WO2024252971A1 - 半導体装置 - Google Patents

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一 和栗
佑紀 中野
誠悟 森
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Rohm Co Ltd
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    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping

Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, a drift region, a body region, a gate trench, a gate insulating film, a gate electrode, and a p-type diffusion region.
  • the drift region is formed on the upper surface side of the semiconductor substrate.
  • the body region is formed on the upper surface side of the semiconductor substrate relative to the drift region.
  • the gate trench is formed on the upper surface of the semiconductor substrate and penetrates the body region.
  • the gate insulating film covers the wall surface of the gate trench.
  • the gate electrode is embedded in the gate trench via the gate insulating film.
  • the p-type diffusion region is formed along the bottom wall of the gate trench in the drift region.
  • the present disclosure provides a semiconductor device capable of improving electrical characteristics.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a first conductivity type semiconductor region formed on a surface layer portion of the main surface, a trench-type gate structure formed on the main surface and positioned within the semiconductor region, a second conductivity type body region formed in a region on the main surface side relative to a depth position of a bottom wall of the gate structure in the surface layer portion of the main surface, and a first conductivity type high concentration region formed in a thickness range between the bottom wall of the gate structure and the bottom of the body region within the chip and having an impurity concentration higher than the impurity concentration of the semiconductor region.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing an example of the layout of the first main surface.
  • FIG. 4 is an enlarged plan view showing an example of the layout of a main part of the first main surface.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. 6 is a cross-sectional view taken along the line VI-VI shown in FIG.
  • FIG. 7 is an enlarged cross-sectional view of a region including the gate structure shown in FIG.
  • FIG. 8 is an enlarged cross-sectional view of a region including the gate structure shown in FIG. FIG.
  • FIG. 10A is a cross-sectional view showing an example of a method for manufacturing a semiconductor device.
  • FIG. 10B is a cross-sectional view showing a step subsequent to that of FIG. 10A.
  • FIG. 10C is a cross-sectional view showing a step subsequent to FIG. 10B.
  • FIG. 10D is a cross-sectional view showing a step subsequent to FIG. 10C.
  • FIG. 10E is a cross-sectional view showing a step subsequent to FIG. 10D.
  • FIG. 10F is a cross-sectional view showing a step subsequent to FIG. 10E.
  • FIG. 10G is a cross-sectional view showing a step subsequent to FIG. 10F.
  • FIG. 10A is a cross-sectional view showing an example of a method for manufacturing a semiconductor device.
  • FIG. 10B is a cross-sectional view showing a step subsequent to that of FIG. 10A.
  • FIG. 10C is a cross-sectional view showing a step subsequent to FIG
  • FIG. 10H is a cross-sectional view showing a step subsequent to FIG. 10G.
  • FIG. 10I is a cross-sectional view showing a step subsequent to FIG. 10H.
  • FIG. 10J is a cross-sectional view showing a step subsequent to FIG. 10I.
  • FIG. 10K is a cross-sectional view showing a step subsequent to FIG. 10J.
  • FIG. 10L is a cross-sectional view showing a step subsequent to FIG. 10K.
  • FIG. 10M is a cross-sectional view showing a step subsequent to FIG. 10L.
  • FIG. 10N is a cross-sectional view showing a step subsequent to FIG. 10M.
  • FIG. 10O is a cross-sectional view showing a step subsequent to FIG. 10N.
  • FIG. 10N is a cross-sectional view showing a step subsequent to FIG. 10N.
  • FIG. 10P is a cross-sectional view showing a step subsequent to that shown in FIG. 10O.
  • FIG. 11 is a cross-sectional view showing a main part of a semiconductor device according to the second embodiment.
  • FIG. 12 is a plan view showing a main part of a semiconductor device according to a third embodiment.
  • 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 12.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 12.
  • FIG. 15 is an enlarged cross-sectional view of a region including the source structure shown in FIG.
  • FIG. 16 is an enlarged cross-sectional view of the area including the source structure shown in FIG. FIG.
  • FIG. 17 is a plan view showing a main part of a semiconductor device according to the fourth embodiment.
  • FIG. 18 is a cross-sectional view showing a semiconductor device according to a first modification.
  • FIG. 19 is a cross-sectional view showing a semiconductor device according to a second modification.
  • FIG. 20 is a cross-sectional view showing a semiconductor device according to a third modification.
  • FIG. 21 is a cross-sectional view showing a semiconductor device according to a fourth modification.
  • FIG. 22 is a cross-sectional view showing a semiconductor device according to a fifth modification.
  • FIG. 23 is a cross-sectional view showing a semiconductor device according to a sixth modification.
  • FIG. 24 is a cross-sectional view showing a semiconductor device according to a seventh modification.
  • FIG. 25 is a cross-sectional view showing a semiconductor device according to an eighth modification.
  • this term includes a numerical value (shape) that is equal to the numerical value (shape) of the comparison target, as well as a numerical error (shape error) within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • shape a numerical value that is equal to the numerical value (shape) of the comparison target
  • error a numerical error within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • the conductivity type of a semiconductor is indicated using “p-type” or “n-type”, but “p-type” may also be referred to as the “first conductivity type” and “n-type” as the “second conductivity type”. Of course, “n-type” may also be referred to as the "first conductivity type” and “p-type” as the “second conductivity type”.
  • P-type is a conductivity type resulting from a trivalent element
  • n-type is a conductivity type resulting from a pentavalent element.
  • the trivalent element is at least one of boron, aluminum, gallium, and indium.
  • the pentavalent element is at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG. 1.
  • FIG. 3 is a plan view showing an example layout of the first main surface 3.
  • FIG. 4 is an enlarged plan view showing an example layout of a major portion of the first main surface 3.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG. 4.
  • FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG. 4.
  • FIG. 7 is an enlarged cross-sectional view of a region including the gate structure 15 shown in FIG. 5.
  • FIG. 8 is an enlarged cross-sectional view of a region including the gate structure 15 shown in FIG. 6.
  • semiconductor device 1A is a semiconductor switching device having an insulated gate type transistor structure Tr as an example of a device structure.
  • the transistor structure Tr has a vertical structure.
  • Semiconductor device 1A is a SiC semiconductor device having a chip 2 including a SiC single crystal. Chip 2 may be referred to as a "SiC chip” or a "semiconductor chip.”
  • the chip 2 is made of hexagonal SiC single crystal and is formed into a rectangular parallelepiped shape.
  • the hexagonal SiC single crystal has a number of polytypes including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, etc.
  • the chip 2 is made of 4H-SiC single crystal, but the chip 2 may be made of other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape in a plan view seen from the vertical direction Z (hereinafter simply referred to as "plan view").
  • the vertical direction Z is also the thickness direction of the chip 2 and the normal direction of the first main surface 3 (second main surface 4).
  • the first main surface 3 and the second main surface 4 may be formed in a square or rectangular shape in a plan view.
  • the first main surface 3 and the second main surface 4 are preferably formed by the c-plane of the SiC single crystal.
  • the first main surface 3 is formed by the silicon surface ((0001) surface) of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface ((000-1) surface) of the SiC single crystal.
  • the first side surface 5A and the second side surface 5B extend in a first direction X along the first main surface 3 and face a second direction Y that intersects with the first direction X along the first main surface 3. Specifically, the second direction Y is perpendicular to the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X is the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y is the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the direction extending along the first main surface 3 may be referred to as the "horizontal direction.”
  • the horizontal direction is also the XY plane (horizontal plane) formed by the first direction X and the second direction Y, and is perpendicular to the vertical direction Z.
  • the chip 2 (first main surface 3 and second main surface 4) has an off angle that is inclined at a predetermined angle in a predetermined off direction relative to the c-plane of the SiC single crystal.
  • the c-axis ((0001) axis) of the SiC single crystal is inclined from the vertical line toward the off direction by the off angle.
  • the c-plane of the SiC single crystal is inclined by the off angle relative to the horizontal plane.
  • the off-direction is preferably the a-axis direction of the SiC single crystal (i.e., the second direction Y).
  • the off-angle may be greater than 0° and less than or equal to 10°.
  • the off-angle may have a value that falls within at least one of the following ranges: greater than 0° and less than or equal to 1°, 1° or more and less than or equal to 2.5°, 2.5° or more and less than or equal to 5°, 5° or more and less than or equal to 7.5°, and 7.5° or more and less than or equal to 10°.
  • the off angle is preferably 5° or less. It is particularly preferable that the off angle be 2° or more and 4.5° or less.
  • the off angle is typically set in the range of 4° ⁇ 0.1°. This specification does not exclude a configuration in which the off angle is 0° (i.e., a configuration in which the first main surface 3 is a just plane relative to the c-plane).
  • the semiconductor device 1A includes an n-type first semiconductor region 6 formed in a surface layer portion of the second main surface 4 of the chip 2.
  • a drain potential is applied to the first semiconductor region 6 as a first potential (high potential).
  • the first semiconductor region 6 may be referred to as a "semiconductor layer", a “first semiconductor layer”, a “drain region”, or the like.
  • the first semiconductor region 6 may have an n-type impurity concentration of 1 ⁇ 10 14 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the first semiconductor region 6 is formed in a layer extending along the second main surface 4, and is exposed from the second main surface 4 of the chip 2 and the first to fourth side surfaces 5A to 5D of the chip 2.
  • the first semiconductor region 6 is made of an n-type semiconductor layer.
  • the first semiconductor region 6 is made of a substrate (SiC substrate) containing SiC single crystal (semiconductor single crystal), and forms the second main surface 4 of the chip 2 and the first to fourth side surfaces 5A to 5D of the chip 2.
  • the first semiconductor region 6 (substrate) has the off direction and off angle described above.
  • the first semiconductor region 6 may have a thickness of 10 ⁇ m or more and 500 ⁇ m or less.
  • the thickness of the first semiconductor region 6 may have a value that belongs to at least one of the following ranges: 10 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 150 ⁇ m or less, 150 ⁇ m or more and 200 ⁇ m or less, 200 ⁇ m or more and 300 ⁇ m or less, 300 ⁇ m or more and 400 ⁇ m or less, and 400 ⁇ m or more and 500 ⁇ m or less.
  • the semiconductor device 1A includes an n-type second semiconductor region 7 formed in a surface layer portion of the first main surface 3 of the chip 2.
  • the second semiconductor region 7 may be referred to as a "semiconductor layer,” a “second semiconductor layer,” a “drift region,” or the like.
  • the second semiconductor region 7 has an n-type impurity concentration less than the n-type impurity concentration of the first semiconductor region 6.
  • the n-type impurity concentration of the second semiconductor region 7 may be not less than 1 ⁇ 10 14 cm -3 and not more than 1 ⁇ 10 18 cm -3 .
  • the second semiconductor region 7 is formed in a layer extending along the first main surface 3, and is electrically connected to the first semiconductor region 6.
  • the second semiconductor region 7 is exposed from the second main surface 4 of the chip 2 and the first to fourth side surfaces 5A to 5D of the chip 2.
  • the second semiconductor region 7 is made of an n-type semiconductor layer.
  • the second semiconductor region 7 is made of an epitaxial layer (SiC epitaxial layer) containing SiC single crystal (semiconductor single crystal), and forms the first main surface 3 of the chip 2 and the first to fourth side surfaces 5A to 5D of the chip 2.
  • the second semiconductor region 7 (epitaxial layer) has the off direction and off angle described above. It is preferable that the second semiconductor region 7 has a thickness less than the thickness of the first semiconductor region 6. The thickness of the second semiconductor region 7 may be greater than the thickness of the first semiconductor region 6.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may have a value that belongs to at least one of the following ranges: 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, 15 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 25 ⁇ m or less, 25 ⁇ m or more and 30 ⁇ m or less, 30 ⁇ m or more and 35 ⁇ m or less, 35 ⁇ m or more and 40 ⁇ m or less, 40 ⁇ m or more and 45 ⁇ m, and 45 ⁇ m or more and 50 ⁇ m or less.
  • the semiconductor device 1A includes a first surface portion 8, a second surface portion 9, and first to fourth connection surface portions 10A to 10D formed on the first main surface 3.
  • the first surface portion 8, the second surface portion 9, and the first to fourth connection surface portions 10A to 10D define a mesa 11 on the first main surface 3.
  • the first surface portion 8, the second surface portion 9, and the first to fourth connection surface portions 10A to 10D may be considered to be components of the chip 2 (first main surface 3).
  • the first surface portion 8 may be referred to as the "active surface”
  • the second surface portion 9 may be referred to as the “outer surface”
  • the first to fourth connecting surface portions 10A to 10D may be referred to as “connecting surfaces”
  • the mesa 11 may be referred to as the "active mesa”.
  • the first surface portion 8 is formed at a distance inward from the periphery (first to fourth side faces 5A to 5D) of the first main surface 3.
  • the first surface portion 8 has a flat surface extending horizontally, and is formed by a c-plane (Si-plane).
  • the first surface portion 8 is formed in a quadrangle shape having four sides parallel to the first to fourth side faces 5A to 5D in a plan view. It is preferable that the planar area of the first surface portion 8 is 50% to 90% of the planar area of the first main surface 3.
  • the second surface portion 9 is located on the peripheral side of the first main surface 3 relative to the first surface portion 8, and is recessed from the height position of the first surface portion 8 in the thickness direction of the chip 2 (towards the second main surface 4).
  • the second surface portion 9 extends in a band shape along the first surface portion 8 in a plan view, and is formed in a ring shape (specifically, a square ring shape) surrounding the first surface portion 8.
  • the second surface portion 9 is connected to the first to fourth side surfaces 5A to 5D.
  • the second surface 9 is formed approximately parallel to the first surface 8, and has a flat surface extending horizontally.
  • the second surface 9 is formed by the c-plane (Si-plane).
  • the second surface 9 is formed in the second semiconductor region 7 with a space therebetween from the first semiconductor region 6. In other words, the second surface 9 is recessed to a depth less than the thickness of the second semiconductor region 7, exposing the second semiconductor region 7.
  • the second surface portion 9 has a depth of 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the depth of the second surface portion 9 may have a value that belongs to at least one of the following ranges: 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, and 2.5 ⁇ m or more and 3 ⁇ m or less.
  • the depth of the second surface portion 9 is preferably 1.5 ⁇ m or more and 2.5 ⁇ m or less.
  • the first to fourth connection surface portions 10A to 10D extend in the vertical direction Z and are connected to the first surface portion 8 and the second surface portion 9.
  • the first connection surface portion 10A is located on the first side surface 5A side
  • the second connection surface portion 10B is located on the second side surface 5B side
  • the third connection surface portion 10C is located on the third side surface 5C side
  • the fourth connection surface portion 10D is located on the fourth side surface 5D side.
  • the first connection surface portion 10A and the second connection surface portion 10B extend in the first direction X and face the second direction Y.
  • the third connection surface portion 10C and the fourth connection surface portion 10D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surface portions 10A to 10D may extend almost vertically between the first surface portion 8 and the second surface portion 9, and define a mesa 11 in the shape of a rectangular prism.
  • the first to fourth connection surface portions 10A to 10D may be inclined obliquely downward from the first surface portion 8 toward the second surface portion 9, and define a mesa 11 in the shape of a truncated rectangular pyramid.
  • the first to fourth connection surface portions 10A to 10D may be inclined at an angle of more than 90° and not more than 135° with respect to the first surface portion 8.
  • the mesa 11 is defined in a protruding shape in the second semiconductor region 7 on the first main surface 3.
  • the mesa 11 is formed only in the second semiconductor region 7, and is not formed in the first semiconductor region 6.
  • the semiconductor device 1A includes an active region 12 set in the chip 2.
  • the active region 12 includes a device structure (transistor structure Tr) and is a region where an output current (drain current) is generated.
  • the active region 12 is set in the inner part of the chip 2. Specifically, the active region 12 is set in the first surface portion 8.
  • the semiconductor device 1A includes a peripheral region 13 that is set outside the active region 12 in the chip 2.
  • the peripheral region 13 is a region that does not include a device structure (transistor structure Tr).
  • the peripheral region 13 is set on the periphery of the chip 2.
  • the peripheral region 13 is set on the second surface 9.
  • the peripheral region 13 is set in the region between the periphery of the first surface 8 and the periphery of the second surface 9 in a plan view.
  • the semiconductor device 1A includes a plurality of trench-type (trench electrode-type) gate structures 15 formed on the first main surface 3 (first surface portion 8).
  • the gate structures 15 may be referred to as “trench gate structures", “trench structures”, etc.
  • a gate potential is applied to the plurality of gate structures 15 as a control potential.
  • the multiple gate structures 15 are formed on the first surface portion 8 at intervals inward from the periphery of the first surface portion 8 (first to fourth connection surface portions 10A to 10D).
  • the multiple gate structures 15 are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y. In other words, the multiple gate structures 15 are arranged in stripes extending in the second direction Y in a plan view.
  • the multiple gate structures 15 may be arranged with an interval of 0.25 ⁇ m or more and 3 ⁇ m or less.
  • the interval between the gate structures 15 may have a value that belongs to at least one of the following ranges: 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.25 ⁇ m or less, 1.25 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 1.75 ⁇ m or less, 1.75 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.25 ⁇ m or less, 2.25 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 2.75 ⁇ m or less, and 2.75 ⁇ m or more and 3 ⁇ m or less.
  • the interval between the gate structures 15 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the multiple gate structures 15 are located within the second semiconductor region 7.
  • the multiple gate structures 15 are formed at intervals from the bottom of the second semiconductor region 7 toward the first main surface 3, and face the first semiconductor region 6 across a portion of the second semiconductor region 7.
  • the multiple gate structures 15 are formed approximately perpendicular to the first main surface 3 (first surface portion 8).
  • each of the gate structures 15 has a first side wall 15a on one side in the first direction X (the third side surface 5C side), a second side wall 15b on the other side in the first direction X (the fourth side surface 5D side), and a bottom wall 15c connecting the first side wall 15a and the second side wall 15b.
  • the first sidewall 15a and the second sidewall 15b are each formed by the a-plane ((11-20) plane) of the SiC single crystal.
  • the first sidewall 15a and the second sidewall 15b may each be formed by the m-plane ((1-100) plane) of the SiC single crystal depending on the extension direction of the gate structure 15.
  • the first sidewall 15a and the second sidewall 15b are formed approximately perpendicular to the first main surface 3.
  • the inclination angle (absolute value) of the first side wall 15a (second side wall 15b) based on the vertical line may be 85° or more and 95° or less.
  • the inclination angle of the first side wall 15a (second side wall 15b) may have a value that belongs to at least one of the ranges of 85° or more and 87.5° or less, 87.5° or more and 90° or less, 90° or more and 92.5° or less, and 92.5° or more and 95° or less.
  • the inclination angle of the first side wall 15a (second side wall 15b) is preferably 87° or more and 93° or less.
  • the bottom wall 15c is formed by the c-plane (Si-plane) of the SiC single crystal. It is preferable that the bottom wall 15c extends almost flat along the horizontal direction. Of course, the bottom wall 15c may be curved in an arc shape toward the second main surface 4.
  • the gate structure 15 may have a width of 0.1 ⁇ m or more and 1.5 ⁇ m or less.
  • the width of the gate structure 15 may have a value that belongs to at least one of the following ranges: 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.25 ⁇ m or less, and 1.25 ⁇ m or more and 1.5 ⁇ m or less.
  • the width of the gate structure 15 is preferably 0.25 ⁇ m or more and 0.75 ⁇ m or less.
  • the gate structure 15 may have a depth of 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the depth of the gate structure 15 may have a value that belongs to at least one of the following ranges: 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, and 2.5 ⁇ m or more and 3 ⁇ m or less.
  • the depth of the gate structure 15 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the depth of the gate structure 15 is preferably approximately equal to the depth of the second surface portion 9.
  • Each of the multiple gate structures 15 includes a trench 16, an insulating film 17, and a buried electrode 18.
  • the trench 16 is formed in the first main surface 3 (first surface portion 8) and defines the walls of the gate structure 15 (first sidewall 15a, second sidewall 15b, and bottom wall 15c).
  • the insulating film 17 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the insulating film 17 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the insulating film 17 includes a silicon oxide film made of an oxide of the chip 2.
  • the insulating film 17 coats the wall surface of the trench 16 in a film-like manner.
  • the insulating film 17 includes a first film portion, a second film portion, and a third film portion.
  • the first film portion coats the first side wall 15a in a film-like manner.
  • the second film portion coats the second side wall 15b in a film-like manner.
  • the third film portion coats the bottom wall 15c in a film-like manner, and is connected to the first film portion and the second film portion.
  • the second membrane portion has a thickness approximately equal to that of the first membrane portion.
  • the third membrane portion has a thickness greater than both the thickness of the first membrane portion and the thickness of the second membrane portion.
  • the thickness of the third membrane portion may be approximately equal to the thickness of the first membrane portion and the thickness of the second membrane portion.
  • the insulating film 17 may have a thickness of 10 nm or more and 150 nm or less.
  • the thickness of the insulating film 17 may have a value that belongs to at least one of the following ranges: 10 nm or more and 25 nm or less, 25 nm or more and 50 nm or less, 50 nm or more and 75 nm or less, 75 nm or more and 100 nm or less, 100 nm or more and 125 nm or less, and 125 nm or more and 150 nm or less.
  • the buried electrode 18 may contain either or both of p-type conductive polysilicon and n-type conductive polysilicon.
  • the buried electrode 18 is buried in the trench 16 with the insulating film 17 sandwiched therebetween.
  • the buried electrode 18 has an electrode surface exposed from the trench 16.
  • the electrode surface is located on the bottom wall 15c side relative to the height position of the first main surface 3.
  • the electrode surface has a recess in its inner part that tapers toward the bottom wall 15c side. It is preferable that the bottom of the recess is located on the first main surface 3 side relative to the depth position of the middle part of the trench 16.
  • the semiconductor device 1A includes a plurality of p-type body regions 20 formed in a surface layer portion of the first main surface 3 (first surface portion 8).
  • a source potential is applied to the plurality of body regions 20 as a second potential (low potential) different from a first potential (high potential).
  • the body regions 20 may be referred to as a "channel region", a "base region”, or the like.
  • the plurality of body regions 20 may have a p-type impurity concentration of 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 19 cm -3 or less.
  • the multiple body regions 20 are formed in regions along the multiple gate structures 15. Specifically, the multiple body regions 20 are formed in regions between the multiple gate structures 15, and extend in stripes along the multiple gate structures 15.
  • the body region 20 is formed in a layer extending in the first direction X in a cross-sectional view, and is connected to one or both (both in this embodiment) of the multiple adjacent gate structures 15.
  • the body region 20 faces the buried electrodes 18 of the multiple gate structures 15, with the insulating films 17 of the multiple gate structures 15 sandwiched therebetween.
  • the body region 20 is formed at a distance from the depth position of the second surface 9 to the region on the first surface 8 side.
  • the body region 20 is formed at a distance from the depth position of the bottom wall 15c of the gate structure 15 to the first main surface 3 side.
  • the body region 20 has a bottom located on the bottom wall 15c side of the gate structure 15 with respect to the depth position of the middle part of the gate structure 15.
  • the bottom of the body region 20 is located in the region between the bottom wall 15c of the gate structure 15 and the middle part of the gate structure 15. In other words, the distance between the bottom of the body region 20 and the bottom wall 15c of the gate structure 15 is less than the thickness (depth) of the body region 20.
  • the bottom of the body region 20 is located on the bottom wall 15c side of the gate structure 15 with respect to the bottom of the recess of the buried electrode 18.
  • the bottom of the body region 20 may be located on the first main surface 3 side with respect to the depth position of the middle part of the gate structure 15.
  • the body region 20 may have a thickness of 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the thickness of the body region 20 may have a value that belongs to at least one of the following ranges: 0.1 ⁇ m or more and 0.2 ⁇ m or less, 0.2 ⁇ m or more and 0.4 ⁇ m or less, 0.4 ⁇ m or more and 0.6 ⁇ m or less, 0.6 ⁇ m or more and 0.8 ⁇ m or less, and 0.8 ⁇ m or more and 1 ⁇ m or less.
  • the thickness of the body region 20 is preferably 0.3 ⁇ m or more and 0.7 ⁇ m or less.
  • the semiconductor device 1A includes a plurality of n-type source regions 21 formed in a region on the first main surface 3 side with respect to the plurality of body regions 20.
  • the plurality of source regions 21 have an n-type impurity concentration higher than the n-type impurity concentration of the second semiconductor region 7.
  • the n-type impurity concentration of the plurality of source regions 21 may be not less than 1 ⁇ 10 18 cm ⁇ 3 and not more than 1 ⁇ 10 21 cm ⁇ 3 .
  • the multiple source regions 21 are formed in regions along the multiple gate structures 15 in the surface layer of the multiple body regions 20. Specifically, the multiple source regions 21 are formed in regions between the multiple gate structures 15, and extend in stripes along the multiple gate structures 15.
  • the configuration of one source region 21 will be described below.
  • the source region 21 is formed at a distance from the bottom of the body region 20 toward the first main surface 3.
  • the source region 21 is formed in a layer extending in the first direction X in a cross-sectional view, and is connected to one or both (both in this embodiment) of the adjacent gate structures 15.
  • the source region 21 faces the buried electrodes 18 of the gate structures 15 with the insulating films 17 of the gate structures 15 in between.
  • the source region 21 has a bottom portion located on the bottom wall 15c side of the trench 16 relative to the height position of the electrode surface of the buried electrode 18, and a surface portion located on the first main surface 3 side relative to the height position of the electrode surface of the buried electrode 18.
  • the source region 21 has a portion (bottom portion) that faces the buried electrode 18 across the insulating film 17, and a portion (surface portion) that does not face the buried electrode 18 across the insulating film 17.
  • the bottom of the source region 21 may be located on the first main surface 3 side relative to the depth position of the bottom of the recess of the buried electrode 18.
  • the bottom of the source region 21 may be located on the bottom side of the body region 20 relative to the depth position of the bottom of the recess.
  • the semiconductor device 1A includes a plurality of p-type well regions 22 formed in the chip 2 (second semiconductor region 7).
  • the plurality of well regions 22 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 20.
  • the p-type impurity concentration of the plurality of well regions 22 may be lower than the p-type impurity concentration of the body region 20.
  • the p-type impurity concentration of the plurality of well regions 22 may be not less than 1 ⁇ 10 16 cm ⁇ 3 and not more than 1 ⁇ 10 20 cm ⁇ 3 .
  • the multiple well regions 22 are formed in the chip 2 (second semiconductor region 7) in regions along the bottom walls 15c of the multiple gate structures 15 at intervals in the first direction X.
  • the multiple well regions 22 are formed in a one-to-one correspondence with the multiple gate structures 15.
  • the multiple well regions 22 are each formed in a strip shape extending along the corresponding gate structure 15 in a plan view, and face the corresponding buried electrode 18 across the corresponding insulating film 17.
  • multiple well regions 22 may be formed in a one-to-many correspondence with one gate structure 15. In this case, the multiple well regions 22 are formed at intervals in the second direction Y.
  • the configuration of one well region 22 is described below.
  • the well region 22 is formed to be wider than the gate structure 15 in a plan view.
  • the well region 22 is formed in a columnar shape extending in the thickness direction (vertical direction Z) of the second semiconductor region 7 in a cross-sectional view.
  • the well region 22 may have a depth that crosses the intermediate portion between the bottom of the second semiconductor region 7 and the bottom wall 15c of the gate structure 15.
  • the well region 22 may be formed at a distance from the intermediate portion between the bottom of the second semiconductor region 7 and the bottom wall 15c of the gate structure 15 toward the first main surface 3.
  • the well region 22 is formed at a distance from the bottom of the second semiconductor region 7 toward the first surface portion 8, and faces the first semiconductor region 6 across a portion of the second semiconductor region 7. Of course, the well region 22 may cross the bottom of the second semiconductor region 7 and have a bottom located within the first semiconductor region 6. The well region 22 forms a pn junction with the second semiconductor region 7.
  • the well region 22 has a thickness (depth) greater than the thickness (depth) of the body region 20.
  • the thickness of the well region 22 is the thickness of the well region 22 in the vertical direction Z based on the bottom wall 15c of the gate structure 15. In this embodiment, the thickness of the well region 22 is greater than the depth of the gate structure 15.
  • the thickness of the well region 22 may be less than the depth of the gate structure 15. In this case, the thickness of the well region 22 may be less than the thickness of the body region 20.
  • the well region 22 has an upper end that is aligned with the corner of the bottom wall 15c of the gate structure 15. At the upper end, the well region 22 has a first extension 22a on the first sidewall 15a side and a second extension 22b on the second sidewall 15b side (see FIG. 7).
  • the first extension 22a is drawn out from the region directly below the gate structure 15 to the lower end of the first sidewall 15a.
  • the first extension 22a is formed at a distance from the bottom of the body region 20 toward the bottom wall 15c of the gate structure 15.
  • the first extension 22a faces the buried electrode 18 in the horizontal direction, sandwiching the insulating film 17 therebetween.
  • the first extension 22a may be formed on the bottom wall 15c side of the trench 16 with respect to the depth position of the lower end of the buried electrode 18, and may face only the insulating film 17 (third film portion) in the horizontal direction.
  • the first extension 22a is formed in a tapered shape toward the first main surface 3 (the bottom side of the body region 20) in a cross-sectional view.
  • the second extension 22b is drawn out from the region directly below the gate structure 15 to the lower end of the second sidewall 15b, and faces the first extension 22a across the gate structure 15.
  • the second extension 22b is formed at a distance from the bottom of the body region 20 toward the bottom wall 15c of the gate structure 15.
  • the second extension 22b faces the buried electrode 18 in the horizontal direction, with the insulating film 17 in between.
  • the second extension 22b may be formed on the bottom wall 15c side of the trench 16 with respect to the depth position of the lower end of the buried electrode 18, and may face only the insulating film 17 (third film portion) in the horizontal direction.
  • the second extension 22b is formed in a tapered shape toward the first main surface 3 (the bottom side of the body region 20) in a cross-sectional view.
  • the well region 22 has one or more (multiple in this embodiment) first bulge portions 22c.
  • first bulge portions 22c In the attached drawings, a well region 22 having four first bulge portions 22c is illustrated as an example. The number of first bulge portions 22c is adjusted appropriately by adjusting the process conditions.
  • the multiple first bulge portions 22c are each formed by a portion of the well region 22 whose width in the horizontal direction (first direction X) gradually increases and decreases in the thickness direction, and are formed in multiple stages from the bottom wall 15c of the gate structure 15 toward the bottom of the second semiconductor region 7.
  • the multiple first bulges 22c extend in an arc shape (circular arc) from the region directly below the gate structure 15 to both sides of the gate structure 15.
  • the single first bulge 22c may be formed in the middle of the well region 22 so as to extend in an arc shape (circular arc) to both sides of the gate structure 15.
  • the semiconductor device 1A includes a plurality of p-type high-concentration well regions 23 formed in each of the plurality of well regions 22.
  • the plurality of high-concentration well regions 23 are regions in which the p-type impurity concentration of the well region 22 is increased, and have a p-type impurity concentration higher than the p-type impurity concentration of the well region 22.
  • the high-concentration well regions 23 may be regarded as a high-concentration portion of the well region 22.
  • the p-type impurity concentration of the plurality of high-concentration well regions 23 may be not less than 1 ⁇ 10 18 cm ⁇ 3 and not more than 1 ⁇ 10 20 cm ⁇ 3 .
  • the multiple high-concentration well regions 23 are formed in a one-to-one correspondence with the multiple well regions 22.
  • the multiple high-concentration well regions 23 are each formed in a region along the bottom wall 15c of the corresponding gate structure 15.
  • the multiple high-concentration well regions 23 are each formed in a strip shape extending along the corresponding gate structure 15 (well region 22) in a plan view, and face the corresponding buried electrode 18 with the corresponding insulating film 17 in between.
  • multiple high-concentration well regions 23 may be formed in a one-to-many correspondence with one well region 22.
  • the multiple high-concentration well regions 23 are formed at intervals in the second direction Y within one well region 22.
  • the configuration of one high-concentration well region 23 is described below.
  • the high-concentration well region 23 is formed at a distance from the bottom of the well region 22 toward the bottom wall 15c of the gate structure 15. It is preferable that the high-concentration well region 23 has a bottom located toward the bottom wall 15c of the gate structure 15 with respect to the depth position of the middle part of the well region 22.
  • the bottom of the high-concentration well region 23 is defined by a concentration transition portion where the p-type impurity concentration gradually decreases toward the bottom side of the well region 22.
  • the bottom of the high-concentration well region 23 may be located on the bottom side of the well region 22 with respect to the depth position of the middle part of the well region 22.
  • the high-concentration well region 23 is formed narrower than the well region 22.
  • the high-concentration well region 23 is formed narrower than the gate structure 15.
  • the high-concentration well region 23 may be formed wider than the gate structure 15 and extend out on both sides of the gate structure 15.
  • the high-concentration well region 23 has a thickness (depth) less than the depth of the gate structure 15.
  • the thickness of the high-concentration well region 23 is the thickness in the vertical direction Z of the high-concentration well region 23 based on the bottom wall 15c of the gate structure 15.
  • the thickness of the high-concentration well region 23 is less than the thickness of the body region 20.
  • the thickness of the high-concentration well region 23 may be greater than the thickness of the body region 20 or greater than the depth of the gate structure 15.
  • the semiconductor device 1A includes a plurality of n-type high concentration regions 24 formed in the chip 2 (second semiconductor region 7) in regions below the plurality of body regions 20.
  • the plurality of high concentration regions 24 are regions (low resistance regions) in which the n-type impurity concentration of the second semiconductor region 7 is increased, and have a higher n-type impurity concentration than the n-type impurity concentration of the second semiconductor region 7.
  • the plurality of high concentration regions 24 may be regarded as high concentration portions of the second semiconductor region 7.
  • the n-type impurity concentration of the multiple high concentration regions 24 may be not less than 1 ⁇ 10 16 cm ⁇ 3 and not more than 1 ⁇ 10 19 cm ⁇ 3 .
  • the n-type impurity concentration of the multiple high concentration regions 24 can be appropriately compared by comparing it with the n-type impurity concentration on the bottom side of the second semiconductor region 7.
  • the high concentration region 24 may be referred to as a “high concentration drift region”.
  • the multiple high concentration regions 24 are formed in the regions below the multiple body regions 20 and along the multiple gate structures 15. Specifically, the multiple high concentration regions 24 are formed in the regions between the multiple gate structures 15 in the thickness range between the bottom walls 15c of the multiple gate structures 15 and the bottoms of the multiple body regions 20. The multiple high concentration regions 24 each extend in a band shape along the multiple gate structures 15 in a plan view.
  • the high concentration region 24 is formed in a layer extending in the first direction X in a cross-sectional view, and is connected to one or both (both in this embodiment) of the multiple adjacent gate structures 15.
  • the high concentration region 24 faces the buried electrodes 18 of the multiple gate structures 15, sandwiching the insulating films 17 of the multiple gate structures 15 therebetween.
  • the high concentration region 24 faces the source region 21 in the thickness direction, sandwiching a portion of the body region 20 therebetween.
  • the high concentration region 24 faces the source region 21 in a one-to-one correspondence in the thickness direction.
  • the high concentration region 24 is formed at a distance from the bottom of the second semiconductor region 7 toward the first main surface 3, and faces the first semiconductor region 6 across a portion of the second semiconductor region 7. It is preferable that the high concentration region 24 is formed at a distance from the middle of the second semiconductor region 7 toward the first main surface 3.
  • the high concentration region 24 has a bottom located on the first main surface 3 side relative to the depth position of the bottom wall 15c of the gate structure 15.
  • the bottom of the high concentration region 24 is defined by a concentration transition section where the n-type impurity concentration gradually decreases toward the bottom side of the second semiconductor region 7.
  • the high concentration region 24 is formed at a distance from the depth position of the bottom wall 15c of the gate structure 15 toward the first main surface 3.
  • the high concentration region 24 is formed in a thickness range between the body region 20 and the well region 22, and separates the well region 22 from the body region 20. In other words, the high concentration region 24 suppresses an increase in the p-type impurity concentration in the portion along the sidewall (first sidewall 15a and second sidewall 15b) of the gate structure 15.
  • the high concentration region 24 has a thickness (depth) in the vertical direction Z that is less than the thickness (depth) of the body region 20.
  • the thickness of the high concentration region 24 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness of the high concentration region 24 may have a value that belongs to at least one of the following ranges: 0.1 ⁇ m or more and 0.15 ⁇ m or less, 0.15 ⁇ m or more and 0.2 ⁇ m or less, 0.2 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.3 ⁇ m or less, 0.3 ⁇ m or more and 0.35 ⁇ m or less, 0.35 ⁇ m or more and 0.4 ⁇ m or less, 0.4 ⁇ m or more and 0.45 ⁇ m or less, and 0.45 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness of the high concentration region 24 is preferably 0.1 ⁇ m or more and 0.3 ⁇ m or less.
  • the distance in the vertical direction Z between the bottom wall 15c of the gate structure 15 and the bottom of the high concentration region 24 may be 0 ⁇ m or more and 0.4 ⁇ m or less.
  • the distance may have a value that belongs to at least one of the following ranges: 0 ⁇ m or more and 0.05 ⁇ m or less, 0.05 ⁇ m or more and 0.1 ⁇ m or less, 0.1 ⁇ m or more and 0.15 ⁇ m or less, 0.15 ⁇ m or more and 0.2 ⁇ m or less, 0.2 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.3 ⁇ m or less, 0.3 ⁇ m or more and 0.35 ⁇ m or less, and 0.35 ⁇ m or more and 0.4 ⁇ m or less.
  • the distance is preferably 0.05 ⁇ m or more and 0.2 ⁇ m or less.
  • the bottom of the high concentration region 24 may be located on the bottom side of the second semiconductor region 7 relative to the bottom wall 15c of the gate structure 15.
  • the current density in the vicinity of the bottom wall 15c of the gate structure 15 is increased, and attention must be paid to electric field concentration in the vicinity of the bottom wall 15c of the gate structure 15 (especially in the vicinity of the corners of the bottom wall 15c).
  • the multiple high concentration regions 24 may have approximately the same n-type impurity concentration, or may have different n-type impurity concentrations.
  • the n-type impurity concentration of the other high concentration region 24 may be different from the n-type impurity concentration of the one high concentration region 24.
  • the n-type impurity concentration of the other high concentration region 24 may be higher than the n-type impurity concentration of the one high concentration region 24, or may be lower than the n-type impurity concentration of the one high concentration region 24.
  • the semiconductor device 1A includes a plurality of n-type medium concentration regions 25 formed in the chip 2 (second semiconductor region 7) in a region below a plurality of high concentration regions 24.
  • the plurality of medium concentration regions 25 are regions (low resistance regions) in which the n-type impurity concentration of the second semiconductor region 7 is increased, and have an n-type impurity concentration that is higher than the n-type impurity concentration of the second semiconductor region 7 and lower than the n-type impurity concentration of the high concentration region 24.
  • the plurality of medium concentration regions 25 may be regarded as high concentration portions of the second semiconductor region 7.
  • the n-type impurity concentration of the plurality of medium concentration regions 25 may be not less than 1 ⁇ 10 15 cm ⁇ 3 and not more than 1 ⁇ 10 17 cm ⁇ 3 .
  • the n-type impurity concentration of the plurality of medium concentration regions 25 can be appropriately compared by comparing it with the n-type impurity concentration on the bottom side of the second semiconductor region 7.
  • the medium concentration region 25 may be referred to as a “medium concentration drift region”.
  • the multiple medium concentration regions 25 are each formed in a thickness range between the bottom of the second semiconductor region 7 and the bottom of the multiple high concentration regions 24 in the region between the multiple gate structures 15.
  • the multiple medium concentration regions 25 each have a portion interposed in the region between the multiple well regions 22.
  • the multiple medium concentration regions 25 each have a portion interposed in the region of the multiple gate structures 15.
  • the multiple medium concentration regions 25 each extend in a strip shape along the multiple gate structures 15 in a plan view.
  • the multiple medium concentration regions 25 are connected to one or both (in this embodiment, both) of two adjacent well regions 22.
  • the configuration of one medium concentration region 25 is described below.
  • the medium concentration region 25 is formed at a distance from the bottom of the second semiconductor region 7 toward the first main surface 3, and faces the first semiconductor region 6 across a portion of the second semiconductor region 7.
  • the medium concentration region 25 has an upper end located above the depth position of the bottom wall 15c of the gate structure 15.
  • the upper end of the medium concentration region 25 is located in a region between multiple gate structures 15 and faces the gate structure 15 across the upper end (first extension 22a and second extension 22b) of the well region 22.
  • the upper end of the medium concentration region 25 may have a portion connected to the gate structure 15.
  • the medium concentration region 25 has a bottom that is located below the depth position of the bottom wall 15c of the gate structure 15. Specifically, the bottom of the medium concentration region 25 is formed at a distance from the bottom of the well region 22 toward the first main surface 3. It is preferable that the bottom of the medium concentration region 25 is located closer to the bottom of the well region 22 than the bottom of the high concentration well region 23.
  • the bottom of the medium concentration region 25 may be located closer to the bottom of the second semiconductor region 7 than the middle part of the well region 22.
  • the bottom of the medium concentration region 25 may be located closer to the bottom wall 15c of the gate structure 15 than the middle part of the well region 22.
  • the semiconductor device 1A includes a plurality of channel regions 26 formed between the plurality of source regions 21 and the plurality of high concentration regions 24 in the plurality of body regions 20.
  • the inversion and non-inversion of the plurality of channel regions 26 is controlled by the gate structure 15.
  • the plurality of channel regions 26 form current paths connecting the plurality of source regions 21 and the plurality of high concentration regions 24 along the sidewalls (first sidewall 15a and second sidewall 15b) of the plurality of gate structures 15 in the plurality of body regions 20.
  • the semiconductor device 1A includes a plurality of p-type first contact regions 27 formed in regions along the plurality of gate structures 15 in the surface layer portion of the first main surface 3 (first surface portion 8).
  • the multiple first contact regions 27 have a p-type impurity concentration higher than the p-type impurity concentration of the multiple body regions 20.
  • the p-type impurity concentration of the multiple first contact regions 27 is higher than the p-type impurity concentration of the multiple well regions 22.
  • the p-type impurity concentration of the multiple first contact regions 27 may be not less than 1 ⁇ 10 17 cm ⁇ 3 and not more than 1 ⁇ 10 19 cm ⁇ 3 .
  • the multiple first contact regions 27 are formed in the regions between the multiple gate structures 15. That is, the multiple first contact regions 27 are formed on both sides of the multiple gate structures 15.
  • the multiple first contact regions 27 are arranged at intervals in the second direction Y along the multiple gate structures 15, and are each formed in a strip shape extending in the second direction Y.
  • the multiple first contact regions 27 overlap the multiple body regions 20, increasing the p-type impurity concentration of the multiple body regions 20.
  • the other first contact region 27 faces the first contact region 27 across the gate structure 15.
  • the multiple first contact regions 27 are arranged in a matrix as a whole in a plan view.
  • the length and spacing of the multiple first contact regions 27 are adjusted appropriately according to the channel area to be achieved.
  • the channel area corresponds to the total area of the multiple source regions 21.
  • the length of the first contact regions 27 in the second direction Y may be greater than the width of the gate structure 15 in the first direction X.
  • the length of the first contact regions 27 may be less than the width of the gate structure 15.
  • the first ratio of the length of the first contact region 27 to the width of the gate structure 15 may be 0.5 or more and 10 or less.
  • the first ratio may have a value that belongs to at least one of the following ranges: 0.5 or more and 1 or less, 1 or more and 2.5 or less, 2.5 or more and 5 or less, 5 or more and 7.5 or less, and 7.5 or more and 10 or less.
  • the first ratio is preferably 1 or more and 5 or less.
  • the second ratio of the spacing of the first contact regions 27 to the length of the first contact regions 27 may be 1 or more and 50 or less.
  • the second ratio may have a value that belongs to at least one of the following ranges: 1 or more and 5 or less, 5 or more and 10 or less, 10 or more and 15 or less, 15 or more and 20 or less, 20 or more and 25 or less, 25 or more and 30 or less, 30 or more and 35 or less, 35 or more and 40 or less, 40 or more and 45 or less, and 45 or more and 50 or less.
  • the configuration of one first contact region 27 will be described below.
  • the first contact region 27 is formed in a layer extending horizontally along the first main surface 3, and is connected to one or both (in this embodiment, both) of the adjacent gate structures 15.
  • the first contact region 27 faces the buried electrodes 18 of the multiple gate structures 15, sandwiching the insulating films 17 of the multiple gate structures 15 therebetween.
  • the first contact region 27 has a thickness greater than the thickness of the source region 21, and has a bottom located closer to the bottom of the second semiconductor region 7 than the bottom of the source region 21.
  • the bottom of the first contact region 27 is located closer to the bottom of the body region 20 than the depth position of the bottom of the recess of the buried electrode 18.
  • the first contact region 27 has a thickness greater than the thickness of the body region 20, and has a bottom located closer to the bottom of the second semiconductor region 7 than the bottom of the body region 20.
  • the bottom of the first contact region 27 is defined by a concentration transition portion where the p-type impurity concentration gradually decreases toward the bottom of the second semiconductor region 7.
  • the bottom of the first contact region 27 may be located closer to the first major surface 3 than the depth position of the bottom wall 15c of the gate structure 15.
  • the first contact region 27 may have a thickness less than the thickness of the body region 20, and may have a bottom located closer to the first major surface 3 than the bottom of the body region 20.
  • the first contact region 27 may face the high concentration region 24 across a portion of the body region 20.
  • the bottom of the first contact region 27 is located closer to the bottom of the second semiconductor region 7 than the depth position of the bottom wall 15c of the gate structure 15.
  • the first contact region 27 overlaps part or all of the high concentration region 24 in a cross-sectional view.
  • the first contact region 27 replaces the n-type impurity concentration of part or all of the high concentration region 24 with a p-type impurity concentration. Therefore, the p-type impurity concentration at the bottom (lower end) of the first contact region 27 is reduced by the amount of the n-type impurity concentration of the high concentration region 24.
  • the first contact region 27 has a bottom that crosses the bottom of the high concentration region 24 and is located within the medium concentration region 25. Therefore, the first contact region 27 also replaces the n-type impurity concentration of a portion of the medium concentration region 25 with a p-type impurity concentration. It is preferable that the bottom of the first contact region 27 is located closer to the first main surface 3 than the depth position of the middle part of the well region 22.
  • the bottom of the first contact region 27 overlaps with the upper end of the well region 22 (first extension 22a and second extension 22b) in a region closer to the bottom of the second semiconductor region 7 than the depth position of the bottom wall 15c of the gate structure 15. As a result, the first contact region 27 electrically connects the well region 22 to the body region 20.
  • the first contact region 27 has a high concentration portion 27a on the first main surface 3 side and a low concentration portion 27b on the bottom side of the second semiconductor region 7.
  • the high concentration portion 27a is formed at least closer to the first main surface 3 than the depth position of the bottom wall 15c of the gate structure 15, and forms the main body of the first contact region 27.
  • the high concentration portion 27a extends horizontally in a layer along the first main surface 3.
  • the low concentration portion 27b is formed on the bottom side of the second semiconductor region 7 relative to the high concentration portion 27a, and forms the bottom (concentration transition portion) of the first contact region 27.
  • the low concentration portion 27b is also a portion where the p-type impurity concentration is reduced by the n-type impurity concentration of the high concentration region 24.
  • the low concentration portion 27b has a thickness less than the thickness of the high concentration portion 27a, and extends horizontally in a layer along the high concentration portion 27a.
  • the low concentration portion 27b crosses the depth position of the bottom wall 15c of the gate structure 15 in the thickness direction.
  • the low concentration portion 27b has a portion located closer to the first main surface 3 than the depth position of the bottom wall 15c of the gate structure 15, and a portion located closer to the bottom of the second semiconductor region 7 than the depth position of the bottom wall 15c of the gate structure 15.
  • the low concentration portion 27b overlaps the upper ends of the multiple well regions 22 and is electrically connected to the multiple well regions 22.
  • the low concentration portion 27b may be located only on the first main surface 3 side from the depth position of the bottom wall 15c of the gate structure 15 depending on the thickness of the high concentration portion 27a.
  • the low concentration portion 27b may be located only on the bottom side of the second semiconductor region 7 from the depth position of the bottom wall 15c of the gate structure 15 depending on the thickness of the high concentration portion 27a.
  • the semiconductor device 1A includes a plurality of p-type second contact regions 28 formed in regions along the bottom walls 15c of the plurality of gate structures 15 in the chip 2.
  • the plurality of second contact regions 28 have a p-type impurity concentration higher than the p-type impurity concentration of the plurality of body regions 20.
  • the p-type impurity concentration of the plurality of second contact regions 28 is higher than the p-type impurity concentration of the plurality of well regions 22.
  • the p-type impurity concentration of the second contact regions 28 may be not less than 1 ⁇ 10 18 cm ⁇ 3 and not more than 1 ⁇ 10 20 cm ⁇ 3 .
  • the p-type impurity concentration of the second contact regions 28 is preferably approximately equal to the p-type impurity concentration of the first contact regions 27.
  • the second contact regions 28 are formed in a one-to-many correspondence with the bottom walls 15c of the gate structures 15.
  • the second contact regions 28 are each interposed in the region between the first contact regions 27 adjacent to each other in the first direction X in a plan view. In other words, the second contact regions 28 are positioned on the same straight line as the first contact regions 27 in the first direction X.
  • the second contact regions 28 are each formed in a band shape extending along the corresponding gate structure 15 in a plan view, and face the buried electrode 18 across the insulating film 17.
  • the length of the second contact regions 28 is approximately equal to the length of the first contact regions 27.
  • the spacing between the second contact regions 28 is approximately equal to the spacing between the first contact regions 27.
  • the configuration of one second contact region 28 will be described below.
  • the second contact region 28 is formed in one corresponding well region 22.
  • the second contact region 28 overlaps with the high concentration well region 23 and is electrically connected to the high concentration well region 23 within the well region 22.
  • the second contact region 28 is formed at a distance inward from the periphery of the well region 22.
  • the second contact regions 28 are formed at a distance from the bottom of the well region 22 toward the bottom wall 15c of the gate structure 15, and face the bottom of the second semiconductor region 7 across a portion of the well region 22.
  • the second contact regions 28 are each formed in a columnar shape extending in the thickness direction (vertical direction Z) of the second semiconductor region 7 in a cross-sectional view.
  • the second contact region 28 has a bottom that is located closer to the bottom of the well region 22 than the thickness position of the middle part of the well region 22.
  • the bottom of the second contact region 28 may be located closer to the bottom wall 15c of the gate structure 15 than the thickness position of the middle part of the well region 22.
  • the bottom of the second contact region 28 is located closer to the bottom wall 15c of the gate structure 15 than the bottom of the medium concentration region 25.
  • the bottom of the second contact region 28 may be located closer to the bottom of the second semiconductor region 7 than the bottom of the medium concentration region 25.
  • the second contact region 28 may be formed to cross the bottom of the well region 22 and have a bottom located within the second semiconductor region 7.
  • the second contact region 28 has an upper end that is aligned with a corner of the bottom wall 15c of the gate structure 15.
  • the second contact region 28 is electrically connected to the multiple first contact regions 27 at its upper end.
  • the second contact region 28 electrically connects the well region 22 and the high-concentration well region 23 to the body region 20 via the multiple first contact regions 27.
  • the second contact region 28 has a first extension 28a on the first sidewall 15a side and a second extension 28b on the second sidewall 15b side.
  • the first extension 28a is drawn out from the region directly below the gate structure 15 to the lower end of the first sidewall 15a.
  • the first extension 28a faces the buried electrode 18 in the horizontal direction, sandwiching the insulating film 17 therebetween.
  • the first extension 28a is connected to the first contact region 27 in a region along the first sidewall 15a. Specifically, the first extension 28a is connected to both the high concentration portion 27a and the low concentration portion 27b of the first contact region 27.
  • the second extension 28b is drawn out from the region directly below the gate structure 15 to the lower end of the second sidewall 15b, and faces the first extension 28a across the gate structure 15.
  • the second extension 28b faces the buried electrode 18 in the horizontal direction, across the insulating film 17.
  • the second extension 28b is connected to the first contact region 27 in a region along the second sidewall 15b. Specifically, the second extension 28b is connected to both the high concentration portion 27a and the low concentration portion 27b of the first contact region 27.
  • the second contact region 28 has one or more (multiple in this embodiment) second bulge portions 28c.
  • a second contact region 28 having two second bulge portions 28c is illustrated as an example. The number of second bulge portions 28c is adjusted as appropriate by adjusting the process conditions.
  • the multiple second bulges 28c are each formed by a portion of the second contact region 28 whose width in the horizontal direction (first direction X) gradually increases or decreases in the thickness direction, and are formed in multiple steps from the bottom wall 15c of the gate structure 15 toward the bottom of the second semiconductor region 7.
  • the multiple second bulges 28c extend in an arc shape (circular arc) from the region directly below the gate structure 15 to both sides of the gate structure 15.
  • the single second bulge 28c may be formed in the middle of the second contact region 28 so as to extend in an arc shape (circular arc) to both sides of the gate structure 15.
  • the semiconductor device 1A includes a main surface insulating film 30 that covers the first main surface 3.
  • the main surface insulating film 30 selectively covers the first surface portion 8, the second surface portion 9, and the first to fourth connection surface portions 10A to 10D.
  • the main surface insulating film 30 is connected to the insulating films 17 of the multiple gate structures 15 on the first surface portion 8, and exposes the buried electrodes 18 of the multiple gate structures 15.
  • the main surface insulating film 30 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 30 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the main surface insulating film 30 includes a silicon oxide film made of an oxide of the chip 2.
  • the semiconductor device 1A includes an insulating interlayer film 31 that covers the main surface insulating film 30.
  • the interlayer film 31 may be called an "insulating film,” an “interlayer insulating film,” an “intermediate insulating film,” or the like.
  • the interlayer film 31 selectively covers the first surface portion 8, the second surface portion 9, and the first to fourth connection surface portions 10A to 10D, sandwiching the main surface insulating film 30 therebetween.
  • the interlayer film 31 covers a plurality of gate structures 15 (buried electrodes 18) on the first surface portion 8.
  • the interlayer film 31 is continuous with the first to fourth side faces 5A to 5D at the periphery of the second surface 9.
  • the interlayer film 31 may be formed at a distance inward from the periphery of the second surface 9, exposing the second semiconductor region 7 from the periphery of the second surface 9.
  • the interlayer film 31 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the interlayer film 31 includes a silicon oxide film.
  • the interlayer film 31 may have a thickness of 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the thickness of the interlayer film 31 may have a value that falls within at least one of the following ranges: 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, and 2.5 ⁇ m or more and 3 ⁇ m or less.
  • the semiconductor device 1A includes a plurality of source openings 32 formed in an interlayer film 31.
  • the plurality of source openings 32 are formed in the regions between the plurality of gate structures 15, respectively, and expose the plurality of source regions 21 and the plurality of first contact regions 27.
  • the plurality of source openings 32 extend in a band shape along the plurality of gate structures 15 in the second direction Y.
  • each of the multiple source openings 32 has an opening end curved in an arc shape.
  • the multiple source openings 32 may be formed at intervals in the second direction Y.
  • the multiple source openings 32 may be formed in a square shape, a rectangular shape (strip shape), a circular shape, etc. in a plan view.
  • the semiconductor device 1A includes a plurality of gate openings 33 formed in the interlayer film 31 (see FIG. 3).
  • the plurality of gate openings 33 selectively expose both ends of a corresponding one of the gate structures 15.
  • each of the multiple gate openings 33 exposes both ends of the buried electrode 18 of a corresponding gate structure 15. It is preferable that each of the multiple gate openings 33 has an opening end that is curved in an arc, similar to the source opening 32.
  • the multiple gate openings 33 may be formed in a square shape, a rectangular shape (strip shape), a circle shape, etc., when viewed in a plan view.
  • the semiconductor device 1A includes a source electrode 35 disposed on the first main surface 3.
  • the source electrode 35 is a terminal electrode to which a source potential is applied from the outside.
  • the source electrode 35 may also be referred to as a "source pad electrode,” a “first pad electrode,” a “first main surface electrode,” a “first terminal electrode,” etc.
  • the source electrode 35 is disposed on a portion of the interlayer film 31 that covers the first surface portion 8.
  • the source electrode 35 has a first pad portion 35a, a second pad portion 35b, and a third pad portion 35c.
  • the first pad portion 35a has a relatively large planar area and forms the main body of the source electrode 35.
  • the first pad portion 35a is formed in a polygonal shape (a square shape in this embodiment) having four sides parallel to the periphery of the chip 2 in a plan view, and is biased toward the fourth side surface 5D relative to the center of the first surface portion 8.
  • the second pad portion 35b has a planar area less than that of the first pad portion 35a, and is drawn out in a strip (rectangular) shape from one end of the first pad portion 35a in the second direction Y (the end on the first side surface 5A side) toward the third side surface 5C.
  • the third pad portion 35c has a planar area less than that of the first pad portion 35a, and is drawn out in a strip (rectangular) shape from the other end of the first pad portion 35a in the second direction Y (the end on the second side surface 5B side) toward the third side surface 5C, and faces the second pad portion 35b in the second direction Y.
  • the plane area of the third pad portion 35c may be approximately equal to the plane area of the second pad portion 35b. Of course, the plane area of the third pad portion 35c may be greater than the plane area of the second pad portion 35b, or may be less than the plane area of the second pad portion 35b. Either or both of the second pad portion 35b and the third pad portion 35c may be used as a terminal portion for monitoring a current.
  • the source electrode 35 does not necessarily have to have both the second pad portion 35b and the third pad portion 35c at the same time.
  • the source electrode 35 may have only one of the second pad portion 35b and the third pad portion 35c.
  • the source electrode 35 may be composed of only the first pad portion 35a and may not have both the second pad portion 35b and the third pad portion 35c.
  • the source electrode 35 penetrates the multiple source openings 32 from above the interlayer film 31 and is connected to the first main surface 3 (first surface portion 8) within the multiple source openings 32.
  • the source electrode 35 is electrically connected to the multiple source regions 21 and the multiple first contact regions 27 within the multiple source openings 32.
  • the source electrode 35 has a layered structure including a lower electrode film 36 and a main electrode film 37, which are layered in this order from the chip 2 side.
  • the lower electrode film 36 has a layered structure including a first electrode film 38 and a second electrode film 39.
  • the first electrode film 38 includes a Ti film
  • the second electrode film 39 includes a TiN film.
  • the lower electrode film 36 does not necessarily have to have a layered structure, and may have a single layer structure consisting of either the first electrode film 38 (Ti film) or the second electrode film 39 (TiN film).
  • the first electrode film 38 has a thickness less than the thickness of the interlayer film 31.
  • the thickness of the first electrode film 38 may be 10 nm or more and 100 nm or less.
  • the thickness of the first electrode film 38 may have a value that belongs to at least one of the following ranges: 10 nm or more and 25 nm or less, 25 nm or more and 50 nm or less, 50 nm or more and 75 nm or less, and 75 nm or more and 100 nm or less.
  • the second electrode film 39 has a thickness less than the thickness of the interlayer film 31.
  • the thickness of the second electrode film 39 is preferably greater than the thickness of the first electrode film 38.
  • the thickness of the second electrode film 39 may be 50 nm or more and 200 nm or less.
  • the thickness of the second electrode film 39 may have a value belonging to at least one of the following ranges: 50 nm or more and 75 nm or less, 75 nm or more and 100 nm or less, 100 nm or more and 125 nm or less, 125 nm or more and 150 nm or less, 150 nm or more and 175 nm or less, and 175 nm or more and 200 nm or less.
  • the first electrode film 38 collectively covers the area of the interlayer film 31 where the multiple source openings 32 are formed, and extends from above the interlayer film 31 into the multiple source openings 32.
  • the first electrode film 38 has a portion that covers the insulating main surface of the interlayer film 31 in a film-like manner, a portion that covers the wall surfaces of the multiple source openings 32 in a film-like manner, and a portion that covers the first main surface 3 in the multiple source openings 32 in a film-like manner.
  • the first electrode film 38 directly covers the insulating main surface of the interlayer film 31 and faces the gate structure 15 across the interlayer film 31.
  • the first electrode film 38 extends in an arc shape from above the insulating main surface of the interlayer film 31 following the opening edge of the source opening 32, and covers the wall surface of the source opening 32 in a film-like manner.
  • the first electrode film 38 covers the first main surface 3 (first surface portion 8) in the source opening 32 in a film-like manner, and is mechanically and electrically connected to the multiple source regions 21 and multiple first contact regions 27 on the first main surface 3.
  • the second electrode film 39 directly covers the first electrode film 38.
  • the second electrode film 39 collectively covers the area of the interlayer film 31 in which the multiple source openings 32 are formed, sandwiching the first electrode film 38 between them, and penetrates into the multiple source openings 32 from above the interlayer film 31.
  • the second electrode film 39 has a portion that sandwiches the first electrode film 38 to cover the insulating main surface of the interlayer film 31 in a film-like manner, a portion that sandwiches the first electrode film 38 to cover the wall surfaces of the multiple source openings 32 in a film-like manner, and a portion that sandwiches the first electrode film 38 within the multiple source openings 32 to cover the first main surface 3 in a film-like manner.
  • the second electrode film 39 covers the insulating main surface of the interlayer film 31 with the first electrode film 38 in between, and faces the gate structure 15 with the interlayer film 31 and the first electrode film 38 in between.
  • the second electrode film 39 covers the opening end of the source opening 32 in an arc shape with the first electrode film 38 in between, and covers the wall surface of the source opening 32 in a film shape with the first electrode film 38 in between.
  • the second electrode film 39 covers the first main surface 3 (first surface portion 8) in a film shape within the source opening 32 with the first electrode film 38 in between, and is electrically connected to the multiple source regions 21 and the multiple first contact regions 27 via the first electrode film 38.
  • the main electrode film 37 contains a conductive material different from that of the lower electrode film 36 (the first electrode film 38 and the second electrode film 39).
  • the main electrode film 37 may contain at least one of an Al film, an Al alloy film, a Cu film, and a Cu alloy film.
  • the Al alloy film may contain at least one of an AlSi alloy film, an AlCu alloy film, and an AlSiCu alloy film.
  • the main electrode film 37 has a thickness greater than the thickness (total thickness) of the lower electrode film 36.
  • the thickness of the main electrode film 37 is preferably greater than the thickness of the interlayer film 31.
  • the thickness of the main electrode film 37 may be 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the thickness of the main electrode film 37 may have a value that belongs to at least one of the following ranges: 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the main electrode film 37 directly covers the lower electrode film 36 (second electrode film 39).
  • the main electrode film 37 backfills the multiple source openings 32, and collectively covers the area of the interlayer film 31 in which the multiple source openings 32 are formed.
  • the main electrode film 37 has a portion that covers the insulating main surface of the interlayer film 31 with the lower electrode film 36 in between, a portion that covers the wall surfaces of the multiple source openings 32 with the lower electrode film 36 in between, and a portion that covers the first main surface 3 with the lower electrode film 36 in between.
  • the main electrode film 37 covers the insulating main surface of the interlayer film 31 with the lower electrode film 36 in between, and faces the gate structure 15 with the interlayer film 31 and the lower electrode film 36 in between.
  • the main electrode film 37 covers the opening end of the source opening 32 with the lower electrode film 36 in between.
  • the main electrode film 37 covers the first main surface 3 (first surface portion 8) within the source opening 32 with the lower electrode film 36 in between, and is electrically connected to the multiple source regions 21 and the multiple first contact regions 27 via the lower electrode film 36.
  • the semiconductor device 1A includes a gate electrode 40 disposed on the first main surface 3.
  • the gate electrode 40 is a terminal electrode to which a gate potential is applied from the outside.
  • the gate electrode 40 may also be referred to as a "second pad electrode,” a “second main surface electrode,” a “second terminal electrode,” etc.
  • the gate electrode 40 includes a lower electrode film 36 and a main electrode film 37, which are stacked in this order from the chip 2 side, similar to the source electrode 35.
  • the gate electrode 40 is disposed on a portion of the interlayer film 31 that covers the first surface portion 8, spaced apart from the source electrode 35.
  • the gate electrode 40 is disposed in a region on the third side surface 5C side of the first pad portion 35a, and faces the first pad portion 35a in the first direction X.
  • the gate electrode 40 is also interposed in a region between the second pad portion 35b and the third pad portion 35c, and faces both the second pad portion 35b and the third pad portion 35c in the second direction Y.
  • the gate electrode 40 is formed in a polygonal shape (a square shape in this embodiment) having four sides parallel to the periphery of the chip 2 in a plan view.
  • the gate electrode 40 has a planar area less than the planar area of the source electrode 35.
  • the gate electrode 40 has a planar area less than the planar area of the first pad portion 35a.
  • the gate electrode 40 may have a planar area less than the planar area of the second pad portion 35b (third pad portion 35c).
  • the gate electrode 40 partially faces the multiple gate structures 15 across the interlayer film 31. Specifically, the gate electrode 40 is disposed inwardly from both ends of the multiple gate structures 15 with a space therebetween, and faces the inner parts (middle parts in this embodiment) of the multiple gate structures 15 across the interlayer film 31.
  • the gate electrode 40 does not have a direct electrical connection to the multiple gate structures 15.
  • the gate electrode 40 may be electrically connected to the multiple gate structures 15 via multiple gate openings 33.
  • the portion of the multiple gate structures 15 that is located at the gate electrode 40 may be removed.
  • the gate electrode 40 may face the body region 20 with the main surface insulating film 30 and the interlayer film 31 sandwiched therebetween.
  • the semiconductor device 1A includes a gate wiring 41 extending from the gate electrode 40 onto the first main surface 3.
  • the gate wiring 41 may also be referred to as a "gate finger” or “gate finger electrode.”
  • the gate wiring 41 transmits the gate potential applied to the gate electrode 40 to other regions.
  • the gate wiring 41 includes a lower electrode film 36 and a main electrode film 37, which are stacked in this order from the chip 2 side, similar to the source electrode 35 (gate electrode 40).
  • the gate wiring 41 is drawn out from the gate electrode 40 onto a portion of the interlayer film 31 that covers the first surface 8.
  • the gate wiring 41 is routed in a strip shape in the region between the periphery of the first surface 8 and the source electrode 35.
  • the gate wiring 41 has a portion that extends in a strip shape in the first direction X and a portion that extends in a strip shape in the second direction Y.
  • the gate wiring 41 is formed in a strip shape with ends having four sides parallel to the periphery of the first main surface 3, and surrounds the source electrode 35.
  • the gate wiring 41 intersects (specifically, perpendicular to) the ends (both ends in this embodiment) of the multiple gate structures 15.
  • the gate wiring 41 enters the multiple gate openings 33 from above the interlayer film 31, and is mechanically and electrically connected to the ends (both ends) of the multiple gate structures 15 (buried electrodes 18) within the multiple gate openings 33.
  • the gate potential applied to the gate electrode 40 is applied to the multiple gate structures 15 via the gate wiring 41.
  • the semiconductor device 1A includes a drain electrode 42 covering the second main surface 4.
  • the drain electrode 42 is a terminal electrode to which a drain potential is applied from the outside.
  • the drain electrode 42 may also be referred to as a "third pad electrode,” a “third main surface electrode,” a “third terminal electrode,” etc.
  • the drain electrode 42 is electrically connected to the first semiconductor region 6.
  • the drain electrode 42 may cover the entire second major surface 4 so as to be continuous with the periphery of the second major surface 4 (first to fourth side surfaces 5A to 5D).
  • the drain electrode 42 may partially cover the second major surface 4 so as to expose the periphery of the second major surface 4.
  • the breakdown voltage that can be applied between the source electrode 35 and the drain electrode 42 (between the first major surface 3 and the second major surface 4) may be 500 V or more and 3000 V or less.
  • the breakdown voltage may have a value that belongs to at least one of the following ranges: 500 V or more and 1000 V or less, 1000 V or more and 1500 V or less, 1500 V or more and 2000 V or less, 2000 V or more and 2500 V or less, and 2500 V or more and 3000 V or less.
  • the semiconductor device 1A includes the chip 2, the n-type second semiconductor region 7 (semiconductor layer), the trench-type gate structure 15, the p-type body region 20, and the n-type high-concentration region 24.
  • the chip 2 has a first main surface 3.
  • the second semiconductor region 7 is formed in a surface layer portion of the first main surface 3.
  • the gate structure 15 is formed on the first main surface 3 and is located within the second semiconductor region 7.
  • the body region 20 is formed in a surface layer of the first main surface 3 in a region on the first main surface 3 side with respect to the depth position of the bottom wall 15c of the gate structure 15.
  • the high concentration region 24 is formed in the chip 2 in a thickness range between the bottom wall 15c of the gate structure 15 and the bottom of the body region 20.
  • the high concentration region 24 has an impurity concentration higher than the impurity concentration of the second semiconductor region 7.
  • This configuration allows the application of a semiconductor device 1A that can improve electrical characteristics.
  • the resistance value in the vicinity of the gate structure 15 is reduced by the high concentration region 24 formed below the body region 20.
  • This configuration is effective in reducing the on-resistance and JFET resistance.
  • the high concentration region 24 offsets undesired p-type impurities introduced to the side of the gate structure 15 due to process errors, etc. This suppresses fluctuations in the gate threshold voltage caused by undesired p-type impurities.
  • the chip 2 preferably contains SiC.
  • This configuration provides the semiconductor device 1A as a SiC semiconductor device capable of improving electrical characteristics.
  • the high concentration region 24 may have a bottom located on the first main surface 3 side relative to the depth position of the bottom wall 15c of the gate structure 15. This configuration suppresses an increase in current density in the vicinity of the bottom wall 15c of the gate structure 15. This reduces the electric field with respect to the bottom wall 15c of the gate structure 15, suppressing a decrease in breakdown voltage due to electric field concentration.
  • the high concentration region 24 may be connected to the gate structure 15. With this configuration, the undesired p-type impurities introduced to the side of the gate structure 15 are appropriately offset by the high concentration region 24. This appropriately suppresses the fluctuation of the gate threshold voltage.
  • the high concentration region 24 may have a thickness less than the thickness of the body region 20. With this configuration, the reduction in the cross-sectional area of the body region 20 caused by the high concentration region 24 is suppressed. Therefore, the function of the body region 20 is properly ensured in a configuration in which the high concentration region 24 is present.
  • the gate structure 15 may have sidewalls (first sidewall 15a and second sidewall 15b) with an inclination angle of 87° or more and 93° or less. For example, if the gate structure 15 has sidewalls (first sidewall 15a and second sidewall 15b) that are inclined at an angle of less than 87°, depending on the process conditions, p-type impurities may be easily introduced to the sides of the gate structure 15 through the sidewalls (first sidewall 15a and second sidewall 15b) of the trench 16 of the gate structure 15.
  • the gate structure 15 having sidewalls (first sidewall 15a and second sidewall 15b) that are nearly perpendicular to the first main surface 3 suppresses undesired introduction of p-type impurities through the sidewalls (first sidewall 15a and second sidewall 15b). Even if p-type impurities are introduced, the p-type impurities are offset by the high concentration region 24. Therefore, fluctuations in the gate threshold voltage are appropriately suppressed.
  • a plurality of gate structures 15 may be formed at intervals on the first main surface 3.
  • the body region 20 may be formed in the region between the plurality of gate structures 15.
  • the high concentration region 24 may be formed in the thickness range between the bottom walls 15c of the plurality of gate structures 15 and the bottom of the body region 20 in the region between the plurality of gate structures 15.
  • the high concentration region 24 reduces the resistance in the region between the multiple gate structures 15.
  • the gate threshold voltage fluctuation suppression effect is obtained for the multiple gate structures 15.
  • the high concentration region 24 may be connected to the multiple gate structures 15.
  • the semiconductor device 1A may include an n-type source region 21 (impurity region) and a channel region 26.
  • the source region 21 may be formed in a region on the first main surface 3 side with respect to the body region 20 so as to be aligned with the gate structure 15.
  • the high concentration region 24 may face the source region 21 across a portion of the body region 20.
  • the channel region 26 may be formed in the body region 20 between the source region 21 and the high concentration region 24.
  • the high concentration region 24 may have an n-type impurity concentration less than the n-type impurity concentration of the source region 21.
  • the semiconductor device 1A may include a p-type well region 22 formed in a region along the bottom wall 15c of the gate structure 15 within the chip 2. With this configuration, a depletion layer spreads from the pn junction between the well region 22 and the second semiconductor region 7 when a reverse bias voltage is applied.
  • the well region 22 may have an upper end that is aligned with a corner of the bottom wall 15c of the gate structure 15.
  • the high concentration region 24 may be formed in a thickness range between the bottom of the body region 20 and the upper end of the well region 22. With this configuration, the fluctuation in the gate threshold voltage caused by the p-type impurity that constitutes the upper end of the well region 22 is appropriately suppressed by the high concentration region 24.
  • the well region 22 may have a thickness greater than the thickness of the body region 20.
  • the semiconductor device 1A may include a p-type high-concentration well region 23 formed in the well region 22 at a distance from the bottom of the well region 22 toward the bottom wall 15c of the gate structure 15.
  • the high-concentration well region 23 may have a p-type impurity concentration higher than the p-type impurity concentration of the well region 22.
  • the high-concentration well region 23 may have a bottom located on the bottom wall 15c side of the gate structure 15 with respect to the depth position of the middle part of the well region 22.
  • the semiconductor device 1A may include a p-type first contact region 27 formed in a region along the sidewall of the gate structure 15 within the chip 2.
  • the first contact region 27 may have an impurity concentration higher than the impurity concentration of the body region 20. With this configuration, the electrical response of the body region 20 is improved by the first contact region 27.
  • the semiconductor device 1A may include a p-type first contact region 27 formed in a region along the bottom wall 15c of the gate structure 15 within the chip 2.
  • the first contact region 27 may have an impurity concentration higher than the impurity concentration of the body region 20. With this configuration, the electrical response of the body region 20 is improved by the first contact region 27.
  • the semiconductor device 1A may include a p-type second contact region 28 formed in a region along the bottom wall 15c of the gate structure 15 within the chip 2.
  • the second contact region 28 may have an impurity concentration higher than the impurity concentration of the body region 20.
  • the second contact region 28 may be electrically connected to the first contact region 27. With this configuration, the electrical response of the second contact region 28 is improved by the first contact region 27.
  • the second contact region 28 may electrically connect the well region 22 to the first contact region 27. With this configuration, the electrical response of the well region 22 is improved by the second contact region 28.
  • the semiconductor device 1A may include an n-type medium concentration region 25 formed in a region below the high concentration region 24 within the chip 2.
  • the medium concentration region 25 may have an impurity concentration higher than the impurity concentration of the second semiconductor region 7 and lower than the impurity concentration of the high concentration region 24.
  • the resistance value in the region below the high concentration region 24 is reduced by the medium concentration region 25.
  • Such a configuration is effective in reducing the on-resistance and JFET resistance. Since the medium concentration region 25 has a lower impurity concentration than the high concentration region 24, an increase in current density near the bottom wall 15c of the gate structure 15 is suppressed. Therefore, a decrease in breakdown voltage caused by electric field concentration is suppressed.
  • the medium concentration region 25 may have a region located above the depth position of the bottom wall 15c of the gate structure 15, and a region located below the depth position of the bottom wall 15c of the gate structure 15.
  • FIG. 9 is a schematic diagram showing a wafer 45 used in the manufacture of semiconductor device 1A.
  • Wafer 45 is the base material of chip 2 and contains SiC single crystal.
  • Wafer 45 is formed in a flat disk shape. Of course, wafer 45 may also be formed in a flat rectangular parallelepiped shape.
  • Wafer 45 has a first wafer main surface 46 on one side, a second wafer main surface 47 on the other side, and a wafer side surface 48 connecting first wafer main surface 46 and second wafer main surface 47.
  • the first wafer main surface 46 corresponds to the first main surface 3 of the chip 2, and the second wafer main surface 47 corresponds to the second main surface 4 of the chip 2.
  • the first wafer main surface 46 and the second wafer main surface 47 are formed by the c-plane of the SiC single crystal.
  • the first wafer main surface 46 is formed by the silicon surface of the SiC single crystal, and the second wafer main surface 47 is formed by the carbon surface of the SiC single crystal.
  • the wafer 45 (the first wafer main surface 46 and the second wafer main surface 47) has the off-direction and off-angle described above.
  • the wafer 45 has a mark 49 on the wafer side surface 48 that indicates the crystal orientation of the SiC single crystal.
  • the mark 49 may include either or both of an orientation flat and an orientation notch.
  • the orientation flat consists of a cutout that is cut in a straight line in a plan view.
  • the orientation notch consists of a cutout that is cut in a concave shape (e.g., a tapered shape) toward the center of the first wafer main surface 46 in a plan view.
  • the mark 49 may include either or both of a first orientation flat extending in the a-axis direction and a second orientation flat extending in the m-axis direction.
  • the mark 49 may include either or both of an orientation notch recessed in the a-axis direction and an orientation notch recessed in the m-axis direction.
  • the wafer 45 includes an n-type first semiconductor region 6 formed in a surface layer of the second wafer main surface 47.
  • the first semiconductor region 6 is formed in a layer extending along the second wafer main surface 47, and is exposed from the second wafer main surface 47 and the wafer side surface 48.
  • the first semiconductor region 6 is made of an n-type semiconductor wafer (SiC wafer) containing SiC single crystal (semiconductor single crystal), and has the off direction and off angle described above.
  • the wafer 45 includes an n-type second semiconductor region 7 formed in a surface layer of the first wafer main surface 46.
  • the second semiconductor region 7 is formed in a layer extending along the first wafer main surface 46 and is exposed from the first wafer main surface 46 and the wafer side surface 48.
  • the second semiconductor region 7 is made of an n-type epitaxial layer (SiC epitaxial layer) containing a SiC single crystal (semiconductor single crystal) and is layered on the first semiconductor region 6.
  • the second semiconductor region 7 has the off-direction and off-angle described above.
  • the wafer 45 is made of an epitaxial wafer (a so-called epiwafer) having a layered structure including a semiconductor wafer and an epitaxial layer.
  • the wafer 45 includes a plurality of device regions 50 and a plurality of cutting lines 51.
  • the plurality of device regions 50 and the plurality of cutting lines 51 are defined by alignment marks or the like formed on the first wafer main surface 46 side.
  • Each device region 50 is an area corresponding to the semiconductor device 1A.
  • the plurality of device regions 50 are each set to have a rectangular shape in a plan view.
  • the multiple device regions 50 are set in a matrix along the first direction X and the second direction Y in a plan view.
  • the multiple device regions 50 are each set at intervals inward from the periphery of the first wafer main surface 46 in a plan view.
  • the multiple cutting lines 51 are set in a lattice extending along the first direction X and the second direction Y to partition the multiple device regions 50.
  • FIGS. 10A to 10P are cross-sectional views showing an example of a manufacturing method for semiconductor device 1A.
  • FIG. 10A to FIG. 10P a cross section of the area corresponding to FIG. 5 is shown.
  • the aforementioned wafer 45 (see FIG. 9) is prepared.
  • a base medium concentration region 52 is formed in the surface layer of the first wafer main surface 46 in the wafer 45 (second semiconductor region 7).
  • the base medium concentration region 52 is the base of the multiple medium concentration regions 25.
  • n-type impurities are introduced into the second semiconductor region 7 by ion implantation.
  • the ion implantation method may be either one or both of channeling ion implantation and random ion implantation.
  • n-type impurities are introduced into the second semiconductor region 7 along the axial channel of the second semiconductor region 7.
  • the axial channel is a region (channel) in which the interatomic distance (atomic spacing) is relatively wide with respect to the SiC single crystal that constitutes the second semiconductor region 7, and is surrounded by atomic rows that form a crystal axis that extends in the stacking direction (crystal growth direction).
  • the axial channel is a region in which the atomic rows are sparse extending in the stacking direction, and in which the atomic rows (atomic distance/atomic density) are sparse in the horizontal direction in a planar view.
  • the axial channel is preferably a region surrounded by atomic rows along a low-index crystal axis among the crystal axes.
  • a low-index crystal axis is a crystal axis in which the absolute values of "a1", "a2", “a3" and "c" are all expressed as 2 or less (preferably 1 or less) with respect to the Miller indices (a1, a2, a3, c).
  • the axial channel consists of a region surrounded by atomic rows along the c-axis ((0001) axis) of the SiC single crystal.
  • the axial channel extends along the c-axis and has the off-direction and off-angle described above.
  • the axial channel is inclined from the vertical axis toward the off-direction by the off-angle.
  • n-type impurities are implanted deep into the second semiconductor region 7 while repeatedly undergoing small-angle scattering due to the channeling effect.
  • the channeling implantation method reduces the probability of n-type impurities colliding with the atomic rows of the SiC single crystal. Therefore, the channeling ion implantation process is effective when forming a relatively deep base medium concentration region 52.
  • n-type impurities are introduced into the second semiconductor region 7 in a random direction.
  • the random direction is a direction other than the axial channel of the second semiconductor region 7 (i.e., a direction intersecting the axial channel).
  • the random direction is the vertical direction Z.
  • the probability of collision of n-type impurities with the atomic rows of the SiC single crystal is high, so the base medium concentration region 52 is formed in a relatively shallow region. Therefore, the random ion implantation process is effective when forming a relatively shallow base medium concentration region 52.
  • the base medium concentration region 52 is formed in a layer extending horizontally along the first wafer main surface 46.
  • the base medium concentration region 52 may be formed in the second semiconductor region 7 at a distance from the first wafer main surface 46 to the bottom side of the second semiconductor region 7.
  • the base medium concentration region 52 may be exposed from the first wafer main surface 46.
  • the base high concentration region 53 is formed at a distance from the first wafer main surface 46.
  • a base high concentration region 53 is formed in the surface layer of the first wafer main surface 46 in the wafer 45 (second semiconductor region 7).
  • the base high concentration region 53 is the base of the multiple high concentration regions 24.
  • n-type impurities are introduced into the second semiconductor region 7 by ion implantation.
  • the ion implantation may be either one or both of channeling ion implantation and random ion implantation. Since the n-type impurities are introduced into a region shallower than the medium concentration base region 52, it is preferable that the ion implantation is random ion implantation.
  • the n-type impurity is introduced into the thickness range of the first wafer main surface 46 and the base medium concentration region 52. This forms a high concentration base region 53 that extends horizontally in a layer along the first wafer main surface 46.
  • the high concentration base region 53 may be formed in the second semiconductor region 7 at a distance from the first wafer main surface 46 to the bottom side of the second semiconductor region 7.
  • the high concentration base region 53 may be exposed from the first wafer main surface 46. Considering the offsetting of p-type impurities and n-type impurities in later processes, it is preferable that the high concentration base region 53 is formed at a distance from the first wafer main surface 46 to the bottom side of the second semiconductor region 7.
  • a base body region 54 is formed in the surface layer of the first wafer main surface 46 in the wafer 45 (second semiconductor region 7).
  • the base high concentration region 53 is the base of the multiple body regions 20.
  • p-type impurities are introduced into the second semiconductor region 7 by ion implantation.
  • the ion implantation method may be either one or both of channeling ion implantation and random ion implantation. Since the p-type impurity is introduced into a region shallower than the high concentration base region 53, the ion implantation method is preferably random ion implantation. In this embodiment, the p-type impurity is introduced into the thickness range of the first wafer main surface 46 and the high concentration base region 53. This forms a base body region 54 that extends in layers horizontally along the first wafer main surface 46.
  • a base source region 55 is formed in the surface layer of the first wafer main surface 46 in the wafer 45 (base body region 54).
  • the base source region 55 is the base of the multiple source regions 21.
  • n-type impurities are introduced into the base body region 54 by ion implantation.
  • the ion implantation method may be either one or both of channeling ion implantation and random ion implantation. Since the n-type impurity is introduced into a region shallower than the base body region 54, the ion implantation method is preferably random ion implantation. This forms a base source region 55 that extends horizontally in layers along the first wafer main surface 46.
  • the process order of the base medium concentration region 52 formation process, the base high concentration region 53 formation process, the body region 20 formation process, and the base source region 55 formation process may be arbitrarily changed and performed as appropriate.
  • a mesa 11 and a plurality of trenches 16 are formed on the first wafer main surface 46.
  • a first mask 56 having a predetermined layout is first formed on the first wafer main surface 46.
  • the first mask 56 may be an inorganic mask (e.g., a silicon oxide film) or an organic mask (resist mask).
  • the first mask 56 exposes the second surface 9 and the area where the plurality of trenches 16 are to be formed, and covers the other areas.
  • the etching method may be either or both of a wet etching method and a dry etching method.
  • the first surface portion 8, the second surface portion 9, the first to fourth connection surface portions 10A to 10D, and a plurality of trenches 16 are formed.
  • the base high concentration region 53, the base body region 54, and the base source region 55 are separated by the plurality of trenches 16, and a plurality of body regions 20, a plurality of source regions 21, and a plurality of high concentration regions 24 are formed.
  • the multiple trenches 16 are formed approximately perpendicular to the first wafer main surface 46. That is, the first sidewall 15a and the second sidewall 15b of the multiple trenches 16 have an inclination angle of 87° or more and 93° or less.
  • the bottom walls 15c of the multiple trenches 16 are formed flat along the horizontal direction.
  • the trenches 16 having bottom walls 15c made of a flat surface improve the accuracy of introducing impurities through the bottom walls 15c.
  • the first mask 56 is removed after this process.
  • a plurality of well regions 22 are formed in the wafer 45 (second semiconductor region 7) in regions along the bottom walls 15c of the plurality of trenches 16.
  • a second mask 57 having a predetermined layout is formed on the first wafer main surface 46.
  • the second mask 57 may be an inorganic mask (e.g., a silicon oxide film) or an organic mask (resist mask).
  • the second mask 57 exposes the regions where the multiple well regions 22 are to be formed (i.e., the multiple trenches 16) and covers the other regions.
  • p-type impurities are introduced into the second semiconductor region 7 through the bottom walls 15c of the multiple trenches 16 by ion implantation through the second mask 57.
  • the ion implantation may be either one or both of channeling ion implantation and random ion implantation.
  • the ion implantation method is preferably a random ion implantation method, and the p-type impurity is introduced into the wafer 45 at an implantation angle that is approximately perpendicular to the first wafer main surface 46.
  • the ion implantation method is preferably a vertical ion implantation method, not an oblique ion implantation method. This process suppresses the introduction of the p-type impurity into the wafer 45 through the first sidewall 15a and the second sidewall 15b of the trench 16.
  • the p-type impurity may be implanted in a single step at a target depth position in the second semiconductor region 7 (medium base concentration region 52).
  • the p-type impurity may be implanted in multiple steps at different target depth positions in the second semiconductor region 7 (medium base concentration region 52) with different implantation energies.
  • the p-type impurity implantation process may include a step of implanting the p-type impurity multiple times at the same target depth position in the second semiconductor region 7 (medium base concentration region 52).
  • the number of injection stages (the number of target depth positions) of p-type impurities in the multi-stage injection process is adjusted appropriately according to the thickness of the well region 22.
  • the number of injection stages may be 2, 3, 4, 5, 6, 7, 8, 9, or 10.
  • the number of injection stages is preferably 2 to 5.
  • p-type impurities are injected into different target depth positions so that the injection sites of the p-type impurities overlap.
  • the dose (impurity concentration) of the p-type impurity into the second semiconductor region 7 may be adjusted to increase as the injection site becomes deeper.
  • the injection energy of the p-type impurity into the second semiconductor region 7 may be adjusted to increase as the injection site becomes deeper.
  • multiple well regions 22 having multiple first bulges 22c that gradually increase and decrease in multiple steps along the thickness direction are formed in the regions along the bottom walls 15c of the multiple trenches 16.
  • the base medium concentration region 52 is separated by the multiple well regions 22, and multiple medium concentration regions 25 are formed.
  • multiple high concentration well regions 23 are formed in the multiple well regions 22 in regions along the bottom walls 15c of the multiple trenches 16.
  • p-type impurities are introduced into the wafer 45 through the bottom walls 15c of the multiple trenches 16 by ion implantation through the second mask 57 described above.
  • the ion implantation may be either one or both of channeling ion implantation and random ion implantation.
  • the ion implantation method is preferably a random ion implantation method, and the p-type impurity is introduced into the wafer 45 at an implantation angle that is approximately perpendicular to the first wafer main surface 46.
  • the ion implantation method is preferably a vertical ion implantation method, not an oblique ion implantation method. This process suppresses the introduction of the p-type impurity into the second semiconductor region 7 through the first sidewall 15a and the second sidewall 15b of the trench 16.
  • multiple high-concentration well regions 23 are formed in each of the multiple well regions 22.
  • the second mask 57 related to the well region 22 formation process is used.
  • the multiple high-concentration well regions 23 may be formed using a mask different from the second mask 57. The second mask 57 is then removed.
  • a plurality of first contact regions 27 and a plurality of second contact regions 28 are formed in the wafer 45 (second semiconductor region 7) in regions along the plurality of trenches 16.
  • a third mask 58 having a predetermined layout is formed on the first wafer main surface 46.
  • the third mask 58 may be an inorganic mask (e.g., a silicon oxide film) or an organic mask (resist mask).
  • the third mask 58 exposes the areas where the multiple first contact regions 27 and the multiple second contact regions 28 are to be formed, and covers the other areas. In other words, the third mask 58 selectively exposes a portion of the first wafer main surface 46 and a portion of the multiple trenches 16.
  • p-type impurities are introduced into the wafer 45 through the first wafer main surface 46 and the multiple trenches 16 by ion implantation through the third mask 58.
  • the ion implantation may be either or both of a channeling ion implantation method and a random ion implantation method.
  • the ion implantation method is a random ion implantation method.
  • the random ion implantation method may be a vertical ion implantation method.
  • the p-type impurity is introduced into the wafer 45 at an implantation angle that is approximately perpendicular to the first wafer main surface 46.
  • the random ion implantation method may be an oblique ion implantation method.
  • p-type impurities are introduced into the wafer 45 at an implantation angle that is oblique to the first wafer main surface 46.
  • the implantation angle may be greater than 0° and less than or equal to 10°.
  • a plurality of first contact regions 27 and a plurality of second contact regions 28 are respectively formed in the second semiconductor region 7.
  • the third mask 58 is then removed.
  • a base insulating film 59 is formed on the first wafer main surface 46.
  • the base insulating film 59 serves as a base for the multiple insulating films 17 and the main surface insulating film 30.
  • the base insulating film 59 is formed in the form of a film along the first wafer main surface 46 and the wall surfaces of the multiple trenches 16.
  • the base insulating film 59 may be formed by either one or both of a CVD method and an oxidation process (e.g., a thermal oxidation process).
  • a first base electrode film 60 is formed on the base insulating film 59.
  • the first base electrode film 60 serves as a base for the multiple buried electrodes 18.
  • the first base electrode film 60 has a portion that covers the first wafer main surface 46 with the base insulating film 59 in between, and a portion that is embedded in the multiple trenches 16 with the base insulating film 59 in between.
  • the base insulating film 59 may be formed by a CVD method.
  • the etching method may be either or both of a wet etching method and a dry etching method. As a result, a plurality of buried electrodes 18 are formed. Also, a plurality of gate structures 15 are formed.
  • the interlayer film 31 is formed on the first wafer main surface 46.
  • the interlayer film 31 collectively covers the first surface portion 8, the second surface portion 9, the first to fourth connection surface portions 10A to 10D, and the multiple gate structures 15 in a film-like manner.
  • the interlayer film 31 may be formed by a CVD method.
  • a fourth mask 61 having a predetermined layout is formed on the interlayer film 31.
  • the fourth mask 61 may be an organic mask (resist mask).
  • the fourth mask 61 exposes areas where the source openings 32 and the gate openings 33 are to be formed, and covers the other areas.
  • the etching method may be either or both of a wet etching method and a dry etching method.
  • the etching method may be either or both of a wet etching method and a dry etching method.
  • Unnecessary portions of the base insulating film 59 may be removed simultaneously with the interlayer film 31. This results in a plurality of source openings 32 and a plurality of gate openings 33 being formed in the interlayer film 31.
  • the base insulating film 59 is also divided into an insulating film 17 and a main surface insulating film 30. The fourth mask 61 is then removed.
  • a second base electrode film 62 is formed on the interlayer film 31.
  • the second base electrode film 62 is the base for the source electrode 35, the gate electrode 40, and the gate wiring 41.
  • the second base electrode film 62 has a layered structure including the lower electrode film 36 and the main electrode film 37.
  • the lower electrode film 36 has a layered structure including the first electrode film 38 and the second electrode film 39.
  • the first electrode film 38 may be formed by either or both of a sputtering method and a vapor deposition method.
  • the first electrode film 38 is formed in the form of a film along the first wafer main surface 46, the interlayer film 31, the wall surfaces of the multiple source openings 32, and the wall surfaces of the multiple gate openings 33.
  • the second electrode film 39 may be formed by either or both of a sputtering method and a vapor deposition method.
  • the second electrode film 39 is laminated on the first electrode film 38 and formed in a film shape along the first wafer main surface 46, the interlayer film 31, the wall surfaces of the multiple source openings 32, and the wall surfaces of the multiple gate openings 33.
  • the main electrode film 37 is formed on the lower electrode film 36.
  • the main electrode film 37 may be formed by either or both of a sputtering method and a vapor deposition method.
  • the main electrode film 37 is laminated on the lower electrode film 36 and formed in the form of a film along the first wafer main surface 46, the interlayer film 31, the wall surfaces of the multiple source openings 32, and the wall surfaces of the multiple gate openings 33.
  • the second base electrode film 62 is divided into the source electrode 35, the gate electrode 40, and the gate wiring 41.
  • a mask (not shown) having a predetermined layout is formed on the main electrode film 37.
  • the mask (not shown) covers the areas where the source electrode 35, the gate electrode 40, and the gate wiring 41 are to be formed, and leaves the other areas exposed.
  • unnecessary portions of the main electrode film 37 are removed by etching through a mask (not shown).
  • the unnecessary portions of the main electrode film 37 are removed until the lower electrode film 36 is exposed.
  • the etching method may be either or both of a wet etching method and a dry etching method.
  • the mask (not shown) is removed after the etching process of the main electrode film 37.
  • the process of removing the lower electrode film 36 includes a process of removing the second electrode film 39 by an etching method, and a process of removing the first electrode film 38 by an etching method.
  • the etching method may be either or both of a wet etching method and a dry etching method.
  • unnecessary portions of the lower electrode film 36 may be removed by an etching method using a mask (not shown) in the etching process of the main electrode film 37.
  • a drain electrode 42 is formed on the second wafer main surface 47.
  • the drain electrode 42 may be formed by either or both of a sputtering method and a vapor deposition method. Thereafter, the wafer 45 is cut along the intended cutting lines 51 (see FIG. 9) to cut out a plurality of semiconductor devices 1A. Through the steps including those described above, the semiconductor device 1A is manufactured.
  • FIG. 11 is a cross-sectional view showing a main portion of a semiconductor device 1B according to the second embodiment.
  • the semiconductor device 1B includes a plurality of well regions 22 each formed as a column region forming a superjunction structure.
  • the multiple well regions 22 are formed in a columnar shape extending in the thickness direction in a cross-sectional view.
  • the semiconductor device 1B includes a plurality of n-type intermediate drift regions 64 formed in the chip 2 (second semiconductor region 7).
  • Each of the plurality of intermediate drift regions 64 is made up of a region partitioned between a plurality of well regions 22 in the second semiconductor region 7. That is, in this embodiment, the plurality of intermediate drift regions 64 each include a part of the second semiconductor region 7, a high concentration region 24, and a medium concentration region 25.
  • the multiple intermediate drift regions 64 are arranged alternately with the multiple well regions 22 in the first direction X, and are each formed in a band shape extending in the second direction Y. That is, the multiple intermediate drift regions 64 are formed in stripes extending in the second direction Y along the multiple well regions 22.
  • the extension direction of the multiple intermediate drift regions 64 coincides with the off-direction of the SiC single crystal.
  • the multiple intermediate drift regions 64 are formed in columns extending in the thickness direction in a cross-sectional view, and face the multiple body regions 20 in a one-to-one correspondence.
  • the intermediate drift regions 64 form charge-balanced pn junctions together with the well regions 22 in the thickness range below the gate structures 15.
  • the charge-balanced state means that, for adjacent well regions 22, the depletion layer extending from one pn junction and the depletion layer extending from the other pn junction are connected within the intermediate drift regions 64.
  • the semiconductor device 1B includes an n-type intermediate drift region 64 that is partitioned between multiple well regions 22 in the chip 2 (second semiconductor region 7).
  • the intermediate drift region 64 is partitioned in a region between multiple well regions 22 in the second semiconductor region 7.
  • the intermediate drift region 64 and the multiple well regions 22 form a superjunction structure.
  • a superjunction type semiconductor device 1B is provided.
  • the chip 2 includes SiC, a superjunction type SiC semiconductor device is provided.
  • FIG. 12 is a plan view showing a main part of a semiconductor device 1C according to the third embodiment.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 12.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 12.
  • FIG. 15 is an enlarged cross-sectional view of a region including source structure 65 shown in FIG. 13.
  • FIG. 16 is an enlarged cross-sectional view of a region including source structure 65 shown in FIG. 14.
  • the semiconductor device 1C differs from the semiconductor device 1A in that it includes multiple trench-type (trench electrode-type) source structures 65 formed on the first main surface 3 (first surface portion 8).
  • the source structures 65 may be referred to as “trench source structures", “second trench structures”, etc.
  • a source potential is applied to the multiple source structures 65.
  • semiconductor device 1C the layout of other components relative to gate structure 15 is similar to that of semiconductor device 1A, so the following mainly describes the form of other components relative to source structure 65. Descriptions of other components relative to gate structure 15 will be omitted unless otherwise specified. For omitted descriptions, the descriptions given in semiconductor device 1A apply.
  • the multiple source structures 65 are formed adjacent to the multiple gate structures 15 in the first direction X. Specifically, the multiple source structures 65 are each disposed in a region between the multiple adjacent gate structures 15, and face the multiple gate structures 15 in the first direction X. The multiple source structures 65 are arranged alternately with the multiple gate structures 15 in the first direction X.
  • the multiple source structures 65 may be formed on the first surface portion 8 at intervals inward from the periphery of the first surface portion 8 (the first to fourth connection surface portions 10A to 10D). The multiple source structures 65 may penetrate the periphery of the first surface portion 8 and be exposed from the first to fourth connection surface portions 10A to 10D.
  • the multiple source structures 65 are formed at intervals from the bottom of the second semiconductor region 7 toward the first major surface 3, and face the first semiconductor region 6 across a portion of the second semiconductor region 7.
  • the multiple source structures 65 are formed approximately perpendicular to the first major surface 3 (first surface portion 8).
  • each of the source structures 65 has a first side wall 65a on one side in the first direction X (the third side surface 5C side), a second side wall 65b on the other side in the first direction X (the fourth side surface 5D side), and a bottom wall 65c connecting the first side wall 65a and the second side wall 65b.
  • the first sidewall 65a and the second sidewall 65b are each formed by the a-plane ((11-20) plane) of the SiC single crystal.
  • the first sidewall 65a and the second sidewall 65b may each be formed by the m-plane ((1-100) plane) of the SiC single crystal depending on the extension direction of the source structure 65.
  • the first sidewall 65a and the second sidewall 65b are formed approximately perpendicular to the first main surface 3.
  • the inclination angle (absolute value) of the first side wall 65a (second side wall 65b) based on the vertical line may be 85° or more and 95° or less.
  • the inclination angle of the first side wall 65a (second side wall 65b) may have a value that belongs to at least one of the ranges of 85° or more and 87.5° or less, 87.5° or more and 90° or less, 90° or more and 92.5° or less, and 92.5° or more and 95° or less.
  • the inclination angle of the first side wall 65a (second side wall 65b) is preferably 87° or more and 93° or less.
  • the bottom wall 65c is formed by the c-plane (Si-plane) of the SiC single crystal. It is preferable that the bottom wall 65c extends almost flat along the horizontal direction. Of course, the bottom wall 65c may be curved in an arc shape toward the second main surface 4.
  • the width of the source structure 65 may be approximately equal to the width of the gate structure 15.
  • the width of the source structure 65 may be greater than the width of the gate structure 15 or less than the width of the gate structure 15.
  • the source structure 65 may have a width of 0.1 ⁇ m or more and 1.5 ⁇ m or less.
  • the width of the source structure 65 may have a value that falls within at least one of the following ranges: 0.1 ⁇ m to 0.25 ⁇ m, 0.25 ⁇ m to 0.5 ⁇ m, 0.5 ⁇ m to 0.75 ⁇ m, 0.75 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.25 ⁇ m, and 1.25 ⁇ m to 1.5 ⁇ m.
  • the width of the source structure 65 is preferably 0.25 ⁇ m to 0.75 ⁇ m.
  • the depth of the source structure 65 may be approximately equal to the depth of the second surface portion 9. The depth of the source structure 65 may be greater than the depth of the second surface portion 9 or less than the depth of the second surface portion 9. The depth of the source structure 65 may be approximately equal to the depth of the gate structure 15. The depth of the source structure 65 may be greater than the depth of the gate structure 15 or less than the depth of the gate structure 15.
  • the depth of the source structure 65 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the depth of the source structure 65 may have a value that belongs to at least one of the following ranges: 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, and 2.5 ⁇ m or more and 3 ⁇ m or less.
  • the depth of the source structure 65 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • Each of the multiple source structures 65 includes a second trench 66, a second insulating film 67, and a second buried electrode 68.
  • the second trench 66 is formed in the first main surface 3 and defines the walls of the source structure 65 (the first sidewall 65a, the second sidewall 65b, and the bottom wall 65c).
  • the second insulating film 67 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the second insulating film 67 includes the same type of insulating material as the insulating film 17. In this embodiment, the second insulating film 67 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the second insulating film 67 includes a silicon oxide film made of an oxide of the chip 2.
  • the second insulating film 67 coats the wall surface of the second trench 66 in a film-like manner.
  • the second insulating film 67 coats the first sidewall 65a and the second sidewall 65b at a distance from the first main surface 3 toward the bottom wall 65c.
  • the second insulating film 67 exposes a part of the first sidewall 65a and a part of the second sidewall 65b from the opening end of the second trench 66.
  • the second insulating film 67 includes a first film portion, a second film portion, and a third film portion.
  • the first film portion covers the first sidewall 65a of the second trench 66 in a film-like manner.
  • the second film portion covers the second sidewall 65b of the second trench 66 in a film-like manner.
  • the third film portion covers the bottom wall 65c of the second trench 66 in a film-like manner, and is connected to the first film portion and the second film portion.
  • the second membrane portion has a thickness approximately equal to the thickness of the first membrane portion.
  • the third membrane portion has a thickness greater than the thickness of the first membrane portion and the thickness of the second membrane portion.
  • the thickness of the third membrane portion may be approximately equal to the thickness of the first membrane portion and the thickness of the second membrane portion.
  • the first film portion of the second insulating film 67 may have a thickness approximately equal to that of the first film portion of the insulating film 17.
  • the second film portion of the second insulating film 67 may have a thickness approximately equal to that of the second film portion of the insulating film 17.
  • the third film portion of the second insulating film 67 may have a thickness approximately equal to that of the third film portion of the insulating film 17.
  • the second insulating film 67 may have a thickness of 10 nm or more and 150 nm or less.
  • the thickness of the second insulating film 67 may have a value that belongs to at least one of the following ranges: 10 nm or more and 25 nm or less, 25 nm or more and 50 nm or less, 50 nm or more and 75 nm or less, 75 nm or more and 100 nm or less, 100 nm or more and 125 nm or less, and 125 nm or more and 150 nm or less.
  • the second buried electrode 68 may include either or both of p-type conductive polysilicon and n-type conductive polysilicon.
  • the second buried electrode 68 is buried in the second trench 66 with the second insulating film 67 sandwiched therebetween.
  • the second buried electrode 68 has an electrode surface exposed from the second trench 66.
  • the electrode surface of the second buried electrode 68 is located on the bottom wall 65c side of the second trench 66 with respect to the height position of the first main surface 3.
  • the electrode surface of the second buried electrode 68 may be located on the bottom wall 65c side with respect to the height position of the electrode surface of the buried electrode 18.
  • the height position of the electrode surface of the second buried electrode 68 may be approximately equal to the height position of the electrode surface of the buried electrode 18.
  • the electrode surface of the second buried electrode 68 has a recess in the inner part that is tapered toward the bottom wall 15c. It is preferable that the bottom of the recess is located on the first main surface 3 side with respect to the depth position of the middle part of the second trench 66.
  • the semiconductor device 1C includes a plurality of body regions 20 formed in a region along the plurality of gate structures 15 in the surface portion of the first main surface 3 (first surface portion 8).
  • the plurality of body regions 20 are formed in the regions between the plurality of gate structures 15 and the plurality of source structures 65, respectively, and extend in a strip shape along the plurality of gate structures 15 and the plurality of source structures 65, respectively.
  • the body region 20 is formed in a layer extending in the first direction X in a cross-sectional view, and is connected to the gate structure 15 and the source structure 65.
  • the body region 20 faces the second buried electrode 68 on the source structure 65 side, with the second insulating film 67 sandwiched therebetween.
  • the body region 20 is formed in a region on the first main surface 3 side with respect to the depth position of the bottom wall 65c of the source structure 65.
  • the body region 20 has a bottom portion located on the bottom wall 65c side of the source structure 65 with respect to the depth position of the middle part of the source structure 65.
  • the bottom of the body region 20 is located in the region between the bottom wall 65c of the source structure 65 and the middle part of the source structure 65. In other words, the distance between the bottom of the body region 20 and the bottom wall 65c of the source structure 65 is less than the thickness (depth) of the body region 20.
  • the bottom of the body region 20 is located on the bottom wall 65c side with respect to the bottom of the recess of the second buried electrode 68.
  • the semiconductor device 1C includes a plurality of source regions 21 formed in a region on the first main surface 3 side relative to the plurality of body regions 20.
  • the plurality of source regions 21 are formed in regions between the plurality of gate structures 15 and the plurality of source structures 65, respectively, and extend in a strip shape along the plurality of gate structures 15 and the plurality of source structures 65, respectively.
  • the configuration of one source region 21 is described below.
  • the source region 21 is formed at a distance from the bottom of the body region 20 toward the first main surface 3.
  • the source region 21 is formed in a layer extending in the first direction X in a cross-sectional view, and is connected to the gate structure 15 and the source structure 65.
  • the multiple source regions 21 face the second buried electrode 68 on the source structure 65 side, with the second insulating film 67 between them.
  • the source region 21 has a bottom portion located on the bottom wall 65c side of the second trench 66 relative to the height position of the electrode surface of the second buried electrode 68, and a surface portion located on the first main surface 3 side relative to the height position of the electrode surface of the second buried electrode 68.
  • the source region 21 has a portion (bottom portion) that faces the second buried electrode 68 across the second insulating film 67, and a portion (surface portion) that does not face the second buried electrode 68 across the second insulating film 67.
  • the bottom of the source region 21 is preferably located on the bottom side of the body region 20 relative to the depth position of the bottom of the recess of the second buried electrode 68.
  • the bottom of the source region 21 may be located on the first main surface 3 side relative to the depth position of the bottom of the recess.
  • the surface portion of the source region 21 is exposed from the upper end of the first sidewall 65a or the upper end of the second sidewall 65b of the source structure 65.
  • the semiconductor device 1C includes multiple well regions 22 formed in the chip 2 (second semiconductor region 7).
  • the explanation of the multiple well regions 22 is omitted because it is similar to the case of the semiconductor device 1A.
  • the semiconductor device 1C includes a plurality of p-type second well regions 72 formed in the chip 2 (second semiconductor region 7) in regions along the bottom walls 65c of the plurality of source structures 65.
  • the plurality of second well regions 72 are formed in a manner similar to the plurality of well regions 22, and have a p-type impurity concentration approximately equal to the p-type impurity concentration of the plurality of well regions 22.
  • the second well regions 72 are formed in regions along the bottom walls 65c of the source structures 65 at intervals in the first direction X from the well regions 22.
  • the second well regions 72 are formed in one-to-one correspondence with the source structures 65.
  • the second well regions 72 are each formed in a band shape extending along the source structures 65 in a plan view, and face the corresponding second buried electrodes 68 across the corresponding second insulating films 67.
  • the second well regions 72 may be formed in a one-to-many correspondence with one source structure 65. In this case, the second well regions 72 are formed at intervals in the second direction Y.
  • Each second well region 72 is formed to be wider than the source structure 65 in a plan view. In a cross-sectional view, the second well region 72 is formed in a columnar shape extending in the thickness direction (vertical direction Z) of the second semiconductor region 7.
  • the second well region 72 is formed at a distance from the bottom of the second semiconductor region 7 toward the first surface portion 8, and faces the first semiconductor region 6 across a portion of the second semiconductor region 7.
  • the second well region 72 may be formed to cross the bottom of the second semiconductor region 7 and have a bottom located within the first semiconductor region 6.
  • the second well region 72 forms a pn junction with the second semiconductor region 7.
  • the second well region 72 has a thickness (depth) greater than the thickness (depth) of the body region 20.
  • the thickness of the second well region 72 is the thickness of the second well region 72 in the vertical direction Z based on the bottom wall 65c of the source structure 65. In this embodiment, the thickness of the second well region 72 is greater than the depth of the source structure 65.
  • the thickness of the second well region 72 may be less than the depth of the source structure 65. In this case, the thickness of the second well region 72 may be less than the thickness of the body region 20. It is preferable that the thickness of the second well region 72 is approximately equal to the thickness of the well region 22. Of course, the thickness of the second well region 72 may be greater than the thickness of the well region 22 or less than the thickness of the well region 22.
  • the second well region 72 has an upper end that fits along the corner of the bottom wall 65c of the source structure 65. At the upper end, the second well region 72 has a first extension 72a on the first sidewall 65a side and a second extension 72b on the second sidewall 65b side (see FIG. 15).
  • the first extension 72a is drawn out from the region directly below the source structure 65 to the lower end of the first sidewall 65a.
  • the first extension 72a is formed at a distance from the bottom of the body region 20 toward the bottom wall 65c of the source structure 65.
  • the first extension 72a faces the second buried electrode 68 in the horizontal direction, sandwiching the second insulating film 67 therebetween.
  • the first extension 72a may be formed on the bottom wall 65c side of the second trench 66 with respect to the depth position of the lower end of the second buried electrode 68, and may face only the second insulating film 67 (third film portion) in the horizontal direction.
  • the first extension 72a is formed in a tapered shape toward the first main surface 3 (the bottom side of the body region 20) in a cross-sectional view.
  • the second extension 72b is drawn out from the region directly below the source structure 65 to the lower end of the second sidewall 65b, and faces the first extension 72a across the source structure 65.
  • the second extension 72b is formed at a distance from the bottom of the body region 20 toward the bottom wall 65c of the source structure 65.
  • the second extension 72b faces the second buried electrode 68 in the horizontal direction, across the second insulating film 67.
  • the second extension 72b may be formed on the bottom wall 65c side of the second trench 66 with respect to the depth position of the lower end of the second buried electrode 68, and may face only the second insulating film 67 (third film portion) in the horizontal direction.
  • the second extension 72b is formed in a tapered shape toward the first main surface 3 (the bottom side of the body region 20) in a cross-sectional view.
  • the second well region 72 has one or more (multiple in this embodiment) third bulge portions 72c.
  • a second well region 72 having four third bulge portions 72c is illustrated.
  • the multiple third bulge portions 72c are each formed by a portion of the second well region 72 whose width in the horizontal direction (first direction X) gradually increases and decreases in the thickness direction, and are formed in multiple stages from the bottom wall 65c of the source structure 65 toward the bottom of the second semiconductor region 7.
  • the multiple third bulge portions 72c extend in an arc shape (circular arc shape) from the region directly below the source structure 65 to both sides of the source structure 65.
  • the single third bulge portion 72c may be formed in the middle of the second well region 72 so as to extend in an arc shape (circular arc shape) to both sides of the source structure 65.
  • the semiconductor device 1C includes a plurality of high-concentration well regions 23 formed within each of the plurality of well regions 22.
  • the description of the multiple high-concentration well regions 23 is omitted because it is similar to the case of the semiconductor device 1A.
  • the semiconductor device 1C includes a plurality of second high concentration well regions 73 of p-type formed respectively within the plurality of second well regions 72.
  • the plurality of second high concentration well regions 73 are formed in a manner similar to the plurality of high concentration well regions 23, and have a p-type impurity concentration approximately equal to the p-type impurity concentration of the plurality of high concentration well regions 23.
  • the second high concentration well regions 73 are each formed in a one-to-one correspondence with the corresponding second well region 72.
  • the second high concentration well regions 73 are each formed in a region along the bottom wall 65c of the corresponding source structure 65.
  • the second high concentration well regions 73 are each formed in a band shape extending along the corresponding source structure 65 (second well region 72) in a plan view, and face the corresponding second buried electrode 68 across the corresponding second insulating film 67.
  • multiple second high-concentration well regions 73 may be formed in a one-to-many correspondence with one second well region 72.
  • the multiple second high-concentration well regions 73 are formed at intervals in the second direction Y within one second well region 72.
  • the configuration of one second high-concentration well region 73 will be described below.
  • the second high-concentration well region 73 is formed at a distance from the bottom of the second well region 72 toward the bottom wall 65c of the source structure 65. It is preferable that the second high-concentration well region 73 has a bottom that is located toward the bottom wall 65c of the source structure 65 with respect to the depth position of the middle part of the second well region 72.
  • the bottom of the second high concentration well region 73 is defined by a concentration transition portion where the p-type impurity concentration gradually decreases toward the bottom side of the second well region 72.
  • the bottom of the second high concentration well region 73 may be located on the bottom side of the second well region 72 with respect to the depth position of the middle part of the second well region 72.
  • the bottom of the second high concentration well region 73 is formed at a depth position that is approximately equal to the depth position of the bottom of the high concentration well region 23.
  • the second high concentration well region 73 is formed narrower than the second well region 72.
  • the second high concentration well region 73 is formed narrower than the source structure 65.
  • the second high concentration well region 73 may be formed wider than the source structure 65 and extend out on both sides of the source structure 65.
  • the width of the second high concentration well region 73 is approximately equal to the width of the high concentration well region 23.
  • the width of the second high concentration well region 73 may be greater than the width of the high concentration well region 23, or may be smaller than the width of the high concentration well region 23.
  • the second high concentration well region 73 has a thickness (depth) less than the depth of the source structure 65.
  • the thickness of the second high concentration well region 73 is the thickness of the second high concentration well region 73 in the vertical direction Z based on the bottom wall 65c of the source structure 65.
  • the thickness of the second high concentration well region 73 is less than the thickness of the body region 20.
  • the thickness of the second high concentration well region 73 may be greater than the thickness of the body region 20 or greater than the depth of the source structure 65.
  • the thickness of the second high concentration well region 73 is preferably approximately equal to the thickness of the high concentration well region 23.
  • the thickness of the second well region 72 may be greater than the thickness of the high concentration well region 23, or may be less than the thickness of the high concentration well region 23.
  • the semiconductor device 1C includes a plurality of high concentration regions 24 formed in the chip 2 (second semiconductor region 7) in regions below the plurality of body regions 20.
  • the plurality of high concentration regions 24 are formed in regions between the plurality of gate structures 15 and the plurality of source structures 65.
  • the multiple high concentration regions 24 are formed in the thickness range between the bottom walls 65c of the multiple source structures 65 and the bottoms of the multiple body regions 20 with respect to the multiple source structures 65.
  • the multiple high concentration regions 24 extend in a band shape along the multiple gate structures 15 and the multiple source structures 65 in a plan view.
  • the high concentration region 24 is formed in a layer extending in the first direction X in a cross-sectional view, and is connected to both the gate structure 15 and the source structure 65.
  • the high concentration region 24 faces the second buried electrode 68 on the source structure 65 side, with the second insulating film 67 sandwiched therebetween.
  • the high concentration region 24 has a bottom located on the first main surface 3 side with respect to the depth position of the bottom wall 65c of the source structure 65. In other words, the high concentration region 24 is formed at a distance from the depth position of the bottom wall 65c of the source structure 65 to the first main surface 3 side.
  • the high concentration region 24 is formed in a thickness range between the body region 20 and the second well region 72, and separates the second well region 72 from the body region 20. In other words, the high concentration region 24 suppresses an increase in the p-type impurity concentration in the portion along the sidewall (first sidewall 65a or second sidewall 65b) of the source structure 65.
  • the bottom of the high concentration region 24 may be located on the bottom side of the second semiconductor region 7 relative to the bottom wall 65c of the source structure 65.
  • semiconductor device 1C includes a plurality of n-type medium concentration regions 25 formed in the chip 2 (second semiconductor region 7) in regions below the plurality of high concentration regions 24.
  • the plurality of medium concentration regions 25 are formed in regions between the plurality of gate structures 15 and the plurality of source structures 65.
  • the plurality of medium concentration regions 25 are each formed in a thickness range between the bottom of the second semiconductor region 7 and the bottom of the plurality of high concentration regions 24.
  • the plurality of medium concentration regions 25 each have a portion interposed in a region between the plurality of well regions 22 and the plurality of second well regions 72.
  • the plurality of medium concentration regions 25 each have a portion interposed in a region between the plurality of gate structures 15 and the plurality of source structures 65.
  • the multiple medium concentration regions 25 extend in a band shape along the multiple gate structures 15 and the multiple source structures 65 in a plan view.
  • the multiple medium concentration regions 25 are connected to either one or both of the adjacent well regions 22 and second well regions 72 (both in this embodiment).
  • the configuration of one medium concentration region 25 is described below.
  • the medium concentration region 25 is formed at a distance from the bottom of the second semiconductor region 7 toward the first main surface 3, and faces the first semiconductor region 6 across a portion of the second semiconductor region 7.
  • the medium concentration region 25 has an upper end located above the depth position of the bottom wall 65c of the source structure 65.
  • the upper end of the medium concentration region 25 is located in the region between the gate structure 15 and the source structure 65.
  • the upper end of the medium concentration region 25 faces the source structure 65 across the upper end (first extension 72a or second extension 72b) of the second well region 72.
  • the upper end of the medium concentration region 25 may have a portion connected to the source structure 65.
  • the medium concentration region 25 has a bottom that is located below the depth position of the bottom wall 65c of the source structure 65. Specifically, the bottom of the medium concentration region 25 is formed at a distance from the bottom of the second well region 72 toward the first main surface 3. It is preferable that the bottom of the medium concentration region 25 is located closer to the bottom of the second well region 72 than the bottom of the second high concentration well region 73.
  • the bottom of the medium concentration region 25 may be located closer to the bottom of the second semiconductor region 7 than the middle part of the second well region 72.
  • the bottom of the medium concentration region 25 may be located closer to the bottom wall 65c of the source structure 65 than the middle part of the second well region 72.
  • the semiconductor device 1C includes a plurality of channel regions 26 formed between a plurality of source regions 21 and a plurality of high concentration regions 24 in the body region 20.
  • the description of the plurality of channel regions 26 is omitted because it is similar to the case of the semiconductor device 1A.
  • the semiconductor device 1C includes a plurality of first contact regions 27 formed in regions along the plurality of gate structures 15 in the surface layer portion of the first main surface 3.
  • the plurality of first contact regions 27 are each formed in the body region 20 in regions between the plurality of gate structures 15 and the plurality of source structures 65.
  • the multiple first contact regions 27 are formed on both sides of the multiple gate structures 15 and on both sides of the multiple source structures 65.
  • the multiple first contact regions 27 are arranged at intervals in the second direction Y along the multiple gate structures 15 and the multiple source structures 65, and are each formed in a strip shape extending in the second direction Y.
  • the multiple first contact regions 27 are formed so as to overlap the body region 20, increasing the p-type impurity concentration of the body region 20.
  • the other first contact region 27 faces the first contact region 27 across the source structure 65 (gate structure 15).
  • the multiple first contact regions 27 are arranged in a matrix as a whole in a plan view.
  • the configuration of one first contact region 27 will be described below.
  • the first contact region 27 is formed in a layer extending horizontally along the first main surface 3, and is connected to either or both of the gate structure 15 and the source structure 65 (both in this embodiment).
  • the first contact region 27 faces the second buried electrode 68 of the source structure 65, with the second insulating film 67 of the source structure 65 in between.
  • the bottom of the first contact region 27 is located on the bottom side of the body region 20 relative to the depth position of the bottom of the recess of the second buried electrode 68. In this embodiment, the bottom of the first contact region 27 is located closer to the bottom of the second semiconductor region 7 than the depth position of the bottom wall 65c of the source structure 65. Of course, the bottom of the first contact region 27 may also be located closer to the first main surface 3 than the depth position of the bottom wall 65c of the source structure 65.
  • the first contact region 27 overlaps part or all (all in this embodiment) of the high concentration region 24 in a cross-sectional view, as in the case of the semiconductor device 1A.
  • the first contact region 27 has a bottom that crosses the bottom of the high concentration region 24 and is positioned within the medium concentration region 25.
  • the bottom of the first contact region 27 overlaps the upper end of the well region 22 (first extension 72a and second extension 72b).
  • the first contact region 27 has a high concentration portion 27a and a low concentration portion 27b, as in the case of the semiconductor device 1A.
  • the high concentration portion 27a is formed at least closer to the first main surface 3 than the depth position of the bottom wall 65c of the source structure 65, and extends in a layer in the horizontal direction along the first main surface 3.
  • the high concentration portion 27a is connected to the gate structure 15 and the source structure 65.
  • the low concentration portion 27b crosses the depth position of the bottom wall 65c of the source structure 65 in the thickness direction.
  • the low concentration portion 27b has a portion located closer to the first main surface 3 than the depth position of the bottom wall 65c of the source structure 65, and a portion located closer to the bottom of the second semiconductor region 7 than the depth position of the bottom wall 65c of the source structure 65.
  • the low concentration portion 27b overlaps the upper ends of the multiple second well regions 72 and is electrically connected to the multiple second well regions 72.
  • the low concentration portion 27b may be located only on the first main surface 3 side from the depth position of the bottom wall 65c of the source structure 65 depending on the thickness of the high concentration portion 27a.
  • the low concentration portion 27b may be located only on the bottom side of the second semiconductor region 7 from the depth position of the bottom wall 65c of the source structure 65 depending on the thickness of the high concentration portion 27a.
  • the semiconductor device 1C includes a plurality of second contact regions 28 formed in the chip 2 in regions along the bottom walls 15c of the plurality of gate structures 15.
  • the description of the plurality of second contact regions 28 is omitted because it is similar to the semiconductor device 1A.
  • the semiconductor device 1C includes a plurality of third contact regions 78 formed in regions along the bottom walls 65c of the plurality of source structures 65 in the chip 2.
  • the plurality of third contact regions 78 are formed in a manner similar to the plurality of second contact regions 28, and have a p-type impurity concentration approximately equal to the p-type impurity concentration of the plurality of second contact regions 28.
  • the third contact regions 78 are formed in a one-to-many correspondence with the bottom walls 65c of the source structures 65.
  • the third contact regions 78 are each interposed in the region between the first contact regions 27 adjacent to each other in the first direction X in a plan view. In other words, the third contact regions 78 are positioned on the same straight line as the first contact regions 27 in the first direction X.
  • the multiple third contact regions 78 are formed in the regions between the multiple well regions 22 (second contact regions 28) at intervals in the first direction X from the multiple well regions 22 (second contact regions 28).
  • the multiple third contact regions 78 are each formed in a strip shape extending along the bottom wall 65c of the corresponding source structure 65 in a plan view, and face the second buried electrode 68 with the second insulating film 67 in between.
  • the length of the multiple third contact regions 78 is approximately equal to the length of the multiple first contact regions 27.
  • the length of the multiple third contact regions 78 is approximately equal to the length of the multiple second contact regions 28.
  • the spacing between the multiple third contact regions 78 is approximately equal to the spacing between the multiple first contact regions 27.
  • the spacing between the multiple third contact regions 78 is approximately equal to the spacing between the multiple second contact regions 28.
  • the configuration of one third contact region 78 will be described below.
  • the third contact region 78 is formed in one corresponding second well region 72.
  • the third contact region 78 overlaps with the second high concentration well region 73 and is electrically connected to the second high concentration well region 73 within the second well region 72.
  • the third contact region 78 is formed at a distance inward from the peripheral portion of the second well region 72.
  • the third contact region 78 is formed at a distance from the bottom of the second well region 72 toward the bottom wall 65c of the source structure 65, and faces the bottom of the second semiconductor region 7 across a portion of the second well region 72.
  • the third contact regions 78 are each formed in a columnar shape extending in the thickness direction (vertical direction Z) of the second semiconductor region 7 in a cross-sectional view.
  • the third contact region 78 has a bottom that is located closer to the bottom of the second well region 72 than the thickness position of the intermediate portion of the second well region 72.
  • the bottom of the third contact region 78 may be located closer to the bottom wall 65c of the source structure 65 than the thickness position of the intermediate portion of the second well region 72.
  • the bottom of the third contact region 78 is located closer to the bottom wall 65c of the source structure 65 than the bottom of the medium concentration region 25.
  • the bottom of the third contact region 78 may be located closer to the bottom of the second semiconductor region 7 than the bottom of the medium concentration region 25.
  • the third contact region 78 may be formed to cross the bottom of the second well region 72 and have a bottom located within the second semiconductor region 7.
  • the thickness of the third contact region 78 is preferably approximately equal to the thickness of the second contact region 28.
  • the thickness of the third contact region 78 may be greater than the thickness of the second contact region 28, or may be less than the thickness of the second contact region 28.
  • the third contact region 78 has an upper end that is aligned with a corner of the bottom wall 65c of the source structure 65.
  • the third contact region 78 is electrically connected to a plurality of first contact regions 27 at its upper end.
  • the third contact region 78 electrically connects the second well region 72 and the second high concentration well region 73 to the body region 20 via the plurality of first contact regions 27.
  • the third contact region 78 has a first extension 78a on the first sidewall 65a side and a second extension 78b on the second sidewall 65b side.
  • the first extension 78a is extended from the region directly below the source structure 65 to the lower end of the first sidewall 65a.
  • the first extension 78a faces the second buried electrode 68 across the second insulating film 67 in the horizontal direction.
  • the first extension 78a is connected to the first contact region 27 in a region along the first sidewall 65a. Specifically, the first extension 78a is connected to both the high concentration portion 27a and the low concentration portion 27b of the first contact region 27.
  • the second extension 78b is drawn out from the region directly below the source structure 65 to the lower end of the second sidewall 65b, and faces the second extension 78b across the source structure 65.
  • the second extension 78b faces the second buried electrode 68 across the second insulating film 67 in the horizontal direction.
  • the second extension 78b is connected to the first contact region 27 in the region along the second sidewall 65b. Specifically, the second extension 78b is connected to both the high concentration portion 27a and the low concentration portion 27b of the first contact region 27.
  • the third contact region 78 has one or more (multiple in this embodiment) fourth bulges 78c.
  • a third contact region 78 having two fourth bulges 78c is illustrated. The number of fourth bulges 78c is adjusted as appropriate by adjusting the process conditions.
  • the multiple fourth bulges 78c are each formed by a portion of the third contact region 78 whose width in the horizontal direction (first direction X) gradually increases or decreases in the thickness direction, and are formed in multiple stages from the bottom wall 65c of the source structure 65 toward the bottom of the second semiconductor region 7.
  • the multiple fourth bulges 78c extend in an arc shape (circular arc) from the region directly below the source structure 65 to both sides of the source structure 65.
  • the single third bulge 72c may be formed to extend in an arc shape (circular arc) to both sides of the source structure 65 in the middle of the third contact region 78.
  • the semiconductor device 1C includes a main surface insulating film 30 that covers the first main surface 3.
  • the main surface insulating film 30 is connected to the insulating film 17 at the first surface portion 8, exposing the buried electrode 18.
  • the main surface insulating film 30 is connected to the second insulating film 67 at the periphery of the first surface portion 8, exposing the second buried electrode 68.
  • the semiconductor device 1C includes an interlayer film 31 that covers the main surface insulating film 30.
  • the interlayer film 31 covers a plurality of gate structures 15 (buried electrodes 18) on the first surface portion 8.
  • the interlayer film 31 covers a plurality of source structures 65 (second buried electrodes 68) on the periphery of the first surface portion 8.
  • the semiconductor device 1C includes a plurality of source openings 32 and a plurality of gate openings 33 (see FIG. 3) formed in the interlayer film 31.
  • the plurality of source openings 32 are formed in a one-to-one correspondence with the plurality of source structures 65.
  • Each of the plurality of source openings 32 exposes a corresponding one of the source structures 65, the plurality of source regions 21, and the plurality of first contact regions 27. It is preferable that each of the plurality of source openings 32 has an opening end curved in an arc shape.
  • the multiple source openings 32 are formed in a band shape extending in the second direction Y along the corresponding source structures 65.
  • the multiple source openings 32 may be formed in a one-to-many correspondence with the corresponding source structures 65. In this case, the multiple source openings 32 may be formed at intervals along the corresponding source structure 65. Also, in this case, the multiple source openings 32 may be formed in a square shape, a rectangular shape (band shape), a circle shape, etc. in a plan view.
  • the semiconductor device 1C includes a source electrode 35, a gate electrode 40, a gate wiring 41, and a drain electrode 42 arranged on the first main surface 3.
  • the description of the gate electrode 40, the gate wiring 41, and the drain electrode 42 is omitted because they are similar to those of the semiconductor device 1A.
  • the source electrode 35 penetrates into the multiple source openings 32 from above the interlayer film 31, and is electrically connected to the multiple source structures 65, the multiple source regions 21, and the multiple first contact regions 27 within the multiple source openings 32. Specifically, the source electrode 35 covers the first main surface 3 (first surface portion 8) within the multiple source openings 32, and is mechanically and electrically connected to the multiple source structures 65, the multiple source regions 21, and the multiple first contact regions 27 on the first main surface 3.
  • the source electrode 35 extends further into the second trenches 66 from above the first main surface 3, and is mechanically and electrically connected to the second buried electrode 68, the source regions 21, and the first contact regions 27 within the second trenches 66.
  • the source electrode 35 has a layered structure including a lower electrode film 36 and a main electrode film 37, which are layered in this order from the chip 2 side, as in the case of the semiconductor device 1A.
  • the lower electrode film 36 has a layered structure including a first electrode film 38 and a second electrode film 39.
  • the first electrode film 38 collectively covers the region of the interlayer film 31 where the multiple source openings 32 are formed, and extends from above the interlayer film 31 into the multiple source openings 32.
  • the first electrode film 38 has a portion that covers the insulating main surface of the interlayer film 31 in a film-like manner, a portion that covers the wall surfaces of the multiple source openings 32 in a film-like manner, a portion that covers the first main surface 3 within the multiple source openings 32 in a film-like manner, and a portion that covers the multiple source structures 65 in a film-like manner.
  • the first electrode film 38 directly covers the insulating main surface of the interlayer film 31 and faces the gate structure 15 across the interlayer film 31.
  • the first electrode film 38 extends in an arc shape from above the insulating main surface of the interlayer film 31 following the opening edge of the source opening 32, and covers the wall surface of the source opening 32 in a film shape.
  • the first electrode film 38 covers the first main surface 3 in the source opening 32 in the form of a film, and is mechanically and electrically connected to the multiple source regions 21 and the multiple first contact regions 27 on the first main surface 3.
  • the first electrode film 38 penetrates into the second trench 66 from above the first main surface 3, and in the second trench 66 covers the first sidewall 65a, the second sidewall 65b, the second insulating film 67, and the second buried electrode 68 in a film-like manner.
  • the first electrode film 38 is mechanically and electrically connected to the second buried electrode 68, the multiple source regions 21, and the multiple first contact regions 27.
  • the second electrode film 39 directly covers the first electrode film 38.
  • the second electrode film 39 collectively covers the area of the interlayer film 31 in which the multiple source openings 32 are formed, sandwiching the first electrode film 38 between them, and penetrates into the multiple source openings 32 from above the interlayer film 31.
  • the second electrode film 39 has a portion that covers the insulating main surface of the interlayer film 31 in a film-like manner by sandwiching the first electrode film 38, a portion that covers the wall surfaces of the multiple source openings 32 in a film-like manner by sandwiching the first electrode film 38, a portion that covers the first main surface 3 in the multiple source openings 32 in a film-like manner by sandwiching the first electrode film 38, and a portion that covers the multiple source structures 65 in a film-like manner by sandwiching the first electrode film 38.
  • the second electrode film 39 covers the insulating main surface of the interlayer film 31 with the first electrode film 38 in between, and faces the gate structure 15 with the interlayer film 31 and the first electrode film 38 in between.
  • the second electrode film 39 covers the opening end of the source opening 32 in an arc shape with the first electrode film 38 in between, and covers the wall surface of the source opening 32 in a film shape with the first electrode film 38 in between.
  • the second electrode film 39 covers the first main surface 3 in the source opening 32 with the first electrode film 38 sandwiched therebetween, and is electrically connected to the multiple source regions 21 and the multiple first contact regions 27 via the first electrode film 38.
  • the second electrode film 39 enters the second trench 66 from above the first main surface 3, and in the second trench 66, sandwiches the first electrode film 38, covering the first sidewall 65a, the second sidewall 65b, the second insulating film 67, and the second buried electrode 68 in a film-like manner.
  • the second electrode film 39 is electrically connected to the second buried electrode 68, the multiple source regions 21, and the multiple first contact regions 27 via the first electrode film 38.
  • the main electrode film 37 directly covers the lower electrode film 36 (second electrode film 39).
  • the main electrode film 37 backfills the second trenches 66 and the source openings 32 with the lower electrode film 36 in between, and collectively covers the region of the interlayer film 31 in which the source openings 32 are formed with the lower electrode film 36 in between.
  • the main electrode film 37 has a portion that covers the insulating main surface of the interlayer film 31 with the lower electrode film 36 in between, a portion that covers the wall surfaces of the multiple source openings 32 with the lower electrode film 36 in between, a portion that covers the first main surface 3 with the lower electrode film 36 in between, and a portion that covers the second trench 66 with the lower electrode film 36 in between.
  • the main electrode film 37 covers the insulating main surface of the interlayer film 31 with the lower electrode film 36 in between, and faces the gate structure 15 with the interlayer film 31 and the lower electrode film 36 in between.
  • the main electrode film 37 covers the opening end of the source opening 32 with the lower electrode film 36 in between.
  • the main electrode film 37 covers the first main surface 3 within the source opening 32 with the lower electrode film 36 in between, and is electrically connected to the multiple source regions 21 and the multiple first contact regions 27 via the lower electrode film 36.
  • the main electrode film 37 enters the second trench 66 from above the first major surface 3, and within the second trench 66, sandwiching the lower electrode film 36 to cover the first sidewall 65a, the second sidewall 65b, the second insulating film 67, and the second buried electrode 68.
  • the main electrode film 37 is electrically connected to the second buried electrode 68, the source region 21, and the first contact region 27 via the lower electrode film 36 within the second trench 66.
  • Semiconductor device 1C is manufactured by modifying the layout of various masks in the manufacturing method of semiconductor device 1A.
  • source structure 65 is formed simultaneously with gate structure 15 by utilizing the formation process of gate structure 15.
  • second well region 72 is formed simultaneously with well region 22 by utilizing the formation process of well region 22.
  • the second high-concentration well region 73 is formed simultaneously with the high-concentration well region 23 by utilizing the formation process of the high-concentration well region 23.
  • the third contact region 78 is formed simultaneously with the first contact region 27 (second contact region 28) by utilizing the formation process of the first contact region 27 (second contact region 28).
  • FIG. 17 is a cross-sectional view showing a main portion of a semiconductor device 1D according to the fourth embodiment.
  • the semiconductor device 1D includes a plurality of well regions 22 formed as column regions forming a super junction structure, and a plurality of second well regions 72 formed as column regions forming a super junction structure.
  • the multiple well regions 22 and the multiple second well regions 72 are each formed in a columnar shape extending in the thickness direction in a cross-sectional view.
  • the semiconductor device 1D includes a plurality of n-type intermediate drift regions 64 formed in the second semiconductor region 7.
  • Each of the plurality of intermediate drift regions 64 is made up of a region partitioned between the plurality of well regions 22 and the plurality of second well regions 72 in the second semiconductor region 7. That is, in this embodiment, the plurality of intermediate drift regions 64 each include a part of the second semiconductor region 7, a high concentration region 24, and a medium concentration region 25.
  • the multiple intermediate drift regions 64 are arranged alternately with the multiple well regions 22 and the multiple second well regions 72 in the first direction X, and are each formed in a band shape extending in the second direction Y. In other words, the multiple intermediate drift regions 64 are formed in a stripe shape extending in the second direction Y along the multiple well regions 22 and the multiple second well regions 72.
  • the extension direction of the multiple intermediate drift regions 64 coincides with the off-direction of the SiC single crystal.
  • the multiple intermediate drift regions 64 are formed in a columnar shape extending in the thickness direction in a cross-sectional view, and face the multiple body regions 20 in a one-to-one correspondence.
  • the intermediate drift regions 64 form a plurality of pn junctions having charge balance with the well regions 22 and the second well regions 72 in the thickness range below the gate structures 15.
  • the state of having charge balance means a state in which the depletion layer extending from one pn junction and the depletion layer extending from the other pn junction are connected within the intermediate drift region 64 with respect to the adjacent well regions 22 and second well regions 72.
  • first to eighth modified examples of semiconductor devices 1A to 1D are shown with reference to Figures 18 to 25.
  • Figures 18 to 25 show examples in which the first to eighth embodiments are applied to semiconductor device 1A, but the first to eighth embodiments can also be applied to semiconductor devices 1B to 1D.
  • the semiconductor devices 1A to 1D according to the first modification do not have the well region 22, the high-concentration well region 23, the first contact region 27, and the second contact region 28.
  • the multiple medium concentration regions 25 are integrated directly below the multiple gate structures 15, and are formed as a single medium concentration region 25 extending along the horizontal direction.
  • the single medium concentration region 25 corresponds to the base medium concentration region 52 described above.
  • the second well region 72, the second high concentration well region 73, and the third contact region 78 are further removed.
  • the multiple medium concentration regions 25 are integrated directly below the multiple gate structures 15 and directly below the multiple source structures 65, and are formed as a single medium concentration region 25 extending along the horizontal direction.
  • the semiconductor devices 1A to 1D according to the second modification do not have the medium concentration region 25.
  • the semiconductor devices 1A to 1D according to the third modification have a configuration in which the well region 22 (second well region 72), the high concentration well region 23 (second high concentration well region 73), the first contact region 27, and the second contact region 28 (third contact region 78) have been removed from the configuration of the semiconductor devices 1A to 1D according to the second modification.
  • the semiconductor devices 1A to 1D according to the fourth modification do not have the high concentration region 24.
  • the medium concentration region 25 is formed in the region below the body region 20 as the high concentration region 24 having an n-type impurity concentration higher than the n-type impurity concentration of the second semiconductor region 7.
  • the medium concentration region 25 has a portion formed in the second semiconductor region 7 in a thickness range between the bottom wall 15c of the gate structure 15 (source structure 65) and the bottom of the body region 20.
  • the resistance value near the gate structure 15 is reduced by the medium concentration region 25 formed below the body region 20.
  • the medium concentration region 25 offsets undesired p-type impurities introduced to the side of the gate structure 15 due to process errors, etc.
  • the semiconductor devices 1A to 1D according to the fifth modification have a configuration in which the well region 22 (second well region 72), the high concentration well region 23 (second high concentration well region 73), the first contact region 27, and the second contact region 28 (third contact region 78) are removed from the configuration of the semiconductor devices 1A to 1D according to the fourth modification.
  • the semiconductor devices 1A to 1D according to the sixth modification include a plurality of high concentration regions 24 formed in the second semiconductor region 7 at a distance from the plurality of gate structures 15.
  • the plurality of high concentration regions 24 face the sidewalls of the plurality of gate structures 15, sandwiching a portion of the medium concentration region 25 therebetween.
  • the multiple high concentration regions 24 face the sidewalls of the multiple gate structures 15, sandwiching a portion of the second semiconductor region 7 between them.
  • the multiple high concentration regions 24 may have approximately the same n-type impurity concentration as each other, or may have different n-type impurity concentrations as each other.
  • the multiple high concentration regions 24 are formed at intervals from the multiple gate structures 15 toward the multiple source structures 65.
  • the multiple high concentration regions 24 may be connected to the multiple source structures 65.
  • the multiple high concentration regions 24 may also be formed at intervals from the multiple source structures 65 toward the multiple gate structures 15.
  • the high concentration region 24 in the sixth modified example is obtained by introducing n-type impurities into the second semiconductor region 7 through a mask having a number of openings that expose the regions in which the high concentration regions 24 are to be formed during the process of forming the high concentration regions 24.
  • semiconductor devices 1A to 1D according to the seventh modification include a plurality of high concentration regions 24 formed in regions along the lower ends of the sidewalls (first sidewall 15a and second sidewall 15b) of a plurality of gate structures 15 in the second semiconductor region 7.
  • the multiple high concentration regions 24 are formed at intervals in the regions between the multiple gate structures 15, and face each other with a portion of the second semiconductor region 7 in between.
  • the multiple high concentration regions 24 may extend in the vertical direction Z along the side walls (first side wall 15a and second side wall 15b) of the multiple gate structures 15.
  • the multiple high concentration regions 24 may be formed so as to bulge outward from the side walls (first side wall 15a and second side wall 15b) of the multiple gate structures 15.
  • the plurality of medium concentration regions 25 have portions interposed between the plurality of high concentration regions 24 in the regions between the plurality of gate structures 15.
  • the plurality of medium concentration regions 25 are electrically connected to the bottoms of the plurality of body regions 20.
  • the multiple high concentration regions 24 are formed in regions along the lower ends of the sidewalls (first sidewall 15a and second sidewall 15b) of the multiple gate structures 15, spaced apart from the multiple source structures 65.
  • the high concentration region 24 in the seventh modification is obtained by introducing an n-type impurity into the second semiconductor region 7 through the sidewalls (first sidewall 15a and second sidewall 15b) of the trench 16 of the gate structure 15.
  • the n-type impurity may be introduced into the second semiconductor region 7 by oblique ion implantation.
  • semiconductor devices 1A to 1D include gate structures 15 each having a trench 16, an insulating film 17, a buried electrode 18, and a buried insulator 80.
  • the buried insulator 80 is buried in the trench 16 so as to expose the first main surface 3, and covers the insulating film 17 and the buried electrode 18 within the trench 16.
  • the buried insulator 80 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the buried insulator 80 includes a silicon oxide film.
  • the source electrode 35 has a portion that directly covers the first major surface 3 and a portion that directly covers the buried insulator 80.
  • the source electrode 35 is electrically connected to the multiple source regions 21 and the multiple first contact regions 27 on the first major surface 3, and is electrically insulated from the multiple buried electrodes 18 by the buried insulator 80. With this configuration, the connection area of the source electrode 35 to the multiple source regions 21 and the multiple first contact regions 27 is increased.
  • the chip 2 including single crystal SiC is used.
  • the chip 2 may include a wide band gap semiconductor single crystal other than single crystal SiC.
  • a wide band gap semiconductor is a semiconductor that has a band gap larger than the band gap of silicon.
  • the chip 2 may include gallium nitride, gallium oxide, diamond, etc.
  • the chip 2 may include single crystal silicon.
  • the first semiconductor region 6 may contain a wide band gap semiconductor single crystal other than a SiC single crystal.
  • the first semiconductor region 6 may contain gallium nitride, gallium oxide, diamond, etc.
  • the first semiconductor region 6 may also contain a silicon single crystal.
  • the second semiconductor region 7 may contain a wide band gap semiconductor single crystal other than a SiC single crystal.
  • the second semiconductor region 7 may contain gallium nitride, gallium oxide, diamond, etc.
  • the second semiconductor region 7 may also contain a silicon single crystal.
  • a p-type collector region may be formed in the surface layer of the second main surface 4 of the chip 2.
  • the chip 2 may have a single-layer structure made of an n-type semiconductor substrate.
  • the transistor structure Tr includes an IGBT (Insulated Gate Bipolar Transistor) structure instead of a MISFET structure. The specific configuration in this case is obtained by replacing the "source" of the MISFET structure with the "emitter” of the IGBT structure and the "drain” of the MISFET structure with the "collector” of the IGBT structure in the above explanation.
  • IGBT Insulated Gate Bipolar Transistor
  • a semiconductor device (1A-1D) including: a chip (2) having a main surface (3); a semiconductor region (7) of a first conductivity type (n-type) formed on the main surface (3); a trench-type gate structure (15) formed on the main surface (3) and positioned within the semiconductor region (7); a body region (20) of a second conductivity type (p-type) formed in a region on the main surface (3) side with respect to a depth position of a bottom wall (15c) of the gate structure (15) in a surface layer portion of the main surface (3); and a high-concentration region (24) of the first conductivity type (n-type) formed in the chip (2) in a thickness range between the bottom wall (15c) of the gate structure (15) and the bottom of the body region (20) and having an impurity concentration higher than the impurity concentration of the semiconductor region (7).
  • a semiconductor device (1A-1D) according to any one of A1 to A9, further including a first conductivity type (n-type) impurity region (21) formed in a region on the main surface (3) side of the body region (20) along the gate structure (15), the high concentration region (24) facing the impurity region (21) across a portion of the body region (20), and a channel (26) formed between the impurity region (21) and the high concentration region (24) within the body region (20).
  • n-type impurity region (21) formed in a region on the main surface (3) side of the body region (20) along the gate structure (15)
  • the high concentration region (24) facing the impurity region (21) across a portion of the body region (20)
  • a channel (26) formed between the impurity region (21) and the high concentration region (24) within the body region (20).
  • a well region (22) of a second conductivity type (p-type) formed in a region along the bottom wall (15c) of the gate structure (15) within the chip (2).
  • a contact region (27) of a second conductivity type (p-type) formed in a region along the sidewall of the gate structure (15) within the chip (2) and having an impurity concentration higher than the impurity concentration of the body region (20).
  • a bottom contact region (28) of a second conductivity type (p-type) formed in a region along the bottom wall (15c) of the gate structure (15) within the chip (2) and having an impurity concentration higher than the impurity concentration of the body region (20).
  • n-type first conductivity type

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  • Electrodes Of Semiconductors (AREA)

Abstract

半導体装置は、主面を有するチップと、前記主面の表層部に形成された第１導電型の半導体領域と、前記主面に形成され、前記半導体領域内に位置されたトレンチ型のゲート構造と、前記主面の表層部において前記ゲート構造の底壁の深さ位置に対して前記主面側の領域に形成された第２導電型のボディ領域と、前記チップ内で前記ゲート構造の底壁および前記ボディ領域の底部の間の厚さ範囲に形成され、前記半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電型の高濃度領域と、を含む。

Description

半導体装置
　この出願は、２０２３年６月６日に日本国特許庁に提出された特許出願２０２３－０９３５１４号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれる。本開示は、半導体装置に関する。
　特許文献１（US2010/0224932A1）は、半導体基板、ドリフト領域、ボディ領域、ゲートトレンチ、ゲート絶縁膜、ゲート電極およびｐ型拡散領域を含む半導体装置を開示している。ドリフト領域は、半導体基板の上面側に形成されている。ボディ領域は、ドリフト領域よりも半導体基板の上面側に形成されている。
　ゲートトレンチは、半導体基板の上面に形成され、ボディ領域を貫通している。ゲート絶縁膜は、ゲートトレンチの壁面を被覆している。ゲート電極は、ゲート絶縁膜を介してゲートトレンチに埋設されている。ｐ型拡散領域は、ドリフト領域内においてゲートトレンチの底壁に沿って形成されている。
米国特許出願公開第２０１０／０２２４９３２号明細書
［概要］
　本開示は、電気的特性を向上できる半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面の表層部に形成された第１導電型の半導体領域と、前記主面に形成され、前記半導体領域内に位置されたトレンチ型のゲート構造と、前記主面の表層部において前記ゲート構造の底壁の深さ位置に対して前記主面側の領域に形成された第２導電型のボディ領域と、前記チップ内で前記ゲート構造の底壁および前記ボディ領域の底部の間の厚さ範囲に形成され、前記半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電型の高濃度領域と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面および詳細な説明により明らかにされる。
図１は、第１形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、第１主面のレイアウト例を示す平面図である。 図４は、第１主面の一要部のレイアウト例を示す拡大平面図である。 図５は、図４に示すV-V線に沿う断面図である。 図６は、図４に示すVI-VI線に沿う断面図である。 図７は、図５に示すゲート構造を含む領域の拡大断面図である。 図８は、図６に示すゲート構造を含む領域の拡大断面図である。 図９は、半導体装置の製造に使用されるウエハを示す概略図である。 図１０Ａは、半導体装置の製法例を示す断面図である。 図１０Ｂは、図１０Ａの後の工程を示す断面図である。 図１０Ｃは、図１０Ｂの後の工程を示す断面図である。 図１０Ｄは、図１０Ｃの後の工程を示す断面図である。 図１０Ｅは、図１０Ｄの後の工程を示す断面図である。 図１０Ｆは、図１０Ｅの後の工程を示す断面図である。 図１０Ｇは、図１０Ｆの後の工程を示す断面図である。 図１０Ｈは、図１０Ｇの後の工程を示す断面図である。 図１０Ｉは、図１０Ｈの後の工程を示す断面図である。 図１０Ｊは、図１０Ｉの後の工程を示す断面図である。 図１０Ｋは、図１０Ｊの後の工程を示す断面図である。 図１０Ｌは、図１０Ｋの後の工程を示す断面図である。 図１０Ｍは、図１０Ｌの後の工程を示す断面図である。 図１０Ｎは、図１０Ｍの後の工程を示す断面図である。 図１０Ｏは、図１０Ｎの後の工程を示す断面図である。 図１０Ｐは、図１０Ｏの後の工程を示す断面図である。 図１１は、第２形態に係る半導体装置の一要部を示す断面図である。 図１２は、第３形態に係る半導体装置の一要部を示す平面図である。 図１３は、図１２に示すXIII-XIII線に沿う断面図である。 図１４は、図１２に示すXIV-XIV線に沿う断面図である。 図１５は、図１３に示すソース構造を含む領域の拡大断面図である。 図１６は、図１４に示すソース構造を含む領域の拡大断面図である。 図１７は、第４形態に係る半導体装置の一要部を示す平面図である。 図１８は、第１変形例に係る半導体装置を示す断面図である。 図１９は、第２変形例に係る半導体装置を示す断面図である。 図２０は、第３変形例に係る半導体装置を示す断面図である。 図２１は、第４変形例に係る半導体装置を示す断面図である。 図２２は、第５変形例に係る半導体装置を示す断面図である。 図２３は、第６変形例に係る半導体装置を示す断面図である。 図２４は、第７変形例に係る半導体装置を示す断面図である。 図２５は、第８変形例に係る半導体装置を示す断面図である。
［詳細な説明］
　以下、添付図面を参照して、具体的な形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、相対的な位置関係、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　この明細書において「ほぼ（substantially）」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　以下の説明では、「ｐ型」または「ｎ型」を用いて半導体（不純物）の導電型が示されるが、「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。むろん、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。「ｐ型」は３価元素に起因する導電型であり、「ｎ型」は５価元素に起因する導電型である。３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種である。５価元素は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種である。
　図１は、第１形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、第１主面３のレイアウト例を示す平面図である。図４は、第１主面３の一要部のレイアウト例を示す拡大平面図である。図５は、図４に示すV-V線に沿う断面図である。図６は、図４に示すVI-VI線に沿う断面図である。図７は、図５に示すゲート構造１５を含む領域の拡大断面図である。図８は、図６に示すゲート構造１５を含む領域の拡大断面図である。
　図１～図８を参照して、半導体装置１Ａは、デバイス構造の一例としての絶縁ゲート型のトランジスタ構造Ｔｒを有する半導体スイッチング装置である。トランジスタ構造Ｔｒは、縦型構造を有している。半導体装置１Ａは、ＳｉＣ単結晶を含むチップ２を有するＳｉＣ半導体装置である。チップ２は、「ＳｉＣチップ」または「半導体チップ」と称されてもよい。
　チップ２は、この形態（this embodiment）では、六方晶のＳｉＣ単結晶からなり、直方体形状に形成されている。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶からなる例が示されるが、チップ２は他のポリタイプからなっていてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、鉛直方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。鉛直方向Ｚは、チップ２の厚さ方向や第１主面３（第２主面４）の法線方向でもある。第１主面３および第２主面４は、平面視において正方形状または長方形状に形成されていてもよい。
　第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００ー１）面）によって形成されていることが好ましい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１主面３に沿って第１方向Ｘに交差する第２方向Ｙに対向している。具体的には、第２方向Ｙは、第１方向Ｘに直交している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　この形態では、第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向（［１１－２０］方向）である。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。以下では、第１主面３に沿って延びる方向が「水平方向」と表現されることがある。水平方向は、第１方向Ｘおよび第２方向Ｙによって形成されるＸＹ平面（水平面）でもあり、鉛直方向Ｚに直交している。
　チップ２（第１主面３および第２主面４）は、ＳｉＣ単結晶のｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有している。つまり、ＳｉＣ単結晶のｃ軸（（０００１）軸）は、鉛直線からオフ方向に向けてオフ角分だけ傾斜している。また、ＳｉＣ単結晶のｃ面は、水平面に対してオフ角分だけ傾斜している。
　オフ方向は、ＳｉＣ単結晶のａ軸方向（つまり第２方向Ｙ）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、０°を超えて１°以下、１°以上２．５°以下、２．５°以上５°以下、５°以上７．５°以下、および、７．５°以上１０°以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　オフ角は、５°以下であることが好ましい。オフ角は、２°以上４．５°以下であることが特に好ましい。オフ角は、典型的には、４°±０．１°の範囲に設定される。この明細書は、オフ角が０°である形態（つまり、第１主面３がｃ面に対してジャスト面である形態）を除外しない。
　半導体装置１Ａは、チップ２の第２主面４の表層部に形成されたｎ型の第１半導体領域６を含む。第１半導体領域６には、第１電位（高電位）としてのドレイン電位が付与される。第１半導体領域６は、「半導体層」、「第１半導体層」、「ドレイン領域」等と称されてもよい。第１半導体領域６は、１×１０１４ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度を有していてもよい。
　第１半導体領域６は、第２主面４に沿って延びる層状に形成され、チップ２の第２主面４およびチップ２の第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、ｎ型の半導体層からなる。具体的には、第１半導体領域６は、ＳｉＣ単結晶（半導体単結晶）を含む基板（ＳｉＣ基板）からなり、チップ２の第２主面４およびチップ２の第１～第４側面５Ａ～５Ｄを形成している。第１半導体領域６（基板）は、前述のオフ方向およびオフ角を有している。
　第１半導体領域６は、１０μｍ以上５００μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、１０μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、および、４００μｍ以上５００μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　半導体装置１Ａは、チップ２の第１主面３の表層部に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、「半導体層」、「第２半導体層」、「ドリフト領域」等と称されてもよい。第２半導体領域７は、第１半導体領域６のｎ型不純物濃度未満のｎ型不純物濃度を有している。第２半導体領域７のｎ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
　第２半導体領域７は、第１主面３に沿って延びる層状に形成され、第１半導体領域６に電気的に接続されている。第２半導体領域７は、チップ２の第２主面４およびチップ２の第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、この形態では、ｎ型の半導体層からなる。
　具体的には、第２半導体領域７は、ＳｉＣ単結晶（半導体単結晶）を含むエピタキシャル層（ＳｉＣエピタキシャル層）からなり、チップ２の第１主面３およびチップ２の第１～第４側面５Ａ～５Ｄを形成している。第２半導体領域７（エピタキシャル層）は、前述のオフ方向およびオフ角を有している。第２半導体領域７は、第１半導体領域６の厚さ未満の厚さを有していることが好ましい。第２半導体領域７の厚さは、第１半導体領域６の厚さよりも大きくてもよい。
　第２半導体領域７の厚さは、５μｍ以上５０μｍ以下であってもよい。第２半導体領域７の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上３５μｍ以下、３５μｍ以上４０μｍ以下、４０μｍ以上４５μｍ、および、４５μｍ以上５０μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　半導体装置１Ａは、第１主面３に形成された第１面部８、第２面部９および第１～第４接続面部１０Ａ～１０Ｄを含む。第１面部８、第２面部９および第１～第４接続面部１０Ａ～１０Ｄは、第１主面３においてメサ１１を区画している。第１面部８、第２面部９および第１～第４接続面部１０Ａ～１０Ｄ（つまりメサ１１）は、チップ２（第１主面３）の構成要素と見做されてもよい。
　第１面部８が「活性面（active surface）」と称され、第２面部９が「外周面（outer surface）」と称され、第１～第４接続面部１０Ａ～１０Ｄが「接続面（connecting surface）」と称され、メサ１１が「活性メサ（active mesa）」と称されてもよい。
　第１面部８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。第１面部８は、水平方向に延びる平坦面を有し、ｃ面（Ｓｉ面）によって形成されている。第１面部８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。第１面部８の平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。
　第２面部９は、第１面部８に対して第１主面３の周縁部側に位置され、第１面部８の高さ位置からチップ２の厚さ方向（第２主面４側）に窪んでいる。第２面部９は、平面視において第１面部８に沿って帯状に延び、第１面部８を取り囲む環状（具体的には四角環状）に形成されている。第２面部９は、第１～第４側面５Ａ～５Ｄに連なっている。
　第２面部９は、第１面部８に対してほぼ平行に形成され、水平方向に延びる平坦面を有している。第２面部９は、この形態では、ｃ面（Ｓｉ面）によって形成されている。第２面部９は、第１半導体領域６から間隔を空けて第２半導体領域７に形成されている。つまり、第２面部９は、第２半導体領域７の厚さ未満の深さで窪み、第２半導体領域７を露出させている。
　第２面部９は、０．１μｍ以上３μｍ以下の深さを有している。第２面部９の深さは、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、および、２．５μｍ以上３μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。第２面部９の深さは、１．５μｍ以上２．５μｍ以下であることが好ましい。
　第１～第４接続面部１０Ａ～１０Ｄは、鉛直方向Ｚに延び、第１面部８および第２面部９に接続されている。第１接続面部１０Ａは第１側面５Ａ側に位置され、第２接続面部１０Ｂは第２側面５Ｂ側に位置され、第３接続面部１０Ｃは第３側面５Ｃ側に位置され、第４接続面部１０Ｄは第４側面５Ｄ側に位置されている。第１接続面部１０Ａおよび第２接続面部１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面部１０Ｃおよび第４接続面部１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面部１０Ａ～１０Ｄは、第１面部８および第２面部９の間をほぼ垂直に延び、四角柱状のメサ１１を区画していてもよい。第１～第４接続面部１０Ａ～１０Ｄは、第１面部８から第２面部９に向けて斜め下り傾斜し、四角錘台状のメサ１１を区画していてもよい。第１～第４接続面部１０Ａ～１０Ｄは、第１面部８に対して９０°を超えて１３５°以下の角度で傾斜していてもよい。
　このように、メサ１１は、第１主面３において第２半導体領域７に突状に区画されている。メサ１１は、第２半導体領域７のみに形成され、第１半導体領域６には形成されていない。
　半導体装置１Ａは、チップ２に設定された活性領域１２を含む。活性領域１２は、デバイス構造（トランジスタ構造Ｔｒ）を含み、出力電流（ドレイン電流）が生成される領域である。活性領域１２は、チップ２の内方部に設定されている。具体的には、活性領域１２は、第１面部８に設定されている。
　半導体装置１Ａは、チップ２において活性領域１２外に設定された外周領域１３を含む。外周領域１３は、デバイス構造（トランジスタ構造Ｔｒ）を含まない領域である。外周領域１３は、チップ２の周縁部に設定されている。具体的には、外周領域１３は、第２面部９に設定されている。つまり、外周領域１３は、平面視において第１面部８の周縁および第２面部９の周縁の間の領域に設定されている。
　以下、活性領域１２内の構成が示される。半導体装置１Ａは、第１主面３（第１面部８）に形成されたトレンチ型（トレンチ電極型）の複数のゲート構造１５を含む。ゲート構造１５は、「トレンチゲート構造」、「トレンチ構造」等と称されてもよい。複数のゲート構造１５には、制御電位としてのゲート電位が付与される。
　複数のゲート構造１５は、第１面部８の周縁（第１～第４接続面部１０Ａ～１０Ｄ）から内方に間隔を空けて第１面部８に形成されている。複数のゲート構造１５は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のゲート構造１５は、平面視において第２方向Ｙに延びるストライプ状に配列されている。
　複数のゲート構造１５は、０．２５μｍ以上３μｍ以下の間隔を空けて配列されていてもよい。ゲート構造１５の間隔は、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、１．７５μｍ以上２μｍ以下、２μｍ以上２．２５μｍ以下、２．２５μｍ以上２．５μｍ以下、２．５μｍ以上２．７５μｍ以下、および、２．７５μｍ以上３μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。ゲート構造１５の間隔は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　複数のゲート構造１５は、第２半導体領域７内に位置されている。複数のゲート構造１５は、第２半導体領域７の底部から第１主面３側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第１半導体領域６に対向している。複数のゲート構造１５は、第１主面３（第１面部８）に対してほぼ垂直に形成されている。
　複数のゲート構造１５は、断面視において第１方向Ｘの一方側（第３側面５Ｃ側）の第１側壁１５ａ、第１方向Ｘの他方側（第４側面５Ｄ側）の第２側壁１５ｂ、ならびに、第１側壁１５ａおよび第２側壁１５ｂを接続する底壁１５ｃをそれぞれ有している。
　第１側壁１５ａおよび第２側壁１５ｂは、ＳｉＣ単結晶のａ面（（１１－２０）面）によってそれぞれ形成されている。むろん、第１側壁１５ａおよび第２側壁１５ｂは、ゲート構造１５の延在方向に応じてＳｉＣ単結晶のｍ面（（１－１００）面）によってそれぞれ形成されていてもよい。第１側壁１５ａおよび第２側壁１５ｂは、第１主面３に対してほぼ垂直に形成されている。
　鉛直線を基準とする第１側壁１５ａ（第２側壁１５ｂ）の傾斜角度（絶対値）は、８５°以上９５°以下であってもよい。第１側壁１５ａ（第２側壁１５ｂ）の傾斜角度は、８５°以上８７．５°以下、８７．５°以上９０°以下、９０°以上９２．５°以下、および、９２．５°以上９５°以下のうちの少なくとも１つの範囲に属する値を有していてもよい。第１側壁１５ａ（第２側壁１５ｂ）の傾斜角度は、８７°以上９３°以下であることが好ましい。
　底壁１５ｃは、ＳｉＣ単結晶のｃ面（Ｓｉ面）によって形成されている。底壁１５ｃは、水平方向に沿ってほぼ平坦に延びていることが好ましい。むろん、底壁１５ｃは、第２主面４側に向けて円弧状に湾曲していてもよい。
　ゲート構造１５は、０．１μｍ以上１．５μｍ以下の幅を有していてもよい。ゲート構造１５の幅は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、および、１．２５μｍ以上１．５μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。ゲート構造１５の幅は、０．２５μｍ以上０．７５μｍ以下であることが好ましい。
　ゲート構造１５は、０．１μｍ以上３μｍ以下の深さを有していてもよい。ゲート構造１５の深さは、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、および、２．５μｍ以上３μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。ゲート構造１５の深さは、０．５μｍ以上１．５μｍ以下であることが好ましい。ゲート構造１５の深さは、第２面部９の深さとほぼ等しいことが好ましい。
　複数のゲート構造１５は、トレンチ１６、絶縁膜１７および埋設電極１８をそれぞれ含む。トレンチ１６は、第１主面３（第１面部８）に形成され、ゲート構造１５の壁面（第１側壁１５ａ、第２側壁１５ｂおよび底壁１５ｃ）を区画している。
　絶縁膜１７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。絶縁膜１７は、この形態では、酸化シリコン膜からなる単層構造を有している。絶縁膜１７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　絶縁膜１７は、トレンチ１６の壁面を膜状に被覆している。絶縁膜１７は、第１膜部、第２膜部および第３膜部を含む。第１膜部は、第１側壁１５ａを膜状に被覆している。第２膜部は、第２側壁１５ｂを膜状に被覆している。第３膜部は、底壁１５ｃを膜状に被覆し、第１膜部および第２膜部に連なっている。
　第２膜部は、第１膜部の厚さとほぼ等しい厚さを有している。第３膜部は、第１膜部の厚さおよび第２膜部の厚さの双方よりも大きい厚さを有している。むろん、第３膜部の厚さは、第１膜部の厚さおよび第２膜部の厚さとほぼ等しくてもよい。
　絶縁膜１７は、１０ｎｍ以上１５０ｎｍ以下の厚さを有していてもよい。絶縁膜１７の厚さは、１０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上５０ｎｍ以下、５０ｎｍ以上７５ｎｍ以下、７５ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１２５ｎｍ以下、および、１２５ｎｍ以上１５０ｎｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　埋設電極１８は、ｐ型の導電性ポリシリコンおよびｎ型の導電性ポリシリコンのいずれか一方または双方を含んでいてもよい。埋設電極１８は、絶縁膜１７を挟んでトレンチ１６に埋設されている。
　埋設電極１８は、トレンチ１６から露出した電極面を有している。電極面は、第１主面３の高さ位置に対して底壁１５ｃ側に位置されている。電極面は、内方部において底壁１５ｃ側に向けて先細り形状に窪んだリセスを有している。リセスの底部は、トレンチ１６の中間部の深さ位置に対して第１主面３側に位置されていることが好ましい。
　半導体装置１Ａは、第１主面３（第１面部８）の表層部に形成されたｐ型の複数のボディ領域２０を含む。複数のボディ領域２０には、第１電位（高電位）とは異なる第２電位（低電位）としてのソース電位が付与される。ボディ領域２０は、「チャネル領域」、「ベース領域」等と称されてもよい。複数のボディ領域２０は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下のｐ型不純物濃度を有していてもよい。
　複数のボディ領域２０は、複数のゲート構造１５に沿う領域にそれぞれ形成されている。具体的には、複数のボディ領域２０は、複数のゲート構造１５の間の領域にそれぞれ形成され、複数のゲート構造１５に沿って帯状にそれぞれ延びている。
　以下、１つのボディ領域２０の構成が説明される。ボディ領域２０は、この形態では、断面視において第１方向Ｘに延びる層状に形成され、隣り合う複数のゲート構造１５のいずれか一方または双方（この形態では双方）に接続されている。ボディ領域２０は、複数のゲート構造１５の絶縁膜１７を挟んで複数のゲート構造１５の埋設電極１８に対向している。
　ボディ領域２０は、第２面部９の深さ位置から第１面部８側の領域に間隔を空けて形成されている。ボディ領域２０は、ゲート構造１５の底壁１５ｃの深さ位置から第１主面３側に間隔を空けて形成されている。ボディ領域２０は、ゲート構造１５の中間部の深さ位置に対してゲート構造１５の底壁１５ｃ側に位置された底部を有している。
　つまり、ボディ領域２０の底部は、ゲート構造１５の底壁１５ｃおよびゲート構造１５の中間部の間の領域に位置されている。換言すると、ボディ領域２０の底部およびゲート構造１５の底壁１５ｃの間の距離は、ボディ領域２０の厚さ（深さ）未満である。ボディ領域２０の底部は、埋設電極１８のリセスの底部に対してゲート構造１５の底壁１５ｃ側に位置されている。むろん、ボディ領域２０の底部は、ゲート構造１５の中間部の深さ位置に対して第１主面３側に位置されていてもよい。
　ボディ領域２０は、０．１μｍ以上１μｍ以下の厚さを有していてもよい。ボディ領域２０の厚さは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、および、０．８μｍ以上１μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。ボディ領域２０の厚さは、０．３μｍ以上０．７μｍ以下であることが好ましい。
　半導体装置１Ａは、複数のボディ領域２０に対して第１主面３側の領域に形成されたｎ型の複数のソース領域２１を含む。複数のソース領域２１は、第２半導体領域７のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。複数のソース領域２１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
　複数のソース領域２１は、複数のボディ領域２０の表層部において複数のゲート構造１５に沿う領域にそれぞれ形成されている。具体的には、複数のソース領域２１は、複数のゲート構造１５の間の領域にそれぞれ形成され、複数のゲート構造１５に沿って帯状にそれぞれ延びている。
　以下、１つのソース領域２１の構成が説明される。ソース領域２１は、ボディ領域２０の底部から第１主面３側に間隔を空けて形成されている。ソース領域２１は、この形態では、断面視において第１方向Ｘに延びる層状に形成され、隣り合う複数のゲート構造１５のいずれか一方または双方（この形態では双方）に接続されている。ソース領域２１は、複数のゲート構造１５の絶縁膜１７を挟んで複数のゲート構造１５の埋設電極１８に対向している。
　ソース領域２１は、埋設電極１８の電極面の高さ位置に対してトレンチ１６の底壁１５ｃ側に位置された底部、および、埋設電極１８の電極面の高さ位置に対して第１主面３側に位置された表層部を有している。つまり、ソース領域２１は、絶縁膜１７を挟んで埋設電極１８に対向する部分（底部）、および、絶縁膜１７を挟んで埋設電極１８に対向しない部分（表層部）を有している。
　ソース領域２１の底部は、埋設電極１８のリセスの底部の深さ位置に対して第１主面３側に位置されていてもよい。むろん、ソース領域２１の底部は、リセスの底部の深さ位置に対してボディ領域２０の底部側に位置されていてもよい。
　半導体装置１Ａは、チップ２（第２半導体領域７）内に形成されたｐ型の複数のウェル領域２２を含む。複数のウェル領域２２は、ボディ領域２０のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、複数のウェル領域２２のｐ型不純物濃度は、ボディ領域２０のｐ型不純物濃度未満であってもよい。複数のウェル領域２２のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　複数のウェル領域２２は、チップ２（第２半導体領域７）内において第１方向Ｘに互いに間隔を空けて複数のゲート構造１５の底壁１５ｃに沿う領域にそれぞれ形成されている。複数のウェル領域２２は、この形態では、複数のゲート構造１５に対して１対１の対応関係でそれぞれ形成されている。
　複数のウェル領域２２は、平面視において対応するゲート構造１５に沿って延びる帯状にそれぞれ形成され、対応する絶縁膜１７を挟んで対応する埋設電極１８に対向している。むろん、複数のウェル領域２２が、１つのゲート構造１５に対して１対多の対応関係で形成されていてもよい。この場合、複数のウェル領域２２は、第２方向Ｙに間隔を空けて形成される。
　以下、１つのウェル領域２２の構成が説明される。ウェル領域２２は、平面視においてゲート構造１５よりも幅広に形成されている。ウェル領域２２は、断面視において第２半導体領域７の厚さ方向（鉛直方向Ｚ）に延びる柱状に形成されている。
　ウェル領域２２は、第２半導体領域７の底部およびゲート構造１５の底壁１５ｃの間の中間部を横切る深さを有していてもよい。ウェル領域２２は、第２半導体領域７の底部およびゲート構造１５の底壁１５ｃの間の中間部から第１主面３側に間隔を空けて形成されていてもよい。
　ウェル領域２２は、第２半導体領域７の底部から第１面部８側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第１半導体領域６に対向している。むろん、ウェル領域２２は、第２半導体領域７の底部を横切り、第１半導体領域６内に位置された底部を有していてもよい。ウェル領域２２は、第２半導体領域７とｐｎ接合部を形成している。
　ウェル領域２２は、この形態では、ボディ領域２０の厚さ（深さ）よりも大きい厚さ（深さ）を有している。ウェル領域２２の厚さは、ゲート構造１５の底壁１５ｃを基準としたウェル領域２２の鉛直方向Ｚの厚さである。ウェル領域２２の厚さは、この形態では、ゲート構造１５の深さよりも大きい。むろん、ウェル領域２２の厚さは、ゲート構造１５の深さ未満であってもよい。この場合、ウェル領域２２の厚さは、ボディ領域２０の厚さ未満であってもよい。
　ウェル領域２２は、ゲート構造１５の底壁１５ｃの角部に沿う上端部を有している。ウェル領域２２は、上端部において第１側壁１５ａ側の第１延部２２ａおよび第２側壁１５ｂ側の第２延部２２ｂを有している（図７参照）。
　第１延部２２ａは、ゲート構造１５の直下の領域から第１側壁１５ａの下端部に引き出されている。第１延部２２ａは、ボディ領域２０の底部からゲート構造１５の底壁１５ｃ側に間隔を空けて形成されている。第１延部２２ａは、この形態では、水平方向に絶縁膜１７を挟んで埋設電極１８に対向している。
　むろん、第１延部２２ａは、埋設電極１８の下端部の深さ位置に対してトレンチ１６の底壁１５ｃ側に形成され、水平方向に絶縁膜１７（第３膜部）のみに対向していてもよい。第１延部２２ａは、断面視において第１主面３（ボディ領域２０の底部側）に向かう先細り形状に形成されている。
　第２延部２２ｂは、ゲート構造１５の直下の領域から第２側壁１５ｂの下端部に引き出され、ゲート構造１５を挟んで第１延部２２ａに対向している。第２延部２２ｂは、ボディ領域２０の底部からゲート構造１５の底壁１５ｃ側に間隔を空けて形成されている。第２延部２２ｂは、この形態では、水平方向に絶縁膜１７を挟んで埋設電極１８に対向している。
　むろん、第２延部２２ｂは、埋設電極１８の下端部の深さ位置に対してトレンチ１６の底壁１５ｃ側に形成され、水平方向に絶縁膜１７（第３膜部）のみに対向していてもよい。第２延部２２ｂは、断面視において第１主面３（ボディ領域２０の底部側）に向かう先細り形状に形成されている。
　ウェル領域２２は、１つまたは複数（この形態では複数）の第１膨出部２２ｃを有している。添付図面では、４つの第１膨出部２２ｃを有するウェル領域２２が例示されている。第１膨出部２２ｃの個数は、プロセス条件を調節することによって適宜調節される。複数の第１膨出部２２ｃは、ウェル領域２２の水平方向（第１方向Ｘ）の幅が厚さ方向に漸増減する部分によってそれぞれ形成され、ゲート構造１５の底壁１５ｃから第２半導体領域７の底部に向けて多段階的に形成されている。
　複数の第１膨出部２２ｃは、ゲート構造１５の直下の領域からゲート構造１５の両サイドに弧状（円弧状）に張り出している。ウェル領域２２が単一の第１膨出部２２ｃを有する場合、単一の第１膨出部２２ｃはウェル領域２２の中間部においてゲート構造１５の両サイドに弧状（円弧状）に張り出すように形成されてもよい。
　半導体装置１Ａは、複数のウェル領域２２内にそれぞれ形成されたｐ型の複数の高濃度ウェル領域２３を含む。複数の高濃度ウェル領域２３は、ウェル領域２２のｐ型不純物濃度を増加させた領域であり、ウェル領域２２のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。高濃度ウェル領域２３は、ウェル領域２２の高濃度部と見做されてもよい。複数の高濃度ウェル領域２３のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
　複数の高濃度ウェル領域２３は、複数のウェル領域２２に対して１対１の対応関係でそれぞれ形成されている。複数の高濃度ウェル領域２３は、対応するゲート構造１５の底壁１５ｃに沿う領域にそれぞれ形成されている。複数の高濃度ウェル領域２３は、平面視において対応するゲート構造１５（ウェル領域２２）に沿って延びる帯状にそれぞれ形成され、対応する絶縁膜１７を挟んで対応する埋設電極１８に対向している。
　むろん、複数の高濃度ウェル領域２３が、１つのウェル領域２２に対して１対多の対応関係で形成されていてもよい。この場合、複数の高濃度ウェル領域２３は、１つのウェル領域２２内において第２方向Ｙに間隔を空けて形成される。
　以下、１つの高濃度ウェル領域２３の構成が説明される。高濃度ウェル領域２３は、ウェル領域２２の底部からゲート構造１５の底壁１５ｃ側に間隔を空けて形成されている。高濃度ウェル領域２３は、ウェル領域２２の中間部の深さ位置に対してゲート構造１５の底壁１５ｃ側に位置された底部を有していることが好ましい。
　高濃度ウェル領域２３の底部は、ｐ型不純物濃度がウェル領域２２の底部側に向けて漸減する濃度遷移部によって定義される。むろん、高濃度ウェル領域２３の底部は、ウェル領域２２の中間部の深さ位置に対してウェル領域２２の底部側に位置されていてもよい。
　高濃度ウェル領域２３は、ウェル領域２２よりも幅狭に形成されている。高濃度ウェル領域２３は、この形態では、ゲート構造１５よりも幅狭に形成されている。むろん、高濃度ウェル領域２３は、ゲート構造１５よりも幅広に形成され、ゲート構造１５の両サイドに張り出していてもよい。
　高濃度ウェル領域２３は、ゲート構造１５の深さ未満の厚さ（深さ）を有している。高濃度ウェル領域２３の厚さは、ゲート構造１５の底壁１５ｃを基準とした高濃度ウェル領域２３の鉛直方向Ｚの厚さである。高濃度ウェル領域２３の厚さは、ボディ領域２０の厚さ未満である。むろん、高濃度ウェル領域２３の厚さは、ボディ領域２０の厚さよりも大きくてもよいし、ゲート構造１５の深さよりも大きくてもよい。
　半導体装置１Ａは、チップ２（第２半導体領域７）内において複数のボディ領域２０の下方の領域にそれぞれ形成されたｎ型の複数の高濃度領域２４を含む。複数の高濃度領域２４は、第２半導体領域７のｎ型不純物濃度を増加させた領域（低抵抗領域）であり、第２半導体領域７のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。複数の高濃度領域２４は、第２半導体領域７の高濃度部と見做されてもよい。
　複数の高濃度領域２４のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。たとえば、複数の高濃度領域２４のｎ型不純物濃度は、第２半導体領域７の底部側のｎ型不純物濃度と比較されることによって適切に対比され得る。高濃度領域２４は、「高濃度ドリフト領域」と称されてもよい。
　複数の高濃度領域２４は、複数のボディ領域２０の下方の領域において複数のゲート構造１５に沿う領域にそれぞれ形成されている。具体的には、複数の高濃度領域２４は、複数のゲート構造１５の間の領域において複数のゲート構造１５の底壁１５ｃおよび複数のボディ領域２０の底部の間の厚さ範囲にそれぞれ形成されている。複数の高濃度領域２４は、平面視において複数のゲート構造１５に沿って帯状にそれぞれ延びている。
　以下、１つの高濃度領域２４の構成が説明される。高濃度領域２４は、この形態では、断面視において第１方向Ｘに延びる層状に形成され、隣り合う複数のゲート構造１５のいずれか一方または双方（この形態では双方）に接続されている。高濃度領域２４は、複数のゲート構造１５の絶縁膜１７を挟んで複数のゲート構造１５の埋設電極１８に対向している。
　高濃度領域２４は、厚さ方向に関してボディ領域２０の一部を挟んでソース領域２１に対向している。高濃度領域２４は、この形態では、厚さ方向にソース領域２１と１対１の対応関係で対向している。
　高濃度領域２４は、第２半導体領域７の底部から第１主面３側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第１半導体領域６に対向している。高濃度領域２４は、第２半導体領域７の中間部から第１主面３側に間隔を空けて形成されていることが好ましい。
　高濃度領域２４は、この形態では、ゲート構造１５の底壁１５ｃの深さ位置に対して第１主面３側に位置された底部を有している。高濃度領域２４の底部は、ｎ型不純物濃度が第２半導体領域７の底部側に向けて漸減する濃度遷移部によって定義される。つまり、高濃度領域２４は、ゲート構造１５の底壁１５ｃの深さ位置から第１主面３側に間隔を空けて形成されている。
　高濃度領域２４は、ボディ領域２０およびウェル領域２２の間の厚さ範囲に形成され、ウェル領域２２をボディ領域２０から切り離している。つまり、高濃度領域２４は、ゲート構造１５の側壁（第１側壁１５ａおよび第２側壁１５ｂ）に沿う部分においてｐ型不純物濃度の増加を抑制している。高濃度領域２４は、鉛直方向Ｚに関してボディ領域２０の厚さ（深さ）未満の厚さ（深さ）を有している。
　高濃度領域２４の厚さは、０．１μｍ以上０．５μｍ以下であってもよい。高濃度領域２４の厚さは、０．１μｍ以上０．１５μｍ以下、０．１５μｍ以上０．２μｍ以下、０．２μｍ以上０．２５μｍ以下、０．２５μｍ以上０．３μｍ以下、０．３μｍ以上０．３５μｍ以下、０．３５μｍ以上０．４μｍ以下、０．４μｍ以上０．４５μｍ以下、および、０．４５μｍ以上０．５μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。高濃度領域２４の厚さは、０．１μｍ以上０．３μｍ以下であることが好ましい。
　たとえば、ゲート構造１５の底壁１５ｃおよび高濃度領域２４の底部の間の鉛直方向Ｚの距離は、０μｍ以上０．４μｍ以下であってもよい。距離は、０μｍ以上０．０５μｍ以下、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．１５μｍ以下、０．１５μｍ以上０．２μｍ以下、０．２μｍ以上０．２５μｍ以下、０．２５μｍ以上０．３μｍ以下、０．３μｍ以上０．３５μｍ以下、および、０．３５μｍ以上０．４μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。距離は、０．０５μｍ以上０．２μｍ以下であることが好ましい。
　むろん、高濃度領域２４の底部は、ゲート構造１５の底壁１５ｃに対して第２半導体領域７の底部側に位置されていてもよい。この場合、ゲート構造１５の底壁１５ｃ近傍の電流密度が増加される結果、ゲート構造１５の底壁１５ｃ近傍（とりわけ底壁１５ｃの角部近傍）に対する電界集中に留意される必要がある。
　複数の高濃度領域２４は、互いにほぼ等しいｎ型不純物濃度を有していてもよいし、互いに異なるｎ型不純物濃度を有していてもよい。たとえば、１つのゲート構造１５の両サイドに位置された一方および他方の高濃度領域２４に関して、他方の高濃度領域２４のｎ型不純物濃度は、一方の高濃度領域２４のｎ型不純物濃度と異なっていてもよい。つまり、他方の高濃度領域２４のｎ型不純物濃度は、一方の高濃度領域２４のｎ型不純物濃度よりも高くてもよいし、一方の高濃度領域２４のｎ型不純物濃度よりも低くてもよい。
　半導体装置１Ａは、チップ２（第２半導体領域７）内において複数の高濃度領域２４の下方の領域にそれぞれ形成されたｎ型の複数の中濃度領域２５を含む。複数の中濃度領域２５は、第２半導体領域７のｎ型不純物濃度を増加させた領域（低抵抗領域）であり、第２半導体領域７のｎ型不純物濃度よりも高く、高濃度領域２４のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。複数の中濃度領域２５は、第２半導体領域７の高濃度部と見做されてもよい。
　複数の中濃度領域２５のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。たとえば、複数の中濃度領域２５のｎ型不純物濃度は、第２半導体領域７の底部側のｎ型不純物濃度と比較されることによって適切に対比され得る。中濃度領域２５は、「中濃度ドリフト領域」と称されてもよい。
　複数の中濃度領域２５は、複数のゲート構造１５の間の領域において第２半導体領域７の底部および複数の高濃度領域２４の底部の間の厚さ範囲にそれぞれ形成されている。複数の中濃度領域２５は、複数のウェル領域２２の間の領域に介在された部分をそれぞれ有している。複数の中濃度領域２５は、この形態では、複数のゲート構造１５の領域に介在された部分をそれぞれ有している。
　複数の中濃度領域２５は、平面視において複数のゲート構造１５に沿って帯状にそれぞれ延びている。複数の中濃度領域２５は、この形態では、隣り合う２つのウェル領域２２に関して一方または双方（この形態では双方）のウェル領域２２に接続されている。
　以下、１つの中濃度領域２５の構成が説明される。中濃度領域２５は、第２半導体領域７の底部から第１主面３側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第１半導体領域６に対向している。
　中濃度領域２５は、ゲート構造１５の底壁１５ｃの深さ位置に対して上方に位置された上端部を有している。中濃度領域２５の上端部は、複数のゲート構造１５の間の領域に位置され、ウェル領域２２の上端部（第１延部２２ａおよび第２延部２２ｂ）を挟んでゲート構造１５に対向している。中濃度領域２５の上端部は、ゲート構造１５に接続された部分を有していてもよい。
　中濃度領域２５は、ゲート構造１５の底壁１５ｃの深さ位置に対して下方に位置された底部を有している。具体的には、中濃度領域２５の底部は、ウェル領域２２の底部から第１主面３側に間隔を空けて形成されている。中濃度領域２５の底部は、高濃度ウェル領域２３の底部よりもウェル領域２２の底部側に位置されていることが好ましい。
　中濃度領域２５の底部は、ウェル領域２２の中間部よりも第２半導体領域７の底部側に位置されていてもよい。むろん、中濃度領域２５の底部は、ウェル領域２２の中間部よりもゲート構造１５の底壁１５ｃ側に位置されていてもよい。
　半導体装置１Ａは、複数のボディ領域２０内において複数のソース領域２１および複数の高濃度領域２４の間にそれぞれ形成される複数のチャネル領域２６を含む。複数のチャネル領域２６の反転および非反転は、ゲート構造１５によって制御される。複数のチャネル領域２６は、複数のボディ領域２０内において複数のゲート構造１５の側壁（第１側壁１５ａおよび第２側壁１５ｂ）に沿って複数のソース領域２１および複数の高濃度領域２４を結ぶ電流経路をそれぞれ形成する。
　図４、図６および図８を参照して、半導体装置１Ａは、第１主面３（第１面部８）の表層部において複数のゲート構造１５に沿う領域にそれぞれ形成されたｐ型の複数の第１コンタクト領域２７を含む。
　複数の第１コンタクト領域２７は、複数のボディ領域２０のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。複数の第１コンタクト領域２７のｐ型不純物濃度は、複数のウェル領域２２のｐ型不純物濃度よりも高い。複数の第１コンタクト領域２７のｐ型不純物濃度は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。
　複数の第１コンタクト領域２７は、複数のゲート構造１５の間の領域にそれぞれ形成されている。つまり、複数の第１コンタクト領域２７は、複数のゲート構造１５の両サイドにそれぞれ形成されている。複数の第１コンタクト領域２７は、複数のゲート構造１５に沿って第２方向Ｙに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の第１コンタクト領域２７は、複数のボディ領域２０にオーバラップされ、複数のボディ領域２０のｐ型不純物濃度を増加させている。
　１つのゲート構造１５の両サイドに位置された一方および他方の第１コンタクト領域２７に関して、他方の第１コンタクト領域２７はゲート構造１５を挟んで一方の第１コンタクト領域２７に対向している。つまり、複数の第１コンタクト領域２７は、平面視において全体として行列状に配列されている。
　第２方向Ｙに関して、複数の第１コンタクト領域２７の長さや間隔は、達成すべきチャネル面積に応じて適宜調節される。チャネル面積は、複数のソース領域２１の総面積に相当する。第１コンタクト領域２７の第２方向Ｙの長さは、ゲート構造１５の第１方向Ｘの幅よりも大きくてもよい。むろん、第１コンタクト領域２７の長さは、ゲート構造１５の幅未満であってもよい。
　ゲート構造１５の幅に対する第１コンタクト領域２７の長さの第１比は、０．５以上１０以下であってもよい。第１比は、０．５以上１以下、１以上２．５以下、２．５以上５以下、５以上７．５以下、および、７．５以上１０以下のうちの少なくとも１つの範囲に属する値を有していてもよい。第１比は、１以上５以下であることが好ましい。
　第１コンタクト領域２７の長さに対する第１コンタクト領域２７の間隔の第２比は、１以上５０以下であってもよい。第２比は、１以上５以下、５以上１０以下、１０以上１５以下、１５以上２０以下、２０以上２５以下、２５以上３０以下、３０以上３５以下、３５以上４０以下、４０以上４５以下、および、４５以上５０以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　以下、１つの第１コンタクト領域２７の構成が説明される。第１コンタクト領域２７は、第１主面３に沿って水平方向に延びる層状に形成され、隣り合う複数のゲート構造１５のいずれか一方または双方（この形態では双方）に接続されている。第１コンタクト領域２７は、複数のゲート構造１５の絶縁膜１７を挟んで複数のゲート構造１５の埋設電極１８に対向している。
　第１コンタクト領域２７は、ソース領域２１の厚さよりも大きい厚さを有し、ソース領域２１の底部よりも第２半導体領域７の底部側に位置された底部を有している。第１コンタクト領域２７の底部は、埋設電極１８のリセスの底部の深さ位置に対してボディ領域２０の底部側に位置されている。
　第１コンタクト領域２７は、この形態では、ボディ領域２０の厚さよりも大きい厚さを有し、ボディ領域２０の底部よりも第２半導体領域７の底部側に位置された底部を有している。第１コンタクト領域２７の底部は、ｐ型不純物濃度が第２半導体領域７の底部側に向けて漸減する濃度遷移部によって定義される。
　第１コンタクト領域２７の底部は、ゲート構造１５の底壁１５ｃの深さ位置よりも第１主面３側に位置されていてもよい。この場合、第１コンタクト領域２７は、ボディ領域２０の厚さ未満の厚さを有し、ボディ領域２０の底部よりも第１主面３側に位置された底部を有していてもよい。つまり、第１コンタクト領域２７は、ボディ領域２０の一部を挟んで高濃度領域２４に対向していてもよい。
　第１コンタクト領域２７の底部は、この形態では、ゲート構造１５の底壁１５ｃの深さ位置よりも第２半導体領域７の底部側に位置されている。第１コンタクト領域２７は、この形態では、断面視において高濃度領域２４の一部または全部にオーバラップされている。つまり、第１コンタクト領域２７は、高濃度領域２４の一部または全部のｎ型不純物濃度をｐ型不純物濃度に置換している。したがって、第１コンタクト領域２７の底部（下端部）のｐ型不純物濃度は高濃度領域２４のｎ型不純物濃度の分だけ低下されている。
　第１コンタクト領域２７は、この形態では、高濃度領域２４の底部を横切って中濃度領域２５内に位置された底部を有している。したがって、第１コンタクト領域２７は、中濃度領域２５の一部のｎ型不純物濃度もｐ型不純物濃度に置換している。第１コンタクト領域２７の底部は、ウェル領域２２の中間部の深さ位置よりも第１主面３側に位置されていることが好ましい。
　第１コンタクト領域２７の底部は、ゲート構造１５の底壁１５ｃの深さ位置よりも第２半導体領域７の底部側の領域において、ウェル領域２２の上端部（第１延部２２ａおよび第２延部２２ｂ）にオーバラップされている。これにより、第１コンタクト領域２７は、ウェル領域２２をボディ領域２０に電気的に接続させている。
　第１コンタクト領域２７は、この形態では、第１主面３側の高濃度部２７ａおよび第２半導体領域７の底部側の低濃度部２７ｂを有している。高濃度部２７ａは、少なくともゲート構造１５の底壁１５ｃの深さ位置よりも第１主面３側に形成され、第１コンタクト領域２７の本体部を形成している。高濃度部２７ａは、第１主面３に沿って水平方向に層状に延びている。
　低濃度部２７ｂは、高濃度部２７ａに対して第２半導体領域７の底部側に形成され、第１コンタクト領域２７の底部（濃度遷移部）を形成している。低濃度部２７ｂは、高濃度領域２４のｎ型不純物濃度によってｐ型不純物濃度が低下された部分でもある。低濃度部２７ｂは、高濃度部２７ａの厚さ未満の厚さを有し、高濃度部２７ａに沿って水平方向に層状に延びている。
　低濃度部２７ｂは、ゲート構造１５の底壁１５ｃの深さ位置を厚さ方向に横切っている。つまり、低濃度部２７ｂは、ゲート構造１５の底壁１５ｃの深さ位置よりも第１主面３側に位置された部分、および、ゲート構造１５の底壁１５ｃの深さ位置よりも第２半導体領域７の底部側に位置された部分を有している。低濃度部２７ｂは、複数のウェル領域２２の上端部にオーバラップされ、複数のウェル領域２２に電気的に接続されている。
　むろん、低濃度部２７ｂは、高濃度部２７ａの厚さに応じてゲート構造１５の底壁１５ｃの深さ位置よりも第１主面３側のみに位置されていてもよい。低濃度部２７ｂは、高濃度部２７ａの厚さに応じてゲート構造１５の底壁１５ｃの深さ位置よりも第２半導体領域７の底部側のみに位置されていてもよい。
　半導体装置１Ａは、チップ２内において複数のゲート構造１５の底壁１５ｃに沿う領域にそれぞれ形成されたｐ型の複数の第２コンタクト領域２８を含む。複数の第２コンタクト領域２８は、複数のボディ領域２０のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。複数の第２コンタクト領域２８のｐ型不純物濃度は、複数のウェル領域２２のｐ型不純物濃度よりも高い。
　複数の第２コンタクト領域２８のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。複数の第２コンタクト領域２８のｐ型不純物濃度は、複数の第１コンタクト領域２７のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第２コンタクト領域２８は、複数のゲート構造１５の底壁１５ｃに対して１対多の対応関係でそれぞれ形成されている。複数の第２コンタクト領域２８は、平面視において第１方向Ｘに隣り合う複数の第１コンタクト領域２７の間の領域にそれぞれ介在されている。つまり、複数の第２コンタクト領域２８は、第１方向Ｘに複数の第１コンタクト領域２７と同一直線上に位置されている。
　複数の第２コンタクト領域２８は、平面視において対応するゲート構造１５に沿って延びる帯状にそれぞれ形成され、絶縁膜１７を挟んで埋設電極１８に対向している。第２方向Ｙに関して、複数の第２コンタクト領域２８の長さは複数の第１コンタクト領域２７の長さとほぼ等しい。第２方向Ｙに関して、複数の第２コンタクト領域２８の間隔は複数の第１コンタクト領域２７の間隔とほぼ等しい。
　以下、１つの第２コンタクト領域２８の構成が説明される。第２コンタクト領域２８は、対応する１つのウェル領域２２内に形成されている。第２コンタクト領域２８は、高濃度ウェル領域２３にオーバラップされ、ウェル領域２２内において高濃度ウェル領域２３に電気的に接続されている。第２コンタクト領域２８は、ウェル領域２２の周縁部から内方に間隔を空けて形成されている。
　第２コンタクト領域２８は、ウェル領域２２の底部からゲート構造１５の底壁１５ｃ側に間隔を空けて形成され、ウェル領域２２の一部を挟んで第２半導体領域７の底部に対向している。第２コンタクト領域２８は、断面視において第２半導体領域７の厚さ方向（鉛直方向Ｚ）に延びる柱状にそれぞれ形成されている。
　第２コンタクト領域２８は、この形態では、ウェル領域２２の中間部の厚さ位置よりもウェル領域２２の底部側に位置された底部を有している。むろん、第２コンタクト領域２８の底部は、ウェル領域２２の中間部の厚さ位置よりもゲート構造１５の底壁１５ｃ側に位置されていてもよい。
　第２コンタクト領域２８の底部は、この形態では、中濃度領域２５の底部よりもゲート構造１５の底壁１５ｃ側に位置されている。むろん、第２コンタクト領域２８の底部は、中濃度領域２５の底部よりも第２半導体領域７の底部側に位置されていてもよい。この場合、第２コンタクト領域２８は、ウェル領域２２の底部を横切るように形成され、第２半導体領域７内に位置された底部を有していてもよい。
　第２コンタクト領域２８は、ゲート構造１５の底壁１５ｃの角部に沿う上端部を有している。第２コンタクト領域２８は、上端部において複数の第１コンタクト領域２７に電気的に接続されている。つまり、第２コンタクト領域２８は、ウェル領域２２および高濃度ウェル領域２３を、複数の第１コンタクト領域２７を介してボディ領域２０に電気的に接続させている。
　第２コンタクト領域２８は、第１側壁１５ａ側の第１延部２８ａおよび第２側壁１５ｂ側の第２延部２８ｂを有している。第１延部２８ａは、ゲート構造１５の直下の領域から第１側壁１５ａの下端部に引き出されている。第１延部２８ａは、水平方向に絶縁膜１７を挟んで埋設電極１８に対向している。
　第１延部２８ａは、第１側壁１５ａに沿う領域において第１コンタクト領域２７に接続されている。具体的には、第１延部２８ａは、第１コンタクト領域２７の高濃度部２７ａおよび低濃度部２７ｂの双方に接続されている。
　第２延部２８ｂは、ゲート構造１５の直下の領域から第２側壁１５ｂの下端部に引き出され、ゲート構造１５を挟んで第１延部２８ａに対向している。第２延部２８ｂは、水平方向に絶縁膜１７を挟んで埋設電極１８に対向している。第２延部２８ｂは、第２側壁１５ｂに沿う領域において第１コンタクト領域２７に接続されている。具体的には、第２延部２８ｂは、第１コンタクト領域２７の高濃度部２７ａおよび低濃度部２７ｂの双方に接続されている。
　第２コンタクト領域２８は、１つまたは複数（この形態では複数）の第２膨出部２８ｃを有している。添付図面では、２つの第２膨出部２８ｃを有する第２コンタクト領域２８が例示されている。第２膨出部２８ｃの個数は、プロセス条件を調節することによって適宜調節される。
　複数の第２膨出部２８ｃは、第２コンタクト領域２８の水平方向（第１方向Ｘ）の幅が厚さ方向に漸増減する部分によってそれぞれ形成され、ゲート構造１５の底壁１５ｃから第２半導体領域７の底部に向けて多段階的に形成されている。
　複数の第２膨出部２８ｃは、ゲート構造１５の直下の領域からゲート構造１５の両サイドに弧状（円弧状）に張り出している。第２コンタクト領域２８が単一の第２膨出部２８ｃを有する場合、単一の第２膨出部２８ｃは第２コンタクト領域２８の中間部においてゲート構造１５の両サイドに弧状（円弧状）に張り出すように形成されてもよい。
　半導体装置１Ａは、第１主面３を被覆する主面絶縁膜３０を含む。主面絶縁膜３０は、第１面部８、第２面部９および第１～第４接続面部１０Ａ～１０Ｄを選択的に被覆している。主面絶縁膜３０は、第１面部８において複数のゲート構造１５の絶縁膜１７に接続され、複数のゲート構造１５の埋設電極１８を露出させている。
　主面絶縁膜３０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜３０は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜３０は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　半導体装置１Ａは、主面絶縁膜３０を被覆する絶縁性の層間膜３１を含む。層間膜３１は、「絶縁膜」、「層間絶縁膜」、「中間絶縁膜」等と称されてもよい。層間膜３１は、主面絶縁膜３０を挟んで第１面部８、第２面部９および第１～第４接続面部１０Ａ～１０Ｄを選択的に被覆している。層間膜３１は、第１面部８において複数のゲート構造１５（埋設電極１８）を被覆している。
　層間膜３１は、この形態では、第２面部９の周縁部において第１～第４側面５Ａ～５Ｄに連なっている。むろん、層間膜３１は、第２面部９の周縁から内方に間隔を空けて形成され、第２面部９の周縁部から第２半導体領域７を露出させていてもよい。層間膜３１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間膜３１は、酸化シリコン膜を含むことが好ましい。
　層間膜３１は、０．５μｍ以上３μｍ以下の厚さを有していてもよい。層間膜３１の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、および、２．５μｍ以上３μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　半導体装置１Ａは、層間膜３１に形成された複数のソース開口３２を含む。複数のソース開口３２は、複数のゲート構造１５の間の領域にそれぞれ形成され、複数のソース領域２１および複数の第１コンタクト領域２７を露出させている。複数のソース開口３２は、複数のゲート構造１５に沿って第２方向Ｙに帯状に延びている。
　複数のソース開口３２は、円弧状に湾曲した開口端をそれぞれ有していることが好ましい。隣り合う複数のゲート構造１５の間の領域において、複数のソース開口３２が第２方向Ｙに間隔を空けて形成されていてもよい。この場合、複数のソース開口３２は、平面視において四角形状、長方形状（帯状）、円形状等に形成されていてもよい。
　半導体装置１Ａは、層間膜３１に形成された複数のゲート開口３３を含む（図３参照）。複数のゲート開口３３は、この形態では、対応する１つのゲート構造１５の両端部をそれぞれ選択的に露出させている。
　具体的には、複数のゲート開口３３は、対応する１つのゲート構造１５の埋設電極１８の両端部をそれぞれ露出させている。複数のゲート開口３３は、ソース開口３２と同様、円弧状に湾曲した開口端をそれぞれ有していることが好ましい。複数のゲート開口３３は、平面視において四角形状、長方形状（帯状）、円形状等に形成されていてもよい。
　半導体装置１Ａは、第１主面３の上に配置されたソース電極３５を含む。ソース電極３５は、外部からソース電位が付与される端子電極である。ソース電極３５は、「ソースパッド電極」、「第１パッド電極」、「第１主面電極」、「第１端子電極」等と称されてもよい。ソース電極３５は、層間膜３１のうち第１面部８を被覆する部分の上に配置されている。
　ソース電極３５は、この形態では、第１パッド部３５ａ、第２パッド部３５ｂおよび第３パッド部３５ｃを有している。第１パッド部３５ａは、比較的大きい平面積を有し、ソース電極３５の本体を形成している。第１パッド部３５ａは、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）に形成され、第１面部８の中央部に対して第４側面５Ｄ側に偏在されている。
　第２パッド部３５ｂは、第１パッド部３５ａの平面積未満の平面積を有し、第１パッド部３５ａの第２方向Ｙの一端部（第１側面５Ａ側の端部）から第３側面５Ｃに向けて帯状（四角形状）に引き出されている。第３パッド部３５ｃは、第１パッド部３５ａの平面積未満の平面積を有し、第１パッド部３５ａの第２方向Ｙの他端部（第２側面５Ｂ側の端部）から第３側面５Ｃに向けて帯状（四角形状）に引き出され、第２方向Ｙに第２パッド部３５ｂに対向している。
　第３パッド部３５ｃの平面積は、第２パッド部３５ｂの平面積とほぼ等しくてもよい。むろん、第３パッド部３５ｃの平面積は、第２パッド部３５ｂの平面積よりも大きくてもよいし、第２パッド部３５ｂの平面積未満であってもよい。第２パッド部３５ｂおよび第３パッド部３５ｃのいずれか一方または双方は、電流モニタ用の端子部として使用されてもよい。
　ソース電極３５は、必ずしも第２パッド部３５ｂおよび第３パッド部３５ｃの双方を同時に有している必要はない。ソース電極３５は、第２パッド部３５ｂおよび第３パッド部３５ｃのうちのいずれ一方のみを有していてもよい。むろん、ソース電極３５は、第１パッド部３５ａのみからなり、第２パッド部３５ｂおよび第３パッド部３５ｃの双方を有していなくてもよい。
　ソース電極３５は、層間膜３１の上から複数のソース開口３２に入り込み、複数のソース開口３２内において第１主面３（第１面部８）に接続されている。ソース電極３５は、複数のソース開口３２内において複数のソース領域２１および複数の第１コンタクト領域２７に電気的に接続されている。
　ソース電極３５は、この形態では、チップ２側からこの順に積層された下電極膜３６および主電極膜３７を含む積層構造を有している。下電極膜３６は、この形態では、第１電極膜３８および第２電極膜３９を含む積層構造を有している。この形態では、第１電極膜３８はＴｉ膜を含み、第２電極膜３９はＴｉＮ膜を含む。下電極膜３６は、必ずしも積層構造を有している必要はなく、第１電極膜３８（Ｔｉ膜）および第２電極膜３９（ＴｉＮ膜）のいずれか一方からなる単層構造を有していてもよい。
　第１電極膜３８は、層間膜３１の厚さ未満の厚さを有している。第１電極膜３８の厚さは、１０ｎｍ以上１００ｎｍ以下であってもよい。第１電極膜３８の厚さは、１０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上５０ｎｍ以下、５０ｎｍ以上７５ｎｍ以下、および、７５ｎｍ以上１００ｎｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　第２電極膜３９は、層間膜３１の厚さ未満の厚さを有している。第２電極膜３９の厚さは、第１電極膜３８の厚さよりも大きいことが好ましい。第２電極膜３９の厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。第２電極膜３９の厚さは、５０ｎｍ以上７５ｎｍ以下、７５ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１２５ｎｍ以下、１２５ｎｍ以上１５０ｎｍ以下、１５０ｎｍ以上１７５ｎｍ以下、および、１７５ｎｍ以上２００ｎｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　第１電極膜３８は、層間膜３１のうち複数のソース開口３２が形成された領域を一括して膜状に被覆し、層間膜３１の上から複数のソース開口３２に入り込んでいる。第１電極膜３８は、層間膜３１の絶縁主面を膜状に被覆する部分、複数のソース開口３２の壁面を膜状に被覆する部分、および、複数のソース開口３２内において第１主面３を膜状に被覆する部分を有している。
　具体的には、第１電極膜３８は、層間膜３１の絶縁主面を直接被覆し、層間膜３１を挟んでゲート構造１５に対向している。第１電極膜３８は、層間膜３１の絶縁主面の上からソース開口３２の開口端に倣って円弧状に延び、ソース開口３２の壁面を膜状に被覆している。第１電極膜３８は、ソース開口３２内において第１主面３（第１面部８）を膜状に被覆し、第１主面３の上において複数のソース領域２１および複数の第１コンタクト領域２７に機械的および電気的に接続されている。
　第２電極膜３９は、第１電極膜３８を直接被覆している。第２電極膜３９は、第１電極膜３８を挟んで層間膜３１のうち複数のソース開口３２が形成された領域を一括して膜状に被覆し、層間膜３１の上から複数のソース開口３２に入り込んでいる。
　第２電極膜３９は、第１電極膜３８を挟んで層間膜３１の絶縁主面を膜状に被覆する部分、第１電極膜３８を挟んで複数のソース開口３２の壁面を膜状に被覆する部分、および、複数のソース開口３２内において第１電極膜３８を挟んで第１主面３を膜状に被覆する部分を有している。
　具体的には、第２電極膜３９は、第１電極膜３８を挟んで層間膜３１の絶縁主面を被覆し、層間膜３１および第１電極膜３８を挟んでゲート構造１５に対向している。第２電極膜３９は、第１電極膜３８を挟んでソース開口３２の開口端を円弧状に被覆し、第１電極膜３８を挟んでソース開口３２の壁面を膜状に被覆している。第２電極膜３９は、ソース開口３２内において第１電極膜３８を挟んで第１主面３（第１面部８）を膜状に被覆し、第１電極膜３８を介して複数のソース領域２１および複数の第１コンタクト領域２７に電気的に接続されている。
　主電極膜３７は、下電極膜３６（第１電極膜３８および第２電極膜３９）とは異なる導電材料を含む。主電極膜３７は、Ａｌ膜、Ａｌ合金膜、Ｃｕ膜およびＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。Ａｌ合金膜は、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。主電極膜３７は、下電極膜３６の厚さ（総厚さ）よりも大きい厚さを有している。主電極膜３７の厚さは、層間膜３１の厚さよりも大きいことが好ましい。
　主電極膜３７の厚さは、０．５μｍ以上５μｍ以下であってもよい。主電極膜３７の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　主電極膜３７は、下電極膜３６（第２電極膜３９）を直接被覆している。主電極膜３７は、複数のソース開口３２を埋め戻し、層間膜３１のうち複数のソース開口３２が形成された領域を一括して膜状に被覆している。主電極膜３７は、下電極膜３６を挟んで層間膜３１の絶縁主面を被覆する部分、下電極膜３６を挟んで複数のソース開口３２の壁面を被覆する部分、および、下電極膜３６を挟んで第１主面３を被覆する部分を有している。
　具体的には、主電極膜３７は、下電極膜３６を挟んで層間膜３１の絶縁主面を被覆し、層間膜３１および下電極膜３６を挟んでゲート構造１５に対向している。主電極膜３７は、下電極膜３６を挟んでソース開口３２の開口端を被覆している。主電極膜３７は、ソース開口３２内において下電極膜３６を挟んで第１主面３（第１面部８）を被覆し、下電極膜３６を介して複数のソース領域２１および複数の第１コンタクト領域２７に電気的に接続されている。
　半導体装置１Ａは、第１主面３の上に配置されたゲート電極４０を含む。ゲート電極４０は、外部からゲート電位が付与される端子電極である。ゲート電極４０は、「第２パッド電極」、「第２主面電極」、「第２端子電極」等と称されてもよい。図示は省略されるが、ゲート電極４０は、ソース電極３５と同様、チップ２側からこの順に積層された下電極膜３６および主電極膜３７を含む。
　ゲート電極４０は、ソース電極３５から間隔を空けて層間膜３１のうち第１面部８を被覆する部分の上に配置されている。ゲート電極４０は、この形態では、第１パッド部３５ａに対して第３側面５Ｃ側の領域に配置され、第１方向Ｘに第１パッド部３５ａに対向している。また、ゲート電極４０は、第２パッド部３５ｂおよび第３パッド部３５ｃの間の領域に介在され、第２方向Ｙに第２パッド部３５ｂおよび第３パッド部３５ｃの双方に対向している。
　ゲート電極４０は、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）に形成されている。ゲート電極４０は、ソース電極３５の平面積未満の平面積を有している。ゲート電極４０は、第１パッド部３５ａの平面積未満を有している。ゲート電極４０は、第２パッド部３５ｂ（第３パッド部３５ｃ）の平面積未満の平面積を有していてもよい。
　ゲート電極４０は、層間膜３１を挟んで複数のゲート構造１５に部分的に対向している。具体的には、ゲート電極４０は、複数のゲート構造１５の両端部から内方に間隔を空けて配置され、層間膜３１を挟んで複数のゲート構造１５の内方部（この形態では中間部）に対向している。
　ゲート電極４０は、この形態では、複数のゲート構造１５に対する直接的な電気的接続箇所を有していない。むろん、ゲート電極４０は、複数のゲート開口３３を介して複数のゲート構造１５に電気的に接続されていてもよい。複数のゲート構造１５のうちゲート電極４０に位置された部分は取り除かれてもよい。この場合、ゲート電極４０は、主面絶縁膜３０および層間膜３１を挟んでボディ領域２０に対向していてもよい。
　半導体装置１Ａは、ゲート電極４０から第１主面３の上に引き出されたゲート配線４１を含む。ゲート配線４１は、「ゲートフィンガー」、「ゲートフィンガー電極」等と称されてもよい。ゲート配線４１は、ゲート電極４０に付与されたゲート電位を他の領域に伝達する。図示は省略されるが、ゲート配線４１は、ソース電極３５（ゲート電極４０）と同様、チップ２側からこの順に積層された下電極膜３６および主電極膜３７を含む。
　ゲート配線４１は、ゲート電極４０から層間膜３１のうち第１面部８を被覆する部分の上に引き出されている。ゲート配線４１は、第１面部８の周縁およびソース電極３５の間の領域に帯状に引き回されている。ゲート配線４１は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有している。ゲート配線４１は、この形態では、第１主面３の周縁に平行な４辺を有する有端帯状に形成され、ソース電極３５を取り囲んでいる。
　ゲート配線４１は、複数のゲート構造１５の端部（この形態では両端部）に交差（具体的に直交）している。ゲート配線４１は、層間膜３１の上から複数のゲート開口３３に入り込み、複数のゲート開口３３内において複数のゲート構造１５（埋設電極１８）の端部（両端部）に機械的および電気的に接続されている。これにより、ゲート電極４０に付与されたゲート電位は、ゲート配線４１を介して複数のゲート構造１５に付与される。
　半導体装置１Ａは、第２主面４を被覆するドレイン電極４２を含む。ドレイン電極４２は、外部からドレイン電位が付与される端子電極である。ドレイン電極４２は、「第３パッド電極」、「第３主面電極」、「第３端子電極」等と称されてもよい。
　ドレイン電極４２は、第１半導体領域６に電気的に接続されている。ドレイン電極４２は、第２主面４の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ドレイン電極４２は、第２主面４の周縁部を露出させるように第２主面４を部分的に被覆していてもよい。
　ソース電極３５およびドレイン電極４２の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上３０００Ｖ以下であってもよい。ブレークダウン電圧は、５００Ｖ以上１０００Ｖ以下、１０００Ｖ以上１５００Ｖ以下、１５００Ｖ以上２０００Ｖ以下、２０００Ｖ以上２５００Ｖ以下、および、２５００Ｖ以上３０００Ｖ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　以上、半導体装置１Ａは、チップ２、ｎ型の第２半導体領域７（半導体層）、トレンチ型のゲート構造１５、ｐ型のボディ領域２０およびｎ型の高濃度領域２４を含む。チップ２は、第１主面３を有している。第２半導体領域７は、第１主面３の表層部に形成されている。ゲート構造１５は、第１主面３に形成され、第２半導体領域７内に位置されている。
　ボディ領域２０は、第１主面３の表層部においてゲート構造１５の底壁１５ｃの深さ位置に対して第１主面３側の領域に形成されている。高濃度領域２４は、チップ２内でゲート構造１５の底壁１５ｃおよびボディ領域２０の底部の間の厚さ範囲に形成されている。高濃度領域２４は、第２半導体領域７の不純物濃度よりも高い不純物濃度を有している。
　この構成によれば、電気的特性を向上できる半導体装置１Ａが適用される。たとえば、ゲート構造１５の近傍の抵抗値は、ボディ領域２０の下方に形成された高濃度領域２４によって低減される。このような構成は、オン抵抗やＪＦＥＴ抵抗を削減する上で有効である。高濃度領域２４は、プロセス誤差等に起因してゲート構造１５の側方に導入された不所望なｐ型不純物を相殺する。これにより、不所望なｐ型不純物に起因するゲート閾値電圧の変動が抑制される。
　チップ２は、ＳｉＣを含むことが好ましい。この構成によれば、電気的特性を向上できるＳｉＣ半導体装置としての半導体装置１Ａが提供される。高濃度領域２４は、ゲート構造１５の底壁１５ｃの深さ位置に対して第１主面３側に位置された底部を有していてもよい。この構成によれば、ゲート構造１５の底壁１５ｃの近傍における電流密度の増加が抑制される。これにより、ゲート構造１５の底壁１５ｃに対する電界が緩和され、電界集中に起因する耐圧の低下が抑制される。
　高濃度領域２４は、ゲート構造１５に接続されていてもよい。この構成によれば、ゲート構造１５の側方に導入された不所望なｐ型不純物が高濃度領域２４によって適切に相殺される。これにより、ゲート閾値電圧の変動が適切に抑制される。
　高濃度領域２４は、ボディ領域２０の厚さ未満の厚さを有していてもよい。この構成によれば、高濃度領域２４に起因するボディ領域２０の断面積の低下が抑制される。したがって、高濃度領域２４が存する構成においてボディ領域２０の機能が適切に確保される。
　ゲート構造１５は、８７°以上９３°以下の傾斜角度を有する側壁（第１側壁１５ａおよび第２側壁１５ｂ）を有していてもよい。たとえば、ゲート構造１５が８７°未満の傾斜角度で斜め傾斜した側壁（第１側壁１５ａおよび第２側壁１５ｂ）を有している場合、プロセス条件によってはゲート構造１５のトレンチ１６の側壁（第１側壁１５ａおよび第２側壁１５ｂ）を介してｐ型不純物がゲート構造１５の側方に導入され易くなる。
　したがって、第１主面３に対してほぼ垂直な側壁（第１側壁１５ａおよび第２側壁１５ｂ）を有するゲート構造１５によれば、側壁（第１側壁１５ａおよび第２側壁１５ｂ）を介するｐ型不純物の不所望な導入が抑制される。また、仮に、ｐ型不純物が導入されたとしても高濃度領域２４によってｐ型不純物は相殺される。したがって、ゲート閾値電圧の変動が適切に抑制される。
　複数のゲート構造１５が第１主面３に間隔を空けて形成されていてもよい。この場合、ボディ領域２０は、複数のゲート構造１５の間の領域に形成されていてもよい。また、高濃度領域２４は、複数のゲート構造１５の間の領域において複数のゲート構造１５の底壁１５ｃおよびボディ領域２０の底部の間の厚さ範囲に形成されていてもよい。
　この構成によれば、複数のゲート構造１５の間の領域において高濃度領域２４による抵抗値の低減効果が得られる。また、複数のゲート構造１５に対してゲート閾値電圧の変動抑制効果が得られる。この構成において、高濃度領域２４は、複数のゲート構造１５に接続されていてもよい。
　半導体装置１Ａは、ｎ型のソース領域２１（不純物領域）およびチャネル領域２６を含んでいてもよい。この場合、ソース領域２１は、ゲート構造１５に沿うようにボディ領域２０に対して第１主面３側の領域に形成されてもよい。
　高濃度領域２４は、ボディ領域２０の一部を挟んでソース領域２１に対向していてもよい。チャネル領域２６は、ボディ領域２０内においてソース領域２１および高濃度領域２４の間に形成されてもよい。高濃度領域２４は、ソース領域２１のｎ型不純物濃度未満のｎ型不純物濃度を有していてもよい。
　半導体装置１Ａは、チップ２内でゲート構造１５の底壁１５ｃに沿う領域に形成されたｐ型のウェル領域２２を含んでいてもよい。この構成によれば、逆バイアス電圧の印加時においてウェル領域２２および第２半導体領域７の間のｐｎ接合部から空乏層が拡がる。
　また、この構成によれば、ウェル領域２２の形成工程に伴ってゲート構造１５の側方に導入され得る不所望なｐ型不純物が高濃度領域２４によって相殺される。これにより、ウェル領域２２によって耐圧が向上されると同時に、ゲート閾値電圧の変動が適切に抑制される。
　ウェル領域２２は、ゲート構造１５の底壁１５ｃの角部に沿う上端部を有していてもよい。この場合、高濃度領域２４は、ボディ領域２０の底部およびウェル領域２２の上端部の間の厚さ範囲に形成されていてもよい。この構成によれば、ウェル領域２２の上端部を構成するｐ型不純物に起因するゲート閾値電圧の変動が高濃度領域２４によって適切に抑制される。ウェル領域２２は、ボディ領域２０の厚さよりも大きい厚さを有していてもよい。
　半導体装置１Ａは、ウェル領域２２の底部からゲート構造１５の底壁１５ｃ側に間隔を空けてウェル領域２２内に形成されたｐ型の高濃度ウェル領域２３を含んでいてもよい。高濃度ウェル領域２３は、ウェル領域２２のｐ型不純物濃度よりも高いｐ型不純物濃度を有していてもよい。
　この構成によれば、ウェル領域２２の電気的応答性が高濃度ウェル領域２３によって向上される。また、この構成によれば、高濃度ウェル領域２３を構成するｐ型不純物に起因するゲート閾値電圧の変動が高濃度領域２４によって抑制される。高濃度ウェル領域２３は、ウェル領域２２の中間部の深さ位置に対してゲート構造１５の底壁１５ｃ側に位置された底部を有していてもよい。
　半導体装置１Ａは、チップ２内でゲート構造１５の側壁に沿う領域に形成されたｐ型の第１コンタクト領域２７を含んでいてもよい。第１コンタクト領域２７は、ボディ領域２０の不純物濃度よりも高い不純物濃度を有していてもよい。この構成によれば、ボディ領域２０の電気的応答性が第１コンタクト領域２７によって向上される。
　半導体装置１Ａは、チップ２内でゲート構造１５の底壁１５ｃに沿う領域に形成されたｐ型の第１コンタクト領域２７を含んでいてもよい。第１コンタクト領域２７は、ボディ領域２０の不純物濃度よりも高い不純物濃度を有していてもよい。この構成によれば、ボディ領域２０の電気的応答性が第１コンタクト領域２７によって向上される。
　半導体装置１Ａは、チップ２内でゲート構造１５の底壁１５ｃに沿う領域に形成されたｐ型の第２コンタクト領域２８を含んでいてもよい。第２コンタクト領域２８は、ボディ領域２０の不純物濃度よりも高い不純物濃度を有していてもよい。
　第２コンタクト領域２８は、第１コンタクト領域２７に電気的に接続されていてもよい。この構成によれば、第２コンタクト領域２８の電気的応答性が第１コンタクト領域２７によって向上される。第２コンタクト領域２８は、ウェル領域２２を第１コンタクト領域２７に電気的に接続させていてもよい。この構成によれば、ウェル領域２２の電気的応答性が第２コンタクト領域２８によって向上される。
　半導体装置１Ａは、チップ２内で高濃度領域２４の下方の領域に形成されたｎ型の中濃度領域２５を含んでいてもよい。中濃度領域２５は、第２半導体領域７の不純物濃度よりも高く、高濃度領域２４の不純物濃度よりも低い不純物濃度を有していてもよい。
　この構成によれば、高濃度領域２４の下方の領域における抵抗値が、中濃度領域２５によって低減される。このような構成は、オン抵抗やＪＦＥＴ抵抗を削減する上で有効である。中濃度領域２５は、高濃度領域２４よりも低い不純物濃度を有しているため、ゲート構造１５の底壁１５ｃの近傍における電流密度の増加は抑制される。したがって、電界集中に起因する耐圧の低下が抑制される。
　半導体装置１Ａは、中濃度領域２５は、ゲート構造１５の底壁１５ｃの深さ位置に対して上方に位置された領域、および、前記ゲート構造１５の底壁１５ｃの深さ位置に対して下方に位置された領域を有していてもよい。
　図９は、半導体装置１Ａの製造に使用されるウエハ４５を示す概略図である。ウエハ４５は、チップ２の基材であり、ＳｉＣ単結晶を含む。ウエハ４５は、扁平な円盤状に形成されている。むろん、ウエハ４５は、扁平な直方体形状に形成されていてもよい。ウエハ４５は、一方側の第１ウエハ主面４６、他方側の第２ウエハ主面４７、ならびに、第１ウエハ主面４６および第２ウエハ主面４７を接続するウエハ側面４８を有している。
　第１ウエハ主面４６はチップ２の第１主面３に対応し、第２ウエハ主面４７はチップ２の第２主面４に対応している。第１ウエハ主面４６および第２ウエハ主面４７は、ＳｉＣ単結晶のｃ面によって形成されている。第１ウエハ主面４６はＳｉＣ単結晶のシリコン面によって形成され、第２ウエハ主面４７はＳｉＣ単結晶のカーボン面によって形成されている。ウエハ４５（第１ウエハ主面４６および第２ウエハ主面４７）は、前述のオフ方向およびオフ角を有している。
　ウエハ４５は、ウエハ側面４８においてＳｉＣ単結晶の結晶方位を示す目印４９を有している。目印４９は、オリエンテーションフラットおよびオリエンテーションノッチのいずれか一方または双方を含んでいてもよい。オリエンテーションフラットは、平面視において直線状に切り欠かれた切り欠き部からなる。オリエンテーションノッチは、平面視において第１ウエハ主面４６の中央部に向けて凹形状（たとえば先細り形状）に切り欠かれた切り欠き部からなる。
　目印４９は、ａ軸方向に延びる第１のオリエンテーションフラット、および、ｍ軸方向に延びる第２のオリエンテーションフラットのいずれか一方または双方を含んでいてもよい。目印４９は、ａ軸方向に窪んだオリエンテーションノッチ、および、ｍ軸方向に窪んだオリエンテーションノッチのいずれか一方または双方を含んでいてもよい。
　ウエハ４５は、第２ウエハ主面４７の表層部に形成されたｎ型の第１半導体領域６を含む。第１半導体領域６は、第２ウエハ主面４７に沿って延びる層状に形成され、第２ウエハ主面４７およびウエハ側面４８から露出している。第１半導体領域６は、この形態では、ＳｉＣ単結晶（半導体単結晶）を含むｎ型の半導体ウエハ（ＳｉＣウエハ）からなり、前述のオフ方向およびオフ角を有している。
　ウエハ４５は、第１ウエハ主面４６の表層部に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、第１ウエハ主面４６に沿って延びる層状に形成され、第１ウエハ主面４６およびウエハ側面４８から露出している。
　第２半導体領域７は、ＳｉＣ単結晶（半導体単結晶）を含むｎ型のエピタキシャル層（ＳｉＣエピタキシャル層）からなり、第１半導体領域６の上に積層されている。第２半導体領域７は、前述のオフ方向およびオフ角を有している。つまり、ウエハ４５は、この形態では、半導体ウエハおよびエピタキシャル層を含む積層構造を有するエピタキシャルウエハ（所謂エピウエハ）からなる。
　ウエハ４５は、複数のデバイス領域５０および複数の切断予定ライン５１を含む。たとえば、複数のデバイス領域５０および複数の切断予定ライン５１は、第１ウエハ主面４６側に形成されたアライメントマーク等によって区画されている。各デバイス領域５０は、半導体装置１Ａに対応する領域である。複数のデバイス領域５０は、平面視において四角形状にそれぞれ設定されている。
　複数のデバイス領域５０は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って行列状に設定される。複数のデバイス領域５０は、平面視において第１ウエハ主面４６の周縁から内方に間隔を空けてそれぞれ設定されている。複数の切断予定ライン５１は、複数のデバイス領域５０を区画するように第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定されている。
　図１０Ａ～図１０Ｐは、半導体装置１Ａの製法方法の一例を示す断面図である。図１０Ａ～図１０Ｐでは、図５に対応した領域の断面が示されている。まず、図１０Ａを参照して、前述のウエハ４５（図９参照）が用意される。
　次に、図１０Ｂを参照して、ベース中濃度領域５２がウエハ４５（第２半導体領域７）内において第１ウエハ主面４６の表層部において形成される。ベース中濃度領域５２は、複数の中濃度領域２５のベースである。ベース中濃度領域５２の形成工程では、イオン注入法によってｎ型不純物が第２半導体領域７に導入される。
　イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または双方であってもよい。チャネリングイオン注入工程では、第２半導体領域７の軸チャネルに沿ってｎ型不純物が第２半導体領域７内に導入される。軸チャネルは、第２半導体領域７を構成するＳｉＣ単結晶に関して原子間距離（原子間隔）が比較的広い領域（チャネル）であり、積層方向（結晶成長方向）に延びる結晶軸を構成する原子列によって取り囲まれている。
　つまり、軸チャネルは、原子列が疎である領域が積層方向に延在し、平面視において水平方向の原子列（原子間距離／原子密度）が疎である領域である。軸チャネルは、結晶軸のうち低指数結晶軸に沿う原子列によって取り囲まれた領域であることが好ましい。低指数結晶軸は、ミラー指数（ａ１、ａ２、ａ３、ｃ）に関して、「ａ１」、「ａ２」、「ａ３」および「ｃ」の絶対値がいずれも２以下（好ましくは１以下）で表現される結晶軸である。
　軸チャネルは、この形態では、ＳｉＣ単結晶のｃ軸（（０００１）軸）に沿う原子列によって取り囲まれた領域からなる。つまり、軸チャネルは、ｃ軸に沿って延び、前述のオフ方向およびオフ角を有している。換言すると、軸チャネルは、鉛直軸からオフ方向に向けてオフ角分だけ傾斜している。
　チャネリングイオン注入工程では、ｎ型不純物がチャネリング効果に起因する小角散乱を繰り返しながら第２半導体領域７の深い領域まで注入される。つまり、チャネリング注入法の場合、ＳｉＣ単結晶の原子列に対するｎ型不純物の衝突確率が低減される。したがって、チャネリングイオン注入工程は、比較的深いベース中濃度領域５２を形成する場合に有効である。
　一方、ランダムイオン注入工程では、ｎ型不純物がランダム方向に第２半導体領域７に導入される。ランダム方向は、第２半導体領域７の軸チャネル以外の方向（つまり軸チャネルに交差する方向）である。
　たとえば、ランダム方向は、鉛直方向Ｚである。ランダムイオン注入工程の場合、ＳｉＣ単結晶の原子列に対するｎ型不純物の衝突確率が高いため、ベース中濃度領域５２が比較的浅い領域に形成される。したがって、ランダムイオン注入工程は、比較的浅いベース中濃度領域５２を形成する場合に有効である。
　ベース中濃度領域５２の形成工程では、第１ウエハ主面４６に沿って水平方向に層状に延びるベース中濃度領域５２が形成される。ベース中濃度領域５２は、第１ウエハ主面４６から第２半導体領域７の底部側に間隔を空けて第２半導体領域７内に形成されてもよい。むろん、ベース中濃度領域５２は、第１ウエハ主面４６から露出してもよい。後の工程におけるｐ型不純物およびｎ型不純物の相殺等を考慮すると、ベース高濃度領域５３は第１ウエハ主面４６から間隔を空けて形成されることが好ましい。
　次に、図１０Ｃを参照して、ベース高濃度領域５３がウエハ４５（第２半導体領域７）内において第１ウエハ主面４６の表層部に形成される。ベース高濃度領域５３は、複数の高濃度領域２４のベースである。
　ベース高濃度領域５３の形成工程では、イオン注入法によってｎ型不純物が第２半導体領域７に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または双方であってもよい。ｎ型不純物はベース中濃度領域５２よりも浅い領域に導入されるため、イオン注入法はランダムイオン注入法であることが好ましい。
　ｎ型不純物は、第１ウエハ主面４６およびベース中濃度領域５２の厚さ範囲に導入される。これにより、第１ウエハ主面４６に沿って水平方向に層状に延びるベース高濃度領域５３が形成される。ベース高濃度領域５３は、第１ウエハ主面４６から第２半導体領域７の底部側に間隔を空けて第２半導体領域７内に形成されてもよい。
　むろん、ベース高濃度領域５３は、第１ウエハ主面４６から露出してもよい。後の工程におけるｐ型不純物およびｎ型不純物の相殺等を考慮すると、ベース高濃度領域５３は、第１ウエハ主面４６から第２半導体領域７の底部側に間隔を空けて形成されることが好ましい。
　次に、図１０Ｄを参照して、ベースボディ領域５４がウエハ４５（第２半導体領域７）内において第１ウエハ主面４６の表層部に形成される。ベース高濃度領域５３は、複数のボディ領域２０のベースである。ベースボディ領域５４の形成工程では、イオン注入法によってｐ型不純物が第２半導体領域７内に導入される。
　イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または双方であってもよい。ｐ型不純物はベース高濃度領域５３よりも浅い領域に導入されるため、イオン注入法はランダムイオン注入法であることが好ましい。ｐ型不純物は、この形態では、第１ウエハ主面４６およびベース高濃度領域５３の厚さ範囲に導入される。これにより、第１ウエハ主面４６に沿って水平方向に層状に延びるベースボディ領域５４が形成される。
　次に、図１０Ｅを参照して、ベースソース領域５５がウエハ４５（ベースボディ領域５４）内において第１ウエハ主面４６の表層部に形成される。ベースソース領域５５は、複数のソース領域２１のベースである。ベースソース領域５５の形成工程では、イオン注入法によってｎ型不純物がベースボディ領域５４内に導入される。
　イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または双方であってもよい。ｎ型不純物はベースボディ領域５４よりも浅い領域に導入されるため、イオン注入法はランダムイオン注入法であることが好ましい。これにより、第１ウエハ主面４６に沿って水平方向に層状に延びるベースソース領域５５が形成される。
　ベース中濃度領域５２の形成工程、ベース高濃度領域５３の形成工程、ボディ領域２０の形成工程およびベースソース領域５５の形成工程の工程順序は任意であり、適宜入れ替えて実施されてもよい。
　次に、図１０Ｆを参照して、メサ１１および複数のトレンチ１６が第１ウエハ主面４６に形成される。この工程では、まず、所定のレイアウトを有する第１マスク５６が第１ウエハ主面４６の上に形成される。第１マスク５６は、無機マスク（たとえば酸化シリコン膜）であってもよいし、有機マスク（レジストマスク）であってもよい。第１マスク５６は、第２面部９および複数のトレンチ１６を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、ウエハ４５の不要な部分が第１マスク５６を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。
　これにより、第１面部８、第２面部９、第１～第４接続面部１０Ａ～１０Ｄおよび複数のトレンチ１６が形成される。また、ベース高濃度領域５３、ベースボディ領域５４およびベースソース領域５５が複数のトレンチ１６によって分離され、複数のボディ領域２０、複数のソース領域２１および複数の高濃度領域２４が形成される。
　この工程では、複数のトレンチ１６が第１ウエハ主面４６に対してほぼ垂直に形成される。つまり、複数のトレンチ１６の第１側壁１５ａおよび第２側壁１５ｂは、８７°以上９３°以下の傾斜角度を有している。また、複数のトレンチ１６の底壁１５ｃは、水平方向に沿って平坦に形成される。平坦面からなる底壁１５ｃを有するトレンチ１６によれば、底壁１５ｃを介する不純物の導入精度が向上される。第１マスク５６は、この工程後、除去される。
　次に、図１０Ｇを参照して、複数のウェル領域２２がウエハ４５（第２半導体領域７）内において複数のトレンチ１６の底壁１５ｃに沿う領域に形成される。この工程では、まず、所定のレイアウトを有する第２マスク５７が第１ウエハ主面４６の上に形成される。第２マスク５７は、無機マスク（たとえば酸化シリコン膜）であってもよいし、有機マスク（レジストマスク）であってもよい。
　第２マスク５７は、複数のウェル領域２２を形成すべき領域（つまり複数のトレンチ１６）を露出させ、それら以外の領域を被覆している。次に、第２マスク５７を介するイオン注入法によってｐ型不純物が複数のトレンチ１６の底壁１５ｃを介して第２半導体領域７内に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または双方であってもよい。
　イオン注入法はランダムイオン注入法であり、ｐ型不純物は第１ウエハ主面４６に対してほぼ垂直な注入角度でウエハ４５内に導入されることが好ましい。イオン注入法は、垂直イオン注入法であり、斜めイオン注入法ではないことが好ましい。この工程によれば、トレンチ１６の第１側壁１５ａおよび第２側壁１５ｂを介するウエハ４５内へのｐ型不純物の導入が抑制される。
　ランダムイオン注入工程では、ｐ型不純物が第２半導体領域７（ベース中濃度領域５２）の目的深さ位置に一段注入されてもよい。ｐ型不純物は、第２半導体領域７（ベース中濃度領域５２）の異なる目的深さ位置に異なる注入エネルギで多段注入されてもよい。ｐ型不純物の注入工程は、一段注入工程および多段注入工程のいずれの場合においても、第２半導体領域７（ベース中濃度領域５２）の同一の目的深さ位置に対してｐ型不純物を複数回注入する工程を含んでいてもよい。
　多段注入工程におけるｐ型不純物の注入段数（目的深さ位置の個数）は、ウェル領域２２の厚さに応じて適宜調節される。注入段数は、２段、３段、４段、５段、６段、７段、８段、９段または１０段であってもよい。注入段数は、２段以上５段以下であることが好ましい。多段注入工程の場合、ｐ型不純物の注入箇所が重複するように異なる目的深さ位置に対してｐ型不純物が注入される。
　多段注入工程では、注入箇所が深くなるに従って、第２半導体領域７（ベース中濃度領域５２）に対するｐ型不純物のドーズ量（不純物濃度）が大きくなるように調節されてもよい。また、多段注入工程では、注入箇所が深くなるに従って、第２半導体領域７（ベース中濃度領域５２）に対するｐ型不純物の注入エネルギが大きくなるように調節されてもよい。
　これにより、厚さ方向に沿って多段階的に漸増減する複数の第１膨出部２２ｃを有する複数のウェル領域２２が複数のトレンチ１６の底壁１５ｃに沿う領域にそれぞれ形成される。また、ベース中濃度領域５２が複数のウェル領域２２によって分離され、複数の中濃度領域２５が形成される。
　次に、図１０Ｈを参照して、複数の高濃度ウェル領域２３が複数のウェル領域２２内において複数のトレンチ１６の底壁１５ｃに沿う領域に形成される。この工程では、前述の第２マスク５７を介するイオン注入法によってｐ型不純物が複数のトレンチ１６の底壁１５ｃを介してウエハ４５内に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または双方であってもよい。
　イオン注入法はランダムイオン注入法であり、ｐ型不純物は第１ウエハ主面４６に対してほぼ垂直な注入角度でウエハ４５内に導入されることが好ましい。イオン注入法は、垂直イオン注入法であり、斜めイオン注入法ではないことが好ましい。この工程によれば、トレンチ１６の第１側壁１５ａおよび第２側壁１５ｂを介する第２半導体領域７内へのｐ型不純物の導入が抑制される。
　これにより、複数の高濃度ウェル領域２３が複数のウェル領域２２内にそれぞれ形成される。この工程では、ウェル領域２２の形成工程に係る第２マスク５７が利用される。むろん、複数の高濃度ウェル領域２３は、第２マスク５７とは異なるマスクを利用して形成されてもよい。第２マスク５７は、その後、除去される。
　次に、図１０Ｉを参照して、複数の第１コンタクト領域２７および複数の第２コンタクト領域２８が、ウエハ４５（第２半導体領域７）内において複数のトレンチ１６に沿う領域に形成される。この工程では、まず、所定のレイアウトを有する第３マスク５８が第１ウエハ主面４６の上に形成される。
　第３マスク５８は、無機マスク（たとえば酸化シリコン膜）であってもよいし、有機マスク（レジストマスク）であってもよい。第３マスク５８は、複数の第１コンタクト領域２７および複数の第２コンタクト領域２８を形成すべき領域を露出させ、それら以外の領域を被覆している。つまり、第３マスク５８は、第１ウエハ主面４６の一部および複数のトレンチ１６の一部を選択的に露出させている。
　次に、第３マスク５８を介するイオン注入法によってｐ型不純物が第１ウエハ主面４６および複数のトレンチ１６を介してウエハ４５内に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または双方であってもよい。
　この形態では、イオン注入法は、ランダムイオン注入法である。ランダムイオン注入法は、垂直イオン注入法であってもよい。この場合、ｐ型不純物は第１ウエハ主面４６に対してほぼ垂直な注入角度でウエハ４５内に導入される。
　ランダムイオン注入法は、斜めイオン注入法であってもよい。この場合、ｐ型不純物は第１ウエハ主面４６に対して斜め傾斜した注入角度でウエハ４５内に導入される。注入角度は、０°よりも大きく１０°以下であってもよい。これにより、複数の第１コンタクト領域２７および複数の第２コンタクト領域２８が第２半導体領域７内にそれぞれ形成される。第３マスク５８は、その後、除去される。
　次に、図１０Ｊを参照して、ベース絶縁膜５９が第１ウエハ主面４６に形成される。ベース絶縁膜５９は、複数の絶縁膜１７および主面絶縁膜３０のベースとなる。ベース絶縁膜５９は、第１ウエハ主面４６および複数のトレンチ１６の壁面に沿って膜状に形成される。ベース絶縁膜５９は、ＣＶＤ法および酸化処理法（たとえば熱酸化処理法）のいずれか一方または双方によって形成されてもよい。
　次に、図１０Ｋを参照して、第１ベース電極膜６０がベース絶縁膜５９の上に形成される。第１ベース電極膜６０は、複数の埋設電極１８のベースとなる。第１ベース電極膜６０は、ベース絶縁膜５９を挟んで第１ウエハ主面４６を被覆する部分、および、ベース絶縁膜５９を挟んで複数のトレンチ１６に埋設された部分を有している。ベース絶縁膜５９は、ＣＶＤ法によって形成されてもよい。
　次に、図１０Ｌを参照して、第１ベース電極膜６０の不要な部分がエッチング法によってベース絶縁膜５９が露出するまで除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。これにより、複数の埋設電極１８が形成される。また、複数のゲート構造１５が形成される。
　次に、図１０Ｍを参照して、層間膜３１が第１ウエハ主面４６の上に形成される。層間膜３１は、第１面部８、第２面部９、第１～第４接続面部１０Ａ～１０Ｄおよび複数のゲート構造１５を一括して膜状に被覆する。層間膜３１は、ＣＶＤ法によって形成されてもよい。
　次に、図１０Ｎを参照して、所定のレイアウトを有する第４マスク６１が層間膜３１の上に形成される。第４マスク６１は、有機マスク（レジストマスク）であってもよい。第４マスク６１は、複数のソース開口３２および複数のゲート開口３３を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、層間膜３１の不要な部分が第４マスク６１を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。
　次に、ベース絶縁膜５９の不要な部分が第４マスク６１を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。
　ベース絶縁膜５９の不要な部分は、層間膜３１と同時に除去されてもよい。これにより、複数のソース開口３２および複数のゲート開口３３が層間膜３１に形成される。また、ベース絶縁膜５９が、絶縁膜１７および主面絶縁膜３０に分割される。第４マスク６１は、その後、除去される。
　次に、図１０Ｏを参照して、第２ベース電極膜６２が層間膜３１の上に形成される。第２ベース電極膜６２は、ソース電極３５、ゲート電極４０およびゲート配線４１のベースである。第２ベース電極膜６２は、下電極膜３６および主電極膜３７を含む積層構造を有している。下電極膜３６は、第１電極膜３８および第２電極膜３９を含む積層構造を有している。
　第１電極膜３８は、スパッタ法および蒸着法のいずれか一方または双方によって形成されてもよい。第１電極膜３８は、第１ウエハ主面４６、層間膜３１、複数のソース開口３２の壁面および複数のゲート開口３３の壁面に沿って膜状に形成される。
　第２電極膜３９は、スパッタ法および蒸着法のいずれか一方または双方によって形成されてもよい。第２電極膜３９は、第１電極膜３８の上に積層され、第１ウエハ主面４６、層間膜３１、複数のソース開口３２の壁面および複数のゲート開口３３の壁面に沿って膜状に形成される。
　主電極膜３７は、下電極膜３６の上に形成される。主電極膜３７は、スパッタ法および蒸着法のいずれか一方または双方によって形成されてもよい。主電極膜３７は、下電極膜３６の上に積層され、第１ウエハ主面４６、層間膜３１、複数のソース開口３２の壁面および複数のゲート開口３３の壁面に沿って膜状に形成される。
　次に、第２ベース電極膜６２がソース電極３５、ゲート電極４０およびゲート配線４１に分割される。この工程では、所定のレイアウトを有するマスク（図示せず）が主電極膜３７の上に形成される。マスク（図示せず）は、ソース電極３５、ゲート電極４０およびゲート配線４１を形成すべき領域を被覆し、これら以外の領域を露出させている。
　次に、マスク（図示せず）を介するエッチング法によって主電極膜３７の不要な部分が除去される。主電極膜３７の不要な部分は、下電極膜３６が露出するまで除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。マスク（図示せず）は、主電極膜３７のエッチング工程後、除去される。
　次に、主電極膜３７をマスクとするエッチング法によって下電極膜３６の不要な部分が除去される。下電極膜３６の不要な部分は、層間膜３１が露出するまで除去される。下電極膜３６の除去工程は、エッチング法によって第２電極膜３９を除去する工程、および、エッチング法によって第１電極膜３８を除去する工程を含む。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。
　これにより、ソース電極３５、ゲート電極４０およびゲート配線４１が形成される。むろん、下電極膜３６の不要な部分は、主電極膜３７のエッチング工程に係るマスク（図示せず）を介するエッチング法によって除去されてもよい。
　次に、図１０Ｐを参照して、第２ウエハ主面４７の上にドレイン電極４２が形成される。ドレイン電極４２は、スパッタ法および蒸着法のいずれか一方または双方によって形成されてもよい。その後、切断予定ライン５１（図９参照）に沿ってウエハ４５が切断され、複数の半導体装置１Ａが切り出される。以上を含む工程を経て、半導体装置１Ａが製造される。
　図１１は、第２形態に係る半導体装置１Ｂの一要部を示す断面図である。図１１を参照して、半導体装置１Ｂは、スーパージャンクション構造を形成するコラム領域としてそれぞれ形成された複数のウェル領域２２を含む。複数のウェル領域２２は、半導体装置１Ａの場合と同様、断面視において厚さ方向に延びる柱状に形成されている。
　半導体装置１Ｂは、チップ２（第２半導体領域７）内に形成されたｎ型の複数の中間ドリフト領域６４を含む。複数の中間ドリフト領域６４は、第２半導体領域７内において複数のウェル領域２２の間に区画された領域からそれぞれなる。つまり、複数の中間ドリフト領域６４は、この形態では、第２半導体領域７の一部、高濃度領域２４および中濃度領域２５をそれぞれ含む。
　複数の中間ドリフト領域６４は、第１方向Ｘに複数のウェル領域２２と交互に配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の中間ドリフト領域６４は、複数のウェル領域２２に沿って第２方向Ｙに延びるストライプ状に形成されている。また、複数の中間ドリフト領域６４の延在方向は、ＳｉＣ単結晶のオフ方向に一致している。複数の中間ドリフト領域６４は、断面視において厚さ方向に延びる柱状に形成され、複数のボディ領域２０に１対１の対応関係で対向している。
　複数の中間ドリフト領域６４は、複数のゲート構造１５の下方の厚さ範囲において複数のウェル領域２２と共にチャージバランスを有する複数のｐｎ接合部を形成している。チャージバランスを有する状態は、互いに隣り合う複数のウェル領域２２に関して、一方のｐｎ接合部から拡がる空乏層、および、他方のｐｎ接合部から拡がる空乏層が、複数の中間ドリフト領域６４内で接続される状態を意味する。
　以上、半導体装置１Ｂは、チップ２（第２半導体領域７）内において複数のウェル領域２２の間に区画されたｎ型の中間ドリフト領域６４を含む。中間ドリフト領域６４は、第２半導体領域７内において複数のウェル領域２２の間の領域に区画されている。
　中間ドリフト領域６４は、複数のウェル領域２２とスーパージャンクション構造を構成している。この構成によれば、スーパージャンクション型の半導体装置１Ｂが提供される。チップ２がＳｉＣを含む場合、スーパージャンクション型のＳｉＣ半導体装置が提供される。
　図１２は、第３形態に係る半導体装置１Ｃの一要部を示す平面図である。図１３は、図１２に示すXIII-XIII線に沿う断面図である。図１４は、図１２に示すXIV-XIV線に沿う断面図である。図１５は、図１３に示すソース構造６５を含む領域の拡大断面図である。図１６は、図１４に示すソース構造６５を含む領域の拡大断面図である。
　半導体装置１Ｃは、第１主面３（第１面部８）に形成されたトレンチ型（トレンチ電極型）の複数のソース構造６５を含む点において、半導体装置１Ａの構成と異なる。ソース構造６５は、「トレンチソース構造」、「第２トレンチ構造」等と称されてもよい。複数のソース構造６５には、ソース電位が付与される。
　半導体装置１Ｃではゲート構造１５に対する他の構成のレイアウトが半導体装置１Ａの場合と同様であるため、以下では、ソース構造６５に対する他の構成の形態が主に説明される。ゲート構造１５に対する他の構成の説明は、特に明示されない限り省略される。省略された説明については、半導体装置１Ａにおいてなされた説明が適用される。
　図１２～図１６を参照して、複数のソース構造６５は、第１方向Ｘに複数のゲート構造１５に隣り合うように形成されている。具体的には、複数のソース構造６５は、隣り合う複数のゲート構造１５の間の領域にそれぞれ配置され、第１方向Ｘに複数のゲート構造１５に対向している。複数のソース構造６５は、第１方向Ｘに複数のゲート構造１５と交互に配列されている。
　複数のソース構造６５は、第１面部８の周縁（第１～第４接続面部１０Ａ～１０Ｄ）から内方に間隔を空けて第１面部８に形成されていてもよい。複数のソース構造６５は、第１面部８の周縁を貫通し、第１～第４接続面部１０Ａ～１０Ｄから露出していてもよい。
　複数のソース構造６５は、第２半導体領域７の底部から第１主面３側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第１半導体領域６に対向している。複数のソース構造６５は、第１主面３（第１面部８）に対してほぼ垂直に形成されている。
　複数のソース構造６５は、断面視において第１方向Ｘの一方側（第３側面５Ｃ側）の第１側壁６５ａ、第１方向Ｘの他方側（第４側面５Ｄ側）の第２側壁６５ｂ、ならびに、第１側壁６５ａおよび第２側壁６５ｂを接続する底壁６５ｃをそれぞれ有している。
　第１側壁６５ａおよび第２側壁６５ｂは、ＳｉＣ単結晶のａ面（（１１－２０）面）によってそれぞれ形成されている。むろん、第１側壁６５ａおよび第２側壁６５ｂは、ソース構造６５の延在方向に応じてＳｉＣ単結晶のｍ面（（１－１００）面）によってそれぞれ形成されていてもよい。第１側壁６５ａおよび第２側壁６５ｂは、第１主面３に対してほぼ垂直に形成されている。
　鉛直線を基準とする第１側壁６５ａ（第２側壁６５ｂ）の傾斜角度（絶対値）は、８５°以上９５°以下であってもよい。第１側壁６５ａ（第２側壁６５ｂ）の傾斜角度は、８５°以上８７．５°以下、８７．５°以上９０°以下、９０°以上９２．５°以下、および、９２．５°以上９５°以下のうちの少なくとも１つの範囲に属する値を有していてもよい。第１側壁６５ａ（第２側壁６５ｂ）の傾斜角度は、８７°以上９３°以下であることが好ましい。
　底壁６５ｃは、ＳｉＣ単結晶のｃ面（Ｓｉ面）によって形成されている。底壁６５ｃは、水平方向に沿ってほぼ平坦に延びていることが好ましい。むろん、底壁６５ｃは、第２主面４側に向けて円弧状に湾曲していてもよい。
　ソース構造６５の幅は、ゲート構造１５の幅とほぼ等しくてもよい。ソース構造６５の幅は、ゲート構造１５の幅よりも大きくてもよいし、ゲート構造１５の幅未満であってもよい。ソース構造６５は、０．１μｍ以上１．５μｍ以下の幅を有していてもよい。
　ソース構造６５の幅は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、および、１．２５μｍ以上１．５μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。ソース構造６５の幅は、０．２５μｍ以上０．７５μｍ以下であることが好ましい。
　ソース構造６５の深さは、第２面部９の深さとほぼ等しくてもよい。ソース構造６５の深さは、第２面部９の深さよりも大きくてもよいし、第２面部９の深さ未満であってもよい。ソース構造６５の深さは、ゲート構造１５の深さとほぼ等しくてもよい。ソース構造６５の深さは、ゲート構造１５の深さよりも大きくてもよいし、ゲート構造１５の深さ未満であってもよい。
　ソース構造６５の深さは、０．１μｍ以上３μｍ以下であってもよい。ソース構造６５の深さは、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、および、２．５μｍ以上３μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。ソース構造６５の深さは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　複数のソース構造６５は、第２トレンチ６６、第２絶縁膜６７および第２埋設電極６８をそれぞれ含む。第２トレンチ６６は、第１主面３に形成され、ソース構造６５の壁面（第１側壁６５ａ、第２側壁６５ｂおよび底壁６５ｃ）を区画している。
　第２絶縁膜６７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２絶縁膜６７は、絶縁膜１７と同種の絶縁材料を含むことが好ましい。第２絶縁膜６７は、この形態では、酸化シリコン膜からなる単層構造を有している。第２絶縁膜６７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　第２絶縁膜６７は、第２トレンチ６６の壁面を膜状に被覆している。第２絶縁膜６７は、第１主面３から底壁６５ｃ側に間隔を空けて第１側壁６５ａおよび第２側壁６５ｂを被覆している。つまり、第２絶縁膜６７は、第２トレンチ６６の開口端から第１側壁６５ａの一部および第２側壁６５ｂの一部を露出させている。
　第２絶縁膜６７は、第１膜部、第２膜部および第３膜部を含む。第１膜部は、第２トレンチ６６の第１側壁６５ａを膜状に被覆している。第２膜部は、第２トレンチ６６の第２側壁６５ｂを膜状に被覆している。第３膜部は、第２トレンチ６６の底壁６５ｃを膜状に被覆し、第１膜部および第２膜部に連なっている。
　第２膜部は、第１膜部の厚さとほぼ等しい厚さを有している。第３膜部は、第１膜部の厚さおよび第２膜部の厚さよりも大きい厚さを有している。第３膜部の厚さは、第１膜部の厚さおよび第２膜部の厚さとほぼ等しくてもよい。
　第２絶縁膜６７の第１膜部は、絶縁膜１７の第１膜部とほぼ等しい厚さを有していてもよい。第２絶縁膜６７の第２膜部は、絶縁膜１７の第２膜部とほぼ等しい厚さを有していてもよい。第２絶縁膜６７の第３膜部は、絶縁膜１７の第３膜部とほぼ等しい厚さを有していてもよい。
　第２絶縁膜６７は、１０ｎｍ以上１５０ｎｍ以下の厚さを有していてもよい。第２絶縁膜６７の厚さは、１０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上５０ｎｍ以下、５０ｎｍ以上７５ｎｍ以下、７５ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１２５ｎｍ以下、および、１２５ｎｍ以上１５０ｎｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　第２埋設電極６８は、ｐ型の導電性ポリシリコンおよびｎ型の導電性ポリシリコンのいずれか一方または双方を含んでいてもよい。第２埋設電極６８は、第２絶縁膜６７を挟んで第２トレンチ６６に埋設されている。第２埋設電極６８は、第２トレンチ６６から露出した電極面を有している。
　第２埋設電極６８の電極面は、第１主面３の高さ位置に対して第２トレンチ６６の底壁６５ｃ側に位置されている。第２埋設電極６８の電極面は、埋設電極１８の電極面の高さ位置よりも底壁６５ｃ側に位置されていてもよい。
　むろん、第２埋設電極６８の電極面の高さ位置は、埋設電極１８の電極面の高さ位置とほぼ等しくてもよい。第２埋設電極６８の電極面は、内方部において底壁１５ｃ側に向けて先細り形状に窪んだリセスを有している。リセスの底部は、第２トレンチ６６の中間部の深さ位置に対して第１主面３側に位置されていることが好ましい。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、第１主面３（第１面部８）の表層部において複数のゲート構造１５に沿う領域に形成された複数のボディ領域２０を含む。複数のボディ領域２０は、この形態では、複数のゲート構造１５および複数のソース構造６５の間の領域にそれぞれ形成され、複数のゲート構造１５および複数のソース構造６５に沿って帯状にそれぞれ延びている。
　以下、１つのボディ領域２０の構成が説明される。ボディ領域２０は、この形態では、断面視において第１方向Ｘに延びる層状に形成され、ゲート構造１５およびソース構造６５に接続されている。ボディ領域２０は、ソース構造６５側において第２絶縁膜６７を挟んで第２埋設電極６８に対向している。
　ボディ領域２０は、ソース構造６５の底壁６５ｃの深さ位置に対して第１主面３側の領域に形成されている。ボディ領域２０は、ソース構造６５の中間部の深さ位置に対してソース構造６５の底壁６５ｃ側に位置された底部を有している。
　つまり、ボディ領域２０の底部は、ソース構造６５の底壁６５ｃおよびソース構造６５の中間部の間の領域に位置されている。換言すると、ボディ領域２０の底部およびソース構造６５の底壁６５ｃの間の距離は、ボディ領域２０の厚さ（深さ）未満である。ボディ領域２０の底部は、第２埋設電極６８のリセスの底部に対して底壁６５ｃ側に位置されている。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、複数のボディ領域２０に対して第１主面３側の領域に形成された複数のソース領域２１を含む。複数のソース領域２１は、この形態では、複数のゲート構造１５および複数のソース構造６５の間の領域にそれぞれ形成され、複数のゲート構造１５および複数のソース構造６５に沿って帯状にそれぞれ延びている。
　以下、１つのソース領域２１の構成が説明される。ソース領域２１は、ボディ領域２０の底部から第１主面３側に間隔を空けて形成されている。ソース領域２１は、この形態では、断面視において第１方向Ｘに延びる層状に形成され、ゲート構造１５およびソース構造６５に接続されている。複数のソース領域２１は、ソース構造６５側において第２絶縁膜６７を挟んで第２埋設電極６８に対向している。
　ソース領域２１は、第２埋設電極６８の電極面の高さ位置に対して第２トレンチ６６の底壁６５ｃ側に位置された底部、および、第２埋設電極６８の電極面の高さ位置に対して第１主面３側に位置された表層部を有している。つまり、ソース領域２１は、第２絶縁膜６７を挟んで第２埋設電極６８に対向する部分（底部）、および、第２絶縁膜６７を挟んで第２埋設電極６８に対向しない部分（表層部）を有している。
　ソース領域２１の底部は、第２埋設電極６８のリセスの底部の深さ位置に対してボディ領域２０の底部側に位置されていることが好ましい。むろん、ソース領域２１の底部は、リセスの底部の深さ位置に対して第１主面３側に位置されていてもよい。ソース領域２１の表層部は、ソース構造６５の第１側壁６５ａの上端部または第２側壁６５ｂの上端部から露出している。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、チップ２（第２半導体領域７）内に形成された複数のウェル領域２２を含む。複数のウェル領域２２に係る説明は、半導体装置１Ａの場合と同様であるので省略される。
　半導体装置１Ｃは、チップ２（第２半導体領域７）内において複数のソース構造６５の底壁６５ｃに沿う領域にそれぞれ形成されたｐ型の複数の第２ウェル領域７２を含む。複数の第２ウェル領域７２は、複数のウェル領域２２と同様の態様で形成され、複数のウェル領域２２のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有している。
　複数の第２ウェル領域７２は、複数のウェル領域２２から第１方向Ｘに間隔を空けて複数のソース構造６５の底壁６５ｃに沿う領域にそれぞれ形成されている。複数の第２ウェル領域７２は、複数のソース構造６５に対して１対１の対応関係でそれぞれ形成されている。
　複数の第２ウェル領域７２は、平面視において複数のソース構造６５に沿って延びる帯状にそれぞれ形成され、対応する第２絶縁膜６７を挟んで対応する第２埋設電極６８に対向している。むろん、複数の第２ウェル領域７２が、１つのソース構造６５に対して１対多の対応関係で形成されていてもよい。この場合、複数の第２ウェル領域７２は、第２方向Ｙに間隔を空けて形成される。
　以下、１つの第２ウェル領域７２の構成が説明される。第２ウェル領域７２は、平面視においてソース構造６５よりも幅広にそれぞれ形成されている。第２ウェル領域７２は、断面視において第２半導体領域７の厚さ方向（鉛直方向Ｚ）に延びる柱状に形成されている。
　第２ウェル領域７２は、第２半導体領域７の底部から第１面部８側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第１半導体領域６に対向している。むろん、第２ウェル領域７２は、第２半導体領域７の底部を横切るように形成され、第１半導体領域６内に位置された底部を有していてもよい。第２ウェル領域７２は、第２半導体領域７とｐｎ接合部を形成している。
　第２ウェル領域７２は、この形態では、ボディ領域２０の厚さ（深さ）よりも大きい厚さ（深さ）を有している。第２ウェル領域７２の厚さは、ソース構造６５の底壁６５ｃを基準とした第２ウェル領域７２の鉛直方向Ｚの厚さである。第２ウェル領域７２の厚さは、この形態では、ソース構造６５の深さよりも大きい。
　むろん、第２ウェル領域７２の厚さは、ソース構造６５の深さ未満であってもよい。この場合、第２ウェル領域７２の厚さは、ボディ領域２０の厚さ未満であってもよい。第２ウェル領域７２の厚さは、ウェル領域２２の厚さとほぼ等しいことが好ましい。むろん、第２ウェル領域７２の厚さは、ウェル領域２２の厚さよりも大きくてもよいし、ウェル領域２２の厚さ未満であってもよい。
　第２ウェル領域７２は、ソース構造６５の底壁６５ｃの角部に沿う上端部を有している。第２ウェル領域７２は、上端部において第１側壁６５ａ側の第１延部７２ａおよび第２側壁６５ｂ側の第２延部７２ｂをそれぞれ有している（図１５参照）。
　第１延部７２ａは、ソース構造６５の直下の領域から第１側壁６５ａの下端部に引き出されている。第１延部７２ａは、ボディ領域２０の底部からソース構造６５の底壁６５ｃ側に間隔を空けて形成されている。第１延部７２ａは、この形態では、水平方向に第２絶縁膜６７を挟んで第２埋設電極６８に対向している。
　むろん、第１延部７２ａは、第２埋設電極６８の下端部の深さ位置に対して第２トレンチ６６の底壁６５ｃ側に形成され、水平方向に第２絶縁膜６７（第３膜部）のみに対向していてもよい。第１延部７２ａは、断面視において第１主面３（ボディ領域２０の底部側）に向かう先細り形状に形成されている。
　第２延部７２ｂは、ソース構造６５の直下の領域から第２側壁６５ｂの下端部に引き出され、ソース構造６５を挟んで第１延部７２ａに対向している。第２延部７２ｂは、ボディ領域２０の底部からソース構造６５の底壁６５ｃ側に間隔を空けて形成されている。第２延部７２ｂは、この形態では、水平方向に第２絶縁膜６７を挟んで第２埋設電極６８に対向している。
　むろん、第２延部７２ｂは、第２埋設電極６８の下端部の深さ位置に対して第２トレンチ６６の底壁６５ｃ側に形成され、水平方向に第２絶縁膜６７（第３膜部）のみに対向していてもよい。第２延部７２ｂは、断面視において第１主面３（ボディ領域２０の底部側）に向かう先細り形状に形成されている。
　第２ウェル領域７２は、１つまたは複数（この形態では複数）の第３膨出部７２ｃを有している。添付図面では、４つの第３膨出部７２ｃを有する第２ウェル領域７２が例示されている。複数の第３膨出部７２ｃは、第２ウェル領域７２の水平方向（第１方向Ｘ）の幅が厚さ方向に漸増減する部分によってそれぞれ形成され、ソース構造６５の底壁６５ｃから第２半導体領域７の底部に向けて多段階的に形成されている。
　複数の第３膨出部７２ｃは、ソース構造６５の直下の領域からソース構造６５の両サイドに弧状（円弧状）に張り出している。第２ウェル領域７２が単一の第３膨出部７２ｃを有する場合、単一の第３膨出部７２ｃは第２ウェル領域７２の中間部においてソース構造６５の両サイドに弧状（円弧状）に張り出すように形成されてもよい。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、複数のウェル領域２２内にそれぞれ形成された複数の高濃度ウェル領域２３を含む。複数の高濃度ウェル領域２３に係る説明は、半導体装置１Ａの場合と同様であるので省略される。
　半導体装置１Ｃは、複数の第２ウェル領域７２内にそれぞれ形成されたｐ型の複数の第２高濃度ウェル領域７３を含む。複数の第２高濃度ウェル領域７３は、複数の高濃度ウェル領域２３と同様の態様で形成され、複数の高濃度ウェル領域２３のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有している。
　複数の第２高濃度ウェル領域７３は、対応する第２ウェル領域７２に対して１対１の対応関係でそれぞれ形成されている。複数の第２高濃度ウェル領域７３は、対応するソース構造６５の底壁６５ｃに沿う領域にそれぞれ形成されている。複数の第２高濃度ウェル領域７３は、平面視において対応するソース構造６５（第２ウェル領域７２）に沿って延びる帯状にそれぞれ形成され、対応する第２絶縁膜６７を挟んで対応する第２埋設電極６８に対向している。
　むろん、複数の第２高濃度ウェル領域７３が、１つの第２ウェル領域７２に対して１対多の対応関係で形成されていてもよい。この場合、複数の第２高濃度ウェル領域７３は、１つの第２ウェル領域７２内において第２方向Ｙに間隔を空けて形成される。
　以下、１つの第２高濃度ウェル領域７３の構成が説明される。第２高濃度ウェル領域７３は、第２ウェル領域７２の底部からソース構造６５の底壁６５ｃ側に間隔を空けて形成されている。第２高濃度ウェル領域７３は、第２ウェル領域７２の中間部の深さ位置に対してソース構造６５の底壁６５ｃ側に位置された底部を有していることが好ましい。
　第２高濃度ウェル領域７３の底部は、ｐ型不純物濃度が第２ウェル領域７２の底部側に向けて漸減する濃度遷移部によって定義される。むろん、第２高濃度ウェル領域７３の底部は、第２ウェル領域７２の中間部の深さ位置に対して第２ウェル領域７２の底部側に位置されていてもよい。第２高濃度ウェル領域７３の底部は、この形態では、高濃度ウェル領域２３の底部の深さ位置とほぼ等しい深さ位置に形成されている。
　第２高濃度ウェル領域７３は、第２ウェル領域７２よりも幅狭に形成されている。第２高濃度ウェル領域７３は、この形態では、ソース構造６５よりも幅狭に形成されている。むろん、第２高濃度ウェル領域７３は、ソース構造６５よりも幅広に形成され、ソース構造６５の両サイドに張り出していてもよい。
　第２高濃度ウェル領域７３の幅は、この形態では、高濃度ウェル領域２３の幅とほぼ等しい。むろん、第２高濃度ウェル領域７３の幅は、高濃度ウェル領域２３の幅よりも大きくてもよいし、高濃度ウェル領域２３の幅よりも小さくてもよい。
　第２高濃度ウェル領域７３は、ソース構造６５の深さ未満の厚さ（深さ）を有している。第２高濃度ウェル領域７３の厚さは、ソース構造６５の底壁６５ｃを基準とした第２高濃度ウェル領域７３の鉛直方向Ｚの厚さである。第２高濃度ウェル領域７３の厚さは、ボディ領域２０の厚さ未満である。むろん、第２高濃度ウェル領域７３の厚さは、ボディ領域２０の厚さよりも大きくてもよいし、ソース構造６５の深さよりも大きくてもよい。
　第２高濃度ウェル領域７３の厚さは、高濃度ウェル領域２３の厚さとほぼ等しいことが好ましい。むろん、第２ウェル領域７２の厚さは、高濃度ウェル領域２３の厚さよりも大きくてもよいし、高濃度ウェル領域２３の厚さ未満であってもよい。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、チップ２（第２半導体領域７）内において複数のボディ領域２０の下方の領域にそれぞれ形成された複数の高濃度領域２４を含む。複数の高濃度領域２４は、この形態では、複数のゲート構造１５および複数のソース構造６５の間の領域にそれぞれ形成されている。
　複数の高濃度領域２４は、複数のソース構造６５に関して、複数のソース構造６５の底壁６５ｃおよび複数のボディ領域２０の底部の間の厚さ範囲にそれぞれ形成されている。複数の高濃度領域２４は、平面視において複数のゲート構造１５および複数のソース構造６５に沿って帯状にそれぞれ延びている。
　以下、１つの高濃度領域２４の構成が説明される。高濃度領域２４は、この形態では、断面視において第１方向Ｘに延びる層状に形成され、ゲート構造１５およびソース構造６５の双方に接続されている。高濃度領域２４は、ソース構造６５側において第２絶縁膜６７を挟んで第２埋設電極６８に対向している。
　高濃度領域２４は、ソース構造６５の底壁６５ｃの深さ位置に対して第１主面３側に位置された底部を有している。つまり、高濃度領域２４は、ソース構造６５の底壁６５ｃの深さ位置から第１主面３側に間隔を空けて形成されている。
　高濃度領域２４は、ボディ領域２０および第２ウェル領域７２の間の厚さ範囲に形成され、第２ウェル領域７２をボディ領域２０から切り離している。つまり、高濃度領域２４は、ソース構造６５の側壁（第１側壁６５ａまたは第２側壁６５ｂ）に沿う部分においてｐ型不純物濃度の増加を抑制している。むろん、高濃度領域２４の底部は、ソース構造６５の底壁６５ｃに対して第２半導体領域７の底部側に位置されていてもよい。
　半導体装置１Ｃは、半導体装置１Ａと同様、チップ２（第２半導体領域７）内において複数の高濃度領域２４の下方の領域にそれぞれ形成されたｎ型の複数の中濃度領域２５を含む。複数の中濃度領域２５は、この形態では、複数のゲート構造１５および複数のソース構造６５の間の領域にそれぞれ形成されている。
　複数の中濃度領域２５は、第２半導体領域７の底部および複数の高濃度領域２４の底部の間の厚さ範囲にそれぞれ形成されている。複数の中濃度領域２５は、複数のウェル領域２２および複数の第２ウェル領域７２の間の領域に介在された部分をそれぞれ有している。複数の中濃度領域２５は、この形態では、複数のゲート構造１５および複数のソース構造６５の間の領域に介在された部分をそれぞれ有している。
　複数の中濃度領域２５は、平面視において複数のゲート構造１５および複数のソース構造６５に沿って帯状にそれぞれ延びている。複数の中濃度領域２５は、隣り合うウェル領域２２および第２ウェル領域７２のいずれか一方または双方（この形態では双方）に接続されている。
　以下、１つの中濃度領域２５の構成が説明される。中濃度領域２５は、第２半導体領域７の底部から第１主面３側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第１半導体領域６に対向している。
　中濃度領域２５は、ソース構造６５の底壁６５ｃの深さ位置に対して上方に位置された上端部を有している。中濃度領域２５の上端部は、ゲート構造１５およびソース構造６５の間の領域に位置されている。中濃度領域２５の上端部は、第２ウェル領域７２の上端部（第１延部７２ａまたは第２延部７２ｂ）を挟んでソース構造６５に対向している。中濃度領域２５の上端部は、ソース構造６５に接続された部分を有していてもよい。
　中濃度領域２５は、ソース構造６５の底壁６５ｃの深さ位置に対して下方に位置された底部を有している。具体的には、中濃度領域２５の底部は、第２ウェル領域７２の底部から第１主面３側に間隔を空けて形成されている。中濃度領域２５の底部は、第２高濃度ウェル領域７３の底部よりも第２ウェル領域７２の底部側に位置されていることが好ましい。
　中濃度領域２５の底部は、第２ウェル領域７２の中間部よりも第２半導体領域７の底部側に位置されていてもよい。むろん、中濃度領域２５の底部は、第２ウェル領域７２の中間部よりもソース構造６５の底壁６５ｃ側に位置されていてもよい。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、ボディ領域２０内において複数のソース領域２１および複数の高濃度領域２４の間に形成される複数のチャネル領域２６を含む。複数のチャネル領域２６に係る説明は、半導体装置１Ａの場合と同様であるので省略される。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、第１主面３の表層部において複数のゲート構造１５に沿う領域にそれぞれ形成された複数の第１コンタクト領域２７を含む。複数の第１コンタクト領域２７は、この形態では、複数のゲート構造１５および複数のソース構造６５の間の領域においてボディ領域２０内にそれぞれ形成されている。
　つまり、複数の第１コンタクト領域２７は、複数のゲート構造１５の両サイドおよび複数のソース構造６５の両サイドにそれぞれ形成されている。複数の第１コンタクト領域２７は、複数のゲート構造１５および複数のソース構造６５に沿って第２方向Ｙに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の第１コンタクト領域２７は、ボディ領域２０にオーバラップするように形成され、ボディ領域２０のｐ型不純物濃度を増加させている。
　１つのソース構造６５（ゲート構造１５）の両サイドに位置された一方および他方の第１コンタクト領域２７について見ると、他方の第１コンタクト領域２７はソース構造６５（ゲート構造１５）を挟んで一方の第１コンタクト領域２７に対向している。つまり、複数の第１コンタクト領域２７は、平面視において全体として行列状に配列されている。
　以下、１つの第１コンタクト領域２７の構成が説明される。第１コンタクト領域２７は、第１主面３に沿って水平方向に延びる層状に形成され、ゲート構造１５およびソース構造６５のいずれか一方または双方（この形態では双方）に接続されている。第１コンタクト領域２７は、ソース構造６５の第２絶縁膜６７を挟んでソース構造６５の第２埋設電極６８に対向している。
　第１コンタクト領域２７の底部は、第２埋設電極６８のリセスの底部の深さ位置に対してボディ領域２０の底部側に位置されている。第１コンタクト領域２７の底部は、この形態では、ソース構造６５の底壁６５ｃの深さ位置よりも第２半導体領域７の底部側に位置されている。むろん、第１コンタクト領域２７の底部は、ソース構造６５の底壁６５ｃの深さ位置よりも第１主面３側に位置されていてもよい。
　第１コンタクト領域２７は、半導体装置１Ａの場合と同様、断面視において高濃度領域２４の一部または全部（この形態では全部）にオーバラップされている。また、第１コンタクト領域２７は、高濃度領域２４の底部を横切って中濃度領域２５内に位置された底部を有している。また、第１コンタクト領域２７の底部は、ウェル領域２２の上端部（第１延部７２ａおよび第２延部７２ｂ）にオーバラップされている。
　第１コンタクト領域２７は、半導体装置１Ａの場合と同様、高濃度部２７ａおよび低濃度部２７ｂを有している。高濃度部２７ａは、少なくともソース構造６５の底壁６５ｃの深さ位置よりも第１主面３側に形成され、第１主面３に沿って水平方向に層状に延びている。高濃度部２７ａは、ゲート構造１５およびソース構造６５に接続されている。
　低濃度部２７ｂは、ソース構造６５の底壁６５ｃの深さ位置を厚さ方向に横切っている。つまり、低濃度部２７ｂは、ソース構造６５の底壁６５ｃの深さ位置よりも第１主面３側に位置された部分、および、ソース構造６５の底壁６５ｃの深さ位置よりも第２半導体領域７の底部側に位置された部分を有している。低濃度部２７ｂは、複数の第２ウェル領域７２の上端部にオーバラップされ、複数の第２ウェル領域７２に電気的に接続されている。
　むろん、低濃度部２７ｂは、高濃度部２７ａの厚さに応じてソース構造６５の底壁６５ｃの深さ位置よりも第１主面３側のみに位置されていてもよい。低濃度部２７ｂは、高濃度部２７ａの厚さに応じてソース構造６５の底壁６５ｃの深さ位置よりも第２半導体領域７の底部側のみに位置されていてもよい。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、チップ２内において複数のゲート構造１５の底壁１５ｃに沿う領域にそれぞれ形成された複数の第２コンタクト領域２８を含む。複数の第２コンタクト領域２８に係る説明は、半導体装置１Ａの場合と同様であるので省略される。
　半導体装置１Ｃは、チップ２内において複数のソース構造６５の底壁６５ｃに沿う領域にそれぞれ形成された複数の第３コンタクト領域７８を含む。複数の第３コンタクト領域７８は、複数の第２コンタクト領域２８と同様の態様で形成され、複数の第２コンタクト領域２８のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有している。
　複数の第３コンタクト領域７８は、複数のソース構造６５の底壁６５ｃに対して１対多の対応関係でそれぞれ形成されている。複数の第３コンタクト領域７８は、平面視において第１方向Ｘに隣り合う複数の第１コンタクト領域２７の間の領域にそれぞれ介在されている。つまり、複数の第３コンタクト領域７８は、第１方向Ｘに複数の第１コンタクト領域２７と同一直線上に位置されている。
　複数の第３コンタクト領域７８は、複数のウェル領域２２（第２コンタクト領域２８）の間の領域において、複数のウェル領域２２（第２コンタクト領域２８）から第１方向Ｘに間隔を空けてそれぞれ形成されている。複数の第３コンタクト領域７８は、平面視において対応するソース構造６５の底壁６５ｃに沿って延びる帯状にそれぞれ形成され、第２絶縁膜６７を挟んで第２埋設電極６８に対向している。
　第２方向Ｙに関して、複数の第３コンタクト領域７８の長さは複数の第１コンタクト領域２７の長さとほぼ等しい。複数の第３コンタクト領域７８の長さは、複数の第２コンタクト領域２８の長さとほぼ等しい。第２方向Ｙに関して、複数の第３コンタクト領域７８の間隔は複数の第１コンタクト領域２７の間隔とほぼ等しい。複数の第３コンタクト領域７８の間隔は複数の第２コンタクト領域２８の間隔とほぼ等しい。
　以下、１つの第３コンタクト領域７８の構成が説明される。第３コンタクト領域７８は、対応する１つの第２ウェル領域７２内に形成されている。第３コンタクト領域７８は、第２高濃度ウェル領域７３にオーバラップされ、第２ウェル領域７２内において第２高濃度ウェル領域７３に電気的に接続されている。第３コンタクト領域７８は、第２ウェル領域７２の周縁部から内方に間隔を空けて形成されている。
　第３コンタクト領域７８は、第２ウェル領域７２の底部からソース構造６５の底壁６５ｃ側に間隔を空けて形成され、第２ウェル領域７２の一部を挟んで第２半導体領域７の底部に対向している。第３コンタクト領域７８は、断面視において第２半導体領域７の厚さ方向（鉛直方向Ｚ）に延びる柱状にそれぞれ形成されている。
　第３コンタクト領域７８は、この形態では、第２ウェル領域７２の中間部の厚さ位置よりも第２ウェル領域７２の底部側に位置された底部を有している。むろん、第３コンタクト領域７８の底部は、第２ウェル領域７２の中間部の厚さ位置よりもソース構造６５の底壁６５ｃ側に位置されていてもよい。
　第３コンタクト領域７８の底部は、この形態では、中濃度領域２５の底部よりもソース構造６５の底壁６５ｃ側に位置されている。むろん、第３コンタクト領域７８の底部は、中濃度領域２５の底部よりも第２半導体領域７の底部側に位置されていてもよい。この場合、第３コンタクト領域７８は、第２ウェル領域７２の底部を横切るように形成され、第２半導体領域７内に位置された底部を有していてもよい。
　第３コンタクト領域７８の厚さは、第２コンタクト領域２８の厚さとほぼ等しいことが好ましい。むろん、第３コンタクト領域７８の厚さは、第２コンタクト領域２８の厚さよりも大きくてもよいし、第２コンタクト領域２８の厚さ未満であってもよい。
　第３コンタクト領域７８は、ソース構造６５の底壁６５ｃの角部に沿う上端部を有している。第３コンタクト領域７８は、上端部において複数の第１コンタクト領域２７に電気的に接続されている。つまり、第３コンタクト領域７８は、第２ウェル領域７２および第２高濃度ウェル領域７３を、複数の第１コンタクト領域２７を介してボディ領域２０に電気的に接続させている。
　第３コンタクト領域７８は、第１側壁６５ａ側の第１延部７８ａおよび第２側壁６５ｂ側の第２延部７８ｂをそれぞれ有している。第１延部７８ａは、ソース構造６５の直下の領域から第１側壁６５ａの下端部に引き出されている。
　第１延部７８ａは、水平方向に第２絶縁膜６７を挟んで第２埋設電極６８に対向している。第１延部７８ａは、第１側壁６５ａに沿う領域において第１コンタクト領域２７に接続されている。具体的には、第１延部７８ａは、第１コンタクト領域２７の高濃度部２７ａおよび低濃度部２７ｂの双方に接続されている。
　第２延部７８ｂは、ソース構造６５の直下の領域から第２側壁６５ｂの下端部に引き出され、ソース構造６５を挟んで第２延部７８ｂに対向している。第２延部７８ｂは、水平方向に第２絶縁膜６７を挟んで第２埋設電極６８に対向している。第２延部７８ｂは、第２側壁６５ｂに沿う領域において第１コンタクト領域２７に接続されている。具体的には、第２延部７８ｂは、第１コンタクト領域２７の高濃度部２７ａおよび低濃度部２７ｂの双方に接続されている。
　第３コンタクト領域７８は、１つまたは複数（この形態では複数）の第４膨出部７８ｃを有している。添付図面では、２つの第４膨出部７８ｃを有する第３コンタクト領域７８が例示されている。第４膨出部７８ｃの個数は、プロセス条件を調節することによって適宜調節される。
　複数の第４膨出部７８ｃは、第３コンタクト領域７８の水平方向（第１方向Ｘ）の幅が厚さ方向に漸増減する部分によってそれぞれ形成され、ソース構造６５の底壁６５ｃから第２半導体領域７の底部に向けて多段階的に形成されている。
　複数の第４膨出部７８ｃは、ソース構造６５の直下の領域からソース構造６５の両サイドに弧状（円弧状）に張り出している。第３コンタクト領域７８が単一の第３膨出部７２ｃを有する場合、単一の第３膨出部７２ｃは第３コンタクト領域７８の中間部においてソース構造６５の両サイドに弧状（円弧状）に張り出すように形成されてもよい。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、第１主面３を被覆する主面絶縁膜３０を含む。主面絶縁膜３０は、この形態では、第１面部８において絶縁膜１７に接続され、埋設電極１８を露出させている。具体的な図示は省略されるが、主面絶縁膜３０は、第１面部８の周縁部において第２絶縁膜６７に接続され、第２埋設電極６８を露出させている。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、主面絶縁膜３０を被覆する層間膜３１を含む。層間膜３１は、第１面部８において複数のゲート構造１５（埋設電極１８）を被覆している。層間膜３１は、第１面部８の周縁部において複数のソース構造６５（第２埋設電極６８）を被覆している。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、層間膜３１に形成された複数のソース開口３２および複数のゲート開口３３（図３参照）を含む。複数のソース開口３２は、複数のソース構造６５に対して１対１の対応関係でそれぞれ形成されている。複数のソース開口３２は、対応する１つのソース構造６５、複数のソース領域２１および複数の第１コンタクト領域２７をそれぞれ露出させている。複数のソース開口３２は、円弧状に湾曲した開口端をそれぞれ有していることが好ましい。
　複数のソース開口３２は、対応するソース構造６５に沿って第２方向Ｙに延びる帯状に形成されている。複数のソース開口３２は、対応する１つのソース構造６５に対して１対多の対応関係で形成されていてもよい。この場合、複数のソース開口３２は、対応する１つのソース構造６５に沿って間隔を空けて形成されていてもよい。また、この場合、複数のソース開口３２は、平面視において四角形状、長方形状（帯状）、円形状等に形成されていてもよい。
　半導体装置１Ｃは、半導体装置１Ａの場合と同様、第１主面３の上に配置されたソース電極３５、ゲート電極４０、ゲート配線４１およびドレイン電極４２を含む。ゲート電極４０、ゲート配線４１およびドレイン電極４２についての説明は、半導体装置１Ａの場合と同様であるので省略される。
　ソース電極３５は、層間膜３１の上から複数のソース開口３２に入り込み、複数のソース開口３２内において複数のソース構造６５、複数のソース領域２１および複数の第１コンタクト領域２７に電気的に接続されている。具体的には、ソース電極３５は、複数のソース開口３２内において第１主面３（第１面部８）を被覆し、第１主面３の上において複数のソース構造６５、複数のソース領域２１および複数の第１コンタクト領域２７に機械的および電気的に接続されている。
　ソース電極３５は、第１主面３の上から複数の第２トレンチ６６内にさらに入り込み、複数の第２トレンチ６６内において第２埋設電極６８、複数のソース領域２１および複数の第１コンタクト領域２７に機械的および電気的に接続されている。
　ソース電極３５は、半導体装置１Ａの場合と同様、チップ２側からこの順に積層された下電極膜３６および主電極膜３７を含む積層構造を有している。下電極膜３６は、第１電極膜３８および第２電極膜３９を含む積層構造を有している。
　第１電極膜３８は、層間膜３１のうち複数のソース開口３２が形成された領域を一括して膜状に被覆し、層間膜３１の上から複数のソース開口３２に入り込んでいる。第１電極膜３８は、層間膜３１の絶縁主面を膜状に被覆する部分、複数のソース開口３２の壁面を膜状に被覆する部分、複数のソース開口３２内において第１主面３を膜状に被覆する部分、および、複数のソース構造６５を膜状に被覆する部分を有している。
　具体的には、第１電極膜３８は、層間膜３１の絶縁主面を直接被覆し、層間膜３１を挟んでゲート構造１５に対向している。第１電極膜３８は、層間膜３１の絶縁主面の上からソース開口３２の開口端に倣って円弧状に延び、ソース開口３２の壁面を膜状に被覆している。
　第１電極膜３８は、ソース開口３２内において第１主面３を膜状に被覆し、第１主面３の上において複数のソース領域２１および複数の第１コンタクト領域２７に機械的および電気的に接続されている。
　第１電極膜３８は、第１主面３の上から第２トレンチ６６に入り込み、第２トレンチ６６内において第１側壁６５ａ、第２側壁６５ｂ、第２絶縁膜６７および第２埋設電極６８を膜状に被覆している。第１電極膜３８は、第２埋設電極６８、複数のソース領域２１および複数の第１コンタクト領域２７に機械的および電気的に接続されている。
　第２電極膜３９は、第１電極膜３８を直接被覆している。第２電極膜３９は、第１電極膜３８を挟んで層間膜３１のうち複数のソース開口３２が形成された領域を一括して膜状に被覆し、層間膜３１の上から複数のソース開口３２に入り込んでいる。
　第２電極膜３９は、第１電極膜３８を挟んで層間膜３１の絶縁主面を膜状に被覆する部分、第１電極膜３８を挟んで複数のソース開口３２の壁面を膜状に被覆する部分、複数のソース開口３２内において第１電極膜３８を挟んで第１主面３を膜状に被覆する部分、および、第１電極膜３８を挟んで複数のソース構造６５を膜状に被覆する部分を有している。
　具体的には、第２電極膜３９は、第１電極膜３８を挟んで層間膜３１の絶縁主面を被覆し、層間膜３１および第１電極膜３８を挟んでゲート構造１５に対向している。第２電極膜３９は、第１電極膜３８を挟んでソース開口３２の開口端を円弧状に被覆し、第１電極膜３８を挟んでソース開口３２の壁面を膜状に被覆している。
　第２電極膜３９は、ソース開口３２内において第１電極膜３８を挟んで第１主面３を膜状に被覆し、第１電極膜３８を介して複数のソース領域２１および複数の第１コンタクト領域２７に電気的に接続されている。
　第２電極膜３９は、第１主面３の上から第２トレンチ６６に入り込み、第２トレンチ６６内において第１電極膜３８を挟んで第１側壁６５ａ、第２側壁６５ｂ、第２絶縁膜６７および第２埋設電極６８を膜状に被覆している。第２電極膜３９は、第１電極膜３８を介して第２埋設電極６８、複数のソース領域２１および複数の第１コンタクト領域２７に電気的に接続されている。
　主電極膜３７は、下電極膜３６（第２電極膜３９）を直接被覆している。主電極膜３７は、下電極膜３６を挟んで複数の第２トレンチ６６および複数のソース開口３２を埋め戻し、下電極膜３６を挟んで層間膜３１のうち複数のソース開口３２が形成された領域を一括して膜状に被覆している。
　主電極膜３７は、下電極膜３６を挟んで層間膜３１の絶縁主面を被覆する部分、下電極膜３６を挟んで複数のソース開口３２の壁面を被覆する部分、下電極膜３６を挟んで第１主面３を被覆する部分、および、下電極膜３６を挟んで第２トレンチ６６を被覆する部分を有している。
　具体的には、主電極膜３７は、下電極膜３６を挟んで層間膜３１の絶縁主面を被覆し、層間膜３１および下電極膜３６を挟んでゲート構造１５に対向している。主電極膜３７は、下電極膜３６を挟んでソース開口３２の開口端を被覆している。主電極膜３７は、ソース開口３２内において下電極膜３６を挟んで第１主面３を被覆し、下電極膜３６を介して複数のソース領域２１および複数の第１コンタクト領域２７に電気的に接続されている。
　主電極膜３７は、第１主面３の上から第２トレンチ６６に入り込み、第２トレンチ６６内において下電極膜３６を挟んで第１側壁６５ａ、第２側壁６５ｂ、第２絶縁膜６７および第２埋設電極６８を被覆している。主電極膜３７は、第２トレンチ６６内において下電極膜３６を介して第２埋設電極６８、ソース領域２１および第１コンタクト領域２７に電気的に接続されている。
　半導体装置１Ｃは、半導体装置１Ａの製造方法において各種マスクのレイアウトを変更することによって製造される。たとえば、ソース構造６５は、ゲート構造１５の形成工程を利用してゲート構造１５と同時に形成される。たとえば、第２ウェル領域７２は、ウェル領域２２の形成工程を利用してウェル領域２２と同時に形成される。
　たとえば、第２高濃度ウェル領域７３は、高濃度ウェル領域２３の形成工程を利用して高濃度ウェル領域２３と同時に形成される。たとえば、第３コンタクト領域７８は、第１コンタクト領域２７（第２コンタクト領域２８）の形成工程を利用して第１コンタクト領域２７（第２コンタクト領域２８）と同時に形成される。
　図１７は、第４形態に係る半導体装置１Ｄの一要部を示す断面図である。図１７を参照して、半導体装置１Ｄは、スーパージャンクション構造を形成するコラム領域として形成された複数のウェル領域２２、および、スーパージャンクション構造を形成するコラム領域として形成された複数の第２ウェル領域７２を含む。複数のウェル領域２２および複数の第２ウェル領域７２は、半導体装置１Ｃの場合と同様、断面視において厚さ方向に延びる柱状にそれぞれ形成されている。
　半導体装置１Ｄは、第２半導体領域７内に形成されたｎ型の複数の中間ドリフト領域６４を含む。複数の中間ドリフト領域６４は、第２半導体領域７内において複数のウェル領域２２および複数の第２ウェル領域７２の間に区画された領域からそれぞれなる。つまり、複数の中間ドリフト領域６４は、この形態では、第２半導体領域７の一部、高濃度領域２４および中濃度領域２５をそれぞれ含む。
　複数の中間ドリフト領域６４は、第１方向Ｘに複数のウェル領域２２および複数の第２ウェル領域７２と交互に配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の中間ドリフト領域６４は、複数のウェル領域２２および複数の第２ウェル領域７２に沿って第２方向Ｙに延びるストライプ状に形成されている。
　また、複数の中間ドリフト領域６４の延在方向は、ＳｉＣ単結晶のオフ方向に一致している。複数の中間ドリフト領域６４は、断面視において厚さ方向に延びる柱状に形成され、複数のボディ領域２０に１対１の対応関係で対向している。
　複数の中間ドリフト領域６４は、複数のゲート構造１５の下方の厚さ範囲において複数のウェル領域２２および複数の第２ウェル領域７２と共にチャージバランスを有する複数のｐｎ接合部を形成している。チャージバランスを有する状態は、互いに隣り合うウェル領域２２および第２ウェル領域７２に関して、一方のｐｎ接合部から拡がる空乏層、および、他方のｐｎ接合部から拡がる空乏層が中間ドリフト領域６４内で接続される状態を意味する。
　以下、図１８～図２５を参照して、半導体装置１Ａ～１Ｄの第１～第８変形例が示される。図１８～図２５では、第１～第８形態例が半導体装置１Ａに適用された例が示されているが、第１～第８形態例は半導体装置１Ｂ～１Ｄにも適用可能である。
　図１８を参照して、第１変形例に係る半導体装置１Ａ～１Ｄは、ウェル領域２２、高濃度ウェル領域２３、第１コンタクト領域２７および第２コンタクト領域２８を有さない。複数の中濃度領域２５は、この形態では、複数のゲート構造１５の直下において一体化し、水平方向に沿って延びる単一の中濃度領域２５として形成されている。単一の中濃度領域２５は、前述のベース中濃度領域５２に対応している。
　第１変形例が半導体装置１Ｃ、１Ｄに適用される場合、第２ウェル領域７２、第２高濃度ウェル領域７３および第３コンタクト領域７８が更に取り除かれる。この場合、複数の中濃度領域２５は、複数のゲート構造１５の直下および複数のソース構造６５の直下において一体化し、水平方向に沿って延びる単一の中濃度領域２５として形成されている。
　図１９を参照して、第２変形例に係る半導体装置１Ａ～１Ｄは、中濃度領域２５を有していない。図２０を参照して、第３変形例に係る半導体装置１Ａ～１Ｄは、第２変形例に係る半導体装置１Ａ～１Ｄの構成からウェル領域２２（第２ウェル領域７２）、高濃度ウェル領域２３（第２高濃度ウェル領域７３）、第１コンタクト領域２７および第２コンタクト領域２８（第３コンタクト領域７８）が取り除かれた構成を有している。
　図２１を参照して、第４変形例に係る半導体装置１Ａ～１Ｄは、高濃度領域２４を有していない。この形態では、中濃度領域２５が、第２半導体領域７のｎ型不純物濃度よりも高いｎ型不純物濃度を有する高濃度領域２４としてボディ領域２０の下方の領域に形成されている。
　すなわち、中濃度領域２５は、この形態では、第２半導体領域７内でゲート構造１５（ソース構造６５）の底壁１５ｃおよびボディ領域２０の底部の間の厚さ範囲に形成された部分を有している。この構成によれば、ゲート構造１５近傍の抵抗値は、ボディ領域２０の下方に形成された中濃度領域２５によって低減される。また、中濃度領域２５は、プロセス誤差等に起因してゲート構造１５の側方に導入された不所望なｐ型不純物を相殺する。
　図２２を参照して、第５変形例に係る半導体装置１Ａ～１Ｄは、第４変形例に係る半導体装置１Ａ～１Ｄの構成からウェル領域２２（第２ウェル領域７２）、高濃度ウェル領域２３（第２高濃度ウェル領域７３）、第１コンタクト領域２７および第２コンタクト領域２８（第３コンタクト領域７８）が取り除かれた構成を有している。
　図２３を参照して、第６変形例に係る半導体装置１Ａ～１Ｄは、複数のゲート構造１５から間隔を空けて第２半導体領域７内に形成された複数の高濃度領域２４を含む。つまり、複数の高濃度領域２４は、この形態では、中濃度領域２５の一部を挟んで複数のゲート構造１５の側壁に対向している。
　中濃度領域２５が存在しない場合、複数の高濃度領域２４は、第２半導体領域７の一部を挟んで複数のゲート構造１５の側壁に対向する。複数の高濃度領域２４は、互いにほぼ等しいｎ型不純物濃度を有していてもよいし、互いに異なるｎ型不純物濃度を有していてもよい。
　第６変形例が半導体装置１Ｃ、１Ｄに適用される場合、複数の高濃度領域２４は、複数のゲート構造１５から複数のソース構造６５側に間隔を空けて形成される。この場合、複数の高濃度領域２４は、複数のソース構造６５に接続されていてもよい。むろん、複数の高濃度領域２４は、複数のソース構造６５から複数のゲート構造１５側に間隔を空けて形成されていてもよい。
　第６変形例に係る高濃度領域２４は、高濃度領域２４の形成工程において、複数の高濃度領域２４を形成すべき領域を露出させる複数の開口を有するマスクを介して、第２半導体領域７内にｎ型不純物を導入することによって得られる。
　図２４を参照して、第７変形例に係る半導体装置１Ａ～１Ｄは、第２半導体領域７内において複数のゲート構造１５の側壁（第１側壁１５ａおよび第２側壁１５ｂ）の下端部に沿う領域にそれぞれ形成された複数の高濃度領域２４を含む。複数の高濃度領域２４は、複数のゲート構造１５の間の領域において互いに間隔を空けて形成され、第２半導体領域７の一部を挟んで互いに対向している。
　複数の高濃度領域２４は、複数のゲート構造１５の側壁（第１側壁１５ａおよび第２側壁１５ｂ）に沿って鉛直方向Ｚに延びていてもよい。複数の高濃度領域２４は、複数のゲート構造１５の側壁（第１側壁１５ａおよび第２側壁１５ｂ）から外方に向けて膨出するように形成されていてもよい。
　複数の中濃度領域２５は、この形態では、複数のゲート構造１５の間の領域において複数の高濃度領域２４の間の領域に介在された部分を有している。複数の中濃度領域２５は、複数のボディ領域２０の底部に電気的に接続されている。
　第７変形例が半導体装置１Ｃ、１Ｄに適用される場合、複数の高濃度領域２４は、複数のソース構造６５から間隔を空けて複数のゲート構造１５の側壁（第１側壁１５ａおよび第２側壁１５ｂ）の下端部に沿う領域にそれぞれ形成される。
　第７変形例に係る高濃度領域２４は、ゲート構造１５のトレンチ１６の側壁（第１側壁１５ａおよび第２側壁１５ｂ）を介して第２半導体領域７内にｎ型不純物を導入することによって得られる。ｎ型不純物は、斜めイオン注入法によって第２半導体領域７内に導入されてもよい。
　図２５を参照して、第８変形例に係る半導体装置１Ａ～１Ｄは、トレンチ１６、絶縁膜１７、埋設電極１８および埋設絶縁体８０をそれぞれ有するゲート構造１５を含む。埋設絶縁体８０は、第１主面３を露出させるようにトレンチ１６に埋設され、トレンチ１６内において絶縁膜１７および埋設電極１８を被覆している。埋設絶縁体８０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。埋設絶縁体８０は、酸化シリコン膜を含むことが好ましい。
　ソース電極３５は、第１主面３を直接被覆する部分、および、埋設絶縁体８０を直接被覆する部分を有している。ソース電極３５は、第１主面３において複数のソース領域２１および複数の第１コンタクト領域２７に電気的に接続され、埋設絶縁体８０によって複数の埋設電極１８から電気的に絶縁されている。このような構成によれば、複数のソース領域２１および複数の第１コンタクト領域２７に対するソース電極３５の接続面積が増加される。
　前述の形態（変形例を含む）はさらに他の形態で実施できる。たとえば、前述の各形態において、「ｎ型」の半導体領域の導電型が「ｐ型」に反転され、「ｐ型」の半導体領域の導電型が「ｎ型」に反転された構造が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の形態では、ＳｉＣ単結晶を含むチップ２が採用された。しかし、チップ２は、ＳｉＣ単結晶以外のワイドバンドギャップ半導体単結晶を含んでいてもよい。ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する半導体である。たとえば、チップ２は、窒化ガリウム、酸化ガリウム、ダイアモンド等を含んでいてもよい。むろん、チップ２は、シリコン単結晶を含んでいてもよい。
　同様に、第１半導体領域６は、ＳｉＣ単結晶以外のワイドバンドギャップ半導体単結晶を含んでいてもよい。第１半導体領域６は、窒化ガリウム、酸化ガリウム、ダイアモンド等を含んでいてもよい。むろん、第１半導体領域６は、シリコン単結晶を含んでいてもよい。
　同様に、第２半導体領域７は、ＳｉＣ単結晶以外のワイドバンドギャップ半導体単結晶を含んでいてもよい。第２半導体領域７は、窒化ガリウム、酸化ガリウム、ダイアモンド等を含んでいてもよい。むろん、第２半導体領域７は、シリコン単結晶を含んでいてもよい。
　前述の各形態において、チップ２の第２主面４の表層部にｐ型のコレクタ領域が形成されてもよい。この場合、チップ２は、ｎ型の半導体基板からなる単層構造を有していてもよい。この場合、トランジスタ構造Ｔｒは、ＭＩＳＦＥＴ構造に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造を含む。この場合の具体的な構成は、前述の説明において、ＭＩＳＦＥＴ構造の「ソース」をＩＧＢＴ構造の「エミッタ」に置き換え、ＭＩＳＦＥＴ構造の「ドレイン」をＩＧＢＴ構造の「コレクタ」に置き換えることによって得られる。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の形態における対応構成要素等を表すが、各項目（Clause）の範囲を形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ＳｉＣ半導体装置」、「ワイドバンドギャップ半導体装置」、「半導体スイッチング装置」、「ＭＩＳＦＥＴ装置」、「ＩＧＢＴ装置」等に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）に形成された第１導電型（n-type）の半導体領域（７）と、前記主面（３）に形成され、前記半導体領域（７）内に位置されたたトレンチ型のゲート構造（１５）と、前記主面（３）の表層部において前記ゲート構造（１５）の底壁（１５ｃ）の深さ位置に対して前記主面（３）側の領域に形成された第２導電型（p-type）のボディ領域（２０）と、前記チップ（２）内で前記ゲート構造（１５）の底壁（１５ｃ）および前記ボディ領域（２０）の底部の間の厚さ範囲に形成され、前記半導体領域（７）の不純物濃度よりも高い不純物濃度を有する第１導電型（n-type）の高濃度領域（２４）と、を含む、半導体装置（１Ａ～１Ｄ）。
　［Ａ２］前記チップ（２）は、ＳｉＣを含む、Ａ１に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ３］前記高濃度領域（２４）は、前記ゲート構造（１５）の底壁（１５ｃ）の深さ位置に対して前記主面（３）側に位置された底部を有している、Ａ１またはＡ２に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ４］前記高濃度領域（２４）は、前記ゲート構造（１５）に接続されている、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ５］前記高濃度領域（２４）は、前記ボディ領域（２０）の厚さ未満の厚さを有している、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ６］前記ボディ領域（２０）は、前記ゲート構造（１５）の中間部の深さ位置よりも前記ゲート構造（１５）の底壁（１５ｃ）側に位置された底部を有している、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ７］前記ゲート構造（１５）は、８７°以上９３°以下の傾斜角度を有する側壁を含む、Ａ１～Ａ６のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ８］複数の前記ゲート構造（１５）が前記主面（３）に間隔を空けて形成され、前記ボディ領域（２０）は、複数の前記ゲート構造（１５）の間の領域に形成され、前記高濃度領域（２４）は、複数の前記ゲート構造（１５）の間の領域において複数の前記ゲート構造（１５）の底壁（１５ｃ）および前記ボディ領域（２０）の底部の間の厚さ範囲に形成されている、Ａ１～Ａ７のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ９］前記高濃度領域（２４）は、複数の前記ゲート構造（１５）に接続されている、Ａ８に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１０］前記ゲート構造（１５）に沿うように前記ボディ領域（２０）に対して前記主面（３）側の領域に形成された第１導電型（n-type）の不純物領域（２１）と、前記ボディ領域（２０）の一部を挟んで前記不純物領域（２１）に対向する前記高濃度領域（２４）と、前記ボディ領域（２０）内において前記不純物領域（２１）および前記高濃度領域（２４）の間に形成されるチャネル（２６）と、をさらに含む、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１１］前記高濃度領域（２４）は、前記不純物領域（２１）の不純物濃度未満の不純物濃度を有している、Ａ１０に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１２］前記チップ（２）内で前記ゲート構造（１５）の底壁（１５ｃ）に沿う領域に形成された第２導電型（p-type）のウェル領域（２２）をさらに含む、Ａ１～Ａ１１のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１３］前記ウェル領域（２２）は、前記ゲート構造（１５）の底壁（１５ｃ）の角部に沿う上端部を有し、前記高濃度領域（２４）は、前記ボディ領域（２０）の底部および前記ウェル領域（２２）の上端部の間の厚さ範囲に形成されている、Ａ１２に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１４］前記ウェル領域（２２）は、前記ボディ領域（２０）の厚さよりも大きい厚さを有している、Ａ１２またはＡ１３に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１５］前記ウェル領域（２２）の底部から前記ゲート構造（１５）の底壁（１５ｃ）側に間隔を空けて前記ウェル領域（２２）内に形成され、前記ウェル領域（２２）の不純物濃度よりも高い不純物濃度を有する第２導電型（p-type）の高濃度ウェル領域（２３）をさらに含む、Ａ１２～Ａ１４のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１６］前記高濃度ウェル領域（２３）は、前記ウェル領域（２２）の中間部の深さ位置に対して前記ゲート構造（１５）の底壁（１５ｃ）側に位置された底部を有している、Ａ１５に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１７］前記チップ（２）内で前記ゲート構造（１５）の側壁に沿う領域に形成され、前記ボディ領域（２０）の不純物濃度よりも高い不純物濃度を有する第２導電型（p-type）のコンタクト領域（２７）をさらに含む、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１８］前記チップ（２）内で前記ゲート構造（１５）の底壁（１５ｃ）に沿う領域に形成され、前記ボディ領域（２０）の不純物濃度よりも高い不純物濃度を有する第２導電型（p-type）の底側コンタクト領域（２８）をさらに含む、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１９］前記チップ（２）内で前記高濃度領域（２４）の下方の領域に形成され、前記半導体領域（７）の不純物濃度よりも高く、前記高濃度領域（２４）の不純物濃度よりも低い不純物濃度を有する第１導電型（n-type）の中濃度領域（２５）をさらに含む、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ２０］前記中濃度領域（２５）は、前記ゲート構造（１５）の底壁（１５ｃ）の深さ位置に対して上方に位置された領域、および、前記ゲート構造（１５）の底壁（１５ｃ）の深さ位置に対して下方に位置された領域を有している、Ａ１９に記載の半導体装置（１Ａ～１Ｄ）。
　以上、具体的な形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や形態例の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１Ａ　　半導体装置
１Ｂ　　半導体装置
１Ｃ　　半導体装置
１Ｄ　　半導体装置
３　　　第１主面
７　　　第２半導体領域
１５　　ゲート構造
１５ｃ　ゲート構造の底壁
２０　　ボディ領域
２１　　ソース領域（不純物領域）
２２　　ウェル領域
２３　　高濃度ウェル領域
２４　　高濃度領域
２５　　中濃度領域
２６　　チャネル領域
２７　　第１コンタクト領域
２８　　第２コンタクト領域（底側コンタクト領域）

Claims (20)

  1. 　主面を有するチップと、
    　前記主面の表層部に形成された第１導電型の半導体領域と、
    　前記主面に形成され、前記半導体領域内に位置されたトレンチ型のゲート構造と、
    　前記主面の表層部において前記ゲート構造の底壁の深さ位置に対して前記主面側の領域に形成された第２導電型のボディ領域と、
    　前記チップ内で前記ゲート構造の底壁および前記ボディ領域の底部の間の厚さ範囲に形成され、前記半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電型の高濃度領域と、を含む、半導体装置。
  2. 　前記チップは、ＳｉＣを含む、請求項１に記載の半導体装置。
  3. 　前記高濃度領域は、前記ゲート構造の底壁の深さ位置に対して前記主面側に位置された底部を有している、請求項１または２に記載の半導体装置。
  4. 　前記高濃度領域は、前記ゲート構造に接続されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記高濃度領域は、前記ボディ領域の厚さ未満の厚さを有している、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記ボディ領域は、前記ゲート構造の中間部の深さ位置よりも前記ゲート構造の底壁側に位置された底部を有している、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記ゲート構造は、８７°以上９３°以下の傾斜角度を有する側壁を含む、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　複数の前記ゲート構造が前記主面に間隔を空けて形成され、
    　前記ボディ領域は、複数の前記ゲート構造の間の領域に形成され、
    　前記高濃度領域は、複数の前記ゲート構造の間の領域において複数の前記ゲート構造の底壁および前記ボディ領域の底部の間の厚さ範囲に形成されている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記高濃度領域は、複数の前記ゲート構造に接続されている、請求項８に記載の半導体装置。
  10. 　前記ゲート構造に沿うように前記ボディ領域に対して前記主面側の領域に形成された第１導電型の不純物領域と、
    　前記ボディ領域の一部を挟んで前記不純物領域に対向する前記高濃度領域と、
    　前記ボディ領域内において前記不純物領域および前記高濃度領域の間に形成されるチャネルと、をさらに含む、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記高濃度領域は、前記不純物領域の不純物濃度未満の不純物濃度を有している、請求項１０に記載の半導体装置。
  12. 　前記チップ内で前記ゲート構造の底壁に沿う領域に形成された第２導電型のウェル領域をさらに含む、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記ウェル領域は、前記ゲート構造の底壁の角部に沿う上端部を有し、
    　前記高濃度領域は、前記ボディ領域の底部および前記ウェル領域の上端部の間の厚さ範囲に形成されている、請求項１２に記載の半導体装置。
  14. 　前記ウェル領域は、前記ボディ領域の厚さよりも大きい厚さを有している、請求項１２または１３に記載の半導体装置。
  15. 　前記ウェル領域の底部から前記ゲート構造の底壁側に間隔を空けて前記ウェル領域内に形成され、前記ウェル領域の不純物濃度よりも高い不純物濃度を有する第２導電型の高濃度ウェル領域をさらに含む、請求項１２～１４のいずれか一項に記載の半導体装置。
  16. 　前記高濃度ウェル領域は、前記ウェル領域の中間部の深さ位置に対して前記ゲート構造の底壁側に位置された底部を有している、請求項１５に記載の半導体装置。
  17. 　前記チップ内で前記ゲート構造の側壁に沿う領域に形成され、前記ボディ領域の不純物濃度よりも高い不純物濃度を有する第２導電型のコンタクト領域をさらに含む、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　前記チップ内で前記ゲート構造の底壁に沿う領域に形成され、前記ボディ領域の不純物濃度よりも高い不純物濃度を有する第２導電型の底側コンタクト領域をさらに含む、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　前記チップ内で前記高濃度領域の下方の領域に形成され、前記半導体領域の不純物濃度よりも高く、前記高濃度領域の不純物濃度よりも低い不純物濃度を有する第１導電型の中濃度領域をさらに含む、請求項１～１８のいずれか一項に記載の半導体装置。
  20. 　前記中濃度領域は、前記ゲート構造の底壁の深さ位置に対して上方に位置された領域、および、前記ゲート構造の底壁の深さ位置に対して下方に位置された領域を有している、請求項１９に記載の半導体装置。
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