WO2024251553A1 - Verfahren zum betrieb einer halbbrücke, treiberschaltung und stromwandler mit der treiberschaltung - Google Patents

Verfahren zum betrieb einer halbbrücke, treiberschaltung und stromwandler mit der treiberschaltung Download PDF

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WO2024251553A1
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bridge
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Anne WIEHR
Dirk Hermeling
Thomas Wappler
Klaus Rigbers
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Definitions

  • the invention relates to a method for operating a half-bridge with two semiconductor switches arranged in series with one another, in particular - but not exclusively - semiconductor switches based on silicon carbide (SiC).
  • the invention further relates to a driver circuit designed for the method for operating the half-bridge, as well as a current transformer with at least one such driver circuit.
  • SiC-based semiconductor switches based on silicon carbide (SiC) have various advantages over conventional silicon-based semiconductor switches. Specifically, they can be operated at higher temperatures, higher (blocking) voltages, and higher switching frequencies. SiC-based semiconductor switches generally have lower switching losses and a lower contact resistance Ros.on, which is why the heat loss that has to be dissipated during operation of these components is typically lower than with conventional Si-based semiconductor switches. Due to these advantages, SiC-based semiconductor switches, for example SiC-based metal oxide field effect transistors (SiC MOSFETs) or SiC-based insulated gate bipolar transistors (SiC IGBTs), are also increasingly being used in various areas of power electronics.
  • SiC MOSFETs SiC-based metal oxide field effect transistors
  • SiC IGBTs SiC-based insulated gate bipolar transistors
  • SiC-based semiconductor switches have a narrower tolerance range with regard to their permissible gate-source voltage compared to conventional semiconductor switches. Specifically, they are susceptible to operation at negative gate-source voltages that lie outside of a permitted tolerance range. Furthermore, when operating a half-bridge made up of two SiC semiconductor switches, the switching process of one semiconductor switch results in a stronger crosstalk to the gate-source voltage of the other, i.e. complementary, semiconductor switch due to its faster switching behavior. The voltage peaks that arise from crosstalk, which increase at higher switching frequencies, can damage the SiC semiconductor switches.
  • the voltage peaks can even lead to undesirable behavior, For example, this can lead to an unwanted switching on of a semiconductor switch and thus destroy it.
  • the documents US11184003B2 and US11108388B1 disclose a method and a driver circuit for a silicon carbide power device, which are used to suppress a voltage spike caused by a change in a gate-source voltage and crosstalk.
  • the silicon carbide power device is controlled by a driver and comprises a gate-source voltage and a source voltage.
  • the source voltage decreases in accordance with an increase in the gate-source voltage or the source voltage increases in accordance with a drop in the gate-source voltage.
  • the known method is complex and expensive to implement. Therefore, an alternative method and an alternative driver circuit for gentle operation of a half-bridge, in particular a half-bridge with SiC-based semiconductor switches, is desirable, which avoids the above-mentioned disadvantages, or at least reduces them.
  • the method comprises the step: setting a first variation of a first current profile by means of a first gate driver at the first control contact to close the first switching element.
  • the method further comprises the step: setting a second variation of a second current profile by means of a second gate driver at the second control contact while closing the first switching element.
  • the invention is based on the object of specifying a method for the gentle operation of a half-bridge made up of two series-connected semiconductor switches, in particular SiC-based semiconductor switches, with which exceeding a permitted tolerance range of the gate-source voltage due to voltage peaks present during operation is reduced. It is also the object of the invention to show a driver circuit suitable for carrying out the method and a current converter with such a driver circuit.
  • the fact that the variation of the gate-source voltage UGS at the switched-off semiconductor switch counteracts a voltage peak means, according to the invention, that when there is an upward voltage peak (i.e. towards more positive values) in the gate-source voltage, the gate potential is lowered. Accordingly, when there is a downward voltage peak in the gate-source voltage UGS, the gate potential is raised.
  • the fact that the variation of the gate-source voltage at the switched-off semiconductor switch occurs depending on the switching process of the other semiconductor switch means that it does not have to occur continuously, but can only occur temporarily and in particular in close temporal proximity to the switching process of the other semiconductor switch. It can also mean that an extent of the variation of the gate potential UG at the gate driver connection occurs depending on a frequency of the switching process of the semiconductor switch.
  • a driver circuit according to the invention is designed to operate a half-bridge, wherein the half-bridge has a first semiconductor switch and a second semiconductor switch, which are connected in series between a first bridge terminal and a second bridge terminal.
  • the driver circuit comprises: a first control circuit with a first gate driver terminal for connection to a gate terminal of the first semiconductor switch and a first source driver terminal for connection to a source terminal of the first semiconductor switch, a second drive circuit with a second gate driver terminal for connection to the gate terminal of the second semiconductor switch and a second source driver terminal for connection to a source terminal of the second semiconductor switch, and a control unit for operating the first drive circuit and the second drive circuit.
  • the driver circuit is characterized in that it is designed and configured to operate the half-bridge according to the method according to the invention.
  • the fact that the driver circuit is set up to operate the half-bridge according to the method according to the invention includes in particular that the first control circuit is designed to vary a gate-source voltage UGS at the first gate driver connection by changing a gate potential UG applied thereto when the first semiconductor switch is turned off. It also includes that the second control circuit is designed to vary a gate-source voltage UGS at the second gate driver connection by changing a gate potential UG applied thereto when the second semiconductor switch is turned off.
  • the driver circuit can, but does not necessarily have to, be present as a separate component relative to the half-bridge. Rather, it is also possible for the driver circuit with its control circuits and the half-bridge with its semiconductor switches to be arranged on a common circuit board and connected to one another there via conductor tracks. In this case, the respective end points of the corresponding conductor tracks can be viewed as gate driver connections, source driver connections, gate connections and source connections.
  • the invention uses the effect that the risk is reduced, and possibly even prevented, by varying the gate potential on the switched-off semiconductor switch, i.e. the semiconductor switch that is present in the switched-off state, that the voltage peak that is generated in the gate-source voltage of the switched-off semiconductor switch by the switching process of the other semiconductor switch exceeds a permissible tolerance range of the semiconductor switch.
  • the risk is reduced, and possibly even prevented, that an upwardly directed voltage peak exceeds an upper tolerance limit and thus leads to an undesired switching on of the switched-off semiconductor switch.
  • This is achieved according to the invention by the fact that, in the event of an expected upwardly directed Voltage peak, the gate potential of the switched-off semiconductor switch is lowered, in particular temporarily lowered.
  • both a starting point and an end point of the voltage peak are lowered and exceeding the upper tolerance limit is prevented, or at least reduced. Furthermore, the risk can be reduced, or possibly even prevented, that a downward-directed voltage peak in the gate-source voltage of the switched-off semiconductor switch falls below a lower tolerance limit, in particular repeatedly falls below it and thereby permanently damages the semiconductor switch.
  • This is done according to the invention in that, in the event of an expected downward-directed voltage peak, the gate potential of the switched-off semiconductor switch is raised, in particular temporarily raised, i.e. varied towards more positive values.
  • a driver circuit designed for the process does not necessarily require additional components and therefore an increased component outlay.
  • the changes required for the driver circuit are limited to corresponding software changes in the existing control unit of the driver circuit. Additional hardware - and the associated costs - are usually not required, and if at all, only to a limited extent.
  • a starting point of the variation of the gate-source voltage and a time of a signal to trigger the switching process on the other semiconductor switch can be used as reference points for the time offset ⁇ t.
  • the time at which the triggering of the switching process on the other semiconductor switch is signaled can also be selected, i.e. the time at which the maximum rate of change of an absolute value of a drain-source voltage on the other semiconductor switch is present, ie
  • max.
  • the variation of the gate-source voltage UGS at the switched-off semiconductor switch can include an increase in the gate potential UG at the corresponding gate driver connection when the other semiconductor switch is switched off. Specifically, switching off the other semiconductor switch results in a downward voltage peak in the gate-source voltage UGS of the semiconductor switch that is already switched off, i.e. the semiconductor switch that is not currently performing a switching operation. By raising the gate potential UG at the switched-off semiconductor switch, the downward voltage peak is shifted to more positive values. This prevents, or at least reduces, the voltage peak from falling below a lower tolerance limit assigned to the switched-off semiconductor switch.
  • the variation of the gate-source voltage UGS at the switched-off semiconductor switch can include a reduction in the gate potential UG at the corresponding gate driver connection when the other semiconductor switch is switched on.
  • Switching on the other semiconductor switch results in an upward voltage peak in the gate-source voltage UGS of the switched-off semiconductor switch, i.e. the semiconductor switch that is not currently performing a switching operation.
  • the voltage peak is shifted towards more negative values. and exceeding an upper tolerance limit assigned to the switched-off semiconductor switch is prevented or reduced.
  • the gate-source voltage UGS on the switched-off semiconductor switch can be varied by temporarily connecting a capacitor with a preset voltage to the corresponding gate driver terminal - and via this to the gate terminal of the switched-off semiconductor switch - in the respective control circuit that is assigned to the switched-off semiconductor switch, depending on the switching operation of the other semiconductor switch.
  • the gate potential is varied by a charge exchange between the precharged capacitor and a parasitic gate-source capacitance of the switched-off semiconductor switch. After the voltage peak occurs, the capacitor can be separated from the gate driver terminal again and connected to a voltage source within the control circuit, whereby it can be precharged again for a subsequent voltage peak.
  • the first control circuit of the driver circuit can comprise a capacitor that has a first contact that can be connected via a switch - possibly also via two switches - either to a first pole of a voltage source or to the first gate driver terminal of the first control circuit.
  • a second contact of the capacitor of the first control circuit can be connected to a second pole of the voltage source of the first control circuit.
  • the second control circuit it is also possible for the second control circuit to comprise a capacitor that has a first contact that can be connected via a switch - possibly also via two switches - either to a first pole of a voltage source or to the second gate driver terminal of the second control circuit.
  • a second contact of the capacitor of the second control circuit can be connected to a second pole of the voltage source of the second control circuit.
  • the gate-source voltage UGS at the switched-off semiconductor switch within the driver circuit - and thus also the gate potential UG within the driver circuit - can be varied by setting a potential using a voltage divider.
  • the first control circuit can, alternatively or cumulatively also the second control circuit, each have a voltage divider.
  • the voltage divider can each have a bridge branch.
  • Each of the bridge branches can each comprise an upper series connection of an upper switch and an upper resistor, as well as a lower series connection of a lower switch and a lower resistor.
  • each bridge branch of a, in particular the same, control circuit can each be connected to one another via a center tap assigned to the bridge branch.
  • the lower series connections of each bridge branch of a, in particular the same, control circuit can also be connected to one another via the center tap assigned to the bridge branch.
  • the center tap of each bridge branch of a, in particular the same, control circuit can each be connected to the gate driver connection of the control circuit assigned to it.
  • the gate driver connection of each control circuit can in turn be connected to the gate connection of the semiconductor switch assigned to it. In this way, the gate terminal of each semiconductor switch is connected to the center tap or taps of the control circuit assigned to it.
  • the first control circuit and/or the second control circuit can therefore each have a voltage divider, the voltage divider comprising a first number of upper series connections, each with an upper switch and an upper resistor, and a second number of lower series connections, different from the first number, each with a lower switch and a lower resistor.
  • each of the upper series circuits is connected to each of the lower series circuits via a common center tap.
  • the common center tap is connected to the gate driver terminal of the corresponding control circuit.
  • the gate driver terminal is in turn connected to the gate terminal of the semiconductor switch that is assigned to the respective control circuit.
  • the gate-source voltage UGS at the switched-off semiconductor switch is varied within the control circuit of the switched-off semiconductor switch by setting a potential using the voltage divider designed in this way.
  • the common center tap of the voltage divider is connected to the gate driver terminal of the corresponding control circuit.
  • the gate driver terminal of each of the control circuits is in turn connected to the gate terminal of the semiconductor switch assigned to it. This therefore also applies to the control circuit that is assigned to the switched-off semiconductor switch in each case. Therefore, the potential that prevails at the common center tap of the voltage divider and the associated gate driver terminal of the control circuit assigned to the switched-off semiconductor switch can be transferred to the gate terminal of the switched-off semiconductor switch.
  • the potential can be set using the voltage divider by closing at least one or more upper switches and one or more lower switches of the voltage divider at the same time.
  • the variant of the method can be used for any of the voltage dividers shown. The use is therefore independent of whether the first number of upper series circuits in the voltage divider is equal to or different from the second number of lower series circuits.
  • a predefined potential can be statically provided at the center tap of the voltage divider and transferred to the gate driver connection of the associated control circuit. The transfer of the potential can take place continuously for a predetermined period of time by keeping the corresponding switches continuously closed for the predetermined period of time.
  • the potential can also be set using the voltage divider in that either one or more upper switches, but none of the lower switches, are closed at the same time in the voltage divider in question, or in that one or more lower switches, but none of the upper switches, are closed at the same time in the voltage divider in question.
  • the alternative variant of the method can also be used for each of the voltage dividers shown, regardless of whether the first number of upper series circuits in the voltage divider is equal to or different from the second number of lower series circuits.
  • the center tap can jump back and forth between several, for example between two, potentials, whereby the gate-source capacitance of the switched-off semiconductor switch can be charged or discharged in a clocked manner in short time pulses.
  • the first control circuit can be constructed identically or essentially identically to the second control circuit.
  • the first control circuit can also have a design that is different from a design of the second control circuit.
  • one of the control circuits can have a voltage divider and the other of the control circuits can have a capacitor for changing the gate potential.
  • the first control circuit can have a maximum of one voltage source or a maximum of two voltage sources.
  • the second control circuit can have a maximum of one voltage source or a maximum of two voltage sources.
  • a voltage source within the scope of the invention is understood to mean a component or circuit whose voltage does not change or only changes insignificantly even under load. An insignificant In this case, a change is in particular a voltage change that does not exceed 30% of the nominal value of the voltage source.
  • a current transformer according to the invention comprises one or more half-bridges and one or more driver circuits according to the invention.
  • the driver circuit/each of the driver circuits is designed to control a half-bridge of the one or more half-bridges assigned to it in accordance with the method according to the invention.
  • Fig. 1a shows a half-bridge with two semiconductor switches, which is controlled by a conventional driver circuit
  • Fig. 1b Diagrams for explaining a voltage peak in the gate-source voltage of a semiconductor switch, which is generated when the other semiconductor switch is turned on with the conventional driver circuit;
  • Fig. 1c diagrams for explaining a voltage peak in the gate-source voltage of a semiconductor switch, which is generated when the other semiconductor switch is turned off with the conventional driver circuit;
  • Fig. 2 shows a first embodiment of a driver circuit according to the invention for reducing/preventing damage to a half-bridge by a voltage peak in the gate-source voltage of a semiconductor switch
  • Fig. 3 Diagrams to explain an operation of the driver circuit from Fig. 2 (using the example: switching off the other semiconductor switch);
  • Fig. 4 shows a second embodiment of a driver circuit according to the invention for reducing/preventing damage to a half-bridge by a voltage peak in the gate-source voltage of a semiconductor switch
  • Fig. 5a Diagrams to explain an operation of the driver circuit from Fig. 4 (using the example of switching on the other semiconductor switch);
  • Fig. 5b Diagrams to explain an operation of the driver circuit from Fig. 4 (using the example of switching off the other semiconductor switch);
  • Fig. 6 shows a third embodiment of a driver circuit according to the invention for reducing/preventing damage to a half-bridge by a voltage peak in the gate-source voltage of a semiconductor switch
  • Fig. 7 Diagrams for explaining an operation of the driver circuit from Fig. 6 (using the example of switching off the other semiconductor switch);
  • Fig. 8 shows a fourth embodiment of a driver circuit according to the invention for reducing/preventing damage to a half-bridge by a voltage peak in the gate-source voltage of a semiconductor switch
  • Fig. 1a shows a conventional driver circuit 80 for controlling a half-bridge 100 with a first semiconductor switch 110 and a second semiconductor switch 120, which are arranged between bridge terminals 101, 102 of the half-bridge 100 and are connected to one another in series via a bridge tap 103.
  • Each of the semiconductor switches 110, 120 is controlled via a control circuit 60, 70 of the driver circuit 80 assigned to it and is alternately switched on and off via this.
  • each of the control circuits 60, 70 has a voltage generator 61, 71, the first contact of which is connected to a gate terminal 115, 125 of the corresponding semiconductor switch 110, 120 via an ohmic resistor 62, 72 and a gate driver terminal 65, 75 of the control circuit 60, 70.
  • Voltage generator 61, 71 is connected via a source driver connection 66, 76 to a source connection 116, 126 of the corresponding semiconductor switch 110, 120.
  • the control circuits 60, 70 are controlled via a control unit 50 of the driver circuit 80 and are designed to switch the semiconductor switches 110, 120 assigned to them on and off in an alternating manner by generating a corresponding gate-source voltage UGS.
  • the semiconductor switches 110, 120 are shown as MOSFETs by way of example.
  • each can be a silicon carbide (SiC) MOSFET.
  • SiC silicon carbide
  • IGBTs for example as SiC IGBTs.
  • the semiconductor switches 110, 120 have parasitic capacitances.
  • the half-bridge 100 also has an antiparallel oriented freewheeling diode 113, 123 for each of the two semiconductor switches 110, 120.
  • the freewheeling diode 113, 123 can be either an intrinsic diode of the corresponding semiconductor switch 110, 120 (e.g. in the case of a MOSFET as a semiconductor switch) or a separate freewheeling diode that is connected antiparallel to the corresponding semiconductor switch (e.g. in the case of an IGBT as a semiconductor switch).
  • diagram 93 represents a time profile 220 of the gate-source voltage UGS and diagram 94 represents a time profile 225 of the drain-source voltage UDS of the second (here switched off) semiconductor switch 120.
  • the time profiles can arise, for example, when using the driver circuit 80 in conjunction with the half-bridge 100 when the first semiconductor switch 110 is switched on, when the second semiconductor switch 120 is switched off.
  • the voltage generator 61 of the first control circuit 60 generates a sudden voltage increase to switch the first semiconductor switch 110 when the second semiconductor switch 120 is switched off.
  • the gate-source capacitance 112 of the corresponding semiconductor switch 110 is charged via the resistor 62, which charging is reflected in the time curve 210 in the gate-source voltage of the first semiconductor switch 110 - here an exponentially decaying voltage increase.
  • a threshold value for the gate-source voltage UGS is reached, an almost sudden switching on of the corresponding semiconductor switch 110 is initiated. Accordingly, the drain-source voltage UDS assigned to the semiconductor switch 110 drops to a low value that corresponds to a forward voltage of the switch.
  • the sudden drop in the voltage drop UDS across the load terminals of the first semiconductor switch leads to a sudden increase in the voltage drop of the second semiconductor switch 120.
  • the voltage drop between the drain terminal and the source terminal of the second (switched off) semiconductor switch 120 increases suddenly to twice the value, namely from half the voltage applied between the bridge terminals 101, 102 (when the switching state of the two semiconductor switches 110, 120 is open) to almost the entire voltage applied between the bridge terminals 101, 102 (when the second semiconductor switch 120 is open and the first semiconductor switch 110 is closed).
  • the high temporal change rates of the voltage drops between the load terminals of the semiconductor switches 110, 120 result in strong charge reversal processes at the corresponding gate-drain capacitances 111, 121 of the semiconductor switches 110, 120.
  • the corresponding charging current must be provided by the control circuit 70 of the second semiconductor switch 120 at the gate-drain capacitance 121 of the second semiconductor switch 120, despite its permanently switched off state during this period.
  • the charge transfer current of the control circuit 70 between the voltage generator 71 and the gate connection 125 of the second semiconductor switch 120 is limited by the resistor 72 and cannot assume arbitrarily high values, this subsequently leads to an upward (ie towards positive values) directed voltage peak 221 in the time profile 220 of the gate-source voltage UGS of the second semiconductor switch 120 (see diagram 93).
  • the voltage peak 221 can, if it exceeds an upper tolerance limit 222, even lead to an undesired switching on of the second semiconductor switch 120 and thus to a Short circuit of the half-bridge 100 and possibly destruction of both semiconductor switches 110, 120.
  • time profiles 210, 215, 220, 225 of characteristic voltages are shown in several diagrams 91, 92, 93, 94 for the case that the first semiconductor switch 110 is switched off while the second semiconductor switch 120 is switched off.
  • Diagram 91 shows the time profile 210 of the gate-source voltage UGS and diagram 92 shows the corresponding time profile 215 for the voltage drop UDS across the load connections (i.e. drain and source) of the first semiconductor switch 110.
  • Diagram 93 shows the time profile 220 of the gate-source voltage UGS and diagram 94 shows the time profile 225 of the voltage drop UDS between the load connections drain and source for the second semiconductor switch 120.
  • the voltage change between the load terminals of the first semiconductor switch 110 during its switch-off process produces an opposite voltage change between the terminals of the second semiconductor switch 120.
  • the voltage drop between the drain and source of the second semiconductor switch is abruptly halved, i.e. from almost a full voltage applied between the bridge terminals 101, 102 (when the first semiconductor switch 110 is switched on) to almost half the voltage applied between the bridge terminals 101, 102 (when the first semiconductor switch 110 is switched off and the second semiconductor switch 120 is switched off) (see diagram 94).
  • Fig. 2 shows a first embodiment of a driver circuit 1 according to the invention in conjunction with a half-bridge 100 operated by the driver circuit 1.
  • the driver circuit 1 is designed to reduce/prevent damage to the half-bridge 100 by a voltage peak 221 in the gate-source voltage UGS of one of the semiconductor switches 110, 120.
  • the semiconductor switches 110, 120 of the half-bridge 100 can in particular be SiC MOSFETs or SiC IGBTs.
  • the half-bridge 100 essentially corresponds in its structure to the half-bridge 100 also shown in Fig. 1 a. Therefore, reference is made here to the description in Fig. 1 a and only the driver circuit 1 is explained in more detail below.
  • the driver circuit 1 includes two control circuits 10, 20, each of which is assigned to one of the semiconductor switches 110, 120. They each have a gate driver connection 15, 25 and a source driver connection 16, 26. In each control circuit 10, 20, the gate driver connection 15, 25 is connected to the gate connection 115, 125 and the source driver connection 16, 26 is connected to the source connection 116, 126 of the associated semiconductor switch 110, 120.
  • Each of the control circuits 10, 20 has two voltage sources 11, 12, 21, 22, which are connected to one another in series via a center point 13, 23. Each of the voltage sources 11, 12, 21, 22 has a voltage Un, U21, U12, U22 assigned to it.
  • the center point 13, 23 serves as a reference potential GND10, GND20 for the respective control circuit 10, 20 and is connected to the corresponding source driver connection 16, 26 for each of the control circuits 10, 20.
  • the control circuits 10, 20 also each have a voltage divider in the form of a bridge branch.
  • the bridge branch comprises an upper series connection of an upper switch S10.1, S20.1 and a upper resistor R10.1, R20.1 and a lower series connection of a lower switch S10.2, S20.2 and a lower resistor R10.2, R20.2.
  • the upper and lower series connections of the same bridge branch are each connected in series via a center tap 14, 24.
  • each bridge branch is connected at one end to a positive (+) pole of the first voltage source 11, 21 and at the other end to a negative (-) pole of the second voltage source 12, 22.
  • the center tap 14, 24 is each connected to the gate driver terminal 15, 25 of the corresponding control circuit 10, 20.
  • the center tap 14, 24 is used not only to switch the semiconductor switch 110, 120 assigned to it on and off, but also to change a gate potential UG at the gate connection 15, 25 of the respective semiconductor switch 110, 120 when it is in the switched-off, i.e. open, state.
  • the driver circuit 1 has a control unit 5 for controlling the control circuits 10, 20, in particular for controlling their upper and lower switches S10.1, S10.2, S20.1, S20.2.
  • the driver circuit 1 is particularly designed to change a gate potential UG of the first semiconductor switch 110 depending on a switching operation on the second semiconductor switch 120 when the first semiconductor switch 120 is in a switched-off, i.e. open, state.
  • the driver circuit 1 is additionally designed to change a gate potential UG of the second semiconductor switch 120 as a function of a switching operation at the first semiconductor switch 110 when the second semiconductor switch 120 is in a switched-off, i.e., open, state.
  • FIG. 3 an operation of the driver circuit 1 from Fig. 2 is explained using diagrams 304, 305, 306.
  • the explanation is given by way of example for the case of switching off the first semiconductor switch 110 when the second semiconductor switch 120 is switched off, i.e., is switched off.
  • the starting point is a first semiconductor switch 110 that is switched on and a second semiconductor switch 120 that is switched off.
  • the upper switch S10.1 is closed and the lower switch S10.2 is open in the first control circuit 10.
  • the upper switch S20.1 is in its open state and the lower switch S20.2 is in its closed state.
  • the diagram 304 shows a time profile 210 of the gate-source voltage UGS at the first semiconductor switch 110. At time t0, the switch-off process of the first semiconductor switch 110 is initiated.
  • the gate potential UG of the second semiconductor switch 120 is raised relative to its source potential.
  • the increase is achieved by briefly opening the lower switch S20.2 and briefly closing the upper switch S20.1 in the second control unit 20. This is shown in diagram 305 using the time profiles assigned to the switches S10.1, S10.2, S20.1, S20.2.
  • the voltage peak 221 is shifted upwards, which is symbolized by an upward-pointing arrow in diagram 306, which shows a time profile of the gate-source voltage UGS at the second semiconductor switch 120.
  • a multiple pulsed increase can also take place.
  • the upper switch S20.1 of the second control circuit 20 would have several short switch-on pulses. In this way, a falling below of the tolerance limit 223 on the second semiconductor switch 120 can be prevented in a clocked manner, which would otherwise occur in the conventional manner.
  • the operation explained above can also be transferred to the case in which the second semiconductor switch 120 within the half-bridge 100 is switched off, i.e. switched off, the first semiconductor switch 110 is switched off.
  • the time curve 210 shown in diagram 304 reflects the gate-source voltage UGS at the second semiconductor switch 120
  • the time curve 220 shown in diagram 306 reflects the gate-source voltage UGS at the switched off first semiconductor switch 110.
  • a second embodiment of a driver circuit according to the invention is
  • the driver circuit 1 for reducing/preventing damage to a half-bridge 100 by a voltage peak 221 in the gate-source voltage of a semiconductor switch 1 10, 120.
  • the driver circuit 1 corresponds in many respects to the first embodiment already shown in Fig. 2, which is why reference is made to the figure description of Fig. 2 for the identical points. In the following, therefore, only the differences to the first embodiment according to Fig. 2 are described.
  • the second embodiment of the driver circuit 1 also includes two control circuits 10, 20, each of which is designed to control one of the semiconductor switches 110, 120.
  • each of the control circuits 10, 20 includes a voltage divider with
  • Each of the half-bridges has an upper series circuit comprising an upper switch S10.1, S10.3, S20.1, S20.3 and an upper resistor R10.1, R10.3, R20.1, R20.3, and a lower series circuit comprising a lower switch S10.2, S10.4, S20.2, S20.4 and a lower resistor R10.2, R10.4, R20.2, R20.4.
  • the upper series circuits and the lower series circuits of each, in particular the same, half-bridge are each connected in series to one another via a center tap 14, 24.
  • Each of the center taps 14, 24 is connected to the gate driver terminal 15, 25 of its associated control circuit 10, 20.
  • the source driver terminal 16, 26 of each drive circuit 10, 20 is connected to the center point 13, 23 of its corresponding drive circuit 10, 20.
  • the center point 13, 23, via which the two voltage sources Un, U12 of a control circuit 10, 20 are connected in series serves as reference potential GND10, GND20 within the control circuit 10, 20.
  • the control unit 5 is designed to set a potential UG at the gate driver terminal 15, 25 within each control circuit 10, 20 - and above that a gate-source voltage UGS between the gate driver terminal 15, 25 and the source driver terminal 16, 26 via an actuation of one or more switches S10.1 - S10.4, S20.1 - S20.4.
  • each of the control circuits 10, 20 it is possible for each of the control circuits 10, 20 to simultaneously close or keep closed one or more upper switches S10.1, S10.3, S20.1, S20.3, but none of the lower switches S10.2, S10.4, S20.2, S20.4, as well as to simultaneously close or keep closed one or more lower switches S10.2, S10.4, S20.2, S20.4, but none of the upper switches S10.1, S10.3, S20.1, S20.3.
  • Figs. 5a and 5b an operation of the driver circuit 1 from Fig. 4 is explained in more detail. While Fig. 5a shows an example of switching on the first semiconductor switch 110 when the second semiconductor switch 120 is switched off, Fig. 5b shows an example of switching off the first semiconductor switch 110 when the second semiconductor switch 120 is switched off.
  • the diagrams 504-505 show in detail: a time curve 210 of a gate-source voltage UGS of the first semiconductor switch 110 (diagram 504), a time curve 220 of a gate-source voltage UGS of the second semiconductor switch 120 together with the upper tolerance limits 222 and lower tolerance limits 223 assigned to the second semiconductor switch 120 (diagram 506), as well as time curves that show the switching states of the upper and lower switches S10.1 - S10.4, S20.1 - S20.4 within the control circuits 10, 20 (diagram 505).
  • the starting point of Fig. 5a is an open first semiconductor switch 110 and an open second semiconductor switch 120. Therefore, in the first control circuit 10, the upper switches S10.1, S10.3 are open, while the lower switches S10.2, S10.4 are closed. In the second control circuit 20, the upper switches S20.1, S20.3 are open, while a lower switch S20.2 is closed and another lower switch S20.4 is open. At time t0, a closing of the first semiconductor switch 110 is initiated. This is done by the first control circuit 10, specifically by closing the upper switches S10.1, S10.3 there, with the lower switches S10.2, S10.4 having been opened shortly beforehand - possibly also at the same time as the upper switches.
  • the control unit 5 now knows that due to the switching process (in this case the switching on) of the first semiconductor switch 110, an upward voltage peak 221 is to be expected in the gate-source voltage UGS of the second semiconductor switch 120.
  • the upward voltage peak 221 is now counteracted by a lower switch S20.4 of the second control circuit 20 being temporarily closed for an average duration At* of the voltage peak 221. This results in a reduction in the gate potential UG at the gate driver connection 25 of the second control circuit 20 and, as a result, a downward shift of the upward voltage peak 221. This is symbolized in diagram 506 by a downward arrow.
  • the lower switch S20.3 of the second control circuit 20 is opened again.
  • Fig. 5b the starting point of Fig. 5b is now a closed first semiconductor switch 110 and an open second semiconductor switch 120.
  • the upper switches S10.1, S10.3 are closed, while the lower switches S10.2, S10.4 are open.
  • the upper switches S20.1, S20.3 are open, while a lower switch S20.2 is closed and another lower switch S20.4 is open.
  • an opening of the first semiconductor switch 110 is initiated. This takes place in the first control circuit 10, in particular by closing the lower switches S10.2, S10.4, whereby the upper switches S10.1, S10.3 were opened shortly beforehand, possibly also at the same time at t0.
  • the subsequent downward-directed Voltage peak 221 in the gate-source voltage UGS of the second semiconductor switch 120 is counteracted here by closing an upper switch S20.3 of the second control circuit 20 for an average duration At* of the voltage peak 221.
  • the upper switch S20.3 is opened again.
  • Fig. 6 shows a third embodiment of a driver circuit 1 according to the invention for gentle operation together with a half-bridge 100 controlled by the driver circuit 1.
  • each of the control circuits 10, 20 also has a series connection of two voltage sources 11, 12 and 21, 22.
  • the two voltage sources of one, in particular the same, control circuit 10, 20 are each connected in series to one another via a center point 13, 23 operating as a reference potential GNDw, GND20.
  • the center point 13, 23 is each connected to the source driver connection 16, 26 of the control circuit 10, 20 assigned to it.
  • a positive (+) pole of the first voltage source 11, 21 and a negative (-) pole of the second voltage source 12, 22 serve as a supply voltage for an amplifier 17, 27, and possibly also for an inverting amplifier 18, 28 (not explicitly shown in Fig. 6).
  • the amplifier 17, 27 is connected on the input side to the control unit 5 of the driver circuit 1 via a first control input 19.1.
  • An output of the amplifier 17, 27 is connected via a resistor R10.5, R20.5 to the gate driver connection 15, 25 of the respective control circuit 10, 20.
  • the negative (-) pole of the second voltage source 12, 22 is connected either via a capacitor C10, C20 and a fifth switch S10.5 to the center point 13, 23 or via the capacitor Ci 0, C20 and a sixth switch S10.6, S20.6 to the gate driver connection 15, 25.
  • the fifth switch S10.5, S20.5 and the sixth switch S10.6, S20.6 are each connected with one of their contacts to the capacitor C10, C20 of the control circuit 10, 20.
  • the switches S 10.5, S20.5, S10.6, S20.6 are controlled in each of the control circuits 10, 20 via a second control input 19.2, 29.2 connected to the control unit 5.
  • the switching states of the fifth switch S10.5, S20.5 are inverse to those of the sixth switch S10.6, S20.6 due to the inverting amplifier 18, 28, i.e. when the fifth switch S10.5, S20.5 is closed, the sixth switch S10.6, S20.6 is open and vice versa.
  • FIG. 7 an operation of the third embodiment of the driver circuit 1 from Fig. 6 is explained in more detail using various diagrams 704 - 706 as an example for the case of switching off the first semiconductor switch 110 when the second semiconductor switch 120 is switched off.
  • the diagrams show a time profile 210 for a gate-source voltage UGS of the first semiconductor switch 120 (diagram 704) and a time profile 220 of a gate-source voltage UGS of the switched off second semiconductor switch 120 (diagram 706).
  • diagram 705 corresponding time courses for the control inputs 19.1, 19.2, 29.1, 29.2 and the switching states of the fifth and sixth switches S10.5, S10.6, S20.5, S20.6 of the respective control circuits 10, 20 are shown.
  • the first control input 19.1 and the second control input 19.2 each have a "high” signal.
  • the fifth switch 10.5 is in a closed ("on") state and the sixth switch is in its open (“on") state.
  • the first control input 19.1 has a "low” signal and the second control input 29.2 has a "high” signal. Consequently, the fifth switch S20.5 is in its closed ("on”) state and the sixth switch S20.6 is in its open ("off”) state.
  • the control unit 5 sends a signal to switch off the first semiconductor switch 110 by changing the first control input 19.1 from the "high” signal to a "low” signal.
  • the amplifier 17 provides a potential at its output that corresponds to the negative (-) pole of the second voltage source 12.
  • the charge stored in the gate-source capacitance 112 can discharge via the gate driver connection 15 and the resistor R10.5, which is why the time profile 210 of the gate-source voltage UGS of the first semiconductor switch 110 decays exponentially from t0.
  • a gate potential UG of the second semiconductor switch 120 is raised in its switched-off state.
  • the second control input 29.2 of the second control circuit 20 is set by the control unit 5 for a predefined period of time At* from the present "high" signal to a "low” signal.
  • the fifth switch S20.5 is opened and the sixth switch S20.6 is closed for the predefined period of time At*.
  • the capacitor C20 of the second control circuit 20 which was previously charged to the potential difference between the reference potential GND20 and the negative (-) pole of the second voltage source 22, is thereby temporarily connected to the gate driver output 25, whereby the gate potential UG at the gate connection of the second semiconductor switch 120 - and thus also the voltage peak 221 - is within its permitted tolerance limits 222.
  • REPLACEMENT BLADE (RULE 26) 223 - is raised.
  • the increase in the voltage peak 221 is symbolized in diagram 706 by an upward arrow.
  • Fig. 8 shows a fourth embodiment of a driver circuit 1 according to the invention for gentle operation of a half-bridge 100 together with the half-bridge 100 controlled by the driver circuit 1.
  • the driver circuit 1 of Fig. 8 is similar in many features to the driver circuits 1 shown in Fig. 2 and Fig. 4. Therefore, only the different aspects to the embodiments of Fig. 2 and Fig. 4 are explained below, while similar aspects are referred to the previous descriptions.
  • the first control circuit 10 and the second control circuit 20 each comprise a voltage divider.
  • each of the upper series circuits is connected at one end to a common center tap 14, 24 of the voltage divider.
  • Each of the lower series circuits is also connected at one end to the common center tap 14, 24 within the control circuit 10, 20 assigned to it.
  • the common center tap 14, 24 is in turn connected to the gate driver terminal 15, 25 of the respective control circuit.
  • the upper series circuits of the same control circuit 10, 20 are each connected at their other end to the positive pole of the first voltage source 11, 21 of the respective control circuit.
  • the lower series circuits of the same control circuit are each connected at their other end to the negative pole of the second voltage source 12, 22 of the respective control circuit.
  • the two voltage sources 11, 12, 21, 22 of one and the same Control circuits 10, 20 are each connected in series with one another, i.e. for each of the control circuits 10, 20, the negative pole of its first voltage source 11, 21 is connected to the positive pole of its second voltage source 12, 22.
  • the driver circuit 1 is additionally designed to change a gate potential UG of the second semiconductor switch 120 as a function of a switching operation at the first semiconductor switch 110 when the second semiconductor switch 120 is in a switched-off, i.e., open, state.
  • Fig. 8 shows an example of a case in which the first number of upper series circuits is 1 and the second number of lower series circuits is 2.
  • the voltage dividers in both of the control circuits 10, 20 each have the same first number and the same second number.
  • other combinations of a first number of upper series circuits - e.g. 2, 3 or more than 3 upper series circuits - and a second number of lower series circuits - e.g. 1, 3 or more than 3 lower series circuits - are also possible within the scope of the invention.
  • the first number of upper series circuits and the second number of lower series circuits to be designed differently for the different control circuits 10, 20. list of reference symbols

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Abstract

Die Anmeldung beschreibt ein Verfahren zur Ansteuerung einer Halbbrücke (100) umfassend einen ersten Halbleiterschalter (110) und einen zweiten Halbleiterschalter (120), die zwischen einem ersten Brückenanschluss (101) und einem zweiten Brückenanschluss (102) seriell miteinander verbunden sind, mit einer mit den Halbleiterschaltern (110, 120) verbundenen Treiberschaltung (1) mit dem Verfahrensschritt: Variieren einer Gate-Source Spannung U GS an einem ausgeschalteten der beiden Halbleiterschalter (110, 120) durch eine Änderung eines Gate-Potentials U G an einem Gate-Treiberanschluss (15, 25) der Treiberschaltung (1), der mit dem ausgeschalteten Halbleiterschalter (110, 120) verbunden ist, wobei die Variation der Gate-Source Spannung U Gs an dem ausgeschalteten Halbleiterschalter (110, 120) einem Spannungs-Peak (221) entgegenwirkt, der durch einen Schaltvorgang des jeweils anderen Halbleiterschalters (120, 110) der Halbbrücke (100) erzeugt wird und in Abhängigkeit von dem Schaltvorgang des jeweils anderen Halbleiterschalters (120, 110) erfolgt. Die Anmeldung beschreibt weiterhin eine zur Durchführung des Verfahrensschritts ausgelegte Treiberschaltung (1) und einen Stromwandler mit einer derartigen Treiberschaltung (1).

Description

VERFAHREN ZUM BETRIEB EINER HALBBRÜCKE, TREIBERSCHALTUNG UND STROMWANDLER MIT DER TREIBERSCHALTUNG
Technisches Gebiet der Erfindung
Die Erfindung betrifft ein Verfahren zum Betrieb einer Halbbrücke mit zwei seriell zueinander angeordneten Halbleiterschaltern, insbesondere - jedoch nicht ausschließlich - Halbleiterschaltern auf Basis von Silizium Carbid (SiC). Die Erfindung betrifft ferner eine für das Verfahren ausgelegte Treiberschaltung zum Betrieb der Halbbrücke, sowie einen Stromwandler mit zumindest einer derartigen Treiberschaltung.
Stand der Technik
Halbleiterschalter auf Basis von Siliziumcarbid (SiC) haben gegenüber herkömmlichen siliziumbasierten Halbleiterschaltern diverse Vorteile. Konkret ist mit ihnen ein Betrieb bei höheren Temperaturen, höheren (Sperr-)Spannungen, wie auch höheren Schaltfrequenzen möglich. SiC-basierte Halbleiterschalter weisen in der Regel geringere Schaltverluste und einen geringeren Durchgangswiderstand Ros.on auf, weswegen eine beim Betrieb dieser Bauteile abzuführende Verlustwärme im Vergleich zu herkömmlichen Si-basierten Halbleiterschaltern typischerweise geringer ist. Aufgrund dieser Vorteile werden SiC-basierte Halbleiterschalter, beispielsweise SiC- basierte Metal-Oxide-Field-Effect-Transistoren (SiC-MOSFETs) oder SiC-basierte jnsulated-Gate-Bipolar-Transistoren (SiC-IGBTs) auch zunehmend in verschiedenen Bereichen der Leistungselektronik eingesetzt. Neben diesen Vorteilen existierten jedoch auch einige nachteilige Eigenschaften, die bei einem Einsatz zu beachten sind. Insbesondere weisen SiC-basierte Halbleiterschalter im Vergleich zu herkömmlichen Halbleiterschaltern einen engeren Toleranzbereich hinsichtlich ihrer zulässigen Gate- Source Spannung auf. Konkret sind sie anfällig für einen Betrieb bei negativen Gate- Source-Spannungen, die außerhalb eines erlaubten Toleranzbereiches liegen. Weiterhin ergibt sich beim Betrieb einer Halbbrücke aus zwei SiC-Halbleiterschaltern beim Schaltvorgang eines Halbleiterschalters aufgrund ihres schnelleren Schaltverhaltens ein stärkeres Übersprechen auf die Gate-Source-Spannung des jeweils anderen, also komplementären, Halbleiterschalters. Durch die beim Übersprechen entstehenden Spannungs-Peaks, deren Ausprägung bei höheren Schaltfrequenzen zunimmt, können die SiC-Halbleiterschalter geschädigt werden. Beim Betrieb können die Spannungs-Peaks sogar zu einem unerwünschten Verhalten, beispielsweise einem unerwünschten Einschalten eines Halbleiterschalters führen und diesen dadurch zerstören. Für einen sicheren Betrieb der SiC-Halbleiterschalter innerhalb der Halbbrücke ist es daher wünschenswert, die Ausprägung der Spannungs-Peaks und/oder ein Überschreiten des erlaubten Toleranzbereiches der Gate-Source-Spannung durch die Spannungs-Peaks zu reduzieren.
Grundsätzlich tritt dieses Verhalten als Folge einer Umladung von parasitären Gate- Drain-Kapazitäten der jeweiligen Halbleiterschalter (vgl. auch Miller-Effekt) auch bei herkömmlichen Halbleiterschaltern auf. Es wird später anhand der Fig. 1 a - 1c nochmals näher erläutert. Allerdings ist die Auswirkung der durch das Übersprechen entstehenden Spannungs-Peaks bei SiC basierten Halbleiterschaltern aufgrund ihres engen Toleranzbereichs der erlaubten Gate-Source-Spannung deutlich größer.
In den Druckschriften US11184003B2 und US11108388B1 werden ein Verfahren und eine Treiberschaltung für eine Siliziumkarbid-Leistungsvorrichtung offenbart, mit denen eine Spannungsspitze unterdrückt wird, die durch eine Änderung einer Gate- Source-Spannung und ein Übersprechen verursacht wird. Die Siliziumkarbid- Leistungsvorrichtung wird von einem Treiber gesteuert und umfasst eine Gate-Source- Spannung und eine Source-Spannung. Dabei nimmt die Source-Spannung entsprechend einem Anstieg der Gate-Source-Spannung ab oder die Source- Spannung entsprechend einem Abfall der Gate-Source-Spannung zu. Das bekannte Verfahren ist jedoch in der Umsetzung komplex und aufwendig. Daher ist ein alternatives Verfahren und eine alternative Treiberschaltung für einen schonenden Betrieb einer Halbbrücke, insbesondere einer Halbbrücke mit SiC-basierten Halbleiterschaltern wünschenswert, welches / welche die oben genannten Nachteile vermeidet, zumindest jedoch reduziert.
Der Artikel ZHANG, Z. [u.a.]; “Active Gate Driver for Crosstalk Suppression of SiC Devices in a Phase-Leg Configuration”; IEEE Transactions on Power Electronics, vol. 29, no. 4, April 2014. S. 1986 — 1997; offenbart zwei Gate-Assist-Schaltungen zur aktiven Unterdrückung eines Übersprechens zwischen zwei Halbleiterschaltern in einer Halbbrücke auf Grundlage der intrinsischen Eigenschaften von SiC Leistungsbauelementen. Eine der beiden Gate-Assist-Schaltungen verwendet einen Hilfstransistor in Reihe mit einem Kondensator, während die andere Gate-Assist- Schaltung zwei Hilfstransistoren mit einer Diode beinhaltet. Die Druckschrift DE 10 2021 213 295 A1 offenbart ein Verfahren zur Ansteuerung eines ersten und eines zweiten Schaltelementes einer Halbbrücke in einem Stromwandler. Das Verfahren umfasst den Schritt: Einstellen einer ersten Variation eines ersten Strom Verlaufs mittels eines ersten Gate-Treibers am ersten Steuerkontakt zum Schließen des ersten Schaltelementes. Das Verfahren umfasst weiterhin den Schritt: Einstellen einer zweiten Variation eines zweiten Stromverlaufs mittels eines zweiten Gate-Treibers am zweiten Steuerkontakt während des Schließens des ersten Schaltelementes.
Aufgabe der Erfindung
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum schonenden Betrieb einer Halbbrücke aus zwei seriell verbundenen Halbleiterschaltern, insbesondere aus SiC-basierten Halbleiterschaltern, anzugeben, mit dem ein Überschreiten eines erlaubten Toleranzbereiches der Gate-Source-Spannung durch im Betrieb vorliegende Spannungs-Peaks reduziert wird. Es ist zudem Aufgabe der Erfindung, eine zur Durchführung des Verfahrens geeignete Treiberschaltung sowie einen Stromwandler mit einer derartigen Treiberschaltung aufzuzeigen.
Lösung
Die Aufgabe, ein optimiertes Verfahren zum Betrieb einer Halbbrücke aufzuzeigen, wird erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 1 gelöst. Die Aufgabe, eine für das Verfahren geeignete Treiberschaltung aufzuzeigen, wird erfindungsgemäß mit den Merkmalen des unabhängigen Anspruchs 10 gelöst. Die Aufgabe, einen geeigneten Stromwandler mit einer derartigen Treiberschaltung aufzuzeigen, wird erfindungsgemäß mit den Merkmalen des unabhängigen Anspruchs 17 gelöst. Vorteilhafte Ausführungsformen des Verfahrens sind in den Ansprüchen 2 bis 9 wiedergegeben. Vorteilhafte Ausführungsformen der Treiberschaltung sind in den Ansprüchen 11 bis 16 aufgeführt.
Beschreibung der Erfindung
Das erfindungsgemäße Verfahren zielt auf eine Ansteuerung einer Halbbrücke umfassend einen ersten Halbleiterschalter und einen zweiten Halbleiterschalter. Die beiden Halbleiterschalter sind zwischen einem ersten Brückenanschluss und einem zweiten Brückenanschluss angeordnet und dort seriell miteinander verbunden. Dabei wird die Halbbrücke, insbesondere werden deren Halbleiterschalter über eine mit den Halbleiterschaltern verbundene Treiberschaltung angesteuert. Das Verfahren umfasst die Schritte:
Variieren einer Gate-Source Spannung UGS an einem ausgeschalteten der beiden Halbleiterschalter durch eine Änderung eines Gate-Potentials UG an einem Gate-Treiberanschluss der Treiberschaltung, der mit dem ausgeschalteten Halbleiterschalter verbunden ist, wobei die Variation der Gate-Source Spannung UGS an dem ausgeschalteten Halbleiterschalter einem Spannungs-Peak entgegenwirkt, der durch einen Schaltvorgang des jeweils anderen Halbleiterschalters der Halbbrücke erzeugt wird und in Abhängigkeit von dem Schaltvorgang des jeweils anderen Halbleiterschalters erfolgt.
Dass die Variation der Gate-Source-Spannung UGS an dem ausgeschalteten Halbleiterschalter einem Spannungspeak entgegenwirkt, bedeutet erfindungsgemäß, dass bei einem nach oben (i.e. zu positiveren Werten hin) gerichteten Spannungspeak in der Gate-Source Spannung das Gate-Potential abgesenkt wird. Entsprechend wird bei einem nach unten gerichteten Spannungspeak in der Gate-Source Spannung UGS das Gate-Potential angehoben. Dass die Variation der Gate-Source Spannung an dem ausgeschalteten Halbleiterschalter in Abhängigkeit von dem Schaltvorgang des jeweils anderen Halbleiterschalters erfolgt, bedeutet, dass sie nicht dauernd erfolgen muss, sondern nur temporär und insbesondere in zeitlicher Nähe zu dem Schaltvorgang des jeweils anderen Halbleiterschalters erfolgen kann. Es kann auch bedeuten, dass ein Ausmaß der Variation des Gate-Potentials UG an dem Gate Treiberanschluss abhängig von einer Frequenz des Schaltvorganges des Halbleiterschalters erfolgt.
Eine erfindungsgemäße Treiberschaltung ist zum Betrieb einer Halbbrücke ausgelegt, wobei die Halbbrücke einen ersten Halbleiterschalter und einen zweiten Halbleiterschalter aufweist, die zwischen einem ersten Brückenanschluss und einem zweiten Brückenanschluss seriell miteinander verbunden sind. Dabei umfasset die Treiberschaltung: eine erste Ansteuerschaltung mit einem ersten Gate-Treiberanschluss zur Verbindung mit einem Gate-Anschluss des ersten Halbleiterschalters und einem ersten Source-Treiberanschluss zur Verbindung mit einem Source-Anschluss des ersten Halbleiterschalters, eine zweite Ansteuerschaltung mit einem zweiten Gate-Treiberanschluss zur Verbindung mit dem Gate-Anschluss des zweiten Halbleiterschalters und einem zweiten Source-Treiberanschluss zur Verbindung mit einem Source-Anschluss des zweiten Halbleiterschalters, und eine Steuereinheit zum Betreiben der ersten Ansteuerschaltung und der zweiten Ansteuerschaltung. Dabei ist die Treiberschaltung dadurch gekennzeichnet, dass sie ausgelegt und eingerichtet ist, die Halbbrücke gemäß dem erfindungsgemäßen Verfahren zu betreiben.
Dass die Treiberschaltung eingerichtet ist, die Halbbrücke entsprechend dem erfindungsgemäßen Verfahren zu betreiben, beinhaltet insbesondere, dass die erste Ansteuerschaltung bei ausgeschaltetem ersten Halbleiterschalter zur Variation einer Gate-Source-Spannung UGS an dem ersten Gate-Treiberanschluss durch eine Änderung eines daran anliegenden Gate-Potentials UG ausgelegt ist. Weiterhin beinhaltet es, dass die zweite Ansteuerschaltung bei ausgeschaltetem zweiten Halbleiterschalter zur Variation einer Gate-Source-Spannung UGS an dem zweiten Gate-Treiberanschluss durch eine Änderung eines daran anliegenden Gate-Potentials UG ausgelegt ist. Die Treiberschaltung kann, muss jedoch nicht zwingend als separates Bauteil relativ zur Halbbrücke vorliegen. Vielmehr ist es auch möglich, dass die Treiberschaltung mit ihren Ansteuerschaltungen und die Halbbrücke mit ihren Halbleiterschaltern auf einer gemeinsamen Platine angeordnet sind und dort über Leiterbahnen miteinander verbunden sind. In diesem Fall können die jeweiligen Endpunkte der entsprechenden Leiterbahnen als Gate-Treiberanschlüsse, Source- Treiberanschlüsse, Gate-Anschlüsse und als Source Anschlüsse angesehen werden.
Die Erfindung nutzt den Effekt, dass über die Variation des Gate-Potentials an dem ausgeschalteten, also ausgeschaltet vorliegendem, Halbleiterschalter ein Risiko verringert wird, gegebenenfalls sogar vermieden wird, dass der Spannungspeak, der in der Gate-Source-Spannung des ausgeschalteten Halbleiterschalters durch den Schaltvorgang des jeweils anderen Halbleiterschalters erzeugt wird, aus einem erlaubten Toleranzbereich des Halbleiterschalters herausragt. Konkret wird das Risiko reduziert, gegebenenfalls sogar verhindert, dass ein nach oben gerichteter Spannungspeak eine obere Toleranzgrenze überschreitet und somit zu einem unerwünschten Einschalten des ausgeschalteten Halbleiterschalters führt. Dies erfolgt erfindungsgemäß dadurch, dass bei einem zu erwartenden nach oben gerichteten Spannungspeak das Gate-Potential des ausgeschalteten Halbleiterschalters abgesenkt, insbesondere temporär abgesenkt, wird. Auf diese Weise wird sowohl ein Startpunkt als auch ein Endpunkt des Spannungspeaks, gewissermaßen der Spannungspeak als Ganzes, abgesenkt und ein Überschreiten der oberen Toleranzgrenze verhindert, zumindest jedoch reduziert. Weiterhin kann das Risko reduziert, ggf. sogar verhindert werden, dass ein nach unten gerichteter Spannungspeak in der Gate-Source-Spannung des ausgeschalteten Halbleiterschalters eine untere Toleranzgrenze unterschreitet, insbesondere wiederholt unterschreitet und hierdurch den Halbleiterschalter bleibend schädigt. Dies erfolgt erfindungsgemäß dadurch, dass bei einem zu erwartenden nach unten gerichteten Spannungspeak das Gate-Potential des ausgeschalteten Halbleiterschalters angehoben wird, insbesondere temporär angehoben wird, also nach positiveren Werten hin variiert wird. Somit wird sowohl ein Startpunkt als auch ein Endpunkt des Spannungspeaks, gewissermaßen der Spannungspeak als Ganzes, angehoben und ein Unterschreiten der unteren Toleranzgrenze wird verhindert, zumindest jedoch reduziert. Dabei benötigt eine für das Verfahren ausgelegte Treiberschaltung relativ zu einer herkömmlichen Treiberschaltung nicht zwingend zusätzliche Komponenten und somit einen erhöhten Bauteilaufwand. Zumeist beschränken sich die für die Treiberschaltung notwendigen Änderungen auf entsprechende Softwareänderungen in der ohnehin vorhandenen Steuereinheit der Treiberschaltung. Zusätzliche Hardware - und ein damit verbundener Kostenaufwand - ist meist nicht, und wenn überhaupt, nur in eingeschränktem Maß erforderlich.
Vorteilhafte Ausgestaltungen der Erfindung sind in der nachfolgenden Beschreibung und den Unteransprüchen angegeben, deren Merkmale einzeln und in beliebiger Kombination miteinander angewendet werden können.
In einer Ausführungsform des Verfahrens kann die Variation der Gate-Source- Spannung UGS an dem ausgeschalteten Halbleiterschalter durch den Schaltvorgang des jeweils anderen Halbleiterschalters zeitlich getriggert werden. Dabei kann sie insbesondere einen Zeitversatz At zum Schaltvorgang des komplementären Halbleiterschalters aufweisen. Der Zeitversatz At kann positive Werte, als auch negative Werte annehmen. Zudem ist es möglich, dass der Zeitversatz auch 0 beträgt und die Variation des Gate-Potentials quasi gleichzeitig mit dem Schaltvorgang erfolgt. Der jeweilige Zeitversatz hängt davon ab, wie lange die vorliegende Ansteuerungseinheit für die gewünschte Variation des Gate-Potentials benötigt. Der Zeitversatz At kann vor einer Inbetriebnahme der T reiberschaltung und der Halbbrücke einmalig bestimmt und dann durch die Steuereinheit jeweils vorgegeben werden. Als Bezugspunkte für den Zeitversatz At können beispielsweise ein Startpunkt der Variation der Gate-Source-Spannung, sowie ein Zeitpunkt eines Signals zum Auslösen des Schaltvorganges an dem jeweils anderen Halbleiterschalter verwendet werden. Anstatt des Zeitpunktes, an dem das Auslösen des Schaltvorganges an dem jeweils anderen Halbleiterschalter signalisiert wird, kann jedoch auch der Zeitpunkt gewählt werden, an dem der Schaltvorgang des jeweils anderen Halbleiterschalters tatsächlich erfolgt, also der Zeitpunkt, bei dem die maximale Änderungsrate eines Absolutbetrags einer Drain-Source-Spannung an dem jeweils anderen Halbleiterschalter vorliegt, d.h. | d / dt UDS | = max.
In einer Ausführungsform des Verfahrens kann die Variation der Gate-Source- Spannung UGS an dem ausgeschalteten Halbleiterschalter eine Anhebung des Gate- Potentials UG an dem entsprechenden Gate-Treiberanschluss umfassen, wenn der jeweils andere Halbleiterschalter ausgeschaltet wird. Konkret hat nämlich ein Ausschalten des jeweils anderen Halbleiterschalters einen nach unten gerichteten Spannungspeak in der Gate-Source-Spannung UGS des bereits ausgeschaltet vorliegenden Halbleiterschalters zur Folge, also demjenigen Halbleiterschalter, der aktuell gerade keinen Schaltvorgang durchführt. Über die Anhebung des Gate- Potenzials UG an dem ausgeschalteten Halbleiterschalter wird der nach unten gerichtete Spannungspeak zu positiveren Werten hin verschoben. Hierdurch wird verhindert, zumindest jedoch reduziert, dass der Spannungspeak eine dem ausgeschalteten Halbleiterschalter zugeordnete untere Toleranzgrenze unterschreitet. In einer weitere Ausführungsform des Verfahrens kann die Variation der Gate-Source- Spannung UGS an dem ausgeschalteten Halbleiterschalter eine Absenkung des Gate- Potentials UG an dem entsprechenden Gate-Treiberanschluss umfassen, wenn der jeweils andere Halbleiterschalter eingeschaltet wird. Dabei hat das Einschalten des jeweils anderen Halbleiterschalters einen nach oben gerichteten Spannungspeak in der Gate-Source-Spannung UGS des ausgeschalteten Halbleiterschalters zur Folge, also demjenigen Halbleiterschalter, der aktuell gerade keinen Schaltvorgang durchführt. Indem das Gate-Potential UG an dem ausgeschalteten Halbleiterschalter abgesenkt wird, wird der Spannungspeak nach negativeren Werten hin verschoben und ein Überschreiten einer dem ausgeschalteten Halbleiterschalter zugeordneten oberen Toleranzgrenze wird verhindert bzw. reduziert.
In einer Ausführungsform des Verfahrens kann die Variation der Gate-Source- Spannung UGS an dem ausgeschalteten Halbleiterschalter dadurch erfolgen, dass in der jeweiligen Ansteuerschaltung, die dem ausgeschalteten Halbleiterschalter zugeordnet ist, ein Kondensator mit einer voreingestellten Spannung abhängig von dem Schaltvorgang des jeweils anderen Halbleiterschalters temporär mit dem entsprechenden Gate-Treiberanschluss - und über diesen mit dem Gate-Anschluss des ausgeschalteten Halbleiterschalters - verbunden wird. In diesem Fall erfolgt die Variation des Gate-Potentials durch einen Ladungsaustausch zwischen dem vorgeladenen Kondensator und einer parasitären Gate-Source-Kapazität des ausgeschalteten Halbleiterschalters. Nach Auftreten des Spannungspeaks kann der Kondensator wieder von dem Gate-Treiberanschluss getrennt werden und mit einer Spannungsquelle innerhalb der Ansteuerschaltung verbunden werden, wodurch er für einen nachfolgenden Spannungspeak wieder vorgeladen werden kann. Zu diesem Zweck kann die erste Ansteuerschaltung der Treiberschaltung einen Kondensator umfassen, der einen ersten Kontakt aufweist, der über einen Schalter - gegebenenfalls auch über zwei Schalter - entweder mit einem ersten Pol einer Spannungsquelle oder mit dem ersten Gate-Treiberanschluss der ersten Ansteuerschaltung verbindbar ist. Dabei kann ein zweiter Kontakt des Kondensators der ersten Ansteuerschaltung mit einem zweiten Pol der Spannungsquelle der ersten Ansteuerschaltung verbunden sein. Alternativ oder kumulativ dazu ist es ebenfalls möglich, dass die zweite Ansteuerschaltung einen Kondensator umfasst, der einen ersten Kontakt aufweist, der über einen Schalter - gegebenenfalls auch über zwei Schalter - entweder mit einem ersten Pol einer Spannungsquelle oder mit dem zweiten Gate-Treiberanschluss der zweiten Ansteuerschaltung verbindbar ist. Dabei kann ein zweiter Kontakt des Kondensators der zweiten Ansteuerschaltung mit einem zweiten Pol der Spannungsquelle der zweiten Ansteuerschaltung verbunden sein.
In einer weiteren Ausführungsform des Verfahrens kann die Variation der Gate- Source-Spannung UGS an dem ausgeschalteten Halbleiterschalter innerhalb der Treiberschaltung - und damit auch das Ändern des Gate-Potentials UG innerhalb der Treiberschaltung - durch Einstellen eines Potentials mit Hilfe eines Spannungsteilers erfolgen. Zu diesem Zweck kann die erste Ansteuerschaltung, alternativ oder kumulativ auch die zweite Ansteuerschaltung, jeweils einen Spannungsteiler aufweisen. Der Spannungsteiler kann / die Spannungsteiler können jeweils einen Brückenzweig aufweisen. Alternativ ist es jedoch auch möglich, dass der Spannungsteiler / dass jeder der Spannungsteiler jeweils mehrere Brückenzweige aufweist. Jeder der Brückenzweige kann jeweils eine obere Reihenschaltung eines oberen Schalters und eines oberen Widerstandes, sowie eine untere Reihenschaltung eines unteren Schalters und eines unteren Widerstandes umfassen. Die oberen Reihenschaltungen jedes Brückenzweigs einer, insbesondere derselben Ansteuerschaltung können jeweils über einen dem Brückenzweig zugeordneten Mittelabgriff miteinander verbunden sein. Auch die unteren Reihenschaltungen jedes Brückenzweigs einer, insbesondere derselben Ansteuerschaltung können über den dem Brückenzweig jeweils zugeordneten Mittelabgriff miteinander verbunden sein. Weiterhin kann der Mittelabgriff jedes Brückenzweiges einer, insbesondere derselben Ansteuerschaltung jeweils mit dem Gate-Treiberanschluss der ihm zugeordneten Ansteuerschaltung verbunden sein. Der Gate-Treiberanschluss jeder Ansteuerschaltung kann wiederum mit dem Gate-Anschluss des ihr zugeordneten Halbleiterschalters verbunden sein. Auf diese Weise ist der Gate-Anschluss jedes Halbleiterschalters jeweils mit dem Mittelabgriff oder den Mittelabgriffen der ihm jeweils zugeordneten Ansteuerschaltung verbunden.
Bei dem Spannungsteiler, der einen oder mehrere Brückenzweige mit jeweils einer oberen Reihenschaltung eines oberen Schalters und eines oberen Widerstandes und einer unteren Reihenschaltung eines unteren Schalters und eines unteren Widerstandes aufweist, ist eine erste Anzahl der oberen Reihenschaltungen stets gleich einer zweiten Anzahl der unteren Reihenschaltungen. Schließlich hat ein Brückenzweig stets eine obere Reihenschaltung sowie auch eine untere Reihenschaltung. Alternativ zu dieser Ausführungsform kann der Spannungsteiler jedoch auch so ausgebildet sein, dass die erste Anzahl an oberen Reihenschaltungen ungleich der zweiten Anzahl an unteren Reihenschaltungen ist. Bei einer weiteren Ausführungsform der Treiberschaltung kann daher die erste Ansteuerschaltung und/oder die zweite Ansteuerschaltung jeweils einen Spannungsteiler aufweisen, wobei der Spannungsteiler eine erste Anzahl an oberen Reihenschaltungen mit jeweils einem oberen Schalter und einem oberen Widerstand und eine von der ersten Anzahl verschiedene zweite Anzahl an unteren Reihenschaltungen mit jeweils einem unteren Schalter und einem unteren Widerstand umfasst. Innerhalb einer, insbesondere derselben Ansteuerschaltung ist jede der oberen Reihenschaltungen mit jeder der unteren Reihenschaltungen über einen gemeinsamen Mittelabgriff verbunden. Der gemeinsame Mittelabgriff ist mit dem Gate-Treiberanschluss der entsprechenden Ansteuerschaltung verbunden. Der Gate-Treiberanschluss ist wiederum mit dem Gate- Anschluss desjenigen Halbleiterschalters verbunden, der der jeweiligen Ansteuerschaltung zugeordnet ist.
Bei einer Ausführungsform des Verfahrens, die den Spannungsteiler mit der ersten Anzahl von oberen Reihenschaltungen und der davon verschiedenen zweiten Anzahl an unteren Reihenschaltungen verwendet, erfolgt die Variation der Gate-Source- Spannung UGS an dem ausgeschalteten Halbleiterschalter innerhalb der Ansteuerschaltung des ausgeschalteten Halbleiterschalters durch ein Einstellen eines Potentials mit Hilfe des so ausgelegten Spannungsteilers. Bei jeder der Ansteuerschaltungen, die den derart ausgebildeten Spannungsteiler aufweisen, ist der gemeinsame Mittelabgriff des Spannungsteilers mit dem Gate-Treiberanschluss der entsprechenden Ansteuerschaltung verbunden. Der Gate-Treiberanschluss jeder der Ansteuerschaltungen ist wiederum mit dem Gate-Anschluss des ihr jeweils zugeordneten Halbleiterschalters verbunden. Daher gilt dies auch für die Ansteuerschaltung, die dem jeweils ausgeschalteten Halbleiterschalter zugeordnet ist. Daher kann das Potential, das an dem gemeinsamen Mittelabriff des Spannungsteilers und dem damit verbundenen Gate-Treiberanschluss der dem ausgeschalteten Halbleiterschalter zugeordneten Ansteuerschaltung herrscht, dem Gate-Anschluss des ausgeschalteten Halbleiterschalters übergeben werden.
In einer Variante des Verfahrens kann das Einstellen des Potentials mit Hilfe des Spannungsteilers dadurch erfolgen, dass zumindest ein oder mehrere obere Schalter sowie ein oder mehrere untere Schalter des Spannungsteilers gleichzeitig geschlossen sind. Die Variante des Verfahrens kann für jeden der dargestellten Spannungsteiler verwendet werden. Die Verwendung ist also unabhängig davon, ob bei dem Spannungsteiler die erste Anzahl der oberen Reihenschaltungen gleich oder ungleich der zweiten Anzahl der unteren Reihenschaltungen ist. Auf diese Weise kann an dem Mittelabgriff des Spannungsteilers statisch ein vordefiniertes Potential bereitgestellt und an den Gate-Treiberanschluss der zugeordneten Ansteuerschaltung übergeben werden. Die Übergabe des Potentials kann sowohl für eine vorgegebene Zeitdauer kontinuierlich erfolgen, indem die entsprechenden Schalter für die vorgegebene Zeitdauer kontinuierlich geschlossen gehalten werden. Alternativ dazu kann sie jedoch auch getaktet erfolgen, indem die entsprechenden Schalter für die vorgegebene Zeitdauer synchron zueinander alternierend geschlossen und wieder geöffnet - also synchron zueinander getaktet - werden. Diese Variante kann insbesondere dann verwendet werden, wenn der Spannungsteiler mehrere Brückenzweige aufweist oder wenn jeder der Spannungsteiler jeweils mehrere Brückenzweige aufweist.
In einer alternativen Ausführungsform des Verfahrens kann das Einstellen des Potentials mit Hilfe des Spannungsteilers aber auch dadurch erfolgen, dass bei dem betreffenden Spannungsteiler entweder ein oder mehrere obere Schalter, jedoch keiner der unteren Schalter gleichzeitig geschlossen ist/sind, oder, dass bei dem betreffenden Spannungsteiler ein oder mehrere untere Schalter, jedoch keiner der oberen Schalter gleichzeitig geschlossen ist/sind. Auch die alternative Variante des Verfahrens kann für jeden der dargestellten Spannungsteiler verwendet werden, unabhängig davon, ob bei dem Spannungsteiler die erste Anzahl der oberen Reihenschaltungen gleich oder ungleich der zweiten Anzahl der unteren Reihenschaltungen ist. Bei dieser Variante kann der Mittelabgriff jeweils zwischen mehreren, beispielsweise zwischen zwei, Potentialen hin und her springen, wodurch die Gate-Source-Kapazität des ausgeschalteten Halbleiterschalters in kurzen Zeitpulsen getaktet aufgeladen oder entladen werden kann.
Im Rahmen der Erfindung kann die erste Ansteuerschaltung baugleich oder im Wesentlichen baugleich zu der zweiten Ansteuerschaltung ausgeführt sein. Alternativ dazu kann die erste Ansteuerschaltung jedoch auch eine Bauform aufweisen, die verschieden zu einer Bauform der zweiten Ansteuerschaltung ist. Konkret kann beispielsweise eine der Ansteuerschaltungen einen Spannungsteiler und die andere der Ansteuerschaltungen einen Kondensator zum Ändern des Gate-Potentials aufweisen.
In einer Ausführungsform der Treiberschaltung kann die erste Ansteuerschaltung maximal eine Spannungsquelle oder maximal zwei Spannungsquellen aufweisen. Alternativ oder ergänzend dazu ist es ebenfalls möglich, dass die zweite Ansteuerschaltung maximal eine Spannungsquelle oder maximal zwei Spannungsquellen aufweist. Unter einer Spannungsquelle im Rahmen der Erfindung ist eine Komponente oder Schaltung zu verstehen, deren bereitgestellte Spannung sich auch bei Belastung nicht oder nur unwesentlich ändert. Eine unwesentliche Änderung ist hier insbesondere eine Spannungsänderung, die maximal 30% eines Nominalwertes der Spannungsquelle nicht überschreitet.
Ein erfindungsgemäßer Stromwandler umfasst eine oder mehrere Halbbrücken sowie eine oder mehrere erfindungsgemäße Treiberschaltungen. Dabei ist die Treiberschaltung / jede der Treiberschaltungen zur Ansteuerung einer ihr jeweils zugeordneten Halbbrücke der einen oder mehreren Halbbrücken gemäß dem erfindungsgemäßen Verfahren ausgelegt. Es ergeben sich auch für den Stromwandler die bereits in Verbindung mit dem Verfahren erläuterten Vorteile.
Kurzbeschreibunq der Figuren
Im Folgenden wird die Erfindung mithilfe von Figuren dargestellt. Von diesen zeigen
Fig. 1a eine Halbbrücke mit zwei Halbleiterschaltern, die von einer herkömmlichen Treiberschaltung angesteuert wird;
Fig. 1b Diagramme zur Erläuterung eines Spannungspeaks in der Gate-Source- Spannung eines Halbleiterschalters, der beim Einschalten des jeweils anderen Halbleiterschalters mit der herkömmlichen Treiberschaltung erzeugt wird;
Fig. 1c Diagramme zur Erläuterung eines Spannungspeaks in der Gate-Source- Spannung eines Halbleiterschalters, der beim Ausschalten des jeweils anderen Halbleiterschalters mit der herkömmlichen Treiberschaltung erzeugt wird;
Fig. 2 eine erste Ausführungsform einer erfindungsgemäßen Treiberschaltung zur Reduktion / Verhinderung einer Beschädigung einer Halbbrücke durch einen Spannungspeak in der Gate-Source-Spannung eines Halbleiterschalters;
Fig. 3 Diagramme zur Erläuterung eines Betriebs der Treiberschaltung aus Fig. 2 (am Beispiel: Ausschalten des jeweils anderen Halbleiterschalters);
Fig. 4 eine zweite Ausführungsform einer erfindungsgemäßen Treiberschaltung zur Reduktion / Verhinderung einer Beschädigung einer Halbbrücke durch einen Spannungspeak in der Gate-Source-Spannung eines Halbleiterschalters; Fig. 5a Diagramme zur Erläuterung eines Betriebs der Treiberschaltung aus Fig. 4 (am Beispiel Einschalten des jeweils anderen Halbleiterschalters);
Fig. 5b Diagramme zur Erläuterung eines Betriebs der Treiberschaltung aus Fig. 4 (am Beispiel Ausschalten des jeweils anderen Halbleiterschalters);
Fig. 6 eine dritte Ausführungsform einer erfindungsgemäßen Treiberschaltung zur Reduktion / Verhinderung einer Beschädigung einer Halbbrücke durch einen Spannungspeak in der Gate-Source-Spannung eines Halbleiterschalters;
Fig. 7 Diagramme zur Erläuterung eines Betriebs der Treiberschaltung aus Fig. 6 (am Beispiel Ausschalten des jeweils anderen Halbleiterschalters);
Fig. 8 eine vierte Ausführungsform einer erfindungsgemäßen Treiberschaltung zur Reduktion / Verhinderung einer Beschädigung einer Halbbrücke durch einen Spannungspeak in der Gate-Source-Spannung eines Halbleiterschalters;
Figurenbeschreibung
In Fig. 1a zeigt eine herkömmliche Treiberschaltung 80 zur Ansteuerung einer Halbbrücke 100 mit einem ersten Halbleiterschalter 110 und einem zweiten Halbleiterschalter 120, die zwischen Brückenanschlüssen 101 , 102 der Halbbrücke 100 angeordnet sind und dort über einen Brückenabgriff 103 seriell miteinander verbunden sind. Jeder der Halbleiterschalter 110, 120 wird über eine ihm zugeordnete Ansteuerschaltung 60, 70 der Treiberschaltung 80 angesteuert und über diese alternierend an- und ausgeschaltet. Hierzu weist jede der Ansteuerschaltungen 60, 70 einen Spannungsgenerator 61 , 71 auf, dessen erster Kontakt jeweils über einen ohmschen Widerstand 62, 72 und einen Gate-Treiberanschluss 65, 75 der Ansteuerschaltung 60, 70 mit einem Gate-Anschluss 115, 125 des entsprechenden Halbleiterschalters 110, 120 verbunden ist. Der zweite Kontakt des
Spannungsgenerators 61 , 71 ist jeweils über einen Source-Treiberanschluss 66, 76 mit einem Source-Anschluss 116, 126 des entsprechenden Halbleiterschalters 110, 120 verbunden. Die Ansteuerschaltungen 60, 70 werden über eine Steuereinheit 50 der Treiberschaltung 80 gesteuert und sind ausgelegt, die ihnen zugeordneten Halbleiterschalter 110, 120 über ein Erzeugen einer entsprechenden Gate-Source- Spannung UGS in alternierender Weise an- und auszuschalten. Die Halbleiterschalter 110, 120 sind exemplarisch als MOSFET's dargestellt. Beispielsweise kann es sich jeweils um einen Siliziumkarbid (SiC)-MOSFET handeln. Alternativ ist es jedoch auch möglich, dass die Halbleiterschalter jeweils als IGBT's beispielsweise jeweils als SiC-IGBT's ausgeführt sind. Die Halbleiterschalter 110, 120 weisen parasitäre Kapazitäten auf. Konkret weisen sie zwischen ihren Gate- Anschlüssen 115, 125 und ihren Drain-Anschlüssen sogenannte Gate-Drain Kapazitäten 111 , 121 und zwischen ihren Gate-Anschlüssen 115, 125 und ihren Source Anschlüssen sogenannte Gate-Source-Kapazitäten 112, 122 auf, die in Fig. 1a jeweils gestrichelt dargestellt sind. Die Halbbrücke 100 weist zudem für jeden der beiden Halbleiterschalter 110, 120 eine antiparallel orientierte Freilaufdiode 113, 123 auf. Bei der Freilaufdiode 113, 123 kann es sich sowohl um eine intrinsische Diode des entsprechenden Halbleiterschalters 110, 120 (bspw. im Fall von eines MOSFET's als Halbleiterschalter) oder aber eine separate Freilaufdiode handeln, die antiparallel mit dem entsprechenden Halbleiterschalter verbunden ist (bspw. im Fall eines IGBT's als Halbleiterschalter).
Im Folgenden wird ein Entstehen eines Spannungspeaks 221 in der Gate-Source- Spannung eines der Halbleiterschalter - hier exemplarisch des zweiten Halbleiterschalters 120 - erläutert, wenn der jeweils andere der Halbleiterschalter - hier der erste Halbleiterschalter 110 - eingeschaltet wird. Zu diesem Zweck sind in Fig. 1b mehrere Diagramme 91 , 92, 93, 94 dargestellt, die Zeitverläufe unterschiedlicher Spannungen der Halbleiterschalter 110, 120 charakterisieren. Konkret ist in Diagramm 91 ein Zeitverlauf 210 der Gate-Source Spannung UGS und in Diagramm 92 ein Zeitverlauf 215 der Drain-Source-Spannung des ersten Halbleiterschalters 110 dargestellt. Die Diagramme 93, 94 sind dem zweiten Halbleiterschalter 120 zugeordnet. Konkret stellt das Diagramm 93 einen Zeitverlauf 220 der Gate-Source-Spannung UGS und das Diagramm 94 einen Zeitverlauf 225 der Drain-Source Spannung UDS des zweiten (hier ausgeschalteten) Halbleiterschalters 120 dar. Die Zeitverläufe können z.B. bei Verwendung der Treiberschaltung 80 in Verbindung mit der Halbbrücke 100 beim Einschalten des ersten Halbleiterschalters 110, bei ausgeschaltetem zweiten Halbleiterschalter 120 entstehen.
Zum Zeitpunkt to wird von dem Spannungsgenerator 61 der ersten Ansteuerschaltung 60 ein sprungartiger Spannungsanstieg erzeugt, um den ersten Halbleiterschalter 110 bei ausgeschaltetem zweiten Halbleiterschalter 120 einzuschalten. Als Folge wird die Gate-Source-Kapazität 112 des entsprechenden Halbleiterschalters 110 über den Widerstand 62 aufgeladen, welche Aufladung sich in dem Zeitverlauf 210 in der Gate- Source Spannung des ersten Halbleiterschalters 110 - hier einem exponentiell abklingenden Spannungsanstieg - widerspiegelt. Bei Erreichen eines Schwellwertes für die Gate-Source Spannung UGS wird ein nahezu schlagartiges Einschalten des entsprechenden Halbleiterschalters 110 initiiert. Dementsprechend sinkt die dem Halbleiterschalter 110 zugeordnete Drain-Source-Spannung UDS auf einen niedrigen Wert ab, der einer Durchlassspannung des Schalters entspricht. Der schlagartige Einbruch des Spannungsabfalls UDS über den Lastanschlüssen des ersten Halbleiterschalters führt zu einem schlagartigen Anstieg bei einem Spannungsabfall des zweiten Halbleiterschalters 120. Konkret erhöht sich nämlich an dem zweiten (ausgeschalteten) Halbleiterschalter 120 der Spannungsabfall zwischen seinem Drain- Anschluss und seinem Source Anschluss schlagartig auf den doppelten Wert, nämlich von jeweils der halben zwischen den Brückenanschlüssen 101 ,102 anliegenden Spannung (bei geöffnetem Schaltzustand der zwei Halbleiterschaltern 110, 120) auf nahezu die gesamte zwischen den Brückenanschlüssen 101 , 102 anliegende Spannung (bei geöffnetem zweiten Halbleiterschalter 120 und geschlossenem ersten Halbleiterschalter 110). Die hohen zeitlichen Änderungsraten der Spannungsabfälle zwischen den Lastanschlüssen der Halbleiterschalter 110, 120 haben starke Umladungsvorgänge an den entsprechenden Gate-Drain-Kapazitäten 111 , 121 der Halbleiterschalter 110, 120 zur Folge. Konkret muss an der Gate-Drain-Kapazität 121 des zweiten Halbleiterschalters 120 trotz seines in diesem Zeitraum dauerhaft ausgeschalteten Zustandes der entsprechende Ladestrom durch die Ansteuerungsschaltung 70 des zweiten Halbleiterschalters 120 bereitgestellt werden. Weil der Umladestrom der Ansteuerschaltung 70 zwischen dem Spannungsgenerator 71 und dem Gate-Anschluss 125 des zweiten Halbleiterschalters 120 jedoch durch den Widerstand 72 limitiert ist und nicht beliebig hohe Werte annehmen kann, führt dies in der Folge zu einem nach oben hin (i.e. zu positiven Werten hin) gerichteten Spannungspeak 221 in dem Zeitverlauf 220 der Gate-Source-Spannung UGS des zweiten Halbleiterschalters 120 (vgl. Diagramm 93). Der Spannungspeak 221 kann, sofern er eine obere Toleranzgrenze 222 überschreitet, sogar zu einem unerwünschten Einschalten des zweiten Halbleiterschalters 120 und somit zu einem Kurzschluss der Halbbrücke 100 und ggf. zu einer Zerstörung beider Halbleiterschalter 110, 120 führen.
In Fig. 1c sind Zeitverläufe 210, 215, 220, 225 von charakteristischen Spannungen in mehreren Diagrammen 91 , 92, 93, 94 für den Fall dargestellt, dass der erste Halbleiterschalter 110 ausgeschaltet wird, während der zweite Halbleiterschalter 120 ausgeschaltet vorliegt. Dabei stellt das Diagramm 91 den Zeitverlauf 210 der Gate- Source-Spannung UGS und das Diagramm 92 den entsprechenden Zeitverlauf 215 für den Spannungsabfall UDS überden Lastanschlüssen (i.e. Drain und Source) des ersten Halbleiterschalters 110 dar. Indem Diagramm 93 ist der Zeitverlauf 220 der Gate- Source-Spannung UGS und in dem Diagramm 94 der Zeitverlauf 225 der zwischen den Lastanschlüssen Drain und Source abfallenden Spannung UDS für den zweiten Halbleiterschalter 120 dargestellt.
Ähnlich zum Fall der Fig. 1 b erzeugt die Spannungsänderung zwischen den Lastanschlüssen des ersten Halbleiterschalters 110 bei seinem Ausschaltvorgang eine gegenläufige Spannungsänderung zwischen den Anschlüssen des zweiten Halbleiterschalters 120. Konkret wird beim Ausschalten des ersten Halbleiterschalters 110 der Spannungsabfall zwischen Drain und Source des zweiten Halbleiterschalters sprungartig halbiert, i.e. von nahezu einer vollen zwischen den Brückenanschlüssen 101 , 102 anliegenden Spannung (bei eingeschaltetem ersten Halbleiterschalter 110) hin zu nahezu der halben zwischen den Brückenanschlüssen 101 , 102 anliegenden Spannung (bei ausgeschaltetem ersten Halbleiterschalter 110 und ausgeschaltetem zweiten Halbleiterschalter 120) (vgl. Diagramm 94). Diese sprungartige Änderung des Spannungsabfalls zwischen den Drain- und Source-Anschlüssen des zweiten Halbleiterschalters 120 hat auch hier, ähnlich zu dem in Fig. 1 b erläuterten Verhalten, Umladevorgänge an der Gate-Drain-Kapazität 121 des zweiten Halbleiterschalters 120 zur Folge. Da diese nicht beliebig schnell erfolgen können, sondern vielmehr dessen Strom durch den Widerstand 72 limitiert ist, führt dies zu einem hier nach unten hin (d.h. zu negativen Werten hin) gerichteten Spannungspeak 221. Wenn dieser Spannungspeak 221 einen unteren Toleranzgrenze 223 unterschreitet, insbesondere im normalen Betrieb der Halbbrücke 100 mehrfach wiederholt unterschreitet, kann dies zu einer dauerhaften Beschädigung des entsprechenden Halbleiterschalters 120 führen. Das Verhalten der Brückenschalter 110, 120 wurde in Fig. 1 b und 1 c für den exemplarischen Fall erläutert, dass der erste Halbleiterschalter 110 ein- oder ausgeschaltet wurde, während der zweite Halbleiterschalter 120 ausgeschaltet vorliegt bzw. ausgeschaltet bleibt. Das Verhalten lässt sich jedoch auch auf den Fall übertragen, dass der zweite Halbleiterschalter 120 ein- oder ausgeschaltet wird, während der erste Halbleiterschalter 110 ausgeschaltet vorliegt bzw. ausgeschaltet bleibt. In diesem Fall treten bei dem ersten Halbleiterschalter 110 die erwähnten Spannungspeaks 221 auf.
In Fig. 2 ist eine erste Ausführungsform einer erfindungsgemäßen Treiberschaltung 1 in Verbindung mit einer durch die Treiberschaltung 1 betriebenen Halbbrücke 100 dargestellt. Dabei ist die Treiberschaltung 1 im Gegensatz zu der herkömmlichen Treiberschaltung 80 aus Fig. 1 a zur Reduktion / Verhinderung einer Beschädigung der Halbbrücke 100 durch einen Spannungspeak 221 in der Gate-Source-Spannung UGS eines der Halbleiterschalter 110, 120 ausgelegt. Bei den Halbleiterschaltern 110, 120 der Halbbrücke 100 kann es sich insbesondere um SiC-MOSFET's oder SiC-IGBT's handeln. Die Halbbrücke 100 entspricht in ihrem Aufbau im Wesentlichen der auch in Fig. 1 a gezeigten Halbbrücke 100. Daher wird hier auf die Beschreibung in Fig. 1 a verwiesen und im Folgenden lediglich die Treiberschaltung 1 näher erläutert.
Die Treiberschaltung 1 beinhaltet zwei Ansteuerschaltungen 10, 20, die jeweils einem der Halbleiterschalter 110, 120 zugeordnet sind. Sie weisen jeweils einen Gate- Treiberanschluss 15, 25 und einen Source-Treiberanschluss 16, 26 auf. Bei jeder Ansteuerschaltung 10, 20 ist der Gate-Treiberanschluss 15, 25 jeweils mit dem Gate- Anschluss 115, 125 und der Source-Treiberanschluss 16,26 jeweils mit dem Source Anschluss 116, 126 des zugeordneten Halbleiterschalters 110, 120 verbunden. Jede der Ansteuerschaltungen 10, 20 weist jeweils zwei Spannungsquellen 11 , 12, 21 , 22 auf, die über einen Mittelpunkt 13, 23 seriell miteinander verbunden sind. Jede der Spannungsquellen 11 , 12, 21 , 22 weist eine ihr jeweils zugeordnete Spannung Un, U21 , U12, U22 auf. Der Mittelpunkt 13, 23 dient für die jeweilige Ansteuerschaltung 10, 20 jeweils als Bezugspotential GND10, GND20 und ist bei jeder der Ansteuerschaltungen 10, 20 mit dem entsprechenden Source-Treiberanschluss 16, 26 verbunden. Die Ansteuerungsschaltungen 10, 20 weisen weiterhin jeweils einen Spannungsteiler in Form eines Brückenzweiges auf. Der Brückenzweig umfasst jeweils eine obere Reihenschaltung eines oberen Schalters S10.1, S20.1 und eines oberen Widerstandes R10.1, R20.1 sowie eine untere Reihenschaltung eines unteren Schalters S10.2, S20.2 und eines unteren Widerstandes R10.2, R20.2. Die oberen und die unteren Reihenschaltungen desselben Brückenzweiges sind jeweils über einen Mittelabgriff 14, 24 seriell miteinander verbunden. Innerhalb derselben Ansteuerschaltung 10, 20 ist jeder Brückenzweig an einem Ende jeweils mit einem positiven (+) Pol der ersten Spannungsquelle 11 , 21 und an dem anderen Ende mit einem negativen (-) Pol der zweiten Spannungsquelle 12, 22 verbunden. Der Mittelabgriff 14, 24 ist jeweils mit dem Gate-Treiberanschluss 15, 25 der entsprechenden Ansteuerschaltung 10, 20 verbunden. In der Treiberschaltung 1 dient der Mittelabgriff 14, 24 nicht nur zum Ein- und Ausschalten des ihm zugeordneten Halbleiterschalters 110, 120, sondern auch zur Änderung eines Gate-Potenzials UG an dem Gate-Anschluss 15, 25 des jeweiligen Halbleiterschalters 110, 120, wenn sich dieser im ausgeschalteten, also geöffneten Zustand befindet. Zu diesem Zweck weist die Treiberschaltung 1 zur Steuerung der Ansteuerschaltungen 10, 20, insbesondere zur Steuerung deren oberer und unterer Schalter S10.1, S10.2, S20.1, S20.2, eine Steuereinheit 5 auf. In Kombination mit der Steuereinheit 5 ist die Treiberschaltung 1 insbesondere ausgelegt, ein Gate-Potential UG des ersten Halbleiterschalters 110 in Abhängigkeit eines Schaltvorgangs an dem zweiten Halbleiterschalter 120 zu ändern, wenn sich der erste Halbleiterschalter 120 in einem ausgeschalteten, also in einem geöffneten Zustand befindet. Mit Hilfe der Steuereinheit 5 ist die Treiberschaltung 1 zusätzlich ausgelegt, ein Gate-Potential UG des zweiten Halbleiterschalters 120 in Abhängigkeit eines Schaltvorgangs an dem ersten Halbleiterschalter 110 zu ändern, wenn sich der zweite Halbleiterschalter 120 in einem ausgeschalteten, also in einem geöffneten Zustand befindet.
In Fig. 3 wird ein Betrieb der Treiberschaltung 1 aus Fig. 2 anhand von Diagrammen 304, 305, 306 erläutert. Die Erläuterung erfolgt exemplarisch für den Fall eines Ausschaltens des ersten Halbleiterschalters 110 bei ausgeschaltetem, also ausgeschaltet vorliegendem, zweiten Halbleiterschalter 120.
Ausgangspunkt ist ein eingeschaltet vorliegender erster Halbleiterschalter 110 und ein ausgeschaltet vorliegender zweiter Halbleiterschalter 120. Zum Ausgangszeitpunkt t=0 liegt bei der ersten Ansteuerschaltung 10 der obere Schalter S10.1 geschlossen und der untere Schalter S10.2 geöffnet vor. Bei der zweiten Ansteuerschaltung 20 liegt der obere Schalter S20.1 in seinem geöffneten Zustand und der untere Schalter S20.2 in seinem geschlossenen Zustand vor. In dem Diagramm 304 ist ein Zeitverlauf 210 der Gate-Source-Spannung UGS an dem ersten Halbleiterschalter 110 dargestellt. Zum Zeitpunkt to wird der Ausschaltvorgang des ersten Halbleiterschalters 110 initiiert. Hierzu wird an dem Gate Treiberanschluss 115 relativ zum Source-Treiberanschluss 116 eine negative Gate-Source-Spannung UGS aufgebaut, indem der untere Schalter S10.2 geschlossen und der obere Schalter S10.1 kurz zuvor, gegebenenfalls auch zeitgleich bei to, geöffnet wird. Eine in der Gate-Source-Kapazität 112 gespeicherte Ladung entlädt sich über den unteren Widerstand R10.2 der ersten Ansteuerschaltung 10 und es ergibt sich ein exponentiell abklingender Zeitverlauf 210. Bei Unterschreiten einer Schwellenwerts für die Gate-Source-Spannung (hier nach einer Zeitdauer At nach Auslösen des Schaltvorganges) wird der erste Halbleiterschalter 110 geöffnet und der Widerstand zwischen seinem Drain- und seinem Source-Anschluss wird hochohmig. Mit dem Schaltvorgang wird nun ein Spannungspeak 221 in der Gate- Source-Spannung des ausgeschalteten bzw. ausgeschaltet vorliegenden zweiten Halbleiterschalters 120 erzeugt. Damit der Spannungspeak 221 nicht die untere Toleranzgrenze 223 unterschreitet, wird das Gate-Potential UG des zweiten Halbleiterschalters 120 relativ zu seinem Source-Potential angehoben. Die Anhebung erfolgt dadurch, dass bei der zweiten Ansteuereinheit 20 der untere Schalter S20.2 kurzzeitig geöffnet, und der obere Schalter S20.1 kurzzeitig geschlossen wird. Dies ist anhand der den Schaltern S10.1 , S10.2, S20.1, S20.2 zugeordneten Zeitverläufe in dem Diagramm 305 dargestellt. Durch die Anhebung des Gate Potenzials UG wird der Spannungspeak 221 nach oben hin verschoben, was in dem Diagramm 306, welches einen Zeitverlauf der Gate-Source Spannung UGS an dem zweiten Halbleiterschalter 120 darstellt, durch einen nach oben gerichteten Pfeil symbolisiert ist.
Anstelle eines einmalig gepulsten Anhebens des Gate-Potentials UG des ausgeschaltet vorliegenden zweiten Halbleiterschalters 120 kann auch ein mehrmals gepulstes Anheben erfolgen. In diesem Fall würde der obere Schalter S20.1 der zweiten Ansteuerschaltung 20 mehrere kurze Einschaltpulse aufweisen. So kann in getakteter Art und Weise ein Unterschreiten der Toleranzgrenze 223 an dem zweiten Halbleiterschalter 120 verhindert werden, welches ansonsten herkömmlicherweise erfolgen würde.
Der oben erläuterte Betrieb lässt sich auch auf den Fall übertragen, bei dem innerhalb der Halbbrücke 100 der zweite Halbleiterschalter 120 bei ausgeschaltetem, also ausgeschaltet vorliegendem, ersten Halbleiterschalter 110 ausgeschaltet wird. Dann spiegelt der in Diagramm 304 dargestellte Zeitverlauf 210 die Gate-Source-Spannung UGS an dem zweiten Halbleiterschalter 120 wider, während der in Diagramm 306 dargestellte Zeitverlauf 220 die Gate-Source-Spannung UGS an dem ausgeschalteten ersten Halbleiterschalter 1 10 widerspiegelt. Die Zeitverläufe der den Ansteuereinheiten 10, 20 zugeordneten oberen und unteren Schalter S10.1 , S10.2, S20.1 , S20.2 sind dabei zwischen den Ansteuereinheiten 10, 20 zu tauschen, d.h. der aktuell dargestellte Zeitverlauf für S10.1 beschreibt dann den Zeitverlauf des Schalters S20.1 , der aktuell dargestellten Zeitverlauf für S10.2 beschreibt dann den Zeitverlauf des Schalters S20.2, der aktuell dargestellte Zeitverlauf für S20.1 beschreibt dann den Zeitverlauf des Schalters S10.1 , und der aktuell dargestellte Zeitverlauf für S20.2 beschreibt dann den Zeitverlauf des Schalters S10.2.
In Fig. 4 ist eine zweite Ausführungsform einer erfindungsgemäßen Treiberschaltung
1 zur Reduktion / Verhinderung einer Beschädigung einer Halbbrücke 100 durch einen Spannungspeak 221 in der Gate-Source-Spannung eines Halbleiterschalters 1 10, 120 dargestellt. Die Treiberschaltung 1 entspricht in vielen Punkten der bereits in Fig. 2 dargestellten ersten Ausführungsform, weswegen zu den identischen Punkten auf die Figurenbeschreibung der Fig. 2 verwiesen wird. Im Folgenden werden daher lediglich die Unterschiede zu der ersten Ausführungsform gemäß Fig. 2 beschrieben.
Auch die zweite Ausführungsform der Treiberschaltung 1 beinhaltet zwei Ansteuerschaltungen 10, 20, die jeweils zur Ansteuerung eines der Halbleiterschalter 1 10, 120 ausgelegt sind. Im Unterschied zur ersten Ausführungsform nach Fig. 2 umfasst jede der Ansteuerschaltungen 10, 20 jedoch einen Spannungsteiler mit jeweils
2 Halbbrücken. Jede der Halbbrücken weist eine obere Reihenschaltung aus einem oberen Schalter S10.1 , S10.3, S20.1 , S20.3 und einem oberen Widerstand R10.1 , R10.3, R20.1 , R20.3, sowie eine untere Reihenschaltung aus einem unteren Schalter S10.2, S10.4, S20.2, S20.4 und einem unteren Widerstand R10.2, R10.4, R20.2, R20.4 auf. Die oberen Reihenschaltungen und die unteren Reihenschaltungen jeder, insbesondere derselben Halbbrücke sind jeweils über einen Mittelabgriff 14, 24 seriell miteinander verbunden. Jeder der Mittelabgriffe 14, 24 ist jeweils mit dem Gate-Treiberanschluss 15, 25 seiner zugeordneten Ansteuerschaltung 10, 20 verbunden. Der Source- Treiberanschluss 16, 26 jeder Ansteuerschaltung 10, 20 ist jeweils mit dem Mittelpunkt 13, 23 seiner entsprechenden Ansteuerschaltung 10, 20 verbunden. Der Mittelpunkt 13, 23 über den auch die beiden Spannungsquellen Un, U12 einer Ansteuerschaltung 10, 20 seriell miteinander verbunden sind, dient innerhalb der Ansteuerschaltung 10, 20 jeweils als Bezugspotential GND10, GND20.
Die Steuereinheit 5 ist ausgelegt, innerhalb jeder Ansteuerschaltung 10, 20 ein Potential UG an dem Gate-Treiberanschluss 15, 25 - und darüber eine Gate-Source- Spannung UGS zwischen dem Gate-Treiberanschluss 15, 25 und dem Source- Treiberanschluss 16, 26 über eine Betätigung von einem oder mehreren Schaltern S10.1 - S10.4, S20.1 -S20.4 einzustellen. Dabei ist es bei jeder der Ansteuerschaltungen 10, 20 möglich, einen oder mehrere obere Schalter S10.1, S10.3, S20.1, S20.3, jedoch keinen der unteren Schalter S10.2, S10.4, S20.2, S20.4 gleichzeitig zu schließen oder geschlossen zu halten, sowie einen oder mehrere untere Schalter S10.2, S10.4, S20.2, S20.4, jedoch keinen der oberen Schalter S10.1, S10.3, S20.1, S20.3 gleichzeitig zu schließen oder geschlossen zu halten. Weiterhin ist es jedoch auch möglich, innerhalb jeder der Ansteuerschaltungen 10, 20 einen oder mehrere obere Schalter (S10.1 , S10.3, S20.1 , S20.3), sowie einen oder mehrere untere Schalter (S10.2, S10.4, S20.2, S20.4) des Spannungsteilers gleichzeitig zu schließen oder geschlossen zu halten. Insbesondere mit der letzten Variante ist es möglich, mehrere diskret einstellbare Potential-Level an dem Gate-Treiberanschluss 15, 25 gezielt vorzugeben. Obwohl in Fig. 4 für jede der Ansteuerschaltungen exemplarisch ein Spannungsteiler mit lediglich zwei Halbbrücken dargestellt, ist es im Rahmen der Erfindung jedoch auch möglich, dass der Spannungsteiler mehr als zwei Halbbrücken, beispielsweise 3 oder 4 Halbrücken, umfasst.
In den Fig. 5a und 5b wird ein Betrieb der Treiberschaltung 1 aus Fig. 4 näher erläutert. Während Fig. 5a exemplarisch ein Einschalten des ersten Halbleiterschalters 110 bei ausgeschaltetem zweiten Halbleiterschalter 120 aufzeigt, wird in Fig. 5b exemplarisch ein Ausschalten des ersten Halbleiterschalters 110 bei ausgeschaltetem zweiten Halbleiterschalter 120 dargestellt. Die Diagramme 504-505 zeigen im Einzelnen: einen Zeitverlauf 210 einer Gate-Source-Spannung UGS des ersten Halbleiterschalters 110 (Diagramm 504), einen Zeitverlauf 220 einer Gate-Source Spannung UGS des zweiten Halbleiterschalters 120 zusammen mit dem zweiten Halbleiterschalter 120 zugeordneten oberen Toleranz- 222 und unteren Toleranzgrenzen 223 (Diagramm 506), sowie Zeitverläufe, die die Schaltzustände der oberen und unteren Schalter S10.1 - S10.4, S20.1 - S20.4 innerhalb der Ansteuerschaltungen 10, 20 darstellen (Diagramm 505).
Ausgangspunkt von Fig. 5a ist ein geöffneter erster Halbleiterschalter 110 und ein geöffneter zweiter Halbleiterschalter 120. Daher sind in der ersten Ansteuerschaltung 10 die oberen Schalter S10.1 , S10.3 geöffnet, während die unteren Schalter S10.2, S10.4 geschlossen sind. In der zweiten Ansteuerschaltung 20 sind die oberen Schalter S20.1, S20.3 geöffnet, während ein unterer Schalter S20.2 geschlossen und ein anderer unterer Schalter S20.4 geöffnet ist. Zum Zeitpunkt to wird nun ein Schließen des ersten Halbleiterschalters 110 initiiert. Dies erfolgt durch die erste Ansteuerschaltung 10, konkret durch ein dortiges Schließen der oberen Schalter S10.1 , S10.3, wobei die unteren Schalter S10.2, S10.4 kurz zuvor - ggf. auch zeitgleich mit den oberen Schaltern geöffnet wurden. Die Steuereinheit 5 weiß nun, dass aufgrund des Schaltvorganges (hier des Einschaltens) des ersten Halbleiterschalters 110 ein nach oben gerichteter Spannungspeak 221 in der Gate-Source-Spannung UGS des zweiten Halbleiterschalters 120 zu erwarten ist. Dem nach oben gerichteten Spannungspeak 221 wird nun dadurch entgegengewirkt, dass ein unterer Schalter S20.4 der zweiten Ansteuerschaltung 20 für eine durchschnittliche Dauer At* des Spannungspeaks 221 temporär geschlossen wird. Hierdurch ergibt sich ein Absenken des Gate-Potenzials UG am Gate-Treiberanschluss 25 der zweiten Ansteuerschaltung 20 und infolgedessen eine Verschiebung des nach oben gerichteten Spannungspeaks 221 nach unten hin. Dies ist in Diagramm 506 durch einen nach unten gerichteten Pfeil symbolisiert. Nach Ablauf der Zeitdauer At* wird der untere Schalter S20.3 der zweiten Ansteuerschaltung 20 wieder geöffnet.
Im Gegensatz zur Fig. 5a ist der Ausgangspunkt von Fig. 5b nun ein geschlossener erster Halbleiterschalter 110 und ein geöffneter zweiter Halbleiterschalter 120. Entsprechend sind in der ersten Ansteuerschaltung 10 die oberen Schalter S10.1 , S10.3 geschlossen, während die unteren Schalter S10.2, S10.4 geöffnet sind. In der zweiten Ansteuerschaltung 20 sind die oberen Schalter S20.1, S20.3 geöffnet, während ein unterer Schalter S20.2 geschlossen und ein anderer unterer Schalter S20.4 geöffnet ist. Zum Zeitpunkt to wird nun ein Öffnen des ersten Halbleiterschalters 110 initiiert. Dies erfolgt bei der ersten Ansteuerschaltung 10, insbesondere durch ein Schließen der unteren Schalter S10.2, S10.4, wobei die oberen Schalter S10.1 , S10.3 kurz zuvor, ggf. auch zeitgleich bei to, geöffnet wurden. Dem danach entstehenden nach unten gerichteten Spannungspeak 221 in der Gate-Source-Spannung UGS des zweiten Halbleiterschalters 120 wird hier dadurch entgegengewirkt, dass ein oberer Schalter S20.3 der zweiten Ansteuerschaltung 20 für eine durchschnittliche Dauer At* des Spannungspeaks 221 geschlossen wird. Hierdurch ergibt sich ein Anheben des Gatepotenzials UG am Gate-Treiberanschluss 25 der zweiten Ansteuerschaltung 20. Indem das Gate-Potenzial UG an dem Gate-Treiberanschluss 25 angehoben wird, ergibt sich eine Verschiebung des nach unten gerichteten Spannungspeaks 221 nach oben hin, was in Diagramm 506 durch einen nach oben gerichteten Pfeil symbolisiert ist. Nach Ablauf der Zeitdauer At* wird der obere Schalter S20.3 wieder geöffnet.
In Fig. 5b ist ein Überschreiten einer oberen Toleranzgrenze 221 durch einen nach oben gerichteten Spannungspeak 221 schon dadurch reduziert bzw. verhindert, dass der ausgeschaltete Zustand des betreffenden Halbleiterschalters - hier: des zweiten Halbleiterschalters 120 - durch ein negatives Gate-Source-Potential UGS < 0 aufrechterhalten wird. Daher kann hier bei Auftreten eines nach oben gerichteten Spannungspeaks 221 eine Absenkung des entsprechenden Gate-Potentials UG gegebenenfalls entfallen. Die Absenkung kann jedoch notwendig werden, sollte i) der ausgeschaltete Zustand des betreffenden Halbleiterschalters nicht mit einer negativen Gate-Source-Spannung UGS < 0 V, sondern beispielsweise mit einer Gate-Source- Spannung von UGS = 0 V aufrechterhalten werden und/oder ii) ein Verhältnis aus der Höhe des Spannungspeaks 221 und einem Abstand der Toleranzgrenze 222, 223 einen Schwellwert übersteigen. Dabei kann es vorteilhaft sein, bei dem ausgeschalteten der Halbleiterschalter 110, 120 ein Basis-Niveau des Gate-Potentials UG leicht negativ zu halten, wenn ein nach oben gerichteter Spannungspeak zu erwarten ist und andererseits leicht positiv zu halten, wenn ein nach unten gerichteter Spannungspeak zu erwarten ist. Eine Einstellung entsprechender Basis-Niveaus für das Gate-Potential UG an dem betreffenden Gate-Treiberausgang 15, 25 kann ebenfalls durch ein Betätigen der entsprechenden Schalter S10.1 - S10.4, S20.1 - S20.4 erfolgen.
In Fig. 6 ist eine dritte Ausführungsform einer erfindungsgemäßen Treiberschaltung 1 für einen schonenden Betrieb zusammen mit einer durch die Treiberschaltung 1 gesteuerten Halbbrücke 100 dargestellt. Im Folgenden werden lediglich die unterschiedlichen Aspekte zu den Ausführungsformen der Fig. 2 und Fig. 4 erläutert, während zu gleichartigen Aspekten auf die vorherige Beschreibung verwiesen wird. Auch bei der dritten Ausführungsform der Treiberschaltung 1 weist jede der Ansteuerschaltungen 10, 20 eine Reihenschaltung von zwei Spannungsquellen 11 , 12 bzw. 21 , 22 auf. Die zwei Spannungsquellen einer, insbesondere derselben Ansteuerschaltung 10, 20 sind jeweils über einen als Bezugspotential GNDw, GND20 operierenden Mittelpunkt 13, 23 seriell miteinander verbunden. Der Mittelpunkt 13, 23 ist jeweils mit dem Source-Treiberanschluss 16, 26 der ihm zugeordneten Ansteuerschaltung 10, 20 verbunden. Ein positiver (+) Pol der ersten Spannungsquelle 11 , 21 und ein negativer (-) Pol der zweiten Spannungsquelle 12, 22 dienen einem Verstärker 17, 27, gegebenenfalls auch einem invertierenden Verstärker 18, 28 als Versorgungsspannung (in Fig. 6 nicht explizit gezeichnet). Der Verstärker 17, 27 ist eingangsseitig über einen ersten Steuereingang 19.1 mit der Steuereinheit 5 der Treiberschaltung 1 verbunden. Ein Ausgang des Verstärkers 17, 27 ist über einen Widerstand R10.5, R20.5 mit dem Gate-Treiberanschluss 15, 25 der jeweiligen Ansteuerschaltung 10, 20 verbunden. Der negative (-) Pol der zweiten Spannungsquelle 12, 22 ist entweder über einen Kondensator C10, C20 und einen fünften Schalter S10.5 mit dem Mittelpunkt 13, 23 oder aber über den Kondensator Ci 0, C20 und einen sechsten Schalter S10.6, S20.6 mit dem Gate-Treiberanschluss 15, 25 verbunden. Innerhalb ihrer jeweiligen Ansteuerschaltung 10, 20 sind der fünfte Schalter S10.5, S20.5 und der sechste Schalter S10.6, S20.6 jeweils mit einem ihrer Kontakte mit dem Kondensator C10, C20 der Ansteuerschaltung 10, 20 verbunden. Die Schalter S 10.5, S20.5, S10.6, S20.6 werden in jeder der Ansteuerschaltungen 10, 20 über einen zweiten mit der Steuereinheit 5 verbundenen Steuereingang 19.2, 29.2 gesteuert. Dabei sind die Schaltzustände des fünften Schalter S10.5, S20.5 aufgrund des invertierenden Verstärkers 18, 28 jeweils invers zu denen des sechsten Schalters S10.6, S20.6, d.h. dann, wenn der fünfte Schalter S10.5, S20.5 geschlossen ist, ist der sechste Schalter S10.6, S20.6 geöffnet und umgekehrt.
In Fig. 7 wird ein Betrieb der dritten Ausführungsform der Treiberschaltung 1 aus Fig. 6 anhand von verschiedenen Diagrammen 704 - 706 exemplarisch für den Fall eines Ausschaltens des ersten Halbleiterschalters 110 bei ausgeschaltetem 2. Halbleiterschalter 120 näher erläutert. Dabei zeigen die Diagramme einen Zeitverlauf 210 für eine Gate-Source-Spannung UGS des ersten Halbleiterschalters 120 (Diagramm 704) und einen Zeitverlauf 220 einer Gate-Source-Spannung UGS des ausgeschalteten zweiten Halbleiterschalters 120 (Diagramm 706). In Diagramm 705 sind entsprechende Zeitverläufe für die Steuereingänge 19.1 , 19.2, 29.1 , 29.2 und die Schaltzustände der fünften und sechsten Schalter S10.5, S10.6, S20.5, S20.6 der jeweiligen Ansteuerschaltungen 10, 20 wiedergegeben.
Ausgangspunkt bei t = 0 ist ein geschlossener erster Halbleiterschalter 110 und ein geöffneter zweiter Halbleiterschalter 120. Dabei weisen bei der ersten Ansteuerschaltung 10 der erste Steuereingang 19.1 und der zweite Steuereingang 19.2 jeweils ein „Hoch“-Signal auf. Der fünfte Schalter 10.5 liegt in einem geschlossenen („An“) Zustand und der sechste Schalter in seinem geöffneten („An“) Zustand vor. Bei der zweiten Ansteuerschaltung 20 weist der erste Steuereingang 19.1 ein „Niedrig“-Signal und der zweite Steuereingang 29.2 ein „Hoch“-Signal auf. Folglich liegt dort der fünfte Schalter S20.5 in seinem geschlossenen („An“) Zustand und der sechste Schalter S20.6 in seinem geöffneten („Aus“) Zustand vor.
Zum Zeitpunkt to erfolgt durch die Steuereinheit 5 ein Signal zum Ausschalten des ersten Halbleiterschalters 110, indem der erste Steuereingang 19.1 von dem „Hoch“- Signal auf ein „Niedrig“-Signal wechselt. In Reaktion darauf stellt der Verstärker 17 an seinem Ausgang ein Potential bereit, das dem negativen (-) Pol der zweitem Spannungsquelle 12 entspricht. Infolgedessen kann sich die in der Gate-Source Kapazität 112 gespeicherte Ladung über den Gate-Treiberanschluss 15 und den Widerstand R10.5 entladen, weswegen der Zeitverlauf 210 der Gate-Source Spannung UGS des ersten Halbleiterschalters 110 ab to exponentiell abklingt. Um einem gleich einsetzenden nach unten gerichteten Spannungspeak 221 in der Gate-Source- Spannung UGS des zweiten Halbleiterschalters 120 entgegenzuwirken, wird ein Gate- Potential UG des zweiten Halbleiterschalters 120 in dessen ausgeschaltetem Zustand angehoben. Hierzu wird bei to der zweite Steuereingang 29.2 der zweiten Ansteuerschaltung 20 durch die Steuereinheit 5 für eine vordefinierte Zeitdauer At* von dem vorliegenden „Hoch“-Signal auf ein „Niedrig“-Signal gesetzt. Somit wird bei der zweiten Ansteuerschaltung 20 für die vordefinierte Zeitdauer At* der fünfte Schalter S20.5 geöffnet und der sechste Schalter S20.6 geschlossen. Der zuvor auf die Potentialdifferent zwischen Bezugspotential GND20 und negativem (-) Pol der zweiten Spannungsquelle 22 aufgeladene Kondensator C20 der zweiten Ansteuerschaltung 20 wird dadurch temporär mit dem Gate-Treiberausgang 25 verbunden, wodurch das Gate-Potenzial UG an dem Gate-Anschluss des zweiten Halbleiterschalters 120 - und damit auch der Spannungspeak 221 innerhalb seiner erlaubten Toleranzgrenzen 222,
ERSATZBLATT (REGEL 26) 223 - angehoben wird. Die Anhebung des Spannungspeaks 221 ist in Diagramm 706 durch einen nach oben gerichteten Pfeil symbolisiert.
In Fig. 8 ist eine vierte Ausführungsform einer erfindungsgemäßen Treiberschaltung 1 für einen schonenden Betrieb einer Halbbrücke 100 zusammen mit der durch die Treiberschaltung 1 gesteuerten Halbbrücke 100 dargestellt. Die Treiberschaltung 1 der Fig. 8 ähnelt in vielen Merkmalen den in Fig. 2 und Fig. 4 jeweils dargestellten Treiberschaltungen 1. Daher werden im Folgenden lediglich die unterschiedlichen Aspekte zu den Ausführungsformen der Fig. 2 und Fig. 4 erläutert, während zu gleichartigen Aspekten auf die vorherigen Beschreibungen verwiesen wird.
Auch bei der vierten Ausführungsform der Treiberschaltung 1 in Fig. 8 umfassen die erste Ansteuerschaltung 10 und die zweite Ansteuerschaltung 20 jeweils einen Spannungsteiler. Der Spannungsteiler weist eine erste Anzahl (in Fig. 8: exemplarisch = 1 ) an oberen Reihenschaltungen mit jeweils einem oberen Schalter S10.1 , S20.1 und einem oberen Widerstand R10.1 , R20.1 auf. Zudem weist der Spannungsteiler eine zweite Anzahl (in Fig. 8 exemplarisch = 2) an unteren Reihenschaltungen mit jeweils einem unteren Schalter S10.2, S10.4, S20.2, S20.4 und einem unteren Widerstand R10.2, R10.4, R20.2, R20.4 auf. Im Unterschied zu den Ausführungsformen in Fig. 2 und Fig. 4 ist bei der vierten Ausführungsform der Treiberschaltung 1 jedoch die erste Anzahl der oberen Reihenschaltungen verschieden zu der zweiten Anzahl der unteren Reihenschaltungen. Innerhalb derselben Ansteuerschaltung 10, 20 ist jede der oberen Reihenschaltungen jeweils mit einem Ende mit einem gemeinsamen Mittelabgriff 14, 24 des Spannungsteilers verbunden. Auch jede der unteren Reihenschaltungen ist innerhalb der ihr zugeordneten Ansteuerschaltung 10, 20 jeweils mit einem Ende mit dem gemeinsamen Mittelabgriff 14, 24 verbunden. Der gemeinsame Mittelabgriff 14, 24 ist wiederum mit dem Gate-Treiberanschluss 15, 25 der jeweiligen Ansteuerschaltung verbunden.
Die oberen Reihenschaltungen derselben Ansteuerschaltung 10, 20 sind mit ihrem anderen Ende jeweils mit dem positiven Pol der ersten Spannungsquelle 11 , 21 der jeweiligen Ansteuerschaltung verbunden. Hingegen sind die unteren Reihenschaltungen derselben Ansteuerschaltung mit ihrem anderen Ende mit dem negativen Pol der zweiten Spannungsquelle 12, 22 der jeweiligen Ansteuerschaltung verbunden. Die beiden Spannungsquellen 11 , 12, 21 , 22 ein und derselben Ansteuerschaltung 10, 20 sind jeweils in Reihe zueinander verschaltet, also es gilt für jede der Ansteuerschaltungen 10, 20, dass jeweils der negative Pol ihrer ersten Spannungsquelle 11 , 21 mit dem positiven Pol ihrer zweiten Spannungsquelle 12, 22 verbunden ist. Analog zu den Treiberschaltungen der Fig. 2 und Fig. 4 ist auch die vierte Ausführungsform der Treiberschaltung 1 gemäß Fig. 8 in Kombination mit der Steuereinheit 5 ausgelegt, ein Gate-Potential UG des ersten Halbleiterschalters 110 in Abhängigkeit eines Schaltvorgangs an dem zweiten Halbleiterschalter 120 zu ändern, wenn sich der erste Halbleiterschalter 120 in einem ausgeschalteten, also in einem geöffneten Zustand befindet. Mit Hilfe der Steuereinheit 5 ist die Treiberschaltung 1 zusätzlich ausgelegt, ein Gate-Potential UG des zweiten Halbleiterschalters 120 in Abhängigkeit eines Schaltvorgangs an dem ersten Halbleiterschalter 110 zu ändern, wenn sich der zweite Halbleiterschalter 120 in einem ausgeschalteten, also in einem geöffneten Zustand befindet.
Indem die erste Anzahl an oberen Reihenschaltungen ungleich der zweiten Anzahl an unteren Reihenschaltungen ist, kann ein größerer Freiheitsgrad und eine feinere Einstellung der Potentiale an dem jeweiligen Gate-Treiberanschluss 15, 25 individuell nur für das Aufladen der jeweiligen Gate-Source-Kapazität 112, 122 oder nur für das Entladen der jeweiligen Gate-Source-Kapazität 112, 122 bereitgestellt werden. Es ergibt sich somit ein Kostenvorteil gegenüber der in Fig. 4 dargestellten Ausführungsform der Treiberschaltung 1.
In Fig. 8 ist exemplarisch der Fall dargestellt, bei dem die erste Anzahl der oberen Reihenschaltungen gleich 1 und die zweite Anzahl der unteren Reihenschaltungen gleich 2 ist. Dabei weisen die Spannungsteiler in beiden der Ansteuerschaltungen 10, 20 jeweils gleiche erste Anzahlen und gleiche zweite Anzahlen auf. Im Rahmen der Erfindung sind jedoch auch andere Kombinationen einer ersten Anzahl oberer Reihenschaltungen - z.B. 2, 3 oder mehr als 3 obere Reihenschaltungen - und einer zweiten Anzahl unterer Reihenschaltungen - z.B. 1 , 3 oder mehr als 3 untere Reigenschaltungen - möglich. Es ist im Rahmen der Erfindung ebenso möglich, dass die erste Anzahl an oberen Reihenschaltungen und die zweite Anzahl an unteren Reihenschaltungen für die unterschiedlichen Ansteuerschaltungen 10, 20 verschieden ausgebildet sind. Bezuqszeichenliste
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Claims

Patentansprüche
1. Verfahren zur Ansteuerung einer Halbbrücke (100) umfassend einen ersten Halbleiterschalter (110) und einen zweiten Halbleiterschalter (120), die zwischen einem ersten Brückenanschluss (101 ) und einem zweiten Brückenanschluss (102) seriell miteinander verbunden sind, mit einer mit den Halbleiterschaltern (110, 120) verbundenen Treiberschaltung (1 ) mit den Schritten:
Variieren einer Gate-Source Spannung UGS an einem ausgeschalteten der beiden Halbleiterschalter (110, 120) durch eine Änderung eines Gate- Potentials UG an einem Gate-Treiberanschluss (15, 25) der Treiberschaltung (1 ), der mit dem ausgeschalteten Halbleiterschalter (110, 120) verbunden ist, wobei die Variation der Gate-Source Spannung UGS an dem ausgeschalteten Halbleiterschalter (110, 120) einem Spannungs-Peak (221 ) entgegenwirkt, der durch einen Schaltvorgang des jeweils anderen Halbleiterschalters (120, 110) der Halbbrücke (100) erzeugt wird und in Abhängigkeit von dem Schaltvorgang des jeweils anderen Halbleiterschalters (120, 110) erfolgt.
2. Verfahren nach Anspruch 1 , wobei die Variation der Gate-Source-Spannung UGS an dem ausgeschalteten Halbleiterschalter (110, 120) durch den Schaltvorgang des jeweils anderen Halbleiterschalters (120, 110) zeitlich getriggert wird, und insbesondere einen Zeitversatz At zum Schaltvorgang des jeweils anderen Halbleiterschalters (120, 110) aufweist.
3. Verfahren nach Anspruch 1 oder 2, wobei die Variation der Gate-Source- Spannung UGS an dem ausgeschalteten Halbleiterschalter (110, 120) dadurch erfolgt, dass in der jeweiligen Ansteuerschaltung (10, 20), die dem ausgeschalteten Halbleiterschalter (110, 120) zugeordnet ist, ein Kondensator (Cw, C20) mit einer voreingestellten Spannung temporär mit dem entsprechenden Gate-Treiberanschluss (15, 25) verbunden wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Variation der Gate-Source- Spannung UGS an dem ausgeschalteten Halbleiterschalter (110, 120) innerhalb der Ansteuerschaltung (10, 20) des ausgeschalteten Halbleiterschalters (110, 120) durch ein Einstellen eines Potentials mit Hilfe eines Spannungsteilers erfolgt, wobei der Spannungsteiler eine erste Anzahl an oberen Reihenschaltungen mit jeweils einem oberen Schalter (S10.1 , S20.1 ) und einem oberen Widerstand (R10.1 , R20.1) und eine von der ersten Anzahl verschiedene zweite Anzahl an unteren Reihenschaltungen mit jeweils einem unteren Schalter (S10.2, S10.4, S20.2, S20.4) und einem unteren Widerstand (R10.2, R10.4, R20.2, R20.4) umfasst, wobei jede der oberen Reihenschaltungen mit jeder der unteren Reihenschaltungen über einen gemeinsamen Mittelabgriff (14, 24) verbunden ist, der mit dem Gate-Anschluss (115, 125) des ausgeschalteten Halbleiterschalters (110, 120) verbunden ist.
5. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Variation der Gate-Source- Spannung UGS an dem ausgeschalteten Halbleiterschalter (110, 120) innerhalb der Treiberschaltung (1 ) durch ein Einstellen eines Potentials mit Hilfe eines Spannungsteilers erfolgt, der eine oder mehrere Brückenzweige aufweist, die jeweils eine obere Reihenschaltung eines oberen Schalters (S10.1 , S10.3, S20.1 , S20.3) und eines oberen Widerstandes (R10.1, R10.3, R20.1 , R20.3) und eine untere Reihenschaltung eines unteren Schalters (S10.2, S10.4, S20.2, S20.4) und eines unteren Widerstandes (R10.2, R10.4, R20.2, R20.4) umfassen, wobei die obere Reihenschaltung und die untere Reihenschaltung jedes Brückenzweigs einer Ansteuerschaltung (10, 20) jeweils über einen Mittelabgriff (14, 24) miteinander verbunden sind, der mit dem Gate-Anschluss (115, 125) des ausgeschalteten Halbleiterschalters (110, 120) verbunden ist.
6. Verfahren nach Anspruch 4 oder 5, wobei das Einstellen des Potentials mit Hilfe des Spannungsteilers dadurch erfolgt, dass zumindest ein oder mehrere obere Schalter (S10.1 , S10.3, S20.1, S20.3) sowie ein oder mehrere untere Schalter (S10.2, S10.4, S20.2, S20.4) des Spannungsteilers gleichzeitig geschlossen sind.
7. Verfahren nach Anspruch 4 oder 5, wobei das Einstellen des Potentials mit Hilfe des Spannungsteilers dadurch erfolgt, dass entweder ein oder mehrere obere Schalter (S10.1 , S10.3, S20.1, S20.3), jedoch keiner der unteren Schalter (S10.2, S10.4, S20.2, S20.4) gleichzeitig geschlossen ist/sind, oder, ein oder mehrere untere Schalter (S10.2, S10.4, S20.2, S20.4), jedoch keiner der oberen Schalter (S10.1 , S10.3, S20.1, S20.3) gleichzeitig geschlossen ist/sind.
8. Verfahren nach einem der vorangehenden Ansprüche, wobei die Variation der Gate-Source-Spannung UGS an dem ausgeschalteten Halbleiterschalter (110, 120) eine Anhebung des Gate-Potentials UG an dem entsprechenden Gate- Treiberanschluss (15, 25) umfasst, wenn der jeweils andere Halbleiterschalter (120, 110) ausgeschaltet wird.
9. Verfahren nach einem der vorangehenden Ansprüche, wobei die Variation der Gate-Source-Spannung UGS an dem ausgeschalteten Halbleiterschalter (110, 120) eine Absenkung des Gate-Potentials UG an dem entsprechenden Gate- Treiberanschluss (15, 25) umfasst, wenn der jeweils andere Halbleiterschalter eingeschaltet wird.
10. Treiberschaltung (1 ) zum Betrieb einer Halbbrücke (100), wobei die Halbbrücke (100) einen ersten Halbleiterschalter (110) und einen zweiten Halbleiterschalter (120) aufweist, die zwischen einem ersten Brückenanschluss (101 ) und einem zweiten Brückenanschluss (102) seriell miteinander verbunden sind, umfassend: eine erste Ansteuerschaltung (10) mit einem ersten Gate- Treiberanschluss (15) zur Verbindung mit dem Gate-Anschluss (115) des ersten Halbleiterschalters (110) und einem ersten Source-Treiberanschluss (16, 26) zur Verbindung mit einem Source-Anschluss (116) des ersten Halbleiterschalters (110), eine zweite Ansteuerschaltung (20) mit einem zweiten Gate- Treiberanschluss (25) zur Verbindung mit dem Gate-Anschluss (125) des zweiten Halbleiterschalters (120) und einem zweiten Source-Treiberanschluss (26) zur Verbindung mit einem Source-Anschluss (126) des zweiten Halbleiterschalters (120), und eine Steuereinheit (5) zum Betreiben der ersten Ansteuerschaltung (10) und der zweiten Ansteuerschaltung (20), dadurch gekennzeichnet, dass die Treiberschaltung (1 ) ausgelegt und eingerichtet ist, die Halbbrücke (100) gemäß dem Verfahren nach einem der vorangehenden Ansprüche zu betreiben.
11. Treiberschaltung (1 ) nach Anspruch 10, dadurch gekennzeichnet, dass die erste Ansteuerschaltung (10) und/oder die zweite Ansteuerschaltung (20) jeweils einen Spannungsteiler aufweist, wobei der Spannungsteiler eine erste Anzahl an oberen Reihenschaltungen mit jeweils einem oberen Schalter (S10.1, S20.1) und einem oberen Widerstand (R10.1 , R20.1 ) und eine von der ersten Anzahl verschiedene zweite Anzahl an unteren Reihenschaltungen mit jeweils einem unteren Schalter (S10.2, S10.4, S20.2, S20.4) und einem unteren Widerstand (R10.2, R10.4, R20.2, R20.4) umfasst, wobei jede der oberen Reihenschaltungen mit jeder der unteren Reihenschaltungen über einen gemeinsamen Mittelabgriff (14, 24) verbunden ist, und wobei der gemeinsame Mittelabgriff (14, 24) mit dem Gate-Treiberanschluss (115, 125) der entsprechenden Ansteuerschaltung (10, 20) verbunden ist.
12. Treiberschaltung (1 ) nach Anspruch 10, dadurch gekennzeichnet, dass die erste
Ansteuerschaltung (10) und/oder die zweite Ansteuerschaltung (20) jeweils einen Spannungsteiler mit einem Brückenzweig aufweist, der eine obere
Reihenschaltung eines oberen Schalters (S10.1, S10.3) und eines oberen Widerstandes (R10.1, R10.3) und eine untere Reihenschaltung eines unteren Schalters (S10.2, S10.4) und eines unteren Widerstandes (R10.2, R10.4) umfasst, wobei die obere Reihenschaltung und die untere Reihenschaltung des Brückenzweigs über einen Mittelabgriff (14, 24) miteinander verbunden sind, und wobei der Mittelabgriff (14, 24) jeweils mit dem Gate-Treiberanschluss (115, 125) der entsprechenden Ansteuerschaltung (10, 20) verbunden ist.
13. Treiberschaltung (1 ) nach Anspruch 12, dadurch gekennzeichnet, dass der Spannungsteiler der ersten Ansteuerschaltung (10) und/oder der Spannungsteiler der zweiten Ansteuerschaltung (20) jeweils mehrere Brückenzweige aufweist, wobei jeder der Brückenzweige jeweils eine obere Reihenschaltung eines oberen Schalters (S10.1 , S10.3) und eines oberen Widerstandes (R10.1 , R10.3) und eine untere Reihenschaltung eines unteren Schalters (S10.2, S10.4) und eines unteren Widerstandes (R10.2, R10.4) umfasst, wobei die obere Reihenschaltung und die untere Reihenschaltung jedes Brückenzweigs einer Ansteuerschaltung (10, 20) über einen dem jeweiligen Brückenzweig zugeordneten Mittelabgriff (14, 24) miteinander verbunden sind, und wobei jeder der Mittelabgriffe (14, 24) mit dem Gate-Treiberanschluss (15, 25) der ihm zugeordneten Ansteuerschaltung (10, 20) verbunden ist.
14. Treiberschaltung (1 ) nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass die erste Ansteuerschaltung (10) einen Kondensator (C10) umfasst, der einen ersten Kontakt aufweist, der über zumindest einen Schalter (S10.5, S10.6) entweder mit einem ersten Pol einer Spannungsquelle (12) oder mit dem ersten Gate-Treiberanschluss (15) der ersten Ansteuerschaltung (10) verbindbar ist und/oder wobei die zweite Ansteuerschaltung (20) einen Kondensator (C20) umfasst, der einen ersten Kontakt aufweist, der über zumindest einen Schalter (S20.5, S20.6) entweder mit einem ersten Pol einer Spannungsquelle (22) oder mit dem zweiten Gate-Treiberanschluss (25) der zweiten Ansteuerschaltung (20) verbindbar ist.
15. Treiberschaltung (1 ) nach Anspruch 14, dadurch gekennzeichnet, dass ein zweiter Kontakt des Kondensators (C10) der ersten Ansteuerschaltung (10) mit einem zweiten Pol der Spannungsquelle (12) der ersten Ansteuerschaltung (10) verbunden ist, und/oder wobei ein zweiter Kontakt des Kondensators (C20) der zweiten Ansteuerschaltung (20) mit einem zweiten Pol der Spannungsquelle (22) der zweiten Ansteuerschaltung (20) verbunden ist.
16. Treiberschaltung (1 ) nach einem der Ansprüche 10 bis 15, deren erste Ansteuerschaltung (10) maximal zwei Spannungsquellen (11 , 12) aufweist und/oder deren zweite Ansteuerschaltung (20) maximal zwei Spannungsquellen (21 , 22) aufweist.
17. Stromwandler mit einer oder mehreren Halbbrücken (100), dadurch gekennzeichnet, dass der Stromwandler eine Treiberschaltung (1 ) oder mehrere Treiberschaltungen (1 ) nach einem der Ansprüche 10 bis 16 zur Ansteuerung der einen oder mehreren Halbbrücken (100) umfasst.
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