WO2024196233A1 - 스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로 - Google Patents

스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로 Download PDF

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WO2024196233A1
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skyrmion
skyrmions
memory device
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PCT/KR2024/095620
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박재근
최진영
전한솔
권호정
이소현
황찬용
양승모
문경웅
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Korea Research Institute of Standards and Science
Industry University Cooperation Foundation IUCF HYU
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Korea Research Institute of Standards and Science
Industry University Cooperation Foundation IUCF HYU
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    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00

Definitions

  • the present invention relates to a skyrmion memory device and a crossbar array circuit using the same, and more particularly, to a technology for implementing a skyrmion memory device having a resistive switching vertical electrode for generating skyrmions, a skyrmion channel layer for moving skyrmions, and a magnetic tunnel junction for sensing skyrmions, in which the resistance change is linear according to the number of skyrmions, and a crossbar array circuit using the same.
  • CMOS FET cross-point and next-generation memory (RRAM, PCRAM, STT-MRAM, SOT-MRAM)-based cross-point arrays have been reported, but they have the disadvantage of poor linearity during potentiation and depression, requiring additional compensation circuits.
  • the artificial synaptic device announced by MIT is composed of a Ta SOT channel / free layer (information storage layer) / tunnel barrier layer / pinned layer (magnetic layer) / connection layer / lower synthetic anti-ferromagnetic multi-layers (SyAF MLs) / separation layer / upper synthetic anti-ferromagnetic multi-layers (SyAF MLs) / capping layer / upper electrode structure.
  • Conventional artificial synapse devices are devices that implement the strengthening/inhibition operation of synapses by changing the resistance as the spin direction of the free layer of the sensing pSTT-MRAM is switched due to the movement of the domain wall of the free layer caused by the SOT effect generated in the Ta SOT channel.
  • the minimum feature size is 93F 2 , which is a fatal disadvantage in terms of integration.
  • the conventional SOT MRAM-based synaptic device structure has a three-terminal structure, making high integration impossible, and the SOT MRAM-based synaptic device requires a lot of energy by utilizing domain wall motion and has the problem of being affected by pinning by defect sites.
  • the present invention aims to implement a skyrmion memory device in which the resistance change is linear according to the number of skyrmions, and a crossbar array circuit using the same, which is composed of a resistive switching vertical electrode for generating skyrmions, a skyrmion channel layer for moving skyrmions, and a magnetic tunnel junction for sensing skyrmions.
  • the present invention provides a skyrmion memory device having a structure in which skyrmions form a stable skyrmion channel by adding an insertion layer to the interface between a free layer and a tunneling barrier, and a resistance-changing vertical electrode including an electrochemical metallization memory (ECM), a valence change memory (VCM), and a mixture of an ECM and a VCM forms skyrmions with an input pulse to change the free layer of a magnetic tunnel junction, and thus the resistance changes according to the number of skyrmions, thereby linearly achieving potentiation and depression, and a crossbar array circuit using the same.
  • ECM electrochemical metallization memory
  • VCM valence change memory
  • the present invention aims to implement a multi-level bit by controlling the number of skyrmions in a single magnetic tunnel junction by controlling the size of skyrmions according to the type and thickness of the forming material of the insertion layer, wherein an insertion layer is positioned between a free layer and a tunnel barrier layer in a skyrmion channel layer for moving skyrmions.
  • the present invention aims to implement an ultra-low-power synapse device based on a skyrmion memory device in which the change in resistance according to the number of skyrmions is linear, with a voltage of less than 1 V for generating skyrmions and a voltage of about 0.1 V for detecting skyrmions moved through a magnetic tunnel junction.
  • the present invention aims to reduce the writing energy required for moving skyrmions by controlling the type and thickness of the forming material of an insertion layer in a skyrmion channel layer that moves skyrmions.
  • the purpose of the present invention is to control the coercivity of a free layer by controlling the type and thickness of the forming material of an insertion layer in a skyrmion channel layer that moves skyrmions, and to eliminate remanence by forming a stripe domain.
  • a skyrmion memory device includes a resistance-variable vertical electrode forming a skyrmion, a skyrmion channel layer for moving the formed skyrmion, and a magnetic tunnel junction for sensing the moved skyrmion and determining the state as either a low-resistance state or a high-resistance state depending on the magnetization directions of a free layer and a fixed layer, wherein the skyrmion channel layer includes a spin orbit torque (SOT) channel layer, the free layer, an insertion layer, and a tunnel barrier layer, and based on the thickness of the insertion layer and the type of forming material, the size and number of the moved skyrmion are controlled, thereby controlling the area of the free layer.
  • SOT spin orbit torque
  • the above magnetic tunnel junction can detect multi-bit skyrmions when the number of the skyrmions is large, and the area of the free layer can increase according to the multi-bit skyrmions.
  • the above magnetic tunnel junction can secure linearity of potentiation and depression implemented at multiple levels by gradually changing the resistance level as the area of the free layer increases.
  • the above resistance change vertical electrode may be any one of an electrochemical metallization memory (ECM) vertical electrode, a valence change memory (VCM) vertical electrode, and a vertical electrode combining ECM and VCM.
  • ECM electrochemical metallization memory
  • VCM valence change memory
  • the above resistance-changing vertical electrode includes an electrode and a resistive switching layer, and the resistive switching layer is formed of any one of SiO x , MgO, HfO x , AlO x , TiO x , TaO x , GeSe, GeS 2 , GeTe, and ZnTe, and the electrode can be formed of any one of Al, TiN, Ti, Ag, Cu, CuTe, W, Pt, and Ru.
  • the above-mentioned skyrmion channel layer can be formed as a first structure in which the spin torque channel layer, the free layer, the insertion layer, and the tunnel barrier layer are sequentially stacked.
  • the above-mentioned skyrmion channel layer can be formed as a second structure in which the spin torque channel layer, the oxide seed layer, the insertion layer, the first free layer, the spacer layer, the second free layer, and the tunnel barrier layer are sequentially stacked.
  • the first free layer and the second free layer can cancel the skyrmion Hall effect by moving the formed skyrmion into an anti-ferro-coupled skyrmion.
  • the above-mentioned skyrmion channel layer can be formed as a third structure in which the tunnel barrier layer, the insertion layer, the free layer, and the spin torque channel layer are sequentially stacked.
  • the above insertion layer is formed of any one of Ta, W, Pt, Mo, and Ti, and the thickness of the insertion layer can be inversely proportional to the size and number of the skyrmions.
  • the magnetic tunnel junction may be formed with a structure in which the spin torque channel layer, the free layer, the insertion layer, the tunnel barrier layer, the pinned layer, the bridge layer, the first exchange anti-ferromagnetic multi-layers, the spacing layer, the second exchange anti-ferromagnetic multi-layer, and the upper electrode are sequentially laminated.
  • a crossbar array circuit includes a resistance-variable vertical electrode forming a skyrmion, a skyrmion channel layer for moving the formed skyrmion, and a magnetic tunnel junction for sensing the moved skyrmion and determining the state as either a low-resistance state or a high-resistance state depending on the magnetization direction of a free layer and a fixed layer, wherein the skyrmion channel layer includes a spin orbit torque (SOT) channel layer, the free layer, an insertion layer, and a tunnel barrier layer, and wherein the area of the free layer is controlled as the size and number of the moved skyrmions are controlled based on the thickness of the insertion layer and the type of forming material, in a crossbar array circuit using a skyrmion memory element, the skyrmion memory element and the switching element may form one bitcell, and may include an array in which the bitcells are arranged in multiple numbers, and a driving unit for applying
  • SOT spin orbit torque
  • the above bit cell may have a two-terminal structure in which the resistance change vertical electrode is connected to the drain terminal of the switching element and the upper electrode of the magnetic tunnel junction is connected to the bit line.
  • the present invention can implement a skyrmion memory device whose resistance changes linearly according to the number of skyrmions, and a crossbar array circuit using the same, which is composed of a resistive switching vertical electrode for generating skyrmions, a skyrmion channel layer for moving skyrmions, and a magnetic tunnel junction for sensing skyrmions.
  • the present invention provides a skyrmion memory device and a crossbar array circuit using the same, which has a structure in which skyrmions form stable skyrmion channels by adding an insertion layer to the interface between a free layer and a tunneling barrier, and changes the free layer of a magnetic tunnel junction by forming skyrmions with an input pulse through a resistance-changing vertical electrode consisting of an electrochemical metallization memory (ECM), a valence change memory (VCM), and a mixture of an ECM and a VCM, and thus change the resistance according to the number of skyrmions, thereby linearly achieving potentiation and depression.
  • ECM electrochemical metallization memory
  • VCM valence change memory
  • the present invention is a method for implementing multi-level bits by controlling the number of skyrmions in a single magnetic tunnel junction by controlling the size of skyrmions by positioning an insertion layer between a free layer and a tunnel barrier layer in a skyrmion channel layer that moves skyrmions and by controlling the type and thickness of the forming material of the insertion layer.
  • the present invention can implement an ultra-low-power synapse device based on a skyrmion memory device in which the change in resistance according to the number of skyrmions is linear, with a voltage of less than 1 V for generating skyrmions and a voltage of about 0.1 V for detecting skyrmions moved through a magnetic tunnel junction.
  • the present invention can reduce the writing energy required for moving skyrmions by controlling the type and thickness of the forming material of an insertion layer in a skyrmion channel layer that moves skyrmions.
  • the present invention controls the coercivity of a free layer by controlling the type and thickness of the forming material of an insertion layer in a skyrmion channel layer that moves skyrmions, and can eliminate remanence by forming a stripe domain.
  • FIG. 1 is a drawing for explaining a skyrmion memory device according to one embodiment of the present invention.
  • FIG. 2 is a drawing explaining the structure and operational concept of a two-terminal skyrmion memory element according to one embodiment of the present invention.
  • FIG. 3 is a drawing illustrating a cross bar array circuit using a skyrmion memory element according to one embodiment of the present invention.
  • FIGS. 4A to 5B are drawings explaining a spin torque channel layer included in a skyrmion channel layer in a skyrmion memory device according to one embodiment of the present invention.
  • FIGS. 6A to 10 are drawings explaining an insertion layer included in a skyrmion channel layer in a skyrmion memory device according to one embodiment of the present invention.
  • FIG. 11 is a drawing explaining the structure and operational concept of a synaptic element using an anti-ferro coupled skyrmion channel layer according to one embodiment of the present invention.
  • FIG. 12 is a diagram illustrating cancellation of the skyrmion Hall effect using an anti-ferro coupled skyrmion channel layer according to one embodiment of the present invention.
  • FIG. 13 is a drawing explaining the structure of a resistance-changing vertical electrode for generating skyrmions according to one embodiment of the present invention.
  • FIG. 14 is a drawing explaining an I-V curve in the structure of a resistance change vertical electrode for generating skyrmions according to one embodiment of the present invention.
  • FIG. 15 is a drawing illustrating skyrmion generation and movement based on a resistance-changing vertical electrode for skyrmion generation according to one embodiment of the present invention.
  • FIGS. 16A to 16D are drawings explaining a multi-level implementation according to the number of skyrmions according to one embodiment of the present invention.
  • FIGS. 17 and 18 are drawings explaining another structure of a skyrmion memory device according to one embodiment of the present invention.
  • a certain (e.g., a first) component is "(functionally or communicatively) connected” or “connected” to another (e.g., a second) component, that component may be directly connected to the other component, or may be connected through another component (e.g., a third component).
  • the expression “a device configured to” may mean that the device is “capable of” doing something in conjunction with other devices or components.
  • a processor configured (or set) to perform A, B, and C can mean a dedicated processor (e.g., an embedded processor) to perform those operations, or a general-purpose processor (e.g., a CPU or application processor) that can perform those operations by executing one or more software programs stored in a memory device.
  • a dedicated processor e.g., an embedded processor
  • a general-purpose processor e.g., a CPU or application processor
  • FIG. 1 is a drawing for explaining a skyrmion memory device according to one embodiment of the present invention.
  • FIG. 1 illustrates the structure of a skyrmion memory device according to one embodiment of the present invention.
  • a skyrmion memory device (100) can be implemented as a synaptic device as a skyrmion-based p-MTJ memory device.
  • a skyrmion memory device replaces the 1T1C (1 transistor and 1 capacitor), which is the basic cell unit of DRAM, with a 1T1R (1 transistor 1 magnetic tunneling junction) structure using a transistor and skyrmion-based p-MTJ, thereby maintaining the characteristics of a high-speed DRAM and adding the non-volatile characteristics of the p-MTJ, thereby enabling a high-speed rewritable non-volatile memory to replace all existing memory fields (DRAM, SRAM, Flash memory), and enabling multi-level implementation according to the number of skyrmions.
  • 1T1C transistor and 1 capacitor
  • 1T1R (1 transistor 1 magnetic tunneling junction
  • a skyrmion memory element (100) includes a resistance-variable vertical electrode (110) forming a skyrmion, a skyrmion channel layer (120) for moving the skyrmion, and a magnetic tunnel junction (130) that senses the skyrmion and determines either a low-resistance state or a high-resistance state depending on the magnetization direction of a free layer (122) and a fixed layer (131).
  • the skyrmion channel layer (120) includes a spin orbit torque (SOT) channel layer (121), a free layer (122), an insertion layer (123), and a tunnel barrier layer (124).
  • SOT spin orbit torque
  • 121 free layer
  • 122 free layer
  • 123 insertion layer
  • 124 tunnel barrier layer
  • the area of the free layer (122) can be controlled by controlling the number of skyrmions moved to the skyrmion channel layer (120) based on the thickness of the insertion layer (123) and the type of forming material of the magnetic tunnel junction (130).
  • the area of the free layer of the skyrmion memory element (100) can be controlled as the size and number of moved skyrmions are controlled based on the thickness of the insertion layer (123) and the type of forming material.
  • a resistance change vertical electrode (110) includes an electrode (111) and a resistance change layer (112).
  • the electrode (111) may be referred to as a lower electrode.
  • the resistance change layer (112) may be formed of any one of binary oxides such as SiO x , MgO, HfO x , AlO x , TiO x , TaO x , and chalcogenides such as GeSe, GeS 2 , GeTe, and ZnTe
  • the electrode (111) may be formed of any one of Al, TiN, Ti, Ag, Cu, CuTe, W, Pt, and Ru.
  • the resistance change vertical electrode (110) may be any one of an electrochemical metallization memory (ECM) vertical electrode, a valence change memory (VCM) vertical electrode, and a vertical electrode combining ECM and VCM.
  • ECM electrochemical metallization memory
  • VCM valence change memory
  • a vertical electrode combining an ECM and a VCM may be a vertical electrode having both the characteristics of an ECM vertical electrode and the characteristics of a VCM vertical electrode.
  • the ECM vertical electrode may be a vertical electrode using a metal filament-based RS (resistive switching) element, and the VCM vertical electrode may be a vertical electrode using an oxide-based RS element.
  • RS resistive switching
  • the resistance change vertical electrode (110) is a VCM vertical electrode
  • oxygen vacancies move to the resistance change layer (112) to form a filament, forming a low-resistance vertical electrode.
  • the resistance change vertical electrode (110) is an ECM vertical electrode
  • the metal material forming the metal electrode moves to the resistance change layer (112) to form a filament, thereby forming a vertical electrode in a low resistance state.
  • the skermion channel layer (120) may be formed as a first structure in which a spin torque channel layer (121), a free layer (122), an insertion layer (123), and a tunnel barrier layer (124) are sequentially laminated.
  • the insertion layer (123) is formed of a non-magnetic metal, one of Mo, Ta, W, PT, and Ti.
  • the thickness of the insertion layer (123) is controlled, the coercivity of the free layer (122) is controlled, stripe domains are formed, and the stripe width is controlled in relation to the formed stripe domains, and the number and size of skyrmions are proportional to the controlled stripe width.
  • the width of the striped domain decreases.
  • the thickness of the insertion layer (123) and the number and size of skyrmions generated in the free layer (122) are inversely proportional.
  • the skyrmion channel layer (120) moves skyrmions according to a voltage pulse applied from the vertical electrode (110).
  • the magnetic tunnel junction (130) is a p-MTJ (perpendicular-Magneto Tunneling Junction) spin valve, and is formed with a bottom free structure, and has a structure in which a spin torque channel layer (121), a free layer (122), an insertion layer (123), a tunnel barrier layer (124), a fixed layer (131), a bridge layer (132), a first exchange diamagnetic layer (134), a separation layer (135), a second exchange diamagnetic layer (136), and an upper electrode (140) are sequentially laminated, and may additionally include a capping layer (137).
  • the first exchange anti-ferromagnetic layer (134), the separation layer (135), and the second exchange anti-ferromagnetic layer (136) form synthetic anti-ferromagnetic multi-layers (SyAF) (133).
  • the p-MTJ spin valve may include a skyrmion channel layer (120).
  • the vertical electrode (110) forms a skyrmion when a write voltage pulse (V write ) is applied through the electrode (111).
  • V shift When a voltage pulse (V shift ) that moves skyrmions is injected through the electrode (111), the skyrmion channel layer (120) moves skyrmions downwards to the magnetic tunnel junction (130).
  • the magnetization directions of the free layer (122) and the fixed layer (131) are anti-parallel, the current decreases and a high resistive state (HRS) occurs, and the high resistive state can be referred to as an anti-parallel state.
  • HRS high resistive state
  • the present invention provides a skyrmion memory device and a crossbar array circuit using the same, in which the resistance changes according to the number of skyrmions by forming a skyrmion channel in which skyrmions are stable by adding an insertion layer to the interface between the free layer and the tunneling barrier, and a resistance-changing vertical electrode including an electrochemical metallization memory (ECM), a valence change memory (VCM), and a mixture of an ECM and a VCM, thereby changing the free layer of the magnetic tunnel junction, thereby allowing for linear potentiation and depression.
  • ECM electrochemical metallization memory
  • VCM valence change memory
  • the switching method of the magnetic tunnel junction (130) is not a spin-transfer-torque method passing through the tunnel barrier layer (124), but rather a method of forming a resistance change by the movement of skyrmions formed by a voltage pulse applied to the VCM or ECM vertical electrode, thereby increasing the thickness of the tunneling barrier layer (124), thereby increasing the resistance*area (RA) product of the p-MTJ.
  • skyrmions are topologically stable, pinning effects on defects may be reduced.
  • the skyrmion memory device (100) can implement multi-levels by controlling the number of skyrmions in a single magnetic tunnel junction (130) by controlling the skyrmion size according to the thickness of the insertion layer (123).
  • the skyrmion memory device (100) can be utilized in high-speed rewritable magnetic non-volatile memory, neuromorphic computing, neuromorphic devices, and artificial intelligence hardware.
  • FIG. 2 is a drawing explaining the structure and operational concept of a two-terminal skyrmion memory element according to one embodiment of the present invention.
  • FIG. 2 illustrates components forming the structure of a two-terminal skyrmion memory device according to one embodiment of the present invention, and illustrates operations based on the components.
  • a skyrmion memory device (200) includes a spin torque channel layer (201), a free layer (202), an insertion layer (203), a tunnel barrier layer (204), and a pinned layer (205) in a region (200) where a skyrmion channel layer and a magnetic tunnel junction overlap.
  • ECM is utilized as a resistance change vertical electrode.
  • the skyrmion memory element (200) is divided into a low resistance state (210) and a high resistance state (220), and when a voltage pulse for a write operation is applied, it moves from the low resistance state (210) to the high resistance state (220), and when a voltage pulse for an erase operation is applied, it moves from the high resistance state (220) to the low resistance state (210).
  • the low resistance state (210) of the skyrmion memory element (200) is not located at a position where the skyrmion (211) in the free layer (202) is perpendicular to the fixed layer (205).
  • the high resistance state (220) of the skyrmion memory element (200) is located at a position where the skyrmion (221) in the free layer (202) is perpendicular to the fixed layer (205).
  • the arrow direction of the free layer (202) under the fixed layer (205) is the same, and in the high resistance state (220), the arrow direction of the free layer (202) under the fixed layer (205) is not the same.
  • FIG. 3 is a drawing illustrating a cross bar array circuit using a skyrmion memory element according to one embodiment of the present invention.
  • FIG. 3 illustrates a cross bar array circuit using a skyrmion memory element according to one embodiment of the present invention.
  • a cross bar array circuit (300) using a skyrmion memory element includes a skyrmion memory element (311) and a switching element forming one bit cell (310), an array in which the bit cells (310) are arranged in multiple rows, and a driving unit (320) that applies a driving signal to the array.
  • the switching element may be a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor).
  • the bit cell (310) has a two-terminal structure in which the resistance-changing vertical electrode of the skyrmion memory element (311) is connected to the drain terminal of the switching element, and the upper electrode of the magnetic tunnel junction of the skyrmion memory element (311) is connected to the bit line.
  • the crossbar array circuit (300) can reduce power consumption in the array and is also easy to integrate because it uses an existing crossbar array as a frame.
  • the present invention relates to a skyrmion memory device and a crossbar array circuit using the same, which comprises a resistive switching vertical electrode for generating skyrmions, a skyrmion channel layer for moving skyrmions, and a magnetic tunnel junction for sensing skyrmions, thereby enabling implementation of a skyrmion memory device in which the resistance change is linear according to the number of skyrmions, and a crossbar array circuit using the same.
  • FIGS. 4A to 5B are drawings explaining a spin torque channel layer included in a skyrmion channel layer in a skyrmion memory device according to one embodiment of the present invention.
  • FIGS. 4A and 4B illustrate the A15 crystal structure of ⁇ -W, known as a high spin torque efficiency material, for reducing write energy required for skyrmion movement in a skyrmion channel layer in a skyrmion memory device according to one embodiment of the present invention.
  • peaks for ⁇ -W 5.5 o (200), 39.8 o (210), and 43.8 o (211) can be confirmed at a thickness of 5 nm or less of tungsten (W) used as a spin torque channel layer in the skyrmion channel layer.
  • Graph (400) illustrates the crystal structure according to the thickness of the spin torque channel layer in relation to the skyrmion channel layer, and graph (410) illustrates the crystallinity according to the direct current (DC) sputtering power.
  • DC direct current
  • ⁇ -W 5.5 o (200), 39.8 o (210), 43.8 o (211) peaks can be confirmed at DC sputtering powers below 150 W in a 4 nm thick tungsten film.
  • Figure 5a illustrates the surface roughness (Ra) of a skyrmion channel layer in a skyrmion memory device.
  • Figure 5b illustrates a MOKE (Magneto-Optical Kerr Effect microscope) image of the free layer according to the sputtering power of the skyrmion channel layer.
  • MOKE Magnetic-Optical Kerr Effect microscope
  • Image (510) exemplifies a case where the W sputtering power is 20 W
  • image (511) exemplifies a case where the W sputtering power is 100 W
  • image (512) exemplifies a case where the W sputtering power is 150 W.
  • W sputtering power is the power for sputtering deposition of tungsten (W).
  • the surface roughness of the skyrmion channel layer needs to be less than 1 A, as this may hinder the movement of skyrmions generated by the increase in pinning sites due to the surface roughness of the skyrmion channel layer.
  • FIGS. 6A to 10 are drawings explaining an insertion layer included in a skyrmion channel layer in a skyrmion memory device according to one embodiment of the present invention.
  • FIGS. 6a and 6b illustrate vertical magnetization curves and MOKE stripe domain images according to the thickness of an insertion layer in a skyrmion channel layer according to an embodiment of the present invention.
  • the thickness of the insertion layer is 0.099 nm, as in the image (610) of Fig. 6b, in the region where the coercive force disappears, a 1 ⁇ m sized striped domain where up-spin and down-spin exist simultaneously is formed, so that locally, the vertical magnetization characteristics of up-spin and down-spin are maintained, but overall, they can be canceled out and show a characteristic of having no vertical magnetization characteristics.
  • FIGS. 7a and 7b illustrate magnetic characteristics according to the forming material and thickness of an insertion layer according to one embodiment of the present invention.
  • the graph (700) of FIG. 7a illustrates the magnetic moment according to the type of forming material and the thickness of the insertion layer
  • the graph (710) of FIG. 7b illustrates the anisotropy field (H k ) according to the type of forming material and the thickness of the insertion layer.
  • the magnetic moment value continuously decreases from 49 ⁇ emu to 5 ⁇ emu as the thickness increases, and the anisotropy field also decreases with the thickness of the insertion layer formed of tungsten, but is maintained from 8.30 kOe to 3.50 kOe compared to other materials.
  • the present invention can control the coercivity of the free layer by controlling the type and thickness of the forming material of the insertion layer in the skyrmion channel layer that moves skyrmions, and eliminate remanence by forming a stripe domain.
  • FIG. 8a illustrates an M-H curve using MOKE, which shows magnetic properties and stripe domain width according to the thickness of a material forming an insertion layer according to an embodiment of the present invention.
  • FIG. 8b illustrates the anisotropy field (H k ) and stripe domain width according to the thickness of the forming material of the insertion layer according to one embodiment of the present invention.
  • graph (800) represents Pt
  • graph (801) represents W
  • graph (802) represents Ti.
  • graph (810) represents Pt
  • graph (811) represents W
  • graph (812) represents Ti.
  • Figure 9 illustrates MOKE images according to the forming material and thickness of the insertion layer in the skermion channel layer of the present invention.
  • image (900) shows a case where the forming material of the insertion layer is Pt
  • image (910) shows a case where the forming material of the insertion layer is W
  • image (920) shows a case where the forming material of the insertion layer is Ti.
  • the stripe domain width ( ⁇ 0 ) is As shown in Figs. 8a to 9, the stripe domain width decreases as the anisotropy field (H K ) decreases because it is proportional to , and it can be confirmed that a stripe width of about 1 ⁇ m can be secured at 0.1670 nm for Pt, 0.0806 nm for W, and 0.3615 nm for Ti.
  • the thickness of the insertion layer is inversely proportional to the size and number of skyrmions, as the stripe width is proportional to the size and number of skyrmions.
  • Figure 10 illustrates a skyrmion MOKE image according to a magnetic field while fixing the insertion layer thickness in the skyrmion channel layer of the present invention.
  • image (1000) shows a case where the forming material of the insertion layer is Pt
  • image (1010) shows a case where the forming material of the insertion layer is W
  • image (1020) shows a case where the forming material of the insertion layer is Ti.
  • the thicknesses of Pt, W, and Ti are fixed at 0.1670 nm, 0.0806 nm, and 0.3615 nm, respectively.
  • the present invention can implement an ultra-low-power synapse device based on a skyrmion memory device in which the change in resistance according to the number of skyrmions is linear, with a voltage of less than 1 V for generating skyrmions and a voltage of about 0.1 V for detecting skyrmions moved through a magnetic tunnel junction.
  • the present invention can reduce the writing energy required for moving skyrmions by controlling the type and thickness of the forming material of the insertion layer in the skyrmion channel layer that moves skyrmions.
  • FIG. 11 is a drawing explaining the structure and operational concept of a synaptic element using an anti-ferro coupled skyrmion channel layer according to one embodiment of the present invention.
  • FIG. 11 illustrates a synaptic element structure for canceling out the skyrmion Hall effect in a skyrmion channel layer through which skyrmions move according to one embodiment of the present invention.
  • a skyrmion channel layer (1100) is formed as a second structure in which a spin torque channel layer, an oxide seed layer (1101), an insertion layer (1102), a first free layer (1103), a spacer layer (1104), a second free layer (1105), and a tunnel barrier layer (1106) are sequentially laminated, and a fixed layer (1107) is positioned on top in the configuration of a magnetic tunnel junction.
  • the first free layer (1103) and the second free layer (1105) have opposite spin directions through RKKY coupling via the spacer layer (1104).
  • the free layer may be referred to as a magnetic layer.
  • the skyrmion memory element is divided into a low resistance state (1110) and a high resistance state (1120), and when a voltage pulse for a write operation is applied, it moves from the low resistance state (1110) to the high resistance state (1120), and when a voltage pulse for an erase operation is applied, it moves from the high resistance state (1120) to the low resistance state (1110).
  • the low resistance state (1110) of the skyrmion memory element is such that the anti-magnetic field coupled skyrmions (1111) in the first free layer (1103) and the second free layer (1105) are not located at a position perpendicular to the fixed layer (1107).
  • the high resistance state (1120) of the skyrmion memory element is located at a position where the anti-magnetic field coupled skyrmion (1121) in the first free layer (1103) and the second free layer (1105) is perpendicular to the fixed layer (1107).
  • the arrow directions of the first free layer (1103) and the second free layer (1105) under the fixed layer (1107) are the same, and in the high resistance state (1120), the arrow directions of the free layer (1103) and the second free layer (1105) under the fixed layer (1107) are not the same.
  • FIG. 12 is a drawing explaining cancellation of the skyrmion Hall effect using an anti-ferro coupled skyrmion channel layer according to one embodiment of the present invention.
  • image (1200) illustrates a problem that occurs when a skyrmion is subjected to a magnus force due to the skyrmion Hall effect, causing its path to bend
  • image (1201) illustrates that the skyrmion Hall effect is canceled out as the first free layer and the second free layer are formed by anti-ferro coupling through a spacer layer to have opposite spin directions.
  • the Magnus force acts on each of the first and second free layers, so that the Magnus force is canceled out, and the skyrmion Hall effect can be canceled out.
  • the first free layer and the second free layer can offset the skyrmion Hall effect by moving the formed skyrmion into an anti-ferro-coupled skyrmion.
  • FIG. 13 is a drawing explaining the structure of a resistance-changing vertical electrode for generating skyrmions according to an embodiment of the present invention
  • FIG. 14 is a drawing explaining an I-V curve in the structure of a resistance-changing vertical electrode for generating skyrmions according to an embodiment of the present invention.
  • FIG. 13 illustrates a VCM-based vertical electrode structure for skyrmion generation according to an embodiment of the present invention
  • FIG. 14 illustrates forming, set, and reset voltages through I-V curves in a VCM-based vertical electrode structure.
  • a structure (1300) of a resistance-variable vertical electrode for generating skyrmions is composed of a lower electrode (1310) formed of Ru, a skyrmion channel layer (1320), and a resistance-variable vertical electrode (1330), and the skyrmion channel layer (1320) is composed of a spin torque channel layer (1321), a free layer (1322), an insertion layer (1323), and a tunnel barrier layer (1324), and the resistance-variable vertical electrode (1330) is composed of a resistance-variable layer (1331) formed of HfO x and an electrode (1332) formed of Pt.
  • the free layer (1322) can be formed of CoFeB
  • the insertion layer (1323) can be formed of Ta, W, Pt, Ti
  • the tunnel barrier layer (1324) can be formed of MgO.
  • the graph (1400) illustrates a structure in which the forming voltage is -3.6 V, the set voltage is -1.56 V, and the reset voltage is +5.4 V when the thickness of the resistance change layer (1331) in the structure (1300) of the resistance change vertical electrode described in FIG. 13 is 2 nm.
  • FIG. 15 is a drawing illustrating skyrmion generation and movement based on a resistance-changing vertical electrode for skyrmion generation according to one embodiment of the present invention.
  • FIG. 15 illustrates an example of a skyrmion generation and movement according to an input voltage pulse input to a resistance change vertical electrode for skyrmion generation according to an embodiment of the present invention.
  • a pulse amplitude of +0.9 V and a pulse width of 200 ms are exemplified.
  • a pulse amplitude of +0.3 V and a pulse width of 50 ms are exemplified.
  • a pulse amplitude of -0.3 V and a pulse width of 50 ms are exemplified.
  • a skyrmion is generated as an input pulse is applied and the skyrmion moves in the current direction according to successive input pulses.
  • the resistance of the MTJ can be changed between low resistance (parallel state) and high resistance (anti-parallel state) depending on the position of the skyrmion in the free layer of the skyrmion channel layer.
  • FIGS. 16A to 16D are drawings explaining a multi-level implementation according to the number of skyrmions according to one embodiment of the present invention.
  • FIG. 16a illustrates various appearances of skyrmion numbers according to an embodiment of the present invention
  • FIG. 16b illustrates changes in resistance states according to skyrmion numbers according to an embodiment of the present invention
  • FIG. 16c illustrates 16-level multi-bit skyrmion according to an embodiment of the present invention
  • FIG. 16d illustrates reinforcement and suppression of 16-level multi-bit skyrmion as a resistance level according to an embodiment of the present invention.
  • image (1601) exemplifies a case where there is one skyrmion
  • image (1602) exemplifies a case where there are three skyrmions
  • image (1603) exemplifies a case where there are five skyrmions
  • image (1604) exemplifies a case where there are seven skyrmions.
  • the image (1620) illustrates a 16-level multi-bit skyrmion
  • the graph (1630) of Fig. 16d illustrates the potentiation and depression of a synapse according to the number of skyrmions.
  • a magnetic tunnel junction of a skyrmion memory device detects multi-bit skyrmions when the number of skyrmions is large, and as the area of a free layer increases according to the multi-bit skyrmions, the resistance level gradually changes, thereby ensuring linearity of reinforcement and suppression implemented at multiple levels.
  • the present invention can implement a multi-level bit by controlling the number of skyrmions in a single magnetic tunnel junction by controlling the size of skyrmions by positioning an insertion layer between a free layer and a tunnel barrier layer in a skyrmion channel layer that moves skyrmions and by controlling the type and thickness of the forming material of the insertion layer.
  • FIGS. 17 and 18 are drawings explaining another structure of a skyrmion memory device according to one embodiment of the present invention.
  • FIGS. 17 and 18 are exemplified as a design structure for an experiment, similar to FIG. 13.
  • FIG. 17 illustrates a first alternative structure of a skyrmion memory device according to one embodiment of the present invention.
  • the first alternative structure may be a structure different from the skyrmion memory device described in FIG. 1.
  • a skyrmion memory element (1700) according to one embodiment of the present invention shows a structure that is inverted from the skyrmion memory element (100) illustrated in FIG. 1.
  • a skyrmion memory element (1700) has a magnetic tunnel junction (1730) including a buffer layer (1738), a seed layer (1737), a first exchange diamagnetic layer (1736), a separation layer (1735), a second exchange diamagnetic layer (1734), a bridge layer (1732), and a pinned layer (1731) positioned on a lower electrode (1740).
  • the buffer layer (1738) can be formed with a thickness of 5 nm of Ta, and the seed layer (1737) can be formed with a thickness of 3 nm of Pt.
  • the bridge layer (1732) can be formed with W to a thickness of 0.3 nm to 0.5 nm.
  • the first exchange anti-ferromagnetic layer (1736), the separation layer (1735), and the second exchange anti-ferromagnetic layer (1734) form synthetic anti-ferromagnetic multi-layers (SyAF) (1733).
  • the magnetic tunnel junction (1730) also includes a tunnel barrier layer (1724), an insertion layer (1723), a free layer (1722), and a spin torque channel layer (1711).
  • a magnetic tunnel junction (1730) may be formed as a second structure in which a buffer layer (1738), a seed layer (1737), a first exchange diamagnetic layer (1736), a separation layer (1735), a second exchange diamagnetic layer (1734), a bridge layer (1732), a pinned layer (1731), a tunnel barrier layer (1724), an insertion layer (1723), a free layer (1722), and a spin torque channel layer (1711) are sequentially stacked on a lower electrode (1740).
  • the tunnel barrier layer (1724), the insertion layer (1723), the free layer (1722), and the spin torque channel layer (1711) form a skyrmion channel layer (1720).
  • the skyrmion channel layer (1720) can be formed as a third structure in which a tunnel barrier layer (1724), an insertion layer (1723), a free layer (1722), and a spin torque channel layer (1721) are sequentially stacked.
  • the magnetic tunnel junction (1730) includes a skyrmion channel layer (1720).
  • the insertion layer (123) is formed of one of the forming materials of Ta, W, PT, and Ti.
  • a resistance change vertical electrode (1710) is positioned on a spin torque channel layer (1711), and the resistance change vertical electrode (1710) includes an electrode (1711) and a resistance change layer (1712).
  • the electrode (1711) may be referred to as an upper electrode.
  • the resistance change layer (1712) may be formed of HfO x
  • the electrode (1711) may be formed of either Pt or Ru.
  • the resistance change vertical electrode (1710) may be any one of an electrochemical metallization memory (ECM) vertical electrode, a valence change memory (VCM) vertical electrode, and a vertical electrode combining an ECM and a VCM.
  • ECM electrochemical metallization memory
  • VCM valence change memory
  • FIG. 18 illustrates a second alternative structure of a skyrmion memory device according to one embodiment of the present invention.
  • the second alternative structure may be a structure different from the skyrmion memory device described in FIG. 1 and FIG. 17.
  • a skyrmion memory element (1800) according to one embodiment of the present invention has a different location of a resistance change vertical electrode from that of the skyrmion memory element (100) illustrated in FIG. 1.
  • a skyrmion memory element (1800) has a resistance-variable vertical electrode (1810) positioned on a skyrmion channel layer (1820) and a magnetic tunnel junction (1830) tunnel barrier layer (1824).
  • the skyrmion channel layer (1820) can be formed as a first structure in which a spin torque channel layer (1821), a free layer (1822), an insertion layer (1823), and a tunnel barrier layer (1824) are sequentially stacked.
  • a magnetic tunnel junction (1830) is formed with a structure in which a spin torque channel layer (1821), a free layer (1822), an insertion layer (1823), a tunnel barrier layer (1824), a pinned layer (1831), a bridge layer (1832), a first exchange demagnetizing layer (1834), a separation layer (1835), a second exchange demagnetizing layer (1836), and an upper electrode (1840) are sequentially laminated, and may additionally include a capping layer (1837).
  • the magnetic tunnel junction (1830) includes a skyrmion channel layer (1820).
  • the first exchange diamagnetic layer (1834), the separation layer (1835), and the second exchange diamagnetic layer (1836) form a composite exchange diamagnetic layer (1833).
  • the skyrmion memory element (1800) can be formed into a new structure by changing the position of the resistance change vertical electrode (1810).
  • the present invention relates to a skyrmion memory device and a crossbar array circuit using the same, which comprises a resistive switching vertical electrode for generating skyrmions, a skyrmion channel layer for moving skyrmions, and a magnetic tunnel junction for sensing skyrmions, thereby enabling implementation of a skyrmion memory device in which the resistance change is linear according to the number of skyrmions, and a crossbar array circuit using the same.

Landscapes

  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명은 스커미온(Skyrmion) 메모리 소자 및 이를 이용한 크로스바 어레이회로에 관한 것으로, 본 발명의 일실시예에 따른 스커미온 메모리 소자는 스커미온(skyrmion)을 형성하는 저항 변화 수직 전극, 상기 형성된 스커미온을 이동시키는 스커미온 채널층 및 상기 스커미온 채널층을 포함하고, 상기 이동된 스커미온을 감지(sensing)하여 자유층과 고정층의 자화 방향에 따라 저저항 상태 및 고저항 상태 중 어느 하나의 상태로 결정되는 자기 터널 접합을 포함하고, 상기 스커미온 채널층은 스핀 토크(spin orbit torque, SOT) 채널층, 상기 자유층, 삽입층 및 터널 배리어층을 포함하며, 상기 삽입층의 두께 및 형성 물질의 종류에 기반하여 상기 이동된 스커미온의 크기 및 개수가 제어됨에 따라 상기 자유층의 면적이 제어될 수 있다.

Description

스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로
본 발명은 스커미온(Skyrmion) 메모리 소자 및 이를 이용한 크로스바 어레이회로에 관한 것으로, 스커미온 생성을 위한 저항 변화(resistive switching) 수직전극, 스커미온 이동을 위한 스커미온 채널층 및 스커미온 감지(sensing)를 위한 자기 터널 접합으로 구성되어 스커미온 개수에 따른 저항의 변화가 선형적인 스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로를 구현하는 기술에 관한 것이다.
인공지능 반도체 칩을 구현하기 위해서는 고집적도의 크로스 포인트(cross-point) 시냅스 어레이 회로와 뉴론(neuron)의 구현이 요구된다.
종래 기술에서 CMOS FET 크로스 포인트와 차세대메모리(RRAM, PCRAM, STT-MRAM, SOT-MRAM) 기반 크로스 포인트 어레이가 보고되었으나, 강화(potentiation)와 억제(depression) 시 선형성이 열악하여 추가적인 보상회로가 필요하다는 단점이 존재한다.
2020년에 미국의 MIT(Massachusetts Institute of Technology) 연구팀은 스핀 궤도 토크(spin-orbit torque, SOT) 채널 기반 자구벽 이동에 따른 인공 시냅스 소자를 구현했다고 Marc A Baldo et al., Magnetic Domain Wall Based Synaptic and Activation Function Generator for Neuromorphic Accelerators, Nano Lett., 1033.1040, 2020)에서 발표한바 있다.
MIT에서 발표한 인공 시냅스 소자는 Ta SOT 채널 / 자유층(정보저장층) / 터널베리어층 / 고정층(자성층) / 연결층 / 하부 교환 반자장층(lower synthetic anti-ferromagnetic multi-layers: SyAF MLs) / 분리층 / 상부 교환 반자장층(upper synthetic anti-ferromagnetic multi-layers: SyAF MLs) / 캡핑층(capping layer) / 상부 전극 구조로 구성되어 있다.
종래의 인공 시냅스 소자는 Ta SOT 채널에서 발생한 SOT 효과에 의해 자유층의 자구벽(domain wall)이 이동하여 감지용 pSTT-MRAM의 자유층의 스핀방향이 스위칭됨에 따라 저항이 변화하고, 이를 통해 시냅스의 강화/억제 동작을 구현한 소자이다.
하지만, 레터럴(lateral) 구조로 배치된 SOT 채널과 pSTT-MRAM으로 인해 최소 피쳐 사이즈(minimum feature size)가 93F2 로 집적도 측면에서 치명적인 단점을 갖는다.
다시 말해, 종래 기술인 SOT MRAM 기반 시냅스 소자 구조는 3단자 구조로 고집적화가 불가능하고, SOT MRAM 기반 시냅스 소자는 자구벽 이동(domain wall motion)을 이용하여 많은 에너지가 필요하고 결함 부분(defect site)에 의한 고정(pinning)에 영향을 받는다는 문제점이 존재한다.
본 발명은 스커미온 생성을 위한 저항 변화(resistive switching) 수직전극, 스커미온 이동을 위한 스커미온 채널층 및 스커미온 감지(sensing)를 위한 자기 터널 접합으로 구성되어 스커미온 개수에 따른 저항의 변화가 선형적인 스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로를 구현하는 것을 목적으로 한다.
본 발명은 자유층과 터널링 배리어 계면에 삽입층을 추가하여 스커미온(skyrmion)이 안정적인 스커미온 채널 형성하고, ECM(electrochemical metallization memory), VCM(valence change memory) 및 ECM과 VCM의 혼합이 이루어진 저항 변화 수직전극을 통한 입력 펄스(input pulse)로 스커미온을 형성해서 자기 터널 접합의 자유층을 변화시키는 구조로 스커미온 개수에 따라 저항이 변하고, 이에 따라 강화(potentiation)와 억제(depression)를 선형적으로 이룰 수 있는 스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로를 제공하는 것을 목적으로 한다.
본 발명은 스커미온을 이동시키는 스커미온 채널층에서 자유층과 터널배리어층 사이에 삽입층이 위치하고, 삽입층의 형성 물질 종류와 두께에 따라 스커미온의 크기를 제어하여 단일 자기 터널 접합에서 스커미온 수를 조절하여 멀티 레벨의 비트를 구현하는 것을 목적으로 한다.
본 발명은 스커미온 개수에 따른 저항의 변화가 선형적인 스커미온 메모리 소자에 기반하여 스커미온을 생성하는 전압이 1 V 이하로 매우 낮고, 자기 터널 접합을 통해 이동된 스커미온을 감지하기 위한 전압이 약 0.1 V로서 매우 낮은 초저전력 시냅스 소자를 구현하는 것을 목적으로 한다.
본 발명은 스커미온을 이동시키는 스커미온 채널층에서 삽입층의 형성 물질 종류와 두께를 제어하여 스커미온 이동에 필요한 쓰기 에너지를 감소시키는 것을 목적으로 한다.
본 발명은 스커미온을 이동시키는 스커미온 채널층에서 삽입층의 형성 물질 종류와 두께를 제어하여 자유층의 보자력(coercivity)을 제어하고, 줄무늬 도메인(stripe domain)을 형성하여 잔류 자화(remanence)를 제거하는 것을 목적으로 한다.
본 발명의 일실시예에 따른 스커미온 메모리 소자는 스커미온(skyrmion)을 형성하는 저항 변화 수직 전극, 상기 형성된 스커미온을 이동시키는 스커미온 채널층 및 상기 스커미온 채널층을 포함하고, 상기 이동된 스커미온을 감지(sensing)하여 자유층과 고정층의 자화 방향에 따라 저저항 상태 및 고저항 상태 중 어느 하나의 상태로 결정되는 자기 터널 접합을 포함하고, 상기 스커미온 채널층은 스핀 토크(spin orbit torque, SOT) 채널층, 상기 자유층, 삽입층 및 터널 배리어층을 포함하며, 상기 삽입층의 두께 및 형성 물질의 종류에 기반하여 상기 이동된 스커미온의 크기 및 개수가 제어됨에 따라 상기 자유층의 면적이 제어될 수 있다.
상기 자기 터널 접합은 상기 스커미온의 개수가 다수인 경우에 멀티 비트의 스커미온을 감지하고, 상기 멀티 비트의 스커미온에 따라 상기 자유층의 면적이 증가할 수 있다.
상기 자기 터널 접합은 상기 자유층의 면적이 증가함에 따라 저항 레벨(resistance level)이 점차적으로 변하여 멀티 레벨로 구현되는 강화(potentiation) 및 억제(depression) 의 선형성을 확보할 수 있다.
상기 저항 변화 수직 전극은 ECM(electrochemical metallization memory) 수직 전극, VCM(valence change memory) 수직 전극 및 ECM과 VCM이 결합된 수직 전극 중 어느 하나일 수 있다.
상기 저항 변화 수직 전극은 전극과 저항 변화층(resistive switching layer)을 포함하고, 상기 저항 변화층은 SiOx, MgO, HfOx, AlOx, TiOx, TaOx, GeSe, GeS2, GeTe, ZnTe 중 어느 하나로 형성되며, 상기 전극은 Al, TiN, Ti, Ag, Cu, CuTe, W, Pt 및 Ru 중 어느 하나로 형성될 수 있다.
상기 스커미온 채널층은 상기 스핀 토크 채널층, 상기 자유층, 상기 삽입층 및 상기 터널 배리어층이 순차적으로 적층된 제1 구조로 형성될 수 있다.
상기 스커미온 채널층은 상기 스핀 토크 채널층, 산화물 시드층, 상기 삽입층, 제1 자유층, 스페이서(spacer)층, 제2 자유층 및 상기 터널 배리어층이 순차적으로 적층된 제2 구조로 형성될 수 있다.
상기 스커미온 채널층은 상기 제2 구조로 형성되는 경우에 상기 제1 자유층과 상기 제2 자유층이 상기 형성된 스커미온을 반자장 결합 스커미온(anti-ferro-coupled skyrmion)으로 이동 시킴에 따라 스커미온 홀 효과(skyrmion hall effect)를 상쇄(cancel)시킬 수 있다.
상기 스커미온 채널층은 상기 터널 배리어층, 상기 삽입층, 상기 자유층 및 상기 스핀 토크 채널층이 순차적으로 적층된 제3 구조로 형성될 수 있다.
상기 삽입층은 Ta, W, Pt, Mo 및 Ti 중 어느 하나의 물질로 형성되고, 상기 삽입층의 두께는 상기 스커미온의 크기 및 개수와 반비례할 수 있다.
상기 자기 터널 접합은 상기 스핀 토크 채널층, 상기 자유층, 상기 삽입층, 상기 터널 배리어층, 상기 고정층, 브릿지층(bridge layer), 제1 교환 반자장층(synthetic anti-ferromagnetic multi-layers), 분리층(spacing layer), 제2 교환 반자장층 및 상부 전극이 순차적으로 적층된 구조로 형성될 수 있다.
본 발명의 일실시예에 따르면 크로스바 어레이 회로는 스커미온(skyrmion)을 형성하는 저항 변화 수직 전극, 상기 형성된 스커미온을 이동시키는 스커미온 채널층 및 상기 스커미온 채널층을 포함하고, 상기 이동된 스커미온을 감지(sensing)하여 자유층과 고정층의 자화 방향에 따라 저저항 상태 및 고저항 상태 중 어느 하나의 상태로 결정되는 자기 터널 접합을 포함하고, 상기 스커미온 채널층은 스핀 토크(spin orbit torque, SOT) 채널층, 상기 자유층, 삽입층 및 터널 배리어층을 포함하며, 상기 삽입층의 두께 및 형성 물질의 종류에 기반하여 상기 이동된 스커미온의 크기 및 개수가 제어됨에 따라 상기 자유층의 면적이 제어되는 스커미온 메모리 소자를 이용한 크로스바 어레이 회로에 있어서, 상기 스커미온 메모리 소자와 스위칭 소자가 하나의 비트셀을 이루고, 상기 비트셀이 복수로 배열한 어레이 및 상기 어레이에 구동 신호를 인가하는 구동부를 포함할 수 있다.
상기 비트셀은 상기 저항 변화 수직 전극이 상기 스위칭 소자의 드레인 단에 연결되고, 상기 자기 터널 접합의 상부 전극이 비트 라인에 연결되어 2단자 구조를 가질 수 있다.
일실시예에 따르면, 본 발명은 스커미온 생성을 위한 저항 변화(resistive switching) 수직전극, 스커미온 이동을 위한 스커미온 채널층 및 스커미온 감지(sensing)를 위한 자기 터널 접합으로 구성되어 스커미온 개수에 따른 저항의 변화가 선형적인 스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로를 구현할 수 있다.
본 발명은 자유층과 터널링 배리어 계면에 삽입층을 추가하여 스커미온(skyrmion)이 안정적인 스커미온 채널 형성하고, ECM(electrochemical metallization memory), VCM(valence change memory) 및 ECM과 VCM의 혼합이 이루어진 저항 변화 수직전극을 통한 입력 펄스(input pulse)로 스커미온을 형성해서 자기 터널 접합의 자유층을 변화시키는 구조로 스커미온 개수에 따라 저항이 변하고, 이에 따라 강화(potentiation)와 억제(depression)를 선형적으로 이룰 수 있는 스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로를 제공할 수 있다.
본 발명은 스커미온을 이동시키는 스커미온 채널층에서 자유층과 터널배리어층 사이에 삽입층이 위치하고, 삽입층의 형성 물질 종류와 두께에 따라 스커미온의 크기를 제어하여 단일 자기 터널 접합에서 스커미온 수를 조절하여 멀티 레벨의 비트를 구현할 수 있다.
본 발명은 스커미온 개수에 따른 저항의 변화가 선형적인 스커미온 메모리 소자에 기반하여 스커미온을 생성하는 전압이 1 V 이하로 매우 낮고, 자기 터널 접합을 통해 이동된 스커미온을 감지하기 위한 전압이 약 0.1 V로서 매우 낮은 초저전력 시냅스 소자를 구현할 수 있다.
본 발명은 스커미온을 이동시키는 스커미온 채널층에서 삽입층의 형성 물질 종류와 두께를 제어하여 스커미온 이동에 필요한 쓰기 에너지를 감소시킬 수 있다.
본 발명은 스커미온을 이동시키는 스커미온 채널층에서 삽입층의 형성 물질 종류와 두께를 제어하여 자유층의 보자력(coercivity)을 제어하고, 줄무늬 도메인(stripe domain)을 형성하여 잔류 자화(remanence)를 제거할 수 있다.
도 1은 본 발명의 일실시예에 따른 스커미온 메모리 소자를 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따라 2단자로 이루어지는 스커미온 메모리 소자의 구조 및 동작 개념을 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 스커미온 메모리 소자를 이용한 크로스 바 어레이 회로를 설명하는 도면이다.
도 4a 내지 도 5b는 본 발명의 일실시예에 따른 스커미온 메모리 소자에서 스커미온 채널층에 포함되는 스핀 토크 채널층에 대한 설명하는 도면이다.
도 6a 내지 도 10은 본 발명의 일실시예에 따른 스커미온 메모리 소자에서 스커미온 채널층에 포함되는 삽입층을 설명하는 도면이다.
도 11은 본 발명의 일실시예에 따라 반강자성체 결합(anti-ferro coupled) 스커미온 채널층을 이용한 시냅스 소자의 구조 및 동작 개념을 설명하는 도면이다.
도 12은 본 발명의 일실시예에 따라 반강자성체 결합(anti-ferro coupled) 스커미온 채널층을 이용한 스카미론 홀 효과(hall effect)의 상쇄를 설명하는 도면이다.
도 13은 본 발명의 일실시예에 따른 스커미온 생성을 위한 저항 변화 수직 전극의 구조를 설명하는 도면이다.
도 14는 본 발명의 일실시예에 따른 스커미온 생성을 위한 저항 변화 수직 전극의 구조에서 I-V 곡선(curve)을 설명하는 도면이다.
도 15는 본 발명의 일실시예에 따른 스커미온 생성을 위한 저항 변화 수직 전극에 기반한 스커미온 생성 및 이동을 설명하는 도면이다.
도 16a 내지 도 16d는 본 발명의 일실시예에 따른 스커미온 수에 따른 멀티 레벨 구현을 설명하는 도면이다.
도 17 및 도 18은 본 발명의 일실시예에 따른 스커미온 메모리 소자의 다른 구조를 설명하는 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일실시예에 따른 스커미온 메모리 소자를 설명하기 위한 도면이다.
도 1은 본 발명의 일실시예에 따른 스커미온 메모리 소자의 구조를 예시한다.
도 1을 참고하면, 본 발명의 일실시예에 따른 스커미온 메모리 소자(100)는 스커미온 기반 p-MTJ 메모리 소자로서 시냅스 소자로 구현될 수 있다.
일례로, 스커미온 메모리 소자(100)는 DRAM 의 기본 Cell 단위인 1T1C(1 transistor and 1 capacitor)에서 transistor와 스커미온 기반의 p-MTJ를 이용한 1T1R(1 transistor 1 magnetic tunneling junction)구조로 대신 함으로써 고속의 DRAM의 특성을 유지하고 p-MTJ의 비휘발성 특성을 추가 하여 고속 재기록이 가능한 비휘발성 메모리로 기존의 모든 메모리 분야 (DRAM, SRAM, Flash memory)가 대체 가능하고 스커미온 개수에 따른 멀티 레벨(multi-level)이 구현이 가능하다.
본 발명의 일실시예에 따르면 스커미온 메모리 소자(100)는 스커미온을 형성하는 저항 변화 수직 전극(110), 스커미온을 이동시키는 스커미온 채널층(120) 및 스커미온 채널층(120)을 포함하고, 스커미온을 감지(sensing)하여 자유층(122)과 고정층(131)의 자화 방향에 따라 저저항 상태 및 고저항 상태 중 어느 하나의 상태로 결정되는 자기 터널 접합(130)을 포함한다.
스커미온 채널층(120)은 스핀 토크(spin orbit torque, SOT) 채널층(121), 자유층(122), 삽입층(123) 및 터널 배리어층(124)을 포함한다.
자기 터널 접합(130)은 삽입층(123)의 두께 및 형성 물질의 종류에 기반하여 스커미온 채널층(120)으로 이동된 스커미온의 개수가 제어됨에 따라 자유층(122)의 면적이 제어될 수 있다.
다시 말해, 스커미온 메모리 소자(100)는 삽입층(123)의 두께 및 형성 물질의 종류에 기반하여 이동된 스커미온의 크기 및 개수가 제어됨에 따라 자유층의 면적이 제어될 수 있다.
본 발명의 일실시예에 따르면 저항 변화 수직 전극(110)은 전극(111)과 저항 변화층(112)을 포함한다. 여기서, 전극(111)은 하부 전극으로 지칭될 수 있다.
일례로, 저항 변화층(112)은 바이너리 산화물(binary oxide)인 SiOx, MgO, HfOx, AlOx, TiOx, TaOx, 칼코겐 화합물(chalcogenide)인 GeSe, GeS2, GeTe, ZnTe 중 어느 하나로 형성되고, 전극(111)은 Al, TiN, Ti, Ag, Cu, CuTe, W, Pt 및 Ru 중 어느 하나로 형성될 수 있다.
예를 들어, 저항 변화 수직 전극(110)은 ECM(electrochemical metallization memory) 수직 전극, VCM(valence change memory) 수직 전극 및 ECM과 VCM이 결합된 수직 전극 중 어느 하나일 수 있다.
예를 들어, ECM과 VCM이 결합된 수직 전극은 ECM 수직 전극의 특성과 VCM 수직 전극의 특성을 모두 포함하는 수직 전극일 수 있다.
ECM 수직 전극은 금속 필라멘트 기반 RS(resistive switching) 소자를 이용한 수직 전극이고, VCM 수직 전극은 산화물 기반 RS 소자를 이용한 수직 전극일 수 있다.
일례로, 저항 변화 수직 전극(110)은 VCM 수직 전극인 경우, 산소 공공(oxygen vacancy)이 저항 변화층(112)으로 이동하여 필라멘트(filament)를 형성하면서 저저항 상태의 수직 전극으로 형성된다.
일례로, 저항 변화 수직 전극(110)은 ECM 수직 전극인 경우, 금속 전극을 형성하는 금속 물질이 저항 변화층(112)으로 이동하여 필라멘트를 형성하면서 저저항 상태의 수직 전극으로 형성된다.
본 발명의 일실시예에 따르면 스커미온 채널층(120)은 스핀 토크 채널층(121), 자유층(122), 삽입층(123) 및 터널 배리어층(124)이 순차적으로 적층된 제1 구조로 형성될 수 있다.
일례로, 삽입층(123)은 비자성물질(non-magnetic metal)로 Mo, Ta, W, PT 및 Ti 중 어느 하나의 물질로 형성된다.
또한, 스커미온 채널층(120)은 삽입층(123)의 두께가 제어되면 자유층(122)의 보자력(coercivity)이 제어되고, 줄무늬 도메인(stripe domain)이 형성되며, 형성된 줄무늬 도메인과 관련하여 줄무늬 폭(stripe width)이 제어되고, 제어된 줄무늬 폭에 따라 스커미온의 개수 및 크기는 비례한다.
삽입층(123)의 두께가 증가하면 줄무늬 도메인의 폭은 감소한다.
즉, 삽입층(123)의 두께와 자유층(122)에서 생성되는 스커미온의 개수 및 크기는 반비례한다.
스커미온 채널층(120)은 수직 전극(110)으로부터 인가되는 전압 펄스에 따라 스커미온이 이동된다.
자기 터널 접합(130)은 p-MTJ(perpendicular-Magneto Tunneling Junction) 스핀 벨브(spin-valve)로서, 하부 자유(bottom free) 구조로 이루지고, 스핀 토크 채널층(121), 자유층(122), 삽입층(123), 터널 배리어층(124), 고정층(131), 브릿지층(132), 제1 교환 반자장층(134), 분리층(135), 제2 교환 반자장층(136) 및 상부 전극(140)이 순차적으로 적층된 구조로 형성되고, 추가적으로 캐핑층(137)을 더 포함할 수 있다.
제1 교환 반자장층(134), 분리층(135) 및 제2 교환 반자장층(136)은 합성 교환 반자장층 (synthetic anti-ferromagnetic multi-layers, SyAF) (133)를 이룬다.
자기 터널 접합(130)으로서 p-MTJ 스핀 벨브는 스커미온 채널층(120)을 포함할 수 있다.
수직 전극(110)은 전극(111)을 통해 쓰기 전압 펄스(Vwrite)가 인가되면 스커미온을 형성한다.
스커미온 채널층(120)은 전극(111)을 통해 스커미온을 이동시키는 전압 펄스(Vshift)가 주입되면, 스커미온을 자기 터널 접합(130)의 아래로 이동시킨다.
스커미온이 자기 터널 접합(130)의 아래로 이동하면 자유층(122)과 고정층(131)의 자화 방향이 평행이면 전류의 흐름이 용이하여 저저항 상태(low resistive state, LRS)가 되고, 저저항 상태는 평행 상태(parallel state)로 지칭할 수 있다.
또한, 자유층(122)와 고정층(131)의 자화 방향이 반평행이면 전류가 감소하여 고저항 상태(high resistive state, HRS)가 되고, 고저항 상태는 반평행 상태(Anti-parallel state)로 지칭할 수 있다.
스커미온의 개수가 증가함에 따라 스위칭되는 자기 터널 접합(130)의 자유층(122)의 면적이 증가하면서 저항차이가 점차적으로 변해 강화(potentiation) 및 억제(depression)의 선형성이 확보될 수 있다.
따라서, 본 발명은 자유층과 터널링 배리어 계면에 삽입층을 추가하여 스커미온(skyrmion)이 안정적인 스커미온 채널 형성하고, ECM(electrochemical metallization memory), VCM(valence change memory) 및 ECM과 VCM의 혼합이 이루어진 저항 변화 수직전극을 통한 입력 펄스(input pulse)로 스커미온을 형성해서 자기 터널 접합의 자유층을 변화시키는 구조로 스커미온 개수에 따라 저항이 변하고, 이에 따라 강화(potentiation)와 억제(depression)를 선형적으로 이룰 수 있는 스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로를 제공할 수 있다.
자기 터널 접합(130)의 스위칭 방식은 터널 배리어층(124)을 통과하는 스핀 전이 토크(spin-transfer-torque) 방식이 아닌 VCM 혹은 ECM 수직전극에 인가하는 전압 펄스로 인해 형성되는 스커미온의 이동으로 저항변화를 형성함으로 터널링베리어층(124)의 두께를 증가시켜 p-MTJ의 저항과 면적의 곱(resistance*area, RA)를 증가시킬 수 있다.
또한 스커미온은 위상학적으로 안정되어 있기 때문에 결함(defect)에 대한 고정(pinning) 효과가 적을 수 있다.
스커미온 메모리 소자(100)는 삽입층(123)의 두께에 따른 스커미온 크기를 제어함으로써 단일 자기 터널 접합(130)에 스커미온 수를 조절함으로써 멀티 레벨(multi-level)이 구현 가능하다.
예를 들어, 스커미온 메모리 소자(100)는 고속 재기록이 가능한 자기 비휘발성 메모리, 신경 모사 컴퓨팅(Neuromorphic computing), 신경 모사 소자(Neuromorphic device), 인공지능 하드웨어에 활용될 수 있다.
도 2는 본 발명의 일실시예에 따라 2단자로 이루어지는 스커미온 메모리 소자의 구조 및 동작 개념을 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따라 2단자로 이루어지는 스커미온 메모리 소자의 구조를 이루는 구성 요소를 예시하고, 구성 요소에 기반한 동작을 예시한다.
도 2를 참고하면, 본 발명의 일실시예에 따른 스커미온 메모리 소자(200)는 스커미온 채널층과 자기 터널 접합이 중복되는 영역(200)에서 스핀토크 채널층(201), 자유층(202), 삽입층(203) 및 터널 배리어층(204), 고정층(205)이 포함된다.
스핀토크 채널층(201)의 아래에는 저항 변화 수직 전극으로 ECM이 활용되고 있다.
스커미온 메모리 소자(200)는 저저항 상태(210)와 고저항 상태(220)로 구분되고, 쓰기 동작을 위한 전압 펄스가 인가되면 저저항 상태(210)에서 고저항 상태(220)로 이동하고, 지우기 동작을 위한 전압 펄스가 인가되면 고저항 상태(220)에서 저저항 상태(210)로 이동된다.
스커미온 메모리 소자(200)의 저저항 상태(210)는 자유층(202)에서 스커미온(211)이 고정층(205)과 수직하는 위치에서 위치하지 않는다.
스커미온 메모리 소자(200)의 고저항 상태(220)는 자유층(202)에서 스커미온(221)이 고정층(205)과 수직하는 위치에서 위치한다.
스커미온 메모리 소자(200)는 자유층(202)과 고정층(205)의 자화 방향이 평행이면 전류의 흐름이 용이하여 저저항 상태(210)와 자유층(202)와 고정층(205)의 자화 방향이 반평행이면 전류가 감소하여 고저항 상태(220)가 된다.
즉, 스커미온 메모리 소자(200)에서 저저항 상태(210)는 고정층(205) 아래 자유층(202)의 화살표 방향이 동일하고, 고저항 상태(220)는 고정층(205) 아래 자유층(202)의 화살표 방향이 동일하지 않다.
도 3은 본 발명의 일실시예에 따른 스커미온 메모리 소자를 이용한 크로스 바 어레이 회로를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 스커미온 메모리 소자를 이용한 크로스 바 어레이 회로를 예시한다.
도 3을 참고하면, 본 발명의 일실시예에 따른 스커미온 메모리 소자를 이용한 크로스 바 어레이 회로(300)는 스커미온 메모리 소자(311)와 스위칭 소자가 하나의 비트셀(310)을 이루고, 비트셀(310)이 복수로 배열한 어레이 및 어레이에 구동 신호를 인가하는 구동부(320)를 포함한다. 예를 들어, 스위칭 소자는 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)일 수 있다.
일례로, 비트셀(310)은 스커미온 메모리 소자(311)의 저항 변화 수직 전극이 스위칭 소자의 드레인 단에 연결되고, 스커미온 메모리 소자(311)의 자기 터널 접합에서 상부 전극이 비트 라인에 연결되어 2단자 구조를 가진다.
크로스 바 어레이 회로(300)는 어레이에서의 소비전력을 낮출 수 있고 기존의 크로스바 어레이를 틀로 이용하기 때문에 고집적화에도 용이하다.
따라서, 본 발명은 스커미온(Skyrmion) 메모리 소자 및 이를 이용한 크로스바 어레이회로에 관한 것으로, 스커미온 생성을 위한 저항 변화(resistive switching) 수직전극, 스커미온 이동을 위한 스커미온 채널층 및 스커미온 감지(sensing)를 위한 자기 터널 접합으로 구성되어 스커미온 개수에 따른 저항의 변화가 선형적인 스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로를 구현할 수 있다.
도 4a 내지 도 5b는 본 발명의 일실시예에 따른 스커미온 메모리 소자에서 스커미온 채널층에 포함되는 스핀 토크 채널층에 대한 설명하는 도면이다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 스커미온 메모리 소자에서 스커미온 채널층에서 스커미온 이동에 필요한 쓰기 에너지 감소를 위해 높은 스핀 토크 효율(efficiency) 물질로 알려진 β-W의 A15 결정구조를 예시한다.
도 4a의 그래프(400)와 도 4b의 그래프(410)를 참고하면, 스커미온 채널층에 스핀 토크 채널층으로 이용되는 텅스텐(W) 두께 5nm이하에서 β-W 5.5o(200), 39.8o(210), 43.8o(211)에 대한 피크(peak)를 확인할 수 있다.
그래프(400)는 스커미온 채널층과 관련하여 스핀 토크 채널층의 두께에 따른 결정 구조를 예시하고, 그래프(410)는 DC(direct current) 스퍼터링 파워(sputtering power)에 따른 결정성을 예시한다.
텅스텐 두게 6nm 이후 부터는 α-W 40.1o(110) 의 피크만 존재함으로 α-상(phase) (b.c.c.) 결정구조를 확인할 수 있다.
또한, 텅스텐 박막 4nm 두께에서 DC 스퍼터링 파워가 150 W 이하에서 α-W 5.5o(200), 39.8o(210), 43.8o(211) 피크를 확인 할 수 있다.
스커미온 채널층의 스핀 토크 채널층의 α-W의 A15 결정구조 확보할 경우, 표 1과 같이 0.3의 높은 스핀 홀 각도(spin hall angle)를 확보할 수 있다.
[표 1]
Figure PCTKR2024095620-appb-img-000001
도 5a 는 스커미온 메모리 소자에서 스커미온 채널층의 표면 거칠기(surface roughness, Ra)를 예시한다.
도 5b는 스커미온 채널층의 스퍼터링 파워에 따른 자유층의 MOKE(Magneto-Optical Kerr Effect microscope)이미지를 예시한다.
도 5a의 그래프(500)를 참고하면, W 스퍼터링 파워가 증가할수록 스커미온 채널층의 표면 거칠기가 증가하는 것을 확인할 수 있다.
도 5b를 참고하면, 스커미온 채널층의 표면 거칠기가 증가할수록 이미지(510), 이미지(511) 및 이미지(512)와 같이 도메인 엣지 거칠기(domain edge roughness)가 증가하는 것을 확인할 수 있다.
이미지(510)는 W 스퍼터링 파워가 20W인 경우를 예시하고, 이미지(511)는 W 스퍼터링 파워가 100W인 경우를 예시하며, 이미지(512)는 W 스퍼터링 파워가 150W인 경우를 예시한다.
W 스퍼터링 파워는 텅스텐(W)을 스퍼터링 증착하기 위한 파워이다.
이는, 스커미온 채널층의 표면 거칠기로 인한 고정 위치(pinning site)의 증가로 생성된 스커미온 이동에 방해가 될 수 있어, 스커미온 채널층의 표면 거칠기는 1 A이하일 필요가 있음을 나타낸다.
도 6a 내지 도 10은 본 발명의 일실시예에 따른 스커미온 메모리 소자에서 스커미온 채널층에 포함되는 삽입층을 설명하는 도면이다
도 6a 및 도 6b는 본 발명의 일실시예에 따라 스커미온 채널층에서 삽입층의 두께에 따른 수직자화곡선과 MOKE 줄무늬 도메인 이미지를 예시한다.
도 6a의 그래프(600)를 참고하면, 삽입층의 두께가 증가할수록 자유층의 보자력(coercivity)이 감소하고, 줄무늬 도메인(stripe domain)이 형성되면서 잔류 자화 (Remanance)가 없어지는 것을 확인할 수 있다.
특히, 도 6b의 이미지(610)와 같이 삽입층의 두께가 0.099 nm인 경우 보자력이 없어지는 영역에서는 업 스핀(up-spin)과 다운 스핀(down-spin)이 동시에 존재하는 1㎛ 크기의 줄무늬 도메인을 형성하여 국부적으로는 업 스핀과 다운 스핀의 수직자화 특성을 보유하고 있으나, 전체적으로는 서로 상쇄되어 수직자화 특성이 없는 특성을 보일 수 있다.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 삽입층의 형성 물질 및 두께에 따른 자성 특성을 예시한다.
도 7a의 그래프(700)는 형성 물질의 종류와 삽입층의 두께에 따른 자기 모멘트(magnetic moment)를 예시하고, 도 7b의 그래프(710)는 형성 물질의 종류와 삽입층의 두께에 따른 이방성 장(anisotropy field, Hk)을 예시한다.
그래프(700) 및 그래프(710)에 따르면 Pt (0.110~0.209 nm)와 Ti (0.300~0.402 nm)의 경우 각각 자기 모멘트(Ms)를 102±6 μemu, 61±5 μemu를 유지하면서 이방성 장 만이 Pt는 +5.10 kOe에서 -2.98 kOe으로, Ti는 +5.29 kOe에서 -1.20 kOe으로 감소한다.
삽입층을 형성하는 텅스텐의 경우 두께가 증가함에 따라 자기 모멘트 값은 49 μemu에서 5μemu으로 계속 감소하고, 이방성 장도 텅스텐으로 형성된 삽입층의 두께에 따라 감소하지만 다른 물질에 비해 8.30 kOe에서 3.50 kOe로 유지 된다.
따라서, 본 발명은 스커미온을 이동시키는 스커미온 채널층에서 삽입층의 형성 물질 종류와 두께를 제어하여 자유층의 보자력(coercivity)을 제어하고, 줄무늬 도메인(stripe domain)을 형성하여 잔류 자화(remanence)를 제거할 수 있다.
도 8a는 본 발명의 일실시예에 따른 삽입층의 형성 물질의 두께에 따른 자성 특성 및 줄무늬 도메인 폭(stripe domain width) MOKE를 이용한 M-H curve로 예시한다.
도 8b는 본 발명의 일실시예에 따른 삽입층의 형성 물질의 두께에 따른 이방성 장(Hk) 및 줄무늬 도메인 폭을 예시한다.
도 8a를 참고하면, 그래프(800)는 Pt를 나타내고, 그래프(801)는 W를 나타내며, 그래프(802)는 Ti를 나타낸다.
도 8b를 참고하면, 그래프(810)는 Pt를 나타내고, 그래프(811)는 W를 나타내며, 그래프(812)는 Ti를 나타낸다.
도 9는 본 발명의 스커미온 채널층에서 삽입층의 형성 물질 및 두께에 따른 MOKE 이미지를 예시한다.
도 9를 참고하면, 이미지(900)는 삽입층의 형성물질이 Pt인 경우를 나타내고, 이미지(910)는 삽입층의 형성물질이 W인 경우를 나타내며, 이미지(920)는 삽입층의 형성물질이 Ti인 경우를 나타낸다.
줄무늬 도메인 폭(λ0)은
Figure PCTKR2024095620-appb-img-000002
에 비례하기 때문에 도 8a 내지 도 9와 같이 이방성 장(HK)이 감소함에 따라 줄무늬 도메인 폭이 감소하며 Pt는 0.1670 nm, W는 0.0806 nm, Ti는 0.3615 nm에서 약 1μm의 줄무늬 폭이 확보 가능한 것을 확인할 수 있다.
다시 말해, 이미지(900) 내지 이미지(920)에 따르면 삽입층의 두께가 증가하면 줄무늬 폭이 감소하는 것을 확인할 수 있다.
줄무늬 폭은 스커미온의 크기 및 개수와 비례함에 따라 삽입층의 두께는 스커미온의 크기 및 개수와 반비례하는 것을 확인할 수 있다.
도 10은 본 발명의 스커미온 채널층에서 삽입층 두께를 고정하고, 자기장에 따른 스커미온 MOKE 이미지를 예시한다.
도 10을 참고하면, 이미지(1000)는 삽입층의 형성물질이 Pt인 경우를 나타내고, 이미지(1010)는 삽입층의 형성물질이 W인 경우를 나타내며, 이미지(1020)는 삽입층의 형성물질이 Ti인 경우를 나타낸다.
이미지(1000) 내지 이미지(1020)에서 Pt는 0.1670 nm, W는 0.0806 nm, Ti는 0.3615 nm로 두께가 고정된다.
이미지(1000) 내지 이미지(1020)에서 우측으로 이동하면서 수직 외부 자기장이 증가되는 것을 확인할 수 있다.
또한, 이미지(1000) 내지 이미지(1020)에서 고정된 삽입층 두께에서 외부자기장의 변화를 주면 약 1~2 μm의 스커미온이 만들어 지는 것을 확인할 수 있다.
따라서, 본 발명은 스커미온 개수에 따른 저항의 변화가 선형적인 스커미온 메모리 소자에 기반하여 스커미온을 생성하는 전압이 1 V 이하로 매우 낮고, 자기 터널 접합을 통해 이동된 스커미온을 감지하기 위한 전압이 약 0.1 V로서 매우 낮은 초저전력 시냅스 소자를 구현할 수 있다.
또한, 본 발명은 스커미온을 이동시키는 스커미온 채널층에서 삽입층의 형성 물질 종류와 두께를 제어하여 스커미온 이동에 필요한 쓰기 에너지를 감소시킬 수 있다.
도 11은 본 발명의 일실시예에 따라 반강자성체 결합(anti-ferro coupled) 스커미온 채널층을 이용한 시냅스 소자의 구조 및 동작 개념을 설명하는 도면이다.
도 11은 본 발명의 일실시예에 따라 스커미온이 이동하는 스커미온 채널층에서 스커미온 홀 효과(skyrmion hall effect)를 상쇄하기 위한 시냅스 소자 구조를 예시한다.
도 11을 참고하면, 본 발명의 일실시예에 따른 스커미온 메모리 소자에서 스커미온 채널층(1100)은 스핀 토크 채널층, 산화물 시드층(1101), 삽입층(1102), 제1 자유층(1103), 스페이서(spacer)층(1104), 제2 자유층(1105) 및 터널 배리어층(1106)이 순차적으로 적층된 제2 구조로 형성되고, 상부에 자기 터널 접합의 구성으로 고정층(1107)이 위치한다.
제1 자유층(1103)과 제2 자유층(1105)은 스페이서층(1104)을 통해 RKKY 결합(coupling)으로 서로 반대가 되는 스핀방향을 가지고 있다. 예를 들어, 자유층은 자성층으로 지칭될 수 있다.
스커미온 메모리 소자는 저저항 상태(1110)와 고저항 상태(1120)로 구분되고, 쓰기 동작을 위한 전압 펄스가 인가되면 저저항 상태(1110)에서 고저항 상태(1120)로 이동하고, 지우기 동작을 위한 전압 펄스가 인가되면 고저항 상태(1120)에서 저저항 상태(1110)로 이동된다.
스커미온 메모리 소자의 저저항 상태(1110)는 제1 자유층(1103) 및 제2 자유층(1105)에서 반자장 결합 스커미온(1111)이 고정층(1107)과 수직하는 위치에서 위치하지 않는다.
스커미온 메모리 소자의 고저항 상태(1120)는 제1 자유층(1103) 및 제2 자유층(1105)에서 반자장 결합 스커미온(1121)이 고정층(1107)과 수직하는 위치에서 위치한다.
스커미온 메모리 소자는 제1 자유층(1103) 및 제2 자유층(1105)과 고정층(1107)의 자화 방향이 평행이면 전류의 흐름이 용이하여 저저항 상태(1110)와 제1 자유층(1103) 및 제2 자유층(1105)과 고정층(1107)의 자화 방향이 반평행이면 전류가 감소하여 고저항 상태(1120)가 된다.
즉, 스커미온 메모리 소자에서 저저항 상태(1110)는 고정층(1107) 아래 제1 자유층(1103) 및 제2 자유층(1105)의 화살표 방향이 동일하고, 고저항 상태(1120)는 고정층(1107) 아래 자유층(1103) 및 제2 자유층(1105)의 화살표 방향이 동일하지 않다.
도 12은 본 발명의 일실시예에 따라 반강자성체 결합(anti-ferro coupled) 스커미온 채널층을 이용한 스커미온 홀 효과(hall effect)의 상쇄를 설명하는 도면이다.
도 12를 참고하면, 이미지(1200)는 스커미온 홀 효과 에 의해 스커미온이 마구누스 힘(magnus force)을 받아 이동경로가 휘어지는 문제가 발생을 예시하고, 이미지(1201)는 제1 자유층과 제2 자유층이 스페이서층을 통해 RKKY 결합(coupling)으로 서로 반대가 되는 스핀방향을 갖도록 반자장 결합(anti-ferro coupling)으로 형성됨에 따라 스커미온 홀 효과를 상쇄하는 것을 예시한다.
즉, 이미지(1201)와 같이 제1 자유층과 제2 자유층 각각에서 마구누스 힘이 작용함에 따라 마구누스 힘이 상쇄되어 스커미온 홀 효과가 상쇄될 수 있다.
다시 말해, 스커미온 채널층은 제1 자유층과 제2 자유층이 스페이서층을 통해 RKKY 결합하는 제2 구조로 형성되는 경우에 상기 제1 자유층과 상기 제2 자유층이 상기 형성된 스커미온을 반자장 결합 스커미온(anti-ferro-coupled skyrmion)으로 이동 시킴에 따라 스커미온 홀 효과를 상쇄 시킬 수 있다.
도 13은 본 발명의 일실시예에 따른 스커미온 생성을 위한 저항 변화 수직 전극의 구조를 설명하는 도면이고, 도 14는 본 발명의 일실시예에 따른 스커미온 생성을 위한 저항 변화 수직 전극의 구조에서 I-V 곡선(curve)을 설명하는 도면이다.
도 13은 본 발명의 일실시예에 따라 스커미온 생성을 위한 VCM 기반의 수직 전극 구조를 예시하고, 도 14는 VCM 기반의 수직 전극 구조에서의 I-V 곡선(curve)을 통해 포밍(forming), 셋(set) 및 리셋(reset) 전압을 예시한다.
도 13을 참고하면, 본 발명의 일실시예에 따른 스커미온 생성을 위한 저항 변화 수직 전극의 구조(1300)는 Ru로 형성되는 하부 전극(1310), 스커미온 채널층(1320), 저항 변화 수직 전극(1330)으로 구성되고, 스커미온 채널층(1320) 스핀 토크 채널층(1321), 자유층(1322), 삽입층(1323) 및 터널 배리어층(1324)으로 구성되며, 저항 변화 수직 전극(1330)이 HfOx로 형성되는 저항 변화층(1331) 및 Pt로 형성되는 전극(1332)으로 구성된다.
자유층(1322)은 CoFeB로 형성되고, 삽입층(1323)은 Ta, W, Pt, Ti로 형성되며, 터널 배리어층(1324)은 MgO으로 형성될 수 있다.
도 14를 참고하면, 그래프(1400)는 도 13에서 설명된 저항 변화 수직 전극의 구조(1300)에서 저항 변화층(1331)의 두께가 2 nm인 경우에 포밍 전압이 -3.6 V이고, 셋 전압이 -1.56V이며, 리셋 전압이 +5.4V 를 갖는 구조임을 예시한다.
도 15는 본 발명의 일실시예에 따른 스커미온 생성을 위한 저항 변화 수직 전극에 기반한 스커미온 생성 및 이동을 설명하는 도면이다.
도 15는 본 발명의 일실시예에 따른 스커미온 생성을 위한 저항 변화 수직 전극에 입력되는 전압 펄스(input voltage pulse)에 따른 스커미온 생성 및 이동 이미지(1500)에서 펄스 크기(amplitude)가 +0.9 V이고, 펄스 폭(width)이 200 ms에 대하여 예시하고, 이미지(1510)에서 펄스 크기가 +0.3 V이고, 펄스 폭이 50 ms인 경우를 예시하며, 이미지(1520)에서 펄스 크기가 -0.3 V이고, 펄스 폭이 50 ms인 경우로 구분하여 예시한다.
이미지(1500)를 참고하면, 입력 펄스가 인가됨에 따라 스커미온이 생성되고 연속되는 입력 펄스에 따라 전류방향으로 스커미온이 이동한다.
이미지(1510)를 참고하면, 입력 펄스를 +1V에서 +0.3V로 더 낮은 전압 펄스를 인가할 경우에 기 생성된 스커미온은 저류 방향에 따라 오른쪽으로 이동하고, 추가로 스커미온을 형성하지 않는다.
이미지(1520)를 참고하면, 펄스 크기가 -0.3 V이고, 펄스 폭이 50 ms인 경우 스커미온은 전류 방향에 따라 왼쪽으로 이동하는 것을 확인할 수 있다.
따라서, 도 13의 하부 전극 위치에 p-MTJ 스핀 벨프인 자기 터널 접합이 위치하면 스커미온 채널층의 자유층에서 스커미온의 위치에 따라서 MTJ의 저항이 저저항(parallel state)와 고저항(anti-parallel state)로 변화될 수 있다.
도 16a 내지 도 16d는 본 발명의 일실시예에 따른 스커미온 수에 따른 멀티 레벨 구현을 설명하는 도면이다.
도 16a는 본 발명의 일실시예에 따른 스커미온 수의 다양한 모습을 예시하고, 도 16b는 본 발명의 일실시예에 따른 스커미온 수에 따른 저항 상태의 변화를 예시하며, 도 16c는 본 발명의 일실시예에 따라 16개의 레벨의 멀티 비트 스커미온을 예시하고, 도 16d는 본 발명의 일실시예에 따라 16개의 레벨의 멀티 비트의 강화 및 억제를 저항 레벨(resistance level)로 예시한다.
도 16a를 참고하면, 이미지(1601)는 스커미온이 하나인 경우, 이미지(1602)는 스커미온이 3개인 경우, 이미지(1603)는 스커미온이 5개인 경우, 이미지(1604)는 스커미온이 7개인 경우를 예시한다.
도 16b의 그래프(1610)를 참고하면, 스커미온의 수가 증가하면 저저항 상태(LRS)에서 고저항 상태(HRS)로 변화된다.
이는 스커미온의 크기가 자기 터널 접합 보다 작을 경우 스커미온의 수에 따라 멀티레벨구현이 가능함을 나타낸다.
도 16c를 참고하면, 이미지(1620)는 16개의 레벨의 멀티 비트 스커미온을 예시하고, 도 16d의 그래프(1630)는 스커미온 수에 따른 시냅스의 강화(potentiation) 및 억제(depression)를 예시한다.
스커미온의 크기가 16개로 자기 터널 접합의 스커미온 수를 일정할게 가져갈 경우 선형적인(linear) 시냅스의 강화 및 억제를 구현하여 시냅스 소자로도 구현이 가능함을 예시한다.
본 발명의 일실시예에 따른 스커미온 메모리 소자의 자기 터널 접합은 스커미온의 개수가 다수인 경우에 멀티 비트의 스커미온을 감지하고, 멀티 비트의 스커미온에 따라 자유층의 면적이 증가함에 따라 저항 레벨(resistance level)이 점차적으로 변하여 멀티 레벨로 구현되는 강화 및 억제의 선형성을 확보할 수 있다.
따라서, 본 발명은 스커미온을 이동시키는 스커미온 채널층에서 자유층과 터널배리어층 사이에 삽입층이 위치하고, 삽입층의 형성 물질 종류와 두께에 따라 스커미온의 크기를 제어하여 단일 자기 터널 접합에서 스커미온 수를 조절하여 멀티 레벨의 비트를 구현할 수 있다.
도 17 및 도 18은 본 발명의 일실시예에 따른 스커미온 메모리 소자의 다른 구조를 설명하는 도면이다. 도 17 및 도 18은 도 13과 같이 실험을 위한 설계 구조로서 예시된다.
도 17은 본 발명의 일실시예에 따른 스커미온 메모리 소자의 제1 다른 구조를 예시한다. 여기서, 제1 다른 구조란 도 1에서 설명된 스커미온 메모리 소자와 다른 구조일 수 있다.
도 17을 참고하면, 본 발명의 일실시예에 따른 스커미온 메모리 소자(1700)는 도 1에서 예시된 스커미온 메모리 소자(100)와 상하가 반전된 구조를 나타낸다.
일례로, 스커미온 메모리 소자(1700)는 하부 전극(1740) 상에 버퍼층(1738), 시드층(1737), 제1 교환 반자장층(1736), 분리층(1735), 제2 교환 반자장층(1734), 브릿지층(1732) 및 고정층(1731)을 포함하는 자기 터널 접합(1730)이 위치한다.
버퍼층(1738)은 Ta로 5 nm의 두께로 형성되고, 시드층(1737)은 Pt로 3nm의 두께로 형성될 수 있다.
브릿지층(1732)은 W로 0.3 nm 내지 0.5 nm로 형성될 수 있다.
제1 교환 반자장층(1736), 분리층(1735) 및 제2 교환 반자장층(1734)은 합성 교환 반자장층 (synthetic anti-ferromagnetic multi-layers, SyAF) (1733)를 이룬다.
자기 터널 접합(1730)은 터널 배리어층(1724), 삽입층(1723), 자유층(1722) 및 스핀 토크 채널층(1711)도 포함한다.
본 발명의 실시예에 따르면 자기 터널 접합(1730)은 하부 전극(1740) 상에 버퍼층(1738), 시드층(1737), 제1 교환 반자장층(1736), 분리층(1735), 제2 교환 반자장층(1734), 브릿지층(1732) 및 고정층(1731), 터널 배리어층(1724), 삽입층(1723), 자유층(1722) 및 스핀 토크 채널층(1711)이 순차적으로 적층된 제2 구조로 형성될 수 있다.
터널 배리어층(1724), 삽입층(1723), 자유층(1722) 및 스핀 토크 채널층(1711)은 스커미온 채널층(1720)을 형성한다.
일례로, 스커미온 채널층(1720)은 터널 배리어층(1724), 삽입층(1723), 자유층(1722) 및 스핀 토크 채널층(1721)이 순차적으로 적층된 제3 구조로 형성될 수 있다.
예를 들어, 자기 터널 접합(1730)은 스커미온 채널층(1720)을 포함한다.
삽입층(123)은 Ta, W, PT 및 Ti 중 어느 하나의 형성물질로 형성된다.
스핀 토크 채널층(1711) 상에 저항 변화 수직 전극(1710)이 위치하는데, 저항 변화 수직 전극(1710)은 전극(1711)과 저항 변화층(1712)을 포함한다. 여기서, 전극(1711)은 상부 전극으로 지칭될 수 있다.
일례로, 저항 변화층(1712)은 HfOx로 형성되고, 전극(1711)은 Pt 및 Ru 중 어느 하나로 형성될 수 있다.
예를 들어, 저항 변화 수직 전극(1710)은 ECM(electrochemical metallization memory) 수직 전극, VCM(valence change memory) 수직 전극 및 ECM과 VCM이 결합된 수직 전극 중 어느 하나일 수 있다.
도 18은 본 발명의 일실시예에 따른 스커미온 메모리 소자의 제2 다른 구조를 예시한다. 여기서, 제2 다른 구조란 도 1 및 도 17에서 설명된 스커미온 메모리 소자와 다른 구조일 수 있다.
도 18을 참고하면, 본 발명의 일실시예에 따른 스커미온 메모리 소자(1800)는 도 1에서 예시된 스커미온 메모리 소자(100)와 저항 변화 수직 전극의 위치가 다르다.
스커미온 메모리 소자(1800)는 저항 변화 수직 전극(1810)이 스커미온 채널층(1820)과 자기 터널 접합(1830) 터널 배리어층(1824) 상에 위치한다.
스커미온 채널층(1820)은 스핀 토크 채널층(1821), 자유층(1822), 삽입층(1823) 및 터널 배리어층(1824)이 순차적으로 적층된 제1 구조로 형성될 수 있다.
자기 터널 접합(1830)은 스핀 토크 채널층(1821), 자유층(1822), 삽입층(1823), 터널 배리어층(1824), 고정층(1831), 브릿지층(1832), 제1 교환 반자장층(1834), 분리층(1835), 제2 교환 반자장층(1836) 및 상부 전극(1840)이 순차적으로 적층된 구조로 형성되고, 추가적으로 캐핑층(1837)을 더 포함할 수 있다.
즉, 자기 터널 접합(1830)은 스커미온 채널층(1820)을 포함한다.
제1 교환 반자장층(1834), 분리층(1835) 및 제2 교환 반자장층(1836)은 합성 교환 반자장층 (1833)을 이룬다.
즉, 스커미온 메모리 소자(1800)는 저항 변화 수직 전극(1810)의 위치를 변경하여 새로운 구조로 형성될 수 있다.
따라서, 본 발명은 스커미온(Skyrmion) 메모리 소자 및 이를 이용한 크로스바 어레이회로에 관한 것으로, 스커미온 생성을 위한 저항 변화(resistive switching) 수직전극, 스커미온 이동을 위한 스커미온 채널층 및 스커미온 감지(sensing)를 위한 자기 터널 접합으로 구성되어 스커미온 개수에 따른 저항의 변화가 선형적인 스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로를 구현할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (13)

  1. 스커미온(skyrmion)을 형성하는 저항 변화 수직 전극;
    상기 형성된 스커미온을 이동시키는 스커미온 채널층; 및
    상기 스커미온 채널층을 포함하고, 상기 이동된 스커미온을 감지(sensing)하여 자유층과 고정층의 자화 방향에 따라 저저항 상태 및 고저항 상태 중 어느 하나의 상태로 결정되는 자기 터널 접합을 포함하고,
    상기 스커미온 채널층은 스핀 토크(spin orbit torque, SOT) 채널층, 상기 자유층, 삽입층 및 터널 배리어층을 포함하며,
    상기 삽입층의 두께 및 형성 물질의 종류에 기반하여 상기 이동된 스커미온의 크기 및 개수가 제어됨에 따라 상기 자유층의 면적이 제어되는 것을 특징으로 하는
    스커미온 메모리 소자.
  2. 제1항에 있어서,
    상기 자기 터널 접합은 상기 스커미온의 개수가 다수인 경우에 멀티 비트의 스커미온을 감지하고, 상기 멀티 비트의 스커미온에 따라 상기 자유층의 면적이 증가하는 것을 특징으로 하는
    스커미온 메모리 소자.
  3. 제2항에 있어서,
    상기 자기 터널 접합은 상기 자유층의 면적이 증가함에 따라 저항 레벨(resistance level)이 점차적으로 변하여 멀티 레벨로 구현되는 강화(potentiation) 및 억제(depression) 의 선형성을 확보하는 것을 특징으로 하는
    스커미온 메모리 소자.
  4. 제1항에 있어서,
    상기 저항 변화 수직 전극은 ECM(electrochemical metallization memory) 수직 전극, VCM(valence change memory) 수직 전극 및 ECM과 VCM이 결합된 수직 전극 중 어느 하나인 것을 특징으로 하는
    스커미온 메모리 소자.
  5. 제4항에 있어서,
    상기 저항 변화 수직 전극은 전극과 저항 변화층(resistive switching layer)을 포함하고,
    상기 저항 변화층은 SiOx, MgO, HfOx, AlOx, TiOx, TaOx, GeSe, GeS2, GeTe, ZnTe 중 어느 하나로 형성되며,
    상기 전극은 Al, TiN, Ti, Ag, Cu, CuTe, W, Pt 및 Ru 중 어느 하나로 형성되는 것을 특징으로 하는
    스커미온 메모리 소자.
  6. 제1항에 있어서,
    상기 스커미온 채널층은 상기 스핀 토크 채널층, 상기 자유층, 상기 삽입층 및 상기 터널 배리어층이 순차적으로 적층된 제1 구조로 형성되는 것을 특징으로 하는
    스커미온 메모리 소자.
  7. 제1항에 있어서,
    상기 스커미온 채널층은 상기 스핀 토크 채널층, 산화물 시드층, 상기 삽입층, 제1 자유층, 스페이서(spacer)층, 제2 자유층 및 상기 터널 배리어층이 순차적으로 적층된 제2 구조로 형성되는 것을 특징으로 하는
    스커미온 메모리 소자.
  8. 제7항에 있어서,
    상기 스커미온 채널층은 상기 제2 구조로 형성되는 경우에 상기 제1 자유층과 상기 제2 자유층이 상기 형성된 스커미온을 반자장 결합 스커미온(anti-ferro-coupled skyrmion)으로 이동 시킴에 따라 스커미온 홀 효과(skyrmion hall effect)를 상쇄(cancel)시키는 것을 특징으로 하는
    스커미온 메모리 소자.
  9. 제1항에 있어서,
    상기 스커미온 채널층은 상기 터널 배리어층, 상기 삽입층, 상기 자유층 및 상기 스핀 토크 채널층이 순차적으로 적층된 제3 구조로 형성되는 것을 특징으로 하는
    스커미온 메모리 소자.
  10. 제1항에 있어서,
    상기 삽입층은 Ta, W, Pt, Mo 및 Ti 중 어느 하나의 물질로 형성되고,
    상기 삽입층의 두께는 상기 스커미온의 크기 및 개수와 반비례하는 것을 특징으로 하는
    스커미온 메모리 소자.
  11. 제1항에 있어서,
    상기 자기 터널 접합은 상기 스핀 토크 채널층, 상기 자유층, 상기 삽입층, 상기 터널 배리어층, 상기 고정층, 브릿지층(bridge layer), 제1 교환 반자장층(synthetic anti-ferromagnetic multi-layers), 분리층(spacing layer), 제2 교환 반자장층 및 상부 전극이 순차적으로 적층된 구조로 형성되는 것을 특징으로 하는
    스커미온 메모리 소자.
  12. 스커미온(skyrmion)을 형성하는 저항 변화 수직 전극, 상기 형성된 스커미온을 이동시키는 스커미온 채널층 및 상기 스커미온 채널층을 포함하고, 상기 이동된 스커미온을 감지(sensing)하여 자유층과 고정층의 자화 방향에 따라 저저항 상태 및 고저항 상태 중 어느 하나의 상태로 결정되는 자기 터널 접합을 포함하고, 상기 스커미온 채널층은 스핀 토크(spin orbit torque, SOT) 채널층, 상기 자유층, 삽입층 및 터널 배리어층을 포함하며, 상기 삽입층의 두께 및 형성 물질의 종류에 기반하여 상기 이동된 스커미온의 크기 및 개수가 제어됨에 따라 상기 자유층의 면적이 제어되는 스커미온 메모리 소자를 이용한 크로스바 어레이 회로에 있어서,
    상기 스커미온 메모리 소자와 스위칭 소자가 하나의 비트셀을 이루고, 상기 비트셀이 복수로 배열한 어레이 및 상기 어레이에 구동 신호를 인가하는 구동부를 포함하는 것을 특징으로 하는
    크로스바 어레이 회로.
  13. 제12항에 있어서,
    상기 비트셀은 상기 저항 변화 수직 전극이 상기 스위칭 소자의 드레인 단에 연결되고, 상기 자기 터널 접합의 상부 전극이 비트 라인에 연결되어 2단자 구조를 가지는 것을 특징으로 하는
    크로스바 어레이 회로.
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