WO2024190367A1 - 光検出装置 - Google Patents

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WO2024190367A1
WO2024190367A1 PCT/JP2024/006652 JP2024006652W WO2024190367A1 WO 2024190367 A1 WO2024190367 A1 WO 2024190367A1 JP 2024006652 W JP2024006652 W JP 2024006652W WO 2024190367 A1 WO2024190367 A1 WO 2024190367A1
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WO
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pixel
insulating film
transfer
charge storage
semiconductor substrate
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Ceased
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PCT/JP2024/006652
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English (en)
French (fr)
Inventor
瑞生 赤池
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • This disclosure relates to a light detection device.
  • a light receiving element that has a charge storage section that is located on the transfer path from the photodiode to the floating diffusion region and temporarily stores the charge generated in the photodiode (see, for example, Patent Document 1).
  • Patent Document 1 discloses that the charge storage section, which is made of a MOS capacitor, has a vertical buried electrode section that is buried in a trench provided in a semiconductor substrate via an insulating layer.
  • the electrode that controls the potential of the charge storage section is made into a three-dimensional structure such as a vertical shape, the capacity of the charge storage section increases, but the charge transfer path becomes more complicated, so the charge transfer characteristics tend to deteriorate. There is a trade-off between the increase in capacity of the charge storage section and the charge transfer characteristics.
  • This disclosure has been made in light of these circumstances, and aims to provide a photodetector that can achieve both an increase in the capacity of the charge storage section and improved charge transfer characteristics.
  • a photodetector includes a photoelectric conversion unit provided in a semiconductor substrate and converting light into electric charges, a floating diffusion region provided in the semiconductor substrate to which the electric charges generated in the photoelectric conversion unit are transferred, a charge accumulation unit provided in the semiconductor substrate and disposed in the middle of a transfer path along which the electric charges are transferred from the photoelectric conversion unit to the floating diffusion region, a first transfer transistor disposed on the transfer path between the photoelectric conversion unit and the charge accumulation unit and transferring the electric charges from the photoelectric conversion unit to the charge accumulation unit, and a control electrode disposed at a position adjacent to the charge accumulation unit and controlling the electric potential of the charge accumulation unit.
  • the control electrode includes a first electrode portion provided on a first surface of the semiconductor substrate and disposed at a position overlapping the charge accumulation unit in the thickness direction of the semiconductor substrate, and a second electrode portion connected to the first electrode portion and embedded from the first surface of the semiconductor substrate to the depth direction of the semiconductor substrate. If the direction in which the charges are transferred from the first transfer transistor to the charge storage section is defined as a first transfer direction, the second electrode section is disposed on the opposite side of the first transfer transistor across the charge storage section in the first transfer direction.
  • the first electrode portion is disposed on the first surface of the semiconductor substrate, and is not disposed inside the semiconductor substrate.
  • the second electrode portion is disposed inside the semiconductor substrate, but its position is the end position of the charge storage portion in the first transfer direction, and is not the charge transfer path.
  • the control electrode is disposed so as not to impede the transfer of charges, so that the charge transfer path can be simplified and the charge transfer characteristics can be improved.
  • the end position of the charge storage portion in the first transfer direction is a position where charges moving in the first transfer direction tend to gather. As the second electrode portion is disposed at this position, charge can be easily accumulated in the charge storage portion, and the capacity of the charge storage portion can be efficiently increased. From the above, it is possible to achieve both an increase in the capacity of the charge storage portion and improved charge transfer characteristics.
  • FIG. 1 is a block diagram illustrating an example of the configuration of an imaging device according to a first embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a pixel according to the first embodiment of the present disclosure.
  • FIG. 3A is a plan view illustrating a configuration example of a pixel according to the first embodiment of the present disclosure.
  • FIG. 3B is a cross-sectional view showing an example of the configuration of a pixel according to the first embodiment of the present disclosure.
  • FIG. 3C is an enlarged cross-sectional view showing the control electrode and its surrounding area shown in FIG. 3B.
  • FIG. 4A is a plan view showing a first example of a pixel arrangement in the imaging device according to the first embodiment of the present disclosure.
  • FIG. 4A is a plan view showing a first example of a pixel arrangement in the imaging device according to the first embodiment of the present disclosure.
  • FIG. 4B is a cross-sectional view taken along line XX' of the plan view shown in FIG. 4A.
  • FIG. 5A is a plan view showing a second example of a pixel arrangement in the imaging device according to the first embodiment of the present disclosure.
  • FIG. 5B is a cross-sectional view taken along line XX' of the plan view shown in FIG. 5A.
  • FIG. 6 is a plan view showing a third example of pixel arrangement in the imaging device according to the first embodiment of the present disclosure.
  • FIG. 7 is a plan view showing a fourth example of a pixel arrangement in the imaging device according to the first embodiment of the present disclosure.
  • FIG. 8 is a cross-sectional view showing a control electrode and its surrounding area according to a first modification of the first embodiment of the present disclosure.
  • FIG. 9 is a cross-sectional view showing a control electrode and its surrounding area according to Modification 2 of the first embodiment of the present disclosure.
  • FIG. 10A is a plan view illustrating an example of the configuration of a pixel of an imaging device according to a second embodiment of the present disclosure.
  • FIG. 10B is a cross-sectional view showing an example of the configuration of a pixel according to the first embodiment of the present disclosure.
  • FIG. 11 is a plan view showing a first example of a pixel arrangement in an imaging device according to a second embodiment of the present disclosure.
  • FIG. 12 is a plan view showing a second example of a pixel arrangement in an imaging device according to a second embodiment of the present disclosure.
  • FIG. 10A is a plan view illustrating an example of the configuration of a pixel of an imaging device according to a second embodiment of the present disclosure.
  • FIG. 10B is a cross-sectional view showing an example of the configuration of a pixel according to the first embodiment of the present disclosure.
  • FIG. 13 is a plan view showing a third example of pixel arrangement in an imaging device according to the second embodiment of the present disclosure.
  • FIG. 14 is a plan view illustrating a fourth example of a pixel arrangement in an imaging device according to a second embodiment of the present disclosure.
  • FIG. 15 is a cross-sectional view showing a control electrode and its surrounding area according to Modification 1 of Embodiment 2 of the present disclosure.
  • FIG. 16 is a cross-sectional view showing a control electrode and its surrounding area according to Modification 2 of Embodiment 2 of the present disclosure.
  • FIG. 17 is a cross-sectional view showing a control electrode and its surrounding area according to the third modification of the second embodiment of the present disclosure.
  • FIG. 15 is a cross-sectional view showing a control electrode and its surrounding area according to Modification 1 of Embodiment 2 of the present disclosure.
  • FIG. 16 is a cross-sectional view showing a control electrode and its surrounding area according to Modification 2 of Embodiment 2 of the present
  • FIG. 18 is a cross-sectional view showing a control electrode and its surrounding area according to the fourth modification of the second embodiment of the present disclosure.
  • FIG. 19 is a plan view illustrating a configuration example of a pixel according to Modification 5 of Embodiment 2 of the present disclosure.
  • FIG. 20 is a plan view illustrating an example of the configuration of a pixel of an imaging device according to a third embodiment of the present disclosure.
  • FIG. 21 is a plan view illustrating a first example of a pixel arrangement in an imaging device according to a third embodiment of the present disclosure.
  • FIG. 22 is a plan view showing a second example of a pixel arrangement in an imaging device according to a third embodiment of the present disclosure.
  • FIG. 23A is a plan view illustrating an example of the configuration of a pixel of an imaging device according to a fourth embodiment of the present disclosure.
  • FIG. 23B is a cross-sectional view showing a configuration example of a pixel according to the fourth embodiment of the present disclosure.
  • FIG. 24A is a plan view showing a first example of a pixel arrangement in an imaging device according to a fourth embodiment of the present disclosure.
  • FIG. 24B is a cross-sectional view taken along line X2-X2' of the plan view shown in FIG. 24A.
  • FIG. 25A is a plan view showing a second example of a pixel arrangement in an imaging device according to a fourth embodiment of the present disclosure.
  • FIG. 25B is a cross-sectional view taken along line X2-X2' of the plan view shown in FIG. 25A.
  • FIG. 26 is a plan view illustrating a third example of a pixel arrangement in an imaging device according to a fourth embodiment of the present disclosure.
  • FIG. 27 is a plan view showing a fourth example of pixel arrangement in an imaging device according to a fourth embodiment of the present disclosure.
  • FIG. 28A is a plan view illustrating an example of the configuration of a pixel of an imaging device according to a fifth embodiment of the present disclosure.
  • FIG. 28B is a cross-sectional view showing a configuration example of a pixel according to the fifth embodiment of the present disclosure.
  • FIG. 29 is a plan view showing a first example of a pixel arrangement in an imaging device according to a fifth embodiment of the present disclosure.
  • FIG. 30 is a plan view showing a second example of a pixel arrangement in an imaging device according to the fifth embodiment of the present disclosure.
  • FIG. 31 is a plan view showing a third example of pixel arrangement in an imaging device according to the fifth embodiment of the present disclosure.
  • FIG. 32 is a plan view showing a fourth example of a pixel arrangement in an imaging device according to the fifth embodiment of the present disclosure.
  • FIG. 33A is a plan view showing an example of the configuration of a pixel of an imaging device according to a sixth embodiment of the present disclosure.
  • FIG. 33B is a cross-sectional view showing a configuration example of a pixel according to the sixth embodiment of the present disclosure.
  • FIG. 33C is a cross-sectional view showing a configuration example of a pixel according to the sixth embodiment of the present disclosure.
  • FIG. 34 is a circuit diagram showing a configuration example of an indirect ToF distance measuring device according to a seventh embodiment of the present disclosure.
  • FIG. 35A is a plan view showing a configuration example of a pixel according to the seventh embodiment of the present disclosure.
  • FIG. 35B is a cross-sectional view taken along line X5-X5' of the plan view shown in FIG. 35A.
  • FIG. 36A is a plan view showing a first example of a pixel arrangement in a distance measuring device according to a seventh embodiment of the present disclosure.
  • FIG. 36B is a cross-sectional view showing a first example of a pixel arrangement in a distance measuring device according to the seventh embodiment of the present disclosure.
  • FIG. 37 is a plan view showing a second example of pixel arrangement in a distance measuring device according to the seventh embodiment of the present disclosure.
  • FIG. 38A is a plan view illustrating a configuration example of a pixel according to an eighth embodiment of the present disclosure.
  • FIG. 38B is a cross-sectional view showing a configuration example of a pixel according to embodiment 8 of the present disclosure.
  • FIG. 39A is a plan view showing a first example of a pixel arrangement in a distance measuring device according to an eighth embodiment of the present disclosure.
  • FIG. 39B is a cross-sectional view showing a first example of a pixel arrangement in a distance measuring device according to an eighth embodiment of the present disclosure.
  • FIG. 40 is a plan view showing a second example of pixel arrangement in a distance measuring device according to the eighth embodiment of the present disclosure.
  • up and down and other directions in the following explanation are merely for the convenience of explanation and do not limit the technical ideas of this disclosure. For example, if an object is rotated 90 degrees and observed, up and down are converted into left and right and read, and of course, if it is rotated 180 degrees and observed, up and down are read inverted.
  • directions may be described using the terms X-axis, Y-axis, and Z-axis.
  • the X-axis and Y-axis directions are parallel to the surface 11a of the semiconductor substrate 11 described below.
  • the Z-axis direction is the thickness direction of the semiconductor substrate 11 and is the normal direction of the surface 11a of the semiconductor substrate 11.
  • the X-axis, Y-axis, and Z-axis directions are mutually perpendicular.
  • planar view means, for example, viewing from the thickness direction (e.g., the Z-axis direction) of the semiconductor substrate 11 described below.
  • the photodiode PD receives light that is irradiated onto the pixel 10, and generates and accumulates an electric charge according to the amount of light.
  • the first transfer transistor TR1 is driven according to a transfer signal supplied from the vertical drive unit 33.
  • the first transfer transistor TR1 is turned on, the charge stored in the photodiode PD is transferred to the charge storage unit MEM.
  • the second transfer transistor TR2 is driven according to a transfer signal supplied from the vertical drive unit 33.
  • the second transfer transistor TR2 is turned on, the charge stored in the charge storage unit MEM is transferred to the floating diffusion region FD.
  • the charge storage unit MEM temporarily stores the charge transferred from the photodiode PD via the first transfer transistor TR1.
  • the charge storage unit MEM is, for example, a MOS capacitor.
  • the control electrode MG controls the potential of the charge storage unit MEM according to a transfer signal supplied from the vertical drive unit 33.
  • the control electrode MG is, for example, the gate electrode of a MOS capacitor.
  • the transfer signal (voltage) supplied to the control electrode MG controls the potential of the charge storage unit MEM, and the capacitance of the charge storage unit MEM.
  • the floating diffusion region FD is a floating diffusion region having a predetermined capacitance formed at the connection point between the second transfer transistor TR2 and the gate electrode of the amplification transistor AMP.
  • the floating diffusion region FD accumulates the charge transferred from the charge accumulation unit MEM via the second transfer transistor TR2.
  • the amplification transistor AMP is connected to a power supply VDD (not shown) and outputs a pixel signal at a level corresponding to the charge accumulated in the floating diffusion region FD.
  • the selection transistor SEL is driven according to a selection signal supplied from the vertical drive unit 33.
  • the selection transistor SEL is turned on, the pixel signal output from the amplification transistor AMP can be read out to the vertical signal line 43 via the selection transistor SEL.
  • the reset transistor RST is driven according to a reset signal supplied from the vertical drive unit 33.
  • the reset transistor RST is turned on, the charge stored in the floating diffusion region FD is discharged to the power supply VDD via the reset transistor RST, and the floating diffusion region FD is reset.
  • the discharge transistor OFT is driven according to a discharge signal supplied from the vertical drive unit 33.
  • the discharge transistor OFT is turned on, the unnecessary charges stored in the photodiode PD are discharged to the discharge region OFD via the discharge transistor OFT, and the photodiode PD is reset.
  • the discharge region OFD is connected to the power supply VDD.
  • a high-level discharge signal is supplied to the discharge transistor OFT, turning the discharge transistor OFT on. This causes the charge stored in the photodiode PD to be discharged to the power supply VDD via the discharge region OFD, and the photodiodes PD of all pixels 10 are reset. After the photodiode PD is reset, the discharge transistor OFT is turned off by a low-level discharge signal, and exposure begins in all pixels 10 in the pixel array section 32.
  • an imaging device 1 having pixels 10 configured in this way, a global shutter system is adopted, which allows charge to be transferred from the photodiode PD to the charge storage unit MEM simultaneously for all pixels 10, making it possible to make the exposure timing of all pixels 10 the same. This makes it possible to avoid distortion in the image.
  • Fig. 3A is a plan view showing a configuration example of the pixel 10 according to the first embodiment of the present disclosure.
  • Fig. 3A is a view of the pixel 10 viewed from above the surface 11a of the semiconductor substrate 11 (an example of the "first surface" of the present disclosure).
  • the conductivity type of the semiconductor substrate 11 shown in FIG. 3A is, for example, P type.
  • an N-type semiconductor region 12 is formed in the semiconductor substrate 11 in the central region of the pixel 10 and in the region to the right of the central region.
  • the N-type semiconductor region 12 constitutes a part of the photodiode PD.
  • a discharge region OFD Around the photodiode PD, a discharge region OFD, a control electrode MG, a second transfer transistor TR2, a floating diffusion region FD, and a pixel transistor PTr are arranged.
  • the emission region OFD and the floating diffusion region FD are each composed of an N+ type semiconductor region having a higher concentration of N-type impurities than the N-type semiconductor region 12.
  • the pixel transistor PTr is at least one of the selection transistor SEL, reset transistor RST, and amplification transistor AMP shown in FIG. 2.
  • these three transistors selection transistor SEL, reset transistor RST, and amplification transistor AMP are shown diagrammatically as one pixel transistor PTr.
  • the photodiode PD, the discharge region OFD, the control electrode MG, the second transfer transistor TR2, the floating diffusion region FD, and the pixel transistor PTr are each separated from the other elements or regions by a P-type semiconductor substrate 11 (i.e., a P-type region).
  • the charge storage unit MEM is disposed at a position overlapping the control electrode MG in the thickness direction of the semiconductor substrate 11 (for example, in the Z-axis direction). In other words, the charge storage unit MEM is disposed below the control electrode MG via an insulating film.
  • the gate electrode (hereinafter also referred to as the "first transfer gate”) TG1 of the first transfer transistor TR1 is disposed at a position overlapping with, for example, the outer periphery of the photodiode PD.
  • the first transfer transistor TR1 is an N-type MOS transistor.
  • the source region of the first transfer transistor TR1 is the N-type semiconductor region 12 of the photodiode PD.
  • the drain region of the first transfer transistor TR1 is an N-type semiconductor region that constitutes the charge storage unit MEM.
  • the first transfer gate TG1 is disposed at a position adjacent to the P-type semiconductor substrate 11 via a gate insulating film.
  • the first transfer transistor TR1 to transfer the charge generated in the photodiode PD to the charge storage unit MEM.
  • the first transfer direction DT1 is, for example, the X-axis direction.
  • the first transfer direction DT1 is also, for example, the direction in which the first transfer transistor TR1 and the charge storage unit MEM face each other at the shortest distance.
  • the gate electrode (hereinafter also referred to as the "second transfer gate") TG2 of the second transfer transistor TR2 is disposed, for example, outside the photodiode PD, between the control electrode MG and the floating diffusion region FD.
  • the second transfer transistor TR2 is an N-type MOS transistor.
  • the source region of the second transfer transistor TR2 is an N-type semiconductor region that constitutes the charge storage unit MEM.
  • the drain region of the second transfer transistor TR2 is an N+ type floating diffusion region FD.
  • the second transfer gate TG2 is disposed in a position adjacent to the P-type semiconductor substrate 11 via a gate insulating film.
  • the second transfer transistor TR2 to transfer charge from the charge storage unit MEM to the photodiode PD.
  • the second transfer direction DT2 is, for example, the Y-axis direction.
  • the second transfer direction DT2 is also, for example, the direction in which the charge storage unit MEM and the second transfer transistor TR2 face each other at the shortest distance.
  • the gate electrode (hereinafter also referred to as "discharge gate”) OFG of the discharge transistor OFT is arranged at a position overlapping with, for example, the outer periphery of the photodiode PD.
  • the discharge transistor OFT is an N-type MOS transistor.
  • the source region of the discharge transistor OFT is the N-type semiconductor region 12 of the photodiode PD.
  • the drain region of the discharge transistor OFT is an N+ type discharge region OFD.
  • the discharge gate OFG is arranged at a position adjacent to the P-type semiconductor substrate 11 via a gate insulating film. This arrangement enables the discharge transistor OFT to discharge the charge generated in the photodiode PD to the discharge region OFD.
  • a buried insulating film 13 is provided on the outer periphery of the pixel 10.
  • the buried insulating film 13 is disposed on the opposite side of the first transfer gate TG1 with the control electrode MG in between.
  • the buried insulating film 13 is, for example, a silicon oxide film or a silicon nitride film, or a film in which a silicon oxide film and a silicon nitride film are stacked.
  • FIG. 3B is a cross-sectional view showing an example of the configuration of a pixel 10 according to embodiment 1 of the present disclosure.
  • FIG. 3B is a cross-sectional view taken along line X-X' in the plan view shown in FIG. 3A.
  • FIG. 3C is a cross-sectional view showing an enlarged view of the control electrode MG and its surrounding area shown in FIG. 3B.
  • a trench H1 is provided in the semiconductor substrate 11 in the depth direction from the front surface 11a (the direction from the front surface 11a to the back surface 11b, for example, the Z-axis direction).
  • a buried insulating film 13 is disposed in the trench H1.
  • the control electrode MG has a first electrode portion MG1 and a second electrode portion MG2 connected to the first electrode portion MG1.
  • the first electrode portion MG1 is provided on the surface 11a of the semiconductor substrate 11.
  • the second electrode portion MG2 is embedded from the surface 11a of the semiconductor substrate 11 in the depth direction of the semiconductor substrate 11 (e.g., the Z-axis direction).
  • the second electrode portion MG2 is disposed in a trench H1.
  • the first electrode portion MG1 is provided parallel to the surface 11a of the semiconductor substrate 11, and therefore may be called a planar portion.
  • the second electrode portion MG2 is provided in a direction intersecting the surface 11a of the semiconductor substrate 11 (e.g., a vertical direction), and therefore may be called a vertical portion.
  • An insulating film 14 is provided between the control electrode MG and the semiconductor substrate 11.
  • the second electrode portion MG2 is disposed in the trench H1 via the insulating film 14.
  • the second electrode portion MG2 has a surface adjacent to the charge storage portion MEM via the insulating film 14 (the right surface in Figures 3B and 3C), and an opposite surface (the left surface in Figures 3B and 3C).
  • the right surface of the second electrode portion MG2 faces the center of the pixel 10.
  • the left surface of the second electrode portion MG2 faces the outer periphery of the pixel 10.
  • the embedded insulating film 13 is disposed between the left surface of the second electrode portion MG2 and the side surface of the trench H1.
  • the embedded insulating film 13 is disposed within the trench H1, and is located on the opposite side of the charge storage portion MEM across the second electrode portion MG2.
  • the second electrode portion MG2 is provided only in the portion adjacent to the buried insulating film 13. In the portion of the control electrode MG that is not adjacent to the buried insulating film 13, the second electrode portion MG2 is not provided, and only the first electrode portion MG1 is provided.
  • the buried insulating film 13 has an end 131 that protrudes upward from the opening end of the trench H1.
  • the outer periphery of the first electrode portion MG1 is located on this end 131. This makes it possible to increase the distance between the outer periphery of the first electrode portion MG1 and the surface 11a of the semiconductor substrate 11, thereby preventing the electric field from concentrating on the outer periphery of the first electrode portion MG1.
  • the charge storage unit MEM is composed of an N-type semiconductor region.
  • the charge storage unit MEM is adjacent to the control electrode MG via the insulating film 14.
  • the charge storage unit MEM is provided in a region adjacent to the first electrode portion MG1 via the insulating film.
  • the charge storage unit MEM is also provided in a region adjacent to the second electrode portion MG2 via the insulating film 14.
  • the charge storage unit MEM is provided continuously from the surface 11a of the semiconductor substrate 11 to the bottom of the trench H1 along the first electrode portion MG1 and the second electrode portion MG2. In other words, the charge storage unit MEM is provided continuously from the surface 11a of the semiconductor substrate 11, through the side surface of the trench H1 to the bottom of the trench H1.
  • a sidewall SW made of an insulating film may be provided on each side of the first transfer gate TG1 and the control electrode MG.
  • a sidewall made of an insulating film may also be provided on the side of the second transfer gate TG2.
  • FIG. 4A is a plan view showing a first example of pixel arrangement in an imaging device 1 according to embodiment 1 of the present disclosure.
  • FIG. 4B is a cross-sectional view taken along line X-X' of the plan view shown in FIG. 4A.
  • the imaging device 1 has a plurality of pixels 10 arranged in a direction parallel to the surface 11a of the semiconductor substrate 11 (e.g., arranged in a line in the X-axis direction and in the Y-axis direction, respectively).
  • the plurality of pixels 10 are arranged adjacent to one another.
  • FIG. 5A is a plan view showing pixel arrangement example 2 in the imaging device 1 according to embodiment 1 of the present disclosure.
  • FIG. 5B is a cross-sectional view taken along line X-X' of the plan view shown in FIG. 5A.
  • the imaging device 1 may have a plurality of pixels 10, 10-1 arranged side by side in the X-axis direction and the Y-axis direction, respectively.
  • the pixel 10 is an example of a "first pixel" of the present disclosure
  • the pixel 10-1 is an example of a "second pixel" of the present disclosure.
  • FIG. 6 is a plan view showing pixel arrangement example 3 in the imaging device 1 according to embodiment 1 of the present disclosure.
  • the imaging device 1 may have a plurality of pixels 10, 10-2 arranged side by side in the X-axis direction and the Y-axis direction, respectively.
  • the pixel 10 is an example of a "first pixel” in the present disclosure
  • the pixel 10-2 is an example of a "second pixel” in the present disclosure.
  • the shape of the pixel 10-2 is a shape obtained by inverting the pixel 10 up and down (i.e., a shape obtained by inverting the pixel 10 left and right and rotating it by 180 degrees).
  • the pixels 10, 10-2 are arranged alternately and adjacently in the X-axis direction and the Y-axis direction, respectively.
  • FIG. 7 is a plan view showing pixel arrangement example 4 in the imaging device 1 according to embodiment 1 of the present disclosure.
  • the imaging device 1 may have a plurality of pixels 10, 10-1, 10-2, and 10-3 arranged side by side in the X-axis direction and the Y-axis direction, respectively.
  • Pixel 10 is an example of a "first pixel” in the present disclosure.
  • Pixels 10-1, 10-2, and 10-3 are each an example of a "second pixel" in the present disclosure.
  • pixel 10-3 In a plan view from the Z-axis direction, pixel 10-3 has a shape obtained by rotating pixel 10 by 180 degrees.
  • the pixels 10, 10-1, 10-2, and 10-3 may be arranged alternately in any order in the X-axis direction and the Y-axis direction.
  • the pixels 10, 10-1, 10-2, and 10-3 may also be arranged adjacent to one another in any combination.
  • the pixels 10, 10-1, 10-2, and 10-3 shown in FIG. 7 may be a set of units, and this unit may be arranged repeatedly in the X-axis direction and the Y-axis direction. These units may also be arranged adjacent to one another.
  • the pixels 10 may be inverted in a planar view, rotated, or inverted and rotated. Furthermore, these pixels 10 may be arranged side by side in any combination. This allows for greater freedom in the layout of the pixels 10 in the imaging device 1.
  • the imaging device 1 includes a photodiode PD provided in the semiconductor substrate 11 and converting light into an electric charge, a floating diffusion region FD provided in the semiconductor substrate 11 and to which the electric charge generated in the photodiode PD is transferred, a charge accumulation unit MEM provided in the semiconductor substrate 11 and arranged midway along a transfer path along which electric charge is transferred from the photodiode PD to the floating diffusion region FD, a first transfer transistor TR1 arranged on the charge transfer path between the photodiode PD and the charge accumulation unit MEM and transferring electric charge from the photodiode PD to the charge accumulation unit MEM, and a control electrode MG arranged adjacent to the charge accumulation unit MEM and controlling the potential of the charge accumulation unit MEM.
  • the control electrode MG has a first electrode portion MG1 provided on the surface 11a of the semiconductor substrate 11 and arranged at a position overlapping the charge storage portion MEM in the thickness direction of the semiconductor substrate 11, and a second electrode portion MG2 connected to the first electrode portion MG1 and embedded from the surface 11a of the semiconductor substrate 11 in the depth direction of the semiconductor substrate 11.
  • the second electrode unit MG2 is arranged on the opposite side of the first transfer transistor TR1 across the charge storage unit MEM in the first transfer direction DT1.
  • the second electrode unit MG2 is arranged only on the opposite side of the first transfer transistor TR1 across the charge storage unit MEM in the first transfer direction DT1.
  • the first electrode portion MG1 is disposed on the surface 11a of the semiconductor substrate 11, and is not disposed inside the semiconductor substrate 11.
  • the second electrode portion MG2 is disposed inside the semiconductor substrate 11, but its position is the end position in the first transfer direction DT1 of the charge storage portion MEM, and is not a charge transfer path. Since the control electrode MG is disposed so as not to impede the charge transfer, it is possible to simplify the charge transfer path and improve the charge transfer characteristics (e.g., transfer efficiency).
  • the position where the charge storage unit MEM hits the first transfer direction DT1 is a position where charge moving in the first transfer direction DT1 tends to collect. Because the second electrode unit MG2 is disposed at this position, charge can be easily stored in the charge storage unit MEM, and the capacity of the charge storage unit MEM can be efficiently increased.
  • the imaging device 1 can achieve both an increase in the capacity of the charge storage unit MEM and improved charge transfer characteristics.
  • the second electrode unit MG2 is not disposed between the first transfer transistor TR1 and the charge storage unit MEM in the first transfer direction DT1. This makes it possible for the second electrode unit MG2 not to impede the transfer of charges from the first transfer transistor TR1 to the charge storage unit MEM.
  • the second electrode unit MG2 is not disposed between the charge storage unit MEM and the second transfer transistor TR2 in the second transfer direction DT2. This makes it possible for the second electrode unit MG2 not to impede the transfer of charge from the first transfer transistor TR1 to the charge storage unit MEM.
  • the imaging device 1 also has a trench H1 provided in the depth direction from the surface 11a of the semiconductor substrate 11, and a buried insulating film 13 provided in the trench H1.
  • the second electrode portion MG2 and the buried insulating film 13 are disposed in the trench H1.
  • the buried insulating film 13 is located on the opposite side of the charge storage portion MEM across the second electrode portion MG2. This makes it possible for the buried insulating film 13 to prevent the formation of unnecessary electric fields, unnecessary charge storage regions, and unintended channels on the opposite side of the charge storage portion MEM across the second electrode portion MG2 (i.e., outside the second electrode portion MG2). This makes it possible to suppress the generation of noise such as dark current.
  • the insulating film 14 disposed between the control electrode MG and the charge storage unit MEM may have a thickness that varies partially.
  • Modification 1 8 is a cross-sectional view showing the control electrode MG and its surrounding area according to Modification 1 of the first embodiment of the present disclosure.
  • the insulating film 14 disposed between the control electrode MG and the semiconductor substrate 11 may have a first insulating film 141 and a second insulating film 142.
  • the first insulating film 141 is provided between the first electrode portion MG1 and the charge storage portion MEM.
  • the second insulating film 142 is provided between the second electrode portion MG2 and the charge storage portion MEM.
  • the first insulating film 141 and the second insulating film 142 have the same composition.
  • the first insulating film 141 and the second insulating film 142 are each composed of a silicon oxide film.
  • the first insulating film 141 and the second insulating film 142 have different film thicknesses.
  • the film thickness of the first insulating film 141 is thinner than the film thickness of the second insulating film 142.
  • the electric field is likely to concentrate at the corner of the second electrode portion MG2 located at the bottom of the trench H1, but by providing a thick second insulating film 142 in the area including this corner, the electric field concentration can be suppressed. This makes it possible to suppress the generation of noise such as dark current caused by the electric field concentration.
  • the electric field is less likely to concentrate on the surface 11a of the semiconductor substrate 11 than on the above-mentioned corners.
  • a thin first insulating film 141 on the surface 11a where the electric field is less likely to concentrate, it becomes possible to accumulate more charge in the charge storage unit MEM below the first insulating film 141. It is possible to further increase the capacity of the charge storage unit MEM while suppressing the generation of noise such as dark current.
  • Modification 2 9 is a cross-sectional view showing the control electrode MG and its surrounding area according to the second modification of the first embodiment of the present disclosure.
  • the insulating film 14 disposed between the control electrode MG and the semiconductor substrate 11 may have a first insulating film 141, a third insulating film 143, and a fourth insulating film 144.
  • the first insulating film 141 is provided between the first electrode portion MG1 and the charge storage portion MEM, and between the second electrode portion MG2 and the charge storage portion MEM.
  • the third insulating film 143 is provided between the corner of the region where the first electrode portion MG1 and the second electrode portion MG2 are connected (i.e., the corner of the opening end of the trench H1) and the charge storage portion MEM.
  • the fourth insulating film 144 is provided from the bottom of the trench H1 through between the side surface of the trench H1 and the embedded insulating film 13 to the surface 11a of the semiconductor substrate 11.
  • the first insulating film 141, the third insulating film 143, and the fourth insulating film 144 have the same composition.
  • the first insulating film 141, the third insulating film 143, and the fourth insulating film 144 are each composed of a silicon oxide film.
  • the first insulating film 141 and the third insulating film 143 have different thicknesses.
  • the third insulating film 143 is thicker than the first insulating film 141.
  • the thick third insulating film 143 can suppress electric field concentration at the corners of the opening end of the trench H1, and can suppress the generation of noise such as dark current.
  • the thin first insulating film 141 can further increase the capacity of the charge storage unit MEM.
  • the first insulating film 141 and the fourth insulating film 144 have different thicknesses.
  • the fourth insulating film 144 is thicker than the first insulating film 141.
  • the thick fourth insulating film 144 can suppress electric field concentration at the corners of the bottom of the trench H1, and can suppress the generation of noise such as dark current.
  • the second electrode unit MG2 is described as being disposed only on the opposite side of the first transfer transistor TR1 across the charge storage unit MEM in the first transfer direction DT1.
  • the arrangement of the second electrode unit MG2 is not limited to this.
  • the second electrode unit MG2 may be disposed in other regions in addition to the opposite side of the first transfer transistor TR1.
  • FIG. 10A is a plan view showing an example of the configuration of a pixel 10A of an imaging device 1A according to embodiment 2 of the present disclosure.
  • FIG. 10B is a cross-sectional view showing an example of the configuration of a pixel 10A according to embodiment 1 of the present disclosure.
  • FIG. 10B is a cross-sectional view obtained by cutting the plan view shown in FIG. 10A along line X1-X1'. Note that line X-X' and line X1-X1' are also shown in the plan view shown in FIG. 10A.
  • the cross-sectional view obtained by cutting the plan view shown in FIG. 10A along line X-X' and its enlarged view are the same as those shown in FIGS. 3B and 3C, and therefore will not be shown.
  • the pixel 10A shown in Figures 10A and 10B differs from the pixel 10 shown in Figures 3A to 3C in the arrangement of the trench H1, the second electrode portion MG2, and the embedded insulating film 13. The rest of the configuration is the same, so a description thereof will be omitted.
  • the trench H1, the second electrode portion MG2, and the embedded insulating film 13 are arranged along the entire periphery of the charge storage portion MEM, except between the first transfer transistor TR1 and the charge storage portion MEM in the first transfer direction DT1, and between the charge storage portion MEM and the second transfer transistor TR2 in the second transfer direction DT2.
  • a trench H1 is provided on both sides of the charge storage unit MEM.
  • a second electrode unit MG2 and a buried insulating film 13 are disposed within the trench H1.
  • the buried insulating film 13 is disposed on the opposite side of the charge storage unit MEM, sandwiching the second electrode unit MG2 therebetween.
  • multiple pixels 10A can be arranged side by side.
  • FIG. 11 is a plan view showing pixel arrangement example 1 in an imaging device 1A according to embodiment 2 of the present disclosure (an example of the "photodetection device" of the present disclosure).
  • the imaging device 1A has a plurality of pixels 10A arranged in a direction parallel to the surface 11a of the semiconductor substrate 11 (e.g., arranged in a line in the X-axis direction and in the Y-axis direction, respectively).
  • the plurality of pixels 10A are arranged adjacent to one another.
  • FIG. 12 is a plan view showing pixel arrangement example 2 in an imaging device 1A according to embodiment 2 of the present disclosure.
  • imaging device 1A may have a plurality of pixels 10A, 10A-1 arranged side by side in the X-axis direction and in the Y-axis direction, respectively.
  • Pixel 10A is an example of a "first pixel” in the present disclosure
  • pixel 10A-1 is an example of a "second pixel” in the present disclosure.
  • pixel 10A-1 When viewed from a plan view in the Z-axis direction, pixel 10A-1 has a shape obtained by left-right inverting pixel 10A. Pixels 10A, 10A-1 are arranged alternately and adjacently in the X-axis direction and in the Y-axis direction, respectively.
  • FIG. 13 is a plan view showing pixel arrangement example 3 in an imaging device 1A according to embodiment 2 of the present disclosure.
  • imaging device 1A may have a plurality of pixels 10A, 10A-2 arranged side by side in the X-axis direction and in the Y-axis direction, respectively.
  • Pixel 10A is an example of a "first pixel” in the present disclosure
  • pixel 10A-2 is an example of a "second pixel” in the present disclosure.
  • pixel 10A-2 In a plan view from the Z-axis direction, pixel 10A-2 has a shape obtained by inverting pixel 10A upside down. Pixels 10A, 10A-2 are arranged alternately and adjacently in the X-axis direction and in the Y-axis direction, respectively.
  • FIG. 14 is a plan view showing pixel arrangement example 4 in an imaging device 1A according to embodiment 2 of the present disclosure.
  • imaging device 1A may have a plurality of pixels 10A, 10A-1, 10A-2, and 10A-3 arranged side by side in the X-axis direction and the Y-axis direction, respectively.
  • Pixel 10A is an example of a "first pixel” in the present disclosure.
  • Pixels 10A-1, 10A-2, and 10A-3 are each an example of a "second pixel" in the present disclosure.
  • pixel 10A-3 When viewed from above in the Z-axis direction, pixel 10A-3 has a shape that is the same as pixel 10A rotated 180 degrees.
  • the pixels 10A, 10A-1, 10A-2, and 10A-3 may be arranged alternately in any order in the X-axis direction and the Y-axis direction.
  • the pixels 10A, 10A-1, 10A-2, and 10A-3 may also be arranged adjacent to one another in any combination.
  • the pixels 10A, 10A-1, 10A-2, and 10A-3 shown in FIG. 14 may be a set of units, and this unit may be arranged repeatedly in the X-axis direction and the Y-axis direction. These units may also be arranged adjacent to one another.
  • the pixels 10A may be inverted in a planar view, rotated, or inverted and rotated. Furthermore, these pixels 10A may be arranged side by side in any combination. This increases the degree of freedom in the layout of the pixels 10A in the imaging device 1A.
  • the control electrode MG is arranged so as not to impede the transfer of charges, and the charge transfer path is simplified.
  • the second electrode portion MG2 of the control electrode MG is arranged at the end of the charge storage unit MEM in the first transfer direction DT1, it is possible to efficiently increase the capacity of the charge storage unit MEM. This makes it possible to achieve both an increase in the capacity of the charge storage unit MEM and improved charge transfer characteristics.
  • the second electrode portion MG2 of the control electrode MG is disposed along the entire periphery of the charge storage portion MEM, except for between the first transfer transistor TR1 and the charge storage portion MEM in the first transfer direction DT1, and between the charge storage portion MEM and the second transfer transistor TR2 in the second transfer direction DT2. This increases the opposing area between the second electrode portion MG2 and the charge storage portion MEM, making it possible to further increase the capacity of the charge storage portion MEM.
  • Modification of the second embodiment (1) Modification 1 Fig. 15 is a cross-sectional view showing the control electrode MG and its surrounding area according to Modification 1 of the embodiment 2 of the present disclosure.
  • the cross-sectional view shown in Fig. 15 is different from the cross-sectional view shown in Fig. 10B in that the depth from the surface 11a of the trench H1 is deeper and the length of the second electrode portion MG2 in the depth direction (e.g., the Z-axis direction) is longer.
  • the charge storage portion MEM is sandwiched on both sides by the second electrode portion MG2.
  • the length of the first electrode portion MG1 in the width direction e.g., the X-axis direction
  • the length of the second electrode portion MG2 in the depth direction (e.g., the Z-axis direction) from the surface 11a is L
  • W ⁇ L the second electrode portion MG2, which is a recessed portion
  • Modification 2 16 is a cross-sectional view showing the control electrode MG and its surrounding area according to the second modification of the second embodiment of the present disclosure.
  • the second electrode portion MG2 has a third electrode portion MG21 located on one side of the control electrode MG and a fourth electrode portion MG22 located on one side of the control electrode MG.
  • the third electrode portion MG21 is located on the side closer to the outer periphery of the pixel
  • the fourth electrode portion MG22 is located on the side closer to the center of the pixel.
  • the length L1 of the third electrode portion MG21 in the depth direction (e.g., Z-axis direction) from the surface 11a is different from the length L2 of the third electrode portion MG21 in the depth direction (e.g., Z-axis direction) from the surface 11a.
  • the photodiode PD can be extended up to the vicinity directly below the third electrode portion MG21.
  • the fourth electrode portion MG22 is positioned so as to overlap the photodiode PD
  • the third electrode portion MG21 is positioned so as not to overlap the photodiode PD. This makes it possible to increase the area of the photodiode PD, and therefore the saturation charge amount (Qs).
  • FIG. 17 is a cross-sectional view showing the control electrode MG and its surrounding area according to the third modification of the second embodiment of the present disclosure.
  • the first insulating film 141 and the second insulating film 142 have the same composition.
  • the first insulating film 141 and the second insulating film 142 are each composed of a silicon oxide film.
  • the first insulating film 141 and the second insulating film 142 have different film thicknesses.
  • the film thickness of the first insulating film 141 is thinner than the film thickness of the second insulating film 142. This makes it possible to further increase the capacity of the charge storage unit MEM while suppressing electric field concentration at the corners and suppressing noise generation such as dark current.
  • Fig. 18 is a cross-sectional view showing a control electrode MG and its surrounding area according to a fourth modification of the second embodiment of the present disclosure.
  • the first insulating film 141, the third insulating film 143, and the fourth insulating film 144 have the same composition.
  • the first insulating film 141, the third insulating film 143, and the fourth insulating film 144 are each composed of a silicon oxide film.
  • the first insulating film 141 and the third insulating film 143 have different thicknesses.
  • the third insulating film 143 disposed near the corner of the opening end of the trench H1 is thicker than the first insulating film 141.
  • the first insulating film 141 and the fourth insulating film 144 have different thicknesses.
  • the fourth insulating film 144 disposed between the side surface of the trench H1 and the buried insulating film 13 is thicker than the first insulating film 141. This makes it possible to further increase the capacity of the charge storage unit MEM while suppressing electric field concentration at the corners and suppressing noise generation such as dark current.
  • Modification 5 19 is a plan view showing a configuration example of a pixel 10AA according to Modification 5 of the second embodiment of the present disclosure.
  • the pixel 10AA shown in FIG. 19 is different from the pixel 10A shown in FIG. 10A in that at least one of the multiple corners MG-C of the control electrode MG is chamfered to be composed of multiple obtuse angles or curves when viewed in a plan view from the Z-axis direction.
  • three corners out of the four corners MG-C of the control electrode MG are chamfered.
  • Each of the three corners is chamfered to be composed of two obtuse angles (for example, an interior angle of 135° C.).
  • multiple pixels 10AA may be arranged side by side in the X-axis direction and the Y-axis direction.
  • the shape of at least some of the multiple pixels 10AA in a plan view may be an inverted shape of pixel 10AA, a rotated shape of pixel 10AA, or a shape of pixel 10AA that is inverted and then rotated.
  • these pixels 10AA may be arranged side by side in any combination. This increases the degree of freedom in the layout of pixels 10F in the imaging device 1A.
  • This modification 5 has the same effect as the above embodiment 2.
  • the corner MG-C of the control electrode MG is chamfered, it is possible to suppress electric field concentration at the corner MG-C. This makes it possible to further suppress the generation of noise such as dark current.
  • the shape of the control electrode MG is rectangular or rectangular with chamfered corners MG-C in plan view from the Z-axis direction.
  • the shape of the control electrode MG in plan view is not limited to rectangular.
  • the shape of the control electrode MG in plan view may be L-shaped. At least a part of the corner of the L-shape may be chamfered.
  • FIG. 20 is a plan view showing an example configuration of pixel 10B of imaging device 1B according to embodiment 3 of the present disclosure.
  • the pixel 10B shown in FIG. 20 differs from pixel 10 shown in FIGS. 3A to 3C in that the control electrode MG has an L-shape when viewed in a plan view from the Z-axis direction. Also, a buried insulating film 13 is provided along the outer periphery of this L-shape. The rest of the configuration is the same, so a description thereof will be omitted. Note that the cross-sectional view taken along line Y-Y' of the plan view shown in FIG. 20 and its enlarged view are the same as those in FIGS. 3B and 3C.
  • the control electrode MG of pixel 10B has an L-shape in plan view.
  • the control electrode MG has a first portion MGA extending in the X-axis direction and a second portion MGB extending in the Y-axis direction.
  • One end of the first portion MGA in the X-axis direction is connected to one end of the second portion MGB in the Y-axis direction, forming the L-shape.
  • the second electrode portion MG2 is provided along the outer periphery of the control electrode MG.
  • the second electrode portion MG2 is disposed at least on the opposite side of the first transfer transistor TR1 in the first transfer direction DT1, with the charge storage portion MEM in between.
  • the embedded insulating film 13 is also provided along the outer periphery of the control electrode MG.
  • control electrode MG Since the control electrode MG has an L-shape in a planar view, the charge storage unit MEM located below it is also L-shaped, and the charge transfer path is also L-shaped. Compared to when the control electrode MG has a linear shape in a planar view, it is easier to increase the length of the control electrode MG within pixel 10B. It is easier to increase the capacitance of the charge storage unit MEM located below the control electrode MG.
  • At least a portion of the corner MG-C of the control electrode MG is chamfered in plan view.
  • the corner MG-C of the connection between the first portion MGA extending in the X-axis direction and the second portion MGB extending in the Y-axis direction is chamfered. This makes it possible to suppress electric field concentration at the corner MG-C, and further suppress the generation of noise such as dark current.
  • a plurality of pixels 10B can be arranged side by side. At least some of the plurality of pixels 10B may have a shape obtained by inverting the pixels 10B, rotating the pixels 10B, or inverting and then rotating the pixels 10B. Arrangement examples 1 and 2 are shown below.
  • FIG. 21 is a plan view showing pixel arrangement example 1 in an imaging device 1B (an example of a "photodetector" of the present disclosure) according to embodiment 3 of the present disclosure.
  • the imaging device 1B has a plurality of pixels 10B arranged in a direction parallel to the surface 11a of the semiconductor substrate 11 (e.g., arranged in a line in the X-axis direction and in the Y-axis direction, respectively).
  • the plurality of pixels 10B are arranged adjacent to one another.
  • FIG. 22 is a plan view showing pixel arrangement example 2 in an imaging device 1B according to embodiment 3 of the present disclosure.
  • imaging device 1B may have a plurality of pixels 10B, 10B-1, 10B-2, and 10B-3 arranged side by side in the X-axis direction and the Y-axis direction, respectively.
  • Pixel 10B is an example of a "first pixel” in the present disclosure.
  • Pixels 10B-1, 10B-2, and 10B-3 are each an example of a "second pixel" in the present disclosure.
  • pixel 10B-1 When viewed from above in the Z-axis direction, pixel 10B-1 has a shape that is the same as pixel 10B when flipped left to right. Pixel 10B-2 has a shape that is the same as pixel 10B when flipped upside down. Pixel 10B-3 has a shape that is the same as pixel 10B when rotated 180 degrees.
  • the pixels 10B, 10B-1, 10B-2, and 10B-3 may be alternately arranged in any order in the X-axis direction and the Y-axis direction.
  • the pixels 10B, 10B-1, 10B-2, and 10B-3 may be arranged adjacent to one another in any combination.
  • the pixels 10B, 10B-1, 10B-2, and 10B-3 shown in FIG. 22 may be a set of units, and this unit may be repeatedly arranged in the X-axis direction and the Y-axis direction. These units may be arranged adjacent to one another.
  • the pixels 10B may be inverted in a planar view, rotated, or inverted and rotated. Furthermore, these pixels 10B may be arranged side by side in any combination. This increases the degree of freedom in the layout of the pixels 10B in the imaging device 1B.
  • the control electrode MG is arranged so as not to impede the transfer of charges, and the charge transfer path is simplified.
  • the second electrode portion MG2 of the control electrode MG is arranged at the end of the charge storage unit MEM in the first transfer direction DT1, it is possible to efficiently increase the capacity of the charge storage unit MEM. This makes it possible to achieve both an increase in the capacity of the charge storage unit MEM and improved charge transfer characteristics.
  • control electrode MG has an L-shape in a plan view, it is easy to increase the length of the control electrode MG in the charge transfer direction (i.e., the length of the charge storage unit MEM). This allows more charge to be stored in the charge storage unit MEM, making it possible to increase the signal output of the pixel.
  • the second electrode portion MG2 is provided along the outer periphery of the control electrode MG.
  • the third embodiment of the present disclosure is not limited to this.
  • the second portion MGB extending in the Y-axis direction may be composed of only the first electrode portion MG1.
  • the second electrode portion MG2 may be arranged only on the outer periphery of the first portion MGA extending in the X-axis direction.
  • the second electrode portion MG2 may be arranged only in a region of the outer periphery of the first portion MGA that is located on the opposite side of the first transfer transistor TR1 across the charge storage portion MEM in the first transfer direction DT1.
  • an inter-pixel isolation portion may be disposed between adjacent pixels.
  • the inter-pixel isolation portion may be a penetrating isolation portion that penetrates the semiconductor substrate 11, or a non-penetrating isolation portion that is provided from the front surface 11a side (or the back surface 11b side) of the semiconductor substrate 11 to a midway position in the thickness direction of the semiconductor substrate 11.
  • at least a part of the embedded insulating film 13 that is disposed along the second electrode portion MG2 may also serve as the inter-pixel isolation portion.
  • FIG. 23A is a plan view showing an example of the configuration of a pixel 10C of an imaging device 1C (an example of a "photodetector" of the present disclosure) according to embodiment 4 of the present disclosure.
  • FIG. 23B is a cross-sectional view showing an example of the configuration of a pixel 10C according to embodiment 4 of the present disclosure.
  • FIG. 23B is a cross-sectional view taken along line X2-X2' of the plan view shown in FIG. 23A.
  • the pixel 10C shown in Figures 23A and 23B differs from the pixel 10 shown in Figures 3A to 3C in that an inter-pixel isolation section 16 is disposed on the outer periphery of the pixel 10C, and that a portion of the embedded insulating film 13 disposed along the second electrode section MG2 doubles as the inter-pixel isolation section 16. Other than that, the configuration is the same, so a description thereof will be omitted.
  • the imaging device 1C has an inter-pixel isolation section 16.
  • the inter-pixel isolation section 16 is composed of an insulating film such as a silicon oxide film or a silicon nitride film.
  • the inter-pixel isolation section 16 is disposed on the outer periphery of the pixel 10C, and electrically isolates one pixel 10C from the other adjacent pixel 10C.
  • the inter-pixel isolation portion 16 also serves as part of the embedded insulating film 13 arranged along the second electrode portion MG2. In other words, part of the embedded insulating film 13 is replaced with the inter-pixel isolation portion 16.
  • Each of the multiple pixels 10C has a photodiode PD, a first transfer transistor TR1, a charge storage unit MEM, a control electrode MG, a second transfer transistor TR2, a floating diffusion region FD, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • a photodiode PD a photodiode PD
  • a first transfer transistor TR1 a charge storage unit MEM
  • a control electrode MG a control electrode MG
  • a second transfer transistor TR2 a floating diffusion region FD
  • a reset transistor RST an amplification transistor AMP
  • SEL selection transistor
  • FIG. 24A is a plan view showing a first example of pixel arrangement in an imaging device 1C according to embodiment 4 of the present disclosure.
  • FIG. 24B is a cross-sectional view taken along line X2-X2' of the plan view shown in FIG. 24A.
  • the imaging device 1C has a plurality of pixels 10C arranged side by side in a direction parallel to the surface 11a of the semiconductor substrate 11 (e.g., arranged side by side in the X-axis direction and the Y-axis direction, respectively).
  • the plurality of pixels 10C are arranged adjacent to one another.
  • FIG. 25A is a plan view showing pixel arrangement example 2 in an imaging device 1C according to embodiment 4 of the present disclosure.
  • FIG. 25B is a cross-sectional view of the plan view shown in FIG. 25A cut along line X2-X2'.
  • the imaging device 1C may have a plurality of pixels 10C, 10C-1 arranged side by side in the X-axis direction and the Y-axis direction, respectively.
  • the pixel 10C is an example of a "first pixel" of the present disclosure
  • the pixel 10C-1 is an example of a "second pixel" of the present disclosure.
  • the shape of the pixel 10C-1 is a shape obtained by left-right inverting the shape of the pixel 10C.
  • the pixels 10C, 10C-1 are arranged alternately and adjacently in the X-axis direction and the Y-axis direction, respectively.
  • FIG. 26 is a plan view showing pixel arrangement example 3 in an imaging device 1C according to embodiment 4 of the present disclosure.
  • imaging device 1C may have a plurality of pixels 10C, 10C-2 arranged side by side in the X-axis direction and in the Y-axis direction, respectively.
  • Pixel 10C is an example of a "first pixel” in the present disclosure
  • pixel 10C-2 is an example of a "second pixel” in the present disclosure.
  • pixel 10C-2 In a plan view from the Z-axis direction, pixel 10C-2 has a shape obtained by inverting pixel 10C upside down. Pixels 10C, 10C-2 are arranged alternately and adjacently in the X-axis direction and in the Y-axis direction, respectively.
  • FIG. 27 is a plan view showing pixel arrangement example 4 in an imaging device 1C according to embodiment 4 of the present disclosure.
  • imaging device 1C may have a plurality of pixels 10C, 10C-1, 10C-2, and 10C-3 arranged side by side in the X-axis direction and the Y-axis direction, respectively.
  • Pixel 10C is an example of a "first pixel” in the present disclosure.
  • Pixels 10C-1, 10C-2, and 10C-3 are each an example of a "second pixel" in the present disclosure.
  • pixel 10C-3 In a plan view from the Z-axis direction, pixel 10C-3 has a shape obtained by rotating pixel 10C by 180 degrees.
  • the pixels 10C, 10C-1, 10C-2, and 10C-3 may be alternately arranged in any order in the X-axis direction and the Y-axis direction.
  • the pixels 10C, 10C-1, 10C-2, and 10C-3 may be arranged adjacent to one another in any combination.
  • the pixels 10C, 10C-1, 10C-2, and 10C-3 shown in FIG. 27 may be a set of units, and this unit may be repeatedly arranged in the X-axis direction and the Y-axis direction. These units may be arranged adjacent to one another.
  • the pixels 10C may be inverted in a planar view, rotated, or inverted and rotated. Furthermore, these pixels 10C may be arranged side by side in any combination. This allows for greater freedom in the layout of the pixels 10C in the imaging device 1C.
  • the control electrode MG is arranged so as not to impede the transfer of charges, and the charge transfer path is simplified. Furthermore, since the second electrode portion MG2 of the control electrode MG is arranged at the end of the charge storage portion MEM in the first transfer direction DT1, it is possible to efficiently increase the capacity of the charge storage portion MEM. This makes it possible to simultaneously increase the capacity of the charge storage portion MEM and improve the charge transfer characteristics. Furthermore, since at least a portion of the embedded insulating film 13 is also used as the inter-pixel separation portion 16, it is possible to reduce the area of the embedded insulating film 13 by the amount of the portion used for the same. This makes it possible to further miniaturize and reduce the area of the pixel 10C.
  • FIG. 28A is a plan view showing an example of the configuration of a pixel 10D of an imaging device 1C according to embodiment 5 of the present disclosure.
  • FIG. 28B is a cross-sectional view showing an example of the configuration of a pixel 10D according to embodiment 5 of the present disclosure.
  • FIG. 28B is a cross-sectional view taken along line X3-X3' of the plan view shown in FIG. 28A.
  • Pixel 10D shown in Figures 28A and 28B differs from pixel 10C shown in Figures 25A and 25B in that the "buried oxide film" of the present disclosure is used in its entirety as inter-pixel isolation portion 16, that the control electrode MG is formed long along inter-pixel isolation portion 16 and the second electrode portion MG2 is formed deep, and that the width of the control electrode MG in a plan view (width in the X-axis direction in Figure 25A) is partially different. Other than that, the configuration is the same, so a description thereof will be omitted.
  • pixel 10D does not have the buried insulating film 13 shown in Figures 28A and 28B.
  • the second electrode portion MG2 is disposed along the inter-pixel isolation portion 16, which is an example of the "buried oxide film" of the present disclosure. Even with this configuration, by arranging the second electrode portion MG2 so as not to impede the transfer of charges, it is possible to achieve both an increase in the capacity of the charge storage portion MEM and improved charge transfer characteristics. In addition, because the entire buried insulating film 13 is also used as the inter-pixel isolation portion 16, pixel 10C can be further miniaturized and its area reduced.
  • the control electrode MG is formed long along the inter-pixel separation portion 16.
  • the second electrode portion MG2 of the control electrode MG is formed long in the depth direction (e.g., the Z-axis direction) from the surface 11a of the semiconductor substrate 11. For example, if the length of the second electrode portion MG2 in the depth direction from the surface 11a is L, and the length of the first transfer gate TG1 having a trench gate structure in the depth direction from the surface 11a is LTG, then L is longer than LTG (L>LTG).
  • width W1 of the portion of the control electrode MG facing the second transfer transistor TR2 is larger than the width W2 of the other portion (W1>W2). This makes it possible to improve the efficiency of charge transfer from the charge storage unit MEM to the floating diffusion region FD by the second transfer transistor TR2.
  • FIG. 29 is a plan view showing pixel arrangement example 1 in an imaging device 1D (an example of a "photodetector" of the present disclosure) according to embodiment 5 of the present disclosure.
  • the imaging device 1D has a plurality of pixels 10D arranged in a direction parallel to the surface 11a of the semiconductor substrate 11 (e.g., arranged in a line in the X-axis direction and the Y-axis direction, respectively).
  • the plurality of pixels 10D are arranged adjacent to one another.
  • FIG. 30 is a plan view showing pixel arrangement example 2 in an imaging device 1D according to embodiment 5 of the present disclosure.
  • imaging device 1D may have a plurality of pixels 10D, 10D-1 arranged side by side in the X-axis direction and in the Y-axis direction, respectively.
  • Pixel 10D is an example of a "first pixel” in the present disclosure
  • pixel 10D-1 is an example of a "second pixel” in the present disclosure.
  • pixel 10D-1 In a plan view from the Z-axis direction, pixel 10D-1 has a shape obtained by left-right inverting pixel 10D. Pixels 10D, 10D-1 are arranged alternately and adjacently in the X-axis direction and in the Y-axis direction, respectively.
  • FIG. 31 is a plan view showing pixel arrangement example 3 in an imaging device 1D according to embodiment 5 of the present disclosure.
  • imaging device 1D may have a plurality of pixels 10D, 10D-2 arranged side by side in the X-axis direction and in the Y-axis direction, respectively.
  • Pixel 10D is an example of a "first pixel” in the present disclosure
  • pixel 10D-2 is an example of a "second pixel” in the present disclosure.
  • pixel 10D-2 In a plan view from the Z-axis direction, pixel 10D-2 has a shape obtained by inverting pixel 10D upside down. Pixels 10D, 10D-2 are arranged alternately and adjacently in the X-axis direction and in the Y-axis direction, respectively.
  • FIG. 32 is a plan view showing pixel arrangement example 4 in an imaging device 1D according to embodiment 5 of the present disclosure.
  • imaging device 1D may have a plurality of pixels 10D, 10D-1, 10D-2, and 10D-3 arranged side by side in the X-axis direction and the Y-axis direction, respectively.
  • Pixel 10D is an example of a "first pixel” in the present disclosure.
  • Pixels 10D-1, 10D-2, and 10D-3 are each an example of a "second pixel" in the present disclosure.
  • pixel 10D-3 When viewed from above in the Z-axis direction, pixel 10D-3 has a shape that is the same as pixel 10D rotated 180 degrees.
  • the pixels 10D, 10D-1, 10D-2, and 10D-3 may be alternately arranged in any order in the X-axis direction and the Y-axis direction.
  • the pixels 10D, 10D-1, 10D-2, and 10D-3 may also be arranged adjacent to one another in any combination.
  • the pixels 10D, 10D-1, 10D-2, and 10D-3 shown in FIG. 32 may be a set of units, and this unit may be repeatedly arranged in the X-axis direction and the Y-axis direction. These units may also be arranged adjacent to one another.
  • the pixels 10D may be inverted in a planar view, rotated, or inverted and rotated. Furthermore, these pixels 10D may be arranged side by side in any combination. This allows for greater freedom in the layout of the pixels 10D in the imaging device 1D.
  • the control electrode MG is arranged so as not to impede the transfer of charges, and the charge transfer path is simplified. Furthermore, since the second electrode portion MG2 of the control electrode MG is arranged at the end of the charge storage unit MEM in the first transfer direction DT1, it is possible to efficiently increase the capacity of the charge storage unit MEM. This makes it possible to simultaneously increase the capacity of the charge storage unit MEM and improve the charge transfer characteristics. Furthermore, since the entire embedded insulating film 13 is also used as the inter-pixel separation portion 16, it is possible to further miniaturize the pixel 10C and reduce its area.
  • a light-shielding film may be provided between the photodiode PD and the charge accumulation unit MEM.
  • FIG. 33A is a plan view showing an example of the configuration of a pixel 10E of an imaging device 1E (an example of a "photodetector" of the present disclosure) according to embodiment 6 of the present disclosure.
  • FIGS. 33B and 33C are cross-sectional views showing an example of the configuration of a pixel 10E according to embodiment 6 of the present disclosure.
  • FIG. 33B is a cross-sectional view of the plan view shown in FIG. 33A taken along line X4-X4'.
  • FIG. 33C is a cross-sectional view of the plan view shown in FIG. 33A taken along line Y4-Y4'.
  • inter-pixel separation portion 16 has light-shielding film 17 and insulating film 18 arranged to sandwich light-shielding film 17 from both sides.
  • Light-shielding film 17 is made of, for example, copper (Cu), aluminum (Al), or tungsten (W).
  • Insulating film 18 is made of, for example, silicon oxide film or silicon nitride film. This allows light to be shielded between adjacent pixels, and prevents color mixing, etc.
  • the light-shielding film 17 and the insulating film 18 extend not only to the outer periphery of the pixel 10E but also from the outer periphery of the pixel 10E to the center of the pixel 10E, and are interposed between the photodiode PD and the charge storage unit MEM.
  • the light-shielding film 17 separates the photodiode PD from the charge storage unit MEM.
  • a plurality of pixels 10E may be arranged side by side in the X-axis direction and the Y-axis direction.
  • the shape of at least some of the plurality of pixels 10E in a planar view may be an inverted shape of the pixel 10E, a rotated shape of the pixel 10E, or a shape of the pixel 10E that is inverted and then rotated.
  • these pixels 10E may be arranged side by side in any combination. This allows for greater freedom in the layout of the pixels 10E in the imaging device 1E.
  • the control electrode MG is arranged so as not to impede the transfer of charges, and the charge transfer path is simplified.
  • the second electrode portion MG2 of the control electrode MG is arranged at the end of the charge storage unit MEM in the first transfer direction DT1, it is possible to efficiently increase the capacity of the charge storage unit MEM. This makes it possible to achieve both an increase in the capacity of the charge storage unit MEM and improved charge transfer characteristics.
  • a global shutter type imaging device has been described as an example of the photodetection device of the present disclosure.
  • the photodetection device of the present disclosure is not limited to a global shutter type imaging device.
  • the photodetection device of the present disclosure may be applied to, for example, an indirect ToF type distance measuring device.
  • FIG. 34 is a circuit diagram showing a configuration example of an indirect ToF distance measuring device 2 (an example of the "photodetection device" of the present disclosure) according to embodiment 7 of the present disclosure.
  • pixel 10F has a photodiode PD as a photoelectric conversion unit that converts light into electric charge, and a discharge transistor OFT.
  • pixel 10F has two each of a first transfer transistor TR1, a charge storage unit MEM, a control electrode MG, a second transfer transistor TR2, a floating diffusion region FD, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the charge generated in the photodiode PD is distributed by the first transfer transistors TR1-1 and Tr1-2.
  • the sources of the first transfer transistors TR1-1 and TR1-2 are electrically connected to the photodiode PD, and the drains of the first transfer transistors TR1-1 and TR1-2 are electrically connected to the charge storage units MEM-1 and MEM-2, respectively.
  • the first transfer transistors TR1-1 and TR1-2 become conductive in response to the voltage applied to their gates, and transfer the charge stored in the photodiode PD to the charge storage units MEM-1 and MEM-2, respectively.
  • the voltages applied to the gates of the first transfer transistors TR1-1 and TR1-2 are changed at different times to distribute the charge stored in the photodiode PD to one of the two charge storage units MEM-1 and MEM-2.
  • the sources of the second transfer transistors TR2-1 and TR2-2 are electrically connected to the charge storage units MEM-1 and MEM-2. Furthermore, the drains of the second transfer transistors TR2-1 and TR2-2 are electrically connected to the floating diffusion regions FD-1 and FD-2. Then, the second transfer transistors TR2-1 and TR2-2 become conductive in response to a voltage applied to their gates, and can transfer the charges stored in the charge storage units MEM-1 and MEM-2 to the floating diffusion regions FD-1 and FD-2. Note that in embodiment 6 of the present disclosure, since there are two charge storage units MEM-1 and MEM-2, it is also possible for the second transfer transistors TR2-1 and TR2-2 to share one floating diffusion region FD.
  • the floating diffusion regions FD-1, FD-2 are electrically connected to the gates of the amplification transistors AMP-1, AMP-2, which convert the charge into a voltage and output it as a signal. Furthermore, the sources of the amplification transistors AMP-1, AMP-2 are connected to the drains of the selection transistors SEL-1, SEL-2, which output the signal obtained by conversion to the signal lines VSL1, VSL2 in accordance with a selection signal. Furthermore, the drains of the amplification transistors AMP-1, AMP-2 are electrically connected to the power supply VDD.
  • the sources of the selection transistors SEL-1 and SEL-2 are electrically connected to the signal lines VSL1 and VSL2 that transmit the converted voltage as a signal, and are further electrically connected to the above-mentioned column processing unit 34 (see, for example, FIG. 1).
  • the gates of the selection transistors SEL-1 and SEL-2 are further electrically connected to a selection line (not shown) that selects the row to which the signal is output, and are further electrically connected to the above-mentioned vertical drive unit 33 (see, for example, FIG. 1).
  • the charges accumulated in the floating diffusion regions FD-1 and FD-2 are converted into voltages by the amplification transistors AMP-1 and AMP-2 under the control of the selection transistors SEL-1 and SEL-2, and are output to the signal lines VSL1 and VSL2.
  • the floating diffusion regions FD-1 and FD-2 are electrically connected to the sources of reset transistors RST-1 and RST-2 for resetting the accumulated charge.
  • the gates of the reset transistors RST-1 and RST-2 are electrically connected to a reset signal line (not shown), and are further electrically connected to the above-mentioned vertical drive unit 33.
  • the drains of the reset transistors RST-1 and RST-2 are electrically connected to a power supply VDD.
  • the reset transistors RST-1 and RST-2 become conductive in response to the voltage applied to their gates, and can reset (discharge to the power supply VDD) the charge accumulated in the floating diffusion regions FD-1 and FD-2.
  • FIG. 35A is a plan view showing an example of the configuration of a pixel 10F according to embodiment 7 of the present disclosure.
  • FIG. 35B is a cross-sectional view showing an example of the configuration of a pixel 10 according to embodiment 7 of the present disclosure.
  • FIG. 35B is a cross-sectional view taken along line X5-X5' of the plan view shown in FIG. 35A.
  • the first transfer transistors TR1-1 and TR1-2 are arranged symmetrically on either side of a virtual line (e.g., a virtual line parallel to the Y axis) passing through the center of pixel 10F.
  • the control electrodes MG-1 and MG-2, the charge storage units MEM-1 and MEM-2, the second transfer transistors TR2-1 and TR2-2, and the floating diffusion regions FD-1 and FD-2 are also arranged symmetrically on either side of a virtual line (e.g., a virtual line parallel to the Y axis) passing through the center of pixel 10F.
  • a buried insulating film 13 is provided on the outer periphery of pixel 10F.
  • the buried insulating film 13 is disposed on the opposite side of the first transfer gate TG1-1 across the control electrode MG-1.
  • the buried insulating film 13 is also disposed on the opposite side of the first transfer gate TG1-2 across the control electrode MG-2.
  • the buried insulating film 13-1 disposed adjacent to the first transfer gate TG1-1 and the buried insulating film 13-2 disposed adjacent to the first transfer gate TG1-2 are disposed symmetrically on either side of a virtual line (for example, a virtual line parallel to the Y-axis) that passes through the center of pixel 10F.
  • a virtual line for example, a virtual line parallel to the Y-axis
  • FIG. 36A is a plan view showing a pixel arrangement example 1 in a distance measuring device 2 according to embodiment 7 of the present disclosure.
  • FIG. 36B is a cross-sectional view showing a pixel arrangement example 1 in a distance measuring device 2 according to embodiment 7 of the present disclosure.
  • FIG. 36B is a cross-sectional view taken along line X5-X5' of the plan view shown in FIG. 36A.
  • the distance measuring device 2 has a plurality of pixels 10F arranged in a direction parallel to the surface 11a of the semiconductor substrate 11 (e.g., arranged in a line in the X-axis direction and the Y-axis direction, respectively).
  • the plurality of pixels 10F are arranged adjacent to one another.
  • FIG. 37 is a plan view showing pixel arrangement example 2 in a distance measuring device 2 according to embodiment 7 of the present disclosure.
  • the distance measuring device 2 may have a plurality of pixels 10F, 10F-2 arranged side by side in the X-axis direction and the Y-axis direction, respectively.
  • Pixel 10F is an example of a "first pixel” in the present disclosure
  • pixel 10F-2 is an example of a "second pixel” in the present disclosure.
  • pixel 10F-2 In a plan view from the Z-axis direction, pixel 10F-2 has a shape obtained by inverting pixel 10F upside down. Pixels 10F, 10F-2 are arranged alternately and adjacently in the X-axis direction and the Y-axis direction, respectively.
  • a plurality of pixels 10F may be arranged side by side in the X-axis direction and the Y-axis direction.
  • the shape of at least a portion of the plurality of pixels 10F in a planar view may be an inverted shape of the pixel 10F, a rotated shape of the pixel 10F, or a shape of the pixel 10F that is inverted and then rotated.
  • these pixels 10F may be arranged side by side in any combination. This allows for greater freedom in the layout of the pixels 10F in the distance measuring device 2.
  • the control electrode MG is arranged so as not to impede the transfer of charges, and the charge transfer path is simplified.
  • the second electrode portion MG2 of the control electrode MG is arranged at the end of the charge storage unit MEM in the first transfer direction DT1, it is possible to efficiently increase the capacity of the charge storage unit MEM. This makes it possible to achieve both an increase in the capacity of the charge storage unit MEM and improved charge transfer characteristics.
  • Fig. 38A is a plan view showing a configuration example of a pixel 10G according to embodiment 8 of the present disclosure.
  • Fig. 38B is a cross-sectional view showing a configuration example of a pixel 10G according to embodiment 8 of the present disclosure.
  • Fig. 38B is a cross-sectional view taken along line X6-X6' in the plan view shown in Fig. 38A.
  • the pixel 10G shown in Figures 38A and 38B differs from the pixel 10F shown in Figures 35A and 35B in that the emission transistor OFT is divided into two emission transistors OFT-1 and OFT-2, the emission region OFD is divided into two emission regions OFD-1 and OFD-2, and the second electrode portion MG2 is arranged in another region in addition to the side opposite the first transfer transistor TR1.
  • the emission transistors OFT-1 and OFT-2 are arranged symmetrically above and below with respect to a virtual line (e.g., a virtual line parallel to the X-axis) that passes through the center of the pixel 10G.
  • the emission regions OFD-1 and OFD-2 are arranged symmetrically above and below with respect to a virtual line (e.g., a virtual line parallel to the X-axis) that passes through the center of the pixel 10G.
  • the trench H1, the second electrode portion MG2, and the embedded insulating film 13 are arranged along the entire periphery of the charge storage portion MEM, except between the first transfer transistor TR1 and the charge storage portion MEM in the first transfer direction DT1, and between the charge storage portion MEM and the second transfer transistor TR2 in the second transfer direction DT2.
  • FIG. 39A is a plan view showing pixel arrangement example 1 in a distance measuring device 2A according to embodiment 8 of the present disclosure (an example of the "photodetector" of the present disclosure).
  • FIG. 39B is a cross-sectional view showing pixel arrangement example 1 in a distance measuring device 2A according to embodiment 8 of the present disclosure.
  • FIG. 39B is a cross-sectional view taken along line X6-X6' of the plan view shown in FIG. 39A.
  • the distance measuring device 2A has a plurality of pixels 10G arranged in a direction parallel to the surface 11a of the semiconductor substrate 11 (e.g., arranged in a line in the X-axis direction and the Y-axis direction, respectively).
  • the plurality of pixels 10G are arranged adjacent to one another.
  • FIG. 40 is a plan view showing pixel arrangement example 2 in a distance measuring device 2A according to embodiment 8 of the present disclosure.
  • the distance measuring device 2A may have a plurality of pixels 10G, 10G-2 arranged side by side in the X-axis direction and the Y-axis direction, respectively.
  • the pixel 10G is an example of a "first pixel” in the present disclosure
  • the pixel 10G-2 is an example of a "second pixel” in the present disclosure.
  • the shape of the pixel 10G-2 is a shape obtained by inverting the pixel 10G upside down.
  • the pixels 10G, 10G-2 are arranged alternately and adjacently in the X-axis direction and the Y-axis direction, respectively.
  • a plurality of pixels 10G may be arranged side by side in the X-axis direction and the Y-axis direction.
  • the shape of at least a portion of the plurality of pixels 10G in a planar view may be an inverted shape of the pixel 10G, a rotated shape of the pixel 10G, or a shape of the pixel 10G that is inverted and then rotated.
  • these pixels 10G may be arranged side by side in any combination. This allows for greater freedom in the layout of the pixels 10G in the distance measuring device 2.
  • the control electrode MG is arranged so as not to impede the transfer of charges, and the charge transfer path is simplified.
  • the second electrode portion MG2 of the control electrode MG is arranged at the end of the charge storage unit MEM in the first transfer direction DT1, it is possible to efficiently increase the capacity of the charge storage unit MEM. This makes it possible to achieve both an increase in the capacity of the charge storage unit MEM and improved charge transfer characteristics.
  • the gate insulating film 14 is shown extending not only between the control electrode MG and the charge storage unit MEM, but also between the sidewall SW and the surface 11a of the semiconductor substrate 11, and between the side surface of the trench H1 and the buried insulating film 13, and further extending onto the outer surface 11a of the sidewall SW.
  • the gate insulating film 14 does not have to be present between the sidewall SW and the surface 11a of the semiconductor substrate 11, or between the side surface of the trench H1 and the buried insulating film 13.
  • the gate insulating film 14 does not have to be present on the outer surface 11a of the sidewall SW.
  • FIG. 35B shows a mode in which the gate insulating film 14 is not present between the sidewall SW and the surface 11a of the semiconductor substrate 11, or between the side surface of the trench H1 and the buried insulating film 13, and is not present on the outer surface 11a of the sidewall SW.
  • the gate insulating film 14 may be present between the sidewall SW and the surface 11a of the semiconductor substrate 11, or between the side surface of the trench H1 and the buried insulating film 13, or may extend onto the outer surface 11a of the sidewall SW.
  • the present disclosure can also be configured as follows. (1) a photoelectric conversion unit provided in the semiconductor substrate and converting light into electric charges; a floating diffusion region provided in the semiconductor substrate, to which the charges generated in the photoelectric conversion unit are transferred; a charge accumulation section provided on the semiconductor substrate and disposed midway along a transfer path along which the charges are transferred from the photoelectric conversion section to the floating diffusion region; a first transfer transistor that is disposed in the transfer path between the photoelectric conversion unit and the charge accumulation unit and transfers the charges from the photoelectric conversion unit to the charge accumulation unit; a control electrode disposed adjacent to the charge storage portion and configured to control a potential of the charge storage portion; The control electrode is a first electrode portion provided on a first surface of the semiconductor substrate and arranged at a position overlapping with the charge accumulation portion in a thickness direction of the semiconductor substrate; a second electrode portion connected to the first electrode portion and embedded in the semiconductor substrate from the first surface to a depth direction of the semiconductor substrate, When the transfer direction of the charge from the first transfer transistor to the charge storage unit is defined as a
  • the control electrode has a plurality of corners in a plan view in a thickness direction of the semiconductor substrate,
  • the photodetector device according to any one of (1) to (3), wherein the second electrode portion is not arranged between the second transfer transistor and the charge accumulation portion in the second transfer direction.
  • the second electrode portion is The photodetection device described in (4), wherein the charge accumulation section is arranged along the entire periphery of the charge accumulation section, except between the first transfer transistor and the charge accumulation section in the first transfer direction, and between the charge accumulation section and the second transfer transistor in the second transfer direction.
  • the insulating film is a first insulating film provided between the first electrode portion and the charge storage portion; a second insulating film provided between the second electrode portion and the charge storage portion;
  • a trench provided in a depth direction from the first surface of the semiconductor substrate; a buried insulating film provided in the trench; the second electrode portion and the buried insulating film are disposed in the trench;
  • the photodetector according to any one of (1) to (7), wherein the buried insulating film is located on the opposite side of the charge storage section with the second electrode section interposed therebetween.
  • a plurality of pixels provided on the semiconductor substrate and arranged in a direction parallel to one surface of the semiconductor substrate; an inter-pixel isolating section that separates one pixel from the other pixel that are adjacent to each other among the plurality of pixels,
  • Each of the plurality of pixels is The photodetector according to any one of (1) to (7), comprising the photoelectric conversion unit, the floating diffusion region, the charge accumulation unit, the first transfer transistor, and the control electrode.
  • the plurality of pixels include A first pixel; a second pixel adjacent to the first pixel, When viewed from a thickness direction of the semiconductor substrate, The photodetection device according to claim 9, wherein the shape of the second pixel is an inverted shape of the first pixel, a rotated shape of the first pixel, or a shape of the first pixel that is inverted and then rotated.
  • Each of the plurality of pixels is a trench provided in a depth direction from the first surface of the semiconductor substrate; a buried insulating film provided in the trench; the second electrode portion and the buried insulating film are disposed in the trench;
  • (13) The photodetector device according to any one of claims 8, 11, and 12, wherein the charge accumulation portion is provided continuously from the first surface of the semiconductor substrate through the side surface of the trench to the bottom of the trench.
  • the buried insulating film has an end portion protruding upward from an opening end of the trench,
  • the photodetector according to any one of (8), (11) to (13), wherein an outer periphery of the first electrode portion is located on the end portion.
  • the second electrode portion is A third electrode portion;
  • the fourth electrode unit In a thickness direction of the semiconductor substrate, the fourth electrode unit is disposed at a position overlapping the photoelectric conversion unit, The light detection device according to (15), wherein the third electrode portion is disposed at a position not overlapping with the photoelectric conversion portion.

Landscapes

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Abstract

電荷蓄積部の容量増大と電荷の転送特性の向上とを両立させることが可能な光検出装置を提供する。光検出装置は、光電変換部から浮遊拡散領域へ電荷が転送される転送経路の途中に配置された電荷蓄積部と、光電変換部から電荷蓄積部へ電荷を転送する第１転送トランジスタと、電荷蓄積部と隣り合う位置に配置され、電荷蓄積部の電位を制御する制御電極と、を有する。制御電極は、半導体基板の第１面上に設けられ、半導体基板の厚さ方向において電荷蓄積部と重なる位置に配置された第１電極部と、第１電極部に接続し、半導体基板の第１面から半導体基板の深さ方向へ埋設された第２電極部と、を有する。第１転送トランジスタから電荷蓄積部への電荷の転送方向を第１転送方向とすると、第２電極部は、第１転送方向において電荷蓄積部を挟んで第１転送トランジスタの反対側に配置されている。

Description

光検出装置
　本開示は、光検出装置に関する。
　フォトダイオードから浮遊拡散領域への転送経路上に位置し、フォトダイオードで生じた電荷を一時的に蓄積する電荷蓄積部を有する受光素子が知られている（例えば、特許文献１参照）。特許文献１には、ＭＯＳ容量からなる電荷蓄積部が、半導体基板に設けられたトレンチに絶縁層を介して埋め込まれた縦型状の埋込電極部を有することが開示されている。
特開２０２１－９７２１５号公報
　電荷蓄積部の電位を制御する電極を縦型状などの立体構造にすると、電荷蓄積部の容量は増大するが、電荷の転送経路が複雑化するため、電荷の転送特性は劣化する傾向がある。電荷蓄積部の容量増大と、電荷の転送特性はトレードオフの関係にある。
　本開示はこのような事情に鑑みてなされたもので、電荷蓄積部の容量増大と電荷の転送特性の向上とを両立させることが可能な光検出装置を提供することを目的とする。
　本開示の一態様に係る光検出装置は、半導体基板内に設けられ、光を電荷に変換する光電変換部と、前記半導体基板に設けられ、前記光電変換部で生じた前記電荷が転送される浮遊拡散領域と、前記半導体基板に設けられ、前記光電変換部から前記浮遊拡散領域へ前記電荷が転送される転送経路の途中に配置された電荷蓄積部と、前記転送経路のうち前記光電変換部から前記電荷蓄積部との間に配置され、前記光電変換部から前記電荷蓄積部へ前記電荷を転送する第１転送トランジスタと、前記電荷蓄積部と隣り合う位置に配置され、前記電荷蓄積部の電位を制御する制御電極と、を有する。前記制御電極は、前記半導体基板の第１面上に設けられ、前記半導体基板の厚さ方向において前記電荷蓄積部と重なる位置に配置された第１電極部と、前記第１電極部に接続し、前記半導体基板の前記第１面から前記半導体基板の深さ方向へ埋設された第２電極部と、を有する。前記第１転送トランジスタから前記電荷蓄積部への前記電荷の転送方向を第１転送方向とすると、前記第２電極部は、前記第１転送方向において前記電荷蓄積部を挟んで前記第１転送トランジスタの反対側に配置されている。
　これによれば、第１電極部は、半導体基板の第１面上に配置されており、半導体基板の内部には配置されていない。また、第２電極部は、半導体基板の内部に配置されているが、その位置は電荷蓄積部の第１転送方向における突き当りの位置であり、電荷の転送経路ではない。制御電極は、電荷の転送を妨げないように制御電極が配置されているため、電荷の転送経路を単純化することができ、電荷の転送特性の向上が可能である。また、電荷蓄積部の第１転送方向における突き当りの位置は、第１転送方向に進む電荷が集まり易い位置である。この位置に第２電極部が配置されているため、電荷蓄積部への電荷蓄積が容易となり、電荷蓄積部の容量を効率良く増大させることが可能である。以上から、電荷蓄積部の容量増大と電荷の転送特性の向上とを両立させることができる。
図１は、本開示の実施形態１に係る撮像装置の構成例を示すブロック図である。 図２は、本開示の実施形態１に係る画素の構成例を示す回路図である。 図３Ａは、本開示の実施形態１に係る画素の構成例を示す平面図である。 図３Ｂは、本開示の実施形態１に係る画素の構成例を示す断面図である。 図３Ｃは、図３Ｂに示す制御電極とその周辺部を拡大して示す断面図である。 図４Ａは、本開示の実施形態１に係る撮像装置における画素の配置例１を示す平面図である。 図４Ｂは、図４Ａに示す平面図をＸ－Ｘ´線で切断した断面図である。 図５Ａは、本開示の実施形態１に係る撮像装置における画素の配置例２を示す平面図である。 図５Ｂは、図５Ａに示す平面図をＸ－Ｘ´線で切断した断面図である。 図６は、本開示の実施形態１に係る撮像装置における画素の配置例３を示す平面図である。 図７は、本開示の実施形態１に係る撮像装置における画素の配置例４を示す平面図である。 図８は、本開示の実施形態１の変形例１に係る制御電極とその周辺部を示す断面図である。 図９は、本開示の実施形態１の変形例２に係る制御電極とその周辺部を示す断面図である。 図１０Ａは、本開示の実施形態２に係る撮像装置の画素の構成例を示す平面図である。 図１０Ｂは、本開示の実施形態１に係る画素の構成例を示す断面図である。 図１１は、本開示の実施形態２に係る撮像装置における画素の配置例１を示す平面図である。 図１２は、本開示の実施形態２に係る撮像装置における画素の配置例２を示す平面図である。 図１３は、本開示の実施形態２に係る撮像装置における画素の配置例３を示す平面図である。 図１４は、本開示の実施形態２に係る撮像装置における画素の配置例４を示す平面図である。 図１５は、本開示の実施形態２の変形例１に係る制御電極とその周辺部を示す断面図である。 図１６は、本開示の実施形態２の変形例２に係る制御電極とその周辺部を示す断面図である。 図１７は、本開示の実施形態２の変形例３に係る制御電極とその周辺部を示す断面図である。 図１８は、本開示の実施形態２の変形例４に係る制御電極とその周辺部を示す断面図である。 図１９は、本開示の実施形態２の変形例５に係る画素の構成例を示す平面図である。 図２０は、本開示の実施形態３に係る撮像装置の画素の構成例を示す平面図である。 図２１は、本開示の実施形態３に係る撮像装置における画素の配置例１を示す平面図である。 図２２は、本開示の実施形態３に係る撮像装置における画素の配置例２を示す平面図である。 図２３Ａは、本開示の実施形態４に係る撮像装置の画素の構成例を示す平面図である。 図２３Ｂは、本開示の実施形態４に係る画素の構成例を示す断面図である。 図２４Ａは、本開示の実施形態４に係る撮像装置における画素の配置例１を示す平面図である。 図２４Ｂは、図２４Ａに示す平面図をＸ２－Ｘ２´線で切断した断面図である。 図２５Ａは、本開示の実施形態４に係る撮像装置における画素の配置例２を示す平面図である。 図２５Ｂは、図２５Ａに示す平面図をＸ２－Ｘ２´線で切断した断面図である。 図２６は、本開示の実施形態４に係る撮像装置における画素の配置例３を示す平面図である。 図２７は、本開示の実施形態４に係る撮像装置における画素の配置例４を示す平面図である。 図２８Ａは、本開示の実施形態５に係る撮像装置の画素の構成例を示す平面図である。 図２８Ｂは、本開示の実施形態５に係る画素の構成例を示す断面図である。 図２９は、本開示の実施形態５に係る撮像装置における画素の配置例１を示す平面図である。 図３０は、本開示の実施形態５に係る撮像装置における画素の配置例２を示す平面図である。 図３１は、本開示の実施形態５に係る撮像装置における画素の配置例３を示す平面図である。 図３２は、本開示の実施形態５に係る撮像装置における画素の配置例４を示す平面図である。 図３３Ａは、本開示の実施形態６に係る撮像装置の画素の構成例を示す平面図である。 図３３Ｂは、本開示の実施形態６に係る画素の構成例を示す断面図である。 図３３Ｃは、本開示の実施形態６に係る画素の構成例を示す断面図である。 図３４は、本開示の実施形態７に係る間接ＴｏＦ方式の測距装置の構成例を示す回路図である。 図３５Ａは、本開示の実施形態７に係る画素の構成例を示す平面図である。 図３５Ｂは、図３５Ａに示す平面図をＸ５－Ｘ５´線で切断した断面図である。 図３６Ａは、本開示の実施形態７に係る測距装置における画素の配置例１を示す平面図である。 図３６Ｂは、本開示の実施形態７に係る測距装置における画素の配置例１を示す断面図である。 図３７は、本開示の実施形態７に係る測距装置における画素の配置例２を示す平面図である。 図３８Ａは、本開示の実施形態８に係る画素の構成例を示す平面図である。 図３８Ｂは、本開示の実施形態８に係る画素の構成例を示す断面図である。 図３９Ａは、本開示の実施形態８に係る測距装置における画素の配置例１を示す平面図である。 図３９Ｂは、本開示の実施形態８に係る測距装置における画素の配置例１を示す断面図である。 図４０は、本開示の実施形態８に係る測距装置における画素の配置例２を示す平面図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、後述の半導体基板１１の表面１１ａに平行な方向である。Ｚ軸方向は、半導体基板１１の厚さ方向であり、半導体基板１１の表面１１ａの法線方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
　また、以下の説明において、「平面視」とは、例えば、後述の半導体基板１１の厚さ方向（例えば、Ｚ軸方向）から見ることを意味する。
　以下、本開示の実施形態について、図面を参照しながら詳細に説明する。
＜実施形態１＞
（撮像装置の全体構成例）
　図１は、本開示の実施形態１に係る撮像装置１（本開示の「光検出装置」の一例）の構成例を示すブロック図である。図１において、撮像装置１は、例えば裏面照射型のＣＭＯＳイメージセンサであり、画素アレイ部３２、垂直駆動部３３、カラム処理部３４、水平駆動部３５、出力部３６及び駆動制御部３７を備えて構成される。
　画素アレイ部３２は、アレイ状に配置された複数の画素１０を有する。画素１０は、画素１０の行数に応じた複数の水平信号線４２を介して垂直駆動部３３に接続され、画素１０の列数に応じた複数の垂直信号線４３を介してカラム処理部３４に接続されている。すなわち、画素アレイ部３２が有する複数の画素１０は、水平信号線４２および垂直信号線４３が交差する点にそれぞれ配置されている。
　垂直駆動部３３は、画素アレイ部３２が有する複数の画素１０の行ごとに、それぞれの画素１０を駆動するための駆動信号（転送信号、選択信号、リセット信号、排出信号など）を、水平信号線４２を介して順次供給する。
　カラム処理部３４は、垂直信号線４３を介して、それぞれの画素１０から出力される画素信号に対してＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理を施すことで画素信号の信号レベルを抽出し、画素１０の受光量に応じた画素データを取得する。
　水平駆動部３５は、画素アレイ部３２が有する複数の画素１０の列ごとに、それぞれの画素１０から取得された画素データをカラム処理部３４から出力させるための駆動信号を、カラム処理部３４に順次供給する。
　出力部３６には、水平駆動部３５の駆動信号に従ったタイミングでカラム処理部３４から画素データが供給される。出力部３６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
　駆動制御部３７は、撮像装置１の内部の各ブロックの駆動を制御する。例えば、駆動制御部３７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
　図２は、本開示の実施形態１に係る画素１０の構成例を示す回路図である。図２に示すように、画素１０は、フォトダイオードＰＤ、第１転送トランジスタＴＲ１、第２転送トランジスタＴＲ２、電荷蓄積部ＭＥＭ、制御電極ＭＧ、浮遊拡散領域（フローティングディフュージョン）ＦＤ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴ、排出トランジスタＯＦＴ、排出領域ＯＦＤを備えて構成される。なお、フォトダイオードＰＤが本開示の「光電変換部」の一例となる。
　フォトダイオードＰＤは、画素１０に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。
　第１転送トランジスタＴＲ１は、垂直駆動部３３から供給される転送信号に従って駆動する。第１転送トランジスタＴＲ１がオンになると、フォトダイオードＰＤに蓄積されている電荷が電荷蓄積部ＭＥＭに転送される。
　第２転送トランジスタＴＲ２は、垂直駆動部３３から供給される転送信号に従って駆動する。第２転送トランジスタＴＲ２がオンになると、電荷蓄積部ＭＥＭに蓄積されている電荷が浮遊拡散領域ＦＤに転送される。
　電荷蓄積部ＭＥＭは、第１転送トランジスタＴＲ１を介してフォトダイオードＰＤから転送される電荷を一時的に蓄積する。電荷蓄積部ＭＥＭは、例えばＭＯＳキャパシタである。
　制御電極ＭＧは、垂直駆動部３３から供給される転送信号に従って、電荷蓄積部ＭＥＭの電位を制御する。制御電極ＭＧは、例えばＭＯＳキャパシタのゲート電極である。制御電極ＭＧに供給される転送信号（電圧）により、電荷蓄積部ＭＥＭの電位が制御され、電荷蓄積部ＭＥＭの容量が制御される。
　浮遊拡散領域ＦＤは、第２転送トランジスタＴＲ２と増幅トランジスタＡＭＰのゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域である。浮遊拡散領域ＦＤは、第２転送トランジスタＴＲ２を介して電荷蓄積部ＭＥＭから転送される電荷を蓄積する。
　増幅トランジスタＡＭＰは、図示しない電源ＶＤＤに接続されており、浮遊拡散領域ＦＤに蓄積されている電荷に応じたレベルの画素信号を出力する。
　選択トランジスタＳＥＬは、垂直駆動部３３から供給される選択信号に従って駆動する。選択トランジスタＳＥＬがオンになると、増幅トランジスタＡＭＰから出力される画素信号が選択トランジスタＳＥＬを介して垂直信号線４３に読み出し可能な状態となる。
　リセットトランジスタＲＳＴは、垂直駆動部３３から供給されるリセット信号に従って駆動する。リセットトランジスタＲＳＴがオンになると、浮遊拡散領域ＦＤに蓄積されている電荷が、リセットトランジスタＲＳＴを介して電源ＶＤＤに排出され、浮遊拡散領域ＦＤがリセットされる。
　排出トランジスタＯＦＴは、垂直駆動部３３から供給される排出信号に従って駆動する。排出トランジスタＯＦＴがオンになると、フォトダイオードＰＤに蓄積されている不要電荷が、排出トランジスタＯＦＴを介して排出領域ＯＦＤに排出され、フォトダイオードＰＤがリセットされる。排出領域ＯＦＤは電源ＶＤＤに接続されている。
　次に、画素１０の動作について説明する。まず、露光開始前に、Ｈｉｇｈレベルの排出信号が排出トランジスタＯＦＴに供給されることにより排出トランジスタＯＦＴがオンされる。これにより、フォトダイオードＰＤに蓄積されている電荷が排出領域ＯＦＤを介して電源ＶＤＤに排出され、全ての画素１０のフォトダイオードＰＤがリセットされる。フォトダイオードＰＤのリセット後、排出トランジスタＯＦＴが、Ｌｏｗレベルの排出信号によりオフされると、画素アレイ部３２の全ての画素１０で露光が開始される。
　このように構成された画素１０を有する撮像装置１では、グローバルシャッタ方式が採用され、全ての画素１０に対して同時に、フォトダイオードＰＤから電荷蓄積部ＭＥＭに電荷を転送することができ、全ての画素１０の露光タイミングを同一にすることができる。これにより、画像に歪みが発生することを回避することができる。
（画素の構成例）
　図３Ａは、本開示の実施形態１に係る画素１０の構成例を示す平面図である。図３Ａは、半導体基板１１の表面１１ａ（本開示の「第１面」の一例）の上方から画素１０を見た場合の図である。
　図３Ａに示す半導体基板１１の導電型は、例えばＰ型である。図３Ａに示すように、画素１０の中央部の領域と、中央部から右側の領域の半導体基板１１内には、Ｎ型半導体領域１２が形成されている。Ｎ型半導体領域１２は、フォトダイオードＰＤの一部を構成する。
　フォトダイオードＰＤの周囲に、排出領域ＯＦＤ、制御電極ＭＧ、第２転送トランジスタＴＲ２、浮遊拡散領域ＦＤ、画素トランジスタＰＴｒが配置されている。
　排出領域ＯＦＤと浮遊拡散領域ＦＤはそれぞれ、Ｎ型半導体領域１２よりもＮ型の不純物濃度が高いＮ＋型半導体領域で構成されている。
　画素トランジスタＰＴｒは、図２に示した選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、の少なくとも１つ以上である。図３Ａでは、例えば、これら３つのトランジスタ（選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ）を１つの画素トランジスタＰＴｒで模式的に示している。
　フォトダイオードＰＤ、排出領域ＯＦＤ、制御電極ＭＧ、第２転送トランジスタＴＲ２、浮遊拡散領域ＦＤ及び画素トランジスタＰＴｒの各素子又は各領域は、Ｐ型の半導体基板１１（すなわち、Ｐ型領域）によって、互いに分離されている。
　半導体基板１１の厚さ方向（例えば、Ｚ軸方向において）、制御電極ＭＧと重なる位置に電荷蓄積部ＭＥＭが配置されている。すなわち、制御電極ＭＧ下に絶縁膜を介して電荷蓄積部ＭＥＭが配置されている。
　Ｚ軸方向からの平面視で、第１転送トランジスタＴＲ１のゲート電極（以下、「第１転送ゲート」ともいう）ＴＧ１は、例えばフォトダイオードＰＤの外周部と重なる位置に配置されている。例えば、第１転送トランジスタＴＲ１は、Ｎ型のＭＯＳトランジスタである。第１転送トランジスタＴＲ１のソース領域は、フォトダイオードＰＤのＮ型半導体領域１２である。第１転送トランジスタＴＲ１のドレイン領域は、電荷蓄積部ＭＥＭを構成しているＮ型半導体領域である。第１転送ゲートＴＧ１は、ゲート絶縁膜を介してＰ型の半導体基板１１と隣り合う位置に配置されている。
　このような配置により、第１転送トランジスタＴＲ１は、フォトダイオードＰＤで生じた電荷を電荷蓄積部ＭＥＭに転送することが可能となっている。なお、第１転送トランジスタＴＲ１から電荷蓄積部ＭＥＭへの電荷の転送方向を第１転送方向ＤＴ１とすると、図３Ａに示す画素１０において第１転送方向ＤＴ１は、例えばＸ軸方向となる。第１転送方向ＤＴ１は、例えば、第１転送トランジスタＴＲ１と電荷蓄積部ＭＥＭとが最短距離で向かい合う方向でもある。
　Ｚ軸方向からの平面視で、第２転送トランジスタＴＲ２のゲート電極（以下、「第２転送ゲート」ともいう）ＴＧ２は、例えばフォトダイオードＰＤの外側であって、制御電極ＭＧと浮遊拡散領域ＦＤとの間に配置されている。例えば、第２転送トランジスタＴＲ２は、Ｎ型のＭＯＳトランジスタである。第２転送トランジスタＴＲ２のソース領域は、電荷蓄積部ＭＥＭを構成しているＮ型半導体領域である。第２転送トランジスタＴＲ２のドレイン領域は、Ｎ＋型の浮遊拡散領域ＦＤである。第２転送ゲートＴＧ２は、ゲート絶縁膜を介してＰ型の半導体基板１１と隣り合う位置に配置されている。
　このような配置により、第２転送トランジスタＴＲ２は、電荷蓄積部ＭＥＭからフォトダイオードＰＤへ電荷を転送することが可能となっている。なお、第２転送トランジスタＴＲ２から浮遊拡散領域ＦＤへの電荷の転送方向を第２転送方向ＤＴ２とすると、図３Ａに示す画素１０において第２転送方向ＤＴ２は、例えばＹ軸方向となる。第２転送方向ＤＴ２は、例えば、電荷蓄積部ＭＥＭと第２転送トランジスタＴＲ２とが最短距離で向かい合う方向でもある。
　Ｚ軸方向からの平面視で、排出トランジスタＯＦＴのゲート電極（以下、「排出ゲート」ともいう）ＯＦＧは、例えばフォトダイオードＰＤの外周部と重なる位置に配置されている。例えば、排出トランジスタＯＦＴは、Ｎ型のＭＯＳトランジスタである。排出トランジスタＯＦＴのソース領域は、フォトダイオードＰＤのＮ型半導体領域１２である。排出トランジスタＯＦＴのドレイン領域は、Ｎ＋型の排出領域ＯＦＤである。排出ゲートＯＦＧは、ゲート絶縁膜を介してＰ型の半導体基板１１と隣り合う位置に配置されている。このような配置により、排出トランジスタＯＦＴは、フォトダイオードＰＤで生じた電荷を排出領域ＯＦＤに排出することが可能となっている。
　図３Ａに示すように、画素１０の外周部には埋込絶縁膜１３が設けられている。Ｚ軸方向からの平面視で、埋込絶縁膜１３は、制御電極ＭＧを挟んで第１転送ゲートＴＧ１の反対側に配置されている。埋込絶縁膜１３は、例えば、シリコン酸化膜若しくはシリコン窒化膜、又は、シリコン酸化膜とシリコン窒化膜とを積層した膜である。
　図３Ｂは、本開示の実施形態１に係る画素１０の構成例を示す断面図である。図３Ｂは、図３Ａに示す平面図をＸ－Ｘ´線で切断した断面図である。図３Ｃは、図３Ｂに示す制御電極ＭＧとその周辺部を拡大して示す断面図である。図３Ｂ及び図３Ｃに示すように、半導体基板１１には、表面１１ａから深さ方向（表面１１ａから裏面１１ｂに向かう方向であり、例えばＺ軸方向）にトレンチＨ１が設けられている。トレンチＨ１内に埋込絶縁膜１３が配置されている。
　図３Ｃに示すように、制御電極ＭＧは、第１電極部ＭＧ１と、第１電極部ＭＧ１に接続された第２電極部ＭＧ２とを有する。第１電極部ＭＧ１は、半導体基板１１の表面１１ａ上に設けられている。第２電極部ＭＧ２は、半導体基板１１の表面１１ａから半導体基板１１の深さ方向（例えば、Ｚ軸方向）へ埋設されている。例えば、第２電極部ＭＧ２はトレンチＨ１内に配置されている。第１電極部ＭＧ１は、半導体基板１１の表面１１ａに平行に設けられていることから、平面部と呼んでもよい。第２電極部ＭＧ２は、半導体基板１１の表面１１ａと交差する方向（例えば、垂直方向）に設けられていることから、垂直部と呼んでもよい。
　制御電極ＭＧと半導体基板１１との間には絶縁膜１４が設けられている。第２電極部ＭＧ２は絶縁膜１４を介してトレンチＨ１内に配置されている。
　第２電極部ＭＧ２は、絶縁膜１４を介して電荷蓄積部ＭＥＭと隣り合う面（図３Ｂ、図３Ｃでは、右側の面）と、その反対側の面（図３Ｂ、図３Ｃでは、左側の面）とを有する。第２電極部ＭＧ２の右側の面は、画素１０の中央部を向く面である。第２電極部ＭＧ２の左側の面は、画素１０の外周を向く面である。埋込絶縁膜１３は、第２電極部ＭＧ２の左側の面とトレンチＨ１の側面との間に配置されている。埋込絶縁膜１３は、トレンチＨ１内に配置されており、第２電極部ＭＧ２を挟んで電荷蓄積部ＭＥＭの反対側に位置する。
　なお、本開示の実施形態１及び後述の他の実施形態において、第２電極部ＭＧ２は埋込絶縁膜１３と隣接する部分のみに設けられている。制御電極ＭＧにおいて、埋込絶縁膜１３と隣接していない部分は、第２電極部ＭＧ２は設けられておらず、第１電極部ＭＧ１のみとなっている。
　埋込絶縁膜１３は、トレンチＨ１の開口端から上方へ突出した端部１３１を有する。この端部１３１上に第１電極部ＭＧ１の外周部が位置する。これにより、第１電極部ＭＧ１の外周部と半導体基板１１の表面１１ａとの間の距離を広げることができるので、第１電極部ＭＧ１の外周部に電界が集中することを抑制することができる。
　電荷蓄積部ＭＥＭは、Ｎ型の半導体領域で構成されている。電荷蓄積部ＭＥＭは、絶縁膜１４を介して制御電極ＭＧと隣り合っている。例えば、電荷蓄積部ＭＥＭは、絶縁膜を介して第１電極部ＭＧ１と隣り合う領域に設けられている。また、電荷蓄積部ＭＥＭは、絶縁膜１４を介して第２電極部ＭＧ２と隣り合う領域にも設けられている。電荷蓄積部ＭＥＭは、第１電極部ＭＧ１及び第２電極部ＭＧ２に沿って、半導体基板１１の表面１１ａからトレンチＨ１の底部まで連続して設けられている。すなわち、電荷蓄積部ＭＥＭは、半導体基板１１の表面１１ａからトレンチＨ１の側面を通りトレンチＨ１の底部まで連続して設けられている。
　なお、図３Ｂ、図３Ｃに示すように、第１転送ゲートＴＧ１及び制御電極ＭＧの各側面には、絶縁膜で構成されるサイドウォールＳＷが設けられていてもよい。図示しないが、第２転送ゲートＴＧ２の側面にも、絶縁膜で構成されるサイドウォールが設けられていてもよい。
　図４Ａは、本開示の実施形態１に係る撮像装置１における画素の配置例１を示す平面図である。図４Ｂは、図４Ａに示す平面図をＸ－Ｘ´線で切断した断面図である。図４Ａ及び図４Ｂに示すように、撮像装置１は、半導体基板１１の表面１１ａに平行な方向に並んで配置された（例えば、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された）複数の画素１０を有する。複数の画素１０は、互いに隣接して配置されている。
　図５Ａは、本開示の実施形態１に係る撮像装置１における画素の配置例２を示す平面図である。図５Ｂは、図５Ａに示す平面図をＸ－Ｘ´線で切断した断面図である。図５Ａ及び図５Ｂに示すように、撮像装置１は、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０、１０－１を有してもよい。画素１０は本開示の「第１画素」の一例であり、画素１０－１は本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０－１の形状は、画素１０を左右反転させた形状である。画素１０、１０－１は、Ｘ軸方向及びＹ軸方向にそれぞれ交互に、かつ隣接して配置されている。
　図６は、本開示の実施形態１に係る撮像装置１における画素の配置例３を示す平面図である。図６に示すように、撮像装置１は、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０、１０－２を有してもよい。画素１０は本開示の「第１画素」の一例であり、画素１０－２は本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０－２の形状は、画素１０を上下反転させた形状（すなわち、左右反転させて、さらに１８０°回転させた形状）である。画素１０、１０－２は、Ｘ軸方向及びＹ軸方向にそれぞれ交互に、かつ隣接して配置されている。
　図７は、本開示の実施形態１に係る撮像装置１における画素の配置例４を示す平面図である。図７に示すように、撮像装置１は、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０、１０－１、１０－２、１０－３を有してもよい。画素１０は本開示の「第１画素」の一例である。画素１０－１、１０－２、１０－３は、それぞれが本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０－３の形状は、画素１０を１８０°回転させた形状である。
　画素１０、１０－１、１０－２、１０－３は、Ｘ軸方向及びＹ軸方向にそれぞれ任意の順で交互に配置されていてもよい。また、画素１０、１０－１、１０－２、１０－３は、任意の組み合わせで互いに隣接して配置されていてもよい。例えば、図７に示す画素１０、１０－１、１０－２、１０－３を一組のユニットとし、このユニットがＸ軸方向及びＹ軸方向にそれぞれ繰り返し配置されていてもよい。このユニットが互いに隣接して配置されていてもよい。
　上記の配置例１から４に示されるように、本開示の実施形態１では、画素１０を平面視で反転させた形状としてもよいし、回転させた形状としてもよいし、反転させて回転させた形状としてもよい。また、これらの画素１０を任意の組み合わせで並べて配置してもよい。これにより、撮像装置１における画素１０のレイアウトの自由度を高めることができる。
（実施形態１の効果）
　以上説明したように、本開示の実施形態１に係る撮像装置１は、半導体基板１１内に設けられ、光を電荷に変換するフォトダイオードＰＤと、半導体基板１１に設けられ、フォトダイオードＰＤで生じた電荷が転送される浮遊拡散領域ＦＤと、半導体基板１１に設けられ、フォトダイオードＰＤから浮遊拡散領域ＦＤへ電荷が転送される転送経路の途中に配置された電荷蓄積部ＭＥＭと、電荷の転送経路のうちフォトダイオードＰＤから電荷蓄積部ＭＥＭとの間に配置され、フォトダイオードＰＤから電荷蓄積部ＭＥＭへ電荷を転送する第１転送トランジスタＴＲ１と、電荷蓄積部ＭＥＭと隣り合う位置に配置され、電荷蓄積部ＭＥＭの電位を制御する制御電極ＭＧと、を有する。
　制御電極ＭＧは、半導体基板１１の表面１１ａ上に設けられ、半導体基板１１の厚さ方向において電荷蓄積部ＭＥＭと重なる位置に配置された第１電極部ＭＧ１と、第１電極部ＭＧ１に接続し、半導体基板１１の表面１１ａから半導体基板１１の深さ方向へ埋設された第２電極部ＭＧ２と、を有する。
　第１転送トランジスタＴＲ１から電荷蓄積部ＭＥＭへの電荷の転送方向を第１転送方向ＤＴ１とすると、第２電極部ＭＧ２は、第１転送方向ＤＴ１において電荷蓄積部ＭＥＭを挟んで第１転送トランジスタＴＲ１の反対側に配置されている。例えば、第２電極部ＭＧ２は、第１転送方向ＤＴ１において電荷蓄積部ＭＥＭを挟んで第１転送トランジスタＴＲ１の反対側にのみ、配置されている。
　これによれば、第１電極部ＭＧ１は、半導体基板１１の表面１１ａ上に配置されており、半導体基板１１の内部には配置されていない。また、第２電極部ＭＧ２は、半導体基板１１の内部に配置されているが、その位置は電荷蓄積部ＭＥＭの第１転送方向ＤＴ１における突き当りの位置であり、電荷の転送経路ではない。制御電極ＭＧは、電荷の転送を妨げないように配置されているため、電荷の転送経路を単純化することができ、電荷の転送特性（例えば、転送効率）の向上が可能である。
　また、電荷蓄積部ＭＥＭの第１転送方向ＤＴ１における突き当りの位置は、第１転送方向ＤＴ１に進む電荷が集まり易い位置である。この位置に第２電極部ＭＧ２が配置されているため、電荷蓄積部ＭＥＭへの電荷蓄積が容易となり、電荷蓄積部ＭＥＭの容量を効率良く増大させることが可能である。
　以上から、撮像装置１は、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。
　また、第２電極部ＭＧ２は、第１転送方向ＤＴ１における第１転送トランジスタＴＲ１と電荷蓄積部ＭＥＭとの間には配置されていない。これにより、第２電極部ＭＧ２は、第１転送トランジスタＴＲ１から電荷蓄積部ＭＥＭへの電荷の転送を妨げないようにすることができる。
　第２電極部ＭＧ２は、第２転送方向ＤＴ２における電荷蓄積部ＭＥＭと第２転送トランジスタＴＲ２との間には配置されていない。これにより、第２電極部ＭＧ２は、第１転送トランジスタＴＲ１から電荷蓄積部ＭＥＭへの電荷の転送を妨げないようにすることができる。
　また、撮像装置１は、半導体基板１１の表面１１ａから深さ方向に設けられたトレンチＨ１と、トレンチＨ１内に設けられた埋込絶縁膜１３と、を有する。第２電極部ＭＧ２及び埋込絶縁膜１３はトレンチＨ１内に配置されている。第２電極部ＭＧ２を挟んで電荷蓄積部ＭＥＭの反対側に埋込絶縁膜１３が位置する。これによれば、埋込絶縁膜１３は、第２電極部ＭＧ２を挟んで電荷蓄積部ＭＥＭの反対側（すなわち、第２電極部ＭＧ２の外側）に不要な電界や、不要な電荷蓄積領域、意図しないチャネルが形成されることを防ぐことができる。これにより、暗電流等のノイズ発生を抑制することができる。
（実施形態１の変形例）
　制御電極ＭＧと電荷蓄積部ＭＥＭとの間に配置される絶縁膜１４は、部分的に膜厚が異なっていてもよい。
（１）変形例１
　図８は、本開示の実施形態１の変形例１に係る制御電極ＭＧとその周辺部を示す断面図である。図８に示すように、制御電極ＭＧと半導体基板１１との間に配置される絶縁膜１４は、第１絶縁膜１４１と、第２絶縁膜１４２とを有してもよい。第１絶縁膜１４１は、第１電極部ＭＧ１と電荷蓄積部ＭＥＭとの間に設けられている。第２絶縁膜１４２は、第２電極部ＭＧ２と電荷蓄積部ＭＥＭとの間に設けられている。
　例えば、第１絶縁膜１４１と第２絶縁膜１４２は、互いに同一組成を有する。一例を挙げると、第１絶縁膜１４１と第２絶縁膜１４２は、それぞれシリコン酸化膜で構成されている。また、第１絶縁膜１４１と第２絶縁膜１４２は、互いに異なる膜厚を有する。一例を挙げると、第１絶縁膜１４１の膜厚は第２絶縁膜１４２の膜厚よりも薄い。
　これによれば、例えば、トレンチＨ１の底部に位置する第２電極部ＭＧ２の角部には、電界が集中し易いが、この角部を含む領域に厚膜の第２絶縁膜１４２を設けることにより、電界集中を抑制することができる。これにより、電界集中が原因で暗電流等のノイズが発生することを抑制することができる。
　一方、半導体基板１１の表面１１ａは、上記の角部よりも電界が集中し難い。この電界が集中し難い表面１１ａに薄膜の第１絶縁膜１４１を設けることにより、第１絶縁膜１４１下の電荷蓄積部ＭＥＭに電荷をより多く蓄積することが可能となる。暗電流等のノイズ発生を抑制しつつ、電荷蓄積部ＭＥＭの容量をさらに増大することが可能である。
（２）変形例２
　図９は、本開示の実施形態１の変形例２に係る制御電極ＭＧとその周辺部を示す断面図である。図９に示すように、制御電極ＭＧと半導体基板１１との間に配置される絶縁膜１４は、第１絶縁膜１４１、第３絶縁膜１４３及び第４絶縁膜１４４とを有してもよい。第１絶縁膜１４１は、第１電極部ＭＧ１と電荷蓄積部ＭＥＭとの間と、第２電極部ＭＧ２と電荷蓄積部ＭＥＭとの間とにそれぞれ設けられている。第３絶縁膜１４３は、第１電極部ＭＧ１と第２電極部ＭＧ２とが接続する領域の角部（すなわち、トレンチＨ１の開口端の角部）と電荷蓄積部ＭＥＭとの間に設けられている。第４絶縁膜１４４は、トレンチＨ１の底部から、トレンチＨ１の側面と埋込絶縁膜１３との間を通って、半導体基板１１の表面１１ａまで設けられている。
　例えば、第１絶縁膜１４１、第３絶縁膜１４３及び第４絶縁膜１４４は、互いに同一組成を有する。一例を挙げると、第１絶縁膜１４１、第３絶縁膜１４３及び第４絶縁膜１４４は、それぞれシリコン酸化膜で構成されている。
　また、第１絶縁膜１４１と、第３絶縁膜１４３は互いに異なる膜厚を有する。例えば、第３絶縁膜１４３の膜厚は、第１絶縁膜１４１の膜厚よりも厚い。厚膜の第３絶縁膜１４３によって、トレンチＨ１の開口端の角部での電界集中を抑制することができ、暗電流等のノイズ発生を抑制することができる。薄膜の第１絶縁膜１４１によって、電荷蓄積部ＭＥＭの容量をさらに増大することが可能である。
　さらに、第１絶縁膜１４１と、第４絶縁膜１４４は互いに異なる膜厚を有する。例えば、第４絶縁膜１４４の膜厚は、第１絶縁膜１４１の膜厚はよりも厚い。厚膜の第４絶縁膜１４４によって、トレンチＨ１の底部の角部での電界集中を抑制することができ、暗電流等のノイズ発生を抑制することができる。
＜実施形態２＞
　上記の実施形態１では、第２電極部ＭＧ２を、第１転送方向ＤＴ１において電荷蓄積部ＭＥＭを挟んで第１転送トランジスタＴＲ１の反対側のみに配置することを説明した。しかしながら、本開示の実施形態において、第２電極部ＭＧ２の配置はこれに限定されない。第２電極部ＭＧ２は、上記第１転送トランジスタＴＲ１の反対側に加えて、他の領域にも配置してもよい。
　図１０Ａは、本開示の実施形態２に係る撮像装置１Ａの画素１０Ａの構成例を示す平面図である。図１０Ｂは、本開示の実施形態１に係る画素１０Ａの構成例を示す断面図である。図１０Ｂは、図１０Ａに示す平面図をＸ１－Ｘ１´線で切断した断面図である。なお、図１０Ａに示す平面図には、Ｘ－Ｘ´線と、Ｘ１－Ｘ１´線とが記載されている。図１０Ａに示す平面図をＸ－Ｘ´線で切断した断面図とその拡大図は、図３Ｂ、図３Ｃの各図と同じであるため、その図示は省略する。
　図１０Ａ及び図１０Ｂに示す画素１０Ａにおいて、図３Ａから図３Ｃに示した画素１０との違いは、トレンチＨ１、第２電極部ＭＧ２及び埋込絶縁膜１３の配置である。それ以外の構成は同じであるため、その説明は省略する。
　図１０Ａ及び図１０Ｂに示す画素１０Ａでは、第１転送方向ＤＴ１における第１転送トランジスタＴＲ１と電荷蓄積部ＭＥＭとの間、及び、第２転送方向ＤＴ２における電荷蓄積部ＭＥＭと第２転送トランジスタＴＲ２との間を除いて、トレンチＨ１、第２電極部ＭＧ２及び埋込絶縁膜１３は、電荷蓄積部ＭＥＭの周縁の全域に沿って配置されている。
　例えば、図１０Ｂに示す断面では、電荷蓄積部ＭＥＭの両側にトレンチＨ１が設けられている。トレンチＨ１内に第２電極部ＭＧ２と埋込絶縁膜１３とが配置されている。トレンチＨ１内において、埋込絶縁膜１３は第２電極部ＭＧ２を挟んで電荷蓄積部ＭＥＭの反対側に配置されている。
　実施形態２においても、実施形態１と同様に、複数の画素１０Ａを並べて配置することができる。
　図１１は、本開示の実施形態２に係る撮像装置１Ａ（本開示の「光検出装置」の一例）における画素の配置例１を示す平面図である。図１１に示すように、撮像装置１Ａは、半導体基板１１の表面１１ａに平行な方向に並んで配置された（例えば、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された）複数の画素１０Ａを有する。複数の画素１０Ａは、互いに隣接して配置されている。
　図１２は、本開示の実施形態２に係る撮像装置１Ａにおける画素の配置例２を示す平面図である。図１２に示すように、撮像装置１Ａは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ａ、１０Ａ－１を有してもよい。画素１０Ａは本開示の「第１画素」の一例であり、画素１０Ａ－１は本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０Ａ－１の形状は、画素１０Ａを左右反転させた形状である。画素１０Ａ、１０Ａ－１は、Ｘ軸方向及びＹ軸方向にそれぞれ交互に、かつ隣接して配置されている。
　図１３は、本開示の実施形態２に係る撮像装置１Ａにおける画素の配置例３を示す平面図である。図１３に示すように、撮像装置１Ａは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ａ、１０Ａ－２を有してもよい。画素１０Ａは本開示の「第１画素」の一例であり、画素１０Ａ－２は本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０Ａ－２の形状は、画素１０Ａを上下反転させた形状である。画素１０Ａ、１０Ａ－２は、Ｘ軸方向及びＹ軸方向にそれぞれ交互に、かつ隣接して配置されている。
　図１４は、本開示の実施形態２に係る撮像装置１Ａにおける画素の配置例４を示す平面図である。図１４に示すように、撮像装置１Ａは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ａ、１０Ａ－１、１０Ａ－２、１０Ａ－３を有してもよい。画素１０Ａは本開示の「第１画素」の一例である。画素１０Ａ－１、１０Ａ－２、１０Ａ－３は、それぞれが本開示の「第２画素」の一例である。
　Ｚ軸方向からの平面視で、画素１０Ａ－３の形状は、画素１０Ａを１８０°回転させた形状である。
　画素１０Ａ、１０Ａ－１、１０Ａ－２、１０Ａ－３は、Ｘ軸方向及びＹ軸方向にそれぞれ任意の順で交互に配置されていてもよい。また、画素１０Ａ、１０Ａ－１、１０Ａ－２、１０Ａ－３は、任意の組み合わせで互いに隣接して配置されていてもよい。例えば、図１４に示す画素１０Ａ、１０Ａ－１、１０Ａ－２、１０Ａ－３を一組のユニットとし、このユニットがＸ軸方向及びＹ軸方向にそれぞれ繰り返し配置されていてもよい。このユニットが互いに隣接して配置されていてもよい。
　上記の配置例１から４に示されるように、本開示の実施形態２では、画素１０Ａを平面視で反転させた形状としてもよいし、回転させた形状としてもよいし、反転させて回転させた形状としてもよい。また、これらの画素１０Ａを任意の組み合わせで並べて配置してもよい。これにより、撮像装置１Ａにおける画素１０Ａのレイアウトの自由度を高めることができる。
　本開示の実施形態２に係る撮像装置１Ａにおいても、実施形態１に係る撮像装置１と同様に、制御電極ＭＧは電荷の転送を妨げないように配置されており、電荷の転送経路が単純化されている。また、制御電極ＭＧの第２電極部ＭＧ２は、電荷蓄積部ＭＥＭの第１転送方向ＤＴ１における突き当りの位置に配置されているため、電荷蓄積部ＭＥＭの容量を効率良く増大させることが可能である。これにより、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。
　また、制御電極ＭＧの第２電極部ＭＧ２は、第１転送方向ＤＴ１における第１転送トランジスタＴＲ１と電荷蓄積部ＭＥＭとの間と、第２転送方向ＤＴ２における電荷蓄積部ＭＥＭと第２転送トランジスタＴＲ２との間とを除いて、電荷蓄積部ＭＥＭの周縁の全域に沿って配置されている。これにより、第２電極部ＭＧ２と電荷蓄積部ＭＥＭとの対向面積が増えるので、電荷蓄積部ＭＥＭの容量をさらに増大させることが可能である。
（実施形態２の変形例）
（１）変形例１
　図１５は、本開示の実施形態２の変形例１に係る制御電極ＭＧとその周辺部を示す断面図である。図１５に示す断面図において、図１０Ｂに示した断面図との違いは、トレンチＨ１の表面１１ａからの深さを深くし、第２電極部ＭＧ２の深さ方向（例えば、Ｚ軸方向）への長さを長くした点にある。
　図１５に示すように、電荷蓄積部ＭＥＭは、第２電極部ＭＧ２によって両側から挟まれている。この変形例１では、第１電極部ＭＧ１の幅方向（例えば、Ｘ軸方向）の長さをＷとし、第２電極部ＭＧ２の表面１１ａから深さ方向（例えば、Ｚ軸方向）への長さをＬとすると、Ｗ＜Ｌとなっている。すなわち、制御電極ＭＧは、平面部である第１電極部ＭＧ１よりも、掘込部である第２電極部ＭＧ２の方が長くなっている。
　これにより、制御電極ＭＧの平面視による面積の増大を抑えつつ（すなわち、電荷蓄積部ＭＥＭの平面視による面積の増大を抑えつつ）、電荷蓄積部ＭＥＭの容量を増大させることが可能となる。これにより、画素を微細化できる可能性がある。
（２）変形例２
　図１６は、本開示の実施形態２の変形例２に係る制御電極ＭＧとその周辺部を示す断面図である。図１６に示すように、第２電極部ＭＧ２は、制御電極ＭＧの一方の側に位置する第３電極部ＭＧ２１と、制御電極ＭＧの一方の側に位置する第４電極部ＭＧ２２とを有する。例えば、第３電極部ＭＧ２１は画素の外周に近い側に位置し、第４電極部ＭＧ２２は画素の中央に近い側に位置する。この変形例２では、第３電極部ＭＧ２１の表面１１ａから深さ方向（例えば、Ｚ軸方向）への長さＬ１と、第３電極部ＭＧ２１の表面１１ａから深さ方向（例えば、Ｚ軸方向）への長さＬ２とが異なる。例えば、Ｌ１＞Ｌ２となっている。
　第３電極部ＭＧ２１の直下近傍までフォトダイオードＰＤを広げて配置することができる。例えば、半導体基板１１の厚さ方向（例えば、Ｚ軸方向）において、第４電極部ＭＧ２２はフォトダイオードＰＤと重なる位置に配置され、第３電極部ＭＧ２１はフォトダイオードＰＤと重ならない位置に配置されている。これにより、フォトダイオードＰＤの面積増加が可能となるため、飽和電荷量（Ｑｓ）を増大させることが可能である。
（３）変形例３
　実施形態２においても、実施形態１の変形例１と同様の構成を採ることができる。図１７は、本開示の実施形態２の変形例３に係る制御電極ＭＧとその周辺部を示す断面図である。図１７に示すように、この変形例３においても、第１絶縁膜１４１と第２絶縁膜１４２は、互いに同一組成を有する。例えば、第１絶縁膜１４１と第２絶縁膜１４２は、それぞれシリコン酸化膜で構成されている。また、第１絶縁膜１４１と第２絶縁膜１４２は、互いに異なる膜厚を有する。例えば、第１絶縁膜１４１の膜厚は第２絶縁膜１４２の膜厚よりも薄い。これにより、角部での電界集中を抑制し、暗電流等のノイズ発生を抑制しつつ、電荷蓄積部ＭＥＭの容量をさらに増大することが可能である。
（４）変形例４
　実施形態２においても、実施形態１の変形例２と同様の構成を採ることができる。図１８は、本開示の実施形態２の変形例４に係る制御電極ＭＧとその周辺部を示す断面図である。図１８に示すように、この変形例４においても、第１絶縁膜１４１、第３絶縁膜１４３及び第４絶縁膜１４４は、互いに同一組成を有する。例えば、第１絶縁膜１４１、第３絶縁膜１４３及び第４絶縁膜１４４は、それぞれシリコン酸化膜で構成されている。
　第１絶縁膜１４１と、第３絶縁膜１４３は互いに異なる膜厚を有する。例えば、トレンチＨ１の開口端の角部近傍に配置された第３絶縁膜１４３の膜厚は、第１絶縁膜１４１の膜厚よりも厚い。また、第１絶縁膜１４１と、第４絶縁膜１４４は互いに異なる膜厚を有する。例えば、トレンチＨ１の側面と埋込絶縁膜１３との間に配置された第４絶縁膜１４４の膜厚は、第１絶縁膜１４１の膜厚はよりも厚い。これにより、角部での電界集中を抑制し、暗電流等のノイズ発生を抑制しつつ、電荷蓄積部ＭＥＭの容量をさらに増大することが可能である。
（５）変形例５
　図１９は、本開示の実施形態２の変形例５に係る画素１０ＡＡの構成例を示す平面図である。図１９に示す画素１０ＡＡにおいて、図１０Ａに示した画素１０Ａとの違いは、Ｚ軸方向からの平面視で、制御電極ＭＧが有する複数の角部ＭＧ－Ｃの少なくとも一つ以上が、複数の鈍角又は曲線で構成されるように面取りされている点である。図１９では、制御電極ＭＧが有する４つの角部ＭＧ－Ｃのうち、３つの角部が面取りされている。３つの角部の各々は、２つの鈍角（例えば、内角が１３５℃）で構成されるように面取りされている。
　図１９に示す平面図をＸ－Ｘ´線で切断した断面図とその拡大図は、図３Ｂ、図３Ｃの各図と同じである。この変形例５においても、上記の実施形態２と同様に、複数の画素１０ＡＡをＸ軸方向及びＹ軸方向に並べて配置してよい。複数の画素１０ＡＡの少なくとも一部について、平面視による形状が、画素１０ＡＡを反転させた形状、画素１０ＡＡを回転させた形状、又は、画素１０ＡＡを反転させて、さらに回転させた形状であってもよい。また、これらの画素１０ＡＡを任意の組み合わせで並べて配置してもよい。これにより、撮像装置１Ａにおける画素１０Ｆのレイアウトの自由度を高めることができる。
　この変形例５は、上記の実施形態２と同様の効果を奏する。また、制御電極ＭＧの角部ＭＧ－Ｃが面取りされているので、角部ＭＧ－Ｃでの電界集中を抑制することができる。これにより、暗電流等のノイズ発生をさらに抑制することが可能である。
＜実施形態３＞
　上記の実施形態１、２では、Ｚ軸方向からの平面視で、制御電極ＭＧの形状が矩形、または角部ＭＧ－Ｃが面取りされた矩形である場合を示した。しかしながら、本開示の実施形態において、制御電極ＭＧの平面視による形状は矩形に限定されない。例えば、制御電極ＭＧの平面視による形状はＬ字型であってもよい。Ｌ字型の角部の少なくとも一部が面取りされていてもよい。
　図２０は、本開示の実施形態３に係る撮像装置１Ｂの画素１０Ｂの構成例を示す平面図である。図２０に示す画素１０Ｂにおいて、図３Ａから図３Ｃに示した画素１０との違いは、Ｚ軸方向からの平面視で、制御電極ＭＧの形状がＬ字型である点である。また、このＬ字型の外周に沿って埋込絶縁膜１３が設けられている点である。それ以外の構成は同じであるため、その説明は省略する。なお、図２０に示す平面図をＹ－Ｙ´線で切断した断面図とその拡大図は、図３Ｂ、図３Ｃの各図と同じである。
　図２０に示すように、画素１０Ｂが有する制御電極ＭＧの平面視による形状はＬ字型である。制御電極ＭＧは、平面視で、Ｘ軸方向に延設された第１部位ＭＧＡと、Ｙ軸方向に延設された第２部位ＭＧＢとを有する。第１部位ＭＧＡのＸ軸方向における一方の端部に、第２部位ＭＧＢのＹ軸方向における一方の端部が接続して、Ｌ字型を構成している。
　制御電極ＭＧの周縁のうち、画素１０Ｂの中央に近い側の周縁を内周とし、画素１０Ｂの中央から遠い側を外周とすると、第２電極部ＭＧ２は、制御電極ＭＧの外周に沿って設けられている。これにより、第２電極部ＭＧ２は、少なくとも、第１転送方向ＤＴ１において電荷蓄積部ＭＥＭを挟んで第１転送トランジスタＴＲ１の反対側に配置されている。また、第２電極部ＭＧ２と同様に、埋込絶縁膜１３も、制御電極ＭＧの外周に沿って設けられている。
　制御電極ＭＧの平面視による形状がＬ字型であるため、その下方に位置する電荷蓄積部ＭＥＭもＬ字型となり、電荷の転送経路もＬ字型となる。制御電極ＭＧの平面視による形状が直線型の場合と比べて、画素１０Ｂ内で制御電極ＭＧの長さを長くすることが容易である。制御電極ＭＧの下方に位置する電荷蓄積部ＭＥＭの容量を増大させることが容易である。
　また、図２０に示すように、制御電極ＭＧの角部ＭＧ－Ｃの少なくとも一部が、平面視で面取りされている。例えば、Ｌ字型を有する制御電極ＭＧにおいて、Ｘ軸方向に延設された第１部位ＭＧＡとＹ軸方向に延設された第２部位ＭＧＢとの接続部の角部ＭＧ－Ｃが、面取りされている。これにより、角部ＭＧ－Ｃでの電界集中を抑制することができ、暗電流等のノイズ発生をさらに抑制することが可能である。
　実施形態３においても、実施形態１、２と同様に、複数の画素１０Ｂを並べて配置することができる。複数の画素１０Ｂの少なくとも一部の形状を、画素１０Ｂを反転させた形状、画素１０Ｂを回転させた形状、又は、画素１０Ｂを反転させて、さらに回転させた形状としてもよい。以下、配置例１、２を示す。
　図２１は、本開示の実施形態３に係る撮像装置１Ｂ（本開示の「光検出装置」の一例）における画素の配置例１を示す平面図である。図２１に示すように、撮像装置１Ｂは、半導体基板１１の表面１１ａに平行な方向に並んで配置された（例えば、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された）複数の画素１０Ｂを有する。複数の画素１０Ｂは、互いに隣接して配置されている。
　図２２は、本開示の実施形態３に係る撮像装置１Ｂにおける画素の配置例２を示す平面図である。図２２に示すように、撮像装置１Ｂは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ｂ、１０Ｂ－１、１０Ｂ－２、１０Ｂ－３を有してもよい。画素１０Ｂは本開示の「第１画素」の一例である。画素１０Ｂ－１、１０Ｂ－２、１０Ｂ－３は、それぞれが本開示の「第２画素」の一例である。
　Ｚ軸方向からの平面視で、画素１０Ｂ－１の形状は、画素１０Ｂを左右反転させた形状である。画素１０Ｂ－２の形状は、画素１０Ｂを上下反転させた形状である。画素１０Ｂ－３の形状は、画素１０Ｂを１８０°回転させた形状である。
　画素１０Ｂ、１０Ｂ－１、１０Ｂ－２、１０Ｂ－３は、Ｘ軸方向及びＹ軸方向にそれぞれ任意の順で交互に配置されていてもよい。また、画素１０Ｂ、１０Ｂ－１、１０Ｂ－２、１０Ｂ－３は、任意の組み合わせで互いに隣接して配置されていてもよい。例えば、図２２に示す画素１０Ｂ、１０Ｂ－１、１０Ｂ－２、１０Ｂ－３を一組のユニットとし、このユニットがＸ軸方向及びＹ軸方向にそれぞれ繰り返し配置されていてもよい。このユニットが互いに隣接して配置されていてもよい。
　上記の配置例１、２に示されるように、本開示の実施形態３では、画素１０Ｂを平面視で反転させた形状としてもよいし、回転させた形状としてもよいし、反転させて回転させた形状としてもよい。また、これらの画素１０Ｂを任意の組み合わせで並べて配置してもよい。これにより、撮像装置１Ｂにおける画素１０Ｂのレイアウトの自由度を高めることができる。
　本開示の実施形態３に係る撮像装置１Ｂにおいても、実施形態１に係る撮像装置１と同様に、制御電極ＭＧは電荷の転送を妨げないように配置されており、電荷の転送経路が単純化されている。また、制御電極ＭＧの第２電極部ＭＧ２は、電荷蓄積部ＭＥＭの第１転送方向ＤＴ１における突き当りの位置に配置されているため、電荷蓄積部ＭＥＭの容量を効率良く増大させることが可能である。これにより、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。
　また、制御電極ＭＧの平面視による形状がＬ字型であるため、電荷の転送方向における制御電極ＭＧの長さ（すなわち、電荷蓄積部ＭＥＭの長さ）を長くすることが容易である。これにより、電荷蓄積部ＭＥＭにより多くの電荷を蓄積することができるので、画素の信号出力を増大させることが可能である。
（実施形態３の変形例）
（１）変形例１
　上記の実施形態３では、第２電極部ＭＧ２が、制御電極ＭＧの外周に沿って設けられていることを説明した。しかしながら、本開示の実施形態３はこれに限定されない。例えば、Ｙ軸方向に延設された第２部位ＭＧＢは、第１電極部ＭＧ１のみで構成されていてもよい。Ｘ軸方向に延設された第１部位ＭＧＡの外周にのみ、第２電極部ＭＧ２が配置されていてもよい。さらに、第１部位ＭＧＡの外周のうち、第１転送方向ＤＴ１において電荷蓄積部ＭＥＭを挟んで第１転送トランジスタＴＲ１の反対側に位置する領域にのみ、第２電極部ＭＧ２が配置されていてもよい。
　このような構成であっても、電荷の転送を妨げないにように第２電極部ＭＧ２が配置されることによって、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。
（２）変形例２
　上記の実施形態３では、制御電極ＭＧの角部ＭＧ－Ｃの少なくとも一部が、平面視で面取りされていることを説明した。しかしながら、本開示の実施形態３はこれに限定されない。制御電極ＭＧの角部ＭＧ－Ｃは面取りされていなくてもよい。このような構成であって、電荷の転送を妨げないにように第２電極部ＭＧ２が配置されることによって、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。
＜実施形態４＞
　本開示の実施形態では、隣り合う画素間に画素間分離部を配置してもよい。画素間分離部は、半導体基板１１を貫通する貫通分離部でもよいし、半導体基板１１の表面１１ａ側（または、裏面１１ｂ側）から半導体基板１１の厚さ方向の途中位置まで設けられた非貫通分離部であってもよい。また、第２電極部ＭＧ２に沿って配置される埋込絶縁膜１３の少なくとも一部が、画素間分離部で兼用されていてもよい。
　図２３Ａは、本開示の実施形態４に係る撮像装置１Ｃ（本開示の「光検出装置」の一例）の画素１０Ｃの構成例を示す平面図である。図２３Ｂは、本開示の実施形態４に係る画素１０Ｃの構成例を示す断面図である。図２３Ｂは、図２３Ａに示す平面図をＸ２－Ｘ２´線で切断した断面図である。
　図２３Ａ及び図２３Ｂに示す画素１０Ｃにおいて、図３Ａから図３Ｃに示した画素１０との違いは、画素１０Ｃの外周部に画素間分離部１６が配置されている点と、第２電極部ＭＧ２に沿って配置される埋込絶縁膜１３の一部が画素間分離部１６で兼用されている点である。それ以外の構成は同じであるため、その説明は省略する。
　図２３Ａ及び図２３Ｂに示すように、撮像装置１Ｃは、画素間分離部１６を有する。画素間分離部１６は、例えば、シリコン酸化膜又はシリコン窒化膜等の絶縁膜で構成されている。画素間分離部１６は、画素１０Ｃの外周部に配置されており、隣り合う一方の画素１０Ｃと他方の画素１０Ｃとの間を電気的に分離している。
　画素１０Ｃでは、画素間分離部１６が、第２電極部ＭＧ２に沿って配置される埋込絶縁膜１３の一部を兼ねている。すなわち、埋込絶縁膜１３の一部が画素間分離部１６で置き換えられている。
　複数の画素１０Ｃの各々が、フォトダイオードＰＤと、第１転送トランジスタＴＲ１、電荷蓄積部ＭＥＭ、制御電極ＭＧ、第２転送トランジスタＴＲ２、浮遊拡散領域ＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬを有する。実施形態４においても、上記の実施形態１から３と同様に、画素１０Ｃの配置について、複数の配置例を採ることができる。
　図２４Ａは、本開示の実施形態４に係る撮像装置１Ｃにおける画素の配置例１を示す平面図である。図２４Ｂは、図２４Ａに示す平面図をＸ２－Ｘ２´線で切断した断面図である。図２４Ａ及び図２４Ｂに示すように、撮像装置１Ｃは、半導体基板１１の表面１１ａに平行な方向に並んで配置された（例えば、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された）複数の画素１０Ｃを有する。複数の画素１０Ｃは、互いに隣接して配置されている。
　図２５Ａは、本開示の実施形態４に係る撮像装置１Ｃにおける画素の配置例２を示す平面図である。図２５Ｂは、図２５Ａに示す平面図をＸ２－Ｘ２´線で切断した断面図である。図２５Ａ及び図２５Ｂに示すように、撮像装置１Ｃは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ｃ、１０Ｃ－１を有してもよい。画素１０Ｃは本開示の「第１画素」の一例であり、画素１０Ｃ－１は本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０Ｃ－１の形状は、画素１０Ｃを左右反転させた形状である。画素１０Ｃ、１０Ｃ－１は、Ｘ軸方向及びＹ軸方向にそれぞれ交互に、かつ隣接して配置されている。
　図２６は、本開示の実施形態４に係る撮像装置１Ｃにおける画素の配置例３を示す平面図である。図２６に示すように、撮像装置１Ｃは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ｃ、１０Ｃ－２を有してもよい。画素１０Ｃは本開示の「第１画素」の一例であり、画素１０Ｃ－２は本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０Ｃ－２の形状は、画素１０Ｃを上下反転させた形状である。画素１０Ｃ、１０Ｃ－２は、Ｘ軸方向及びＹ軸方向にそれぞれ交互に、かつ隣接して配置されている。
　図２７は、本開示の実施形態４に係る撮像装置１Ｃにおける画素の配置例４を示す平面図である。図２７に示すように、撮像装置１Ｃは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ｃ、１０Ｃ－１、１０Ｃ－２、１０Ｃ－３を有してもよい。画素１０Ｃは本開示の「第１画素」の一例である。画素１０Ｃ－１、１０Ｃ－２、１０Ｃ－３は、それぞれが本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０Ｃ－３の形状は、画素１０Ｃを１８０°回転させた形状である。
　画素１０Ｃ、１０Ｃ－１、１０Ｃ－２、１０Ｃ－３は、Ｘ軸方向及びＹ軸方向にそれぞれ任意の順で交互に配置されていてもよい。また、画素１０Ｃ、１０Ｃ－１、１０Ｃ－２、１０Ｃ－３は、任意の組み合わせで互いに隣接して配置されていてもよい。例えば、図２７に示す画素１０Ｃ、１０Ｃ－１、１０Ｃ－２、１０Ｃ－３を一組のユニットとし、このユニットがＸ軸方向及びＹ軸方向にそれぞれ繰り返し配置されていてもよい。このユニットが互いに隣接して配置されていてもよい。
　上記の配置例１から４に示されるように、本開示の実施形態４では、画素１０Ｃを平面視で反転させた形状としてもよいし、回転させた形状としてもよいし、反転させて回転させた形状としてもよい。また、これらの画素１０Ｃを任意の組み合わせで並べて配置してもよい。これにより、撮像装置１Ｃにおける画素１０Ｃのレイアウトの自由度を高めることができる。
　本開示の実施形態４に係る撮像装置１Ｃにおいても、実施形態１に係る撮像装置１と同様に、制御電極ＭＧは電荷の転送を妨げないように配置されており、電荷の転送経路が単純化されている。また、制御電極ＭＧの第２電極部ＭＧ２は、電荷蓄積部ＭＥＭの第１転送方向ＤＴ１における突き当りの位置に配置されているため、電荷蓄積部ＭＥＭの容量を効率良く増大させることが可能である。これにより、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。また、埋込絶縁膜１３の少なくとも一部が、画素間分離部１６で兼用されるため、兼用した分だけ埋込絶縁膜１３の面積を低減することが可能である。これにより、画素１０Ｃのさらなる微細化、低面積化が可能である。
＜実施形態５＞
　上記の実施形態４では、本開示の「埋込酸化膜」の一部が画素間分離部１６で兼用されることを説明した。しかしながら、本開示の実施形態では、本開示の「埋込酸化膜」の一部ではなく、「埋込酸化膜」の全てが画素間分離部１６で兼用されていてもよい。
　図２８Ａは、本開示の実施形態５に係る撮像装置１Ｃの画素１０Ｄの構成例を示す平面図である。図２８Ｂは、本開示の実施形態５に係る画素１０Ｄの構成例を示す断面図である。図２８Ｂは、図２８Ａに示す平面図をＸ３－Ｘ３´線で切断した断面図である。
　図２８Ａ及び図２８Ｂに示す画素１０Ｄにおいて、図２５Ａ及び図２５Ｂに示した画素１０Ｃとの違いは、本開示の「埋込酸化膜」の全てが画素間分離部１６で兼用されている点と、制御電極ＭＧが画素間分離部１６に沿って長く形成され、かつ第２電極部ＭＧ２が深く形成されている点と、制御電極ＭＧの平面視による幅（図２５Ａでは、Ｘ軸方向の幅）が部分的に異なっている点である。それ以外の構成は同じであるため、その説明は省略する。
　図２８Ａ及び図２８Ｂに示すように、画素１０Ｄでは、図２８Ａ及び図２８Ｂ等に示した埋込絶縁膜１３はない。第２電極部ＭＧ２は画素間分離部１６に沿って配置されており、画素間分離部１６が本開示の「埋込酸化膜」の一例となる。このような構成であっても、電荷の転送を妨げないにように第２電極部ＭＧ２が配置されることによって、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。また、埋込絶縁膜１３の全てが画素間分離部１６で兼用されるため、画素１０Ｃのさらなる微細化、低面積化が可能である。
　また、図２８Ａに示すように、制御電極ＭＧが画素間分離部１６に沿って長く形成されている。図２８Ｂに示すように、制御電極ＭＧの第２電極部ＭＧ２は、半導体基板１１の表面１１ａから深さ方向（例えば、Ｚ軸方向）へ長く形成されている。例えば、第２電極部ＭＧ２の表面１１ａから深さ方向への長さをＬとし、トレンチゲート構造を有する第１転送ゲートＴＧ１の表面１１ａからの深さ方向への長さをＬＴＧとすると、ＬはＬＴＧよりも長い（Ｌ＞ＬＴＧ）。
　これによれば、制御電極ＭＧの平面部である第１電極部ＭＧ１の面積を低減しつつ、電荷蓄積部ＭＥＭの容量を画素間分離部１６に沿って増やすことができるので、画素１０Ｄの微細化に有利である。
　また、制御電極ＭＧにおいて、第２転送トランジスタＴＲ２と向かい合う部分の幅Ｗ１（図２８Ａでは、Ｘ軸方向の幅）は、他の部分の幅Ｗ２よりも大きい（Ｗ１＞Ｗ２）。これにより、第２転送トランジスタＴＲ２による、電荷蓄積部ＭＥＭから浮遊拡散領域ＦＤへの電荷の転送効率を向上することが可能である。
　実施形態５においても、上記の実施形態１から４と同様に、画素１０Ｄの配置について、複数の配置例を採ることができる。
　図２９は、本開示の実施形態５に係る撮像装置１Ｄ（本開示の「光検出装置」の一例）における画素の配置例１を示す平面図である。図２９に示すように、撮像装置１Ｄは、半導体基板１１の表面１１ａに平行な方向に並んで配置された（例えば、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された）複数の画素１０Ｄを有する。複数の画素１０Ｄは、互いに隣接して配置されている。
　図３０は、本開示の実施形態５に係る撮像装置１Ｄにおける画素の配置例２を示す平面図である。図３０に示すように、撮像装置１Ｄは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ｄ、１０Ｄ－１を有してもよい。画素１０Ｄは本開示の「第１画素」の一例であり、画素１０Ｄ－１は本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０Ｄ－１の形状は、画素１０Ｄを左右反転させた形状である。画素１０Ｄ、１０Ｄ－１は、Ｘ軸方向及びＹ軸方向にそれぞれ交互に、かつ隣接して配置されている。
　図３１は、本開示の実施形態５に係る撮像装置１Ｄにおける画素の配置例３を示す平面図である。図３１に示すように、撮像装置１Ｄは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ｄ、１０Ｄ－２を有してもよい。画素１０Ｄは本開示の「第１画素」の一例であり、画素１０Ｄ－２は本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０Ｄ－２の形状は、画素１０Ｄを上下反転させた形状である。画素１０Ｄ、１０Ｄ－２は、Ｘ軸方向及びＹ軸方向にそれぞれ交互に、かつ隣接して配置されている。
　図３２は、本開示の実施形態５に係る撮像装置１Ｄにおける画素の配置例４を示す平面図である。図３２に示すように、撮像装置１Ｄは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ｄ、１０Ｄ－１、１０Ｄ－２、１０Ｄ－３を有してもよい。画素１０Ｄは本開示の「第１画素」の一例である。画素１０Ｄ－１、１０Ｄ－２、１０Ｄ－３は、それぞれが本開示の「第２画素」の一例である。
　Ｚ軸方向からの平面視で、画素１０Ｄ－３の形状は、画素１０Ｄを１８０°回転させた形状である。
　画素１０Ｄ、１０Ｄ－１、１０Ｄ－２、１０Ｄ－３は、Ｘ軸方向及びＹ軸方向にそれぞれ任意の順で交互に配置されていてもよい。また、画素１０Ｄ、１０Ｄ－１、１０Ｄ－２、１０Ｄ－３は、任意の組み合わせで互いに隣接して配置されていてもよい。例えば、図３２に示す画素１０Ｄ、１０Ｄ－１、１０Ｄ－２、１０Ｄ－３を一組のユニットとし、このユニットがＸ軸方向及びＹ軸方向にそれぞれ繰り返し配置されていてもよい。このユニットが互いに隣接して配置されていてもよい。
　上記の配置例１から４に示されるように、本開示の実施形態５では、画素１０Ｄを平面視で反転させた形状としてもよいし、回転させた形状としてもよいし、反転させて回転させた形状としてもよい。また、これらの画素１０Ｄを任意の組み合わせで並べて配置してもよい。これにより、撮像装置１Ｄにおける画素１０Ｄのレイアウトの自由度を高めることができる。
　本開示の実施形態５に係る撮像装置１Ｄにおいても、実施形態１に係る撮像装置１と同様に、制御電極ＭＧは電荷の転送を妨げないように配置されており、電荷の転送経路が単純化されている。また、制御電極ＭＧの第２電極部ＭＧ２は、電荷蓄積部ＭＥＭの第１転送方向ＤＴ１における突き当りの位置に配置されているため、電荷蓄積部ＭＥＭの容量を効率良く増大させることが可能である。これにより、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。また、埋込絶縁膜１３の全てが画素間分離部１６で兼用されるため、画素１０Ｃのさらなる微細化、低面積化が可能である。
＜実施形態６＞
　本開示の実施形態では、フォトダイオードＰＤと電荷蓄積部ＭＥＭとの間に遮光膜が設けられていてもよい。
　図３３Ａは、本開示の実施形態６に係る撮像装置１Ｅ（本開示の「光検出装置」の一例）の画素１０Ｅの構成例を示す平面図である。図３３Ｂ及び図３３Ｃは、本開示の実施形態６に係る画素１０Ｅの構成例を示す断面図である。図３３Ｂは、図３３Ａに示す平面図をＸ４－Ｘ４´線で切断した断面図である。図３３Ｃは、図３３Ａに示す平面図をＹ４－Ｙ４´線で切断した断面図である。
　図３３Ａから図３３Ｃに示すように、画素１０Ｅにおいて、画素間分離部１６は、遮光膜１７と、遮光膜１７の両側から挟むように設けられた絶縁膜１８とを有する。遮光膜１７は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、又はタングステン（Ｗ）で構成されている。絶縁膜１８は、例えばシリコン酸化膜、又は、シリコン窒化膜で構成されている。これにより、隣接する画素間を遮光することができ、混色の発生等を防ぐことができる。
　また、遮光膜１７と絶縁膜１８は、画素１０Ｅの外周部だけでなく、画素１０Ｅの外周部から画素１０Ｅの中央部まで延設されており、フォトダイオードＰＤと電荷蓄積部ＭＥＭとの間に介在している。例えば、フォトダイオードＰＤと電荷蓄積部ＭＥＭとの間は、遮光膜１７で仕切られている。
　これにより、半導体基板１１の裏面１１ｂからフォトダイオードＰＤに入射した光は、遮光膜１７で遮光される。半導体基板１１の裏面１１ｂに入射した光が、フォトダイオードＰＤを透過して、電荷蓄積部ＭＥＭへ入射することを防ぐことができ、電荷蓄積部ＭＥＭで光電変換が生じることを防ぐことができる。
　本開示の実施形態６においても、上記の実施形態１から５と同様に、複数の画素１０ＥをＸ軸方向及びＹ軸方向に並べて配置してよい。複数の画素１０Ｅの少なくとも一部について、平面視による形状が、画素１０Ｅを反転させた形状、画素１０Ｅを回転させた形状、又は、画素１０Ｅを反転させて、さらに回転させた形状であってもよい。また、これらの画素１０Ｅを任意の組み合わせで並べて配置してもよい。これにより、撮像装置１Ｅにおける画素１０Ｅのレイアウトの自由度を高めることができる。
　本開示の実施形態６に係る撮像装置１Ｅにおいても、実施形態１に係る撮像装置１と同様に、制御電極ＭＧは電荷の転送を妨げないように配置されており、電荷の転送経路が単純化されている。また、制御電極ＭＧの第２電極部ＭＧ２は、電荷蓄積部ＭＥＭの第１転送方向ＤＴ１における突き当りの位置に配置されているため、電荷蓄積部ＭＥＭの容量を効率良く増大させることが可能である。これにより、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。
＜実施形態７＞
　上記の実施形態１から６では、本開示の光検出装置の一例として、グローバルシャッタ方式の撮像装置を説明した。しかしながら、本開示の光検出装置は、グローバルシャッタ方式の撮像装置に限定されない。本開示の光検出装置は、例えば間接ＴｏＦ方式の測距装置に適用してもよい。
　図３４は、本開示の実施形態７に係る間接ＴｏＦ方式の測距装置２（本開示の「光検出装置」の一例）の構成例を示す回路図である。図３４に示すように、図３に示すように、画素１０Ｆは、光を電荷に変換する光電変換部としてフォトダイオードＰＤと、排出トランジスタＯＦＴとを有する。さらに、画素１０Ｆは、第１転送トランジスタＴＲ１、電荷蓄積部ＭＥＭ、制御電極ＭＧ、第２転送トランジスタＴＲ２、浮遊拡散領域ＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬをそれぞれ２個ずつ有する。
　なお、図３４では、これら各符号に枝番－１、－２を付している。しかし、枝番－１、－２を用いて区別して説明する必要がないときは、枝番を省略する。
　図３４に示すように、画素１０Ｆにおいては、フォトダイオードＰＤで生じた電荷を、第１転送トランジスタＴＲ１－１、Ｔｒ１－２が振り分ける。第１転送トランジスタＴＲ１－１、ＴＲ１－２のソースは、フォトダイオードＰＤに電気的に接続され、第１転送トランジスタＴＲ１－１、ＴＲ１－２のドレインは、電荷蓄積部ＭＥＭ－１、ＭＥＭ－２にそれぞれ電気的に接続される。そして、第１転送トランジスタＴＲ１－１、ＴＲ１－２は、自身のゲートに印加された電圧に応じて導通状態になり、フォトダイオードＰＤに蓄積された電荷を電荷蓄積部ＭＥＭ－１、ＭＥＭ－２にそれぞれ転送する。
　測距装置２では、第１転送トランジスタＴＲ１－１、ＴＲ１－２のゲートに印加される電圧を、互いに異なるタイミングで変化させることにより、フォトダイオードＰＤに蓄積された電荷を２つある電荷蓄積部ＭＥＭ－１、ＭＥＭ－２のいずれかに振り分ける。
　また、図３４に示すように、画素１０Ｆにおいては、第２転送トランジスタＴＲ２－１、ＴＲ２－２のソースは、電荷蓄積部ＭＥＭ－１、ＭＥＭ－２に電気的に接続される。さらに、第２転送トランジスタＴＲ２－１、ＴＲ２－２のドレインは、浮遊拡散領域ＦＤ－１、ＦＤ－２に電気的に接続される。そして、第２転送トランジスタＴＲ２－１、ＴＲ２－２は、自身のゲートに印加された電圧に応じて導通状態になり、電荷蓄積部ＭＥＭ－１、ＭＥＭ－２に蓄積された電荷を浮遊拡散領域ＦＤ－１、ＦＤ－２に転送することができる。なお、本開示の実施形態６においては、２つの電荷蓄積部ＭＥＭ－１、ＭＥＭ－２があるため、第２転送トランジスタＴＲ２－１、ＴＲ２－２は、１つの浮遊拡散領域ＦＤを共有することも可能である。
　また、浮遊拡散領域ＦＤ－１、ＦＤ－２は、電荷を電圧に変換して信号として出力する増幅トランジスタＡＭＰ－１、ＡＭＰ－２のゲートに電気的に接続される。また、増幅トランジスタＡＭＰ－１、ＡＭＰ－２のソースは、選択信号に従って、変換によって得た上記信号を信号線ＶＳＬ１、ＶＳＬ２に出力する選択トランジスタＳＥＬ－１、ＳＥＬ－２のドレインに接続される。さらに、増幅トランジスタＡＭＰ－１、ＡＭＰ－２のドレインは、電源ＶＤＤに電気的に接続される。
　また、選択トランジスタＳＥＬ－１、ＳＥＬ－２のソースは、変換された電圧を信号として伝達する上記信号線ＶＳＬ１、ＶＳＬ２に電気的に接続され、さらに上述したカラム処理部３４（例えば、図１参照）に電気的に接続される。さらに、選択トランジスタＳＥＬ－１、ＳＥＬ－２のゲートは、信号を出力する行を選択する選択線（図示省略）に電気的に接続され、さらに上述した垂直駆動部３３（例えば、図１参照）に電気的に接続される。すなわち、浮遊拡散領域ＦＤ－１、ＦＤ－２に蓄積された電荷は、選択トランジスタＳＥＬ－１、ＳＥＬ－２の制御により、増幅トランジスタＡＭＰ－１、ＡＭＰ－２によって電圧に変換され、信号線ＶＳＬ１、ＶＳＬ２に出力されることとなる。
　また、図３４に示すように、浮遊拡散領域ＦＤ－１、ＦＤ－２は、蓄積した電荷をリセットするためのリセットトランジスタＲＳＴ－１、ＲＳＴ－２のソースに電気的に接続される。リセットトランジスタＲＳＴ－１、ＲＳＴ－２のゲートは、リセット信号線（図示省略）に電気的に接続され、さらに上述した垂直駆動部３３に電気的に接続される。また、リセットトランジスタＲＳＴ－１、ＲＳＴ－２のドレインは、電源ＶＤＤに電気的に接続される。そして、リセットトランジスタＲＳＴ－１、ＲＳＴ－２は、自身のゲートに印加された電圧に応じて導通状態になり、浮遊拡散領域ＦＤ－１、ＦＤ－２に蓄積された電荷をリセット（電源ＶＤＤへ排出）することができる。
　図３５Ａは、本開示の実施形態７に係る画素１０Ｆの構成例を示す平面図である。図３５Ｂは、本開示の実施形態７に係る画素１０の構成例を示す断面図である。図３５Ｂは、図３５Ａに示す平面図をＸ５－Ｘ５´線で切断した断面図である。
　図３５Ａ及び図３５Ｂに示すように、画素１０Ｆ内において、第１転送トランジスタＴＲ１－１、ＴＲ１－２は、画素１０Ｆの中心を通る仮想直線（例えば、Ｙ軸に平行な仮想直線）を挟んで、左右対称に配置されている。同様に、制御電極ＭＧ－１、ＭＧ－２、電荷蓄積部ＭＥＭ－１、ＭＥＭ－２、第２転送トランジスタＴＲ２－１、ＴＲ２－２、浮遊拡散領域ＦＤ－１、ＦＤ－２も、画素１０Ｆの中心を通る仮想直線（例えば、Ｙ軸に平行な仮想直線）を挟んで、左右対称に配置されている。
　図３５Ａ及び図３５Ｂに示すように、画素１０Ｆの外周部には埋込絶縁膜１３が設けられている。Ｚ軸方向からの平面視で、埋込絶縁膜１３は、制御電極ＭＧ－１を挟んで第１転送ゲートＴＧ１－１の反対側に配置されている。また、埋込絶縁膜１３は、制御電極ＭＧ－２を挟んで第１転送ゲートＴＧ１－２の反対側に配置されている。第１転送ゲートＴＧ１－１に隣接して配置された埋込絶縁膜１３－１と、第１転送ゲートＴＧ１－２に隣接して配置された埋込絶縁膜１３－２は、画素１０Ｆの中心を通る仮想直線（例えば、Ｙ軸に平行な仮想直線）を挟んで、左右対称に配置されている。
　実施形態７においても、上記の実施形態１から６と同様に、画素１０Ｆの配置について、複数の配置例を採ることができる。
　図３６Ａは、本開示の実施形態７に係る測距装置２における画素の配置例１を示す平面図である。図３６Ｂは、本開示の実施形態７に係る測距装置２における画素の配置例１を示す断面図である。図３６Ｂは、図３６Ａに示す平面図をＸ５－Ｘ５´線で切断した断面図である。図３６Ａ及び図３６Ｂに示すように、測距装置２は、半導体基板１１の表面１１ａに平行な方向に並んで配置された（例えば、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された）複数の画素１０Ｆを有する。複数の画素１０Ｆは、互いに隣接して配置されている。
　図３７は、本開示の実施形態７に係る測距装置２における画素の配置例２を示す平面図である。図３７に示すように、測距装置２は、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ｆ、１０Ｆ－２を有してもよい。画素１０Ｆは本開示の「第１画素」の一例であり、画素１０Ｆ－２は本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０Ｆ－２の形状は、画素１０Ｆを上下反転させた形状である。画素１０Ｆ、１０Ｆ－２は、Ｘ軸方向及びＹ軸方向にそれぞれ交互に、かつ隣接して配置されている。
　上記の配置例１、２に示されるように、本開示の実施形態７においても、上記の実施形態１から６と同様に、複数の画素１０ＦをＸ軸方向及びＹ軸方向に並べて配置してよい。複数の画素１０Ｆの少なくとも一部について、平面視による形状が、画素１０Ｆを反転させた形状、画素１０Ｆを回転させた形状、又は、画素１０Ｆを反転させて、さらに回転させた形状であってもよい。また、これらの画素１０Ｆを任意の組み合わせで並べて配置してもよい。これにより、測距装置２における画素１０Ｆのレイアウトの自由度を高めることができる。
　本開示の実施形態７に係る測距装置２においても、実施形態１に係る撮像装置１と同様に、制御電極ＭＧは電荷の転送を妨げないように配置されており、電荷の転送経路が単純化されている。また、制御電極ＭＧの第２電極部ＭＧ２は、電荷蓄積部ＭＥＭの第１転送方向ＤＴ１における突き当りの位置に配置されているため、電荷蓄積部ＭＥＭの容量を効率良く増大させることが可能である。これにより、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。
＜実施形態８＞
　図３８Ａは、本開示の実施形態８に係る画素１０Ｇの構成例を示す平面図である。図３８Ｂは、本開示の実施形態８に係る画素１０Ｇの構成例を示す断面図である。図３８Ｂは、図３８Ａに示す平面図をＸ６－Ｘ６´線で切断した断面図である。
　図３８Ａ及び図３８Ｂに示す画素１０Ｇにおいて、図３５Ａ及び図３５Ｂに示した画素１０Ｆとの違いは、排出トランジスタＯＦＴが２つの排出トランジスタＯＦＴ－１、ＯＦＴ－２に分けられている点と、排出領域ＯＦＤが２つの排出領域ＯＦＤ－１、ＯＦＤ－２に分けられている点と、第２電極部ＭＧ２が第１転送トランジスタＴＲ１の反対側に加えて、他の領域にも配置されている点である。
　図３８Ａに示すように、排出トランジスタＯＦＴ－１、ＯＦＴ－２は、画素１０Ｇの中心を通る仮想直線（例えば、Ｘ軸に平行な仮想直線）を挟んで、上下対称に配置されている。同様に、排出領域ＯＦＤ－１、ＯＦＤ－２も、画素１０Ｇの中心を通る仮想直線（例えば、Ｘ軸に平行な仮想直線）を挟んで、上下対称に配置されている。
　また、図３８Ａ及び図３８Ｂに示すように、画素１０Ｇでは、第１転送方向ＤＴ１における第１転送トランジスタＴＲ１と電荷蓄積部ＭＥＭとの間、及び、第２転送方向ＤＴ２における電荷蓄積部ＭＥＭと第２転送トランジスタＴＲ２との間を除いて、トレンチＨ１、第２電極部ＭＧ２及び埋込絶縁膜１３は、電荷蓄積部ＭＥＭの周縁の全域に沿って配置されている。
　実施形態８においても、上記の実施形態１から７と同様に、画素１０Ｇの配置について、複数の配置例を採ることができる。
　図３９Ａは、本開示の実施形態８に係る測距装置２Ａ（本開示の「光検出装置」の一例）における画素の配置例１を示す平面図である。図３９Ｂは、本開示の実施形態８に係る測距装置２Ａにおける画素の配置例１を示す断面図である。図３９Ｂは、図３９Ａに示す平面図をＸ６－Ｘ６´線で切断した断面図である。図３９Ａ及び図３９Ｂに示すように、測距装置２Ａは、半導体基板１１の表面１１ａに平行な方向に並んで配置された（例えば、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された）複数の画素１０Ｇを有する。複数の画素１０Ｇは、互いに隣接して配置されている。
　図４０は、本開示の実施形態８に係る測距装置２Ａにおける画素の配置例２を示す平面図である。図４０に示すように、測距装置２Ａは、Ｘ軸方向及びＹ軸方向にそれぞれ並んで配置された複数の画素１０Ｇ、１０Ｇ－２を有してもよい。画素１０Ｇは本開示の「第１画素」の一例であり、画素１０Ｇ－２は本開示の「第２画素」の一例である。Ｚ軸方向からの平面視で、画素１０Ｇ－２の形状は、画素１０Ｇを上下反転させた形状である。画素１０Ｇ、１０Ｇ－２は、Ｘ軸方向及びＹ軸方向にそれぞれ交互に、かつ隣接して配置されている。
　上記の配置例１、２に示されるように、本開示の実施形態８においても、上記の実施形態１から７と同様に、複数の画素１０ＧをＸ軸方向及びＹ軸方向に並べて配置してよい。複数の画素１０Ｇの少なくとも一部について、平面視による形状が、画素１０Ｇを反転させた形状、画素１０Ｇを回転させた形状、又は、画素１０Ｇを反転させて、さらに回転させた形状であってもよい。また、これらの画素１０Ｇを任意の組み合わせで並べて配置してもよい。これにより、測距装置２における画素１０Ｇのレイアウトの自由度を高めることができる。
　本開示の実施形態８に係る測距装置２Ａにおいても、実施形態１に係る撮像装置１と同様に、制御電極ＭＧは電荷の転送を妨げないように配置されており、電荷の転送経路が単純化されている。また、制御電極ＭＧの第２電極部ＭＧ２は、電荷蓄積部ＭＥＭの第１転送方向ＤＴ１における突き当りの位置に配置されているため、電荷蓄積部ＭＥＭの容量を効率良く増大させることが可能である。これにより、電荷蓄積部ＭＥＭの容量増大と電荷の転送特性の向上とを両立させることができる。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　例えば、図３Ｂ及び図３Ｃでは、ゲート絶縁膜１４が、制御電極ＭＧと電荷蓄積部ＭＥＭとの間だけでなく、サイドウォールＳＷと半導体基板１１の表面１１ａとの間や、トレンチＨ１の側面と埋込絶縁膜１３との間まで延設され、さらに、サイドウォールＳＷ外側の表面１１ａ上まで延設されている態様を示した。しかしながら、図３Ｂ及び図３Ｃにおいて、ゲート絶縁膜１４は、サイドウォールＳＷと半導体基板１１の表面１１ａとの間や、トレンチＨ１の側面と埋込絶縁膜１３との間には存在しなくてもよい。ゲート絶縁膜１４は、サイドウォールＳＷ外側の表面１１ａ上に存在しなくてもよい。
　一方、図３５Ｂでは、ゲート絶縁膜１４が、サイドウォールＳＷと半導体基板１１の表面１１ａとの間や、トレンチＨ１の側面と埋込絶縁膜１３との間に存在せず、サイドウォールＳＷ外側の表面１１ａ上にも存在しない態様を示した。しかしながら、図３５Ｂにおいて、ゲート絶縁膜１４は、サイドウォールＳＷと半導体基板１１の表面１１ａとの間や、トレンチＨ１の側面と埋込絶縁膜１３との間に存在してもよく、サイドウォールＳＷ外側の表面１１ａ上まで延設されていてもよい。
　このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
　（１）
　半導体基板内に設けられ、光を電荷に変換する光電変換部と、
　前記半導体基板に設けられ、前記光電変換部で生じた前記電荷が転送される浮遊拡散領域と、
　前記半導体基板に設けられ、前記光電変換部から前記浮遊拡散領域へ前記電荷が転送される転送経路の途中に配置された電荷蓄積部と、
　前記転送経路のうち前記光電変換部から前記電荷蓄積部との間に配置され、前記光電変換部から前記電荷蓄積部へ前記電荷を転送する第１転送トランジスタと、
　前記電荷蓄積部と隣り合う位置に配置され、前記電荷蓄積部の電位を制御する制御電極と、を有し、
　前記制御電極は、
　前記半導体基板の第１面上に設けられ、前記半導体基板の厚さ方向において前記電荷蓄積部と重なる位置に配置された第１電極部と、
　前記第１電極部に接続し、前記半導体基板の前記第１面から前記半導体基板の深さ方向へ埋設された第２電極部と、を有し、
　前記第１転送トランジスタから前記電荷蓄積部への前記電荷の転送方向を第１転送方向とすると、
　前記第２電極部は、前記第１転送方向において前記電荷蓄積部を挟んで前記第１転送トランジスタの反対側に配置されている、光検出装置。
　（２）
　前記半導体基板の厚さ方向からの平面視で前記制御電極は複数の角部を有し、
　前記複数の角部の少なくとも１つ以上は、前記平面視で複数の鈍角又は曲線で構成されるように面取りされている、前記（１）に記載の光検出装置。
　（３）
　前記第２電極部は、前記第１転送方向における前記第１転送トランジスタと前記電荷蓄積部との間には配置されていない、前記（１）又は（２）に記載の光検出装置。
　（４）
　前記転送経路のうち前記電荷蓄積部と前記浮遊拡散領域との間に配置され、前記電荷蓄積部から前記浮遊拡散領域へ前記電荷を転送する第２転送トランジスタを有し、
　前記電荷蓄積部から前記第２転送トランジスタへの前記電荷の転送方向を第２転送方向とすると、
　前記第２電極部は、前記第２転送方向における前記第２転送トランジスタと前記電荷蓄積部との間には配置されていない、前記（１）から（３）のいずれか１項に記載の光検出装置。
　（５）
　前記第２電極部は、
　前記第１転送方向における前記第１転送トランジスタと前記電荷蓄積部との間と、前記第２転送方向における前記電荷蓄積部と前記第２転送トランジスタとの間とを除いて、前記電荷蓄積部の周縁の全域に沿って配置されている、前記（４）に記載の光検出装置。
　（６）
　前記制御電極と前記電荷蓄積部との間に設けられた絶縁膜を有する、前記（１）から（５）のいずれか１項に記載の光検出装置。
　（７）
　前記絶縁膜は、
　前記第１電極部と前記電荷蓄積部との間に設けられた第１絶縁膜と、
　前記第２電極部と前記電荷蓄積部との間に設けられた第２絶縁膜と、を有し、
　前記第１絶縁膜の膜厚は前記第２絶縁膜の膜厚よりも薄い、前記（６）に記載の光検出装置。
　（８）
　前記半導体基板の前記第１面から深さ方向に設けられたトレンチと、
　前記トレンチ内に設けられた埋込絶縁膜と、を有し、
　前記第２電極部及び前記埋込絶縁膜は前記トレンチ内に配置されており、
　前記第２電極部を挟んで前記電荷蓄積部の反対側に前記埋込絶縁膜が位置する、前記（１）から（７）のいずれか１項に記載の光検出装置。
　（９）
　前記半導体基板に設けられ、前記半導体基板の一方の面に平行な方向に並んで配置される複数の画素と、
　前記複数の画素のうちの隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、を備え、
　前記複数の画素の各々が、
　前記光電変換部と、前記浮遊拡散領域と、前記電荷蓄積部と、前記第１転送トランジスタと、前記制御電極と、を含む前記（１）から（７）のいずれか１項に記載の光検出装置。
　（１０）
　前記複数の画素は、
　第１画素と、
　前記第１画素と隣り合う第２画素とを有し、
　前記半導体基板の厚さ方向からの平面視で、
　前記第２画素の形状は、前記第１画素を反転させた形状、前記第１画素を回転させた形状、又は、前記第１画素を反転させて、さらに回転させた形状である、前記（９）に記載の光検出装置。
　（１１）
　前記複数の画素の各々は、
　前記半導体基板の前記第１面から深さ方向に設けられたトレンチと、
　前記トレンチ内に設けられた埋込絶縁膜と、を有し、
　前記第２電極部及び前記埋込絶縁膜は前記トレンチ内に配置されており、
　前記第２電極部を挟んで前記電荷蓄積部の反対側に前記埋込絶縁膜が位置する、前記（９）又は（１０）に記載の光検出装置。
　（１２）
　前記画素間分離部が前記埋込絶縁膜の一部を兼ねている、前記（１１）に記載の光検出装置。
　（１３）
　前記電荷蓄積部は、前記半導体基板の前記第１面から前記トレンチの側面を通り前記トレンチの底部まで連続して設けられている、前記（８）、（１１）、（１２）のいずれか１項に記載の光検出装置。
　（１４）
　前記埋込絶縁膜は前記トレンチの開口端から上方へ突出した端部を有し、
　前記端部上に前記第１電極部の外周部が位置する、前記（８）、（１１）から（１３）のいずれか１項に記載の光検出装置。
　（１５）
　前記第２電極部は、
　第３電極部と、
　前記第１面から深さ方向への長さが前記第３電極部よりも短い第４電極部と、を有する、前記（１）から前記（１４）のいずれか１項に記載の光検出装置。
　（１６）
　前記半導体基板の厚さ方向において、
　前記第４電極部は前記光電変換部と重なる位置に配置され、
　前記第３電極部は前記光電変換部と重ならない位置に配置されている、前記（１５）に記載の光検出装置。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ　撮像装置
２、２Ａ　測距装置
１０、１０－１、１０－２、１０－３、１０Ａ、１０Ａ－１、１０Ａ－２、１０Ａ－３、１０ＡＡ、１０Ｂ、１０Ｂ－１、１０Ｂ－２、１０Ｂ－３、１０Ｃ、１０Ｃ－１、１０Ｃ－２、１０Ｃ－３、１０Ｄ、１０Ｄ－１、１０Ｄ－２、１０Ｄ－３、１０Ｅ、１０Ｆ、１０Ｆ－２、１０Ｇ、１０Ｇ－２　画素
１１　半導体基板
１１ａ　表面
１１ｂ　裏面
１２　Ｎ型半導体領域
１３、１３－１、１３－２　埋込絶縁膜
１４、１８　絶縁膜
１６　画素間分離部
１７　遮光膜
３２　画素アレイ部
３３　垂直駆動部
３４　カラム処理部
３５　水平駆動部
３６　出力部
３７　駆動制御部
４２　水平信号線
４３　垂直信号線
１３１　端部
１４１　第１絶縁膜
１４２　第２絶縁膜
１４３　第３絶縁膜
１４４　第４絶縁膜
ＡＭＰ、ＡＭＰ－１、ＡＭＰ－２　増幅トランジスタ
ＤＴ１　第１転送方向
ＤＴ２　第２転送方向
ＦＤ、ＦＤ－１、ＦＤ－２　浮遊拡散領域
Ｈ１　トレンチ
ＭＥＭ、ＭＥＭ－１、ＭＥＭ－２　電荷蓄積部
ＭＧ、ＭＧ－１、ＭＧ－２　制御電極
ＭＧ１　第１電極部
ＭＧ２　第２電極部
ＭＧ２１　第３電極部
ＭＧ２２　第４電極部
ＭＧＡ　第１部位
ＭＧＢ　第２部位
ＭＧ－Ｃ　角部
ＯＦＤ、ＯＦＤ－１、ＯＦＤ－２　排出領域
ＯＦＧ　排出ゲート
ＯＦＴ、ＯＦＴ－１、ＯＦＴ－２　排出トランジスタ
ＰＤ　フォトダイオード
ＰＴｒ　画素トランジスタ
ＲＳＴ、ＲＳＴ－１、ＲＳＴ－２　リセットトランジスタ
ＳＥＬ、ＳＥＬ－１、ＳＥＬ－２　選択トランジスタ
ＳＷ　サイドウォール
ＴＧ１、ＴＧ１－１、ＴＧ１－２　第１転送ゲート
ＴＧ２　第２転送ゲート
ＴｏＦ　間接
Ｔｒ１－２、ＴＲ１、ＴＲ１－１、ＴＲ１－２　第１転送トランジスタ
ＴＲ２、ＴＲ２－１、ＴＲ２－２　第２転送トランジスタ
ＶＤＤ　電源
ＶＳＬ１、ＶＳＬ２　信号線

Claims (16)

  1. 　半導体基板内に設けられ、光を電荷に変換する光電変換部と、
    　前記半導体基板に設けられ、前記光電変換部で生じた前記電荷が転送される浮遊拡散領域と、
    　前記半導体基板に設けられ、前記光電変換部から前記浮遊拡散領域へ前記電荷が転送される転送経路の途中に配置された電荷蓄積部と、
    　前記転送経路のうち前記光電変換部から前記電荷蓄積部との間に配置され、前記光電変換部から前記電荷蓄積部へ前記電荷を転送する第１転送トランジスタと、
    　前記電荷蓄積部と隣り合う位置に配置され、前記電荷蓄積部の電位を制御する制御電極と、を有し、
    　前記制御電極は、
    　前記半導体基板の第１面上に設けられ、前記半導体基板の厚さ方向において前記電荷蓄積部と重なる位置に配置された第１電極部と、
    　前記第１電極部に接続し、前記半導体基板の前記第１面から前記半導体基板の深さ方向へ埋設された第２電極部と、を有し、
    　前記第１転送トランジスタから前記電荷蓄積部への前記電荷の転送方向を第１転送方向とすると、
    　前記第２電極部は、前記第１転送方向において前記電荷蓄積部を挟んで前記第１転送トランジスタの反対側に配置されている、光検出装置。
  2. 　前記半導体基板の厚さ方向からの平面視で前記制御電極は複数の角部を有し、
    　前記複数の角部の少なくとも１つ以上は、前記平面視で複数の鈍角又は曲線で構成されるように面取りされている、請求項１に記載の光検出装置。
  3. 　前記第２電極部は、前記第１転送方向における前記第１転送トランジスタと前記電荷蓄積部との間には配置されていない、請求項１に記載の光検出装置。
  4. 　前記転送経路のうち前記電荷蓄積部と前記浮遊拡散領域との間に配置され、前記電荷蓄積部から前記浮遊拡散領域へ前記電荷を転送する第２転送トランジスタを有し、
    　前記電荷蓄積部から前記第２転送トランジスタへの前記電荷の転送方向を第２転送方向とすると、
    　前記第２電極部は、前記第２転送方向における前記第２転送トランジスタと前記電荷蓄積部との間には配置されていない、請求項１に記載の光検出装置。
  5. 　前記第２電極部は、
    　前記第１転送方向における前記第１転送トランジスタと前記電荷蓄積部との間と、前記第２転送方向における前記電荷蓄積部と前記第２転送トランジスタとの間とを除いて、前記電荷蓄積部の周縁の全域に沿って配置されている、請求項４に記載の光検出装置。
  6. 　前記制御電極と前記電荷蓄積部との間に設けられた絶縁膜を有する、請求項１に記載の光検出装置。
  7. 　前記絶縁膜は、
    　前記第１電極部と前記電荷蓄積部との間に設けられた第１絶縁膜と、
    　前記第２電極部と前記電荷蓄積部との間に設けられた第２絶縁膜と、を有し、
    　前記第１絶縁膜の膜厚は前記第２絶縁膜の膜厚よりも薄い、請求項６に記載の光検出装置。
  8. 　前記半導体基板の前記第１面から深さ方向に設けられたトレンチと、
    　前記トレンチ内に設けられた埋込絶縁膜と、を有し、
    　前記第２電極部及び前記埋込絶縁膜は前記トレンチ内に配置されており、
    　前記第２電極部を挟んで前記電荷蓄積部の反対側に前記埋込絶縁膜が位置する、請求項１に記載の光検出装置。
  9. 　前記半導体基板に設けられ、前記半導体基板の一方の面に平行な方向に並んで配置される複数の画素と、
    　前記複数の画素のうちの隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、を備え、
    　前記複数の画素の各々が、
    　前記光電変換部と、前記浮遊拡散領域と、前記電荷蓄積部と、前記第１転送トランジスタと、前記制御電極と、を含む請求項１に記載の光検出装置。
  10. 　前記複数の画素は、
    　第１画素と、
    　前記第１画素と隣り合う第２画素とを有し、
    　前記半導体基板の厚さ方向からの平面視で、
    　前記第２画素の形状は、前記第１画素を反転させた形状、前記第１画素を回転させた形状、又は、前記第１画素を反転させて、さらに回転させた形状である、請求項９に記載の光検出装置。
  11. 　前記複数の画素の各々は、
    　前記半導体基板の前記第１面から深さ方向に設けられたトレンチと、
    　前記トレンチ内に設けられた埋込絶縁膜と、を有し、
    　前記第２電極部及び前記埋込絶縁膜は前記トレンチ内に配置されており、
    　前記第２電極部を挟んで前記電荷蓄積部の反対側に前記埋込絶縁膜が位置する、請求項９に記載の光検出装置。
  12. 　前記画素間分離部が前記埋込絶縁膜の一部を兼ねている、請求項１１に記載の光検出装置。
  13. 　前記電荷蓄積部は、前記半導体基板の前記第１面から前記トレンチの側面を通り前記トレンチの底部まで連続して設けられている、請求項８に記載の光検出装置。
  14. 　前記埋込絶縁膜は前記トレンチの開口端から上方へ突出した端部を有し、
    　前記端部上に前記第１電極部の外周部が位置する、請求項８に記載の光検出装置。
  15. 　前記第２電極部は、
    　第３電極部と、
    　前記第１面から深さ方向への長さが前記第３電極部よりも短い第４電極部と、を有する、請求項１に記載の光検出装置。
  16. 　前記半導体基板の厚さ方向において、
    　前記第４電極部は前記光電変換部と重なる位置に配置され、
    　前記第３電極部は前記光電変換部と重ならない位置に配置されている、請求項１５に記載の光検出装置。
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