KR20240086387A - 이미지 센서 - Google Patents

이미지 센서 Download PDF

Info

Publication number
KR20240086387A
KR20240086387A KR1020220171885A KR20220171885A KR20240086387A KR 20240086387 A KR20240086387 A KR 20240086387A KR 1020220171885 A KR1020220171885 A KR 1020220171885A KR 20220171885 A KR20220171885 A KR 20220171885A KR 20240086387 A KR20240086387 A KR 20240086387A
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
region
well region
image sensor
source follower
Prior art date
Application number
KR1020220171885A
Other languages
English (en)
Inventor
이재규
엄창용
조동석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220171885A priority Critical patent/KR20240086387A/ko
Priority to CN202311286691.1A priority patent/CN118173563A/zh
Priority to US18/494,156 priority patent/US20240194717A1/en
Publication of KR20240086387A publication Critical patent/KR20240086387A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

이미지 센서가 제공된다. 이미지 센서는 제1 반도체 기판에 제공되는 광전 변환 소자; 상기 제1 반도체 기판 상에 배치되는 제2 반도체 기판; 상기 제2 반도체 기판 상에 제공되는 소오스 팔로워 트랜지스터, 및 상기 제2 반도체 기판을 관통하며, 상기 광전 변환 소자와 상기 소오스 팔로워 트랜지스터를 전기적으로 연결하는 관통 플러그를 포함하되, 상기 소오스 팔로워 트랜지스터의 소오스 단자는 상기 제2 반도체 기판과 전기적으로 연결될 수 있다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 집적도 및 전기적 특성이 보다 향상된 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 전기적 특성이 향상된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 제1 반도체 기판에 제공되는 광전 변환 소자; 상기 제1 반도체 기판 상에 배치되는 제2 반도체 기판; 상기 제2 반도체 기판 상에 제공되는 소오스 팔로워 트랜지스터, 및 상기 제2 반도체 기판을 관통하며, 상기 광전 변환 소자와 상기 소오스 팔로워 트랜지스터를 전기적으로 연결하는 관통 플러그를 포함하되, 상기 소오스 팔로워 트랜지스터의 소오스 단자는 상기 제2 반도체 기판과 전기적으로 연결될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 복수의 픽셀 영역들을 포함하는 제1 반도체 기판으로서, 상기 각 픽셀 영역은 광전 변환 영역 및 플로팅 확산 영역을 포함하는 것; 상기 제1 반도체 기판 상에 배치되며, 제1 도전형의 제1 웰 영역을 포함하는 제2 반도체 기판; 상기 제2 반도체 기판 상의 소오스 팔로워 트랜지스터로서, 상기 소오스 팔로워 트랜지스터는 상기 제2 반도체 기판의 상기 제1 웰 영역 상의 소오스 팔로워 게이트, 상기 소오스 팔로워 게이트 양측의 상기 제1 웰 영역 내에 제공되는 제2 도전형의 소오스 및 드레인 영역들; 상기 제2 반도체 기판을 관통하며, 상기 플로팅 확산 영역과 상기 소오스 팔로워 게이트를 전기적으로 연결하는 관통 플러그; 상기 제2 반도체 기판의 상기 제1 웰 영역 내에 제공되는 상기 제1 도전형의 제1 픽업 불순물 영역; 및 상기 소오스 팔로워 트랜지스터의 상기 소오스 영역과 상기 제1 픽업 불순물 영역을 연결하는 제1 연결 배선을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 제1 반도체 기판에 제공되는 광전 변환 소자들을 포함하는 광전 변환 회로층; 제2 반도체 기판 상에 제공되는 픽셀 회로층; 및 제3 반도체 기판 상에 제공되는 상기 픽셀 트랜지스터들과 연결되는 로직 회로들을 포함하는 로직 회로층을 포함하되, 상기 픽셀 회로층은: 상기 제2 반도체 기판 내에 제공되어 제1 웰 영역과 제2 웰 영역을 분리하는 분리 구조체로서, 상기 제1 및 제2 웰 영역들은 제1 도전형을 갖는 것; 상기 제1 웰 영역 상에 제공되는 소오스 팔로워 트랜지스터; 상기 제2 웰 영역 상에 제공되는 리셋 트랜지스터; 상기 제1 웰 영역 내에 제공되는 상기 제1 도전형의 제1 픽업 불순물 영역; 상기 제2 웰 영역 내에 제공되는 상기 제1 도전형의 제2 픽업 불순물 영역; 상기 제2 반도체 기판의 상기 제1 웰 영역을 관통하며, 상기 광전 변환 소자들 중 적어도 하나와 상기 소오스 팔로워 트랜지스터의 게이트 단자를 전기적으로 연결하는 관통 플러그; 상기 제1 웰 영역을 관통하며, 상기 관통 플러그의 측벽을 둘러싸는 관통 절연 패턴; 및 상기 소오스 팔로워 트랜지스터의 소오스 단자와 상기 제1 픽업 불순물 영역을 전기적으로 연결하는 제1 연결 배선을 포함할 수 있다.
본 발명의 실시예들에 따르면, 광전 변환 소자들을 포함하는 제1 반도체 기판 상에 픽셀 트랜지스터들을 포함하는 제2 반도체 기판이 적층되는 이미지 센서에서, 제2 반도체 기판 상의 소오스 팔로워 트랜지스터의 소오스 단자와 제2 반도체 기판이 전기적으로 연결될 수 있다. 이에 따라 소오스 팔로워 트랜지스터와 전기적으로 연결되는 관통 플러그와 제2 반도체 기판 상의 기생 캐패시턴스를 줄일 수 있다. 또한, 제2 반도체 기판에서의 바디 효과(body effect)가 제거되어 단위 픽셀에서의 변환 이득이 증가될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 개략적인 사시도들이다.
도 3a, 도 3b, 및 도 3c는 본 발명의 실시예들에 따른 픽셀 어레이의 단위 픽셀을 나타내는 회로도들이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 일부분을 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 이미지 센서에서 광전 변환 회로층의 일부를 나타내는 평면도이다.
도 6은 본 발명의 실시예들에 따른 이미지 센서에서 픽셀 회로층의 일부를 나타내는 평면도이다.
도 7a, 도 7b, 도 7c, 및 도 7d는 도 6의 A-A', B-B', C-C', 및 D-D' 선들을 따라 자른 단면들을 나타낸다.
도 8a는 본 발명의 실시예들에 따른 이미지 센서의 일부분을 나타내는 단면도이다.
도 8b는 도 8a의 P1 부분을 확대한 도면이다.
도 9a는 본 발명의 실시예들에 따른 이미지 센서의 일부분을 나타내는 단면도이다.
도 9b는 도 9a의 P2 부분을 확대한 도면이다.
도 10 및 도 11은 본 발명의 다양한 실시예들에 따른 이미지 센서의 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서는 픽셀 어레이(1; Pixel array), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7) 및 입출력 버퍼(I/O buffer; 8)를 포함한다.
픽셀 어레이(1)는 행들 및 열들을 따라 배열된 복수 개의 단위 픽셀들을 포함하며, 단위 픽셀들 입사되는 빛을 전기적 신호로 변환한다. 픽셀 어레이(1)는 행 디코더(2)로부터 제공된 선택 신호, 리셋 신호 및 트랜스퍼 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다.
행 디코더(2)는 단위 픽셀들의 각 행 별로 구동 신호들을 제공할 수 있다. 또한, 구동 신호들에 응답하여 픽셀 어레이(1)에서 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공된다.
행 드라이버(3)는 행 디코더(2)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 픽셀 어레이(1)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행 별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 및 열 디코더들(2, 4), 상관 이중 샘플러(6), 아날로그 디지털 컨버터(7), 및 입출력 버퍼(8)를 제어하며, 이들의 동작에 클럭 신호(Clock signal), 타이밍 컨트롤 신호(Timing control signal) 등과 같은 제어 신호들(Control signals)을 공급할 수 있다. 타이밍 발생기(5)는 로직 제어 회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop; PLL) 회로, 타이밍 컨트롤 회로(Timing control circuit), 및 통신 인터페이스 회로 (Communication interface circuit) 등을 포함할 수 있다.
상관 이중 샘플러(CDS; 6)는 픽셀 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 7)는 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(8)는 아날로그 디지털 컨버터에서 출력되는 디지털 신호들을 래치(latch)하고, 래치된 신호들은 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 출력된다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 개략적인 사시도들이다.
도 2a를 참조하면, 이미지 센서는 센서 칩(C1) 및 로직 칩(C2)을 포함할 수 있다.
센서 칩(C1)은 외부 물체로부터의 이미지를 전기적인 신호 또는 데이터 신호로 변환할 수 있다. 센서 칩(C1)은, 앞서 도 1을 참조하여 설명한 픽셀 어레이(도 1의 1 참조)를 포함할 수 있다. 즉, 센서 칩(C1)은 복수의 단위 픽셀들을 포함할 수 있으며, 단위 픽셀들 각각은 앞서 도 2a, 도 2b, 및 도 2c를 참조하여 설명한 것처럼, 광전 변환 회로(10P) 및 픽셀 회로(20P)를 포함할 수 있다.
센서 칩(C1)은 픽셀 어레이 영역(R1) 및 패드 영역(R2)을 포함할 수 있다. 픽셀 어레이 영역(R1)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열된 복수의 단위 픽셀들을 포함할 수 있다. 픽셀 어레이 영역(R1)의 단위 픽셀들 각각에서 입사광(incident light)에 의해 발생된 전기적 신호가 출력될 수 있다.
픽셀 어레이 영역(R1)은 수광 영역(AR) 및 차광 영역(OB)을 포함할 수 있다. 차광 영역(OB)은 평면적 관점에서, 수광 영역(AR)을 둘러쌀 수 있다. 다시 말해, 차광 영역(OB)이, 평면적 관점에서, 수광 영역(AR)의 상하 및 좌우에 배치될 수 있다. 차광 영역(OB)에는 빛이 입사되지 않는 기준 픽셀들이 제공되며, 기준 픽셀들에서 발생하는 기준 전하량을 기준으로 수광 영역(AR)의 단위 픽셀들에서 센싱되는 전하량을 비교함으로써, 단위 픽셀들에서 감지되는 전기적 신호 크기를 산출할 수 있다.
패드 영역(R2)에 제어 신호들 및 광전 신호 등을 입출력하는데 이용되는 복수의 도전 패드들(CP)이 배치될 수 있다. 패드 영역(R2)은 외부 소자들과의 전기적 접속이 용이하도록, 평면적 관점에서, 픽셀 어레이 영역(R1)을 둘러쌀 수 있다. 도전 패드들(CP)은 단위 픽셀들에서 발생한 전기적 신호를 외부 장치로 입출력할 수 있다.
센서 칩(C1)은 광전 변환 회로층(10), 픽셀 회로층(20), 및 광 투과층(미도시)을 포함할 수 있다. 수직적 관점에서, 픽셀 회로층(20)은 광전 변환 회로층(10)과 광 투과층 사이에 배치될 수 있다. 또한, 픽셀 회로층(20)은 로직 칩(C2)과 인접할 수 있다.
상세하게, 광전 변환 회로층(10)은 복수의 단위 픽셀들의 광전 변환 회로들(10P)을 포함할 수 있다. 광전 변환 회로들(10P)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
픽셀 회로층(20)은 복수의 단위 픽셀들의 픽셀 회로들(20P)을 포함할 수 있다. 픽셀 회로들(20P)은 광전 변환 회로들(10P)에 각각 대응하여 제공될 수 있다.
로직 칩(C2)은 로직 회로들(도 1의 2, 3, 4, 5, 6, 7, 8 참조), 전원 회로, 입출력 인터페이스, 및/또는 이미지 신호 프로세서 등을 포함할 수 있다. 즉, 로직 칩(C2)은 도 1의 이미지 센서에서 픽셀 어레이(1) 이외의 구성요소들을 포함할 수 있다. 로직 칩(C2)은 예를 들어, 행 디코더(2), 행 드라이버(3), 열 디코더(4), 타이밍 발생기(5), 상관 이중 샘플러(6), 아날로그 디지털 컨버터(7) 및 입출력 버퍼(8)를 포함할 수 있다.
로직 칩(C2)은 센서 칩(C1)의 패드 영역(R2)에 대응하는 로직 패드 영역(R3)을 포함할 수 있다. 로직 패드 영역(R3)에 제어 신호들을 입출력하는데 이용되는 복수의 도전 패드들(CP)이 배치될 수 있다. 센서 칩(C1)의 도전 패드들(CP)은 로직 칩(C2)의 도전 패드들(CP)과 전기적으로 연결될 수 있다. 로직 칩(C2)은 센서 칩(C1)의 픽셀 회로층(20)과 인접하도록 센서 칩(C1)과 본딩될 수 있다.
도 2b를 참조하면, 이미지 센서는 복수의 단위 픽셀들의 광전 변환 회로들(10P)을 포함하는 제1 칩(C1a), 복수의 단위 픽셀들의 픽셀 회로들(20P)을 포함하는 제2 칩(C1b), 및 로직 칩(C2)을 포함할 수 있다.
제1 칩(C1a)은 픽셀 어레이 영역(R1) 및 패드 영역(R2)을 포함할 수 있으며, 픽셀 어레이 영역(R1)은 수광 영역(AR) 및 차광 영역(OB)을 포함할 수 있다. 제1 칩(C1a)은 복수의 단위 픽셀들의 광전 변환 회로들(10P)을 포함할 수 있다. 광전 변환 회로들(10P)은 픽셀 어레이 영역(R1)에서 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
제2 칩(C1b)은 복수의 단위 픽셀들의 픽셀 회로들(20P)을 포함할 수 있다. 픽셀 회로들(20P)은 광전 변환 회로들(10P)에 각각 대응하여 제공될 수 있다. 제2 칩(C1b)은 제1 칩(C1a)의 도전 패드들(CP)에 대응하는 도전 패드들(CP)을 포함할 수 있다. 제1 칩(C1a)의 도전 패드들(CP)은 제2 칩(C1b)의 도전 패드들(CP)과 전기적으로 연결될 수 있다.
로직 칩(C2)은 앞서 설명한 바와 같이, 로직 회로들(도 1의 2, 3, 4, 5, 6, 7, 8 참조), 전원 회로, 입출력 인터페이스, 및/또는 이미지 신호 프로세서 등을 포함할 수 있다. 로직 칩(C2)의 도전 패드들(CP)은 제2 칩(C1b)의 도전 패드들(CP)과 전기적으로 연결될 수 있다.
도 3a, 도 3b, 및 도 3c는 본 발명의 실시예들에 따른 픽셀 어레이의 단위 픽셀을 나타내는 회로도들이다.
도 3a를 참조하면, 단위 픽셀(P)은 광전 변환 회로(10P) 및 픽셀 회로(20P)를 포함할 수 있다.
광전 변환 회로(10P)는 제1, 제2, 제3, 및 제4 광전 변환 소자들(PD1, PD2, PD3, PD4), 제1, 제2, 제3, 및 제4 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4), 및 제1 플로팅 확산 영역(FD1)을 포함할 수 있다.
제1 내지 제4 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 제1 플로팅 확산 영역(FD1)를 공유할 수 있다. 제1 내지 제4 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)의 전송 게이트 전극들은 제1 내지 제4 트랜스퍼 신호들(TG1, TG2, TG3, TG4)에 의해 제어될 수 있다.
픽셀 회로(20P)는 4개의 픽셀 트랜지스터들(RX, DCX, SF, SX)과 제2 플로팅 확산 영역(FD2)을 포함할 수 있다. 픽셀 회로(20P)는 리셋 트랜지스터(RX; reset transistor), 소오스 팔로워 트랜지스터(SF; source follower transistor), 및 선택 트랜지스터(SX; selection transistor)를 포함할 수 있다. 픽셀 회로(20P)는 이중 변환 이득 트랜지스터(DCX; dual conversion gain transistor) 및 제2 플로팅 확산 영역(FD2)을 더 포함할 수 있다.
실시예들에서, 각 단위 픽셀(P)이 4개의 픽셀 트랜지스터들(RX, DCX, SF, SX)을 포함하는 것으로 개시하고 있으나, 본 발명은 이에 제한되지 않으며, 각 단위 픽셀(P)에서 픽셀 트랜지스터들의 개수는 달라질 수 있다.
상세하게, 제1 및 제2 광전 변환 소자들(PD1, PD2)은 입사광에 대응하는 전하를 생성 및 축적할 수 있다. 제1 및 제2 광전 변환 소자들(PD1, PD2)는, 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합일 수 있다.
제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2)은 제1 및 제2 광전 변환 소자들(PD1, PD2)에 축적된 전하를 제1 플로팅 확산 영역(FD1)로 전송한다. 제1 및 제2 트랜스퍼 신호들(TG1, TG2)에 의해 제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2)가 제어될 수 있다. 제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2)은 제1 플로팅 확산 영역(FD1)을 공유할 수 있다.
제1 플로팅 확산 영역(FD1)는 제1 또는 제2 광전 변환 소자(PD1, PD2)에서 생성된 전하를 전달받아 누적적으로 저장한다. 제1 플로팅 확산 영역(FD1)에 축적된 광전하들의 양에 따라 소오스 팔로워 트랜지스터(SF)가 제어될 수 있다.
리셋 트랜지스터(RX)는 리셋 게이트 전극에 인가되는 리셋 신호(RG)에 따라 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 드레인 단자는 이중 변환 이득 트랜지스터(DCX)와 연결될 수 있으며, 소오스 단자는 픽셀 전원 전압(VPIX)에 연결된다. 리셋 트랜지스터(RX)와 이중 변환 이득 트랜지스터(DCX)가 턴 온되면, 픽셀 전원 전압(VPIX)이 제1 및 제2 플로팅 확산 영역들(FD1, FD2)로 전달된다. 이에 따라, 제1 및 제2 플로팅 확산 영역들(FD1, FD2)에 축적된 전하들이 배출되어 제1 및 제2 플로팅 확산 영역들(FD1, FD2)이 리셋될 수 있다.
이중 변환 이득 트랜지스터(DCX)는 제1 플로팅 확산 영역(FD1)과 제2 플로팅 확산 영역(FD2) 사이에 연결될 수 있다. 이중 변환 이득 트랜지스터(DCX)는 제2 플로팅 확산 영역(FD2)을 통해 리셋 트랜지스터(RX)와 직렬로 연결될 수 있다. 즉, 이중 변환 이득 트랜지스터(DCX)는 제1 플로팅 확산 영역(FD1)과 리셋 트랜지스터(RX) 사이에 연결될 수 있다. 이중 변환 이득 트랜지스터(DCX)는 이중 변환 이득 제어 신호(DCG)에 응답하여 제1 플로팅 확산 영역(FD1)의 제1 캐패시턴스(CFD1)를 가변시킴으로써 단위 픽셀(P)의 변환 이득을 가변시킬 수 있다.
구체적으로, 이미지 촬영시 강한 빛 및 약한 빛이 동시에 픽셀 어레이로 입사될 수 있다. 이에 따라, 각 픽셀은 입사되는 빛의 세기에 따라 변환 이득이 가변될 수 있다. 이중 변환 이득 트랜지스터(DCX)의 동작에 따라, 제1 변환 이득 모드(또는 고조도 모드)와 제2 변환 이득 모드(또는 저조도 모드)에서 상이한 변환 이득이 제공될 수 있다.
이중 변환 이득 트랜지스터(DCX)가 턴 오프될 때, 제1 플로팅 확산 영역(FD1)의 캐패시턴스는 제1 캐패시턴스(CFD1)에 해당할 수 있다. 즉, 이중 변환 이득 트랜지스터(DCX)가 턴-오프(Turn-off)되는 경우, 단위 픽셀(P)은 제1 변환 이득을 가질 수 있다.
이중 변환 이득 트랜지스터(DCX)가 턴 온될 때, 제1 플로팅 확산 영역(FD1)가 제2 플로팅 확산 영역(FD2)와 연결되어 제1 및 제2 플로팅 확산 영역들(FD1, FD2)에서 커패시턴스는 제1 및 제2 캐패시턴스(CFD1, CFD2)의 합(CFD1+CFD2)이 될 수 있다. 즉, 이중 변환 이득 트랜지스터(DCX)가 턴-온(Turn-on)되는 경우, 단위 픽셀(P)은 제1 변환 이득보다 작은 제2 변환 이득을 가질 수 있다.
다시 말해, 이중 변환 이득 트랜지스터(DCX)가 턴 온될 때, 제1 또는 제2 플로팅 확산 영역(FD1 또는 FD2)의 캐패시턴스가 증가하여 변환 이득이 감소될 수 있으며, 이중 변환 이득 트랜지스터(DCX)가 턴 오프될 때, 제1 플로팅 확산 영역(FD1)의 캐패시턴스가 감소하여 변환 이득은 증가될 수 있다.
소오스 팔로워 트랜지스터(SF)는 소오스 팔로워 게이트 전극으로 입력되는 제1 플로팅 확산 영역(FD1)의 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 소오스 팔로워 트랜지스터(SF)는 제1 플로팅 확산 영역(FD1)에서의 전위 변화를 증폭하고 선택 트랜지스터(SX)를 통해 증폭된 신호를 출력 라인(Vout)으로 출력한다. 소오스 팔로워 트랜지스터(SF)의 소오스 단자는 픽셀 전원 전압(VPIX)에 연결되고, 소오스 팔로워 트랜지스터(SF)의 드레인 단자는 선택 트랜지스터(SX)의 소오스 단자와 연결될 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(P)을 선택할 수 있다. 선택 게이트 전극에 인가되는 선택 신호(SG)에 의해 선택 트랜지스터(SX)가 턴 온될 때, 소오스 팔로워 트랜지스터(SF)의 드레인 단자에 출력되는 전기적 신호를 출력 라인(Vout)으로 출력할 수 있다.
도 3b를 참조하면, 단위 픽셀(P)은 도 3a를 참조하여 설명한 바와 같이, 광전 변환 회로(10P) 및 픽셀 회로(20P)를 포함할 수 있으며, 광전 변환 회로(10P)는 제1 내지 제8 광전 변환 소자들(PD1~PD8), 제1 내지 제8 트랜스퍼 트랜지스터들(TX1~TX8), 및 제1 플로팅 확산 영역(FD1)을 포함할 수 있다.
제1 내지 제8 트랜스퍼 트랜지스터들(TX1~TX8)은 제1 플로팅 확산 영역(FD1)를 공유할 수 있다. 제1 내지 제8 트랜스퍼 트랜지스터들(TX1~TX8)의 전송 게이트 전극들은 제1 내지 제8 트랜스퍼 신호들(TG1~TG8)에 의해 제어될 수 있다.
픽셀 회로(20P)는, 도 3a를 참조하여 설명한 바와 같이, 리셋 트랜지스터(RX), 소오스 팔로워 트랜지스터(SF), 선택 트랜지스터(SX), 이중 변환 이득 트랜지스터(DCX), 및 제2 플로팅 확산 영역(FD2)을 포함할 수 있다.
도 3c에 도시된 실시예에 따르면, 단위 픽셀(P)은 인-픽셀(in-pixel) 상호상관 이중 샘플링(CDS(correlated double sampling)) 구조를 가질 수 있다. 또한, 단위 픽셀(P)은 도 2a를 참조하여 설명한 바와 같이, 광전 변환 회로(10P) 및 픽셀 회로(20P)를 포함할 수 있다.
광전 변환 회로(10P)는, 도 2a를 참조하여 설명한 것처럼, 제1 및 제2 광전 변환 소자들(PD1, PD2), 제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2), 제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2)에 공통으로 연결되는 플로팅 확산 영역(FD)을 포함할 수 있다. 이와 달리, 광전 변환 회로(10P)는, 도 2b를 참조하여 설명한 것처럼, 4개의 광전 변환 소자들 및 4개의 트랜스퍼 트랜지스터들을 포함할 수도 있다.
픽셀 회로(20P)는 리셋 트랜지스터(RX), 제1 소오스 팔로워 트랜지스터(SF1), 프리차지 트랜지스터(PC), 샘플링 트랜지스터(SAM), 캘리브레이션 트랜지스터(CAL), 제2 소오스 팔로워 트랜지스터(SF2), 선택 트랜지스터(SX), 제1 캐패시터(C11) 및 제2 캐패시터(C22)를 포함할 수 있다.
리셋 트랜지스터(RX)는 게이트 전극에 입력되는 리셋 신호(RG)에 의해 제어될 수 있다. 리셋 트랜지스터(RX)의 드레인은 플로팅 확산 영역(FD)과 연결되며, 리셋 트랜지스터(RX)의 소오스는 픽셀 전원 전압(VPIX)에 연결될 수 있다. 리셋 신호(RG)에 의해 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스와 연결된 픽셀 전원 전압(VPIX)이 플로팅 확산 영역(FD)으로 전달될 수 있다. 즉, 리셋 트랜지스터(RX)가 턴 온될 때, 플로팅 확산 영역(FD)에 축적된 광전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다.
제1 소오스 팔로워 트랜지스터(SF1)는 게이트 전극으로 입력되는 광 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 제1 소오스 팔로워 트랜지스터(SF1)의 드레인은 픽셀 전원 전압(VPIX)에 연결되고, 제1 소오스 팔로워 트랜지스터(SF1)의 소오스는 프리차지 트랜지스터(PC)의 소오스 및 샘플링 트랜지스터(SAM)의 소오스에 연결될 수 있다.
샘플링 트랜지스터(SAM)가 제1 소오스 팔로워 트랜지스터(SF1)의 소오스와 제1 노드(n1) 사이에 연결될 수 있다. 제1 및 제2 캐패시터들(C11, C22)의 제1 전극들이 제1 노드(n1)에 연결될 수 있다. 제1 캐패시터(C11)의 제2 전극에 커패시터 전압(Vc)이 인가될 수 있으며, 제2 캐패시터(C22)의 제2 전극은 제2 노드(n2)에 연결될 수 있다.
프리차지 트랜지스터(PC)는 제1 소오스 팔로워 트랜지스터(SF1)가 새로운 전압을 샘플링할 수 있도록 제1 캐패시터(C11)와 제2 캐패시터(C22)를 프리차지시킬 수 있다.
캘리브레이션 트랜지스터(CAL)의 드레인은 픽셀 전원 전압(VPIX)에 연결되고, 캘리브레이션 트랜지스터(CAL)의 소오스는 제2 노드(n2)에 연결될 수 있다. 제2 노드(n2)는 캘리브레이션 트랜지스터(CAL)에 의해 캘리브레이션될 수 있다.
제2 소오스 팔로워 트랜지스터(SF2)의 게이트 전극은 제2 노드(n2)에 연결될 수 있다. 제2 소오스 팔로워 트랜지스터(SF2)의 드레인은 픽셀 전원 전압(VPIX)에 연결되고, 제2 소오스 팔로워 트랜지스터(SF2)의 소오스는 선택 트랜지스터(SX)의 드레인과 연결될 수 있다. 제2 소오스 팔로워 트랜지스터(SF2)는 제2 노드(n2)에서의 전위 변화를 증폭하고 선택 트랜지스터(SX)를 통해 픽셀 신호를 출력 라인(Vout)으로 출력할 수 있다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 일부분을 나타내는 단면도이다. 도 5a 및 도 5b는 본 발명의 실시예들에 따른 이미지 센서에서 광전 변환 회로층의 일부를 나타내는 평면도이다. 도 6은 본 발명의 실시예들에 따른 이미지 센서에서 픽셀 회로층의 일부를 나타내는 평면도이다. 도 7a, 도 7b, 도 7c, 및 도 7d는 도 6의 A-A', B-B', C-C', 및 D-D' 선들을 따라 자른 단면들을 나타낸다.
도 4를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는, 광전 변환 회로층(10), 픽셀 회로층(20), 광 투과층(30), 및 로직 회로층(40)을 포함할 수 있다.
광전 변환 회로층(10)은, 수직적 관점에서, 픽셀 회로층(20)과 광 투과층(30) 사이에 배치될 수 있다. 광전 변환 회로층(10)은 제1 반도체 기판(100), 픽셀 분리 구조체(PIS), 광전 변환 영역(PD), 트랜스퍼 게이트 전극(TG), 플로팅 확산 영역(FD), 및 제1 층간 절연막들(120)을 포함할 수 있다.
보다 상세하게, 도 4 및 도 5a를 참조하면, 제1 반도체 기판(100)은 서로 대향하는 제1 면(100a; 또는 전면) 및 제2 면(100b; 또는 후면)을 가질 수 있다. 제1 반도체 기판(100)은 제1 도전형(예를 들어, p형) 벌크(bulk) 실리콘 기판 상에 제1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이미지 센서의 제조 공정상 벌크 실리콘 기판이 제거되어 p형 에피택셜층만 잔류하는 기판일 수 있다. 이와 달리, 제1반도체 기판(100)은 제1 도전형의 웰(well)을 포함하는 벌크 반도체 기판일 수도 있다.
제1 반도체 기판(100)은 복수의 픽셀 그룹들(PG)을 포함할 수 있다. 픽셀 그룹들(PG) 각각은 적어도 4개, 8개 또는 16개의 픽셀 영역들(PR)을 포함할 수 있다. 각 픽셀 그룹(PG)에서, 픽셀 영역들(PR)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 픽셀 영역들(PR) 각각은 제1 반도체 기판(100) 내에 제공된 픽셀 분리 구조체(PIS)에 의해 정의될 수 있다.
픽셀 분리 구조체(PIS)는 제1 반도체 기판(100) 내에 배치되며, 제1 반도체 기판(100)의 제1 면(100a)으로부터 제2 면(100b)으로 수직적으로 연장될 수 있다. 픽셀 분리 구조체(PIS)는 제1 반도체 기판(100)을 완전히 또는 일부를 관통할 수 있다. 픽셀 분리 구조체(PIS)는 소자 분리막(STI)의 일부분을 관통할 수 있다. 픽셀 분리 구조체(PIS)는 분리 절연 패턴 및 분리 절연 패턴 내의 도전 패턴을 포함할 수 있다.
도 5a를 참조하면, 픽셀 분리 구조체(PIS)는 제1 방향(D1)과 나란하며, 제2 방향(D2)으로 서로 이격되는 제1 및 제2 분리 부분들(P1a, P1b) 및 제2 방향(D2)과 나란하며, 제1 방향(D1)으로 서로 이격되는 제3 및 제4 분리 부분들(P2a, P2b)를 포함할 수 있다. 여기서, 제3 및 제4 분리 부분들(P2a, P2b)은 제1 및 제2 분리 부분들(P1a, P1b)과 교차할 수 있다. 픽셀 영역들(PR) 각각은 픽셀 분리 구조체(PIS)의 제1 내지 제4 부분들(P1a, P1b, P2a, P2b)에 의해 둘러싸일 수 있다.
실시예에 따르면, 제2 분리 부분(P1b)의 일부들은 플로팅 확산 영역(FD)을 사이에 두고 제1 방향(D1)으로 이격될 수 있으며, 제 4 분리 부분(P2b)의 일부들은 플로팅 확산 영역(FD)을 사이에 두고 제2 방향(D2)으로 이격될 수 있다.
도 5b를 참조하면, 픽셀 분리 구조체(PIS)는 제1 방향(D1)을 따라 서로 나란하게 연장되는 제1 부분들(P1) 및 제1 부분들(P1)을 가로질러 제2 방향(D2)을 따라 서로 나란하게 연장되는 제2 부분들(P2)을 포함할 수 있다. 픽셀 분리 구조체(PIS)는, 평면적 관점에서, 픽셀 영역들(PR) 각각을 둘러쌀 수 있다
계속해서, 도 4 및 도 5a를 참조하면, 소자 분리막(STI)이 픽셀 영역들(PR) 각각에서 제1 반도체 기판(100)의 제1 면(100a)에 인접하게 배치될 수 있다. 소자 분리막(STI)은 제1 반도체 기판(100)의 제1 면(100a)에 활성부를 정의할 수 있다. 소자 분리막(STI)은 제1 반도체 기판(100)의 제1 면(100a)을 리세스하여 형성된 소자 분리 트렌치 내에 제공될 수 있다. 소자 분리막(STI)은 절연 물질로 이루어질 수 있다.
소자 분리막(STI)은 픽셀 분리 구조체(PIS)의 일부와 중첩될 수 있다. 일 예로, 소자 분리막(STI)은 서로 인접하는 픽셀 영역들(PR) 사이의 픽셀 분리 구조체(PIS) 상에 배치될 수 있다. 소자 분리막(STI)은 평면적 관점에서, 제1 및 제3 분리 부분들(P1a, P2a) 사이에 제공될 수 있다. 소자 분리막(STI)은 반도체 기판(101)의 제1 면(100a)에 인접하게 배치될 수 있다.
광전 변환 영역(PD)이 각 픽셀 영역(PR)에서 제1 반도체 기판(100) 내에 제공될 수 있다. 광전 변환 영역(PD)은 입사광의 세기에 비례하여 광전하를 생성할 수 있다. 광전 변환 영역(PD)은 제1 반도체 기판(100)의 제1 도전형과 반대의 제2 도전형의 불순물들을 제1 반도체 기판(100) 내에 이온 주입하여 형성될 수 있다. 제1 도전형의 제1 반도체 기판(100)과 제2 도전형의 광전 변환 영역(PD)의 접합(junction)에 의해 포토다이오드들이 형성될 수 있다.
일부 실시예들에 따르면, 광전 변환 영역들(PD)은 제1 반도체 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에 포텐셜 기울기를 가질 수 있도록 제1 면(100a)에 인접한 영역과 제2 면(100b)에 인접한 영역 간에 불순물 농도 차이를 가질 수도 있다. 예를 들어, 광전 변환 영역들(PD)은 수직적으로 적층된 복수 개의 불순물 영역들을 포함할 수도 있다.
각 픽셀 영역(PR)에서, 제1 반도체 기판(100)의 제1 면(100a) 상에 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)이 배치될 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)은, 평면적 관점에서, 광전 변환 영역(PD)과 일부 중첩될 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)은 제1 반도체 기판(100) 내에 배치될 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)은 제1 반도체 기판(100) 내로 삽입된 하부 부분과, 하부 부분과 연결되며 제1 반도체 기판(100)의 제1 면(100a) 위로 돌출되는 상부 부분을 포함할 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)의 하부 부분은 제1 반도체 기판(100)의 일부를 수직적으로 관통할 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)의 바닥면은 제1 반도체 기판(100)의 제1 면(100a)보다 낮은 레벨에 위치할 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)과 제1 반도체 기판(100) 사이에는 게이트 절연막이 개재될 수 있다.
도 5a에 도시된 실시예들에 따르면, 플로팅 확산 영역(FD)이 적어도 4개의 픽셀 영역들(PR)에 공통으로 제공될 수 있다. 플로팅 확산 영역(FD)이 제1 내지 제4 트랜스퍼 게이트 전극들(TGa, TGb, TGc, TGd)과 인접하게 제1 반도체 기판(100) 내에 제공될 수 있다.
플로팅 확산 영역(FD)은 수직적으로 픽셀 분리 구조체(PIS)의 일부와 중첩될 수 있다. 플로팅 확산 영역(FD)은 평면적 관점에서, 픽셀 분리 구조체(PIS)의 상기 제2 및 제4 분리 부분들(P1b, P2b) 사이에 제공될 수 있다. 플로팅 확산 영역(FD)은 각 픽셀 영역(PR)의 접지 불순물 영역(GR)과 대각선 방향에 위치할 수 있다. 플로팅 확산 영역(FD)은 제1 도전형의 제1 반도체 기판(100) 반도체층(100) 내에 제2 도전형의 불순물(예를 들어, n형)을 이온 주입하여 형성될 수 있다.
도 5b에 도시된 실시예들에 따르면, 플로팅 확산 영역(FDa, FDb, FDc, FDd)이 픽셀 영역들(PR) 각각에서 제1 반도체 기판(100) 내에 제공될 수 있다. 플로팅 확산 영역(FDa, FDb, FDc, FDd)은 소자 분리막(STI)과 인접하게 배치될 수 있다. 각 픽셀 영역(PR)에서, 플로팅 확산 영역(FDa, FDb, FDc, FDd)은 수직적으로 광전 변환 영역(PD) 일부와 중첩될 수 있다.
각 픽셀 영역(PR)에서, 접지 불순물 영역(GR)이 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)과 이격되어 제1 반도체 기판(100) 내에 제공될 수 있다. 접지 불순물 영역(GR)은 수직적으로 광전 변환 영역(PD) 일부와 중첩될 수 있다. 접지 불순물 영역(GR)은 제1 반도체 기판(100)과 동일한 제1 도전형의 불순물을 도핑하여 형성될 수 있다. 예를 들어, 접지 불순물 영역(GR)은 p형 불순물 영역일 수 있다. 접지 불순물 영역(GR)을 통해 제1 반도체 기판(100)에 접지 전압이 인가될 수 있다.
각 픽셀 영역(PR)에서, 제1 반도체 기판(100)의 제1 면(100a) 상에 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)이 배치될 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)은, 평면적 관점에서, 광전 변환 영역(PD)과 일부 중첩될 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)은 반도체 기판(100) 내에 배치될 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)은 제1 반도체 기판(100) 내로 삽입된 하부 부분과, 하부 부분과 연결되며 제1 반도체 기판(100)의 면(100a) 위로 돌출되는 상부 부분을 포함할 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)의 하부 부분은 반도체 기판(100)의 일부를 수직적으로 관통할 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)의 바닥면은 제1 반도체 기판(100)의 제1 면(100a)과 다른 레벨에 위치할 수 있다. 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)과 제1 반도체 기판(100) 사이에는 게이트 절연막이 개재될 수 있다.
제1 층간 절연막들(110)이 제1 반도체 기판(100)의 제1 면(100a) 상에서 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd)을 덮을 수 있다. 제1 층간 절연막들(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 층간 절연막들(110) 내에 트랜스퍼 게이트 전극(TGa, TGb, TGc, TGd) 및 플로팅 확산 영역(FD, FDa, FDb, FDc, FDd)과 연결되는 배선 구조체(111)가 배치될 수 있다.
실시예에 따르면, 광전 변환 회로층(10)은 광전 변환 회로층(10)의 최상부 메탈층에 제공된 제1 본딩 패드들(BP1)을 포함할 수 있다. 제1 본딩 패드들(BP1)이 제1 층간 절연막들(110) 중 최상층 내에 배치될 수 있다.
광전 변환 회로층(10)의 제1 본딩 패드들(BP1)은 콘택 플러그들 및 금속 배선들을 통해 트랜스퍼 게이트 전극들(TGa, TGb, TGc, TGd), 플로팅 확산 영역들(FDa, FDb, FDc, FDd), 또는 접지 불순물 영역들(GR)과 연결될 수 있다.
제1 본딩 패드들(BP1)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 픽셀 회로층(20)이 광전 변환 회로층(10)의 제1 층간 절연막(110) 상에 배치될 수 있다. 픽셀 회로층(20)은 단위 픽셀들(도 3a, 도 3b 및 도 3c의 P 참조)의 픽셀 회로(20P)를 포함할 수 있다. 픽셀 회로층(20)은 수직적 관점에서, 광전 변환 회로층(10)과 로직 회로층(40) 사이에 배치될 수 있다.
픽셀 회로층(20)은 제2 반도체 기판(200), 관통 플러그(TP), 관통 절연 패턴(TIP), 픽셀 트랜지스터들을 포함할 수 있다. 픽셀 트랜지스터들은 소오스 팔로워 트랜지스터(도 3a, 도 3b 및 도 3c의 SF 참조), 리셋 트랜지스터(도 3a, 도 3b 및 도 3c의 RX 참조), 이중 변환 이득 트랜지스터(도 3a, 도 3b 및 도 3c의 DCX 참조), 및 선택 트랜지스터(도 3a, 도 3b 및 도 3c의 SX 참조)을 포함할 수 있다.
보다 상세하게, 도 4 및 도 6을 참조하면, 제2 반도체 기판(200)은 서로 대향하는 제1 면(S1) 및 제2 면(S2)을 가질 수 있다. 제2 반도체 기판(200)은 제1 도전형의 반도체 물질, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄을 포함할 수 있다. 제2 반도체 기판(200)은 벌크 기판 또는 에피택셜층일 수 있다.
제2 반도체 기판(200)은 각 픽셀 그룹(PG)에서 제1 도전형의 제1 웰 영역(200a) 및 제1 도전형의 제2 웰 영역(200b)을 포함할 수 있다. 제1 웰 영역(200a)과 제2 웰 영역(200b)은 소자 분리 패턴(201) 및 분리 구조체(203)에 의해 서로 분리될 수 있다.
소자 분리 패턴(201)은 제2 반도체 기판(200)의 제2 웰 영역(200b)에서 제1, 제2, 및 제3 활성부들(AP1, AP2, AP3)을 정의할 수 있다. 제1, 제2, 및 제3 활성부들(AP1, AP2, AP3)은 제2 웰 영역(200b)의 일부분들에 해당할 수 있다. 소자 분리 패턴(201)이 제2 반도체 기판(200)의 제1 면(S1)에 인접하게 배치될 수 있다. 소자 분리 패턴(201)은 분리 구조체(203)의 일부와 중첩될 수 있다. 소자 분리 패턴(201)은 제2 반도체 기판의 제1 면을 리세스하여 형성된 트렌치 내에 제공될 수 있다. 소자 분리 패턴(201)은 절연 물질로 이루어질 수 있다.
제2 반도체 기판(200) 내에 제1 및 제2 웰 영역(200a, 200b)을 서로 분리시키는 분리 구조체(203)가 배치될 수 있다. 분리 구조체(203)는 평면적 관점에서, 제1 웰 영역(200a)을 둘러쌀 수 있다. 분리 구조체(203)는 제2 반도체 기판(200) 내에 배치되며, 제2 반도체 기판(200)의 제2 면(S2)으로부터 제1 면(S1)으로 수직적으로 연장될 수 있다. 분리 구조체(203)는 제2 반도체 기판(200)을 완전히 또는 일부를 관통할 수 있다. 분리 구조체(203)는 절연 물질로 이루어질 수 있다. 실시예에서, 분리 구조체(203)는 소자 분리 패턴(201)과 접하거나 관통할 수 있다.
관통 플러그(TP)는 각 픽셀 그룹(PG)에서 제2 반도체 기판(200)을 관통할 수 있다. 관통 플러그(TP)는 제2 반도체 기판(200)의 제1 웰 영역(200a)을 관통할 수 있다. 관통 플러그(TP)는 광전 변환 회로층(10)의 광전 변환 회로들과 픽셀 회로층(20)의 픽셀 트랜지스터들, 즉, 소오스 팔로워 트랜지스터를 전기적으로 연결할 수 있다. 구체적으로, 관통 플러그(TP)는 각 픽셀 그룹(PG)의 플로팅 확산 영역들(FD)과 소오스 팔로워 트랜지스터의 게이트 단자를 전기적으로 연결할 수 있다. 일 예에서, 관통 플러그(TP)는 각각의 픽셀 그룹들(PG)에 제공되며, 각 픽셀 그룹(PG)은 8개의 픽셀 영역들(PR)을 포함할 수 있다. 즉, 8개의 픽셀 영역들(PR)이 하나의 관통 플러그(TP)를 공유할 수 있다. 관통 플러그(TP)는 예를 들어, 텅스텐, 구리, 알루미늄, 또는 이들의 합금과 같은 금속을 포함할 수 있다.
관통 플러그(TP)는 제2 반도체 기판(200)의 제1 면(S1) 상에 제공되는 제2 층간 절연막(210)의 일부 및 제2 반도체 기판(200)의 제2 면(S2) 상에 제공되는 제3 층간 절연막(220)을 관통할 수 있다.
관통 플러그(TP)의 제1 단부는 제3 층간 절연막(220) 내에 제공되는 제2 본딩 패드(BP2)와 전기적으로 연결될 수 있다. 제2 본딩 패드(BP2)는 광전 변환 회로층(10)의 제1 본딩 패드(BP1)에 대응될 수 있으며, 서로 직접 접촉 및 연결될 수 있다.
관통 절연 패턴(TIP)이 제2 반도체 기판(200)의 제1 웰 영역(200a)을 관통할 수 있다. 관통 절연 패턴(TIP)은 관통 플러그(TP)의 측벽을 둘러쌀 수 있다. 즉, 관통 절연 패턴(TIP)은 관통 플러그(TP)와 제2 반도체 기판(200) 사이에 배치될 수 있다. 관통 절연 패턴(TIP)의 상면은 제2 반도체 기판(200a)의 제1 면(S1)과 공면을 이룰 수 있으며, 관통 절연 패턴(TIP)의 하면은 제2 반도체 기판(200a)의 제2 면(S2)과 공면을 이룰 수 있다. 관통 절연 패턴(TIP)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
소오스 팔로워 트랜지스터(도 3a, 도 3b 및 도 3c의 SF 참조)가 제2 반도체 기판(200)의 제1 웰 영역(200a) 상에 제공될 수 있다. 상세하게, 도 4, 도 6, 도 7a, 및 도 7b를 참조하면, 소오스 팔로워 트랜지스터는 제2 반도체 기판(200)의 제1 면(200a) 상에 배치되는 소오스 팔로워 게이트 전극(SFG) 및 소오스 팔로워 게이트 전극(SFG) 양측에서 제1 웰 영역(200a) 내에 제공되는 소오스 및 드레인 영역들(SR, DR)을 포함할 수 있다. 여기서, 소오스 및 드레인 영역들(SR, DR)은 제2 도전형의 불순물들이 도핑된 불순물 영역일 수 있다.
제1 픽업 불순물 영역(PUR1)이 소오스 팔로워 트랜지스터의 소오스 및 드레인 영역들(SR, DR)과 이격되어 제1 웰 영역(200a) 내에 제공될 수 있다. 제1 픽업 불순물 영역(PUR1)은 제1 도전형의 불순물이 도핑된 영역일 수 있다. 일 예로, 제1 픽업 불순물 영역(PUR1)은 소자 분리 패턴(201)에 의해 소오스 팔로워 트랜지스터의 소오스 영역(SR)과 이격될 수 있다.
실시예들에 따르면, 제2 반도체 기판(200)의 제2 웰 영역(200b) 상에 픽셀 트랜지스터들이 제공될 수 있다.
구체적으로, 리셋 트랜지스터(도 3a, 도 3b 및 도 3c의 RX 참조) 및 이중 변환 이득 트랜지스터(도 3a, 도 3b 및 도 3c의 DCX 참조)이 제2 반도체 기판(200)의 제1 활성부(AP1) 상에 제공될 수 있다. 선택 트랜지스터(도 3a, 도 3b 및 도 3c의 SX 참조)가 제2 반도체 기판(200)의 제2 활성부(AP2) 상에 제공될 수 있다.
즉, 리셋 게이트 전극(RG) 및 변환 이득 게이트 전극(DCG)이 제2 반도체 기판(200)의 제1 활성부(AP1) 상에 배치되며, 리셋 게이트 전극(RG) 및 변환 이득 게이트 전극(DCG) 양측에서 제1 활성부(AP1) 내에 불순물 영역들(SDR)이 배치될 수 있다.
선택 게이트 전극(SG)이 제2 반도체 기판(200)의 제2 활성부(AP2) 상에 배치되며, 선택 게이트 전극(SG)의 양측에서 제2 활성부(AP2) 내에 배치될 수 있다.
제2 픽업 불순물 영역(PUR2)이 제2 반도체 기판(200)의 제3 활성부(AP3) 내에 배치될 수 있다. 제2 픽업 불순물 영역(PUR2)은 제1 도전형의 불순물이 도핑된 영역일 수 있다.
제2 층간 절연막(210)은 제2 반도체 기판(200)의 제1 면(S1) 상에서 픽셀 트랜지스터들을 덮을 수 있다. 일 예로, 제2 층간 절연막(210)은 차례로 적층된 제1 및 제2 절연막들(211, 213)을 포함할 수 있다. 제2 층간 절연막(210)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 콘택 플러그(CT1)가 제2 층간 절연막(210)의 제1 및 제2 절연막들(211, 213)을 관통하여 소오스 팔로워 게이트 전극(SFG)에 접속될 수 있으며, 제2 콘택 플러그(CT2)가 제2 절연막(213)을 관통하여 관통 플러그(TP)에 접속될 수 있다.
제1 연결 배선(CL1)이 제2 절연막(213) 상에 배치될 수 있으며, 제1 및 제2 콘택 플러그들(CT1, CT2)을 서로 연결할 수 있다. 즉, 제1 연결 배선(CL1)은 소오스 팔로워 트랜지스터의 게이트 단자와 관통 플러그(TP)를 전기적으로 연결할 수 있다. 다시 말해, 제1 연결 배선(CL1)은 소오스 팔로워 트랜지스터의 게이트 단자와 각 픽셀 그룹(PG)의 플로팅 확산 영역들(FD)을 전기적으로 연결할 수 있다.
제3 콘택 플러그(CT3)가 제2 층간 절연막(210)의 제1 및 제2 절연막들(211, 213)을 관통하여 소오스 영역(SR)에 접속될 수 있으며, 제4 콘택 플러그(CT4)가 제2 층간 절연막(210)의 제1 및 제2 절연막들(211, 213)을 관통하여 제1 픽업 불순물 영역(PUR1)에 접속될 수 있다.
제2 연결 배선(CL2)이 제2 절연막(213) 상에 배치될 수 있으며, 제3 및 제4 콘택 플러그들(CT3, CT4)을 서로 연결할 수 있다. 즉, 소오스 팔로워 트랜지스터의 소오스 영역(SR)와 제1 픽업 불순물 영역(PUR1)을 전기적으로 연결할 수 있다. 다시 말해, 소오스 팔로워 트랜지스터의 소오스 단자는 제2 반도체 기판(200)의 제1 웰 영역(200a), 즉, 소오스 팔로워 트랜지스터의 바디(body)와 전기적으로 연결될 수 있다.
이에 따라, 이미지 센서의 동작시 제2 반도체 기판(200)의 제1 웰 영역(200a)의 전위는 플로팅 확산 영역(FD)의 전위에 비례하여 변동될 수 있다. 즉, 제2 반도체 기판(200)의 제1 웰 영역(200a)과 관통 플러그(TP) 사이에 존재하는 기생 캐패시턴스가 감소될 수 있다.
제5 콘택 플러그(CT5)가 제2 층간 절연막(210)의 제1 및 제2 절연막들(211, 213)을 관통하여 리셋 게이트 전극(RG) 일측의 소오스 및 드레인 영역(SDR)에 접속될 수 있다.
제6 콘택 플러그(CT6)가 제2 층간 절연막(210)의 제1 및 제2 절연막들(211, 213)을 관통하여 변환 이득 게이트 전극(DCG) 타측의 소오스 및 드레인 영역(SDR)에 접속될 수 있다.
제7 및 제8 콘택 플러그들(CT7, CT8)이 2 층간 절연막(210)의 제1 및 제2 절연막들(211, 213)을 관통하여 선택 게이트 전극(SG) 양측의 소오스 및 드레인 영역들(SDR)에 접속될 수 있다.
제9 콘택 플러그(CT9)는 제2 층간 절연막(210)의 제1 및 제2 절연막들(211, 213)을 관통하여 제2 픽업 불순물 영역(PUR2)에 접속될 수 있다. 실시예들에 따르면, 제9 콘택 플러그(CT9)를 통해 제2 픽업 불순물 영역(PUR2)에 접지 전압이 인가될 수 있다. 즉, 이미지 센서의 동작시 제2 웰 영역(200b)의 전위는 제1 웰 영역(200a)의 전위와 다를 수 있다.
다시 도 4를 참조하면, 픽셀 회로층(20)은 제2 층간 절연막(210)의 최상부 메탈층에 제공된 제2 본딩 패드들(BP2) 및 제3 층간 절연막(220)의 최상부 메탈층에 제공된 제3 본딩 패드들(BP3)을 포함할 수 있다. 제2 및 제3 본딩 패드들(BP2, BP3)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
실시예들에서, 픽셀 회로층(20)의 제2 본딩 패드들(BP2)은 광전 변환 회로층(10)의 제1 본딩 패드들(BP1)과 접합될 수 있다.
광전 변환 회로층(10)과 픽셀 회로층(20)은 최상부 메탈층에 제공되는 제1 및 제2 본딩 패드들(BP1, BP2)을 서로 직접 접합시킴으로써, 광전 변환 회로층(10)과 픽셀 회로층(20)이 전기적으로 연결될 수 있다.
광전 변환 회로층(10)의 제1 본딩 패드들(BP1)과 픽셀 회로층(20)의 제2 본딩 패드들(BP2)은 하이브리드 본딩(hybrid bonding) 방식으로 서로 직접 전기적으로 연결될 수 있다. 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 제1 및 제2 본딩 패드들(BP1, BP2)이 구리(Cu)로 이루어진 경우, 구리(Cu)-구리(Cu) 본딩에 의해 물리적 및 전기적으로 연결될 수 있다. 또한, 광전 변환 회로층(10)의 제1 층간 절연막(110) 표면과 픽셀 회로층(20)의 제2 층간 절연막(210) 표면이 유전체-유전체 본딩에 의해 접합될 수 있다.
실시예들에 따르면, 광 투과층(30)이 제1 반도체 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 광 투과층(30)은 평탄 절연막(510), 격자 구조체(520), 컬러 필터들(530), 및 마이크로 렌즈들(540)을 포함할 수 있다. 광 투과층(30)은 외부에서 입사되는 빛을 집광 및 필터링하여 광전 변환 회로층(10)으로 제공할 수 있다.
상세하게, 평탄 절연막(510)은 제1 반도체 기판(100)의 제2 면(100b)을 덮을 수 있다. 평탄 절연막(510)은 투명한 절연물질로 이루어질 수 있으며, 복수의 층들을 포함할 수 있다. 평탄 절연막(510)은 제1 반도체 기판(100) 다른 굴절률을 갖는 절연 물질로 이루어질 수 있다. 평탄 절연막(510)은 금속 산화물 및/또는 실리콘 산화물을 포함할 수 있다.
격자 구조체(520)가 평탄 절연막(510) 상에 배치될 수 있다. 격자 구조체(520)는 픽셀 분리 구조체(PIS)과 유사하게, 평면적 관점에서 격자 형태를 가질 수 있다. 격자 구조체(520)는, 평면적 관점에서, 픽셀 분리 구조체(PIS)과 중첩될 수 있다. 즉, 격자 구조체(520)는 제1 방향(D1)으로 연장되는 제1 부분들 및 제1 부분들을 가로질러 제2 방향(D2)으로 연장되는 제2 부분들을 포함할 수 있다. 격자 구조체(520)의 폭은 픽셀 분리 구조체(PIS)의 최소 폭과 실질적으로 동일하거나 작을 수 있다.
격자 구조체(520)는 차광 패턴 및/또는 저굴절 패턴을 포함할 수 있다. 차광 패턴은 예를 들어, 티타늄, 탄탈륨 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 저굴절 패턴은 차광 패턴보다 낮은 굴절율을 갖는 물질로 이루어질 수 있다. 저굴절 패턴은 유기 물질로 이루어질 수 있으며, 약 1.1 내지 1.3의 굴절률을 가질 수 있다. 예를 들어, 격자 구조체(520)는 실리카 나노 파티클들이 포함된 폴리머층일 수 있다.
컬러 필터들(530)이 픽셀 영역들(PR) 각각에 대응되어 형성될 수 있다. 컬러 필터들(530)은 격자 구조체(520)에 의해 정의되는 공간을 채울 수 있다. 컬러 필터들(530)은 단위 픽셀에 따라 적색, 녹색, 또는 청색의 컬러 필터를 포함하거나, 마젠타, 시안, 또는 옐로우의 컬러 필터를 포함할 수 있다.
마이크로 렌즈들(540)이 컬러 필터들(530) 상에 배치될 수 있다. 마이크로 렌즈들(540)은 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈들(540)은 광투과성 수지로 형성될 수 있다.
로직 회로층(40)은 픽셀 회로층(20)과 인접하도록 센서 회로층(1)과 본딩될 수 있다. 로직 회로층(40)은 로직 회로들(도 1의 2, 3, 4, 5, 6, 7, 8 참조), 전원 회로, 입출력 인터페이스, 및/또는 이미지 신호 프로세서 등을 포함할 수 있다. 즉, 로직 회로층(40)은 도 1의 이미지 센서에서 픽셀 어레이(1) 이외의 구성요소들을 포함할 수 있다.
상세하게, 로직 회로층(40)은 제3 반도체 기판(300), 로직 회로들(LC), 로직 로직 회로들(LC)을 덮는 층간 절연막들(310), 및 로직 회로들(LC)과 연결되는 로직 배선들(311)을 포함할 수 있다. 로직 층간 절연막들(310) 중 최상층막은 픽셀 회로층(20)의 제2 층간 절연막(210)과 접합될 수 있다.
로직 층간 절연막들(310) 중 최상층막 내에 제4 본딩 패드들(BP4)이 제공될 수 있으며, 제4 본딩 패드들(BP4)은 픽셀 회로층(20)의 제3 본딩 패드들(BP3)과 접합될 수 있다.
제3 및 제4 본딩 패드들(BP3, BP4)을 서로 직접 접합시킴으로써, 광전 변환 회로층(10) 및 픽셀 회로층(20)은 로직 회로층(40)과 전기적으로 연결될 수 있다. 제3 본딩 패드들(BP3)과 제4 본딩 패드들(BP4) 또한 하이브리드 본딩) 방식으로 서로 직접 전기적으로 연결될 수 있다.
도 8a는 본 발명의 실시예들에 따른 이미지 센서의 일부분을 나타내는 단면도이다. 도 8b는 도 8a의 P1 부분을 확대한 도면이다. 설명의 간략함을 위해 앞서 설명된 이미지 센서와 동일한 기술적 특징들에 대한 설명은 생략하고 차이점에 대해 설명한다.
도 8a 및 도 8b를 참조하면, 픽셀 회로층(20)은, 앞서 설명한 것처럼, 제2 반도체 기판(200), 관통 플러그(TP), 관통 절연 패턴(TIP), 픽셀 트랜지스터들을 포함할 수 있다. 제2 반도체 기판(200)은 각 픽셀 그룹(PG)에서 제1 웰 영역(200a) 및 제2 웰 영역(200b)을 포함할 수 있다. 여기서, 제1 웰 영역(200a)과 제2 웰 영역(200b)은, 분리 구조체(도 4의 203) 대신, 분리 웰 영역(205)에 의해 서로 전기적으로 분리될 수 있다.
상세하게, 제2 도전형의 제2 반도체 기판(200) 내에서 제1 웰 영역(200a)을 둘러싸는 분리 웰 영역(205)이 제공될 수 있다. 분리 웰 영역(205)은 제2 도전형의 불순물을 도핑된 영역일 수 있다. 즉, 제1 및 제2 웰 영역들(200a, 200b)과 분리 웰 영역(205) 사이에 PN 접합(junction)이 형성되어 제1 웰 영역(200a)과 제2 웰 영역(200b)은 전기적으로 서로 분리될 수 있다.
도 9a는 본 발명의 실시예들에 따른 이미지 센서의 일부분을 나타내는 단면도이다. 도 9b는 도 9a의 P2 부분을 확대한 도면이다.
도 9a 및 도 9b를 참조하면, 픽셀 회로층(20)은, 앞서 설명한 것처럼, 제2 반도체 기판(200), 관통 플러그(TP), 관통 절연 패턴(TIP), 픽셀 트랜지스터들을 포함할 수 있다. 제2 반도체 기판(200)은 각 픽셀 그룹(PG)에서 제1 웰 영역(200a) 및 제2 웰 영역(200b)을 포함할 수 있다. 여기서, 제1 웰 영역(200a)과 제2 웰 영역(200b)은 분리 구조체(203)에 의해 서로 분리될 수 있다.
분리 구조체(203)는 제2 반도체 기판(200)을 수직적으로 관통할 수 있으며, 제2 반도체 기판(200)의 제2 면(S2)을 덮을 수 있다.
도전 패턴(204)이 분리 구조체(203) 상에 배치될 수 있다. 도전 패턴의 일부분은 제2 반도체 기판(200)의 제2 면(S2)에 대해 수직하며 분리 구조체(203) 내부에 배치될 수 있다. 도전 패턴(204)은 텅스텐(W) 또는 티타늄(Ti)과 같은 금속 물질을 포함할 수 있다. 이미지 센서의 동작시 도전 패턴(204)에 소정의 바이어스가 인가될 수 있다. 도전 패턴(204)은 광전 변환 회로층(10)과 픽셀 회로층(20) 사이의 차폐(shield) 역할을 할 수 있다.
도 10 및 도 11은 본 발명의 다양한 실시예들에 따른 이미지 센서의 단면도들이다.
도 10을 참조하면, 이미지 센서는 픽셀 어레이 영역(R1) 및 패드 영역(R2)을 포함할 수 있다. 픽셀 어레이 영역(R1)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열된 복수의 단위 픽셀들을 포함할 수 있다. 픽셀 어레이 영역(R1)의 단위 픽셀들 각각에서 입사광(incident light)에 의해 발생된 전기적 신호가 출력될 수 있다.
픽셀 어레이 영역(R1)은 수광 영역(AR) 및 차광 영역(OB)을 포함할 수 있다. 차광 영역(OB)은 평면적 관점에서, 수광 영역(AR)을 둘러쌀 수 있다. 다시 말해, 차광 영역(OB)이, 평면적 관점에서, 수광 영역(AR)의 상하 및 좌우에 배치될 수 있다. 차광 영역(OB)에는 빛이 입사되지 않는 기준 픽셀들이 제공되며, 기준 픽셀들에서 발생하는 기준 전하량을 기준으로 수광 영역(AR)의 단위 픽셀들에서 센싱되는 전하량을 비교함으로써, 단위 픽셀들에서 감지되는 전기적 신호 크기를 산출할 수 있다.
수광 영역(AR)에서 이미지 센서는 앞서 설명된 이미지 센서와 동일한 기술적 특징들을 포함할 수 있다. 즉, 이미지 센서는 앞서 설명한 것처럼, 광전 변환 회로층(10), 픽셀 회로층(20), 광 투과층(30), 및 로직 회로층(40)을 포함할 수 있다. 수직적 관점에서, 픽셀 회로층(20)은 광전 변환 회로층(10)과 광 투과층(30) 사이에 배치될 수 있으며, 픽셀 회로층(20)은 로직 회로층(40)과 인접할 수 있다.
제1 반도체 기판(100) 내의 픽셀 분리 구조체(PIS)는 수광 영역(AR) 및 차광 영역(OB)에서 픽셀 영역들을 정의할 수 있다.
픽셀 분리 구조체(PIS)는 라이너 절연 패턴(101), 반도체 패턴(103), 및 캡핑 패턴(105)을 포함할 수 있다. 반도체 패턴(103)은 반도체 기판(100)의 일부를 수직적으로 관통할 수 있으며, 라이너 절연 패턴(101)은 반도체 패턴(103)과 반도체 기판(100) 사이에 제공될 수 있다. 캡핑 패턴(105)은 반도체 패턴(103) 상에 배치될 수 있으며, 소자 분리막(STI)의 상면과 실질적으로 동일한 레벨에 상면을 가질 수 있다.
라이너 절연 패턴(101) 및 캡핑 패턴(105)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 반도체 패턴(103)은 언도우프트 폴리실리콘막 또는 불순물이 도우프된 폴리실리콘막을 포함할 수 있다. 반도체 패턴(103)은 에어(air) 갭 또는 보이드(void)를 포함할 수도 있다.
픽셀 분리 구조체(PIS) 중 일부분, 예를 들어 반도체 패턴(103)은 차광 영역(OB)에서 콘택 플러그(521)와 전기적으로 연결될 수 있다.
광 투과층(30)의 평탄 절연막(510)은 수광 영역(AR)에서 차광 영역(OB) 및 패드 영역(R2)으로 연장될 수 있다.
차광 영역(OB)에서, 차광 패턴(OBP)이 평탄 절연막(510) 상에 배치될 수 있다. 차광 패턴(OBP)은 차광 영역(OB)에 제공된 광전 변환 영역들(PD)로 광이 입사되는 것을 차단할 수 있다. 차광 영역(OB)의 기준 픽셀 영역들에서 광전 변환 영역들(PD)은 광전 신호를 출력하지 않고, 노이즈 신호를 출력할 수 있다. 상기 노이즈 신호는 열 발생 또는 암 전류 등에 의해 생성되는 전자들에 의해 발생할 수 있다. 차광 패턴(OBP)은 예를 들어, 텅스텐, 구리, 알루미늄, 또는 이들의 합금과 같은 금속을 포함할 수 있다.
필터링막(545)이 차광 패턴(OBP) 상에 제공될 수 있다. 필터링막(545)은 컬러 필터들(540)과 다른 파장의 빛을 차단할 수 있다. 예를 들어, 필터링막(545)은 적외선을 차단할 수 있다. 필터링막(545)은 블루 컬러 필터를 포함할 수 있으나, 이에 제약되지 않는다.
콘택 패드 플러그(521)가 제1 반도체 기판(100)의 차광 영역(OB)의 제2 면(100b) 상에 제공될 수 있다. 콘택 트렌치가 반도체 기판(100)의 제2 면(100b)에 형성될 수 있으며, 콘택 패드 플러그(521)는 상기 콘택 트렌치 내에 제공될 수 있다.
콘택 패드(522)가 콘택 패드 플러그(521)와 연결될 수 있다. 콘택 패드(522)는 콘택 패드 플러그(521)와 다른 도전 물질을 포함할 수 있다. 예를 들어, 콘택 패드는(522) 알루미늄을 포함할 수 있다. 콘택 패드(522)는 픽셀 분리 구조체(PIS)의 반도체 패턴(103)과 전기적으로 연결될 수 있다. 콘택 패드(522)를 통해 픽셀 분리 구조체(PIS)의 반도체 패턴(103)에 네거티브(negative) 바이어스가 인가될 수 있으며, 소정의 바이어스가 픽셀 어레이 영역(R1)으로 전달될 수 있다.
로직 회로층(40)은 제1 관통 도전 패턴(523) 및 제2 관통 도전 패턴(525)을 통해 광전 변환 회로층(10)과 전기적으로 연결될 수 있다.
상세하게, 차광 영역(OB)에서, 제1 관통 도전 패턴(523)이 제1 반도체 기판(100)을 관통하여 픽셀 회로층(20)의 도전 라인들 및 로직 회로층(40)의 로직 배선들(311)과 전기적으로 연결될 수 있다. 제1 관통 도전 패턴(523)은 서로 다른 레벨에 위치하는 제1 바닥면 및 제2 바닥면을 가질 수 있다. 제1 매립 패턴(524)이 제1 관통 도전 패턴(523)의 내부에 제공될 수 있다. 제1 매립 패턴(524)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다.
패드 영역(R2)에서, 제1 반도체 기판(100)의 제2 면(100b)에 제어 신호들 및 광전 신호 등을 입출력하는데 이용되는 복수의 도전 패드들(CP)이 배치될 수 있다. 패드 영역(R2)에서, 도전 패드들(CP)은 제1 반도체 기판(100)의 제2 면(100b) 내에 매립될 수 있다. 일 예로, 도전 패드들(CP)은 패드 영역(R2)에서 제1 반도체 기판(100)의 제2 면(100b)에 형성된 패드 트렌치 내에 제공될 수 있다. 도전 패드들(CP)은 알루미늄, 구리, 텅스텐, 티타늄, 탄탈륨, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 이미지 센서의 실장 공정에서, 본딩 와이어가 도전 패드들(CP)에 본딩될 수 있다. 도전 패드들(CP)은 본딩 와이어를 통해 외부 장치와 전기적으로 연결될 수 있다.
패드 영역(R2)에서, 제2 관통 도전 패턴(525)이 제1 반도체 기판(100)을 관통하여 로직 회로층(40)의 로직 배선들(311)과 전기적으로 연결될 수 있다. 제2 관통 도전 패턴(525)은 제1 반도체 기판(100)의 제2 면(100b) 상으로 연장되어 도전 패드들(CP)과 전기적으로 연결될 수 있다. 제2 관통 도전 패턴(525)의 일부분이 도전 패드들(CP)의 바닥면 및 측벽을 덮을 수 있다. 제2 매립 패턴(526)이 제2 관통 도전 패턴(525)의 내부에 제공될 수 있다. 제2 매립 패턴(526)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다. 패드 영역(R2)에서, 픽셀 분리 구조체(PIS)가 제2 관통 도전 패턴(525) 주위에 제공될 수 있다.
일 예에서, 광전 변환 회로층(10)과 로직 회로층(40)은 제1 및 제2 관통 도전 패턴들(523, 525)을 통해 서로 전기적으로 연결되는 것으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 11에 도시된 실시예에 따르면, 도 10에 도시된 제1 및 제2 관통 도전 패턴들(523, 525)은 생략될 수 있으며, 픽셀 어레이 영역(R1) 및 패드 영역(R2)에서 제1, 제2, 제3 및 제4 본딩 패드들(BP1, BP2, BP3, BP4)이 제공될 수 있다.
제1 및 제2 본딩 패드들(BP1, BP2)을 서로 접합시켜 광전 변환 회로층(10)과 픽셀 회로층(20)을 전기적으로 연결할 수 있으며, 제3 및 제4 본딩 패드들(BP3, BP4)을 접합시켜 픽셀 회로층(20)과 로직 회로층(40)을 전기적으로 연결할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 반도체 기판에 제공되는 광전 변환 소자;
    상기 제1 반도체 기판 상에 배치되는 제2 반도체 기판;
    상기 제2 반도체 기판 상에 제공되는 소오스 팔로워 트랜지스터, 및
    상기 제2 반도체 기판을 관통하며, 상기 광전 변환 소자와 상기 소오스 팔로워 트랜지스터를 전기적으로 연결하는 관통 플러그를 포함하되,
    상기 소오스 팔로워 트랜지스터의 소오스 단자는 상기 제2 반도체 기판과 전기적으로 연결되는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 제2 반도체 기판은 제1 웰 영역, 제2 웰 영역, 및 상기 제1 웰 영역을 둘러싸는 분리 구조체를 포함하되,
    상기 소오스 팔로워 트랜지스터는 상기 제1 웰 영역 상에 제공되는 이미지 센서.
  3. 제 2 항에 있어서,
    상기 제1 웰 영역 내에 제공되는 제1 픽업 불순물 영역; 및
    상기 소오스 팔로워 트랜지스터의 상기 소오스 단자와 상기 제1 픽업 불순물 영역을 전기적으로 연결하는 제1 연결 배선을 더 포함하는 이미지 센서.
  4. 제 2 항에 있어서,
    상기 소오스 팔로워 트랜지스터의 게이트 단자와 상기 관통 플러그를 전기적으로 연결하는 제2 연결 배선을 더 포함하는 이미지 센서.
  5. 제 2 항에 있어서,
    상기 제2 반도체 기판의 상기 제2 웰 영역 상에 제공되는 리셋 트랜지스터; 및
    상기 제2 웰 영역 내에 제공되는 제2 픽업 불순물 영역을 더 포함하는 이미지 센서.
  6. 제 2 항에 있어서,
    상기 제1 웰 영역과 상기 제2 웰 영역은 전기적으로 분리되는 이미지 센서.
  7. 제 2 항에 있어서,
    상기 관통 플러그는 상기 제2 반도체 기판의 상기 제1 웰 영역을 관통하는 이미지 센서.
  8. 제 1 항에 있어서,
    상기 제2 반도체 기판을 관통하며, 상기 관통 플러그의 측벽을 둘러싸는 관통 절연 패턴을 더 포함하는 이미지 센서.
  9. 제 1 항에 있어서,
    상기 제1 반도체 기판에 제공되는 플로팅 확산 영역; 및
    상기 광전 변환 소자와 상기 플로팅 확산 영역 사이에 배치되는 트랜스퍼 게이트 전극을 더 포함하되,
    상기 관통 플러그는 상기 플로팅 확산 영역과 전기적으로 연결되는 이미지 센서.
  10. 복수의 픽셀 영역들을 포함하는 제1 반도체 기판으로서, 상기 각 픽셀 영역은 광전 변환 영역 및 플로팅 확산 영역을 포함하는 것;
    상기 제1 반도체 기판 상에 배치되며, 제1 도전형의 제1 웰 영역을 포함하는 제2 반도체 기판;
    상기 제2 반도체 기판 상의 소오스 팔로워 트랜지스터로서, 상기 소오스 팔로워 트랜지스터는 상기 제2 반도체 기판의 상기 제1 웰 영역 상의 소오스 팔로워 게이트, 상기 소오스 팔로워 게이트 양측의 상기 제1 웰 영역 내에 제공되는 제2 도전형의 소오스 및 드레인 영역들;
    상기 제2 반도체 기판을 관통하며, 상기 플로팅 확산 영역과 상기 소오스 팔로워 게이트를 전기적으로 연결하는 관통 플러그;
    상기 제2 반도체 기판의 상기 제1 웰 영역 내에 제공되는 상기 제1 도전형의 제1 픽업 불순물 영역; 및
    상기 소오스 팔로워 트랜지스터의 상기 소오스 영역과 상기 제1 픽업 불순물 영역을 연결하는 제1 연결 배선을 포함하는 이미지 센서.
  11. 제 10 항에 있어서,
    상기 제2 반도체 기판 내에 배치되며, 평면적 관점에서, 상기 제1 웰 영역을 둘러싸는 분리 구조체; 및
    상기 제1 웰 영역과 이격되어 상기 제2 반도체 기판 상에 제공되는 리셋 트랜지스터를 더 포함하는 이미지 센서.
  12. 제 11 항에 있어서,
    상기 분리 구조체는 상기 제2 반도체 기판을 수직적으로 관통하는 분리 절연 패턴을 포함하는 이미지 센서.
  13. 제 11 항에 있어서,
    상기 제2 반도체 기판은 서로 대향하는 제1 면 및 제2 면을 갖고,
    상기 분리 구조체는 상기 제2 반도체 기판의 상기 제1 면에서 상기 제2 면으로 수직적으로 연장되며 상기 제2 도전형을 갖는 분리 웰 영역을 포함하는 이미지 센서.
  14. 제 11 항에 있어서,
    상기 분리 구조체는 상기 제2 반도체 기판을 수직적으로 관통하는 분리 절연 패턴 및 상기 분리 절연 패턴 내의 도전 패턴을 포함하는 이미지 센서.
  15. 제 11 항에 있어서,
    상기 제1 웰 영역과 이격되어 상기 제2 반도체 기판 내에 제공되는 상기 제1 도전형의 제2 픽업 불순물 영역을 더 포함하는 이미지 센서.
  16. 제 10 항에 있어서,
    상기 제1 웰 영역을 관통하며, 상기 관통 플러그의 측벽을 둘러싸는 관통 절연 패턴을 더 포함하는 이미지 센서.
  17. 제 10 항에 있어서,
    상기 소오스 팔로워 트랜지스터는 상기 복수의 픽셀 영역들 중 적어도 2개의 픽셀 영역들에 공통으로 제공되는 이미지 센서.
  18. 제 10 항에 있어서,
    상기 제1 웰 영역 내에서, 상기 소오스 팔로워 트랜지스터의 상기 소오스 영역과 상기 제1 픽업 불순물 영역 사이에 배치되는 소자 분리 패턴을 더 포함하는 이미지 센서.
  19. 제 10 항에 있어서,
    상기 픽셀 영역들 각각에서, 상기 광전 변환 영역과 상기 플로팅 확산 영역 사이의 상기 제1 반도체 기판의 제1 면 상에 배치되는 트랜스퍼 게이트 전극;
    상기 제1 반도체 기판의 상기 제1 면 상에서 상기 트랜스퍼 게이트 전극을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막과 상기 제2 반도체 기판의 제2 면 사이의 제2 층간 절연막;
    상기 제2 반도체 기판의 제1 면 상에 배치되며, 상기 소오스 팔로워 트랜지스터를 덮는 제3 층간 절연막;
    상기 제1 층간 절연막 내에 배치되며, 상기 플로팅 확산 영역과 연결되는 제1 본딩 패드; 및
    상기 제2 층간 절연막 내에서 상기 제1 본딩 패드와 접촉하며, 상기 관통 플러그의 제1 단과 연결되는 제2 본딩 패드를 더 포함하는 이미지 센서.
  20. 제1 반도체 기판에 제공되는 광전 변환 소자들을 포함하는 광전 변환 회로층;
    제2 반도체 기판 상에 제공되는 픽셀 회로층; 및
    제3 반도체 기판 상에 제공되는 상기 픽셀 트랜지스터들과 연결되는 로직 회로들을 포함하는 로직 회로층을 포함하되,
    상기 픽셀 회로층은:
    상기 제2 반도체 기판 내에 제공되어 제1 웰 영역과 제2 웰 영역을 분리하는 분리 구조체로서, 상기 제1 및 제2 웰 영역들은 제1 도전형을 갖는 것;
    상기 제1 웰 영역 상에 제공되는 소오스 팔로워 트랜지스터;
    상기 제2 웰 영역 상에 제공되는 리셋 트랜지스터;
    상기 제1 웰 영역 내에 제공되는 상기 제1 도전형의 제1 픽업 불순물 영역;
    상기 제2 웰 영역 내에 제공되는 상기 제1 도전형의 제2 픽업 불순물 영역;
    상기 제2 반도체 기판의 상기 제1 웰 영역을 관통하며, 상기 광전 변환 소자들 중 적어도 하나와 상기 소오스 팔로워 트랜지스터의 게이트 단자를 전기적으로 연결하는 관통 플러그;
    상기 제1 웰 영역을 관통하며, 상기 관통 플러그의 측벽을 둘러싸는 관통 절연 패턴; 및
    상기 소오스 팔로워 트랜지스터의 소오스 단자와 상기 제1 픽업 불순물 영역을 전기적으로 연결하는 제1 연결 배선을 포함하는 이미지 센서.

KR1020220171885A 2022-12-09 2022-12-09 이미지 센서 KR20240086387A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220171885A KR20240086387A (ko) 2022-12-09 2022-12-09 이미지 센서
CN202311286691.1A CN118173563A (zh) 2022-12-09 2023-10-07 图像传感器
US18/494,156 US20240194717A1 (en) 2022-12-09 2023-10-25 Image sensor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220171885A KR20240086387A (ko) 2022-12-09 2022-12-09 이미지 센서

Publications (1)

Publication Number Publication Date
KR20240086387A true KR20240086387A (ko) 2024-06-18

Family

ID=91346091

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220171885A KR20240086387A (ko) 2022-12-09 2022-12-09 이미지 센서

Country Status (3)

Country Link
US (1) US20240194717A1 (ko)
KR (1) KR20240086387A (ko)
CN (1) CN118173563A (ko)

Also Published As

Publication number Publication date
US20240194717A1 (en) 2024-06-13
CN118173563A (zh) 2024-06-11

Similar Documents

Publication Publication Date Title
US20210296390A1 (en) Pixel having two semiconductor layers, image sensor including the pixel, and image processing system including the image sensor
CN106960855B (zh) 互补金属氧化物半导体图像传感器
KR102638779B1 (ko) 이미지 센서
US7579637B2 (en) Image sensing device for reducing pixel-to-pixel crosstalk
KR102622057B1 (ko) 이미지 센서
KR20160019264A (ko) Cmos 이미지 센서
KR101503682B1 (ko) 공유 픽셀형 이미지 센서 및 그 제조 방법
US20220360730A1 (en) Image sensor
KR20170094693A (ko) 이미지 센서
US20220199670A1 (en) Image sensor
US12068350B2 (en) Complementary metal-oxide semiconductor (CMOS) image sensor
KR20240086387A (ko) 이미지 센서
KR20230005038A (ko) 이미지 센서 및 그 제조 방법
KR20140126622A (ko) 이미지 센서
US20230299116A1 (en) Image sensor
KR20230097887A (ko) 이미지 센서
KR20230136024A (ko) 이미지 센서
US20240048866A1 (en) Image sensor and method of operating the same
US20220406825A1 (en) Image sensor having increased integration
US20240170522A1 (en) Image sensors
US20240055463A1 (en) Image sensor structure for reduced pixel pitch and methods thereof
KR20090084168A (ko) 이미지 센서 및 그 제조 방법
JP2023123392A (ja) イメージセンサー
KR20240111235A (ko) 이미지 센서 및 그 제조 방법
KR20230127113A (ko) 이미지 센서