WO2024185367A1 - トランジスタ、およびトランジスタを備える表示装置 - Google Patents

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    • H10H29/30—Active-matrix LED displays
    • H10H29/39—Connection of the pixel electrodes to the driving transistors

Definitions

  • One embodiment of the present invention relates to a transistor and an electronic device including the transistor.
  • one embodiment of the present invention relates to a transistor including a gallium nitride compound and an electronic device including the transistor.
  • Patent Document 1 discloses that a transistor containing a group 13 element in its active layer can be formed on a glass substrate.
  • Patent Document 2 discloses that a semiconductor film of a group 13 element with low defect density can be formed by growing a nitride of a group 13 element on an insulating film containing gallium oxide (Ga 2 O 3 ).
  • An object of one embodiment of the present invention is to provide a transistor having a new structure, and an electronic device including this transistor.
  • an object of one embodiment of the present invention is to provide a highly reliable transistor including a group 13 element, and an electronic device including this transistor.
  • One embodiment of the present invention is a transistor.
  • the transistor includes a first alignment control film, a plurality of blocking films positioned on the first alignment control film and containing an insulating material, an active layer positioned on the plurality of blocking films and containing a gallium nitride compound, and a first terminal and a second terminal on the active layer.
  • the entire bottom surface of the first terminal overlaps with one of the plurality of blocking films, and the entire bottom surface of the second terminal overlaps with another of the plurality of blocking films.
  • the display device includes a substrate and a plurality of pixels on the substrate. At least one of the plurality of pixels includes a transistor and a display element electrically connected to the transistor.
  • the transistor includes a first alignment control film, a plurality of blocking films located on the first alignment control film and including an insulating material, an active layer located on the plurality of blocking films and including a gallium nitride compound, and a first terminal and a second terminal on the active layer. The entire bottom surface of the first terminal overlaps with one of the plurality of blocking films, and the entire bottom surface of the second terminal overlaps with another of the plurality of blocking films.
  • FIG. 1 is a schematic perspective view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic top view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic top view of a partial configuration of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic top view of a partial configuration of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a transistor according to an embodiment of the present invention.
  • FIG. 1 is a schematic top view of a display device according to an embodiment of the present invention.
  • FIG. 1 is a schematic end view of a display device according to an embodiment of the present invention.
  • the term "on top” is used, unless otherwise specified, to include both a case in which another structure is placed directly on top of a structure so as to be in contact with the structure, and a case in which another structure is placed above a structure via yet another structure.
  • a structure exposed from another structure refers to a configuration in which a portion of a structure is not covered by another structure, and includes a configuration in which the portion not covered by the other structure is covered by yet another structure.
  • the configuration expressed by this expression also includes a configuration in which a structure is not in contact with the other structure.
  • FIGS 1 and 2A show an example of the structure of a transistor 100 according to an embodiment of the present invention.
  • Figures 1 and 2A are a schematic perspective view and a top view, respectively, of the transistor 100
  • Figure 2B is a schematic view of an end surface taken along the dashed line A-A' in Figure 2A.
  • the transistor 100 is a type of high electron mobility field effect transistor (HEMT).
  • HEMT high electron mobility field effect transistor
  • the transistor 100 is provided on a substrate 10, and includes a first alignment control film 102, a second alignment control film 106 on the first alignment control film 102, a plurality of blocking films 104 on the first alignment control film 102, an active layer (also called an electron transit layer) 108 on the second alignment control film 106 and the blocking film 104, an electron supply layer 110 on the active layer 108, and a pair of terminals (a first terminal 116 and a second terminal 118) located on the active layer 108 and electrically connected to the active layer 108 and the electron supply layer 110.
  • the first terminal 116 and the second terminal 118 may be in contact with the active layer 108, or may be in contact with the active layer 108 via the electron supply layer 110 (not shown).
  • the transistor 100 further includes a gate electrode 114 that is in direct contact with the electron supply layer 110 or is provided on the electron supply layer 110 via a gate insulating film 112 of any configuration. These configurations will be described below.
  • Substrate 10 supports the transistor 100. Therefore, any substrate can be used as the substrate 10 as long as it has a configuration that can realize this function.
  • a single crystal silicon substrate, a sapphire substrate, a quartz substrate, or an amorphous glass substrate can be used as the substrate 10.
  • a resin substrate such as a polyimide substrate, a polyamide substrate, a polycarbonate substrate, an acrylic resin substrate, a polysiloxane substrate, or a fluororesin substrate may be used as the substrate 10.
  • the substrate 10 may be flexible. As described later, in the manufacture of the transistor 100, the high temperature required for epitaxial growth of an inorganic semiconductor is not necessarily required.
  • the substrate 10 preferably has a thermal expansion coefficient smaller than 50 ⁇ 10 ⁇ 7 /° C. and a strain point of 600° C. or higher.
  • the content of alkali metals such as sodium in the substrate 10 is preferably 0.1% or less.
  • a glass substrate formed of aluminoborosilicate glass or aluminosilicate glass can be used.
  • an undercoat may be provided on the substrate 10 to prevent the diffusion of impurities such as alkali metal ions.
  • the undercoat is formed, for example, by a sputtering method or a chemical vapor deposition (CVD) method, and is a laminate of one or more films containing silicon-containing inorganic compounds such as silicon oxide and silicon nitride.
  • the first orientation control film 102 is provided on the substrate 10.
  • the first orientation control film 102 is a film that has a function of controlling the orientation of the active layer 108 and the second orientation control film 106 provided thereon to promote crystallization.
  • the first orientation control film 102 can include a conductive material having a hexagonal close-packed structure, a face-centered cubic structure, or a structure equivalent thereto.
  • the hexagonal close-packed structure or a structure equivalent to the face-centered cubic structure includes a crystal structure in which the c-axis is not perpendicular to the a-axis and the b-axis.
  • the first orientation control film 102 is oriented in the (0001) direction, i.e., the c-axis direction, relative to the substrate 10.
  • the first orientation control film 102 having a face-centered cubic structure or a structure equivalent thereto is oriented in the (111) direction relative to the substrate 10. Therefore, the c-axis of the first orientation control film 102 is oriented in a direction perpendicular or approximately perpendicular to the surface on which the first orientation control film 102 is provided (i.e., the surface of the substrate 10).
  • the active layer 108 contains a gallium nitride material
  • the second orientation control film 106 may also contain a gallium nitride material.
  • the gallium nitride material has a hexagonal close-packed structure and grows crystals in the c-axis direction so as to minimize its surface energy. Therefore, by forming the active layer 108 and the second orientation control film 106 on the first orientation control film 102, the crystal growth in the c-axis direction of the second orientation control film 106 and the active layer 108 is promoted. As a result, the crystallinity of the active layer 108 is improved.
  • Such a first alignment control film 102 may include a conductive material containing titanium, zinc, aluminum, silver, nickel, or copper. More specifically, the first alignment control film 102 may include inorganic compounds such as titanium nitride, titanium oxide, zinc oxide, and BiLaTiO, and metals such as titanium, aluminum, silver, calcium, nickel, copper, strontium, rhodium, palladium, cerium, ytterbium, iridium, platinum, gold, lead, actinium, and thorium.
  • inorganic compounds such as titanium nitride, titanium oxide, zinc oxide, and BiLaTiO
  • metals such as titanium, aluminum, silver, calcium, nickel, copper, strontium, rhodium, palladium, cerium, ytterbium, iridium, platinum, gold, lead, actinium, and thorium.
  • the first alignment control film 102 may include metal oxides such as BiLaTiO, SrFeO, BiFeO, BaFeO, ZnFeO, and PMnN-PZT, conductive metal borides such as magnesium diboride, and carbon materials such as graphene and graphite.
  • metal oxides such as BiLaTiO, SrFeO, BiFeO, BaFeO, ZnFeO, and PMnN-PZT
  • conductive metal borides such as magnesium diboride
  • carbon materials such as graphene and graphite.
  • the first alignment control film 102 may be formed by using a CVD method, a sputtering method, or a deposition method.
  • the surface of the first alignment control film 102 is highly flat. Specifically, it is preferable that the arithmetic mean roughness (Ra) of the surface of the first alignment control film 102 is smaller than 2.3 nm. It is also preferable that the root mean square roughness (Rq) of the surface of the first alignment control film 102 is smaller than 2.9 nm.
  • the thickness of the first alignment control film 102 is 50 nm or less, and for example, the first alignment control film 102 is formed with a thickness of 10 nm or more and 50 nm or less.
  • each blocking film 104 includes an insulating material.
  • a silicon-containing inorganic compound such as silicon oxide or silicon nitride can be used.
  • lithium niobate, BiLaTiO, SrFeO, SrFeO, BiFeO, BaFeO, ZnFeO, PMnN-PZT, or the like may be used as a material capable of promoting crystal growth in the c-axis direction of the second alignment control film 106 or the active layer 108.
  • the blocking film 104 may be formed by using a CVD method or a sputtering method.
  • the blocking films 104 may be arranged so that a portion of them contacts the first alignment control film 102, as shown in FIG. 1 or FIG. 2B. Also, as shown in FIG. 2B, the blocking films 104 may be divided and arranged in a plurality of layers. That is, a portion of the blocking films 104 may be arranged in a layer (first layer) located on the substrate 10 or the first alignment control film 102 side, and the remaining blocking films 104 may be arranged in a layer (second layer) located above the first layer. In either layer, the blocking films 104 are arranged in an island shape. At least a portion of the blocking film 104 located in the first layer is exposed from the blocking film 104 located in the second layer.
  • the blocking film 104 located in the first layer may or may not overlap the blocking film 104 located in the second layer. In the former case, the entire first alignment control film 102 may be covered with the blocking films 104. Furthermore, the material contained in the blocking film 104 disposed in the first layer and the material contained in the blocking film 104 disposed in the second layer may be the same or different.
  • one of the blocking films 104 overlaps with the first terminal 116.
  • the other of the blocking films 104 overlaps with the second terminal 118.
  • FIG. 3A which is a schematic top view showing the arrangement of the blocking film 104, the first terminal 116, the second terminal 118, and the gate electrode 114
  • the multiple blocking films 104 when any of the blocking films 104 only partially overlaps with the first terminal 116, the second terminal 118, or the gate electrode 114, it is preferable to arrange the multiple blocking films 104 so that the entire bottom surface of the first terminal 116 overlaps with all or at least one of the two or more blocking films 104, and the entire bottom surface of the second terminal 118 overlaps with all or at least one of the other two or more blocking films 104. Similarly, it is preferable to arrange the multiple blocking films 104 so that the entire bottom surface of the gate electrode 114 overlaps with all or at least one of the other two or more blocking films 104.
  • multiple blocking films 104 may be arranged so that one of the blocking films 104-1 located in the first layer and one of the blocking films 104-2 located in the second layer partially overlap each other, and the entire bottom surface of the first terminal 116 overlaps both or at least one of these blocking films 104-1 and 104-2 (see FIG. 3B). The same applies to the blocking films 104 that overlap the second terminal 118 and the gate electrode 114.
  • the multiple blocking films 104 when viewed from the substrate 10 side, it is preferable to arrange the multiple blocking films 104 so that neither the first terminal 116 nor the second terminal 118 is entirely exposed from the multiple blocking films 104, but is covered by one or more of the multiple blocking films 104.
  • the second orientation control film 106 is a film that has the function of controlling the orientation of the active layer 108 provided thereon to promote crystallization in the c-axis direction.
  • the second orientation control film 106 also exhibits the function of preventing the formation of a current leakage path. Therefore, the second orientation control film 106 can contain an insulating material having a hexagonal close-packed structure, a face-centered cubic structure, or a structure equivalent thereto.
  • the second orientation control film 106 may contain a gallium nitride-based material.
  • the gallium nitride-based material include aluminum gallium nitride (AlGaN) and gallium nitride.
  • the first orientation control film 102 promotes crystal growth of the second orientation control film 106 in the c-axis direction, improving the crystallinity. As a result, it is possible to promote crystal growth of the active layer 108 provided on the second orientation control film 106 in the c-axis direction.
  • the second orientation control film 106 may also be formed using a CVD method, a sputtering method, or the like, depending on the material contained therein.
  • the multiple blocking films 104 can be arranged so as to be distributed in two layers. In this case, a portion of the multiple blocking films 104 is provided on the first alignment control film 102, and then the second alignment control film 106 is formed, and then another portion of the multiple blocking films 104 is formed on the second alignment control film 106.
  • the active layer 108 and the electron supply layer 110 are, for example, films containing undoped gallium nitride and n-type aluminum gallium nitride, respectively.
  • the active layer 108 and the electron supply layer 110 may contain undoped gallium arsenide (GaAs) and n-type aluminum gallium arsenide (AlGaAs), respectively.
  • the active layer 108 and the electron supply layer 110 can be provided on the second orientation control film 106 and the blocking film 104 by using a sputtering method.
  • the active layer 108 and the electron supply layer 110 can be formed even if an amorphous glass substrate is used as the substrate 10. Furthermore, the crystallization in the c-axis direction of the active layer 108 and the electron supply layer 110 is promoted by the second orientation control film 106 that acts as a base for them. This crystallization promotion function can also be obtained by using a material that promotes crystallization in the c-axis direction for the blocking film 104. Therefore, even if the active layer 108 and the electron supply layer 110 are formed by using a sputtering method, it is possible to achieve a high c-axis orientation.
  • the first terminal 116, the second terminal 118, and the gate electrode 114 contain a metal such as aluminum, gold, silver, tantalum, molybdenum, titanium, or copper, or an alloy containing one or more of the above metals.
  • the gate insulating film 112, which is an arbitrary configuration, contains, for example, a silicon-containing inorganic compound such as silicon oxide or silicon nitride, or a so-called high-k material such as hafnium silicate, zirconium silicate, hafnium oxide, or zirconium oxide.
  • the first terminal 116, the second terminal 118, the gate insulating film 112, and the gate electrode 114 can be efficiently formed by using a sputtering method or an electron beam deposition method, which have a high film formation rate.
  • the transistor 100 is provided with a plurality of blocking films 104. Also, when viewed from the substrate 10 side, the first terminal 116 and the second terminal 118 are not entirely exposed from the plurality of blocking films 104, but can be covered by one or more blocking films 104. Therefore, even if crystal defects or pinholes are formed in the active layer 108, the electron supply layer 110, or the second alignment control film 106, the current leakage path proceeding vertically from the first terminal 116 and the second terminal 118 to the first alignment control film 102 is blocked by the insulating blocking film 104. As a result, as shown by the dotted arrow in FIG. 2B, the current selectively flows through the active layer 108, and the transistor 100 can operate normally. This contributes to providing a highly reliable transistor with excellent characteristics such as high voltage resistance and low on-resistance.
  • the structure of the transistor 100 is not limited to the above-mentioned structure.
  • the plurality of blocking films 104 may not contact the first alignment film 102 and may be separated from the first alignment film 102.
  • a portion (106-1) of the second alignment film 106 may be formed on the first alignment film 102, and then a portion of the plurality of blocking films 104 may be formed, and then another portion (106-2) of the second alignment film 106, another portion of the plurality of blocking films 104, and the active layer 108 may be formed in sequence.
  • the second alignment film 106 may be provided on the first alignment film 102, and then a portion of the plurality of blocking films 104 may be formed, and then a portion of the active layer 108, another portion of the plurality of blocking films 104, and another portion of the active layer 108 may be formed in sequence.
  • the transistor 100 may be configured so that all of the blocking films 104 are disposed in the same layer.
  • all of the blocking films 104 may be disposed on the second alignment film 106, which may then be covered with the active layer 108.
  • all of the blocking films 104 may be formed to contact the first alignment film 102, and the second alignment film 106 and the active layer 108 may be sequentially formed on top of the first alignment film 102.
  • the transistor 100 may also be configured so that none of the blocking films 104 overlaps the gate electrode 114 (FIG. 4C).
  • the transistor 100 may be configured so as not to include the second alignment control film 106.
  • all of the multiple blocking films 104 may be formed on the first alignment control film 102 so as to be in contact with the first alignment control film 102, and an active layer 108 may be provided thereon in direct contact with the first alignment control film 102 and the multiple blocking films 104. Since the process of forming the second alignment control film 106 is not necessary, the manufacturing cost of the transistor 100 may be reduced.
  • all or part of the multiple blocking films 104 may be formed to have a two-layer structure.
  • the two-layer structure may be composed of a first insulating film 104a and a second insulating film 104b provided thereon.
  • the first insulating film 104a may be configured to include a material that can be used in a blocking film 104 having a single layer structure, that is, an insulating material such as the silicon-containing inorganic compound described above.
  • the second insulating film 104b may be configured to include an insulating material that can promote the c-axis orientation of the second alignment control film 106 and the active layer 108 formed on the blocking film 104.
  • the second insulating film 104b may include a material that can be used in the second alignment control film 106, such as an aluminum-containing insulating compound such as aluminum oxide or aluminum nitride.
  • the transistor 100 may be a so-called metal-insulator-semiconductor field-effect transistor (MISFET). That is, as shown in FIG. 6, the active layer 108 may be formed by a stack of a first active layer 108-1 including a p-type gallium nitride layer and a second active layer 108-2 located on the first active layer 108-1 and including an i-type or n-type gallium nitride layer, without providing the electron supply layer 110.
  • MISFET metal-insulator-semiconductor field-effect transistor
  • the second active layer 108-2 may be provided in a divided manner between the first active layer 108-1 and the first terminal 116, and between the first active layer 108-1 and the second terminal 118, so as to form a source region and a drain region on the first active layer 108-1, respectively.
  • the transistors 100 in the above examples are all top-gate transistors, but the transistors 100 may be bottom-gate transistors.
  • the first alignment control film 102 is conductive, so that the first alignment control film 102 can function as a gate electrode by connecting wiring (not shown) to supply a gate voltage to the first alignment control film 102. Therefore, as shown in Figures 7A and 7B, there is no need to place a gate electrode 114 on the active layer 108.
  • the active layer 108 may be configured as a single layer containing i-type, n-type, or p-type gallium nitride, or may be configured as a stacked structure of a first active layer 108-1 containing i-type or p-type gallium nitride and a second active layer 108-2 containing n-type gallium nitride, as shown in Figures 7A and 7B.
  • the second active layer 108-2 may be continuous from the first terminal 116 to the second terminal 118 (FIG. 7B), or the second active layer 108-2 may be provided independently between the first terminal 116 and the first active layer 108-1 and between the second terminal 118 and the first active layer 108-1.
  • the transistor 100 according to one embodiment of the present invention is provided with a plurality of blocking films 104. Therefore, even if crystal defects or pinholes occur in the active layer 108, the first alignment film 102, or the second alignment film 106 when forming the first terminal 116, the second terminal 118, and the gate electrode 114, the path of leakage current through the first alignment film 102 caused by the crystal defects or pinholes is blocked. Therefore, by applying this embodiment, it is possible to provide a highly reliable transistor that has high voltage resistance and low on-resistance.
  • Second Embodiment an electronic device including the transistor 100 described in the first embodiment will be described. Descriptions of configurations that are the same as or similar to the configuration described in the first embodiment may be omitted.
  • the transistor 100 there are no restrictions on the electronic device in which the transistor 100 can be installed, and examples of such electronic devices include power devices that require high current and high voltage, such as motor inverter circuits, power factor correction circuits (PFC), and LLC resonant converters.
  • the transistor 100 may be installed in electronic devices such as a switching element for lighting that uses an inorganic light-emitting diode (LED) as a light source, or a switching element for a display device equipped with a display element.
  • a display device 130 will be described as an example of an electronic device according to an embodiment of the present invention.
  • the display device 130 has a substrate 132 corresponding to the substrate 10, on which a plurality of pixels 134 are arranged in a matrix. Although details will be described later, a display element is provided in each pixel 134.
  • the minimum area region that includes all the pixels 134 and the region surrounding it are defined as the display region and the peripheral region, respectively.
  • a driving circuit scanning line driving circuit 136, signal line driving circuit 138 for controlling the pixels 134 is provided in the peripheral region. Wiring (not shown) extends from the driving circuit toward the end of the substrate 132 to form a terminal 140.
  • the terminal 140 is connected to a flexible wiring board (FPC) 142, and power and video signals supplied from an external circuit (not shown) are supplied to the driving circuit via the FPC 142.
  • the driving circuit generates various signals based on the video signals and supplies them to the pixel circuits provided in each pixel 134. This controls the pixels 134, allowing an image to be displayed on the display region.
  • a driver IC 144 configured as an integrated circuit formed on a semiconductor substrate may be mounted on the FPC 142.
  • FIG. 9 shows a schematic end view of a pixel 134.
  • the pixel circuit of each pixel 134 is composed of an appropriate combination of one or more transistors and one or more capacitive elements.
  • each pixel 134 of the display device 130 has one or more transistors 100 described in the first embodiment arranged therein.
  • the transistor 100 may be provided on an undercoat 146 composed of one or more films containing a silicon-containing inorganic compound or the like, or may be provided directly on the substrate 132.
  • the first alignment control film 102 contacts the undercoat 146, and in the latter case, it contacts the substrate 132.
  • a planarization film 150 containing a resin such as polyimide, acrylic resin, epoxy resin, or silicone resin is provided on the transistor 100, and a pixel electrode 152 and a common electrode 154 are provided on the planarization film 150.
  • a protective insulating film 156 is provided on the pixel electrode 152 and the common electrode 154 to protect their ends.
  • the protective insulating film 156 has an opening that exposes the pixel electrode 152 and the common electrode 154.
  • the pixel electrode 152 is electrically connected to one terminal of the transistor 100 (e.g., the second terminal 118) through the opening provided in the planarization film 150. This electrically connects the display element 160 to the transistor 100.
  • the display element 160 may be appropriately selected from a liquid crystal element, an organic electroluminescent element, an inorganic electroluminescent element, and the like.
  • FIG. 9 shows an example in which the display element 160 is an LED.
  • the LED may include, for example, a laminate of an n-type cladding layer 166, a light-emitting layer 168, and a p-type cladding layer 170, and a cathode 164 and an anode 162 connected to the n-type cladding layer 166 and the p-type cladding layer 170, respectively.
  • the n-type cladding layer 166 and the p-type cladding layer 170 may contain a compound containing a group 13 element and a group 15 element.
  • compounds containing a group 13 element and a group 15 element include semiconductors containing aluminum, gallium, and/or indium, as well as nitrogen, phosphorus, and/or arsenic. Typically, gallium-based materials are used.
  • Examples include gallium nitride-based materials such as gallium nitride, aluminum gallium nitride, and indium gallium nitride (InGaN), and gallium phosphide-based materials such as gallium phosphide (GaP) and aluminum indium gallium phosphide (AlGaInP).
  • the n-type cladding layer 166 and the p-type cladding layer 170 further contain a dopant. Examples of dopants include elements such as silicon, germanium, magnesium, zinc, cadmium, and beryllium.
  • the light-emitting layer 168 may be, for example, a single-layer structure of indium gallium nitride, or may have a quantum well structure.
  • a quantum well structure is a structure in which multiple thin films with different bandgaps and thicknesses of about 1 nm to 5 nm are alternately stacked, such as an alternating stack of indium gallium nitride and gallium nitride, an alternating stack of indium gallium arsenide phosphide (GaInAsP) and indium phosphide (InP), and an alternating stack of aluminum indium arsenide (AlInAs) and indium gallium arsenide (InGaAs).
  • the anode 162 may be, for example, a thin film of a metal such as palladium or gold, or an alloy thereof.
  • the cathode 164 may be a metal such as silver or indium, or an alloy thereof.
  • the cathode 164 and the anode 162 are connected to the pixel electrode 152 and the common electrode 154, respectively, by bumps 158 containing a conductive adhesive such as solder.
  • a protective film composed of one or more films containing an inorganic compound and/or an organic compound such as a polymer may be provided on the display element 160.
  • the transistor 100 As described above, in the transistor 100, leakage current caused by damage during film formation of the first terminal 116, the second terminal 118, the gate electrode 114, etc. is effectively suppressed. As a result, the transistor 100 has a high breakdown voltage and a low on-resistance. Therefore, by implementing one of the embodiments of the present invention, it is possible to provide a display device that has low power consumption and is capable of displaying high-brightness images.
  • a display device may be combined as appropriate by a person skilled in the art to add or remove components or modify the design, or to add or omit processes or modify conditions, and this is also within the scope of the present invention as long as it contains the gist of the present invention.

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Abstract

トランジスタは、第１の配向制御膜、第１の配向制御膜上に位置し、絶縁性材料を含む複数のブロッキング膜、複数のブロッキング膜上に位置し、窒化ガリウム系化合物を含む活性層、および活性層上の第１の端子と第２の端子を備える。第１の端子の底面の全体は複数のブロッキング膜の一つと重なり、第２の端子の底面の全体は複数のブロッキング膜の他の一つと重なる。

Description

トランジスタ、およびトランジスタを備える表示装置
　本発明の実施形態の一つは、トランジスタ、および当該トランジスタを備える電子デバイスに関する。例えば、本発明の実施形態の一つは、窒化ガリウム系化合物を含むトランジスタ、およびこのトランジスタを備える電子デバイスに関する。
　近年、窒化ガリウム（ＧａＮ）や窒化インジウム（ＩｎＮ）などの１３族元素の窒化物を含む半導体素子の開発が精力的に行われている。半導体素子の代表例であるトランジスタに１３族元素窒化物を含む半導体を用いることで、高い耐圧性と低いオン抵抗を備える半導体デバイスを作製することができる。例えば特許文献１では、１３族元素を活性層に含むトランジスタがガラス基板上に形成できることが開示されている。特許文献２では、酸化ガリウム（Ｇａ２Ｏ３）を含む絶縁膜上に１３族元素の窒化物を成長させることで、欠陥密度が低い１３族元素の半導体膜を形成できることが開示されている。
特開２０１９－４１１１３号公報 特開２０１８－１６８０２９号公報
　本発明の実施形態の一つは、新規な構造を有するトランジスタ、およびこのトランジスタを備える電子デバイスを提供することを課題の一つとする。あるいは、本発明の実施形態の一つは、１３族元素を含む高信頼性トランジスタ、およびこのトランジスタを備える電子デバイスを提供することを課題の一つとする。
　本発明の実施形態の一つは、トランジスタである。このトランジスタは、第１の配向制御膜、第１の配向制御膜上に位置し、絶縁性材料を含む複数のブロッキング膜、複数のブロッキング膜上に位置し、窒化ガリウム系化合物を含む活性層、および活性層上の第１の端子と第２の端子を備える。第１の端子の底面の全体は複数のブロッキング膜の一つと重なり、第２の端子の底面の全体は複数のブロッキング膜の他の一つと重なる。
　本発明の実施形態の一つは、表示装置である。この表示装置は、基板、および基板上の複数の画素を備える。複数の画素の少なくとも一つは、トランジスタ、およびトランジスタに電気的に接続される表示素子を備える。トランジスタは、第１の配向制御膜、第１の配向制御膜上に位置し、絶縁性材料を含む複数のブロッキング膜、複数のブロッキング膜上に位置し、窒化ガリウム系化合物を含む活性層、および活性層上の第１の端子と第２の端子を備える。第１の端子の底面の全体は複数のブロッキング膜の一つと重なり、第２の端子の底面の全体は複数のブロッキング膜の他の一つと重なる。
本発明の実施形態の一つに係るトランジスタの模式的斜視図。 本発明の実施形態の一つに係るトランジスタの模式的上面図。 本発明の実施形態の一つに係るトランジスタの模式的端面図。 本発明の実施形態の一つに係るトランジスタの一部の構成の模式的上面図。 本発明の実施形態の一つに係るトランジスタの一部の構成の模式的上面図。 本発明の実施形態の一つに係るトランジスタの模式的端面図。 本発明の実施形態の一つに係るトランジスタの模式的端面図。 本発明の実施形態の一つに係るトランジスタの模式的端面図。 本発明の実施形態の一つに係るトランジスタの模式的端面図。 本発明の実施形態の一つに係るトランジスタの模式的端面図。 本発明の実施形態の一つに係るトランジスタの模式的端面図。 本発明の実施形態の一つに係るトランジスタの模式的端面図。 本発明の実施形態の一つに係るトランジスタの模式的端面図。 本発明の実施形態の一つに係る表示装置の模式的上面図。 本発明の実施形態の一つに係る表示装置の模式的端面図。
　以下、本発明の各実施形態について、図面などを参照しつつ説明する。ただし、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
　図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状などについて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。同一、あるいは類似する複数の構造を総じて表す際にはこの符号が用いられ、これらを個々に表す際には符号の後にハイフンと自然数が加えられる。
　本明細書および請求項において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りのない限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
　本明細書および請求項において、「ある構造体が他の構造体から露出する」という表現は、ある構造体の一部が他の構造体によって覆われていない態様を意味し、この他の構造体によって覆われていない部分は、さらに別の構造体によって覆われる態様も含む。また、この表現で表される態様は、ある構造体が他の構造体と接していない態様も含む。
＜第１実施形態＞
　本実施形態では、本発明の実施形態の一つであるトランジスタについて説明する。
１．構造
　本発明の実施形態の一つであるトランジスタ１００の構造の一例を図１、図２Ａ、図２Ｂに示す。図１と図２Ａは、それぞれトランジスタ１００の模式的斜視図と上面図であり、図２Ｂは図２Ａの鎖線Ａ－Ａ´に沿った端面の模式図である。これらの図から理解されるように、トランジスタ１００は高電子移動度電界効果型トランジスタ（ＨＥＭＴ）の一つである。トランジスタ１００は基板１０上に設けられ、第１の配向制御膜１０２、第１の配向制御膜１０２上の第２の配向制御膜１０６、第１の配向制御膜１０２上の複数のブロッキング膜１０４、第２の配向制御膜１０６とブロッキング膜１０４上の活性層（電子走行層とも呼ばれる。）１０８、活性層１０８上の電子供給層１１０、および活性層１０８上に位置し、活性層１０８および電子供給層１１０に電気的に接続される一対の端子（第１の端子１１６と第２の端子１１８）を備える。第１の端子１１６と第２の端子１１８は、活性層１０８と接してもよく、図示しないが、電子供給層１１０を介して活性層１０８と接してもよい。トランジスタ１００はさらに、電子供給層１１０と直接接する、または任意の構成であるゲート絶縁膜１１２を介して電子供給層１１０上に設けられるゲート電極１１４を備える。以下、これらの構成について説明する。
（１）基板
　基板１０はトランジスタ１００を支持する。このため、この機能を発現できる構成であれば、任意の基板を基板１０として用いることができる。例えば、単結晶シリコン基板やサファイア基板、石英基板の他、非晶質ガラス基板を基板１０として用いることができる。あるいは、ポリイミド基板、ポリアミド基板、ポリカーボネート基板、アクリル樹脂基板、ポリシロキサン基板、またはフッ素樹脂基板などの樹脂基板を基板１０として用いてもよい。基板１０は可撓性を有していてもよい。後述するように、トランジスタ１００の作製においては、無機半導体をエピタキシャル成長させる際に必要な高温は必ずしも必要ではない。このため、マザーガラスとも呼ばれる大型の非晶質ガラス基板を基板１０として利用することも可能である。このことは、トランジスタ１００の製造コストの低減に寄与する。好ましくは、熱膨張係数が低く、歪み点が高く、表面の平坦性が高い基板を基板１０として用いる。例えば、基板１０は、熱膨張係数が５０×１０－７／℃より小さく、歪み点が６００℃以上であることが好ましい。また、基板１０中のナトリウムなどのアルカリ金属の含有量は０．１％以下であることが好ましい。このため、基板１０が非晶質ガラス基板である場合、例えば、アルミノホウケイ酸ガラス、アルミノシリケートガラスで形成されるガラス基板を用いることができる。
　図示しないが、基板１０上には、アルカリ金属イオンなどの不純物の拡散を防ぐためのアンダーコートを設けてもよい。アンダーコートは、例えばスパッタリング法または化学気相堆積（ＣＶＤ）法で形成され、酸化ケイ素や窒化ケイ素などのケイ素含有無機化合物を含む一つまたは複数の膜の積層体である。
（２）第１の配向制御膜
　第１の配向制御膜１０２は、基板１０の上に設けられる。第１の配向制御膜１０２は、その上に設けられる活性層１０８や第２の配向制御膜１０６の配向を制御して結晶化を促進する機能を有する膜である。第１の配向制御膜１０２は、六方最密構造、面心立方構造、またはこれらに準ずる構造を有する導電性材料を含むことができる。ここで、六方最密構造または面心立方構造に準ずる構造とは、ａ軸およびｂ軸に対してｃ軸が直交しない結晶構造を含む。したがって、この構造では、第１の配向制御膜１０２は、基板１０に対して（０００１）方向、すなわち、ｃ軸方向に配向する。また、面心立方構造またはそれに準ずる構造を有する第１の配向制御膜１０２は、基板１０に対して（１１１）方向に配向する。このため、第１の配向制御膜１０２のｃ軸は、第１の配向制御膜１０２が設けられる面（すなわち、基板１０の表面）に対して垂直または略垂直な方向に配向する。後述するように、活性層１０８は窒化ガリウム系材料を含み、第２の配向制御膜１０６も窒化ガリウム系材料を含むことができるが、窒化ガリウム系材料は六方最密構造を取り、その表面エネルギーを最小化するようにｃ軸方向に結晶成長することが知られている。このため、第１の配向制御膜１０２上に活性層１０８や第２の配向制御膜１０６を形成することで、第２の配向制御膜１０６や活性層１０８のｃ軸方向への結晶成長が促進される。その結果、活性層１０８の結晶性が向上する。
　このような第１の配向制御膜１０２は、チタン、亜鉛、アルミニウム、銀、ニッケル、または銅を含有する導電性材料を含むことができる。より具体的には、第１の配向制御膜１０２は、窒化チタン、酸化チタン、酸化亜鉛、ＢｉＬａＴｉＯなどの無機化合物や、チタン、アルミニウム、銀、カルシウム、ニッケル、銅、ストロンチウム、ロジウム、パラジウム、セリウム、イッテルビウム、イリジウム、白金、金、鉛、アクチニウム、トリウムなどの金属を含むことができる。これらの材料のほか、第１の配向制御膜１０２は、ＢｉＬａＴｉＯ、ＳｒＦｅＯ、ＢｉＦｅＯ、ＢａＦｅＯ、ＺｎＦｅＯ、ＰＭｎＮ－ＰＺＴなどの金属酸化物、二ホウ化マグネシウムなどの導電性を有する金属ホウ化物、グラフェンやグラファイトなどの炭素材料を含んでもよい。
　第１の配向制御膜１０２は、ＣＶＤ法やスパッタリング法、蒸着法を利用して形成すればよい。なお、より効果的に第２の配向制御膜１０６や活性層１０８をｃ軸方向に結晶成長させるため、第１の配向制御膜１０２の表面の平坦性が高いことが好ましい。具体的には、第１の配向制御膜１０２の表面の算術平均粗さ（Ｒａ）は、２．３ｎｍよりも小さいことが好ましい。また、第１の配向制御膜１０２の表面の二乗平均平方根粗さ（Ｒｑ）は、２．９ｎｍよりも小さいことが好ましい。表面の高い平坦性を得るため、第１の配向制御膜１０２の厚さは５０ｎｍ以下であることが好ましく、例えば１０ｎｍ以上５０ｎｍ以下の厚さで第１の配向制御膜１０２が形成される。
（３）ブロッキング膜
　後述するように、ブロッキング膜１０４は、第１の端子１１６と第２の端子１１８間で活性層１０８に電流が流れる際、電流パスを活性層１０８に限定し、電流が第１の配向制御膜１０２を介してリークする経路（図２Ｂの鎖線参照。）の形成を防止するために設けられる。このため、各ブロッキング膜１０４は、絶縁性材料を含む。絶縁性材料としては、酸化ケイ素や窒化ケイ素などのケイ素含有無機化合物を用いることができる。あるいは、第２の配向制御膜１０６や活性層１０８のｃ軸方向への結晶成長を促進可能な材料として、酸化アルミニウムや窒化アルミニウムなどのアルミニウム含有絶縁性化合物の他、ニオブ酸リチウム、ＢｉＬａＴｉＯ、ＳｒＦｅＯ、ＳｒＦｅＯ、ＢｉＦｅＯ、ＢａＦｅＯ、ＺｎＦｅＯ、ＰＭｎＮ－ＰＺＴなどを用いてもよい。ブロッキング膜１０４は、ＣＶＤ法やスパッタリング法を用いて形成すればよい。
　複数のブロッキング膜１０４は、図１や図２Ｂに示すように、一部が第１の配向制御膜１０２と接するように設けることができる。また、図２Ｂに示すように、複数のブロッキング膜１０４は、複数の層に分割して配置してもよい。すなわち、基板１０や第１の配向制御膜１０２側に位置する層（第１の層）に複数のブロッキング膜１０４の一部を配置し、第１の層の上に位置する層（第２の層）に残りのブロッキング膜１０４を配置してもよい。いずれの層においても、複数のブロッキング膜１０４は、島状に配置される。第１の層に位置するブロッキング膜１０４は、少なくとも一部が第２の層に位置するブロッキング膜１０４から露出する。第１の層に位置するブロッキング膜１０４は、第２の層に位置するブロッキング膜１０４重なってもよく、重ならなくてもよい。前者の場合、第１の配向制御膜１０２の全体が複数のブロッキング膜１０４に覆われてもよい。また、第１の層に配置されるブロッキング膜１０４に含まれる材料と第２の層に配置されるブロッキング膜１０４に含まれる材料は同一でもよく、異なってもよい。
　図１や図２Ｂから理解されるように、複数のブロッキング膜１０４の一つは、第１の端子１１６と重なる。また、複数のブロッキング膜１０４の他の一つは、第２の端子１１８と重なる。ここで、ブロッキング膜１０４、第１の端子１１６、第２の端子１１８、ゲート電極１１４の配置を示す模式的上面図である図３Ａに示すように、第１の端子１１６の底面の全体がブロッキング膜１０４の一つと重なり、第２の端子１１８の底面の全体がブロッキング膜１０４の他の一つと重なるように複数のブロッキング膜１０４を配置することが好ましい。同様に、ゲート電極１１４の底面の全体がブロッキング膜１０４のさらに他の一つと重なるように複数のブロッキング膜１０４を配置することが好ましい。
　あるいは、図３Ｂに示すように、いずれのブロッキング膜１０４も第１の端子１１６、第２の端子１１８、若しくはゲート電極１１４と一部しか重ならない場合には、第１の端子１１６の底面の全体が二つ以上のブロッキング膜１０４の全てまたは少なくとも一つと重なり、第２の端子１１８の底面の全体が他の二つ以上のブロッキング膜１０４の全てまたは少なくとも一方と重なるように複数のブロッキング膜１０４を配置することが好ましい。同様に、ゲート電極１１４の底面の全体がさらに他の二つ以上のブロッキング膜１０４の全てまたは少なくとも一方と重なるように複数のブロッキング膜１０４を配置することが好ましい。このような配置を実現するためには、例えば、第１の層に位置するブロッキング膜１０４－１の一つと第２の層に位置するブロッキング膜１０４－２の一つが互いに一部が重なり合い、かつ、第１の端子１１６の底面の全体がこれらのブロッキング膜１０４－１、１０４－２の両方または少なくとも一方と重なるように複数のブロッキング膜１０４を配置すればよい（図３Ｂ参照。）。第２の端子１１８とゲート電極１１４と重なるブロッキング膜１０４についても同様である。
　すなわち、基板１０側から見た場合、第１の端子１１６と第２の端子１１８の全体がいずれも複数のブロッキング膜１０４から露出せず、複数のブロッキング膜１０４のうち一つまたは二つ以上によって覆われるように複数のブロッキング膜１０４を配置することが好ましい。ゲート電極１１４についても同様である。後述するように、このような配置を採用することにより、第１の端子１１６および第２の端子１１８から第１の配向制御膜１０２に向かって垂直な方向における電流経路を遮断することができ、その結果、電流リークを防止することができる。
（４）第２の配向制御膜
　第２の配向制御膜１０６は、第１の配向制御膜１０２と同様、その上に設けられる活性層１０８の配向を制御してｃ軸方向への結晶化を促進する機能を有する膜である。また、ブロッキング膜１０４と同様、第２の配向制御膜１０６は、電流リーク経路の形成を防止する機能も発現する。したがって、第２の配向制御膜１０６は、六方最密構造、面心立方構造、またはこれらに準ずる構造を有する絶縁性材料を含むことができる。このような材料としては、酸化アルミニウムや窒化アルミニウムなどのアルミニウム含有絶縁性化合物の他、ニオブ酸リチウム、ＢｉＬａＴｉＯ、ＳｒＦｅＯ、ＳｒＦｅＯ、ＢｉＦｅＯ、ＢａＦｅＯ、ＺｎＦｅＯ、ＰＭｎＮ－ＰＺＴなどが例示される。あるいは、窒化ガリウム系材料を含んでもよい。窒化ガリウム系材料としては、窒化アルミニウムガリウム（ＡｌＧａＮ）や窒化ガリウムなどが挙げられる。上述したように、複数のブロッキング膜１０４は島状に形成されるため、第２の配向制御膜１０６は、隣接するブロッキング膜１０４の間で第１の配向制御膜１０２と接する。このため、第２の配向制御膜１０６が窒化ガリウム系材料を含む場合でも、第１の配向制御膜１０２によって第２の配向制御膜１０６のｃ軸方向への結晶成長が促進され、結晶性が向上する。その結果、第２の配向制御膜１０６上に設けられる活性層１０８のｃ軸方向の結晶成長を促進することができる。第２の配向制御膜１０６も、含まれる材料に応じ、ＣＶＤ法やスパッタリング法などを用いて形成すればよい。
　上述したように、複数のブロッキング膜１０４は、二つの層に分布するように配置することができる。この場合には、複数のブロッキング膜１０４の一部を第１の配向制御膜１０２上に設けた後に第２の配向制御膜１０６を形成し、その後、複数のブロッキング膜１０４の他の一部を第２の配向制御膜１０６上に形成すればよい。
（５）活性層と電子供給層
　活性層１０８と電子供給層１１０の積層により、トランジスタ１００の駆動時にソース／ドレイン電流の経路が形成される（図２Ｂの点線矢印参照。）。活性層１０８と電子供給層１１０は、例えば、それぞれアンドープ窒化ガリウムとｎ型窒化アルミニウムガリウムを含む膜である。あるいは、活性層１０８と電子供給層１１０は、それぞれアンドープヒ化ガリウム（ＧａＡｓ）とｎ型ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）を含んでもよい。活性層１０８と電子供給層１１０は、スパッタリング法を利用して第２の配向制御膜１０６とブロッキング膜１０４上に設けることができる。このため、ＣＶＤ法によるエピタキシャル成長が必要とするような高温での成膜は必ずしも要求されず、非晶質ガラス基板を基板１０として用いても活性層１０８と電子供給層１１０を形成することができる。また、活性層１０８と電子供給層１１０は、その下地として働く第２の配向制御膜１０６によってｃ軸方向への結晶化が促進される。この結晶化促進機能は、ブロッキング膜１０４にｃ軸方向への結晶化を促進する材料を用いることでも得ることができる。したがって、スパッタリング法を利用して活性層１０８と電子供給層１１０を形成しても、高いｃ軸配向を実現することが可能である。
（６）第１の端子、第２の端子、ゲート絶縁膜、およびゲート電極
　第１の端子１１６、第２の端子１１８、およびゲート電極１１４は、アルミニウム、金、銀、タンタル、モリブデン、チタン、銅などの金属、または上記金属を一つまたは複数含む合金を含む。任意の構成であるゲート絶縁膜１１２は、例えば酸化ケイ素や窒化ケイ素などのケイ素含有無機化合物、あるいはケイ酸ハフニウム、ケイ酸ジルコニウム、酸化ハフニウム、酸化ジルコニウムなどの所謂ｈｉｇｈ－ｋ材料を含む。これらの構成を形成する方法に制約はなく、真空蒸着法や電子ビーム蒸着法、ＣＶＤ法、スパッタリング法を適宜採用することができる。なかでも、成膜速度の大きなスパッタリング法や電子ビーム蒸着法を用いることで、効率よく第１の端子１１６、第２の端子１１８、ゲート絶縁膜１１２、およびゲート電極１１４を形成することができる。
　しかしながら、スパッタリング法や電子ビーム蒸着法では、ターゲットあるいは蒸着源から飛散する金属原子が活性層１０８や電子供給層１１０に高速で衝突するため、これらの層にダメージが生じやすい。その結果、活性層１０８や電子供給層１１０、さらにはその下に位置する第２の配向制御膜１０６にも結晶欠陥やピンホールが形成されることがある。結晶欠陥やピンホールが形成されると、図２Ｂの鎖線で示す電流リーク経路が形成されるため、トランジスタ１００が正常に動作しなくなる。特に第１の端子１１６、第２の端子１１８、およびゲート電極１１４をスパッタリング法や電子ビーム蒸着法で形成する場合、ピンホールに金属元素が入り込むことがあり、電流リークが生じやすい。
　しかしながら、上述したように、トランジスタ１００には複数のブロッキング膜１０４が設けられる。また、基板１０側から見た場合、第１の端子１１６と第２の端子１１８の全体を複数のブロッキング膜１０４から露出させず、一つまたは二つ以上のブロッキング膜１０４によって覆うことができる。このため、活性層１０８や電子供給層１１０、第２の配向制御膜１０６に結晶欠陥やピンホールが形成された場合でも、第１の端子１１６と第２の端子１１８から第１の配向制御膜１０２に向かって垂直方向に進む電流リーク経路が絶縁性のブロッキング膜１０４によって遮断される。その結果、図２Ｂの点線矢印で示すように、電流は選択的に活性層１０８を流れ、トランジスタ１００が正常動作することができる。このことは、耐圧性が高く、オン抵抗の小さい優れた特性を有する高信頼性トランジスタの提供に寄与する。
２．変形例
　トランジスタ１００の構造は、上述した構造に限られない。例えば図４Ａに示すように、複数のブロッキング膜１０４はいずれも第１の配向制御膜１０２と接触せず、第１の配向制御膜１０２から離隔してもよい。この場合には、第１の配向制御膜１０２上に第２の配向制御膜１０６の一部（１０６－１）を形成した後に複数のブロッキング膜１０４の一部を形成し、さらに第２の配向制御膜１０６の他の一部（１０６－２）、複数のブロッキング膜１０４の他の一部、および活性層１０８を順次形成すればよい。あるいは、図示しないが、第１の配向制御膜１０２上に第２の配向制御膜１０６を設けた後に複数のブロッキング膜１０４の一部を形成し、さらに活性層１０８の一部、複数のブロッキング膜１０４の他の一部、および活性層１０８の他の一部を順次形成してもよい。
　あるいは、複数のブロッキング膜１０４の全てが同一の層内に配置されるようにトランジスタ１００を構成してもよい。例えば、図４Ｂに示すように、複数のブロッキング膜１０４の全てを第２の配向制御膜１０６の上に配置し、これらを活性層１０８で覆ってもよい。あるいは、図４Ｃに示すように、複数のブロッキング膜１０４の全てを第１の配向制御膜１０２と接するように形成し、その上に第２の配向制御膜１０６と活性層１０８を順次設けてもよい。なお、複数のブロッキング膜１０４のいずれもゲート電極１１４と重ならないようにトランジスタ１００を構成してもよい（図４Ｃ）。
　あるいは、第２の配向制御膜１０６を含まないようにトランジスタ１００を構成してもよい。具体的には、図５Ａに示すように、複数のブロッキング膜１０４の全てを第１の配向制御膜１０２と接するように第１の配向制御膜１０２の上に形成し、その上に、第１の配向制御膜１０２と複数のブロッキング膜１０４と直接接する活性層１０８を設けてもよい。第２の配向制御膜１０６形成工程が不要になるため、トランジスタ１００の製造コストを低減することができる。
　あるいは、図５Ｂに示すように、複数のブロッキング膜１０４の全てまたは一部を二層構造となるように形成してもよい。二層構造は、第１の絶縁膜１０４ａとその上に設けられる第２の絶縁膜１０４ｂで構成すればよい。第１の絶縁膜１０４ａは、単層構造のブロッキング膜１０４で使用可能な材料、すなわち、上述したケイ素含有無機化合物などの絶縁性材料を含むように構成すればよい。一方、第２の絶縁膜１０４ｂは、ブロッキング膜１０４の上に形成される第２の配向制御膜１０６や活性層１０８のｃ軸配向を促進可能な絶縁性材料を含むように構成すればよい。具体的には、第２の絶縁膜１０４ｂは、酸化アルミニウムや窒化アルミニウムなどのアルミニウム含有絶縁性化合物に例示される、第２の配向制御膜１０６で使用可能な材料を含むことができる。
　あるいは、トランジスタ１００は、所謂金属絶縁膜電界効果型トランジスタ（ＭＩＳＦＥＴ）でもよい。すなわち、図６に示すように、電子供給層１１０を設けず、ｐ型窒化ガリウム層を含む第１の活性層１０８－１、第１の活性層１０８－１上に位置し、ｉ型またはｎ型窒化ガリウムを含む第２の活性層１０８－２の積層で活性層１０８を構成してもよい。第２の活性層１０８－２は、第１の活性層１０８－１の上にソース領域とドレイン領域を形成するように、それぞれ第１の活性層１０８－１と第１の端子１１６の間、および第１の活性層１０８－１と第２の端子１１８の間に分割して設ければよい。
　上述した例のトランジスタ１００は、いずれもトップゲート型のトランジスタであるが、トランジスタ１００はボトムゲート型のトランジスタでもよい。上述したように、第１の配向制御膜１０２は導電性を有するため、第１の配向制御膜１０２にゲート電圧を供給するため図示しない配線を接続することで、第１の配向制御膜１０２をゲート電極として機能させることができる。したがって、図７Ａや図７Ｂに示すように、活性層１０８上にゲート電極１１４を配置する必要は無い。活性層１０８は、ｉ型、ｎ型、またはｐ型窒化ガリウムを含む単層として構成してもよいが、図７Ａ、図７Ｂに示すように、ｉ型またはｐ型窒化ガリウムを含む第１の活性層１０８－１とｎ型窒化ガリウムを含む第２の活性層１０８－２の積層構造として構成してもよい。第２の活性層１０８－２は、第１の端子１１６から第２の端子１１８に亘って連続してもよく（図７Ｂ）、第１の端子１１６と第１の活性層１０８－１の間と第２の端子１１８と第１の活性層１０８－１の間にそれぞれ独立に第２の活性層１０８－２を設けてもよい。
　上述したように、本発明の実施形態の一つに係るトランジスタ１００には、複数のブロッキング膜１０４が設けられる。このため、第１の端子１１６、第２の端子１１８、およびゲート電極１１４を形成する際に活性層１０８や第１の配向制御膜１０２、第２の配向制御膜１０６に結晶欠陥やピンホールが生じても、結晶欠陥やピンホールに起因する第１の配向制御膜１０２を介したリーク電流の経路が遮断される。このため、本実施形態を適用することで、耐圧性が高く、低いオン抵抗を示す高信頼性トランジスタを提供することができる。
＜第２実施形態＞
　本実施形態では、第１実施形態で述べたトランジスタ１００を備える電子デバイスについて説明する。第１実施形態で述べた構成と同様または類似する構成については、説明を割愛することがある。
　トランジスタ１００が設けられる電子デバイスに制約はなく、大電流・高電圧が要求されるモータ・インバータ回路、力率改善回路（ＰＦＣ）、ＬＬＣ共振コンバータなどのパワーデバイスが挙げられる。あるいは、無機発光ダイオード（ＬＥＤ）を光源とする照明のスイッチング素子、表示素子が搭載された表示装置のスイッチング素子などの電子デバイスにトランジスタ１００を搭載してもよい。以下、本発明の実施形態に係る電子デバイスの一例として、表示装置１３０を説明する。
　図８に表示装置１３０の模式的上面図を示す。図８に示すように、表示装置１３０は、基板１０に対応する基板１３２を有し、その上に複数の画素１３４がマトリクス状に設けられる。詳細は後述するが、各画素１３４には表示素子が設けられる。全ての画素１３４を包含する最小面積の領域、およびこれを取り囲む領域がそれぞれ表示領域と周辺領域として定義される。周辺領域には画素１３４を制御するための駆動回路（走査線駆動回路１３６、信号線駆動回路１３８）が設けられる。駆動回路からは図示しない配線が基板１３２の端部に向かって延伸し、端子１４０を形成する。端子１４０はフレキシブル配線基板（ＦＰＣ）１４２と接続され、図示しない外部回路から供給される電源や映像信号がＦＰＣ１４２を介して駆動回路に供給される。駆動回路は、映像信号に基づいて各種信号を生成し、各画素１３４に設けられる画素回路に供給する。これにより、画素１３４が制御され、表示領域上に映像を表示することができる。なお、信号線駆動回路１３８に替わり、または信号線駆動回路１３８とともに、半導体基板上に形成される集積回路で構成されるドライバＩＣ１４４をＦＰＣ１４２上に搭載してもよい。
　図９に、画素１３４の模式的端面図を示す。各画素１３４の画素回路は、一つまたは複数のトランジスタ、および一つまたは複数の容量素子などを適宜組み合わせて構成される。図９に示すように、表示装置１３０の各画素１３４には、第１実施形態で述べたトランジスタ１００が一つまたは複数配置される。トランジスタ１００は、ケイ素含有無機化合物などを含む一つまたは複数の膜で構成されるアンダーコート１４６上に設けてもよく、基板１３２上に直接設けてもよい。前者の場合、第１の配向制御膜１０２はアンダーコート１４６と接し、後者の場合には基板１３２と接する。
　トランジスタ１００の上には、ポリイミドやアクリル樹脂、エポキシ樹脂、シリコン樹脂などの樹脂を含む平坦化膜１５０が設けられ、平坦化膜１５０上には画素電極１５２と共通電極１５４が設けられる。画素電極１５２と共通電極１５４上には、これらの端部を保護する保護絶縁膜１５６が設けられる。保護絶縁膜１５６には、画素電極１５２と共通電極１５４を露出する開口が設けられる。画素電極１５２は、平坦化膜１５０に設けられる開口を介してトランジスタ１００の一方の端子（例えば第２の端子１１８）と電気的に接続される。これにより、表示素子１６０がトランジスタ１００と電気的に接続される。
　表示素子１６０は、液晶素子、有機電界発光素子、無機電界発光素子などから適宜選択すればよい。図９には、表示素子１６０がＬＥＤである例が示されている。表示素子１６０であるＬＥＤの構成に制約はなく、例えば、ｎ型クラッド層１６６、発光層１６８、およびｐ型クラッド層１７０の積層体、およびｎ型クラッド層１６６とｐ型クラッド層１７０にそれぞれ接続される陰極１６４と陽極１６２を含むことができる。
　ｎ型クラッド層１６６とｐ型クラッド層１７０は、第１３族元素と第１５族元素を含む化合物を含むことができる。第１３族元素と第１５族元素を含む化合物としては、アルミニウム、ガリウム、および／またはインジウム、ならびに窒素、リン、および／またはヒ素を含む半導体が挙げられる。典型的には、ガリウム系材料が挙げられる。例えば、窒化ガリウム、窒化アルミニウムガリウム、窒化インジウムガリウム（ＩｎＧａＮ）などの窒化ガリウム系材料、リン化ガリウム（ＧａＰ）、アルミニウムインジウムガリウムリン（ＡｌＧａＩｎＰ）などのリン化ガリウム系材料が例示される。ｎ型クラッド層１６６とｐ型クラッド層１７０にはドーパントがさらに含まれる。ドーパントとしては、ケイ素やゲルマニウム、マグネシウム、亜鉛、カドミウム、ベリリウムなどの元素が挙げられる。
　発光層１６８は、例えば窒化インジウムガリウムの単層構造でもよく、あるいは量子井戸構造を有してもよい。量子井戸構造とは、バンドギャップが異なり、１ｎｍから５ｎｍ程度の厚さを有する複数の薄膜を交互に積層した構造であり、例えば窒化インジウムガリウムと窒化ガリウムの交互積層体、ひ化りん化インジウムガリウム（ＧａＩｎＡｓＰ）とリン化インジウム（ＩｎＰ）の交互積層体、ひ化アルミニウムインジウム（ＡｌＩｎＡｓ）とひ化インジウムガリウム（ＩｎＧａＡｓ）の交互積層体などが例示される。
　陽極１６２としては、例えば、パラジウム、金などの金属、またはこれらの合金の薄膜を用いることができる。陰極１６４としては、銀またはインジウムなどの金属、またはこれらの合金を用いることができる。陰極１６４と陽極１６２は、それぞれはんだなどの導電性接着剤を含むバンプ１５８によって画素電極１５２と共通電極１５４に接続される。
　図示しないが、表示素子１６０上には、無機化合物および/または高分子に例示される有機化合物を含む一つまたは複数の膜で構成される保護膜を設けてもよい。
　上述したように、トランジスタ１００では、第１の端子１１６や第２の端子１１８、ゲート電極１１４などの成膜時のダメージに起因するリーク電流が効果的に抑制される。このため、トランジスタ１００は耐圧が高く、低いオン抵抗を示す。したがって、本発明の実施形態の一つを実施することにより、低い消費電力を示すと同時に、高輝度の映像を表示可能な表示装置を提供することができる。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、または、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
　１０：基板、１００：トランジスタ、１０２：第１の配向制御膜、１０４：ブロッキング膜、１０４ａ：第１の絶縁膜、１０４ｂ：第２の絶縁膜、１０６：第２の配向制御膜、１０８：活性層、１０８－１：第１の活性層、１０８－２：第２の活性層、１１０：電子供給層、１１２：ゲート絶縁膜、１１４：ゲート電極、１１６：第１の端子、１１８：第２の端子、１３０：表示装置、１３２：基板、１３４：画素、１３６：走査線駆動回路、１３８：信号線駆動回路、１４０：端子、１４２：ＦＰＣ、１４４：ドライバＩＣ、１４６：アンダーコート、１５０：平坦化膜、１５２：画素電極、１５４：共通電極、１５６：保護絶縁膜、１５８：バンプ、１６０：表示素子、１６２：陽極、１６４：陰極、１６６：ｎ型クラッド層、１６８：発光層、１７０：ｐ型クラッド層

Claims (20)

  1. 　第１の配向制御膜、
    　前記第１の配向制御膜上に位置し、絶縁性材料を含む複数のブロッキング膜、
    　前記複数のブロッキング膜上に位置し、窒化ガリウム系化合物を含む活性層、および
    　前記活性層上の第１の端子と第２の端子を備え、
    　前記第１の端子の底面の全体が前記複数のブロッキング膜の一つと重なり、前記第２の端子の底面の全体が前記複数のブロッキング膜の他の一つと重なる、トランジスタ。
  2. 　前記第１の配向制御膜は導電性であり、チタン、亜鉛、アルミニウム、銀、ニッケル、または銅を含む、請求項１に記載のトランジスタ。
  3. 　前記第１の配向制御膜と前記活性層の間に第２の配向制御膜をさらに備え、
    　前記第２の配向制御膜は、窒化ガリウム系化合物またはアルミニウム含有絶縁性化合物を含む、請求項１に記載のトランジスタ。
  4. 　前記複数のブロッキング膜は、第１の層、および前記第１の層の上に位置し、前記第１の層から離隔する第２の層に配置され、
    　前記第１の層に配置される前記ブロッキング膜は、前記第２の配向制御膜に覆われる、請求項３に記載のトランジスタ。
  5. 　前記複数のブロッキング膜の少なくとも一つが前記第１の配向制御膜と接する、請求項１に記載のトランジスタ。
  6. 　前記活性層の上にゲート電極をさらに備える、請求項１に記載のトランジスタ。
  7. 　前記活性層と前記ゲート電極の間に電子供給層をさらに備える、請求項６に記載のトランジスタ。
  8. 　前記ゲート電極と前記電子供給層の間にゲート絶縁膜をさらに備える、請求項７に記載のトランジスタ。
  9. 　前記第１の配向制御膜は、ゲート電圧が供給されるように構成される、請求項１に記載のトランジスタ。
  10. 　前記複数のブロッキング膜は、それぞれ第１の絶縁膜と前記第１の絶縁膜上の第２の絶縁膜を有し、
    　前記絶縁性材料は、前記第１の絶縁膜に含まれ、
    　前記第２の絶縁膜は、アルミニウム含有絶縁性化合物を含む、請求項１に記載のトランジスタ。
  11. 　基板、および
    　前記基板上の複数の画素を備え、
    　前記複数の画素の少なくとも一つは、トランジスタ、および前記トランジスタに電気的に接続される表示素子を備え、
    　前記トランジスタは、
    　　第１の配向制御膜、
    　　前記第１の配向制御膜上に位置し、絶縁性材料を含む複数のブロッキング膜、
    　　前記複数のブロッキング膜上に位置し、窒化ガリウム系化合物を含む活性層、および
    　　前記活性層上の第１の端子と第２の端子を備え、
    　前記第１の端子の底面の全体が前記複数のブロッキング膜の一つと重なり、前記第２の端子の底面の全体が前記複数のブロッキング膜の他の一つと重なる表示装置。
  12. 　前記第１の配向制御膜は、導電性であり、チタン、亜鉛、アルミニウム、銀、ニッケル、または銅を含む、請求項１１に記載の表示装置。
  13. 　前記トランジスタは、前記第１の配向制御膜と前記活性層の間に第２の配向制御膜をさらに備え、
    　前記第２の配向制御膜は、窒化ガリウム系化合物またはアルミニウム含有絶縁性化合物を含む、請求項１１に記載の表示装置。
  14. 　前記複数のブロッキング膜は、第１の層、および前記第１の層の上に位置し、前記第１の層から離隔する第２の層に配置され、
    　前記第１の層に配置された前記ブロッキング膜は、前記第２の配向制御膜に覆われる、請求項１３に記載の表示装置。
  15. 　前記複数のブロッキング膜の少なくとも一つが前記第１の配向制御膜と接する、請求項１１に記載の表示装置。
  16. 　前記トランジスタは、前記活性層の上にゲート電極をさらに備える、請求項１１に記載の表示装置。
  17. 　前記トランジスタは、前記活性層と前記ゲート電極の間に電子供給層をさらに備える、請求項１６に記載の表示装置。
  18. 　前記トランジスタは、前記ゲート電極と前記電子供給層の間にゲート絶縁膜をさらに備える、請求項１７に記載の表示装置。
  19. 　前記第１の配向制御膜は、ゲート電圧が供給されるように構成される、請求項１１に記載の表示装置。
  20. 　前記複数のブロッキング膜は、それぞれ第１の絶縁膜と前記第１の絶縁膜上の第２の絶縁膜を有し、
    　前記絶縁性材料は、前記第１の絶縁膜に含まれ、
    　前記第２の絶縁膜は、アルミニウム含有絶縁性化合物を含む、請求項１１に記載の表示装置。
     
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