WO2024176751A1 - 半導体装置および車両 - Google Patents

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英俊 安部
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Rohm Co Ltd
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Definitions

  • This disclosure relates to a semiconductor device and a vehicle equipped with the semiconductor device.
  • the semiconductor device disclosed in Patent Document 1 includes multiple first semiconductor elements, multiple first connection wirings, a wiring layer, and a signal terminal.
  • the multiple first semiconductor elements are switching elements. Each of the multiple first semiconductor elements is driven to turn on and off in response to a drive signal input to the gate electrode.
  • the multiple first semiconductor elements are connected in parallel.
  • the multiple first connection wirings are, for example, wires, and connect the gate electrodes of the multiple first semiconductor elements to the wiring layer.
  • a signal terminal is connected to the wiring layer.
  • the signal terminal is connected to each gate electrode of the multiple first semiconductor elements via the wiring layer and the multiple first connection wirings.
  • the signal terminal supplies a drive signal for driving the multiple first semiconductor elements to each gate electrode of the multiple first semiconductor elements.
  • a resonance phenomenon may occur when each of the multiple semiconductor elements is switched (driven on and off).
  • the effect of this resonance phenomenon may cause the drive signals of the multiple semiconductor elements to oscillate.
  • each of the multiple semiconductor elements may malfunction or each of the multiple semiconductor elements may be destroyed.
  • An object of the present disclosure is to provide a semiconductor device that is an improvement over conventional semiconductor devices.
  • an object of the present disclosure is to provide a semiconductor device that is capable of suppressing the resonance phenomenon that occurs when multiple semiconductor elements are operated in parallel.
  • Another object of the present disclosure is to provide a vehicle equipped with the semiconductor device.
  • the semiconductor device provided by the first aspect of the present disclosure includes a conductive layer having a mounting surface facing a first direction, a first semiconductor element having a first gate electrode located on the opposite side to the mounting surface in the first direction and bonded to the mounting surface, a second semiconductor element having a second gate electrode located on the opposite side to the mounting surface in the first direction and bonded to the mounting surface, and a first signal terminal conductive to each of the first gate electrode and the second gate electrode.
  • the first gate electrode has a first center.
  • the second gate electrode has a second center.
  • the first signal terminal has a first contact.
  • a first straight line length connecting the first center and the first contact is defined as L1.
  • a second straight line length connecting the second center and the first contact is defined as L2.
  • a first conductive path length from the first center to the first contact is defined as R1.
  • a second conductive path length from the second center to the first contact is defined as R2.
  • R2/R1 satisfies a relationship closer to 1 than L2/L1.
  • the vehicle provided by the second aspect of the present disclosure includes a drive source and a semiconductor device.
  • the semiconductor device is electrically connected to the drive source.
  • the semiconductor device further includes a first wiring layer and a sealing resin covering the first semiconductor element and the second semiconductor element, in comparison with the semiconductor device provided by the first aspect of the present disclosure.
  • Each of the first gate electrode, the second gate electrode, and the first signal terminal is electrically connected to the first wiring layer.
  • the first signal terminal includes a portion exposed from the sealing resin.
  • the above configuration makes it possible to suppress the resonance phenomenon that occurs when multiple semiconductor elements are operated in parallel in a semiconductor device.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view corresponding to FIG. 1, seen through the sealing resin.
  • FIG. 3 is a bottom view of the semiconductor device shown in FIG.
  • FIG. 4 is a right side view of the semiconductor device shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 8A is a partially enlarged view of FIG. 5, showing the first semiconductor element and its vicinity.
  • FIG. 8B is a partially enlarged view of FIG. 5, showing the second semiconductor element and its vicinity.
  • FIG. 8A is a partially enlarged view of FIG. 5, showing the first semiconductor element and its vicinity.
  • FIG. 8B is a partially enlarged view of FIG. 5, showing the second semiconductor element and its vicinity.
  • FIG. 9 is a partially enlarged view of FIG.
  • FIG. 10 is a cross-sectional view taken along line XX in FIG.
  • FIG. 11 is a partially enlarged cross-sectional view of a semiconductor device according to a first modified example of the first embodiment of the present disclosure.
  • FIG. 12 is a partially enlarged cross-sectional view of a semiconductor device according to a second modified example of the first embodiment of the present disclosure.
  • FIG. 13 is a schematic diagram of a vehicle on which the semiconductor device shown in FIG. 1 is mounted.
  • FIG. 14 is a plan view of the semiconductor device according to the second embodiment of the present disclosure, seen through the sealing resin.
  • FIG. 15 is a cross-sectional view taken along line XV-XV in FIG. FIG.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI in FIG.
  • FIG. 17 is a partially enlarged view of FIG.
  • FIG. 18 is a cross-sectional view taken along line XVIII-XVIII in FIG.
  • FIG. 19 is a plan view of the semiconductor device according to the third embodiment of the present disclosure, seen through the sealing resin.
  • FIG. 20 is a cross-sectional view taken along line XX-XX in FIG.
  • FIG. 21 is a cross-sectional view taken along line XXI-XXI in FIG.
  • FIG. 22 is a partially enlarged view of FIG.
  • FIG. 23 is a cross-sectional view taken along line XXIII-XXIII in FIG.
  • FIG. 24 is a plan view of the semiconductor device according to the fourth embodiment of the present disclosure, seen through the sealing resin.
  • FIG. 25 is a cross-sectional view taken along line XXV-XXV in FIG.
  • a semiconductor device A10 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 10.
  • the semiconductor device A10 is generally used in a power conversion circuit such as an inverter.
  • the semiconductor device A10 includes an insulating layer 11, a conductive layer 12, a heat dissipation layer 13, a first wiring layer 14, a first semiconductor element 21, a second semiconductor element 22, a first terminal 31, a second terminal 32, a first signal terminal 33, a second signal terminal 34, a bonding layer 39, and a sealing resin 50.
  • the semiconductor device A10 further includes a first conductive member 41, a second conductive member 42, and a third conductive member 43.
  • FIG. 2 shows the sealing resin 50 through the insulating layer 11 for ease of understanding.
  • the sealing resin 50 through the insulating layer 11 is shown by an imaginary line (double-dashed line).
  • first direction z the normal direction of the mounting surface 121 of the conductive layer 12 described below
  • second direction x One direction that is orthogonal to the first direction z
  • third direction y The direction that is orthogonal to both the first direction z and the second direction x.
  • the sealing resin 50 covers the first semiconductor element 21 and the second semiconductor element 22.
  • the sealing resin 50 is an insulator.
  • the sealing resin 50 is made of a material that contains, for example, black epoxy resin.
  • the sealing resin 50 has a top surface 51, a bottom surface 52, a first side surface 53, and a second side surface 54.
  • the top surface 51 faces the same side as the mounting surface 121 of the conductive layer 12, which will be described later, in the first direction z.
  • the bottom surface 52 faces the opposite side to the top surface 51 in the first direction z.
  • first side surface 53 and the second side surface 54 face in opposite directions in the second direction x.
  • Each of the first side surface 53 and the second side surface 54 is connected to the top surface 51 and the bottom surface 52.
  • the insulating layer 11 is covered with a sealing resin 50.
  • the insulating layer 11 is made of a material having a relatively high thermal conductivity.
  • the insulating layer 11 is made of a ceramic containing either silicon nitride ( Si3N4 ) or aluminum nitride (AlN).
  • the insulating layer 11 may be made of a material containing resin.
  • the conductive layer 12 is bonded to one side of the insulating layer 11 in the first direction z.
  • the conductive layer 12 carries a first semiconductor element 21 and a second semiconductor element 22.
  • the conductive layer 12 is surrounded by the periphery 111 of the insulating layer 11.
  • the conductive layer 12 is covered with a sealing resin 50.
  • the conductive layer 12 contains copper (Cu).
  • the dimension of the conductive layer 12 in the first direction z is larger than the dimension of the insulating layer 11 in the first direction z.
  • the conductive layer 12 has a mounting surface 121, an end surface 122, and multiple peripheral surfaces 123.
  • the mounting surface 121 faces one side of the first direction z.
  • the first semiconductor element 21 and the second semiconductor element 22 face the mounting surface 121.
  • the end surface 122 faces a direction perpendicular to the first direction z.
  • the end surface 122 is connected to the mounting surface 121.
  • Each of the multiple peripheral surfaces 123 faces a direction perpendicular to the first direction z, and is located inside the conductive layer 12 from the end surface 122 when viewed in the first direction z.
  • the multiple peripheral surfaces 123 are arranged along the third direction y. As shown in FIG. 10, each of the multiple peripheral surfaces 123 has an upper edge 123A.
  • the upper edge 123A corresponds to the boundary between any one of the multiple peripheral surfaces 123 and the mounting surface 121.
  • the conductive layer 12 is provided with a plurality of engagement portions 124.
  • the plurality of engagement portions 124 are individually defined by a plurality of peripheral surfaces 123.
  • each of the plurality of engagement portions 124 is a recess recessed from the mounting surface 121.
  • the heat dissipation layer 13 is located on the opposite side of the insulating layer 11 from the conductive layer 12 and is joined to the insulating layer 11.
  • the heat dissipation layer 13 is surrounded by the periphery 111 of the insulating layer 11 and overlaps the conductive layer 12.
  • the heat dissipation layer 13 is exposed to the outside from the bottom surface 52 of the sealing resin 50.
  • the heat dissipation layer 13 contains copper.
  • the dimension of the heat dissipation layer 13 in the first direction z is larger than the dimension of the insulating layer 11 in the first direction z and is equal to the dimension of the conductive layer 12 in the first direction z.
  • the relationship of the size of the heat dissipation layer 13 in the first direction z to the dimensions of the insulating layer 11 and the conductive layer 12 in the first direction z can be various.
  • the first wiring layer 14 is located on the same side as the conductive layer 12 with respect to the insulating layer 11, and is bonded to the insulating layer 11.
  • the first wiring layer 14 is located next to the conductive layer 12 in the second direction x.
  • the first wiring layer 14 extends in the third direction y.
  • the first wiring layer 14 is surrounded by the periphery 111 of the insulating layer 11.
  • the first wiring layer 14 is covered with a sealing resin 50.
  • the first wiring layer 14 contains copper.
  • the dimension of the first wiring layer 14 in the first direction z is larger than the dimension of the insulating layer 11 in the first direction z.
  • the first semiconductor element 21 is bonded to the mounting surface 121 of the conductive layer 12, as shown in Figures 5 and 6.
  • the first semiconductor element 21 is, for example, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).
  • the first semiconductor element 21 may be a field effect transistor including a MISFET (Metal-Insulator-Semiconductor Field-Effect Transistor) or a bipolar transistor such as an IGBT (Insulated Gate Bipolar Transistor).
  • the first semiconductor element 21 is an n-channel type MOSFET with a vertical structure.
  • the first semiconductor element 21 includes a compound semiconductor substrate.
  • the composition of the compound semiconductor substrate includes silicon carbide (SiC).
  • the first semiconductor element 21 has a first electrode 211, two second electrodes 212, and a first gate electrode 213.
  • the first electrode 211 is located on one side in the first direction z.
  • the first electrode 211 faces the mounting surface 121 of the conductive layer 12.
  • the first electrode 211 is conductively bonded to the mounting surface 121 via the conductive bonding layer 29. This allows the first electrode 211 to be electrically connected to the conductive layer 12.
  • the conductive bonding layer 29 is, for example, solder.
  • the conductive bonding layer 29 may be a sintered metal containing silver or the like.
  • a current corresponding to the power before being converted by the first semiconductor element 21 flows through the first electrode 211.
  • the first electrode 211 corresponds to the drain of the first semiconductor element 21.
  • the two second electrodes 212 are located on the opposite side to the first electrode 211 in the first direction z. As shown in FIG. 2, the two second electrodes 212 are spaced apart from each other in the second direction x. A current corresponding to the power converted by the first semiconductor element 21 flows through each of the two second electrodes 212. In other words, the two second electrodes 212 correspond to the sources of the first semiconductor element 21.
  • the first gate electrode 213 is located on the same side as the two second electrodes 212 in the first direction z.
  • a gate voltage for driving the first semiconductor element 21 is applied to the first gate electrode 213.
  • the first gate electrode 213 is conductive to the first wiring layer 14.
  • the area of the first gate electrode 213 is smaller than the area of each of the two second electrodes 212 when viewed in the first direction z.
  • the first gate electrode 213 is rectangular when viewed in the first direction z.
  • the first gate electrode 213 has a first center C1 when viewed in the first direction z.
  • the first center C1 is the intersection of the diagonals of the first gate electrode 213.
  • the second semiconductor element 22 is bonded to the mounting surface 121 of the conductive layer 12, as shown in FIG. 5.
  • the second semiconductor element 22 is an element of the same type as the first semiconductor element 21. Therefore, the second semiconductor element 22 is an n-channel type MOSFET with a vertical structure.
  • the second semiconductor element 22 is located next to the first semiconductor element 21 in the third direction y.
  • the second semiconductor element 22 has a third electrode 221, two fourth electrodes 222, and a second gate electrode 223.
  • the third electrode 221 is located on one side in the first direction z.
  • the third electrode 221 faces the mounting surface 121 of the conductive layer 12.
  • the third electrode 221 is conductively bonded to the mounting surface 121 via the conductive bonding layer 29. This allows the third electrode 221 to be electrically connected to the conductive layer 12.
  • a current corresponding to the power before being converted by the second semiconductor element 22 flows through the third electrode 221.
  • the third electrode 221 corresponds to the drain of the second semiconductor element 22.
  • the two fourth electrodes 222 are located on the opposite side to the third electrode 221 in the first direction z. As shown in FIG. 2, the two fourth electrodes 222 are spaced apart from each other in the second direction x. A current corresponding to the power converted by the second semiconductor element 22 flows through each of the two fourth electrodes 222. In other words, the two fourth electrodes 222 correspond to the sources of the second semiconductor element 22.
  • the second gate electrode 223 is located on the same side as the two fourth electrodes 222 in the first direction z.
  • a gate voltage for driving the second semiconductor element 22 is applied to the second gate electrode 223.
  • the second gate electrode 223 is conductive to the first wiring layer 14.
  • the area of the second gate electrode 223 is smaller than the area of each of the two fourth electrodes 222 when viewed in the first direction z.
  • the second gate electrode 223 is rectangular when viewed in the first direction z.
  • the second gate electrode 223 has a second center C2 when viewed in the first direction z.
  • the second center C2 is the intersection of the diagonals of the second gate electrode 223.
  • the first terminal 31 is located on one side of the first semiconductor element 21 and the second semiconductor element 22 in the second direction x.
  • the first terminal 31 is electrically connected to the first electrode 211 of the first semiconductor element 21 and the third electrode 221 of the second semiconductor element 22. Therefore, the first terminal 31 corresponds to the drain terminal of the semiconductor device A10.
  • the first terminal 31 contains copper.
  • the first terminal 31 has a base 311 and a plurality of joints 312.
  • the base 311 is separated from the mounting surface 121 of the conductive layer 12.
  • the base 311 includes a portion covered with the sealing resin 50 and a portion exposed to the outside from the first side surface 53 of the sealing resin 50.
  • the plurality of joints 312 extend from the base 311 to the side where the first semiconductor element 21 and the second semiconductor element 22 are located in the second direction x.
  • the plurality of joints 312 are arranged along the third direction y.
  • Each of the plurality of joints 312 is covered with the sealing resin 50.
  • the plurality of joints 312 individually overlap the plurality of engagement portions 124 of the conductive layer 12.
  • the bonding layer 39 conductively bonds the multiple engagement portions 124 of the conductive layer 12 to the multiple bonding portions 312 of the first terminal 31 individually.
  • the first terminal 31 is electrically connected to the first electrode 211 of the first semiconductor element 21 and the third electrode 221 of the second semiconductor element 22.
  • the bonding layer 39 is, for example, solder.
  • each of the multiple joints 312 of the first terminal 31 is accommodated in one of the multiple engagement portions 124 of the conductive layer 12.
  • the joint layer 39 contacts the multiple peripheral surfaces 123 of the conductive layer 12 that define each of the multiple engagement portions 124. Furthermore, the joint layer 39 contacts the upper edge 123A of each of the multiple peripheral surfaces 123.
  • each of the multiple joints 312 has an upper surface 312A that faces the same side as the mounting surface 121 of the conductive layer 12 in the first direction z.
  • the joint layer 39 contacts the edge of the upper surface 312A.
  • the second terminal 32 is conductively joined to the two second electrodes 212 of the first semiconductor element 21 and the two fourth electrodes 222 of the second semiconductor element 22. As a result, the second terminal 32 is electrically connected to each of the two second electrodes 212 and each of the two fourth electrodes 222. Therefore, the second terminal 32 corresponds to the source terminal of the semiconductor device A10.
  • the second terminal 32 contains copper.
  • the second terminal 32 has a base 321, a plurality of first bonding portions 322, and a plurality of second bonding portions 323.
  • the base 321 overlaps the mounting surface 121 of the conductive layer 12.
  • the base 321 includes a portion covered with the sealing resin 50 and a portion exposed to the outside from the second side surface 54 of the sealing resin 50.
  • Each of the plurality of first bonding portions 322 is connected to the base 321 and covered with the sealing resin 50.
  • each of the plurality of first bonding portions 322 protrudes from the base 321 toward the first semiconductor element 21.
  • Each of the plurality of first bonding portions 322 is conductively bonded to one of the two second electrodes 212 of the first semiconductor element 21 via the conductive bonding layer 29.
  • Each of the plurality of second bonding portions 323 is connected to the base 321 and covered with the sealing resin 50. As shown in FIG. 7, each of the multiple second bonding portions 323 protrudes from the base portion 321 toward the second semiconductor element 22.
  • Each of the multiple second bonding portions 323 is conductively bonded to one of the two fourth electrodes 222 of the second semiconductor element 22 via the conductive bonding layer 29.
  • the first signal terminal 33 includes a portion covered by the sealing resin 50 and a portion exposed to the outside from the second side surface 54 of the sealing resin 50.
  • the first signal terminal 33 is located on one side of the base 321 of the second terminal 32 in the third direction y.
  • the first signal terminal 33 is electrically connected to the first wiring layer 14. Therefore, the first signal terminal 33 is electrically connected to the first gate electrode 213 of the first semiconductor element 21 and the second gate electrode 223 of the second semiconductor element 22. In other words, the first signal terminal 33 corresponds to the gate terminal of the semiconductor device A10.
  • the first signal terminal 33 includes copper.
  • the portion of the first signal terminal 33 exposed to the outside from the second side surface 54 includes a portion extending along the first direction z.
  • the second signal terminal 34 includes a portion covered by the sealing resin 50 and a portion exposed to the outside from the second side surface 54 of the sealing resin 50.
  • the second signal terminal 34 is located between the first signal terminal 33 and the base 321 of the second terminal 32 in the third direction y. In the semiconductor device A10, the second signal terminal 34 is connected to the base 321. Therefore, the second signal terminal 34 is electrically connected to each of the two second electrodes 212 and each of the two fourth electrodes 222. A voltage having the same potential as the voltage applied to each of the two second electrodes 212 and each of the two fourth electrodes 222 is applied to the second signal terminal 34.
  • the second signal terminal 34 includes copper.
  • the portion of the second signal terminal 34 exposed to the outside from the second side surface 54 includes a portion extending along the first direction z.
  • the first conductive member 41 is conductively bonded to the first gate electrode 213 of the first semiconductor element 21 and the first wiring layer 14. This allows the first wiring layer 14 to be electrically connected to the first gate electrode 213.
  • the first conductive member 41 is covered with a sealing resin 50.
  • the first conductive member 41 is, for example, a wire containing either aluminum (Al) or gold (Au).
  • the second conductive member 42 is conductively bonded to the second gate electrode 223 of the second semiconductor element 22 and the first wiring layer 14. This allows the first wiring layer 14 to be electrically connected to the second gate electrode 223.
  • the second conductive member 42 is covered with a sealing resin 50.
  • the second conductive member 42 is, for example, a wire containing either aluminum or gold.
  • the length of the second conductive member 42 is equal to the length of the first conductive member 41.
  • the third conductive member 43 is conductively bonded to the first wiring layer 14 and the first signal terminal 33. This allows the first wiring layer 14 to be electrically connected to the first signal terminal 33.
  • the third conductive member 43 is covered with a sealing resin 50.
  • the third conductive member 43 is, for example, a wire containing either aluminum or gold. In the semiconductor device A10, the third conductive member 43 is connected to the second conductive member 42.
  • the first signal terminal 33 when viewed in the first direction z, has a first contact Ca.
  • the third conductive member 43 is conductively joined to the first contact Ca.
  • the position of the first contact Ca is not particularly limited as long as it is a portion of the first signal terminal 33 that is covered with the sealing resin 50.
  • the first straight line length L1 is the shortest distance connecting the first center C1 located at the first gate electrode 213 of the first semiconductor element 21 and the first contact Ca located at the first signal terminal 33.
  • the second straight line length L2 is the shortest distance connecting the second center C2 located at the second gate electrode 223 of the second semiconductor element 22 and the first contact Ca.
  • the first conductive path length R1 is the shortest distance of the conductive path from the first center C1 to the first contact Ca via the first conductive member 41, the first wiring layer 14, and the third conductive member 43.
  • the second conductive path length R2 is the shortest distance of the conductive path from the second center C2 to the first contact Ca via the second conductive member 42, the first wiring layer 14, and the third conductive member 43.
  • the second conductive path length R2/first conductive path length R1 is closer to 1 than the second straight line length L2/first straight line length L1. In other words, when expressed using absolute value symbols (
  • FIG. 11 which is a first modified example of the semiconductor device A10, will be described with reference to FIG. 11.
  • the cross-sectional position of FIG. 11 is the same as that of FIG. 10.
  • each of the multiple engagement portions 124 is a slit that penetrates the conductive layer 12 in the first direction z.
  • the bonding layer 39 is in contact with the upper edge 123A of each of the multiple peripheral surfaces 123. Furthermore, the bonding layer 39 is in contact with the edge of the upper surface 312A of each of the multiple joints 312.
  • the bonding layer 39 is, for example, solder.
  • FIG. 12 The cross-sectional position of FIG. 12 is the same as that of FIG. 10.
  • the multiple joints 312 of the first terminal 31 are individually conductively joined to the multiple engagement portions 124 of the conductive layer 12 by welding using a laser or the like.
  • a portion of the conductive layer 12 that defines the engagement portion 124 and a portion of the joint 312 in contact therewith are replaced with solidified molten metal formed by welding.
  • the solidified molten metal corresponds to the joining layer 39.
  • the vehicle B is, for example, an electric vehicle (EV).
  • EV electric vehicle
  • vehicle B is equipped with an on-board charger 81, a storage battery 82, and a drive system 83.
  • Power is supplied to the on-board charger 81 wirelessly from a power supply facility (not shown) installed outdoors. Alternatively, power may be supplied from the power supply facility to the on-board charger 81 via a wired connection.
  • the on-board charger 81 is configured with a step-up DC-DC converter. The voltage of the power supplied to the on-board charger 81 is stepped up by the converter and then supplied to the storage battery 82. The stepped-up voltage is, for example, 600V.
  • the drive system 83 drives the vehicle B.
  • the drive system 83 has an inverter 831 and a drive source 832.
  • the semiconductor device A10 constitutes part of the inverter 831.
  • the power stored in the storage battery 82 is supplied to the inverter 831.
  • the power supplied from the storage battery 82 to the inverter 831 is DC power.
  • a step-up DC-DC converter may be further provided between the storage battery 82 and the inverter 831.
  • the inverter 831 converts DC power into AC power.
  • the inverter 831 including the semiconductor device A10 is conducted to the drive source 832.
  • the drive source 832 has an AC motor and a transmission.
  • the AC motor rotates and the rotation is transmitted to the transmission.
  • the transmission rotates the drive shaft of the vehicle B after appropriately reducing the rotation speed transmitted from the AC motor. This drives vehicle B.
  • semiconductor device A10 in inverter 831 is necessary to output AC power with an appropriate frequency change to correspond to the required rotation speed of the AC motor.
  • the semiconductor device A10 includes a conductive layer 12, a first semiconductor element 21, a second semiconductor element 22, and a first signal terminal 33.
  • the first semiconductor element 21 has a first gate electrode 213.
  • the second semiconductor element 22 has a second gate electrode 223.
  • a first straight line length L1 connecting the first center C1 of the first gate electrode 213 and the first contact Ca of the first signal terminal 33, and a second straight line length L2 connecting the second center C2 of the second gate electrode 223 and the first contact Ca are defined.
  • a first conductive path length R1 from the first center C1 to the first contact Ca, and a second conductive path length R2 from the second center C2 to the first contact Ca are defined.
  • the second conductive path length R2/first conductive path length R1 is closer to 1 than the second straight line length L2/first straight line length L1 (see FIG. 2).
  • the second conductive path length R2 is approximately equal to the first conductive path length R1. This suppresses resonance caused by the interaction between the current flowing through the conductive path of the first conductive path length R1 and the current flowing through the conductive path of the second conductive path length R2. Therefore, with this configuration, in the semiconductor device A10, it is possible to suppress the resonance phenomenon that occurs when multiple semiconductor elements are operated in parallel.
  • the semiconductor device A10 further includes a first terminal 31 electrically connected to the first semiconductor element 21, and a bonding layer 39 that conductively bonds the conductive layer 12 and the first terminal 31.
  • the conductive layer 12 is provided with an engagement portion 124 defined by the peripheral surface 123.
  • the first terminal 31 has a bonding portion 312 that is conductively bonded to the engagement portion 124.
  • the bonding layer 39 conductively bonds the engagement portion 124 and the bonding portion 312.
  • the bonding layer 39 is in contact with the peripheral surface 123. When viewed in the first direction z, the bonding portion 312 overlaps the engagement portion 124.
  • the bonding layer 39 be in contact with the upper edge 123A of the peripheral surface 123 of the conductive layer 12. This is because the surface tension generated in the molten bonding layer 39 is further increased.
  • the bonding portion 312 of the first terminal 31 is housed in the engagement portion 124.
  • a larger reaction force is received from the peripheral surface 123 of the conductive layer 12 via the molten bonding layer 39, and the peripheral surface 123 restricts the positional deviation of the bonding portion 312. This effectively prevents the first terminal 31 from being displaced relative to the conductive layer 12, and also prevents the first terminal 31 from rotating around the first direction z.
  • the bonding portion 312 of the first terminal 31 has an upper surface 312A that faces the same side as the mounting surface 121 of the conductive layer 12 in the first direction z.
  • the bonding layer 39 is in contact with the edge of the upper surface 312A. With this configuration, the surface tension generated in the molten bonding layer 39 is further increased, so that the self-alignment effect described above is more effectively manifested.
  • the semiconductor device A10 further includes an insulating layer 11 to which a conductive layer 12 is bonded, and a heat dissipation layer 13 located on the opposite side of the insulating layer 11 from the conductive layer 12 and bonded to the insulating layer 11.
  • the insulating layer 11 and the conductive layer 12 are covered with a sealing resin 50.
  • the heat dissipation layer 13 is exposed to the outside from the sealing resin 50.
  • the conductive layer 12 and the heat dissipation layer 13 are each spaced apart from the periphery 111 of the insulating layer 11.
  • the vicinity of the periphery 111 of the insulating layer 11 is sandwiched between the sealing resin 50 on both sides in the first direction z. This makes it possible to prevent the insulating layer 11 and the conductive layer 12 from falling off from the sealing resin 50.
  • each of the conductive layer 12 and the heat dissipation layer 13 in the first direction z is greater than the dimension of the insulating layer 11 in the first direction z. This configuration reduces the thermal resistance of each of the conductive layer 12 and the heat dissipation layer 13 in the first direction z. This can further improve the heat dissipation properties of the semiconductor device A10.
  • FIG. 14 is seen through the sealing resin 50.
  • the see-through sealing resin 50 is shown by imaginary lines.
  • Semiconductor device A20 differs from semiconductor device A10 in that it includes a conductive member 44 instead of the first conductive member 41 and the second conductive member 42, that it further includes a first bonding layer 37, and that the configuration of the first wiring layer 14 is different.
  • the first wiring layer 14 has a first end surface 141 and a first peripheral surface 142.
  • the first end surface 141 faces in a direction perpendicular to the first direction z.
  • the first peripheral surface 142 faces in a direction perpendicular to the first direction z and is located inward of the first wiring layer 14 from the first end surface 141 when viewed in the first direction z.
  • the first peripheral surface 142 has a first upper edge 142A.
  • the first upper edge 142A corresponds to the boundary between the first peripheral surface 142 and the surface of the first wiring layer 14 that faces the same side as the mounting surface 121 of the conductive layer 12 in the first direction z.
  • the first wiring layer 14 is provided with a first engagement portion 143.
  • the first engagement portion 143 is defined by a first circumferential surface 142.
  • the first engagement portion 143 is a recess that is recessed in the first direction z.
  • the conductive member 44 is conductively joined to the first gate electrode 213 of the first semiconductor element 21, the second gate electrode 223 of the second semiconductor element 22, and the first engagement portion 143 of the first wiring layer 14.
  • the conductive member 44 is a metal lead that contains copper.
  • the conductive member 44 is covered with a sealing resin 50.
  • the conductive member 44 has a base 441, a first connection portion 442, and a second connection portion 443.
  • the base 441 extends in the second direction x.
  • the first connection portion 442 is connected to one side of the base 441 in the second direction x.
  • the first connection portion 442 extends in the third direction y. As shown in FIG. 15, one side of the first connection portion 442 in the third direction y is conductively bonded to the first gate electrode 213 via the conductive bonding layer 29.
  • the other side of the first connection portion 442 in the third direction y is conductively bonded to the second gate electrode 223 via the conductive bonding layer 29.
  • the second connection portion 443 is located on the opposite side of the first connection portion 442 with respect to the base 441, and is connected to the base 441. As shown in FIG. 16, at least a part of the second connection portion 443 is accommodated in the first engagement portion 143 of the first wiring layer 14.
  • the first bonding layer 37 conductively bonds the first engagement portion 143 of the first wiring layer 14 and the second connection portion 443 of the conductive member 44.
  • the first gate electrode 213 of the first semiconductor element 21 and the second gate electrode 223 of the second semiconductor element 22 are each electrically connected to the first wiring layer 14.
  • the first bonding layer 37 is, for example, solder.
  • the first bonding layer 37 is in contact with the first peripheral surface 142 of the first wiring layer 14, which defines the first engagement portion 143 of the first wiring layer 14. Furthermore, the first bonding layer 37 is in contact with the first upper edge 142A of the first peripheral surface 142. As shown in FIGS. 17 and 18, the second connection portion 443 of the conductive member 44 has an upper surface 443A that faces the same side as the mounting surface 121 of the conductive layer 12 in the first direction z. The first bonding layer 37 is in contact with the edge of the upper surface 443A.
  • the semiconductor device A20 includes a conductive layer 12, a first semiconductor element 21, a second semiconductor element 22, and a first signal terminal 33.
  • the first semiconductor element 21 has a first gate electrode 213.
  • the second semiconductor element 22 has a second gate electrode 223.
  • a first straight line length L1 connecting the first center C1 of the first gate electrode 213 and the first contact Ca of the first signal terminal 33, and a second straight line length L2 connecting the second center C2 of the second gate electrode 223 and the first contact Ca are defined.
  • a first conductive path length R1 from the first center C1 to the first contact Ca, and a second conductive path length R2 from the second center C2 to the first contact Ca are defined.
  • the semiconductor device A20 the second conductive path length R2/first conductive path length R1 is closer to 1 than the second straight line length L2/first straight line length L1 (see FIG. 14). Therefore, with this configuration, the semiconductor device A20 can also suppress the resonance phenomenon that occurs when multiple semiconductor elements are operated in parallel. Furthermore, the semiconductor device A20 has a configuration in common with the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10.
  • the semiconductor device A20 includes a conductive member 44 instead of the first conductive member 41 and the second conductive member 42, and further includes a first bonding layer 37 that conductively bonds the first wiring layer 14 and the conductive member 44.
  • the first wiring layer 14 is provided with a first engagement portion 143 defined by a first circumferential surface 142.
  • the conductive member 44 has a second connection portion 443 that is conductively bonded to the first engagement portion 143 via the first bonding layer 37.
  • the first bonding layer 37 is in contact with the first circumferential surface 142. At least a portion of the second connection portion 443 is accommodated in the first engagement portion 143.
  • FIG. 19 is seen through the sealing resin 50 for ease of understanding.
  • the see-through sealing resin 50 is shown by imaginary lines.
  • the semiconductor device A30 differs from the semiconductor device A10 in that it further includes a second wiring layer 15 and a second bonding layer 38, and in the configuration of the second terminal 32 and the second signal terminal 34.
  • the second wiring layer 15 is located on the same side as the conductive layer 12 with respect to the insulating layer 11 as a reference, and is bonded to the insulating layer 11.
  • the second wiring layer 15 is located on the opposite side to the conductive layer 12 with respect to the first wiring layer 14 as a reference in the second direction x.
  • the second wiring layer 15 extends in the third direction y.
  • the second wiring layer 15 is surrounded by the periphery 111 of the insulating layer 11.
  • the second wiring layer 15 is covered with a sealing resin 50.
  • the second wiring layer 15 contains copper.
  • the dimension of the second wiring layer 15 in the first direction z is larger than the dimension of the insulating layer 11 in the first direction z.
  • the second wiring layer 15 has a second end surface 151 and a second peripheral surface 152.
  • the second end surface 151 faces in a direction perpendicular to the first direction z.
  • the second peripheral surface 152 faces in a direction perpendicular to the first direction z and is located inside the second wiring layer 15 from the second end surface 151 when viewed in the first direction z.
  • the second peripheral surface 152 has a second upper edge 152A.
  • the second upper edge 152A corresponds to the boundary between the second peripheral surface 152 and the surface of the second wiring layer 15 that faces the same side as the mounting surface 121 of the conductive layer 12 in the first direction z.
  • the second wiring layer 15 is provided with a second engagement portion 153.
  • the second engagement portion 153 is defined by a second circumferential surface 152.
  • the second engagement portion 153 is a recess that is recessed in the first direction z.
  • the second terminal 32 has a support portion 324.
  • the support portion 324 is connected to the base portion 321 of the second terminal 32.
  • the support portion 324 is covered with the sealing resin 50.
  • the support portion 324 is located between the multiple first joint portions 322 of the second terminal 32 and the multiple second joint portions 323 of the second terminal 32.
  • at least a portion of the support portion 324 is accommodated in the second engagement portion 153 of the second wiring layer 15.
  • the second bonding layer 38 conductively bonds the second engagement portion 153 of the second wiring layer 15 to the support portion 324 of the second terminal 32.
  • the second terminal 32, each of the two second electrodes 212 of the first semiconductor element 21, and each of the two fourth electrodes 222 of the second semiconductor element 22 are electrically connected to the second wiring layer 15.
  • the second bonding layer 38 contacts the second peripheral surface 152 of the second wiring layer 15, which defines the second engagement portion 153 of the second wiring layer 15. Furthermore, the second bonding layer 38 contacts the second upper edge 152A of the second peripheral surface 152. As shown in FIGS. 22 and 23, the support portion 324 of the second terminal 32 has an upper surface 324A that faces the same side as the mounting surface 121 of the conductive layer 12 in the first direction z. The second bonding layer 38 contacts the edge of the upper surface 324A.
  • the second signal terminal 34 is separated from the second terminal 32. As shown in FIG. 21, the second signal terminal 34 is conductively bonded to the second wiring layer 15 via the conductive bonding layer 29. This allows the second signal terminal 34 to be electrically connected to the second wiring layer 15.
  • the second signal terminal 34 when viewed in the first direction z, has a second contact Cb.
  • the second contact Cb overlaps the second wiring layer 15.
  • the position of the second contact Cb is not particularly limited as long as it is a portion of the second signal terminal 34 that is covered with the sealing resin 50.
  • each of the two second electrodes 212 of the first semiconductor element 21 is rectangular. Furthermore, when viewed in the first direction z, of the two second electrodes 212, the second electrode 212 closest to the second signal terminal 34 has a third center C3.
  • the third center C3 is the intersection of the diagonals of the second electrodes 212.
  • each of the two fourth electrodes 222 of the second semiconductor element 22 is rectangular. Furthermore, when viewed in the first direction z, of the two fourth electrodes 222, the fourth electrode 222 closest to the second signal terminal 34 has a fourth center C4.
  • the fourth center C4 is the intersection of the diagonals of the fourth electrode 222.
  • the third straight line length L3, the fourth straight line length L4, the third conductive path length R3, and the fourth conductive path length R4 are defined.
  • the third straight line length L3 is the shortest distance connecting the third center C3 located on one of the two second electrodes 212 of the first semiconductor element 21 and the second contact Cb located on the second signal terminal 34.
  • the fourth straight line length L4 is the shortest distance connecting the fourth center C4 located on one of the two fourth electrodes 222 of the second semiconductor element 22 and the second contact Cb.
  • the third conductive path length R3 is the shortest distance of the conductive path from the third center C3 to the second contact Cb via the second terminal 32 and the second wiring layer 15.
  • the fourth conductive path length R4 is the shortest distance of the conductive path from the fourth center C4 to the second contact Cb via the second terminal 32 and the second wiring layer 15.
  • the third conductive path length R3/fourth conductive path length R4 is closer to 1 than the third straight line length L3/fourth straight line length L4.
  • the semiconductor device A30 includes a conductive layer 12, a first semiconductor element 21, a second semiconductor element 22, and a first signal terminal 33.
  • the first semiconductor element 21 has a first gate electrode 213.
  • the second semiconductor element 22 has a second gate electrode 223.
  • a first straight line length L1 connecting the first center C1 of the first gate electrode 213 and the first contact Ca of the first signal terminal 33, and a second straight line length L2 connecting the second center C2 of the second gate electrode 223 and the first contact Ca are defined.
  • a first conductive path length R1 from the first center C1 to the first contact Ca, and a second conductive path length R2 from the second center C2 to the first contact Ca are defined.
  • the semiconductor device A30 the second conductive path length R2/first conductive path length R1 is closer to 1 than the second straight line length L2/first straight line length L1 (see FIG. 19). Therefore, with this configuration, the semiconductor device A30 can also suppress the resonance phenomenon that occurs when multiple semiconductor elements are operated in parallel. Furthermore, the semiconductor device A30 has a configuration in common with the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10.
  • the semiconductor device A30 further includes a second signal terminal 34.
  • the first semiconductor element 21 has a first electrode 211 conductively bonded to the conductive layer 12 and a second electrode 212 conductive to the second signal terminal 34.
  • the second semiconductor element 22 has a third electrode 221 conductively bonded to the conductive layer 12 and a fourth electrode 222 conductive to the second signal terminal 34.
  • a third straight line length L3 connecting the third center C3 of the second electrode 212 and the second contact Cb of the second signal terminal 34, and a fourth straight line length L4 connecting the fourth center C4 of the fourth electrode 222 and the second contact Cb are defined.
  • a third conductive path length R3 from the third center C3 to the second contact Cb, and a fourth conductive path length R4 from the fourth center C4 to the second contact Cb are defined.
  • the fourth conductive path length R4/third conductive path length R3 is closer to 1 than the fourth straight line length L4/third straight line length L3 (see FIG. 19).
  • the fourth conductive path length R4 is approximately equal to the third conductive path length R3. This suppresses resonance caused by the interaction between the current flowing through the conductive path of the third conductive path length R3 and the current flowing through the conductive path of the fourth conductive path length R4. Therefore, with this configuration, the semiconductor device A30 can also suppress the resonance phenomenon that occurs when multiple semiconductor elements are operated in parallel.
  • the semiconductor device A30 further includes a second wiring layer 15 and a second bonding layer 38 that conductively bonds the second wiring layer 15 and the second terminal 32.
  • the second wiring layer 15 is provided with a second engagement portion 153 defined by the second peripheral surface 152.
  • the second terminal 32 has a support portion 324 that is conductively bonded to the second engagement portion 153 via the second bonding layer 38.
  • the second bonding layer 38 is in contact with the second peripheral surface 152. At least a portion of the support portion 324 is accommodated in the second peripheral surface 152.
  • the support portion 324 of the second terminal 32 is connected to the base portion 321 of the second terminal 32. In a direction perpendicular to the first direction z, the support portion 324 is located between the first joint portion 322 and the second joint portion 323 of the second terminal 32.
  • FIG. 24 is seen through the sealing resin 50 for ease of understanding.
  • the see-through sealing resin 50 is shown by imaginary lines.
  • Semiconductor device A40 differs from semiconductor device A30 in that it includes a conductive member 44 instead of the first conductive member 41 and the second conductive member 42, that it further includes a first bonding layer 37, and in the configuration of the first wiring layer 14.
  • the configurations of the conductive member 44, first bonding layer 37, and first wiring layer 14 in semiconductor device A40 are similar to those in semiconductor device A20. Therefore, individual descriptions of the conductive member 44, first bonding layer 37, and first wiring layer 14 will be omitted.
  • the second connection portion 443 of the conductive member 44 and the support portion 324 of the second terminal 32 each overlap an imaginary straight line VL extending in the second direction x.
  • the semiconductor device A40 includes a conductive layer 12, a first semiconductor element 21, a second semiconductor element 22, and a first signal terminal 33.
  • the first semiconductor element 21 has a first gate electrode 213.
  • the second semiconductor element 22 has a second gate electrode 223.
  • a first straight line length L1 connecting the first center C1 of the first gate electrode 213 and the first contact Ca of the first signal terminal 33, and a second straight line length L2 connecting the second center C2 of the second gate electrode 223 and the first contact Ca are defined.
  • a first conductive path length R1 from the first center C1 to the first contact Ca, and a second conductive path length R2 from the second center C2 to the first contact Ca are defined.
  • the semiconductor device A40 In the semiconductor device A40, the second conductive path length R2/first conductive path length R1 is closer to 1 than the second straight line length L2/first straight line length L1 (see FIG. 24). Therefore, with this configuration, the semiconductor device A40 can also suppress the resonance phenomenon that occurs when multiple semiconductor elements are operated in parallel. Furthermore, the semiconductor device A40 has a configuration in common with the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10.
  • the semiconductor device A40 further includes a second signal terminal 34.
  • the first semiconductor element 21 has a first electrode 211 conductively bonded to the conductive layer 12 and a second electrode 212 conductive to the second signal terminal 34.
  • the second semiconductor element 22 has a third electrode 221 conductively bonded to the conductive layer 12 and a fourth electrode 222 conductive to the second signal terminal 34.
  • a third straight line length L3 connecting the third center C3 of the second electrode 212 and the second contact Cb of the second signal terminal 34, and a fourth straight line length L4 connecting the fourth center C4 of the fourth electrode 222 and the second contact Cb are defined.
  • a third conductive path length R3 from the third center C3 to the second contact Cb, and a fourth conductive path length R4 from the fourth center C4 to the second contact Cb are defined.
  • the fourth conductive path length R4/third conductive path length R3 is closer to 1 than the fourth straight line length L4/third straight line length L3 (see FIG. 24). Therefore, with this configuration, even in the semiconductor device A40, it is possible to suppress the resonance phenomenon that occurs when multiple semiconductor elements are operated in parallel.
  • Appendix 1 a conductive layer having a mounting surface facing a first direction; a first semiconductor element having a first gate electrode located on a side opposite to a side facing the mounting surface in the first direction and bonded to the mounting surface; a second semiconductor element having a second gate electrode located on an opposite side to a side facing the mounting surface in the first direction and bonded to the mounting surface; a first signal terminal electrically connected to each of the first gate electrode and the second gate electrode; When viewed in the first direction, the first gate electrode has a first center, When viewed in the first direction, the second gate electrode has a second center, When viewed in the first direction, the first signal terminal has a first contact, a first straight line length connecting the first center and the first contact point is L1; a second straight line length connecting the second center and the first contact point is L2; a first conductive path length from the first center to the first contact is R1; If a second conductive path length from the second center to the first
  • a first wiring layer is further provided, 2.
  • Appendix 3. a first conductive member conductively connected to the first gate electrode and the first wiring layer; a second conductive member conductively connected to the second gate electrode and the first wiring layer, 3.
  • Appendix 4. 4.
  • Appendix 5. a conductive member conductively connected to the first gate electrode, the second gate electrode, and the first wiring layer; 3.
  • the semiconductor device further comprising: a bonding layer that conductively bonds the first wiring layer and the conductive member.
  • the first wiring layer has an end surface facing a direction perpendicular to the first direction, and a peripheral surface facing a direction perpendicular to the first direction and positioned inward of the first wiring layer relative to the end surface as viewed in the first direction; the first wiring layer is provided with an engagement portion defined by the circumferential surface, the conductive member has a connection portion that is conductively connected to the engagement portion via the bonding layer, The bonding layer is in contact with the peripheral surface, 6.
  • the semiconductor device according to claim 5, wherein at least a portion of the connection portion is accommodated in the engagement portion.
  • the first semiconductor element has a first electrode and a second electrode positioned opposite to each other in the first direction; the second semiconductor element has a third electrode and a fourth electrode positioned opposite to each other in the first direction; 3.
  • each of the first electrode and the third electrode is conductively connected to the mounting surface.
  • Appendix 8 A first terminal electrically connected to the conductive layer; 8.
  • a second signal terminal electrically connected to each of the second electrode and the fourth electrode;
  • the second electrode When viewed in the first direction, the second electrode has a third center, When viewed in the first direction, the fourth electrode has a fourth center,
  • the second signal terminal When viewed in the first direction, the second signal terminal has a second contact, a third straight line length connecting the third center and the second contact point is L3; a fourth straight line length connecting the fourth center and the second contact point is L4; a third conductive path length from the third center to the second contact is R3; A fourth conductive path length from the fourth center to the second contact is R4.
  • the semiconductor device wherein the second terminal and the second signal terminal are each electrically connected to the second wiring layer.
  • Appendix 11 a bonding layer that conductively bonds the second wiring layer and the second terminal, the second terminal has a first bonding portion conductively bonded to the second electrode, a second bonding portion conductively bonded to the fourth electrode, and a support portion conductively bonded to the second wiring layer via the bonding layer, 11.
  • the semiconductor device according to claim 10 wherein the support portion is located between the first joint portion and the second joint portion in a direction perpendicular to the first direction.
  • the second wiring layer has an end surface facing a direction perpendicular to the first direction, and a peripheral surface facing a direction perpendicular to the first direction and positioned inward of the second wiring layer relative to the end surface as viewed in the first direction;
  • the second wiring layer is provided with an engagement portion defined by the circumferential surface, the support portion is conductively joined to the engagement portion via the joining layer, The bonding layer is in contact with the peripheral surface, 12.
  • Appendix 13 a sealing resin that covers the first semiconductor element and the second semiconductor element, 13.
  • the conductive layer and the first wiring layer are bonded to a side of the insulating layer facing the mounting surface in the first direction, 14.
  • Appendix 15. a heat dissipation layer located on the opposite side of the insulating layer from the conductive layer and bonded to the insulating layer; When viewed in the first direction, the heat dissipation layer is spaced apart from a periphery of the insulating layer, the insulating layer and the conductive layer are covered with the sealing resin, 15.
  • a conductive layer having a mounting surface facing a first direction; a first semiconductor element having a first electrode and a second electrode positioned opposite to each other in the first direction, the first electrode being conductively joined to the mounting surface; a second semiconductor element having a third electrode and a fourth electrode positioned opposite to each other in the first direction, the third electrode being conductively joined to the mounting surface; a signal terminal electrically connected to each of the second electrode and the fourth electrode;
  • the second electrode has a first center
  • the fourth electrode has a second center
  • the signal terminal When viewed in the first direction, has a contact, a first straight line length connecting the first center and the contact point is L1; a second straight line length connecting the second center and the contact point is L2; a first conductive path length from the first center to the contact point is R1;
  • a second conductive path length from the second center to the contact point is R2.
  • Appendix 18 A wiring layer; a terminal conductively connected to each of the second electrode, the fourth electrode, and the wiring layer; a bonding layer that conductively bonds the wiring layer and the terminal, the signal terminal is electrically connected to the wiring layer; the terminal has a first bonding portion conductively bonded to the second electrode, a second bonding portion conductively bonded to the fourth electrode, and a support portion conductively bonded to the wiring layer via the bonding layer, 18.
  • the wiring layer has an end surface facing a direction perpendicular to the first direction, and a peripheral surface facing a direction perpendicular to the first direction and positioned inward of the wiring layer relative to the end surface as viewed in the first direction, the wiring layer is provided with an engagement portion defined by the circumferential surface, the support portion is conductively joined to the engagement portion via the joining layer, The bonding layer is in contact with the peripheral surface, 19.

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Abstract

半導体装置は、導電層と、第１ゲート電極を有する第１半導体素子と、第２ゲート電極を有する第２半導体素子と、前記第１ゲート電極および前記第２ゲート電極に導通する第１信号端子とを備える。前記第１信号端子は、第１接点を有する。前記第１ゲート電極の第１中心と前記第１接点とを結ぶ直線の長さをＬ１とする。前記第２ゲート電極の第２中心と前記第１接点とを結ぶ直線の長さをＬ２とする。前記第１中心から前記第１接点に至る第１導電経路の長さをＲ１とする。前記第２中心から前記第１接点に至る第２導電経路の長さをＲ２とする。Ｌ２／Ｌ１よりもＲ２／Ｒ１の方が１に近い関係を満たす。

Description

半導体装置および車両
　本開示は、半導体装置と、当該半導体装置が搭載された車両とに関する。
　従来、ＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子を具備する半導体装置が知られている。このような半導体装置において半導体装置の許容電流を確保するために、たとえば特許文献１に開示されているように、複数のスイッチング素子を並列に接続した構成が知られている。特許文献１に開示されている半導体装置は、複数の第１半導体素子、複数の第１接続配線、配線層および信号端子を備える。複数の第１半導体素子は、スイッチング素子である。複数の第１半導体素子の各々は、ゲート電極に入力された駆動信号に応じてオン・オフ駆動する。複数の第１半導体素子は、並列に接続されている。複数の第１接続配線は、たとえばワイヤであり、複数の第１半導体素子のゲート電極と配線層とを接続する。配線層には、信号端子が接続されている。信号端子は、配線層、および複数の第１接続配線を介して、複数の第１半導体素子の各々のゲート電極に接続される。信号端子は、複数の第１半導体素子を駆動するための駆動信号を、複数の第１半導体素子の各々のゲート電極に供給する。
　特許文献１に開示されている半導体装置のように、複数の半導体素子を並列に接続して使用する場合、複数の半導体素子の各々のスイッチング時（オン・オフ駆動時）に、共振現象が発生することがある。この共振現象の影響に伴って、複数の半導体素子の駆動信号を振動させることがある。複数の半導体素子の駆動信号の振動の規模によっては、複数の半導体素子の各々の誤作動が発生することや、複数の半導体素子の各々が破壊するというおそれがある。
特開２０１６－２２５４９３号公報
　本開示は、従来より改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記事情に鑑み、複数の半導体素子を並列動作させる場合に生じる共振現象を抑制することが可能な半導体装置を提供することを一の課題とする。また本開示は、当該半導体装置が搭載された車両とを提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、第１方向を向く搭載面を有する導電層と、前記第１方向において前記搭載面に対向する側とは反対側に位置する第１ゲート電極を有するとともに、前記搭載面に接合された第１半導体素子と、前記第１方向において前記搭載面に対向する側とは反対側に位置する第２ゲート電極を有するとともに、前記搭載面に接合された第２半導体素子と、前記第１ゲート電極および前記第２ゲート電極の各々に導通する第１信号端子とを備える。前記第１方向に視て、前記第１ゲート電極は、第１中心を有する。前記第１方向に視て、前記第２ゲート電極は、第２中心を有する。前記第１方向に視て、前記第１信号端子は、第１接点を有する。前記第１中心と前記第１接点とを結ぶ第１直線長をＬ１とする。前記第２中心と前記第１接点とを結ぶ第２直線長をＬ２とする。前記第１中心から前記第１接点に至る第１導電経路長をＲ１とする。前記第２中心から前記第１接点に至る第２導電経路長をＲ２とする。Ｌ２／Ｌ１よりもＲ２／Ｒ１の方が１に近い関係を満たす。
　本開示の第２の側面によって提供される車両は、駆動源と、半導体装置とを備える。前記半導体装置は、前記駆動源に導通している。前記半導体装置は、本開示の第１の側面によって提供される半導体装置に対して、第１配線層と、前記第１半導体素子および前記第２半導体素子を覆う封止樹脂とをさらに備える。前記第１ゲート電極、前記第２ゲート電極および前記第１信号端子の各々は、前記第１配線層に導通している。前記第１信号端子は、前記封止樹脂から露出する部分を含む。
　上記構成によれば、半導体装置において、複数の半導体素子を並列動作させる場合に生じる共振現象を抑制することが可能となる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態にかかる半導体装置の平面図である。 図２は、図１に対応する平面図であり、封止樹脂を透過している。 図３は、図１に示す半導体装置の底面図である。 図４は、図１に示す半導体装置の右側面図である。 図５は、図２のＶ－Ｖ線に沿う断面図である。 図６は、図２のＶＩ－ＶＩ線に沿う断面図である。 図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８Ａは、図５の部分拡大図であり、第１半導体素子およびその近傍を示している。 図８Ｂは、図５の部分拡大図であり、第２半導体素子およびその近傍を示している。 図９は、図２の部分拡大図である。 図１０は、図９のＸ－Ｘ線に沿う断面図である。 図１１は、本開示の第１実施形態の第１変形例にかかる半導体装置の部分拡大断面図である。 図１２は、本開示の第１実施形態の第２変形例にかかる半導体装置の部分拡大断面図である。 図１３は、図１に示す半導体装置が搭載された車両の概要図である。 図１４は、本開示の第２実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図１５は、図１４のＸＶ－ＸＶ線に沿う断面図である。 図１６は、図１４のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１７は、図１４の部分拡大図である。 図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。 図１９は、本開示の第３実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図２０は、図１９のＸＸ－ＸＸ線に沿う断面図である。 図２１は、図１９のＸＸＩ－ＸＸＩ線に沿う断面図である。 図２２は、図１９の部分拡大図である。 図２３は、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿う断面図である。 図２４は、本開示の第４実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図２５は、図２４のＸＸＶ－ＸＸＶ線に沿う断面図である。
　本開示を実施するための形態について、添付図面に基づいて説明する。
　第１実施形態：
　図１～図１０に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。一般的に半導体装置Ａ１０は、インバータなどの電力変換回路に用いられる。半導体装置Ａ１０は、絶縁層１１、導電層１２、放熱層１３、第１配線層１４、第１半導体素子２１、第２半導体素子２２、第１端子３１、第２端子３２、第１信号端子３３、第２信号端子３４、接合層３９および封止樹脂５０を備える。さらに半導体装置Ａ１０は、第１導通部材４１、第２導通部材４２および第３導通部材４３を備える。ここで、図２は、理解の便宜上、封止樹脂５０を透過している。図２では、透過した封止樹脂５０を想像線（二点鎖線）で示している。
　半導体装置Ａ１０の説明においては、便宜上、互いに直交する３つの方向を参照する。一例として、後述する導電層１２の搭載面１２１の法線方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する１つの方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘの双方に対して直交する方向を「第３方向ｙ」と呼ぶ。
　封止樹脂５０は、図５に示すように、第１半導体素子２１および第２半導体素子２２を覆っている。封止樹脂５０は、絶縁体である。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む材料からなる。
　図４に示すように、封止樹脂５０は、頂面５１、底面５２、第１側面５３および第２側面５４を有する。図５および図６に示すように、頂面５１は、第１方向ｚにおいて後述する導電層１２の搭載面１２１と同じ側を向く。底面５２は、第１方向ｚにおいて頂面５１とは反対側を向く。
　図１、図３および図４に示すように、第１側面５３および第２側面５４は、第２方向ｘにおいて互いに反対側を向く。第１側面５３および第２側面５４の各々は、頂面５１および底面５２につながっている。
　絶縁層１１は、図５および図６に示すように、封止樹脂５０に覆われている。絶縁層１１は、熱伝導率が比較的高い材料からなる。絶縁層１１は、たとえば、窒化ケイ素（Ｓｉ3Ｎ4）および窒化アルミニウム（ＡｌＮ）のいずれかを含むセラミックスからなる。この他、絶縁層１１は、樹脂を含む材料からなる場合でもよい。
　導電層１２は、図５および図６に示すように、絶縁層１１の第１方向ｚの一方側に接合されている。導電層１２は、第１半導体素子２１および第２半導体素子２２を搭載している。第１方向ｚに視て、導電層１２は、絶縁層１１の周縁１１１に囲まれている。導電層１２は、封止樹脂５０に覆われている。導電層１２は、銅（Ｃｕ）を含む。導電層１２の第１方向ｚの寸法は、絶縁層１１の第１方向ｚの寸法よりも大きい。
　図２および図５に示すように、導電層１２は、搭載面１２１、端面１２２、および複数の周面１２３を有する。搭載面１２１は、第１方向ｚの一方側を向く。第１半導体素子２１および第２半導体素子２２は、搭載面１２１に対向している。端面１２２は、第１方向ｚに対して直交する方向を向く。端面１２２は、搭載面１２１につながっている。複数の周面１２３の各々は、第１方向ｚに対して直交する方向を向き、かつ第１方向ｚに視て端面１２２よりも導電層１２の内方に位置する。複数の周面１２３は、第３方向ｙに沿って配列されている。図１０に示すように、複数の周面１２３の各々は、上縁１２３Ａを有する。上縁１２３Ａは、複数の周面１２３のいずれかと、搭載面１２１との境界に相当する。
　図６および図１０に示すように、導電層１２には、複数の係合部１２４が設けられている。複数の係合部１２４は、複数の周面１２３により個別に規定されている。半導体装置Ａ１０においては、複数の係合部１２４の各々は、搭載面１２１から凹む凹部である。
　放熱層１３は、図５および図６に示すように、絶縁層１１を基準として導電層１２とは反対側に位置しており、かつ絶縁層１１に接合されている。第１方向ｚに視て、放熱層１３は、絶縁層１１の周縁１１１に囲まれており、かつ導電層１２に重なっている。図３に示すように、放熱層１３は、封止樹脂５０の底面５２から外部に露出している。放熱層１３は、銅を含む。半導体装置Ａ１０においては、放熱層１３の第１方向ｚの寸法は、絶縁層１１の第１方向ｚの寸法よりも大きく、かつ導電層１２の第１方向ｚの寸法に等しい。この他、絶縁層１１および導電層１２の各々の第１方向ｚの寸法に対する放熱層１３の第１方向ｚの寸法の大小関係は、種々にとることが可能である。
　第１配線層１４は、図２、図６および図７に示すように、絶縁層１１を基準として導電層１２と同じ側に位置しており、かつ絶縁層１１に接合されている。第１配線層１４は、第２方向ｘにおいて導電層１２の隣に位置する。第１配線層１４は、第３方向ｙに延びている。第１方向ｚに視て、第１配線層１４は、絶縁層１１の周縁１１１に囲まれている。第１配線層１４は、封止樹脂５０に覆われている。第１配線層１４は、銅を含む。第１配線層１４の第１方向ｚの寸法は、絶縁層１１の第１方向ｚの寸法よりも大きい。
　第１半導体素子２１は、図５および図６に示すように、導電層１２の搭載面１２１に接合されている。第１半導体素子２１は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この他、第１半導体素子２１は、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなバイポーラトランジスタでもよい。半導体装置Ａ１０の説明においては、第１半導体素子２１は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。第１半導体素子２１は、化合物半導体基板を含む。当該化合物半導体基板の組成は、炭化ケイ素（ＳｉＣ）を含む。
　図８Ａに示すように、第１半導体素子２１は、第１電極２１１、２つの第２電極２１２、および第１ゲート電極２１３を有する。
　図８Ａに示すように、第１電極２１１は、第１方向ｚの一方側に位置する。第１電極２１１は、導電層１２の搭載面１２１に対向している。第１電極２１１は、導電接合層２９を介して搭載面１２１に導電接合されている。これにより、第１電極２１１は、導電層１２に導通している。導電接合層２９は、たとえばハンダである。この他、導電接合層２９は、銀などを含む焼結金属でもよい。第１電極２１１には、第１半導体素子２１により変換される前の電力に対応する電流が流れる。すなわち、第１電極２１１は、第１半導体素子２１のドレインに相当する。
　図８Ａに示すように、２つの第２電極２１２は、第１方向ｚにおいて第１電極２１１とは反対側に位置する。図２に示すように、２つの第２電極２１２は、第２方向ｘにおいて互いに離れている。２つの第２電極２１２の各々には、第１半導体素子２１により変換された後の電力に対応する電流が流れる。すなわち、２つの第２電極２１２は、第１半導体素子２１のソースに相当する。
　図２および図８Ａに示すように、第１ゲート電極２１３は、第１方向ｚにおいて２つの第２電極２１２と同じ側に位置する。第１ゲート電極２１３には、第１半導体素子２１を駆動するためのゲート電圧が印加される。第１ゲート電極２１３は、第１配線層１４に導通している。図２に示すように、第１方向ｚに視て、第１ゲート電極２１３の面積は、２つの第２電極２１２の各々の面積よりも小さい。第１方向ｚに視て、第１ゲート電極２１３は矩形状である。さらに第１方向ｚに視て、第１ゲート電極２１３は、第１中心Ｃ１を有する。第１中心Ｃ１は、第１ゲート電極２１３の対角線の交点である。
　第２半導体素子２２は、図５に示すように、導電層１２の搭載面１２１に接合されている。第２半導体素子２２は、第１半導体素子２１と同一種類の素子である。したがって、第２半導体素子２２は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴである。第２半導体素子２２は、第３方向ｙにおいて第１半導体素子２１の隣に位置する。
　図８Ｂに示すように、第２半導体素子２２は、第３電極２２１、２つの第４電極２２２、および第２ゲート電極２２３を有する。
　図８Ｂに示すように、第３電極２２１は、第１方向ｚの一方側に位置する。第３電極２２１は、導電層１２の搭載面１２１に対向している。第３電極２２１は、導電接合層２９を介して搭載面１２１に導電接合されている。これにより、第３電極２２１は、導電層１２に導通している。第３電極２２１には、第２半導体素子２２により変換される前の電力に対応する電流が流れる。すなわち、第３電極２２１は、第２半導体素子２２のドレインに相当する。
　図８Ｂに示すように、２つの第４電極２２２は、第１方向ｚにおいて第３電極２２１とは反対側に位置する。図２に示すように、２つの第４電極２２２は、第２方向ｘにおいて互いに離れている。２つの第４電極２２２の各々には、第２半導体素子２２により変換された後の電力に対応する電流が流れる。すなわち、２つの第４電極２２２は、第２半導体素子２２のソースに相当する。
　図２および図８Ｂに示すように、第２ゲート電極２２３は、第１方向ｚにおいて２つの第４電極２２２と同じ側に位置する。第２ゲート電極２２３には、第２半導体素子２２を駆動するためのゲート電圧が印加される。第２ゲート電極２２３は、第１配線層１４に導通している。図２に示すように、第１方向ｚに視て、第２ゲート電極２２３の面積は、２つの第４電極２２２の各々の面積よりも小さい。第１方向ｚに視て、第２ゲート電極２２３は矩形状である。さらに第１方向ｚに視て、第２ゲート電極２２３は、第２中心Ｃ２を有する。第２中心Ｃ２は、第２ゲート電極２２３の対角線の交点である。
　第１端子３１は、図２に示すように、第１半導体素子２１および第２半導体素子２２の第２方向ｘの一方側に位置する。第１端子３１は、第１半導体素子２１の第１電極２１１と、第２半導体素子２２の第３電極２２１とに導通している。したがって、第１端子３１は、半導体装置Ａ１０のドレイン端子に相当する。第１端子３１は、銅を含む。
　図２および図６に示すように、第１端子３１は、基部３１１、および複数の接合部３１２を有する。第１方向ｚに視て、基部３１１は、導電層１２の搭載面１２１から離れている。図１に示すように、基部３１１は、封止樹脂５０に覆われた部分と、封止樹脂５０の第１側面５３から外部に露出する部分とを含む。第１方向ｚに視て、複数の接合部３１２は、第２方向ｘにおいて第１半導体素子２１および第２半導体素子２２が位置する側に基部３１１から延びている。複数の接合部３１２は、第３方向ｙに沿って配列されている。複数の接合部３１２の各々は、封止樹脂５０に覆われている。第１方向ｚに視て、複数の接合部３１２は、導電層１２の複数の係合部１２４に個別に重なっている。
　接合層３９は、図１０に示すように、導電層１２の複数の係合部１２４と、第１端子３１の複数の接合部３１２とを個別に導電接合している。これにより、第１端子３１は、第１半導体素子２１の第１電極２１１と、第２半導体素子２２の第３電極２２１とに導通している。接合層３９は、たとえばハンダである。
　図１０に示すように、第１端子３１の複数の接合部３１２の各々の少なくとも一部は、導電層１２の複数の係合部１２４のいずれかに収容されている。接合層３９は、複数の係合部１２４の各々を規定する導電層１２の複数の周面１２３に接している。さらに接合層３９は、複数の周面１２３の各々の上縁１２３Ａに接している。図９および図１０に示すように、複数の接合部３１２の各々は、第１方向ｚにおいて導電層１２の搭載面１２１と同じ側を向く上面３１２Ａを有する。接合層３９は、上面３１２Ａの縁に接している。
　第２端子３２は、図２および図５に示すように、第１半導体素子２１の２つの第２電極２１２と、第２半導体素子２２の２つの第４電極２２２とに導電接合されている。これにより、第２端子３２は、２つの第２電極２１２の各々と、２つの第４電極２２２の各々とに導通している。したがって、第２端子３２は、半導体装置Ａ１０のソース端子に相当する。第２端子３２は、銅を含む。
　図２および図５に示すように、第２端子３２は、基部３２１、複数の第１接合部３２２、および複数の第２接合部３２３を有する。第１方向ｚに視て、基部３２１は、導電層１２の搭載面１２１に重なっている。図１に示すように、基部３２１は、封止樹脂５０に覆われた部分と、封止樹脂５０の第２側面５４から外部に露出する部分とを含む。複数の第１接合部３２２の各々は、基部３２１につながっており、かつ封止樹脂５０に覆われている。図６に示すように、複数の第１接合部３２２の各々は、基部３２１から第１半導体素子２１に向けて突出している。複数の第１接合部３２２の各々は、導電接合層２９を介して第１半導体素子２１の２つの第２電極２１２のいずれかに導電接合されている。複数の第２接合部３２３の各々は、基部３２１につながっており、かつ封止樹脂５０に覆われている。図７に示すように、複数の第２接合部３２３の各々は、基部３２１から第２半導体素子２２に向けて突出している。複数の第２接合部３２３の各々は、導電接合層２９を介して第２半導体素子２２の２つの第４電極２２２のいずれかに導電接合されている。
　第１信号端子３３は、図１に示すように、封止樹脂５０に覆われた部分と、封止樹脂５０の第２側面５４から外部に露出する部分とを含む。第１信号端子３３は、第２端子３２の基部３２１の第３方向ｙの一方側に位置する。第１信号端子３３は、第１配線層１４に導通している。したがって、第１信号端子３３は、第１半導体素子２１の第１ゲート電極２１３と、第２半導体素子２２の第２ゲート電極２２３とに導通している。すなわち、第１信号端子３３は、半導体装置Ａ１０のゲート端子に相当する。第１信号端子３３は、銅を含む。図４に示すように、第２側面５４から外部に露出する第１信号端子３３の部分は、第１方向ｚに沿って延びる部分を含む。
　第２信号端子３４は、図１に示すように、封止樹脂５０に覆われた部分と、封止樹脂５０の第２側面５４から外部に露出する部分とを含む。第２信号端子３４は、第３方向ｙにおいて第１信号端子３３と、第２端子３２の基部３２１との間に位置する。半導体装置Ａ１０においては、第２信号端子３４は、基部３２１につながっている。したがって、第２信号端子３４は、２つの第２電極２１２の各々と、２つの第４電極２２２の各々とに導通している。第２信号端子３４には、２つの第２電極２１２の各々と、２つの第４電極２２２の各々とに印加される電圧と等電位の電圧が印加される。第２信号端子３４は、銅を含む。第１信号端子３３と同様に、第２側面５４から外部に露出する第２信号端子３４の部分は、第１方向ｚに沿って延びる部分を含む。
　第１導通部材４１は、図２に示すように、第１半導体素子２１の第１ゲート電極２１３と、第１配線層１４とに導電接合されている。これにより、第１配線層１４は、第１ゲート電極２１３に導通している。第１導通部材４１は、封止樹脂５０に覆われている。第１導通部材４１は、たとえば、アルミニウム（Ａｌ）および金（Ａｕ）のいずれかを含有するワイヤである。
　第２導通部材４２は、図２に示すように、第２半導体素子２２の第２ゲート電極２２３と、第１配線層１４とに導電接合されている。これにより、第１配線層１４は、第２ゲート電極２２３に導通している。第２導通部材４２は、封止樹脂５０に覆われている。第２導通部材４２は、たとえば、アルミニウムおよび金のいずれかを含有するワイヤである。第２導通部材４２の長さは、第１導通部材４１の長さと等しい。
　第３導通部材４３は、図２に示すように、第１配線層１４と第１信号端子３３とに導電接合されている。これにより、第１配線層１４は、第１信号端子３３に導通している。第３導通部材４３は、封止樹脂５０に覆われている。第３導通部材４３は、たとえば、アルミニウムおよび金のいずれかを含有するワイヤである。半導体装置Ａ１０においては、第３導通部材４３は、第２導通部材４２につながっている。
　図２に示すように、第１方向ｚに視て、第１信号端子３３は、第１接点Ｃａを有する。第３導通部材４３は、第１接点Ｃａに導電接合されている。第１接点Ｃａの位置は、第１信号端子３３のうち封止樹脂５０に覆われた部分であれば特に限定されない。
　ここで、図２に示すように、第１直線長Ｌ１、第２直線長Ｌ２、第１導電経路長Ｒ１および第２導電経路長Ｒ２を定義する。第１直線長Ｌ１は、第１半導体素子２１の第１ゲート電極２１３に位置する第１中心Ｃ１と、第１信号端子３３に位置する第１接点Ｃａとを結ぶ最短距離である。第２直線長Ｌ２は、第２半導体素子２２の第２ゲート電極２２３に位置する第２中心Ｃ２と、第１接点Ｃａとを結ぶ最短距離である。第１導電経路長Ｒ１は、第１中心Ｃ１から第１導通部材４１、第１配線層１４および第３導通部材４３を経由して第１接点Ｃａに至る導電経路の最短距離である。第２導電経路長Ｒ２は、第２中心Ｃ２から第２導通部材４２、第１配線層１４および第３導通部材４３を経由して第１接点Ｃａに至る導電経路の最短距離である。半導体装置Ａ１０においては、第２直線長Ｌ２／第１直線長Ｌ１よりも第２導電経路長Ｒ２／第１導電経路長Ｒ１の方が１に近い関係を満たす。すなわち、絶対値記号（｜～｜）を用いて表すと、｜１－Ｌ２／Ｌ１｜＞｜１－Ｒ２／Ｒ１｜が成り立つ。
　次に、図１１に基づき、半導体装置Ａ１０の第１変形例である半導体装置Ａ１１について説明する。図１１の断面位置は、図１０の断面位置と同一である。
　図１１に示すように、半導体装置Ａ１１においては、第１端子３１の複数の接合部３１２の各々の全体が、導電層１２の複数の係合部１２４に個別に収容されている。半導体装置Ａ１１においては、複数の係合部１２４の各々は、導電層１２を第１方向ｚに貫通するスリットである。半導体装置Ａ１１においても、接合層３９は、複数の周面１２３の各々の上縁１２３Ａに接している。さらに接合層３９は、複数の接合部３１２の各々の上面３１２Ａの縁に接している。接合層３９は、たとえばハンダである。
　次に、図１２に基づき、半導体装置Ａ１０の第２変形例である半導体装置Ａ１２について説明する。図１２の断面位置は、図１０の断面位置と同一である。
　半導体装置Ａ１２においては、第１端子３１の複数の接合部３１２は、レーザなどを用いた溶接により導電層１２の複数の係合部１２４に個別に導電接合されている。係合部１２４を規定する導電層１２の一部と、これに接する接合部３１２の一部とは、溶接に伴って形成される溶融金属が固化したものに置き換えられる。半導体装置Ａ１２においては、当該溶融金属が固化したものが接合層３９に相当する。
　次に、図１３に基づき、半導体装置Ａ１０が搭載された車両Ｂについて説明する。車両Ｂは、たとえば電気自動車（ＥＶ）である。
　図１３に示すように、車両Ｂは、車載充電器８１、蓄電池８２および駆動系統８３を備える。車載充電器８１には、屋外に設置された給電施設（図示略）から無線により電力が供給される。この他、給電施設から車載充電器８１への電力の供給手段は、有線でもよい。車載充電器８１には、昇圧型のＤＣ－ＤＣコンバータが構成されている。車載充電器８１に供給された電力の電圧は、当該コンバータにより昇圧された後、蓄電池８２に給電される。昇圧された電圧は、たとえば６００Ｖである。
　駆動系統８３は、車両Ｂを駆動する。駆動系統８３は、インバータ８３１および駆動源８３２を有する。半導体装置Ａ１０は、インバータ８３１の一部を構成する。蓄電池８２に蓄えられた電力は、インバータ８３１に給電される。蓄電池８２からインバータ８３１に給電される電力は、直流電力である。この他、図１３に示す電力系統とは異なり、蓄電池８２とインバータ８３１との間に昇圧型のＤＣ－ＤＣコンバータをさらに設けてもよい。インバータ８３１は、直流電力を交流電力に変換する。半導体装置Ａ１０を含めたインバータ８３１は、駆動源８３２に導通している。駆動源８３２は、交流モータおよび変速機を有する。インバータ８３１によって変換された交流電力が駆動源８３２に供給されると、交流モータが回転するとともに、その回転が変速機に伝達される。変速機は、交流モータから伝達された回転数を適宜減じた上で、車両Ｂの駆動軸を回転させる。これにより、車両Ｂが駆動する。車両Ｂの駆動にあたっては、アクセルペダルの変動量などの情報に基づき交流モータの回転数を自在に操作する必要がある。そこで、インバータ８３１における半導体装置Ａ１０は、要求される交流モータの回転数に対応させるべく、周波数が適宜変化された交流電力を出力するために必要である。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、導電層１２、第１半導体素子２１、第２半導体素子２２および第１信号端子３３を備える。第１半導体素子２１は、第１ゲート電極２１３を有する。第２半導体素子２２は、第２ゲート電極２２３を有する。ここで、第１ゲート電極２１３の第１中心Ｃ１と第１信号端子３３の第１接点Ｃａとを結ぶ第１直線長Ｌ１と、第２ゲート電極２２３の第２中心Ｃ２と第１接点Ｃａとを結ぶ第２直線長Ｌ２とを定義する。あわせて、第１中心Ｃ１から第１接点Ｃａに至る第１導電経路長Ｒ１と、第２中心Ｃ２から第１接点Ｃａに至る第２導電経路長Ｒ２とを定義する。半導体装置Ａ１０においては、第２直線長Ｌ２／第１直線長Ｌ１よりも第２導電経路長Ｒ２／第１導電経路長Ｒ１の方が１に近い関係を満たす（図２参照）。本構成をとることにより、第２導電経路長Ｒ２は、第１導電経路長Ｒ１に略等しいものとなる。これにより、第１導電経路長Ｒ１にかかる導電経路を流れる電流と、第２導電経路長Ｒ２にかかる導電経路を流れる電流との相互作用に起因した共振が抑制される。したがって、本構成によれば、半導体装置Ａ１０においては、複数の半導体素子を並列動作させる場合に生じる共振現象を抑制することが可能となる。
　半導体装置Ａ１０は、第１半導体素子２１に導通する第１端子３１と、導電層１２と第１端子３１とを導電接合する接合層３９とをさらに備える。導電層１２には、周面１２３により規定された係合部１２４が設けられている。第１端子３１は、係合部１２４に導電接合された接合部３１２を有する。接合層３９は、係合部１２４と接合部３１２とを導電接合する。接合層３９は、周面１２３に接している。第１方向ｚに視て、接合部３１２は、係合部１２４に重なっている。本構成をとることにより、接合層３９を介して接合部３１２を係合部１２４に導電接合する際、接合部３１２が第１方向ｚに対して直交する方向にずれようとすると、溶融した接合層３９には、周面１２３から第１方向ｚに対して直交する方向の反力が作用する。これにより、接合部３１２には、溶融した接合層３９によるセルフアライメント効果が発現する。セルフアライメント効果により、第１方向ｚに視て接合部３１２が係合部１２４に重なる位置に留まる。したがって、本構成によれば、導電層１２に対する第１端子３１の位置ずれを抑制することが可能となる。
　上記のセルフアライメント効果がより顕著に発現するためには、接合層３９が導電層１２の周面１２３の上縁１２３Ａに接していることが好ましい。これにより、溶融した接合層３９に発生する表面張力がより増加するためである。
　半導体装置Ａ１０においては、第１端子３１の接合部３１２の少なくとも一部は、係合部１２４に収容されている。本構成をとることにより、溶融した接合層３９を介して導電層１２の周面１２３からより大きな反力を受けるとともに、接合部３１２の位置ずれが周面１２３により規制される。これにより、導電層１２に対する第１端子３１の位置ずれが効果的に抑制されるとともに、第１端子３１の第１方向ｚの回りの回転を抑制することができる。
　第１端子３１の接合部３１２は、第１方向ｚにおいて導電層１２の搭載面１２１と同じ側を向く上面３１２Ａを有する。接合層３９は、上面３１２Ａの縁に接している。本構成をとることにより、溶融した接合層３９に発生する表面張力がさらに増加するため、上記のセルフアライメント効果がより効果的に発現する。
　半導体装置Ａ１０は、導電層１２が接合された絶縁層１１と、絶縁層１１を基準として導電層１２とは反対側に位置し、かつ絶縁層１１に接合された放熱層１３とをさらに備える。絶縁層１１および導電層１２は、封止樹脂５０に覆われている。放熱層１３は、封止樹脂５０から外部に露出している。本構成をとることにより、半導体装置Ａ１０の絶縁耐圧の低下を抑制しつつ、半導体装置Ａ１０の放熱性の向上を図ることができる。
　第１方向ｚに視て、導電層１２および放熱層１３の各々は、絶縁層１１の周縁１１１から離れている。本構成をとることにより、絶縁層１１の周縁１１１の近傍は、第１方向ｚの両側から封止樹脂５０に挟まれたものとなる。これにより、封止樹脂５０から絶縁層１１および導電層１２の脱落を防止できる。
　導電層１２および放熱層１３の各々の第１方向ｚの寸法は、絶縁層１１の第１方向ｚの寸法よりも大きい。本構成をとることにより、導電層１２および放熱層１３の各々の第１方向ｚにおける熱抵抗が低減される。これにより、半導体装置Ａ１０の放熱性をより向上させることができる。
　第２実施形態：
　図１４～図１８に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１４は、理解の便宜上、封止樹脂５０を透過している。図１４では、透過した封止樹脂５０を想像線で示している。
　半導体装置Ａ２０においては、第１導通部材４１および第２導通部材４２に替えて導通部材４４を具備することと、第１接合層３７をさらに備えることと、第１配線層１４の構成とが、半導体装置Ａ１０の場合と異なる。
　図１６および図１７に示すように、第１配線層１４は、第１端面１４１および第１周面１４２を有する。第１端面１４１は、第１方向ｚに対して直交する方向を向く。第１周面１４２は、第１方向ｚに対して直交する方向を向き、かつ第１方向ｚに視て第１端面１４１よりも第１配線層１４の内方に位置する。図１８に示すように、第１周面１４２は、第１上縁１４２Ａを有する。第１上縁１４２Ａは、第１周面１４２と、第１方向ｚにおいて導電層１２の搭載面１２１と同じ側を向く第１配線層１４の表面との境界に相当する。
　図１６および図１８に示すように、第１配線層１４には、第１係合部１４３が設けられている。第１係合部１４３は、第１周面１４２により規定されている。第１係合部１４３は、第１方向ｚに凹む凹部である。
　導通部材４４は、図１４～図１６に示すように、第１半導体素子２１の第１ゲート電極２１３と、第２半導体素子２２の第２ゲート電極２２３と、第１配線層１４の第１係合部１４３とに導電接合されている。導通部材４４は、銅を含む金属リードである。導通部材４４は、封止樹脂５０に覆われている。
　図１４に示すように、導通部材４４は、基部４４１、第１接続部４４２および第２接続部４４３を有する。基部４４１は、第２方向ｘに延びている。第１接続部４４２は、基部４４１の第２方向ｘの一方側につながっている。第１接続部４４２は、第３方向ｙに延びている。図１５に示すように、第１接続部４４２の第３方向ｙの一方側は、導電接合層２９を介して第１ゲート電極２１３に導電接合されている。第１接続部４４２の第３方向ｙの他方側は、導電接合層２９を介して第２ゲート電極２２３に導電接合されている。第２接続部４４３は、基部４４１を基準として第１接続部４４２とは反対側に位置しており、かつ基部４４１につながっている。図１６に示すように、第２接続部４４３の少なくとも一部は、第１配線層１４の第１係合部１４３に収容されている。
　第１接合層３７は、図１８に示すように、第１配線層１４の第１係合部１４３と、導通部材４４の第２接続部４４３とを導電接合している。これにより、第１半導体素子２１の第１ゲート電極２１３、および第２半導体素子２２の第２ゲート電極２２３の各々は、第１配線層１４に導通している。第１接合層３７は、たとえばハンダである。
　図１８に示すように、第１接合層３７は、第１配線層１４の第１係合部１４３を規定する第１配線層１４の第１周面１４２に接している。さらに第１接合層３７は、第１周面１４２の第１上縁１４２Ａに接している。図１７および図１８に示すように、導通部材４４の第２接続部４４３は、第１方向ｚにおいて導電層１２の搭載面１２１と同じ側を向く上面４４３Ａを有する。第１接合層３７は、上面４４３Ａの縁に接している。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、導電層１２、第１半導体素子２１、第２半導体素子２２および第１信号端子３３を備える。第１半導体素子２１は、第１ゲート電極２１３を有する。第２半導体素子２２は、第２ゲート電極２２３を有する。ここで、第１ゲート電極２１３の第１中心Ｃ１と第１信号端子３３の第１接点Ｃａとを結ぶ第１直線長Ｌ１と、第２ゲート電極２２３の第２中心Ｃ２と第１接点Ｃａとを結ぶ第２直線長Ｌ２とを定義する。あわせて、第１中心Ｃ１から第１接点Ｃａに至る第１導電経路長Ｒ１と、第２中心Ｃ２から第１接点Ｃａに至る第２導電経路長Ｒ２とを定義する。半導体装置Ａ２０においては、第２直線長Ｌ２／第１直線長Ｌ１よりも第２導電経路長Ｒ２／第１導電経路長Ｒ１の方が１に近い関係を満たす（図１４参照）。したがって、本構成によれば、半導体装置Ａ２０においても、複数の半導体素子を並列動作させる場合に生じる共振現象を抑制することが可能となる。さらに半導体装置Ａ２０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ２０は、第１導通部材４１および第２導通部材４２に替えて導通部材４４を具備するとともに、第１配線層１４と導通部材４４とを導電接合する第１接合層３７をさらに備える。第１配線層１４には、第１周面１４２により規定された第１係合部１４３が設けられている。導通部材４４は、第１接合層３７を介して第１係合部１４３に導電接合された第２接続部４４３を有する。第１接合層３７は、第１周面１４２に接している。第２接続部４４３の少なくとも一部は、第１係合部１４３に収容されている。本構成をとることにより、第１接合層３７を介して第２接続部４４３を第１係合部１４３に導電接合する際、第２接続部４４３が第１方向ｚに対して直交する方向にずれようとすると、溶融した第１接合層３７には、第１周面１４２から第１方向ｚに対して直交する方向の反力が作用する。さらに、第２接続部４４３の位置ずれが第１周面１４２により規制される。これにより、第１配線層１４に対する導通部材４４の位置ずれが効果的に抑制されるとともに、導通部材４４の第１方向ｚの回りの回転を抑制することができる。
　第３実施形態：
　図１９～図２３に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１９は、理解の便宜上、封止樹脂５０を透過している。図１９では、透過した封止樹脂５０を想像線で示している。
　半導体装置Ａ３０においては、第２配線層１５および第２接合層３８をさらに備えることと、第２端子３２および第２信号端子３４の構成とが、半導体装置Ａ１０の場合と異なる。
　第２配線層１５は、図１９～図２１に示すように、絶縁層１１を基準として導電層１２と同じ側に位置しており、かつ絶縁層１１に接合されている。第２配線層１５は、第２方向ｘにおいて第１配線層１４を基準として導電層１２とは反対側に位置する。第２配線層１５は、第３方向ｙに延びている。第１方向ｚに視て、第２配線層１５は、絶縁層１１の周縁１１１に囲まれている。第２配線層１５は、封止樹脂５０に覆われている。第２配線層１５は、銅を含む。第２配線層１５の第１方向ｚの寸法は、絶縁層１１の第１方向ｚの寸法よりも大きい。
　図２０および図２２に示すように、第２配線層１５は、第２端面１５１および第２周面１５２を有する。第２端面１５１は、第１方向ｚに対して直交する方向を向く。第２周面１５２は、第１方向ｚに対して直交する方向を向き、かつ第１方向ｚに視て第２端面１５１よりも第２配線層１５の内方に位置する。図２３に示すように、第２周面１５２は、第２上縁１５２Ａを有する。第２上縁１５２Ａは、第２周面１５２と、第１方向ｚにおいて導電層１２の搭載面１２１と同じ側を向く第２配線層１５の表面との境界に相当する。
　図２０および図２３に示すように、第２配線層１５には、第２係合部１５３が設けられている。第２係合部１５３は、第２周面１５２により規定されている。第２係合部１５３は、第１方向ｚに凹む凹部である。
　図１９および図２０に示すように、第２端子３２は、支持部３２４を有する。支持部３２４は、第２端子３２の基部３２１につながっている。支持部３２４は、封止樹脂５０に覆われている。第３方向ｙにおいて、支持部３２４は、第２端子３２の複数の第１接合部３２２と、第２端子３２の複数の第２接合部３２３との間に位置する。図２０に示すように、支持部３２４の少なくとも一部は、第２配線層１５の第２係合部１５３に収容されている。
　第２接合層３８は、図２３に示すように、第２配線層１５の第２係合部１５３と、第２端子３２の支持部３２４とを導電接合している。これにより、第２端子３２と、第１半導体素子２１の２つの第２電極２１２の各々と、第２半導体素子２２の２つの第４電極２２２の各々とは、第２配線層１５に導通している。
　図２３に示すように、第２接合層３８は、第２配線層１５の第２係合部１５３を規定する第２配線層１５の第２周面１５２に接している。さらに第２接合層３８は、第２周面１５２の第２上縁１５２Ａに接している。図２２および図２３に示すように、第２端子３２の支持部３２４は、第１方向ｚにおいて導電層１２の搭載面１２１と同じ側を向く上面３２４Ａを有する。第２接合層３８は、上面３２４Ａの縁に接している。
　図１９に示すように、第２信号端子３４は、第２端子３２から離れている。図２１に示すように、第２信号端子３４は、導電接合層２９を介して第２配線層１５に導電接合されている。これにより、第２信号端子３４は、第２配線層１５に導通している。
　図１９に示すように、第１方向ｚに視て、第２信号端子３４は、第２接点Ｃｂを有する。第１方向ｚに視て、第２接点Ｃｂは、第２配線層１５に重なっている。第２接点Ｃｂの位置は、第２信号端子３４のうち封止樹脂５０に覆われた部分であれば特に限定されない。
　図１９に示すように、第１方向ｚに視て、第１半導体素子２１の２つの第２電極２１２の各々は矩形状である。さらに第１方向ｚに視て、２つの第２電極２１２のうち第２信号端子３４から最も近い第２電極２１２は、第３中心Ｃ３を有する。第３中心Ｃ３は、第２電極２１２の対角線の交点である。
　図１９に示すように、第１方向ｚに視て、第２半導体素子２２の２つの第４電極２２２の各々は矩形状である。さらに第１方向ｚに視て、２つの第４電極２２２のうち第２信号端子３４から最も近い第４電極２２２は、第４中心Ｃ４を有する。第４中心Ｃ４は、第４電極２２２の対角線の交点である。
　ここで、図３に示すように、第３直線長Ｌ３、第４直線長Ｌ４、第３導電経路長Ｒ３および第４導電経路長Ｒ４を定義する。第３直線長Ｌ３は、第１半導体素子２１の２つの第２電極２１２のいずれかに位置する第３中心Ｃ３と、第２信号端子３４に位置する第２接点Ｃｂとを結ぶ最短距離である。第４直線長Ｌ４は、第２半導体素子２２の２つの第４電極２２２のいずれかに位置する第４中心Ｃ４と、第２接点Ｃｂとを結ぶ最短距離である。第３導電経路長Ｒ３は、第３中心Ｃ３から第２端子３２および第２配線層１５を経由して第２接点Ｃｂに至る導電経路の最短距離である。第４導電経路長Ｒ４は、第４中心Ｃ４から第２端子３２および第２配線層１５を経由して第２接点Ｃｂに至る導電経路の最短距離である。半導体装置Ａ３０においては、第３直線長Ｌ３／第４直線長Ｌ４よりも第３導電経路長Ｒ３／第４導電経路長Ｒ４の方が１に近い関係を満たす。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、導電層１２、第１半導体素子２１、第２半導体素子２２および第１信号端子３３を備える。第１半導体素子２１は、第１ゲート電極２１３を有する。第２半導体素子２２は、第２ゲート電極２２３を有する。ここで、第１ゲート電極２１３の第１中心Ｃ１と第１信号端子３３の第１接点Ｃａとを結ぶ第１直線長Ｌ１と、第２ゲート電極２２３の第２中心Ｃ２と第１接点Ｃａとを結ぶ第２直線長Ｌ２とを定義する。あわせて、第１中心Ｃ１から第１接点Ｃａに至る第１導電経路長Ｒ１と、第２中心Ｃ２から第１接点Ｃａに至る第２導電経路長Ｒ２とを定義する。半導体装置Ａ３０においては、第２直線長Ｌ２／第１直線長Ｌ１よりも第２導電経路長Ｒ２／第１導電経路長Ｒ１の方が１に近い関係を満たす（図１９参照）。したがって、本構成によれば、半導体装置Ａ３０においても、複数の半導体素子を並列動作させる場合に生じる共振現象を抑制することが可能となる。さらに半導体装置Ａ３０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ３０は、第２信号端子３４をさらに備える。第１半導体素子２１は、導電層１２に導電接合された第１電極２１１と、第２信号端子３４に導通する第２電極２１２とを有する。第２半導体素子２２は、導電層１２に導電接合された第３電極２２１と、第２信号端子３４に導通する第４電極２２２とを有する。ここで、第２電極２１２の第３中心Ｃ３と第２信号端子３４の第２接点Ｃｂとを結ぶ第３直線長Ｌ３と、第４電極２２２の第４中心Ｃ４と第２接点Ｃｂとを結ぶ第４直線長Ｌ４とを定義する。あわせて、第３中心Ｃ３から第２接点Ｃｂに至る第３導電経路長Ｒ３と、第４中心Ｃ４から第２接点Ｃｂに至る第４導電経路長Ｒ４とを定義する。半導体装置Ａ３０においては、第４直線長Ｌ４／第３直線長Ｌ３よりも第４導電経路長Ｒ４／第３導電経路長Ｒ３の方が１に近い関係を満たす（図１９参照）。本構成をとることにより、第４導電経路長Ｒ４は、第３導電経路長Ｒ３に略等しいものとなる。これにより、第３導電経路長Ｒ３にかかる導電経路を流れる電流と、第４導電経路長Ｒ４にかかる導電経路を流れる電流との相互作用に起因した共振が抑制される。したがって、本構成によれば、半導体装置Ａ３０においても、複数の半導体素子を並列動作させる場合に生じる共振現象を抑制することが可能となる。
　半導体装置Ａ３０は、第２配線層１５と、第２配線層１５と第２端子３２とを導電接合する第２接合層３８とをさらに備える。第２配線層１５には、第２周面１５２により規定された第２係合部１５３が設けられている。第２端子３２は、第２接合層３８を介して第２係合部１５３に導電接合された支持部３２４を有する。第２接合層３８は、第２周面１５２に接している。支持部３２４の少なくとも一部は、第２周面１５２に収容されている。本構成をとることにより、第２接合層３８を介して支持部３２４を第２係合部１５３に導電接合する際、支持部３２４が第１方向ｚに対して直交する方向にずれようとすると、溶融した第２接合層３８には、第２周面１５２から第１方向ｚに対して直交する方向の反力が作用する。さらに、支持部３２４の位置ずれが第２周面１５２により規制される。これにより、第２配線層１５に対する第２端子３２の位置ずれが効果的に抑制されるとともに、第２端子３２の第１方向ｚの回りの回転を抑制することができる。
　第２端子３２の支持部３２４は、第２端子３２の基部３２１につながっている。第１方向ｚに対して直交する方向において、支持部３２４は、第２端子３２の第１接合部３２２と第２接合部３２３との間に位置する。本構成をとることにより、第２半導体素子２２の第４電極２２２から第２配線層１５に至る導電経路長を、第１半導体素子２１の第２電極２１２から第２配線層１５に至る導電経路長により近似させることができる。これにより、第４導電経路長Ｒ４を、第３導電経路長Ｒ３により効果的に略等しくさせることが可能となる。
　第４実施形態：
　図２４および図２５に基づき、本開示の第４実施形態にかかる半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２４は、理解の便宜上、封止樹脂５０を透過している。図２４では、透過した封止樹脂５０を想像線で示している。
　半導体装置Ａ４０においては、第１導通部材４１および第２導通部材４２に替えて導通部材４４を具備することと、第１接合層３７をさらに備えることと、第１配線層１４の構成とが、半導体装置Ａ３０の場合と異なる。半導体装置Ａ４０における導通部材４４、第１接合層３７および第１配線層１４の構成は、半導体装置Ａ２０におけるこれらの構成と同様である。したがって、導通部材４４、第１接合層３７および第１配線層１４の個別の説明は省略する。
　図２４に示すように、第１方向ｚに視て、導通部材４４の第２接続部４４３、および第２端子３２の支持部３２４の各々は、第２方向ｘに延びる仮想直線ＶＬに重なっている。
　次に、半導体装置Ａ４０の作用効果について説明する。
　半導体装置Ａ４０は、導電層１２、第１半導体素子２１、第２半導体素子２２および第１信号端子３３を備える。第１半導体素子２１は、第１ゲート電極２１３を有する。第２半導体素子２２は、第２ゲート電極２２３を有する。ここで、第１ゲート電極２１３の第１中心Ｃ１と第１信号端子３３の第１接点Ｃａとを結ぶ第１直線長Ｌ１と、第２ゲート電極２２３の第２中心Ｃ２と第１接点Ｃａとを結ぶ第２直線長Ｌ２とを定義する。あわせて、第１中心Ｃ１から第１接点Ｃａに至る第１導電経路長Ｒ１と、第２中心Ｃ２から第１接点Ｃａに至る第２導電経路長Ｒ２とを定義する。半導体装置Ａ４０においては、第２直線長Ｌ２／第１直線長Ｌ１よりも第２導電経路長Ｒ２／第１導電経路長Ｒ１の方が１に近い関係を満たす（図２４参照）。したがって、本構成によれば、半導体装置Ａ４０においても、複数の半導体素子を並列動作させる場合に生じる共振現象を抑制することが可能となる。さらに半導体装置Ａ４０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ４０は、第２信号端子３４をさらに備える。第１半導体素子２１は、導電層１２に導電接合された第１電極２１１と、第２信号端子３４に導通する第２電極２１２とを有する。第２半導体素子２２は、導電層１２に導電接合された第３電極２２１と、第２信号端子３４に導通する第４電極２２２とを有する。ここで、第２電極２１２の第３中心Ｃ３と第２信号端子３４の第２接点Ｃｂとを結ぶ第３直線長Ｌ３と、第４電極２２２の第４中心Ｃ４と第２接点Ｃｂとを結ぶ第４直線長Ｌ４とを定義する。あわせて、第３中心Ｃ３から第２接点Ｃｂに至る第３導電経路長Ｒ３と、第４中心Ｃ４から第２接点Ｃｂに至る第４導電経路長Ｒ４とを定義する。半導体装置Ａ４０においては、第４直線長Ｌ４／第３直線長Ｌ３よりも第４導電経路長Ｒ４／第３導電経路長Ｒ３の方が１に近い関係を満たす（図２４参照）。したがって、本構成によれば、半導体装置Ａ４０においても、複数の半導体素子を並列動作させる場合に生じる共振現象を抑制することが可能となる。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載した実施形態を含む。
　付記１．
　第１方向を向く搭載面を有する導電層と、
　前記第１方向において前記搭載面に対向する側とは反対側に位置する第１ゲート電極を有するとともに、前記搭載面に接合された第１半導体素子と、
　前記第１方向において前記搭載面に対向する側とは反対側に位置する第２ゲート電極を有するとともに、前記搭載面に接合された第２半導体素子と、
　前記第１ゲート電極および前記第２ゲート電極の各々に導通する第１信号端子と、を備え、
　前記第１方向に視て、前記第１ゲート電極は、第１中心を有し、
　前記第１方向に視て、前記第２ゲート電極は、第２中心を有し、
　前記第１方向に視て、前記第１信号端子は、第１接点を有し、
　前記第１中心と前記第１接点とを結ぶ第１直線長をＬ１とし、
　前記第２中心と前記第１接点とを結ぶ第２直線長をＬ２とし、
　前記第１中心から前記第１接点に至る第１導電経路長をＲ１とし、
　前記第２中心から前記第１接点に至る第２導電経路長をＲ２とすると、
　Ｌ２／Ｌ１よりもＲ２／Ｒ１の方が１に近い関係を満たす、半導体装置。
　付記２．
　第１配線層をさらに備え、
　前記第１ゲート電極、前記第２ゲート電極および前記第１信号端子の各々は、前記第１配線層に導通している、付記１に記載の半導体装置。
　付記３．
　前記第１ゲート電極および前記第１配線層に導電接合された第１導通部材と、
　前記第２ゲート電極および前記第１配線層に導電接合された第２導通部材と、をさらに備え、
　前記第２導通部材の長さは、前記第１導通部材の長さと等しい、付記２に記載の半導体装置。
　付記４．
　前記第１導通部材および前記第２導通部材は、ワイヤである、付記３に記載の半導体装置。
　付記５．
　前記第１ゲート電極、前記第２ゲート電極および前記第１配線層に導電接合された導通部材と、
　前記第１配線層と前記導通部材とを導電接合する接合層と、をさらに備える、付記２に記載の半導体装置。
　付記６．
　前記第１配線層は、前記第１方向に対して直交する方向を向く端面と、前記第１方向に対して直交する方向を向き、かつ前記第１方向に視て前記端面よりも前記第１配線層の内方に位置する周面と、を有し、
　前記第１配線層には、前記周面により規定された係合部が設けられており、
　前記導通部材は、前記接合層を介して前記係合部に導電接合された接続部を有し、
　前記接合層は、前記周面に接しており、
　前記接続部の少なくとも一部は、前記係合部に収容されている、付記５に記載の半導体装置。
　付記７．
　前記第１半導体素子は、前記第１方向において互いに反対側に位置する第１電極および第２電極を有し、
　前記第２半導体素子は、前記第１方向において互いに反対側に位置する第３電極および第４電極を有し、
　前記第１電極および前記第３電極の各々は、前記搭載面に導電接合されている、付記２に記載の半導体装置。
　付記８．
　前記導電層に導通する第１端子と、
　前記第２電極および前記第４電極の各々に導電接合された第２端子と、をさらに備える、付記７に記載の半導体装置。
　付記９．
　前記第２電極および前記第４電極の各々に導通する第２信号端子をさらに備え、
　前記第１方向に視て、前記第２電極は、第３中心を有し、
　前記第１方向に視て、前記第４電極は、第４中心を有し、
　前記第１方向に視て、前記第２信号端子は、第２接点を有し、
　前記第３中心と前記第２接点とを結ぶ第３直線長をＬ３とし、
　前記第４中心と前記第２接点とを結ぶ第４直線長をＬ４とし、
　前記第３中心から前記第２接点に至る第３導電経路長をＲ３とし、
　前記第４中心から前記第２接点に至る第４導電経路長をＲ４とすると、
　Ｌ４／Ｌ３よりもＲ４／Ｒ３の方が１に近い関係を満たす、付記８に記載の半導体装置。
　付記１０．
　第２配線層をさらに備え、
　前記第２端子および前記第２信号端子の各々は、前記第２配線層に導通している、付記９に記載の半導体装置。
　付記１１．
　前記第２配線層と前記第２端子とを導電接合する接合層をさらに備え、
　前記第２端子は、前記第２電極に導電接合された第１接合部と、前記第４電極に導電接合された第２接合部と、前記接合層を介して前記第２配線層に導電接合された支持部と、を有し、
　前記第１方向に対して直交する方向において、前記支持部は、前記第１接合部と前記第２接合部との間に位置する、付記１０に記載の半導体装置。
　付記１２．
　前記第２配線層は、前記第１方向に対して直交する方向を向く端面と、前記第１方向に対して直交する方向を向き、かつ前記第１方向に視て前記端面よりも前記第２配線層の内方に位置する周面と、を有し、
　前記第２配線層には、前記周面により規定された係合部が設けられており、
　前記支持部は、前記接合層を介して前記係合部に導電接合されており、
　前記接合層は、前記周面に接しており、
　前記支持部の少なくとも一部は、前記係合部に収容されている、付記１１に記載の半導体装置。
　付記１３．
　前記第１半導体素子および前記第２半導体素子を覆う封止樹脂をさらに備え、
　前記第１信号端子は、前記封止樹脂から露出する部分を含む、付記２ないし１２のいずれかに記載の半導体装置。
　付記１４．
　絶縁層をさらに備え、
　前記導電層および前記第１配線層は、前記絶縁層の前記第１方向において前記搭載面が向く側に接合されており、
　前記第１方向に視て、前記導電層および前記第１配線層の各々は、前記絶縁層の周縁から離れている、付記１３に記載の半導体装置。
　付記１５．
　前記絶縁層を基準として前記導電層とは反対側に位置し、かつ前記絶縁層に接合された放熱層をさらに備え、
　前記第１方向に視て、前記放熱層は、前記絶縁層の周縁から離れており、
　前記絶縁層および前記導電層は、前記封止樹脂に覆われており、
　前記放熱層は、前記封止樹脂から外部に露出している、付記１４に記載の半導体装置。
　付記１６．
　前記導電層および前記放熱層の各々の前記第１方向の寸法は、前記絶縁層の前記第１方向の寸法よりも大きい、付記１５に記載の半導体装置。
　付記１７．
　第１方向を向く搭載面を有する導電層と、
　前記第１方向において互いに反対側に位置する第１電極および第２電極を有するとともに、前記第１電極が前記搭載面に導電接合された第１半導体素子と、
　前記第１方向において互いに反対側に位置する第３電極および第４電極を有するとともに、前記第３電極が前記搭載面に導電接合された第２半導体素子と、
　前記第２電極および前記第４電極の各々に導通する信号端子と、を備え、
　前記第１方向に視て、前記第２電極は、第１中心を有し、
　前記第１方向に視て、前記第４電極は、第２中心を有し、
　前記第１方向に視て、前記信号端子は、接点を有し、
　前記第１中心と前記接点とを結ぶ第１直線長をＬ１とし、
　前記第２中心と前記接点とを結ぶ第２直線長をＬ２とし、
　前記第１中心から前記接点に至る第１導電経路長をＲ１とし、
　前記第２中心から前記接点に至る第２導電経路長をＲ２とすると、
　Ｌ２／Ｌ１よりもＲ２／Ｒ１の方が１に近い関係を満たす、半導体装置。
　付記１８．
　配線層と、
　前記第２電極、前記第４電極および前記配線層の各々に導電接合された端子と、
　前記配線層と前記端子とを導電接合する接合層と、をさらに備え、
　前記信号端子は、前記配線層に導通しており、
　前記端子は、前記第２電極に導電接合された第１接合部と、前記第４電極に導電接合された第２接合部と、前記接合層を介して前記配線層に導電接合された支持部と、を有し、
　前記第１方向に対して直交する方向において、前記支持部は、前記第１接合部と前記第２接合部との間に位置する、付記１７に記載の半導体装置。
　付記１９．
　前記配線層は、前記第１方向に対して直交する方向を向く端面と、前記第１方向に対して直交する方向を向き、かつ前記第１方向に視て前記端面よりも前記配線層の内方に位置する周面と、を有し、
　前記配線層には、前記周面により規定された係合部が設けられており、
　前記支持部は、前記接合層を介して前記係合部に導電接合されており、
　前記接合層は、前記周面に接しており、
　前記支持部の少なくとも一部は、前記係合部に収容されている、付記１８に記載の半導体装置。
　付記２０．
　駆動源と、
　付記１３に記載の半導体装置と、を備え、
　前記半導体装置は、前記駆動源に導通している、車両。
Ａ１０，Ａ２０，Ａ３０，Ａ４０：半導体素子　　　　１１：絶縁層
１１１：周縁　　　　１２：導電層
１２１：搭載面　　　　１２２：端面
１２３：周面　　　　１２３Ａ：上縁
１２４：係合部　　　　１３：放熱層
１４：第１配線層　　　　１４１：第１端面
１４２：第１周面　　　　１４２Ａ：第１上縁
１４３：第１係合部　　　　１５：第２配線層
１５１：第２端面　　　　１５２：第２周面
１５２Ａ：第２上縁　　　　１５３：第２係合部
２１：第１半導体素子　　　　２１１：第１電極
２１２：第２電極　　　　２１３：第１ゲート電極
２２：第２半導体素子　　　　２２１：第３電極
２２２：第４電極　　　　２２３：第２ゲート電極
２９：導電接合層　　　　３１：第１端子
３１１：基部　　　　３１２：接合部
３１２Ａ：上面　　　　３２：第２端子
３２１：基部　　　　３２２：第１接合部
３２３：第２接合部　　　　３２４：支持部
３２４Ａ：上面　　　　３３：第１信号端子
３４：第２信号端子　　　　３７：第１接合層
３８：第２接合層　　　　３９：接合層
４１：第１導通部材　　　　４２：第２導通部材
４３：第３導通部材　　　　４４：導通部材
４４１：基部　　　　４４２：第１接続部
４４３：第２接続部　　　　４４３Ａ：上面
５０：封止樹脂　　　　５１：頂面
５２：底面　　　　５３：第１側面
５４：第２側面　　　　８１：車載充電器
８２：蓄電池　　　　８３：駆動系統
８３１：インバータ　　　　８３２：駆動源
Ｃ１～Ｃ４：第１中心～第４中心　　　　Ｃａ：第１接点
Ｃｂ：第２接点　　　　Ｌ１～Ｌ４：第１直線長～第４直線長
Ｒ１～Ｒ４：第１導電経路長～第４導電経路長　　　　ｚ：第１方向
ｘ：第２方向　　　　ｙ：第３方向

Claims (20)

  1. 　第１方向を向く搭載面を有する導電層と、
    　前記第１方向において前記搭載面に対向する側とは反対側に位置する第１ゲート電極を有するとともに、前記搭載面に接合された第１半導体素子と、
    　前記第１方向において前記搭載面に対向する側とは反対側に位置する第２ゲート電極を有するとともに、前記搭載面に接合された第２半導体素子と、
    　前記第１ゲート電極および前記第２ゲート電極の各々に導通する第１信号端子と、を備え、
    　前記第１方向に視て、前記第１ゲート電極は、第１中心を有し、
    　前記第１方向に視て、前記第２ゲート電極は、第２中心を有し、
    　前記第１方向に視て、前記第１信号端子は、第１接点を有し、
    　前記第１中心と前記第１接点とを結ぶ第１直線長をＬ１とし、
    　前記第２中心と前記第１接点とを結ぶ第２直線長をＬ２とし、
    　前記第１中心から前記第１接点に至る第１導電経路長をＲ１とし、
    　前記第２中心から前記第１接点に至る第２導電経路長をＲ２とすると、
    　Ｌ２／Ｌ１よりもＲ２／Ｒ１の方が１に近い関係を満たす、半導体装置。
  2. 　第１配線層をさらに備え、
    　前記第１ゲート電極、前記第２ゲート電極および前記第１信号端子の各々は、前記第１配線層に導通している、請求項１に記載の半導体装置。
  3. 　前記第１ゲート電極および前記第１配線層に導電接合された第１導通部材と、
    　前記第２ゲート電極および前記第１配線層に導電接合された第２導通部材と、をさらに備え、
    　前記第２導通部材の長さは、前記第１導通部材の長さと等しい、請求項２に記載の半導体装置。
  4. 　前記第１導通部材および前記第２導通部材は、ワイヤである、請求項３に記載の半導体装置。
  5. 　前記第１ゲート電極、前記第２ゲート電極および前記第１配線層に導電接合された導通部材と、
    　前記第１配線層と前記導通部材とを導電接合する接合層と、をさらに備える、請求項２に記載の半導体装置。
  6. 　前記第１配線層は、前記第１方向に対して直交する方向を向く端面と、前記第１方向に対して直交する方向を向き、かつ前記第１方向に視て前記端面よりも前記第１配線層の内方に位置する周面と、を有し、
    　前記第１配線層には、前記周面により規定された係合部が設けられており、
    　前記導通部材は、前記接合層を介して前記係合部に導電接合された接続部を有し、
    　前記接合層は、前記周面に接しており、
    　前記接続部の少なくとも一部は、前記係合部に収容されている、請求項５に記載の半導体装置。
  7. 　前記第１半導体素子は、前記第１方向において互いに反対側に位置する第１電極および第２電極を有し、
    　前記第２半導体素子は、前記第１方向において互いに反対側に位置する第３電極および第４電極を有し、
    　前記第１電極および前記第３電極の各々は、前記搭載面に導電接合されている、請求項２に記載の半導体装置。
  8. 　前記導電層に導通する第１端子と、
    　前記第２電極および前記第４電極の各々に導電接合された第２端子と、をさらに備える、請求項７に記載の半導体装置。
  9. 　前記第２電極および前記第４電極の各々に導通する第２信号端子をさらに備え、
    　前記第１方向に視て、前記第２電極は、第３中心を有し、
    　前記第１方向に視て、前記第４電極は、第４中心を有し、
    　前記第１方向に視て、前記第２信号端子は、第２接点を有し、
    　前記第３中心と前記第２接点とを結ぶ第３直線長をＬ３とし、
    　前記第４中心と前記第２接点とを結ぶ第４直線長をＬ４とし、
    　前記第３中心から前記第２接点に至る第３導電経路長をＲ３とし、
    　前記第４中心から前記第２接点に至る第４導電経路長をＲ４とすると、
    　Ｌ４／Ｌ３よりもＲ４／Ｒ３の方が１に近い関係を満たす、請求項８に記載の半導体装置。
  10. 　第２配線層をさらに備え、
    　前記第２端子および前記第２信号端子の各々は、前記第２配線層に導通している、請求項９に記載の半導体装置。
  11. 　前記第２配線層と前記第２端子とを導電接合する接合層をさらに備え、
    　前記第２端子は、前記第２電極に導電接合された第１接合部と、前記第４電極に導電接合された第２接合部と、前記接合層を介して前記第２配線層に導電接合された支持部と、を有し、
    　前記第１方向に対して直交する方向において、前記支持部は、前記第１接合部と前記第２接合部との間に位置する、請求項１０に記載の半導体装置。
  12. 　前記第２配線層は、前記第１方向に対して直交する方向を向く端面と、前記第１方向に対して直交する方向を向き、かつ前記第１方向に視て前記端面よりも前記第２配線層の内方に位置する周面と、を有し、
    　前記第２配線層には、前記周面により規定された係合部が設けられており、
    　前記支持部は、前記接合層を介して前記係合部に導電接合されており、
    　前記接合層は、前記周面に接しており、
    　前記支持部の少なくとも一部は、前記係合部に収容されている、請求項１１に記載の半導体装置。
  13. 　前記第１半導体素子および前記第２半導体素子を覆う封止樹脂をさらに備え、
    　前記第１信号端子は、前記封止樹脂から露出する部分を含む、請求項２ないし１２のいずれかに記載の半導体装置。
  14. 　絶縁層をさらに備え、
    　前記導電層および前記第１配線層は、前記絶縁層の前記第１方向において前記搭載面が向く側に接合されており、
    　前記第１方向に視て、前記導電層および前記第１配線層の各々は、前記絶縁層の周縁から離れている、請求項１３に記載の半導体装置。
  15. 　前記絶縁層を基準として前記導電層とは反対側に位置し、かつ前記絶縁層に接合された放熱層をさらに備え、
    　前記第１方向に視て、前記放熱層は、前記絶縁層の周縁から離れており、
    　前記絶縁層および前記導電層は、前記封止樹脂に覆われており、
    　前記放熱層は、前記封止樹脂から外部に露出している、請求項１４に記載の半導体装置。
  16. 　前記導電層および前記放熱層の各々の前記第１方向の寸法は、前記絶縁層の前記第１方向の寸法よりも大きい、請求項１５に記載の半導体装置。
  17. 　第１方向を向く搭載面を有する導電層と、
    　前記第１方向において互いに反対側に位置する第１電極および第２電極を有するとともに、前記第１電極が前記搭載面に導電接合された第１半導体素子と、
    　前記第１方向において互いに反対側に位置する第３電極および第４電極を有するとともに、前記第３電極が前記搭載面に導電接合された第２半導体素子と、
    　前記第２電極および前記第４電極の各々に導通する信号端子と、を備え、
    　前記第１方向に視て、前記第２電極は、第１中心を有し、
    　前記第１方向に視て、前記第４電極は、第２中心を有し、
    　前記第１方向に視て、前記信号端子は、接点を有し、
    　前記第１中心と前記接点とを結ぶ第１直線長をＬ１とし、
    　前記第２中心と前記接点とを結ぶ第２直線長をＬ２とし、
    　前記第１中心から前記接点に至る第１導電経路長をＲ１とし、
    　前記第２中心から前記接点に至る第２導電経路長をＲ２とすると、
    　Ｌ２／Ｌ１よりもＲ２／Ｒ１の方が１に近い関係を満たす、半導体装置。
  18. 　配線層と、
    　前記第２電極、前記第４電極および前記配線層の各々に導電接合された端子と、
    　前記配線層と前記端子とを導電接合する接合層と、をさらに備え、
    　前記信号端子は、前記配線層に導通しており、
    　前記端子は、前記第２電極に導電接合された第１接合部と、前記第４電極に導電接合された第２接合部と、前記接合層を介して前記配線層に導電接合された支持部と、を有し、
    　前記第１方向に対して直交する方向において、前記支持部は、前記第１接合部と前記第２接合部との間に位置する、請求項１７に記載の半導体装置。
  19. 　前記配線層は、前記第１方向に対して直交する方向を向く端面と、前記第１方向に対して直交する方向を向き、かつ前記第１方向に視て前記端面よりも前記配線層の内方に位置する周面と、を有し、
    　前記配線層には、前記周面により規定された係合部が設けられており、
    　前記支持部は、前記接合層を介して前記係合部に導電接合されており、
    　前記接合層は、前記周面に接しており、
    　前記支持部の少なくとも一部は、前記係合部に収容されている、請求項１８に記載の半導体装置。
  20. 　駆動源と、
    　請求項１３に記載の半導体装置と、を備え、
    　前記半導体装置は、前記駆動源に導通している、車両。
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