WO2024139771A1 - 像素电路、像素驱动方法和显示装置 - Google Patents

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WO2024139771A1
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control
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node
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皇甫鲁江
孙拓
朱健超
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京东方科技集团股份有限公司
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    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping

Definitions

  • the present disclosure relates to the field of display technology, and in particular to a pixel circuit, a pixel driving method and a display device.
  • DrICs display signal driver integrated circuit
  • an embodiment of the present disclosure provides a pixel circuit, including a light-emitting element, a driving circuit, a first energy storage circuit, a second energy storage circuit, a switch control circuit, and a data writing circuit;
  • the control terminal of the driving circuit is electrically connected to the first node, the first terminal of the driving circuit is electrically connected to the power supply voltage terminal, the second terminal of the driving circuit is electrically connected to the light emitting element, and the driving circuit is used to drive the light emitting element under the control of the potential of the control terminal;
  • a first end of the first energy storage circuit is electrically connected to the second node, a second end of the first energy storage circuit is electrically connected to the first node, and the first energy storage circuit is used to store electrical energy;
  • the switch control circuit is electrically connected to the switch control terminal, the second energy storage circuit and the first voltage terminal respectively, and is used to control whether the first node is electrically connected to the first voltage terminal through the second energy storage circuit under the control of the switch control signal provided by the switch control terminal;
  • the second energy storage circuit is used to store electric energy.
  • control end of the switch control circuit is electrically connected to the switch control end
  • first end of the switch control circuit is electrically connected to the first node
  • second end of the switch control circuit is electrically connected to the first end of the second energy storage circuit
  • the switch control circuit is used to control the first node and the second energy storage circuit under the control of the switch control signal.
  • the first ends of the circuit are connected or disconnected;
  • the second end of the second energy storage circuit is electrically connected to the first voltage end.
  • the first end of the second energy storage circuit is electrically connected to the first node
  • the control end of the switch control circuit is electrically connected to the switch control end, the first end of the switch control circuit is electrically connected to the second end of the second energy storage circuit, the second end of the switch control circuit is electrically connected to the first voltage end, and the switch control circuit is used to control the connection or disconnection between the second end of the second energy storage circuit and the first voltage end under the control of the switch control signal.
  • the switch control circuit further includes a third terminal
  • the first end of the third energy storage circuit is electrically connected to the first node, the second end of the third energy storage circuit is electrically connected to the first voltage end, and the third energy storage circuit is used to store electrical energy.
  • the pixel circuit described in at least one embodiment of the present disclosure further includes a third energy storage circuit
  • the switch control circuit includes a switch element; the first energy storage circuit includes a first capacitor, and the second energy storage circuit includes a second capacitor;
  • the switch control circuit includes a switch element; the first energy storage circuit includes a first capacitor, and the second energy storage circuit includes a second capacitor;
  • a first end of the first capacitor is electrically connected to the second node, and a second end of the first capacitor is electrically connected to the first node;
  • the first end of the second capacitor is electrically connected to the first node
  • the control end of the double-throw switch element is electrically connected to the switch control end, the first end of the double-throw switch element is electrically connected to the second end of the second capacitor, the second end of the double-throw switch element is electrically connected to the first voltage end, and the third end of the double-throw switch element is electrically connected to the second node;
  • the double-throw switch element is used to control the connection between the first end of the double-throw switch element and the second end of the double-throw switch element or the third end of the double-throw switch element under the control of the switch control signal.
  • the third energy storage circuit includes a third capacitor
  • the pixel circuit described in at least one embodiment of the present disclosure further includes a first initialization circuit, a second initialization circuit, a voltage control circuit, a compensation control circuit and a light emitting control circuit;
  • the first initialization circuit is electrically connected to the initial control terminal, the reference voltage terminal and the second node respectively, and is used to control the reference voltage terminal to provide a reference voltage to the second node under the control of an initial control signal provided by the initial control terminal;
  • the second initialization circuit is electrically connected to the initial control terminal, the initial voltage terminal and the first node respectively, and is used to control the initial voltage terminal to provide an initial voltage to the first node under the control of the initial control signal;
  • the voltage control circuit is electrically connected to the light-emitting control terminal, the reference voltage terminal and the second node respectively, and is used to control the reference voltage terminal to provide a reference voltage to the second node under the control of the light-emitting control signal provided by the light-emitting control terminal;
  • the compensation control circuit is electrically connected to the compensation control terminal, the first node and the second terminal of the driving circuit respectively, and is used to control the first node to be connected or disconnected with the second terminal of the driving circuit under the control of the compensation control signal provided by the compensation control terminal;
  • the light emitting control circuit is electrically connected to the light emitting control terminal, the second terminal of the driving circuit and the first electrode of the light emitting element respectively, and is used to control the connection or disconnection between the second terminal of the driving circuit and the first electrode of the light emitting element under the control of the light emitting control signal;
  • the compensation control terminal and the write control terminal are the same control terminal;
  • the drive circuit includes a drive transistor, the data write circuit includes a first transistor, the compensation control circuit includes a second transistor, the first initialization circuit includes a third transistor, the second initialization circuit includes a fourth transistor, the voltage control circuit includes a fifth transistor, and the light emitting control circuit includes a sixth transistor;
  • the light emitting element is an organic light emitting diode;
  • the gate of the driving transistor is electrically connected to the first node, and the first electrode of the driving transistor is electrically connected to the power supply voltage terminal;
  • the gate of the fifth transistor is electrically connected to the light emitting control terminal, the first electrode of the fifth transistor is electrically connected to the second node, and the second electrode of the fifth transistor is electrically connected to the reference voltage terminal;
  • the first initialization circuit is electrically connected to the first initial control terminal, the reference voltage terminal and the second node respectively, and is used to control the reference voltage terminal to provide a reference voltage to the second node under the control of a first initial control signal provided by the first initial control terminal;
  • the compensation control circuit is electrically connected to the compensation control terminal, the first node and the second terminal of the driving circuit respectively, and is used to control the first node to be connected or disconnected with the second terminal of the driving circuit under the control of the compensation control signal provided by the compensation control terminal;
  • the gate of the first transistor is electrically connected to the write control terminal, the first electrode of the first transistor is electrically connected to the data line, and the second electrode of the first transistor is electrically connected to the second node;
  • the gate of the third transistor is electrically connected to the first initial control terminal, the first electrode of the third transistor is electrically connected to the second node, and the second electrode of the third transistor is electrically connected to the reference voltage terminal;
  • the gate of the sixth transistor is electrically connected to the light emitting control terminal, the first electrode of the sixth transistor is electrically connected to the second electrode of the driving transistor, and the second electrode of the sixth transistor is electrically connected to the anode of the organic light emitting diode;
  • the data writing circuit writes the data voltage provided by the data line into the second node under the control of the writing control signal
  • the pixel circuit, pixel driving circuit and display device described in the embodiments of the present disclosure perform voltage division transformation on the data voltage through a controllable voltage division ratio capacitor circuit (the controllable voltage division ratio capacitor circuit may include a switch control circuit, a first energy storage circuit and a second energy storage circuit), thereby ensuring driving control of a larger brightness dynamic range in a high-brightness mode and achieving driving control of a smaller grayscale difference in a low-brightness display mode.
  • the controllable voltage division ratio capacitor circuit may include a switch control circuit, a first energy storage circuit and a second energy storage circuit
  • FIG1 is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG7 is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG8 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG10 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG12 is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG13 is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG14 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG15 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG16 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG17 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG18 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG19 is an operation timing diagram of at least one embodiment of the pixel circuit shown in FIG18 of the present disclosure.
  • FIG20 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG21 is a structural diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • FIG. 22 is a circuit diagram of a pixel circuit according to at least one embodiment of the present disclosure.
  • the transistors used in all embodiments of the present disclosure may be thin film transistors or field effect transistors or other devices with the same characteristics.
  • one of the electrodes is called the first electrode and the other is called the second electrode.
  • the first electrode when the transistor is a thin film transistor or a field effect transistor, the first electrode may be a drain electrode, and the second electrode may be a source electrode; or, the first electrode may be a source electrode, and the second electrode may be a drain electrode.
  • the pixel circuit described in the embodiment of the present disclosure includes a light-emitting element, a driving circuit, a first energy storage circuit, a second energy storage circuit, a switch control circuit and a data writing circuit;
  • the control terminal of the driving circuit is electrically connected to the first node, the first terminal of the driving circuit is electrically connected to the power supply voltage terminal, the second terminal of the driving circuit is electrically connected to the light emitting element, and the driving circuit is used to drive the light emitting element under the control of the potential of the control terminal;
  • the data writing circuit is electrically connected to the writing control terminal, the data line and the second node respectively, and is used to write the data voltage provided by the data line into the second node under the control of the writing control signal provided by the writing control terminal;
  • the first end of the first energy storage circuit is electrically connected to the second node, and the second end of the first energy storage circuit is electrically connected to the The first node is electrically connected to the first energy storage circuit, and the first energy storage circuit is used to store electrical energy;
  • the switch control circuit is electrically connected to the switch control terminal, the second energy storage circuit and the first voltage terminal respectively, and is used to control whether the first node is electrically connected to the first voltage terminal through the second energy storage circuit under the control of the switch control signal provided by the switch control terminal;
  • the second energy storage circuit is used to store electric energy.
  • the pixel circuit described in the embodiment of the present disclosure performs voltage division transformation on the data voltage through a controllable voltage division ratio capacitor circuit (the controllable voltage division ratio capacitor circuit may include a switch control circuit, a first energy storage circuit, and a second energy storage circuit), thereby ensuring drive control with a larger brightness dynamic range in high brightness mode and achieving drive control with a smaller grayscale difference in low brightness display mode.
  • the controllable voltage division ratio capacitor circuit may include a switch control circuit, a first energy storage circuit, and a second energy storage circuit
  • the disclosed embodiment can realize the display of different minimum grayscale differences and brightness dynamic amplitudes through a controllable voltage-dividing ratio capacitor circuit, that is, one pixel circuit, to adapt to high-brightness mode display and low-brightness mode display respectively.
  • control end of the switch control circuit is electrically connected to the switch control end
  • first end of the switch control circuit is electrically connected to the first node
  • second end of the switch control circuit is electrically connected to the first end of the second energy storage circuit
  • the switch control circuit is used to control the connection or disconnection between the first node and the first end of the second energy storage circuit under the control of the switch control signal
  • the second end of the second energy storage circuit is electrically connected to the first voltage end.
  • the switch control circuit includes a switch element; the first energy storage circuit includes a first capacitor, and the second energy storage circuit includes a second capacitor;
  • the control end of the switch element is electrically connected to the switch control end, the first end of the switch element is electrically connected to the first node, and the second end of the switch element is electrically connected to the first end of the second capacitor; the switch element is used to control the connection or disconnection between the first end of the switch element and the second end of the switch element under the control of the switch control signal;
  • a first end of the first capacitor is electrically connected to the second node, and a second end of the first capacitor is electrically connected to the first node;
  • the second terminal of the second capacitor is electrically connected to the first voltage terminal.
  • the pixel circuit includes a light emitting element EL, a driving circuit 10, a first energy storage circuit 11, a second energy storage circuit 12, a switch control circuit 13 and a data writing circuit 14;
  • the control terminal of the driving circuit 10 is electrically connected to the first node N1, the first terminal of the driving circuit 10 is electrically connected to the power supply voltage terminal Vdd, the second terminal of the driving circuit 10 is electrically connected to the light emitting element EL, and the driving circuit 10 is used to drive the light emitting element EL under the control of the potential of the control terminal;
  • the data writing circuit 14 is electrically connected to the writing control terminal S1, the data line DT and the second node N2 respectively, and is used to write the data line DT provided by the data line DT under the control of the writing control signal provided by the writing control terminal S1. Write the voltage Vdt into the second node N2;
  • the first end of the first energy storage circuit 11 is electrically connected to the second node N2, the second end of the first energy storage circuit 11 is electrically connected to the first node N1, and the first energy storage circuit 11 is used to store electrical energy;
  • the second end of the second energy storage circuit 12 is electrically connected to the first voltage end V1 .
  • the first voltage terminal may be the same voltage terminal as the power supply voltage terminal, or the first voltage terminal may be a different voltage terminal from the power supply voltage terminal.
  • At least one embodiment of the pixel circuit shown in FIG. 1 of the present disclosure is in operation.
  • the switch control circuit 13 controls the first node N1 to be disconnected from the first end of the second energy storage circuit 12 under the control of the switch control signal provided by the switch control terminal M, and the second energy storage circuit 12 is single-ended and does not participate in the pixel circuit related working process;
  • the switch control circuit 13 under the control of the switch control signal provided by the switch control terminal M, controls the connection between the first node N1 and the first end of the second energy storage circuit 12, the connection between one end of the second energy storage circuit 12 and the first node N1, and the other end of the second energy storage circuit 12 is electrically connected to the first voltage terminal V1.
  • the first end of the second energy storage circuit is electrically connected to the first node
  • the control end of the switch control circuit is electrically connected to the switch control end, the first end of the switch control circuit is electrically connected to the second end of the second energy storage circuit, the second end of the switch control circuit is electrically connected to the first voltage end, and the switch control circuit is used to control the connection or disconnection between the second end of the second energy storage circuit and the first voltage end under the control of the switch control signal.
  • the switch control circuit includes a switch element; the first energy storage circuit includes a first capacitor, and the second energy storage circuit includes a second capacitor;
  • a first end of the first capacitor is electrically connected to the second node, and a second end of the first capacitor is electrically connected to the first node;
  • the pixel circuit includes a light emitting element EL, a driving circuit 10 , a first energy storage circuit 11 , a second energy storage circuit 12 , a switch control circuit 13 and a data writing circuit 14 ;
  • the control end of the driving circuit 10 is electrically connected to the first node N1, the first end of the driving circuit 10 is electrically connected to the power supply voltage end Vdd, the second end of the driving circuit 10 is electrically connected to the light emitting element EL, and the driving circuit 10 is electrically connected to the first node N1. Used to drive the light emitting element EL under the control of the potential of its control terminal;
  • the data writing circuit 14 is electrically connected to the writing control terminal S1, the data line DT and the second node N2 respectively, and is used to write the data voltage Vdt provided by the data line DT into the second node N2 under the control of the writing control signal provided by the writing control terminal S1;
  • the control end of the switch control circuit 13 is electrically connected to the switch control end M, the first end of the switch control circuit 13 is electrically connected to the second end of the second energy storage circuit 12, the second end of the switch control circuit 13 is electrically connected to the first voltage end V1, and the switch control circuit 13 is used to control the connection or disconnection between the second end of the second energy storage circuit 12 and the first voltage end V1 under the control of the switch control signal M.
  • the gate of the first transistor T1 is electrically connected to the write control terminal S1, the source of the first transistor T1 is electrically connected to the data line DT, and the drain of the first transistor T1 is electrically connected to the second node N2;
  • the first end of the first capacitor C1 is electrically connected to the second node N2, and the second end of the first capacitor C1 is electrically connected to the first node N1;
  • T1 may be a p-type transistor.
  • the driving circuit 10 includes a driving transistor T0, the data writing circuit 14 includes a first transistor T1; the switch control circuit 13 includes a switch element K0; the first energy storage circuit 11 includes a first capacitor C1, and the second energy storage circuit 12 includes a second capacitor C2;
  • a first end of the second capacitor C2 is electrically connected to the first node N1;
  • a gate of the first transistor T1 is electrically connected to the write control terminal S1 , a source of the first transistor T1 is electrically connected to the data line DT, and a drain of the first transistor T1 is electrically connected to the second node N2 .
  • T1 may be a p-type transistor.
  • the switch control circuit 13 further includes a third terminal;
  • the control end of the double-throw switch element is electrically connected to the switch control end, the first end of the double-throw switch element is electrically connected to the second end of the second capacitor, the second end of the double-throw switch element is electrically connected to the first voltage end, and the third end of the double-throw switch element is electrically connected to the second node;
  • the double-throw switch element is used to control the connection between the first end of the double-throw switch element and the second end of the double-throw switch element or the third end of the double-throw switch element under the control of the switch control signal.
  • the driving circuit 10 includes a driving transistor T0, the data writing circuit 14 includes a first transistor T1; the switch control circuit 13 includes a double-throw switch element Z1; the first energy storage circuit 11 includes a first capacitor C1, and the second energy storage circuit 12 includes a second capacitor C2;
  • the gate of the driving transistor T0 is electrically connected to the first node N1, the source of the driving transistor T0 is electrically connected to the power supply voltage terminal Vdd, and the drain of the driving transistor T0 is electrically connected to the light emitting element EL;
  • the control end of the double-throw switch element Z1 is electrically connected to the switch control end M, the first end of the double-throw switch element Z1 is electrically connected to the second end of the second capacitor C2, the second end of the double-throw switch element Z1 is electrically connected to the reference potential end FX, and the third end of the double-throw switch element Z1 is electrically connected to the second node N2; the reference potential end FX is used to provide a reference potential Vfx;
  • the double-throw switch element Z1 is used to control the first end of the double-throw switch element Z1 to be connected with the second end of the double-throw switch element Z1 or the third end of the double-throw switch element Z1 under the control of the switch control signal;
  • the first end of the first capacitor C1 is electrically connected to the second node N2, and the second end of the first capacitor C1 is electrically connected to the first node N1;
  • T1 may be a p-type transistor.
  • the second node N2 can also float.
  • the potential of N1 is only maintained by the second capacitor C2 based on the reference potential Vfx, and the capacitance is maintained at C2z.
  • the holding capacitors are C1z+C2z and C2z respectively; or, the holding capacitors are C1z+C2z and C1z+C2z respectively; under the condition of C2z>>C1z, the difference between the holding capacitors in high and low brightness modes is not much, which facilitates the signal stability design of the pixel circuit.
  • At least one embodiment of the double-throw switch element shown in FIG. 9 is in operation.
  • T91 may also be a p-type transistor, and T92 may also be an n-type transistor.
  • the driving circuit 10 includes a driving transistor T0, the data writing circuit 14 includes a first transistor T1; the switch control circuit 13 includes a double-throw switch element Z1; the first energy storage circuit 11 includes a first capacitor C1, and the second energy storage circuit 12 includes a second capacitor C2;
  • the first control terminal of the double-throw switch element Z1 is electrically connected to the first switch control terminal M1.
  • the second end of the double-throw switch element Z1 is electrically connected to the second switch control end M2, the first end of the double-throw switch element Z1 is electrically connected to the second end of the second capacitor C2, the second end of the double-throw switch element Z1 is electrically connected to the reference potential end FX, and the third end of the double-throw switch element Z1 is electrically connected to the second node N2;
  • the reference potential end FX is used to provide a reference potential Vfx;
  • the double-throw switch element Z1 is used to control the connection between the first end of the double-throw switch element Z1 and the second end of the double-throw switch element Z1 or the third end of the double-throw switch element Z1 under the control of the first switch control signal provided by the first switch control terminal M1 and the second switch control signal provided by the second switch control terminal M2;
  • the first end of the first capacitor C1 is electrically connected to the second node N2, and the second end of the first capacitor C1 is electrically connected to the first node N1;
  • a first end of the second capacitor C2 is electrically connected to the first node N1;
  • a gate of the first transistor T1 is electrically connected to the write control terminal S1 , a source of the first transistor T1 is electrically connected to the data line DT, and a drain of the first transistor T1 is electrically connected to the second node N2 .
  • T1 may be a p-type transistor.
  • At least one embodiment of the pixel circuit shown in FIG. 10 of the present disclosure is in operation, in the high brightness mode, by controlling the first switch control signal provided by the first switch control terminal M1 and the second switch control signal provided by the second switch control terminal M2, so that Z1 controls the second end of C2 to be connected with N2, and C1 and C2 are connected in parallel to form a capacitor, which plays a role in signal coupling and retention; in the signal superposition stage, the voltage change ⁇ VN2 of the second node N2 is coupled to the first node N1 through C1, ⁇ VN1 is equal to ⁇ VN2, and the coupling voltage division ratio is N1, and then the first node N1 is maintained by the parallel capacitor of C1 and C2 based on the reference potential Vfx, and the capacitance is maintained to be C1z+C2z, and the potential of the second node N2 needs to be maintained after the potential of the second node N2 jumps;
  • Z1 controls the second end of C2 to be connected to FX, and the second capacitor C2 participates in the potential jump voltage division of the first node N1; in the signal superposition stage, ⁇ VN1 is equal to K1 ⁇ VN2, K1 is the first voltage coefficient, K1 is equal to C1z/(C1z+C2z), the potential of the first node N1 is jointly maintained by the first capacitor C1 based on the potential of the second node N2 and by the second capacitor C2 based on the reference potential Vfx, and the total capacitance is maintained at C1z+C2z.
  • the second node N2 can also float.
  • the potential of N1 is only maintained by the second capacitor C2 based on the reference potential Vfx, and the capacitance is maintained at C2z.
  • the holding capacitors are C1z+C2z and C2z respectively; or, the holding capacitors are C1z+C2z and C1z+C2z respectively; under the condition of C2z>>C1z, the difference between the holding capacitors in high and low brightness modes is not much, which facilitates the signal stability design of the pixel circuit.
  • At least one embodiment of the double-throw switch element may include a first switch transistor T91 and a second switch transistor T92 ;
  • the gate of T91 is electrically connected to the first switch control terminal M1, the source of T91 is electrically connected to the second end of the second capacitor C2, and the drain of T91 is electrically connected to the reference potential terminal FX;
  • the gate of T92 is electrically connected to the second switch control terminal M2 , the source of T92 is electrically connected to the second end of the second capacitor C2 , and the drain of T92 is electrically connected to the second node N2 .
  • both T91 and T92 are p-type transistors.
  • At least one embodiment of the double-throw switch element shown in FIG. 11 is in operation.
  • T91 and T92 may both be n-type transistors.
  • the pixel circuit described in at least one embodiment of the present disclosure may further include a third energy storage circuit
  • the first end of the third energy storage circuit is electrically connected to the first node, the second end of the third energy storage circuit is electrically connected to the first voltage end, and the third energy storage circuit is used to store electrical energy.
  • the pixel circuit described in at least one embodiment of the present disclosure may further include a third energy storage circuit 130 ;
  • a first end of the third energy storage circuit 130 is electrically connected to the first node N1 , a second end of the third energy storage circuit 130 is electrically connected to the reference potential terminal FX, and the third energy storage circuit 130 is used to store electrical energy.
  • the switch control circuit 13 controls the first node N1 to be disconnected from the first end of the second energy storage circuit 12 under the control of the switch control signal provided by the switch control terminal M, and the second energy storage circuit 12 is single-ended and does not participate in the pixel circuit related working process;
  • the pixel circuit described in at least one embodiment of the present disclosure may further include a third energy storage circuit 130 ;
  • a first end of the third energy storage circuit 130 is electrically connected to the first node N1 , a second end of the third energy storage circuit 130 is electrically connected to the reference potential terminal FX, and the third energy storage circuit 130 is used to store electrical energy.
  • At least one embodiment of the pixel circuit shown in FIG. 13 has independent coupling capacitors and holding capacitors in both high brightness mode and low brightness mode, but the holding capacitors are adjustable under the control of the mode signal, thereby generating different voltage division ratios in different modes.
  • At least one embodiment of the pixel circuit shown in FIG. 13 of the present disclosure is in operation.
  • the switch control circuit 13 controls the second end of the second energy storage circuit 12 to be connected to the first voltage terminal V1, one end of the second energy storage circuit 12 is electrically connected to the first node N1, and the other end of the second energy storage circuit 12 is connected to the first voltage terminal V1 under the control of the switch control signal provided by the switch control terminal M.
  • the third energy storage circuit includes a third capacitor
  • a first end of the third capacitor is electrically connected to the first node, and a second end of the third capacitor is electrically connected to the first voltage end.
  • the pixel circuit described in at least one embodiment of the present disclosure further includes a third energy storage circuit; the third energy storage circuit includes a third capacitor C3;
  • a first end of C3 is electrically connected to the first node N1, and a second end of C3 is electrically connected to the reference potential terminal FX.
  • T1 may be a p-type transistor.
  • At least one embodiment of the pixel circuit shown in FIG. 14 of the present disclosure is in operation.
  • the pixel circuit described in at least one embodiment of the present disclosure further includes a first initialization circuit 21 , a second initialization circuit 22 , a compensation control circuit 23 and a light emitting control circuit 24 ;
  • the first initialization circuit 21 is electrically connected to the first initial control terminal S4, the reference voltage terminal VR and the second node N2 respectively, and is used to control the reference voltage terminal VR to provide the reference voltage Vref to the second node N2 under the control of the first initial control signal provided by the first initial control terminal S4;
  • the second initialization circuit 22 is electrically connected to the second initial control terminal S5, the initial voltage terminal I1 and the first node N1 respectively, and is used to control the initial voltage terminal I1 to provide the initial voltage Vint to the first node N1 under the control of the second initial control signal provided by the second initial control terminal S5;
  • the light emitting control circuit 24 is electrically connected to the light emitting control terminal EM, the second terminal of the driving circuit 10 and the first electrode of the light emitting element EL respectively, and is used to control the driving circuit 10 under the control of the light emitting control signal.
  • the second end of is connected or disconnected with the first electrode of the light emitting element EL;
  • the gate of the driving transistor is electrically connected to the first node, and the first electrode of the driving transistor is electrically connected to the power supply voltage terminal;
  • the gate of the third transistor is electrically connected to the first initial control terminal, the first electrode of the third transistor is electrically connected to the second node, and the second electrode of the third transistor is electrically connected to the reference voltage terminal;
  • the gate of the switch transistor T9 is electrically connected to the switch control terminal M, the source of the switch transistor T9 is electrically connected to the first node N1, and the drain of the switch transistor T9 is electrically connected to the first end of the second capacitor C2;
  • the compensation control circuit includes a second transistor T2, the first initialization circuit includes a third transistor T3, the second initialization circuit includes a fourth transistor T4, the light emitting control circuit includes a sixth transistor T6; the light emitting element is an organic light emitting diode O1;
  • the gate of the sixth transistor T6 is electrically connected to the light emitting control terminal EM, the source of the sixth transistor T6 is electrically connected to the drain of the driving transistor T0, and the drain of the sixth transistor T6 is electrically connected to the anode of the organic light emitting diode O1;
  • the cathode of the organic light emitting diode O1 is electrically connected to the low voltage terminal Vss.
  • a display cycle may include a reset phase t1 , a threshold voltage detection phase t2 , a signal superposition phase t3 , and a light emitting phase t4 , which are arranged in sequence;
  • EM provides a high voltage signal
  • S4 provides a low voltage signal
  • S1 and S5 both provide high voltage signals
  • T2 and T3 are both turned on to write Vref to the second node N2, and control the connection between the first node N1 and the drain of T3, the potential of N1 is Vd+Vth
  • Vd is the voltage value of the power supply voltage provided by the power supply voltage Vdd
  • Vth is the threshold voltage of T0;
  • EM provides a high voltage signal
  • S1 provides a low voltage signal
  • S4 and S5 both provide high voltage signals
  • T1 is turned on
  • DT provides a data voltage Vdata to the second node N2, and the potential of N1 changes accordingly;
  • the switch control terminal M is controlled to provide a high voltage signal so that T9 is turned off, and C2 is single-ended and floating due to the loop disconnection and does not participate in the pixel circuit working process.
  • the voltage change ⁇ VN2 of the second node N2 is coupled to the first node N1 through C1, ⁇ VN1 is equal to K2 ⁇ VN2, K2 is the second voltage coefficient, K2 is equal to C1z/(C1z+C3z), where C1z is the capacitance value of C1, and C3z is the capacitance value of C3;
  • the switch control terminal M is controlled to provide a low voltage signal so that T9 is turned on, the first end of the second capacitor C2 is connected to the first node N1, the second end of the second capacitor C2 is electrically connected to the reference potential terminal FX, and the second capacitor C2 and the third capacitor C3 are connected in parallel to participate in the potential jump voltage division of the first node N1;
  • ⁇ VN1 is equal to K3 ⁇ VN2, K3 is the third voltage coefficient, K3 is equal to C1z/(C1z+C2z+C3z), where C1z is the capacitance value of C1, C2z is the capacitance value of C2, and C3z is the capacitance value of C3;
  • EM provides a low voltage signal
  • S1 provides a high voltage signal
  • S4 and S5 both provide high voltage signals
  • T0 drives O1 to emit light.
  • the switch element is a switch transistor T9;
  • the gate of the switch transistor T9 is electrically connected to the switch control terminal M, the source of the switch transistor T9 is electrically connected to the first end of the second capacitor C2, and the drain of the switch transistor T9 is electrically connected to the reference potential terminal FX;
  • the gate of the second transistor T2 is electrically connected to the first initial control terminal S4, the source of the second transistor T2 is electrically connected to the first node N1, and the drain of the second transistor T2 is electrically connected to the drain of the driving transistor T0;
  • the gate of the third transistor T3 is electrically connected to the first initial control terminal S4, the source of the third transistor T3 is electrically connected to the second node N2, and the drain of the third transistor T3 is electrically connected to the reference voltage terminal VR; the reference voltage terminal VR is used to provide a reference voltage Vref;
  • the gate of the fourth transistor T4 is electrically connected to the second initial control terminal S5, the source of the fourth transistor T4 is electrically connected to the first node N1, and the second electrode of the fourth transistor T4 is electrically connected to the initial voltage terminal I1; the initial voltage terminal I1 is used to provide an initial voltage Vint;
  • the gate of the sixth transistor T6 is electrically connected to the light emitting control terminal EM, the source of the sixth transistor T6 is electrically connected to the drain of the driving transistor T0, and the drain of the sixth transistor T6 is electrically connected to the anode of the organic light emitting diode O1;
  • the cathode of the organic light emitting diode O1 is electrically connected to the low voltage terminal Vss.
  • all transistors are p-type transistors, but the present invention is not limited thereto.
  • EM provides a high voltage signal
  • S5 provides a low voltage signal
  • S1 and S4 both provide high voltage signals
  • T4 is turned on to write Vint into the first node N1;
  • EM provides a high voltage signal
  • S4 provides a low voltage signal
  • S1 and S5 both provide high voltage signals
  • T2 and T3 are both turned on to write Vref to the second node N2, and control the connection between the first node N1 and the drain of T3, the potential of N1 is Vd+Vth
  • Vd is the voltage value of the power supply voltage provided by the power supply voltage Vdd
  • Vth is the threshold voltage of T0;
  • EM provides a high voltage signal
  • S1 provides a low voltage signal
  • S4 and S5 both provide high voltage signals
  • T1 is turned on
  • DT provides a data voltage Vdata to the second node N2, and the potential of N1 changes accordingly;
  • EM provides a low voltage signal
  • S1 provides a high voltage signal
  • S4 and S5 both provide high voltage signals
  • T0 drives O1 to emit light.
  • the pixel circuit is characterized in that it further comprises a first initialization circuit, a second initialization circuit, a voltage control circuit, a compensation control circuit and a light emitting control circuit;
  • the first initialization circuit is electrically connected to the initial control terminal, the reference voltage terminal and the second node respectively, and is used to control the reference voltage terminal to provide a reference voltage to the second node under the control of an initial control signal provided by the initial control terminal;
  • the second initialization circuit is electrically connected to the initial control terminal, the initial voltage terminal and the first node respectively, and is used to control the initial voltage terminal to provide an initial voltage to the first node under the control of the initial control signal;
  • the voltage control circuit is electrically connected to the light-emitting control terminal, the reference voltage terminal and the second node respectively, and is used to control the reference voltage terminal to provide a reference voltage to the second node under the control of the light-emitting control signal provided by the light-emitting control terminal;
  • the compensation control circuit is electrically connected to the compensation control terminal, the first node and the second terminal of the driving circuit respectively, and is used to control the first node to be connected or disconnected with the second terminal of the driving circuit under the control of the compensation control signal provided by the compensation control terminal;
  • the pixel circuit described in at least one embodiment of the present disclosure further includes a first initialization circuit 21, a second initialization circuit 22, a voltage control circuit 20, a compensation control circuit 23 and a light emitting control circuit 24;
  • the light emitting element is an organic light emitting diode O1;
  • the voltage control circuit 20 is electrically connected to the light emitting control terminal EM, the reference voltage terminal VR and the second node N2 respectively, and is used to control the reference voltage terminal VR to provide a reference voltage Vref to the second node N2 under the control of the light emitting control signal provided by the light emitting control terminal EM;
  • the compensation control circuit 23 is electrically connected to the compensation control terminal S2, the first node N1 and the second terminal of the driving circuit 10 respectively, and is used to control the first node N1 to be connected or disconnected with the second terminal of the driving circuit 10 under the control of the compensation control signal provided by the compensation control terminal S2;
  • the second electrode of the light emitting element EL is electrically connected to the second voltage terminal V2.
  • the compensation control terminal and the write control terminal are the same control terminal;
  • the drive circuit includes a drive transistor, the data write circuit includes a first transistor, the compensation control circuit includes a second transistor, the first initialization circuit includes a third transistor, the second initialization circuit includes a fourth transistor, the voltage control circuit includes a fifth transistor, and the light emitting control circuit includes a sixth transistor;
  • the light emitting element is an organic light emitting diode;
  • the gate of the first transistor is electrically connected to the write control terminal, the first electrode of the first transistor is electrically connected to the data line, and the second electrode of the first transistor is electrically connected to the second node;
  • the gate of the second transistor is electrically connected to the write control terminal, the first electrode of the second transistor is electrically connected to the first node, and the second electrode of the second transistor is electrically connected to the second electrode of the drive transistor;
  • the gate of the fourth transistor is electrically connected to the initial control terminal, the first electrode of the fourth transistor is electrically connected to the first node, and the second electrode of the fourth transistor is electrically connected to the initial voltage terminal;
  • the gate of the sixth transistor is electrically connected to the light emitting control terminal, the first electrode of the sixth transistor is electrically connected to the second electrode of the driving transistor, and the second electrode of the sixth transistor is electrically connected to the anode of the organic light emitting diode;
  • the gate of the driving transistor T0 is electrically connected to the first node N1, and the source of the driving transistor T0 is electrically connected to the power supply voltage terminal Vdd;
  • a first end of the second capacitor C2 is electrically connected to the first node N1;
  • the double-throw switch element includes a first switch transistor T91 and a second switch transistor T92;
  • the gate of T91 is electrically connected to the switch control terminal M, the source of T91 is electrically connected to the second end of the second capacitor C2, and the drain of T91 is electrically connected to the reference potential terminal FX;

Landscapes

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Abstract

本公开提供一种像素电路、像素驱动方法和显示装置。像素电路包括发光元件、驱动电路、第一储能电路、第二储能电路、开关控制电路和数据写入电路；数据写入电路在写入控制信号的控制下，将数据电压写入第二节点；第一储能电路的第一端与所述第二节点电连接，第一储能电路的第二端与所述第一节点电连接；开关控制电路在开关控制信号的控制下，控制第一节点是否通过第二储能电路与第一电压端电连接；第二储能电路用于储存电能。本公开通过可控分压比电容电路对数据电压进行分压变换，在确保高亮度模式下较大的亮度动态范围的驱动控制的同时，实现低亮度显示模式下较小的灰阶差驱动控制。

Description

像素电路、像素驱动方法和显示装置
相关申请的交叉引用
本申请主张在2022年12月26日在中国提交的中国专利申请号No.202211678304.4的优先权，其全部内容通过引用包含于此。
技术领域
本公开涉及显示技术领域，尤其涉及一种像素电路、像素驱动方法和显示装置。
背景技术
在相关技术中，显示信号驱动集成电路(Driver Integrated circuit，DrICs)提供的数据电压需要在一定的像素电路设计下，确保不同亮度室内外环境所需充分大的显示亮度动态范围。由于现阶段DrICs输出精度等技术限制，DrICS的最小输出变动幅度通常无法满足暗室环境低亮度水平显示所需充分小的灰阶亮度差的要求。
发明内容
本公开的主要目的在于提供一种像素电路、像素驱动方法和显示装置，解决限于技术中显示信号驱动集成电路的最小输出变动幅度通常无法满足暗室环境低亮度水平显示所需充分小的灰阶亮度差的要求的问题。
在一个方面中，本公开实施例提供一种像素电路，包括发光元件、驱动电路、第一储能电路、第二储能电路、开关控制电路和数据写入电路；
所述驱动电路的控制端与第一节点电连接，所述驱动电路的第一端与电源电压端电连接，所述驱动电路的第二端与发光元件电连接，所述驱动电路用于在其控制端的电位的控制下，驱动所述发光元件；
所述数据写入电路分别与写入控制端、数据线和第二节点电连接，用于在所述写入控制端提供的写入控制信号的控制下，将所述数据线提供的数据电压写入所述第二节点；
所述第一储能电路的第一端与所述第二节点电连接，所述第一储能电路的第二端与所述第一节点电连接，所述第一储能电路用于储存电能；
所述开关控制电路分别与开关控制端、所述第二储能电路和第一电压端电连接，用于在所述开关控制端提供的开关控制信号的控制下，控制所述第一节点是否通过所述第二储能电路与第一电压端电连接；
所述第二储能电路用于储存电能。
可选的，所述开关控制电路的控制端与开关控制端电连接，所述开关控制电路的第一端与第一节点电连接，所述开关控制电路的第二端与所述第二储能电路的第一端电连接，所述开关控制电路用于在所述开关控制信号的控制下，控制所述第一节点与所述第二储能 电路的第一端之间连通或断开；
所述第二储能电路的第二端与所述第一电压端电连接。
可选的，所述第二储能电路的第一端与第一节点电连接；
所述开关控制电路的控制端与开关控制端电连接，所述开关控制电路的第一端与所述第二储能电路的第二端电连接，所述开关控制电路的第二端与所述第一电压端电连接，所述开关控制电路用于在所述开关控制信号的控制下，控制所述第二储能电路的第二端与所述第一电压端之间连通或断开。
可选的，所述开关控制电路还包括第三端；
所述开关控制电路的第三端与所述第二节点电连接，所述开关控制电路还用于在所述开关控制信号的控制下，控制所述第二节点与所述第二储能电路的第二端之间连通或断开。
可选的，本公开至少一实施例所述的像素电路还包括第三储能电路；
所述第三储能电路的第一端与所述第一节点电连接，所述第三储能电路的第二端与所述第一电压端电连接，所述第三储能电路用于储存电能。
可选的，本公开至少一实施例所述的像素电路还包括第三储能电路；
所述第三储能电路的第一端与所述第一节点电连接，所述第三储能电路的第二端与所述第一电压端电连接，所述第三储能电路用于储存电能。
可选的，所述开关控制电路包括开关元件；所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
所述开关元件的控制端与所述开关控制端电连接，所述开关元件的第一端与所述第一节点电连接，所述开关元件的第二端与第二电容的第一端电连接；所述开关元件用于在所述开关控制信号的控制下，控制所述开关元件的第一端与所述开关元件的第二端之间连通或关断；
所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第一节点电连接；
所述第二电容的第二端与所述第一电压端电连接。
可选的，所述开关控制电路包括开关元件；所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
所述开关元件的控制端与开关控制端电连接，所述开关元件的第一端与所述第二电容的第二端电连接，所述开关元件的第二端与所述第一电压端电连接；所述开关元件用于在所述开关控制信号的控制下，控制所述开关元件的第一端与所述开关元件的第二端之间连通或关断；
所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第一节点电连接；
所述第二电容的第一端与第一节点电连接。
可选的，所述开关控制电路包括双掷开关元件；所述第一储能电路包括第一电容，所 述第二储能电路包括第二电容；所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第一节点电连接；
所述第二电容的第一端与第一节点电连接；
所述双掷开关元件的控制端与开关控制端电连接，所述双掷开关元件的第一端与所述第二电容的第二端电连接，所述双掷开关元件的第二端与所述第一电压端电连接，所述双掷开关元件的第三端与所述第二节点电连接；
所述双掷开关元件用于在所述开关控制信号的控制下，控制所述双掷开关元件的第一端与所述双掷开关元件的第二端或所述双掷开关元件的第三端之间连通。
可选的，所述第三储能电路包括第三电容；
所述第三电容的第一端与所述第一节点电连接，所述第三电容的第二端与所述第一电压端电连接。
可选的，本公开至少一实施例所述的像素电路还包括第一初始化电路、第二初始化电路、电压控制电路、补偿控制电路和发光控制电路；
所述第一初始化电路分别与初始控制端、参考电压端和所述第二节点电连接，用于在所述初始控制端提供的初始控制信号的控制下，控制所述参考电压端提供参考电压至所述第二节点；
所述第二初始化电路分别与所述初始控制端、初始电压端和所述第一节点电连接，用于在所述初始控制信号的控制下，控制所述初始电压端提供初始电压至所述第一节点；
所述电压控制电路分别与发光控制端、所述参考电压端和所述第二节点电连接，用于在所述发光控制端提供的发光控制信号的控制下，控制所述参考电压端提供参考电压至所述第二节点；
所述补偿控制电路分别与补偿控制端、所述第一节点和所述驱动电路的第二端电连接，用于在补偿控制端提供的补偿控制信号的控制下，控制所述第一节点与所述驱动电路的第二端连通或断开；
所述发光控制电路分别与所述发光控制端、所述驱动电路的第二端与所述发光元件的第一极电连接，用于在所述发光控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通或断开；
所述发光元件的第二极与第二电压端电连接。
可选的，所述补偿控制端与所述写入控制端为同一控制端；所述驱动电路包括驱动晶体管，所述数据写入电路包括第一晶体管，所述补偿控制电路包括第二晶体管，所述第一初始化电路包括第三晶体管，所述第二初始化电路包括第四晶体管，所述电压控制电路包括第五晶体管，所述发光控制电路包括第六晶体管；所述发光元件为有机发光二极管；
所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的第一极与电源电压端电连接；
所述第一晶体管的栅极与写入控制端电连接，所述第一晶体管的第一极与数据线电连 接，所述第一晶体管的第二极与第二节点电连接；
所述第二晶体管的栅极与所述写入控制端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述驱动晶体管的第二极电连接；
所述第三晶体管的栅极与所述初始控制端电连接，所述第三晶体管的第一极与所述第二节点电连接，所述第三晶体管的第二极与参考电压端电连接；
所述第四晶体管的栅极与所述初始控制端电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与初始电压端电连接；
所述第五晶体管的栅极与发光控制端电连接，所述第五晶体管的第一极与第二节点电连接，所述第五晶体管的第二极与参考电压端电连接；
所述第六晶体管的栅极与发光控制端电连接，所述第六晶体管的第一极与所述驱动晶体管的第二极电连接，所述第六晶体管的第二极与有机发光二极管的阳极电连接；
所述有机发光二极管的阴极与第二电压端电连接。
可选的，本公开至少一实施例所述的像素电路还包括第一初始化电路、第二初始化电路、补偿控制电路和发光控制电路；
所述第一初始化电路分别与第一初始控制端、参考电压端和所述第二节点电连接，用于在所述第一初始控制端提供的第一初始控制信号的控制下，控制所述参考电压端提供参考电压至所述第二节点；
所述第二初始化电路分别与第二初始控制端、初始电压端和所述第一节点电连接，用于在所述第二初始控制端提供的第二初始控制信号的控制下，控制所述初始电压端提供初始电压至所述第一节点；
所述补偿控制电路分别与补偿控制端、所述第一节点和所述驱动电路的第二端电连接，用于在补偿控制端提供的补偿控制信号的控制下，控制所述第一节点与所述驱动电路的第二端连通或断开；
所述发光控制电路分别与所述发光控制端、所述驱动电路的第二端与所述发光元件的第一极电连接，用于在所述发光控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通或断开；
所述发光元件的第二极与第二电压端电连接。
可选的，所述补偿控制端与所述第一初始控制端为同一控制端；所述驱动电路包括驱动晶体管，所述数据写入电路包括第一晶体管，所述补偿控制电路包括第二晶体管，所述第一初始化电路包括第三晶体管，所述第二初始化电路包括第四晶体管，所述发光控制电路包括第六晶体管；所述发光元件为有机发光二极管；
所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的第一极与电源电压端电连接；
所述第一晶体管的栅极与写入控制端电连接，所述第一晶体管的第一极与数据线电连接，所述第一晶体管的第二极与第二节点电连接；
所述第二晶体管的栅极与所述第一初始控制端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述驱动晶体管的第二极电连接；
所述第三晶体管的栅极与所述第一初始控制端电连接，所述第三晶体管的第一极与所述第二节点电连接，所述第三晶体管的第二极与参考电压端电连接；
所述第四晶体管的栅极与所述第二初始控制端电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与初始电压端电连接；
所述第六晶体管的栅极与发光控制端电连接，所述第六晶体管的第一极与所述驱动晶体管的第二极电连接，所述第六晶体管的第二极与有机发光二极管的阳极电连接；
所述有机发光二极管的阴极与第二电压端电连接。
在第二个方面中，本公开实施例提供了一种像素驱动方法，应用于上述的像素电路，所述像素驱动方法包括：
驱动电路用于在其控制端的电位的控制下，驱动所述发光元件；
数据写入电路在写入控制信号的控制下，将数据线提供的数据电压写入所述第二节点；
第一储能电路储存电能；第二储能电路储存电能
开关控制电路在开关控制信号的控制下，控制第一节点是否通过所述第二储能电路与第一电压端电连接。
可选的，所述开关控制电路在开关控制信号的控制下，控制第一节点是否通过所述第二储能电路与第一电压端电连接步骤包括：
在第一显示模式下，所述开关控制电路在开关控制信号的控制下，控制第一节点不通过所述第二储能电路与第一电压端电连接；
在第二显示模式下，所述开关控制电路在开关控制信号的控制下，控制第一节点通过所述第二储能电路与第一电压端电连接。
在第三个方面中，本公开实施例一种显示装置，包括上述的像素电路。
本公开实施例所述的像素电路、像素驱动电路和显示装置通过可控分压比电容电路(所述可控分压比电容电路可以包括开关控制电路、第一储能电路和第二储能电路)对数据电压进行分压变换，在确保高亮度模式下较大的亮度动态范围的驱动控制的同时，实现低亮度显示模式下较小的灰阶差驱动控制。
附图说明
图1是本公开至少一实施例所述的像素电路的结构图；
图2是本公开至少一实施例所述的像素电路的结构图；
图3是本公开至少一实施例所述的像素电路的电路图；
图4是图3所示的像素电路的至少一实施例的电路图；
图5是本公开至少一实施例所述的像素电路的电路图；
图6是本公开至少一实施例所述的像素电路的电路图；
图7是本公开至少一实施例所述的像素电路的结构图；
图8是本公开至少一实施例所述的像素电路的电路图；
图9是双掷开关元件的至少一实施例的电路图；
图10是本公开至少一实施例所述的像素电路的电路图；
图11是双掷开关元件的至少一实施例的电路图；
图12是本公开至少一实施例所述的像素电路的结构图；
图13是本公开至少一实施例所述的像素电路的结构图；
图14是本公开至少一实施例所述的像素电路的电路图；
图15是本公开至少一实施例所述的像素电路的电路图；
图16是本公开至少一实施例所述的像素电路的电路图；
图17是本公开至少一实施例所述的像素电路的电路图；
图18是本公开至少一实施例所述的像素电路的电路图；
图19是本公开图18所示的像素电路的至少一实施例的工作时序图；
图20是本公开至少一实施例所述的像素电路的电路图；
图21是本公开至少一实施例所述的像素电路的结构图；
图22是本公开至少一实施例所述的像素电路的电路图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
本公开实施例所述的像素电路包括发光元件、驱动电路、第一储能电路、第二储能电路、开关控制电路和数据写入电路；
所述驱动电路的控制端与第一节点电连接，所述驱动电路的第一端与电源电压端电连接，所述驱动电路的第二端与发光元件电连接，所述驱动电路用于在其控制端的电位的控制下，驱动所述发光元件；
所述数据写入电路分别与写入控制端、数据线和第二节点电连接，用于在所述写入控制端提供的写入控制信号的控制下，将所述数据线提供的数据电压写入所述第二节点；
所述第一储能电路的第一端与所述第二节点电连接，所述第一储能电路的第二端与所 述第一节点电连接，所述第一储能电路用于储存电能；
所述开关控制电路分别与开关控制端、所述第二储能电路和第一电压端电连接，用于在所述开关控制端提供的开关控制信号的控制下，控制所述第一节点是否通过所述第二储能电路与第一电压端电连接；
所述第二储能电路用于储存电能。
本公开实施例所述的像素电路通过可控分压比电容电路(所述可控分压比电容电路可以包括开关控制电路、第一储能电路和第二储能电路)对数据电压进行分压变换，在确保高亮度模式下较大的亮度动态范围的驱动控制的同时，实现低亮度显示模式下较小的灰阶差驱动控制。
本公开实施例提出可控分压比的信号耦合、分压、保持电容电路，该电路嵌入像素电路后，可以通过模式控制，实现数据电压的最小变动幅度和最大动态幅度，分别适应低、高亮度模式显示。
本公开实施例可以通过可控分压比电容电路，即可以由一个像素电路实现不同的最小灰阶差和亮度动态幅度的显示，分别适应高亮度模式显示、低亮度模式显示。
在本公开至少一实施例中，所述开关控制电路的控制端与开关控制端电连接，所述开关控制电路的第一端与第一节点电连接，所述开关控制电路的第二端与所述第二储能电路的第一端电连接，所述开关控制电路用于在所述开关控制信号的控制下，控制所述第一节点与所述第二储能电路的第一端之间连通或断开；
所述第二储能电路的第二端与所述第一电压端电连接。
可选的，所述开关控制电路包括开关元件；所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
所述开关元件的控制端与所述开关控制端电连接，所述开关元件的第一端与所述第一节点电连接，所述开关元件的第二端与第二电容的第一端电连接；所述开关元件用于在所述开关控制信号的控制下，控制所述开关元件的第一端与所述开关元件的第二端之间连通或关断；
所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第一节点电连接；
所述第二电容的第二端与所述第一电压端电连接。
如图1所示，本公开至少一实施例所述的像素电路包括发光元件EL、驱动电路10、第一储能电路11、第二储能电路12、开关控制电路13和数据写入电路14；
所述驱动电路10的控制端与第一节点N1电连接，所述驱动电路10的第一端与电源电压端Vdd电连接，所述驱动电路10的第二端与发光元件EL电连接，所述驱动电路10用于在其控制端的电位的控制下，驱动所述发光元件EL；
所述数据写入电路14分别与写入控制端S1、数据线DT和第二节点N2电连接，用于在所述写入控制端S1提供的写入控制信号的控制下，将所述数据线DT提供的数据电 压Vdt写入所述第二节点N2；
所述第一储能电路11的第一端与所述第二节点N2电连接，所述第一储能电路11的第二端与所述第一节点N1电连接，所述第一储能电路11用于储存电能；
所述开关控制电路13的控制端与开关控制端M电连接，所述开关控制电路13的第一端与第一节点N1电连接，所述开关控制电路13的第二端与所述第二储能电路12的第一端电连接，所述开关控制电路13用于在所述开关控制信号的控制下，控制所述第一节点N1与所述第二储能电路12的第一端之间连通或断开；
所述第二储能电路12的第二端与所述第一电压端V1电连接。
在具体实施时，所述第一电压端可以与电源电压端为同一电压端，或者，所述第一电压端可以与电源电压端为不同的电压端。
本公开图1所示的像素电路的至少一实施例在工作时，
在高亮度模式下，所述开关控制电路13在所述开关控制端M提供的开关控制信号的控制下，控制所述第一节点N1与所述第二储能电路12的第一端之间断开，所述第二储能电路12单端浮空而不参与像素电路相关工作过程；
在低亮度模式下，所述开关控制电路13在所述开关控制端M提供的开关控制信号的控制下，控制所述第一节点N1与所述第二储能电路12的第一端之间连通，第二储能电路12的一端与第一节点N1之间连通，第二储能电路12的另一端与第一电压端V1电连接。
在本公开至少一实施例中，所述第二储能电路的第一端与第一节点电连接；
所述开关控制电路的控制端与开关控制端电连接，所述开关控制电路的第一端与所述第二储能电路的第二端电连接，所述开关控制电路的第二端与所述第一电压端电连接，所述开关控制电路用于在所述开关控制信号的控制下，控制所述第二储能电路的第二端与所述第一电压端之间连通或断开。
可选的，所述开关控制电路包括开关元件；所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
所述开关元件的控制端与开关控制端电连接，所述开关元件的第一端与所述第二电容的第二端电连接，所述开关元件的第二端与所述第一电压端电连接；所述开关元件用于在所述开关控制信号的控制下，控制所述开关元件的第一端与所述开关元件的第二端之间连通或关断；
所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第一节点电连接；
所述第二电容的第一端与第一节点电连接。
如图2所示，本公开至少一实施例所述的像素电路包括发光元件EL、驱动电路10、第一储能电路11、第二储能电路12、开关控制电路13和数据写入电路14；
所述驱动电路10的控制端与第一节点N1电连接，所述驱动电路10的第一端与电源电压端Vdd电连接，所述驱动电路10的第二端与发光元件EL电连接，所述驱动电路10 用于在其控制端的电位的控制下，驱动所述发光元件EL；
所述数据写入电路14分别与写入控制端S1、数据线DT和第二节点N2电连接，用于在所述写入控制端S1提供的写入控制信号的控制下，将所述数据线DT提供的数据电压Vdt写入所述第二节点N2；
所述第一储能电路11的第一端与所述第二节点N2电连接，所述第一储能电路11的第二端与所述第一节点N1电连接，所述第一储能电路11用于储存电能；
所述第二储能电路12的第一端与第一节点N1电连接；
所述开关控制电路13的控制端与开关控制端M电连接，所述开关控制电路13的第一端与所述第二储能电路12的第二端电连接，所述开关控制电路13的第二端与所述第一电压端V1电连接，所述开关控制电路13用于在所述开关控制信号M的控制下，控制所述第二储能电路12的第二端与所述第一电压端V1之间连通或断开。
本公开图2所示的像素电路的至少一实施例在工作时，
在高亮度模式下，所述开关控制电路13在所述开关控制端M提供的开关控制信号的控制下，控制所述第二储能电路12的第二端与所述第一电压端V1之间断开，所述第二储能电路12单端浮空而不参与像素电路相关工作过程；
在低亮度模式下，所述开关控制电路13在所述开关控制端M提供的开关控制信号的控制下，控制所述第二储能电路12的第二端与所述第一电压端V1之间连通，第二储能电路12的一端与第一节点N1电连接，第二储能电路12的另一端与第一电压端V1之间连通。
如图3所示，在图1所示的像素电路的至少一实施例的基础上，所述开关控制电路包括开关元件；所述开关元件为开关晶体管T9；
所述第一储能电路包括第一电容C1，所述第二储能电路包括第二电容C2；
所述开关晶体管T9的栅极与所述开关控制端M电连接，所述开关晶体管T9的源极与所述第一节点N1电连接，所述开关晶体管T9的漏极与第二电容C2的第一端电连接；
所述第一电容C1的第一端与所述第二节点N2电连接，所述第一电容C1的第二端与所述第一节点N1电连接；
所述第二电容C2的第二端与所述电源电压端Vdd电连接；
所述驱动电路包括驱动晶体管T0，所述数据写入电路包括第一晶体管T1，所述像素电路的至少一实施例还可以包括第二晶体管T2、第三晶体管T3，第四晶体管T4、第五晶体管T5和第六晶体管T6；所述发光元件为有机发光二极管O1；
所述驱动晶体管T0的栅极与第一节点N1电连接，所述驱动晶体管T0的源极与电源电压端Vdd电连接；
所述第一晶体管T1的栅极与写入控制端S1电连接，所述第一晶体管T1的源极与数据线DT电连接，所述第一晶体管T1的漏极与第二节点N2电连接；
所述第二晶体管T2的栅极与所述写入控制端S1电连接，所述第二晶体管T2的源极 与所述第一节点N1电连接，所述第二晶体管T2的漏极与所述驱动晶体管T0的漏极电连接；
所述第三晶体管T3的栅极与所述初始控制端S3电连接，所述第三晶体管T3的源极与所述第二节点N2电连接，所述第三晶体管T3的漏极与参考电压端VR电连接；所述参考电压端VR用于提供参考电压Vref；
所述第四晶体管T4的栅极与所述初始控制端S3电连接，所述第四晶体管T4的源极与所述第一节点N1电连接，所述第四晶体管T4的漏极与初始电压端I1电连接；所述初始电压端I1用于提供初始电压Vint；
所述第五晶体管T5的栅极与发光控制端EM电连接，所述第五晶体管T5的源极与第二节点N2电连接，所述第五晶体管T5的漏极与参考电压端VR电连接；
所述第六晶体管T6的栅极与发光控制端EM电连接，所述第六晶体管T6的源极与所述驱动晶体管T0的漏极电连接，所述第六晶体管T6的漏极与有机发光二极管O1的阳极电连接；
所述有机发光二极管O1的阴极与低电压端Vss电连接。
在图3所示的像素电路的至少一实施例中，所述第二电压端为低电压端Vss，但不以此为为限。
在图3所示的像素电路的至少一实施例中，所有晶体管都为p型晶体管，但不以此为限。
如图4所示，图3所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的复位阶段t1、阈值电压检获阶段t2和信号叠加阶段t3；
在复位阶段t1，EM提供高电压信号，S1提供高电压信号，S3提供低电压信号，T3和T4都打开，以将I1提供的初始电压Vint写入第一节点N1，将参考电压VR提供的参考电压Vref至第二节点N2；
在阈值电压检获阶段t2，EM提供高电压信号，S1提供低电压信号，S3提供高电压信号，T1和T2打开，DT提供数据电压Vdt，将Vdt写入第二节点N2；第一节点N1与T0的漏极之间连通；N1的电位为Vd+Vth，其中，Vd为电源电压端Vdd提供的电源电压的电压值，Vth为T0的阈值电压；
在信号叠加阶段t3，EM提供低电压信号，S1和S3都提供高电压信号，T5打开，以将参考电压端VR提供的参考电压Vref写入第二节点N2；
在信号叠加阶段t3，
当M提供高电压信号时，T9关断，C2的第一端与第一节点N1之间断开，C2的第一端浮空，C2不参与像素电路工作，N2的电压变化量δVN2与N1的电压变化量δVN1相等，δVN2等于Vref-Vdt，δVN1等于Vref-Vdt，N1的电位为Vd+Vth+Vref-Vdt；此时，δVN2与δVN1相等，以可以实现高亮度模式下较大的亮度动态范围的驱动控制；
当M提供低电压信号时，T9导通，C2的第一端与第一节点N1之间连通，δVN2等 于Vref-Vdt，δVN1等于K1×δVN2，K1等于C1z/(C1z+C2z)，N1的电位为Vd+Vth+K1×(Vref-Vdt)，其中，K1为第一电压系数，C1z为C1的电容值，C2z为C2的电容值；K1大于0而小于1，以可以实现低亮度显示模式下较小的灰阶差驱动控制；
在信号叠加阶段t3，EM提供低电压信号，T6打开，T0驱动O1发光。
在图3所示的像素电路的至少一实施例中，所述第一电压端与电源电压端Vdd为同一电压端，但不以此为限。
如图5所示，在图1所示的像素电路的至少一实施例的基础上，
所述驱动电路包括驱动晶体管T0，所述数据写入电路包括第一晶体管T1；所述开关控制电路包括开关元件K0；所述第一储能电路包括第一电容C1，所述第二储能电路包括第二电容C2；
驱动晶体管T0的栅极与第一节点N1电连接，驱动晶体管T0的源极与电源电压端Vdd电连接，驱动晶体管T0的漏极与发光元件EL电连接；
所述开关元件K0的控制端与所述开关控制端M电连接，所述开关元件K0的第一端与所述第一节点N1电连接，所述开关元件K0的第二端与第二电容C2的第一端电连接；所述开关元件K0用于在所述开关控制信号的控制下，控制所述开关元件K0的第一端与所述开关元件K0的第二端之间连通或关断；
所述第一电容C1的第一端与所述第二节点N2电连接，所述第一电容C1的第二端与所述第一节点N1电连接；
所述第二电容C2的第二端与参考电位端FX电连接；所述参考电位端FX用于提供参考电位Vfx；
第一晶体管T1的栅极与写入控制端S1电连接，第一晶体管T1的源极与数据线DT电连接，第一晶体管T1的漏极与第二节点N2电连接。
在图5所示的像素电路的至少一实施例中，T1可以为p型晶体管。
本公开图5所示的像素电路的至少一实施例在工作时，
在高亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得K0关断，C2因回路断开单端浮空而不参与像素电路工作过程，在信号叠加阶段，第二节点N2的电压变化量δVN2经过C1耦合到第一节点N1，δVN1等于δVN2，耦合分压比为N1，然后第一节点N1由第一电容C1基于N2的电位保持，保持电容容量为C1z，在第二节点N2的电位跳变后需维持第二节点N2的电位；
在低亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得K0导通，第二电容C2的第一端与第一节点N1之间连通，第二电容C2的第二端与参考电位端FX电连接，第二电容C2参与第一节点N1的电位跳变分压；在信号叠加阶段，δVN1等于K1×δVN2，K1为第一电压系数，K1等于C1z/(C1z+C2z)，第一节点N1的电位由第一电容C1基于第二节点N2的电位，并由第二电容C2基于参考电位Vfx共同保持，保持总电容量为C1z+C2z，在低亮度模式下，第二节点N2的电位跳变后，第二节点N2也可以 浮空，在这种情况下，N1的电位仅由第二电容C2基于参考电位Vfx保持，保持电容量为C2z。
在本公开至少一实施例中，所述第一电压端可以为参考电位端，但不以此为限。
如图6所示，在图2所示的像素电路的至少一实施例的基础上，
所述驱动电路10包括驱动晶体管T0，所述数据写入电路14包括第一晶体管T1；所述开关控制电路13包括开关元件K0；所述第一储能电路11包括第一电容C1，所述第二储能电路12包括第二电容C2；
驱动晶体管T0的栅极与第一节点N1电连接，驱动晶体管T0的源极与电源电压端Vdd电连接，驱动晶体管T0的漏极与发光元件EL电连接；
所述开关元件K0的控制端与开关控制端M电连接，所述开关元件K0的第一端与所述第二电容C2的第二端电连接，所述开关元件K0的第二端与参考电位端FX电连接；所述开关元件K0用于在所述开关控制信号的控制下，控制所述开关元件K0的第一端与所述开关元件K0的第二端之间连通或关断；
所述第一电容C1的第一端与所述第二节点N2电连接，所述第一电容C1的第二端与所述第一节点N1电连接；
所述第二电容C2的第一端与第一节点N1电连接；
第一晶体管T1的栅极与写入控制端S1电连接，第一晶体管T1的源极与数据线DT电连接，第一晶体管T1的漏极与第二节点N2电连接。
在图6所示的像素电路的至少一实施例中，T1可以为p型晶体管。
本公开图6所示的像素电路的至少一实施例在工作时，
在高亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得K0关断，C2因回路断开单端浮空而不参与像素电路工作过程，在信号叠加阶段，第二节点N2的电压变化量δVN2经过C1耦合到第一节点N1，δVN1等于δVN2，耦合分压比为N1，然后第一节点N1由第一电容C1基于N2的电位保持，保持电容容量为C1z，在第二节点N2的电位跳变后需维持第二节点N2的电位；
在低亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得K0导通，第二电容C2的第一端与第一节点N1连接，第二电容C2的第二端与参考电位端FX之间连通，第二电容C2参与第一节点N1的电位跳变分压；在信号叠加阶段，δVN1等于K1×δVN2，K1为第一电压系数，K1等于C1z/(C1z+C2z)，第一节点N1的电位由第一电容C1基于第二节点N2的电位，并由第二电容C2基于参考电位Vfx共同保持，保持总电容量为C1z+C2z，在低亮度模式下，第二节点N2的电位跳变后，第二节点N2也可以浮空，在这种情况下，N1的电位仅由第二电容C2基于参考电位Vfx保持，保持电容量为C2z。
可选的，所述开关控制电路还包括第三端；
所述开关控制电路的第三端与所述第二节点电连接，所述开关控制电路还用于在所述 开关控制信号的控制下，控制所述第二节点与所述第二储能电路的第二端之间连通或断开。
如图7所示，在图2所示的像素电路的至少一实施例的基础上，所述开关控制电路13还包括第三端；
所述开关控制电路13的第三端与第二节点N2电连接；
所述开关控制电路13还用于在所述开关控制信号的控制下，控制所述第二节点N2与所述第二储能电路12的第二端之间连通或断开。
在本公开至少一实施例中，所述开关控制电路包括双掷开关元件；所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第一节点电连接；
所述第二电容的第一端与第一节点电连接；
所述双掷开关元件的控制端与开关控制端电连接，所述双掷开关元件的第一端与所述第二电容的第二端电连接，所述双掷开关元件的第二端与所述第一电压端电连接，所述双掷开关元件的第三端与所述第二节点电连接；
所述双掷开关元件用于在所述开关控制信号的控制下，控制所述双掷开关元件的第一端与所述双掷开关元件的第二端或所述双掷开关元件的第三端之间连通。
如图8所示，在图7所示的像素电路的至少一实施例的基础上，所述驱动电路10包括驱动晶体管T0，所述数据写入电路14包括第一晶体管T1；所述开关控制电路13包括双掷开关元件Z1；所述第一储能电路11包括第一电容C1，所述第二储能电路12包括第二电容C2；
驱动晶体管T0的栅极与第一节点N1电连接，驱动晶体管T0的源极与电源电压端Vdd电连接，驱动晶体管T0的漏极与发光元件EL电连接；
所述双掷开关元件Z1的控制端与开关控制端M电连接，所述双掷开关元件Z1的第一端与所述第二电容C2的第二端电连接，所述双掷开关元件Z1的第二端与参考电位端FX电连接，所述双掷开关元件Z1的第三端与所述第二节点N2电连接；所述参考电位端FX用于提供参考电位Vfx；
所述双掷开关元件Z1用于在所述开关控制信号的控制下，控制所述双掷开关元件Z1的第一端与所述双掷开关元件Z1的第二端或所述双掷开关元件Z1的第三端之间连通；
所述第一电容C1的第一端与所述第二节点N2电连接，所述第一电容C1的第二端与所述第一节点N1电连接；
所述第二电容C2的第一端与第一节点N1电连接；
第一晶体管T1的栅极与写入控制端S1电连接，第一晶体管T1的源极与数据线DT电连接，第一晶体管T1的漏极与第二节点N2电连接。
在图8所示的像素电路的至少一实施例中，T1可以为p型晶体管。
本公开图8所示的像素电路的至少一实施例在工作时，
在高亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得Z1控制 C2的第二端与N2之间连通，C1和C2并联成为一个电容，起信号耦合和保持作用；在信号叠加阶段，第二节点N2的电压变化量δVN2经过C1耦合到第一节点N1，δVN1等于δVN2，耦合分压比为N1，然后第一节点N1由C1、C2并联电容基于参考电位Vfx保持，保持电容容量为C1z+C2z，在第二节点N2的电位跳变后需维持第二节点N2的电位；
在低亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得Z1控制C2的第二端与FX之间连通，第二电容C2参与第一节点N1的电位跳变分压；在信号叠加阶段，δVN1等于K1×δVN2，K1为第一电压系数，K1等于C1z/(C1z+C2z)，第一节点N1的电位由第一电容C1基于第二节点N2的电位，并由第二电容C2基于参考电位Vfx共同保持，保持总电容量为C1z+C2z，在低亮度模式下，第二节点N2的电位跳变后，第二节点N2也可以浮空，在这种情况下，N1的电位仅由第二电容C2基于参考电位Vfx保持，保持电容量为C2z。
本公开图8所示的像素电路的至少一实施例在工作时，在高亮度模式下、低亮度模式下，保持电容分别为C1z+C2z、C2z；或者，保持电容分别为C1z+C2z、C1z+C2z；在C2z>>C1z的条件下，高、低亮度模式保持电容差异不大，方便了像素电路信号稳定性设计。
如图9所示，所述双掷开关元件的至少一实施例可以包括第一开关晶体管T91和第二开关晶体管T92；
T91的栅极与开关控制端M电连接，T91的源极与所述第二电容C2的第二端电连接，T91的漏极与参考电位端FX电连接；
T92的栅极与开关控制端M电连接，T92的源极与所述第二电容C2的第二端电连接，T92的漏极与第二节点N2电连接。
在图9所示的双掷开关元件的至少一实施例中，T91为n型晶体管，T92为p型晶体管。
图9所示的双掷开关元件的至少一实施例在工作时，
当开关控制端M提供高电压信号时，T91导通，T92关断，第二电容C2的第二端与参考电位端FX之间连通；
当开关控制端M提供低电压信号时，T92导通，T91关断，第二电容C2的第二端与第二节点N2之间连通。
在本公开至少一实施例中，T91也可以为p型晶体管，T92也可以为n型晶体管。
如图10所示，在图7所示的像素电路的至少一实施例的基础上，所述驱动电路10包括驱动晶体管T0，所述数据写入电路14包括第一晶体管T1；所述开关控制电路13包括双掷开关元件Z1；所述第一储能电路11包括第一电容C1，所述第二储能电路12包括第二电容C2；
驱动晶体管T0的栅极与第一节点N1电连接，驱动晶体管T0的源极与电源电压端Vdd电连接，驱动晶体管T0的漏极与发光元件EL电连接；
所述双掷开关元件Z1的第一控制端与第一开关控制端M1电连接，所述双掷开关元 件Z1的第二端与第二开关控制端M2电连接，所述双掷开关元件Z1的第一端与所述第二电容C2的第二端电连接，所述双掷开关元件Z1的第二端与参考电位端FX电连接，所述双掷开关元件Z1的第三端与所述第二节点N2电连接；所述参考电位端FX用于提供参考电位Vfx；
所述双掷开关元件Z1用于在所述第一开关控制端M1提供的第一开关控制信号和所述第二开关控制端M2提供的第二开关控制信号的控制下，控制所述双掷开关元件Z1的第一端与所述双掷开关元件Z1的第二端或所述双掷开关元件Z1的第三端之间连通；
所述第一电容C1的第一端与所述第二节点N2电连接，所述第一电容C1的第二端与所述第一节点N1电连接；
所述第二电容C2的第一端与第一节点N1电连接；
第一晶体管T1的栅极与写入控制端S1电连接，第一晶体管T1的源极与数据线DT电连接，第一晶体管T1的漏极与第二节点N2电连接。
在图10所示的像素电路的至少一实施例中，T1可以为p型晶体管。
本公开图10所示的像素电路的至少一实施例在工作时，在高亮度模式下，通过控制所述第一开关控制端M1提供的第一开关控制信号和所述第二开关控制端M2提供的第二开关控制信号，以使得Z1控制C2的第二端与N2之间连通，C1和C2并联成为一个电容，起信号耦合和保持作用；在信号叠加阶段，第二节点N2的电压变化量δVN2经过C1耦合到第一节点N1，δVN1等于δVN2，耦合分压比为N1，然后第一节点N1由C1、C2并联电容基于参考电位Vfx保持，保持电容容量为C1z+C2z，在第二节点N2的电位跳变后需维持第二节点N2的电位；
在低亮度模式下，通过控制所述第一开关控制端M1提供的第一开关控制信号和所述第二开关控制端M2提供的第二开关控制信号，以使得Z1控制C2的第二端与FX之间连通，第二电容C2参与第一节点N1的电位跳变分压；在信号叠加阶段，δVN1等于K1×δVN2，K1为第一电压系数，K1等于C1z/(C1z+C2z)，第一节点N1的电位由第一电容C1基于第二节点N2的电位，并由第二电容C2基于参考电位Vfx共同保持，保持总电容量为C1z+C2z，在低亮度模式下，第二节点N2的电位跳变后，第二节点N2也可以浮空，在这种情况下，N1的电位仅由第二电容C2基于参考电位Vfx保持，保持电容量为C2z。
本公开图10所示的像素电路的至少一实施例在工作时，在高亮度模式下、低亮度模式下，保持电容分别为C1z+C2z、C2z；或者，保持电容分别为C1z+C2z、C1z+C2z；在C2z>>C1z的条件下，高、低亮度模式保持电容差异不大，方便了像素电路信号稳定性设计。
如图11所示，所述双掷开关元件的至少一实施例可以包括第一开关晶体管T91和第二开关晶体管T92；
T91的栅极与第一开关控制端M1电连接，T91的源极与所述第二电容C2的第二端电连接，T91的漏极与参考电位端FX电连接；
T92的栅极与第二开关控制端M2电连接，T92的源极与所述第二电容C2的第二端电连接，T92的漏极与第二节点N2电连接。
在图11所示的双掷开关元件的至少一实施例中，T91和T92都为p型晶体管。
图11所示的双掷开关元件的至少一实施例在工作时，
当第一开关控制端M1提供低电压信号，第二开关控制端M2提供高电压信号时，T91导通，T92关断，第二电容C2的第二端与参考电位端FX之间连通；
当第一开关控制端M1提供高电压信号，第二开关控制端M2提供低电压信号提供低电压信号时，T92导通，T91关断，第二电容C2的第二端与第二节点N2之间连通。
在本公开至少一实施例中，T91和T92也可以都为n型晶体管。
本公开至少一实施例所述的像素电路还可以包括第三储能电路；
所述第三储能电路的第一端与所述第一节点电连接，所述第三储能电路的第二端与所述第一电压端电连接，所述第三储能电路用于储存电能。
如图12所示，在图1所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括第三储能电路130；
所述第三储能电路130的第一端与所述第一节点N1电连接，所述第三储能电路130的第二端与参考电位端FX电连接，所述第三储能电路130用于储存电能。
图12所示的像素电路的至少一实施例在高亮度模式和低亮度模式下，都有独立的耦合电容和保持电容，但保持电容受模式信号控制可调，由此产生了不同模式下不同的分压比。
本公开图12所示的像素电路的至少一实施例在工作时，
在高亮度模式下，所述开关控制电路13在所述开关控制端M提供的开关控制信号的控制下，控制所述第一节点N1与所述第二储能电路12的第一端之间断开，所述第二储能电路12单端浮空而不参与像素电路相关工作过程；
在低亮度模式下，所述开关控制电路13在所述开关控制端M提供的开关控制信号的控制下，控制所述第一节点N1与所述第二储能电路12的第一端之间连通，第二储能电路12的一端与第一节点N1之间连通，第二储能电路12的另一端与第一电压端V1电连接。
如图13所示，在图2所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括第三储能电路130；
所述第三储能电路130的第一端与所述第一节点N1电连接，所述第三储能电路130的第二端与参考电位端FX电连接，所述第三储能电路130用于储存电能。
图13所示的像素电路的至少一实施例在高亮度模式和低亮度模式下，都有独立的耦合电容和保持电容，但保持电容受模式信号控制可调，由此产生了不同模式下不同的分压比。
本公开图13所示的像素电路的至少一实施例在工作时，
在高亮度模式下，所述开关控制电路13在所述开关控制端M提供的开关控制信号的 控制下，控制所述第二储能电路12的第二端与所述第一电压端V1之间断开，所述第二储能电路12单端浮空而不参与像素电路相关工作过程；
在低亮度模式下，所述开关控制电路13在所述开关控制端M提供的开关控制信号的控制下，控制所述第二储能电路12的第二端与所述第一电压端V1之间连通，第二储能电路12的一端与第一节点N1电连接，第二储能电路12的另一端与第一电压端V1之间连通。
可选的，所述第三储能电路包括第三电容；
所述第三电容的第一端与所述第一节点电连接，所述第三电容的第二端与所述第一电压端电连接。
如图14所示，在图5所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括第三储能电路；所述第三储能电路包括第三电容C3；
C3的第一端与第一节点N1电连接，C3的第二端与参考电位端FX电连接。
在图14所示的像素电路的至少一实施例中，T1可以为p型晶体管。
本公开图14所示的像素电路的至少一实施例在工作时，
在高亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得K0关断，C2因回路断开单端浮空而不参与像素电路工作过程，在信号叠加阶段，第二节点N2的电压变化量δVN2经过C1耦合到第一节点N1，δVN1等于K2×δVN2，K2为第二电压系数，K2等于C1z/(C1z+C3z)，其中，C1z为C1的电容值，C3z为C3的电容值；
在高亮度模式下，在N1的电压跳变后，第二节点N2可以浮空，此时第一节点N1的电位由第三电容C3基于参考电位Vfx保持，保持电容容量为C3z；或者，在高亮度模式下，在N1的电压跳变后，第二节点N2的电位被保持，第一节点N1的电位可以由第一电容C1和第三电容C3保持，保持电容容量为C1z+C3z；
在低亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得K0导通，第二电容C2的第一端与第一节点N1之间连通，第二电容C2的第二端与参考电位端FX电连接，第二电容C2与第三电容C3并联参与第一节点N1的电位跳变分压；在信号叠加阶段，δVN1等于K3×δVN2，K3为第三电压系数，K3等于C1z/(C1z+C2z+C3z)，其中，C1z为C1的电容值，C2z为C2的电容值，C3z为C3的电容值；
在低亮度模式下，在N1的电压跳变后，第二节点N2可以浮空，第一节点N1的电位由C2、C3并联电容基于参考电位Vfx保持，保持电容容量为C2z+C3z；或者，在低亮度模式下，在N1的电压跳变后，第二节点N2的电位被保持，第一节点N1的电位可以由第一电容C1、第二电容C2和第三电容C3保持，保持电容容量为C1z+C2z+C3z；
通过适当设置C1z、C2z和C3z，可以获得不同的K2、K3，分别适用于高亮度模式显示、低亮度显示模式。
如图15所示，在图6所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括第三储能电路；所述第三储能电路包括第三电容C3；
C3的第一端与第一节点N1电连接，C3的第二端与参考电位端FX电连接。
在图15所示的像素电路的至少一实施例中，T1可以为p型晶体管。
本公开图15所示的像素电路的至少一实施例在工作时，
在高亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得K0关断，C2因回路断开单端浮空而不参与像素电路工作过程，在信号叠加阶段，第二节点N2的电压变化量δVN2经过C1耦合到第一节点N1，δVN1等于K2×δVN2，K2为第二电压系数，K2等于C1z/(C1z+C3z)，其中，C1z为C1的电容值，C3z为C3的电容值；
在高亮度模式下，在N1的电压跳变后，第二节点N2可以浮空，此时第一节点N1的电位由第三电容C3基于参考电位Vfx保持，保持电容容量为C3z；或者，在高亮度模式下，在N1的电压跳变后，第二节点N2的电位被保持，第一节点N1的电位可以由第一电容C1和第三电容C3保持，保持电容容量为C1z+C3z；
在低亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得K0导通，第二电容C2的第一端与第一节点N1电连接，第二电容C2的第二端与参考电位端FX之间连通，第二电容C2与第三电容C3并联参与第一节点N1的电位跳变分压；在信号叠加阶段，δVN1等于K3×δVN2，K3为第三电压系数，K3等于C1z/(C1z+C2z+C3z)，其中，C1z为C1的电容值，C2z为C2的电容值，C3z为C3的电容值；
在低亮度模式下，在N1的电压跳变后，第二节点N2可以浮空，第一节点N1的电位由C2、C3并联电容基于参考电位Vfx保持，保持电容容量为C2z+C3z；或者，在低亮度模式下，在N1的电压跳变后，第二节点N2的电位被保持，第一节点N1的电位可以由第一电容C1、第二电容C2和第三电容C3保持，保持电容容量为C1z+C2z+C3z；
通过适当设置C1z、C2z和C3z，可以获得不同的K2、K3，分别适用于高亮度模式显示、低亮度显示模式。
图14所示的像素电路的至少一实施例和图15所示的像素电路的至少一实施例在耦合、分压、保持功能方面是等效的，但是在具体的像素电路布局条件下，其寄生效应等方面特性上有差异。
本公开至少一实施例所述的像素电路还包括第一初始化电路、第二初始化电路、补偿控制电路和发光控制电路；
所述第一初始化电路分别与第一初始控制端、参考电压端和所述第二节点电连接，用于在所述第一初始控制端提供的第一初始控制信号的控制下，控制所述参考电压端提供参考电压至所述第二节点；
所述第二初始化电路分别与第二初始控制端、初始电压端和所述第一节点电连接，用于在所述第二初始控制端提供的第二初始控制信号的控制下，控制所述初始电压端提供初始电压至所述第一节点；
所述补偿控制电路分别与补偿控制端、所述第一节点和所述驱动电路的第二端电连接，用于在补偿控制端提供的补偿控制信号的控制下，控制所述第一节点与所述驱动电路的第 二端连通或断开；
所述发光控制电路分别与所述发光控制端、所述驱动电路的第二端与所述发光元件的第一极电连接，用于在所述发光控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通或断开；
所述发光元件的第二极与第二电压端电连接。
如图16所示，在图14所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括第一初始化电路21、第二初始化电路22、补偿控制电路23和发光控制电路24；
所述第一初始化电路21分别与第一初始控制端S4、参考电压端VR和所述第二节点N2电连接，用于在所述第一初始控制端S4提供的第一初始控制信号的控制下，控制所述参考电压端VR提供参考电压Vref至所述第二节点N2；
所述第二初始化电路22分别与第二初始控制端S5、初始电压端I1和所述第一节点N1电连接，用于在所述第二初始控制端S5提供的第二初始控制信号的控制下，控制所述初始电压端I1提供初始电压Vint至所述第一节点N1；
所述补偿控制电路23分别与补偿控制端S0、所述第一节点N1和所述驱动电路10的第二端电连接，用于在补偿控制端S0提供的补偿控制信号的控制下，控制所述第一节点N1与所述驱动电路10的第二端连通或断开；
所述发光控制电路24分别与所述发光控制端EM、所述驱动电路10的第二端与所述发光元件EL的第一极电连接，用于在所述发光控制信号的控制下，控制所述驱动电路10的第二端与所述发光元件EL的第一极之间连通或断开；
所述发光元件EL的第二极与第二电压端V2电连接。
如图17所示，在图15所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括第一初始化电路21、第二初始化电路22、补偿控制电路23和发光控制电路24；
所述第一初始化电路21分别与第一初始控制端S4、参考电压端VR和所述第二节点N2电连接，用于在所述第一初始控制端S4提供的第一初始控制信号的控制下，控制所述参考电压端VR提供参考电压Vref至所述第二节点N2；
所述第二初始化电路22分别与第二初始控制端S5、初始电压端I1和所述第一节点N1电连接，用于在所述第二初始控制端S5提供的第二初始控制信号的控制下，控制所述初始电压端I1提供初始电压Vint至所述第一节点N1；
所述补偿控制电路23分别与补偿控制端S0、所述第一节点N1和所述驱动电路10的第二端电连接，用于在补偿控制端S0提供的补偿控制信号的控制下，控制所述第一节点N1与所述驱动电路10的第二端连通或断开；
所述发光控制电路24分别与所述发光控制端EM、所述驱动电路10的第二端与所述发光元件EL的第一极电连接，用于在所述发光控制信号的控制下，控制所述驱动电路10 的第二端与所述发光元件EL的第一极之间连通或断开；
所述发光元件EL的第二极与第二电压端V2电连接。
可选的，所述补偿控制端与所述第一初始控制端为同一控制端；所述驱动电路包括驱动晶体管，所述数据写入电路包括第一晶体管，所述补偿控制电路包括第二晶体管，所述第一初始化电路包括第三晶体管，所述第二初始化电路包括第四晶体管，所述发光控制电路包括第六晶体管；所述发光元件为有机发光二极管；
所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的第一极与电源电压端电连接；
所述第一晶体管的栅极与写入控制端电连接，所述第一晶体管的第一极与数据线电连接，所述第一晶体管的第二极与第二节点电连接；
所述第二晶体管的栅极与所述第一初始控制端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述驱动晶体管的第二极电连接；
所述第三晶体管的栅极与所述第一初始控制端电连接，所述第三晶体管的第一极与所述第二节点电连接，所述第三晶体管的第二极与参考电压端电连接；
所述第四晶体管的栅极与所述第二初始控制端电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与初始电压端电连接；
所述第六晶体管的栅极与发光控制端电连接，所述第六晶体管的第一极与所述驱动晶体管的第二极电连接，所述第六晶体管的第二极与有机发光二极管的阳极电连接；
所述有机发光二极管的阴极与第二电压端电连接。
如图18所示，在图16所示的像素电路的至少一实施例的基础上，所述开关元件为开关晶体管T9；
所述开关晶体管T9的栅极与开关控制端M电连接，所述开关晶体管T9的源极与所述第一节点N1电连接，所述开关晶体管T9的漏极与第二电容C2的第一端电连接；
所述补偿控制电路包括第二晶体管T2，所述第一初始化电路包括第三晶体管T3，所述第二初始化电路包括第四晶体管T4，所述发光控制电路包括第六晶体管T6；所述发光元件为有机发光二极管O1；
所述第二晶体管T2的栅极与所述第一初始控制端S4电连接，所述第二晶体管T2的源极与所述第一节点N1电连接，所述第二晶体管T2的漏极与所述驱动晶体管T0的漏极电连接；
所述第三晶体管T3的栅极与所述第一初始控制端S4电连接，所述第三晶体管T3的源极与所述第二节点N2电连接，所述第三晶体管T3的漏极与参考电压端VR电连接；所述参考电压端VR用于提供参考电压Vref；
所述第四晶体管T4的栅极与所述第二初始控制端S5电连接，所述第四晶体管T4的源极与所述第一节点N1电连接，所述第四晶体管T4的第二极与初始电压端I1电连接；所述初始电压端I1用于提供初始电压Vint；
所述第六晶体管T6的栅极与发光控制端EM电连接，所述第六晶体管T6的源极与所述驱动晶体管T0的漏极电连接，所述第六晶体管T6的漏极与有机发光二极管O1的阳极电连接；
所述有机发光二极管O1的阴极与低电压端Vss电连接。
在图18所示的像素电路的至少一实施例，所有晶体管都为p型晶体管，但不以此为限。
如图19所示，图18所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的复位阶段t1、阈值电压检获阶段t2、信号叠加阶段t3和发光阶段t4；
在复位阶段t1，EM提供高电压信号，S5提供低电压信号，S1和S4都提供高电压信号，T4打开，以将Vint写入第一节点N1；
在阈值电压检获阶段t2，EM提供高电压信号，S4提供低电压信号，S1和S5都提供高电压信号，T2和T3都打开，以将Vref写入第二节点N2，并控制第一节点N1与T3的漏极之间连通，N1的电位为Vd+Vth，Vd为电源电压Vdd提供的电源电压的电压值，Vth为T0的阈值电压；
在信号叠加阶段t3，EM提供高电压信号，S1提供低电压信号，S4和S5都提供高电压信号，T1打开，DT提供数据电压Vdata至第二节点N2，N1的电位相应变化；
在信号叠加阶段t3，
在高亮度模式下，通过控制所述开关控制端M提供高电压信号，以使得T9关断，C2因回路断开单端浮空而不参与像素电路工作过程，在信号叠加阶段，第二节点N2的电压变化量δVN2经过C1耦合到第一节点N1，δVN1等于K2×δVN2，K2为第二电压系数，K2等于C1z/(C1z+C3z)，其中，C1z为C1的电容值，C3z为C3的电容值；
在低亮度模式下，通过控制所述开关控制端M提供低电压信号，以使得T9导通，第二电容C2的第一端与第一节点N1之间连通，第二电容C2的第二端与参考电位端FX电连接，第二电容C2与第三电容C3并联参与第一节点N1的电位跳变分压；δVN1等于K3×δVN2，K3为第三电压系数，K3等于C1z/(C1z+C2z+C3z)，其中，C1z为C1的电容值，C2z为C2的电容值，C3z为C3的电容值；
在发光阶段t4，EM提供低电压信号，S1提供高电压信号，S4和S5都提供高电压信号，T0驱动O1发光。
如图20所示，在图17所示的像素电路的至少一实施例的基础上，所述开关元件为开关晶体管T9；
所述开关晶体管T9的栅极与开关控制端M电连接，所述开关晶体管T9的源极与第二电容C2的第一端电连接，所述开关晶体管T9的漏极与参考电位端FX电连接；
所述补偿控制电路包括第二晶体管T2，所述第一初始化电路包括第三晶体管T3，所述第二初始化电路包括第四晶体管T4，所述发光控制电路包括第六晶体管T6；所述发光元件为有机发光二极管O1；
所述第二晶体管T2的栅极与所述第一初始控制端S4电连接，所述第二晶体管T2的源极与所述第一节点N1电连接，所述第二晶体管T2的漏极与所述驱动晶体管T0的漏极电连接；
所述第三晶体管T3的栅极与所述第一初始控制端S4电连接，所述第三晶体管T3的源极与所述第二节点N2电连接，所述第三晶体管T3的漏极与参考电压端VR电连接；所述参考电压端VR用于提供参考电压Vref；
所述第四晶体管T4的栅极与所述第二初始控制端S5电连接，所述第四晶体管T4的源极与所述第一节点N1电连接，所述第四晶体管T4的第二极与初始电压端I1电连接；所述初始电压端I1用于提供初始电压Vint；
所述第六晶体管T6的栅极与发光控制端EM电连接，所述第六晶体管T6的源极与所述驱动晶体管T0的漏极电连接，所述第六晶体管T6的漏极与有机发光二极管O1的阳极电连接；
所述有机发光二极管O1的阴极与低电压端Vss电连接。
在图20所示的像素电路的至少一实施例，所有晶体管都为p型晶体管，但不以此为限。
如图19所示，图20所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的复位阶段t1、阈值电压检获阶段t2、信号叠加阶段t3和发光阶段t4；
在复位阶段t1，EM提供高电压信号，S5提供低电压信号，S1和S4都提供高电压信号，T4打开，以将Vint写入第一节点N1；
在阈值电压检获阶段t2，EM提供高电压信号，S4提供低电压信号，S1和S5都提供高电压信号，T2和T3都打开，以将Vref写入第二节点N2，并控制第一节点N1与T3的漏极之间连通，N1的电位为Vd+Vth，Vd为电源电压Vdd提供的电源电压的电压值，Vth为T0的阈值电压；
在信号叠加阶段t3，EM提供高电压信号，S1提供低电压信号，S4和S5都提供高电压信号，T1打开，DT提供数据电压Vdata至第二节点N2，N1的电位相应变化；
在信号叠加阶段t3，
在高亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得K0关断，C2因回路断开单端浮空而不参与像素电路工作过程，在信号叠加阶段，第二节点N2的电压变化量δVN2经过C1耦合到第一节点N1，δVN1等于K2×δVN2，K2为第二电压系数，K2等于C1z/(C1z+C3z)，其中，C1z为C1的电容值，C3z为C3的电容值；
在低亮度模式下，通过控制所述开关控制端M提供的开关控制信号，以使得K0导通，第二电容C2的第一端与第一节点N1电连接，第二电容C2的第二端与参考电位端FX之间连通，第二电容C2与第三电容C3并联参与第一节点N1的电位跳变分压；δVN1等于K3×δVN2，K3为第三电压系数，K3等于C1z/(C1z+C2z+C3z)，其中，C1z为C1的电容值，C2z为C2的电容值，C3z为C3的电容值；
在发光阶段t4，EM提供低电压信号，S1提供高电压信号，S4和S5都提供高电压信号，T0驱动O1发光。
本公开至少一实施例所述的像素电路，其特征在于，还包括第一初始化电路、第二初始化电路、电压控制电路、补偿控制电路和发光控制电路；
所述第一初始化电路分别与初始控制端、参考电压端和所述第二节点电连接，用于在所述初始控制端提供的初始控制信号的控制下，控制所述参考电压端提供参考电压至所述第二节点；
所述第二初始化电路分别与所述初始控制端、初始电压端和所述第一节点电连接，用于在所述初始控制信号的控制下，控制所述初始电压端提供初始电压至所述第一节点；
所述电压控制电路分别与发光控制端、所述参考电压端和所述第二节点电连接，用于在所述发光控制端提供的发光控制信号的控制下，控制所述参考电压端提供参考电压至所述第二节点；
所述补偿控制电路分别与补偿控制端、所述第一节点和所述驱动电路的第二端电连接，用于在补偿控制端提供的补偿控制信号的控制下，控制所述第一节点与所述驱动电路的第二端连通或断开；
所述发光控制电路分别与所述发光控制端、所述驱动电路的第二端与所述发光元件的第一极电连接，用于在所述发光控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通或断开；
所述发光元件的第二极与第二电压端电连接。
如图21所示，在图7所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括第一初始化电路21、第二初始化电路22、电压控制电路20、补偿控制电路23和发光控制电路24；所述发光元件为有机发光二极管O1；
所述第一初始化电路21分别与初始控制端S3、参考电压端VR和所述第二节点N2电连接，用于在所述初始控制端S3提供的初始控制信号的控制下，控制所述参考电压端VR提供参考电压Vref至所述第二节点N2；
所述第二初始化电路22分别与所述初始控制端S3、初始电压端I1和所述第一节点N1电连接，用于在所述初始控制信号的控制下，控制所述初始电压端I1提供初始电压至所述第一节点N1；
所述电压控制电路20分别与发光控制端EM、所述参考电压端VR和所述第二节点N2电连接，用于在所述发光控制端EM提供的发光控制信号的控制下，控制所述参考电压端VR提供参考电压Vref至所述第二节点N2；
所述补偿控制电路23分别与补偿控制端S2、所述第一节点N1和所述驱动电路10的第二端电连接，用于在补偿控制端S2提供的补偿控制信号的控制下，控制所述第一节点N1与所述驱动电路10的第二端连通或断开；
所述发光控制电路24分别与所述发光控制端EM、所述驱动电路10的第二端与所述 发光元件EL的第一极电连接，用于在所述发光控制信号的控制下，控制所述驱动电路10的第二端与所述发光元件EL的第一极之间连通或断开；
所述发光元件EL的第二极与第二电压端V2电连接。
可选的，所述补偿控制端与所述写入控制端为同一控制端；所述驱动电路包括驱动晶体管，所述数据写入电路包括第一晶体管，所述补偿控制电路包括第二晶体管，所述第一初始化电路包括第三晶体管，所述第二初始化电路包括第四晶体管，所述电压控制电路包括第五晶体管，所述发光控制电路包括第六晶体管；所述发光元件为有机发光二极管；
所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的第一极与电源电压端电连接；
所述第一晶体管的栅极与写入控制端电连接，所述第一晶体管的第一极与数据线电连接，所述第一晶体管的第二极与第二节点电连接；
所述第二晶体管的栅极与所述写入控制端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述驱动晶体管的第二极电连接；
所述第三晶体管的栅极与所述初始控制端电连接，所述第三晶体管的第一极与所述第二节点电连接，所述第三晶体管的第二极与参考电压端电连接；
所述第四晶体管的栅极与所述初始控制端电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与初始电压端电连接；
所述第五晶体管的栅极与发光控制端电连接，所述第五晶体管的第一极与第二节点电连接，所述第五晶体管的第二极与参考电压端电连接；
所述第六晶体管的栅极与发光控制端电连接，所述第六晶体管的第一极与所述驱动晶体管的第二极电连接，所述第六晶体管的第二极与有机发光二极管的阳极电连接；
所述有机发光二极管的阴极与第二电压端电连接。
如图22所示，在图21所示的像素电路的至少一实施例的基础上，所述开关控制电路13包括双掷开关元件；所述驱动电路包括驱动晶体管T0；所述数据写入电路包括第一晶体管T1，所述第一储能电路包括第一电容C1，所述第二储能电路包括第二电容C2；
所述驱动晶体管T0的栅极与第一节点N1电连接，所述驱动晶体管T0的源极与电源电压端Vdd电连接；
所述第一晶体管T1的栅极与写入控制端S1电连接，所述第一晶体管T1的源极与数据线DT电连接，所述第一晶体管T1的漏极与第二节点N2电连接；
所述第一电容C1的第一端与所述第二节点N2电连接，所述第一电容C1的第二端与所述第一节点N1电连接；
所述第二电容C2的第一端与第一节点N1电连接；
所述双掷开关元件包括第一开关晶体管T91和第二开关晶体管T92；
T91的栅极与开关控制端M电连接，T91的源极与所述第二电容C2的第二端电连接，T91的漏极与参考电位端FX电连接；
T92的栅极与开关控制端M电连接，T92的源极与所述第二电容C2的第二端电连接，T92的漏极与第二节点N2电连接；
所述补偿控制电路23包括第二晶体管T2，所述第一初始化电路包括第三晶体管T3，所述第二初始化电路包括第四晶体管T4，所述电压控制电路包括第五晶体管T5，所述发光控制电路包括第六晶体管T6；所述发光元件为有机发光二极管O1；
所述驱动晶体管T0的栅极与第一节点N1电连接，所述驱动晶体管T0的源极与电源电压端Vdd电连接；
所述第一晶体管T1的栅极与写入控制端S1电连接，所述第一晶体管T1的源极与数据线DT电连接，所述第一晶体管T1的漏极与第二节点N2电连接；
所述第二晶体管T2的栅极与所述写入控制端S1电连接，所述第二晶体管T2的源极与所述第一节点N1电连接，所述第二晶体管T2的漏极与所述驱动晶体管T0的漏极电连接；
所述第三晶体管T3的栅极与所述初始控制端S3电连接，所述第三晶体管T3的源极与所述第二节点N2电连接，所述第三晶体管T3的漏极与参考电压端VR电连接；所述参考电压端VR用于提供参考电压Vref；
所述第四晶体管T4的栅极与所述初始控制端S3电连接，所述第四晶体管T4的源极与所述第一节点N1电连接，所述第四晶体管T4的漏极与初始电压端I1电连接；所述初始电压端I1用于提供初始电压Vint；
所述第五晶体管T5的栅极与发光控制端EM电连接，所述第五晶体管T5的源极与第二节点N2电连接，所述第五晶体管T5的漏极与参考电压端VR电连接；
所述第六晶体管T6的栅极与发光控制端EM电连接，所述第六晶体管T6的源极与所述驱动晶体管T0的漏极电连接，所述第六晶体管T6的漏极与有机发光二极管O1的阳极电连接；
所述有机发光二极管O1的阴极与低电压端Vss电连接。
在图22所示的像素电路的至少一实施例中，写入控制端与补偿控制端为同一控制端。
在图22所示的像素电路的至少一实施例中，T91为n型晶体管，T92为p型晶体管；T0、T1、T2、T3、T4、T5和T6都为p型晶体管。
图22所示的像素电路的至少一实施例在工作时，
在高亮度模式下，开关控制端M提供低电压信号，T92打开，T91关断，，C1和C2并联成为一个电容，起信号耦合和保持作用；在信号叠加阶段，第二节点N2的电压变化量δVN2经过C1耦合到第一节点N1，δVN1等于δVN2，耦合分压比为N1，然后第一节点N1由C1、C2并联电容基于参考电位Vfx保持，保持电容容量为C1z+C2z，在第二节点N2的电位跳变后需维持第二节点N2的电位；
在低亮度模式下，开关控制端M提供高电压信号，T91打开，T92关断，C2的第二端与FX之间连通，第二电容C2参与第一节点N1的电位跳变分压；在信号叠加阶段，δVN1 等于K1×δVN2，K1为第一电压系数，K1等于C1z/(C1z+C2z)，第一节点N1的电位由第一电容C1基于第二节点N2的电位，并由第二电容C2基于参考电位Vfx共同保持，保持总电容量为C1z+C2z，在低亮度模式下，第二节点N2的电位跳变后，第二节点N2也可以浮空，在这种情况下，N1的电位仅由第二电容C2基于参考电位Vfx保持，保持电容量为C2z。
在本公开至少一实施例中，也可以通过改变驱动电路包括的驱动晶体管的特性的方法实现不同亮度水平的驱动，例如，在一个具有较长沟道的驱动晶体管的沟道不同位置引出可选接源极或漏极，或不同绝缘层厚度的可选接栅极，通过电路选接形成不同增益水平的驱动晶体管和相应受控变换的驱动输出。
本公开实施例所述的像素驱动方法应用于上述的像素电路，所述像素驱动方法包括：
驱动电路在其控制端的电位的控制下，驱动所述发光元件；
数据写入电路在写入控制信号的控制下，将数据线提供的数据电压写入所述第二节点；
第一储能电路储存电能；第二储能电路储存电能
开关控制电路在开关控制信号的控制下，控制第一节点是否通过所述第二储能电路与第一电压端电连接。
可选的，所述开关控制电路在开关控制信号的控制下，控制第一节点是否通过所述第二储能电路与第一电压端电连接步骤包括：
在第一显示模式下，所述开关控制电路在开关控制信号的控制下，控制第一节点不通过所述第二储能电路与第一电压端电连接；
在第二显示模式下，所述开关控制电路在开关控制信号的控制下，控制第一节点通过所述第二储能电路与第一电压端电连接。
在本公开至少一实施例中，所述第一显示模式可以为高亮显示模式，所述第二显示模式可以为低亮显示模式。
本公开实施例所述的显示装置包括上述的像素电路。
本公开适用于数字平板显示领域，所述显示装置例如可以为AMOLED(有源矩阵有机发光二极管)显示装置，但不以此为限。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (17)

  1. 一种像素电路，包括发光元件、驱动电路、第一储能电路、第二储能电路、开关控制电路和数据写入电路；
    所述驱动电路的控制端与第一节点电连接，所述驱动电路的第一端与电源电压端电连接，所述驱动电路的第二端与发光元件电连接，所述驱动电路用于在其控制端的电位的控制下，驱动所述发光元件；
    所述数据写入电路分别与写入控制端、数据线和第二节点电连接，用于在所述写入控制端提供的写入控制信号的控制下，将所述数据线提供的数据电压写入所述第二节点；
    所述第一储能电路的第一端与所述第二节点电连接，所述第一储能电路的第二端与所述第一节点电连接，所述第一储能电路用于储存电能；
    所述开关控制电路分别与开关控制端、所述第二储能电路和第一电压端电连接，用于在所述开关控制端提供的开关控制信号的控制下，控制所述第一节点是否通过所述第二储能电路与第一电压端电连接；
    所述第二储能电路用于储存电能。
  2. 如权利要求1所述的像素电路，其中，所述开关控制电路的控制端与开关控制端电连接，所述开关控制电路的第一端与第一节点电连接，所述开关控制电路的第二端与所述第二储能电路的第一端电连接，所述开关控制电路用于在所述开关控制信号的控制下，控制所述第一节点与所述第二储能电路的第一端之间连通或断开；
    所述第二储能电路的第二端与所述第一电压端电连接。
  3. 如权利要求1所述的像素电路，其中，
    所述第二储能电路的第一端与第一节点电连接；
    所述开关控制电路的控制端与开关控制端电连接，所述开关控制电路的第一端与所述第二储能电路的第二端电连接，所述开关控制电路的第二端与所述第一电压端电连接，所述开关控制电路用于在所述开关控制信号的控制下，控制所述第二储能电路的第二端与所述第一电压端之间连通或断开。
  4. 如权利要求3所述的像素电路，其中，所述开关控制电路还包括第三端；
    所述开关控制电路的第三端与所述第二节点电连接，所述开关控制电路还用于在所述开关控制信号的控制下，控制所述第二节点与所述第二储能电路的第二端之间连通或断开。
  5. 如权利要求2所述的像素电路，其中，还包括第三储能电路；
    所述第三储能电路的第一端与所述第一节点电连接，所述第三储能电路的第二端与所述第一电压端电连接，所述第三储能电路用于储存电能。
  6. 如权利要求3所述的像素电路，其中，还包括第三储能电路；
    所述第三储能电路的第一端与所述第一节点电连接，所述第三储能电路的第二端与所述第一电压端电连接，所述第三储能电路用于储存电能。
  7. 如权利要求2所述的像素电路，其中，所述开关控制电路包括开关元件；所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
    所述开关元件的控制端与所述开关控制端电连接，所述开关元件的第一端与所述第一节点电连接，所述开关元件的第二端与第二电容的第一端电连接；所述开关元件用于在所述开关控制信号的控制下，控制所述开关元件的第一端与所述开关元件的第二端之间连通或关断；
    所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第一节点电连接；
    所述第二电容的第二端与所述第一电压端电连接。
  8. 如权利要求3所述的像素电路，其中，所述开关控制电路包括开关元件；所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
    所述开关元件的控制端与开关控制端电连接，所述开关元件的第一端与所述第二电容的第二端电连接，所述开关元件的第二端与所述第一电压端电连接；所述开关元件用于在所述开关控制信号的控制下，控制所述开关元件的第一端与所述开关元件的第二端之间连通或关断；
    所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第一节点电连接；
    所述第二电容的第一端与第一节点电连接。
  9. 如权利要求4所述的像素电路，其中，所述开关控制电路包括双掷开关元件；所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第一节点电连接；
    所述第二电容的第一端与第一节点电连接；
    所述双掷开关元件的控制端与开关控制端电连接，所述双掷开关元件的第一端与所述第二电容的第二端电连接，所述双掷开关元件的第二端与所述第一电压端电连接，所述双掷开关元件的第三端与所述第二节点电连接；
    所述双掷开关元件用于在所述开关控制信号的控制下，控制所述双掷开关元件的第一端与所述双掷开关元件的第二端或所述双掷开关元件的第三端之间连通。
  10. 如权利要求5或6所述的像素电路，其中，所述第三储能电路包括第三电容；
    所述第三电容的第一端与所述第一节点电连接，所述第三电容的第二端与所述第一电压端电连接。
  11. 如权利要求1至9中任一权利要求所述的像素电路，其中，还包括第一初始化电路、第二初始化电路、电压控制电路、补偿控制电路和发光控制电路；
    所述第一初始化电路分别与初始控制端、参考电压端和所述第二节点电连接，用于在所述初始控制端提供的初始控制信号的控制下，控制所述参考电压端提供参考电压至所述第二节点；
    所述第二初始化电路分别与所述初始控制端、初始电压端和所述第一节点电连接，用于在所述初始控制信号的控制下，控制所述初始电压端提供初始电压至所述第一节点；
    所述电压控制电路分别与发光控制端、所述参考电压端和所述第二节点电连接，用于在所述发光控制端提供的发光控制信号的控制下，控制所述参考电压端提供参考电压至所述第二节点；
    所述补偿控制电路分别与补偿控制端、所述第一节点和所述驱动电路的第二端电连接，用于在补偿控制端提供的补偿控制信号的控制下，控制所述第一节点与所述驱动电路的第二端连通或断开；
    所述发光控制电路分别与所述发光控制端、所述驱动电路的第二端与所述发光元件的第一极电连接，用于在所述发光控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通或断开；
    所述发光元件的第二极与第二电压端电连接。
  12. 如权利要求11所述的像素电路，其中，所述补偿控制端与所述写入控制端为同一控制端；所述驱动电路包括驱动晶体管，所述数据写入电路包括第一晶体管，所述补偿控制电路包括第二晶体管，所述第一初始化电路包括第三晶体管，所述第二初始化电路包括第四晶体管，所述电压控制电路包括第五晶体管，所述发光控制电路包括第六晶体管；所述发光元件为有机发光二极管；
    所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的第一极与电源电压端电连接；
    所述第一晶体管的栅极与写入控制端电连接，所述第一晶体管的第一极与数据线电连接，所述第一晶体管的第二极与第二节点电连接；
    所述第二晶体管的栅极与所述写入控制端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述驱动晶体管的第二极电连接；
    所述第三晶体管的栅极与所述初始控制端电连接，所述第三晶体管的第一极与所述第二节点电连接，所述第三晶体管的第二极与参考电压端电连接；
    所述第四晶体管的栅极与所述初始控制端电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与初始电压端电连接；
    所述第五晶体管的栅极与发光控制端电连接，所述第五晶体管的第一极与第二节点电连接，所述第五晶体管的第二极与参考电压端电连接；
    所述第六晶体管的栅极与发光控制端电连接，所述第六晶体管的第一极与所述驱动晶体管的第二极电连接，所述第六晶体管的第二极与有机发光二极管的阳极电连接；
    所述有机发光二极管的阴极与第二电压端电连接。
  13. 如权利要求5或6所述的像素电路，其中，还包括第一初始化电路、第二初始化电路、补偿控制电路和发光控制电路；
    所述第一初始化电路分别与第一初始控制端、参考电压端和所述第二节点电连接，用 于在所述第一初始控制端提供的第一初始控制信号的控制下，控制所述参考电压端提供参考电压至所述第二节点；
    所述第二初始化电路分别与第二初始控制端、初始电压端和所述第一节点电连接，用于在所述第二初始控制端提供的第二初始控制信号的控制下，控制所述初始电压端提供初始电压至所述第一节点；
    所述补偿控制电路分别与补偿控制端、所述第一节点和所述驱动电路的第二端电连接，用于在补偿控制端提供的补偿控制信号的控制下，控制所述第一节点与所述驱动电路的第二端连通或断开；
    所述发光控制电路分别与发光控制端、所述驱动电路的第二端与所述发光元件的第一极电连接，用于在所述发光控制信号的控制下，控制所述驱动电路的第二端与所述发光元件的第一极之间连通或断开；
    所述发光元件的第二极与第二电压端电连接。
  14. 如权利要求13所述的像素电路，其中，所述补偿控制端与所述第一初始控制端为同一控制端；所述驱动电路包括驱动晶体管，所述数据写入电路包括第一晶体管，所述补偿控制电路包括第二晶体管，所述第一初始化电路包括第三晶体管，所述第二初始化电路包括第四晶体管，所述发光控制电路包括第六晶体管；所述发光元件为有机发光二极管；
    所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的第一极与电源电压端电连接；
    所述第一晶体管的栅极与写入控制端电连接，所述第一晶体管的第一极与数据线电连接，所述第一晶体管的第二极与第二节点电连接；
    所述第二晶体管的栅极与所述第一初始控制端电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述驱动晶体管的第二极电连接；
    所述第三晶体管的栅极与所述第一初始控制端电连接，所述第三晶体管的第一极与所述第二节点电连接，所述第三晶体管的第二极与参考电压端电连接；
    所述第四晶体管的栅极与所述第二初始控制端电连接，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与初始电压端电连接；
    所述第六晶体管的栅极与发光控制端电连接，所述第六晶体管的第一极与所述驱动晶体管的第二极电连接，所述第六晶体管的第二极与有机发光二极管的阳极电连接；
    所述有机发光二极管的阴极与第二电压端电连接。
  15. 一种像素驱动方法，应用于如权利要求1至14中任一权利要求所述的像素电路，所述像素驱动方法包括：
    驱动电路在其控制端的电位的控制下，驱动所述发光元件；
    数据写入电路在写入控制信号的控制下，将数据线提供的数据电压写入所述第二节点；
    第一储能电路储存电能；第二储能电路储存电能
    开关控制电路在开关控制信号的控制下，控制第一节点是否通过所述第二储能电路与 第一电压端电连接。
  16. 如权利要求15所述的像素驱动方法，其中，所述开关控制电路在开关控制信号的控制下，控制第一节点是否通过所述第二储能电路与第一电压端电连接步骤包括：
    在第一显示模式下，所述开关控制电路在开关控制信号的控制下，控制第一节点不通过所述第二储能电路与第一电压端电连接；
    在第二显示模式下，所述开关控制电路在开关控制信号的控制下，控制第一节点通过所述第二储能电路与第一电压端电连接。
  17. 一种显示装置，包括如权利要求1至14中任一权利要求所述的像素电路。
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