WO2024079979A1 - 配線、および電子機器 - Google Patents

配線、および電子機器 Download PDF

Info

Publication number
WO2024079979A1
WO2024079979A1 PCT/JP2023/029673 JP2023029673W WO2024079979A1 WO 2024079979 A1 WO2024079979 A1 WO 2024079979A1 JP 2023029673 W JP2023029673 W JP 2023029673W WO 2024079979 A1 WO2024079979 A1 WO 2024079979A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
wirings
resistance
divided
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/029673
Other languages
English (en)
French (fr)
Inventor
保博 落合
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of WO2024079979A1 publication Critical patent/WO2024079979A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/18—Waveguides; Transmission lines of the waveguide type built-up from several layers to increase operating surface, i.e. alternately conductive and dielectric layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes

Definitions

  • This disclosure relates to wiring and electronic devices.
  • the wiring according to one embodiment of the present disclosure is made up of a plurality of split wirings, each of which has an AC current flowing therethrough, and the plurality of split wirings are configured such that the number of split wirings is 4 or more, the space between two adjacent split wirings is Sp, and the individual wiring width of each of the plurality of split wirings is Wd, where Sp/Wd is 0.2 to 0.55 when a reverse-phase current is passed through the plurality of split wirings as an AC current, and Sp/Wd is 0.35 to 0.95 when a common-phase current is passed through the plurality of split wirings as an AC current.
  • An electronic device has wiring consisting of multiple split wirings through which an AC current flows, and the multiple split wirings are configured such that the number of split wirings is 4 or more, the space between two adjacent split wirings is Sp, and the individual wiring width of each of the multiple split wirings is Wd, where Sp/Wd is 0.2 to 0.55 when a reverse-phase current flows as an AC current through the multiple split wirings, and Sp/Wd is 0.35 to 0.95 when a common-phase current flows as an AC current through the multiple split wirings.
  • multiple split wirings are optimized to reduce the increase in resistance due to the skin effect.
  • FIG. 1 is a characteristic diagram showing an example of the distribution of AC current in the vicinity of a general conductor.
  • FIG. 2 is a perspective view showing an example of wiring made of a general conductor.
  • FIG. 3 is a characteristic diagram showing an example of a general relationship between skin depth and frequency.
  • FIG. 4 is a characteristic diagram showing the results of manually calculating the DC resistance and the AC resistance.
  • FIG. 5 is a characteristic diagram showing a comparison of the result of calculating the sum of the DC resistance and the AC resistance by simulation using electromagnetic field analysis with the result of manual calculation.
  • FIG. 6 is a characteristic diagram showing the results of calculating the DC resistance and the AC resistance by hand calculation and by simulation using electromagnetic field analysis.
  • FIG. 1 is a characteristic diagram showing an example of the distribution of AC current in the vicinity of a general conductor.
  • FIG. 2 is a perspective view showing an example of wiring made of a general conductor.
  • FIG. 3 is a characteristic diagram showing an example of a general relationship between skin depth and frequency.
  • FIG. 7 is a characteristic diagram showing the results of calculating the DC resistance and the AC resistance by hand calculation and by simulation using electromagnetic field analysis.
  • FIG. 8 is a characteristic diagram showing the results of comparing impedance with AC resistance and inductance.
  • FIG. 9 is a characteristic diagram showing an example of a consumption current flowing through a wiring.
  • FIG. 10 is a characteristic diagram showing an example of voltage drops in three types of wiring having different impedance characteristics.
  • FIG. 11 is a characteristic diagram showing the results of calculating the effective power generated in each wiring having three types of impedance characteristics.
  • FIG. 12 is an explanatory diagram showing the average active power loss calculated based on the calculation results of FIG.
  • FIG. 13 is an explanatory diagram showing an example of a method for lowering AC resistance without changing DC resistance.
  • FIG. 14 is a characteristic diagram showing the results of simulating, by electromagnetic field analysis, the frequency characteristics of resistance when the cross-sectional area of the wiring is kept constant and the ratio of the wiring width to the wiring thickness is changed.
  • FIG. 15 is an explanatory diagram showing an example of DC resistance and AC resistance when a wiring is divided.
  • FIG. 16 is a characteristic diagram showing the results of a simulation using electromagnetic field analysis of the resistance value per wire when a common-mode current is applied to two divided wires and the space between the wires is changed.
  • FIG. 17 is a characteristic diagram showing the results of a simulation using electromagnetic field analysis of the resistance value per wire when opposite-phase currents are applied to two divided wires and the space between the wires is changed.
  • FIG. 18 is a characteristic diagram showing the results of a magnetic field distribution in a cross section of the wiring when a common-mode current is passed through two divided wirings, the distribution being determined by a simulation using electromagnetic field analysis.
  • FIG. 19 is a characteristic diagram showing the results of a magnetic field distribution in a cross section of the wiring when a common-mode current is passed through two divided wirings, the distribution being determined by a simulation using electromagnetic field analysis.
  • FIG. 20 is a characteristic diagram showing the results of a magnetic field distribution in a cross section of the wiring when opposite-phase currents are passed through two divided wirings, the results being obtained by simulation using electromagnetic field analysis.
  • FIG. 19 is a characteristic diagram showing the results of a magnetic field distribution in a cross section of the wiring when a common-mode current is passed through two divided wirings, the distribution being determined by a simulation using electromagnetic field analysis.
  • FIG. 20 is a characteristic diagram showing the results of a magnetic field distribution in a cross section of the wiring when opposite-phase currents are passed through two divided wiring
  • FIG. 21 is a characteristic diagram showing the results of a magnetic field distribution in a cross section of the wiring when opposite-phase currents are passed through two divided wirings, the distribution being obtained by a simulation using electromagnetic field analysis.
  • FIG. 22 is a cross-sectional view showing a number of configuration examples in which the cross-sectional area of each of the two divided wirings is constant and the ratio of the wiring width to the wiring thickness is changed.
  • FIG. 23 is a characteristic diagram showing the results of simulating the frequency characteristics of resistors by electromagnetic field analysis for each of the configuration examples shown in FIG. 22.
  • FIG. 24 is a characteristic diagram showing the results of simulating the frequency characteristics of resistors by electromagnetic field analysis for each of the configuration examples shown in FIG. FIG.
  • FIG. 25 is a configuration diagram showing an example in which a wiring is divided into four divided wirings.
  • FIG. 26 is a schematic diagram showing a wiring model used for calculating the resistance.
  • FIG. 27 is a characteristic diagram showing the results of calculating resistance by hand calculation and simulation by electromagnetic field analysis using the wiring model shown in FIG.
  • FIG. 28 is a characteristic diagram showing the results of calculating resistance by hand calculation and simulation by electromagnetic field analysis using the wiring model shown in FIG.
  • FIG. 29 is a characteristic diagram showing the results of calculating resistance by hand calculation and simulation by electromagnetic field analysis using the wiring model shown in FIG.
  • FIG. 30 is an explanatory diagram showing an example of the configuration of divided wirings in which the ratio (Sp/Wd) of the inter-wiring space Sp to the individual wiring width Wd is changed.
  • FIG. 31 is an explanatory diagram showing an outline of a method for calculating an optimum value of Sp/Wd for reducing AC resistance from the relationship between the number of wiring divisions, the space between wirings, the individual wiring width, and the wiring thickness.
  • FIG. 32 is an explanatory diagram showing an example of calculating the number of wiring divisions and the wiring resource increase rate taking into account the wiring resource in the width direction.
  • FIG. 33 is an explanatory diagram showing an example of calculating the number of wiring divisions and the wiring resource increase rate taking into account the wiring resource in the width direction.
  • FIG. 34 is an explanatory diagram showing an example of the calculation result of the resistance increase rate.
  • FIG. 35 is an explanatory diagram showing an example of a calculation result of multiplying the inverse of the wiring resource increase rate by the resistance increase rate.
  • FIG. 36 is an explanatory diagram showing an example of the relationship between the optimum number of wiring divisions N, Sp/Wd, and Wd/t values when a reverse-phase current flows.
  • FIG. 37 is an explanatory diagram showing an example of the relationship between the optimum number of wiring divisions N, Sp/Wd, and Wd/t values when an in-phase current flows.
  • FIG. 38 is a configuration diagram showing a first example of application of wiring according to an embodiment to an electronic device.
  • FIG. 39 is a configuration diagram showing a second example of application of the wiring according to the embodiment to an electronic device.
  • FIG. 40 is a configuration diagram showing a third example of application of wiring according to an embodiment to an electronic device.
  • FIG. 1 An example of the distribution of AC current in the vicinity of a general conductor is shown in Fig. 1.
  • An example of wiring 10 made of a conductor is shown in Fig. 2.
  • the vertical axis in Figure 1 indicates the electric field E.
  • the electric field E is expressed as the following equation (1) in the air, and as equation (2) in a conductor.
  • E0 is the amplitude constant
  • j is the imaginary unit
  • ⁇ is the phase constant.
  • ⁇ indicates the skin depth. Note that in a conductor, current flows in the same direction as the electric field E.
  • the depth (thickness) at which the current value is 1/e of the current value on the conductor surface is called the skin depth.
  • the skin depth (skin thickness) ⁇ is expressed by the following equation (3).
  • the parameters in equation (3) are as follows: ⁇ : Skin depth (skin thickness) (m) f: frequency of AC current (Hz) ⁇ : Conductivity of the conductor (S/m) ⁇ r: relative permeability of conductor ⁇ 0: vacuum permeability (H/m)
  • Figure 3 shows an example of the relationship between skin depth ⁇ (vertical axis) and frequency f (horizontal axis) for a typical conductor.
  • Figure 3 shows an example in which the conductor is copper.
  • the skin depth ⁇ is on the order of ⁇ m.
  • AC current only flows on the surface when it is passed through the conductor.
  • the resistance of a conductor can be considered as being separated into a DC resistance Rdc and an AC resistance Rac.
  • the width (wiring width) of a wiring (conductor) 10 through which a current flows is W
  • the thickness (wiring thickness) of the wiring 10 is t
  • the length (wiring length) of the wiring 10 is L
  • Rdc (1/ ⁇ Wt) L
  • Rac (1/2 ⁇ (W+t)) L
  • the DC resistance Rdc is independent of the frequency f
  • the AC resistance Rac is inversely proportional to the skin depth ⁇ mentioned above and increases with frequency f.
  • the skin depth ⁇ decreases in proportion to the square root of the frequency f.
  • Figure 4 shows the results of calculating the DC resistance Rdc and AC resistance Rac by hand calculation, and then calculating the sum of the DC resistance Rdc and the AC resistance Rac.
  • Figure 5 shows the results of calculating the sum of the DC resistance Rdc and the AC resistance Rac by simulation using electromagnetic field analysis, compared with the results of manual calculation.
  • the results of the simulation and the results of the manual calculation are approximately the same.
  • Figures 6 and 7 show the calculation results when the wiring shape is changed from that of Figures 4 and 5.
  • Figures 6 and 7 show the results of calculating the DC resistance Rdc and the AC resistance Rac by manual calculation and simulation using electromagnetic field analysis.
  • the results from the simulation and the results from the manual calculation are approximately the same.
  • Figure 8 shows the results of comparing impedance with AC resistance Rac and L (inductance).
  • FIG. 8 shows two of the three types of impedance characteristics.
  • the DC resistance Rdc value of both is the same, 0.35 ⁇ .
  • the frequency f at which the impedance begins to increase is almost the same.
  • the increase in impedance has a characteristic that is proportional to the square root of frequency f in the Rdc + Rac characteristic, and has a characteristic that is proportional to frequency f in the Rdc + L characteristic.
  • Fig. 9 shows an example of the consumption current flowing through the wiring 10.
  • Fig. 10 shows an example of the voltage drop in three types of wiring 10 having different impedance characteristics.
  • the current consumption was two types,
  • 1 A/25 ps and 0.5 A/25 ps, which alternated on the time axis.
  • the period of the current generation was 0.4 ns, which corresponds to an operating frequency of 250 MHz.
  • This current consumption was passed through the following three types of wiring 10 with different impedance characteristics.
  • the voltage of characteristic 1 is V_Rdc
  • the voltage of characteristic 2 is V_Rdc+Rac
  • the voltage of characteristic 3 is V_Rdc+L.
  • Figure 11 shows the results of calculating the active power P(t) generated in each of the wirings 10 with the above three types of impedance characteristics.
  • Figure 12 shows the average loss active power P_avg calculated based on the calculation results of Figure 11.
  • the active power P(t) of the above characteristic 1 is P_Rdc
  • the active power P(t) of the above characteristic 2 is P_Rdc+Rac
  • the active power P(t) of the above characteristic 3 is P_Rdc+L.
  • the active power P(t) and the average loss active power P_avg are expressed as follows.
  • P(t) re ⁇ V_R(t) x I(t) ⁇
  • P_avg average(P(t))
  • the real term ⁇ V_R(t) x I(t) ⁇ of the active power P(t) with respect to the power on the time axis is extracted, and the average loss active power P_avg is calculated, and the result is shown in FIG. 12.
  • the AC resistance Rac causes more than twice the loss of active power P(t) compared with the DC resistance Rdc.
  • the AC resistance Rac also dominates the heat generation from the conductor as the wiring 10. When operating at a high frequency f, it is very important to reduce the AC resistance Rac of the wiring 10.
  • FIG. 13 shows an example of a method for lowering the AC resistance Rac without changing the DC resistance Rdc.
  • the magnitude of the AC resistance Rac is greatly affected by the wiring shape.
  • the cross-sectional area (W x t) can be kept constant and the surface area can be increased.
  • FIG. 15 shows an example of DC resistance Rdc and AC resistance Rac when wiring 10 is divided.
  • the wiring 10 may be divided into a plurality of parts as shown in FIG. 15.
  • the wiring space Sp between two adjacent divided wirings is required, and therefore the wiring resource increases.
  • the wiring resource refers to the wiring area for forming the wiring 10.
  • the configuration example in the lower part of FIG. 15 shows a configuration example in which the wiring 10 is divided into two divided wirings 10-1 and 10-2 with the wiring space Sp between them. In the configuration example in the lower part of FIG.
  • the wiring resource of the wiring 10 is increased in the width direction by the wiring space Sp compared to the wiring 10 before division.
  • the DC resistance Rdc and AC resistance Rac of the divided wiring 10 are expressed as follows.
  • Rdc (1/ ⁇ Wt)
  • Rdc (1/ ⁇ Wt) L
  • Rac (1/2 ⁇ (W+2t)) L
  • the wiring width W, wiring thickness t, and number of wiring divisions N should be determined so that the following equations (4) and (5) satisfy (A+B)>(C+D). Note that in equation (5), the wiring space Sp created by the number of wiring divisions N is set to the same value as the wiring width W.
  • FIG. 16 shows the results of a simulation using electromagnetic field analysis of the resistance value per wire when an in-phase current flows through the two split wires 10-1 and 10-2 and the space between the wires Sp is changed.
  • FIG. 17 shows the results of a simulation using electromagnetic field analysis of the resistance value per wire when an out-of-phase current flows through the two split wires 10-1 and 10-2 and the space between the wires Sp is changed.
  • the horizontal axis shows frequency f and the vertical axis shows resistance (Rdc+Rac).
  • FIG. 16 and FIG. 17 show the characteristics when the wire 10 is divided into two split wires 10-1 and 10-2 with a space between the wires Sp.
  • Figures 18 and 19 show the results of simulating the magnetic field distribution in the cross section of the wiring when an in-phase current is passed through the two split wirings 10-1 and 10-2, using electromagnetic field analysis.
  • Figure 18 shows the results when the space between the wirings Sp is 2 ⁇ m.
  • Figure 19 shows the results when the space between the wirings Sp is 40 ⁇ m.
  • a reference GND ground
  • Figures 20 and 21 show the results of simulating the magnetic field distribution in the cross section of the wiring when opposite-phase currents are passed through the two split wirings 10-1, 10-2, using electromagnetic field analysis.
  • Figure 20 shows the results when the spacing between the wirings Sp is 2 ⁇ m.
  • Figure 21 shows the results when the spacing between the wirings Sp is 40 ⁇ m.
  • FIGS. 23 and 24 show the results of simulating the frequency characteristics of resistance for each configuration example shown in FIG. 22 using electromagnetic field analysis.
  • the horizontal axis shows frequency f
  • the vertical axis shows resistance (Rdc+Rac).
  • FIG. 23 shows the results of a simulation for each configuration example shown in FIG. 22, with the inter-wire space Sp set to 5 ⁇ m, when opposite-phase currents are passed through the two split wirings 10-1 and 10-2, and when in-phase currents are passed through them.
  • FIG. 24 shows the results of a simulation for each configuration example shown in FIG. 22, with the inter-wire space Sp set to 20 ⁇ m, when opposite-phase currents are passed through the two split wirings 10-1 and 10-2, and when in-phase currents are passed through them.
  • the resistance of the wiring 10 is expressed as "DC resistance Rdc + AC resistance Rac.”
  • the AC resistance Rac is expressed by the following formulas (6) and (7) for the cases with and without division of the wiring, where the parameters in the formulas are as follows (see FIG. 25): W: Wiring width (total width) (m) Wd: Individual wiring width of divided wiring (m) Sp: Space between wires (m) t: wiring thickness (m) L: Wiring length (m) N: Number of wiring divisions (2 or more) ⁇ : Conductivity of wiring (S/m) f: operating frequency (frequency of AC current) (GHz) A0, A1, B0, B1, C0, C1: Coefficients characterizing the wiring shape
  • ⁇ (B0*(Sp/Wd) B1 *N (C0*Ln(Sp/Wd)+C1) ⁇ is a term (second term) influenced by the wiring thickness t, the wiring space Sp, and the number of wiring divisions N.
  • ⁇ 1/( ⁇ *58e6) ⁇ is a term (third term) influenced by the conductivity ⁇ used for the wiring 10.
  • ⁇ L/(100e-6) ⁇ is a term (fourth term) influenced by the wiring length L. Note that (Sp/Wd) is one of 1, 0.75, 0.5, and 0.25.
  • A0, A1, B0, B1, C0, and C1 are fitting parameters that depend on the individual wiring width Wd and the wiring thickness t.
  • Figure 26 shows a schematic of the wiring model used to calculate the resistance.
  • Figures 27 to 29 show the results of calculating the resistance by hand calculation and simulation (Sim) by electromagnetic field analysis, using the wiring model shown in Figure 26.
  • the horizontal axis shows the wiring width W
  • FIG. 26 shows schematic diagrams of wiring models when the wiring width W is increased in the cases without and with wiring division.
  • the number of wiring divisions N also increases as the wiring width W increases, and multiple divided wirings 10-1, 10-2, 10-3, ... 10-N are formed.
  • Fig. 30 shows an example of the configuration of divided wiring in which the ratio (Sp/Wd) of the space between wirings Sp to the width of individual wirings Wd is changed.
  • Fig. 30 shows an example in which the number of wiring divisions N is 6, and wiring 10 is configured with six divided wirings 10-1, 10-2, 10-3, 10-4, 10-5, and 10-6.
  • Fig. 31 shows an overview of a method for calculating the optimal value of Sp/Wd that reduces AC resistance Rac from the relationship between the number of wiring divisions N, the space between wirings Sp, the width of individual wirings Wd, and the wiring thickness t.
  • the optimum Sp/Wd for reducing the AC resistance Rac can be calculated, for example, by the following procedure. Step 1. Calculate the number of wiring divisions N, taking into account the wiring resources in the width direction, and the wiring resource increase rate. Step 2. Calculate the resistance increase rate at which Sp/Wd becomes smaller. Step 3: Taking into consideration the results of steps 1 and 2, the optimal Sp/Wd is calculated.
  • the surface area also increases, so the resistance is likely to decrease. If Sp/Wd is decreased and the number of wiring divisions N is increased, the wiring resources increase, so it is not preferable to increase the number of wiring divisions N too much.
  • the wiring resource increase rate in the width direction is defined as W_A/W_B, W_A/W_C, and W_A/W_D.
  • the AC resistance Rac decreases as the wiring space Sp increases. Therefore, for example, as shown in Figure 31, the minimum value of the product of the inverse of the wiring resource increase rate (1/wiring resource increase rate) for each value of Sp/Wd and the resistance increase rate is set to the optimal value of Sp/Wd.
  • Figures 32 and 33 show examples of calculating the number of wiring divisions N and the wiring resource increase rate taking into account the width-wise wiring resources according to step 1 above.
  • the wiring resource increase rate is defined as W_A ⁇ W_B.
  • Figure 33 shows the wiring resource increase rate when the number of wiring divisions N is increased.
  • the number of wiring divisions N is 4 or more, and preferably the number of wiring divisions N is 5 or more.
  • Figure 34 shows an example of the calculation result of the resistance increase rate according to step 2 above.
  • Figure 35 shows an example of the calculation result of multiplying the inverse of the wiring resource increase rate (1/wiring resource increase rate) by the resistance increase rate according to step 3 above.
  • the minimum value of the result of multiplying the inverse of the wiring resource increase rate by the resistance increase rate is set as the optimal value of Sp/Wd.
  • the frequency f is 1 GHz, but since the resistance (Rdc + Rac) is proportional to the square root of the frequency f when calculating the optimal value of Sp/Wd, the frequency f can be any value.
  • XXX is, for example, 40 ⁇ m.
  • the minimum value of the result of multiplying the reciprocal of the wiring resource increase rate by the resistance increase rate is the value that can reduce the AC resistance Rac, so the Sp/Wd value corresponding to this minimum value is the desired value of Sp/Wd.
  • Figure 36 shows an example of the relationship between the optimal number of wiring divisions N, Sp/Wd, and Wd/t when a reverse-phase current flows.
  • Figure 37 shows an example of the relationship between the optimal number of wiring divisions N, Sp/Wd, and Wd/t when a common-phase current flows.
  • the individual wiring width Wd is set to an arbitrary value. From the results thus far and the results of Figures 36 and 37, in terms of both the wiring resource and the rate of increase in resistance, in order to efficiently reduce the AC resistance Rac caused by the skin effect, it is desirable that the wiring 10 be divided so as to satisfy the following condition.
  • the individual wiring width Wd is set to an arbitrary value.
  • N 4 or more (preferably 5 or more) Wd/t: 0.5 to 6 Sp/Wd: When a reverse-phase current is applied, it is 0.2 to 0.55. 0.35 to 0.95 when in-phase current flows
  • Wd/t may be the following value.
  • Wd/t 1 or less.
  • Wd/t 1 or more.
  • the wiring 10 according to the embodiment is applicable to various electronic devices.
  • the wiring 10 according to the embodiment is applicable to all substrates on which the divided wiring 10 can be formed.
  • the wiring 10 according to the embodiment is applicable to printed circuit boards (PCBs), packages of electronic components and semiconductors, and semiconductor chips.
  • the wiring 10 is also applicable to wiring 10 through which a reverse-phase current or a common-phase current flows as an AC current.
  • the wiring 10 is also applicable to signal wiring that transmits a data signal or a clock signal.
  • the wiring 10 is also applicable to power supply wiring and GND (ground) wiring.
  • the divided wiring 10 can also be formed on either a surface layer or an inner layer.
  • FIG. 38 shows a first example of application of wiring according to one embodiment to electronic equipment.
  • FIG. 38 shows an example in which divided wiring 10 is applied to a printed circuit board (PCB) 101.
  • the divided wiring 10 according to the technology of one embodiment can be applied as a connection wiring between a package 102 having a semiconductor chip or the like built in on the printed circuit board (PCB) 101 and components such as a package or a connector.
  • FIG. 39 shows a second example of application of wiring according to one embodiment to electronic equipment.
  • FIG. 39 shows an example in which divided wiring 10 is applied to a package substrate 111.
  • a semiconductor chip 112 is fixed onto the package substrate 111 by, for example, a bonding wire 113.
  • the divided wiring 10 according to the technology of one embodiment can be applied as a connection wiring between the semiconductor chip 112 and a package output terminal 114.
  • Figure 40 shows a third example of application of wiring according to one embodiment to electronic equipment.
  • FIG. 40 shows an example in which divided wiring 10 is applied to a semiconductor chip 121.
  • the semiconductor chip 121 is provided with a semiconductor circuit 124 that consumes power supply or GND (ground) current.
  • the semiconductor circuit 124 is connected to a power supply wiring or GND wiring 122.
  • the power supply wiring or GND wiring 122 is connected to a bonding wire 123.
  • the wiring 10 divided by the technology according to one embodiment can be applied as the power supply wiring or GND wiring 122.
  • the semiconductor chip 121 is also provided with a transmission buffer 126 that transmits a clock signal or a data signal, and a reception buffer 127 that receives a clock signal or a data signal.
  • the transmission buffer 126 and the reception buffer 127 are connected to each other by a signal wiring 125.
  • the signal wiring 125 can be the wiring 10 divided by the technology according to one embodiment.
  • the wiring 10 is made up of a plurality of divided wirings, and the divided wirings are optimized so as to reduce the increase in resistance due to the skin effect, thereby making it possible to reduce the increase in resistance in the high frequency region due to the skin effect.
  • the increase in resistance in the high frequency range due to the skin effect can be suppressed by dividing the wiring 10 into multiple parts to increase the surface area.
  • the increase in resistance in the high frequency range can be sufficiently suppressed by optimizing the configuration parameters when dividing the wiring 10 into multiple parts, such as the number of wiring divisions N, the individual wiring width Wd of the divided wiring 10, and the space between the wirings Sp.
  • the present technology can be configured as follows.
  • the wiring is composed of a plurality of divided wirings, and the divided wirings are optimized to reduce the increase in resistance due to the skin effect, thereby making it possible to reduce the increase in resistance in the high frequency region due to the skin effect.
  • the plurality of divided wirings include The number of wiring divisions is set to 4 or more, When the space between two adjacent divided wirings is Sp and the individual wiring width of each of the divided wirings is Wd, When a reverse-phase current is passed through the plurality of divided wirings as the AC current, Sp/Wd is 0.2 or more and 0.55 or less, The wiring is configured so that Sp/Wd satisfies 0.35 to 0.95 when an in-phase current is passed through the plurality of divided wirings as the AC current.
  • a common-mode current is caused to flow through the plurality of divided wirings as the AC current,
  • the individual wiring width of each of the plurality of divided wirings is Wd and the wiring thickness of each of the plurality of divided wirings is t
  • the wiring according to (1) or (2) above, configured to satisfy Wd/t being 1 or more.
  • the number of wiring divisions is calculated based on a calculation formula for AC resistance that includes terms influenced by the wiring thickness of each of the multiple divided wirings, the space between the wirings, and the frequency of the AC current, and terms influenced by the wiring thickness, the space between the wirings, and the number of wiring divisions.
  • each of the plurality of divided wirings has a wiring length of 100 ⁇ m or more.
  • the wiring according to any one of (1) to (6) above, wherein the plurality of divided wirings are used as signal wirings.
  • the wiring according to any one of (1) to (6) above, wherein the plurality of divided wirings are used as power supply wirings.
  • the wiring according to any one of (1) to (6) above, wherein the plurality of divided wirings are used as ground wiring.
  • a wiring including a plurality of divided wirings through which an AC current flows The plurality of divided wirings include The number of wiring divisions is set to 4 or more, When the space between two adjacent divided wirings is Sp and the individual wiring width of each of the divided wirings is Wd, When a reverse-phase current is passed through the plurality of divided wirings as the AC current, Sp/Wd is 0.2 or more and 0.55 or less, The electronic device is configured so that Sp/Wd satisfies 0.35 to 0.95 when an in-phase current is caused to flow as the AC current through the plurality of divided wirings.

Landscapes

  • Structure Of Printed Boards (AREA)

Abstract

本開示の配線は、それぞれに交流電流が流れる複数の分割配線からなり、複数の分割配線は、配線分割数が４以上とされ、隣り合う２つの分割配線同士の配線間スペースをＳｐ、複数の分割配線のそれぞれの個別配線幅をＷｄとしたとき、複数の分割配線に交流電流として逆相電流を流す場合にはＳｐ／Ｗｄが０．２以上０．５５以下、複数の分割配線に交流電流として同相電流を流す場合にはＳｐ／Ｗｄが０．３５以上０．９５以下を満たすように構成されている。

Description

配線、および電子機器
　本開示は、配線、および電子機器に関する。
　銅などの配線は、流れる電流の周波数が高くなると配線表面に電流が集中するため抵抗が高くなる。これは表皮効果と呼ばれている。高周波電流が流れる配線の抵抗を低くする技術として、配線を複数に分割する構成が提案されている（特許文献１参照）。
特開２００３－２２９７０５号公報
　表皮効果により抵抗が高くなると、損失有効電力の増大による発熱や、電圧降下を招く。特許文献１に記載の技術では、配線を複数に分割する際の構成パラメータ、例えば、配線分割数や配線幅、および配線間スペースなどの最適化が十分になされておらず、高周波領域における抵抗増加の抑制効果が不十分である。
　表皮効果による高周波領域における抵抗増加を低減することが可能な配線、および電子機器を提供することが望ましい。
　本開示の一実施の形態に係る配線は、それぞれに交流電流が流れる複数の分割配線からなり、複数の分割配線は、配線分割数が４以上とされ、隣り合う２つの分割配線同士の配線間スペースをＳｐ、複数の分割配線のそれぞれの個別配線幅をＷｄとしたとき、複数の分割配線に交流電流として逆相電流を流す場合にはＳｐ／Ｗｄが０．２以上０．５５以下、複数の分割配線に交流電流として同相電流を流す場合にはＳｐ／Ｗｄが０．３５以上０．９５以下を満たすように構成されている。
　本開示の一実施の形態に係る電子機器は、それぞれに交流電流が流れる複数の分割配線からなる配線を有し、複数の分割配線は、配線分割数が４以上とされ、隣り合う２つの分割配線同士の配線間スペースをＳｐ、複数の分割配線のそれぞれの個別配線幅をＷｄとしたとき、複数の分割配線に交流電流として逆相電流を流す場合にはＳｐ／Ｗｄが０．２以上０．５５以下、複数の分割配線に交流電流として同相電流を流す場合にはＳｐ／Ｗｄが０．３５以上０．９５以下を満たすように構成されている。
　本開示の一実施の形態に係る配線、または電子機器では、表皮効果による抵抗増加を低減することが可能となるように、複数の分割配線が最適化されている。
図１は、一般的な導体近傍における交流電流の分布の一例を示す特性図である。 図２は、一般的な導体からなる配線の一例を示す斜視図である。 図３は、一般的な表皮深さと周波数との関係の一例を示す特性図である。 図４は、手計算により直流抵抗と交流抵抗とを算出した結果を示す特性図である。 図５は、電磁界解析によるシミュレーションによって直流抵抗と交流抵抗との和を算出した結果を、手計算による結果と比較したものを示す特性図である。 図６は、直流抵抗と交流抵抗とを手計算と電磁界解析によるシミュレーションとによって算出した結果を示す特性図である。 図７は、直流抵抗と交流抵抗とを手計算と電磁界解析によるシミュレーションとによって算出した結果を示す特性図である。 図８は、インピーダンスを交流抵抗とインダクタンスとで比較した結果を示す特性図である。 図９は、配線に流す消費電流の一例を示す特性図である。 図１０は、異なるインピーダンス特性を持つ３種類の配線の電圧降下の一例を示す特性図である。 図１１は、３種類のインピーダンス特性の各配線に生じる有効電力を算出した結果を示す特性図である。 図１２は、図１１の算出結果に基づいて算出された平均損失有効電力を示す説明図である。 図１３は、直流抵抗を変化させずに交流抵抗を下げる方法の一例を示す説明図である。 図１４は、配線の断面積を一定とし、配線幅と配線厚の比を変えた場合の抵抗の周波数特性を電磁界解析によりシミュレーションした結果を示す特性図である。 図１５は、配線を分割した場合の直流抵抗および交流抵抗の一例を示す説明図である。 図１６は、２つの分割配線に同相電流を流し、配線間スペースを変えた場合の配線１本辺りの抵抗値を電磁界解析によるシミュレーションにより求めた結果を示す特性図である。 図１７は、２つの分割配線に逆相電流を流し、配線間スペースを変えた場合の配線１本辺りの抵抗値を電磁界解析によるシミュレーションにより求めた結果を示す特性図である。 図１８は、２つの分割配線に同相電流を流した場合の配線断面の磁界分布を電磁界解析によるシミュレーションにより求めた結果を示す特性図である。 図１９は、２つの分割配線に同相電流を流した場合の配線断面の磁界分布を電磁界解析によるシミュレーションにより求めた結果を示す特性図である。 図２０、２つの分割配線に逆相電流を流した場合の配線断面の磁界分布を電磁界解析によるシミュレーションにより求めた結果を示す特性図である。 図２１は、２つの分割配線に逆相電流を流した場合の配線断面の磁界分布を電磁界解析によるシミュレーションにより求めた結果を示す特性図である。 図２２は、２つの分割配線のそれぞれの断面積を一定とし、配線幅と配線厚との比を変えた複数の構成例を示す断面図である。 図２３は、図２２に示した各構成例について、抵抗の周波数特性を電磁界解析によりシミュレーションした結果を示す特性図である。 図２４は、図２２に示した各構成例について、抵抗の周波数特性を電磁界解析によりシミュレーションした結果を示す特性図である。 図２５は、配線を４つの分割配線に分割した例を示す構成図である。 図２６は、抵抗の算出に用いた配線モデルを概略的に示す構成図である。 図２７は、図２６に示した配線モデルを用いて、手計算と電磁界解析によるシミュレーションとによって抵抗を算出した結果を示す特性図である。 図２８は、図２６に示した配線モデルを用いて、手計算と電磁界解析によるシミュレーションとによって抵抗を算出した結果を示す特性図である。 図２９は、図２６に示した配線モデルを用いて、手計算と電磁界解析によるシミュレーションとによって抵抗を算出した結果を示す特性図である。 図３０は、配線間スペースＳｐと個別配線幅Ｗｄとの比（Ｓｐ／Ｗｄ）を変えた分割配線の構成例を示す説明図である。 図３１は、配線分割数と配線間スペースと個別配線幅と配線厚との関係から、交流抵抗を小さくする最適なＳｐ／Ｗｄの値を算出する手法の概要を示す説明図である。 図３２は、幅方向の配線リソースを考慮した配線分割数、および配線リソース増加率の算出例を示す説明図である。 図３３は、幅方向の配線リソースを考慮した配線分割数、および配線リソース増加率の算出例を示す説明図である。 図３４は、抵抗増加率の算出結果の一例を示す説明図である。 図３５は、配線リソース増加率の逆数と抵抗増加率との掛け算の算出結果の一例を示す説明図である。 図３６は、逆相電流を流した場合の最適な配線分割数Ｎ、Ｓｐ／Ｗｄ、Ｗｄ／ｔの値の関係の一例を示す説明図である。 図３７は、同相電流を流した場合の最適な配線分割数Ｎ、Ｓｐ／Ｗｄ、Ｗｄ／ｔの値の関係の一例を示す説明図である。 図３８は、一実施の形態に係る配線の電子機器への第１の適用例を示す構成図である。 図３９は、一実施の形態に係る配線の電子機器への第２の適用例を示す構成図である。 図４０は、一実施の形態に係る配線の電子機器への第３の適用例を示す構成図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　１．一実施の形態
　　１．１　背景（図１～図１２）
　　１．２　表皮効果を考慮した配線構造（図１３～図３７）
　　　１．２．１　交流抵抗を下げる方法
　　　１．２．２　配線間スペースを考慮した交流抵抗の算出式
　　　１．２．３　効率よく配線分割数を決める方法
　　１．３　適用例（図３８～図４０）
　　１．４　効果
　２．その他の実施の形態
 
＜１．一実施の形態＞
［１．１　背景］
（表皮効果について）
　図１に、一般的な導体近傍における交流電流の分布の一例を示す。図２に、導体からなる配線１０の一例を示す。
　図１の横軸は導体表面を基準位置（Ｚ＝０）とした導体表面からの位置Ｚを示す。図１の縦軸は電界Ｅを示す。電界Ｅは空気中では以下の式（１）のように表され、導体中では式（２）のように表される。Ｅ０は振幅定数、ｊは虚数単位、βは位相定数とする。δは表皮深さ（表皮厚）を示す。なお、導体では電界Ｅと同じ方向に電流が流れる。導体表面の電流値に対して電流値が１／ｅとなる深さ（厚さ）を表皮深さ（表皮厚）という。
Figure JPOXMLDOC01-appb-M000001
  
Figure JPOXMLDOC01-appb-M000002
 　
　導体に交流電流を流すと、表皮効果という現象が生じる。表皮効果により、交流電流の周波数ｆが高くなると導体の表面に電流が集中する。これにより、周波数ｆが高くなると導体の交流抵抗は大きくなる。表皮深さ（表皮厚）δは、以下の式（３）のように表される。
　式（３）の各パラメータは以下を表す。
　δ：表皮深さ（表皮厚）（ｍ）
　ｆ：交流電流の周波数（Ｈｚ）
　σ：導体の導電率（Ｓ／ｍ）
　μｒ：導体の比透磁率
　μ０：真空透磁率（Ｈ／ｍ）
Figure JPOXMLDOC01-appb-M000003
  
　図３に、一般的な導体における表皮深さδ（縦軸）と周波数ｆ（横軸）との関係の一例を示す。
　図３は導体を銅（Ｃｏｐｐｅｒ）とした場合の例となる。交流電流の周波数ｆが１ＧＨｚを超えると、表皮深さδはμｍオーダーとなる。周波数ｆが高くなると、導体に交流電流を流しても表面にしか交流電流は流れない。
（導体の抵抗について）
　導体の抵抗は直流抵抗Ｒｄｃと交流抵抗Ｒａｃとに分離して考えることができる。図２に示したように、電流が流れる配線（導体）１０の幅（配線幅）をＷ、配線１０の厚み（配線厚）をｔ、配線１０の長さ（配線長）をＬとすると、直流抵抗Ｒｄｃと交流抵抗Ｒａｃは以下のように表される。
　Ｒｄｃ＝（１／σＷｔ）・Ｌ
　Ｒａｃ＝（１／２σδ（Ｗ＋ｔ））・Ｌ
　直流抵抗Ｒｄｃは周波数ｆとは無関係のものとなり、交流抵抗Ｒａｃは前述した表皮深さδに反比例し周波数ｆと共に大きくなる。表皮深さδは、図３からも分かるように、周波数ｆの平方根に比例して小さくなる。
　図４に、手計算により直流抵抗Ｒｄｃと交流抵抗Ｒａｃとを算出し、さらに直流抵抗Ｒｄｃと交流抵抗Ｒａｃとの和を算出した結果を示す。図５に、電磁界解析によるシミュレーションによって直流抵抗Ｒｄｃと交流抵抗Ｒａｃとの和を算出した結果を、手計算による結果と比較したものを示す。図４および図５には、配線１０の導体材料としては銅を使用し、配線形状を配線幅Ｗ＝４０μｍ、配線厚ｔ＝２０μｍ、配線長Ｌ＝１００μｍとした結果を示す。図５から分かるように、シミュレーションによる結果と手計算による結果は略一致する。
　図６および図７に、図４および図５とは配線形状を変えた場合の計算結果を示す。図６および図７には、直流抵抗Ｒｄｃと交流抵抗Ｒａｃとを手計算と電磁界解析によるシミュレーションとによって算出した結果を示す。図６には、配線１０の導体材料としては銅を使用し、配線形状を配線幅Ｗ＝５μｍ、配線厚ｔ＝５μｍ、配線長Ｌ＝１００μｍとした結果を示す。図７には、配線１０の導体材料としては銅を使用し、配線形状を配線幅Ｗ＝１μｍ、配線厚ｔ＝１μｍ、配線長Ｌ＝１００μｍとした結果を示す。図６および図７からも分かるように、配線形状を変えた場合においても、シミュレーションによる結果と手計算による結果は略一致している。
　図８に、インピーダンスを交流抵抗ＲａｃとＬ（インダクタンス）とで比較した結果を示す。
　交流抵抗Ｒａｃによる影響を確認するため、配線１０として、３種類のインピーダンス特性を有するものを用い、各インピーダンス特性の配線１０に電流を流し、シミュレーションにより電力計算を行った（後述の図１１）。図８には、３種類のうち２つのインピーダンス特性を示す。１つは直流抵抗Ｒｄｃと交流抵抗Ｒａｃとの和（Ｒｄｃ＋Ｒａｃ）となるインピーダンス特性で、配線幅Ｗ＝２０μｍ、配線厚ｔ＝２μｍ、配線長Ｌ＝１０００μｍの配線１０に相当する抵抗特性を持つ。もう１つは、直流抵抗ＲｄｃとインダクタンスＬとの和（Ｒｄｃ＋Ｌ）となるインピーダンス特性で、インダクタンスＬの値はＬ＝３３ｐＨとした。両者の直流抵抗Ｒｄｃの値は同じであり、０．３５Ωとした。両者の特性共に、インピーダンスが増加し始める周波数ｆはほぼ同じとなる。インピーダンスの増加は、Ｒｄｃ＋Ｒａｃの特性では周波数ｆの平方根に比例する特性を持ち、Ｒｄｃ＋Ｌの特性では周波数ｆに比例する特性を持つ。
（電流と電圧降下について）
　図９に、配線１０に流す消費電流の一例を示す。図１０は、異なるインピーダンス特性を持つ３種類の配線１０の電圧降下の一例を示す。
　図９に示したように、消費電流は時間軸上において、｜ｄｉ／ｄｔ｜＝１Ａ／２５ｐｓ，０．５Ａ／２５ｐｓの２種類が交互に発生するものを使用した。電流発生の周期は０．４ｎｓであり、２５０ＭＨｚの動作周波数に相当する。この消費電流を、異なるインピーダンス特性を持つ以下の３種類の配線１０に流した。図１０に示したように、特性１の電圧をＶ＿Ｒｄｃ、特性２の電圧をＶ＿Ｒｄｃ＋Ｒａｃ、特性３の電圧をＶ＿Ｒｄｃ＋Ｌとする。
　特性１：Ｒｄｃのみ
　特性２：Ｒｄｃ＋Ｒａｃ
　特性３：Ｒｄｃ＋Ｌ
　上記各特性の配線１０の両端に発生する電圧をシミュレーションし、モニタした。図１０に示したように、上記各特性の電圧降下の大小関係は以下のようになった。高周波帯における動作では抵抗による電圧降下は、直流抵抗Ｒｄｃより交流抵抗Ｒａｃの方が著しく大きい。
　（特性３）＞（特性２）＞（特性１）
　図１１に、上記３種類のインピーダンス特性の各配線１０のそれぞれに生じる有効電力Ｐ（ｔ）を算出した結果を示す。図１２は、図１１の算出結果に基づいて算出された平均損失有効電力Ｐ＿ａｖｇを示す。上記特性１の有効電力Ｐ（ｔ）をＰ＿Ｒｄｃ、上記特性２の有効電力Ｐ（ｔ）をＰ＿Ｒｄｃ＋Ｒａｃ、上記特性３の有効電力Ｐ（ｔ）をＰ＿Ｒｄｃ＋Ｌとする。
　有効電力Ｐ（ｔ）、平均損失有効電力Ｐ＿ａｖｇは以下で表される。
　Ｐ（ｔ）＝ｒｅ｛Ｖ＿Ｒ（ｔ）×Ｉ（ｔ）｝
　Ｐ＿ａｖｇ＝ａｖｅｒａｇｅ（Ｐ（ｔ））
　時間軸上の電力に対して有効電力Ｐ（ｔ）の実部項｛Ｖ＿Ｒ（ｔ）×Ｉ（ｔ）｝を抜き出し、平均損失有効電力Ｐ＿ａｖｇを求めた結果を図１２に示す。直流抵抗Ｒｄｃよりも交流抵抗Ｒａｃの方が２倍以上の有効電力Ｐ（ｔ）の損失を生じさせる。そして、配線１０としての導体からの発熱も交流抵抗Ｒａｃが支配的となる。高い周波数ｆで動作させる場合、配線１０の交流抵抗Ｒａｃを低減させることがとても重要となる。
［１．２　表皮効果を考慮した配線構造］
（１．２．１　交流抵抗を下げる方法）
　図１３に、直流抵抗Ｒｄｃを変化させずに交流抵抗Ｒａｃを下げる方法の一例を示す。
　上述したように、配線幅をＷ、配線厚をｔ、配線長をＬ、表皮深さをδ、配線（導体）１０の導電率をσとすると、直流抵抗Ｒｄｃと交流抵抗Ｒａｃは以下のように表される。
　Ｒｄｃ＝（１／σＷｔ）・Ｌ
　Ｒａｃ＝（１／２σδ（Ｗ＋ｔ））・Ｌ
　交流抵抗Ｒａｃの大きさはその配線形状に大きく左右される。直流抵抗Ｒｄｃを変化させずに交流抵抗Ｒａｃを下げるには、例えば図１３に示したように、断面積（Ｗ×ｔ）を一定とし、表面積を大きくすればよい。
　図１４に、配線１０の断面積（Ｗ×ｔ）を一定（Ｗ×ｔ＝８００（μｍ２））とし、配線幅Ｗと配線厚ｔの比を変えた場合の抵抗の周波数特性をシミュレーションした結果を示す。横軸は周波数ｆ、縦軸は抵抗（Ｒｄｃ＋Ｒａｃ）を示す。
　図１４の結果より、表面積を増やすように配線形状を工夫すれば交流抵抗Ｒａｃを小さくすることが可能となることが分かる。
　図１５に、配線１０を分割した場合の直流抵抗Ｒｄｃおよび交流抵抗Ｒａｃの一例を示す。
　上述したように、配線１０の断面積（Ｗ×ｔ）を一定としつつ表面積を増加させるには、図１５に示したように、配線１０を複数に分割すればよい。ただし、配線１０を複数に分割すると、隣り合う２つの分割配線同士の配線間スペースＳｐが必要となるため、配線リソースが増加する。ここで、配線リソースとは、配線１０を構成するための配線領域のことをいう。図１５の下段の構成例では、配線間スペースＳｐを空けて配線１０を２つの分割配線１０－１，１０－２に分割した構成例を示している。図１５の下段の構成例では、２つの分割配線１０－１，１０－２のそれぞれの個別配線幅Ｗｄを、図１５の上段に示した分割前の配線１０の配線幅Ｗの１／２としている（Ｗｄ＝Ｗ／２）。図１５の下段の構成例では、分割前の配線１０に対し、配線間スペースＳｐ分、幅方向に配線１０の配線リソースが増加している。この場合、分割後の配線１０の直流抵抗Ｒｄｃと交流抵抗Ｒａｃは以下のように表される。
　Ｒｄｃ＝（１／σＷｔ）・Ｌ
　Ｒａｃ＝（１／２σδ（Ｗ＋２ｔ））・Ｌ
　幅方向の配線リソースをできるだけ増加させずに交流抵抗Ｒａｃを下げるには、理論上、以下の式（４），（５）に関し、（Ａ＋Ｂ）＞（Ｃ＋Ｄ）が満たせるように配線幅Ｗ、配線厚ｔ、配線分割数Ｎを決めればよい。なお、式（５）において、配線分割数Ｎによって生じる配線間スペースＳｐは配線幅Ｗと同じ値にした。
Figure JPOXMLDOC01-appb-M000004
  
　図１６に、２つの分割配線１０－１，１０－２に同相電流を流し、配線間スペースＳｐを変えた場合の配線１本辺りの抵抗値を電磁界解析によるシミュレーションにより求めた結果を示す。図１７に、２つの分割配線１０－１，１０－２に逆相電流を流し、配線間スペースＳｐを変えた場合の配線１本辺りの抵抗値を電磁界解析によるシミュレーションにより求めた結果を示す。図１６および図１７において、横軸は周波数ｆ、縦軸は抵抗（Ｒｄｃ＋Ｒａｃ）を示す。図１６および図１７には、配線間スペースＳｐを空けて、配線１０を２つの分割配線１０－１，１０－２に分割した場合の特性を示す。図１６および図１７には、分割配線１０－１，１０－２の導体材料としては銅を使用し、配線形状を配線幅Ｗｄ＝２０μｍ、配線厚ｔ＝２０μｍ、配線長Ｌ＝１００μｍとした結果を示す。
　上述の（Ａ＋Ｂ）＞（Ｃ＋Ｄ）の数式は配線１０を分割した際の配線間スペースＳｐに交流抵抗Ｒａｃが依存しない前提だと成り立つが、実際はそうではない。分割したことによって生じる配線間スペースＳｐを増加させると、交流抵抗Ｒａｃは減少する傾向にある。
　図１８および図１９に、２つの分割配線１０－１，１０－２に同相電流を流した場合の配線断面の磁界分布を電磁界解析によるシミュレーションにより求めた結果を示す。図１８には配線間スペースＳｐが２μｍの場合の結果を示す。図１９には配線間スペースＳｐが４０μｍの場合の結果を示す。シミュレーションでは、リファレンスＧＮＤ（グランド）を配線直下３００μｍに配置した。そのＧＮＤ（グランド）上に配線幅Ｗｄ＝２０μｍ，配線厚ｔ＝２０μｍの２本の分割配線１０－１，１０－２を配置し、励振源を交流電圧ＡＣ＝１Ｖの電位差、周波数ｆ＝１０ＧＨｚとして同相電流を与えた。
　２つの分割配線１０－１，１０－２に同相電流を流した場合、互いの配線で生じる磁界が打ち消し合う。２つの分割配線１０－１，１０－２が近接すると磁界の打ち消し効果が顕著になり、分割配線１０－１，１０－２の隣接面には電流が流れにくくなる。図１８に示したように配線間スペースＳｐが小さいと配線間には磁場が少なくなり、表面電流の面積は小さくなる。結果として抵抗が大きくなる。逆に、図１９に示したように配線間スペースＳｐを大きくするとこの現象は緩和され、配線間には磁場が多くなり、表面電流の面積は大きくなる。結果として、抵抗は小さくなる。
　図２０および図２１に、２つの分割配線１０－１，１０－２に逆相電流を流した場合の配線断面の磁界分布を電磁界解析によるシミュレーションにより求めた結果を示す。図２０には配線間スペースＳｐが２μｍの場合の結果を示す。図２１には配線間スペースＳｐが４０μｍの場合の結果を示す。シミュレーションでは、配線幅Ｗｄ＝２０μｍ，配線厚ｔ＝２０μｍの２本の分割配線１０－１，１０－２を配置し、励振源を交流電圧ＡＣ＝１Ｖの電位差、周波数ｆ＝１０ＧＨｚとして逆相電流を与えた。
　逆相電流を流した場合、２つの分割配線１０－１，１０－２が近接すると帰路電流の近接化により電磁界が閉じ込められ電磁界の広がりが小さくなり、分割配線１０－１，１０－２に流れる電流により生じる磁界は配線間にて強め合う方向に働く。故に、図２０に示したように配線間スペースＳｐが小さいと、配線間に磁場が集中し、ほとんど、ここにしか電流が流れなくなる。これにより、配線表面に浸透する磁場が少なくなり、表面電流の面積は小さくなる。結果として、抵抗が大きくなる。逆に、図２１に示したように配線間スペースＳｐを大きくするとこの現象は緩和され、配線表面に浸透する磁場が多くなり、表面電流の面積は大きくなる。結果として、抵抗は小さくなる。
　図２２に、２つの分割配線１０－１，１０－２のそれぞれの断面積（Ｗｄ×ｔ）を一定（Ｗｄ×ｔ＝４００μｍ２）とし、配線幅（個別配線幅Ｗｄ）と配線厚ｔとの比（Ｗｄ／ｔ）を変えた複数の構成例を示す。図２２には、複数の構成例として、Ｗｄ＝５μｍ，ｔ＝８０μｍ（図２２の（Ａ））、Ｗｄ＝１０μｍ，ｔ＝４０μｍ（図２２の（Ｂ））、Ｗｄ＝２０μｍ，ｔ＝２０μｍ（図２２の（Ｃ））、Ｗｄ＝４０μｍ，ｔ＝１０μｍ（図２２の（Ｄ））、Ｗｄ＝８０μｍ，ｔ＝５μｍ（図２２の（Ｅ））とした構成例を示す。
　図２３および図２４に、図２２に示した各構成例について、抵抗の周波数特性を電磁界解析によりシミュレーションした結果を示す。図２３および図２４において、横軸は周波数ｆ、縦軸は抵抗（Ｒｄｃ＋Ｒａｃ）を示す。図２３には、図２２に示した各構成例について、配線間スペースＳｐを５μｍとし、２つの分割配線１０－１，１０－２に逆相電流を流した場合と同相電流を流した場合とのシミュレーション結果を示す。図２４には、図２２に示した各構成例について、配線間スペースＳｐを２０μｍとし、２つの分割配線１０－１，１０－２に逆相電流を流した場合と同相電流を流した場合とのシミュレーション結果を示す。
　図２３および図２４の結果から、配線間の結合面積（Ｓｐ×ｔ）が大きくなる（Ｗｄ／ｔが小さくなる）と、逆相電流を流した場合の配線抵抗は小さくなる傾向になることが分かる。逆に、配線間の結合面積（Ｓｐ×ｔ）が小さくなる（Ｗｄ／ｔが大きくなる）と、同相電流を流した場合の配線抵抗は小さくなる傾向になることが分かる。図２３および図２４の結果は、図１８～図２１を用いて説明した理論と特性の傾向が一致する。
　以上の結果から、後述する配線リソースや配線間スペースＳｐを考慮しない場合、逆相電流を流す場合、例えばＷｄ／ｔ＝１以下で構成することが望ましい。また、同相電流を流す場合、例えばＷｄ／ｔ＝１以上で構成することが望ましい。
（１．２．２　配線間スペースを考慮した交流抵抗の算出式）
　図２５に、配線１０を４つの分割配線１０－１，１０－２，１０－３，１０－４に分割した構成例を示す（配線分割数Ｎ＝４）。
　配線１０の抵抗は、「直流抵抗Ｒｄｃ＋交流抵抗Ｒａｃ」で表される。直流抵抗Ｒｄｃは、以下で表される。
　Ｒｄｃ＝（１／σＷｔ）・Ｌ
　交流抵抗Ｒａｃは、配線分割が無い場合と有る場合とで以下の式（６），（７）で表される。なお、式中のパラメータは以下のとおりである（図２５参照）。
　Ｗ：配線幅（全体の幅）（ｍ）
　Ｗｄ：分割配線の個別配線幅（ｍ）
　Ｓｐ：配線間スペース（ｍ）
　ｔ：配線厚（ｍ）
　Ｌ：配線長（ｍ）
　Ｎ：配線分割数（２以上）
　σ：配線の導電率（Ｓ／ｍ）
　ｆ：動作周波数（交流電流の周波数）（ＧＨｚ）
　Ａ０，Ａ１，Ｂ０，Ｂ１，Ｃ０，Ｃ１：配線形状に特徴づけられる係数
＜配線分割無し＞
　Ｒａｃ＝｛（Ａ０＊（√ｆ）｝＊｛（Ｂ０＊ＷＢ１）｝＊｛１／（σ＊５８ｅ６）｝＊｛Ｌ／（１００ｅ－６）｝　……（６）
　ここで、（Ａ０＊（√ｆ）は、配線厚ｔと配線幅Ｗと周波数ｆとが影響を与える項である。（Ｂ０＊ＷＢ１）は、配線厚ｔと配線幅Ｗとが影響を与える項である。１／（σ＊５８ｅ６）は、配線１０に使用する導電率σが影響を与える項である。Ｌ／（１００ｅ－６）は、配線長Ｌが影響を与える項である。
＜配線分割有り＞
　Ｒａｃ＝｛（Ａ０＊Ｌｎ（Ｓｐ／Ｗｄ）＋Ａ１）＊（√ｆ）｝＊｛（Ｂ０＊（Ｓｐ／Ｗｄ）Ｂ１＊Ｎ（Ｃ０＊Ｌｎ（Ｓｐ／Ｗｄ）＋Ｃ１）｝＊｛１／（σ＊５８ｅ６）｝＊｛Ｌ／（１００ｅ－６）｝＊０．５　……（７）
　ここで、｛（Ａ０＊Ｌｎ（Ｓｐ／Ｗｄ）＋Ａ１）＊（√ｆ）｝は、配線厚ｔと配線間スペースＳｐと周波数ｆとが影響を与える項（第１項）である。｛（Ｂ０＊（Ｓｐ／Ｗｄ）Ｂ１＊Ｎ（Ｃ０＊Ｌｎ（Ｓｐ／Ｗｄ）＋Ｃ１）｝は、配線厚ｔと配線間スペースＳｐと配線分割数Ｎとが影響を与える項（第２項）である。｛１／（σ＊５８ｅ６）｝は、配線１０に使用する導電率σが影響を与える項（第３項）である。｛Ｌ／（１００ｅ－６）｝は、配線長Ｌが影響を与える項（第４項）である。なお、（Ｓｐ／Ｗｄ）は、１，０．７５，０．５，０．２５のいずれかを使用する。Ａ０，Ａ１，Ｂ０，Ｂ１，Ｃ０，Ｃ１は、個別配線幅Ｗｄと配線厚ｔとに依存したフィッティングパラメータである。
　配線分割が有った場合、交流抵抗Ｒａｃについては配線間スペースＳｐの影響を考慮する必要があると前述した。式（７）では、第１項と第２項とを数式に組み込むことでこれを考慮できている。式（７）に基づいて、抵抗値が小さくなるような配線分割数Ｎ等を求めることができる。
　上述の式（６），（７）で算出される抵抗の妥当性を確認するため、配線モデルを作成し、手計算と電磁界解析によるシミュレーションとによって抵抗を算出して比較を行った。図２６に、抵抗の算出に用いた配線モデルを概略的に示す。図２７ないし図２９に、図２６に示した配線モデルを用いて、手計算と電磁界解析によるシミュレーション（Ｓｉｍ）とによって抵抗を算出した結果を示す。図２７ないし図２９において、横軸は配線幅Ｗ、縦軸は抵抗Ｒ（＝Ｒｄｃ＋Ｒａｃ）を示す。
　配線モデルとしては、配線分割無しの場合と配線分割有りの場合とを作成し、同相電流と逆相電流とを流した場合について抵抗を算出した。図２６には、配線分割無しの場合と配線分割有りの場合において、配線幅Ｗを増加させた場合の配線モデルを模式的に示す。配線分割有りの場合、配線幅Ｗの増加に伴い、配線分割数Ｎも増加し、複数の分割配線１０－１，１０－２，１０－３，…１０－Ｎが形成される。
　配線１０には、交流電圧ＡＣ＝１Ｖの電位差を与え、総電流から抵抗を算出した。配線分割有りの場合、抵抗Ｒ（＝Ｒｄｃ＋Ｒａｃ）は以下で表される。同相電流をＩｃ、逆相電流はＩｆ，Ｉｒ、配線分割無しの電流はＩとする。
　同相電流：Ｒ＝Ｖ／ΣＩｃ
　逆相電流：Ｒ＝Ｖ／ΣＩｆ（Ｉｒの電流値は非対象とし、Ｗｄ＋Ｓｐは同相電流と同じものを使用）
　配線分割無しの場合、抵抗Ｒ（＝Ｒｄｃ＋Ｒａｃ）は以下で表される。
　Ｒ＝Ｖ／Ｉ
　図２７には、配線形状として、個別配線幅Ｗｄ＝４０μｍ，配線厚ｔ＝４０μｍ，配線間スペースＳｐと個別配線幅Ｗｄとの比Ｓｐ／Ｗｄ＝０．５，配線長Ｌ＝１００μｍとし、周波数ｆ＝１０ＧＨｚとした場合の算出結果を示す。図２８には、配線形状として、個別配線幅Ｗｄ＝５μｍ，配線厚ｔ＝２．５μｍ，Ｓｐ／Ｗｄ＝１，配線長Ｌ＝１００μｍとし、周波数ｆ＝１０ＧＨｚとした場合の算出結果を示す。図２９には、配線形状として、個別配線幅Ｗｄ＝１μｍ，配線厚ｔ＝０．２５μｍ，Ｓｐ／Ｗｄ＝１，配線長Ｌ＝１００μｍとし、周波数ｆ＝１００ＧＨｚとした場合の算出結果を示す。
　図２７ないし図２９に示したように、手計算による結果と電磁界解析によるシミュレーションによる結果は、ほぼ同じ値を示す。なお、図２７ないし図２９のケースでは配線分割有りの方が、配線分割無しの場合よりも小さい値を示すような条件（配線モデルや動作周波数）を使用したが、条件によっては、分割無しの方が抵抗が小さくなるケースもある。なお、ここでは、Ｓｐ／Ｗｄを、１，０．７５，０．５，０．２５としてＡ０，Ａ１，Ｂ０，Ｂ１，Ｃ０，Ｃ１なるフィッティングパラメータの値を使用した計算例を示したが、Ｓｐ／Ｗｄを任意の値として計算することも可能である。
（１．２．３　効率よく配線分割数を決める方法）
　図３０に、配線間スペースＳｐと個別配線幅Ｗｄとの比（Ｓｐ／Ｗｄ）を変えた分割配線の構成例を示す。図３０には、配線分割数Ｎ＝６とし、配線１０を６つの分割配線１０－１，１０－２，１０－３，１０－４，１０－５，１０－６で構成した例を示す。図３１には、配線分割数Ｎと配線間スペースＳｐと個別配線幅Ｗｄと配線厚ｔとの関係から、交流抵抗Ｒａｃを小さくする最適なＳｐ／Ｗｄの値を算出する手法の概要を示す。
　交流抵抗Ｒａｃを小さくする最適なＳｐ／Ｗｄは、例えば以下の手順で算出することができる。
　手順１．幅方向の配線リソースを考慮した配線分割数Ｎ、および配線リソース増加率を算出する。
　手順２．　Ｓｐ／Ｗｄが小さくなる抵抗増加率を算出する。
　手順３．　手順１．手順２．の結果を考慮し、最適なＳｐ／Ｗｄを算出する。
　Ｓｐ／Ｗｄが大きい方が、交流抵抗は小さくなる。一方、配線分割数Ｎを増加することでも表面積が増加するので抵抗は下がり易い。Ｓｐ／Ｗｄを小さくし、配線分割数Ｎを増やすと配線リソースは増加するので、配線分割数Ｎを増やしすぎるのも好ましくない。ここで、図３０に示したように、Ｓｐ／Ｗｄ＝１のときの配線１０の全体の幅をＷ＿Ａ、Ｓｐ／Ｗｄ＝０．７５のときの配線１０の全体の幅をＷ＿Ｂ、Ｓｐ／Ｗｄ＝０．５のときの配線１０の全体の幅をＷ＿Ｃ、Ｓｐ／Ｗｄ＝０．２５のときの配線１０の全体の幅をＷ＿Ｄとする。この場合、幅方向の配線リソース増加率をＷ＿Ａ／Ｗ＿Ｂ、Ｗ＿Ａ／Ｗ＿Ｃ、Ｗ＿Ａ／Ｗ＿Ｄのように定義する。図３１に示したように、配線分割数Ｎを増加した場合、配線リソース増加率は飽和して一定値に落ち着く。飽和に近づく配線分割数Ｎが配線リソースに対する効率が大きいと言える。図３１の例では、例えば、Ｎ＝７で飽和する。また例えば配線リソース増加率はＷ＿Ａ／Ｗ＿Ｄ＝１．５で飽和する。Ｗ＿Ｄの構成の場合、あまり配線リソースを消費していない一方で、配線間スペースＳｐは小さいので交流抵抗Ｒａｃは増える。配線分割数Ｎと配線リソース増加率との関係では、配線間スペースＳｐの減少と共に交流抵抗Ｒａｃは増加する。
　また、図３１の例では、Ｓｐ／Ｗｄ＝０．２５のとき、抵抗増加率は１．５となり、Ｓｐ／Ｗｄ＝１のときに対して交流抵抗Ｒａｃが１．５倍になる。Ｓｐ／Ｗｄと抵抗増加率との関係では、配線間スペースＳｐの増加と共に交流抵抗Ｒａｃは減少する。そこで、例えば図３１に示したように、Ｓｐ／Ｗｄの各値に対する配線リソース増加率の逆数（１／配線リソース増加率）と抵抗増加率とを掛け算した結果の最小値をＳｐ／Ｗｄの最適値とする。
　図３２および図３３に、上記手順１．による幅方向の配線リソースを考慮した配線分割数Ｎ、および配線リソース増加率の算出例を示す。
　図３２および図３３には、個別配線幅Ｗｄ＝４０μｍの例を示す。また、Ｓｐ／Ｗｄ＝１の場合の配線リソースをＷ＿Ａ、Ｓｐ／Ｗｄ＝０．２５の場合との場合の配線リソースをＷ＿Ｂとしている。配線リソース増加率をＷ＿Ａ÷Ｗ＿Ｂと定義する。配線分割数Ｎを増加させた場合の配線リソース増加率を図３３に示す。
　高い周波数ｆになるほど、交流抵抗Ｒａｃは大きくなる。電力消費、発熱などの問題を抑制するため、交流抵抗Ｒａｃを小さくすることが高周波で動作する配線部分に望まれる。分割後の配線１０の交流抵抗Ｒａｃを効果的に低減させる手法を述べる。Ｓｐ／Ｗｄ＝１の配線リソースをＷ＿Ａ、Ｓｐ／Ｗｄ＝０．２５の配線リソースをＷ＿Ｂとした場合、Ｗ＿Ｂの方が配線間スペースＳｐが小さいため、限られた配線リソース内に、より配線１０を多く配置させることが可能となる。図３３に示したように、配線分割数Ｎが増加すると配線リソース増加率は飽和傾向にあり、配線分割数Ｎ＝５辺りから概ね飽和する。このときの配線リソース増加率は約１．５となる。交流抵抗Ｒａｃを小さくする上で、配線分割数Ｎが飽和しだした値を使用するのが望ましい。この観点から、配線分割数Ｎ＝４以上、好ましくは配線分割数５以上であるとよい。これはＷ＿Ｂにおいて、Ｓｐ／Ｗｄ＝０．２５のみならず、０．５、０．７５でも同じ傾向を示す（Ｗ＿ＡはＳｐ／Ｗｄ＝１固定とする）。
　図３４に、上記手順２．による抵抗増加率の算出結果の一例を示す。図３５に、上記手順３．による配線リソース増加率の逆数（１／配線リソース増加率）と抵抗増加率との掛け算の算出結果の一例を示す。上記したように、配線リソース増加率の逆数と抵抗増加率とを掛け算した結果の最小値をＳｐ／Ｗｄの最適値とする。
　図３４の例では、周波数ｆは１ＧＨｚとしているが、Ｓｐ／Ｗｄの最適値を算出するにあたり、抵抗（Ｒｄｃ＋Ｒａｃ）は周波数ｆの平方根に比例するため、周波数ｆは任意でよい。Ｓｐ／Ｗｄの傾向を知るため、抵抗増加率として、各個別配線幅Ｗｄ（Ｗｄ＝ＸＸＸ，Ｗｄ＝ＸＸＸ／２，Ｗｄ＝ＸＸＸＸ／８，Ｗｄ＝ＸＸＸＸ／４０）に対する値の平均値を算出した。ＸＸＸは例えば４０μｍである。
　図３５には、上述の図３２および図３３に示した手法により算出した配線リソース増加率が飽和する配線分割数Ｎにおける、配線リソースの増加率の逆数をＳｐ／Ｗｄ＝０．７５、Ｓｐ／Ｗｄ＝０．５、Ｓｐ／Ｗｄ＝０．２５に対して算出し、抵抗増加率の平均値と配線リソース増加率の逆数とを掛け算した結果を示す。配線リソース増加率の逆数と抵抗増加率とを掛け算した結果の最小値が、交流抵抗Ｒａｃを小さくすることができる値となるため、この最小値に対応するＳｐ／Ｗｄの値がＳｐ／Ｗｄの望ましい値となる。図３５の例では、Ｗｄ／ｔ＝０．２５，０．５，１．０らの値に対して望ましいＳｐ／Ｗｄの値が得られた。
　図３６に、逆相電流を流した場合の最適な配線分割数Ｎ、Ｓｐ／Ｗｄ、Ｗｄ／ｔの値の関係の一例を示す。図３７に、同相電流を流した場合の最適な配線分割数Ｎ、Ｓｐ／Ｗｄ、Ｗｄ／ｔの値の関係の一例を示す。
　図３６および図３７では、個別配線幅Ｗｄは任意の値としている。これまでの結果と、図３６および図３７の結果から、配線リソースと抵抗増加率の両者の観点から、表皮効果により生じる交流抵抗Ｒａｃを効率的に低減させるには、以下の条件を満足するように配線１０が分割されていることが望ましい。個別配線幅Ｗｄは任意の値とする。
　Ｎ：４以上（好ましくは５以上）
　Ｗｄ／ｔ：０．５～６
　Ｓｐ／Ｗｄ：
　　逆相電流を流す場合は０．２～０．５５
　　同相電流を流す場合は０．３５～０．９５
　なお、上述したように、配線リソースや配線間スペースＳｐを考慮しない場合、Ｗｄ／ｔは以下の値であってもよい。
　逆相電流を流す場合、Ｗｄ／ｔ＝１以下
　同相電流を流す場合、Ｗｄ／ｔ＝１以上
　また、交流抵抗Ｒａｃの低減の効果を得るためには、配線長Ｌが１００μｍ以上の配線１０に対して配線分割された構造にするとよい。
［１．３　適用例］
　一実施の形態に係る配線１０は、各種の電子機器に適用可能である。一実施の形態に係る配線１０は、分割された配線１０を形成可能な基板全般に適用可能である。例えば、プリント基板（ＰＣＢ）、電子部品や半導体のパッケージ、および半導体チップ等に適用可能である。また、交流電流として逆相電流または同相電流が流れる配線１０に適用可能である。また、配線１０は、データ信号やクロック信号を伝送する信号配線に適用可能である。また、配線１０は、電源配線、およびＧＮＤ（グランド）配線に適用可能である。また、分割された配線１０の形成部位としては表層、および内層のいずれにも適用可能である。
　図３８に、一実施の形態に係る配線の電子機器への第１の適用例を示す。
　図３８には、プリント基板（ＰＣＢ）１０１に対して、分割された配線１０を適用した例を示す。例えば、プリント基板（ＰＣＢ）１０１上に半導体チップ等が内蔵されたパッケージ１０２と、パッケージやコネクタなどの部品との接続配線として、一実施の形態に係る技術によって分割された配線１０を適用可能である。
　図３９に、一実施の形態に係る配線の電子機器への第２の適用例を示す。
　図３９には、パッケージ基板１１１に対して、分割された配線１０を適用した例を示す。パッケージ基板１１１上には、例えばボンディングワイヤ１１３によって半導体チップ１１２が固定されている。例えば、半導体チップ１１２とパッケージ出力端子１１４との接続配線として、一実施の形態に係る技術によって分割された配線１０を適用可能である。
　図４０に、一実施の形態に係る配線の電子機器への第３の適用例を示す。
　図４０には、半導体チップ１２１に対して、分割された配線１０を適用した例を示す。半導体チップ１２１には、電源もしくはＧＮＤ（グランド）電流を消費する半導体回路１２４が設けられている。半導体回路１２４は、電源配線もしくはＧＮＤ配線１２２に接続されている。電源配線もしくはＧＮＤ配線１２２は、ボンディングワイヤ１２３に接続されている。電源配線もしくはＧＮＤ配線１２２として、一実施の形態に係る技術によって分割された配線１０を適用可能である。
　また、半導体チップ１２１には、クロック信号もしくはデータ信号を送信する送信バッファ１２６と、クロック信号もしくはデータ信号を受信する受信バッファ１２７とが設けられている。送信バッファ１２６と受信バッファ１２７は、信号配線１２５によって互いに接続されている。信号配線１２５として、一実施の形態に係る技術によって分割された配線１０を適用可能である。
［１．４　効果］
　以上説明したように、一実施の形態に係る技術によれば、配線１０が複数の分割配線からなり、表皮効果による抵抗増加を低減することが可能となるように、複数の分割配線が最適化されている。これにより、表皮効果による高周波領域における抵抗増加を低減することが可能となる。
　表皮効果による高周波領域における抵抗増加は、配線１０を複数に分割して表面積を大きくすることで抑制が可能となる。一実施の形態に係る技術によれば、配線１０を複数に分割する際の構成パラメータ、例えば、配線分割数Ｎや分割後の配線１０の個別配線幅Ｗｄ、および配線間スペースＳｐなどの最適化を行うことにより、高周波領域における抵抗増加を十分に抑制可能となる。一実施の形態に係る技術を基板、パッケージ、および半導体チップ等に適用して配線設計することで、基板、パッケージ、および半導体チップ等における配線抵抗を低減でき、そこで発生する有効電力による発熱や電圧降下を低減できる。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。以降の他の実施の形態の効果についても同様である。
＜２．その他の実施の形態＞
　本開示による技術は、上記一実施の形態の説明に限定されず種々の変形実施が可能である。
　例えば、本技術は以下のような構成を取ることもできる。
　以下の構成の本技術によれば、配線が複数の分割配線からなり、表皮効果による抵抗増加を低減することが可能となるように、複数の分割配線が最適化されている。これにより、表皮効果による高周波領域における抵抗増加を低減することが可能となる。
（１）
　それぞれに交流電流が流れる複数の分割配線からなり、
　前記複数の分割配線は、
　配線分割数が４以上とされ、
　隣り合う２つの前記分割配線同士の配線間スペースをＳｐ、前記複数の分割配線のそれぞれの個別配線幅をＷｄとしたとき、
　前記複数の分割配線に前記交流電流として逆相電流を流す場合にはＳｐ／Ｗｄが０．２以上０．５５以下、
　前記複数の分割配線に前記交流電流として同相電流を流す場合にはＳｐ／Ｗｄが０．３５以上０．９５以下
　を満たすように構成されている
　配線。
（２）
　前記複数の分割配線のそれぞれの個別配線幅をＷｄ、前記複数の分割配線のそれぞれの配線厚をｔとしたとき、
　Ｗｄ／ｔが０．５以上６以下
　を満たすように構成されている
　上記（１）に記載の配線。
（３）
　前記複数の分割配線に前記交流電流として逆相電流を流すようになされ、
　前記複数の分割配線のそれぞれの個別配線幅をＷｄ、前記複数の分割配線のそれぞれの配線厚をｔとしたとき、
　Ｗｄ／ｔが１以下
　を満たすように構成されている
　上記（１）または（２）に記載の配線。
（４）
　前記複数の分割配線に前記交流電流として同相電流を流すようになされ、
　前記複数の分割配線のそれぞれの個別配線幅をＷｄ、前記複数の分割配線のそれぞれの配線厚をｔとしたとき、
　Ｗｄ／ｔが１以上
　を満たすように構成されている
　上記（１）または（２）に記載の配線。
（５）
　前記配線分割数は、前記複数の分割配線のそれぞれの配線厚、前記配線間スペースおよび前記交流電流の周波数が影響を与える項と、前記配線厚、前記配線間スペースおよび前記配線分割数が影響を与える項とを含む交流抵抗の算出式に基づいて求められている
　上記（１）ないし（４）のいずれか１つに記載の配線。
（６）
　前記複数の分割配線のそれぞれの配線長が１００μｍ以上である
　上記（１）ないし（５）のいずれか１つに記載の配線。
（７）
　前記複数の分割配線は、信号配線として用いられる
　上記（１）ないし（６）のいずれか１つに記載の配線。
（８）
　前記複数の分割配線は、電源配線として用いられる
　上記（１）ないし（６）のいずれか１つに記載の配線。
（９）
　前記複数の分割配線は、グランド配線として用いられる
　上記（１）ないし（６）のいずれか１つに記載の配線。
（１０）
　それぞれに交流電流が流れる複数の分割配線からなる配線を有し、
　前記複数の分割配線は、
　配線分割数が４以上とされ、
　隣り合う２つの前記分割配線同士の配線間スペースをＳｐ、前記複数の分割配線のそれぞれの個別配線幅をＷｄとしたとき、
　前記複数の分割配線に前記交流電流として逆相電流を流す場合にはＳｐ／Ｗｄが０．２以上０．５５以下、
　前記複数の分割配線に前記交流電流として同相電流を流す場合にはＳｐ／Ｗｄが０．３５以上０．９５以下
　を満たすように構成されている
　電子機器。
　本出願は、日本国特許庁において２０２２年１０月１１日に出願された日本特許出願番号第２０２２－１６３３６３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 　それぞれに交流電流が流れる複数の分割配線からなり、
    　前記複数の分割配線は、
    　配線分割数が４以上とされ、
    　隣り合う２つの前記分割配線同士の配線間スペースをＳｐ、前記複数の分割配線のそれぞれの個別配線幅をＷｄとしたとき、
    　前記複数の分割配線に前記交流電流として逆相電流を流す場合にはＳｐ／Ｗｄが０．２以上０．５５以下、
    　前記複数の分割配線に前記交流電流として同相電流を流す場合にはＳｐ／Ｗｄが０．３５以上０．９５以下
    　を満たすように構成されている
    　配線。
  2. 　前記複数の分割配線のそれぞれの個別配線幅をＷｄ、前記複数の分割配線のそれぞれの配線厚をｔとしたとき、
    　Ｗｄ／ｔが０．５以上６以下
    　を満たすように構成されている
    　請求項１に記載の配線。
  3. 　前記複数の分割配線に前記交流電流として逆相電流を流すようになされ、
    　前記複数の分割配線のそれぞれの個別配線幅をＷｄ、前記複数の分割配線のそれぞれの配線厚をｔとしたとき、
    　Ｗｄ／ｔが１以下
    　を満たすように構成されている
    　請求項１に記載の配線。
  4. 　前記複数の分割配線に前記交流電流として同相電流を流すようになされ、
    　前記複数の分割配線のそれぞれの個別配線幅をＷｄ、前記複数の分割配線のそれぞれの配線厚をｔとしたとき、
    　Ｗｄ／ｔが１以上
    　を満たすように構成されている
    　請求項１に記載の配線。
  5. 　前記配線分割数は、前記複数の分割配線のそれぞれの配線厚、前記配線間スペースおよび前記交流電流の周波数が影響を与える項と、前記配線厚、前記配線間スペースおよび前記配線分割数が影響を与える項とを含む交流抵抗の算出式に基づいて求められている
    　請求項１に記載の配線。
  6. 　前記複数の分割配線のそれぞれの配線長が１００μｍ以上である
    　請求項１に記載の配線。
  7. 　前記複数の分割配線は、信号配線として用いられる
    　請求項１に記載の配線。
  8. 　前記複数の分割配線は、電源配線として用いられる
    　請求項１に記載の配線。
  9. 　前記複数の分割配線は、グランド配線として用いられる
    　請求項１に記載の配線。
  10. 　それぞれに交流電流が流れる複数の分割配線からなる配線を有し、
    　前記複数の分割配線は、
    　配線分割数が４以上とされ、
    　隣り合う２つの前記分割配線同士の配線間スペースをＳｐ、前記複数の分割配線のそれぞれの個別配線幅をＷｄとしたとき、
    　前記複数の分割配線に前記交流電流として逆相電流を流す場合にはＳｐ／Ｗｄが０．２以上０．５５以下、
    　前記複数の分割配線に前記交流電流として同相電流を流す場合にはＳｐ／Ｗｄが０．３５以上０．９５以下
    　を満たすように構成されている
    　電子機器。
PCT/JP2023/029673 2022-10-11 2023-08-17 配線、および電子機器 Ceased WO2024079979A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022163363 2022-10-11
JP2022-163363 2022-10-11

Publications (1)

Publication Number Publication Date
WO2024079979A1 true WO2024079979A1 (ja) 2024-04-18

Family

ID=90669441

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/029673 Ceased WO2024079979A1 (ja) 2022-10-11 2023-08-17 配線、および電子機器

Country Status (1)

Country Link
WO (1) WO2024079979A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357774A (ja) * 1999-06-15 2000-12-26 Matsushita Electric Ind Co Ltd 複数本導線線路、インダクタ素子及びモノリシックマイクロ波集積回路
JP2011108878A (ja) * 2009-11-18 2011-06-02 Elpida Memory Inc 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357774A (ja) * 1999-06-15 2000-12-26 Matsushita Electric Ind Co Ltd 複数本導線線路、インダクタ素子及びモノリシックマイクロ波集積回路
JP2011108878A (ja) * 2009-11-18 2011-06-02 Elpida Memory Inc 半導体装置

Similar Documents

Publication Publication Date Title
JP3267274B2 (ja) 多層プリント基板
Hall High-speed digital system design—A handbook of interconnect theory and design practices
KR100294957B1 (ko) 프린트배선판
CN102860140B (zh) 各层通过导电通孔互连的电路板
US8658911B2 (en) Through-hole-vias in multi-layer printed circuit boards
US7271348B1 (en) Providing decoupling capacitors in a circuit board
JP2009528693A (ja) 多層基板におけるバイア相互接続から平面状伝送線への広帯域遷移部構造
CN206807859U (zh) 用于高速传输的印刷电路板
Armstrong PCB design techniques for lowest-cost EMC compliance. 1
Pak et al. Modeling and measurement of radiated field emission from a power/ground plane cavity edge excited by a through-hole signal via based on a balanced TLM and via coupling model
US8779298B2 (en) Electronic circuit
WO2024079979A1 (ja) 配線、および電子機器
JPWO2012039269A1 (ja) プリント配線基板及びプリント配線基板の給電配線方法
US20140118966A1 (en) Low Inductance Flex Bond with Low Thermal Resistance
Muthana et al. Improvements in noise suppression for I/O circuits using embedded planar capacitors
CN101005730A (zh) 减少电子产品电磁干扰之电路板
JP2010098162A (ja) プリント配線基板および設計支援システム
JP2004304134A (ja) 配線基板及びその製造方法
JP4910335B2 (ja) 印刷配線板及び半導体集積回路装置
Carter Circuit board layout techniques
JP6832988B2 (ja) 高速差動信号配線のためのループ状の放射低減フィルタ
US7405919B2 (en) Electronic circuit having transmission line type noise filter
Shim et al. Modeling of ESD and EMI problems in split multi-layer power distribution network
JP2007189042A (ja) 半導体装置
Desai et al. Mastering High-speed and Low Power Hardware System Design

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23876987

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 23876987

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP