WO2024038685A1 - 半導体装置、半導体モジュール及び電子機器 - Google Patents

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    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Definitions

  • the present disclosure relates to a semiconductor device, a semiconductor module, and an electronic device.
  • GaN is used as a wide gap semiconductor material.
  • Devices made of GaN have characteristics such as high dielectric breakdown voltage, high temperature operation, and fast saturation drift speed.
  • 2DEG two-dimensional electron gas generated in a GaN-based heterojunction is characterized by high mobility and high sheet electron density. Due to these characteristics, GaN-based hetero FETs (HFETs) are capable of low resistance, high speed operation, and high breakdown voltage operation. Therefore, it is expected to be applied to power devices, radio frequency (RF) devices, and the like.
  • RF radio frequency
  • Patent Document 1 listed below discloses an electrostatic protection circuit.
  • the electrostatic protection circuit is placed between an external terminal and a power supply terminal, and includes a plurality of MOS (Metal Oxide Semiconductor) transistors that are electrically connected in series with the drain of one connected to the source of the other. There is. A gate electrode of each of the plurality of MOS transistors is connected to a source. Further, each of the plurality of MOS transistors is electrically isolated by element isolation. In the electrostatic protection circuit configured in this manner, static electricity applied to the external terminal is divided into a plurality of MOS transistors. Therefore, the electrostatic discharge breakdown voltage can be improved.
  • MOS Metal Oxide Semiconductor
  • the plurality of MOS transistors are separated by element isolation, so as the number of connected MOS transistors increases, the occupied area increases. For this reason, in semiconductor devices for constructing power transistors, high-frequency devices, etc., it is necessary to improve the electrostatic breakdown voltage and reduce the occupied area in the electrostatic breakdown protection circuit provided at the external terminal to which a DC signal is applied. was desired.
  • a semiconductor device includes a plurality of field effect transistors having a pair of main electrodes and a gate electrode disposed between the pair of main electrodes, the field effect transistors sharing the main electrodes and electrically connected in series. a first terminal electrically connected to one main electrode of a field effect transistor at one end connected in series of the multi-gate transistors and into which a signal is input or output; a second terminal electrically connected to the other main electrode of the field effect transistor at the other end connected in series of the multi-gate type transistor, and a second terminal to which a fixed potential is supplied; A gate electrode of the field effect transistor is electrically connected to the other main electrode of the field effect transistor.
  • the multi-gate transistor constitutes an electrostatic breakdown protection circuit.
  • a semiconductor module includes a semiconductor device, in which field effect transistors each having a pair of main electrodes and a gate electrode disposed between the pair of main electrodes have their main electrodes mutually connected to each other.
  • a plurality of multi-gate transistors are shared and electrically connected in series, and the multi-gate transistor is electrically connected to one main electrode of a field effect transistor at one end connected in series, and a signal is input or output.
  • a first terminal electrically connected to the other main electrode of the field effect transistor at the other end connected in series of the multi-gate transistor, and a second terminal to which a fixed potential is supplied;
  • a gate electrode of at least one field effect transistor of the type transistor is electrically connected to the other main electrode of the field effect transistor.
  • An electronic device includes a semiconductor device, wherein a field effect transistor having a pair of main electrodes and a gate electrode disposed between the pair of main electrodes has the main electrodes mutually connected to each other.
  • a plurality of multi-gate transistors are shared and electrically connected in series, and the multi-gate transistor is electrically connected to one main electrode of a field effect transistor at one end connected in series, and a signal is input or output.
  • a first terminal electrically connected to the other main electrode of the field effect transistor at the other end connected in series of the multi-gate transistor, and a second terminal to which a fixed potential is supplied;
  • a gate electrode of at least one field effect transistor of the type transistor is electrically connected to the other main electrode of the field effect transistor.
  • FIG. 1 is a circuit diagram including an internal circuit of an electrostatic discharge protection circuit (ESD protection element) mounted on a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a top view of the electrostatic discharge protection circuit shown in FIG.
  • FIG. 3 is a sectional view of a main part of the electrostatic discharge protection circuit shown in FIG. 2 (a sectional view taken along the line AA shown in FIG. 2).
  • FIG. 4 is a sectional view of a main part of the electrostatic discharge protection circuit shown in FIG. 2 (a sectional view taken along the line BB shown in FIG. 2).
  • FIG. 5 is a first step cross-sectional view (cut along the AA cutting line shown in FIG.
  • FIG. 6 is a sectional view of the second step.
  • FIG. 1 is a circuit diagram including an internal circuit of an electrostatic discharge protection circuit (ESD protection element) mounted on a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a top view of the electrostatic
  • FIG. 7 is a sectional view of the third step.
  • FIG. 8 is a sectional view of the fourth step.
  • FIG. 9 is a sectional view of the fifth step.
  • FIG. 10 is a sectional view of the sixth step.
  • FIG. 11 is a schematic plan view of the electrostatic discharge protection circuit according to the first embodiment.
  • FIG. 12 is a schematic plan view of an electrostatic discharge protection circuit according to a first comparative example.
  • FIG. 13 is a graph comparing the area occupied by the electrostatic discharge protection circuit according to the first embodiment and the area occupied by the electrostatic discharge protection circuit according to the first comparative example.
  • FIG. 14 is a plan view corresponding to FIG. 2 of an electrostatic discharge protection circuit mounted on a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 15 is a schematic plan view corresponding to FIG. 11 of the electrostatic discharge protection circuit according to the second embodiment.
  • FIG. 16 is a schematic plan view corresponding to FIG. 12 of the electrostatic discharge protection circuit according to the second comparative example.
  • FIG. 17 is a graph comparing the area occupied by the electrostatic discharge protection circuit according to the second embodiment and the area occupied by the electrostatic discharge protection circuit according to the second comparative example.
  • FIG. 18 is a cross-sectional view of a main part of a semiconductor device and an internal circuit mounted thereon according to a third embodiment of the present disclosure.
  • FIG. 19 is a cross-sectional view of a main part of a semiconductor device and an internal circuit mounted thereon according to a fourth embodiment of the present disclosure.
  • FIG. 20 is a perspective view of a semiconductor module according to a fifth embodiment of the present disclosure.
  • FIG. 21 is a block configuration diagram of an electronic device according to a sixth embodiment of the present disclosure.
  • First Embodiment The first embodiment is a first example in which the present technology is applied to a semiconductor device equipped with an electrostatic discharge protection circuit. Here, the circuit configuration, planar configuration, cross-sectional configuration, and manufacturing method of the electrostatic discharge protection circuit will be described. 2. Second Embodiment The second embodiment is a second example in which the number of connected field effect transistors is increased in the electrostatic discharge protection circuit for the semiconductor device according to the first embodiment. 3. Third Embodiment The third embodiment describes the structure of an electrostatic discharge protection circuit and a monolithically constructed field effect transistor in the internal circuit of the semiconductor device according to the first embodiment or the second embodiment.
  • the fourth embodiment describes the structure of an electrostatic discharge protection circuit and a monolithically constructed field effect transistor in the internal circuit of the semiconductor device according to the first embodiment or the second embodiment. This is the second example. 5.
  • Fifth Embodiment The fifth embodiment is a fifth example for explaining a semiconductor module in which the semiconductor devices according to the first to fourth embodiments are mounted. 6.
  • Sixth Embodiment The sixth embodiment is a sixth example for explaining an electronic device in which the semiconductor devices according to the first to fourth embodiments are mounted. 7.
  • FIGS. 1 to 13 A semiconductor device 1 according to a first embodiment of the present disclosure will be described using FIGS. 1 to 13.
  • the arrow X direction shown as appropriate represents one plane direction of the semiconductor device 1 placed on a plane for convenience.
  • the arrow Y direction represents another plane direction orthogonal to the arrow X direction.
  • the arrow Z direction represents an upward direction orthogonal to the arrow X direction and the arrow Y direction. That is, the arrow X direction, arrow Y direction, and arrow Z direction exactly correspond to the X-axis direction, Y-axis direction, and Z-axis direction, respectively, of the three-dimensional coordinate system. Note that these directions are illustrated to help understand the explanation, and do not limit the direction of the present technology.
  • FIG. 1 shows an example of a circuit configuration including an electrostatic discharge protection circuit (ESD protection element) 2 and an internal circuit 5 mounted on a semiconductor device 1 according to the first embodiment. ing. As shown in FIG. 1, the semiconductor device 1 includes a first terminal 3, a second terminal 4, an internal circuit 5, and further includes an electrostatic discharge protection circuit 2.
  • ESD protection element electrostatic discharge protection circuit
  • the first terminal 3 is an external signal terminal to which a signal is input from outside the semiconductor device 1 .
  • the first terminal 3 is electrically connected to the internal circuit 5 of the semiconductor device 1 .
  • the signal is, for example, a DC signal of 2V or more and 20V or less, or -20V or more and -2V or less.
  • the second terminal 4 is an external power supply terminal to which power is supplied from outside the semiconductor device 1 .
  • the second terminal 4 is electrically connected to the internal circuit 5 of the semiconductor device 1 and the like.
  • the power source has a fixed potential, for example, the circuit ground voltage of 0V.
  • the internal circuit 5 includes field effect transistors that construct power devices, high frequency devices, etc., for example.
  • the field effect transistor for example, a GaN-based hetero field effect transistor (HFET) or a GaN-based hetero junction field effect transistor (HJFET) is used. Note that, as described above, a DC signal is input to the first terminal 3, and a high frequency RF signal is not input. Therefore, even if the electrostatic discharge protection circuit 2 has poor linearity, the high frequency circuit characteristics of the internal circuit 5 will not deteriorate.
  • HFET GaN-based hetero field effect transistor
  • HJFET GaN-based hetero junction field effect transistor
  • the electrostatic discharge protection circuit 2 is disposed between the first terminal 3 and the internal circuit 5.
  • the electrostatic discharge protection circuit 2 is disposed between the first terminal 3 and the second terminal 4.
  • the electrostatic discharge protection circuit 2 includes a multi-gate transistor MT as a main component. Further, the electrostatic discharge protection circuit 2 includes a resistor R electrically connected in series between the multi-gate transistor MT and the internal circuit 5.
  • the multi-gate transistor MT includes a first multi-gate transistor MT1 and a second multi-gate transistor MT2.
  • the first multi-gate transistor MT1 includes two first field effect transistors 21 and a second field effect transistor 22.
  • the second multi-gate transistor MT2 includes two third field effect transistors 23 and a fourth field effect transistor 24.
  • the first field effect transistor 21 to the fourth field effect transistor 24 of the multi-gate transistor MT are each configured to include a pair of main electrodes and a gate electrode disposed between the pair of main electrodes. . Further, in each of the first field effect transistor 21 to the fourth field effect transistor 24, the other of the pair of main electrodes and the gate electrode are electrically connected.
  • One main electrode of the first field effect transistor 21 disposed at one end of the first multi-gate transistor MT1 connected in series is connected to the first terminal 3.
  • the other main electrode of the first field effect transistor 21 is connected to one main electrode of a second field effect transistor 22 disposed at the other serially connected end of the first multi-gate transistor MT1.
  • the other main electrode of the second field effect transistor 22 is connected to the second terminal 4. That is, the first field effect transistor 21 and the second field effect transistor 22 share the main electrode with each other and are electrically connected in series between the first terminal 3 and the second terminal 4.
  • “sharing each other's main electrodes” means that one main electrode of a field effect transistor is formed in common with one main electrode of another field effect transistor, and there is no insulation separation or wiring connection, and they are integrally formed. It is used in the sense that it is composed of In other words, the first field effect transistor 21 and the second field effect transistor 22 are electrically connected in parallel between the first terminal 3 and the internal circuit 5.
  • One main electrode of the third field effect transistor 23 disposed at one end of the series-connected second multi-gate transistor MT2 is connected to the first terminal 3.
  • the other main electrode of the third field effect transistor 23 is connected to one main electrode of a fourth field effect transistor 24 disposed at the other series-connected end of the second multi-gate transistor MT2.
  • the other main electrode of the fourth field effect transistor 24 is connected to the second terminal 4. That is, the third field effect transistor 23 and the fourth field effect transistor 24 share the main electrode with each other and are electrically connected in series between the first terminal 3 and the second terminal 4. Similarly, in other words, the third field effect transistor 23 and the fourth field effect transistor 24 are electrically connected in parallel between the first terminal 3 and the internal circuit 5.
  • FIG. 2 shows an example of a planar configuration of the electrostatic discharge protection circuit 2.
  • FIG. 3 shows an example of a cross-sectional configuration of the electrostatic discharge protection circuit 2.
  • FIG. 4 shows an example of a cross-sectional configuration of a connection portion between the gate electrode 18 and the wiring 6 of each of the first field effect transistor 21 and the second field effect transistor 22 that constitute the electrostatic discharge protection circuit 2.
  • the semiconductor device 1 includes a substrate 10 as a main component.
  • a buffer layer 11 is laminated on the main surface of the substrate 10 in the direction of arrow Z.
  • the first field effect transistor 21 to the fourth field effect transistor 24 are arranged on the substrate 10 with the buffer layer 11 interposed therebetween in the active region Ac within the region surrounded by the element isolation region 14.
  • the first field effect transistor 21 to the fourth field effect transistor 24 include a channel layer 12, a pair of main electrodes 16, and a gate electrode 18 disposed between the pair of main electrodes 16.
  • One of the pair of main electrodes 16 is used as a source electrode (source region).
  • the source electrode is electrically connected to the first terminal 3.
  • the other of the pair of main electrodes 16 is used as a drain electrode (drain region).
  • the drain electrode is electrically connected to the second terminal 4.
  • one main electrode 16 is connected to the first terminal 3, and the other main electrode 16 is shared and connected to one main electrode 16 of the second field effect transistor 22. . Further, in the first field effect transistor 21, the gate electrode 18 is connected to the other main electrode 16. A wiring 6 is used to connect the gate electrode 18 and the other main electrode 16. One end of the gate electrode 18 in the gate width direction extends to the element isolation region 14, and one end of the wiring 6 is connected to one end of the extended gate electrode 18. On the other hand, the other end of the wiring 6 extends to a region overlapping the other main electrode 16 and is connected to the other main electrode 16 in this extended region. In the second field effect transistor 22, the other main electrode 16 is connected to the second terminal 4, and the gate electrode 18 is connected to the other main electrode 16. Similar to the first field effect transistor 21, the wiring 6 is used to connect the gate electrode 18 and the other main electrode 16.
  • one main electrode 16 is connected to the first terminal 3, and the other main electrode 16 is shared with one main electrode 16 of the fourth field effect transistor 24, and the other main electrode 16 is connected to the first terminal 3. has been done.
  • the gate electrode 18 is connected to the other main electrode 16. Similar to the first field effect transistor 21, the wiring 6 is used to connect the gate electrode 18 and the other main electrode 16.
  • the other main electrode 16 is connected to the second terminal 4, and the gate electrode 18 is connected to the other main electrode 16. Similar to the first field effect transistor 21, the wiring 6 is used to connect the gate electrode 18 and the other main electrode 16.
  • the first field effect transistor 21 to the fourth field effect transistor 24 are arranged in one active region Ac surrounded by the element isolation region 14, and are configured to share the main electrode 16 with each other. That is, the first field effect transistor 21 and the second field effect transistor 22 constitute the first multi-gate transistor MT1, and the third field effect transistor 23 and the fourth field effect transistor 24 constitute the second multi-gate transistor MT2. is being built.
  • a center line CC is shown between the first multi-gate transistor MT1 and the second multi-gate transistor MT2 (see FIG. 2).
  • the center line CC extends in the direction of the arrow Y at the center position in the direction of the arrow X of one main electrode 16 shared by each of the first field effect transistor 21 and the third field effect transistor 23.
  • the second multi-gate transistor MT2 has a line-symmetric shape with respect to the first multi-gate transistor MT1 when viewed from the direction of arrow Z (hereinafter simply referred to as "in plan view") with respect to the center line CC. is formed.
  • the first multi-gate transistor MT1 and the second multi-gate transistor MT2 constitute a multi-gate transistor MT.
  • the substrate 10 is made of a semiconductor material.
  • the substrate 10 is made of, for example, a III-V compound semiconductor material, and here, for example, a nitride semiconductor, specifically a semi-insulating single crystal GaN substrate, is used.
  • a buffer layer 11 is provided between the substrate 10 and the channel layer 12, and the lattice constant is controlled by the buffer layer 11. Therefore, a semiconductor material having a different lattice constant from that of the channel layer 12 can be used for the substrate 10.
  • SiC, sapphire, Si, etc. can be used for the substrate 10 as semiconductor materials having different lattice constants.
  • the buffer layer 11 is provided on the substrate 10.
  • the buffer layer 11 is formed of, for example, a compound semiconductor layer grown on the substrate 10 using an epitaxial growth method. If the lattice constant of the channel layer 12 is different from the lattice constant of the substrate 10, the lattice constant can be controlled by the buffer layer 11. This improves the crystalline state of the channel layer 12, making it possible to better control warping of the substrate 10 in a wafer state.
  • the buffer layer 11 can be made of, for example, AlN, AlGaN, GaN, or the like. Further, the buffer layer 11 is not limited to a single layer.
  • the buffer layer 11 may be formed of a composite film in which the aforementioned AlN, AlGaN, GaN, etc. are laminated as appropriate.
  • the buffer layer 11 may be formed of a ternary compound semiconductor layer whose composition is gradually changed in the thickness direction.
  • a barrier layer 15 is provided on the opposite side of the channel layer 12 from the buffer layer 11 .
  • the channel layer 12 is a region where carriers are accumulated due to polarization with the barrier layer 15.
  • 2DEG two-dimensional electron gas
  • a compound semiconductor layer is used for the channel layer 12.
  • the channel layer 12 is formed of GaN, which is a nitride semiconductor.
  • GaN is formed using, for example, an epitaxial growth method.
  • undoped GaN (u-GaN) to which no impurities are added is used for the channel layer 12. Since no impurities are added, scattering of carriers due to impurities can be suppressed in the channel layer 12. As a result, high carrier mobility can be achieved.
  • a back barrier layer may be provided between the buffer layer 11 and the channel layer 12.
  • the back barrier layer is formed of a compound semiconductor material that raises the energy band on the back barrier layer side within the channel layer 12.
  • the back barrier layer for example, Al 1-xy Ga x In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1), undoped Al 1-xy Ga x In y N, etc. are practically used. can do.
  • the back barrier layer is formed using an epitaxial growth method.
  • the barrier layer 15 is provided in the channel layer 12.
  • the barrier layer 15 is formed of a compound semiconductor material in which carriers are accumulated in the channel layer 12 due to polarization with the channel layer 12 .
  • the barrier layer 15 is formed of, for example, Al 1-xy Ga x In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1). Barrier layer 15 is formed using an epitaxial growth method.
  • the barrier layer 15 may be formed of undoped Al 1-xy Ga x In y N. Since no impurities are added, scattering of carriers due to impurities in the channel layer 12 can be suppressed. As a result, high carrier mobility can be achieved. Further, the barrier layer 15 is not limited to a single layer. For example, the barrier layer 15 is formed of a composite film in which a plurality of layers with different compositions of the aforementioned Al 1-xy Ga x In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) are laminated. Good too. Further, the barrier layer 15 may be formed by gradually changing the composition in the thickness direction.
  • a spacer layer may be provided between the channel layer 12 and the barrier layer 15.
  • the spacer layer can effectively suppress scattering of carriers due to impurities and achieve high mobility.
  • the spacer layer is formed of a compound semiconductor material such as Al 1-x Ga x N (0 ⁇ x ⁇ 1).
  • the spacer layer may be formed of a single layer or a composite film.
  • a composite film is formed by laminating a plurality of layers with different compositions of spacer layers. Further, the spacer layer may be formed by gradually changing the composition in the thickness direction.
  • a gate barrier opening 15A is provided in the barrier layer 15 at an intermediate portion between the pair of main electrodes 16. There is.
  • the gate barrier opening 15A is disposed at a position overlapping the gate electrode 18, and is formed here to penetrate the barrier layer 15 in the film thickness direction.
  • Gate barrier opening 15A is formed by selectively etching barrier layer 15. For example, wet etching using a chemical solution having a high etching selectivity with respect to the channel layer 12 is used for the etching. Thereby, selective etching of the barrier layer 15 can be realized with high precision.
  • the on-current of the first field effect transistor 21 and the like can be increased.
  • the off-state current of the first field effect transistor 21 and the like can be reduced.
  • the surface layer portion of the channel layer 12 may be partially etched within the gate barrier opening 15A.
  • An insulator 17 is provided on the opposite side of the barrier layer 15 from the channel layer 12 and in the channel layer 12 within the gate barrier opening 15A.
  • the insulator 17 is used as a gate insulating film of the first field effect transistor 21 and the like.
  • the insulator 17 has insulation properties with respect to the channel layer 12 and the barrier layer 15, protects the surfaces of the channel layer 12 and the barrier layer 15 from impurities such as ions, and protects the surfaces of the channel layer 12 and the barrier layer 15 from impurities such as ions. and the barrier layer 15 to form a good interface. That is, the insulator 17 is formed of an insulating material that improves device characteristics of the first field effect transistor 21 and the like.
  • the insulator 17 for example, one or more insulating materials selected from aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), silicon oxide (SiO 2 ), and silicon nitride (SiN) can be used.
  • Al 2 O 3 and HfO 2 can be formed into a film by, for example, an ALD (Atomic Vapor Deposition) method.
  • each of SiO 2 and SiN can be formed into a film by a CVD (Chemical Vapor Deposition) method.
  • the film thickness of the insulator 17 is set to 20 nm or more in terms of oxide film equivalent film thickness. Note that the insulator 17 may be a single layer or a composite film in which a plurality of the above-selected insulating materials are laminated.
  • the gate electrode 18 is disposed on the side of the insulator 17 opposite to the channel layer 12 at a position overlapping the gate barrier opening 15A.
  • the gate electrode 18 is formed of a composite film in which nickel (Ni) and gold (Au) are sequentially laminated in the direction of the arrow Z. That is, the first field effect transistor 21 and the like are gate insulated field effect transistors.
  • the main electrode 16 is disposed on the channel layer 12 with a barrier layer 15 interposed therebetween.
  • the main electrode 16 is an ohmic electrode that forms an ohmic contact with the channel layer 12 . Thereby, the connection between the main electrode 16 and the two-dimensional electron gas 13 becomes low resistance.
  • the main electrode 16 is formed of, for example, a composite film in which titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) are sequentially laminated in the direction of arrow Z.
  • the main electrode 16 is connected to the two-dimensional electron gas 13 of the channel layer 12 with a high impurity density region 16N interposed between the channel layer 12 and the barrier layer 15.
  • the high impurity density region 16N is disposed at a position overlapping the main electrode 16 of the channel layer 12, has the same conductivity type as the carriers flowing in the channel layer 12, and is more conductive than the channel layer 12. It is also a semiconductor region with high impurity density.
  • the high impurity density region 16N is formed of an n-type semiconductor region.
  • the high impurity density region 16N is formed to a deeper position on the substrate 10 side than the two-dimensional electron gas 13.
  • the high impurity density region 16N is formed to have an impurity density of, for example, 10 18 atoms/cm 3 or more and 10 21 atoms/cm 3 or less. By providing the high impurity density region 16N, the connection between the main electrode 16 and the two-dimensional electron gas 13 becomes low resistance.
  • the high impurity density region 16N is formed using a selective regrowth method or an ion implantation method.
  • the selective regrowth method is, for example, a method in which a part of the surface of the channel layer 12 is removed by etching, and a high impurity density region 16N is selectively grown in the removed region.
  • a semiconductor material such as n-In 1-x Ga x N can be used for the high impurity density region 16N.
  • the ion implantation method is a method of implanting an n-type impurity into, for example, the surface portion of the channel layer 12 and activating the implanted n-type impurity.
  • the element isolation region 14 is provided in the channel layer 12 and the barrier layer 15 around the active region Ac.
  • the element isolation region 14 is formed using, for example, an ion implantation method.
  • the ion implantation method is a method of implanting p-type impurities into the barrier layer 15 and the channel layer 12 to break the crystal and lower the conductivity.
  • boron (B) is used as the p-type impurity.
  • an element isolation region 14 is formed extending from the surface of the channel layer 12 to a deeper position on the substrate 10 side than the two-dimensional electron gas 13 and the high impurity density region 16N.
  • the interlayer insulator 19 is disposed to cover the gate electrode 18 and the insulator 17.
  • the interlayer insulator 19 is made of an insulating material that has insulation properties with respect to the gate electrode 18 and does not allow current to flow between the wirings 6 .
  • Each of Al 2 O 3 and HfO 2 can be formed into a film by, for example, an ALD method.
  • Each of SiO 2 and SiN can be formed into a film by a CVD method.
  • the interlayer insulator 19 may be a single layer, or may be a composite film in which a plurality of the above-selected insulating materials are laminated.
  • the wiring 6 is provided on the opposite side of the interlayer insulator 19 from the gate electrode 18 .
  • the wiring 6 is arranged at a position overlapping the main electrode 16 of the first field effect transistor 21 and the like, and is connected to the main electrode 16 through a connection hole 19H formed in the insulator 17 and the interlayer insulator 19.
  • the main electrode 16 of the first field effect transistor 21 and the like is formed in a slit shape that is short in the gate length Lg direction and long in the gate width Wg direction in plan view. Therefore, the wiring 6 passes through the connection hole 19H that overlaps most of the planar shape of the main electrode 16 and has a slit-shaped opening that is similar in shape to the main electrode 16 in plan view. connected to the majority of
  • the wiring 6 connected to the other main electrode 16 of the first field effect transistor 21 is connected to the gate electrode 18 of the first field effect transistor 21. ing. One end portion of the gate electrode 18 extends into the element isolation region 14 . One end of this gate electrode 18 is connected to the wiring 6 through a connection hole 19H.
  • the second field effect transistor 22 to the fourth field effect transistor 24 have a similar configuration.
  • the wiring 6 is formed of a wiring material having a resistivity value smaller than that of each of the gate electrode 18 and the main electrode 16.
  • one or more wiring materials selected from, for example, Ti, Pt, Al, and Au can be used.
  • the resistance value of the wiring 6 between the gate electrode 18 and the main electrode 16 is set to 100 ⁇ or less. More preferably, the resistance value is set to 10 ⁇ or less.
  • FIGS. 5 to 10 show examples of process cross sections explaining the manufacturing method step by step.
  • the buffer layer 11 is formed on the substrate 10 (see FIG. 5).
  • a Si substrate is used as the substrate 10.
  • a channel layer 12 is formed on the buffer layer 11 (see FIG. 5).
  • GaN is used for the channel layer 12.
  • GaN is formed using an epitaxial growth method.
  • a barrier layer 15 is formed on the channel layer 12 (see FIG. 5).
  • u-AlGaN is used for the barrier layer 15.
  • the barrier layer 15 uses Al 0.3 -Ga 0.7 N mixed crystal.
  • Barrier layer 15 is formed using an epitaxial growth method. When the barrier layer 15 is formed, two-dimensional electron gas 13 is generated in the vicinity of the barrier layer 15 in the channel layer 12 .
  • a mask 30 is formed on the barrier layer 15.
  • the above-mentioned insulating material is used for the mask 30.
  • the mask 30 is patterned. As a result, an opening 30H is formed in a portion of the mask 30 (see FIG. 6). Photolithography and etching techniques are used for patterning.
  • the barrier layer 15 exposed from the opening 30H is patterned using the mask 30.
  • a gate barrier opening 15A is formed in the barrier layer 15, through which the surface of the channel layer 12 is exposed.
  • Etching techniques are used for patterning.
  • wet etching is used which can ensure the etching selectivity between the channel layer 12 and the barrier layer 15.
  • wet etching the barrier layer 15 can be selectively removed without over-etching the surface of the channel layer 12. Furthermore, since dry etching is not used, no etching damage occurs to the surface of the channel layer 12.
  • patterning dry etching is first used, followed by wet etching. Furthermore, if the damage is low, patterning may be performed only by dry etching.
  • the mask 30 is removed. Note that the mask 30 may be used as a protective film in subsequent steps without being removed.
  • an element isolation region 14 is formed around the active region Ac.
  • the element isolation region 14 is formed as a non-active region having a high resistance by, for example, implanting p-type impurities into the barrier layer 15 and the channel layer 12 by ion implantation. As a result, an island-shaped active region Ac surrounded by the element isolation region 14 is formed. Note that the element isolation region 14 may be formed after the main electrode 16 is formed or after the gate electrode 18 is formed.
  • a pair of main electrodes 16 are formed in regions separated from each other on the barrier layer 15.
  • the main electrode 16 is formed, for example, by sequentially depositing Ti, Al, Ni, and Au using a mask deposition method.
  • an insulator 17 is formed covering the main electrode 16. Insulator 17 is also formed on barrier layer 15 and on channel layer 12 exposed from gate barrier opening 15A. In this manufacturing method, the insulator 17 is formed of, for example, SiO 2 . SiO 2 is formed using, for example, a CVD method.
  • a gate electrode 18 is formed on the insulator 17 in a region overlapping the gate barrier opening 15A (see FIG. 10).
  • the gate electrode 18 is formed, for example, by sequentially depositing Ni and Au using a mask deposition method.
  • interlayer insulator 19 covering gate electrode 18 is formed.
  • interlayer insulator 19 is formed of, for example, SiO 2 .
  • SiO 2 is formed using, for example, a CVD method.
  • connection holes 19H are formed in the interlayer insulator 19 (see FIGS. 2 to 4). Subsequently, as shown in FIGS. 2 to 4 described above, wiring 6 is formed on interlayer insulator 19. The wiring 6 is connected to each of the main electrode 16 and the gate electrode 18 through the connection hole 19H.
  • the first to fourth field effect transistors 21 to 24 of the electrostatic discharge protection circuit 2 are formed, and the semiconductor device 1 according to the first embodiment is completed.
  • the first multi-gate transistor MT1 is electrically connected in series between the first terminal 3 and the second terminal 4. That is, between the first terminal 3 and the second terminal 4, there is a capacitance C1 between one main electrode 16 and the gate electrode 18 of the first field effect transistor 21 and one main electrode 16 of the second field effect transistor 22. - The capacitance C2 between the gate electrodes 18 is electrically connected in series (see FIG. 2). Each of the capacitance C1 and the capacitance C2 is equivalent.
  • the protection durability can be further improved by increasing the gate width Wg of the first to fourth field effect transistors 21 to 24.
  • FIG. 11 shows an example of a schematic planar structure of the first multi-gate transistor MT1 of the electrostatic discharge protection circuit 2 according to the first embodiment.
  • FIG. 12 shows an example of a schematic planar structure of a stacked transistor of the electrostatic discharge protection circuit CE according to the first comparative example.
  • the first field effect transistor 21 and the second field effect transistor 22 share the main electrode 16. They are arranged in the direction of arrow X.
  • the gate length Lg of each of the first field effect transistor 21 and the second field effect transistor 22 is set to, for example, 1 ⁇ m.
  • the ohmic length Lo of the main electrode 16, which corresponds to the gate length Lg of each of the first field effect transistor 21 and the second field effect transistor 22, is set to, for example, 1 ⁇ m.
  • the inter-gate distance Lgg1 between the gate electrode 18 of the first field effect transistor 21 and the gate electrode 18 of the second field effect transistor 22 is set to, for example, 2 ⁇ m.
  • the field effect transistor 201 and the field effect transistor 202 are arranged with the element isolation region 14 interposed therebetween. They are arranged in the direction of arrow X.
  • the gate length Lg of each of the field effect transistor 201 and the field effect transistor 202 is set to, for example, 1 ⁇ m.
  • the ohmic length Lo of each main electrode 16 of the field effect transistor 201 and the field effect transistor 202 is set to, for example, 1 ⁇ m.
  • the inter-gate distance Lgg2 between the gate electrode 18 of the field-effect transistor 201 and the gate electrode 18 of the field-effect transistor 202 is calculated by adding the dimension of one main electrode 16 and the element isolation region 14 in the arrow X direction to the inter-gate distance Lgg1. It becomes the added value.
  • FIG. 13 is a graph comparing the area occupied by the electrostatic discharge protection circuit 2 according to the first embodiment and the area occupied by the electrostatic discharge protection circuit CE according to the first comparative example.
  • the horizontal axis represents the ohmic length Lo [ ⁇ m].
  • the vertical axis represents the area occupied by the electrostatic discharge protection circuit 2 and the electrostatic discharge protection circuit CE.
  • the first multi-gate transistor MT1 of the electrostatic discharge protection circuit 2 when the total ohmic length Lo of the first field effect transistor 21 and the second field effect transistor 22 is set to 3 ⁇ m, the occupied area is “1 ” is standardized. As shown in FIG.
  • the occupied area increases due to an increase in the ohmic length Lo of the field effect transistor 201 and the like and the presence of the element isolation region 14. Also in the electrostatic discharge protection circuit 2 according to the first embodiment, the occupied area increases as the ohmic length Lo of the first field effect transistor 21 and the like increases. However, the rate of increase in the area occupied by the electrostatic discharge protection circuit 2 according to the first embodiment is about 30% smaller than the rate of increase in the area occupied by the electrostatic discharge protection circuit CE according to the first comparative example. In other words, the area occupied by the electrostatic discharge protection circuit 2 according to the first embodiment is smaller than the area occupied by the electrostatic discharge protection circuit CE according to the first comparative example, regardless of the increase or decrease in the ohmic length Lo. ing.
  • the semiconductor device 1 includes a multi-gate transistor MT, a first terminal 3, and a second terminal 4, as shown in FIGS. 1 to 4.
  • the multi-gate transistor MT includes a first field effect transistor 21 to a fourth field effect transistor 24 having a pair of main electrodes 16 and a gate electrode 18 disposed between the pair of main electrodes 16. A plurality of the first field effect transistors 21 to fourth field effect transistors 24 share the main electrode 16 and are electrically connected in series.
  • the multi-gate transistor MT includes a first multi-gate transistor MT1 and a second multi-gate transistor MT2.
  • the first multi-gate transistor MT1 is constructed by a first field effect transistor 21 and a second field effect transistor 22.
  • the second multi-gate transistor MT2 is constructed by the third field effect transistor 23 and the fourth field effect transistor 24. Since each of the first multi-gate transistor MT1 and the second multi-gate transistor MT2 has the same configuration, the first multi-gate transistor MT1 will be mainly explained, and the second multi-gate transistor MT2 will not be explained. The details will be explained accordingly.
  • the first terminal 3 is electrically connected to one main electrode 16 of the first field effect transistor 21 at one end connected in series of the first multi-gate transistor MT1. A signal is input to the first terminal 3.
  • the second terminal 4 is electrically connected to the other main electrode 16 of the second field effect transistor 22 at the other end connected in series of the first multi-gate transistor MT1. A fixed potential is supplied to the second terminal 4.
  • the gate electrode 18 of at least one first field effect transistor 21 or second field effect transistor 22 of the first multi-gate transistor MT1 is connected to the other main electrode of the first field effect transistor 21 or the second field effect transistor 22. 16.
  • the first multi-gate transistor MT1 (and the second multi-gate transistor MT2) construct an electrostatic discharge protection circuit 2.
  • the electrostatic discharge protection circuit 2 is configured by the multi-gate transistor MT, and the main electrodes 16 of the first field effect transistor 21 to the fourth field effect transistor 24 of the multi-gate transistor MT are shared. Therefore, as shown in FIGS. 11 to 13, the area occupied by the electrostatic discharge protection circuit 2 can be reduced.
  • the electrostatic breakdown voltage can be improved. That is, in the semiconductor device 1, it is possible to improve the electrostatic breakdown voltage while increasing the degree of integration.
  • the gate electrodes of all the first field effect transistors 21 to fourth field effect transistors 24 of the multi-gate transistor MT constructing the electrostatic discharge protection circuit 2 are 18 is electrically connected to the other main electrode 16 of the first to fourth field effect transistors 21 to 24. Therefore, the electrostatic discharge protection circuit 2 can absorb a surge immediately when a surge is input, so that the electrostatic breakdown voltage can be further improved.
  • the first field effect transistor 21 to the fourth field effect transistor 24 of the electrostatic discharge protection circuit 2 have a gate insulating film on the channel layer 12 as a semiconductor layer.
  • a gate electrode 18 is formed with an insulator 17 interposed therebetween. That is, the first field effect transistor 21 to the fourth field effect transistor 24 are constituted by gate insulated field effect transistors.
  • the film thickness of the insulator 17 is set to 20 nm or more in oxide film equivalent film thickness. Therefore, in the electrostatic discharge protection circuit 2, the on-state current of each of the first field effect transistor 21 to the fourth field effect transistor 24 can be increased.
  • the gate electrode 18 and the other main electrode 16 have their respective specific resistance values. They are connected via a wiring 6 having a resistivity value smaller than that of the two. Therefore, the protection operation speed of the electrostatic discharge protection circuit 2 can be improved. In addition, since no resistor is inserted in the connection path between the gate electrode 18 and the main electrode 16, the area occupied by the electrostatic discharge protection circuit 2 can be further reduced.
  • the main electrode 16 and the wiring 6 are connected by ohmic contact.
  • the main electrode 16 is an ohmic electrode disposed on the channel layer 12 of the first field effect transistor 21 or the like.
  • the ohmic electrode is electrically connected to the channel layer 12 with the high impurity density region 16N interposed therebetween.
  • the high impurity density region 16N is disposed in the channel layer 12, has the same conductivity type as carriers flowing in the channel layer 12, and has a higher impurity density than the channel layer 12.
  • the gate electrode 18 and the other main electrode 16 are connected at a resistance value of 100 ⁇ or less, preferably 10 ⁇ or less. In the semiconductor device 1 configured in this manner, the protection operation speed of the electrostatic discharge protection circuit 2 can be improved.
  • the first field effect transistor 21 to the fourth field effect transistor 24 of the electrostatic discharge protection circuit 2 are configured to include a nitride semiconductor.
  • a DC signal is input to the first terminal 3, and a reference potential (or operating power supply potential) of the high frequency circuit is supplied to the second terminal 4.
  • the high frequency circuit is, for example, a power device, a high frequency device, or the like. Therefore, it is possible to realize the electrostatic discharge protection circuit 2 suitable for the semiconductor device 1 for constructing power devices, high frequency devices, and the like.
  • the electrostatic discharge protection circuit 2 disposed on the signal input side of the semiconductor device 1 is described.
  • the present technology may be applied to the electrostatic discharge protection circuit 2 disposed on the signal output side of the semiconductor device 1.
  • a DC signal from the internal circuit 5 is output to the first terminal 3.
  • the electrostatic discharge protection circuit 2 constructs a multi-gate transistor MT using a first multi-gate transistor MT1 and a second multi-gate transistor MT2 having a bilaterally symmetrical structure.
  • the electrostatic discharge protection circuit 2 can control the multi-gate transistor MT by either the first multi-gate transistor MT1 or the second multi-gate transistor MT2. may be constructed.
  • Second embodiment> A semiconductor device 1 and an electrostatic discharge protection circuit 2 according to a second embodiment of the present disclosure will be described using FIGS. 14 to 17.
  • the same reference numerals are given to the same components or substantially the same components as those in the first embodiment, and duplications are avoided. The explanation will be omitted.
  • FIG. 14 shows an example of a planar configuration of the electrostatic discharge protection circuit 2 mounted on the semiconductor device 1.
  • the electrostatic discharge protection circuit 2 according to the second embodiment includes a multi-gate transistor MT.
  • the multi-gate transistor MT is constructed of a first multi-gate transistor MT1 and a second multi-gate transistor MT2.
  • the first multi-gate transistor MT1 further includes a fifth field effect transistor 25 in addition to the first field effect transistor 21 and the second field effect transistor 22.
  • the first multi-gate transistor MT1 includes three first field effect transistors 21, three which share the main electrode 16 and are electrically connected in series between the first terminal 3 and the second terminal 4. It is composed of a second field effect transistor 22 and a fifth field effect transistor 25.
  • the gate electrode 18 of each of the first field effect transistor 21, the second field effect transistor 22, and the fifth field effect transistor 25 is electrically connected to the other corresponding main electrode 16 with a wiring 6 interposed therebetween.
  • the second multi-gate transistor MT2 further includes a sixth field effect transistor 26 in addition to the third field effect transistor 23 and the fourth field effect transistor 24.
  • the second multi-gate transistor MT2 includes three third field effect transistors 23, three field effect transistors that share the main electrode 16 and are electrically connected in series between the first terminal 3 and the second terminal 4. It is composed of four field effect transistors 24 and a sixth field effect transistor 26.
  • the gate electrode 18 of each of the third field effect transistor 23, the fourth field effect transistor 24, and the sixth field effect transistor 26 is electrically connected to the other corresponding main electrode 16 with a wiring 6 interposed therebetween.
  • the second multi-gate transistor MT2 is formed in a line-symmetric shape with respect to the first multi-gate transistor MT1 with respect to the center line CC.
  • FIG. 15 shows an example of a schematic planar structure of the first multi-gate transistor MT1 of the electrostatic discharge protection circuit 2 according to the second embodiment.
  • FIG. 16 shows an example of a schematic planar structure of a stacked transistor of an electrostatic discharge protection circuit CE according to a second comparative example.
  • the first field effect transistor 21, the second field effect transistor 22, and the fifth field effect transistor 25 are arranged in the direction of arrow X.
  • the first field effect transistor 21, the second field effect transistor 22, and the fifth field effect transistor 25 each share the main electrode 16.
  • the gate length Lg of each of the first field effect transistor 21, the second field effect transistor 22, and the fifth field effect transistor 25 is set to, for example, 1 ⁇ m. There is.
  • the ohmic length Lo of the main electrode 16, which corresponds to the gate length Lg of each of the first field effect transistor 21, the second field effect transistor 22, and the fifth field effect transistor 25, is set to, for example, 1 ⁇ m.
  • the inter-gate distance Lgg1 between the gate electrode 18 of the first field effect transistor 21 and the gate electrode 18 of the second field effect transistor 22 is set to, for example, 2 ⁇ m.
  • the inter-gate distance Lgg1 between the gate electrode 18 of the second field effect transistor 22 and the gate electrode 18 of the fifth field effect transistor 25 is set to, for example, 2 ⁇ m.
  • the stacked transistor of the electrostatic discharge protection circuit CE according to the second comparative example includes three field effect transistors 201, 202, and 203. There is. These field effect transistors 201, 202, and 203 are arranged in the direction of arrow X with the element isolation region 14 interposed therebetween.
  • the gate length Lg of each of the field effect transistor 201, the field effect transistor 202, and the field effect transistor 203 is set to, for example, 1 ⁇ m.
  • the ohmic length Lo of each main electrode 16 of the field effect transistor 201, field effect transistor 202, and field effect transistor 203 is set to, for example, 1 ⁇ m.
  • the inter-gate distance Lgg2 between the gate electrode 18 of the field-effect transistor 201 and the gate electrode 18 of the field-effect transistor 202 is calculated by adding the dimension of one main electrode 16 and the element isolation region 14 in the arrow X direction to the inter-gate distance Lgg1. It becomes the added value.
  • the inter-gate distance Lgg2 between the gate electrode 18 of the field-effect transistor 202 and the gate electrode 18 of the field-effect transistor 203 is equal to the inter-gate distance Lgg1 of one main electrode 16 and the element isolation region 14 in the arrow X direction.
  • the value is the sum of the dimensions of
  • FIG. 17 is a graph comparing the area occupied by the electrostatic discharge protection circuit 2 according to the second embodiment and the area occupied by the electrostatic discharge protection circuit CE according to the second comparative example.
  • the horizontal axis represents the ohmic length Lo [ ⁇ m].
  • the vertical axis represents the area occupied by the electrostatic discharge protection circuit 2 and the electrostatic discharge protection circuit CE.
  • the total ohmic length Lo of the first field effect transistor 21, the second field effect transistor 22, and the fifth field effect transistor 25 is set to 3 ⁇ m.
  • the occupied area is normalized to a value of "1". As shown in FIG.
  • the occupied area increases as the ohmic length Lo of the field effect transistor 201 and the like increases. Also in the electrostatic discharge protection circuit 2 according to the second embodiment, the occupied area increases as the ohmic length Lo of the first field effect transistor 21 and the like increases.
  • the rate of increase in the area occupied by the electrostatic discharge protection circuit 2 according to the second embodiment is about 50% smaller than the rate of increase in the area occupied by the electrostatic discharge protection circuit CE according to the second comparative example. In other words, the area occupied by the electrostatic discharge protection circuit 2 according to the second embodiment is smaller than the area occupied by the electrostatic discharge protection circuit CE according to the second comparative example, regardless of the increase or decrease in the ohmic length Lo. ing.
  • the semiconductor device 1 and the electrostatic discharge protection circuit 2 according to the second embodiment obtain the same effects as those obtained by the semiconductor device 1 and the electrostatic discharge protection circuit 2 according to the first embodiment described above. be able to.
  • the electrostatic discharge protection circuit 2 includes six first field effect transistors 21 to 4 that share a main electrode 16 between the first terminal 3 and the second terminal 4.
  • a sixth field effect transistor 26 is provided.
  • the electrostatic breakdown voltage can be further improved, and in addition, as shown in FIGS. 15 to 17, the area occupied by the electrostatic discharge protection circuit 2 can be reduced.
  • the multi-gate type transistor MT is constructed with a larger number of field effect transistors connected in series than in the electrostatic discharge protection circuit 2 according to the first embodiment. Even if the number of series connections increases, the area occupied by the electrostatic discharge protection circuit 2 can be reduced compared to the electrostatic discharge protection circuit CE according to the second comparative example.
  • the first multi-gate transistor MT1 of the electrostatic discharge protection circuit 2 may be constructed with four or more series connections.
  • the electrostatic discharge protection circuit 2 includes a first multi-gate transistor MT1 and a second multi-gate transistor MT2 having a bilaterally symmetrical structure. We are building MT. In the present technology, if a sufficient gate width dimension can be ensured, the electrostatic discharge protection circuit 2 can control the multi-gate transistor MT by either the first multi-gate transistor MT1 or the second multi-gate transistor MT2. may be constructed.
  • FIG. 18 shows an example of a cross-sectional configuration of the internal circuit 5.
  • the first field effect transistor 21 to the fourth field effect transistor 24 of the multi-gate transistor MT of the electrostatic discharge protection circuit 2 according to the first embodiment, and the internal circuit 5 A field effect transistor 27 (see FIG. 1) is constructed monolithically.
  • the field effect transistor 27 basically has a structure similar to that of the first field effect transistor 21 to the fourth field effect transistor 24, and here, the field effect transistor 27 is a depletion type field effect transistor exhibiting normally-on operation. It is composed of a transistor (DFET: Depression type Field Effect Transistor).
  • DFET Depression type Field Effect Transistor
  • the gate barrier opening 15A is not provided in the barrier layer 15 (see FIG. 3). That is, in the field effect transistor 27, the gate electrode 18 is provided on the channel layer 12 with the barrier layer 15 and the insulator 17 interposed therebetween.
  • the "barrier layer 15" corresponds to the "semiconductor layer” according to the present technology.
  • a two-dimensional electron gas 13 is formed at a position of the channel layer 12 overlapping the gate electrode 18 when the channel layer 12 is in the off state.
  • the internal circuit 5 according to the third embodiment is monolithically constructed with the first field effect transistor 21 to the sixth field effect transistor 26 of the multi-gate transistor MT of the electrostatic discharge protection circuit 2 according to the second embodiment.
  • the field effect transistor 27 may also be configured as a field effect transistor 27.
  • the semiconductor device 1 and internal circuit 5 according to the third embodiment have the same effects as the semiconductor device 1 and the electrostatic discharge protection circuit 2 according to the first or second embodiment described above. Effects can be obtained.
  • the field effect transistor 27 of the internal circuit 5 is monolithically configured with the multi-gate transistor MT of the electrostatic discharge protection circuit 2 according to the first embodiment or the second embodiment described above. be done.
  • the semiconductor device 1 can be constructed using a simple structure and manufacturing method.
  • FIG. 19 shows an example of a cross-sectional configuration of the internal circuit 5.
  • the internal circuit 5 according to the fourth embodiment includes a field effect transistor 27 similarly to the internal circuit 5 according to the third embodiment.
  • the field effect transistor 27 has a T-type gate structure.
  • the gate barrier opening 15A is not provided in the barrier layer 15, as in the field effect transistor 27 of the internal circuit 5 according to the third embodiment (see FIG. (See 3).
  • a gate opening 7A penetrating through the insulator 17 in the film thickness direction is provided at a position overlapping the gate electrode 18.
  • a gate insulating film 7 is provided at least on the barrier layer 15 exposed from the gate opening 7A. That is, in the field effect transistor 27, the gate electrode 18 is disposed within the gate opening 7A with the gate insulating film 7 interposed in the barrier layer 15.
  • the "barrier layer 15" corresponds to the "semiconductor layer” according to the present technology.
  • the gate electrode 18 is formed to have a larger dimension in the gate length Lg direction and gate width Wg direction than the opening dimension of the gate opening 7A. That is, in a side view, the cross section of the gate electrode 18 is formed in a T-shape.
  • the internal circuit 5 according to the fourth embodiment is monolithically constructed with the first field effect transistor 21 to the sixth field effect transistor 26 of the multi-gate transistor MT of the electrostatic discharge protection circuit 2 according to the second embodiment.
  • the field effect transistor 27 may also be configured as a field effect transistor 27.
  • the semiconductor device 1 and internal circuit 5 according to the fourth embodiment can provide the same effects as those obtained by the semiconductor device 1 and internal circuit 5 according to the third embodiment described above.
  • the field effect transistor 27 of the internal circuit 5 is monolithically configured with the multi-gate type transistor MT of the electrostatic discharge protection circuit 2 according to the first embodiment or the second embodiment described above. be done.
  • the semiconductor device 1 can be constructed using a simple structure and manufacturing method.
  • FIG. 20 shows a schematic structure of a semiconductor module 100 according to the fifth embodiment.
  • the semiconductor module 100 is an antenna integrated module in which, for example, an edge antenna 101 arranged in an array and a front end component are mounted on a substrate 110 as one module.
  • the front end components include a switch 102, a low noise amplifier 103, a bandpass filter 104, a power amplifier 105, and the like.
  • the semiconductor module 100 can be used, for example, as a communication transceiver.
  • the semiconductor module 100 includes one of the semiconductor devices 1 according to the first to fourth embodiments as transistors that constitute the switch 102, the low noise amplifier 103, the power amplifier 105, etc., for example.
  • the semiconductor module 100 according to the fifth embodiment includes the semiconductor device 1, it is possible to achieve even higher speed, higher efficiency, and lower power consumption of wireless communication. Further, the electrostatic discharge protection circuit 2 according to any one of the first to fourth embodiments is mounted on the semiconductor device 1. Therefore, in the semiconductor module 100, it is possible to reduce the area occupied by the electrostatic discharge protection circuit 2 while improving resistance to electrostatic discharge protection.
  • FIG. 21 shows a schematic block configuration of a wireless communication device 300 according to the sixth embodiment.
  • the wireless communication device 300 includes an antenna ANT, an antenna switch circuit 301, a high power amplifier HPA, a radio frequency integrated circuit (RFIC), a baseband section BB, and an audio output section. It includes a MIC, a data output section DT, and an interface section I/F.
  • the interface unit I/F includes, for example, a wireless LAN (W-LAN: Wireless Local Area Network), Bluetooth (registered trademark), and the like.
  • the wireless communication device 300 is, for example, a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication device 300 is a semiconductor device according to any one of the first to fourth embodiments as a transistor constituting an antenna switch circuit 301, a high power amplifier HPA, a high frequency integrated circuit RFIC, or a baseband section BB. 1.
  • the wireless communication device 300 according to the sixth embodiment includes the semiconductor device 1, it is possible to realize even higher speed, higher efficiency, and lower power consumption of wireless communication. Therefore, when the wireless communication device 300 is a mobile communication terminal, the usage time of the wireless communication device 300 can be further extended, so that portability can be further improved. Further, the electrostatic discharge protection circuit 2 according to any one of the first to fourth embodiments is mounted on the semiconductor device 1. Therefore, in the wireless communication device 300, it is possible to reduce the area occupied by the electrostatic discharge protection circuit 2 while improving resistance to electrostatic discharge protection.
  • the transistor is made of a GaN-based semiconductor.
  • the present technology is applicable to a semiconductor device in which a transistor is configured using a GaAs-based, InP-based, or SiGe-based compound semiconductor. Further, the present technology is also applicable to a semiconductor device in which a transistor is configured using a Si semiconductor. Further, in the present technology, a Schottky junction field effect transistor may be used as the field effect transistor of the electrostatic discharge protection circuit.
  • the semiconductor device includes a multi-gate transistor, a first terminal, and a second terminal.
  • a multi-gate transistor a plurality of field effect transistors each having a pair of main electrodes and a gate electrode disposed between the pair of main electrodes are electrically connected in series while sharing the main electrodes.
  • the first terminal is electrically connected to one main electrode of a field effect transistor at one end connected in series of the multi-gate transistor.
  • a signal is input or output to the first terminal.
  • the second terminal is electrically connected to the other main electrode of the field effect transistor at the other end of the multi-gate transistor connected in series. A fixed potential is supplied to the second terminal.
  • the gate electrode of at least one field effect transistor of the multi-gate transistor is electrically connected to the other main electrode of the field effect transistor.
  • the multi-gate transistor constitutes an electrostatic breakdown protection circuit. For this reason, an electrostatic discharge protection circuit in which a plurality of field effect transistors are electrically connected in series is provided between the first terminal and the second terminal, so that the electrostatic breakdown protection withstand voltage can be improved. . In addition, since the plurality of field effect transistors are multi-gate transistors and share a main electrode, the area occupied by the electrostatic breakdown protection circuit can be reduced.
  • a semiconductor module according to a second embodiment of the present disclosure includes a semiconductor device.
  • the semiconductor device is a semiconductor device according to the first embodiment. Therefore, in the semiconductor module, the same effects as those obtained by the semiconductor device according to the first embodiment can be obtained.
  • An electronic device includes a semiconductor device.
  • the semiconductor device is a semiconductor device according to the first embodiment. Therefore, in the electronic device, the same effects as those obtained by the semiconductor device according to the first embodiment can be obtained.
  • the present technology has the following configuration. According to the present technology having the following configuration, in a semiconductor device, a semiconductor module, and an electronic device, the electrostatic breakdown protection withstand voltage can be improved, and the area occupied by the electrostatic breakdown protection circuit can be reduced.
  • a multi-gate type transistor in which a plurality of field effect transistors each having a pair of main electrodes and a gate electrode disposed between the pair of main electrodes are electrically connected in series while sharing the main electrodes; a first terminal electrically connected to one of the main electrodes of the field effect transistors at one end connected in series of the multi-gate transistors, and into which a signal is input or output; a second terminal electrically connected to the other main electrode of the field effect transistor at the other end connected in series of the multi-gate transistor and supplied with a fixed potential;
  • a semiconductor device wherein the gate electrode of at least one field effect transistor of the multi-gate transistor is electrically connected to the main electrode of the other field effect transistor.
  • the other main electrode and the wiring are connected by ohmic junction.
  • the other main electrode is an ohmic electrode disposed in the channel layer of the field effect transistor, The ohmic electrode is disposed in the channel layer, has the same conductivity type as carriers flowing in the channel layer, and is connected to the channel layer with a high impurity density region interposed therebetween, which has a higher impurity density than the channel layer.
  • the semiconductor device according to (5) or (6) above which is electrically connected.
  • the semiconductor device according to any one of (1) to (8), wherein the field effect transistor includes a nitride semiconductor.
  • a DC signal is input or output to the first terminal, The semiconductor device according to any one of (1) to (9), wherein the second terminal is supplied with an operating power supply potential or a reference potential of a high-frequency circuit.
  • the high frequency circuit is a power amplifier.
  • the multi-gate transistor constitutes an electrostatic breakdown protection circuit.
  • the semiconductor device includes: A multi-gate type transistor in which a plurality of field effect transistors each having a pair of main electrodes and a gate electrode disposed between the pair of main electrodes are electrically connected in series while sharing the main electrodes; a first terminal electrically connected to one of the main electrodes of the field effect transistors at one end connected in series of the multi-gate transistors, and into which a signal is input or output; a second terminal electrically connected to the other main electrode of the field effect transistor at the other end connected in series of the multi-gate transistor and supplied with a fixed potential;
  • the semiconductor module wherein the gate electrode of at least one field effect transistor of the multi-gate transistor is electrically connected to the main electrode of the other field effect transistor.
  • the semiconductor device includes: A multi-gate type transistor in which a plurality of field effect transistors each having a pair of main electrodes and a gate electrode disposed between the pair of main electrodes are electrically connected in series while sharing the main electrodes; a first terminal electrically connected to one of the main electrodes of the field effect transistors at one end connected in series of the multi-gate transistors, and into which a signal is input or output; a second terminal electrically connected to the other main electrode of the field effect transistor at the other end connected in series of the multi-gate transistor and supplied with a fixed potential; An electronic device, wherein the gate electrode of at least one field effect transistor of the multi-gate transistor is electrically connected to the main electrode of the other field effect transistor.

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Abstract

半導体装置は、一対の主電極及び一対の主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに主電極を共有して電気的に直列に複数接続されたマルチゲート型トランジスタと、マルチゲート型トランジスタの直列に接続された一端の電界効果トランジスタの一方の主電極に電気的に接続され、信号が入力又は出力される第１端子と、マルチゲート型トランジスタの直列に接続された他端の電界効果トランジスタの他方の主電極に電気的に接続され、固定電位が供給される第２端子とを備えている。マルチゲート型トランジスタの少なくとも１つの電界効果トランジスタのゲート電極は、当該電界効果トランジスタの他方の主電極に電気的に接続されている。

Description

半導体装置、半導体モジュール及び電子機器
　本開示は、半導体装置、半導体モジュール及び電子機器に関する。
　ワイドギャップ半導体材料として、ＧａＮが使用されている。ＧａＮにより製作されるデバイスでは、絶縁破壊電圧が高く、高温動作が可能であり、飽和ドリフト速度が速い等の特徴がある。また、ＧａＮ系ヘテロ接合に生成される二次元電子ガス（２ＤＥＧ）においては、移動度が高く、かつ、シート電子密度が高いという特徴がある。
　これらの特徴により、ＧａＮ系ヘテロＦＥＴ（ＨＦＥＴ）では、低抵抗、高速動作、高耐圧動作が可能である。このため、パワーデバイスや高周波（ＲＦ）デバイス等への適用が期待されている。
　ＧａＮ等の化合物半導体を用いた高周波デバイスでは、一般に、高周波特性に優れているが、静電気放電（ＥＳＤ：Electro Static Discharge）破壊に対して弱い。このため、静電気放電破壊の対策が望まれている。
　下記特許文献１には、静電保護回路が開示されている。静電保護回路は、外部端子と電源端子との間に配置され、一方のドレインと他方のソースとを接続して電気的に直列に接続された複数のＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えている。複数のＭＯＳトランジスタのそれぞれのゲート電極は、ソースに接続されている。また、複数のＭＯＳトランジスタは、各々、素子分離により電気的に分離されている。
　このように構成される静電保護回路では、外部端子に印加される静電気が複数のＭＯＳトランジスタに分圧される。このため、静電気放電破壊耐圧を向上させることができる。
特開２００１－３３９０４４号公報
　上記静電保護回路では、複数のＭＯＳトランジスタが素子分離により分離されているので、ＭＯＳトランジスタの接続数が増加すれば、占有面積が増大する。このため、パワートランジスタ、高周波デバイス等を構築する半導体装置では、ＤＣ信号が印加される外部端子に配設される静電気破壊保護回路において、静電気破壊耐圧を向上させ、かつ、占有面積を縮小させることが望まれていた。
　本開示の第１実施態様に係る半導体装置は、一対の主電極及び一対の主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに主電極を共有して電気的に直列に複数接続されたマルチゲート型トランジスタと、マルチゲート型トランジスタの直列に接続された一端の電界効果トランジスタの一方の主電極に電気的に接続され、信号が入力又は出力される第１端子と、マルチゲート型トランジスタの直列に接続された他端の電界効果トランジスタの他方の主電極に電気的に接続され、固定電位が供給される第２端子とを備え、マルチゲート型トランジスタの少なくとも１つの電界効果トランジスタのゲート電極が、当該電界効果トランジスタの他方の主電極に電気的に接続されている。
　ここで、マルチゲート型トランジスタは、静電気破壊保護回路を構成している。
　本開示の第２実施態様に係る半導体モジュールは、半導体装置を備え、半導体装置は、一対の主電極及び一対の主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに主電極を共有して電気的に直列に複数接続されたマルチゲート型トランジスタと、マルチゲート型トランジスタの直列に接続された一端の電界効果トランジスタの一方の主電極に電気的に接続され、信号が入力又は出力される第１端子と、マルチゲート型トランジスタの直列に接続された他端の電界効果トランジスタの他方の主電極に電気的に接続され、固定電位が供給される第２端子とを備え、マルチゲート型トランジスタの少なくとも１つの電界効果トランジスタのゲート電極が、当該電界効果トランジスタの他方の主電極に電気的に接続されている。
　本開示の第３実施態様に係る電子機器は、半導体装置を備え、半導体装置は、一対の主電極及び一対の主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに主電極を共有して電気的に直列に複数接続されたマルチゲート型トランジスタと、マルチゲート型トランジスタの直列に接続された一端の電界効果トランジスタの一方の主電極に電気的に接続され、信号が入力又は出力される第１端子と、マルチゲート型トランジスタの直列に接続された他端の電界効果トランジスタの他方の主電極に電気的に接続され、固定電位が供給される第２端子とを備え、マルチゲート型トランジスタの少なくとも１つの電界効果トランジスタのゲート電極が、当該電界効果トランジスタの他方の主電極に電気的に接続されている。
図１は、本開示の第１実施の形態に係る半導体装置に搭載された静電気放電保護回路（ＥＳＤ保護素子）の及び内部回路を含む回路図である。 図２は、図１に示される静電気放電保護回路の平面図である。 図３は、図２に示される静電気放電保護回路の要部断面図（図２に示されるＡ－Ａ切断線において切断された断面図）である。 図４は、図２に示される静電気放電保護回路の要部断面図（図２に示されるＢ－Ｂ切断線において切断された断面図）である。 図５は、図１～図３に示される静電気放電保護回路が搭載された半導体装置の製造方法を工程毎に示す第１工程断面図（図２に示されるＡ－Ａ切断線において切断された断面に対応する断面図）である。 図６は、第２工程断面図である。 図７は、第３工程断面図である。 図８は、第４工程断面図である。 図９は、第５工程断面図である。 図１０は、第６工程断面図である。 図１１は、第１実施の形態に係る静電気放電保護回路の模式的な平面図である。 図１２は、第１比較例に係る静電気放電保護回路の模式的な平面図である。 図１３は、第１実施の形態に係る静電気放電保護回路の占有面積と第１比較例に係る静電気放電保護回路の占有面積とを比較したグラフである。 図１４は、本開示の第２実施の形態に係る半導体装置に搭載された静電気放電保護回路の図２に対応する平面図である。 図１５は、第２実施の形態に係る静電気放電保護回路の図１１に対応する模式的な平面図である。 図１６は、第２比較例に係る静電気放電保護回路の図１２に対応する模式的な平面図である。 図１７は、第２実施の形態に係る静電気放電保護回路の占有面積と第２比較例に係る静電気放電保護回路の占有面積とを比較したグラフである。 図１８は、本開示の第３実施の形態に係る半導体装置及びそれに搭載された内部回路の要部断面図である。 図１９は、本開示の第４実施の形態に係る半導体装置及びそれに搭載された内部回路の要部断面図である。 図２０は、本開示の第５実施の形態に係る半導体モジュールの斜視図である。 図２１は、本開示の第６実施の形態に係る電子機器のブロック構成図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、静電気放電保護回路が搭載された半導体装置に、本技術を適用した第１例である。ここでは、静電気放電保護回路の回路構成、平面構成、断面構成及び製造方法について説明する。
２．第２実施の形態
　第２実施の形態は、第１実施の形態に係る半導体装置の静電気放電保護回路において、電界効果トランジスタの接続数を増加した第２例である。
３．第３実施の形態
　第３実施の形態は、第１実施の形態又は第２実施の形態に係る半導体装置の内部回路において、静電気放電保護回路とモノリシックに構築された電界効果トランジスタの構造を説明する第１例である。
４．第４実施の形態
　第４実施の形態は、第１実施の形態又は第２実施の形態に係る半導体装置の内部回路において、静電気放電保護回路とモノリシックに構築された電界効果トランジスタの構造を説明する第２例である。
５．第５実施の形態
　第５実施の形態は、第１実施の形態～第４実施の形態に係る半導体装置を実装した半導体モジュールを説明する第５例である。
６．第６実施の形態
　第６実施の形態は、第１実施の形態～第４実施の形態に係る半導体装置を実装した電子機器を説明する第６例である。
７．その他の実施の形態
＜１．第１実施の形態＞
　図１～図１３を用いて、本開示の第１実施の形態に係る半導体装置１を説明する。
　ここで、図中、適宜、示されている矢印Ｘ方向は、便宜的に平面上に載置された半導体装置１の１つの平面方向を表している。矢印Ｙ方向は、矢印Ｘ方向に対して直交する他の１つの平面方向を表している。また、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交する上方向を表している。つまり、矢印Ｘ方向、矢印Ｙ方向、矢印Ｚ方向は、丁度、三次元座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向に各々一致している。
　なお、これらの各方向は、説明の理解を助けるために図示したものであり、本技術の方向を限定するものではない。
［半導体装置１及び静電気放電保護回路２の回路構成］
（１）半導体装置１の全体構成
　図１は、第１実施の形態に係る半導体装置１に搭載された静電気放電保護回路（ＥＳＤ保護素子）２の及び内部回路５を含む回路構成の一例を表している。
　図１に示されるように、半導体装置１は、第１端子３と、第２端子４と、内部回路５とを備え、更に静電気放電保護回路２を備えている。
　第１端子３は、半導体装置１の外部から信号が入力される外部信号端子である。第１端子３は、半導体装置１の内部回路５に電気的に接続されている。信号は、例えば２Ｖ以上２０Ｖ以下、又は－２０Ｖ以上－２Ｖ以下のＤＣ信号である。
　第２端子４は、半導体装置１の外部から電源が供給される外部電源端子である。第２端子４は、半導体装置１の内部回路５等に電気的に接続されている。電源は、固定電位、例えば回路の接地電圧０Ｖである。
　内部回路５は、第１実施の形態において、例えばパワーデバイス、高周波デバイス等を構築する電界効果トランジスタを備えている。電界効果トランジスタとしては、例えばＧａＮ系ヘテロ電界効果トランジスタ（ＨＦＥＴ：Hetero Field Effect Transistor）又はＧａＮ系ヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ：Hetero junction Field Effect Transistor）が使用されている。
　なお、前述の通り、第１端子３にはＤＣ信号が入力され、高周波ＲＦ信号が入力されない。このため、静電気放電保護回路２のリニアリティが悪くても、内部回路５の高周波回路特性を劣化させることがない。
（２）静電気放電保護回路２の回路構成
　静電気放電保護回路２は、第１端子３と内部回路５との間に配設されている。また、表現を代えれば、静電気放電保護回路２は、第１端子３と第２端子４との間に配設されている。
　静電気放電保護回路２は、マルチゲート型トランジスタＭＴを主要な構成要素として備えている。さらに、静電気放電保護回路２は、マルチゲート型トランジスタＭＴと内部回路５との間に、電気的に直列に接続された抵抗Ｒを備えている。
　マルチゲート型トランジスタＭＴは、第１実施の形態において、第１マルチゲート型トランジスタＭＴ１と、第２マルチゲート型トランジスタＭＴ２とを備えている。第１マルチゲート型トランジスタＭＴ１は、２個の第１電界効果トランジスタ２１及び第２電界効果トランジスタ２２を備えている。第２マルチゲート型トランジスタＭＴ２は、２個の第３電界効果トランジスタ２３及び第４電界効果トランジスタ２４を備えている。
　マルチゲート型トランジスタＭＴの第１電界効果トランジスタ２１～第４電界効果トランジスタ２４は、いずれも、一対の主電極と、一対の主電極間に配設されたゲート電極とを含んで構成されている。さらに、第１電界効果トランジスタ２１～第４電界効果トランジスタ２４では、いずれも、一対の主電極のうちの他方の主電極とゲート電極とが電気的に接続されている。
　第１マルチゲート型トランジスタＭＴ１の直列に接続された一端に配設された第１電界効果トランジスタ２１の一方の主電極は、第１端子３に接続されている。第１電界効果トランジスタ２１の他方の主電極は、第１マルチゲート型トランジスタＭＴ１の直列に接続された他端に配設された第２電界効果トランジスタ２２の一方の主電極に接続されている。そして、第２電界効果トランジスタ２２の他方の主電極は、第２端子４に接続されている。つまり、第１電界効果トランジスタ２１及び第２電界効果トランジスタ２２は、互いの主電極を共有し、第１端子３と第２端子４との間に電気的に直列に接続されている。
　ここで、「互いの主電極を共有する」とは、電界効果トランジスタの１つの主電極が他の電界効果トランジスタの１つの主電極と共通に形成され、絶縁分離や配線による接続が無く、一体に構成されているという意味において使用されている。
　また、表現を代えれば、第１電界効果トランジスタ２１及び第２電界効果トランジスタ２２は、第１端子３と内部回路５との間に電気的に並列に接続されている。
　第２マルチゲート型トランジスタＭＴ２の直列に接続された一端に配設された第３電界効果トランジスタ２３の一方の主電極は、第１端子３に接続されている。第３電界効果トランジスタ２３の他方の主電極は、第２マルチゲート型トランジスタＭＴ２の直列に接続された他端に配設された第４電界効果トランジスタ２４の一方の主電極に接続されている。そして、第４電界効果トランジスタ２４の他方の主電極は、第２端子４に接続されている。つまり、第３電界効果トランジスタ２３及び第４電界効果トランジスタ２４は、互いの主電極を共有し、第１端子３と第２端子４との間に電気的に直列に接続されている。
　同様に、表現を代えれば、第３電界効果トランジスタ２３及び第４電界効果トランジスタ２４は、第１端子３と内部回路５との間に電気的に並列に接続されている。
［静電気放電保護回路２の具体的なデバイス構成］
（１）第１電界効果トランジスタ２１～第４電界効果トランジスタ２４の構成
　図２は、静電気放電保護回路２の平面構成の一例を表している。図３は、静電気放電保護回路２の断面構成の一例を表している。図４は、静電気放電保護回路２を構成する第１電界効果トランジスタ２１、第２電界効果トランジスタ２２のそれぞれのゲート電極１８と配線６との接続部の断面構成の一例を表している。
　第１実施の形態に係る半導体装置１は、主要な構成要素として、基板１０を備えている。基板１０の主面には、矢印Ｚ方向に向かってバッファ層１１が積層されている。
　第１電界効果トランジスタ２１～第４電界効果トランジスタ２４は、素子分離領域１４に周囲を囲まれた領域内のアクティブ領域Ａｃにおいて、基板１０にバッファ層１１を介在して配設されている。
　すなわち、第１電界効果トランジスタ２１～第４電界効果トランジスタ２４は、チャネル層１２と、一対の主電極１６と、一対の主電極１６間に配設されたゲート電極１８とを備えている。一対の主電極１６の一方は、ソース電極（ソース領域）として使用される。ここでは、ソース電極は、第１端子３に電気的に接続されている。一対の主電極１６の他方は、ドレイン電極（ドレイン領域）として使用される。ドレイン電極は、第２端子４に電気的に接続されている。
　第１電界効果トランジスタ２１では、一方の主電極１６が第１端子３に接続され、他方の主電極１６が第２電界効果トランジスタ２２の一方の主電極１６に共有され、かつ、接続されている。
　さらに、第１電界効果トランジスタ２１では、ゲート電極１８が他方の主電極１６に接続されている。ゲート電極１８と他方の主電極１６との接続には、配線６が使用されている。ゲート電極１８のゲート幅方向の一端部は素子分離領域１４まで延設され、この延設されたゲート電極１８の一端部に配線６の一端部が接続されている。一方、配線６の他端部は、他方の主電極１６に重複する領域まで延設され、この延設された領域において他方の主電極１６に接続されている。
　第２電界効果トランジスタ２２では、他方の主電極１６が第２端子４に接続され、ゲート電極１８が他方の主電極１６に接続されている。ゲート電極１８と他方の主電極１６との接続には、第１電界効果トランジスタ２１と同様に、配線６が使用されている。
　同様に、第３電界効果トランジスタ２３では、一方の主電極１６が第１端子３に接続され、他方の主電極１６が第４電界効果トランジスタ２４の一方の主電極１６に共有され、かつ、接続されている。さらに、第３電界効果トランジスタ２３では、ゲート電極１８が他方の主電極１６に接続されている。ゲート電極１８と他方の主電極１６との接続には、第１電界効果トランジスタ２１と同様に、配線６が使用されている。
　第４電界効果トランジスタ２４では、他方の主電極１６が第２端子４に接続され、ゲート電極１８が他方の主電極１６に接続されている。ゲート電極１８と他方の主電極１６との接続には、第１電界効果トランジスタ２１と同様に、配線６が使用されている。
　第１電界効果トランジスタ２１～第４電界効果トランジスタ２４は、素子分離領域１４により周囲が取り囲まれた１つのアクティブ領域Ａｃに配設され、互いの主電極１６を共有して構成されている。つまり、第１電界効果トランジスタ２１及び第２電界効果トランジスタ２２は、第１マルチゲート型トランジスタＭＴ１を構築し、第３電界効果トランジスタ２３及び第４電界効果トランジスタ２４は、第２マルチゲート型トランジスタＭＴ２を構築している。
　第１マルチゲート型トランジスタＭＴ１と第２マルチゲート型トランジスタＭＴ２との間には、便宜的に中心線Ｃ－Ｃが示されている（図２参照）。中心線Ｃ－Ｃは、第１電界効果トランジスタ２１、第３電界効果トランジスタ２３のそれぞれに共有される一方の主電極１６の矢印Ｘ方向の中心位置において、矢印Ｙ方向に延設されている。中心線Ｃ－Ｃを中心として、第２マルチゲート型トランジスタＭＴ２は、第１マルチゲート型トランジスタＭＴ１に対して、矢印Ｚ方向から見て（以下、単に「平面視において」という。）線対称形状に形成されている。
　そして、第１マルチゲート型トランジスタＭＴ１及び第２マルチゲート型トランジスタＭＴ２は、マルチゲート型トランジスタＭＴを構築している。
（２）基板１０の構成
　基板１０は、半導体材料が使用されている。詳しく説明すると、基板１０には、例えばＩＩＩ－Ｖ族化合物半導体材料が使用され、ここでは、例えば窒化物半導体、具体的には半絶縁性の単結晶ＧａＮ基板が使用されている。
　また、第１実施の形態では、基板１０とチャネル層１２との間にバッファ層１１が配設され、バッファ層１１により格子定数が制御されている。このため、基板１０には、チャネル層１２に対して格子定数が異なる半導体材料が使用可能である。例えば、格子定数が異なる半導体材料として、例えばＳｉＣ、サファイア、Ｓｉ等を基板１０に使用することができる。
（３）バッファ層１１の構成
　バッファ層１１は、基板１０に配設されている。バッファ層１１には、例えば基板１０上にエピタキシャル成長法を用いて成長させた化合物半導体層により形成されている。
　基板１０の格子定数に対して、チャネル層１２の格子定数が異なる場合には、バッファ層１１により格子定数を制御することができる。これにより、チャネル層１２の結晶状態が良好になり、ウエハ状態の基板１０の反りを良好に制御することができる。
　例えば、基板１０が単結晶Ｓｉ基板により形成され、チャネル層１２がＧａＮにより形成される場合、バッファ層１１には、例えばＡｌＮ、ＡｌＧａＮ、ＧａＮ等を使用することができる。
　また、バッファ層１１は単層に限定されない。例えば、バッファ層１１は、前述のＡｌＮ、ＡｌＧａＮ、ＧａＮ等を適宜積層した複合膜により形成してもよい。さらに、バッファ層１１は、膜厚方向において、徐々に組成を変化させた３元系化合物半導体層により形成してもよい。
（４）チャネル層１２の構成
　チャネル層１２のバッファ層１１とは反対側には、バリア層１５が配設されている。チャネル層１２は、バリア層１５との分極によりキャリアが蓄積される領域である。チャネル層１２において、バリア層１５の近傍には、キャリアが蓄積され、キャリアのチャネル領域として機能する二次元電子ガス（２ＤＥＧ）１３が生成される。
　チャネル層１２には、化合物半導体層が使用されている。例えば、チャネル層１２は、窒化物半導体であるＧａＮにより形成されている。ＧａＮは、例えばエピタキシャル成長法を用いて形成されている。ここでは、不純物が添加されていないアンドープＧａＮ（ｕ－ＧａＮ）が、チャネル層１２に使用されている。不純物が添加されていないので、チャネル層１２ではキャリアの不純物による散乱を抑制することができる。結果的に、キャリアの高移動度を実現することができる。
　なお、バッファ層１１とチャネル層１２との間に、バックバリア層が配設されてもよい。バックバリア層は、チャネル層１２内のバックバリア層側のエネルギバンドを持ち上げる化合物半導体材料により形成されている。バックバリア層を備えると、第１電界効果トランジスタ２１～第４電界効果トランジスタ２４において、短チャネル効果等を効果的に抑制することができる。
　バックバリア層としては、例えばＡｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１）、アンドープＡｌ１－ｘ－ｙＧａｘＩｎｙＮ等を実用的に使用することができる。バックバリア層は、エピタキシャル成長法を用いて形成されている。
（５）バリア層１５の構成
　バリア層１５は、前述の通り、チャネル層１２に配設されている。バリア層１５は、チャネル層１２との分極によりチャネル層１２内にキャリアが蓄積される化合物半導体材料により形成されている。バリア層１５は、例えばＡｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１）により形成されている。バリア層１５は、エピタキシャル成長法を用いて形成されている。
　また、バリア層１５は、アンドープＡｌ１－ｘ－ｙＧａｘＩｎｙＮにより形成されてもよい。不純物が添加されていないので、チャネル層１２においてキャリアの不純物による散乱を抑制することができる。結果的に、キャリアの高移動度を実現することができる。
　また、バリア層１５は単層に限定されない。例えば、バリア層１５は、前述のＡｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１）の組成を変えた複数の層を積層した複合膜により形成してもよい。さらに、バリア層１５は、膜厚方向において、徐々に組成を変化させて形成してもよい。
　なお、図示は省略するが、チャネル層１２とバリア層１５との間に、スペーサ層が配設されてもよい。スペーサ層は、キャリアの不純物による散乱を効果的に抑制し、高移動度を実現可能である。
　スペーサ層は、例えばＡｌ１－ｘＧａｘＮ（０≦ｘ＜１）等の化合物半導体材料により形成されている。スペーサ層は、単層により形成されてもよいし、複合膜により形成されてもよい。複合膜は、スペーサ層の組成を変えた複数の層を積層して形成されている。また、スペーサ層は、膜厚方向において、徐々に組成を変化させて形成してもよい。
　平面視において、又は矢印Ｙ方向に見て（以下、単に「側面視において」という。）、一対の主電極１６間の中間部分において、バリア層１５には、ゲートバリア開口１５Ａが配設されている。ゲートバリア開口１５Ａは、ゲート電極１８に重複する位置に配設され、ここではバリア層１５を膜厚方向に貫通して形成されている。
　ゲートバリア開口１５Ａは、バリア層１５を選択的にエッチングすることにより形成されている。エッチングには、例えば、チャネル層１２に対してエッチング選択比が高い薬液を用いたウエットエッチングが使用される。これにより、高精度において、バリア層１５の選択的なエッチングを実現することができる。
　なお、前述のスペーサ層をゲートバリア開口１５Ａ内に残存させた構成では、第１電界効果トランジスタ２１等のオン電流を高くすることができる。
　逆に、ゲートバリア開口１５Ａ内のスペーサ層が完全に除去された構成では、第１電界効果トランジスタ２１等のオフ電流を低減することができる。この構成の場合、ゲートバリア開口１５Ａ内において、チャネル層１２の表層部が部分的にエッチングされていてもよい。
（６）絶縁体１７の構成
　バリア層１５のチャネル層１２とは反対側及びゲートバリア開口１５Ａ内のチャネル層１２には、絶縁体１７が配設されている。絶縁体１７は、第１電界効果トランジスタ２１等のゲート絶縁膜として使用されている。詳しく説明すると、絶縁体１７は、チャネル層１２及びバリア層１５に対して絶縁性を有し、イオン等の不純物に対してチャネル層１２及びバリア層１５の表面を保護し、かつ、チャネル層１２及びバリア層１５との間に良好な界面を形成する。すなわち、絶縁体１７は、第１電界効果トランジスタ２１等のデバイス特性を向上させる絶縁材料により形成されている。
　絶縁体１７としては、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）から選択される１以上の絶縁材料を使用することができる。Ａｌ２Ｏ３、ＨｆＯ２のそれぞれは、例えばＡＬＤ（Atomic Vapor Deposition）法により成膜可能である。また、ＳｉＯ２、ＳｉＮのそれぞれは、ＣＶＤ（Chemical Vapor Deposition）法により成膜可能である。絶縁体１７の膜厚は、酸化膜換算膜厚において、２０ｎｍ以上に設定されている。
　なお、絶縁体１７は、単層であっても、上記選択された絶縁材料を複数積層した複合膜であってもよい。
（７）ゲート電極１８の構成
　ゲート電極１８は、ゲートバリア開口１５Ａに重複する位置において、絶縁体１７のチャネル層１２とは反対側に配設されている。ゲート電極１８は、ここでは、矢印Ｚ方向に向かって、ニッケル（Ｎｉ）、金（Ａｕ）のそれぞれを順次積層した複合膜により形成されている。
　すなわち、第１電界効果トランジスタ２１等は、ゲート絶縁型電界効果トランジスタである。
（８）主電極１６の構成
　主電極１６は、チャネル層１２にバリア層１５を介在させて配設されている。主電極１６は、チャネル層１２に対してオーミック接合（オーミック接触）となるオーミック電極である。これにより、主電極１６と二次元電子ガス１３との接続は低抵抗になる。
　主電極１６は、例えば、矢印Ｚ方向に向かって、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）のそれぞれを順次積層した複合膜により形成されている。
　さらに、主電極１６は、チャネル層１２とバリア層１５との間に配設された高不純物密度領域１６Ｎを介在させて、チャネル層１２の二次元電子ガス１３に接続されている。平面視並びに側面視において、高不純物密度領域１６Ｎは、チャネル層１２の主電極１６に重複する位置に配設され、チャネル層１２に流れるキャリアと同一導電型を有し、かつ、チャネル層１２よりも不純物密度が高い半導体領域である。
　第１実施の形態において、二次元電子ガス１３にはキャリアとして電子が流れるので、高不純物密度領域１６Ｎはｎ型半導体領域により形成されている。高不純物密度領域１６Ｎは、二次元電子ガス１３よりも基板１０側に深い位置まで形成されている。高不純物密度領域１６Ｎは、例えば１０１８原子／ｃｍ３以上１０２１原子／ｃｍ３以下の不純物密度に形成されている。
　高不純物密度領域１６Ｎを備えることにより、主電極１６と二次元電子ガス１３との接続は低抵抗になる。
　高不純物密度領域１６Ｎは、選択再成長法、又はイオン注入法を用いて形成されている。
　選択再成長法は、例えば、チャネル層１２の表面の一部をエッチングにより取り除き、この取り除かれた領域に高不純物密度領域１６Ｎを選択的に成長させる方法である。この場合、高不純物密度領域１６Ｎには、ｎ－Ｉｎ１－ｘＧａｘＮ等の半導体材料が使用可能である。
　一方、イオン注入法は、例えばチャネル層１２の表面部分に、ｎ型不純物を注入し、注入されたｎ型不純物を活性化する方法である。
（９）素子分離領域１４の構成
　素子分離領域１４は、アクティブ領域Ａｃの周囲において、チャネル層１２及びバリア層１５に配設されている。素子分離領域１４は、例えばイオン注入法を用いて形成されている。イオン注入法は、バリア層１５及びチャネル層１２にｐ型不純物を注入し、結晶を壊して導電性を下げる方法である。ｐ型不純物としては、例えば硼素（Ｂ）が使用されている。チャネル層１２では、チャネル層１２の表面から二次元電子ガス１３、更には高不純物密度領域１６Ｎよりも基板１０側に深い位置にわたって素子分離領域１４が形成されている。
（１０）層間絶縁体１９の構成
　層間絶縁体１９は、ゲート電極１８及び絶縁体１７を覆って配設されている。層間絶縁体１９は、ゲート電極１８に対して絶縁性を有し、配線６間に電流を流さない絶縁材料により形成されている。層間絶縁体１９としては、絶縁体１７と同様に、例えばＡｌ２Ｏ３、ＨｆＯ２、ＳｉＯ２及びＳｉＮから選択される１以上の絶縁材料を使用することができる。Ａｌ２Ｏ３、ＨｆＯ２のそれぞれは、例えばＡＬＤ法により成膜可能である。ＳｉＯ２、ＳｉＮのそれぞれは、ＣＶＤ法により成膜可能である。
　なお、層間絶縁体１９は、単層であっても、上記選択された複数の絶縁材料を複数積層した複合膜であってもよい。
（１１）配線６の構成
　配線６は、層間絶縁体１９のゲート電極１８とは反対側に配設されている。配線６は、第１電界効果トランジスタ２１等の主電極１６に重複する位置に配設され、絶縁体１７及び層間絶縁体１９に形成された接続孔１９Ｈを通して主電極１６に接続されている。
　第１実施の形態では、平面視において、第１電界効果トランジスタ２１等の主電極１６は、ゲート長Ｌｇ方向に短く、ゲート幅Ｗｇ方向に長いスリット形状に形成されている。このため、配線６は、主電極１６の平面形状の大半に重複して配置され、かつ、平面視において主電極１６に対して相似形状であるスリット形状の開口を有する接続孔１９Ｈを通して主電極１６の大半に接続されている。
　また、第１実施の形態に係る静電気放電保護回路２では、第１電界効果トランジスタ２１の他方の主電極１６に接続された配線６は、この第１電界効果トランジスタ２１のゲート電極１８に接続されている。ゲート電極１８の一端部は、素子分離領域１４に延設されている。このゲート電極１８の一端部が、接続孔１９Ｈを通して配線６に接続されている。
　第２電界効果トランジスタ２２～第４電界効果トランジスタ２４についても同様の構成とされている。
　配線６は、ゲート電極１８、主電極１６のそれぞれの比抵抗値よりも小さい比抵抗値を有する配線材料により形成されている。配線６としては、例えばＴｉ、Ｐｔ、Ａｌ及びＡｕから選択される１以上の配線材料を使用することができる。ここでは、ゲート電極１８と主電極１６との間の配線６の抵抗値は、１００Ω以下に設定されている。さらに好ましくは、抵抗値が１０Ω以下に設定されている。
［半導体装置１及び静電気放電保護回路２の製造方法］
　次に、第１実施の形態に係る半導体装置１及び静電気放電保護回路２の製造方法を説明する。図５～図１０は、製造方法を工程毎に説明する工程断面の一例を表している。
　まず、基板１０上にバッファ層１１が形成される（図５参照）。基板１０には、例えばＳｉ基板が使用される。
　次に、バッファ層１１上にチャネル層１２が形成される（図５参照）。チャネル層１２には、例えばＧａＮが使用される。ＧａＮは、エピタキシャル成長法を用いて形成される。
　次に、チャネル層１２上にバリア層１５が形成される（図５参照）。バリア層１５には、例えばｕ－ＡｌＧａＮが使用される。例えば、バリア層１５には、Ａｌ０．３－Ｇａ０．７Ｎ混晶が使用される。バリア層１５は、エピタキシャル成長法を用いて形成される。
　バリア層１５が形成されると、チャネル層１２においてバリア層１５の近傍に二次元電子ガス１３が生成される。
　図５に示されるように、バリア層１５上にマスク３０が形成される。マスク３０には、例えば前述の絶縁材料が使用される。
　次に、マスク３０がパターンニングされる。これにより、マスク３０の一部に開口３０Ｈが形成される（図６参照）。パターンニングには、フォトリソグラフィ技術及びエッチング技術が使用される。
　図６に示されるように、マスク３０を用いて、開口３０Ｈから露出するバリア層１５がパターンニングされる。このパターンニングにより、バリア層１５にはチャネル層１２の表面が露出するゲートバリア開口１５Ａが形成される。
　パターンニングにはエッチング技術が使用される。エッチング技術では、チャネル層１２とバリア層１５とのエッチング選択比を確保可能なウエットエッチングが使用される。ウエットエッチングを使用することにより、チャネル層１２の表面がオーバエッチングされることなく、バリア層１５を選択的に除去することができる。また、ドライエッチングが使用されていないので、チャネル層１２の表面のエッチングダメージが生じない。
　なお、パターンニングには、最初にドライエッチングを用い、引き続きウエットエッチングが使用される。また、低ダメージであれば、ドライエッチングのみでパターンニングが行われてもよい。
　次に、マスク３０が除去される。なお、マスク３０は、除去せずに、これ以降の工程において保護膜として使用してもよい。
　図７に示されるように、アクティブ領域Ａｃの周囲において、素子分離領域１４が形成される。素子分離領域１４は、例えばｐ型不純物をイオン注入法によりバリア層１５及びチャネル層１２に注入し、高抵抗化された非アクティブ領域として形成される。これにより、素子分離領域１４に周囲が取り囲まれた島状のアクティブ領域Ａｃが形成される。
　なお、素子分離領域１４は、主電極１６の形成後、又はゲート電極１８の形成後に形成してもよい。
　図８に示されるように、バリア層１５上の互いに離間された領域に一対の主電極１６が形成される。主電極１６は、例えば、マスク蒸着法を用いて、Ｔｉ、Ａｌ、Ｎｉ、Ａｕのそれぞれを順次蒸着することにより形成される。
　図９に示されるように、主電極１６を覆って絶縁体１７が形成される。絶縁体１７は、バリア層１５上及びゲートバリア開口１５Ａから露出されるチャネル層１２上にも形成される。この製造方法では、絶縁体１７は、例えばＳｉＯ２により形成される。ＳｉＯ２は例えばＣＶＤ法を用いて形成される。
　次に、ゲートバリア開口１５Ａに重複する領域において、絶縁体１７上にゲート電極１８が形成される（図１０参照）。ゲート電極１８は、例えば、マスク蒸着法を用いて、Ｎｉ、Ａｕのそれぞれを順次蒸着することにより形成される。
　図１０に示されるように、ゲート電極１８を覆う層間絶縁体１９が形成される。この製造方法では、層間絶縁体１９は、例えばＳｉＯ２により形成される。ＳｉＯ２は例えばＣＶＤ法を用いて形成される。
　次に、層間絶縁体１９に接続孔１９Ｈが形成される（図２～図４参照）。引き続き、前述の図２～図４に示されるように、層間絶縁体１９上に配線６が形成される。配線６は、接続孔１９Ｈを通して主電極１６、ゲート電極１８のそれぞれに接続される。
　これら一連の製造工程が終了すると、静電気放電保護回路２の第１電界効果トランジスタ２１～第４電界効果トランジスタ２４が形成され、第１実施の形態に係る半導体装置１が完成する。
［静電気放電保護回路２の動作］
　前述の図１～図４を用いて、静電気放電保護回路２の保護動作について簡単に説明する。ここでは、第１マルチゲート型トランジスタＭＴ１の保護動作について説明する。第１マルチゲート型トランジスタＭＴ１の保護動作と同一であるので、第２マルチゲート型トランジスタＭＴ２の保護動作についての説明は省略する。
　第１マルチゲート型トランジスタＭＴ１は、第１端子３と第２端子４との間に電気的に直列に接続されている。つまり、第１端子３と第２端子４との間には、第１電界効果トランジスタ２１の一方の主電極１６－ゲート電極１８間容量Ｃ１と、第２電界効果トランジスタ２２の一方の主電極１６－ゲート電極１８間容量Ｃ２とが電気的に直列に接続されている（図２参照）。容量Ｃ１、容量Ｃ２のそれぞれは、等価である。
　ここで、第１端子３にサージが印加されたと仮定する。サージは、容量Ｃ１、容量Ｃ２のそれぞれに瞬時に分圧される。この分圧に伴い、第１マルチゲート型トランジスタＭＴ１の第１電界効果トランジスタ２１及び第２電界効果トランジスタ２２は、一方の主電極１６とゲート電極１８との間に同一の電圧が印加されるので、オン状態になる。
　このため、第１端子３に印加されたサージは、第１電界効果トランジスタ２１及び第２電界効果トランジスタ２２を流れて第２端子４に吸収される。
　なお、静電気放電保護回路２において、第１電界効果トランジスタ２１～第４電界効果トランジスタ２４のゲート幅Ｗｇ寸法を長くすれば、保護耐性をより一層向上させることができる。
［静電気放電保護回路２の特徴］
　図１１は、第１実施の形態に係る静電気放電保護回路２の第１マルチゲート型トランジスタＭＴ１の模式的な平面構造の一例を表している。図１２は、第１比較例に係る静電気放電保護回路ＣＥのスタック型トランジスタの模式的な平面構造の一例を表している。
　図１１に示されるように、第１実施の形態に係る静電気放電保護回路２の第１マルチゲート型トランジスタＭＴ１では、第１電界効果トランジスタ２１及び第２電界効果トランジスタ２２が、主電極１６を共有して、矢印Ｘ方向に配列されている。
　ここで、第１電界効果トランジスタ２１、第２電界効果トランジスタ２２のそれぞれのゲート長Ｌｇは、例えば１μｍに設定されている。また、第１電界効果トランジスタ２１、第２電界効果トランジスタ２２のそれぞれのゲート長Ｌｇに一致する主電極１６のオーミック長Ｌｏは、例えば１μｍに設定されている。第１電界効果トランジスタ２１のゲート電極１８と第２電界効果トランジスタ２２のゲート電極１８との間のゲート間距離Ｌｇｇ１は、例えば２μｍに設定されている。
　これに対して、図１２に示されるように、第１比較例に係る静電気放電保護回路ＣＥのスタック型トランジスタでは、電界効果トランジスタ２０１及び電界効果トランジスタ２０２が、素子分離領域１４を介在して、矢印Ｘ方向に配列されている。
　ここで、電界効果トランジスタ２０１、電界効果トランジスタ２０２のそれぞれのゲート長Ｌｇは、例えば１μｍに設定されている。また、電界効果トランジスタ２０１、電界効果トランジスタ２０２のそれぞれの主電極１６のオーミック長Ｌｏは、例えば１μｍに設定されている。電界効果トランジスタ２０１のゲート電極１８と電界効果トランジスタ２０２のゲート電極１８との間のゲート間距離Ｌｇｇ２は、ゲート間距離Ｌｇｇ１に、１つの主電極１６及び素子分離領域１４の矢印Ｘ方向の寸法を加算した値になる。
　図１３は、第１実施の形態に係る静電気放電保護回路２の占有面積と第１比較例に係る静電気放電保護回路ＣＥの占有面積とを比較したグラフである。横軸は、オーミック長Ｌｏ［μｍ］を表している。縦軸は、静電気放電保護回路２、静電気放電保護回路ＣＥのそれぞれの占有面積を表している。ここで、静電気放電保護回路２の第１マルチゲート型トランジスタＭＴ１において、第１電界効果トランジスタ２１及び第２電界効果トランジスタ２２の合計のオーミック長Ｌｏが３μｍに設定されるとき、占有面積が「１」の値に規格化されている。
　図１３に示されるように、第１比較例に係る静電気放電保護回路ＣＥでは、電界効果トランジスタ２０１等のオーミック長Ｌｏの増加並びに素子分離領域１４の存在に伴い、占有面積が増加する。
　第１実施の形態に係る静電気放電保護回路２でも、第１電界効果トランジスタ２１等のオーミック長Ｌｏの増加に伴い、占有面積が増加する。しかしながら、第１比較例に係る静電気放電保護回路ＣＥの占有面積の増加率に対して、第１実施の形態に係る静電気放電保護回路２の占有面積の増加率は約３０％程度少ない。表現を代えれば、第１実施の形態に係る静電気放電保護回路２の占有面積は、第１比較例に係る静電気放電保護回路ＣＥの占有面積に対して、オーミック長Ｌｏの増減に関係無く縮小されている。
［作用効果］
　第１実施の形態に係る半導体装置１は、図１～図４に示されるように、マルチゲート型トランジスタＭＴと、第１端子３と、第２端子４とを備える。
　マルチゲート型トランジスタＭＴは、一対の主電極１６及び一対の主電極１６間に配設されたゲート電極１８を有する第１電界効果トランジスタ２１～第４電界効果トランジスタ２４を備える。第１電界効果トランジスタ２１～第４電界効果トランジスタ２４は、互いに主電極１６を共有して電気的に直列に複数接続される。
　ここで、マルチゲート型トランジスタＭＴは、第１マルチゲート型トランジスタＭＴ１及び第２マルチゲート型トランジスタＭＴ２を備える。第１マルチゲート型トランジスタＭＴ１は、第１電界効果トランジスタ２１及び第２電界効果トランジスタ２２により構築される。また、第２マルチゲート型トランジスタＭＴ２は、第３電界効果トランジスタ２３及び第４電界効果トランジスタ２４により構築される。第１マルチゲート型トランジスタＭＴ１、第２マルチゲート型トランジスタＭＴ２のそれぞれは同一構成であるので、第１マルチゲート型トランジスタＭＴ１について主体的に説明し、第２マルチゲート型トランジスタＭＴ２の説明は必要に応じて適宜説明する。
　第１端子３は、第１マルチゲート型トランジスタＭＴ１の直列に接続された一端の第１電界効果トランジスタ２１の一方の主電極１６に電気的に接続される。第１端子３には、信号が入力される。
　第２端子４は、第１マルチゲート型トランジスタＭＴ１の直列に接続された他端の第２電界効果トランジスタ２２の他方の主電極１６に電気的に接続される。第２端子４には、固定電位が供給される。
　そして、第１マルチゲート型トランジスタＭＴ１の少なくとも１つの第１電界効果トランジスタ２１又は第２電界効果トランジスタ２２のゲート電極１８が、第１電界効果トランジスタ２１又は第２電界効果トランジスタ２２の他方の主電極１６に電気的に接続される。
　第１マルチゲート型トランジスタＭＴ１（及び第２マルチゲート型トランジスタＭＴ２）は、静電気放電保護回路２を構築する。
　このように構成される半導体装置１では、静電気放電保護回路２がマルチゲート型トランジスタＭＴにより構成され、マルチゲート型トランジスタＭＴの第１電界効果トランジスタ２１～第４電界効果トランジスタ２４の主電極１６が共有される。このため、図１１～図１３に示されるように、静電気放電保護回路２の占有面積を縮小するこができる。加えて、このように構成される静電気放電保護回路２では、複数の第１電界効果トランジスタ２１～第４電界効果トランジスタ２４が直列に接続されているので、静電気破壊耐圧を向上させることができる。つまり、半導体装置１では、集積度を向上させつつ、静電気破壊耐圧を向上させることができる。
　また、半導体装置１では、図１～図４に示されるように、静電気放電保護回路２を構築するマルチゲート型トランジスタＭＴのすべての第１電界効果トランジスタ２１～第４電界効果トランジスタ２４のゲート電極１８が、第１電界効果トランジスタ２１～第４電界効果トランジスタ２４の他方の主電極１６に電気的に接続される。
　このため、静電気放電保護回路２では、サージが入力されたときに即座にサージを吸収することができるので、静電気破壊耐圧をより一層向上させることができる。
　また、半導体装置１では、図２～図４に示されるように、静電気放電保護回路２の第１電界効果トランジスタ２１～第４電界効果トランジスタ２４は、半導体層としてのチャネル層１２にゲート絶縁膜としての絶縁体１７を介在させてゲート電極１８を形成する。つまり、第１電界効果トランジスタ２１～第４電界効果トランジスタ２４は、ゲート絶縁型電界効果トランジスタにより構成される。
　ここで、絶縁体１７の膜厚は、酸化膜換算膜厚において、２０ｎｍ以上に設定される。
　このため、静電気放電保護回路２では、第１電界効果トランジスタ２１～第４電界効果トランジスタ２４のそれぞれのオン電流を高くすることができる。
　また、半導体装置１では、図２～図４に示されるように、静電気放電保護回路２において、ゲート電極１８と他方の主電極１６とは、ゲート電極１８、主電極１６のそれぞれの比抵抗値よりも小さい比抵抗値を有する配線６を介在して接続される。
　このため、静電気放電保護回路２の保護動作速度を向上させることができる。加えて、ゲート電極１８と主電極１６との接続経路に抵抗が挿入されていないので、静電気放電保護回路２の占有面積を更に縮小することができる。
　また、半導体装置１では、図２～図４に示されるように、静電気放電保護回路２において、主電極１６と配線６とはオーミック接合により接続される。
　加えて、主電極１６は、第１電界効果トランジスタ２１等のチャネル層１２に配設されたオーミック電極である。オーミック電極は、高不純物密度領域１６Ｎを介在させてチャネル層１２に電気的に接続される。高不純物密度領域１６Ｎは、チャネル層１２に配設され、チャネル層１２に流れるキャリアと同一導電型を有し、かつ、チャネル層１２よりも不純物密度が高い。
　さらに加えて、ゲート電極１８と他方の主電極１６とは、１００Ω以下、好ましくは１０Ω以下の抵抗値において接続される。
　このように構成される半導体装置１では、静電気放電保護回路２の保護動作速度を向上させることができる。
　また、半導体装置１では、図２及び図３に示されるように、静電気放電保護回路２の第１電界効果トランジスタ２１～第４電界効果トランジスタ２４は、窒化物半導体を含んで構成される。加えて、図１に示されるように、第１端子３には、ＤＣ信号が入力され、第２端子４には、高周波回路の基準電位（又は動作電源電位）が供給される。高周波回路は、例えばパワーデバイス、高周波デバイス等である。
　このため、パワーデバイス、高周波デバイス等を構築する半導体装置１に好適な静電気放電保護回路２を実現することができる。
　なお、第１実施の形態では、半導体装置１の信号入力側に配設される静電気放電保護回路２について説明している。本技術は、半導体装置１の信号出力側に配設される静電気放電保護回路２に適用してもよい。この場合、第１端子３には、内部回路５からのＤＣ信号が出力される。
　また、第１実施の形態では、静電気放電保護回路２は、左右対称構造の第１マルチゲート型トランジスタＭＴ１及び第２マルチゲート型トランジスタＭＴ２により、マルチゲート型トランジスタＭＴを構築している。この場合、ゲート幅寸法を拡大することができるので、電流能力を向上させることができる。本技術では、ゲート幅寸法を十分に確保することができるのであれば、静電気放電保護回路２は、第１マルチゲート型トランジスタＭＴ１又は第２マルチゲート型トランジスタＭＴ２の一方により、マルチゲート型トランジスタＭＴを構築してもよい。
＜２．第２実施の形態＞
　図１４～図１７を用いて、本開示の第２実施の形態に係る半導体装置１及び静電気放電保護回路２を説明する。
　なお、第２実施の形態並びにそれ以降に説明する実施の形態において、第１実施の形態の構成要素と同一の構成要素、又は実質的に同一の構成要素には同一の符号を付し、重複する説明は省略する。
［半導体装置１及び静電気放電保護回路２の具体的なデバイス構成］
　図１４は、半導体装置１に搭載された静電気放電保護回路２の平面構成の一例を表している。
　第１実施の形態に係る静電気放電保護回路２と同様に、第２実施の形態に係る静電気放電保護回路２は、マルチゲート型トランジスタＭＴを備えている。マルチゲート型トランジスタＭＴは、第１マルチゲート型トランジスタＭＴ１及び第２マルチゲート型トランジスタＭＴ２により構築されている。
　第１マルチゲート型トランジスタＭＴ１は、第１電界効果トランジスタ２１及び第２電界効果トランジスタ２２に加えて、更に第５電界効果トランジスタ２５を備えている。つまり、第１マルチゲート型トランジスタＭＴ１は、主電極１６を共有し、第１端子３と第２端子４との間に電気的に直列に接続された３個の第１電界効果トランジスタ２１、第２電界効果トランジスタ２２及び第５電界効果トランジスタ２５により構成されている。
　第１電界効果トランジスタ２１、第２電界効果トランジスタ２２、第５電界効果トランジスタ２５のそれぞれのゲート電極１８は、配線６を介在させて該当する他方の主電極１６に電気的に接続されている。
　第２マルチゲート型トランジスタＭＴ２は、第３電界効果トランジスタ２３及び第４電界効果トランジスタ２４に加えて、更に第６電界効果トランジスタ２６を備えている。つまり、第２マルチゲート型トランジスタＭＴ２は、主電極１６を共有し、第１端子３と第２端子４との間に電気的に直列に接続された３個の第３電界効果トランジスタ２３、第４電界効果トランジスタ２４及び第６電界効果トランジスタ２６により構成されている。
　第３電界効果トランジスタ２３、第４電界効果トランジスタ２４、第６電界効果トランジスタ２６のそれぞれのゲート電極１８は、配線６を介在させて該当する他方の主電極１６に電気的に接続されている。
　中心線Ｃ－Ｃを中心として、第２マルチゲート型トランジスタＭＴ２は、第１マルチゲート型トランジスタＭＴ１に対して線対称形状に形成されている。
　上記以外の構成要素は、前述の第１実施の形態に係る半導体装置１及び静電気放電保護回路２の構成要素と同一又は実質的に同一であるので、ここでの説明を省略する。
［静電気放電保護回路２の特徴］
　図１５は、第２実施の形態に係る静電気放電保護回路２の第１マルチゲート型トランジスタＭＴ１の模式的な平面構造の一例を表している。図１６は、第２比較例に係る静電気放電保護回路ＣＥのスタック型トランジスタの模式的な平面構造の一例を表している。
　図１５に示されるように、第２実施の形態に係る静電気放電保護回路２の第１マルチゲート型トランジスタＭＴ１では、第１電界効果トランジスタ２１、第２電界効果トランジスタ２２及び第５電界効果トランジスタ２５が、矢印Ｘ方向に配列されている。第１電界効果トランジスタ２１、第２電界効果トランジスタ２２、第５電界効果トランジスタ２５のそれぞれでは、主電極１６が共有されている。
　第１実施の形態に係る静電気放電保護回路２と同様に、第１電界効果トランジスタ２１、第２電界効果トランジスタ２２、第５電界効果トランジスタ２５のそれぞれのゲート長Ｌｇは、例えば１μｍに設定されている。また、第１電界効果トランジスタ２１、第２電界効果トランジスタ２２、第５電界効果トランジスタ２５のそれぞれのゲート長Ｌｇに一致する主電極１６のオーミック長Ｌｏは、例えば１μｍに設定されている。第１電界効果トランジスタ２１のゲート電極１８と第２電界効果トランジスタ２２のゲート電極１８との間のゲート間距離Ｌｇｇ１は、例えば２μｍに設定されている。同様に、第２電界効果トランジスタ２２のゲート電極１８と第５電界効果トランジスタ２５のゲート電極１８との間のゲート間距離Ｌｇｇ１は、例えば２μｍに設定されている。
　これに対して、図１６に示されるように、第２比較例に係る静電気放電保護回路ＣＥのスタック型トランジスタは、３個の電界効果トランジスタ２０１、電界効果トランジスタ２０２及び電界効果トランジスタ２０３を備えている。これら電界効果トランジスタ２０１、電界効果トランジスタ２０２及び電界効果トランジスタ２０３は、素子分離領域１４を介在して、矢印Ｘ方向に配列されている。
　ここで、電界効果トランジスタ２０１、電界効果トランジスタ２０２、電界効果トランジスタ２０３のそれぞれのゲート長Ｌｇは、例えば１μｍに設定されている。また、電界効果トランジスタ２０１、電界効果トランジスタ２０２、電界効果トランジスタ２０３のそれぞれの主電極１６のオーミック長Ｌｏは、例えば１μｍに設定されている。電界効果トランジスタ２０１のゲート電極１８と電界効果トランジスタ２０２のゲート電極１８との間のゲート間距離Ｌｇｇ２は、ゲート間距離Ｌｇｇ１に、１つの主電極１６及び素子分離領域１４の矢印Ｘ方向の寸法を加算した値になる。同様に、電界効果トランジスタ２０２のゲート電極１８と電界効果トランジスタ２０３のゲート電極１８との間のゲート間距離Ｌｇｇ２は、ゲート間距離Ｌｇｇ１に、１つの主電極１６及び素子分離領域１４の矢印Ｘ方向の寸法を加算した値になる。
　図１７は、第２実施の形態に係る静電気放電保護回路２の占有面積と第２比較例に係る静電気放電保護回路ＣＥの占有面積とを比較したグラフである。横軸は、オーミック長Ｌｏ［μｍ］を表している。縦軸は、静電気放電保護回路２、静電気放電保護回路ＣＥのそれぞれの占有面積を表している。ここで、静電気放電保護回路２の第１マルチゲート型トランジスタＭＴ１において、第１電界効果トランジスタ２１、第２電界効果トランジスタ２２及び第５電界効果トランジスタ２５の合計のオーミック長Ｌｏが３μｍに設定されるとき、占有面積が「１」の値に規格化されている。
　図１７に示されるように、第２比較例に係る静電気放電保護回路ＣＥでは、電界効果トランジスタ２０１等のオーミック長Ｌｏの増加に伴い、占有面積が増加する。
　第２実施の形態に係る静電気放電保護回路２でも、第１電界効果トランジスタ２１等のオーミック長Ｌｏの増加に伴い、占有面積が増加する。しかしながら、第２比較例に係る静電気放電保護回路ＣＥの占有面積の増加率に対して、第２実施の形態に係る静電気放電保護回路２の占有面積の増加率は約５０％程度少ない。表現を代えれば、第２実施の形態に係る静電気放電保護回路２の占有面積は、第２比較例に係る静電気放電保護回路ＣＥの占有面積に対して、オーミック長Ｌｏの増減に関係無く縮小されている。
［作用効果］
　第２実施の形態に係る半導体装置１及び静電気放電保護回路２では、前述の第１実施の形態に係る半導体装置１及び静電気放電保護回路２により得ることができる作用効果と同様の作用効果を得ることができる。
　また、静電気放電保護回路２は、図１４に示されるように、第１端子３と第２端子４との間に、互いの主電極１６を共有し、６個の第１電界効果トランジスタ２１～第６電界効果トランジスタ２６を備える。これにより、静電気破壊耐圧をより一層向上させることができ、加えて、図１５～図１７に示されるように、静電気放電保護回路２の占有面積を縮小するこができる。
　さらに、静電気放電保護回路２では、第１実施の形態に係る静電気放電保護回路２よりも多くの電界効果トランジスタの直列接続数によりマルチゲート型トランジスタＭＴが構築されている。直列接続数が増加しても、比較例２に係る静電気放電保護回路ＣＥに対して、静電気放電保護回路２の占有面積を縮小することができる。なお、本技術では、静電気放電保護回路２の第１マルチゲート型トランジスタＭＴ１は、４以上の直列接続数により構築してもよい。
　なお、第１実施の形態と同様に、第２実施の形態では、静電気放電保護回路２は、左右対称構造の第１マルチゲート型トランジスタＭＴ１及び第２マルチゲート型トランジスタＭＴ２により、マルチゲート型トランジスタＭＴを構築している。本技術では、ゲート幅寸法を十分に確保することができるのであれば、静電気放電保護回路２は、第１マルチゲート型トランジスタＭＴ１又は第２マルチゲート型トランジスタＭＴ２の一方により、マルチゲート型トランジスタＭＴを構築してもよい。
＜３．第３実施の形態＞
　図１８を用いて、本開示の第３実施の形態に係る半導体装置１及び内部回路５を説明する。
［半導体装置１及び内部回路５の具体的なデバイス構成］
　図１８は、内部回路５の断面構成の一例を表している。
　第３実施の形態に係る半導体装置１では、第１実施の形態に係る静電気放電保護回路２のマルチゲート型トランジスタＭＴの第１電界効果トランジスタ２１～第４電界効果トランジスタ２４と、内部回路５（図１参照）の電界効果トランジスタ２７とがモノリシック（monolithic）に構築されている。
　詳しく説明すると、電界効果トランジスタ２７は、基本的には、第１電界効果トランジスタ２１～第４電界効果トランジスタ２４の構造と同様の構造により構成され、ここではノーマリーオン動作を示すデプレッション型電界効果トランジスタ（ＤＦＥＴ：Depression type Field Effect Transistor）により構成されている。
　さらに詳しく説明すると、内部回路５の電界効果トランジスタ２７では、バリア層１５にゲートバリア開口１５Ａが配設されていない（図３参照）。つまり、電界効果トランジスタ２７では、チャネル層１２にバリア層１５及び絶縁体１７を介在させてゲート電極１８が配設されている。ここで、「バリア層１５」は、本技術に係る「半導体層」に相当する。
　平面視及び側面視において、チャネル層１２のゲート電極１８に重複する位置には、オフ状態のときに二次元電子ガス１３が形成されている。
　上記以外の構成要素は、前述の第１実施の形態に係る半導体装置１及び静電気放電保護回路２の構成要素と同一又は実質的に同一であるので、ここでの説明を省略する。
　なお、第３実施の形態に係る内部回路５は、第２実施の形態に係る静電気放電保護回路２のマルチゲート型トランジスタＭＴの第１電界効果トランジスタ２１～第６電界効果トランジスタ２６とモノリシックに構築された電界効果トランジスタ２７により構成されてもよい。
［作用効果］
　第３実施の形態に係る半導体装置１及び内部回路５では、前述の第１実施の形態又は第２実施の形態に係る半導体装置１及び静電気放電保護回路２により得ることができる作用効果と同様の作用効果を得ることができる。
　また、内部回路５の電界効果トランジスタ２７は、図１８に示されるように、前述の第１実施の形態又は第２実施の形態に係る静電気放電保護回路２のマルチゲート型トランジスタＭＴとモノリシックに構成される。つまり、内部回路５と静電気放電保護回路２とにおいて、大半の構成要素並びに製造工程を共通化することができるので、簡易な構造並びに製造方法により半導体装置１を構築することができる。
＜４．第４実施の形態＞
　図１９を用いて、本開示の第４実施の形態に係る半導体装置１及び内部回路５を説明する。
［半導体装置１及び内部回路５の具体的なデバイス構成］
　図１９は、内部回路５の断面構成の一例を表している。
　第４実施の形態に係る内部回路５は、第３実施の形態に係る内部回路５と同様に、電界効果トランジスタ２７を備えている。電界効果トランジスタ２７には、Ｔ型ゲート構造が採用されている。
　詳しく説明すると、内部回路５の電界効果トランジスタ２７では、第３実施の形態に係る内部回路５の電界効果トランジスタ２７と同様に、バリア層１５にはゲートバリア開口１５Ａが配設されていない（図３参照）。一方、ゲート電極１８に重複する位置には、絶縁体１７に膜厚方向に貫通されたゲート開口７Ａが配設されている。そして、少なくともゲート開口７Ａから露出されるバリア層１５にはゲート絶縁膜７が配設されている。つまり、電界効果トランジスタ２７では、バリア層１５にゲート絶縁膜７を介在させてゲート開口７Ａ内にゲート電極１８が配設されている。ここで、「バリア層１５」は、本技術に係る「半導体層」に相当する。
　ゲート電極１８には、ゲート開口７Ａに対して、製造上のアライメント余裕寸法が付加される。このため、ゲート電極１８は、ゲート開口７Ａの開口寸法よりも、ゲート長Ｌｇ方向及びゲート幅Ｗｇ方向に大きな寸法に形成されている。すなわち、側面視において、ゲート電極１８の断面は、Ｔ型形状に形成されている。
　上記以外の構成要素は、前述の第３実施の形態に係る半導体装置１及び内部回路５の構成要素と同一又は実質的に同一であるので、ここでの説明を省略する。
　なお、第４実施の形態に係る内部回路５は、第２実施の形態に係る静電気放電保護回路２のマルチゲート型トランジスタＭＴの第１電界効果トランジスタ２１～第６電界効果トランジスタ２６とモノリシックに構築された電界効果トランジスタ２７により構成されてもよい。
［作用効果］
　第４実施の形態に係る半導体装置１及び内部回路５では、前述の第３実施の形態に係る半導体装置１及び内部回路５により得ることができる作用効果と同様の作用効果を得ることができる。
　また、内部回路５の電界効果トランジスタ２７は、図１９に示されるように、前述の第１実施の形態又は第２実施の形態に係る静電気放電保護回路２のマルチゲート型トランジスタＭＴとモノリシックに構成される。つまり、内部回路５と静電気放電保護回路２とにおいて、大半の構成要素並びに製造工程を共通化することができるので、簡易な構造並びに製造方法により半導体装置１を構築することができる。
＜５．第５実施の形態＞
　図２０を用いて、本開示の第５実施の形態に係る半導体モジュール１００を説明する。図２０は、第５実施の形態に係る半導体モジュール１００の概略的な構造を表している。
［半導体モジュール１００の構成］
　第５実施の形態に係る半導体モジュール１００は、例えばアレイ状に配設されたエッジアンテナ１０１と、フロントエンド部品とを１つのモジュールとして基板１１０上に実装したアンテナ一体型モジュールである。フロントエンド部品には、スイッチ１０２、低ノイズアンプ１０３、バンドパスフィルタ１０４及びパワーアンプ１０５等が含まれている。半導体モジュール１００は、例えば、通信用のトランシーバとして使用可能である。
　半導体モジュール１００は、例えば、スイッチ１０２、低ノイズアンプ１０３、又はパワーアンプ１０５等を構成するトランジスタとして、第１実施の形態～第４実施の形態に係るいずれかの半導体装置１を備えている。
［作用効果］
　第５実施の形態に係る半導体モジュール１００では、半導体装置１が含まれるので、無線通信の更なる高速化、高効率化及び低消費電力化を実現することができる。
　また、第１実施の形態～第４実施の形態のいずれかに係る静電気放電保護回路２が半導体装置１に搭載される。このため、半導体モジュール１００では、静電破壊保護耐性を向上しつつ、静電気放電保護回路２の占有面積の縮小化を実現することができる。
＜６．第６実施の形態＞
　図２１を用いて、本開示の第６実施の形態に係る無線通信装置３００を説明する。図２１は、第６実施の形態に係る無線通信装置３００の概略的なブロック構成を表している。
［無線通信装置３００の構成］
　第６実施の形態に係る無線通信装置３００は、アンテナＡＮＴと、アンテナスイッチ回路３０１と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆとを備えている。インタフェース部Ｉ／Ｆには、例えば、無線ＬＡＮ（Ｗ－ＬＡＮ：Wireless Local Area Network）、ブルートゥース（登録商標（Bluetooth：登録商標））等が含まれている。無線通信装置３００は、例えば、音声、データ通信及びＬＡＮ接続等の多機能を有する携帯電話システムである。
　無線通信装置３００は、アンテナスイッチ回路３０１、高電力増幅器ＨＰＡ、高周波集積回路ＲＦＩＣ、又はベースバンド部ＢＢ等を構成するトランジスタとして第１実施の形態～第４実施の形態に係るいずれかの半導体装置１を備えている。
［作用効果］
　第６実施の形態に係る無線通信装置３００では、半導体装置１を備えるので、無線通信の更なる高速化、高効率化及び低消費電力化を実現することができる。したがって、無線通信装置３００が携帯通信端末である場合、無線通信装置３００では、使用時間を更に延長させることができるので、携帯性をより向上させることができる。
　また、第１実施の形態～第４実施の形態のいずれかに係る静電気放電保護回路２が半導体装置１に搭載される。このため、無線通信装置３００では、静電破壊保護耐性を向上しつつ、静電気放電保護回路２の占有面積の縮小化を実現することができる。
＜７．その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　例えば、前述の実施の形態に係る半導体装置では、トランジスタがＧａＮ系半導体により構成されている。本技術は、ＧａＡｓ系、ＩｎＰ系又はＳｉＧｅ系の化合物半導体を用いてトランジスタが構成されている半導体装置に適用可能である。また、本技術は、Ｓｉ半導体を用いてトランジスタが構成されている半導体装置にも適用可能である。
　また、本技術は、静電気放電保護回路の電界効果トランジスタとして、ショットキー接合型電界効果トランジスタを使用してもよい。
　以上説明したように、本開示の第１実施態様に係る半導体装置は、マルチゲート型トランジスタと、第１端子と、第２端子とを備える。マルチゲート型トランジスタでは、一対の主電極及び一対の主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに主電極を共有して電気的に直列に複数接続される。第１端子は、マルチゲート型トランジスタの直列に接続された一端の電界効果トランジスタの一方の主電極に電気的に接続される。第１端子には、信号が入力又は出力される。第２端子は、マルチゲート型トランジスタの直列に接続された他端の電界効果トランジスタの他方の主電極に電気的に接続される。第２端子には、固定電位が供給される。
　ここで、マルチゲート型トランジスタの少なくとも１つの電界効果トランジスタのゲート電極は、当該電界効果トランジスタの他方の主電極に電気的に接続される。マルチゲート型トランジスタは、静電気破壊保護回路を構成している。
　このため、第１端子と第２端子との間に複数の電界効果トランジスタが電気的に直列に接続された静電気放電保護回路が配設されているので、静電気破壊保護耐圧を向上させることができる。加えて、複数の電界効果トランジスタがマルチゲート型トランジスタとされ、主電極を共有しているので、静電気破壊保護回路の占有面積を縮小することができる。
　本開示の第２実施態様に係る半導体モジュールは、半導体装置を備える。半導体装置は、第１実施態様に係る半導体装置である。
　このため、半導体モジュールでは、第１実施態様に係る半導体装置により得られる作用効果と同様の作用効果を得ることができる。
　本開示の第３実施態様に係る電子機器は、半導体装置を備える。半導体装置は、第１実施態様に係る半導体装置である。
　このため、電子機器では、第１実施態様に係る半導体装置により得られる作用効果と同様の作用効果を得ることができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。以下の構成の本技術によれば、半導体装置、半導体モジュール及び電子機器において、静電気破壊保護耐圧を向上させることができ、静電気破壊保護回路の占有面積を縮小することができる。
（１）
　一対の主電極及び一対の前記主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに前記主電極を共有して電気的に直列に複数接続されたマルチゲート型トランジスタと、
　前記マルチゲート型トランジスタの直列に接続された一端の前記電界効果トランジスタの一方の前記主電極に電気的に接続され、信号が入力又は出力される第１端子と、
　前記マルチゲート型トランジスタの直列に接続された他端の前記電界効果トランジスタの他方の前記主電極に電気的に接続され、固定電位が供給される第２端子とを備え、
　前記マルチゲート型トランジスタの少なくとも１つの前記電界効果トランジスタの前記ゲート電極が、当該電界効果トランジスタの他方の前記主電極に電気的に接続されている半導体装置。
（２）
　前記マルチゲート型トランジスタのすべての前記電界効果トランジスタの前記ゲート電極が、当該電界効果トランジスタの他方の前記主電極に電気的に接続されている
　前記（１）に記載の半導体装置。
（３）
　前記電界効果トランジスタは、半導体層にゲート絶縁膜を介在させて前記ゲート電極を形成しているゲート絶縁型電界効果トランジスタである
　前記（１）又は前記（２）に記載の半導体装置。
（４）
　前記ゲート絶縁膜の膜厚は、酸化膜換算膜厚において、２０ｎｍ以上である
　前記（３）に記載の半導体装置。
（５）
　前記ゲート電極と他方の前記主電極とは、当該ゲート電極、当該主電極のそれぞれよりも小さい比抵抗値を有する配線を介在して接続されている
　前記（１）から前記（４）のいずれか１つに記載の半導体装置。
（６）
　他方の前記主電極と前記配線とは、オーミック接合により接続されている。
　前記（５）に記載の半導体装置。
（７）
　他方の前記主電極は、前記電界効果トランジスタのチャネル層に配設されたオーミック電極であり、
　前記オーミック電極は、前記チャネル層に配設され、当該チャネル層に流れるキャリアと同一導電型を有し、かつ、前記チャネル層よりも不純物密度が高い高不純物密度領域を介在させて前記チャネル層に電気的に接続されている
　前記（５）又は前記（６）に記載の半導体装置。
（８）
　前記ゲート電極と他方の前記主電極とは、１００Ω以下の抵抗値において、接続されている
　前記（５）から前記（７）のいずれか１つに記載の半導体装置。
（９）
　前記電界効果トランジスタは、窒化物半導体を含んで構成されている
　前記（１）から前記（８）のいずれか１つに記載の半導体装置。
（１０）
　前記第１端子には、直流信号が入力又は出力され、
　前記第２端子には、高周波回路の動作電源電位又は基準電位が供給される
　前記（１）から前記（９）のいずれか１つに記載の半導体装置。
（１１）
　前記高周波回路は、パワーアンプである
前記（１０）に記載の半導体装置。
（１２）
　前記マルチゲート型トランジスタは、静電気破壊保護回路を構成している
　前記（１）から前記（１１）のいずれか１つに記載の半導体装置。
（１３）
　半導体装置を備え、
　前記半導体装置は、
　一対の主電極及び一対の前記主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに前記主電極を共有して電気的に直列に複数接続されたマルチゲート型トランジスタと、
　前記マルチゲート型トランジスタの直列に接続された一端の前記電界効果トランジスタの一方の前記主電極に電気的に接続され、信号が入力又は出力される第１端子と、
　前記マルチゲート型トランジスタの直列に接続された他端の前記電界効果トランジスタの他方の前記主電極に電気的に接続され、固定電位が供給される第２端子とを備え、
　前記マルチゲート型トランジスタの少なくとも１つの前記電界効果トランジスタの前記ゲート電極が、当該電界効果トランジスタの他方の前記主電極に電気的に接続されている半導体モジュール。
（１４）
　半導体装置を備え、
　前記半導体装置は、
　一対の主電極及び一対の前記主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに前記主電極を共有して電気的に直列に複数接続されたマルチゲート型トランジスタと、
　前記マルチゲート型トランジスタの直列に接続された一端の前記電界効果トランジスタの一方の前記主電極に電気的に接続され、信号が入力又は出力される第１端子と、
　前記マルチゲート型トランジスタの直列に接続された他端の前記電界効果トランジスタの他方の前記主電極に電気的に接続され、固定電位が供給される第２端子とを備え、
　前記マルチゲート型トランジスタの少なくとも１つの前記電界効果トランジスタの前記ゲート電極が、当該電界効果トランジスタの他方の前記主電極に電気的に接続されている電子機器。
　本出願は、日本国特許庁において２０２２年８月１６日に出願された日本特許出願番号２０２２－１２９５７３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (14)

  1. 　一対の主電極及び一対の前記主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに前記主電極を共有して電気的に直列に複数接続されたマルチゲート型トランジスタと、
    　前記マルチゲート型トランジスタの直列に接続された一端の前記電界効果トランジスタの一方の前記主電極に電気的に接続され、信号が入力又は出力される第１端子と、
    　前記マルチゲート型トランジスタの直列に接続された他端の前記電界効果トランジスタの他方の前記主電極に電気的に接続され、固定電位が供給される第２端子とを備え、
    　前記マルチゲート型トランジスタの少なくとも１つの前記電界効果トランジスタの前記ゲート電極が、当該電界効果トランジスタの他方の前記主電極に電気的に接続されている半導体装置。
  2. 　前記マルチゲート型トランジスタのすべての前記電界効果トランジスタの前記ゲート電極が、当該電界効果トランジスタの他方の前記主電極に電気的に接続されている
    　請求項１に記載の半導体装置。
  3. 　前記電界効果トランジスタは、半導体層にゲート絶縁膜を介在させて前記ゲート電極を形成しているゲート絶縁型電界効果トランジスタである
    　請求項１に記載の半導体装置。
  4. 　前記ゲート絶縁膜の膜厚は、酸化膜換算膜厚において、２０ｎｍ以上である
    　請求項３に記載の半導体装置。
  5. 　前記ゲート電極と他方の前記主電極とは、当該ゲート電極、当該主電極のそれぞれよりも小さい比抵抗値を有する配線を介在して接続されている
    　請求項１に記載の半導体装置。
  6. 　他方の前記主電極と前記配線とは、オーミック接合により接続されている
    　請求項５に記載の半導体装置。
  7. 　他方の前記主電極は、前記電界効果トランジスタのチャネル層に配設されたオーミック電極であり、
    　前記オーミック電極は、前記チャネル層に配設され、当該チャネル層に流れるキャリアと同一導電型を有し、かつ、前記チャネル層よりも不純物密度が高い高不純物密度領域を介在させて前記チャネル層に電気的に接続されている
    　請求項５に記載の半導体装置。
  8. 　前記ゲート電極と他方の前記主電極とは、１００Ω以下の抵抗値において、接続されている
    　請求項５に記載の半導体装置。
  9. 　前記電界効果トランジスタは、窒化物半導体を含んで構成されている
    　請求項１に記載の半導体装置。
  10. 　前記第１端子には、直流信号が入力又は出力され、
    　前記第２端子には、高周波回路の動作電源電位又は基準電位が供給される
    　請求項１に記載の半導体装置。
  11. 　前記高周波回路は、パワーアンプである
    　請求項１０に記載の半導体装置。
  12. 　前記マルチゲート型トランジスタは、静電気破壊保護回路を構成している
    　請求項１に記載の半導体装置。
  13. 　半導体装置を備え、
    　前記半導体装置は、
    　一対の主電極及び一対の前記主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに前記主電極を共有して電気的に直列に複数接続されたマルチゲート型トランジスタと、
    　前記マルチゲート型トランジスタの直列に接続された一端の前記電界効果トランジスタの一方の前記主電極に電気的に接続され、信号が入力又は出力される第１端子と、
    　前記マルチゲート型トランジスタの直列に接続された他端の前記電界効果トランジスタの他方の前記主電極に電気的に接続され、固定電位が供給される第２端子とを備え、
    　前記マルチゲート型トランジスタの少なくとも１つの前記電界効果トランジスタの前記ゲート電極が、当該電界効果トランジスタの他方の前記主電極に電気的に接続されている半導体モジュール。
  14. 　半導体装置を備え、
    　前記半導体装置は、
    　一対の主電極及び一対の前記主電極間に配設されたゲート電極を有する電界効果トランジスタが、互いに前記主電極を共有して電気的に直列に複数接続されたマルチゲート型トランジスタと、
    　前記マルチゲート型トランジスタの直列に接続された一端の前記電界効果トランジスタの一方の前記主電極に電気的に接続され、信号が入力又は出力される第１端子と、
    　前記マルチゲート型トランジスタの直列に接続された他端の前記電界効果トランジスタの他方の前記主電極に電気的に接続され、固定電位が供給される第２端子とを備え、
    　前記マルチゲート型トランジスタの少なくとも１つの前記電界効果トランジスタの前記ゲート電極が、当該電界効果トランジスタの他方の前記主電極に電気的に接続されている電子機器。
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