WO2024029429A1 - 積層構造体及び薄膜トランジスタ - Google Patents

積層構造体及び薄膜トランジスタ Download PDF

Info

Publication number
WO2024029429A1
WO2024029429A1 PCT/JP2023/027457 JP2023027457W WO2024029429A1 WO 2024029429 A1 WO2024029429 A1 WO 2024029429A1 JP 2023027457 W JP2023027457 W JP 2023027457W WO 2024029429 A1 WO2024029429 A1 WO 2024029429A1
Authority
WO
WIPO (PCT)
Prior art keywords
oxide semiconductor
semiconductor layer
layer
region
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/027457
Other languages
English (en)
French (fr)
Inventor
創 渡壁
将志 津吹
俊成 佐々木
尊也 田丸
絵美 川嶋
勇輝 霍間
大地 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Idemitsu Kosan Co Ltd
Japan Display Inc
Original Assignee
Idemitsu Kosan Co Ltd
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co Ltd, Japan Display Inc filed Critical Idemitsu Kosan Co Ltd
Priority to CN202380055153.3A priority Critical patent/CN119604968A/zh
Priority to DE112023002495.2T priority patent/DE112023002495T5/de
Priority to KR1020257001779A priority patent/KR20250026275A/ko
Priority to JP2024539107A priority patent/JPWO2024029429A1/ja
Publication of WO2024029429A1 publication Critical patent/WO2024029429A1/ja
Priority to US19/039,202 priority patent/US20250176220A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C23C14/3414—Metallurgical or chemical aspects of target preparation, e.g. casting, powder metallurgy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/875—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being semiconductor metal oxide, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/22—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using physical deposition, e.g. vacuum deposition or sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2922—Materials being non-crystalline insulating materials, e.g. glass or polymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3234—Materials thereof being oxide semiconducting materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3238—Materials thereof being insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H10P14/3244—Layer structure
    • H10P14/3248—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H10P14/3244—Layer structure
    • H10P14/3254—Graded layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • One embodiment of the present invention relates to a stacked structure including an oxide semiconductor layer having a polycrystalline structure. Further, one embodiment of the present invention relates to a thin film transistor including the stacked structure.
  • a thin film transistor including such an oxide semiconductor layer has a simple structure and can be formed using a low-temperature process, similarly to a thin film transistor including an amorphous silicon film. Further, it is known that a thin film transistor including an oxide semiconductor layer has higher mobility than a thin film transistor including an amorphous silicon film.
  • JP 2021-141338 Publication Japanese Patent Application Publication No. 2014-099601 JP 2021-153196 Publication Japanese Patent Application Publication No. 2018-006730 Japanese Patent Application Publication No. 2016-184771 JP 2021-108405 Publication
  • the field effect mobility of a conventional thin film transistor including an oxide semiconductor layer is not so large even when a crystalline oxide semiconductor layer is used. Therefore, it is desired to improve the crystal structure of an oxide semiconductor layer used in a thin film transistor to improve the field effect mobility of the thin film transistor.
  • an embodiment of the present invention aims to provide a novel stacked structure including an oxide semiconductor layer having a polycrystalline structure.
  • one of the objects is to provide a thin film transistor including the laminated structure.
  • a laminated structure includes a base insulating layer, a metal oxide layer provided on the base insulating layer, and an oxide layer having a polycrystalline structure provided in contact with the metal oxide layer.
  • a semiconductor layer the oxide semiconductor layer has a region having a concentration gradient of the same metal element as the metal element contained in the metal oxide layer, and the concentration gradient of the metal element is between the metal oxide layer and the oxide. It increases as it approaches the interface with the semiconductor layer.
  • a thin film transistor includes the stacked structure, a gate insulating film provided on the oxide semiconductor layer, and a gate insulating film overlapping with at least a portion of the oxide semiconductor layer. and a gate electrode provided.
  • FIG. 1 is a schematic diagram showing a laminated structure according to an embodiment of the present invention.
  • 1 is a cross-sectional view schematically showing a thin film transistor according to an embodiment of the present invention.
  • 1 is a plan view schematically showing a thin film transistor according to an embodiment of the present invention.
  • 1 is a flowchart illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic diagram showing an electronic device according to an embodiment of the present invention.
  • 3 is a STEM image of the vicinity of the channel region of the thin film transistor in Example A.
  • 3 is a STEM image of the vicinity of the source region of the thin film transistor in Example A.
  • 3 is a STEM image of the vicinity of the channel region of the thin film transistor in Comparative Example A.
  • 3 is a STEM image of the vicinity of the source region of the thin film transistor in Comparative Example A.
  • 3 is an EDX analysis result of Al near the channel region of the thin film transistor in Example A.
  • 3 is an EDX analysis result of Al near the source region of the thin film transistor in Example A.
  • 3 is a graph obtained by fitting the Al profile obtained by EDX analysis in the channel region of Example A with a Gaussian function.
  • 3 is a graph obtained by fitting the Al profile obtained by EDX analysis in the source region of Example A with a Gaussian function.
  • 3 is a graph obtained by fitting the Al profile obtained by EDX analysis in the channel region of Example A using a complementary error function.
  • 3 is a graph obtained by fitting the Al profile obtained by EDX analysis in the source region of Example A using a complementary error function.
  • 3 is a graph obtained by fitting the Al profile obtained by EDX analysis in the channel region of Example A using a Lorentz function.
  • 3 is a graph obtained by fitting the Al profile obtained by EDX analysis in the source region of Example A using a Lorentz function.
  • 3 is an EDX analysis result of In in the channel region of the thin film transistor in Example A.
  • 3 is an EDX analysis result of In near the source region of the thin film transistor in Example A.
  • the direction from the substrate toward the oxide semiconductor layer is referred to as upward. Conversely, the direction from the oxide semiconductor layer toward the substrate is referred to as downward or downward.
  • the terms “upper” and “lower” are used in the description; however, for example, the substrate and the oxide semiconductor layer may be arranged so that the vertical relationship between the substrate and the oxide semiconductor layer is different from that shown in the drawings.
  • the expression “an oxide semiconductor layer on a substrate” merely explains the vertical relationship between the substrate and the oxide semiconductor layer as described above; Other members may also be arranged.
  • Upper or lower refers to the stacking order in a structure in which multiple layers are stacked, and when expressed as a pixel electrode above a transistor, it means a positional relationship in which the transistor and pixel electrode do not overlap in plan view. You can. On the other hand, when expressed as a pixel electrode vertically above a transistor, it means a positional relationship in which the transistor and the pixel electrode overlap in plan view.
  • film and the term “layer” can be interchanged depending on the case.
  • semiconductor device refers to any device that can function by utilizing semiconductor characteristics. Transistors and semiconductor circuits are one form of semiconductor devices.
  • the semiconductor device in the embodiments described below may be, for example, a display device, an integrated circuit (IC) such as a microprocessor (Micro-Processing Unit: MPU), or a transistor used in a memory circuit.
  • IC integrated circuit
  • MPU Micro-Processing Unit
  • Display device refers to a structure that displays images using an electro-optic layer.
  • the term display device may refer to a display panel that includes an electro-optic layer, or may refer to a structure in which display cells are equipped with other optical components (e.g., polarizing components, backlights, touch panels, etc.).
  • the "electro-optic layer” may include a liquid crystal layer, an electroluminescent (EL) layer, an electrochromic (EC) layer, and an electrophoretic layer, unless a technical contradiction arises. Therefore, the embodiments to be described later will be explained by exemplifying a liquid crystal display device including a liquid crystal layer and an organic EL display device including an organic EL layer as display devices. It can be applied to a display device including an optical layer.
  • ⁇ includes A, B, or C
  • ⁇ includes any one of A, B, and C
  • ⁇ includes one selected from the group consisting of A, B, and C
  • ⁇ includes multiple combinations of A to C, unless otherwise specified.
  • these expressions do not exclude cases where ⁇ includes other elements.
  • a laminated structure 1 includes a base insulating layer 11 provided on a substrate 100, a metal oxide layer 130 (MO: Metal Oxide) provided on the base insulating layer 11, An oxide semiconductor layer 140 (OS: Oxide Semiconductor) provided in contact with the metal oxide layer 130 is included.
  • MO Metal Oxide
  • OS Oxide Semiconductor
  • a rigid substrate having light-transmitting properties is used, such as a glass substrate, a quartz substrate, and a sapphire substrate.
  • a substrate containing resin such as a polyimide substrate, an acrylic substrate, a siloxane substrate, a fluororesin substrate, etc.
  • impurities may be introduced into the resin in order to improve the heat resistance of the substrate 100.
  • a general insulating material is used as the base insulating layer 11.
  • these insulating layers may include inorganic insulating layers such as silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), silicon nitride (SiN x ), silicon nitride oxide (SiN x O y ), or Laminated films are used.
  • the thickness of the base insulating layer 11 is, for example, 50 nm or more and 300 nm or less, 60 nm or more and 200 nm or less, or 70 nm or more and 150 nm or less.
  • SiO x N y is a silicon compound and an aluminum compound containing nitrogen (N) in a smaller proportion (x>y) than oxygen (O).
  • SiN x O y is a silicon compound containing a smaller proportion of oxygen than nitrogen (x>y).
  • the metal element contained in the metal oxide layer 130 is preferably a metal element that has the effect of widening the band gap of the oxide semiconductor layer 140.
  • metal oxides with a band gap of 4.0 eV or more are preferable, and examples of metal elements include aluminum (Al), magnesium (Mg), calcium (Ca), scandium (Sc), and gallium ( Ga), germanium (Ge), strontium (Sr), nickel (Ni), tantalum (Ta), yttrium (Y), zirconium (Zr), barium (Ba), hafnium (Hf), cobalt (Co), and lanthanoids
  • metal elements selected from the group of elements are used.
  • a metal oxide layer containing aluminum as a main component may be used as the metal oxide layer 130.
  • a metal oxide layer containing aluminum as a main component for example, an inorganic material such as aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ), aluminum nitride oxide (AlN x O y ), aluminum nitride (AlN x ), etc.
  • An insulating layer is used.
  • a metal oxide layer containing aluminum as a main component means that the proportion of aluminum contained in the metal oxide layer 130 is 1% or more of the entire metal oxide layer 130.
  • the proportion of aluminum contained in the metal oxide layer 130 may be 5% or more and 70% or less, 10% or more and 60% or less, or 30% or more and 50% or less of the entire metal oxide layer 130.
  • the above ratio may be a mass ratio or a weight ratio.
  • the thickness of the metal oxide layer 130 is, for example, 1 nm or more and 100 nm or less, 1 nm or more and 50 nm or less, 1 nm or more and 30 nm or less, or 1 nm or more and 10 nm or less.
  • the oxide semiconductor layer 140 includes indium (In) and at least one metal element (M) other than indium.
  • the composition ratio of the oxide semiconductor film it is preferable that the atomic ratio of indium and at least one metal element satisfies formula (1).
  • the ratio of indium to all metal elements in the oxide semiconductor film is preferably 50% or more.
  • the crystal structure of the oxide semiconductor film preferably has a bixbite structure. By increasing the proportion of indium, an oxide semiconductor film having a bixbite structure can be formed.
  • metal elements other than indium are not limited to one type of metal element.
  • the elements other than indium may include multiple types of metal elements.
  • a detailed method for manufacturing the oxide semiconductor layer 140 will be described later, but it can be formed by a sputtering method using an oxide semiconductor sputtering target.
  • the composition of the oxide semiconductor layer formed by sputtering depends on the composition of the sputtering target.
  • the sputtering target having the above-described composition, an oxide semiconductor layer without any deviation in the composition of metal elements can be formed by sputtering. Therefore, the composition of the metal elements (for example, indium and other metal elements) of the oxide semiconductor layer may be the same as the composition of the metal elements of the sputtering target.
  • the composition of the metal element in the oxide semiconductor layer can be specified based on the composition of the metal element in the sputtering target. Note that oxygen contained in the oxide semiconductor layer changes depending on sputtering process conditions and the like, so this is not the case.
  • the composition of the metal element of the oxide semiconductor layer 140 can also be specified using fluorescent X-ray analysis, electron probe micro analyzer (EPMA) analysis, or the like. Further, since the oxide semiconductor layer 140 has a polycrystalline structure, the composition of the oxide semiconductor layer 140 may be determined using an X-ray diffraction (XRD) method. Specifically, the composition of the metal element in the oxide semiconductor layer 140 can be specified based on the crystal structure and lattice constant of the oxide semiconductor layer 140 obtained by the XRD method.
  • XRD X-ray diffraction
  • the oxide semiconductor layer 140 according to this embodiment has a polycrystalline structure including a plurality of crystal grains. Although details will be described later, by using Poly-OS (Poly-crystalline Oxide Semiconductor) technology, the oxide semiconductor layer 140 having a novel polycrystalline structure different from conventional ones can be formed. Therefore, in order to distinguish it from the conventional oxide semiconductor layer 140 having a polycrystalline structure, the oxide semiconductor layer 140 having a polycrystalline structure according to this embodiment may be referred to as a Poly-OS film below.
  • Poly-OS Poly-crystalline Oxide Semiconductor
  • the crystal structure of the Poly-OS film is not particularly limited, but preferably includes a bixbite structure.
  • the crystal structure of the Poly-OS film can be specified using the XRD method or the electron beam diffraction method. As described above, by increasing the proportion of indium in the oxide semiconductor layer 140, a Poly-OS film having a Bigsbyite structure can be formed.
  • the oxide semiconductor layer 140 is in contact with the metal oxide layer 130. Therefore, the oxide semiconductor layer 140 may contain a metal element derived from the metal oxide layer 130. That is, the oxide semiconductor layer 140 may contain the same metal element as the metal element contained in the metal oxide layer 130. At this time, the oxide semiconductor layer 140 has a region 140a in which the metal element contained in the metal oxide layer 130 has a concentration gradient, and the concentration gradient of the metal element is between the metal oxide layer 130 and the oxide semiconductor layer 140. It is preferable that it increases as the distance approaches the interface.
  • the metal element contained in the metal oxide layer 130 is a metal element that has the effect of widening the band gap.
  • metal elements include aluminum (Al), magnesium (Mg), calcium (Ca), and scandium (Sc). ), gallium (Ga), germanium (Ge), strontium (Sr), nickel (Ni), tantalum (Ta), yttrium (Y), zirconium (Zr), barium (Ba), hafnium (Hf), cobalt (Co ), and one or more metal elements selected from lanthanoid elements.
  • the band gap widens in the region 140a where the metal element is diffused.
  • the region 140a in the oxide semiconductor layer 140 in which the metal element is diffused becomes a region that acts like an insulator.
  • the oxide semiconductor layer 140 has a thickness of at least 15 nm or more, and the region 140a is a region less than 14 nm from the interface with the metal oxide layer 130 in the thickness direction of the oxide semiconductor layer 140.
  • the oxide semiconductor layer 140 has a thickness of at least 15 nm or more, and the oxide semiconductor layer 140 further includes a region 140b that does not have a concentration gradient of a metal element on a side not in contact with the metal oxide layer 130. , the region 140b is in contact with the region 140a and has a thickness of 1 nm or more in the thickness direction of the oxide semiconductor layer 140. In other words, the region 140b from the surface of the oxide semiconductor layer 140 to the region 140a is a region in which the metal element does not have a concentration gradient.
  • the concentration of the metal elements contained in the metal oxide layer 130 and the oxide semiconductor layer 140 can be determined by, for example, energy dispersive X-ray spectroscopy (EDX) or secondary ion mass spectrometry (SIMS). This can be confirmed by ion mass spectrometry or the like.
  • the thickness of the oxide semiconductor layer 140 in the region 140a having a metal element concentration gradient can be confirmed from the metal element concentration profile obtained by EDX analysis.
  • the concentration gradient of the metal elements contained in the metal oxide layer 130 and the oxide semiconductor layer 140 in the film thickness direction can be evaluated by TEM-EDX as follows.
  • the laminated structure or TFT is processed by FIB (Focused Ion Beam) at an acceleration voltage of 20kV to 30kV using a composite beam processing and observation device (manufactured by JEOL Ltd., "JIB-4700F”).
  • a composite beam processing and observation device manufactured by JEOL Ltd., "JIB-4700F”
  • a thin film sample for cross-sectional TEM observation is picked up by a microsampling method using a focused ion beam processing and observation device (FIB) (manufactured by Hitachi High-Tech Corporation, "FB-2100") at an acceleration voltage of 40 kV.
  • FIB focused ion beam processing and observation device
  • a thin film sample for cross-sectional TEM observation is produced as a thin film that includes the entire area of the metal oxide layer 130 and the oxide semiconductor layer 140 in the thickness direction.
  • the thin film sample for cross-sectional TEM observation is subjected to cross-sectional TEM observation, and EDX line analysis is performed on the gate insulating layer 120, metal oxide layer 130, oxide semiconductor layer 140, and gate insulating layer 150 in the film thickness direction.
  • the EDX analysis is performed using an energy dispersive X-ray analyzer (manufactured by JEOL Ltd., "JED-2300T") under the following conditions. Acceleration voltage: 200kV Measurement mode: STEM mode Spot diameter: 0.16nm Measurement interval: 1nm EDX analysis uses constituent elements of the gate insulating layer 120, metal oxide layer 130, oxide semiconductor layer 140, and gate insulating layer 150 in addition to In and Al as elements to be detected (detectable elements). The concentration gradient of the metal elements in the film thickness direction is evaluated by selecting all the elements that exist and can be detected by the apparatus and performing EDX line analysis.
  • the thickness of the region in which Al has a concentration gradient in the oxide semiconductor layer 140 may be calculated using a fitting function.
  • the region 140a in which the metal element has a concentration gradient is formed by diffusion of the metal element. Since the diffusion of metal elements in a region where the metal elements have a concentration gradient is considered to have a Gaussian distribution, the profile of the metal elements can be calculated using a Gaussian function (Equation (2)) or a complementary error function (Equation (3)). Can be fitted.
  • the value b is an offset value that adjusts the position of the interface between the metal oxide layer 130 and the oxide semiconductor layer 140
  • the value c is a scale parameter.
  • the value A is the concentration of the metal element at the interface between the metal oxide layer 130 and the oxide semiconductor layer 140.
  • the thickness ⁇ d of the oxide semiconductor layer corresponding to the thickness ⁇ d of the region where the metal element has a concentration gradient can be calculated based on the value c. For example, for a Gaussian function, the distance over which the concentration of a metal element changes by approximately 99.7% can be expressed as 3c.
  • the fitting function in the concentration profile of the metal element is not limited to the Gaussian function and the complementary error function.
  • a Lorentz function (Equation (4)) may be used as the fitting function.
  • the value A is the concentration of the metal element at the interface between the metal oxide layer 130 and the oxide semiconductor layer 140
  • b is the offset value
  • c is the half width at half maximum.
  • a region with a thickness corresponding to c is a region that acts like an insulator.
  • a region having a thickness corresponding to c corresponds to a region 140a in which the same metal element as that contained in the metal oxide layer 130 has a concentration gradient.
  • the oxide semiconductor layer 140 contains indium and at least one metal element other than indium, and the metal oxide layer 130 has a region containing indium.
  • Indium contained in the metal oxide layer 130 has a concentration gradient, and the concentration gradient of indium increases as it approaches the interface between the metal oxide layer 130 and the oxide semiconductor layer 140.
  • FIG. 2 is a cross-sectional view schematically showing a thin film transistor 10 according to an embodiment of the present invention.
  • FIG. 3 is a plan view schematically showing a thin film transistor 10 according to an embodiment of the present invention.
  • the thin film transistor 10 is provided on a substrate 100.
  • the thin film transistor 10 includes a gate electrode 105, gate insulating layers 110 and 120, a metal oxide layer 130, an oxide semiconductor layer 140, a gate insulating layer 150, a gate electrode 160, insulating layers 170 and 180, a source electrode 201, and a drain electrode 203. including.
  • the source electrode 201 and the drain electrode 203 are not particularly distinguished, they may be collectively referred to as the source/drain electrode 200.
  • the gate insulating layers 110 and 120 correspond to the base insulating layer 11 shown in FIG. 1
  • the metal oxide layer 130 corresponds to the metal oxide layer 130 shown in FIG. 1
  • the oxide semiconductor layer 140 corresponds to the oxide semiconductor layer 140 shown in FIG. Therefore
  • the stacked structure of the gate insulating layers 110 and 120, the metal oxide layer 130, and the oxide semiconductor layer 140 corresponds to the stacked structure 1 shown in FIG. Therefore, the oxide semiconductor layer 140 has a region 140a in which the same metal element as that contained in the metal oxide layer 130 has a concentration gradient, and the concentration gradient of the metal element is different between the metal oxide layer and the oxide semiconductor layer 140. increases as one approaches the interface with
  • the thin film transistor 10 includes the stacked structure 1.
  • the gate electrode 105 is provided on the substrate 100. Gate insulating layer 110 and gate insulating layer 120 are provided on substrate 100 and gate electrode 105. A metal oxide layer 130 is provided over the gate insulating layer 120. Metal oxide layer 130 is in contact with gate insulating layer 120. The oxide semiconductor layer 140 is provided on the metal oxide layer 130. The oxide semiconductor layer 140 is in contact with the metal oxide layer 130. Among the main surfaces of the oxide semiconductor layer 140, the surface in contact with the metal oxide layer 130 is referred to as a lower surface 142. The end of the metal oxide layer 130 and the end of the oxide semiconductor layer 140 substantially coincide with each other.
  • no semiconductor layer or oxide semiconductor layer is provided between the metal oxide layer 130 and the substrate 100.
  • the sidewalls of the metal oxide layer 130 and the sidewalls of the oxide semiconductor layer 140 are aligned on a straight line, but the configuration is not limited to this.
  • the angle of the sidewall of the metal oxide layer 130 with respect to the main surface of the substrate 100 may be different from the angle of the sidewall of the oxide semiconductor layer 140.
  • the cross-sectional shape of the sidewall of at least one of the metal oxide layer 130 and the oxide semiconductor layer 140 may be curved.
  • the gate electrode 160 faces the oxide semiconductor layer 140.
  • Gate insulating layer 150 is provided between oxide semiconductor layer 140 and gate electrode 160.
  • the gate insulating layer 150 is in contact with the oxide semiconductor layer 140.
  • the surface in contact with the gate insulating layer 150 is referred to as an upper surface 141.
  • the surface between the upper surface 141 and the lower surface 142 is referred to as a side surface 143.
  • Insulating layers 170 and 180 are provided on gate insulating layer 150 and gate electrode 160.
  • the insulating layers 170 and 180 are provided with openings 171 and 173 through which the oxide semiconductor layer 140 is exposed.
  • the source electrode 201 is provided so as to fill the inside of the opening 171.
  • the source electrode 201 is in contact with the oxide semiconductor layer 140 at the bottom of the opening 171.
  • the drain electrode 203 is provided so as to fill the inside of the opening 173.
  • the drain electrode 203 is in contact with the oxide semiconductor layer 140 at the bottom of the opening 173.
  • the gate electrode 105 has a function as a bottom gate of the thin film transistor 10 and a function as a light shielding film for the oxide semiconductor layer 140.
  • the gate insulating layer 110 has a function as a barrier film that blocks impurities that diffuse from the substrate 100 toward the oxide semiconductor layer 140.
  • the gate insulating layers 110 and 120 have a function as a gate insulating layer for the bottom gate.
  • the metal oxide layer 130 is a layer containing a metal oxide whose main component is aluminum, and not only improves the crystallinity of the oxide semiconductor layer 140 but also serves as a gas barrier film that blocks gases such as oxygen and hydrogen. Equipped with functions.
  • the oxide semiconductor layer 140 is divided into a source region S, a drain region D, and a channel region CH.
  • the channel region CH is a region of the oxide semiconductor layer 140 that is vertically below the gate electrode 160.
  • the source region S is a region of the oxide semiconductor layer 140 that does not overlap with the gate electrode 160 and is a region closer to the source electrode 201 than the channel region CH.
  • the drain region D is a region of the oxide semiconductor layer 140 that does not overlap with the gate electrode 160 and is a region closer to the drain electrode 203 than the channel region CH.
  • the oxide semiconductor layer 140 in the channel region CH has physical properties as a semiconductor.
  • the oxide semiconductor layer 140 in the source region S and drain region D has physical properties as a conductor.
  • the gate electrode 160 has a function as a light shielding film for the top gate of the thin film transistor 10 and the oxide semiconductor layer 140.
  • the gate insulating layer 150 has a function as a gate insulating layer for the top gate, and has a function of releasing oxygen through heat treatment in the manufacturing process.
  • the insulating layers 170 and 180 have the function of insulating the gate electrode 160 and the source/drain electrode 200 and reducing the parasitic capacitance between them.
  • the operation of the thin film transistor 10 is mainly controlled by the voltage supplied to the gate electrode 160.
  • An auxiliary voltage is supplied to the gate electrode 105.
  • the gate electrode 105 is simply used as a light shielding film, a specific voltage may not be supplied to the gate electrode 105, and the gate electrode 105 may be floating. In other words, the gate electrode 105 may simply be called a "light shielding film".
  • the oxide semiconductor layer 140 has a thickness of at least 15 nm or more.
  • a region 140a in which the same metal element as that contained in the metal oxide layer 130 has a concentration gradient is located from the interface with the metal oxide layer 130 in the thickness direction of the oxide semiconductor layer 140. This is a region of less than 14 nm.
  • the region 140a is a region that is difficult to crystallize immediately after the oxide semiconductor layer 140 is formed due to the influence of the metal oxide layer 130. Further, the metal element contained in the metal oxide layer 130 has the effect of widening the band gap of the oxide semiconductor layer 140.
  • a region 140b extending 1 nm or more from the surface of the oxide semiconductor layer 140 is a region in which the metal element does not have a concentration gradient.
  • the oxide semiconductor layer 140 can have a different band gap between the region 140b (front channel side) near the gate electrode 160 and the region 140a (back channel side) near the metal oxide layer 130.
  • the volume density of carriers increases by limiting the region where free carriers are generated by applying a voltage to the gate electrode of the transistor to the region 140b, the volume density of free carriers increases and the mobility increases.
  • the oxide semiconductor layer 140 also has high mobility.
  • the mobility in this specification and the like refers to the field effect mobility in the saturation region of the thin film transistor 10, and is the value obtained by subtracting the threshold voltage (Vth) of the thin film transistor 10 from the voltage (Vg) supplied to the gate electrode ( Vg ⁇ Vth) means the maximum value of field effect mobility in a region where the potential difference (Vd) between the source electrode and the drain electrode is smaller.
  • the oxide semiconductor layer 140 contains indium and at least one or more metal elements other than indium, and the metal oxide layer 130 has a region containing indium.
  • Indium contained in the metal oxide layer 130 has a concentration gradient, and the concentration gradient of indium increases as it approaches the interface between the metal oxide layer 130 and the oxide semiconductor layer 140.
  • a dual-gate transistor in which the gate electrode is provided both above and below the oxide semiconductor layer 140 is used as the thin film transistor 10.
  • the present invention is not limited to this structure.
  • a top-gate transistor in which a gate electrode is provided only above the oxide semiconductor layer 140 may be used as the thin film transistor 10.
  • the above configuration is just one embodiment, and the present invention is not limited to the above configuration.
  • the planar pattern of the metal oxide layer 130 is substantially the same as the planar pattern of the oxide semiconductor layer 140 in plan view.
  • a lower surface 142 of the oxide semiconductor layer 140 is covered with a metal oxide layer 130.
  • the entire lower surface 142 of the oxide semiconductor layer 140 is covered with the metal oxide layer 130.
  • the width of the gate electrode 105 is larger than the width of the gate electrode 160.
  • the D1 direction is a direction that connects the source electrode 201 and the drain electrode 203, and is a direction that indicates the channel length L of the thin film transistor 10.
  • the length of the region (channel region CH) where the oxide semiconductor layer 140 and the gate electrode 160 overlap in the D1 direction is the channel length L
  • the width of the channel region CH in the D2 direction is the channel width W. be.
  • a configuration in which the entire lower surface 142 of the oxide semiconductor layer 140 is covered with the metal oxide layer 130 is illustrated, but the configuration is not limited to this.
  • a portion of the lower surface 142 of the oxide semiconductor layer 140 does not need to be in contact with the metal oxide layer 130.
  • the entire lower surface 142 of the oxide semiconductor layer 140 in the channel region CH is covered with the metal oxide layer 130, and all or part of the lower surface 142 of the oxide semiconductor layer 140 in the source region S and the drain region D is covered with metal oxide. It may not be covered by the material layer 130. That is, all or part of the lower surface 142 of the oxide semiconductor layer 140 in the source region S and drain region D does not need to be in contact with the metal oxide layer 130.
  • a part of the lower surface 142 of the oxide semiconductor layer 140 in the channel region CH is not covered with the metal oxide layer 130, and the other part of the lower surface 142 is in contact with the metal oxide layer 130. You can leave it there.
  • Gate insulating layer 150 may be patterned.
  • the gate insulating layer 150 may be patterned so that not only the top surface of the oxide semiconductor layer 140 but also the side surfaces of the oxide semiconductor layer 140 are exposed.
  • FIG. 3 illustrates a configuration in which the source/drain electrodes 200 do not overlap the gate electrodes 105 and 160 in plan view
  • the present invention is not limited to this configuration.
  • the source/drain electrode 200 may overlap with at least one of the gate electrodes 105 and 160 in plan view.
  • the above configuration is just one embodiment, and the present invention is not limited to the above configuration.
  • the material of the substrate 100 described in the laminated structure 1 can be applied.
  • the substrate 100 does not need to be transparent, so an impurity that reduces the transparency of the substrate 100 may be used.
  • the substrate 100 may be a semiconductor substrate such as a silicon substrate, a silicon carbide substrate, or a compound semiconductor substrate, or a conductive substrate such as a stainless steel substrate, which does not have light-transmitting properties. used.
  • General metal materials are used for the gate electrode 105, the gate electrode 160, and the source/drain electrodes 200.
  • these materials include aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), molybdenum (Mo), hafnium (Hf), tantalum (Ta), and tungsten (W). ), bismuth (Bi), silver (Ag), copper (Cu), or alloys or compounds thereof.
  • the above materials may be used in a single layer or in a stacked layer.
  • the material of the base insulating layer 11 described in the stacked structure 1 can be applied.
  • a common insulating material is used for the insulating layers 170 and 180.
  • inorganic insulating layers such as silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), silicon nitride (SiN x ), or silicon nitride oxide (SiN x O y ) are used. .
  • the above materials may be used in a single layer or in a laminated manner.
  • an insulating layer containing oxygen among the above insulating layers is used.
  • an inorganic insulating layer such as silicon oxide (SiO x ) or silicon oxynitride (SiO x N y ) is used.
  • the gate insulating layer 120 it is preferable to use an insulating layer that has a function of releasing oxygen through heat treatment.
  • the temperature of the heat treatment at which the gate insulating layer 120 releases oxygen is, for example, 600° C. or less, 500° C. or less, 450° C. or less, or 400° C. or less. That is, the gate insulating layer 120 releases oxygen at a heat treatment temperature performed in the manufacturing process of the thin film transistor 10 when a glass substrate is used as the substrate 100, for example.
  • the gate insulating layer 150 it is preferable to use an insulating layer with few defects.
  • the gate insulating layer The oxygen composition ratio in 150 is closer to the stoichiometric ratio for the insulating layer than the oxygen composition ratio in the other insulating layer.
  • silicon oxide ( SiOx ) is used for each of the gate insulating layer 150 and the insulating layer 180
  • the composition ratio of oxygen in the silicon oxide used as the gate insulating layer 150 is the same as that of the oxide used as the insulating layer 180.
  • a layer in which no defects are observed when evaluated by electron spin resonance (ESR) may be used as the gate insulating layer 150.
  • the material of the metal oxide layer 130 explained in the laminated structure 1 can be applied.
  • a metal oxide containing aluminum as a main component is used.
  • an inorganic insulating layer such as aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ), aluminum nitride oxide (AlN x O y ), or aluminum nitride (AlN x ) is used, for example. .
  • AlO x aluminum oxide
  • AlO x N y aluminum oxynitride
  • AlN x O y aluminum nitride oxide
  • AlN x aluminum nitride
  • a metal oxide layer containing aluminum as a main component means that the ratio of aluminum contained in the metal oxide layer 130 is 1% or more of the entire metal oxide layer 130.
  • the proportion of aluminum contained in the metal oxide layer 130 may be 5% or more and 70% or less, 10% or more and 60% or less, or 30% or more and 50% or less of the entire metal oxide
  • an oxide semiconductor layer having crystallinity can be used as the oxide semiconductor layer 140. Oxygen vacancies are less likely to be formed in a crystalline oxide semiconductor than in an amorphous oxide semiconductor.
  • FIG. 4 is a flowchart showing a method for manufacturing the laminated structure 1 and the thin film transistor 10 according to an embodiment of the present invention.
  • 5 to 12 are cross-sectional views illustrating a method for manufacturing the laminated structure 1 and thin film transistor 10 according to an embodiment of the present invention.
  • a gate electrode 105 is formed as a bottom gate on the substrate 100, and gate insulating layers 110 and 120 are formed on the gate electrode 105.
  • GI/GE formation For example, silicon nitride is formed as the gate insulating layer 110.
  • silicon oxide is formed as the gate insulating layer 120.
  • the gate insulating layers 110 and 120 are formed by a CVD (Chemical Vapor Deposition) method.
  • the gate insulating layer 110 can block impurities that diffuse toward the oxide semiconductor layer 140 from the substrate 100 side, for example.
  • the silicon oxide used as the gate insulating layer 120 is a physical silicon oxide that releases oxygen by heat treatment.
  • a metal oxide layer 130 and an oxide semiconductor layer 140 are formed on the gate insulating layer 120 ("OS/MO film formation" in step S3002 in FIG. 4).
  • the metal oxide layer 130 is formed by sputtering or atomic layer deposition (ALD).
  • the thickness of the metal oxide layer 130 is, for example, 1 nm or more and 100 nm or less, 1 nm or more and 50 nm or less, 1 nm or more and 30 nm or less, or 1 nm or more and 10 nm or less.
  • aluminum oxide is used as the metal oxide layer 130.
  • Aluminum oxide has high gas barrier properties.
  • aluminum oxide used as the metal oxide layer 130 blocks hydrogen and oxygen released from the gate insulating layer 120 and prevents the released hydrogen and oxygen from reaching the oxide semiconductor layer 140. suppress.
  • an oxide semiconductor layer 140 is formed on the metal oxide layer 130.
  • the thickness of the oxide semiconductor layer 140 is, for example, 15 nm or more and 100 nm or less, 15 nm or more and 70 nm or less, or 15 nm or more and 40 nm or less.
  • the thickness of the oxide semiconductor layer 140 is preferably at least 15 nm or more.
  • the oxide semiconductor layer 140 after film formation and before OS annealing is preferably a film with a small amount of crystalline components; It is particularly preferable that the amount of components is low.
  • the conditions for forming the oxide semiconductor layer 140 are preferably such that the oxide semiconductor layer 140 immediately after being formed does not crystallize as much as possible.
  • the oxide semiconductor layer be formed while controlling the substrate temperature.
  • the substrate temperature is, for example, 100°C or lower, preferably 70°C or lower, and more preferably 50°C or lower.
  • the substrate temperature may be 30° C. or lower.
  • Substrate temperature can be controlled, for example, by cooling the substrate.
  • the oxide semiconductor layer may be deposited at a deposition rate that does not cause the substrate temperature to exceed a predetermined temperature.
  • the substrate temperature may be controlled by increasing the distance between the target and the substrate so that the substrate is not affected by the sputtering target.
  • the oxide semiconductor layer is formed under conditions where the oxygen partial pressure is 10% or less.
  • the oxygen partial pressure is, for example, greater than 2% and less than or equal to 20%, preferably greater than or equal to 3% and less than or equal to 15%, and more preferably greater than or equal to 3% and less than or equal to 10%. Note that when the oxide semiconductor layer is formed under conditions where the oxygen partial pressure is 2% or less, the oxide semiconductor layer is not crystallized even if an annealing process is performed.
  • a pattern of the oxide semiconductor layer 140 is formed ("OS pattern formation" in step S3003 in FIG. 4).
  • a resist mask is formed over the oxide semiconductor layer 140, and the oxide semiconductor layer 140 is etched using the resist mask.
  • Wet etching may be used to etch the oxide semiconductor layer 140, or dry etching may be used.
  • Wet etching can be performed using an acidic etchant.
  • the etchant for example, oxalic acid, PAN, sulfuric acid, hydrogen peroxide, or hydrofluoric acid can be used.
  • oxide semiconductor layer 140 After patterning the oxide semiconductor layer 140, heat treatment (OS annealing) is performed on the oxide semiconductor layer 140 ("OS annealing" in step S3004 in FIG. 4). In this embodiment, the oxide semiconductor layer 140 is crystallized by this OS annealing.
  • the oxide semiconductor layer 140 is held at a predetermined temperature for a predetermined time.
  • the predetermined attained temperature is 300°C or more and 500°C or less, preferably 350°C or more and 450°C or less.
  • the holding time at the final temperature is 15 minutes or more and 120 minutes or less, preferably 30 minutes or more and 60 minutes or less.
  • the metal element contained in the metal oxide layer 130 is diffused into the oxide semiconductor layer 140 in the process of crystallizing the oxide semiconductor layer 140.
  • the oxide semiconductor layer 140 has a region 140a in which the same metal element as that contained in the metal oxide layer has a concentration gradient, and the concentration gradient of the metal element is different between the metal oxide layer and the oxide semiconductor layer 140. increases as one approaches the interface with
  • the metal element contained in the metal oxide layer 130 is a metal element that has the effect of widening the band gap.
  • the band gap widens in the region 140a where the metal element is diffused.
  • the region 140a in the oxide semiconductor layer 140 in which the metal element is diffused becomes a region that acts like an insulator.
  • the oxide semiconductor layer 140 has a region 140a in which the same metal element as that contained in the metal oxide layer 130 has a concentration gradient. ing. Further, the concentration gradient of the metal element increases as it approaches the interface between the metal oxide layer 130 and the oxide semiconductor layer 140.
  • the oxide semiconductor layer 140 has a thickness of at least 15 nm or more.
  • a region 140a in which the same metal element as that contained in the metal oxide layer 130 has a concentration gradient is located from the interface with the metal oxide layer 130 in the thickness direction of the oxide semiconductor layer 140. This is a region of less than 14 nm.
  • the region 140a is a region that is difficult to crystallize immediately after the oxide semiconductor layer 140 is formed due to the influence of the metal oxide layer 130. Further, the metal element contained in the metal oxide layer 130 has the effect of widening the band gap of the oxide semiconductor layer 140. Therefore, in the oxide semiconductor layer, the region 140a in which the metal element has a concentration gradient can be a region that acts as an insulator.
  • the oxide semiconductor layer 140 When forming the oxide semiconductor layer, it can be formed to a thickness of 15 nm or more. Therefore, in the annealing process, the oxide semiconductor layer 140 can be favorably crystallized. That is, after the oxide semiconductor layer 140 is formed to a thickness that allows crystallization, the metal element contained in the metal oxide layer 130 is diffused into the oxide semiconductor layer 140 in an annealing process. Thereby, a region 140a that acts as an insulator can be formed in the oxide semiconductor layer 140. Therefore, in the oxide semiconductor layer 140, the thickness of the region 140b that acts as a semiconductor can be substantially reduced.
  • a region 140b from the surface of the oxide semiconductor layer 140 to the region 140a is a region in which the metal element does not have a concentration gradient.
  • the oxide semiconductor layer 140 can have a different band gap between the region 140b (front channel side) near the gate electrode 160 and the region 140a (back channel side) near the metal oxide layer 130. .
  • the oxide semiconductor layer 140 can concentrate free carriers in the region 140b near the gate electrode 160. Therefore, the field effect mobility of the thin film transistor 10 can be improved. Therefore, in the stacked structure 1 according to the embodiment of the present invention, it is presumed that the oxide semiconductor layer 140 also has high mobility.
  • indium contained in the oxide semiconductor layer 140 may be diffused into the metal oxide layer 130.
  • the metal oxide layer 130 has a region containing indium.
  • Indium contained in the metal oxide layer 130 has a concentration gradient, and the concentration gradient of indium increases as it approaches the interface between the metal oxide layer 130 and the oxide semiconductor layer 140.
  • a pattern of the metal oxide layer 130 is formed ("MO pattern formation" in step S3005 in FIG. 4).
  • the metal oxide layer 130 is etched using the oxide semiconductor layer 140 patterned in the above process as a mask.
  • Wet etching or dry etching may be used to etch the metal oxide layer 130.
  • diluted hydrofluoric acid (DHF) is used for wet etching.
  • the laminated structure 1 shown in FIG. 1 can be manufactured. Note that in the method for manufacturing the laminated structure 1, the step of forming the pattern of the metal oxide layer 130 may be omitted.
  • the thin film transistor 10 is manufactured using the stacked structure 1 described above.
  • a gate insulating layer 150 is formed ("GI formation" in step S3006 in FIG. 4).
  • silicon oxide is formed as the gate insulating layer 150.
  • Gate insulating layer 150 is formed by a CVD method.
  • the gate insulating layer 150 may be formed at a film forming temperature of 350° C. or higher.
  • the thickness of the gate insulating layer 150 is, for example, 50 nm or more and 300 nm or less, 60 nm or more and 200 nm or less, or 70 nm or more and 150 nm or less.
  • a gate electrode 160 is formed ("GE formation" in step S3008 in FIG. 4).
  • the gate electrode 160 is formed by a sputtering method or an atomic layer deposition method, and is patterned through a photolithography process.
  • the resistance of the source region S and drain region D of the oxide semiconductor layer 140 is reduced (“SD resistance reduction” in step S3009 in FIG. 4).
  • impurities are implanted into the oxide semiconductor layer 140 from the gate electrode 160 side through the gate insulating layer 150 by ion implantation.
  • argon (Ar), phosphorus (P), and boron (B) are implanted into the oxide semiconductor layer 140 by ion implantation.
  • Oxygen vacancies are formed in the oxide semiconductor layer 140 by ion implantation, so that the resistance of the oxide semiconductor layer 140 is reduced. Since the gate electrode 160 is provided above the oxide semiconductor layer 140 functioning as the channel region CH of the thin film transistor 10, no impurity is implanted into the oxide semiconductor layer 140 in the channel region CH.
  • insulating layers 170 and 180 are formed as interlayer films on the gate insulating layer 150 and the gate electrode 160 ("interlayer film formation" in step S3010 in FIG. 4).
  • Insulating layers 170 and 180 are formed by CVD.
  • silicon nitride is formed as the insulating layer 170
  • silicon oxide is formed as the insulating layer 180.
  • the materials used for the insulating layers 170 and 180 are not limited to those described above.
  • the thickness of the insulating layer 170 is 50 nm or more and 500 nm or less.
  • the thickness of the insulating layer 180 is 50 nm or more and 500 nm or less.
  • openings 171 and 173 are formed in the gate insulating layer 150 and the insulating layers 170 and 180 ("contact opening” in step S3011 in FIG. 4).
  • the oxide semiconductor layer 140 in the source region S is exposed through the opening 171.
  • the oxide semiconductor layer 140 in the drain region D is exposed through the opening 173.
  • the source/drain electrodes 200 are formed on the oxide semiconductor layer 140 exposed by the openings 171 and 173 and on the insulating layer 180 ("SD formation" in step S3012 in FIG. 4), the electrodes shown in FIG. 2 are formed.
  • Thin film transistor 10 is completed.
  • the thickness of the oxide semiconductor layer functioning as a channel can be substantially reduced.
  • the mobility is 30 cm 2 /Vs or more, 35 cm 2 /Vs or more, and 40 cm 2 /Vs or more, or 50 cm 2 /Vs or more can be obtained.
  • FIG. 13 is a schematic diagram showing an electronic device 1000 according to an embodiment of the present invention. Specifically, FIG. 13 shows a smartphone that is an example of the electronic device 1000.
  • Electronic device 1000 includes a display device 1100 with curved sides.
  • the display device 1100 includes a plurality of pixels for displaying images, and the plurality of pixels are controlled by a pixel circuit, a driving circuit, and the like.
  • the pixel circuit and the drive circuit include the thin film transistor 10 described in the second embodiment. Since the thin film transistor 10 has high field effect mobility, it can improve the responsiveness of the pixel circuit and the drive circuit, and as a result, the performance of the electronic device 1000 can be improved.
  • the electronic device 1000 is not limited to a smartphone.
  • the electronic device 1000 includes, for example, a watch, a tablet, a notebook computer, a car navigation system, or an electronic device having a display device such as a television.
  • the oxide semiconductor layer described in the first embodiment or the thin film transistor 10 described in the second embodiment can be applied to any electronic device, regardless of whether or not it includes a display device.
  • a thin film transistor 10 according to an embodiment of the present invention was manufactured, and the results of verifying the concentration of metal elements in the oxide semiconductor layer 140 and the metal oxide layer 130 will be described.
  • Example A As Example A, a thin film transistor 10 according to an embodiment of the present invention was manufactured.
  • the thin film transistor 10 was manufactured according to the sequence diagram shown in FIG. Here, a glass substrate was used as the substrate, a silicon nitride film was used as the gate insulating layer 110, and a silicon oxide film was used as the gate insulating layer 120. Further, as the metal oxide layer 130, a 10 nm thick aluminum oxide layer was used.
  • the oxide semiconductor layer 140 an oxide semiconductor was used in which the atomic ratio of indium to all metal elements contained in the film was 70% and had a polycrystalline structure of 30 nm.
  • a silicon oxide film was used as the gate insulating layer 150.
  • Comparative example A As a comparative example, a thin film transistor without the metal oxide layer 130 was manufactured.
  • the thin film transistor of Comparative Example A was manufactured according to the sequence diagram shown in FIG. 3 except that the metal oxide layer 130 was not formed. That is, the steps of MO film formation in step S3003 and MO pattern formation in step S3005 are omitted. Other configurations, film thickness, film forming conditions, etc. are the same as in Example A.
  • FIG. 14 is a STEM image of the vicinity of the channel region of the thin film transistor in Example A
  • FIG. 15 is a STEM image of the vicinity of the source region of the thin film transistor in Example A
  • 16 is a STEM image of the vicinity of the channel region of the thin film transistor in Comparative Example A
  • FIG. 17 is a STEM image of the vicinity of the source region of the thin film transistor in Comparative Example A.
  • FIG. 18 shows the EDX analysis results of Al near the channel region of the thin film transistor in Example A.
  • FIG. 19 is an EDX analysis result of Al near the source region of the thin film transistor in Example A.
  • the depth of the interface between the aluminum oxide layer and the oxide semiconductor layer is approximately 80 nm.
  • the interface between the aluminum oxide layer and the oxide semiconductor layer is indicated by a dotted line.
  • the thickness of the aluminum oxide layer and the thickness of the oxide semiconductor layer are indicated by dotted lines with 80 nm as a reference.
  • Al has a concentration gradient in the channel region and source region of the thin film transistor in Example A.
  • the region where Al has a concentration gradient is a region less than 15 nm from the interface with the metal oxide layer 130 in the thickness direction of the oxide semiconductor layer 140.
  • a region approximately 15 nm from the surface of the oxide semiconductor layer 140 is a region where Al does not have a concentration gradient.
  • Example A the Al profile obtained by EDX analysis was fitted with the Gaussian function shown in equation (2), the complementary error function shown in equation (3), and the Lorentzian function shown in equation (4). Explain the results.
  • FIG. 20 is a graph obtained by fitting the Al profile obtained by EDX analysis in the channel region of Example A with a Gaussian function.
  • FIG. 21 is a graph obtained by fitting the Al profile obtained by EDX analysis in the source region of Example A with a Gaussian function.
  • FIG. 22 is a graph obtained by fitting the Al profile obtained by EDX analysis in the channel region of Example A using a complementary error function.
  • FIG. 23 is a graph obtained by fitting the Al profile obtained by EDX analysis in the source region of Example A using a complementary error function.
  • FIG. 24 is a graph obtained by fitting the Al profile obtained by EDX analysis in the channel region of Example A using a Lorentz function.
  • FIG. 25 is a graph obtained by fitting the Al profile obtained by EDX analysis in the source region of Example A using a Lorentz function.
  • Example A the fitting function in Example A is shown by a solid line.
  • the positive direction of the distance is the direction from the interface between the metal oxide layer 130 and the oxide semiconductor layer 140 toward the oxide semiconductor layer 140
  • the negative direction of the distance is the direction from the interface between the metal oxide layer 130 and the oxide semiconductor layer 140. This is the direction from the interface toward the metal oxide layer 130.
  • Table 1 shows the value c (scale parameter or half width at half maximum) calculated by fitting the Al concentration in each of the channel region and the source region using each fitting function.
  • the thickness ⁇ d of the region having an Al concentration gradient in the oxide semiconductor layer 140 of Example A was 12 nm.
  • a region having a thickness of up to 4 nm from the interface between the metal oxide layer 130 and the oxide semiconductor layer 140 corresponds to the region 140a.
  • a region 5 nm or more from the interface between the metal oxide layer 130 and the oxide semiconductor layer 140 is a region that acts as a semiconductor.
  • FIG. 26 shows the EDX analysis results of In in the channel region of the thin film transistor in Example A.
  • FIG. 27 shows the EDX analysis results of In near the source region of the thin film transistor in Example A.
  • the depth of the interface between the aluminum oxide layer and the oxide semiconductor layer in Example A is approximately 80 nm.
  • the interface between the aluminum oxide layer and the oxide semiconductor layer is indicated by a dotted line.
  • the thickness of the aluminum oxide layer and the thickness of the oxide semiconductor layer are indicated by dotted lines with 80 nm as a reference.
  • the metal oxide layer 130 contains In, which is included in the oxide semiconductor layer 140. It can be seen that In contained in the metal oxide layer 130 has a concentration gradient, and the In concentration gradient increases as it approaches the interface between the metal oxide layer 130 and the oxide semiconductor layer 140.
  • the oxide semiconductor layer has a region in which the same metal element as that contained in the metal oxide layer has a concentration gradient, and has the characteristic that it increases as it approaches the interface between the metal oxide layer and the oxide semiconductor layer.
  • the oxide semiconductor layer can be well crystallized and the thickness that functions as a channel can be substantially reduced.
  • the carrier concentration can be increased in the region functioning as a channel. Therefore, it is considered that the field effect mobility of the thin film transistor can be significantly increased.
  • 1 Laminated structure, 10: Thin film transistor, 11: Base insulating layer, 100: Substrate, 105, 160: Gate electrode, 110, 120, 150: Gate insulating layer, 130: Metal oxide layer, 140: Oxide semiconductor layer , 140a: region, 140b: region, 141: top surface, 142: bottom surface, 143: side surface, 170, 180: insulating layer, 171, 173: opening, 200: source/drain electrode, 201: source electrode, 203: drain electrode , 1000: Electronic equipment, 1100: Display device

Landscapes

  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

積層構造体は、下地絶縁層と、下地絶縁層上に設けられた金属酸化物層と、金属酸化物層に接して設けられた、酸化物半導体層と、を有し、酸化物半導体層は、金属酸化物層に含まれる金属元素と同じ金属元素が濃度勾配を有する領域を有し、金属元素の濃度勾配は金属酸化物層と酸化物半導体層との界面に近づくにつれて増加する。

Description

積層構造体及び薄膜トランジスタ
　本発明の一実施形態は、多結晶構造を有する酸化物半導体層を含む積層構造体に関する。また、本発明の一実施形態は、当該積層構造体を含む薄膜トランジスタに関する。
　近年、アモルファスシリコン、低温ポリシリコン、及び単結晶シリコンなどを用いたシリコン半導体膜に替わり、酸化物半導体膜をチャネルとして用いる薄膜トランジスタの開発が進められている（例えば、特許文献１～６参照）。このような酸化物半導体層を含む薄膜トランジスタは、アモルファスシリコン膜を含む薄膜トランジスタと同様に、単純な構造かつ低温プロセスで形成することができる。また、酸化物半導体層を含む薄膜トランジスタは、アモルファスシリコン膜を含む薄膜トランジスタよりも高い移動度を有することが知られている。
特開２０２１－１４１３３８号公報 特開２０１４－０９９６０１号公報 特開２０２１－１５３１９６号公報 特開２０１８－００６７３０号公報 特開２０１６－１８４７７１号公報 特開２０２１－１０８４０５号公報
　しかしながら、従来の酸化物半導体層を含む薄膜トランジスタの電界効果移動度は、結晶性を有する酸化物半導体層を用いた場合であってもそれ程大きくはない。そのため、薄膜トランジスタに用いられる酸化物半導体層の結晶構造を改良し、薄膜トランジスタの電界効果移動度を向上させることが望まれている。
　本発明の一実施形態は、上記問題に鑑み、多結晶構造を有する酸化物半導体層を含む新規な積層構造体を提供することを目的とする。または、当該積層構造体を含む薄膜トランジスタを提供することを目的の一つとする。
　本発明の一実施形態に係る積層構造体は、下地絶縁層と、下地絶縁層上に設けられた金属酸化物層と、金属酸化物層に接して設けられた、多結晶構造を有する酸化物半導体層と、を有し、酸化物半導体層は、金属酸化物層に含まれる金属元素と同じ金属元素が濃度勾配を有する領域を有し、金属元素の濃度勾配は金属酸化物層と酸化物半導体層との界面に近づくにつれて増加する。
　本発明の一実施形態に係る薄膜トランジスタは、上記積層構造体と、酸化物半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に、酸化物半導体層の少なくとも一部と重畳するように設けられたゲート電極と、を有する。
本発明の一実施形態に係る積層構造体を示す概要図である。 本発明の一実施形態に係る薄膜トランジスタの概要を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの概要を示す平面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示すフローチャートである。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る電子機器を示す模式図である。 実施例Ａにおける薄膜トランジスタのチャネル領域近傍のＳＴＥＭ像である。 実施例Ａにおける薄膜トランジスタのソース領域近傍のＳＴＥＭ像である。 比較例Ａにおける薄膜トランジスタのチャネル領域近傍のＳＴＥＭ像である。 比較例Ａにおける薄膜トランジスタのソース領域近傍のＳＴＥＭ像である。 実施例Ａにおける薄膜トランジスタのチャネル領域近傍におけるＡｌのＥＤＸ分析結果である。 実施例Ａにおける薄膜トランジスタのソース領域近傍におけるＡｌのＥＤＸ分析結果である。 実施例Ａのチャネル領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、ガウス関数でフィッティングしたグラフである。 実施例Ａのソース領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、ガウス関数でフィッティングしたグラフである。 実施例Ａのチャネル領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、補誤差関数でフィッティングしたグラフである。 実施例Ａのソース領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、補誤差関数でフィッティングしたグラフである。 実施例Ａのチャネル領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、ローレンツ関数でフィッティングしたグラフである。 実施例Ａのソース領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、ローレンツ関数でフィッティングしたグラフである。 実施例Ａにおける薄膜トランジスタのチャネル領域におけるＩｎのＥＤＸ分析結果である。 実施例Ａにおける薄膜トランジスタのソース領域近傍におけるＩｎのＥＤＸ分析結果である。
　以下に、本発明の各実施形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。説明をより明確にするため、図面は実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定しない。本明細書と各図において、既出の図に関して前述した構成と同様の構成には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本明細書において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と異なる向きになるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。
　本明細書において、「膜」という用語と、「層」という用語とは、場合により、互いに入れ替えることができる。
　「半導体装置」とは、半導体特性を利用することで機能しうる装置全般をいう。トランジスタ、半導体回路は半導体装置の一形態である。以下に示す実施形態の半導体装置は、例えば、表示装置、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられるトランジスタであってもよい。
　「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
　本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ、Ｂ及びＣのいずれかを含む」、「αはＡ、Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
＜第１実施形態＞
　図１を参照して、本発明の一実施形態に係る積層構造体１について説明する。
　本発明の一実施形態に係る積層構造体１は、基板１００上に設けられた下地絶縁層１１と、下地絶縁層１１の上に設けられた金属酸化物層１３０（ＭＯ：Ｍｅｔａｌ　Ｏｘｉｄｅ）と、金属酸化物層１３０に接して設けられた、酸化物半導体層１４０（ＯＳ：Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と、を有する。
　基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。
　下地絶縁層１１として、一般的な絶縁性材料が用いられる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）などの無機絶縁層、またこれらの積層膜が用いられる。下地絶縁層１１の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。
　なお、上記のＳｉＯｘＮｙは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。ＳｉＮｘＯｙは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物である。
　金属酸化物層１３０に含まれる金属元素は、酸化物半導体層１４０のバンドギャップを広げる作用を有する金属元素であることが好ましい。具体的には、バンドギャップが４．０ｅＶ以上の金属酸化物であることが好ましく、金属元素の例としてはアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、スカンジウム（Ｓｃ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、およびランタノイド系元素から選ばれた１つまたは複数の金属元素が用いられる。例えば、金属酸化物層１３０として、アルミニウムを主成分とする金属酸化物層を用いてもよい。アルミニウムを主成分とする金属酸化物層として、例えば、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。「アルミニウムを主成分とする金属酸化物層」とは、金属酸化物層１３０に含まれるアルミニウムの比率が、金属酸化物層１３０全体の１％以上であることを意味する。金属酸化物層１３０に含まれるアルミニウムの比率は、金属酸化物層１３０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。金属酸化物層１３０の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、１ｎｍ以上５０ｎｍ以下、１ｎｍ以上３０ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下である。
　酸化物半導体層１４０は、インジウム（Ｉｎ）と、インジウムを除く、少なくとも１つ以上の金属元素（Ｍ）と、を含む。酸化物半導体膜の組成比は、インジウムおよび少なくとも１つ以上の金属元素の原子比が式（１）を満たすことが好ましい。換言すると、酸化物半導体膜に占める全ての金属元素に対するインジウムの比率は、５０％以上であることが好ましい。インジウムの比率を高くすることにより、結晶性を有する酸化物半導体膜を形成することができる。また、酸化物半導体膜の結晶構造は、ビックスバイト型構造を有することが好ましい。インジウムの比率を高くすることにより、ビックスバイト型構造を有する酸化物半導体膜を形成することができる。
　なお、インジウム以外の金属元素は、１種類の金属元素に限られない。インジウム以外の元素には、複数の種類の金属元素が含まれていてもよい。
　酸化物半導体層１４０の詳細な製造方法については後述するが、酸化物半導体のスパッタリングターゲットを用いて、スパッタリング法によって成膜することができる。スパッタリングによって成膜される酸化物半導体層の組成は、スパッタリングターゲットの組成に依存する。上述した組成を有するスパッタリングターゲットでは、スパッタリングによって金属元素の組成ずれのない酸化物半導体層を形成することができる。そのため、酸化物半導体層の金属元素（例えば、インジウム及びその他の金属元素）の組成が、スパッタリングターゲットの金属元素の組成と同等であるとしてもよい。例えば、酸化物半導体層の金属元素の組成は、スパッタリングターゲットの金属元素の組成に基づき特定することができる。なお、酸化物半導体層に含まれる酸素は、スパッタリングのプロセス条件などによって変化するため、この限りではない。
　また、酸化物半導体層１４０の金属元素の組成は、蛍光Ｘ線分析または電子プローブマイクロアナライザ（Ｅｌｅｃｔｒｏｎ　Ｐｒｏｂｅ　Ｍｉｃｒｏ　Ａｎａｌｙｚｅｒ：ＥＰＭＡ）分析などを用いて特定することもできる。さらに、酸化物半導体層１４０は、多結晶構造を有するため、Ｘ線回折（Ｘ－ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）法を用いて、酸化物半導体層１４０の組成を特定してもよい。具体的には、ＸＲＤ法から取得された酸化物半導体層１４０の結晶構造および格子定数に基づき、酸化物半導体層１４０の金属元素の組成を特定することができる。
　本実施形態に係る酸化物半導体層１４０は、複数の結晶粒を含む多結晶構造を有する。詳細は後述するが、Ｐｏｌｙ－ＯＳ（Ｐｏｌｙ－ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いることにより、従来と異なる新規な多結晶構造を有する酸化物半導体層１４０を形成することができる。そのため、以下では、従来の多結晶構造を有する酸化物半導体層１４０と区別するため、本実施形態に係る多結晶構造を有する酸化物半導体層１４０をＰｏｌｙ－ＯＳ膜という場合がある。
　Ｐｏｌｙ－ＯＳ膜の結晶構造は特に限定されないが、ビックスバイト型構造を含むことが好ましい。Ｐｏｌｙ－ＯＳ膜の結晶構造は、ＸＲＤ法または電子線回折法を用いて特定することができる。上述したように、酸化物半導体層１４０のインジウムの比率を高くすることにより、ビッグスバイト型構造を有するＰｏｌｙ－ＯＳ膜を形成することができる。
　本実施形態では、酸化物半導体層１４０は、金属酸化物層１３０と接している。そのため、酸化物半導体層１４０は、金属酸化物層１３０に由来する金属元素を含んでいてもよい。つまり、酸化物半導体層１４０は、金属酸化物層１３０に含まれる金属元素と同じ金属元素を含んでいてもよい。このとき、酸化物半導体層１４０は、金属酸化物層１３０に含まれる金属元素が濃度勾配を有する領域１４０ａを有し、金属元素の濃度勾配は金属酸化物層１３０と酸化物半導体層１４０との界面に近づくにつれて増加していることが好ましい。
　先に説明したように、金属酸化物層１３０に含まれる金属元素は、バンドギャップを広げる作用を有する金属元素である。例えば、金属酸化物層１３０にはバンドギャップが４．０ｅＶ以上の金属酸化物を用いることが好ましく、金属元素の例としてはアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、スカンジウム（Ｓｃ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、およびランタノイド系元素から選ばれた１つまたは複数の金属元素が用いられる。酸化物半導体層１４０に金属酸化物層１３０に含まれる金属元素が拡散することにより、金属元素が拡散した領域１４０ａにおいては、バンドギャップが広がる。これにより、酸化物半導体層１４０において金属元素が拡散した領域１４０ａは、絶縁体のように作用する領域となる。
　酸化物半導体層１４０は、少なくとも１５ｎｍ以上の厚さを有し、領域１４０ａは、酸化物半導体層１４０の厚さ方向において、金属酸化物層１３０との界面から１４ｎｍ未満の領域である。
　酸化物半導体層１４０は、少なくとも１５ｎｍ以上の厚さを有し、酸化物半導体層１４０は、金属酸化物層１３０と接しない側に、金属元素の濃度勾配を有さない領域１４０ｂをさらに有し、領域１４０ｂは、領域１４０ａと接すると共に、酸化物半導体層１４０の厚さ方向において、１ｎｍ以上の厚さを有する。言い換えると、酸化物半導体層１４０の表面から領域１４０ａまでの領域１４０ｂは、金属元素が濃度勾配を有さない領域である。
　金属酸化物層１３０及び酸化物半導体層１４０に含まれる金属元素の濃度は、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより確認することができる。ＥＤＸ分析により得られた金属元素の濃度プロファイルにより、金属元素の濃度勾配を有する領域１４０ａの酸化物半導体層１４０の厚さを確認できる。
　ＴＥＭ－ＥＤＸによる、金属酸化物層１３０及び酸化物半導体層１４０に含まれる金属元素の膜厚方向への濃度勾配は、以下のようにして評価をすることができる。
　まず、積層構造体、又はＴＦＴを、複合ビーム加工観察装置（日本電子株式会社製、「ＪＩＢ－４７００Ｆ」）により、加速電圧２０ｋＶ～３０ｋＶにて集束イオンビーム：ＦＩＢ（Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ）加工した後、集束イオンビーム加工観察装置（ＦＩＢ）（株式会社日立ハイテク製、「ＦＢ－２１００」）により加速電圧４０ｋＶにて、マイクロサンプリング法により断面ＴＥＭ観察用の薄膜試料をピックアップする。
　断面ＴＥＭ観察用の薄膜試料は、金属酸化物層１３０及び酸化物半導体層１４０の厚さ方向の全域を含む薄膜として作製する。
　次いで、断面ＴＥＭ観察用の薄膜試料を断面ＴＥＭ観察し、ゲート絶縁層１２０、金属酸化物層１３０、酸化物半導体層１４０、及びゲート絶縁層１５０について膜厚方向にＥＤＸライン分析を実施する。
　ＥＤＸ分析は、エネルギー分散形Ｘ線分析装置（日本電子株式会社製、「ＪＥＤ－２３００Ｔ」）により、以下の条件で実施する。
　　加速電圧：２００ｋＶ
　　測定モード：ＳＴＥＭモード
　　スポット径：０．１６ｎｍ
　　測定間隔：１ｎｍ
　ＥＤＸ分析は、検出対象とする元素（検出可能性元素）として、Ｉｎ、Ａｌに加えて、ゲート絶縁層１２０、金属酸化物層１３０、酸化物半導体層１４０、及びゲート絶縁層１５０の構成元素であって装置が検出可能な全ての元素を選択し、ＥＤＸライン分析を実施することにより金属元素の膜厚方向への濃度勾配を評価する。
　ここで、酸化物半導体層１４０におけるＡｌが濃度勾配を有する領域の厚さは、フィッティング関数を用いて算出されてもよい。上述したように、金属元素が濃度勾配を有する領域１４０ａは、金属元素の拡散によって形成される。金属元素が濃度勾配を有する領域における金属元素の拡散はガウス分布であると考えられるため、金属元素のプロファイルは、ガウス関数（式（２））又は補誤差関数（式（３））を用いてフィッティングすることができる。
　式（２）および式（３）において、値ｂは金属酸化物層１３０と酸化物半導体層１４０との界面の位置を調整するオフセット値であり、値ｃは尺度母数である。また、値Ａは金属酸化物層１３０と酸化物半導体層１４０との界面における金属元素の濃度である。金属元素が濃度勾配を有する領域の厚さΔｄに対応する酸化物半導体層の厚さΔｄは、値ｃに基づき算出することができる。例えば、ガウス関数の場合、金属元素の濃度が約９９．７％変化する距離は、３ｃとして表すことができる。すなわち、ガウス関数を用いたフィッティングでは、Δｄ＝３ｃを用いることにより、金属元素が濃度勾配を有する領域におけるΔｄのほとんどをカバーすることができる。補誤差関数も同様である。したがって、フィッティング関数を用いる場合、金属元素が濃度勾配を有する領域における厚さΔｄはΔｄ＝３ｃとして算出することができる。
　金属元素の濃度プロファイルにおけるフィッティング関数は、ガウス関数および補誤差関数に限られない。例えば、フィッティング関数として、ローレンツ関数（式（４））を用いてもよい。
　式（４）において、値Ａは金属酸化物層１３０と酸化物半導体層１４０との界面における金属元素の濃度であり、ｂはオフセット値であり、ｃは半値半幅である。この場合も、厚さΔｄを、Δｄ＝３ｃとして算出してもよい。
　なお、フィッティング関数を用いて算出された金属元素の濃度勾配を有する領域の厚さΔｄの全てが、絶縁体のように作用するわけではない。例えば、ｃに対応する厚さの領域が、絶縁体のように作用する領域となる。つまり、ｃに対応する厚さの領域が、金属酸化物層１３０に含まれる金属元素と同じ金属元素が濃度勾配を有する領域１４０ａに対応する。
　酸化物半導体層１４０は、インジウムと、インジウムを除く少なくとも１つ以上の金属元素とを含み、金属酸化物層１３０は、インジウムが含まれる領域を有する。
　金属酸化物層１３０に含まれるインジウムは濃度勾配を有し、インジウムの濃度勾配は、金属酸化物層１３０と酸化物半導体層１４０との界面に近づくにつれて増加する。
＜第２実施形態＞
　図２～図３を参照して、本発明の一実施形態に係る薄膜トランジスタについて説明する。
［１．薄膜トランジスタの構成］
　図２は、本発明の一実施形態に係る薄膜トランジスタ１０の概要を示す断面図である。図３は、本発明の一実施形態に係る薄膜トランジスタ１０の概要を示す平面図である。
　図２に示すように、薄膜トランジスタ１０は、基板１００の上に設けられている。薄膜トランジスタ１０は、ゲート電極１０５、ゲート絶縁層１１０及び１２０、金属酸化物層１３０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、絶縁層１７０、１８０、ソース電極２０１、及びドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００という場合がある。
　本実施形態では、ゲート絶縁層１１０、１２０は、図１に示す下地絶縁層１１に相当し、金属酸化物層１３０は、図１に示す金属酸化物層１３０に相当し、及び酸化物半導体層１４０は、図１に示す酸化物半導体層１４０に相当する。したがって、ゲート絶縁層１１０、１２０、金属酸化物層１３０、酸化物半導体層１４０の積層構造が、図１に示す積層構造体１に相当する。そのため、酸化物半導体層１４０は、金属酸化物層１３０に含まれる金属元素と同じ金属元素が濃度勾配を有する領域１４０ａを有し、金属元素の濃度勾配は金属酸化物層と酸化物半導体層１４０との界面に近づくにつれて増加する。本実施形態では、薄膜トランジスタ１０は、積層構造体１を含んでいる。
　ゲート電極１０５は基板１００の上に設けられている。ゲート絶縁層１１０及びゲート絶縁層１２０は、基板１００及びゲート電極１０５の上に設けられている。金属酸化物層１３０はゲート絶縁層１２０の上に設けられている。金属酸化物層１３０はゲート絶縁層１２０に接している。酸化物半導体層１４０は金属酸化物層１３０の上に設けられている。酸化物半導体層１４０は金属酸化物層１３０に接している。酸化物半導体層１４０の主面のうち、金属酸化物層１３０に接する面を下面１４２という。金属酸化物層１３０の端部と酸化物半導体層１４０の端部は略一致している。
　本実施形態に係る薄膜トランジスタ１０では、金属酸化物層１３０と基板１００との間に、半導体層又は酸化物半導体層は設けられていない。
　図２では、金属酸化物層１３０の側壁と酸化物半導体層１４０の側壁とが直線上に並んでいるが、この構成に限定されない。基板１００の主面に対する金属酸化物層１３０の側壁の角度が酸化物半導体層１４０の側壁の角度と異なっていてもよい。金属酸化物層１３０及び酸化物半導体層１４０の少なくともいずれか一方の側壁の断面形状が湾曲していてもよい。
　ゲート電極１６０は、酸化物半導体層１４０に対向している。ゲート絶縁層１５０は、酸化物半導体層１４０とゲート電極１６０との間に設けられている。ゲート絶縁層１５０は、酸化物半導体層１４０に接している。酸化物半導体層１４０の主面のうち、ゲート絶縁層１５０に接する面を上面１４１という。上面１４１と下面１４２との間の面を側面１４３という。絶縁層１７０及び１８０は、ゲート絶縁層１５０及びゲート電極１６０の上に設けられている。絶縁層１７０及び１８０には、酸化物半導体層１４０が露出される開口１７１及び１７３が設けられている。ソース電極２０１は、開口１７１の内部を充填するように設けられている。ソース電極２０１は、開口１７１の底部で酸化物半導体層１４０に接している。ドレイン電極２０３は、開口１７３の内部を充填するように設けられている。ドレイン電極２０３は、開口１７３の底部で酸化物半導体層１４０に接している。
　ゲート電極１０５は、薄膜トランジスタ１０のボトムゲートとしての機能及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１１０は、基板１００から酸化物半導体層１４０に向かって拡散する不純物を遮蔽するバリア膜としての機能を備える。ゲート絶縁層１１０及び１２０は、ボトムゲートに対するゲート絶縁層としての機能を備える。金属酸化物層１３０は、アルミニウムを主成分とする金属酸化物を含む層であり、酸化物半導体層１４０の結晶性を改善するだけでなく、酸素や水素などのガスを遮蔽するガスバリア膜としての機能を備える。
　酸化物半導体層１４０は、ソース領域Ｓ、ドレイン領域Ｄ、及びチャネル領域ＣＨに区分される。チャネル領域ＣＨは、酸化物半導体層１４０のうちゲート電極１６０の鉛直下方の領域である。ソース領域Ｓは、酸化物半導体層１４０のうちゲート電極１６０と重ならない領域であって、チャネル領域ＣＨよりもソース電極２０１に近い側の領域である。ドレイン領域Ｄは、酸化物半導体層１４０のうちゲート電極１６０と重ならない領域であって、チャネル領域ＣＨよりもドレイン電極２０３に近い側の領域である。チャネル領域ＣＨにおける酸化物半導体層１４０は、半導体としての物性を備えている。ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０は、導電体としての物性を備えている。
　ゲート電極１６０は、薄膜トランジスタ１０のトップゲート及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１５０は、トップゲートに対するゲート絶縁層としての機能を備え、製造プロセスにおける熱処理によって酸素を放出する機能を備える。絶縁層１７０及び１８０は、ゲート電極１６０とソース・ドレイン電極２００とを絶縁し、両者間の寄生容量を低減する機能を備える。薄膜トランジスタ１０の動作は、主にゲート電極１６０に供給される電圧によって制御される。ゲート電極１０５には補助的な電圧が供給される。但し、ゲート電極１０５を単に遮光膜として用いる場合、ゲート電極１０５に特定の電圧が供給されず、フローティングであってもよい。つまり、ゲート電極１０５は単に「遮光膜」と呼ばれてもよい。
　酸化物半導体層１４０は、少なくとも１５ｎｍ以上の厚さを有する。酸化物半導体層１４０において、金属酸化物層１３０に含まれる金属元素と同じ金属元素が濃度勾配を有する領域１４０ａは、酸化物半導体層１４０の厚さ方向において、金属酸化物層１３０との界面から１４ｎｍ未満の領域である。当該領域１４０ａは、金属酸化物層１３０の影響により、酸化物半導体層１４０の成膜直後において結晶化しにくい領域である。また、金属酸化物層１３０に含まれる金属元素は、酸化物半導体層１４０のバンドギャップを広げる作用を有する。また、酸化物半導体層１４０の厚さ方向において、酸化物半導体層１４０の表面から１ｎｍ以上の領域１４０ｂは、金属元素が濃度勾配を有さない領域である。このように、酸化物半導体層１４０は、ゲート電極１６０に近い領域１４０ｂ（フロントチャネル側）と、金属酸化物層１３０に近い領域1４０ａ（バックチャネル側）とで、バンドギャップを異ならせることができる。酸化物半導体のホール効果測定において、キャリアの体積密度の増加により移動度が増加することが知られている。トランジスタのゲート電極に電圧を印加することによって生じるフリーキャリアの発生領域を領域１４０ｂに限定することで、フリーキャリアの体積密度が増加し、移動度が増加する。よって、本発明の一実施形態に係る積層構造体１において、酸化物半導体層１４０も、高い移動度を有するものと推測される。なお、本明細書等における移動度とは、薄膜トランジスタ１０の飽和領域における電界効果移動度であって、ゲート電極に供給される電圧（Ｖｇ）から薄膜トランジスタ１０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）が、ソース電極とドレイン電極との間の電位差（Ｖｄ）より小さい領域における電界効果移動度の最大値を意味する。
　酸化物半導体層１４０は、インジウム、及びインジウムを除く、少なくとも１つ以上の金属元素を含み、金属酸化物層１３０は、インジウムが含まれる領域を有する。
　金属酸化物層１３０に含まれるインジウムは濃度勾配を有し、インジウムの濃度勾配は、金属酸化物層１３０と酸化物半導体層１４０との界面に近づくにつれて増加する。
　本実施形態では、薄膜トランジスタ１０として、ゲート電極が酸化物半導体層１４０の上方及び下方の両方に設けられたデュアルゲート型トランジスタが用いられた構成を例示するが、この構成に限定されない。例えば、薄膜トランジスタ１０として、ゲート電極が酸化物半導体層１４０の上方のみに設けられたトップゲート型トランジスタが用いられてもよい。上記の構成は、あくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
　図３に示すように、平面視において、金属酸化物層１３０の平面パターンは、酸化物半導体層１４０の平面パターンと略同一である。図２及び図３を参照すると、酸化物半導体層１４０の下面１４２は金属酸化物層１３０によって覆われている。特に、本実施形態に係る薄膜トランジスタ１０では、酸化物半導体層１４０の下面１４２の全てが、金属酸化物層１３０によって覆われている。Ｄ１方向において、ゲート電極１０５の幅はゲート電極１６０の幅より大きい。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、薄膜トランジスタ１０のチャネル長Ｌを示す方向である。具体的には、酸化物半導体層１４０とゲート電極１６０とが重なる領域（チャネル領域ＣＨ）のＤ１方向の長さがチャネル長Ｌであり、当該チャネル領域ＣＨのＤ２方向の幅がチャネル幅Ｗである。
　本実施形態では、酸化物半導体層１４０の下面１４２の全てが金属酸化物層１３０によって覆われた構成を例示したが、この構成に限定されない。例えば、酸化物半導体層１４０の下面１４２の一部が金属酸化物層１３０と接していなくてもよい。例えば、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の全てが金属酸化物層１３０によって覆われ、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が金属酸化物層１３０によって覆われていなくてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が金属酸化物層１３０と接していなくてもよい。但し、上記の構成において、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の一部が金属酸化物層１３０によって覆われておらず、当該下面１４２のその他の部分が金属酸化物層１３０と接していてもよい。
　本実施形態では、ゲート絶縁層１５０が全面に形成され、ゲート絶縁層１５０に開口１７１及び１７３が設けられた構成を例示したが、この構成に限定されない。ゲート絶縁層１５０がパターニングされていてもよい。例えば、酸化物半導体層１４０の上面だけでなく、酸化物半導体層１４０の側面も露出されるようにゲート絶縁層１５０がパターニングされていてもよい。
　図３では、平面視において、ソース・ドレイン電極２００が、ゲート電極１０５及び１６０と重ならない構成が例示されているが、この構成に限定されない。例えば、平面視において、ソース・ドレイン電極２００が、ゲート電極１０５及び１６０の少なくとも一方と重なっていてもよい。上記の構成は、あくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
［２．積層構造体１及び薄膜トランジスタ１０の各部材の材質］
　積層構造体１の各部材の材質については、第１実施形態で説明した通りであるため、適宜省略して説明する。
　基板１００として、積層構造体１で説明した基板１００の材料を適用できる。薄膜トランジスタ１０が、トップエミッション型ＯＬＥＤのような表示装置に含まれる画素トランジスタである場合、基板１００が透明である必要はないため、基板１００の透明度が低下する不純物が用いられてもよい。表示装置ではない集積回路に薄膜トランジスタ１０が用いられる場合、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又はステンレス基板などの導電性基板など、透光性を備えない基板が用いられる。
　ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、一般的な金属材料が用いられる。これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、またはこれらの合金もしくはこれらの化合物が用いられる。ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。
　ゲート絶縁層１１０、１２０として、積層構造体１で説明した下地絶縁層１１の材料を適用できる。絶縁層１７０及び１８０として、一般的な絶縁性材料が用いられる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、または窒化酸化シリコン（ＳｉＮｘＯｙ）などの無機絶縁層が用いられる。上記の材料は単層で用いられてもよく、積層で用いられてもよい。
　ゲート絶縁層１５０として、上記の絶縁層のうち酸素を含む絶縁層が用いられる。例えば、ゲート絶縁層１５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）などの無機絶縁層が用いられる。
　ゲート絶縁層１２０として、熱処理によって酸素を放出する機能を備える絶縁層が用いられることが好ましい。ゲート絶縁層１２０が酸素を放出する熱処理の温度は、例えば、６００℃以下、５００℃以下、４５０℃以下、又は４００℃以下である。つまり、ゲート絶縁層１２０は、例えば、基板１００としてガラス基板が用いられた場合の薄膜トランジスタ１０の製造工程で行われる熱処理温度で酸素を放出する。
　ゲート絶縁層１５０として、欠陥が少ない絶縁層が用いられることが好ましい。例えば、ゲート絶縁層１５０における酸素の組成比と、ゲート絶縁層１５０と同様の組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比と、を比較した場合、ゲート絶縁層１５０における酸素の組成比が、当該他の絶縁層における酸素の組成比よりも当該絶縁層に対する化学量論比に近い。具体的には、ゲート絶縁層１５０及び絶縁層１８０の各々に酸化シリコン（ＳｉＯｘ）が用いられる場合、ゲート絶縁層１５０として用いられる酸化シリコンにおける酸素の組成比は、絶縁層１８０として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁層１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
　金属酸化物層１３０として、積層構造体１で説明した金属酸化物層１３０の材料を適用できる。金属酸化物層１３０として、例えば、アルミニウムを主成分とする金属酸化物が用いられる。金属酸化物層１３０として、例えば、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。「アルミニウムを主成分とする金属酸化物層」とは、金属酸化物層１３０に含まれるアルミニウムの比率が、金属酸化物層１３０全体の１％以上であることを意味する。金属酸化物層１３０に含まれるアルミニウムの比率は、金属酸化物層１３０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
　酸化物半導体層１４０として、結晶性を有する酸化物半導体層を用いることができる。結晶性を有する酸化物半導体は、アモルファスの酸化物半導体に比べて酸素欠損が形成されにくい。
［３．積層構造体１及び薄膜トランジスタ１０の製造方法］
　次に、積層構造体１及び薄膜トランジスタ１０の製造方法について説明する。図４は、本発明の一実施形態に係る積層構造体１及び薄膜トランジスタ１０の製造方法を示すフローチャートである。図５～図１２は、本発明の一実施形態に係る積層構造体１及び薄膜トランジスタ１０の製造方法を示す断面図である。
　まず、本発明の一実施形態に係る積層構造体１の製造方法について説明する。図４及び図５に示すように、基板１００の上にボトムゲートとしてゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁層１１０及び１２０が形成される（図４のステップＳ３００１の「Ｂｏｔｔｏｍ　ＧＩ／ＧＥ形成」）。ゲート絶縁層１１０として、例えば、窒化シリコンが形成される。ゲート絶縁層１２０として、例えば、酸化シリコンが形成される。ゲート絶縁層１１０及び１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜される。
　ゲート絶縁層１１０として窒化シリコンが用いられることで、ゲート絶縁層１１０は、例えば基板１００側から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。ゲート絶縁層１２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性の酸化シリコンである。
　図４及び図６に示すようにゲート絶縁層１２０の上に金属酸化物層１３０及び酸化物半導体層１４０を成膜する（図４のステップＳ３００２の「ＯＳ／ＭＯ成膜」）。金属酸化物層１３０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
　金属酸化物層１３０の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、１ｎｍ以上５０ｎｍ以下、１ｎｍ以上３０ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下である。本実施形態では、金属酸化物層１３０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、金属酸化物層１３０として用いられた酸化アルミニウムは、ゲート絶縁層１２０から放出された水素及び酸素をブロックし、放出された水素及び酸素が酸化物半導体層１４０に到達することを抑制する。
　次に、金属酸化物層１３０の上に酸化物半導体層１４０を成膜する。酸化物半導体層１４０の厚さは、例えば、１５ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は１５ｎｍ以上４０ｎｍ以下である。酸化物半導体層１４０の膜厚が、１５ｎｍ未満であると、酸化物半導体層１４０が結晶化しない傾向がある。そのため、酸化物半導体層１４０の厚さは、少なくとも１５ｎｍ以上であることが好ましい。後述するＯＳアニールによって、酸化物半導体層１４０を結晶化する場合、成膜後かつＯＳアニール前の酸化物半導体層１４０は、結晶成分の少ない膜であることが好ましく、アモルファス（酸化物半導体の結晶成分が少ない状態）であることが特に好ましい。つまり、酸化物半導体層１４０の成膜条件は、成膜直後の酸化物半導体層１４０ができるだけ結晶化しない条件であることが好ましい。
　スパッタリングによる成膜では、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が基板に衝突するため、スパッタリングの開始時の基板温度が室温であっても、成膜中に基板温度が上昇する。成膜中に基板温度が上昇すると、成膜直後の酸化物半導体層に微結晶が含まれやすくなる。そのため、基板温度を制御しながら酸化物半導体層の成膜が行われることが好ましい。基板温度は、例えば、１００℃以下であり、好ましくは７０℃以下であり、さらに好ましくは５０℃以下である。基板温度は、３０℃以下であってもよい。基板温度は、例えば、基板を冷却することによって制御することができる。また、基板温度が所定の温度を超えない成膜レートで、酸化物半導体層を成膜してもよい。また、ターゲット－基板間の距離を大きくし、基板がスパッタリングターゲットの影響を受けないように調整して基板温度を制御してもよい。
　また、スパッタリングプロセスでは、酸素分圧１０％以下の条件下で酸化物半導体層が成膜される。酸素分圧が高いと、酸化物半導体層に過剰な酸素によって成膜直後の酸化物半導体層に微結晶が含まれやすくなる。そのため、酸素分圧の低い条件の下で酸化物半導体層の成膜が行われることが好ましい。酸素分圧は、例えば、２％より大きく２０％以下であり、好ましくは３％以上１５％以下であり、さらに好ましくは３％以上１０％以下である。なお、酸素分圧が２％以下の条件で、酸化物半導体層を成膜した場合、アニールプロセスを行っても酸化物半導体層は結晶化しない。
　図４及び図７に示すように、酸化物半導体層１４０のパターンを形成する（図４のステップＳ３００３の「ＯＳパターン形成」）。図示しないが、酸化物半導体層１４０の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層１４０をエッチングする。酸化物半導体層１４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸、ＰＡＮ、硫酸、過酸化水素水、またはフッ酸を用いることができる。
　酸化物半導体層１４０のパターン形成の後に酸化物半導体層１４０に対して熱処理（ＯＳアニール）が行われる（図４のステップＳ３００４の「ＯＳアニール」）。本実施形態では、このＯＳアニールによって、酸化物半導体層１４０が結晶化する。
　ＯＳアニールでは、酸化物半導体層１４０が、所定の到達温度で所定の時間保持される。所定の到達温度は、３００℃以上５００℃以下であり、好ましくは３５０℃以上４５０℃以下である。また、到達温度での保持時間は、１５分以上１２０分以下であり、好ましくは３０分以上６０分以下である。ＯＳアニールを行うことにより、酸化物半導体層１４０が結晶化され、多結晶構造を有する酸化物半導体層１４０が形成される。
　ＯＳアニールを行うことにより、酸化物半導体層１４０が結晶化する過程において、金属酸化物層１３０に含まれる金属元素が、酸化物半導体層１４０に拡散する。これにより、酸化物半導体層１４０は、金属酸化物層に含まれる金属元素と同じ金属元素が濃度勾配を有する領域１４０ａを有し、金属元素の濃度勾配は金属酸化物層と酸化物半導体層１４０との界面に近づくにつれて増加する。
　先に説明したように、金属酸化物層１３０に含まれる金属元素は、バンドギャップを広げる作用を有する金属元素である。酸化物半導体層１４０に金属酸化物層１３０に含まれる金属元素が拡散することにより、金属元素が拡散した領域１４０ａにおいては、バンドギャップが広がる。これにより、酸化物半導体層１４０において金属元素が拡散した領域１４０ａは、絶縁体のように作用する領域となる。
　薄膜トランジスタでは、酸化物半導体層の厚さを小さくすることで、ゲート絶縁層との界面近傍におけるキャリアを増加させて、バックチャネルの影響を低減することで、電界効果移動度が高くなる傾向がある。つまり、薄膜トランジスタは、酸化物半導体層のチャネルとして機能する領域の厚さが小さいほど、電界効果移動度が高くなる傾向がある。そのため、酸化物半導体層の厚さは小さいほどよい。しかしながら、酸化物半導体層の厚さを１５ｎｍ未満で成膜した後、アニールプロセスを行っても、酸化物半導体層が良好に結晶化しない傾向がある。酸化物半導体層が良好に結晶化しない場合、後に酸化物半導体層をパターニングするためのエッチング処理の際に、酸化物半導体層及び金属酸化物層が消失してしまう。したがって、酸化物半導体層の薄膜化と、良好な結晶化を両立することは困難であった。
　本発明の一実施形態に係る積層構造体１の製造方法によれば、酸化物半導体層１４０は、金属酸化物層１３０に含まれる金属元素と同じ金属元素が濃度勾配を有する領域１４０ａを有している。また、金属元素の濃度勾配は、金属酸化物層１３０と酸化物半導体層１４０との界面に近づくにつれて増加している。
　酸化物半導体層１４０は、少なくとも１５ｎｍ以上の厚さを有する。酸化物半導体層１４０において、金属酸化物層１３０に含まれる金属元素と同じ金属元素が濃度勾配を有する領域１４０ａは、酸化物半導体層１４０の厚さ方向において、金属酸化物層１３０との界面から１４ｎｍ未満の領域である。当該領域１４０ａは、金属酸化物層１３０の影響により、酸化物半導体層１４０の成膜直後において結晶化しにくい領域である。また、金属酸化物層１３０に含まれる金属元素は、酸化物半導体層１４０のバンドギャップを広げる作用を有する。したがって、酸化物半導体層において、金属元素が濃度勾配を有する領域１４０ａを、絶縁体として作用する領域とすることができる。
　酸化物半導体層の成膜時においては、１５ｎｍ以上の膜厚で成膜することができる。そのため、アニールプロセスにおいて、酸化物半導体層１４０を良好に結晶化することができる。つまり、酸化物半導体層１４０において、結晶化が可能な膜厚で成膜した後、アニールプロセスにおいて、酸化物半導体層１４０に金属酸化物層１３０に含まれる金属元素を拡散させる。これにより、酸化物半導体層１４０において、絶縁体として作用する領域１４０ａを形成することができる。したがって、酸化物半導体層１４０において、半導体として作用する領域１４０ｂの膜厚を実質的に小さくすることができる。
　また、酸化物半導体層１４０の厚さ方向において、酸化物半導体層１４０の表面から領域１４０ａまでの領域１４０ｂは、金属元素が濃度勾配を有さない領域である。このように、酸化物半導体層１４０は、ゲート電極１６０に近い領域１４０ｂ（フロントチャネル側）と、金属酸化物層１３０に近い領域１４０ａ（バックチャネル側）とで、バンドギャップを異ならせることができる。これにより、酸化物半導体層１４０は、ゲート電極１６０に近い領域１４０ｂにおいて、フリーキャリアを集中させることができる。したがって、薄膜トランジスタ１０の電界効果移動度を向上させることができる。よって、本発明の一実施形態に係る積層構造体１において、酸化物半導体層１４０も、高い移動度を有するものと推測される。
　また、ＯＳアニールを行うことにより、酸化物半導体層１４０に含まれるインジウムが、金属酸化物層１３０に拡散することがある。これにより、金属酸化物層１３０は、インジウムが含まれる領域を有する。金属酸化物層１３０に含まれるインジウムは濃度勾配を有し、インジウムの濃度勾配は金属酸化物層１３０と酸化物半導体層１４０との界面に近づくにつれて増加する。
　図４及び図８に示すように、金属酸化物層１３０のパターンを形成する（図４のステップＳ３００５の「ＭＯパターン形成」）。金属酸化物層１３０は、上記の工程でパターニングされた酸化物半導体層１４０をマスクとしてエッチングされる。金属酸化物層１３０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。上記のように、酸化物半導体層１４０をマスクとして金属酸化物層１３０をエッチングすることで、フォトリソグラフィ工程を省略することができる。
　以上の工程により、図１に示す積層構造体１を製造することができる。なお、積層構造体１の製造方法において、金属酸化物層１３０のパターンを形成する工程は、省略されてもよい。
　続いて、本発明の一実施形態に係る薄膜トランジスタ１０の製造方法について説明する。薄膜トランジスタ１０の製造方法では、先に説明した積層構造体１を用いて、薄膜トランジスタ１０を製造する。
　図４及び図９に示すように、ゲート絶縁層１５０を成膜する（図４のステップＳ３００６の「ＧＩ形成」）。ゲート絶縁層１５０として、例えば、酸化シリコンが形成される。ゲート絶縁層１５０はＣＶＤ法によって形成される。例えば、ゲート絶縁層１５０として上記のように欠陥が少ない絶縁層を形成するために、３５０℃以上の成膜温度でゲート絶縁層１５０を成膜してもよい。ゲート絶縁層１５０の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層１５０を成膜した後に、ゲート絶縁層１５０の一部に酸素を打ち込む処理を行ってもよい。
　酸化物半導体層１４０の上にゲート絶縁層１５０が成膜された状態で、酸化物半導体層１４０へ酸素を供給するための熱処理（酸化アニール）が行われる（図４のステップＳ３００７の「酸化アニール」）。酸化物半導体層１４０が成膜されてから酸化物半導体層１４０の上にゲート絶縁層１５０が成膜されるまでの間の工程で、酸化物半導体層１４０の上面１４１及び側面１４３には多くの酸素欠損が発生する。上記の酸化アニールによって、ゲート絶縁層１２０及び１５０から放出された酸素が酸化物半導体層１４０に供給され、酸素欠損が修復される。
　図４及び図１０に示すように、ゲート電極１６０を成膜する（図４のステップＳ３００８の「ＧＥ形成」）。ゲート電極１６０は、スパッタリング法又は原子層堆積法によって成膜され、フォトリソグラフィ工程を経てパターニングされる。
　ゲート電極１６０がパターニングされた状態で、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄの低抵抗化が行われる（図４のステップＳ３００９の「ＳＤ低抵抗化」）。具体的には、イオン注入によって、ゲート電極１６０側からゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入される。イオン注入によって、例えば、アルゴン（Ａｒ）、リン（Ｐ）、ボロン（Ｂ）が酸化物半導体層１４０に注入される。イオン注入によって酸化物半導体層１４０に酸素欠損が形成されることで、酸化物半導体層１４０が低抵抗化する。薄膜トランジスタ１０のチャネル領域ＣＨとして機能する酸化物半導体層１４０の上方にはゲート電極１６０が設けられているため、チャネル領域ＣＨの酸化物半導体層１４０には不純物は注入されない。
　図４及び図１１に示すように、ゲート絶縁層１５０及びゲート電極１６０の上に層間膜として絶縁層１７０及び１８０を成膜する（図４のステップＳ３０１０の「層間膜成膜」）。絶縁層１７０及び１８０は、ＣＶＤ法によって成膜される。例えば、絶縁層１７０として窒化シリコンが形成され、絶縁層１８０として酸化シリコンが形成される。絶縁層１７０及び１８０として用いられる材料は上記に限定されない。絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。絶縁層１８０の厚さは、５０ｎｍ以上５００ｎｍ以下である。
　図４及び図１２に示すように、ゲート絶縁層１５０及び絶縁層１７０及び１８０に開口１７１及び１７３を形成する（図４のステップＳ３０１１の「コンタクト開孔」）。開口１７１によってソース領域Ｓの酸化物半導体層１４０が露出されている。開口１７３によってドレイン領域Ｄの酸化物半導体層１４０が露出されている。開口１７１及び１７３によって露出された酸化物半導体層１４０の上及び絶縁層１８０の上に、ソース・ドレイン電極２００を形成することで（図４のステップＳ３０１２の「ＳＤ形成」）、図２に示す薄膜トランジスタ１０が完成する。
　上記の製造方法で作製した薄膜トランジスタ１０では、チャネルとして機能する酸化物半導体層の厚さを、実質的に薄くすることができる。これにより、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が３０ｃｍ２／Ｖｓ以上、３５ｃｍ２／Ｖｓ以上、４０ｃｍ２／Ｖｓ以上、又は５０ｃｍ２／Ｖｓ以上の電気特性を得ることができる。
＜第３実施形態＞
　図１３を参照して、本発明の一実施形態に係る電子機器について説明する。
　図１３は、本発明の一実施形態に係る電子機器１０００を示す模式図である。具体的には、図１３には、電子機器１０００の一例であるスマートフォンが示されている。電子機器１０００は、側面が湾曲した表示装置１１００を含む。表示装置１１００は、画像を表示するための複数の画素を含み、複数の画素は、画素回路及び駆動回路などによって制御される。画素回路及び駆動回路には、第２実施形態で説明した薄膜トランジスタ１０が含まれる。薄膜トランジスタ１０は、高い電界効果移動度を有するため、画素回路及び駆動回路の応答性を向上させ、結果として、電子機器１０００の性能を向上させることができる。
　なお、本実施形態に係る電子機器１０００は、スマートフォンに限られない。電子機器１０００には、例えば、時計、タブレット、ノートパソコン、カーナビゲーションシステム、又はテレビなどの表示装置を有する電子機器も含まれる。また、第１実施形態で説明した酸化物半導体層又は第２実施形態で説明した薄膜トランジスタ１０は、表示装置の有無に依らず、あらゆる電子機器に適用することができる。
　本実施例では、本発明の一実施形態に係る薄膜トランジスタ１０を作製し、酸化物半導体層１４０及び金属酸化物層１３０における金属元素の濃度について検証した結果について説明する。
（実施例Ａ）
　実施例Ａとして、本発明の一実施形態に係る薄膜トランジスタ１０を作製した。薄膜トランジスタ１０は、図３に示すシーケンス図に従って作製した。ここで、基板としてガラス基板を用い、ゲート絶縁層１１０として、窒化シリコン膜を用い、ゲート絶縁層１２０として、酸化シリコン膜を用いた。また、金属酸化物層１３０として、１０ｎｍの酸化アルミニウム層を用いた。酸化物半導体層１４０として、膜中に含まれる全ての金属元素に対するインジウムが原子比率で７０％であり、３０ｎｍの多結晶構造を有する酸化物半導体を用いた。ゲート絶縁層１５０として、酸化シリコン膜を用いた。
（比較例Ａ）
　比較例として、金属酸化物層１３０を有さない薄膜トランジスタを作製した。比較例Ａの薄膜トランジスタは、金属酸化物層１３０を形成しないこと以外は、図３に示すシーケンス図に従って作製した。つまり、ステップＳ３００３のＭＯ成膜及びステップＳ３００５のＭＯパターン形成の工程が省略されている。その他の構成、膜厚、成膜条件等は、実施例Ａと同様である。
　実施例Ａに係る薄膜トランジスタ１０及び比較例Ａに係る薄膜トランジスタについて、断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）観察を行った。図１４は、実施例Ａにおける薄膜トランジスタのチャネル領域近傍のＳＴＥＭ像であり、図１５は、実施例Ａにおける薄膜トランジスタのソース領域近傍のＳＴＥＭ像である。図１６は、比較例Ａにおける薄膜トランジスタのチャネル領域近傍のＳＴＥＭ像であり、図１７は、比較例Ａにおける薄膜トランジスタのソース領域近傍のＳＴＥＭ像である。
　次に、図１４～図１７における観察領域に対して、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて元素分析を行った結果について説明する。
　図１４～図１７におけるＳＴＥＭ像に示す直線における構成元素のＥＤＸ分析結果を、図１８～図２１に示す。
　図１８は、実施例Ａにおける薄膜トランジスタのチャネル領域近傍におけるＡｌのＥＤＸ分析結果である。図１９は、実施例Ａにおける薄膜トランジスタのソース領域近傍におけるＡｌのＥＤＸ分析結果である。図１８及び図１９において、酸化アルミニウム層と酸化物半導体層との界面は、深さ（Ｄｅｐｔｈ）が８０ｎｍ近傍である。酸化アルミニウム層と酸化物半導体層との界面を点線で示している。また、８０ｎｍを基準として、酸化アルミニウム層の膜厚と、酸化物半導体層の膜厚と、を点線で示している。
　図１８及び図１９に示すように、実施例Ａにおける薄膜トランジスタのチャネル領域及びソース領域において、Ａｌが濃度勾配を有することがわかる。図１８及び図１９より、Ａｌが濃度勾配を有する領域は、酸化物半導体層１４０の厚さ方向において、金属酸化物層１３０との界面から１５ｎｍ未満の領域であることがわかる。また、酸化物半導体層１４０の厚さ方向において、酸化物半導体層１４０の表面から１５ｎｍ程度の領域は、Ａｌが濃度勾配を有さない領域であることがわかる。
　次に、実施例Ａにおいて、ＥＤＸ分析によって得られたＡｌのプロファイルを、式（２）に示すガウス関数、式（３）に示す補誤差関数、及び式（４）に示すローレンツ関数でフィッティングした結果について説明する。
　図２０は、実施例Ａのチャネル領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、ガウス関数でフィッティングしたグラフである。図２１は、実施例Ａのソース領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、ガウス関数でフィッティングしたグラフである。図２２は、実施例Ａのチャネル領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、補誤差関数でフィッティングしたグラフである。図２３は、実施例Ａのソース領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、補誤差関数でフィッティングしたグラフである。図２４は、実施例Ａのチャネル領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、ローレンツ関数でフィッティングしたグラフである。図２５は、実施例Ａのソース領域において、ＥＤＸ分析によって得られたＡｌのプロファイルを、ローレンツ関数でフィッティングしたグラフである。
　図２０～図２５において、実施例Ａにおけるフィッティング関数を実線で示した。距離の正方向は、金属酸化物層１３０と酸化物半導体層１４０との界面から酸化物半導体層１４０へ向かう方向であり、距離の負方向は、金属酸化物層１３０と酸化物半導体層１４０との界面から金属酸化物層１３０へ向かう方向である。
　表１に、各フィッティング関数を用いて、チャネル領域及びソース領域の各々のＡｌの濃度をフィッティングして算出された値ｃ（尺度母数又は半値半幅）を示す。表２に、Δｄ＝３ｃに基づき、算出された値ｃから換算された厚さΔｄを示す。
　表２に示すように、いずれのフィッティング関数を用いても、実施例Ａの酸化物半導体層１４０におけるＡｌの濃度勾配を有する領域の厚さΔｄは、１２ｎｍであった。第１実施形態において説明したように、Ａｌの濃度勾配を有する領域の厚さΔｄの全てが、絶縁体のように作用するわけではない。ここでは、ｃ＝４ｎｍに対応する厚さの領域が、絶縁体のように作用する領域となる。つまり、金属酸化物層１３０と酸化物半導体層１４０との界面から４ｎｍまでの厚さの領域が、領域１４０ａに対応することがわかる。言い換えると、金属酸化物層１３０と酸化物半導体層１４０との界面から５ｎｍ以上の領域は、半導体として作用する領域である。
　図２６は、実施例Ａにおける薄膜トランジスタのチャネル領域におけるＩｎのＥＤＸ分析結果である。図２７は、実施例Ａにおける薄膜トランジスタのソース領域近傍におけるＩｎのＥＤＸ分析結果である。図２６及び図２７において、実施例Ａにおける酸化アルミニウム層と酸化物半導体層との界面は、深さ（Ｄｅｐｔｈ）が８０ｎｍ近傍である。酸化アルミニウム層と酸化物半導体層との界面を点線で示している。また、８０ｎｍを基準として、酸化アルミニウム層の膜厚と、酸化物半導体層の膜厚と、を点線で示している。
　図２６及び図２７に示すように、実施例Ａにおける薄膜トランジスタにおいて、金属酸化物層１３０には、酸化物半導体層１４０に含まれるＩｎが含まれることがわかる。金属酸化物層１３０に含まれるＩｎは濃度勾配を有し、Ｉｎの濃度勾配は、金属酸化物層１３０と酸化物半導体層１４０との界面に近づくにつれて増加することがわかる。
　以上説明したように、本発明の一実施形態における薄膜トランジスタでは、酸化物半導体層は、金属酸化物層に含まれる金属元素と同じ金属元素が濃度勾配を有する領域を有し、金属元素の濃度勾配は金属酸化物層と酸化物半導体層との界面に近づくにつれて増加するという特徴を有する。これにより、酸化物半導体層を良好に結晶化するとともに、チャネルとして機能する厚さを実質的に小さくすることができることが示唆された。これにより、チャネルとして機能する領域において、キャリア濃度を高めることができる。そのため、薄膜トランジスタの電界効果移動度を大幅に増加させることができると考えられる。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１：積層構造体、　１０：薄膜トランジスタ、１１：下地絶縁層、　１００：基板、　１０５、１６０：ゲート電極、　１１０、１２０、１５０：ゲート絶縁層、　１３０：金属酸化物層、１４０：酸化物半導体層、１４０ａ：領域、　１４０ｂ：領域、　１４１：上面、　１４２：下面、　１４３：側面、　１７０、１８０：絶縁層、　１７１、１７３：開口、　２００：ソース・ドレイン電極、　２０１：ソース電極、　２０３：ドレイン電極、　１０００：電子機器、　１１００：表示装置

Claims (10)

  1. 　下地絶縁層と、
    　前記下地絶縁層上に設けられた金属酸化物層と、
    　前記金属酸化物層に接して設けられた、多結晶構造を有する酸化物半導体層と、を有し、
    　前記酸化物半導体層は、前記金属酸化物層に含まれる金属元素と同じ金属元素が濃度勾配を有する第１領域を有し、前記金属元素の濃度勾配は前記金属酸化物層と前記酸化物半導体層との界面に近づくにつれて増加する、積層構造体。
  2. 　前記酸化物半導体層は、少なくとも１５ｎｍ以上の厚さを有し、
    　前記第１領域は、前記酸化物半導体層の厚さ方向において、前記金属酸化物層との界面から１４ｎｍ未満の領域である、請求項１に記載の積層構造体。
  3. 　前記酸化物半導体層は、少なくとも１５ｎｍ以上の厚さを有し、
    　前記酸化物半導体層は、前記金属酸化物層と接しない側に、前記金属元素の濃度勾配を有さない第２領域を更に有し、
    　前記第２領域は、前記第１領域と接すると共に、前記酸化物半導体層の厚さ方向において、１ｎｍ以上の厚さを有する、請求項１に記載の積層構造体。
  4. 　前記酸化物半導体層は、インジウムと、
    　前記インジウム元素を除く少なくとも１つ以上の金属元素とを含み、
    　前記金属酸化物層は、前記インジウムが含まれる領域を有する、請求項１に記載の積層構造体。
  5. 　前記酸化物半導体層は、前記インジウムおよび前記少なくとも１つ以上の金属元素に対する前記インジウムの比率は５０％以上である領域を含む、請求項４に記載の積層構造体。
  6. 　前記金属酸化物層に含まれる前記インジウム元素は濃度勾配を有し、前記インジウム元素の濃度勾配は、前記金属酸化物層と前記酸化物半導体層との界面に近づくにつれて増加する、請求項５に記載の積層構造体。
  7. 　前記金属酸化物層は、バンドギャップが４．０ｅＶ以上の金属酸化物を含む、請求項１に記載の積層構造体。
  8. 　前記金属酸化物層は、前記金属元素としてアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、スカンジウム（Ｓｃ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、およびランタノイド系元素から選ばれた１つまたは複数の金属元素を含む、請求項１に記載の積層構造体。
  9. 　前記酸化物半導体層は、ビックスバイト型の結晶構造を有することを特徴とする、請求項１に記載の積層構造体。
  10. 　請求項１に記載の積層構造体と、
    　前記酸化物半導体層上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に、前記酸化物半導体層の少なくとも一部と重畳するように設けられたゲート電極と、を有する、薄膜トランジスタ。
PCT/JP2023/027457 2022-08-01 2023-07-26 積層構造体及び薄膜トランジスタ Ceased WO2024029429A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202380055153.3A CN119604968A (zh) 2022-08-01 2023-07-26 层叠结构体及薄膜晶体管
DE112023002495.2T DE112023002495T5 (de) 2022-08-01 2023-07-26 Laminierte struktur und dünnschichttransistor
KR1020257001779A KR20250026275A (ko) 2022-08-01 2023-07-26 적층 구조체 및 박막 트랜지스터
JP2024539107A JPWO2024029429A1 (ja) 2022-08-01 2023-07-26
US19/039,202 US20250176220A1 (en) 2022-08-01 2025-01-28 Laminated structure and thin film transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-122911 2022-08-01
JP2022122911 2022-08-01

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US19/039,202 Continuation US20250176220A1 (en) 2022-08-01 2025-01-28 Laminated structure and thin film transistor

Publications (1)

Publication Number Publication Date
WO2024029429A1 true WO2024029429A1 (ja) 2024-02-08

Family

ID=89848999

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/027457 Ceased WO2024029429A1 (ja) 2022-08-01 2023-07-26 積層構造体及び薄膜トランジスタ

Country Status (7)

Country Link
US (1) US20250176220A1 (ja)
JP (1) JPWO2024029429A1 (ja)
KR (1) KR20250026275A (ja)
CN (1) CN119604968A (ja)
DE (1) DE112023002495T5 (ja)
TW (1) TWI858841B (ja)
WO (1) WO2024029429A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228695A (ja) * 2010-04-02 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置
WO2013021632A1 (ja) * 2011-08-11 2013-02-14 出光興産株式会社 薄膜トランジスタ
JP2013102158A (ja) * 2011-10-21 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
WO2014136612A1 (ja) * 2013-03-07 2014-09-12 シャープ株式会社 半導体装置およびその製造方法
JP2017126693A (ja) * 2016-01-15 2017-07-20 株式会社ジャパンディスプレイ 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8871565B2 (en) 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2880690B1 (en) 2012-08-03 2019-02-27 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device with oxide semiconductor stacked film
TWI761605B (zh) 2012-09-14 2022-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
US9425217B2 (en) 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN109121438B (zh) 2016-02-12 2022-02-18 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US10845704B2 (en) * 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet photolithography method with infiltration for enhanced sensitivity and etch resistance

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228695A (ja) * 2010-04-02 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置
WO2013021632A1 (ja) * 2011-08-11 2013-02-14 出光興産株式会社 薄膜トランジスタ
JP2013102158A (ja) * 2011-10-21 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
WO2014136612A1 (ja) * 2013-03-07 2014-09-12 シャープ株式会社 半導体装置およびその製造方法
JP2017126693A (ja) * 2016-01-15 2017-07-20 株式会社ジャパンディスプレイ 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MIYAZAKI TORU: "The Formation of Microstructure in Materials and Its Theoretical Basis (IV) ~The Formation Process of Microstructure Based on Interdiffusion~", MATERIA JAPAN, NIHON KINZOKU GAKKAI, SENDAI, JP, vol. 53, no. 11, 1 January 2014 (2014-01-01), JP , pages 550 - 557, XP093134671, ISSN: 1340-2625, DOI: 10.2320/materia.53.550 *

Also Published As

Publication number Publication date
KR20250026275A (ko) 2025-02-25
JPWO2024029429A1 (ja) 2024-02-08
DE112023002495T5 (de) 2025-04-10
US20250176220A1 (en) 2025-05-29
TWI858841B (zh) 2024-10-11
TW202408020A (zh) 2024-02-16
CN119604968A (zh) 2025-03-11

Similar Documents

Publication Publication Date Title
US20240113227A1 (en) Semiconductor device
WO2024029429A1 (ja) 積層構造体及び薄膜トランジスタ
KR102733354B1 (ko) 반도체 장치의 제조 방법
KR102944325B1 (ko) 박막 트랜지스터 및 전자 기기
US20250113543A1 (en) Semiconductor device
US12610624B2 (en) Method for manufacturing semiconductor device
KR102944004B1 (ko) 산화물 반도체막, 박막 트랜지스터 및 전자 기기
KR102944064B1 (ko) 박막 트랜지스터 및 전자 기기
US12598816B2 (en) Method for manufacturing semiconductor device
US20250048680A1 (en) Semiconductor device
US20250176222A1 (en) Oxide semiconductor film, thin film transistor, and electronic device
US20240312999A1 (en) Semiconductor device
US20250022966A1 (en) Semiconductor device
US20250022965A1 (en) Semiconductor device
US20240113228A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20250380465A1 (en) Semiconductor device and manufacturing method thereof
US20240021668A1 (en) Semiconductor device
US20250063761A1 (en) Semiconductor device
US20250113542A1 (en) Semiconductor device
US20250294813A1 (en) Semiconductor device
US20260006828A1 (en) Semiconductor device and manufacturing method thereof
US20240097043A1 (en) Semiconductor device
WO2023189550A1 (ja) 半導体装置
WO2023189487A1 (ja) 半導体装置
WO2023189549A1 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23849984

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2024539107

Country of ref document: JP

ENP Entry into the national phase

Ref document number: 20257001779

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 1020257001779

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 202380055153.3

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 202517006908

Country of ref document: IN

WWE Wipo information: entry into national phase

Ref document number: 112023002495

Country of ref document: DE

WWP Wipo information: published in national office

Ref document number: 202517006908

Country of ref document: IN

WWP Wipo information: published in national office

Ref document number: 1020257001779

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 202380055153.3

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 112023002495

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 23849984

Country of ref document: EP

Kind code of ref document: A1