WO2024027028A1 - 场发射器件及其制作方法 - Google Patents

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layer
epitaxial
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secondary epitaxial
forming
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PCT/CN2022/128615
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沈文超
张晓东
魏星
唐文昕
周家安
张宝顺
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中国科学院苏州纳米技术与纳米仿生研究所
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    • H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
    • H—ELECTRICITY
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    • H01J1/02—Main electrodes
    • H01J1/30—Cold cathodes, e.g. field-emissive cathode
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    • H01J1/3042—Field-emissive cathodes microengineered, e.g. Spindt-type
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    • H01J9/02—Manufacture of electrodes or electrode systems
    • H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/027—Manufacture of electrodes or electrode systems of cold cathodes of thin film cathodes

Definitions

  • the present invention belongs to the field of semiconductor technology, and specifically relates to a field emission device and a manufacturing method thereof.
  • Field emission device is a vacuum transistor based on the field emission phenomenon. Due to its radiation hardness and scatter-free electron transmission, it is suitable for use in harsh environments and high-frequency electronic equipment.
  • silicon (Si)-based field emission devices are the most mature.
  • sharp tip topography or narrowing the gate-emitter spacing is usually required.
  • Group III nitride semiconductor materials are considered to be able to further improve the performance of field emission devices and reduce the Turn on the voltage.
  • electron affinity decreases, electrons can more easily tunnel from the semiconductor surface into the vacuum, which results in devices with lower operating voltages.
  • the present invention provides a field emission device and a manufacturing method thereof.
  • a method for manufacturing a field emission device including: forming a primary epitaxial layer on a substrate; forming a plurality of secondary epitaxial structures on the primary epitaxial layer. There is a gap between the secondary epitaxial structures; an emitter electrode layer and a dielectric layer located between the emitter electrode layer and the plurality of secondary epitaxial structures are formed on the primary epitaxial layer; in the dielectric layer and sequentially forming a stacked protective layer, an insulating layer, a gate electrode layer and a planarization layer on the plurality of secondary epitaxial structures; etching the planarization layer so that the dielectric layer and part of the Part of the gate electrode layer on the secondary epitaxial structure is exposed; etching is performed to remove the protective layer, the insulating layer and the exposed part of the gate electrode layer on part of the secondary epitaxial structure, so as to remove part of the second epitaxial structure.
  • the secondary epitaxial structure is exposed; forming a gate connecting electrode layer on the exposed gate electrode layer on the dielectric layer; forming an anode opposite to the exposed portion of the secondary epitaxial structure, the anode and the exposed portion
  • the secondary epitaxial structures have a predetermined distance from each other.
  • the plurality of secondary epitaxial structures are arranged in an array, the secondary epitaxial structures are secondary epitaxial bumps, and the secondary epitaxial bumps are in the shape of a circular prism. Or quadrangular pyramid shape.
  • the plurality of secondary epitaxial structures are arranged at intervals in sequence, the secondary epitaxial structures are secondary epitaxial ridges, and the length extension direction of the secondary epitaxial ridges Perpendicular to the arrangement direction of the plurality of secondary epitaxial convex strips.
  • the predetermined distance is 1-10 mm.
  • the manufacturing method before forming an emitter electrode layer and a dielectric layer between the emitter electrode layer and the plurality of secondary epitaxial structures on the primary epitaxial layer, the manufacturing method further includes: forming a depletion layer on the top surface and side surface of the secondary epitaxial structure to form a depletion region between the side surface and the depletion layer.
  • the manufacturing method before forming an epitaxial layer on the substrate, the manufacturing method further includes: forming a buffer layer on the substrate, wherein the epitaxial layer is formed on the buffer layer superior.
  • the method of forming a plurality of secondary epitaxial structures on the primary epitaxial layer specifically includes: forming a mask layer on the primary epitaxial layer; The film layer is patterned to form a plurality of via holes arranged in an array in the mask layer; secondary epitaxy is performed on the primary epitaxial layer exposed by each of the via holes to form multiple secondary epitaxial layers. Epitaxial structure; remove the remaining mask layer.
  • the method of forming a plurality of secondary epitaxial structures on the primary epitaxial layer specifically includes: forming a mask layer on the primary epitaxial layer; The film layer is patterned to form a plurality of via holes arranged at intervals in the mask layer, and the length extension direction of the via holes is perpendicular to the arrangement direction of the multiple via holes; Secondary epitaxy is performed on the primary epitaxial layer exposed by the via holes to form multiple secondary epitaxial structures; and the remaining mask layer is removed.
  • a method for manufacturing a field emission device includes: sequentially forming a stacked primary epitaxial layer and an aluminum oxide layer on a substrate; The layer is patterned to form a plurality of via holes; a plurality of secondary epitaxial structures are formed on the primary epitaxial layer exposed by the via holes; an emitter electrode layer is formed on the primary epitaxial layer and is located on the emitter a dielectric layer between the electrode layer and the plurality of secondary epitaxial structures; a stacked insulating layer is sequentially formed on the dielectric layer, the plurality of secondary epitaxial structures and the remaining aluminum oxide layer; Gate electrode layer and planarization layer; etching the planarization layer to expose the dielectric layer and part of the gate electrode layer on part of the secondary epitaxial structure; etching part of the secondary epitaxial structure The insulating layer on the structure and the exposed portion of the gate electrode layer are etched and removed to expose part of the secondary epitaxial structure; a gate connection is
  • a field emission device manufactured by the above manufacturing method is provided.
  • the field emission device and its manufacturing method of the present invention can provide device performance of low turn-on voltage and high gain. Since the formation of the primary epitaxial layer and the secondary epitaxial structure does not require etching but is directly formed by epitaxial deposition, the on-chip uniformity of the device is improved, the production efficiency of the device is improved, and the reliability of the device is improved. improve.
  • FIGS. 1A to 1H are process diagrams of a method of manufacturing a field emission device according to an embodiment of the present invention.
  • FIGS. 2A to 2D are process diagrams for forming a secondary epitaxial structure according to an embodiment of the present invention.
  • 2E to 2H are process diagrams for forming a secondary epitaxial structure according to another embodiment of the present invention.
  • Figure 3 is a schematic structural perspective view of a secondary epitaxial structure according to an embodiment of the present invention.
  • Figure 4 is a schematic structural perspective view of a secondary epitaxial structure according to another embodiment of the present invention.
  • Figure 5 is a schematic diagram of a depletion region according to an embodiment of the invention.
  • the term "includes” and variations thereof represent an open term meaning “including, but not limited to.”
  • the terms “based on”, “according to”, etc. mean “based at least in part on”, “based at least in part on”.
  • the terms “one embodiment” and “an embodiment” mean “at least one embodiment.”
  • the term “another embodiment” means “at least one other embodiment”.
  • the terms “first”, “second”, etc. may refer to different or the same object. Other definitions may be included below, whether explicit or implicit. The definition of a term is consistent throughout this specification unless the context clearly dictates otherwise.
  • FIGS. 1A to 1H are process diagrams of a method of manufacturing a field emission device according to an embodiment of the present invention.
  • a stacked buffer layer 2 and a primary epitaxial layer 3 are sequentially formed on the substrate 1 .
  • the buffer layer 2 can be omitted, so that the primary epitaxial layer 3 can be produced directly on the substrate.
  • the buffer layer 2 can be made of GaN or AlGaN, etc.
  • the primary epitaxial layer 3 can be made of unintentionally doped GaN (U-GaN) or the like.
  • a plurality of secondary epitaxial structures 5 are formed on the primary epitaxial layer 3 , with gaps between adjacent secondary epitaxial structures 5 .
  • the secondary epitaxial structure 5 can be made of GaN or AlGaN. Further, the secondary epitaxial structure 5 can be N-type doped. In this embodiment, please refer to FIG. 2A to FIG. 2D and the following detailed description for the specific formation process of the secondary epitaxial structure 5 .
  • FIGS. 2A to 2D are process diagrams for forming a secondary epitaxial structure according to an embodiment of the present invention.
  • a mask layer 4 is formed on the primary epitaxial layer 3 .
  • the material of the mask layer 4 may be silicon dioxide (SiO 2 ) or the like.
  • the mask layer 4 is patterned to form a plurality of via holes 41 arranged in an array in the mask layer 4 .
  • the via hole 41 exposes the corresponding part of the primary epitaxial layer 3 underneath it.
  • the upper picture in FIG. 2B is a side view of the patterned mask layer 4, and the lower left picture and the lower right picture are top views of the patterned mask layer 4 of two different patterns.
  • secondary epitaxy is performed on the primary epitaxial layer 3 exposed by each via hole 41 to form a plurality of secondary epitaxial structures 5 .
  • a plurality of secondary epitaxial structures 5 formed by the process of FIG. 2A to FIG. 2D are arranged in an array.
  • the secondary epitaxial structures 5 are secondary epitaxial bumps.
  • the secondary epitaxial bumps are in the shape of a circular prism or a square. Prismatic shape (refer to Figure 3).
  • the angle between the side surface of the secondary epitaxial structure 5 and the plane where the primary epitaxial layer 3 is located may be, for example, between 58° and 60°.
  • 2E to 2H are process diagrams for forming a secondary epitaxial structure according to another embodiment of the present invention.
  • a mask layer 4 is formed on the primary epitaxial layer 3 .
  • the material of the mask layer 4 may be silicon dioxide (SiO 2 ) or the like.
  • the mask layer 4 is patterned to form a plurality of via holes 42 arranged at intervals in the mask layer 4 .
  • the length extension direction of the via holes 42 is perpendicular to The arrangement direction of the plurality of via holes 42 .
  • the via hole 42 exposes the corresponding part of the primary epitaxial layer 3 underneath it.
  • the left picture in FIG. 2F is a side view of the patterned mask layer 4, and the right picture is a top view of the patterned mask layer 4.
  • secondary epitaxy is performed on the primary epitaxial layer 3 exposed by each of the via holes 41 to form a plurality of secondary epitaxial structures 5'.
  • a plurality of secondary epitaxial structures 5' formed by the process of Figure 2E to Figure 2H are arranged at intervals in sequence.
  • the secondary epitaxial structures 5' are secondary epitaxial ridges, and the length extension direction of the secondary epitaxial ridges is vertical.
  • the cross-sectional shape of the secondary epitaxial convex strip is an isosceles trapezoid.
  • the steps of FIG. 2D and FIG. 2H can be deleted. That is to say, the remaining mask layer 4 may exist, and its specific function will be described below.
  • the fabrication method according to the embodiment of the present invention may further include: forming a depletion layer 14 on the top surface and side surface of the secondary epitaxial structure 5 so as to A depletion region is formed between the side surface and the depletion layer 14, as shown in FIG. 5 .
  • the depletion layer 14 may be epitaxial p-GaN, which is relatively thin, and the inclined side surface epitaxy speed is much greater than the top surface epitaxy speed, the p-GaN thickness of the top surface may be ignored. The impact on device performance is very small. In this way, a depletion region can be obtained on the side surface, further reducing the actual size of the top surface, and the depletion region formed on the side surface can greatly reduce the leakage current of the device.
  • the size of the top surface (width from left to right in the paper) may be less than 50 nm.
  • an emitter electrode layer 6 and a dielectric layer 7 located between the emitter electrode layer 6 and the plurality of secondary epitaxial structures 5 are formed on the primary epitaxial layer 3 .
  • the emitter electrode layer 6 may be composed of a Ti/Al/Ni/Au multi-layer metal layer
  • the dielectric layer 7 may be composed of an aluminum layer and a silicon dioxide layer laminated and covering the aluminum layer.
  • a stacked protective layer 8 , an insulating layer 9 , a gate electrode layer 10 and a planarization layer 11 are sequentially formed on the dielectric layer 7 and the plurality of secondary epitaxial structures 5 .
  • the protective layer 8 may be formed of aluminum oxide.
  • the insulating layer 9 and the platforming layer 11 may be formed of tetraethyl orthosilicate (TEOS).
  • the gate electrode layer 10 may be made of metal chromium (Cr).
  • the protective layer 8 may be omitted.
  • a stacked insulating layer 9 and a gate are sequentially formed on the dielectric layer 7 , the plurality of secondary epitaxial structures 5 and the remaining aluminum oxide layer 4 .
  • the planarization layer 11 is etched to expose the dielectric layer 7 and part of the gate electrode layer 10 on part of the secondary epitaxial structure 5 .
  • the protective layer 8, the insulating layer 9 and the exposed portion of the gate electrode layer 10 on part of the secondary epitaxial structure 5 are etched and removed, so as to remove part of the secondary epitaxial structure 5. Sub-epitaxial structure 5 is exposed.
  • the protective layer 8 may be omitted.
  • part of the insulating layer 9 on the secondary epitaxial structure 5 and the exposed part of the gate electrode layer 10 are etched and removed, so as to remove part of the secondary epitaxial structure 5 Structure 5 exposed.
  • a gate connection electrode layer 12 is formed on the exposed gate electrode layer 10 on the dielectric layer 7 .
  • the gate connection electrode layer 12 may be composed of a Ni/Au multilayer metal layer.
  • an anode 13 is formed that is opposite to the exposed portion of the secondary epitaxial structure 5 .
  • the predetermined distance d AE is 1-10 mm.
  • the anode 13 is suspended in the air in Figure 1H, in the actual process, the anode 13 is supported by a supporting member.
  • the anode 13 may be formed on an inner wall of the package that is opposite to the components from the substrate 1 to the gate connecting electrode layer 12 , thereby realizing the anode 13 facing the secondary epitaxial structure 5 .
  • a field emission device manufactured by the above manufacturing method is also provided.
  • the field emission device and its manufacturing method can provide device performance of low turn-on voltage and high gain. Since the formation of the primary epitaxial layer and the secondary epitaxial structure does not require etching but is directly formed by epitaxial deposition, the on-chip uniformity of the device is improved, the production efficiency of the device is improved, and the reliability of the device is improved. improve.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Cold Cathode And The Manufacture (AREA)

Abstract

公开了一种场发射器件的制作方法，包括：在衬底上形成一次外延层；在一次外延层上形成多个二次外延结构；在一次外延层上形成发射极电极层以及位于发射极电极层和多个二次外延结构之间的介质层；在介质层和多个二次外延结构上依序形成层叠的保护层、绝缘层、栅电极层和平坦化层；对平坦化层进行刻蚀处理，以使介质层和部分二次外延结构上的部分栅电极层暴露；对部分二次外延结构上的保护层、绝缘层和暴露的栅电极层的部分进行刻蚀去除，以将部分二次外延结构暴露；在介质层上的暴露的栅电极层上形成栅极连接电极层；形成与暴露的部分二次外延结构彼此相对的阳极，阳极与暴露的部分二次外延结构彼此之间具有预定距离。还公开了一种场发射器件。

Description

场发射器件及其制作方法 技术领域
本发明属于半导体技术领域，具体地讲，涉及一种场发射器件及其制作方法。
背景技术
场发射器件(FE)是一种基于场发射现象的真空晶体管，由于其辐射硬度和无散射电子传输，它满足于恶劣环境和高频电子设备使用。目前，硅(Si)基场发射器件是发展最为成熟的，为了降低FE的工作电压，通常需要尖锐的尖端形貌或者缩小栅极-发射极的间距。而III族氮化物半导体材料因为其电子亲合势可调(如GaN可以通过掺杂Al，控制Al组分调节)且易实现n型掺杂，被认为可以进一步提升场发射器件的性能，降低开启电压。首先，随着电子亲合势的降低，电子可以更容易地从半导体表面隧穿到真空中，这会使得器件有着更低的工作电压。
目前，基于III族氮化物的场发射器件研究还较少，已经报道的器件结果开启电压普遍大于100V，因为场发射器件的特征尺寸通常小于100nm，其制备工艺多依赖于先进的光刻与刻蚀技术，如电子束光刻，湿法数字刻蚀技术等。其主要存在的问题就是电流密度低，器件稳定性差，制备难度大，片上均匀性差等。
发明内容
为了解决上述现有技术存在的技术问题，本发明提供了一种场发射器件及其制作方法。
根据本发明的实施例的一方面提供了一种场发射器件的制作方法，包括：在衬底上形成一次外延层；在所述一次外延层上形成多个二次外延结构，相邻的所述二次外延结构之间具有间隔；在所述一次外延层上形成发射极电极层以及位于所述发射极电极层和所述多个二次外延结构之间的介质层；在所述介质 层和所述多个二次外延结构上依序形成层叠的保护层、绝缘层、栅电极层和平坦化层；对所述平坦化层进行刻蚀处理，以使所述介质层和部分所述二次外延结构上的部分所述栅电极层暴露；对部分所述二次外延结构上的保护层、绝缘层和暴露的所述栅电极层的部分进行刻蚀去除，以将部分所述二次外延结构暴露；在所述介质层上的暴露的所述栅电极层上形成栅极连接电极层；形成与暴露的部分所述二次外延结构彼此相对的阳极，所述阳极与暴露的部分所述二次外延结构彼此之间具有预定距离。
在上述一方面提供的制作方法的一个示例中，所述多个二次外延结构阵列排布，所述二次外延结构为二次外延凸块，所述二次外延凸块呈圆棱台状或者四棱台状。
在上述一方面提供的制作方法的一个示例中，所述多个二次外延结构依次间隔排布，所述二次外延结构为二次外延凸条，所述二次外延凸条的长度延伸方向垂直于所述多个二次外延凸条的排布方向。
在上述一方面提供的制作方法的一个示例中，所述预定距离为1-10mm。
在上述一方面提供的制作方法的一个示例中，在所述一次外延层上形成发射极电极层以及位于所述发射极电极层和所述多个二次外延结构之间的介质层之前，所述制作方法还包括：在所述二次外延结构的顶表面和侧表面上形成耗尽层，以在所述侧表面和所述耗尽层之间形成耗尽区。
在上述一方面提供的制作方法的一个示例中，在衬底上形成一次外延层之前，所述制作方法还包括：在衬底上形成缓冲层，其中，所述外延层形成于所述缓冲层上。
在上述一方面提供的制作方法的一个示例中，所述在所述一次外延层上形成多个二次外延结构的方法具体包括：在所述一次外延层上形成掩膜层；对所述掩膜层进行图案化处理，以在所述掩膜层中形成阵列排布的多个过孔；在各个所述过孔暴露的所述一次外延层上进行二次外延，以形成多个二次外延结构；将剩余的所述掩膜层去除。
在上述一方面提供的制作方法的一个示例中，所述在所述一次外延层上形 成多个二次外延结构的方法具体包括：在所述一次外延层上形成掩膜层；对所述掩膜层进行图案化处理，以在所述掩膜层中形成依次间隔排布的多个过孔，所述过孔的长度延伸方向垂直于所述多个过孔的排布方向；在各个所述过孔暴露的所述一次外延层上进行二次外延，以形成多个二次外延结构；将剩余的所述掩膜层去除。
根据本发明的实施例的另一方面提供了一种场发射器件的制作方法，其包括：在衬底上依序形成层叠的一次外延层和三氧化二铝层；对所述三氧化二铝层进行图案化处理，以形成多个过孔；在所述过孔暴露的一次外延层上形成多个二次外延结构；在所述一次外延层上形成发射极电极层以及位于所述发射极电极层和所述多个二次外延结构之间的介质层；在所述介质层、所述多个二次外延结构以及剩余的所述三氧化二铝层上依序形成层叠的绝缘层、栅电极层和平坦化层；对所述平坦化层进行刻蚀处理，以使所述介质层和部分所述二次外延结构上的部分所述栅电极层暴露；对部分所述二次外延结构上的绝缘层和暴露的所述栅电极层的部分进行刻蚀去除，以将部分所述二次外延结构暴露；在所述介质层上的暴露的所述栅电极层上形成栅极连接电极层；形成与暴露的部分所述二次外延结构彼此相对的阳极，所述阳极与暴露的部分所述二次外延结构彼此之间具有预定距离。
根据本发明的实施例的又一方面提供了一种由上述的制作方法制作形成的场发射器件。
有益效果：本发明的场发射器件及其制作方法，其可以提供低开启电压和高增益的器件性能。由于形成一次外延层和二次外延结构时不需要刻蚀处理，而是直接通过外延沉积的方式形成，器件的片上均匀性得到了提高，器件的生产效率得到了提高，器件的可靠性得到了提高。
附图说明
通过结合附图进行的以下描述，本发明的实施例的上述和其它方面、特点和优点将变得更加清楚，附图中：
图1A至图1H是根据本发明的实施例的场发射器件的制作方法的制程图；
图2A至图2D是根据本发明的实施例的制作形成二次外延结构的制程图；
图2E至图2H是根据本发明的另一实施例的制作形成二次外延结构的制程图；
图3是根据本发明的实施例的二次外延结构的结构立体示意图；
图4是根据本发明的另一实施例的二次外延结构的结构立体示意图；
图5是根据本发明的实施例的耗尽区的示意图。
具体实施方式
以下，将参照附图来详细描述本发明的具体实施例。然而，可以以许多不同的形式来实施本发明，并且本发明不应该被解释为限制于这里阐述的具体实施例。相反，提供这些实施例是为了解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解本发明的各种实施例和适合于特定预期应用的各种修改。
如本文中使用的，术语“包括”及其变型表示开放的术语，含义是“包括但不限于”。术语“基于”、“根据”等表示“至少部分地基于”、“至少部分地根据”。术语“一个实施例”和“一实施例”表示“至少一个实施例”。术语“另一个实施例”表示“至少一个其他实施例”。术语“第一”、“第二”等可以指代不同的或相同的对象。下面可以包括其他的定义，无论是明确的还是隐含的。除非上下文中明确地指明，否则一个术语的定义在整个说明书中是一致的。
图1A至图1H是根据本发明的实施例的场发射器件的制作方法的制程图。
参考图1A，在制作步骤一中，在衬底1上依序制作形成层叠的缓冲层2和一次外延层3。在其他实施方式中，缓冲层2可以被省略，由此可以直接在衬底上制作一次外延层3。
这里，缓冲层2可以由GaN或者AlGaN等制作形成，而一次外延层3可以由非故意掺杂的GaN(U-GaN)等制作形成。
参考图1B，在制作步骤二中，在一次外延层3上形成多个二次外延结构5，相邻的所述二次外延结构5之间具有间隔。
这里，二次外延结构5可以由GaN或者AlGaN等制作形成。进一步地，可以对二次外延结构5进行N型掺杂。在本实施例中，二次外延结构5的具体形成过程请参照图2A至图2D，以及下面的详细描述。
图2A至图2D是根据本发明的实施例的制作形成二次外延结构的制程图。
首先，参考图2A，在所述一次外延层3上形成掩膜层4。这里，掩膜层4的材料可以是二氧化硅(SiO 2)等。
其次，参考图2B，对所述掩膜层4进行图案化处理，以在所述掩膜层4中形成阵列排布的多个过孔41。需要说明的是，过孔41将其下的相应的部分一次外延层3暴露。其中，图2B中的上图是图案化后的掩膜层4的侧视图，下左图和下右图是两种不同图案的图案化后的掩膜层4的俯视图。
接着，参考图2C，在各个所述过孔41暴露的所述一次外延层3上进行二次外延，以形成多个二次外延结构5。
最后，参考图2D，将剩余的所述掩膜层4去除。
由图2A至图2D的制程形成的多个二次外延结构5呈阵列排布，所述二次外延结构5为二次外延凸块，所述二次外延凸块呈圆棱台状或者四棱台状(参照图3所示)。在这种情况下，二次外延结构5的侧面与一次外延层3所在平面的夹角可例如在58°～60°之间。
图2E至图2H是根据本发明的另一实施例的制作形成二次外延结构的制程图。
首先，参考图2E，在所述一次外延层3上形成掩膜层4。这里，掩膜层4的材料可以是二氧化硅(SiO 2)等。
其次，参考图2F，对所述掩膜层4进行图案化处理，以在所述掩膜层4中形成依次间隔排布的多个过孔42，所述过孔42的长度延伸方向垂直于所述多个过孔42的排布方向。需要说明的是，过孔42将其下的相应的部分一次外 延层3暴露。其中，图2F中的左图是图案化后的掩膜层4的侧视图，右图是图案化后的掩膜层4的俯视图。
接着，参考图2G，在各个所述过孔41暴露的所述一次外延层3上进行二次外延，以形成多个二次外延结构5’。
最后，参考图2H，将剩余的所述掩膜层4去除。
由图2E至图2H的制程形成的多个二次外延结构5’依次间隔排布，所述二次外延结构5’为二次外延凸条，所述二次外延凸条的长度延伸方向垂直于所述多个二次外延凸条的排布方向(参照图4所示)。进一步地，所述二次外延凸条的截面形状呈等腰梯形。
注意，需要说明的是，当掩膜层4的材料为例如三氧化二铝(Al 2O 3)时，图2D和图2H的步骤可以被删除。也就是说，剩余的掩膜层4可以存在，具体作用将在下面描述。
在制作步骤二完成之后，制作步骤三进行之前，根据本发明的实施例的制作方法还可以包括：在所述二次外延结构5的顶表面和侧表面上形成耗尽层14，以在所述侧表面和所述耗尽层14之间形成耗尽区，参见图5所示。由于耗尽层14可以是外延的p-GaN，其较薄，而倾斜的所述侧表面外延速度远大于所述顶表面外延的速率，因此所述顶表面的p-GaN厚度可以不计，其对器件的性能影响非常小。如此可在所述侧表面获得耗尽区，进一步缩小所述顶表面的实际尺寸，并且所述侧表面形成的耗尽区可以极大的降低器件的漏电流。
在本实施例中，所述顶表面的尺寸(纸面中从左到右的宽度)可以小于50nm。
参照图1C，在制作步骤三中，在所述一次外延层3上形成发射极电极层6以及位于所述发射极电极层6和所述多个二次外延结构5之间的介质层7。
这里，发射极电极层6可以是Ti/Al/Ni/Au多层金属层构成，而介质层7可以是由铝层及层叠覆盖在铝层上的二氧化硅层构成。
参照图1D，在制作步骤四中，在所述介质层7和所述多个二次外延结构5 上依序形成层叠的保护层8、绝缘层9、栅电极层10和平坦化层11。
这里，保护层8可以是由三氧化二铝形成。绝缘层9和平台化层11可以是由正硅酸乙酯(TEOS)形成。栅电极层10可以是由金属铬(Cr)制作形成。
在根据本发明的另一实施例中，如上所述，当掩膜层4的材料为例如三氧化二铝(Al 2O 3)时，保护层8可以被省略。在这种情况下，在制作步骤四中，在所述介质层7、所述多个二次外延结构5以及剩余的所述三氧化二铝层4上依序形成层叠的绝缘层9、栅电极层10和平坦化层11。
参照图1E，在制作步骤五中，对所述平坦化层11进行刻蚀处理，以使所述介质层7和部分所述二次外延结构5上的部分所述栅电极层10暴露。
参照图1F，在制作步骤六中，对部分所述二次外延结构5上的保护层8、绝缘层9和暴露的所述栅电极层10的部分进行刻蚀去除，以将部分所述二次外延结构5暴露。
这里，在根据本发明的另一实施例中，如上所述，当掩膜层4的材料为例如三氧化二铝(Al 2O 3)时，保护层8可以被省略。在这种情况下，在制作步骤六中，对部分所述二次外延结构5上的绝缘层9和暴露的所述栅电极层10的部分进行刻蚀去除，以将部分所述二次外延结构5暴露。
参照图1G，在制作步骤七中，在所述介质层7上的暴露的所述栅电极层10上形成栅极连接电极层12。
这里，栅极连接电极层12可以是Ni/Au多层金属层构成。
参照图1H，在制作步骤八中，形成与暴露的部分所述二次外延结构5彼此相对的阳极13，所述阳极13与暴露的部分所述二次外延结构5彼此之间具有预定距离。在一个示例中，所述预定距离d AE为1-10mm。
需要说明的是，虽然图1H中阳极13悬空，但在实际过程中，阳极13是有支撑件来支撑的。例如，当进行封装时，阳极13可以形成在与衬底1至栅极连接电极层12的部件进行相对放置的封装可以内壁上，从而实现阳极13与二次外延结构5的对置。
根据本发明的又一实施例还提供了一种由上述的制作方法制作形成的场发射器件。
综上所述，根据本发明的各实施例的场发射器件及其制作方法，其可以提供低开启电压和高增益的器件性能。由于形成一次外延层和二次外延结构时不需要刻蚀处理，而是直接通过外延沉积的方式形成，器件的片上均匀性得到了提高，器件的生产效率得到了提高，器件的可靠性得到了提高。
上述对本发明的特定实施例进行了描述。其它实施例在所附权利要求书的范围内。
在整个本说明书中使用的术语“示例性”、“示例”等意味着“用作示例、实例或例示”，并不意味着比其它实施例“优选”或“具有优势”。出于提供对所描述技术的理解的目的，具体实施方式包括具体细节。然而，可以在没有这些具体细节的情况下实施这些技术。在一些实例中，为了避免对所描述的实施例的概念造成难以理解，公知的结构和装置以框图形式示出。
以上结合附图详细描述了本发明的实施例的可选实施方式，但是，本发明的实施例并不限于上述实施方式中的具体细节，在本发明的实施例的技术构思范围内，可以对本发明的实施例的技术方案进行多种简单变型，这些简单变型均属于本发明的实施例的保护范围。
本说明书内容的上述描述被提供来使得本领域任何普通技术人员能够实现或者使用本说明书内容。对于本领域普通技术人员来说，对本说明书内容进行的各种修改是显而易见的，并且，也可以在不脱离本说明书内容的保护范围的情况下，将本文所定义的一般性原理应用于其它变型。因此，本说明书内容并不限于本文所描述的示例和设计，而是与符合本文公开的原理和新颖性特征的最广范围相一致。

Claims (12)

  1. 一种场发射器件的制作方法，其特征在于，所述制作方法包括：
    在衬底上形成一次外延层；
    在所述一次外延层上形成多个二次外延结构，相邻的所述二次外延结构之间具有间隔；
    在所述一次外延层上形成发射极电极层以及位于所述发射极电极层和所述多个二次外延结构之间的介质层；
    在所述介质层和所述多个二次外延结构上依序形成层叠的保护层、绝缘层、栅电极层和平坦化层；
    对所述平坦化层进行刻蚀处理，以使所述介质层和部分所述二次外延结构上的部分所述栅电极层暴露；
    对部分所述二次外延结构上的保护层、绝缘层和暴露的所述栅电极层的部分进行刻蚀去除，以将部分所述二次外延结构暴露；
    在所述介质层上的暴露的所述栅电极层上形成栅极连接电极层；
    形成与暴露的部分所述二次外延结构彼此相对的阳极，所述阳极与暴露的部分所述二次外延结构彼此之间具有预定距离。
  2. 根据权利要求1所述的制作方法，其特征在于，所述多个二次外延结构阵列排布，所述二次外延结构为二次外延凸块，所述二次外延凸块呈圆棱台状或者四棱台状。
  3. 根据权利要求1所述的制作方法，其特征在于，所述多个二次外延结构依次间隔排布，所述二次外延结构为二次外延凸条，所述二次外延凸条的长度延伸方向垂直于所述多个二次外延凸条的排布方向。
  4. 根据权利要求1所述的制作方法，其特征在于，所述预定距离为1-10 mm。
  5. 根据权利要求1所述的制作方法，其特征在于，在所述一次外延层上形成发射极电极层以及位于所述发射极电极层和所述多个二次外延结构之间的介质层之前，所述制作方法还包括：
    在所述二次外延结构的顶表面和侧表面上形成耗尽层，以在所述侧表面和所述耗尽层之间形成耗尽区。
  6. 根据权利要求1所述的制作方法，其特征在于，在衬底上形成一次外延层之前，所述制作方法还包括：
    在衬底上形成缓冲层，其中，所述外延层形成于所述缓冲层上。
  7. 根据权利要求1所述的制作方法，其特征在于，所述在所述一次外延层上形成多个二次外延结构的方法具体包括：
    在所述一次外延层上形成掩膜层；
    对所述掩膜层进行图案化处理，以在所述掩膜层中形成阵列排布的多个过孔；
    在各个所述过孔暴露的所述一次外延层上进行二次外延，以形成多个二次外延结构；
    将剩余的所述掩膜层去除。
  8. 根据权利要求2所述的制作方法，其特征在于，所述在所述一次外延层上形成多个二次外延结构的方法具体包括：
    在所述一次外延层上形成掩膜层；
    对所述掩膜层进行图案化处理，以在所述掩膜层中形成阵列排布的多个过孔；
    在各个所述过孔暴露的所述一次外延层上进行二次外延，以形成多个二次外延结构；
    将剩余的所述掩膜层去除。
  9. 根据权利要求1所述的制作方法，其特征在于，所述在所述一次外延层上形成多个二次外延结构的方法具体包括：
    在所述一次外延层上形成掩膜层；
    对所述掩膜层进行图案化处理，以在所述掩膜层中形成依次间隔排布的多个过孔，所述过孔的长度延伸方向垂直于所述多个过孔的排布方向；
    在各个所述过孔暴露的所述一次外延层上进行二次外延，以形成多个二次外延结构；
    将剩余的所述掩膜层去除。
  10. 根据权利要求3所述的制作方法，其特征在于，所述在所述一次外延层上形成多个二次外延结构的方法具体包括：
    在所述一次外延层上形成掩膜层；
    对所述掩膜层进行图案化处理，以在所述掩膜层中形成依次间隔排布的多个过孔，所述过孔的长度延伸方向垂直于所述多个过孔的排布方向；
    在各个所述过孔暴露的所述一次外延层上进行二次外延，以形成多个二次外延结构；
    将剩余的所述掩膜层去除。
  11. 一种场发射器件的制作方法，其特征在于，所述制作方法包括：
    在衬底上依序形成层叠的一次外延层和三氧化二铝层；
    对所述三氧化二铝层进行图案化处理，以形成多个过孔；
    在所述过孔暴露的一次外延层上形成多个二次外延结构；
    在所述一次外延层上形成发射极电极层以及位于所述发射极电极层和所述多个二次外延结构之间的介质层；
    在所述介质层、所述多个二次外延结构以及剩余的所述三氧化二铝层上依序形成层叠的绝缘层、栅电极层和平坦化层；
    对所述平坦化层进行刻蚀处理，以使所述介质层和部分所述二次外延结构上的部分所述栅电极层暴露；
    对部分所述二次外延结构上的绝缘层和暴露的所述栅电极层的部分进行刻蚀去除，以将部分所述二次外延结构暴露；
    在所述介质层上的暴露的所述栅电极层上形成栅极连接电极层；
    形成与暴露的部分所述二次外延结构彼此相对的阳极，所述阳极与暴露的部分所述二次外延结构彼此之间具有预定距离。
  12. 一种由权利要求1所述的制作方法制作形成的场发射器件。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030104643A1 (en) * 2001-12-03 2003-06-05 Xerox Corporation Method for fabricating gan field emitter arrays
CN1433010A (zh) * 2002-01-09 2003-07-30 惠普公司 用于数据存储应用的改进的电子发射器件及其制造方法
CN109767961A (zh) * 2018-12-28 2019-05-17 中国电子科技集团公司第十二研究所 带屏蔽结构的尖锥阵列型场发射电子源及其制作方法
CN216250739U (zh) * 2021-04-08 2022-04-08 中山大学 一种具有高导通能力的氮化镓晶体管
CN114334582A (zh) * 2021-12-23 2022-04-12 北京北方华创微电子装备有限公司 场发射器件结构的制造方法及场发射器件结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030104643A1 (en) * 2001-12-03 2003-06-05 Xerox Corporation Method for fabricating gan field emitter arrays
CN1433010A (zh) * 2002-01-09 2003-07-30 惠普公司 用于数据存储应用的改进的电子发射器件及其制造方法
CN109767961A (zh) * 2018-12-28 2019-05-17 中国电子科技集团公司第十二研究所 带屏蔽结构的尖锥阵列型场发射电子源及其制作方法
CN216250739U (zh) * 2021-04-08 2022-04-08 中山大学 一种具有高导通能力的氮化镓晶体管
CN114334582A (zh) * 2021-12-23 2022-04-12 北京北方华创微电子装备有限公司 场发射器件结构的制造方法及场发射器件结构

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
GIUBILEO FILIPPO; PASSACANTANDO MAURIZIO; ZHONG YUN; ZHAO SONGRUI; DI BARTOLOMEO ANTONIO: "Field emission properties of molecular beam epitaxy grown AlGaN nanowires", 2020 IEEE 20TH INTERNATIONAL CONFERENCE ON NANOTECHNOLOGY (IEEE-NANO), IEEE, 29 July 2020 (2020-07-29), pages 271 - 275, XP033817441, DOI: 10.1109/NANO47656.2020.9183704 *

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