WO2024016597A1 - 半导体器件、其制作方法、存储装置及电子设备 - Google Patents

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semiconductor device
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孟敬恒
李永杰
韩宝东
平延磊
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Beijing Superstring Academy of Memory Technology
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Beijing Superstring Academy of Memory Technology
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/48—Insulating materials thereof

Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a semiconductor device, a manufacturing method thereof, a storage device and an electronic device.
  • DRAM Dynamic Random Access Memory
  • buried bit lines can be used, but there are roughly two types of components of existing buried bit lines. One is metal and the other is metal silicide, but the metal silicide word line has the risk of breaking after subsequent heat treatment processes.
  • the present disclosure provides a semiconductor device, a manufacturing method thereof, a storage device and electronic equipment.
  • a first aspect of the present disclosure provides a semiconductor device, including:
  • a plurality of active pillars are located on the substrate and distributed in an array. Between any two adjacent columns of the active pillars is a first trench, and the first trench extends along the second direction;
  • the bit line includes a metal silicide region and a metal region alternately distributed in the second direction, the metal silicide region is located directly under the active pillar, and the metal region is located between two adjacent active pillars. within the first trench between the columns.
  • the metal suicide region includes a material including nickel suicide, platinum suicide, titanium suicide, or cobalt suicide.
  • a metal nitride region is further included between each two adjacent metal silicide regions and the metal region.
  • the metal in the metal region is in the shape of a block, and in the longitudinal section along the second direction, the outer contour of the longitudinal section of the block structure is consistent with the longitudinal section of the first groove.
  • the outlines are the same, and the metal nitride region includes a metal nitride film layer that wraps the bottom and side walls of the bulk metal and is in contact with the side walls of the metal silicide along the In the longitudinal section in the second direction, the longitudinal section profile of the metal nitride film layer is the same as the longitudinal section profile of the first trench.
  • the metal silicide is titanium silicide or cobalt silicide
  • the metal nitride film layer is a titanium nitride film layer
  • the metal is tungsten metal.
  • the semiconductor device further includes:
  • a first isolation layer covering the sidewalls of the active pillars and extending upward from the bottom of the active pillars to a first height
  • a second isolation layer covering the metal area on the bit line, extending upward from the top surface of the metal area to a second height and not exceeding the top of the active pillar; the second height Higher than the first height; a gap with a second height is formed between the sidewall of the second isolation layer and the active pillar, and the first isolation layer fills the gap to the first height;
  • a third isolation layer is located on the sidewall of the active pillar exposed by the first isolation layer, and forms a gap with the second isolation layer;
  • the gate oxide layer and the gate electrode sequentially fill the gap between the sidewalls of the second isolation layer and the sidewalls of the third isolation layer;
  • a plurality of word lines extend along the first direction and are spaced apart in the second direction, and a part of the word lines serves as the gate electrode.
  • a second aspect of the present disclosure provides a memory device including the above-mentioned semiconductor device.
  • a third aspect of the present disclosure provides an electronic device, including the above-mentioned storage device.
  • a fourth aspect of the present disclosure provides a method for manufacturing a semiconductor device, including:
  • a first trench extending along a first direction and a second trench extending along a second direction are formed on the silicon substrate, the depth of the second trench being greater than the depth of the first trench, so Intersecting the first trench and the second trench forms a plurality of array-distributed active pillars; wherein the second trench is filled with an isolation layer before forming the first trench;
  • the buried bit line including the metal nitride region and the metal formed Metal area.
  • a metal film layer covering the bottom of the first trench and the set area of the sidewall is formed in the first trench extending in the first direction, and a first heat treatment is performed to form the bottom of the active pillar.
  • Metal suicide areas including:
  • a plurality of grooves are formed by etching from the bottom surface of the first trench, and adjacent grooves are separated by the isolation layer;
  • the substrate on which the first metal material layer is formed is heat treated to form the metal silicide region.
  • etching is performed from the bottom surface of the first trench to form a plurality of grooves, including:
  • first isolation layer on the substrate, the first isolation layer covering the top surface of the substrate and the side and bottom surfaces of the first trench;
  • the groove is obtained by wet etching from the bottom surface of the first trench.
  • filling the first trench with metal and etching the metal to form a buried bit line includes:
  • a second metal material layer is formed on the anti-diffusion material layer, the second metal material layer covers the anti-diffusion material layer, and the anti-diffusion material layer is placed in the first trench and the groove. Inner enclosed space filling;
  • Remove part of the anti-diffusion material layer and part of the second metal material layer, and the remaining anti-diffusion material layer and the second metal material layer constitute the metal layer, adjacent to the metal layer in the groove separated by the isolation layer.
  • heat treatment is performed on the substrate on which the first metal material layer is formed, including:
  • the temperature of the first heat treatment is a first preset temperature
  • the duration of the first heat treatment is a first preset duration
  • a second heat treatment is performed on the substrate after wet cleaning.
  • the temperature of the second heat treatment is a second preset temperature
  • the duration of the first heat treatment is a second preset duration.
  • the first preset temperature is 400°C to 700°C; and/or,
  • the first preset duration is 30 seconds to 120 seconds; and/or,
  • the second preset temperature is 600°C to 900°C; and/or,
  • the second preset time period is 30 seconds to 120 seconds.
  • the material of the first metal material layer includes nickel, platinum, titanium or cobalt.
  • the manufacturing method of the semiconductor device further includes:
  • Word lines are formed on the gate oxide layer.
  • forming the gate oxide layer includes:
  • the gate oxide layer is formed on the exposed surface of the active pillar, and there is a gap between the gate oxide layer and the second isolation layer.
  • removing part of the second isolation layer, and removing part of the first isolation layer covering the first trench sidewall and part of the isolation structure include:
  • the first isolation layer and the isolation structure obtained by the first etching are subjected to a second etching to etch both the first isolation layer and the isolation structure to a second height.
  • forming a word line on the gate oxide layer includes:
  • the surface of the word line material layer is etched downward until the top surface of the second isolation layer is exposed, and the remaining word line material layer constitutes the word line.
  • a metal silicide region is formed in a groove, and a metal region is formed in the groove.
  • a bit line is formed in which metal silicide material and metal material are alternately connected, thereby Avoid bit line breakage, reduce bit line resistance, and effectively improve the performance of semiconductor devices.
  • FIG. 1 is a flow chart of a manufacturing method of a semiconductor device according to an exemplary embodiment.
  • FIG. 2 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 3 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 4 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 5 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 6 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 7 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 8 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 9 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 10 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 11 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 12 is a flow chart of a method for manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 13 is a schematic diagram of forming a second trench in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 14 is a schematic diagram of forming a third isolation layer in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 15 is a schematic diagram of forming an isolation structure in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 16 is a schematic diagram of forming a first trench in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 17 is a schematic diagram of forming a first isolation layer in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 18 is a schematic diagram of a method for manufacturing a semiconductor device after removing part of the first isolation layer according to an exemplary embodiment.
  • FIG. 19 is a schematic diagram of forming grooves in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 20 is a schematic diagram of forming a first metal material layer in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 21 is a schematic diagram of forming a metal silicide region in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 22 is a schematic diagram of forming a metal layer in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 23 is a schematic diagram of forming a second isolation layer in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 24 is a schematic diagram after the first etching in the manufacturing method of a semiconductor device according to an exemplary embodiment.
  • FIG. 25 is a schematic diagram after second etching in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 26 is a schematic diagram of forming a gate oxide layer in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 27 is a schematic diagram of forming a word line material layer in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 28 is a schematic diagram of forming a word line in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • FIG. 29 is a schematic diagram of forming a covering layer in a method of manufacturing a semiconductor device according to an exemplary embodiment.
  • Base 110. Substrate; 111. Second trench; 120a, third isolation layer; 120. Isolation structure; 130. First trench; 140. Active pillar; 200. Groove; 300. Bit line ; 310. Metal nitride region; 310b. First metal material layer; 320. Metal region; 321. Anti-diffusion layer; 322. Second metal layer; 400. First isolation layer; 500. Gate oxide layer; 600. Word line; 600a, word line material layer; 700, second isolation layer; 800, covering layer.
  • DRAM Dynamic Random Access Memory
  • a dynamic random access memory is composed of multiple memory cells.
  • the memory cells usually include transistors, capacitors and other devices. Each memory cell completes the reading and writing of data by being connected to word lines and bit lines.
  • Bit lines are usually made of metal materials to form bit lines containing only metal (i.e. bit lines with a full metal structure).
  • gold silicide materials are also used to form bit lines containing only metal silicide (i.e. full metal silicide). structure of bit lines), but bit lines formed of metal silicide are more prone to breakage during the heat treatment process than metal bit lines, thereby affecting the performance of the memory.
  • an exemplary embodiment of the present disclosure provides a method for manufacturing a semiconductor device, forming a bit line composed of an alternating structure of metal and metal silicide, which has low resistance and is not easy to break when heated at high temperatures, effectively improving the performance of the semiconductor device. performance.
  • FIGS. 1 to 12 are flow charts of the manufacturing method of the semiconductor device
  • FIGS. 13 to 29 are schematic diagrams of the semiconductor device. The manufacturing method of the semiconductor device will be introduced below with reference to Figures 13 to 29.
  • the semiconductor device is a dynamic random access memory (DRAM) as an example for introduction below.
  • DRAM dynamic random access memory
  • this embodiment is not limited to this.
  • the semiconductor device in this embodiment can also have other structures. .
  • an exemplary embodiment of the present disclosure provides a method for manufacturing a semiconductor device, including the following steps:
  • Step S100 Form a first trench extending along the first direction of the column and a second trench extending along the second direction of the row on the silicon substrate 110.
  • the depth of the second trench is greater than the depth of the first trench.
  • the intersection between the first trench and the second trench forms a plurality of array-distributed active pillars; wherein the second trench is filled with an isolation layer before the first trench is formed.
  • the silicon substrate is a silicon base on which the semiconductor device is to be patterned. Both the silicon base before patterning and after patterning can be called a substrate.
  • the second direction is set at an included angle with the first direction, for example, the included angle is 90°.
  • the structure of the substrate 100 may be, for example, as shown in FIG. 16 .
  • the substrate 100 is used to support other components provided thereon.
  • the substrate 100 may include, for example, a substrate 110 , and other structures such as active regions may be provided on the substrate 110 .
  • Step S200 Form a metal film layer covering the bottom of the first trench and the set area of the sidewall in the first trench extending in the first direction of the column, and perform a first heat treatment to form a metal silicide area at the bottom of the active pillar.
  • a plurality of grooves 200 are formed by etching from the bottom surface of the first trench 130 , and adjacent grooves 200 are separated by an isolation layer.
  • a plurality of grooves 200 are formed by etching from the bottom surface of the first trench, which can be obtained as follows: forming a first isolation layer on the substrate, and the first isolation layer covers the top surface of the substrate and the side surfaces of the first trench. The bottom surface; remove part of the first isolation layer to expose the bottom surface of the first trench; wet-etch from the bottom surface of the first trench to obtain a groove.
  • a first metal material layer is formed, and the first metal material layer covers the side walls and bottom surface of the groove; the substrate on which the first metal material layer is formed is heat treated to form metal silicide object area.
  • Step S300 Fill the first trench with metal and etch the metal to form a buried bit line.
  • the buried bit line includes a metal nitride region and a metal region formed of metal.
  • the metal silicide region 310 is formed in the groove 200 and the metal region 320 is formed in the groove 200.
  • the bit line 300 in which the metal silicide material and the metal material are alternately connected is formed, thereby preventing the bit line 300 from being fracture, reducing the resistance of the bit line 300, effectively improving the performance of the semiconductor device.
  • step S100 specifically includes:
  • Step S110 Provide a substrate.
  • the material of the substrate 110 may be silicon (Si), germanium (Ge), silicon germanium (GeSi), or silicon carbide (SiC); it may also be silicon on insulator (SOI), germanium on insulator (GOI); or it may also be For other materials, such as gallium arsenide and other III-V compounds.
  • Step S120 Form a plurality of isolation structures 120 along the first direction in the substrate, and each isolation structure 120 extends along the second direction.
  • multiple isolation structures 120 are formed in the substrate 110 .
  • the isolation structures 120 extend along the second direction, and the multiple isolation structures 120 are spaced apart along the first direction.
  • step S120 includes:
  • Step S121 Form a plurality of second trenches on the substrate, and the second trenches extend along the second direction.
  • a plurality of second grooves 111 are formed and extend along the second direction, and all the second grooves 111 are spaced apart along the first direction.
  • the second trench 111 can be etched downward from the top surface of the substrate 110 through a SADP process (Self Aligned Double Patterning).
  • SADP process Self Aligned Double Patterning
  • other methods may also be used, such as SAQP process (Self-Aligned Quadruple Patterning, self-aligned quadruple patterning process) or SALELE process (Self-Aligned Lithe-Etch-Lithe-Etch, self-aligned double line Photolithography technology) is used to etch the substrate 110 .
  • SAQP process Self-Aligned Quadruple Patterning, self-aligned quadruple patterning process
  • SALELE process Self-Aligned Lithe-Etch-Lithe-Etch, self-aligned double line Photolithography technology
  • a mask layer (not shown in the figure) is formed on the substrate 110, and the substrate 110 is etched using the mask layer as a mask to obtain the second trench 111.
  • the mask layer may be a hard mask, or may be a mask formed by photoresist photolithography.
  • the second trench 111 is obtained by covering the top surface of the substrate 110 with a hard mask and etching. Finally, the hard mask can be removed, or the hard mask can be retained on the substrate 110 for use in subsequent steps.
  • Step S122 Form an isolation structure in the second trench.
  • the material of the isolation structure 120 is a low-filling material, such as any one or a mixture of silicon dioxide and silicon nitride.
  • the isolation structure 120 may be formed through a deposition process such as an atomic layer deposition process or a vapor deposition process. For example, a high-density plasma chemical vapor deposition process or a plasma enhanced chemical vapor deposition process may be used.
  • step S122 forming an isolation structure in the second trench includes the following steps:
  • Step S122A Form a third isolation layer on the substrate, covering the top surface of the substrate and filling the second trench.
  • the third isolation layer 120 a covers the top surface of the substrate 110 and fills the second trench 111 at the same time.
  • the material of the third isolation layer 120a may be silicon nitride, silicon oxide, etc., for example.
  • the third isolation layer 120a can be formed through a deposition process such as atomic layer deposition (ALD) or chemical vapor deposition (CVD).
  • Step S122B Planarize the third isolation layer and expose the top surface of the substrate, and the remaining third isolation layer forms an isolation structure.
  • a planarization process is used to remove the third isolation layer 120a located above the top surface of the substrate 110, for example, chemical mechanical polishing (CMP) is used to process the third isolation layer 120a.
  • CMP chemical mechanical polishing
  • the upper surface is planarized.
  • Step S130 Remove part of the substrate and part of the isolation structure to form a plurality of first trenches on the substrate along the second direction. Each first trench extends along the first direction, and the bottom surface of the first trench is higher than the isolation structure. On the bottom side of the structure, the first trench and the isolation structure separate the substrate into a plurality of active pillars.
  • the first grooves 130 extend along the first direction and are spaced apart along the second direction.
  • the extending direction of the first trench 130 is perpendicular to the extending direction of the second trench 111 where the isolation structure 120 is located.
  • the first trench 130 and the isolation structure 120 are criss-crossed, so that the substrate 110 is
  • the trench 130 and the second trench 111 separate a plurality of active pillars 140 .
  • the plurality of active pillars 140 may be distributed in an array, for example. Two adjacent active pillars 140 along the second direction are separated by the first trench 130 . Two adjacent active pillars 140 along the first direction are separated by the second trench. Isolation structures 120 separate the grooves 111 .
  • the first trench 130 can be formed by etching downward from the top surface of the substrate 110 through a SADP process (Self Aligned Double Patterning, self-aligned double patterning process), and the bottom wall of the first trench 130 The height is controlled above the bottom surface of the isolation structure 120 .
  • SADP process Self Aligned Double Patterning, self-aligned double patterning process
  • SALELE Self-Aligned Lithe-Etch-Lithe-Etch, self-aligned double line lithography technology
  • step S200 specifically includes: wet etching from the bottom surface of the first trench 130 to obtain grooves 200. Adjacent grooves 200 are separated by isolation structures 120.
  • At least one groove 200 is formed in the substrate 110 under each active pillar 140.
  • the grooves 200 are distributed in an array on the substrate 110. Two adjacent grooves 200 along the first direction are separated by an isolation structure. 120 separators.
  • a groove is formed by wet etching from the bottom surface of the first trench, including:
  • Step S210 Form a first isolation layer on the substrate, and the first isolation layer covers the top surface of the substrate and the side and bottom surfaces of the first trench.
  • the material of the first isolation layer 400 may be silicon nitride, silicon oxide, etc., for example.
  • the first isolation layer 400 can be formed through a deposition process such as atomic layer deposition (ALD) or chemical vapor deposition (CVD).
  • ALD atomic layer deposition
  • CVD chemical vapor deposition
  • the thickness of the first isolation layer 400 is 6 to 10 nanometers.
  • Step S220 Remove part of the first isolation layer to expose the bottom surface of the first trench.
  • dry etching or other processes may be used to remove the first isolation layer 400 above the bottom surface of the first trench 130 , thereby exposing the bottom surface of the first trench 130 for subsequent processing of the first trench 130 .
  • the bottom surface of trench 130 is etched.
  • Step S230 wet etching from the bottom surface of the first trench to obtain a groove.
  • a mixed solution of tetramethylammonium hydroxide or ammonia and hydrogen peroxide is used to wet-etch the substrate 110 to obtain the groove 200 .
  • the first isolation layer 400 is formed on the substrate 100 before wet etching from the bottom surface of the first trench 130.
  • the first isolation layer 400 covers the sidewalls of the first trench 130, thereby avoiding subsequent During the formation of the groove 200, damage is caused to the sidewalls of the first groove 130.
  • step S200 specifically includes:
  • Step 201 Form a first metal material layer, covering the side walls and bottom surface of the groove.
  • the first metal material layer 310b may only cover the side walls and bottom surface of the groove 200, or as shown in FIG. 20, the first metal material layer 310b may cover the first isolation layer 400 and the side walls of the groove 200. and bottom surface.
  • the first metal material layer 310b can be formed through a deposition process such as atomic layer deposition (ALD) or chemical vapor deposition (CVD).
  • the material of the first metal material layer 310b includes nickel, platinum, titanium or cobalt.
  • Step S202 Heat-treat the substrate on which the first metal material layer is formed to form a metal nitride region.
  • the substrate 100 on which the first metal material layer 310b is formed is heat treated, so that the metal material in the first metal material layer 310b reacts with the sidewalls and bottom surfaces of the groove 200, thereby obtaining the metal nitride region 310.
  • the resulting doped layer 310 includes metal silicides such as nickel silicide, platinum silicide, titanium silicide, and cobalt silicide.
  • step S202 specifically includes:
  • Step S2021 Perform a first heat treatment on the substrate on which the first metal material layer is formed.
  • the temperature of the first heat treatment is the first preset temperature
  • the duration of the first heat treatment is the first preset duration.
  • the portion of the first metal material layer 310b covering the groove wall of the groove 200 reacts with the side walls and bottom surface of the groove 200, for example, reacts to generate metal silicide, and the portion covered in the first metal material layer 310b Portions of first isolation layer 400 will not react.
  • the first preset temperature is 400°C to 700°C
  • the first preset time period is 30 seconds to 120 seconds.
  • Step S2022 Perform wet cleaning on the substrate after the first heat treatment.
  • the unreacted first metal material layer 310b can be removed by wet cleaning, for example, by wet cleaning. Removal of excess nickel, platinum, titanium or cobalt.
  • Step S2023 Perform a second heat treatment on the substrate after wet cleaning.
  • the temperature of the second heat treatment is the second preset temperature
  • the duration of the first heat treatment is the second preset duration.
  • the first metal material layer 310b covering the sidewalls and bottom surface of the groove 200 is further reacted, thereby generating a metal silicide with lower resistance.
  • the second preset temperature is higher than the first preset temperature
  • the second preset temperature is 600°C to 900°C
  • the second preset time period is 30 seconds to 120 seconds.
  • step S300 specifically includes the following steps:
  • Step S310 Form an anti-diffusion material layer, which covers the first isolation layer and the side walls and bottom surface of the groove.
  • an atomic layer deposition process (Atomic Layer Deposition, ALD) or a chemical vapor deposition process (Chemical Vapor Deposition, CVD) can be used to deposit an anti-diffusion material layer.
  • the anti-diffusion material layer connects the first isolation layer 400 and the groove. 200 sidewalls and bottom cover.
  • the material of the anti-diffusion material layer may include, for example, metal nitride.
  • the material of the anti-diffusion material layer is TiN or TaN.
  • the anti-diffusion material layer can effectively isolate the subsequently formed second metal material layer to avoid metal diffusion.
  • Step S320 Form a second metal material layer on the anti-diffusion material layer.
  • the second metal material layer covers the anti-diffusion material layer and fills the space enclosed by the anti-diffusion material layer in the first trench and the groove.
  • the second metal material layer covers the anti-diffusion material layer and the anti-diffusion material layer is disposed in the first trench 130 and the recess.
  • the space enclosed within slot 200 is filled.
  • the material of the second metal material layer may include one or more metals, for example, may include one or a combination of at least two of aluminum (Al), tungsten (W), copper (Cu), titanium aluminum (TiAl) alloy .
  • Step S330 Remove part of the anti-diffusion material layer and part of the second metal material layer.
  • the remaining anti-diffusion material layer and the second metal material layer constitute a metal layer.
  • the metal layers in the grooves of adjacent bit line preset structures are connected via Separated by isolation structures.
  • the remaining anti-diffusion material layer constitutes the anti-diffusion layer 321.
  • the second metal material layer constitutes the second metal layer 322 , and the anti-diffusion layer 321 and the second metal layer 322 constitute the metal region 320 .
  • the top surface of the isolation structure 120 in the first trench 130 can be used as an etching stop layer. When the top surface of the isolation structure 120 is exposed, the adjacent groove 200 The inner metal areas 320 are completely separated by the isolation structure 120 .
  • An exemplary embodiment of the present disclosure provides a method for manufacturing a semiconductor device. As shown in Figure 9, the method for manufacturing a semiconductor device further includes the following steps:
  • step S400 and step S500 are performed after step S300.
  • the first trench 130 is used as a word line trench to form the gate oxide layer 500 and the word line 600, thereby further simplifying the manufacturing process of the semiconductor device.
  • step S400 specifically includes:
  • Step S410 Form a second isolation layer, and the second isolation layer fills the space formed by the first isolation layer in the first trench.
  • the second isolation layer 700 fills the space enclosed by the first isolation layer 400 in the first trench 130 , for example, using an atomic layer deposition process (Atomic Layer Deposition, ALD) or chemical vapor phase.
  • a deposition process such as Chemical Vapor Deposition (CVD) is used to deposit the entire second isolation layer 700 , and then the second isolation layer 700 is etched back to expose the first isolation layer 400 on top of the active pillar 140 .
  • Step S420 Remove part of the second isolation layer, and remove part of the first isolation layer covering the first trench sidewall and part of the isolation structure to expose the channel region of the active pillar, and obtain the top surface of the second isolation layer. Higher than the top surface of the first isolation layer, and the resulting top surface of the first isolation layer is flush with the top surface of the resulting isolation structure.
  • the second isolation layer 700 , the first isolation layer 400 and part of the isolation structure 120 can be removed through processes such as dry etching, wet etching, etc., so that the active pillars
  • the channel area of 140 is exposed for subsequent formation of the gate oxide layer 500 covering the channel area, and the top surface of the second isolation layer 700 is higher than the top surface of the first isolation layer 400, so that subsequent formation of the second isolation layer 700 is Mutually isolated word lines 600 are formed on both sides.
  • Step S430 Form a gate oxide layer on the surface of the exposed active pillar, with a space between the gate oxide layer and the second isolation layer.
  • a gap is formed between the gate oxide layer 500 and the second isolation layer 700 so that the word line 600 is formed in the gap.
  • the gate oxide layer 500 may be formed using a deposition process such as Atomic Layer Deposition (ALD) or Chemical Vapor Deposition (CVD).
  • ALD Atomic Layer Deposition
  • CVD Chemical Vapor Deposition
  • the exposed surface of the source pillar 140 generates the gate oxide layer 500 through high-temperature growth.
  • the thickness of the gate oxide layer 500 is 2 nm to 5 nm.
  • step S420 the order of removing the second isolation layer 700, the first isolation layer 400 and the isolation structure 120 is not limited. For example, part of the second isolation layer 700 may be removed first, then part of the first isolation layer 400 may be removed, and then part of the isolation may be removed. Structure120. In one embodiment, the first isolation layer 400 and the isolation structure 120 are made of the same or similar material, so that the first isolation layer 400 and the isolation structure 120 can be removed at the same time.
  • step S420 specifically includes:
  • Step S4201 Perform a first etching on the second isolation layer, the first isolation layer and the isolation structure to etch the second isolation layer, the first isolation layer and the isolation structure to a first height.
  • the second isolation layer 700 , the first isolation layer 400 and the isolation structure 120 are etched simultaneously.
  • a gas with a low selectivity is used to etch simultaneously to separate the second isolation layer 700 and the isolation structure 120 .
  • Both the first isolation layer 400 and the isolation structure 120 are etched to a first height.
  • Step S4202 Perform a second etching on the first isolation layer and isolation structure obtained through the first etching, so as to etch both the first isolation layer and the isolation structure to a second height.
  • the first isolation layer 400 and the isolation structure 120 are etched to a second height.
  • a gas with a high selectivity ratio is used for etching.
  • the etching gas affects the first isolation layer 400 and the isolation structure 120 .
  • the material of the structure 120 such as silicon oxide, has a large selectivity ratio, thereby achieving etching of the first isolation layer 400 and the isolation structure 120.
  • the front-layer process of the word line 600 is decomposed into two steps, that is, first using a low selectivity gas to simultaneously etch the second isolation layer 700, the first isolation layer 400 and the isolation structure 120, and then using a high selectivity gas to etch Etch the first isolation layer 400 and the isolation structure 120.
  • a low selectivity gas to simultaneously etch the second isolation layer 700, the first isolation layer 400 and the isolation structure 120
  • a high selectivity gas to etch Etch the first isolation layer 400 and the isolation structure 120.
  • step S500 specifically includes:
  • Step S510 Form a word line material layer, which covers the gate oxide layer and fills the space between the gate oxide layer and the second isolation layer.
  • the word line material layer 600 a covers the entire gate oxide layer 500 and connects the gate oxide layer 500 and the second isolation layer 700 . Fill the space between.
  • the material of the word line material layer 600a may be a conductive material such as titanium nitride.
  • Step S520 Etch downward from the surface of the word line material layer until the top surface of the second isolation layer is exposed, and the remaining word line material layer constitutes a word line.
  • wet etching or dry etching can be used to etch back the word line material layer 600a until the top surface of the second isolation layer 700 is exposed, so that the second isolation layer 700 will be exposed. Separated by adjacent word lines 600.
  • the word line 600 is formed, as shown in FIG. 29 , chemical vapor deposition or other deposition techniques may be used to deposit an entire covering layer 800 .
  • the covering layer 800 covers the word line 600 and fills the first trench 130 .
  • the material of the covering layer 800 can be, for example, silicon nitride.
  • the covering layer 800 is planarized, for example, by using chemical mechanical polishing (CMP).
  • the semiconductor device includes a substrate 110 , a plurality of active pillars 140 and a plurality of bit lines 300 .
  • the plurality of active pillars 140 are located on On the substrate 110 and distributed in an array, there are first trenches 130 between any two adjacent columns of active pillars 140.
  • the first trenches 130 extend along the second direction; the plurality of bit lines 300 extend in the second direction and are in the second direction. Distributed at intervals in one direction, a bit line 300 is provided under a row of active pillars 140.
  • the bit line 300 is a buried bit line; wherein the bit line 300 includes metal silicide regions 310 and metal regions 320 alternately distributed in the second direction.
  • the metal silicide region 310 is located directly under the active pillar 140
  • the metal region 320 is located in the first trench 130 between two adjacent active pillars 140 .
  • the material of the metal silicide region 310 includes nickel silicide, platinum silicide, titanium silicide or cobalt silicide.
  • the substrate 100 includes a substrate 110, a plurality of isolation structures 120, and a plurality of first trenches 130.
  • the plurality of isolation structures 120 are disposed in the substrate 110, and the plurality of isolation structures 120 are arranged at intervals along the first direction. Each isolation structure 120 extends along the second direction.
  • a plurality of first trenches 130 are provided on the substrate 110.
  • the plurality of first trenches 130 are arranged at intervals along the second direction.
  • Each first trench 130 extends along the first direction.
  • the first trenches 130 are The bottom surface of the trench is higher than the bottom surface of the isolation structure 120 .
  • the first trench 130 and the isolation structure 120 separate the substrate 110 into a plurality of active pillars 140 .
  • the metal silicide region 310 is located under the active pillar 140 .
  • the metal region 320 is located under the first trench 130 and extends under the adjacent active pillar 140 along the second direction, and is in contact with the metal silicide area under the active pillar 140 .
  • the regions 310 are connected, and adjacent metal silicide regions 310 and metal regions 320 in adjacent grooves 200 are separated by isolation structures 120 .
  • the semiconductor device further includes a first isolation layer 400, a second isolation layer 700, a gate oxide layer 500 and a word line 600.
  • the first isolation layer 400 covers part of the sidewalls of the first trench 130; the second isolation layer
  • the layer 700 covers the top surface of the metal layer 320, the top surface of the second isolation layer 700 is higher than the top surface of the first isolation layer 400, the second isolation layer 700 is spaced apart from the active pillar 140, and the gate oxide layer 500 covers In the channel area of the active pillar 140, the word line 600 is disposed on the gate oxide layer 500 and the second isolation layer 700.
  • the metal of the metal region 320 is in the shape of a block.
  • the outer contour of the longitudinal section of the block structure is the same as the longitudinal cross-sectional contour of the first trench 130 .
  • the metal nitride region 310 includes The metal nitride film layer wraps the bottom and side walls of the massive metal and is in contact with the side walls of the metal silicide.
  • the longitudinal cross-sectional profile of the metal nitride film layer Identical to the longitudinal cross-sectional profile of the first trench.
  • An exemplary embodiment of the present disclosure provides a memory device including the semiconductor device in the above embodiment.
  • An exemplary embodiment of the present disclosure provides an electronic device, which includes the above-mentioned storage device.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本公开提供一种半导体器件、其制作方法、存储装置及电子设备，涉及半导体技术领域，半导体器件包括：衬底、多个有源柱以及多条位线，多个有源柱位于衬底上且阵列分布，任意相邻两列有源柱之间为第一沟槽，第一沟槽沿第二方向延伸；多条位线，在第二方向延伸且在第一方向间隔分布，一行有源柱下方设置有一条位线，位线为掩埋式位线; 其中，位线包含在第二方向交替分布的金属硅化物区域和金属区域，金属硅化物区域位于有源柱正下方，金属区域位于相邻两个有源柱之间的第一沟槽内。本公开提供的半导体器件包括金属氮化物区域和金属区域交替连接的位线，从而避免位线断裂，降低位线电阻，有效提高半导体器件的性能。

Description

半导体器件、其制作方法、存储装置及电子设备
相关交叉引用
本申请要求于2022年7月22日在国家知识产权局提交的申请号为202210870052.9的中国专利申请的优先权，该优先权申请的全部内容通过引用并入本文。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体器件、其制作方法、存储装置及电子设备。
背景技术
随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(Dynamic Random Access Memory，DRAM)属于一种易失性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
现有的DRAM存储器中，可采用掩埋式位线(BL)，但现有的掩埋式位线的组成成分大概有两种。一种是金属，另一种是金属硅化物，但金属硅化物字线经过后续热处理工艺有断裂的风险。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体器件、其制作方法、存储装置及电子设备。
本公开的第一方面，提供一种半导体器件，包括：
衬底；
多个有源柱，位于所述衬底上且阵列分布，任意相邻两列所述有源柱之间为第一沟槽，所述第一沟槽沿第二方向延伸；
多条位线，在所述第二方向延伸且在第一方向间隔分布，一行有源柱下方设置有一条所述位线，所述位线为掩埋式位线；
其中，所述位线包含在所述第二方向交替分布的金属硅化物区域和金属区域，所述金 属硅化物区域位于所述有源柱正下方，所述金属区域位于相邻两个有源柱之间的所述第一沟槽内。
本公开的一些实施例中，所述金属硅化物区域包括的材料包含硅化镍、硅化铂、硅化钛或硅化钴。
本公开的一些实施例中，每相邻两个金属硅化物区域和金属区域之间还包含金属氮化物区域。
本公开的一些实施例中，所述金属区域的金属为块状，沿着所述第二方向的纵截面中，所述块状结构的纵截面外轮廓与所述第一沟槽的纵截面轮廓相同，所述金属氮化物区域包含金属氮化物膜层，所述金属氮化物膜层包裹所述块状的金属的底部和侧壁同时与所述金属硅化物的侧壁接触，沿着所述第二方向的纵截面中，所述金属氮化物膜层的纵截面轮廓与所述第一沟槽的纵截面轮廓相同。
本公开的一些实施例中，所述金属硅化物为钛的硅化物或钴的硅化物，所述金属氮化物膜层为氮化钛膜层，所述金属为钨金属。
本公开的一些实施例中，所述的半导体器件还包括：
第一隔离层，所述第一隔离层覆盖所述有源柱的侧壁且从有源柱的底部向上延伸到第一高度；
第二隔离层，所述第二隔离层覆盖所述位线上的金属区域，从所述金属区域的顶面向上延伸第二高度且不超过所述有源柱的顶部；所述第二高度高于所述第一高度；所述第二隔离层的侧壁与有源柱之间形成具有第二高度的缝隙，所述第一隔离层填充所述缝隙到所述第一高度；
第三隔离层，所述第三隔离层位于所述第一隔离层露出的有源柱的侧壁上，并与所述第二隔离层之间形成缝隙；
栅极氧化层和栅极，依次填充所述缝隙到第二隔离层的侧壁和所述第三隔离层的侧壁之间；
多条字线，沿着第一方向延伸且在第二方向间隔分布，所述字线的一部分作为所述栅极。
本公开的第二方面，提供一种存储装置，包括上述的半导体器件。
本公开的第三方面，提供一种电子设备，包括上述的存储装置。
本公开的第四方面，提供一种半导体器件的制作方法，包括：
在硅衬底上形成沿着第一方向延伸的第一沟槽，和沿着第二方向延伸的第二沟槽，所述第二沟槽的深度大于所述第一沟槽的深度，所述第一沟槽和第二沟槽之间交叉形成多个阵列分布的有源柱；其中形成第一沟槽前对所述第二沟槽填充隔离层；
在所述第一方向延伸的第一沟槽中形成覆盖第一沟槽底部和侧壁设定区域的金属膜层，进行第一次热处理形成有源柱底部的金属硅化物区域；
在所述第一沟槽中填充金属将所述第一沟槽填满并刻蚀所述金属形成掩埋式位线，所述掩埋式位线包括所述金属氮化物区域和所述金属形成的金属区域。
本公开的一些实施例中，在所述第一方向延伸的第一沟槽中形成覆盖第一沟槽底部和侧壁设定区域的金属膜层，进行第一次热处理形成有源柱底部的金属硅化物区域，包括：
自所述第一沟槽的底面进行刻蚀形成多个凹槽，相邻所述凹槽之间经由所述隔离层隔开；
形成第一金属材料层，所述第一金属材料层覆盖所述凹槽的侧壁及底面；
对形成有所述第一金属材料层的基底进行热处理，以形成所述金属硅化物区域。
本公开的一些实施例中，自所述第一沟槽的底面进行刻蚀形成多个凹槽，包括：
在所述衬底上形成第一隔离层，所述第一隔离层覆盖所述基底的顶面以及所述第一沟槽的侧面和底面；
去除部分所述第一隔离层，以暴露出所述第一沟槽的底面；
自所述第一沟槽的底面湿法刻蚀，得到所述凹槽。
本公开的一些实施例中，在第一沟槽中填充金属将第一沟槽填满并刻蚀金属形成掩埋式位线，包括：
形成防扩散材料层，所述防扩散材料层覆盖所述第一隔离层以及所述凹槽的侧壁及底面；
在所述防扩散材料层上形成第二金属材料层，所述第二金属材料层覆盖所述防扩散材料层，并将所述防扩散材料层在所述第一沟槽以及所述凹槽内围合的空间填充；
去除部分所述防扩散材料层和部分所述第二金属材料层，保留的所述防扩散材料层和所述第二金属材料层构成所述金属层，相邻所述凹槽内的金属层之间经由所述隔离层隔开。
本公开的一些实施例中，对形成有所述第一金属材料层的基底进行热处理，包括：
对形成有所述第一金属材料层的衬底进行第一热处理，所述第一热处理的温度为第一预设温度，所述第一热处理的时长为第一预设时长；
对经过第一热处理后的衬底进行湿法清洗；
对湿法清洗后的衬底进行第二热处理，所述第二热处理的温度为第二预设温度，所述第一热处理的时长为第二预设时长。
本公开的一些实施例中，所述第一预设温度为400℃至700℃；和/或，
所述第一预设时长为30秒至120秒；和/或，
所述第二预设温度为600℃至900℃；和/或，
所述第二预设时长为30秒至120秒。
本公开的一些实施例中，所述第一金属材料层的材料包括镍、铂、钛或钴。
本公开的一些实施例中，在所述凹槽内形成金属层之后，所述半导体器件的制作方法还包括：
形成栅极氧化层，所述栅极氧化层覆盖所述有源柱的沟道区；
在所述栅极氧化层上形成字线。
本公开的一些实施例中，所述形成栅极氧化层，包括：
形成第二隔离层，所述第二隔离层将第一隔离层在所述第一沟槽内围合形成的空间填充；
去除部分所述第二隔离层，并去除部分覆盖所述第一沟槽侧壁的所述第一隔离层以及部分所述隔离结构，以暴露出所述有源柱的沟道区，得到的所述第二隔离层的顶面高于所述第一隔离层的顶面，且得到的所述第一隔离层的顶面与得到的所述隔离结构的顶面平齐；
于暴露的所述有源柱的表面形成所述栅极氧化层，所述栅极氧化层与所述第二隔离层之间具有间隔空间。
本公开的一些实施例中，去除部分所述第二隔离层，并去除部分覆盖所述第一沟槽侧 壁的所述第一隔离层以及部分所述隔离结构，包括：
对所述第二隔离层、所述第一隔离层以及所述隔离结构进行第一刻蚀，以将所述第二隔离层、所述第一隔离层以及所述隔离结构均刻蚀至第一高度；
对经过第一刻蚀得到的所述第一隔离层和所述隔离结构进行第二刻蚀，以将所述第一隔离层和所述隔离结构均刻蚀至第二高度。
本公开的一些实施例中，所述在所述栅极氧化层上形成字线，包括：
形成字线材料层，所述字线材料层覆盖所述栅极氧化层，并填充所述栅极氧化层与所述第二隔离层之间的间隔空间；
自所述字线材料层的表面向下刻蚀，直至暴露出所述第二隔离层的顶面，保留的所述字线材料层构成所述字线。
本公开实施例所提供的半导体器件的制备方法中，通过在凹槽形成金属硅化物区域，并在凹槽内形成金属区域，如此，形成金属硅化物材料与金属材料交替连接的位线，从而避免位线断裂，降低位线电阻，有效提高半导体器件的性能。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体器件的制作方法流程图。
图2是根据一示例性实施例示出的半导体器件的制作方法流程图。
图3是根据一示例性实施例示出的半导体器件的制作方法流程图。
图4是根据一示例性实施例示出的半导体器件的制作方法流程图。
图5是根据一示例性实施例示出的半导体器件的制作方法流程图。
图6是根据一示例性实施例示出的半导体器件的制作方法流程图。
图7是根据一示例性实施例示出的半导体器件的制作方法流程图。
图8是根据一示例性实施例示出的半导体器件的制作方法流程图。
图9是根据一示例性实施例示出的半导体器件的制作方法流程图。
图10是根据一示例性实施例示出的半导体器件的制作方法流程图。
图11是根据一示例性实施例示出的半导体器件的制作方法流程图。
图12是根据一示例性实施例示出的半导体器件的制作方法流程图。
图13是根据一示例性实施例示出的半导体器件的制作方法中形成第二沟槽的示意图。
图14是根据一示例性实施例示出的半导体器件的制作方法中形成第三隔离层的示意图。
图15是根据一示例性实施例示出的半导体器件的制作方法中形成隔离结构的示意图。
图16是根据一示例性实施例示出的半导体器件的制作方法中形成第一沟槽的示意图。
图17是根据一示例性实施例示出的半导体器件的制作方法中形成第一隔离层的示意图。
图18是根据一示例性实施例示出的半导体器件的制作方法中去除部分第一隔离层后的示意图。
图19是根据一示例性实施例示出的半导体器件的制作方法中形成凹槽的示意图。
图20是根据一示例性实施例示出的半导体器件的制作方法中形成第一金属材料层的示意图。
图21是根据一示例性实施例示出的半导体器件的制作方法中形成金属硅化物区域的示意图。
图22是根据一示例性实施例示出的半导体器件的制作方法中形成金属层的示意图。
图23是根据一示例性实施例示出的半导体器件的制作方法中形成第二隔离层的示意图。
图24是根据一示例性实施例示出的半导体器件的制作方法中经第一刻蚀后的示意图。
图25是根据一示例性实施例示出的半导体器件的制作方法中经第二刻蚀后的示意图。
图26是根据一示例性实施例示出的半导体器件的制作方法中形成栅极氧化层的示意图。
图27是根据一示例性实施例示出的半导体器件的制作方法中形成字线材料层的示意图。
图28是根据一示例性实施例示出的半导体器件的制作方法中形成字线的示意图。
图29是根据一示例性实施例示出的半导体器件的制作方法中形成覆盖层的示意图。
附图标记：
100、基底；110、衬底；111、第二沟槽；120a、第三隔离层；120、隔离结构；130、第一沟槽；140、有源柱；200、凹槽；300、位线；310、金属氮化物区域；310b、第一金属材料层；320、金属区域；321、防扩散层；322、第二金属层；400、第一隔离层；500、栅极氧化层；600、字线；600a、字线材料层；700、第二隔离层；800、覆盖层。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
相关技术中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
通常，动态随机存取存储器是由多个存储单元构成，存储单元通常包括晶体管、电容等器件，各存储单元通过与字线和位线连接完成数据的读取和写入。位线通常采用金属材料形成仅含有金属的位线(即full metal结构的位线)，为了降低位线的电阻，也采用金硅化物材料形成仅含有金属硅化物的位线(即full metal silicide结构的位线)，但是金属硅化物形成的位线在热处理工艺中比金属位线更易发生断线，进而影响存储器的性能。
基于此，本公开一示例性实施例提供了一种半导体器件的制作方法，形成金属和金属硅化物交替结构组成的位线，兼顾较低的电阻且不易在高温加热断裂，有效提高半导体器件的性能。
本公开示例性的实施例中提供一种半导体器件的制作方法，如图1至12所示，图1至图12为半导体器件的制作方法流程图，图13至图29为半导体器件的示意图。下面结合图13至图29对半导体器件的制作方法进行介绍。
本实施例对半导体器件不作限制，下面将以半导体器件为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体器件还可以为其他的结构。
如图1所示，本公开一示例性的实施例提供的一种半导体器件的制作方法，包括如下的步骤：
步骤S100：在硅衬底110上形成沿着列第一方向延伸的第一沟槽，和沿着行第二方 向延伸的第二沟槽，第二沟槽的深度大于第一沟槽的深度，第一沟槽和第二沟槽之间交叉形成多个阵列分布的有源柱；其中形成第一沟槽前对第二沟槽填充隔离层。
一般地，硅衬底为硅基，待在该硅基上图案化半导体器件。图案化前和图案化后的硅基都可以称为基底。
一般地，第二方向与第一方向呈夹角设置，比如夹角为90°。
基底100的结构例如可以为如图16所示，基底100用于支撑设在其上的其他部件，基底100例如可以包括衬底110，衬底110上可以设置有源区等其他结构。
步骤S200：在列第一方向延伸的第一沟槽中形成覆盖第一沟槽底部和侧壁设定区域的金属膜层，进行第一次热处理形成有源柱底部的金属硅化物区域。
具体地，如图19所示，自第一沟槽130的底面进行刻蚀形成多个凹槽200，相邻凹槽200之间经由隔离层隔开。自第一沟槽的底面进行刻蚀形成多个凹槽200，可按照如下方式获得：在衬底上形成第一隔离层，第一隔离层覆盖基底的顶面以及第一沟槽的侧面和底面；去除部分第一隔离层，以暴露出第一沟槽的底面；自第一沟槽的底面湿法刻蚀，得到凹槽。
具体地，如图20和图21所示，形成第一金属材料层，第一金属材料层覆盖凹槽的侧壁及底面；对形成有第一金属材料层的基底进行热处理，以形成金属硅化物区域。
步骤S300、在第一沟槽中填充金属将第一沟槽填满并刻蚀金属形成掩埋式位线，掩埋式位线包括金属氮化物区域和金属形成的金属区域。
本实施例中，通过在凹槽200形成金属硅化物区域310，并在凹槽200内形成金属区域320，如此，形成金属硅化物材料与金属材料交替连接的位线300，从而避免位线300断裂，降低位线300电阻，有效提高半导体器件的性能。
本公开一示例性实施例中，如图2所示，步骤S100具体包括：
步骤S110、提供衬底。
衬底110的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
步骤S120、在衬底内沿第一方向形成多个隔离结构120，每一个隔离结构120均沿第二方向延伸。
如图15所示，在衬底110内形成多个隔离结构120，隔离结构120沿第二方向延伸，多个隔离结构120沿第一方向间隔排布。
示例性地，如图3所示，步骤S120包括：
步骤S121、在衬底上形成多条第二沟槽，第二沟槽沿第二方向延伸。
如图13所示，第二沟槽111形成有多条且沿第二方向延伸，所有第二沟槽111沿第一方向间隔分布。
在本实施例中，可以通过SADP工艺(Self Aligned Double Patterning，自对准双重图案工艺)自衬底110顶面向下刻蚀形成第二沟槽111。在其他实施例中也可以采用其他方式，例如SAQP工艺(Self-Aligned Quadruple Patterning，自对准四重图案工艺)或SALELE工艺(Self-Aligned Lithe-Etch-Lithe-Etch，自对准双线条光刻技术)对衬底110进行刻蚀。示例性地，在衬底110上形成掩膜层(图中未示出)，以掩膜层为掩膜对衬底110进行刻蚀得到第二沟槽111。应理解，掩膜层可以为硬掩膜，也可以是通过光刻胶光刻形成的掩膜，当采用在衬底110顶面覆盖硬掩膜并通过刻蚀的方式获得第二沟槽111后，可以去除硬掩膜，也可以保留该硬掩膜于衬底110上，以用作后续步骤中使用。
步骤S122：在第二沟槽内形成隔离结构。
在本实施例中，参照图15，隔离结构120的材料为低填充性材料，例如二氧化硅和氮化硅中的任一种或两种的混合。隔离结构120可以通过原子层沉积工艺、气相沉积工艺等沉积工艺形成。例如，可以采用高密度等离子体化学气相沉积工艺或者等离子体增强化学气相沉积工艺。
根据本公开一示例性实施例中，参照图4，步骤S122中，在第二沟槽内形成隔离结构包括以下步骤：
步骤S122A：在衬底上形成第三隔离层，第三隔离层覆盖衬底的顶面并填充第二沟槽。
如图14所示，第三隔离层120a将衬底110的顶面覆盖，同时将第二沟槽111填充。第三隔离层120a的材料例如可以为氮化硅、氧化硅等。第三隔离层120a可通过原子层沉积工艺(Atomic layer deposition，简称ALD)、气相沉积工艺(Chemical Vapor Deposition，简称CVD)等沉积工艺形成。
步骤S122B：平坦化第三隔离层并暴露出衬底的顶面，保留的第三隔离层构成隔离结构。
本实施例中，采用平坦化工艺将位于衬底110顶面上方的第三隔离层120a去除，例如采用化学机械抛光(Chemical Mechanical Polishing，简称CMP)处理第三隔离层120a，对衬底110的上表面进行平坦化处理，通过平坦化处理，既能够去除多余的第三隔离层120a，又能够为后续的薄膜生长提供良好的平坦度和界面态，提高半导体器件的结构可靠性和性能稳定性。
步骤S130、去除部分衬底和部分隔离结构，以在基底上沿第二方向形成多条第一沟槽，每一条第一沟槽均沿第一方向延伸，第一沟槽的底面高于隔离结构的底面，第一沟槽和隔离结构将衬底分隔为多个有源柱。
如图16所示，第一沟槽130沿第一方向延伸，并沿第二方向间隔分布。示例性地，第一沟槽130的延伸方向与隔离结构120所在的第二沟槽111的延伸方向垂直，如此，第一沟槽130与隔离结构120纵横交错，从而使得衬底110被第一沟槽130和第二沟槽111分隔出多个有源柱140。多个有源柱140例如可以呈阵列分布，沿第二方向的相邻两个有源柱140被第一沟槽130分隔，沿第一方向的相邻两个有源柱140被第二沟槽111内的隔离结构120分隔。
在本实施例中，可以通过SADP工艺(Self Aligned Double Patterning,，自对准双重图案工艺)自衬底110顶面向下刻蚀形成第一沟槽130，且将第一沟槽130的底壁高度控制在隔离结构120底面上方。也可以采用其他方式例如SAQP工艺(Self-Aligned Quadruple Patterning，自对准四重图案工艺)或SALELE(Self-Aligned Lithe-Etch-Lithe-Etch，自对准双线条光刻技术)获得第一沟槽130。
本实施例中，步骤S200具体包括：自第一沟槽130的底面湿法刻蚀，得到凹槽200，相邻凹槽200之间经由隔离结构120隔开。
每个有源柱140下方的衬底110内均形成有至少一凹槽200，凹槽200在衬底110上呈阵列状分布，沿第一方向上的相邻两个凹槽200被隔离结构120分隔。
一实施例中，如图5所示，自第一沟槽的底面湿法刻蚀形成凹槽，包括：
步骤S210、在基底上形成第一隔离层，第一隔离层覆盖基底的顶面以及第一沟槽的侧面和底面。
如图17所示，第一隔离层400的材料例如可以为氮化硅、氧化硅等。第一隔离层400可通过原子层沉积工艺(Atomic layer deposition，简称ALD)、气相沉积工艺(Chemical Vapor Deposition，简称CVD)等沉积工艺形成。示例性地，第一隔离层400的厚度为6至10纳米。
步骤S220、去除部分第一隔离层，以暴露出第一沟槽的底面。
该步骤中，如图18所示，可采用干法刻蚀等工艺对第一沟槽130底面上方的第一隔离层400去除，从而暴露出第一沟槽130的底面，以便后续对第一沟槽130的底面进行刻蚀。
步骤S230、自第一沟槽的底面湿法刻蚀，得到凹槽。
示例性地，如图19所示，采用四甲基氢氧化铵或氨过氧化氢混合溶液对衬底110进行湿法刻蚀，得到凹槽200。
本实施例中，在自第一沟槽130的底面湿法刻蚀之前，在基底100上形成第一隔离层400，第一隔离层400将第一沟槽130的侧壁覆盖，从而避免后续形成凹槽200的过程中对第一沟槽130的侧壁造成损害。
本公开一示例性实施例中，如图6所示，步骤S200具体包括：
步骤201、形成第一金属材料层，第一金属材料层覆盖凹槽的侧壁及底面。
该步骤中，第一金属材料层310b可以只覆盖凹槽200的侧壁及底面，也可以是如图20所示，第一金属材料层310b覆盖第一隔离层400以及凹槽200的侧壁及底面。第一金属材料层310b可通过原子层沉积工艺(Atomic layer deposition，简称ALD)、气相沉积工艺(Chemical Vapor Deposition，简称CVD)等沉积工艺形成。第一金属材料层310b的材料包括镍、铂、钛或钴。
步骤S202、对形成有第一金属材料层的基底进行热处理，以形成金属氮化物区域。
该步骤中，通过对形成有第一金属材料层310b的基底100进行热处理，使得第一金属材料层310b中的金属材料与凹槽200的侧壁及底面发生反应，从而得到金属氮化物区域310。示例性地，得到的掺杂层310包括硅化镍、硅化铂、硅化钛、硅化钴等金属硅化物。
可以理解的，当第一金属材料层310b仅覆盖凹槽200的槽壁时，例如，首先形成整层的第一金属材料层310b，然后通过刻蚀去除部分第一金属材料层310b，保留覆盖凹槽200的第一金属材料层310b，此时，可直接通过热处理的方式使得第一金属材料层310b中的金属材料与凹槽200的槽壁发生反应以形成金属氮化物区域310。当第一金属材料层310b为整层覆盖结构时，如图7所示，步骤S202具体包括：
步骤S2021、对形成有第一金属材料层的基底进行第一热处理，第一热处理的温度为第一预设温度，第一热处理的时长为第一预设时长。
通过第一热处理，使得第一金属材料层310b中覆盖凹槽200的槽壁的部分与凹槽200的侧壁及底面发生反应，例如发生反应生成金属硅化物，第一金属材料层310b中覆盖第一隔离层400的部分不会发生反应。示例性地，第一预设温度为400℃至700℃，第一预设时长为30秒至120秒。
步骤S2022、对经过第一热处理后的基底进行湿法清洗。
由于第一金属材料层310b中覆盖第一隔离层400的部分不会发生反应，因此，可通 过湿法清洗的方式将未发生反应的第一金属材料层310b去除，例如，通过湿法清洗将多余的镍、铂、钛或者钴去除。
步骤S2023、对湿法清洗后的基底进行第二热处理，第二热处理的温度为第二预设温度，第一热处理的时长为第二预设时长。
通过该步骤，使得覆盖于凹槽200的侧壁及底面上的第一金属材料层310b进一步反应，从而生成更低电阻的金属硅化物。示例性地，第二预设温度高于第一预设温度，第二预设温度为600℃至900℃，第二预设时长为30秒至120秒。
本公开一示例性实施例中，如图8所示，步骤S300具体包括如下步骤：
步骤S310、形成防扩散材料层，防扩散材料层覆盖第一隔离层以及凹槽的侧壁及底面。
本步骤中，可以采用原子层沉积工艺(Atomic Layer Deposition，ALD)、或者化学气相沉积工艺(Chemical Vapor Deposition，CVD)沉积形成防扩散材料层，防扩散材料层将第一隔离层400以及凹槽200的侧壁及底面覆盖。防扩散材料层的材料例如可以包括金属氮化物，示例性地，防扩散材料层的材料为TiN或TaN。防扩散材料层能够对后续形成的第二金属材料层进行有效隔离，避免金属扩散。
步骤S320、在防扩散材料层上形成第二金属材料层，第二金属材料层覆盖防扩散材料层，并将防扩散材料层在第一沟槽以及凹槽内围合的空间填充。
本步骤中，可采用化学气相沉积或其他沉积技术在防扩散材料层上形成第二金属材料层，第二金属材料层覆盖防扩散材料层并将防扩散材料层在第一沟槽130以及凹槽200内围合的空间填充。第二金属材料层的材料可以包括一种或多种金属，例如可包括铝(Al)、钨(W)、铜(Cu)、钛铝(TiAl)合金中的一种或至少两种的组合。
步骤S330、去除部分防扩散材料层和部分第二金属材料层，保留的防扩散材料层和第二金属材料层构成金属层，相邻位线预置结构的凹槽内的金属层之间经由隔离结构隔开。
示例性地，采用干法刻蚀去除部分第二金属材料层，再采用湿法刻蚀去除部分防扩散材料层，如图22所示，保留的防扩散材料层构成防扩散层321，保留的第二金属材料层构成第二金属层322，防扩散层321和第二金属层322构成金属区域320。可以理解的是，在进行刻蚀时，可将隔离结构120在第一沟槽130内的顶面作为刻蚀停止层，当暴露出隔离结构120的该顶面时，使得相邻凹槽200内的金属区域320之间经由隔离结构120完全隔开。
本公开一示例性实施例提供一种半导体器件的制作方法，如图9所示，该半导体器件 的制作方法还包括如下步骤：
S400、形成栅极氧化层，栅极氧化层覆盖有源柱的沟道区。
S500、在栅极氧化层上形成字线。
其中，步骤S400和步骤S500在步骤S300之后进行。
本实施例中，在形成位线300之后，将第一沟槽130作为字线槽，形成栅极氧化层500和字线600，从而进一步简化半导体器件的制作工艺。
本公开一示例性实施例中，如图10所示，步骤S400具体包括：
步骤S410、形成第二隔离层，第二隔离层将第一隔离层在第一沟槽内围合形成的空间填充。
如图23所示，第二隔离层700将第一隔离层400在第一沟槽130内围合的空间填充，示例性地，采用原子层沉积工艺(Atomic Layer Deposition，ALD)、或者化学气相沉积工艺(Chemical Vapor Deposition，CVD)等沉积工艺沉积整层的第二隔离层700，之后对第二隔离层700进行回刻，以暴露出位于有源柱140顶部的第一隔离层400。
步骤S420、去除部分第二隔离层，并去除部分覆盖第一沟槽侧壁的第一隔离层以及部分隔离结构，以暴露出有源柱的沟道区，得到的第二隔离层的顶面高于第一隔离层的顶面，且得到的第一隔离层的顶面与得到的隔离结构的顶面平齐。
该步骤中，如图24和图25所示，可通过干法刻蚀、湿法刻蚀等工艺去除第二隔离层700、第一隔离层400以及隔离结构120的部分结构，使得有源柱140的沟道区暴露以便后续形成覆盖沟道区的栅极氧化层500，且第二隔离层700的顶面高于第一隔离层400的顶面，以使得后续在第二隔离层700的两侧分别形成相互隔离的字线600。
步骤S430、于暴露的有源柱的表面形成栅极氧化层，栅极氧化层与第二隔离层之间具有间隔空间。
如图26所示，形成的栅极氧化层500与第二隔离层700之间具有间隔空间，以便在间隔空间内形成字线600。一些实施例中，栅极氧化层500可采用原子层沉积工艺(Atomic Layer Deposition，ALD)、或者化学气相沉积工艺(Chemical Vapor Deposition，CVD)等沉积工艺形成，在另一些实施例中，在有源柱140的暴露表面通过高温生长生成栅极氧化层500，示例性地，栅极氧化层500的厚度为2nm至5nm。
步骤S420中，第二隔离层700、第一隔离层400以及隔离结构120的去除顺序不作限制，例如，可以先去除部分第二隔离层700，再去除部分第一隔离层400，之后去除部分隔离结构120。一实施例中，第一隔离层400与隔离结构120采用相同或者相类似的材 料，从而使得第一隔离层400和隔离结构120可同时被去除。
示例性地，如图11所示，步骤S420具体包括：
步骤S4201、对第二隔离层、第一隔离层以及隔离结构进行第一刻蚀，以将第二隔离层、第一隔离层以及隔离结构均刻蚀至第一高度。
该步骤中，如图24所示，同时对第二隔离层700、第一隔离层400以及隔离结构120进行刻蚀，例如采用低选择比的气体同时刻蚀，以将第二隔离层700、第一隔离层400以及隔离结构120均刻蚀至第一高度。
步骤S4202、对经过第一刻蚀得到的第一隔离层和隔离结构进行第二刻蚀，以将第一隔离层和隔离结构均刻蚀至第二高度。
该步骤中，如图25所示，将第一隔离层400和隔离结构120刻蚀至第二高度，例如，采用高选择比的气体进行刻蚀，刻蚀气体对第一隔离层400和隔离结构120的材料例如氧化硅具有较大的选择比，从而实现对第一隔离层400和隔离结构120的刻蚀。
本实施例中，字线600的前层工艺分解为两步，即先采用低选择比气体同时刻蚀第二隔离层700、第一隔离层400以及隔离结构120，然后采用高选择比气体刻蚀第一隔离层400和隔离结构120，如此，在将第二隔离层700、第一隔离层400以及隔离结构120均刻蚀至第一高度后，能够为后续刻蚀第一隔离400层和隔离结构120提供更大的操作空间，且能够保证第二隔离层700的结构强度。
本公开一示例性实施例中，如图12所示，步骤S500具体包括：
步骤S510、形成字线材料层，字线材料层覆盖栅极氧化层，并填充栅极氧化层与第二隔离层之间的间隔空间。
如图27所示，可采用化学气相沉积或其他沉积技术形成字线材料层600a，字线材料层600a将整个栅极氧化层500覆盖，并将栅极氧化层500与第二隔离层700之间的间隔空间填充。字线材料层600a的材料可以为氮化钛等导电材料。
步骤S520、自字线材料层的表面向下刻蚀，直至暴露出第二隔离层的顶面，保留的字线材料层构成字线。
该步骤中，如图28所示，可采用湿法刻蚀或干法刻蚀回刻字线材料层600a，直至暴露出第二隔离层700的顶面，如此，使得第二隔离层700将相邻字线600隔开。
在形成字线600之后，如图29所示，可继续采用化学气相沉积或其他沉积技术沉积形成整层的覆盖层800，覆盖层800将字线600覆盖并将第一沟槽130填满，覆盖层800的材料例如可以为氮化硅，最后对覆盖层800进行平坦化处理，例如，采用化学机械抛光 (Chemical Mechanical Polishing，简称CMP)对覆盖层800进行平坦化处理。
本公开一示例性实施例还提供一种半导体器件，如图19和图29所示，半导体器件包括衬底110、多个有源柱140以及多条位线300，多个有源柱140位于衬底110上且阵列分布，任意相邻两列有源柱140之间为第一沟槽130，第一沟槽130沿第二方向延伸；多条位线300在第二方向延伸且在第一方向间隔分布，一行有源柱140下方设置有一条位线300，位线300为掩埋式位线；其中，位线300包含在第二方向交替分布的金属硅化物区域310和金属区域320，金属硅化物区域310位于有源柱140正下方，金属区域320位于相邻两个有源柱140之间的第一沟槽130内。
其中，金属硅化物区域310的材料包括硅化镍、硅化铂、硅化钛或硅化钴。
其中，基底100包括衬底110、多个隔离结构120、多条第一沟槽130，其中，多个隔离结构120设置于衬底110内，多个隔离结构120沿第一方向间隔排布，每一个隔离结构120均沿第二方向延伸。多条第一沟槽130设置于衬底110上，沿第二方向，多条第一沟槽130间隔排布，每一条第一沟槽130均沿第一方向延伸，第一沟槽130的槽底面高于隔离结构120的底面，第一沟槽130和隔离结构120将衬底110分隔为多个有源柱140。
金属硅化物区域310位于有源柱140下方，金属区域320位于第一沟槽130的下方并沿第二方向延伸至相邻的有源柱140下方，并与有源柱140下方的金属硅化物区域310连接，相邻的金属硅化物区域310之间以及相邻凹槽200内的金属区域320之间经由隔离结构120隔开。
一些实施例中，半导体器件还包括第一隔离层400、第二隔离层700、栅极氧化层500和字线600，第一隔离层400覆盖第一沟槽130的部分侧壁；第二隔离层700覆盖金属层320的顶面，第二隔离层700的顶面高于第一隔离层400的顶面，第二隔离层700与有源柱140之间间隔设置，栅极氧化层500覆盖有源柱140的沟道区，字线600设置于栅极氧化层500与第二隔离层700。
一些实施例中，金属区域320的金属为块状，沿着第二方向的纵截面中，块状结构的纵截面外轮廓与第一沟槽130的纵截面轮廓相同，金属氮化物区域310包含金属氮化物膜层，金属氮化物膜层包裹块状的金属的底部和侧壁同时与金属硅化物的侧壁接触，沿着第二方向的纵截面中，金属氮化物膜层的纵截面轮廓与第一沟槽的纵截面轮廓相同。
本公开一示例性实施例提供一种存储装置，包括上述实施例中的半导体器件。
本公开一示例性实施例提供一种电子设备，该电子设备包括上述的存储装置。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与 其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (19)

  1. 一种半导体器件，其特征在于，包括：
    衬底；
    多个有源柱，位于所述衬底上且阵列分布，任意相邻两列所述有源柱之间为第一沟槽，所述第一沟槽沿第二方向延伸；
    多条位线，在所述第二方向延伸且在第一方向间隔分布，一行有源柱下方设置有一条所述位线，所述位线为掩埋式位线；
    其中，所述位线包含在所述第二方向交替分布的金属硅化物区域和金属区域，所述金属硅化物区域位于所述有源柱正下方，所述金属区域位于相邻两个有源柱之间的所述第一沟槽内。
  2. 根据权利要求1所述的半导体器件，其特征在于，所述金属硅化物区域包括的材料包含硅化镍、硅化铂、硅化钛或硅化钴。
  3. 根据权利要求1所述的半导体器件，其特征在于，每相邻两个金属硅化物区域和金属区域之间还包含金属氮化物区域。
  4. 根据权利要求1所述的半导体器件，其特征在于，所述金属区域的金属为块状，沿着所述第二方向的纵截面中，所述块状结构的纵截面外轮廓与所述第一沟槽的纵截面轮廓相同，所述金属氮化物区域包含金属氮化物膜层，所述金属氮化物膜层包裹所述块状的金属的底部和侧壁同时与所述金属硅化物的侧壁接触，沿着所述第二方向的纵截面中，所述金属氮化物膜层的纵截面轮廓与所述第一沟槽的纵截面轮廓相同。
  5. 根据权利要求4所述的半导体器件，其特征在于，所述金属硅化物为钛的硅化物或钴的硅化物，所述金属氮化物膜层为氮化钛膜层，所述金属为钨金属。
  6. 根据权利要求1-5中任一项所述的半导体器件，其特征在于，还包括：
    第一隔离层，所述第一隔离层覆盖所述有源柱的侧壁且从有源柱的底部向上延伸到第一高度；
    第二隔离层，所述第二隔离层覆盖所述位线上的金属区域，从所述金属区域的顶面向上延伸第二高度且不超过所述有源柱的顶部；所述第二高度高于所述第一高度；所述第二隔离层的侧壁与有源柱之间形成具有第二高度的缝隙，所述第一隔离层填充所述缝隙到所述第一高度；
    第三隔离层，所述第三隔离层位于所述第一隔离层露出的有源柱的侧壁上，并与所述第二隔离层之间形成缝隙；
    栅极氧化层和栅极，依次填充所述缝隙到第二隔离层的侧壁和所述第三隔离层的侧壁之间；
    多条字线，沿着第一方向延伸且在第二方向间隔分布，所述字线的一部分作为所述栅极。
  7. 一种存储装置，其特征在于，包括根据权利要求1至6中任一项所述的半导体器件。
  8. 一种电子设备，其特征在于，包括根据权利要求7所述的存储装置。
  9. 一种半导体器件的制作方法，其特征在于，包括：
    在硅衬底上形成沿着第一方向延伸的第一沟槽，和沿着第二方向延伸的第二沟槽，所述第二沟槽的深度大于所述第一沟槽的深度，所述第一沟槽和第二沟槽之间交叉形成多个阵列分布的有源柱；其中形成第一沟槽前对所述第二沟槽填充隔离层；
    在所述第一方向延伸的第一沟槽中形成覆盖第一沟槽底部和侧壁设定区域的金属膜层，进行第一次热处理形成有源柱底部的金属硅化物区域；
    在所述第一沟槽中填充金属将所述第一沟槽填满并刻蚀所述金属形成掩埋式位线，所述掩埋式位线包括所述金属氮化物区域和所述金属形成的金属区域。
  10. 根据权利要求9所述的半导体器件的制作方法，其特征在于，在所述第一方向延伸的第一沟槽中形成覆盖第一沟槽底部和侧壁设定区域的金属膜层，进行第一次热处理形成有源柱底部的金属硅化物区域，包括：
    自所述第一沟槽的底面进行刻蚀形成多个凹槽，相邻所述凹槽之间经由所述隔离层隔开；
    形成第一金属材料层，所述第一金属材料层覆盖所述凹槽的侧壁及底面；
    对形成有所述第一金属材料层的基底进行热处理，以形成所述金属硅化物区域。
  11. 根据权利要求10所述的半导体器件的制作方法，其特征在于，自所述第一沟槽的底面进行刻蚀形成多个凹槽，包括：
    在所述衬底上形成第一隔离层，所述第一隔离层覆盖所述基底的顶面以及所述第一沟槽的侧面和底面；
    去除部分所述第一隔离层，以暴露出所述第一沟槽的底面；
    自所述第一沟槽的底面湿法刻蚀，得到所述凹槽。
  12. 根据权利要求11所述的半导体器件的制作方法，其特征在于，在第一沟槽中填充金属将第一沟槽填满并刻蚀金属形成掩埋式位线，包括：
    形成防扩散材料层，所述防扩散材料层覆盖所述第一隔离层以及所述凹槽的侧壁及底面；
    在所述防扩散材料层上形成第二金属材料层，所述第二金属材料层覆盖所述防扩散材料层，并将所述防扩散材料层在所述第一沟槽以及所述凹槽内围合的空间填充；
    去除部分所述防扩散材料层和部分所述第二金属材料层，保留的所述防扩散材料层和所述第二金属材料层构成所述金属层，相邻所述凹槽内的金属层之间经由所述隔离层隔开。
  13. 根据权利要求10所述的半导体器件的制作方法，其特征在于，对形成有所述第一金属材料层的基底进行热处理，包括：
    对形成有所述第一金属材料层的衬底进行第一热处理，所述第一热处理的温度为第一预设温度，所述第一热处理的时长为第一预设时长；
    对经过第一热处理后的衬底进行湿法清洗；
    对湿法清洗后的衬底进行第二热处理，所述第二热处理的温度为第二预设温度，所述第一热处理的时长为第二预设时长。
  14. 根据权利要求13所述的半导体器件的制作方法，其特征在于，所述第一预设温度为400℃至700℃；和/或，
    所述第一预设时长为30秒至120秒；和/或，
    所述第二预设温度为600℃至900℃；和/或，
    所述第二预设时长为30秒至120秒。
  15. 根据权利要求10所述的半导体器件的制作方法，其特征在于，所述第一金属材料层的材料包括镍、铂、钛或钴。
  16. 根据权利要求10所述的半导体器件的制作方法，其特征在于，在所述凹槽内形成金属层之后，所述半导体器件的制作方法还包括：
    形成栅极氧化层，所述栅极氧化层覆盖所述有源柱的沟道区；
    在所述栅极氧化层上形成字线。
  17. 根据权利要求16所述的半导体器件的制作方法，其特征在于，所述形成栅极氧化层，包括：
    形成第二隔离层，所述第二隔离层将第一隔离层在所述第一沟槽内围合形成的空间填充；
    去除部分所述第二隔离层，并去除部分覆盖所述第一沟槽侧壁的所述第一隔离层以及部分所述隔离结构，以暴露出所述有源柱的沟道区，得到的所述第二隔离层的顶面高于所 述第一隔离层的顶面，且得到的所述第一隔离层的顶面与得到的所述隔离结构的顶面平齐；
    于暴露的所述有源柱的表面形成所述栅极氧化层，所述栅极氧化层与所述第二隔离层之间具有间隔空间。
  18. 根据权利要求16所述的半导体器件的制作方法，其特征在于，去除部分所述第二隔离层，并去除部分覆盖所述第一沟槽侧壁的所述第一隔离层以及部分所述隔离结构，包括：
    对所述第二隔离层、所述第一隔离层以及所述隔离结构进行第一刻蚀，以将所述第二隔离层、所述第一隔离层以及所述隔离结构均刻蚀至第一高度；
    对经过第一刻蚀得到的所述第一隔离层和所述隔离结构进行第二刻蚀，以将所述第一隔离层和所述隔离结构均刻蚀至第二高度。
  19. 根据权利要求16所述的半导体器件的制作方法，其特征在于，所述在所述栅极氧化层上形成字线，包括：
    形成字线材料层，所述字线材料层覆盖所述栅极氧化层，并填充所述栅极氧化层与所述第二隔离层之间的间隔空间；
    自所述字线材料层的表面向下刻蚀，直至暴露出所述第二隔离层的顶面，保留的所述字线材料层构成所述字线。
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