WO2023281668A1 - 電力変換装置、航空機及び電力変換方法 - Google Patents

電力変換装置、航空機及び電力変換方法 Download PDF

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良太 朝倉
悠輔 城内
賢司 藤原
鉄也 小島
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三菱電機株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking

Definitions

  • the present disclosure relates to a power conversion device, an aircraft equipped with the power conversion device, and a power conversion method.
  • the inverter which is one of the power conversion devices, generates noise due to switching.
  • a gradation-controlled inverter in which a sub-inverter is connected in series with a main inverter is known.
  • a gradation control type inverter has a capacitor in a sub-inverter, and controls the capacitor of the sub-inverter to a predetermined voltage.
  • the sub-inverter is equipped with an initial charging circuit composed of a current limiting resistor, a switch, etc., in order to prevent overcurrent from flowing during the initial charging of the capacitor.
  • the gradation control type inverter performs gradation operation by adding or subtracting the output voltage of the sub-inverter to the output voltage of the main inverter.
  • the gradation-controlled inverter can reduce the switching frequency more than a general inverter composed only of a main inverter. Therefore, the gradation-controlled inverter can reduce noise.
  • Patent Document 1 discloses a gradation-controlled inverter that is not equipped with an initial charging circuit for the capacitor of the sub-inverter.
  • the gradation-controlled inverter described in Patent Document 1 controls the pulse width and pulse period of the pulse voltage output by the main inverter to suppress the rush current flowing through the capacitor of the sub-inverter, thereby initial charging the capacitor of the sub-inverter. conduct.
  • the capacitor of the sub-inverter can be initially charged without providing an initial charging circuit for the capacitor of the sub-inverter, so that the size of the gradation control inverter can be reduced.
  • the main inverter starts switching when the capacitor of the sub-inverter is not controlled to a predetermined voltage, such as at startup.
  • a predetermined voltage such as at startup.
  • the gradation-controlled inverter outputs a large amount of voltage change due to the main inverter to the load, large noise is generated.
  • the present disclosure has been made in order to solve the above-described problems. , a power conversion device capable of reducing noise caused by a main inverter, an aircraft equipped with the power conversion device, and a power conversion method.
  • a power conversion device includes a main inverter connected to a power source side and having a gate drive circuit capable of changing gate impedance, and a sub-inverter having a capacitor connected in series to the main inverter and connected to a load side.
  • a voltage detecting means for detecting the capacitor voltage of the sub-inverter
  • a voltage detecting means for controlling the capacitor voltage of the sub-inverter detected by the voltage detecting means to a predetermined voltage
  • a control unit controls the gate impedance so that the capacitor voltage of the sub-inverter becomes higher than the gate impedance of the main inverter after being controlled to a predetermined voltage.
  • a power conversion method includes a main inverter connected to a power source side and having a gate drive circuit capable of changing gate impedance, and a sub-inverter having a capacitor connected in series to the main inverter and connected to a load side. and a step of controlling the detected capacitor voltage of the sub-inverter to a predetermined voltage, detecting the capacitor voltage of the sub-inverter, and before the capacitor voltage of the sub-inverter is controlled to the predetermined voltage and controlling the gate impedance of the main inverter to be higher than the gate impedance of the main inverter after the capacitor voltage of the sub-inverter is controlled to a predetermined voltage.
  • noise caused by the main inverter can be reduced when the capacitor of the sub-inverter is not controlled to have a predetermined voltage.
  • FIG. 1 is a circuit diagram showing the configuration of a power converter according to Embodiment 1.
  • FIG. FIG. 2 is a circuit diagram showing a gate drive circuit provided with gate impedance changing means for the main inverter according to the first embodiment.
  • FIG. 3 is a flow chart showing the operation of the gradation control inverter according to the first embodiment.
  • FIG. 4 is an output voltage waveform diagram of the gradation control inverter in step S301 of the first embodiment.
  • FIG. 5 is an output voltage waveform diagram of the gradation control inverter in step S301 of the first embodiment.
  • FIG. 6 is an output voltage waveform diagram of the gradation control inverter in step S301 of the first embodiment.
  • FIG. 1 is a circuit diagram showing the configuration of a power converter according to Embodiment 1.
  • FIG. FIG. 2 is a circuit diagram showing a gate drive circuit provided with gate impedance changing means for the main inverter according to the first embodiment.
  • FIG. 3 is a flow chart showing the
  • FIG. 7 is an output voltage waveform diagram of the gradation control inverter in step S501 of the first embodiment.
  • FIG. 8 is an output voltage waveform diagram of the gradation control inverter in step S501 of the first embodiment.
  • FIG. 9 is a schematic diagram showing temporal changes in the output voltage of the main inverter according to the first embodiment.
  • FIG. 10 is an output voltage waveform diagram of the gradation control inverter according to the first embodiment.
  • FIG. 11 is a circuit diagram showing the configuration of a gradation-controlled inverter according to the second embodiment.
  • FIG. 12 is a flow chart showing the operation of the gradation control inverter according to the second embodiment.
  • FIG. 13 is an output voltage waveform diagram of the gradation control inverter in step S302 of the second embodiment.
  • FIG. 14 is a flow chart showing the operation of the gradation control inverter according to the third embodiment.
  • FIG. 15 is an explanatory diagram for explaining step S603 of the third embodiment.
  • FIG. 16 is a circuit diagram showing the configuration of a gradation-controlled inverter according to the fourth embodiment.
  • FIG. 17 is a flow chart showing the operation of the gradation control inverter according to the fourth embodiment.
  • FIG. 18 is a schematic diagram of an aircraft in Embodiment 5.
  • FIG. FIG. 19 is a schematic diagram of an aircraft in Embodiment 6.
  • FIG. 1 is a circuit diagram showing the configuration of a gradation-controlled inverter 2 according to the first embodiment.
  • the power conversion device 1 of the present embodiment is a DC/AC gradation control type inverter 2 that converts DC power from a first DC power source 3, which is a DC power source, into AC required to drive a load 4. An example is given.
  • a gradation-controlled inverter 2 is connected between a first DC source 3 and a load 4 .
  • the first DC source 3 will be described as being supplied by DC wiring as an example, but it may be a separate DC power supply system, solar battery, or the like.
  • a DC/DC power conversion device capable of stepping up, stepping down or stepping up and down and an AC/DC power conversion device are provided on the DC wiring side to supply the DC voltage.
  • a DC/DC power conversion device may be provided between the first DC source 3 and the power conversion device 1 .
  • the load 4 is, for example, a load composed of at least one passive component such as a resistor, an inductor, and a capacitor. Also, the load 4 may be an electric motor or the like.
  • the gradation-controlled inverter 2 includes an input noise filter 10, two series capacitors 11 and 12, a main inverter 20, a sub-inverter 30, an output noise filter 13, and a control section . Each configuration of the gradation control type inverter 2 will be described below.
  • the main inverter 20 is connected to the first DC power source 3 side, which is a DC power source, rather than the sub-inverter 30 .
  • the main inverter 20 will be described as an example of a three-phase, three-level inverter.
  • the main inverter 20 is not limited to a three-phase inverter, and may have a plurality of output phases other than a single-phase inverter and three phases, for example. Further, the main inverter 20 is not limited to a three-level inverter, and may be a multi-level inverter with other number of output levels.
  • the main inverter 20 is a three-phase inverter and is composed of three output phases 21, 22, and 23 of a U-phase main inverter arm 21, a V-phase main inverter arm 22, and a W-phase main inverter arm 23.
  • the main inverter 20 includes semiconductor switches such as IGBTs and MOSFETs having four switching capabilities, diodes having two rectifying capabilities, and a gate drive circuit 24 for each output phase 21 , 22 , 23 . IGBTs, MOSFETs, etc. may be used instead of diodes.
  • the gate drive circuit 24 can change the gate impedance of the circuit elements of the gate drive circuit 24 .
  • the gate drive circuit 24 will be described later.
  • the main inverter 20 is a three-level inverter and is connected to the midpoint of two series capacitors 11 and 12 that divide the voltage of the first DC source 3 .
  • the DC bus voltage value of the main inverter 20, which is the voltage of the first DC source 3 is referred to as VDCM.
  • the high potential side capacitor of the two series capacitors 11 and 12 is referred to as P bus capacitor 11, its voltage value is VDCMP, the low potential side capacitor is referred to as N bus capacitor 12, and its voltage value is VDCMN.
  • Main inverter 20 has semiconductor switches driven and controlled by control unit 14, voltage VDCMP of P-bus capacitor 11, voltage VDCMN of N-bus capacitor 12, and neutral voltage which is a connection point between P-bus capacitor 11 and N-bus capacitor 12. Output one of the point voltages.
  • FIG. 1 shows the main inverter 20 as a diode-clamped three-level inverter, it may be configured as a flying capacitor type, or as a T-type three-level inverter using a bidirectional switch.
  • the main inverter 20 also includes voltage detection means for detecting the voltage VDCMP of the P-bus capacitor 11 and the voltage VDCMN of the N-bus capacitor 12 of the main inverter 20 .
  • a well-known means may be used as the voltage detection means.
  • the voltage between terminals may be stepped down by a resistance voltage dividing circuit, and the stepped-down voltage may be detected by receiving the stepped-down voltage in a differential amplifier circuit.
  • the sub-inverter 30 is a single-phase inverter connected in series with the main inverter 20 and connected closer to the load 4 than the main inverter 20 and having a capacitor 35 .
  • the sub-inverters 30 are connected in series to respective terminals of the U-phase main inverter arm 21, the V-phase main inverter arm 22, and the W-phase main inverter arm 23 of the main inverter 20, respectively.
  • the sub-inverters 30 connected in series to the output phases 21, 22, 23 of the main inverter 20 are called a U-phase sub-inverter 31, a V-phase sub-inverter 32, and a W-phase sub-inverter 33, respectively.
  • the sub-inverter 30 is a full-bridge inverter, with semiconductor switches such as IGBTs and MOSFETs with two switching capabilities per bridge.
  • Each of the U-phase sub-inverter 31, the V-phase sub-inverter 32, and the W-phase sub-inverter 33 includes a capacitor 35 and a gate drive circuit 34 capable of changing the gate impedance.
  • the gate drive circuit 34 can change the gate impedance of the circuit elements of the gate drive circuit 34 .
  • the gate drive circuit 34 will be described later.
  • the voltage values of the capacitors 35 of the U-phase sub-inverter 31, V-phase sub-inverter 32, and W-phase sub-inverter 33 are referred to as VDCSU, VDCSV, and VDCSW, respectively.
  • Capacitor voltages VDCSU, VDCSV, and VDCSW of the output phases 31, 32, and 33 are collectively referred to as a capacitor voltage VDCS of the sub-inverter 30.
  • the sub-inverter 30 has voltage detection means for detecting the capacitor voltage VDCS of the sub-inverter 30 .
  • a well-known means may be used as the voltage detection means.
  • Capacitor voltage VDCS of sub-inverter 30 is controlled to a predetermined voltage by control unit 14 .
  • the predetermined voltage is set lower than the voltage of the first DC source 3 which is the DC bus voltage VDCM of the main inverter 20 .
  • the capacitor voltage VDCS of the sub-inverter 30 is 1 ⁇ 4 of the DC bus voltage VDCM of the main inverter 20 will be described.
  • the predetermined voltage is not limited to 1/4 voltage of the DC bus voltage VDCM of the main inverter 20 as long as it is lower than the voltage of the first DC source 3 .
  • Each of the semiconductor switches and diodes described above may be composed of Si semiconductors, or any of the semiconductor switches and diodes may be composed of wide bandgap semiconductors such as SiC and GaN.
  • a wide bandgap semiconductor can reduce loss more than a Si semiconductor.
  • the main inverter 20 includes a gate drive circuit 24 having gate impedance changing means for each semiconductor switch of each output phase 21, 22, 23 in order to change the switching speed of each semiconductor switch.
  • the sub-inverter 30 comprises a gate drive circuit 34 with gate impedance changing means for each semiconductor switch of each output phase 31, 32, 33 in order to change the switching speed of each semiconductor switch.
  • FIG. 2 is a circuit diagram showing the gate drive circuit 24 provided with the gate impedance changing means of the main inverter 20 of the first embodiment.
  • FIG. 2 shows a gate drive circuit 24 for driving the semiconductor switches of the U-phase main inverter arm 21 indicated by A in FIG.
  • the gate drive circuit 24 shown in FIG. 2 will be described as an example, the other semiconductor switches and the gate drive circuits 24 and 34 connected to the semiconductor switches have the same circuit configuration.
  • the gate drive circuit 24 comprises four bridge-connected transistors 41, 42, 43, 44.
  • Transistor 41 and transistor 42 are connected in series via impedance components 45, 46 of the two circuit elements.
  • Transistors 43 and 44 are connected in series via impedance components 47, 48 of the two circuit elements.
  • a connection point between the impedance components 45 and 46 of the circuit element and a connection point between the impedance components 47 and 48 of the circuit element are connected, and the output terminal thereof is connected to the gate of the semiconductor switch.
  • the output part of the gate drive circuit 24 is composed of a totem-pole circuit (also called a push-pull circuit), and the number of parallel gate impedances is changed according to the number of parallel totem-pole circuits.
  • a gate resistor is generally used for the gate impedance of each circuit element, but it may be configured by combining a resistor and a passive component such as an inductor.
  • the gate drive circuit 24 also includes a switching speed switching unit 52 that switches the speed when driving the semiconductor switch.
  • the switching speed switching unit 52 is configured by, for example, a logic circuit.
  • the gate drive circuit 24 includes a second DC source 61 and a third DC source 62 .
  • a second DC source 61 and a third DC source 62 are connected to the transistors 41 , 42 , 43 , 44 and the insulator 51 .
  • the insulating unit 51 is a circuit that isolates the signal received from the signal generating unit 50, and may use, for example, a photocoupler and an insulating IC.
  • the switching speed switching unit 52 controls the on/off of the transistors 41, 42, 43, and 44 to change the parallel connection of the totem pole circuits and change the magnitude of the gate impedance. By increasing the gate impedance, the switching speed of the semiconductor switch can be slowed down. On the other hand, by reducing the gate impedance, the switching speed of the semiconductor switch can be increased.
  • a totem-pole type gate impedance changing means has been described, but the configuration of the gate driving circuit 24 is not limited to that described above, and the gate driving circuit 24 capable of changing the gate impedance using other known techniques. , 34 may be constructed.
  • the magnitude of the gate impedance is changed by parallel connection, it may be configured by serial connection, or by adding a plurality of circuits to increase the number of parallel or series connections and switching the connection. .
  • a high-speed relay or the like may be used instead of semiconductor switches such as the transistors 41, 42, 43, and 44.
  • the gate drive circuits 24 and 34 may be configured by combining diodes for gate impedance.
  • the input noise filter 10 is connected between the first DC source 3 and two series capacitors 11 and 12 .
  • the output noise filter 13 is connected between the sub-inverter 30 and the load 4 .
  • the input noise filter 10 and the output noise filter 13 are composed of at least one of a common mode filter and a normal mode filter to suppress noise, surge voltage, and the like.
  • the gradation control type inverter 2 may be provided with only one of the input noise filter 10 and the output noise filter 13 in order to reduce the number of components and reduce noise.
  • the control unit 14 outputs control signals to the main inverter 20 and the sub-inverter 30 .
  • the control unit 14 includes a CPU (Central Processing Unit), a DSP (Digital Signal Processor), an FPGA (Field-Programmable Gate Array), and the like.
  • the control unit 14 detects the voltage VDCMP of the P-bus capacitor 11 of the main inverter 20, the voltage VDCMN of the N-bus capacitor 12 of the main inverter 20, and the capacitor voltage VDCS of each phase of the sub-inverter 30 detected by the voltage detection means. Based on this, the output voltages of the main inverter 20 and the sub-inverter 30 are controlled. Specifically, the control unit 14 controls the output voltages of the main inverter 20 and the sub-inverter 30 so that the differential voltage between the voltage VDCMP of the P-bus capacitor 11 and the voltage VDCMN of the N-bus capacitor 12 of the main inverter 20 becomes zero. , the capacitor voltage VDCS of the sub-inverter 30 is set to a predetermined voltage.
  • Each voltage control by the control unit 14 is PI control or the like that brings the voltage detected by the voltage detection means closer to the target voltage to be output. Further, in order to control the load current, the control unit 14 may detect the phase current of the gradation control inverter 2 and control the load current based on the phase current. For example, the current may be controlled by detecting the phase current of the gradation-controlled inverter 2, dq-converting it, and PI-controlling the dq-converted current. The control unit 14 also controls gate impedance changing means of the gate drive circuits 24 and 34 of the main inverter 20 and the sub-inverter 30 . The operation of the control unit 14 will be described in the operation of the gradation control inverter 2, which will be described later.
  • the gradation control type inverter 2 performs gradation operation by adding or subtracting the output voltage of the sub-inverter 30 to the output voltage of the main inverter 20 .
  • the gradation control type inverter 2 is not equipped with an initial charging circuit for initially charging the capacitor voltage VDCS of the sub-inverter 30, but by switching the semiconductor switches of the main inverter 20 and the sub-inverter 30, the capacitor of the sub-inverter 30 is charged. Voltage VDCS is initially charged, and capacitor voltage VDCS of sub-inverter 30 is controlled to a predetermined voltage.
  • FIG. 3 is a flow chart showing the operation of the gradation control inverter 2 of the first embodiment.
  • step S101 the control unit 14 determines whether the capacitor voltage VDCS of the sub-inverter 30 detected by the voltage detection means of the sub-inverter 30 is controlled to a predetermined voltage.
  • step S101 determines in step S101 that the capacitor voltage VDCS of the sub-inverter 30 is not controlled to the predetermined voltage (NO in S101) will be described.
  • the capacitor voltage VDCS of the sub-inverter 30 is not initially charged at the time of start-up, the capacitor voltage VDCS of the gradation control inverter 2 is not controlled to a predetermined voltage.
  • control unit 14 controls the gate impedance changing means of the gate drive circuits 24 and 34 to increase the gate impedances of the main inverter 20 and the sub-inverter 30 (S201).
  • increasing the gate impedance of the main inverter 20 and the sub-inverter 30 means that the gate impedance of the main inverter 20 and the sub-inverter 30 after the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage in step S601 to be described later. means big. Details of step S201 will be described later.
  • step S301 the control unit 14 causes the main inverter 20 and the sub-inverter 30 to perform PWM (pulse width modulation) operation in order to output the target voltage.
  • PWM pulse width modulation
  • the control unit 14 controls the sub-inverter 30 having a small capacitor voltage VDCS to perform switching at a higher frequency than the main inverter 20 .
  • the control unit 14 may operate the switching of the main inverter 20 at a high frequency equal to or higher than that of the sub-inverter 30 .
  • the control unit 14 causes the sub-inverter 30 to output the difference between the target voltage of the gradation-controlled inverter 2 and the output voltage of the main inverter 20 .
  • Step S201 and step S301 may be performed simultaneously.
  • FIG. 4 to 6 are output voltage waveform diagrams of the gradation control inverter 2 in step S301 of the first embodiment. That is, this is the initial charging stage in which the capacitor voltage VDCS of the sub-inverter 30 is not controlled to a predetermined voltage, and the transitional gradation in which the capacitor voltage VDCS of the sub-inverter 30 gradually increases from 0 voltage to a predetermined voltage.
  • 4 is an output voltage waveform diagram of the controlled inverter 2.
  • FIG. The vertical axis is output voltage and the horizontal axis is time. In FIGS.
  • the upper output voltage waveform is the U phase
  • the middle output voltage waveform is the V phase
  • the lower output voltage waveform is the W phase
  • the left output voltage waveform is the output voltage waveform of the main inverter 20.
  • the output voltage waveform diagram in the middle is the output voltage waveform of the sub-inverter 30
  • the output voltage waveform diagram on the right is the output voltage of the gradation control type inverter 2, which is the phase voltage of the output voltage of the main inverter 20 and the output voltage of the sub-inverter 30.
  • the DC bus voltage VDCM of the main inverter 20 is 1.5 kV
  • the predetermined voltage is 375V, which is 1/4 of the VDCM voltage.
  • FIG. 5 is an enlarged output voltage waveform at time t1-t2 when the capacitor voltage VDCS of the sub-inverter 30 is near zero voltage, and FIG. It is an expanded output voltage waveform.
  • the main inverter 20 when the capacitor voltage VDCS of the sub-inverter 30 is near zero voltage, the amount of voltage change in the output voltage of the main inverter 20 is applied to the load 4 as the output of the gradation control inverter 2 . Since the main inverter 20 is a three-level inverter in this embodiment, the main inverter 20 applies 750 V, which is half the VDCM voltage, to the load 4 .
  • the capacitor voltage VDCS of the sub-inverter 30 is higher than during the time t1-t2 shown in FIG. Therefore, the amount of voltage change of the gradation control inverter 2 is slightly smaller in FIG. 6 than in FIG.
  • the control unit 14 applies approximately half the voltage of the VDCM voltage, which is a large amount of voltage change in the output voltage of the main inverter 20 , to the load 4 as the output of the gradation control type inverter 2 .
  • step S401 the control unit 14 determines whether or not the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage. As shown in FIG. 4, the control unit 14 switches the main inverter 20 and the sub-inverter 30 to gradually increase the capacitor voltage VDCS of the sub-inverter 30 to a predetermined voltage for initial charging. After the capacitor voltage VDCS of the sub-inverter 30 rises to the predetermined voltage and is initially charged, the control unit 14 controls the capacitor voltage VDCS of the sub-inverter 30 to the predetermined voltage. That is, the control unit 14 controls the capacitor voltage VDCS of the sub-inverter 30 to maintain a predetermined voltage. When the controller 14 determines that the capacitor voltage VDCS of the sub-inverter 30 is not controlled to the predetermined voltage (NO in S401), the process returns to step S301.
  • the control unit 14 causes the main inverter 20 to perform PWM operation or one-pulse operation, and causes the sub-inverter 30 to perform PWM operation (S501).
  • the main inverter 20 performs PWM operation or 1-pulse operation for switching at a lower frequency than the sub-inverter 30 does.
  • the sub-inverter 30 performs PWM operation in which switching is performed at a higher frequency than the main inverter 20.
  • FIG. As a result, a highly accurate output voltage can be output as the output voltage of the gradation control type inverter 2 .
  • step S501 the case where the main inverter 20 is PWM-operated and the case where the main inverter 20 is operated for one pulse will be described with reference to FIGS. 7 and 8, respectively.
  • 7 and 8 are output voltage waveform diagrams of the gradation control inverter 2 in step S501 of the first embodiment.
  • the vertical axis is output voltage and the horizontal axis is time.
  • the upper output voltage waveform diagram is the U phase
  • the middle output voltage waveform diagram is the V phase
  • the lower output voltage waveform diagram is the W phase
  • the left output voltage waveform diagram is the output voltage of the main inverter 20.
  • the output voltage waveform diagram in the middle is the output voltage waveform of the sub-inverter 30, and the output voltage waveform diagram on the right is the output voltage of the gradation control type inverter 2, which is the phase voltage of the output voltage of the main inverter 20 and the output voltage of the sub-inverter 30.
  • Voltage waveforms are shown respectively. 7 and 8, the DC bus voltage VDCM of the main inverter 20 is 1.5 kV, and the predetermined voltage is 375V, which is 1/4 of the VDCM voltage.
  • the waveform of the target voltage is superimposed on the output voltage waveform of the gradation control inverter 2 shown on the right side of FIGS.
  • FIG. 7 shows the case where the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage, and the main inverter 20 is PWM-operated by the control unit 14 in order to output the target voltage. Further, the sub-inverter 30 is PWM-operated by the control unit 14 , and the sub-inverter 30 performs switching at a higher frequency than the main inverter 20 . Sub-inverter 30 outputs the difference between the target voltage of gradation control type inverter 2 and the output voltage of main inverter 20 . In step S501, since the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage, the sub-inverter 30 can output a desired output voltage.
  • control unit 14 adjusts the large amount of voltage change by the main inverter 20 with the output voltage of the sub-inverter. As a result, the control unit 14 causes the load 4 to output, as the output of the gradation control type inverter 2, a voltage change amount that is 1/4 voltage of the bus voltage value VDCM of the main inverter 20.
  • FIG. 1 the control unit 14 causes the load 4 to output, as the output of the gradation control type inverter 2, a voltage change amount that is 1/4 voltage of the bus voltage value VDCM of the main inverter 20.
  • FIG. 8 shows a case where the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage, and shows a case where the control unit 14 operates the main inverter 20 by one pulse.
  • the switching frequency when the main inverter 20 performs one-pulse operation is about the same as the fundamental frequency (the frequency of the target voltage) output by the power conversion device 1, and the control unit 14 causes the main inverter 20 to switch positive and negative once per cycle. switch one by one.
  • the sub-inverter 30 performs PWM operation, and the sub-inverter 30 performs switching at a higher frequency than the main inverter 20 does.
  • the sub-inverter 30 outputs the difference between the target voltage of the gradation control inverter 2 and the output voltage of the main inverter 20 . That is, the one-pulse output voltage of the main inverter 20 and the output voltage of the sub-inverter 30 are adjusted and output as the output voltage of the gradation control type inverter 2 . Therefore, as shown in the output voltage waveform diagram on the right side of FIG. 8, the output voltage waveform of the gradation control inverter 2 can be a multi-level waveform close to a sine wave. In FIG. 8, the output voltage of the gradation-controlled inverter 2 shows a five-level waveform, but by increasing the target voltage, a maximum of seven-level waveform output is possible.
  • step S601 the control section 14 controls the gate impedance changing means of the gate drive circuits 24 and 34 to reduce the gate impedances of the main inverter 20 and the sub-inverter 30.
  • FIG. Step S601 is performed for a predetermined period after the capacitor voltage VDCS of sub-inverter 30 is controlled to a predetermined voltage.
  • the predetermined period is after the capacitor voltage VDCS of the sub-inverter 30 is controlled to the predetermined voltage (after YES in S101 or YES in S401), and the loss of the semiconductor switch reaches the allowable limit. do.
  • the allowable limit of the loss of the semiconductor switch is set, for example, to a temperature obtained by derating the maximum junction temperature of the semiconductor switch. Therefore, the order of steps S501 and S601 is not limited to the above description, and may be reversed or performed simultaneously. Thus, the operation of the gradation control type inverter 2 is finished.
  • step S201 in FIG. 3 will be described in detail.
  • the amount of noise with respect to the voltage change associated with switching increases as the voltage change width ⁇ V and the slope of dV/dt increase.
  • the surge voltage increases as the slope of dV/dt increases. Therefore, when the capacitor voltage VDCS of the sub-inverter 30 is not controlled to a predetermined voltage as shown in FIG. rice field.
  • the noise standard is often defined not only by the average noise value but also by the peak value and peak value. Therefore, if the gradation-controlled inverter 2 is designed with consideration given to the case where a large amount of voltage change occurs at startup as described above, the size of the input noise filter 10 and the output noise filter 13 may become large.
  • step S201 of FIG. 3 the control unit 14 increases the gate impedance of the main inverter 20 to slow down the switching speed of each semiconductor switch of the main inverter 20 and reduce noise.
  • FIG. 9 is a schematic diagram showing temporal changes in the output voltage of the main inverter 20 of the first embodiment.
  • the vertical axis is output voltage and the horizontal axis is time. It shows that when the magnitude of the gate impedance is different, the time change of the rise and fall of the output voltage of the main inverter 20 is also different.
  • the solid line is for the case where the gate impedance is small
  • the broken line is for the case where the gate impedance is large.
  • the slope of dv/dt is gentler than when the gate impedance is small and the switching speed is fast.
  • control unit 14 increases the gate impedance of the main inverter 20 and slows down the switching speed, thereby reducing noise and surge voltage.
  • FIG. 10 is an output voltage waveform diagram of the gradation control inverter 2 according to the first embodiment.
  • 10A to 10D show output voltage waveform diagrams of the main inverter 20 in the upper stages, output voltage waveform diagrams of the sub-inverter 30 in the middle stages, and output voltage waveform diagrams of the gradation control type inverter 2 in the lower stages.
  • the vertical axis is output voltage and the horizontal axis is time.
  • FIG. 10 shows an output voltage waveform diagram when the main inverter 20 outputs a positive voltage.
  • the main inverter 20 When the main inverter 20 outputs a negative voltage, the positive and negative directions of the voltage are reversed.
  • 10A shows the case where the switching speeds of the main inverter 20 and the sub-inverter 30 are both slow
  • FIG. 10B shows the case where the switching speeds of the main inverter 20 and the sub-inverter 30 are both fast
  • FIG. FIG. 10D shows a case where the switching speed of the main inverter 20 is fast and the switching speed of the sub inverter 30 is slow.
  • the output of the gradation control inverter 2 is a thin signal at the timing when the main inverter 20 outputs. It can be seen that a pulse is generated and a large amount of voltage change is generated. This narrow pulse is caused by, for example, the time lag between the switching timings of the main inverter 20 and the sub-inverter 30, the slow/fast switching speed lag, and dead time generation for arm short-circuit prevention.
  • the control unit 14 similarly controls the gate impedances of the main inverter 20 and the sub-inverter 30 at the same timing to switch the switching speeds of the main inverter 20 and the sub-inverter 30 at approximately the same speed.
  • step S601 as in step S201 described above the control unit 14 similarly reduces the gate impedances of the main inverter 20 and the sub-inverter 30 for the same predetermined period, thereby increasing the switching speed and realizing low-loss operation. can do.
  • the gradation-controlled inverter 2 which is the power conversion device 1 in the present embodiment, sets the gate impedance of the main inverter 20 before the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage to the sub-inverter 30 is controlled to be higher than the gate impedance of the main inverter 20 after the capacitor voltage VDCS is controlled to a predetermined voltage.
  • noise caused by the main inverter 20 can be reduced when the capacitor voltage VDCS of the sub-inverter 30 is not controlled to a predetermined voltage.
  • the conventional gradation-controlled inverter generates large noise when the capacitor voltage VDCS of the sub-inverter 30 is not controlled to a predetermined voltage, such as at startup. Therefore, if the noise filter is designed so as to satisfy the noise standard including the operating mode such as startup, the input noise filter 10 and the output noise filter 13 may become large and heavy. On the other hand, since the gradation-controlled inverter 2 in this embodiment can reduce noise as described above, the input noise filter 10 and the output noise filter 13 can be made smaller and lighter.
  • the sub-inverter 30 before the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage similarly to the gate impedance of the main inverter 20. is controlled to be larger than the gate impedance of the sub-inverter 30 after the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage. That is, control unit 14 similarly controls the gate impedances of main inverter 20 and sub-inverter 30 to be large for a predetermined period after capacitor voltage VDCS of sub-inverter 30 is controlled to a predetermined voltage.
  • the gradation control inverter 2 similarly controls the gate impedances of the main inverter 20 and the sub-inverter 30 in the same predetermined period, so that the output of the gradation control inverter 2 does not produce a narrow pulse. , the amount of voltage change can also be reduced. Therefore, noise and surge voltage can be suppressed, and the size of the input noise filter 10 and the output noise filter 13 can be reduced.
  • the control unit 14 causes the main inverter 20 to perform one-pulse operation, so that only the sub-inverter 30 with a low capacitor voltage VDCS is switched at high frequencies. Therefore, the switching frequency of the main inverter 20 with a high DC bus voltage VDCM can be minimized, and the switching loss can be reduced. In particular, the switching loss can be reduced by performing one-pulse operation at high load such as rated operation with a large current. Furthermore, since multi-level voltage output can be realized by gradation operation, the change width of the voltage change amount can be reduced stepwise, and noise can be reduced. Therefore, the gradation control type inverter 2 is superior to the general inverter composed only of the main inverter 20 .
  • the power conversion device 1 when the power conversion device 1 is mounted on an automobile, ship, aircraft, etc., it is desirable that it be small and lightweight. Since the power conversion device 1 of the present embodiment can reduce noise caused by the main inverter 20 as described above, the output noise filter 13 can be made smaller and lighter. The power conversion device 1 does not require an initial charging circuit for the capacitor 35 of the sub-inverter 30, which is composed of a current-limiting resistor, a switch, and the like. Furthermore, since the power conversion device 1 has a low loss, the cooler can be made smaller and lighter, and the output noise filter 13 by the multi-level voltage can be made smaller and lighter. Therefore, the power conversion device 1 mounted on an automobile, a ship, an aircraft, or the like can be made small and light.
  • the main inverter 20 has been described as an example of a diode-clamped three-level inverter.
  • the 3-level inverter increases the number of voltage levels that can be output to the load 4 side compared to the 2-level inverter. for that reason. Harmonic components contained in the output voltage can be suppressed without increasing the switching frequency.
  • the size of the input noise filter 10 and the output noise filter 13 can be reduced, and the voltage applied to the semiconductor switches of the sub-inverter 30 can be halved. can.
  • the power conversion device 1 when the power conversion device 1 is mounted on an aircraft, it is required to provide a larger voltage margin for the semiconductor switch than on the ground because the altitude is high and the use environment is greatly affected by cosmic rays. Therefore, by using a diode-clamped three-level inverter for the main inverter 20, low voltage elements can be used instead of large and expensive high voltage elements.
  • the main inverter 20 has been described with a three-phase inverter as an example.
  • the three-phase inverter can use ⁇ 3 times more power than the single-phase inverter. Also, considering that the power and voltage are the same, the current is less, so the efficiency is good.
  • FIG. 11 is a circuit diagram showing the configuration of the gradation control type inverter 2 of the second embodiment.
  • the gradation-controlled inverter 2 according to the second embodiment is characterized in that it does not include the gate drive circuit 34 having gate impedance changing means.
  • Other configurations of the gradation control type inverter 2 are the same as those of the first embodiment.
  • the same reference numerals are assigned to the same configurations as in the first embodiment.
  • the main inverter 20 is provided with a gate drive circuit 24 having gate impedance changing means
  • the sub-inverter 30 is provided with a gate drive circuit 34 having gate impedance changing means. Not prepared.
  • FIG. 12 is a flow chart showing the operation of the gradation control inverter 2 of the second embodiment.
  • step S102 the control unit 14 determines whether the capacitor voltage VDCS of the sub-inverter 30 detected by the power detection means of the sub-inverter 30 is controlled to a predetermined voltage.
  • step S202 when the control unit 14 determines that the capacitor voltage VDCS of the sub-inverter 30 is not controlled to the predetermined voltage (NO in S102), the control unit 14 controls the gate impedance changing means of the gate drive circuit 24. , the gate impedance of the main inverter 20 is increased.
  • increasing the gate impedance of the main inverter 20 means that the gate impedance of the main inverter 20 after the capacitor voltage VDCS of the sub-inverter 30 in step S602 described later is controlled to a predetermined voltage is greater.
  • control unit 14 causes the main inverter 20 and the sub-inverter 30 to perform PWM operation.
  • control unit 14 determines whether or not the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage.
  • step S502 when the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage (YES in S102, YES in S402), the main inverter 20 is PWM-operated or one-pulse-operated, and the sub-inverter 30 is PWM-operated.
  • step S602 after the capacitor voltage VDCS of the sub-inverter 30 has been controlled to a predetermined voltage, the control unit 14 controls the gate impedance changing means of the gate drive circuit 24 until the loss of the semiconductor switch reaches the allowable limit. , the gate impedance of the main inverter 20 is reduced. Thus, the operation of the gradation control type inverter 2 is finished.
  • the gradation-controlled inverter 2 of the present embodiment is characterized in that the sub-inverter 30 does not include a gate drive circuit 34 having gate impedance changing means. Therefore, the gradation-controlled inverter 2 of the present embodiment controls the gate impedance changing means of the main inverter 20 and the sub-inverter 30 as in the gradation-controlled inverter 2 of the first embodiment. and the switching speed of the sub-inverter 30 cannot be made comparable. In this case, in step S202, as shown in FIG. 10C, it is necessary to suppress the generation of narrow pulses as the output of the gradation control inverter 2 and to reduce the amount of voltage change. The operation of the gradation control inverter 2 of this embodiment for solving this problem will be described with reference to FIG.
  • FIG. 13 is an output voltage waveform diagram of the gradation control inverter 2 in step S302 of the second embodiment.
  • 13 shows the output voltage waveform diagram of the main inverter 20, the middle stage shows the output voltage waveform diagram of the sub-inverter 30, and the lower stage shows the output voltage waveform diagram of the gradation control type inverter 2.
  • FIG. The vertical axis is output voltage and the horizontal axis is time.
  • FIG. 13 shows an output voltage waveform diagram when the main inverter 20 outputs a positive voltage. When the main inverter 20 outputs a negative voltage, the positive and negative directions of the voltage are reversed.
  • step S202 the control unit 14 increases the gate impedance of the main inverter 20, slows the switching speed, and moderates the slope of dv/dt, which is the rising edge of the output voltage waveform.
  • the sub-inverter 30 has a faster switching speed than the main inverter 20 because the sub-inverter 30 does not have the gate drive circuit 34 having the gate impedance changing means.
  • step S302 the control unit 14 causes the sub-inverter 30 to switch the output voltage from positive to negative at the switching timing (t5) when the output voltage of the main inverter 20 rises, as shown in FIG. 10(C).
  • the sub-inverter 30 is controlled to output 0 voltage without outputting a large amount of voltage change.
  • the control unit 14 causes the sub-inverter 30 to output a negative voltage in the middle of the rising timing of the output voltage of the main inverter 20 (t6).
  • the control unit 14 controls the sub-inverter 30 to output 0 voltage at the timing (t7) when the output voltage of the main inverter 20 falls, and to output a positive voltage in the middle of the rising timing (t8). do.
  • step S602 after controlling the gate impedance of the main inverter 20 to be small for a predetermined period after the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage, the control unit 14 performs the following operations as shown in FIG. 10B. Control is performed so that the sub-inverter 30 cancels the voltage of the main inverter 20 .
  • the gate impedance of the main inverter 20 before the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage is The capacitor voltage VDCS of the sub-inverter 30 is controlled to be higher than the gate impedance of the main inverter 20 after being controlled to a predetermined voltage. Thereby, noise caused by the main inverter 20 can be reduced when the capacitor voltage VDCS of the sub-inverter 30 is not controlled to a predetermined voltage.
  • the control unit 14 controls the output voltage of the sub-inverter 30 to be 0 voltage at the switching timings when the output voltage of the main inverter 20 rises and falls. to control.
  • the control unit 14 controls the output voltage of the sub-inverter 30 to be 0 voltage at the switching timings when the output voltage of the main inverter 20 rises and falls. to control.
  • the gradation control inverter 2 which is the power conversion device 1 in the present embodiment, does not require gate impedance changing means in the sub-inverter 30, it can be made smaller and lighter.
  • Embodiment 3 The gradation-controlled inverter 2, which is the power conversion device 1 according to the third embodiment, has the same circuit configuration as the gradation-controlled inverter 2 according to the first or second embodiment.
  • step S601 of FIG. 3 of Embodiment 1 after the capacitor voltage VDCS of the sub-inverter 30 has been controlled to a predetermined voltage, the controller 14 controls the gate drive circuit 24 before the loss of the semiconductor switch reaches the allowable limit. , 34 to reduce the gate impedances of the main inverter 20 and the sub-inverter 30 .
  • the period during which the gate impedances of the gate drive circuits 24 and 34 are reduced is further optimized.
  • FIG. 14 is a flow chart showing the operation of the gradation control inverter 2 of the third embodiment.
  • Steps S103 to S403 are the same as steps S101 to S401 of the first embodiment or steps S102 to S402 of the second embodiment.
  • step S503 the control unit 14 causes the main inverter 20 to operate for one pulse, and causes the sub-inverter 30 to perform PWM operation. That is, the control unit 14 switches the main inverter 20 from PWM operation to 1-pulse operation.
  • step S603 the control unit 14 controls the gate impedance changing means of the gate drive circuits 24 and 34 to reduce the gate impedances of the main inverter 20 and the sub-inverter 30.
  • the predetermined period for changing the gate impedances of the main inverter 20 and the sub-inverter 30 in step S603 is from the time when the capacitor voltage VDCS of the sub-inverter 30 is controlled to the predetermined voltage to the allowable limit of the semiconductor switch loss, and the main inverter 20 is the non-switching output voltage 0 voltage point period.
  • a more preferable predetermined period is the period during which the main inverter 20 is switched from the PWM operation to the 1-pulse operation in step S503 described above.
  • the control section 14 controls the gate impedance changing means of the gate drive circuit 24 to reduce the gate impedance of the main inverter 20 .
  • FIG. 15 is an explanatory diagram for explaining step S603 of the third embodiment.
  • the solid line is the waveform of the output voltage of the main inverter 20
  • the broken line is the waveform of the target voltage.
  • the lower part of FIG. 15 shows the magnitude of the gate impedance of the main inverter 20 .
  • Time t9 in FIG. 15 is the time at which the main inverter 20 is switched from PWM operation to 1-pulse operation in step S503.
  • Time t9 is a period when the main inverter 20 is not switching and the output voltage is 0 voltage point.
  • the control unit 14 controls the gate impedance changing means of the gate drive circuit 24 of the main inverter 20 to change the gate impedance of the main inverter 20 from high to low.
  • the control unit 14 may control the gate impedance changing means of the gate drive circuit 34 of the sub-inverter 30 to change the gate impedance of the sub-inverter 30 from high to low at time t9.
  • the gate impedance may be changed from small to large.
  • the gradation-controlled inverter 2 which is the power conversion device 1 in the present embodiment, sets the gate impedance of the main inverter 20 before the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage to
  • the capacitor voltage VDCS of the sub-inverter 30 is controlled to be higher than the gate impedance of the main inverter 20 after being controlled to a predetermined voltage.
  • the gradation control inverter 2 which is the power conversion device 1 in the present embodiment, has the impedance is characterized by changing Effects of this configuration will be described below.
  • the gradation control type inverter 2 especially the main inverter 20, outputs a large voltage even if the gate impedance is increased and the slope of the dv/dt of the output voltage during switching is moderated.
  • the output voltage of the sub-inverter 30 is smaller than the output voltage of the main inverter 20 , it is synchronized with the timing of the output voltage of the main inverter 20 and is output so as to cancel the output voltage of the main inverter 20 .
  • the output timing of the sub-inverter 30 is slightly different from that of the main inverter 20, but the sub-inverter 30 operates at the rise and fall of the main inverter 20, and during the rise and fall of the main inverter 20. , operate almost synchronously.
  • the gradation control type inverter 2 reduces the amount of noise to the load 4 by controlling the synchronization of the main inverter 20 and the sub-inverter 30 .
  • each semiconductor switch of the main inverter 20 and the sub-inverter 30 gives noise to the adjacent gate drive circuits 24 and 34 by switching itself. Therefore, it should be avoided to change the gate impedance of the gate drive circuit 24 of the main inverter 20 at the switching timing of the semiconductor switch of the main inverter 20 that outputs a large voltage.
  • the gate impedances of the main inverter 20 and the sub-inverter 30 are changed by the control unit 14 at the timing when the semiconductor switches of the main inverter 20 and the sub-inverter 30 switch high voltage and high current.
  • the gate drive circuits 24, 34 are subject to noise generated by high voltage and high current switching.
  • the transistors 41 to 44 of the gate drive circuits 24, 34 do not fire, and at different timings. There is a risk that the transistors 41 to 44 will be erroneously fired.
  • the transistors 41 to 44 of the gate drive circuits 24, 34 are not fired at all due to noise, they are operated with a large gate impedance under the worst conditions. This results in excessive switching losses. Moreover, if only one of the gate impedances of the main inverter 20 and the sub-inverter 30 is switched, there is a possibility that the intended tuning control cannot be realized.
  • the time width of the 0 voltage point in 1-pulse operation and PWM operation will be explained.
  • positive and negative pulses are output around the peak of the target voltage waveform in one cycle, so the duration of the 0 voltage point is long.
  • the PWM operation distributes and outputs the pulse voltage multiple times with respect to the target voltage waveform in one cycle, so the duration of the 0 voltage point is short.
  • the control unit 14 changes the impedance of the gate drive circuit 24 of the main inverter 20 during a predetermined period when the main inverter 20 is not switching and the output voltage is 0 voltage point. This prevents unintended erroneous firing due to self-poisoning or the like. Further, as described above, during the PWM operation period, the time width of the 0 voltage point is shortened depending on the switching carrier frequency. Therefore, the control unit 14 does not change the gate impedance of the main inverter 20 and the sub-inverter 30 during the period of the 0 voltage point during PWM operation, but changes the gate impedance during the period of switching the main inverter 20 from the PWM operation to the 1-pulse operation. should be changed.
  • the gradation control inverter 2 can prevent the gate impedance from being changed at the switching timing that causes a large voltage change amount. Then, the gate impedance can be reliably changed without being affected by noise. Moreover, it is possible to easily change the gate impedance in synchronization with the switching timing from the PWM operation to the 1-pulse operation without providing a special switching sequence means.
  • FIG. 16 is a circuit diagram showing the configuration of the gradation control type inverter 2 of the fourth embodiment.
  • the gradation-controlled inverter 2 of the fourth embodiment has means for detecting failure of each semiconductor switch of the sub-inverter 30. .
  • the x mark in FIG. 16 indicates the position where the semiconductor switch of the sub-inverter 30 of the gradation-controlled inverter 2 has failed.
  • the means for detecting the failure of the semiconductor switch detects, for example, the drain-source voltage Vds of the semiconductor element, and determines the failure based on the Vds voltage.
  • Other publicly known means that are open to the public may be used as the means for detecting the failure of the semiconductor switch.
  • FIG. 17 is a flow chart showing the operation of the gradation control inverter 2 of the fourth embodiment.
  • START in FIG. 17 is after the operation processing of steps S601, S602, and S603 of the first to third embodiments.
  • step S704 the control unit 14 determines whether or not the semiconductor switches of the sub-inverter 30 have failed using the means for detecting that each semiconductor switch of the sub-inverter 30 has failed.
  • the control unit 14 sets the through mode in which the output voltage of the main inverter 20 is directly output to the load 4 (S804). Specifically, the control unit 14 always turns on the two semiconductor switches on the high potential side of the capacitor 35 of the sub-inverter 30, or turns on both the switches on the low potential side. Then, the control unit 14 controls the gate drive circuit 24 of the main inverter 20 to slow down the switching speed by increasing the gate impedance of the main inverter 20 (S904).
  • increasing the gate impedance of the main inverter 20 means making the gate impedance larger than the gate impedance of the main inverter 20 before the failure of the semiconductor switch of the sub-inverter 30 is detected in S704.
  • the gradation control type inverter 2 performs PWM operation only with the main inverter 20 .
  • the main inverter 20 can be operated with reduced noise.
  • the gradation-controlled inverter 2 which is the power conversion device 1 in the present embodiment, sets the gate impedance of the main inverter 20 before the capacitor voltage VDCS of the sub-inverter 30 is controlled to a predetermined voltage to
  • the capacitor voltage VDCS of the sub-inverter 30 is controlled to be higher than the gate impedance of the main inverter 20 after being controlled to a predetermined voltage.
  • the gradation-controlled inverter 2 of the present embodiment further includes means for detecting that the semiconductor switch of the sub-inverter 30 has failed. After the gate impedance of the main inverter 20 is controlled to be small (steps S601, S602, and S603), the gradation-controlled inverter 2 detects that the semiconductor switch of the sub-inverter 30 has failed. mode. Then, the gradation-controlled inverter 2 makes the gate impedance of the main inverter 20 larger than before the semiconductor switch of the sub-inverter 30 fails. As a result, even if the sub-inverter 30 fails, the gradation-controlled inverter 2 can continue to operate using the main inverter 20 without increasing noise.
  • the semiconductor element that caused the short-circuited failure may be used to put the sub-inverter 30 into the through mode. It is possible. However, since a short-circuit failure results in operation in an unexpected mode, it is preferable to avoid operating by utilizing the short-circuit failure. However, if there is a need for continuous operation beyond stopping, such as in an aircraft, the short-circuit failure may be used to operate.
  • Embodiment 5 is aircraft 100 on which power converter 1 according to Embodiments 1 to 4 is mounted.
  • the aircraft 100 of this embodiment is, for example, an airplane, a helicopter, a drone, a flying car, or the like.
  • FIG. 18 is a schematic diagram of aircraft 100 according to the fifth embodiment.
  • the aircraft 100 includes a gradation control inverter 2 that is the power conversion device 1 according to the first to fourth embodiments.
  • the aircraft 100 is an electric aircraft, and its propulsion power system 90 includes a power source 92, a first DC source 3 connected to the power source 92, a step-down power source 3 connected to the first DC source 3 and converted to a predetermined voltage.
  • a step-up or buck-boost DC/DC converter 91 which is a power conversion device 1 that converts the DC power stepped down or stepped down by the DC/DC converter 91 into AC power
  • the gradation control type inverter 2 It comprises a load 4 to which power is supplied.
  • the control unit 14 controls the DC/DC converter 91 and the gradation control inverter 2 .
  • the controller 14 may be provided inside the gradation-controlled inverter 2 or may be provided in a device separate from the gradation-controlled inverter 2 .
  • a load 4 is a propulsion system load for obtaining propulsive force, such as an electric motor.
  • the power converter 1 according to Embodiments 1 to 4 is used as the gradation control type inverter 2 for the electric aircraft of the propulsion system power system 90 mounted on the aircraft 100 .
  • the power conversion device 1 according to Embodiments 1 to 4 can reduce noise caused by the main inverter 20 as described above. Further, the power conversion device 1 according to Embodiments 1 to 4 does not require an initial charging circuit for the capacitor 35 of the sub-inverter 30 as described above, reduces the size and weight of the cooler, and suppresses noise caused by multi-level voltages. The size and weight of the filter can be reduced. Therefore, by installing the power conversion device 1 in the propulsion power system 90 of the aircraft 100, the gradation control type inverter 2 for electric aircraft can be made low noise, compact, and lightweight. Thereby, the fuel efficiency of the aircraft 100 is improved.
  • Embodiment 6 The present embodiment is aircraft 100 on which power converter 1 according to Embodiments 1 to 4 is mounted.
  • Aircraft 100 is, for example, an airplane, a helicopter, a drone, a flying car, or the like.
  • FIG. 19 is a schematic diagram of aircraft 100 according to the sixth embodiment.
  • the aircraft 100 includes a gradation control inverter 2 that is the power conversion device 1 according to the first to fourth embodiments.
  • the aircraft 100 is an electric aircraft, and its equipment system 94 includes a power source 92, an AC/DC converter 93 connected to the power source 92 for converting AC power to DC power, and a second AC/DC converter 93 connected to the AC/DC converter 93.
  • 1 DC source 3 a step-down, step-up or buck-boost DC/DC converter 91 connected to the first DC source 3 and converting to a predetermined voltage, and the DC power stepped down by the DC/DC converter 91 is converted to AC power.
  • the control section 14 controls the DC/DC converter 91 , the gradation control inverter 2 and the AC/DC converter 93 .
  • the controller 14 may be provided inside the gradation-controlled inverter 2 or may be provided in a device separate from the gradation-controlled inverter 2 .
  • a load 4 is an equipment load, such as an air conditioner, an engine starter, and an electric motor used to drive an auxiliary power device.
  • the aircraft 100 of the present embodiment uses the power conversion device 1 of Embodiments 1 to 4 as the gradation control type inverter 2 for the electric aircraft of the equipment power system 94 mounted on the aircraft 100 .
  • the gradation control inverter 2 for an electric aircraft can be made low noise, compact, and lightweight. Thereby, the fuel efficiency of the aircraft 100 is improved.
  • the aircraft 100 may be equipped with storage batteries. If the aircraft 100 were to run only on storage batteries instead of fuel, the smaller size and lighter weight would improve power consumption.

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Abstract

電力変換装置（１）である階調制御型インバータ（２）は、サブインバータ（３０）のコンデンサ電圧ＶＤＣＳが所定電圧に制御される前のメインインバータ（２０）のゲートインピーダンスを、サブインバータ（３０）のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後のメインインバータ（２０）のゲートインピーダンスより、大きくなるように制御する。これにより、サブインバータ（３０）のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていない場合における、メインインバータ（２０）によるノイズを低減できる。

Description

電力変換装置、航空機及び電力変換方法
　本開示は、電力変換装置、電力変換装置を搭載した航空機、電力変換方法に関する。
　電力変換装置の一つであるインバータは、スイッチングによりノイズが発生する。ノイズを低減する技術として、メインインバータにサブインバータを直列接続した階調制御型インバータが知られている。階調制御型インバータは、サブインバータにコンデンサを備え、サブインバータのコンデンサを所定電圧に制御する。また、サブインバータには、コンデンサの初期充電において過電流が流れないようにするために、限流抵抗及びスイッチ等から構成される初期充電回路が装備されている。そして、階調制御型インバータはメインインバータの出力電圧にサブインバータの出力電圧を加減することにより階調動作を行う。これにより、階調制御型インバータはメインインバータのみで構成される一般的なインバータよりもスイッチング周波数を低減できる。そのため、階調制御型インバータはノイズを低減することができる。
　さらに、例えば特許文献１には、サブインバータのコンデンサの初期充電回路を装備しない階調制御型インバータが開示されている。特許文献１に記載の階調制御型インバータは、メインインバータが出力するパルス電圧のパルス幅とパルス周期を制御してサブインバータのコンデンサに流れる突入電流を抑制し、サブインバータのコンデンサの初期充電を行う。これにより、サブインバータのコンデンサの初期充電回路を装備することなく、サブインバータのコンデンサを初期充電できるため、階調制御型インバータを小型化できる。
特開２０１１－１４２７４０号公報
　しかしながら、特許文献１に記載の階調制御型インバータは、起動時等のサブインバータのコンデンサが所定電圧に制御されていない場合に、メインインバータがスイッチングを開始する。この場合、階調制御型インバータはメインインバータによる大きな電圧変化量を負荷に出力するため、大きなノイズが発生する。
　本開示は、上述した課題を解決するためになされたものであり、サブインバータのコンデンサの初期充電回路を装備しない階調制御型インバータにおいて、サブインバータのコンデンサが所定電圧に制御されていない場合における、メインインバータによるノイズを低減できる電力変換装置、電力変換装置を搭載した航空機、及び電力変換方法を提供することを目的とするものである。
　本開示に係る電力変換装置は、電力源側に接続され、ゲートインピーダンスを変更可能なゲート駆動回路を有するメインインバータと、メインインバータに直列に接続され負荷側に接続された、コンデンサを有するサブインバータと、サブインバータのコンデンサ電圧を検知する電圧検知手段と、電圧検知手段により検知したサブインバータのコンデンサ電圧を所定電圧に制御し、サブインバータのコンデンサ電圧が所定電圧に制御される前のメインインバータのゲートインピーダンスは、サブインバータのコンデンサ電圧が所定電圧に制御された後のメインインバータのゲートインピーダンスより大きくなるように制御する制御部と、を備えたものである。
　本開示に係る電力変換方法は、電力源側に接続され、ゲートインピーダンスを変更可能なゲート駆動回路を有するメインインバータと、メインインバータに直列に接続され負荷側に接続された、コンデンサを有するサブインバータとを用いた電力変換方法であって、検知したサブインバータのコンデンサ電圧を所定電圧に制御し、サブインバータのコンデンサ電圧を検知するステップと、サブインバータのコンデンサ電圧が所定電圧に制御される前のメインインバータのゲートインピーダンスは、サブインバータのコンデンサ電圧が所定電圧に制御された後のメインインバータのゲートインピーダンスより大きくなるように制御するステップと、を備えたものである。
　本開示によれば、サブインバータのコンデンサが所定電圧に制御されていない場合における、メインインバータによるノイズを低減できる。
図１は実施の形態１の電力変換装置の構成を示す回路図である。 図２は実施の形態１のメインインバータのゲートインピーダンス変更手段を備えたゲート駆動回路を示す回路図である。 図３は実施の形態１の階調制御型インバータの動作を示すフローチャートである。 図４は実施の形態１のステップＳ３０１における階調制御型インバータの出力電圧波形図である。 図５は実施の形態１のステップＳ３０１における階調制御型インバータの出力電圧波形図である。 図６は実施の形態１のステップＳ３０１における階調制御型インバータの出力電圧波形図である。 図７は実施の形態１のステップＳ５０１における階調制御型インバータの出力電圧波形図である。 図８は実施の形態１のステップＳ５０１における階調制御型インバータの出力電圧波形図である。 図９は実施の形態１のメインインバータの出力電圧の時間変化を示す概略図である。 図１０は実施の形態１の階調制御型インバータの出力電圧波形図である。 図１１は実施の形態２の階調制御型インバータの構成を示す回路図である。 図１２は実施の形態２の階調制御型インバータの動作を示すフローチャートである。 図１３は実施の形態２のステップＳ３０２における階調制御型インバータの出力電圧波形図である。 図１４は実施の形態３の階調制御型インバータの動作を示すフローチャートである。 図１５は実施の形態３のステップＳ６０３を説明する説明図である。 図１６は実施の形態４の階調制御型インバータの構成を示す回路図である。 図１７は実施の形態４の階調制御型インバータの動作を示すフローチャートである。 図１８は実施の形態５における航空機の概略図である。 図１９は実施の形態６における航空機の概略図である。
実施の形態１．
　実施の形態１における電力変換装置１である階調制御型インバータ２について図１を用いて説明する。図１は実施の形態１の階調制御型インバータ２の構成を示す回路図である。本実施の形態の電力変換装置１は、直流電力源である第１の直流源３からの直流電力を負荷４の駆動に必要な交流に変換するＤＣ／ＡＣの階調制御型インバータ２である例を説明する。階調制御型インバータ２は第１の直流源３と負荷４との間に接続される。
　第１の直流源３はＤＣ配線による供給を例に説明するが、個別の直流電源システム、太陽電池等であってもよい。第１の直流源３がＤＣ配線による供給である場合、ＤＣ配線側には、直流電圧を供給するため昇圧、降圧又は昇降圧可能なＤＣ／ＤＣ電力変換装置、及びＡＣ／ＤＣ電力変換装置を設けてもよい。また、第１の直流源３と電力変換装置１の間にＤＣ／ＤＣ電力変換装置を設けてもよい。
　負荷４は、例えば抵抗、インダクタ、及びコンデンサの少なくともいずれか１つの受動部品で構成される負荷である。また、負荷４は電動モータ等であってもよい。
　階調制御型インバータ２は、入力ノイズフィルタ１０、２直列のコンデンサ１１、１２、メインインバータ２０、サブインバータ３０、出力ノイズフィルタ１３、及び制御部１４を備える。以下に階調制御型インバータ２の各構成について説明する。
　メインインバータ２０はサブインバータ３０よりも直流電力源である第１の直流源３側に接続される。本実施の形態では、メインインバータ２０は３相３レベルインバータを例に説明する。メインインバータ２０は３相インバータに限らず、例えば単相インバータ及び３相以外の複数の出力相を有するものであってもよい。また、メインインバータ２０は３レベルインバータに限らず、マルチレベルインバータであれば他の出力レベル数であってもよい。
　メインインバータ２０は３相インバータであり、Ｕ相メインインバータアーム２１、Ｖ相メインインバータアーム２２、Ｗ相メインインバータアーム２３の３出力相２１、２２、２３で構成される。メインインバータ２０は、各出力相２１、２２、２３に４つのスイッチング能力を有するＩＧＢＴ及びＭＯＳＦＥＴ等の半導体スイッチ、２つの整流能力を有するダイオード、ゲート駆動回路２４を備える。ダイオードの代わりにＩＧＢＴ及びＭＯＳＦＥＴ等を利用してもよい。ゲート駆動回路２４は、ゲート駆動回路２４の回路素子のゲートインピーダンスを変更可能である。ゲート駆動回路２４については後述する。
　また、メインインバータ２０は３レベルインバータであり、第１の直流源３の電圧を分圧する２直列のコンデンサ１１、１２の中間点に接続される。図１に示すように、第１の直流源３の電圧であるメインインバータ２０のＤＣ母線電圧値をＶＤＣＭと称する。また、２直列のコンデンサ１１、１２の高電位側のコンデンサをＰ母線コンデンサ１１、その電圧値をＶＤＣＭＰ、低電位側のコンデンサをＮ母線コンデンサ１２、その電圧値をＶＤＣＭＮとそれぞれ称する。メインインバータ２０は、制御部１４により各半導体スイッチが駆動制御され、Ｐ母線コンデンサ１１の電圧ＶＤＣＭＰ、Ｎ母線コンデンサ１２の電圧ＶＤＣＭＮ、Ｐ母線コンデンサ１１とＮ母線コンデンサ１２との接続点である中性点の電圧のいずれかを出力する。図１は、メインインバータ２０はダイオードクランプ型の３レベルインバータを示しているが、フライングキャパシタ型で構成してもよく、双方向スイッチを用いたＴ型の３レベルインバータで構成してもよい。
　また、メインインバータ２０は、Ｐ母線コンデンサ１１の電圧ＶＤＣＭＰ、メインインバータ２０のＮ母線コンデンサ１２の電圧ＶＤＣＭＮを検知する電圧検知手段を備える。電圧検知手段は公知の手段を用いるとよく、例えば端子間電圧を抵抗分圧回路によって降圧させ、降圧させた電圧を差動増幅回路受けて検知するとよい。
　サブインバータ３０は、メインインバータ２０に直列に接続され、メインインバータ２０よりも負荷４側に接続された、コンデンサ３５を有する単相インバータである。具体的に、メインインバータ２０のＵ相メインインバータアーム２１、Ｖ相メインインバータアーム２２、Ｗ相メインインバータアーム２３の各端子にサブインバータ３０がそれぞれ直列に接続される。メインインバータ２０の各出力相２１、２２、２３に直列に接続されたサブインバータ３０をそれぞれＵ相サブインバータ３１、Ｖ相サブインバータ３２、Ｗ相サブインバータ３３と称する。サブインバータ３０はフルブリッジインバータであり、ブリッジごとに２つのスイッチング能力を有するＩＧＢＴ及びＭＯＳＦＥＴ等の半導体スイッチを備える。そして、Ｕ相サブインバータ３１、Ｖ相サブインバータ３２、Ｗ相サブインバータ３３はそれぞれコンデンサ３５及びゲートインピーダンスを変更可能なゲート駆動回路３４を備える。ゲート駆動回路３４は、ゲート駆動回路３４の回路素子のゲートインピーダンスを変更可能である。ゲート駆動回路３４については後述する。
　Ｕ相サブインバータ３１、Ｖ相サブインバータ３２、Ｗ相サブインバータ３３のコンデンサ３５の電圧値をそれぞれＶＤＣＳＵ、ＶＤＣＳＶ、ＶＤＣＳＷと称する。また、各出力相３１、３２、３３のコンデンサ電圧ＶＤＣＳＵ、ＶＤＣＳＶ、ＶＤＣＳＷをまとめてサブインバータ３０のコンデンサ電圧ＶＤＣＳと称する。サブインバータ３０は、サブインバータ３０のコンデンサ電圧ＶＤＣＳを検知する電圧検知手段を備える。電圧検知手段は公知の手段を用いるとよく、例えば端子間電圧を抵抗分圧回路によって降圧させ、降圧させた電圧を差動増幅回路受けて検知するとよい。サブインバータ３０のコンデンサ電圧ＶＤＣＳは、制御部１４により所定電圧に制御される。所定電圧は、メインインバータ２０のＤＣ母線電圧ＶＤＣＭである第１の直流源３の電圧よりも小さく設定される。本実施の形態ではサブインバータ３０のコンデンサ電圧ＶＤＣＳは、メインインバータ２０のＤＣ母線電圧ＶＤＣＭの１／４電圧である例を説明する。なお、所定電圧は第１の直流源３の電圧よりも小さい値であればよく、メインインバータ２０のＤＣ母線電圧ＶＤＣＭの１／４電圧に限定されない。
　上述の各半導体スイッチ及びダイオードは、Ｓｉ半導体で構成してもよく、いずれかの半導体スイッチ及びダイオードを、ＳｉＣ及びＧａＮ等のワイドバンドギャップ半導体で構成してもよい。ワイドバンドギャップ半導体は、Ｓｉ半導体よりも損失を小さくすることができる。
　メインインバータ２０は、各半導体スイッチのスイッチング速度を変更するために、各出力相２１、２２、２３の各半導体スイッチのそれぞれにゲートインピーダンス変更手段を備えたゲート駆動回路２４を備える。同様に、サブインバータ３０は、各半導体スイッチのスイッチング速度を変更するために、各出力相３１、３２、３３の各半導体スイッチのそれぞれにゲートインピーダンス変更手段を備えたゲート駆動回路３４を備える。
　図２は、実施の形態１のメインインバータ２０のゲートインピーダンス変更手段を備えたゲート駆動回路２４を示す回路図である。図２は、図１のＡで示すＵ相メインインバータアーム２１の半導体スイッチを駆動するゲート駆動回路２４を示している。図２に示すゲート駆動回路２４を例に説明するが、その他の半導体スイッチ及びその半導体スイッチに接続されたゲート駆動回路２４、３４も同様の回路構成である。
　ゲート駆動回路２４は、ブリッジ接続される４つのトランジスタ４１、４２、４３、４４を備える。トランジスタ４１及びトランジスタ４２は、２つの回路素子のインピーダンス部品４５、４６を介して直列に接続される。トランジスタ４３及びトランジスタ４４は、２つの回路素子のインピーダンス部品４７、４８を介して直列に接続される。回路素子のインピーダンス部品４５、４６の接続点と回路素子のインピーダンス部品４７、４８の接続点とは結線され、その出力端が半導体スイッチのゲートに結線される。ゲート駆動回路２４の出力部はトーテムポール回路（プッシュプル回路とも呼ばれる）で構成され、そのトーテムポール回路の並列数によりゲートインピーダンスの並列数を変更する構成である。各回路素子のゲートインピーダンスは、一般にゲート抵抗が用いられているが、抵抗とインダクタ等の受動部品を組合せて構成してもよい。
　また、ゲート駆動回路２４は、半導体スイッチを駆動する際の速度を切り替えるスイッチング速度切替部５２を備えている。スイッチング速度切替部５２は、例えばロジック回路で構成される。
　さらに、ゲート駆動回路２４は、第２の直流源６１と第３の直流源６２を備えている。第２の直流源６１と第３の直流源６２は、トランジスタ４１、４２、４３、４４と絶縁部５１に接続される。絶縁部５１は信号生成部５０から受けた信号を絶縁する回路であり、例えばフォトカプラ及び絶縁ＩＣを用いるとよい。
　スイッチング速度切替部５２は、トランジスタ４１、４２、４３、４４のオンオフを制御することで、トーテムポール回路の並列接続を変更し、ゲートインピーダンスの大きさを変更する。ゲートインピーダンスを大きくすることで、半導体スイッチのスイッチング速度を遅くできる。一方、ゲートインピーダンスを小さくすることで、半導体スイッチのスイッチング速度を速くすることができる。本実施の形態では、トーテムポール型のゲートインピーダンス変更手段を説明したが、上述のゲート駆動回路２４の構成に限定されず、他の公知の技術を用いてゲートインピーダンスを変更可能なゲート駆動回路２４、３４を構成してもよい。例えば、並列接続でゲートインピーダンスの大きさを変更したが直列接続で構成してもよく、さらに複数の回路を追加して、並列数又は直列数を増やし、その接続を切り替えて構成してもよい。また、ゲートインピーダンスの直並列の接続切替は、トランジスタ４１、４２、４３、４４のような半導体スイッチではなく、高速対応のリレー等を用いてもよい。さらに、そのゲート駆動回路２４、３４には、ゲートインピーダンスに対してダイオードを組合せて構成してもよい。
　図１に戻り、入力ノイズフィルタ１０は、第１の直流源３と２直列のコンデンサ１１、１２との間に接続される。また、出力ノイズフィルタ１３は、サブインバータ３０と負荷４との間に接続される。入力ノイズフィルタ１０及び出力ノイズフィルタ１３は、ノイズ及びサージ電圧等を抑制するためにコモンモードフィルタとノーマルモードフィルタの少なくともいずれか一方で構成される。階調制御型インバータ２は、部品削減対策及びノイズ対策等のため、入力ノイズフィルタ１０及び出力ノイズフィルタ１３のいずれか一つのみを備えてもよい。
　制御部１４は、メインインバータ２０及びサブインバータ３０に制御信号を出力する。制御部１４は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：中央演算処理装置）、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ：デジタル信号プロセッサ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ：プログラマブルゲート配列）等により構成される。
　制御部１４は、電圧検知手段により検知したメインインバータ２０のＰ母線コンデンサ１１の電圧ＶＤＣＭＰ、メインインバータ２０のＮ母線コンデンサ１２の電圧ＶＤＣＭＮ、及び、サブインバータ３０の各相のコンデンサ電圧ＶＤＣＳの情報に基づき、メインインバータ２０及びサブインバータ３０の出力電圧を制御する。具体的に、制御部１４はメインインバータ２０及びサブインバータ３０の出力電圧を制御し、メインインバータ２０のＰ母線コンデンサ１１の電圧ＶＤＣＭＰとＮ母線コンデンサ１２の電圧ＶＤＣＭＮの差分電圧を０となるようにし、サブインバータ３０のコンデンサ電圧ＶＤＣＳを所定電圧にする。制御部１４による各電圧制御は、出力すべき目標電圧と電圧検知手段による検知した電圧を近づけるようなＰＩ制御等である。また、制御部１４は、負荷電流を制御するために、階調制御型インバータ２の相電流を検知し、相電流に基づいて負荷電流を制御するようにしてもよい。例えば、階調制御型インバータ２の相電流を検知してｄｑ変換し、ｄｑ変換した電流をＰＩ制御することで電流を制御してもよい。また、制御部１４は、メインインバータ２０及びサブインバータ３０のゲート駆動回路２４、３４のゲートインピーダンス変更手段を制御する。制御部１４の動作は、後述の階調制御型インバータ２の動作において説明する。
　次に、本実施の形態の電力変換装置１である階調制御型インバータ２の動作を説明する。階調制御型インバータ２は、メインインバータ２０の出力電圧にサブインバータ３０の出力電圧を加減することにより階調動作を行う。階調制御型インバータ２は、サブインバータ３０のコンデンサ電圧ＶＤＣＳを初期充電するための初期充電回路を装備することなく、メインインバータ２０とサブインバータ３０の半導体スイッチをスイッチングすることでサブインバータ３０のコンデンサ電圧ＶＤＣＳを初期充電し、サブインバータ３０のコンデンサ電圧ＶＤＣＳを所定電圧に制御する。図３は、実施の形態１の階調制御型インバータ２の動作を示すフローチャートである。
　まず、ステップＳ１０１では、制御部１４はサブインバータ３０の電圧検知手段により検知したサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されているか否かを判断する。
　ステップＳ１０１において、制御部１４がサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていないと判断した場合（Ｓ１０１のＮＯ）について説明する。例えば、階調制御型インバータ２は、例えば起動時においてサブインバータ３０のコンデンサ電圧ＶＤＣＳが初期充電されていないので、コンデンサ電圧ＶＤＣＳが所定電圧に制御されていない。
　この場合、制御部１４はゲート駆動回路２４、３４のゲートインピーダンス変更手段を制御し、メインインバータ２０とサブインバータ３０のゲートインピーダンスを大きくする（Ｓ２０１）。ここで、メインインバータ２０とサブインバータ３０のゲートインピーダンスを大きくするとは、後述のステップＳ６０１におけるサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後のメインインバータ２０とサブインバータ３０のゲートインピーダンスより大きいことを意味する。ステップＳ２０１の詳細は後述する。
　そして、ステップＳ３０１では、制御部１４は目標電圧を出力するために、メインインバータ２０及びサブインバータ３０をそれぞれＰＷＭ（ｐｕｌｓｅ　ｗｉｄｔｈ　ｍｏｄｕｌａｔｉｏｎ）動作させる。ＰＷＭ動作は後述する１パルス動作と区別するため、１周期に正負で複数回のスイッチングを行う動作とする。より好ましくは、制御部１４はコンデンサ電圧ＶＤＣＳの小さいサブインバータ３０はメインインバータ２０よりも高周波でスイッチングを行うように制御する。なお、損失は増えるが、制御部１４はメインインバータ２０のスイッチングをサブインバータ３０と同等、又はそれ以上に高周波動作させてもよい。制御部１４により、サブインバータ３０は階調制御型インバータ２の目標電圧とメインインバータ２０の出力電圧の差分を出力する。
　ステップＳ２０１及びステップＳ３０１は同時に行ってもよい。
　ここで、ステップＳ３０１について図４～図６を用いて説明する。
　図４～６は、実施の形態１のステップＳ３０１における階調制御型インバータ２の出力電圧波形図である。すなわち、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていない初期充電段階であり、サブインバータ３０のコンデンサ電圧ＶＤＣＳが０電圧から所定電圧まで徐々に電圧が上昇していく過渡状態の階調制御型インバータ２の出力電圧波形図である。縦軸は出力電圧、横軸は時間である。図４～６において、上段の出力電圧波形図はＵ相、中段の出力電圧波形図はＶ相、下段の出力電圧波形図はＷ相、左の出力電圧波形図はメインインバータ２０の出力電圧波形、中央の出力電圧波形図はサブインバータ３０の出力電圧波形、右の出力電圧波形図はメインインバータ２０の出力電圧とサブインバータ３０の出力電圧の相電圧である階調制御型インバータ２の出力電圧波形をそれぞれ示している。図４～６において、メインインバータ２０のＤＣ母線電圧ＶＤＣＭは１．５ｋＶであり、所定電圧はＶＤＣＭ電圧の１／４である３７５Ｖとする。また、図４において初期充電段階を時刻ｔ１、ｔ２、ｔ３、ｔ４で区切る。図５はサブインバータ３０のコンデンサ電圧ＶＤＣＳが０電圧付近の時間ｔ１－ｔ２における拡大出力電圧波形であり、図６はサブインバータ３０のコンデンサ電圧ＶＤＣＳが時間ｔ１－ｔ２より上昇した時間ｔ３－ｔ４の拡大出力電圧波形である。
　図５に示すように、サブインバータ３０のコンデンサ電圧ＶＤＣＳが０電圧付近の場合、メインインバータ２０の出力電圧の電圧変化量が階調制御型インバータ２の出力として負荷４に印加される。本実施の形態ではメインインバータ２０は３レベルインバータであるため、メインインバータ２０はＶＤＣＭ電圧の１／２電圧である７５０Vを負荷４に印加する。
　図６に示す時間ｔ３－ｔ４は、図５に示す時間ｔ１－ｔ２よりもサブインバータ３０のコンデンサ電圧ＶＤＣＳが上昇している。そのため、図５と比較して図６では階調制御型インバータ２の電圧変化量が僅かに小さくなっている。
　しかしながら、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていないので、サブインバータ３０によりメインインバータ２０の大きな電圧変化量を十分に打ち消すことができない。そのため、制御部１４はメインインバータ２０の出力電圧の大きな電圧変化量であるＶＤＣＭ電圧の約１／２電圧を階調制御型インバータ２の出力として負荷４に印加する。
　図３に戻り、次にステップＳ４０１では、制御部１４はサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されているか否かを判断する。図４に示すように制御部１４は、メインインバータ２０とサブインバータ３０をスイッチングすることにより、サブインバータ３０のコンデンサ電圧ＶＤＣＳを所定電圧まで徐々に上昇させ初期充電する。所定電圧までサブインバータ３０のコンデンサ電圧ＶＤＣＳが上昇し初期充電された後は、制御部１４はサブインバータ３０のコンデンサ電圧ＶＤＣＳを所定電圧に制御する。すなわち、制御部１４はサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧を維持するように制御する。制御部１４はサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていないと判断した場合（Ｓ４０１のＮＯ）は、ステップＳ３０１に戻る。
　次に、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された場合（Ｓ１０１のＹＥＳ、Ｓ４０１のＹＥＳ）の階調制御型インバータ２の動作を説明する。制御部１４は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが初期充電され所定電圧に制御された後に、メインインバータ２０をＰＷＭ動作又は１パルス動作させ、サブインバータ３０をＰＷＭ動作させる（Ｓ５０１）。ステップＳ５０１では、メインインバータ２０はサブインバータ３０よりも低周波でスイッチングするＰＷＭ動作又は１パルス動作する。そして、正弦波の目標電圧とメインインバータ２０の出力電圧の差分を出力するために、サブインバータ３０はメインインバータ２０よりも高周波でスイッチングするＰＷＭ動作する。これにより、階調制御型インバータ２の出力電圧として精度のよい出力電圧を出力できる。
　ここで、ステップＳ５０１において、メインインバータ２０をＰＷＭ動作させる場合と、メインインバータ２０を１パルス動作させる場合を図７及び図８を用いてそれぞれ説明する。図７及び図８は、実施の形態１のステップＳ５０１における階調制御型インバータ２の出力電圧波形図である。縦軸は出力電圧、横軸は時間である。図７及び図８において、上段の出力電圧波形図はＵ相、中段の出力電圧波形図はＶ相、下段の出力電圧波形図はＷ相、左の出力電圧波形図はメインインバータ２０の出力電圧波形、中央の出力電圧波形図はサブインバータ３０の出力電圧波形、右の出力電圧波形図はメインインバータ２０の出力電圧とサブインバータ３０の出力電圧の相電圧である階調制御型インバータ２の出力電圧波形をそれぞれ示している。図７及び図８において、メインインバータ２０のＤＣ母線電圧ＶＤＣＭは１．５ｋＶであり、所定電圧はＶＤＣＭ電圧の１／４である３７５Ｖとする。図７及び図８の右に図示する階調制御型インバータ２の出力電圧波形には、目標電圧の波形を重ねて示している。
　図７は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されている場合であり、目標電圧を出力するために、制御部１４によりメインインバータ２０はＰＷＭ動作する場合を示している。また、制御部１４によりサブインバータ３０はＰＷＭ動作し、サブインバータ３０はメインインバータ２０よりも高周波でスイッチングを行う。サブインバータ３０は階調制御型インバータ２の目標電圧とメインインバータ２０の出力電圧の差分を出力する。ステップＳ５０１では、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されているため、サブインバータ３０が所望の出力電圧を出力することが可能となる。そのため、図４に示すステップＳ３０１の場合と異なり、制御部１４はメインインバータ２０による大きな電圧変化量をサブインバータの出力電圧で加減する。これにより、制御部１４は階調制御型インバータ２の出力として、メインインバータ２０の母線電圧値ＶＤＣＭの１／４電圧となる電圧変化量を負荷４に出力させる。
　図８は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されている場合であり、制御部１４によりメインインバータ２０を１パルス動作する場合を示している。メインインバータ２０が１パルス動作する場合のスイッチング周波数は、電力変換装置１が出力する基本波周波数(目標電圧の周波数)と同程度であり、制御部１４によりメインインバータ２０は１周期に正負１回ずつスイッチングを行う。図７と同様に、サブインバータ３０はＰＷＭ動作し、サブインバータ３０はメインインバータ２０よりも高周波でスイッチングを行う。そして、サブインバータ３０は階調制御型インバータ２の目標電圧とメインインバータ２０の出力電圧の差分を出力する。すなわち、メインインバータ２０の１パルス出力電圧とサブインバータ３０の出力電圧が加減されて階調制御型インバータ２の出力電圧として出力される。そのため、図８の右の出力電圧波形図の通り、階調制御型インバータ２の出力電圧波形は正弦波に近いマルチレベルな波形とすることができる。図８では、階調制御型インバータ２の出力電圧は５レベルの波形を図示しているが、目標電圧を大きくするとことで最大７レベルの波形出力が可能である。
　図３に戻り、次にステップＳ６０１では、制御部１４はゲート駆動回路２４、３４のゲートインピーダンス変更手段を制御し、メインインバータ２０とサブインバータ３０のゲートインピーダンスを小さくする。ステップＳ６０１は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後の所定期間に実施する。本実施の形態の所定期間は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後（Ｓ１０１のＹＥＳ又はＳ４０１のＹＥＳの後）であり、半導体スイッチの損失が許容できる限界までの間とする。半導体スイッチの損失が許容できる限界は、例えば半導体スイッチの最大接合温度に対してディレーテイングを設けた温度に設定する。そのため、ステップＳ５０１とステップＳ６０１の順番は上述の説明に限定されず、逆であってもよく、同時であってもよい。
　以上により、階調制御型インバータ２の動作を終了する。
　次に、図３のステップＳ２０１について詳細に説明する。
　一般的に、スイッチングに伴う電圧変化に対するノイズ量は、電圧変化量として電圧変化幅ΔＶの大きさ、及びｄＶ／ｄｔの傾きが大きくなるほどノイズが大きくなる。また、ｄＶ／ｄｔの傾きが大きくなるほどサージ電圧も大きくなる。そのため、図４に示すようにサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていない場合に、メインインバータ２０による大きな電圧変化量を負荷４に印加させると、ノイズが大きくなるという課題があった。そして、ノイズ規格はノイズの平均値だけではなく、ピーク値及び尖頭値で規定されることが多い。よって、上述のように起動時において大きな電圧変化量が発生する場合も考慮して階調制御型インバータ２を設計すると、入力ノイズフィルタ１０及び出力ノイズフィルタ１３が大きくなる虞がある。
　そこで、本実施の形態では、図３のステップＳ２０１において、制御部１４はメインインバータ２０のゲートインピーダンスを大きくすることにより、メインインバータ２０の各半導体スイッチのスイッチング速度を遅くしノイズを低減する。
　図９は、実施の形態１のメインインバータ２０の出力電圧の時間変化を示す概略図である。縦軸は出力電圧、横軸は時間である。ゲートインピーダンスの大きさが異なると、メインインバータ２０の出力電圧の立ち上がり及び立ち下がりの時間変化も異なることを示している。図９において実線はゲートインピーダンスが小さい場合であり、破線はゲートインピーダンスが大きい場合である。ゲートインピーダンスが大きくスイッチング速度が遅い場合は、ゲートインピーダンスが小さくスイッチングスピードが速い場合に対して、ｄｖ／ｄｔの傾きが緩やかである。また、ｄｖ／ｄｔの傾きが緩やである場合、サージ電圧のピーク値及び振動成分であるリンギングも緩やかになる傾向がある。そのため、制御部１４はメインインバータ２０のゲートインピーダンスを大きくし、スイッチング速度を遅くすることで、ノイズ及びサージ電圧を低減することができる。
　また、本実施の形態では、図３のステップＳ２０１において、制御部１４はサブインバータ３０のゲートインピーダンスを大きくする。すなわち、制御部１４はメインインバータ２０とサブインバータ３０のゲートインピーダンスを同じタイミングで同様に大きく制御する。図１０を用いて、このように制御する理由を説明する。図１０は、実施の形態１の階調制御型インバータ２の出力電圧波形図である。図１０（Ａ）～（Ｄ）の上段はメインインバータ２０の出力電圧波形図、中段はサブインバータ３０の出力電圧波形図、下段は階調制御型インバータ２の出力電圧波形図を示す。縦軸は出力電圧、横軸は時間である。図１０では、メインインバータ２０が正電圧を出力する際の出力電圧波形図を示している。メインインバータ２０が負電圧を出力する場合は、電圧の正負方向が逆になる。
　図１０（Ａ）はメインインバータ２０とサブインバータ３０のスイッチング速度が共に遅い場合、図１０（Ｂ）はメインインバータ２０とサブインバータ３０のスイッチング速度が共に速い場合、図１０（Ｃ）はメインインバータ２０のスイッチング速度が遅く、サブインバータ３０のスイッチング速度が速い場合、図１０（Ｄ）はメインインバータ２０のスイッチング速度が速く、サブインバータ３０のスイッチング速度が遅い場合である。
　図１０（Ｃ）及び図１０（Ｄ）に示すように、メインインバータ２０とサブインバータ３０のスイッチング速度が異なる場合、階調制御型インバータ２の出力として、メインインバータ２０が出力するタイミングで、細いパルスが生じ、大きな電圧変化量が生じることが分かる。この細いパルスは、例えばメインインバータ２０とサブインバータ３０のスイッチングタイミングの時間ずれ、スイッチング速度の遅／速のずれ、及びアーム短絡防止のデッドタイム生成等による影響で生じる。
　一方、図１０（Ａ）及び図１０（Ｂ）に示すように、メインインバータ２０とサブインバータ３０のスイッチング速度が同程度である場合、階調制御型インバータ２の出力として、細いパルスが生じず、電圧変化量も小さくすることができる。そのため、制御部１４はメインインバータ２０とサブインバータ３０のゲートインピーダンスを同じタイミングで同様に制御し、メインインバータ２０とサブインバータ３０のスイッチング速度を同程度の速度でスイッチングさせるとよい。
　上述のステップＳ２０１同様にステップＳ６０１においても、制御部１４はメインインバータ２０とサブインバータ３０のゲートインピーダンスを同じ所定期間に同様に小さく変更することにより、スイッチング速度を速くし、低損失な動作を実現することができる。
　このように、本実施の形態における電力変換装置１である階調制御型インバータ２は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御される前のメインインバータ２０のゲートインピーダンスを、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後のメインインバータ２０のゲートインピーダンスより大きくなるように制御する。これにより、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていない場合における、メインインバータ２０によるノイズを低減できる。
　また、従来の階調制御型インバータは、起動時等のサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていない場合に、大きなノイズが発生する。そのため、起動時等の動作モードも含めてノイズ規格を満足するようにノイズフィルタ設計すると、入力ノイズフィルタ１０及び出力ノイズフィルタ１３が大型化及び重量化する虞があった。これに対し、本実施の形態における階調制御型インバータ２は上述のとおりノイズを低減することができるため、入力ノイズフィルタ１０及び出力ノイズフィルタ１３を小型化及び軽量化できる。
　また、ゲートインピーダンスを大きくすると、スイッチング損失が大きくなる。そのため、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された場合には、メインインバータ２０のゲートインピーダンスを小さくすることでスイッチング損失を小さくすることができる。
　サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御される前は、ゲートインピーダンスを大きくするためスイッチング損失は大きくなる。しかし、起動時等の投入電力が少なくてよい場合、メインインバータ２０及びサブインバータ３０のスイッチング損失が大きくても問題はない。さらに、起動時にサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されるまでの時間も短いため問題ない。
　また、本実施の形態における電力変換装置１である階調制御型インバータ２は、メインインバータ２０のゲートインピーダンスと同様に、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御される前のサブインバータ３０のゲートインピーダンスを、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後のサブインバータ３０のゲートインピーダンスより大きくなるように制御する。すなわち、制御部１４は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後の所定期間に、メインインバータ２０とサブインバータ３０のゲートインピーダンスを同様に大きく制御する。このように、階調制御型インバータ２はメインインバータ２０とサブインバータ３０のゲートインピーダンスを同じ所定期間に同様の制御をすることにより、階調制御型インバータ２の出力として細いパルスを生じさせることなく、電圧変化量も小さくすることができる。そのため、ノイズ及びサージ電圧を抑制し、入力ノイズフィルタ１０及び出力ノイズフィルタ１３を小型化できる。
　また、図８に示すように、制御部１４はメインインバータ２０を１パルス動作させることにより、高周波で行われるスイッチングはコンデンサ電圧ＶＤＣＳの低いサブインバータ３０のみとなる。そのため、ＤＣ母線電圧ＶＤＣＭの高いメインインバータ２０のスイッチング回数を最小限にでき、スイッチング損失を低減できる。特に、電流が大きい定格動作等の高負荷時に１パルス動作させることでスイッチング損失を小さくできる。さらに、階調動作によりマルチレベルの電圧出力が実現可能であるため、電圧変化量の変化幅を階段状に小さくでき、ノイズを低くすることができる。そのため、階調制御型インバータ２は一般的なメインインバータ２０のみで構成されるインバータに対して優位性がある。
　また、電力変換装置１は、自動車、船舶、航空機等に搭載される場合、小型及び軽量であることが望ましい。本実施の形態の電力変換装置１は、上述のとおりメインインバータ２０によるノイズを低減できるため、出力ノイズフィルタ１３を小型化及び軽量化できる。そして、電力変換装置１は限流抵抗及びスイッチ等から構成されるサブインバータ３０のコンデンサ３５の初期充電回路が不要である。さらに、電力変換装置１は低損失であるため冷却器の小型化及び軽量化が可能であり、マルチレベル電圧による出力ノイズフィルタ１３を小型化及び軽量化できる。そのため、自動車、船舶、航空機等に搭載された電力変換装置１は、小型及び軽量に構成できる。
　また、メインインバータ２０はダイオードクランプ型の３レベルインバータを例に説明した。３レベルインバータは２レベルインバータよりも負荷４側に出力できる電圧レベル数が増加する。そのため。スイッチング周波数を上げることなく出力電圧に含まれる高調波成分を抑制できる。そして、ダイオードクランプ型の３レベルインバータは出力電圧レベルを半分にすることで入力ノイズフィルタ１０及び出力ノイズフィルタ１３を小型化にでき、サブインバータ３０の半導体スイッチに印加する電圧を半分にすることができる。
　例えば航空機に電力変換装置１を搭載する場合、高度が高く宇宙線の影響が大きい使用環境であるため、地上より半導体スイッチの電圧マージンを大きく設ける必要がある。そこで、メインインバータ２０にダイオードクランプ型の３レベルインバータを用いることにより、大型で高価な高電圧素子ではなく、低電圧素子を使用することができる。
　また、メインインバータ２０は３相インバータを例に説明した。例えば、メインインバータ２０を単相インバータとした場合に比べ、同じ電圧であれば、３相インバータは単相インバータより√３倍の電力が使用できる。また電力と電圧が同じと考えると電流が少なくなるので効率が良い。
実施の形態２．
　実施の形態２における電力変換装置１である階調制御型インバータ２について図１１を用いて説明する。図１１は実施の形態２の階調制御型インバータ２の構成を示す回路図である。実施の形態２における階調制御型インバータ２は、ゲートインピーダンス変更手段を備えたゲート駆動回路３４を備えないことを特徴とする。その他の階調制御型インバータ２の構成は実施の形態１と同様である。実施の形態１と同様の構成については、同一符号が付されている。
　図１１に示すように、階調制御型インバータ２はメインインバータ２０にはゲートインピーダンス変更手段を備えたゲート駆動回路２４を備え、サブインバータ３０にはゲートインピーダンス変更手段を備えたゲート駆動回路３４を備えない。
　次に、本実施の形態の電力変換装置１である階調制御型インバータ２の動作を説明する。図１２は、実施の形態２の階調制御型インバータ２の動作を示すフローチャートである。
　まず、ステップＳ１０２では、制御部１４はサブインバータ３０の電力検知手段により検知したサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されているか否かを判断する。
　ステップＳ２０２では、制御部１４がサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていないと判断した場合（Ｓ１０２のＮＯ）に、制御部１４はゲート駆動回路２４のゲートインピーダンス変更手段を制御し、メインインバータ２０のゲートインピーダンスを大きくする。ここで、メインインバータ２０のゲートインピーダンスを大きくするとは、後述のステップＳ６０２におけるサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後のメインインバータ２０のゲートインピーダンスより大きいことを意味する。
　ステップＳ３０２では、制御部１４はメインインバータ２０及びサブインバータ３０をそれぞれＰＷＭ動作させる。
　ステップＳ４０２では、制御部１４はサブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されているか否かを判断する。
　ステップＳ５０２では、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された場合（Ｓ１０２のＹＥＳ、Ｓ４０２のＹＥＳ）、メインインバータ２０をＰＷＭ動作又は１パルス動作させ、サブインバータ３０をＰＷＭ動作させる。
　ステップＳ６０２では、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後であり、半導体スイッチの損失が許容できる限界まで間に、制御部１４はゲート駆動回路２４のゲートインピーダンス変更手段を制御し、メインインバータ２０のゲートインピーダンスを小さくする。
　以上により、階調制御型インバータ２の動作を終了する。
　本実施の形態の階調制御型インバータ２は、サブインバータ３０にはゲートインピーダンス変更手段を備えたゲート駆動回路３４を備えないことを特徴とする。そのため、本実施の形態の階調制御型インバータ２は、実施の形態１の階調制御型インバータ２のようにメインインバータ２０とサブインバータ３０のゲートインピーダンス変更手段を制御することにより、メインインバータ２０とサブインバータ３０のスイッチング速度を同程度にすることができない。この場合、ステップＳ２０２において、図１０（Ｃ）に示すように階調制御型インバータ２の出力として細いパルスが生じることを抑制し、電圧変化量を小さくする工夫が必要である。この課題を解決するための本実施の形態の階調制御型インバータ２の動作について図１３を用いて説明する。
　図１３は、実施の形態２のステップＳ３０２における階調制御型インバータ２の出力電圧波形図である。図１３の上段はメインインバータ２０の出力電圧波形図、中段はサブインバータ３０の出力電圧波形図、下段は階調制御型インバータ２の出力電圧波形図を示す。縦軸は出力電圧、横軸は時間である。図１３では、メインインバータ２０が正電圧を出力する際の出力電圧波形図を示している。メインインバータ２０が負電圧を出力する場合は、電圧の正負方向が逆になる。
　ステップＳ２０２において、制御部１４はメインインバータ２０のゲートインピーダンスを大きくし、スイッチング速度を遅くし、出力電圧波形の立ち上がりであるｄｖ／ｄｔの傾きを緩やかにする。一方、サブインバータ３０はゲートインピーダンス変更手段を備えたゲート駆動回路３４を備えないため、サブインバータ３０はメインインバータ２０よりスイッチング速度が速い。
　ステップＳ３０２において、制御部１４は、メインインバータ２０の出力電圧の立ち上がり時のスイッチングタイミング（ｔ５）で、図１０（Ｃ）に示すように、サブインバータ３０により出力電圧が正から負に切り替るような大きな電圧変化量を出力させず、サブインバータ３０は０電圧を出力するように制御する。そして、制御部１４は、メインインバータ２０の出力電圧の立ち上がりタイミングの途中（ｔ６）で、サブインバータ３０は負電圧を出力させる。さらに、制御部１４は、メインインバータ２０の出力電圧の立ち下がり時のタイミング（ｔ７）では、サブインバータ３０は０電圧を出力させ、立ち上がりタイミングの途中（ｔ８）で正電圧を出力するように制御する。これより、階調制御型インバータ２の出力として細いパルスが生じることを抑制し、電圧変化量を小さくすることができる。
　ステップＳ６０２において、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後の所定期間にメインインバータ２０のゲートインピーダンスを小さく制御した後は、制御部１４は図１０（Ｂ）に示すように、メインインバータ２０に対してサブインバータ３０が電圧を打ち消すように制御を行う。
　実施の形態１と同様に本実施の形態における電力変換装置１である階調制御型インバータ２は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御される前のメインインバータ２０のゲートインピーダンスは、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後のメインインバータ２０のゲートインピーダンスより大きくなるように制御する。これにより、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていない場合における、メインインバータ２０によるノイズを低減できる。
　また、制御部１４は、メインインバータ２０のゲートインピーダンスが小さく制御される前は、メインインバータ２０の出力電圧の立ち上がり時及び立ち下がり時のスイッチングタイミングにおいて、サブインバータ３０の出力電圧が０電圧となるように制御する。これにより、階調制御型インバータ２の出力として、細いパルスが生じることを抑制し、電圧変化量を小さくすることができる。そのため、ノイズ及びサージ電圧を抑制し、入力ノイズフィルタ１０及び出力ノイズフィルタ１３を小型化及び軽量化できる。
　また、本実施の形態における電力変換装置１である階調制御型インバータ２は、サブインバータ３０にゲートインピーダンス変更手段が不要であるため、より小型かつ軽量にすることができる。
実施の形態３．
　実施の形態３における電力変換装置１である階調制御型インバータ２は、実施の形態１又は実施の形態２の階調制御型インバータ２と同様の回路構成である。
　実施の形態１の図３のステップＳ６０１では、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後であり、半導体スイッチの損失が許容できる限界まで間に、制御部１４はゲート駆動回路２４、３４のゲートインピーダンス変更手段を制御し、メインインバータ２０及びサブインバータ３０のゲートインピーダンスを小さくする。本実施の形態では、ゲート駆動回路２４、３４のゲートインピーダンスを小さくする期間をより最適化する。
　図１４を用いて、本実施の形態の電力変換装置１である階調制御型インバータ２の動作を説明する。図１４は、実施の形態３の階調制御型インバータ２の動作を示すフローチャートである。
　ステップＳ１０３～ステップＳ４０３は、実施の形態１のステップＳ１０１～ステップＳ４０１又は実施の形態２のステップＳ１０２～ステップＳ４０２と同様である。
　ステップＳ５０３では、制御部１４は、メインインバータ２０を１パルス動作させ、サブインバータ３０をＰＷＭ動作させる。すなわち、制御部１４は、メインインバータ２０をＰＷＭ動作から１パルス動作に切り替える。
　ステップＳ６０３では、制御部１４は、ゲート駆動回路２４、３４のゲートインピーダンス変更手段を制御し、メインインバータ２０とサブインバータ３０のゲートインピーダンスを小さくする。ステップＳ６０３のメインインバータ２０とサブインバータ３０のゲートインピーダンスを変更する所定期間は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後から半導体スイッチの損失が許容できる限界まで、かつ、メインインバータ２０がスイッチングしていない出力電圧が０電圧点の期間である。より好ましい所定期間は、上述のステップＳ５０３においてメインインバータ２０をＰＷＭ動作から１パルス動作に切り替える期間である。実施の形態２の階調制御型インバータ２の回路構成の場合は、制御部１４は、ゲート駆動回路２４のゲートインピーダンス変更手段を制御し、メインインバータ２０のゲートインピーダンスを小さくする。
　図１５は、実施の形態３のステップＳ６０３を説明する説明図である。図１５の上段は実線がメインインバータ２０の出力電圧波形図であり破線が目標電圧の波形である。図１５の下段はメインインバータ２０のゲートインピーダンスの大きさを示している。図１５における時刻ｔ９は、ステップＳ５０３においてメインインバータ２０をＰＷＭ動作から１パルス動作を切り替える時刻である。時刻ｔ９はメインインバータ２０がスイッチングしていない出力電圧が０電圧点の期間である。制御部１４は、時刻ｔ９において、メインインバータ２０のゲート駆動回路２４のゲートインピーダンス変更手段を制御し、メインインバータ２０のゲートインピーダンスを大から小に変更する。同様に、制御部１４は、時刻ｔ９において、サブインバータ３０のゲート駆動回路３４のゲートインピーダンス変更手段を制御し、サブインバータ３０のゲートインピーダンスを大から小に変更してもよい。なお、１パルス動作からＰＷＭ動作に切り替える場合には、ゲートインピーダンスを小から大に変更してもよい。
　実施の形態１と同様に本実施の形態における電力変換装置１である階調制御型インバータ２は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御される前のメインインバータ２０のゲートインピーダンスを、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後のメインインバータ２０のゲートインピーダンスより大きくなるように制御する。これにより、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていない場合における、メインインバータ２０によるノイズを低減できる。
　また、本実施の形態における電力変換装置１である階調制御型インバータ２は、メインインバータ２０がスイッチングしていない出力電圧が０電圧点の所定期間に、メインインバータ２０のゲート駆動回路２４のインピーダンスを変更することを特徴とする。この構成による効果を以下に説明する。
　階調制御型インバータ２の特にメインインバータ２０は、ゲートインピーダンスを大きくしスイッチング時に出力電圧のｄｖ／ｄｔの傾きを緩やかにしても、大きな電圧を出力する。また、サブインバータ３０の出力電圧は、メインインバータ２０の出力電圧より小さいが、メインインバータ２０の出力電圧のタイミングに同調して、メインインバータ２０の出力電圧を打ち消すように出力される。実施の形態２では、メインインバータ２０に対するサブインバータ３０の出力タイミングは多少ずれているが、メインインバータ２０の立ち上がりと立ち下がり時、及び、その立ち上がりと立ち下がり途中で、サブインバータ３０が動作するため、ほぼ同調するように動作する。このように、階調制御型インバータ２は、メインインバータ２０とサブインバータ３０の同調制御により、負荷４へのノイズ量を低減する。しかし、メインインバータ２０とサブインバータ３０の各半導体スイッチは、自らのスイッチングにより直近にあるゲート駆動回路２４、３４へノイズを与える。よって、大きな電圧を出力するメインインバータ２０の半導体スイッチがスイッチングするタイミングにおいて、メインインバータ２０のゲート駆動回路２４のゲートインピーダンスを変更することは避けるべきである。
　例えば、メインインバータ２０とサブインバータ３０の各半導体スイッチにおいて高電圧及び高電流がスイッチングするタイミングで、制御部１４によりメインインバータ２０とサブインバータ３０のゲートインピーダンスを変更する場合を考える。この場合、ゲート駆動回路２４、３４は、高電圧及び高電流のスイッチングにより発生するノイズの影響を受ける。このように、インバータ回路内部で発生するノイズによりゲート駆動回路２４、３４の性能に悪影響を及ぼす自己中毒により、ゲート駆動回路２４、３４のトランジスタ４１～４４が点弧せず、別のタイミングにてトランジスタ４１～４４が誤点弧する虞がある。さらに、ノイズによって、ゲート駆動回路２４、３４のトランジスタ４１～４４が全く点弧されない場合には、最悪条件でゲートインピーダンスが大きいままで動作される。これにより、スイッチング損失が過大になる。また、メインインバータ２０とサブインバータ３０のうち、一方のゲートインピーダンスのみが切り替わる場合には、意図した同調制御が実現できない虞もある。
　ここで、１パルス動作とＰＷＭ動作の０電圧点の時間幅について説明する。図１５に示すように１パルス駆動は、１周期において、目標電圧波形のピーク付近を中心に正負のパルス出力するため、０電圧点が継続する時間幅が長い。一方、ＰＷＭ動作は、１周期において、目標電圧波形に対して、パルス電圧を複数回分散して出力するため、０電圧点が継続する時間幅が短い。
　本実施の形態では、制御部１４はメインインバータ２０がスイッチングしていない出力電圧が０電圧点の所定期間に、メインインバータ２０のゲート駆動回路２４のインピーダンスを変更する。これにより、自己中毒等による意図しない誤点弧を防止する。
　また、上述のように、ＰＷＭ動作期間においては、スイッチングのキャリア周波数次第で０電圧点の時間幅が短くなる。そのため、制御部１４は、ＰＷＭ動作時の０電圧点の期間でメインインバータ２０とサブインバータ３０のゲートインピーダンスを変更するのではなく、メインインバータ２０をＰＷＭ動作から１パルス動作に切り替える期間でゲートインピーダンスを変更させるとよい。これにより、階調制御型インバータ２は、大きな電圧変化量を生じるスイッチングタイミングでゲートインピーダンスを変更することを防ぐことができる。そして、ノイズの影響を受けずゲートインピーダンスを確実に変更できる。また、特別な切り替えシーケンス手段を備えなくともよく、ＰＷＭ動作から１パルス動作への切り替えタイミングに同期して容易にゲートインピーダンスを変更することが可能である。
実施の形態４．
　実施の形態４における電力変換装置１である階調制御型インバータ２について図１６を用いて説明する。図１６は実施の形態４の階調制御型インバータ２の構成を示す回路図である。実施の形態１及び実施の形態２の階調制御型インバータ２に対して、実施の形態４の階調制御型インバータ２は、サブインバータ３０の各半導体スイッチが故障したことを検知する手段を備える。
　図１６の×印は、階調制御型インバータ２のサブインバータ３０の半導体スイッチが故障した位置を示している。半導体スイッチの故障を検知する手段は、例えば半導体素子のドレイン－ソース間電圧Ｖｄｓを検知し、Ｖｄｓ電圧に基づいて故障を判定する。半導体スイッチの故障を検知する手段は公開されているその他の公知の手段を用いてもよい。
　本実施の形態の階調制御型インバータ２は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後に、スイッチング損失を低減するために、メインインバータ２０は１パルス動作し、サブインバータ３０はＰＷＭ動作させる。この場合、サブインバータ３０はメインインバータ２０より高周波でスイッチングするため高い負担がかかる。その結果、サブインバータ３０の方がメインインバータ２０より先に故障する可能性が高い。そこで、サブインバータ３０の各半導体スイッチが故障した場合の、階調制御型インバータ２の動作について図１７を用いて説明する。図１７は実施の形態４の階調制御型インバータ２の動作を示すフローチャートである。ここで、図１７のＳＴＡＲＴは、実施の形態１～３のステップＳ６０１、Ｓ６０２、Ｓ６０３の動作処理後である。
　まず、ステップＳ７０４では、制御部１４はサブインバータ３０の各半導体スイッチが故障したことを検知する手段により、サブインバータ３０の半導体スイッチが故障したか否かを判断する。
　例えばサブインバータ３０のいずれかの半導体スイッチが故障した場合（Ｓ７０４のＹＥＳ）に、制御部１４はメインインバータ２０の出力電圧を負荷４に直接出力するスルーモードにする（Ｓ８０４）。具体的に、制御部１４はサブインバータ３０のコンデンサ３５の高電位側の２つの半導体スイッチを常時ＯＮ、又は低電位側のスイッチを共に常時ＯＮとする。そして、制御部１４はメインインバータ２０のゲート駆動回路２４を制御し、メインインバータ２０のゲートインピーダンスを大きくすることでスイッチング速度を遅くする（Ｓ９０４）。ここで、メインインバータ２０のゲートインピーダンスを大きくするとは、Ｓ７０４におけるサブインバータ３０の半導体スイッチの故障を検知する前のメインインバータ２０のゲートインピーダンスよりも大きいことを意味する。これにより、階調制御型インバータ２はメインインバータ２０のみでＰＷＭ動作する。メインインバータ２０は、上述のようにスイッチング速度を遅くすることで、ノイズを低減した状態で運転が可能となる。
　実施の形態１と同様に本実施の形態における電力変換装置１である階調制御型インバータ２は、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御される前のメインインバータ２０のゲートインピーダンスを、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御された後のメインインバータ２０のゲートインピーダンスより大きくなるように制御する。これにより、サブインバータ３０のコンデンサ電圧ＶＤＣＳが所定電圧に制御されていない場合における、メインインバータ２０によるノイズを低減できる。
　また、本実施の形態の階調制御型インバータ２は、サブインバータ３０の半導体スイッチが故障したことを検知する手段をさらに備える。そして、階調制御型インバータ２は、メインインバータ２０のゲートインピーダンスが小さく制御された（ステップＳ６０１、Ｓ６０２、Ｓ６０３）後に、サブインバータ３０の半導体スイッチが故障したことを検知すると、サブインバータ３０をスルーモードにする。そして、階調制御型インバータ２は、メインインバータ２０のゲートインピーダンスをサブインバータ３０の半導体スイッチが故障する前より大きくする。これにより、階調制御型インバータ２は、サブインバータ３０が故障した場合でもノイズを増やすことなくメインインバータ２０を用いて運転を継続できる。
　ゲートインピーダンスを大きくすると、スイッチング損失が増えるため、負荷４に投入できる電力を抑える必要がある。また、定格電力のような高負荷を連続的動作させることが困難となる。しかし、特に航空機のように運転を停止することができないアプリケーションでは、階調制御型インバータ２が故障しても運転を継続する必要性があり、本実施の形態のような冗長性をもった動作が必要とされる。
　なお、サブインバータ３０のいずれかの半導体スイッチが開放故障ではなく一部の半導体スイッチの状態が短絡故障した場合には、短絡故障した半導体素子を用いて、サブインバータ３０をスルーモードとすることも可能である。しかし、短絡故障は不測のモードで動作させることになるため、その短絡故障を活用して動作させることは避けた方が好ましい。ただし、航空機のように停止する以上に継続して動作させる必要性があれば、短絡故障を活用して動作させてもよい。
　実施の形態５．
　本実施の形態は、実施の形態１から実施の形態４における電力変換装置１が搭載された航空機１００である。本実施の形態の航空機１００は、例えば飛行機、ヘリコプター、ドローン、空飛ぶ自動車等である。
　図１８は、実施の形態５における航空機１００の概略図である。航空機１００は、実施の形態１から実施の形態４の電力変換装置１である階調制御型インバータ２を備える。航空機１００は電動航空機であり、その推進系電力システム９０として、電力源９２、電力源９２に接続された第１の直流源３、第１の直流源３に接続され所定の電圧に変換する降圧、昇圧又は昇降圧ＤＣ／ＤＣコンバータ９１、ＤＣ／ＤＣコンバータ９１で降圧又は降圧された直流電力を交流電力に変換する電力変換装置１である階調制御型インバータ２、階調制御型インバータ２から電力が供給される負荷４を備える。制御部１４は、ＤＣ／ＤＣコンバータ９１及び階調制御型インバータ２を制御する。制御部１４は、階調制御型インバータ２の内部に設けられていてもよく、階調制御型インバータ２とは別の装置に設けられてもよい。負荷４は推進力を得るための推進系負荷であり、例えば電動モータである。
　実施の形態１から実施の形態４における電力変換装置１は、航空機１００に搭載される推進系電力システム９０の電動航空機用の階調制御型インバータ２として用いられる。実施の形態１から実施の形態４における電力変換装置１は、上述のとおりメインインバータ２０によるノイズを低減できる。また、実施の形態１から実施の形態４における電力変換装置１は、上述のとおりサブインバータ３０のコンデンサ３５の初期充電回路が不要であり、冷却器の小型化及び軽量化、マルチレベル電圧によるノイズフィルタを小型化及び軽量化できる。そのため、電力変換装置１を航空機１００の推進系電力システム９０に搭載することにより、電動航空機用としての階調制御型インバータ２を低ノイズ、小型、及び軽量にすることができる。これにより、航空機１００の燃費が向上する。
　実施の形態６．
　本実施の形態は、実施の形態１から実施の形態４における電力変換装置１が搭載された航空機１００である。航空機１００は、例えば飛行機、ヘリコプター、ドローン、空飛ぶ自動車等である。
　図１９は、実施の形態６における航空機１００の概略図である。航空機１００は、実施の形態１から実施の形態４の電力変換装置１である階調制御型インバータ２を備える。航空機１００は電動航空機であり、その装備品系電力システム９４として、電力源９２、電力源９２に接続され交流電力を直流電力に変換するＡＣ／ＤＣコンバータ９３、ＡＣ／ＤＣコンバータ９３に接続された第１の直流源３、第１の直流源３に接続され所定の電圧に変換する降圧、昇圧又は昇降圧ＤＣ／ＤＣコンバータ９１、ＤＣ／ＤＣコンバータ９１で降圧された直流電力を交流電力に変換する電力変換装置１である階調制御型インバータ２、階調制御型インバータ２から電力が供給される負荷４を備える。制御部１４は、ＤＣ／ＤＣコンバータ９１、階調制御型インバータ２、ＡＣ／ＤＣコンバータ９３を制御する。制御部１４は、階調制御型インバータ２の内部に設けられていてもよく、階調制御型インバータ２とは別の装置に設けられてもよい。負荷４は装備品系負荷であり、例えば空調、エンジンスタータ、及び補助電力装置の駆動に用いる電動モータ等を指す。
　本実施の形態の航空機１００は、実施の形態１から実施の形態４における電力変換装置１を、航空機１００に搭載される装備品系電力システム９４の電動航空機用の階調制御型インバータ２として用いる。これにより、実施の形態５と同様に、電動航空機用としての階調制御型インバータ２を低ノイズ、小型、及び軽量にすることができる。これにより、航空機１００の燃費が向上する。
　なお、図示しないが、航空機１００には畜電池を搭載してもよい。航空機１００が燃料ではなく蓄電池のみで動作する場合は、小型、軽量にすることで電費が向上する。
　本開示は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、又は複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、又は様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合又は省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
１　電力変換装置、２　階調制御型インバータ、３　第１の直流源、４　負荷、１０　入力ノイズフィルタ、１１、１２　２直列のコンデンサ、１３　出力ノイズフィルタ、１４　制御部、２０　メインインバータ、２１　Ｕ相メインインバータアーム、２２　Ｖ相メインインバータアーム、２３　Ｗ相メインインバータアーム、２４　ゲート駆動回路、３０　サブインバータ、３１　Ｕ相サブインバータ、３２　Ｖ相サブインバータ、３３　Ｗ相サブインバータ、３４　ゲート駆動回路、３５　コンデンサ、４１、４２、４３、４４　トランジスタ、４５、４６、４７、４８　インピーダンス部品、５０　信号生成部、５１　絶縁部、５２　スイッチング速度切替部、６１　第２の直流源、６２　第３の直流源、９０　推進系電力システム、９１　ＤＣ／ＤＣコンバータ、９２　電力源、９３　ＡＣ／ＤＣコンバータ、９４　装備品系電力システム、１００　航空機

Claims (10)

  1. 　電力源側に接続され、ゲートインピーダンスを変更可能なゲート駆動回路を有するメインインバータと、
    　前記メインインバータに直列に接続され負荷側に接続された、コンデンサを有するサブインバータと、
    　前記サブインバータのコンデンサ電圧を検知する電圧検知手段と、
    　前記電圧検知手段により検知した前記サブインバータの前記コンデンサ電圧を所定電圧に制御し、前記サブインバータの前記コンデンサ電圧が前記所定電圧に制御される前の前記メインインバータの前記ゲートインピーダンスを、前記サブインバータの前記コンデンサ電圧が前記所定電圧に制御された後の前記メインインバータの前記ゲートインピーダンスより大きくなるように制御する制御部と、
    を備える電力変換装置。
  2. 　前記サブインバータはゲートインピーダンスを変更可能なゲート駆動回路を有し、
    　前記制御部は、前記サブインバータの前記コンデンサ電圧が前記所定電圧に制御される前の前記サブインバータの前記ゲートインピーダンスを、前記サブインバータの前記コンデンサ電圧が前記所定電圧に制御された後の前記サブインバータの前記ゲートインピーダンスより大きくなるように制御することを特徴とする請求項１に記載の電力変換装置。
  3. 　前記メインインバータの前記ゲートインピーダンスは、前記メインインバータの前記ゲートインピーダンスを前記サブインバータの前記コンデンサ電圧が前記所定電圧に制御された後の所定期間に制御され、
    　前記所定期間は前記メインインバータがスイッチングしていない出力電圧が０電圧点の期間、又は前記メインインバータがＰＷＭ動作と１パルス動作とを切り替える期間であることを特徴とする請求項１又は請求項２に記載の電力変換装置。
  4. 　前記サブインバータの前記ゲートインピーダンスは、前記メインインバータの前記ゲートインピーダンスを前記サブインバータの前記コンデンサ電圧が前記所定電圧に制御された後の所定期間に制御され、
    　前記所定期間は前記メインインバータがスイッチングしていない出力電圧が０電圧点の期間、又は前記メインインバータがＰＷＭ動作と１パルス動作とを切り替える期間であることを特徴とする請求項２又は請求項３に記載の電力変換装置。
  5. 　前記サブインバータは、前記サブインバータの半導体スイッチが故障したことを検知する手段を備え、
    　前記制御部は、前記メインインバータの前記ゲートインピーダンスが制御された後に前記サブインバータの前記半導体スイッチが故障した場合、前記サブインバータを前記メインインバータの出力電圧を前記負荷に直接出力するスルーモードにし、前記メインインバータの前記ゲート駆動回路の前記ゲートインピーダンスを前記半導体スイッチが故障する前より大きくすることを特徴する請求項１から４のいずれか一項に記載の電力変換装置。
  6. 　前記制御部は、前記メインインバータの前記ゲートインピーダンスが制御される前は、前記メインインバータの出力電圧の立ち上がり時、及び立ち下がり時のスイッチングタイミングにおいて、前記サブインバータの出力電圧が０電圧となるように制御することを特徴とする請求項１に記載の電力変換装置。
  7. 　前記メインインバータは単相又は複数の出力相であることを特徴とする請求項１から６のいずれか一項に記載の電力変換装置。
  8. 　前記メインインバータはマルチレベルインバータであることを特徴とする請求項１から７のいずれか一項に記載の電力変換装置。
  9. 　電力源と、
    　推進力を得るための推進系又は装備品系の負荷と、
    　前記電力源と前記負荷とに接続された、請求項１から８のいずれか一項に記載の電力変換装置と、
    を備える航空機。
  10. 　電力源側に接続され、ゲートインピーダンスを変更可能なゲート駆動回路を有するメインインバータと、前記メインインバータに直列に接続され負荷側に接続された、コンデンサを有するサブインバータとを用いた電力変換方法であって、
    　前記サブインバータのコンデンサ電圧を検知するステップと、
    　検知した前記サブインバータの前記コンデンサ電圧を所定電圧に制御し、前記サブインバータの前記コンデンサ電圧が前記所定電圧に制御される前の前記メインインバータの前記ゲートインピーダンスを、前記サブインバータの前記コンデンサ電圧が前記所定電圧に制御された後の前記メインインバータの前記ゲートインピーダンスより大きくなるように制御するステップと、
    を備える電力変換方法。
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