WO2023210329A1 - 半導体装置及び電子機器 - Google Patents

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啓太 竹内
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    • H10W90/792—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads between multiple chips

Definitions

  • the present technology (technology according to the present disclosure) relates to a semiconductor device and an electronic device, and particularly relates to a semiconductor device and an electronic device including a plurality of semiconductor substrates stacked and bonded.
  • Patent Document 1 There are methods described in Patent Document 1 and Patent Document 2 as a method for detecting a failure in a joint portion between semiconductor substrates.
  • a test is performed to detect whether or not a crack has occurred near the TSV by placing a crack test wiring near a TSV (Through-Silicon Via) and detecting the presence or absence of disconnection in the wiring.
  • the TSV is considered to have a large capacity and is inspected.
  • Patent Document 1 and Patent Document 2 described above None of the methods described in Patent Document 1 and Patent Document 2 described above were able to detect failures in connection pads that connect substrates to each other.
  • An object of the present technology is to provide a semiconductor device and an electronic device having a configuration that can detect a failure in a joint between semiconductor substrates.
  • a semiconductor device includes a first semiconductor substrate, a second semiconductor substrate superposed and bonded to the first semiconductor substrate, and a bonding surface between the first semiconductor substrate and the second semiconductor substrate sandwiched therebetween.
  • a connection line having a plurality of pairs of connection pads connected to each other and alternately routed from one of the first semiconductor substrate and the second semiconductor substrate to the other a plurality of times via the pairs of connection pads; a detection circuit capable of detecting the presence or absence of a failure in the connection line, and the connection line has a wiring member that connects adjacent connection pads on each of the first semiconductor substrate side and the second semiconductor substrate side,
  • the wiring member has a horizontal wiring portion extending in the horizontal direction and a vertical wiring portion extending in the stacking direction and connecting the connection pad to the horizontal wiring portion, and the connection line includes a first connection line and a first connection line.
  • connection lines including a second connection line electrically separated from the line
  • the first connection line has M (M is an integer of 1 or more) vertical wiring portions for each connection pad.
  • the second connection line has N (N is an integer greater than or equal to 1) vertical wiring portions for each connection pad, and M>N.
  • An electronic device includes the semiconductor device described above and an optical system that forms image light from a subject on the semiconductor device.
  • FIG. 1 is a block diagram showing an example of a configuration of a test system according to a first embodiment of the present technology.
  • FIG. 2 is an equivalent circuit diagram of a pixel of the photodetection device according to the first embodiment of the present technology.
  • FIG. 2 is a longitudinal cross-sectional view showing a partial cross-sectional configuration of a first circuit configured on a first semiconductor substrate and a second circuit configured on a second semiconductor substrate in the photodetection device according to the first embodiment of the present technology.
  • FIG. 2 is a longitudinal cross-sectional view showing a part of the configuration of a connection line included in the photodetection device according to the first embodiment of the present technology.
  • FIG. 2 is a longitudinal cross-sectional view showing a part of the configuration of a connection line included in the photodetection device according to the first embodiment of the present technology.
  • FIG. 2 is a longitudinal cross-sectional view showing a part of the configuration of a connection line included in the photodetection device according to the first embodiment of the present technology.
  • 4A is a plan view showing the positional relationship between a connection pad and a vertical wiring portion in the connection line shown in FIG. 4A.
  • FIG. FIG. 2 is a longitudinal cross-sectional view showing a part of the configuration of a connection line included in the photodetection device according to the first embodiment of the present technology.
  • FIG. 5A is a plan view showing the positional relationship between a connection pad and a vertical wiring portion in the connection line shown in FIG. 5A.
  • FIG. FIG. 2 is an explanatory diagram showing a connection relationship between a detection circuit and a connection line included in the photodetection device according to the first embodiment of the present technology.
  • FIG. 2 is a plan view schematically showing a planar arrangement of connection lines according to the first embodiment of the present technology.
  • FIG. 7 is an explanatory diagram showing a connection relationship between a detection circuit and a connection line included in the photodetection device according to Modification 1 of the first embodiment of the present technology.
  • FIG. 7 is an explanatory diagram showing a connection relationship between a detection circuit and a connection line included in a photodetection device according to a second modification of the first embodiment of the present technology.
  • FIG. 7 is a plan view showing the positional relationship between connection pads and vertical wiring portions in a third connection line according to Modification 2 of the first embodiment of the present technology. It is a longitudinal cross-sectional view which shows a part of other structure of the connection line of 3rd system
  • 11A is a plan view showing the positional relationship between a connection pad and a vertical wiring portion in the connection line shown in FIG. 11A.
  • FIG. 7 is an explanatory diagram showing a connection relationship between a detection circuit and a connection line included in a photodetection device according to a third modification of the first embodiment of the present technology.
  • FIG. 7 is an explanatory diagram showing a connection relationship between a detection circuit and a connection line included in a photodetection device according to a second embodiment of the present technology.
  • 14 is an explanatory diagram showing a specific configuration of the selector shown in FIG. 13.
  • FIG. 15 is a diagram showing a truth table regarding input and output of the detection circuit shown in FIG. 14.
  • FIG. FIG. 7 is an explanatory diagram showing a connection relationship between a detection circuit and a connection line included in a photodetection device according to Modification 1 of the second embodiment of the present technology.
  • FIG. 17 is an explanatory diagram showing a specific configuration of the selector shown in FIG. 16.
  • FIG. 18 is a diagram showing a truth table regarding input and output of the detection circuit shown in FIG. 17.
  • FIG. FIG. 1 is a block diagram showing an example of a schematic configuration of an electronic device.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an outside-vehicle information detection section and an imaging section.
  • CMOS Complementary Metal Oxide Semiconductor
  • FIG. 1 is a block diagram illustrating a configuration example of a test system according to an embodiment of the present technology.
  • This test system is for detecting the presence or absence of a failure in a semiconductor device such as a photodetector, and includes a photodetector 100 and a central processing unit or test device 300.
  • the photodetector 100 also includes a pixel array section 110, a scan control section 120, a readout control section 130, a signal processing section 140, an output section 150, and a common control section 180.
  • the photodetector 100 is mounted on the semiconductor chip 2.
  • the semiconductor chip 2 includes a first semiconductor substrate 101 and a second semiconductor substrate 102 which are stacked and bonded to each other.
  • the photodetection device 100 also includes a plurality of detection circuits 210 and a detection circuit control section 160 electrically connected to the plurality of detection circuits 210.
  • the plurality of detection circuits 210 are respectively provided at different positions of the photodetection device 100 in plan view. Further, for each of the plurality of detection circuits 210, a plurality of connection lines, which will be described later, are provided.
  • the detection circuit 210 only needs to be provided on one of the first semiconductor substrate 101 and the second semiconductor substrate 102 which are stacked and bonded, and does not need to be provided on both substrates. In this embodiment, the detection circuit 210 will be described as being provided on the second semiconductor substrate 102 of the first semiconductor substrate 101 and the second semiconductor substrate 102.
  • the circuits within the photodetecting device 100 are distributed and arranged on the stacked first semiconductor substrate 101 and second semiconductor substrate 102.
  • the pixel array section 110 is arranged on the first semiconductor substrate 101, and the remaining circuits are arranged on the second semiconductor substrate 102.
  • the circuits arranged on each of the first semiconductor substrate 101 and the second semiconductor substrate 102 are not limited to the configuration illustrated in the figure.
  • the pixel array section 110, the readout control section 130, and the comparator in the signal processing section 140 can be arranged on the first semiconductor substrate 101, and the remaining circuits can be arranged on the second semiconductor substrate 102.
  • two semiconductor substrates (101 and 102) are stacked, it is also possible to stack three or more semiconductor substrates and arrange the circuits in the photodetecting device 100 on them.
  • the pixel array section 110 At least a plurality of portions of the pixels 3 where photoelectric conversion is performed are arranged in a two-dimensional grid pattern.
  • the pixel array section 110 is a light receiving surface that receives light collected by the optical system 402 shown in FIG. 19, for example.
  • the scan control section 120 sequentially drives the rows of the pixel array section 110 under the control of the common control section 180 to output pixel signals.
  • the readout control section 130 reads out pixel signals from each column of the pixel array section and supplies them to the signal processing section 140.
  • the read control section 130 includes a read circuit 15.
  • FIG. 2 is an equivalent circuit diagram showing an example of the configuration of the pixel 3.
  • the pixel 3 includes a photoelectric conversion element PD, a charge accumulation region (floating diffusion) FD that accumulates (retains) signal charges photoelectrically converted by this photoelectric conversion element PD, and a charge accumulation region (floating diffusion) FD that accumulates (retains) signal charges photoelectrically converted by this photoelectric conversion element PD.
  • a transfer transistor TR that transfers the signal charge to the charge storage region FD is provided.
  • the pixel 3 includes a readout circuit 15 included in the readout control section 130. Readout circuit 15 is electrically connected to charge storage region FD.
  • the photoelectric conversion element PD generates signal charges according to the amount of received light.
  • the photoelectric conversion element PD also temporarily accumulates (retains) the generated signal charge.
  • the photoelectric conversion element PD has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • a photodiode is used as the photoelectric conversion element PD.
  • the drain region of the transfer transistor TR is electrically connected to the charge storage region FD.
  • a gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line among the pixel drive lines.
  • the charge accumulation region FD temporarily accumulates and holds signal charges transferred from the photoelectric conversion element PD via the transfer transistor TR.
  • the readout circuit 15 reads out the signal charges accumulated in the charge accumulation region FD, and outputs a pixel signal based on the signal charges.
  • the readout circuit 15 includes, for example, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST as pixel transistors, although they are not limited thereto.
  • These transistors have, for example, a gate insulating film made of a silicon oxide film (SiO 2 film), a gate electrode, and a pair of main electrode regions that function as a source region and a drain region. It is composed of MOSFET.
  • these transistors may be MISFETs (Metal Insulator Semiconductor FETs) in which the gate insulating film is a silicon nitride film (Si 3 N 4 film) or a laminated film such as a silicon nitride film and a silicon oxide film.
  • MISFETs Metal Insulator Semiconductor FETs
  • the gate insulating film is a silicon nitride film (Si 3 N 4 film) or a laminated film such as a silicon nitride film and a silicon oxide film.
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor.
  • the gate electrode of the amplification transistor AMP is electrically connected to the charge storage region FD and the source region of the reset transistor RST.
  • the selection transistor SEL has a source region electrically connected to the vertical signal line 11 (VSL), and a drain electrically connected to the source region of the amplification transistor AMP.
  • the gate electrode of the selection transistor SEL is electrically connected to the selection transistor drive line among the pixel drive lines.
  • the reset transistor RST has a source region electrically connected to the charge storage region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • a gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line among the pixel drive lines.
  • the signal processing unit 140 shown in FIG. 1 performs signal processing such as AD (Analog to Digital) conversion processing and CDS (Correlated Double Sampling) processing on pixel signals.
  • the signal processing section 140 supplies the processed pixel signal to the output section 150.
  • the output unit 150 outputs image data in which pixel signals are arranged to the central processing unit or the testing device 300.
  • FIG. 3A is a vertical cross-sectional view showing a partial cross-sectional configuration of the first circuit C1 configured on the first semiconductor substrate 101 and the second circuit C2 configured on the second semiconductor substrate 102.
  • first semiconductor substrate 101 and the second semiconductor substrate 102 are bonded together at the bonding surface 199.
  • metal wiring layers are assumed as an example, and are indicated as M1 to M6 in order from the silicon (Si) layer.
  • the first semiconductor substrate 101 has a semiconductor layer 101a and a wiring layer 101b stacked on the semiconductor layer 101a.
  • a pixel array section 110, a photoelectric conversion element PD, etc. are configured in the semiconductor layer 101a.
  • the wiring layer 101b includes an insulating film, a metal wiring layer, a connection pad 21 facing the bonding surface 199, and a via extending in the stacking direction and electrically connecting the connection pad 21 to the metal wiring layer M6 of the first circuit C1.
  • This is a multilayer wiring layer having a certain vertical wiring portion 25.
  • the second semiconductor substrate 102 includes a semiconductor layer 102a and a wiring layer 102b stacked on the semiconductor layer 102a. Elements such as transistors are configured in the semiconductor layer 102a.
  • the wiring layer 102b includes an insulating film, a metal wiring layer, a connection pad 22 facing the bonding surface 199, and a via extending in the stacking direction and electrically connecting the connection pad 22 to the metal wiring layer M6 of the second circuit C2.
  • This is a multilayer wiring layer having a certain vertical wiring portion 25.
  • connection pad 21 and the connection pad 22 are hybrid-bonded. That is, the surface of the connection pad 21 facing the bonding surface 199 and the surface of the connection pad 22 facing the bonding surface 199 are overlapped and bonded. Then, by bonding the connection pads 21 and 22, the first circuit C1 mounted on the first semiconductor substrate 101 and the second circuit C2 mounted on the second semiconductor substrate 102 are electrically connected. are doing. Note that in order to distinguish between the connection pads 21 and 22 shown in FIG. 3A and the connection pads 21 and 22 shown in FIGS. 3B and 3C, which will be described later, the connection pads 21 and 22 shown in FIG. 22, and the test connection pads 21, 22 shown in FIGS. 3B and 3C may be blown.
  • connection pads 21 and 22 are simply referred to as connection pads 21 and 22.
  • the vertical wiring portion 25 shown in FIG. 3A is referred to as a circuit vertical wiring portion 25.
  • the vertical wiring portion 25 shown in FIGS. 3B and 3C may be referred to as a test vertical wiring portion 25. Note that if the two are not distinguished, they are simply referred to as the vertical wiring portion 25.
  • the circuit vertical wiring portion 25 is provided for each circuit connection pad.
  • connection line 20 is a test pattern provided for detecting a failure in the bond between the first semiconductor substrate 101 and the second semiconductor substrate 102, and is provided for each detection circuit 210.
  • the connection line 20 has a plurality of pairs of connection pads 21 and 22 connected to each other across the bonding surface 199 between the first semiconductor substrate 101 and the second semiconductor substrate 102, The first semiconductor substrate 101 and the second semiconductor substrate 102 are alternately routed a plurality of times from one to the other.
  • the pair of connection pads 21 and 22 that the connection line 20 has is provided separately in addition to the connection pads (circuit connection pads) 21 and 22 that electrically connect the first circuit C1 and the second circuit C2 shown in FIG. 3A.
  • connection pads 21 and 22 are made of metal.
  • the connection pads 21 and 22 are made of, for example, but not limited to, copper (Cu). Note that the number of pairs of connection pads 21 and 22 that the connection line has is not limited to the number shown in FIGS. 3B, 3C, and the subsequent figures.
  • the connection line 20 has a wiring member 23 that connects adjacent connection pads on each of the first semiconductor substrate 101 side and the second semiconductor substrate 102 side.
  • the wiring member 23 has a horizontal wiring portion 24 extending in the horizontal direction, and a vertical wiring portion 25 extending in the stacking direction and connecting the connection pad 21 or the connection pad 22 to the horizontal wiring portion 24.
  • the horizontal wiring portion 24 is, for example, a wiring belonging to the metal wiring layer M6, although it is not limited thereto.
  • the vertical wiring portion 25 is, for example, a via, although it is not limited thereto.
  • the horizontal wiring portion 24 and the vertical wiring portion 25 may be constructed using known metals.
  • connection wire 20 is routed from the first semiconductor substrate 101 to the second semiconductor substrate 102 in the order of the wiring member 23, the connection pad 21, and the connection pad 22, and then the wiring member 23 and the connection pad 22 are routed in this order.
  • the pad 22 and the connection pad 21 are routed from the second semiconductor substrate 102 to the first semiconductor substrate 101 in this order.
  • the connection line 20 is alternately routed multiple times from one of the first semiconductor substrate 101 and the second semiconductor substrate 102 to the other.
  • the connection wire 20 that connects a plurality of pairs of connection pads 21 and 22 in this way is called a daisy chain.
  • failures that may occur in the bonding between the first semiconductor substrate 101 and the second semiconductor substrate 102 shown in FIG. 3A include, but are not limited to, failures related to the pair of connection pads 21 and 22, for example.
  • Examples of failures related to the pair of connection pads 21 and 22 include poor bonding between the connection pads, peeling that occurs after bonding, and poor bonding due to misalignment during bonding of substrates.
  • failures related to the pair of connection pads 21 and 22 include poor bonding and peeling between the connection pads 21 and 22 and the vertical wiring portion 25, which is a via, and wiring belonging to the vertical wiring portion 25 and the metal wiring layer M6.
  • the above-described failure inspection is performed using the connection line 20 as a test pattern. If a failure similar to the above-described failure occurs in the connection line 20, the resistance value of the connection line 20 increases. Further, when a disconnection occurs in the connection line 20, electrical continuity of the connection line 20 is interrupted. Then, using the detection circuit 210, the presence or absence of a failure in the connection line 20 is inspected.
  • the photodetection device 100 has multiple systems of connection lines 20 that are electrically isolated from each other.
  • the photodetecting device 100 has two systems of connection lines 20, the connection line 20 shown in FIG. 3B and the connection line 20 shown in FIG. 3C.
  • the connection line 20-2 is electrically separated from the connection line 20-1. Note that in order to distinguish between the connection line 20 shown in FIG. 3B and the connection line 20 shown in FIG. 3C, the connection line 20 shown in FIG. 3B is called a connection line 20-1, and the connection line 20 shown in FIG. It is called line 20-2. When the connection line 20-1 and the connection line 20-2 are not distinguished, they are simply referred to as the connection line 20 without being distinguished.
  • Each of the plurality of connection lines 20 is inspected by the detection circuit 210 for the presence or absence of a failure. More specifically, one of the connection lines 20 of the plurality of systems is selected, and the selected connection line 20 is inspected for failure. In this embodiment, each of the connection line 20-1 and the connection line 20-2 is inspected by the detection circuit 210 for the presence or absence of a failure.
  • each of the plurality of connection lines 20 has a different number of vertical wiring portions 25 provided for each connection pad.
  • one connection line 20 can be said to be a connection line obtained by daisy-chaining a set of connection pads having the same number of vertical wiring portions 25.
  • the photodetecting device 100 has a plurality of connection lines including a first connection line and a second connection line electrically separated from the first connection line as the connection line 20, and the first connection line is
  • Each connection pad has M (M is an integer of 1 or more) vertical wiring portions 25, and the second connection line has N (N is an integer of 1 or more) vertical wiring portions 25 for each connection pad. , and M>N.
  • M is an integer of 1 or more
  • the wiring member 23a which is the wiring member included in the connection line 20-1, has one horizontal wiring portion 24 and two vertical wiring portions 25 provided for each connection pad.
  • connection line 20-2 is a connection line obtained by daisy-chaining a plurality of sets of connection pads each having one vertical wiring portion 25 for each connection pad.
  • the wiring member 23b which is the wiring member included in the connection line 20-2, has one horizontal wiring portion 24 and one vertical wiring portion 25 provided for each connection pad. Note that when the wiring member 23a and the wiring member 23b are not distinguished from each other, they are simply referred to as the wiring member 23.
  • the number of vertical wiring portions 25 that the connection line 20-1 has for each connection pad is set to the same number as the number of circuit vertical wiring portions 25 provided for each of the circuit connection pads 21 and 22 shown in FIG. 3A (this embodiment In this case, it is set to 2).
  • the number of vertical wiring portions 25 of the connection line 20-1 in this way, the presence or absence of a failure can be tested for the same configuration as the configuration for electrically connecting the first circuit C1 and the second circuit C2. be able to.
  • the number of vertical wiring portions 25 that the connection line 20-2 has for each connection pad is smaller than the number of vertical wiring portions 25 that the connection line 20-1 has for each connection pad. In this embodiment, the number of vertical wiring portions 25 that the connection line 20-2 has for each connection pad is one.
  • connection line 20-1 Since the connection line 20-1 has two vertical wiring portions 25 for each connection pad, for example, even if peeling occurs between the connection pad 21 and one vertical wiring portion 25, , there is a low possibility that the connection line 20-1 will be disconnected. That is, the connection line 20-1 has high robustness. On the other hand, since the connection line 20-2 has only one vertical wiring portion 25 for each connection pad, peeling occurs between the connection pad 21 and one vertical wiring portion 25. In this case, the possibility that the connection line 20-2 has a high resistance and is broken is higher than the possibility that the connection line 20-1 has a high resistance and a possibility that it is broken. In other words, the robustness of the connection line 20-2 is lower than that of the connection line 20-1, and it is more likely to fail than the connection line 20-1. Since the connection line 20-2 is more likely to fail than the connection line 20-2, it can be said that the test pattern for failure detection is a pattern with higher failure detection sensitivity than the connection line 20-1.
  • connection line 20 is schematically drawn, and will also be schematically drawn in similar drawings hereinafter.
  • the detection circuit 210 includes a failure detection circuit 211 and a selection circuit SW that selectively connects one connection line 20 of the plurality of connection lines 20 to the failure detection circuit 211.
  • the configuration is such that the presence or absence of a failure is detected for the connection line 20 that has been damaged.
  • two systems of connection lines 20, ie, connection line 20-1 and connection line 20-2, are selectively connected to failure detection circuit 211 by selection circuit SW. Therefore, the detection circuit 210 can directly detect the presence or absence of a failure in the connection line 20 connected to the failure detection circuit 211.
  • the failure detection circuit 211 includes a resistance element 212 and a determination circuit 213.
  • the first potential which is the potential at one end of the resistance element 212, is the reference potential VSS (eg, ground).
  • the second potential which is the potential at one end of the connection line 20, is the power supply potential VDD, which is different from the first potential. In this embodiment, the second potential is higher than the first potential.
  • the other end of the connection line 20 can be electrically connected to the other end of the resistance element 212 via the selection circuit SW.
  • the selection circuit SW has a switch provided for each connection line 20.
  • the selection circuit SW includes a switch SW1 provided between the connection line 20-1 and the resistance element 212 of the failure detection circuit 211, and a switch SW1 provided between the connection line 20-2 and the resistance element 212 of the failure detection circuit 211. and a switch SW2 provided between the two.
  • the switches SW1 and SW2 are configured by, for example, but not limited to, pMOS transistors.
  • the pMOS transistor turns on when "0" is input as the gate control signal SELSW to its gate electrode, electrically connects the connection line 20 to the resistance element 212 of the failure detection circuit 211, and outputs the gate control signal SELSW.
  • connection line 20 When “1” is input as “1”, it is turned off and electrically disconnects between the connection line 20 and the resistance element 212 of the failure detection circuit 211.
  • Each of the plurality of switches owned by the selection circuit SW is turned on and off under the control of the detection circuit control section 160. More specifically, by turning on only one of the plurality of switches under the control of the detection circuit control unit 160, the selection circuit SW selects one of the connection lines 20 of the plurality of connection lines 20. is selectively connected to the failure detection circuit 211.
  • a drive line L1 is electrically connected to the gate electrode of the switch SW1, and a drive line L2 is electrically connected to the gate electrode of the switch SW2.
  • the gate control signal SELSW is input to the gate electrode of the switch via the drive lines L1 and L2 under the control of the detection circuit control section 160. Furthermore, when no inspection is being performed, all the switches included in the selection circuit SW are turned off, thereby suppressing the flow of electricity to the connection line 20, thereby saving power consumption.
  • the determination circuit 213 is a buffer connected between the connection line 20 connected to the failure detection circuit 211 and the resistance element 212.
  • the determination circuit 213 detects a third potential that is a potential between the connection line 20 connected to the failure detection circuit 211 and the resistance element 212, and based on the third potential, determines whether the connection line 20 connected to the failure detection circuit 211 is connected to the failure detection circuit 211 or not. The presence or absence of a failure is detected for the connected connection line 20, and the result is output as an output signal OUT.
  • the determination circuit 213 is, for example, a level shifter circuit, and compares the third potential with a failure threshold, and if the third potential is higher than the failure threshold, the connection line 20 connected to the failure detection circuit 211 is “H” indicating that there is no failure is output as the output signal OUT, and “L” indicating that there is a failure in the connection line 20 connected to the failure detection circuit 211 when the third potential is below the failure threshold. ” is output as the output signal OUT. If the connecting wire 20 connected to the failure detection circuit 211 has a failure such as peeling, it becomes difficult for electricity to flow through the connecting wire 20, and the resistance value of the connecting wire 20 increases. Then, the third potential becomes lower than when there is no failure.
  • the third potential is lower than when there is no failure. Therefore, by comparing the third potential with the failure threshold, it is possible to detect whether or not there is a failure in the connection line 20 connected to the failure detection circuit 211.
  • the value of the failure threshold can be changed by changing the resistance value of the resistance element 212.
  • the resistance element 212 is, for example, a variable resistance as shown in the figure, although it is not limited thereto.
  • FIG. 7 is a plan view schematically showing the planar arrangement of the connection lines 20-1 and 20-2.
  • the connection lines 20-1 and 20-2 are routed while changing directions multiple times.
  • the terminals that supply the power supply voltage VDD include a terminal that supplies voltage to the first circuit C1 and the second circuit C2, and a terminal that supplies voltage to the connection line 20.
  • the connection lines 20-1 and 20-2 routed in this manner are provided for each of the detection circuits 210 shown in plurality in FIG. 1, and are arranged near the detection circuits 210.
  • the common control unit 180 shown in FIG. 1 controls each of the circuits within the photodetector 100. Further, the common control unit 180 receives various instruction signals from the central processing unit or the testing device 300, and controls each of the circuits in the photodetection device 100 based on the received various instruction signals. For example, the common control unit 180 controls the operation timing of the scan control unit 120 and the signal processing unit 140 in synchronization with a vertical synchronization signal from the central processing unit or the testing device 300. Further, for example, the common control section 180 supplies a connection line selection signal received from the central processing section or the testing device 300 to the detection circuit control section 160. The connection line selection signal is a signal indicating which connection line among the plurality of connection lines 20 is to be inspected.
  • the detection circuit control unit 160 is a circuit that controls the operation of the detection circuit 210 based on various instruction signals received from the common control unit 180. For example, the detection circuit control section 160 controls the selection circuit SW based on the connection line selection signal received from the common control section 180. Further, the detection circuit control unit 160 receives the output signal OUT from the detection circuit 210 and supplies the received output signal OUT or a signal indicating the output signal OUT to the central processing unit or the testing device 300.
  • the central processing unit or test device 300 is, for example, an external device that tests the photodetector 100 for various failures.
  • the central processing unit or the test device 300 uses, for example, the image data received from the photodetector 100 to detect the presence or absence of a failure in a circuit other than the detection circuit 210, such as a pixel in the pixel array unit 110. Further, the central processing unit or the test device 300 inspects the connection line 20, for example. In that case, the central processing unit or test device 300 supplies the connection line selection signal to the common control unit 180 and receives the output signal OUT or a signal indicating the output signal OUT from the detection circuit control unit 160.
  • a detection circuit such as the detection circuit 210 and the detection circuit control section 160 are provided in the photodetection device 100, these circuits can also be provided in a semiconductor device other than the photodetection device 100.
  • connection line 20 including the pair of connection pads 21 and 22 is directly connected to the connection line 20, and the presence or absence of a failure in the connection line 20 is detected. It has a detection circuit 210 that can perform direct detection. Therefore, a failure in the connection line 20 including the pair of connection pads 21 and 22 bonded to each other via the bonding surface 199 can be directly detected. Thereby, the accuracy of failure detection at the joint between the first semiconductor substrate 101 and the second semiconductor substrate 102 can be improved.
  • the technology described in Patent Document 2 mentioned above is a technology that determines the presence or absence of a failure based on the response when charging and discharging, and it is difficult to optimize the failure detection circuit. Because of this, the test took time.
  • the photodetection device 100 according to the first embodiment of the present technology has a simple configuration in which the third potential and the failure threshold are compared, and the result of comparing the third potential and the failure threshold is It outputs digitally in two values: “H” and “L”. Therefore, failure testing is easy, and since there is no need to use a time constant, it is possible to suppress an increase in the time required for testing.
  • a failure detection circuit is provided for each chip of a plurality of chips that are bonded together.
  • the photodetecting device 100 it is only necessary to provide the photodetector on one of the first semiconductor substrate 101 and the second semiconductor substrate 102 which are overlapped and bonded. . This can prevent the chip size from increasing.
  • connection lines including a connection line 20-1 and a connection line 20-2 electrically separated from the connection line 20-1 are provided.
  • the connection line 20-1 has M (M is an integer of 1 or more) vertical wiring portions 25 for each connection pad.
  • the connection line 20-2 has N (N is an integer greater than or equal to 1) vertical wiring portions 25 for each connection pad, and M>N.
  • connection line 20-1 has high robustness but low failure detection sensitivity as a test pattern compared to the connection line 20-2, and the connection line 20-1 has low robustness but has low failure detection sensitivity as a test pattern compared to the connection line 20-1. It has both connection lines with connection line 20-1, which has high failure detection sensitivity. Therefore, the failure state of the connection line 20 can be evaluated from multiple angles. For example, as a result of testing both the connection wire 20-1 and the connection wire 20-2, if no failure is detected in both, it is possible that the connection wire 20-1 is partially peeled off, etc. It can be seen that there is a low possibility that there is a serious failure.
  • the detection circuit 210 selectively connects one of the connection lines 20 of the plurality of systems to the failure detection circuit 211. It has a selection circuit SW connected to the fault detection circuit 211, and is configured to detect the presence or absence of a fault in the connection line 20 connected to the fault detection circuit 211. In this way, by using the selection circuit SW, one detection circuit 210 can be shared by a plurality of connection lines 20, so that it is possible to suppress an increase in chip size.
  • the number of vertical wiring portions 25 that the connection line 20-1 has for each connection pad is calculated from the number of vertical wiring portions 25 provided for each circuit connection pad.
  • the number is the same as the number.
  • the photodetection device 100 when no inspection is being performed, all the switches included in the selection circuit SW are turned off, thereby suppressing the flow of electricity to the connection line 20. , saving power consumption.
  • the selection circuit SW is controlled based on the connection line selection signal from the central processing unit or the testing device 300, but the present technology is not limited to this.
  • the detection circuit control unit 160 controls the selection circuit SW to sequentially test the plurality of connection lines 20 one by one. Also good.
  • the number of circuit vertical wiring portions 25 provided for each circuit connection pad is two, but there is no limitation to this. Not done.
  • the number of circuit vertical wiring portions 25 provided for each circuit connection pad may be one, or three or more. In the case of three or more, the number of vertical wiring portions 25 provided for each connection pad may be increased in accordance with the number of circuit vertical wiring portions 25 in the connection line 20-1 as well.
  • one detection circuit 210 is shared by a plurality of connection lines 20, but a detection circuit 210 may be provided for each connection line.
  • a photodetection device 100 according to Modification 1 of the first embodiment includes a detection circuit 210A instead of the detection circuit 210, as shown in FIG.
  • the first potential which is the potential at one end of the resistance element 212 included in the detection circuit 210A, is the power supply potential VDD.
  • the second potential which is the potential at one end of the connection line 20, is the reference potential VSS (eg, ground). That is, in this modification, the first potential is higher than the second potential.
  • the switches SW1 and SW2 are configured with nMOS transistors.
  • the nMOS transistor turns on when "1" is input as the gate control signal SELSW to its gate electrode, electrically connects the connection line 20 to the resistance element 212 of the failure detection circuit 211, and outputs the gate control signal SELSW.
  • "0" is input as “0”, it is turned off and electrically disconnects between the connection line 20 and the resistance element 212 of the failure detection circuit 211.
  • a photodetection device 100 according to a second modification of the first embodiment includes a detection circuit 210B instead of the detection circuit 210, as shown in FIG. Furthermore, the connection line 20 has three systems of connection lines: a connection line 20-1, a connection line 20-2, and a connection line 20-3. That is, the connection line 20-3 is the third system connection line. Then, the detection circuit 210B performs a failure test using the three connection lines 20 described above.
  • the selection circuit SW of the detection circuit 210B includes a switch SW3 provided between the connection line 20-3 and the resistance element 212 of the failure detection circuit 211 in addition to the switches SW1 and SW2. In this way, the selection circuit SW has a configuration in which the number of switches corresponds to the number of connection lines 20.
  • connection line 20-3 has four vertical wiring portions 25 for each connection pad.
  • the wiring member 23c which is the wiring member included in the connection line 20-3, has one horizontal wiring portion 24 and four vertical wiring portions 25 provided for each connection pad.
  • the positional relationship between the connection pads 21 and 22 of the connection line 20-3 and the vertical wiring portion 25 is, for example, as shown in FIG. 10, although it is not limited thereto.
  • the cross-sectional structure of the connecting line 20-3 when viewed in longitudinal section is the same as that in FIG. 4A.
  • connection line 20-3 The number of vertical wiring portions 25 that the connection line 20-3 has for each connection pad is greater than the number of circuit vertical wiring portions 25 provided for each circuit connection pad 21, 22 shown in FIG. 3A. With this configuration, the presence or absence of a failure can be inspected for the connection line 20-3, which has higher robustness than the configuration of the portion that electrically connects the first circuit C1 and the second circuit C2.
  • the photodetection device 100 according to the second modification of the first embodiment has three systems of connection lines 20 with different robustness and failure detection sensitivity. Therefore, the failure state of the connection line 20 can be evaluated from more angles.
  • connection line 20-3 which has a high robustness based on the configuration of the part that electrically connects the first circuit C1 and the second circuit C2.
  • connection line 20-3 has a high robustness based on the configuration of the part that electrically connects the first circuit C1 and the second circuit C2.
  • connection lines 20 Note that in this modification, three systems of connection lines 20 were provided, but four or more systems of connection lines 20 may be provided.
  • the number of vertical wiring portions 25 that the connection line 20-3 has for each connection pad is four, but may be three as shown in FIGS. 11A and 11B. Furthermore, the number may be five or more.
  • the number of circuit vertical wiring portions 25 provided for each circuit connection pad was two, but three. It may be more than one.
  • the number of circuit vertical wiring portions 25 provided for each circuit connection pad is four, which is the same as in the case of connection line 20-3. That is, the connection line 20 having the same configuration as the configuration for electrically connecting the first circuit C1 and the second circuit C2 is the connection line 20-3.
  • the configuration is such that a plurality of connection lines, more specifically connection lines 20-1 and 20-2, are provided as connection lines having lower robustness and higher failure detection sensitivity than the connection line 20-3.
  • connection lines 20 as connection lines with lower robustness and higher failure detection sensitivity than the connection line 20-3, it is possible to determine, for example, what kind of failure will occur in the connection line 20. It is possible to obtain more knowledge such as from which part of 20 the failure occurs and how the failure progresses over time.
  • the photodetection device 100 according to the third modification of the first embodiment includes a detection circuit 210C instead of the detection circuit 210, as shown in FIG. Further, the connection line 20 has a configuration in which the second potential, which is the potential at one end thereof, is different for each connection line of the plurality of connection lines 20.
  • the second potential of the connection line 20-1 is the power supply potential VDD1
  • the second potential of the connection line 20-2 is the power supply potential VDD2
  • the second potential of the connection line 20-3 is the power supply potential VDD3.
  • the power supply potentials VDD1, VDD2, and VDD3 are different potentials from each other.
  • transistors having a breakdown voltage corresponding to the power supply potentials VDD1, VDD2, and VDD3 are provided as transistors forming the switches SW1, SW2, and SW3.
  • the photodetection device 100 according to the second embodiment is different from the photodetection device 100 according to the first embodiment described above in that it has a detection circuit 210D instead of the detection circuit 210, and other photodetection devices.
  • the configuration of the device 100 is basically the same as the photodetection device 100 of the first embodiment described above.
  • the detection circuit 210D has a configuration that can be switched between an enable mode for testing whether there is a fault in the connection line 20 or a disable mode for testing for a fault in the detection circuit 210 itself. Note that the same reference numerals are given to the constituent elements that have already been explained, and the explanation thereof will be omitted.
  • the connection line 20 is drawn more schematically than in other drawings.
  • the inspection for various failures of the photodetector 100 performed by the central processing unit or the test device 300 shown in FIG. 1 includes inspection of the detection circuit 210 itself.
  • the central processing unit or test device 300 supplies a mode signal to the common control unit 180.
  • the mode signal is a signal indicating an instruction to switch the mode of the detection circuit 210D. More specifically, the mode signal is a signal indicating an instruction to switch the mode of the detection circuit 210D to one of the enable mode and the disable mode.
  • the common control unit 180 supplies the mode signal from the central processing unit or the testing device 300 to the detection circuit control unit 160. Then, the detection circuit control section 160 controls the operation of the detection circuit 210 and the like based on the mode signal.
  • connection line 20 has multiple systems of connection lines 20 from connection line 20-1 to connection line 20-n.
  • the detection circuit 210D detects the presence or absence of a failure in the connection line 20 connected to the failure detection circuit 211 via the selection circuit SW.
  • the selection circuit SW has switches from switch SW1 to switch SWn. Each switch of the selection circuit SW is constituted by a pMOS transistor. Further, the detection circuit 210D has drive lines L1 to Ln to which the gate control signal SELSW is input.
  • the selection circuit SW has a selector 214. The selector 214 is electrically connected to the drive lines L1 to Ln, the gate electrode of each switch, and the drive line La described below.
  • the determination circuit 213 included in the failure detection circuit 211 is an inverter circuit. Therefore, the determination circuit 213 outputs "L” as the output signal OUT when there is no failure in the connection line 20 connected to the failure detection circuit 211, and when there is no failure in the connection line 20 connected to the failure detection circuit 211. In some cases, "H” is output as the output signal OUT.
  • the detection circuit 210D has a drive line La to which the control signal DETEN is input, and a drive line Lb to which the test signal TESTIN is input.
  • the control signal DETEN and the test signal TESTIN are input to the drive lines La and Lb under the control of the detection circuit control section 160.
  • the mode signal instructs to switch the mode of the detection circuit 210D to the enable mode "1" is input to the drive line La as the control signal DETEN.
  • the mode signal instructs to switch the mode of the detection circuit 210D to the disable mode "0" is input to the drive line La as the control signal DETEN.
  • FIG. 14 is a diagram showing the selector 214 when the connection line 20 has two systems, the connection line 20-1 and the connection line 20-2, and FIG. 15 shows the selector 214 when the connection line 20 has two systems. Represents a truth table. To simplify the explanation, the operation of the detection circuit 210D will be explained using an example in which there are two connection lines 20.
  • the selector 214 has a NAND circuit for each switch.
  • the output Z1 of the NAND circuit 215a is input to the gate electrode of the switch SW1, and the output Z2 of the NAND circuit 215b is input to the gate electrode of the switch SW2.
  • “1” is input to both the NAND circuits 215a and 215b as the control signal DETEN.
  • the gate control signal SELSW is input to the NAND circuit 215a via the inverter circuit 216, and the gate control signal SELSW is input as is to the NAND circuit 215b. That is, the configuration is such that one switch is selected from a plurality of switches depending on the presence or absence of the inverter circuit 216.
  • the operation of the detection circuit 210D when the detection circuit 210D is switched to the disable mode will be described.
  • the detection circuit 210D is switched to the disabled mode, it becomes possible to test whether the detection circuit 210 itself has a failure.
  • "0" is input as the control signal DETEN to the drive line La
  • the nMOS transistor 217 is turned off, and one end of the resistance element 212 and the reference potential VSS are electrically disconnected.
  • the inverter circuit 218 included in the detection circuit 210D inverts the control signal DETEN to "1” and supplies this signal "1" to the inverter circuit 219.
  • the inverter circuit 219 inverts the test signal TESTIN input to the drive line Lb, and the inverted test signal TESTIN is supplied to the determination circuit 213.
  • the truth table in FIG. 15 shows the output signal OUT when there is no failure in the detection circuit 210D. If there is no failure in the detection circuit 210D, the output signal OUT becomes “L” when the test signal TESTIN is “0", and the output signal OUT becomes "H” when the test signal TESTIN is "1". On the other hand, although not shown, if there is a failure in the detection circuit 210D, the output signal OUT becomes "H” in response to "0" of the test signal TESTIN, and The output signal OUT becomes "L".
  • the photodetecting device 100 includes a detection circuit 210E in place of the detection circuit 210D, as shown in FIGS. 16 to 18.
  • the first potential which is the potential at one end of the resistance element 212 included in the detection circuit 210E, is the power supply potential VDD.
  • the second potential which is the potential at one end of the connection line 20, is the reference potential VSS (eg, ground). That is, in this modification, the first potential is higher than the second potential. Because of this difference in configuration, the configuration of the detection circuit 210E of this modification differs in some parts from the configuration of the detection circuit 210D described in the second embodiment. The different parts will be explained below.
  • each switch included in the selection circuit SW is configured with an nMOS transistor instead of a pMOS transistor.
  • the detection circuit 210E includes a pMOS transistor 217 instead of the nMOS transistor 217, and the determination circuit 213 includes a buffer instead of the inverter circuit.
  • the detection circuit 210E includes an inverter circuit 220. The input side of the inverter circuit 220 is connected to the drive line Lb, and the output side is connected to the input side of the inverter circuit 219. The inverter circuit 220 inverts the test signal TESTIN input via the drive line Lb. Then, the inverted test signal TESTIN is input to the inverter circuit 219.
  • FIG. 17 is a diagram showing the selector 214 when the connection lines 20 are two systems, the connection line 20-1 and the connection line 20-2.
  • the selector 214 of this modification has an AND circuit 215c instead of the NAND circuit 215a, and an AND circuit 215d instead of the NAND circuit 215b.
  • a control signal DETEN is input to both AND circuits 215c and 215d.
  • the gate control signal SELSW is input to the AND circuit 215c via the inverter circuit 216, and the gate control signal SELSW is input as is to the AND circuit 215d.
  • the configuration is such that one switch is selected from a plurality of switches depending on the presence or absence of the inverter circuit 216. Furthermore, the output Z1 of the AND circuit 215c is input to the gate electrode of the switch SW1, and the output Z2 of the AND circuit 215d is input to the gate electrode of the switch SW2.
  • the gate control signal SELSW is input to the AND circuit 215c via the inverter circuit 216, and the gate control signal SELSW is input as is to the AND circuit 215d.
  • the operation of the detection circuit 210E when the detection circuit 210E is switched to the disable mode will be described.
  • the control signal DETEN is inverted by the inverter circuit 216, and the inverted control signal DETEN, that is, "1” is applied to the gate electrode of the pMOS transistor 217 of the detection circuit 210E.
  • the pMOS transistor 217 is turned off. This electrically disconnects one end of resistance element 212 and power supply potential VDD.
  • the test signal TESTIN input to the drive line Lb is inverted by the inverter circuit 220 and supplied to the inverter circuit 219.
  • the other operations of the detection circuit 210E are the same as those of the detection circuit 210D, so the explanation thereof will be omitted here.
  • the electronic device 400 includes a solid-state imaging device 401, an optical lens 402, a shutter device 403, a drive circuit 404, and a signal processing circuit 405.
  • the electronic device 400 is, for example, an electronic device such as a camera, although it is not limited thereto. Further, the electronic device 400 includes the above-described photodetection device 100 as a solid-state imaging device 401.
  • the optical lens (optical system) 402 forms an image of image light (incident light 406) from the subject onto the imaging surface of the solid-state imaging device 401.
  • image light incident light 406
  • the shutter device 403 controls the light irradiation period and the light blocking period to the solid-state imaging device 401.
  • the drive circuit 404 supplies drive signals that control the transfer operation of the solid-state imaging device 401 and the shutter operation of the shutter device 403.
  • Signal transfer of the solid-state imaging device 401 is performed by a drive signal (timing signal) supplied from the drive circuit 404 .
  • the signal processing circuit 405 performs various signal processing on the signals (pixel signals) output from the solid-state imaging device 401.
  • the video signal subjected to signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the electronic device 400 is not limited to a camera, and may be another electronic device.
  • it may be an imaging device such as a camera module for mobile devices such as mobile phones.
  • the electronic device 400 also includes, as the solid-state imaging device 401, the photodetecting device 100 according to any one of the first embodiment to the second embodiment and modifications of these embodiments, or the first embodiment to the second embodiment.
  • a photodetecting device 100 according to a combination of at least two of the embodiments and modifications of these embodiments can be provided.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 20 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 21 is a diagram showing an example of the installation position of the imaging section 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 21 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the above-described photodetection device 100 can be applied to the imaging section 12031.
  • the present technology can be applied to all light detection devices, including not only the solid-state imaging device as an image sensor described above, but also a ranging sensor that measures distance, also called a ToF (Time of Flight) sensor.
  • a distance measurement sensor emits illumination light toward an object, detects the reflected light that is reflected back from the object's surface, and measures the flight from the time the illumination light is emitted until the reflected light is received. This is a sensor that calculates the distance to an object based on time.
  • the structure of this distance measurement sensor the structure of the connection line and detection circuit described above can be adopted.
  • the present technology is also applicable to semiconductor devices other than the photodetecting device 100.
  • semiconductor devices such as memories such as DRAMs, logic circuits, or combinations thereof.
  • the materials listed as constituting the above-mentioned constituent elements may contain additives, impurities, and the like.
  • the present technology may have the following configuration. (1) a first semiconductor substrate; a second semiconductor substrate superposed and bonded to the first semiconductor substrate; The first semiconductor substrate and the second semiconductor substrate have a plurality of pairs of connection pads connected to each other across a bonding surface between the first semiconductor substrate and the second semiconductor substrate, and the first semiconductor substrate and the second semiconductor substrate are connected to each other through the pairs of connection pads.
  • connection line alternately routed multiple times from one side of the semiconductor substrate to the other, a detection circuit capable of detecting the presence or absence of a failure in the connection line; Equipped with The connection line has a wiring member that connects the adjacent connection pads on each of the first semiconductor substrate side and the second semiconductor substrate side, The wiring member has a horizontal wiring portion extending in the horizontal direction and a vertical wiring portion extending in the stacking direction and connecting the connection pad to the horizontal wiring portion,
  • the connection line includes a plurality of connection lines including a first connection line and a second connection line electrically separated from the first connection line,
  • the first connection line has M (M is an integer of 1 or more) the vertical wiring portions for each connection pad, and the second connection line has N (N is an integer of 1 or more) for each of the connection pads.
  • the detection circuit includes a failure detection circuit and a selection circuit that selectively connects one of the connection lines of the plurality of systems to the failure detection circuit, and is connected to the failure detection circuit.
  • the failure detection circuit includes a resistance element and a determination circuit,
  • the potential at one end of the resistive element is a first potential
  • the potential at one end of the connection line is a second potential different from the first potential
  • the other end of the connection line is electrically connectable to the other end of the resistance element via the selection circuit
  • the determination circuit is capable of detecting a third potential that is a potential at a position between the connection line connected to the failure detection circuit and the resistance element, and based on the third potential, the determination circuit detects the failure detection circuit.
  • the determination circuit is a level shifter circuit that determines whether the third potential is greater than a failure threshold.
  • a first circuit configured on the first semiconductor substrate; a second circuit configured on the second semiconductor substrate; a pair of circuit connection pads, which are connection pads provided separately in addition to the connection pads of the connection line; a circuit vertical wiring portion provided for each circuit connection pad and extending in the stacking direction; In the first semiconductor substrate, the first circuit and the circuit connection pad are electrically connected by the circuit vertical wiring portion, In the second semiconductor substrate, the second circuit and the circuit connection pad are electrically connected by the circuit vertical wiring portion, (1) to (4), wherein the first connection line has the same number of vertical wiring portions for each connection pad as the number of circuit vertical wiring portions provided for each circuit connection pad; The semiconductor device according to any one of the above.
  • (10) comprising: a semiconductor device that is a photodetection device; and an optical system that forms image light from a subject on the semiconductor device;
  • the semiconductor device includes: a first semiconductor substrate; a second semiconductor substrate superposed and bonded to the first semiconductor substrate;
  • the first semiconductor substrate and the second semiconductor substrate have a plurality of pairs of connection pads connected to each other across a bonding surface between the first semiconductor substrate and the second semiconductor substrate, and the first semiconductor substrate and the second semiconductor substrate are connected to each other via the pairs of connection pads.
  • connection line alternately routed multiple times from one side of the semiconductor substrate to the other, a detection circuit capable of detecting the presence or absence of a failure in the connection line; Equipped with The connection line has a wiring member that connects the adjacent connection pads on each of the first semiconductor substrate side and the second semiconductor substrate side, The wiring member has a horizontal wiring portion extending in the horizontal direction and a vertical wiring portion extending in the stacking direction and connecting the connection pad to the horizontal wiring portion,
  • the connection line includes a plurality of connection lines including a first connection line and a second connection line electrically separated from the first connection line,
  • the first connection line has M (M is an integer of 1 or more) the vertical wiring portions for each connection pad, and the second connection line has N (N is an integer of 1 or more) for each of the connection pads.

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Abstract

半導体基板同士の接合部分の故障を検出可能な半導体装置を提供する。半導体装置は、重ねて接合された第１及び第２半導体基板と、基板同士の接合面を挟んで互いに接続された接続パッドの対を複数対有し、接続パッドの対を介して第１及び第２半導体基板のうちの一方から他方へと交互に複数回引き回された接続線と、接続線の故障の有無を検出可能な検出回路とを備え、接続線は、第１及び第２半導体基板側のそれぞれにおいて隣接する接続パッド同士を接続する配線部材を有し、配線部材は、水平方向に延びた水平配線部分と積層方向に延び且つ接続パッドを水平配線部分に接続する垂直配線部分とを有し、接続線としては、第１接続線と第１接続線とは電気的に分離された第２接続線とを含む複数系統の接続線を有し、第１接続線は接続パッド毎にＭ個の垂直配線部分を有し、第２接続線は接続パッド毎にＮ個の垂直配線部分を有し、且つＭ＞Ｎである。

Description

半導体装置及び電子機器
　本技術（本開示に係る技術）は、半導体装置及び電子機器に関し、特に、重ね合わせて接合された複数の半導体基板を含む半導体装置及び電子機器に関する。
　半導体基板同士の接合部分の故障を検出する方法として、特許文献１及び特許文献２に記載の方法がある。特許文献１では、クラックテスト配線をＴＳＶ（Through-Silicon Via）近傍に配置し、その配線の断線の有無を検出することにより、ＴＳＶ近傍にクラックが生じているかどうかを検出するテストを行っていた。また、特許文献２では、ＴＳＶを大きい容量と捉えて、検査を行っていた。
特開２０１３－１３１６８８号公報 特開２０１２－２３５１１４号公報
　上述の特許文献１及び特許文献２に記載の方法は、いずれも、基板同士を接続する接続パッドの故障を検出可能ではなかった。
　本技術は、半導体基板同士の接合部分の故障を検出可能な構成を有する半導体装置及び電子機器を提供することを目的とする。
　本技術の一態様に係る半導体装置は、第１半導体基板と、第１半導体基板に重ね合わされて接合された第２半導体基板と、第１半導体基板と第２半導体基板との接合面を挟んで互いに接続された接続パッドの対を複数対有し、接続パッドの対を介して第１半導体基板及び第２半導体基板のうちの一方から他方へと交互に複数回引き回された接続線と、接続線の故障の有無を検出可能な検出回路と、を備え、接続線は、第１半導体基板側及び第２半導体基板側のそれぞれにおいて、隣接する接続パッド同士を接続する配線部材を有し、配線部材は、水平方向に延びた水平配線部分と、積層方向に延び且つ接続パッドを水平配線部分に接続する垂直配線部分とを有し、接続線としては、第１接続線と、第１接続線とは電気的に分離された第２接続線とを含む複数系統の接続線を有し、第１接続線は接続パッド毎にＭ（Ｍは１以上の整数）個の垂直配線部分を有し、第２接続線は接続パッド毎にＮ（Ｎは１以上の整数）個の垂直配線部分を有し、且つＭ＞Ｎである。
　本技術の一態様に係る電子機器は、上記半導体装置と、上記半導体装置に被写体からの像光を結像させる光学系と、を備える。
本技術の第１実施形態に係るテストシステムの一構成例を示すブロック図である。 本技術の第１実施形態に係る光検出装置の画素の等価回路図である。 本技術の第１実施形態に係る光検出装置において、第１半導体基板に構成された第１回路及び第２半導体基板に構成された第２回路の一部の断面構成を示す縦断面図である。 本技術の第１実施形態に係る光検出装置が有する接続線の構成の一部を示す縦断面図である。 本技術の第１実施形態に係る光検出装置が有する接続線の構成の一部を示す縦断面図である。 本技術の第１実施形態に係る光検出装置が有する接続線の構成の一部を示す縦断面図である。 図４Ａに示す接続線において、接続パッドと垂直配線部分との位置関係を示す平面図である。 本技術の第１実施形態に係る光検出装置が有する接続線の構成の一部を示す縦断面図である。 図５Ａに示す接続線において、接続パッドと垂直配線部分との位置関係を示す平面図である。 本技術の第１実施形態に係る光検出装置が有する検出回路と接続線との接続関係を示す説明図である。 本技術の第１実施形態に係る接続線の平面配置を模式的に示す平面図である。 本技術の第１実施形態の変形例１に係る光検出装置が有する検出回路と接続線との接続関係を示す説明図である。 本技術の第１実施形態の変形例２に係る光検出装置が有する検出回路と接続線との接続関係を示す説明図である。 本技術の第１実施形態の変形例２に係る３系統目の接続線において、接続パッドと垂直配線部分との位置関係を示す平面図である。 ３系統目の接続線の他の構成の一部を示す縦断面図である。 図１１Ａに示す接続線において、接続パッドと垂直配線部分との位置関係を示す平面図である。 本技術の第１実施形態の変形例３に係る光検出装置が有する検出回路と接続線との接続関係を示す説明図である。 本技術の第２実施形態に係る光検出装置が有する検出回路と接続線との接続関係を示す説明図である。 図１３に示すセレクタの具体的な構成を示す説明図である。 図１４に示す検出回路の入出力に関する真理値表を示す図である。 本技術の第２実施形態の変形例１に係る光検出装置が有する検出回路と接続線との接続関係を示す説明図である。 図１６に示すセレクタの具体的な構成を示す説明図である。 図１７に示す検出回路の入出力に関する真理値表を示す図である。 電子機器の概略的な構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
　以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本技術の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
　説明は以下の順序で行う。
１．第１実施形態
２．第２実施形態
３．応用例
　　　電子機器への応用例
　　　移動体への応用例
　［第１実施形態］
　この実施形態では、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである光検出装置に本技術を適用した一例について説明する。なお、光検出装置は、半導体装置の一例である。
　≪テストシステムの構成例≫
　図１は、本技術の実施形態におけるテストシステムの一構成例を示すブロック図である。このテストシステムは、光検出装置などの半導体装置の故障の有無を検出するためのものであり、光検出装置１００と、中央演算部または試験装置３００とを備える。また、光検出装置１００は、画素アレイ部１１０、走査制御部１２０、読出し制御部１３０、信号処理部１４０、出力部１５０および共通制御部１８０を備える。
　≪光検出装置の構成例≫
　光検出装置１００は、半導体チップ２に搭載されている。半導体チップ２は、互いに重ね合わせて接合された第１半導体基板１０１と、第２半導体基板１０２とを有する。また、光検出装置１００は、複数の検出回路２１０と、複数の検出回路２１０に電気的に接続された検出回路制御部１６０とを備える。複数の検出回路２１０は、それぞれ平面視で光検出装置１００の異なる位置に設けられている。また、複数の検出回路２１０のそれぞれに対して、後述の複数系統の接続線が設けられている。なお、検出回路２１０は、重ね合わせて接合された第１半導体基板１０１と、第２半導体基板１０２との一方の基板に設けられていればよく、両方の基板に設ける必要はない。本実施形態では、検出回路２１０は、第１半導体基板１０１と第２半導体基板１０２とのうちの第２半導体基板１０２に設けられているとして、説明する。
　また、光検出装置１００内の回路は、積層された第１半導体基板１０１と第２半導体基板１０２とに分散して配置される。例えば、画素アレイ部１１０が第１半導体基板１０１に配置され、残りの回路が第２半導体基板１０２に配置される。なお、第１半導体基板１０１および第２半導体基板１０２のそれぞれに配置される回路は、同図に例示した構成に限定されない。例えば、画素アレイ部１１０および読出し制御部１３０と、信号処理部１４０内のコンパレータとを第１半導体基板１０１に配置し、残りの回路を第２半導体基板１０２に配置することもできる。また、２つの半導体基板（１０１および１０２）を積層しているが、３つ以上の半導体基板を積層し、それらに光検出装置１００内の回路を配置することもできる。
　画素アレイ部１１０には、少なくとも画素３のうち光電変換が行われる部分が二次元格子状に複数配列されている。画素アレイ部１１０は、例えば図１９に示す光学系４０２により集光される光を受光する受光面である。走査制御部１２０は、共通制御部１８０の制御に従って、画素アレイ部１１０の行を順に駆動し、画素信号を出力させるものである。読出し制御部１３０は、画素アレイ部の列のそれぞれから画素信号を読み出して、信号処理部１４０に供給するものである。読出し制御部１３０は、読出し回路１５を有する。
　図２は、画素３の一構成例を示す等価回路図である。画素３は、光電変換素子ＰＤと、この光電変換素子ＰＤで光電変換された信号電荷を蓄積（保持）する電荷蓄積領域（フローティングディフュージョン：Ｆloating Ｄiffusion）ＦＤと、この光電変換素子ＰＤで光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送トランジスタＴＲと、を備えている。また、画素３は、読出し制御部１３０が有する読出し回路１５を含む。読出し回路１５は、電荷蓄積領域ＦＤに電気的に接続されている。
　光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤはまた、生成された信号電荷を一時的に蓄積（保持）する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグラウンド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。
　転送トランジスタＴＲのドレイン領域は、電荷蓄積領域ＦＤと電気的に接続されている。転送トランジスタＴＲのゲート電極は、画素駆動線のうちの転送トランジスタ駆動線と電気的に接続されている。
　電荷蓄積領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　読出し回路１５は、電荷蓄積領域ＦＤに蓄積された信号電荷を読み出し、信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、例えば、酸化シリコン膜（ＳｉＯ２膜）からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン膜（Ｓｉ３Ｎ４膜）、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ）でも構わない。
　増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷蓄積領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレインが増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が電荷蓄積領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は、画素駆動線のうちのリセットトランジスタ駆動線と電気的に接続されている。
　図１に示す信号処理部１４０は、画素信号に対して、ＡＤ（Analog to Digital）変換処理やＣＤＳ（Correlated Double Sampling）処理などの信号処理を行うものである。この信号処理部１４０は、処理後の画素信号を出力部１５０へ供給する。
　出力部１５０は、画素信号を配列した画像データを中央演算部または試験装置３００に出力するものである。
　検出回路２１０、検出回路制御部１６０、共通制御部１８０について説明する前に、図３Ａから図３Ｃまでを参照し、第１半導体基板１０１と第２半導体基板１０２との貼り合わせの構成について、説明する。
　図３Ａは、第１半導体基板１０１に構成された第１回路Ｃ１及び第２半導体基板１０２に構成された第２回路Ｃ２の一部の断面構成を示す縦断面図である。ここでは、接合面１９９において、第１半導体基板１０１と第２半導体基板１０２とを貼り合わせた例を示している。第１半導体基板１０１および第２半導体基板１０２のそれぞれにおいて、一例として６層のメタル配線層を想定し、シリコン（Ｓｉ）層から順に、Ｍ１乃至Ｍ６として表記している。
　第１半導体基板１０１は、半導体層１０１ａと、半導体層１０１ａに積層された配線層１０１ｂとを有する。半導体層１０１ａには、画素アレイ部１１０及び光電変換素子ＰＤ等が構成されている。配線層１０１ｂは、絶縁膜と、メタル配線層と、接合面１９９に臨む接続パッド２１と、積層方向に延び且つ接続パッド２１を第１回路Ｃ１のメタル配線層Ｍ６に電気的に接続するビアである垂直配線部分２５と、を有する多層配線層である。第２半導体基板１０２は、半導体層１０２ａと、半導体層１０２ａに積層された配線層１０２ｂとを有する。半導体層１０２ａには、トランジスタ等の素子が構成されている。配線層１０２ｂは、絶縁膜と、メタル配線層と、接合面１９９に臨む接続パッド２２と、積層方向に延び且つ接続パッド２２を第２回路Ｃ２のメタル配線層Ｍ６に電気的に接続するビアである垂直配線部分２５と、を有する多層配線層である。
　接続パッド２１と接続パッド２２とは、ハイブリッド接合されている。すなわち、接続パッド２１の接合面１９９に臨む面と接続パッド２２の接合面１９９に臨む面とが重ね合わされて接合されている。そして、接続パッド２１と接続パッド２２を接合することにより、第１半導体基板１０１に搭載された第１回路Ｃ１と、第２半導体基板１０２に搭載された第２回路Ｃ２と、を電気的に接続している。なお、図３Ａに示す接続パッド２１、２２と、後述の図３Ｂ及び図３Ｃに示す接続パッド２１、２２と、を区別するために、図３Ａに示す接続パッド２１、２２を回路接続パッド２１、２２と呼び、図３Ｂ及び図３Ｃに示す接続パッド２１、２２をテスト接続パッド２１、２２とぶ場合がある。なお、両者を区別しない場合には、単に接続パッド２１、２２と呼ぶ。また、図３Ａに示す垂直配線部分２５と、後述の図３Ｂ及び図３Ｃに示す垂直配線部分２５と、を区別するために、図３Ａに示す垂直配線部分２５を回路垂直配線部分２５と呼び、図３Ｂ及び図３Ｃに示す垂直配線部分２５をテスト垂直配線部分２５と呼ぶ場合がある。なお、両者を区別しない場合には、単に垂直配線部分２５と呼ぶ。そして、回路垂直配線部分２５は、回路接続パッド毎に設けられている。
　図３Ｂ及び図３Ｃは、接続線２０の構成の一部を示している。接続線２０は、第１半導体基板１０１と第２半導体基板１０２との接合の故障を検知するために設けられたテストパターンであり、検出回路２１０毎に設けられている。接続線２０は、第１半導体基板１０１と第２半導体基板１０２との接合面１９９を挟んで互いに接続された接続パッド２１、２２の対を複数対有し、接続パッド２１、２２の対を介して第１半導体基板１０１及び第２半導体基板１０２のうちの一方から他方へと交互に複数回引き回されている。なお、接続線２０が有する接続パッド２１、２２の対は、図３Ａに示す、第１回路Ｃ１と第２回路Ｃ２とを電気的に接続する接続パッド（回路接続パッド）２１、２２以外に別途設けられた接続パッドの対であり、第１回路Ｃ１と第２回路Ｃ２とを接続するのには用いられていない。接続パッド２１、２２は、金属製である。接続パッド２１、２２は、これには限定されないが、例えば、銅（Ｃｕ）で構成されている。なお、接続線が有する接続パッド２１、２２の対の数は、図３Ｂ、図３Ｃ及びそれ以降の図に示す数には限定されない。
　接続線２０は、第１半導体基板１０１側及び第２半導体基板１０２側のそれぞれにおいて、隣接する接続パッド同士を接続する配線部材２３を有している。配線部材２３は、水平方向に延びた水平配線部分２４と、積層方向に延び且つ接続パッド２１又は接続パッド２２を前記水平配線部分２４に接続する垂直配線部分２５とを有している。なお、水平配線部分２４は、これには限定されないが、例えば、メタル配線層Ｍ６に属する配線である。また、垂直配線部分２５は、これには限定されないが、例えば、ビアである。水平配線部分２４及び垂直配線部分２５は、公知の金属を用いて構成されていれば良い。
　このような構成により、接続線２０は、第１半導体基板１０１から第２半導体基板１０２へ、配線部材２３、接続パッド２１、接続パッド２２、の順で引き回され、その後、配線部材２３、接続パッド２２、接続パッド２１の順で第２半導体基板１０２から第１半導体基板１０１へ引き回される。そして、接続線２０は、このように、第１半導体基板１０１及び第２半導体基板１０２のうちの一方から他方へと交互に複数回引き回されている。このように、複数の接続パッド２１、２２の対を数珠つなぎ即ちひとつなぎにする接続線２０は、デイジーチェーン（daisy chain）と呼ばれている。
　ここで、図３Ａに示す第１半導体基板１０１と第２半導体基板１０２との接合に生じ得る故障について、説明する。第１半導体基板１０１と第２半導体基板１０２との接合に生じ得る故障としては、これには限定されないが、例えば、対をなす接続パッド２１と接続パッド２２に関連した故障を挙げることができる。対をなす接続パッド２１と接続パッド２２に関連した故障としては、例えば、接続パッド同士の接合不良、接合後に生じた剥がれ、及び、基板貼り合わせ時の位置ずれによる接合不良等を挙げることができる。また、対をなす接続パッド２１と接続パッド２２に関連した故障として、接続パッド２１、２２とビアである垂直配線部分２５との接合不良及び剥がれ、垂直配線部分２５とメタル配線層Ｍ６に属する配線との接合不良及び剥がれ等が挙げられる。本実施形態では、上述のような故障の検査を、テストパターンである接続線２０を用いて行っている。接続線２０に上述の故障と同様な故障が発生すると、接続線２０の抵抗値が大きくなる。また、接続線２０内に断線が生じると、接続線２０の電気的導通が遮断される。そして、検出回路２１０を用いて、接続線２０の故障の有無を検査している。
　光検出装置１００は、互いに電気的に分離された複数系統の接続線２０を有している。本実施形態では、光検出装置１００は、図３Ｂに示す接続線２０と、図３Ｃに示す接続線２０との２系統の接続線２０を有している。そして、接続線２０－２は、接続線２０－１とは電気的に分離されている。なお、図３Ｂに示す接続線２０と、図３Ｃに示す接続線２０とを区別するために、図３Ｂに示す接続線２０を接続線２０－１と呼び、図３Ｃに示す接続線２０を接続線２０－２と呼ぶ。接続線２０－１と接続線２０－２とを区別しない場合には、両者を区別せず、単に接続線２０と呼ぶ。
　複数系統の接続線２０のそれぞれは、検出回路２１０によりその故障の有無が検査される。より具体的には、複数系統の接続線２０のうちの一の接続線２０を選択し、選択した接続線２０に対する故障の検査を行っている。本実施形態では、接続線２０－１及び接続線２０－２のそれぞれが、検出回路２１０によりその故障の有無が検査される。
　また、複数系統の接続線２０のそれぞれは、接続パッド毎に設けられた垂直配線部分２５の個数が異なる。換言すると、一の接続線２０は、設けられた垂直配線部分２５が同数の接続パッドの組同士を、デイジーチェーン接続して得られた接続線であると言える。光検出装置１００は、接続線２０として、第１接続線と、第１接続線とは電気的に分離された第２接続線とを含む複数系統の接続線を有し、第１接続線は接続パッド毎にＭ（Ｍは１以上の整数）個の垂直配線部分２５を有し、第２接続線は接続パッド毎にＮ（Ｎは１以上の整数）個の垂直配線部分２５を有し、且つＭ＞Ｎである。本実施形態では、図３Ｂ、図４Ａ、図４Ｂに示すように、接続線２０－１は、接続パッド毎に２個（Ｍ＝２の第１接続線に相当）の垂直配線部分２５を有している。より具体的には、接続線２０－１は、接続パッド毎に２個の垂直配線部分２５が設けられた接続パッドの組を、複数組デイジーチェーン接続して得られた接続線である。そして、接続線２０－１が有する配線部材である配線部材２３ａは、１つの水平配線部分２４と、接続パッド毎に２個ずつ設けられた垂直配線部分２５とを有している。また、図３Ｃ、図５Ａ、図５Ｂに示すように、接続線２０－２は、接続パッド毎に１個（Ｎ＝１の第２接続線に相当）の垂直配線部分２５を有している。より具体的には、接続線２０－２は、接続パッド毎に１個の垂直配線部分２５が設けられた接続パッドの組を、複数組デイジーチェーン接続して得られた接続線である。そして、接続線２０－２が有する配線部材である配線部材２３ｂは、１つの水平配線部分２４と、接続パッド毎に１個ずつ設けられた垂直配線部分２５とを有している。なお、配線部材２３ａと配線部材２３ｂとを区別しない場合には、単に配線部材２３と呼ぶ。
　また、接続線２０－１が接続パッド毎に有する垂直配線部分２５の個数を、図３Ａに示す回路接続パッド２１、２２毎に設けられた回路垂直配線部分２５の個数と同じ個数（本実施形態では２個）にしている。接続線２０－１の垂直配線部分２５の個数をこのような構成にすることにより、第１回路Ｃ１と第２回路Ｃ２とを電気的に接続する構成と同じ構成について、故障の有無をテストすることができる。
　また、接続線２０－２が接続パッド毎に有する垂直配線部分２５の個数は、接続線２０－１が接続パッド毎に有する垂直配線部分２５の個数より少なく設けてある。本実施形態では、接続線２０－２が接続パッド毎に有する垂直配線部分２５の個数は、１個である。
　接続線２０－１では、接続パッド毎に垂直配線部分２５を２個有しているので、例えば、接続パッド２１と１個の垂直配線部分２５との間に剥がれが生じた場合であっても、接続線２０－１が断線する可能性が低い。すなわち、接続線２０－１は、ロバスト性が高い。これに対して、接続線２０－２では、接続パッド毎に有する垂直配線部分２５の個数がたった１個であるため、接続パッド２１と１個の垂直配線部分２５との間に剥がれが生じた場合には、接続線２０－２が高抵抗になる可能性及び断線する可能性は、接続線２０－１が高抵抗になる可能性及び断線する可能性より高い。つまり、接続線２０－２のロバスト性は接続線２０－１より低く、接続線２０－１より故障し易い。接続線２０－２は、接続線２０－２より故障し易いため、故障検出用のテストパターンとしては、接続線２０－１より故障検出感度が高いパターンであるとも言える。
　図６に示すように、検出回路２１０毎に、複数系統の接続線２０が設けられている。検出回路２１０は、検出回路制御部１６０の制御に従って、接続線２０の故障の有無を検出する。そして、検出回路２１０は、検出結果を示す出力信号ＯＵＴを検出回路制御部１６０に供給する。なお、接続線２０は、模式的に描いていて、以降、同様の図面においても模式的に描いている。
　検出回路２１０は、故障検出回路２１１と、複数系統の接続線２０のうちの一の接続線２０を故障検出回路２１１に選択的に接続する選択回路ＳＷとを有し、故障検出回路２１１に接続された接続線２０について、故障の有無を検出する構成である。本実施形態では、接続線２０－１と接続線２０－２との２系統の接続線２０が、選択回路ＳＷにより選択的に故障検出回路２１１に接続される構成である。そのため、検出回路２１０は、故障検出回路２１１に接続された接続線２０について、故障の有無を直接検出可能である。
　故障検出回路２１１は、抵抗素子２１２と、判定回路２１３とを有している。抵抗素子２１２の一端の電位である第１電位は基準電位ＶＳＳ（例えば、グラウンド）である。そして、接続線２０の一端の電位である第２電位は電源電位ＶＤＤであり、第１電位とは異なる電位である。本実施形態では、第２電位は第１電位より高い。接続線２０の他端は、選択回路ＳＷを介して抵抗素子２１２の他端に電気的に接続可能である。選択回路ＳＷは、接続線２０毎に設けられたスイッチを有している。より具体的には、選択回路ＳＷは、接続線２０－１と故障検出回路２１１の抵抗素子２１２との間に設けられたスイッチＳＷ１と、接続線２０－２と故障検出回路２１１の抵抗素子２１２との間に設けられたスイッチＳＷ２と、を有している。スイッチＳＷ１、ＳＷ２は、これには限定されないが、例えば、ｐＭＯＳトランジスタにより構成されている。ｐＭＯＳトランジスタは、そのゲート電極に、ゲート制御信号ＳＥＬＳＷとして“０”が入力された場合にオンして、接続線２０を故障検出回路２１１の抵抗素子２１２に電気的に接続し、ゲート制御信号ＳＥＬＳＷとして“１”が入力された場合にオフして、接続線２０と故障検出回路２１１の抵抗素子２１２との間を電気的に遮断する。選択回路ＳＷが所有する複数のスイッチのそれぞれは、検出回路制御部１６０の制御により、オン、オフされる。より具体的には、検出回路制御部１６０の制御により複数のスイッチのうちの一のスイッチのみがオンされることにより、選択回路ＳＷは、複数系統の接続線２０のうちの一の接続線２０を故障検出回路２１１に選択的に接続している。スイッチＳＷ１のゲート電極には駆動線Ｌ１が電気的に接続されていて、スイッチＳＷ２のゲート電極には駆動線Ｌ２が電気的に接続されている。ゲート制御信号ＳＥＬＳＷは、検出回路制御部１６０の制御により、駆動線Ｌ１、Ｌ２を介して、スイッチのゲート電極に入力される。また、検査を行っていない時には、選択回路ＳＷが有する全てのスイッチをオフとすることにより接続線２０に電気が流れることを抑制できるので、消費電力を節約できる。
　判定回路２１３は、故障検出回路２１１に接続された接続線２０と抵抗素子２１２との間に接続されたバッファである。判定回路２１３は、故障検出回路２１１に接続された接続線２０と抵抗素子２１２との間の位置の電位である第３電位を検出し、第３電位に基づいて、故障検出回路２１１に接続された接続線２０について故障の有無を検出し、その結果を出力信号ＯＵＴとして出力する。より具体的には、判定回路２１３は、例えばレベルシフタ回路であり、第３電位と故障閾値とを比較し、第３電位が故障閾値より高い場合に、故障検出回路２１１に接続された接続線２０に故障が無いことを示す“Ｈ”を出力信号ＯＵＴとして出力し、第３電位が故障閾値以下である場合に、故障検出回路２１１に接続された接続線２０に故障があることを示す“Ｌ”を出力信号ＯＵＴとして出力する。故障検出回路２１１に接続された接続線２０に剥がれ等の故障があると、接続線２０に電気が流れ難くなり、接続線２０の抵抗値が上がる。そして、第３電位は故障がない場合より低くなる。故障検出回路２１１に接続された接続線２０に断線がある場合においても、第３電位は故障がない場合より低くなる。そのため、第３電位と故障閾値とを比較することにより、故障検出回路２１１に接続された接続線２０の故障の有無を検出できる。なお、故障閾値の値は、抵抗素子２１２の抵抗値を変えることにより、変えることができる。抵抗素子２１２は、これには限定されないが、例えば、図示するように可変抵抗である。
　図７は、接続線２０－１、２０－２の平面配置を模式的に示す平面図である。接続線２０－１、２０－２は、例えば、図７に示すように、複数回方向を変えながら引き回されている。また、電源電圧ＶＤＤを供給する端子には、第１回路Ｃ１及び第２回路Ｃ２に電圧を供給している端子と、接続線２０に電圧を供給している端子とがある。このように引き回された接続線２０－１、２０－２は、図１に複数示す検出回路２１０毎に設けられ且つ検出回路２１０の近傍に配置されている。
　図１に示す共通制御部１８０は、光検出装置１００内の回路のそれぞれを制御するものである。また、共通制御部１８０は、中央演算部または試験装置３００からの各種指示信号を受け取り、受け取った各種指示信号に基づいて光検出装置１００内の回路のそれぞれを制御する。例えば、共通制御部１８０は、中央演算部または試験装置３００からの垂直同期信号に同期して、走査制御部１２０や信号処理部１４０の動作タイミングを制御する。また、例えば、共通制御部１８０は、中央演算部または試験装置３００から受け取った接続線選択信号を、検出回路制御部１６０に供給する。接続線選択信号とは、複数系統の接続線２０のうちのどの接続線に対して検査を行うかを示す信号である。
　検出回路制御部１６０は、共通制御部１８０から受け取った各種指示信号に基づいて、検出回路２１０の動作を制御する回路である。例えば、検出回路制御部１６０は、共通制御部１８０から受け取った接続線選択信号に基づき、選択回路ＳＷを制御する。また、検出回路制御部１６０は、検出回路２１０から出力信号ＯＵＴを受け取り、受け取った出力信号ＯＵＴ、又は出力信号ＯＵＴを示す信号を中央演算部または試験装置３００に供給する。
　≪中央演算部または試験装置の構成例≫
　図１に示すように、中央演算部または試験装置３００は、例えば、光検出装置１００の各種故障の検査を行う外部装置である。中央演算部または試験装置３００は、例えば、光検出装置１００から受け取った画像データを用いて、画素アレイ部１１０内の画素など、検出回路２１０以外の回路の故障の有無を検出する。また、中央演算部または試験装置３００は、例えば、接続線２０の検査を行う。その場合、中央演算部または試験装置３００は、接続線選択信号を共通制御部１８０に供給し、検出回路制御部１６０から、出力信号ＯＵＴ、又は出力信号ＯＵＴを示す信号を受け取る。
　また、検出回路２１０等の検出回路と検出回路制御部１６０とを光検出装置１００に設けているが、これらの回路を光検出装置１００以外の半導体装置に配置することもできる。
　≪第１実施形態の主な効果≫
　以下、第１実施形態の主な効果を説明するが、その前に、従来の技術について、説明する。上述の特許文献１及び特許文献２に記載の技術は、半導体基板同士を貼り合わせることにより互いに接合される接続パッドの対に関する故障を、直接検出していなかった。特許文献１では、クラックテスト配線をＴＳＶ近傍に配置し、その配線の断線の有無を検出することにより、ＴＳＶ近傍にクラックが生じているかどうかを検出するテストを行っていた。また、特許文献２では、ＴＳＶを大きい容量と捉えて、検査を行っていた。そのため、特許文献２の技術を、接続パッドに適用することができなかった。
　これに対して、本技術の第１実施形態に係る光検出装置１００では、接続パッド２１、２２の対を含む接続線２０と、接続線２０に直接接続され、接続線２０の故障の有無を直接検出可能な検出回路２１０と、を有している。そのため、接合面１９９を介して互いに貼り合わされた接続パッド２１、２２の対を含む接続線２０の故障を、直接検出することができる。これにより、第１半導体基板１０１と第２半導体基板１０２との接合部分の故障検出の精度を改善できる。
　また、上述の特許文献２に記載の技術は、充放電させたときの応答で故障の有無を判定する技術であり、故障検出回路の最適化が難しく、また、時定数をもとにテストを行うので、テストに時間がかかっていた。これに対して、本技術の第１実施形態に係る光検出装置１００では、第３電位と故障閾値とを比較するという簡便な構成を有し、第３電位と故障閾値とを比較した結果を“Ｈ”、“Ｌ”の２値でデジタル的に出力する。そのため、故障のテストが容易であり、また、時定数を用いる必要が無いため、テストに要する時間が長くなることを抑制できる。
　また、上述の特許文献１に記載の技術は、接合された複数のチップの各チップに対して故障検出回路を設けていた。これに対して、本技術の第１実施形態に係る光検出装置１００では、重ね合わせて接合された第１半導体基板１０１と、第２半導体基板１０２との一方の基板に設けられていればよい。これにより、チップサイズが大きくなることを抑制できる。
　また、本技術の第１実施形態に係る光検出装置１００では、接続線２０－１と、接続線２０－１とは電気的に分離された接続線２０－２とを含む複数系統の接続線２０と、接続線２０の故障の有無を検出可能な検出回路と、を有し、接続線２０－１は接続パッド毎にＭ（Ｍは１以上の整数）個の垂直配線部分２５を有し、接続線２０－２は接続パッド毎にＮ（Ｎは１以上の整数）個の垂直配線部分２５を有し、且つＭ＞Ｎである。このように、接続線２０－２と比べて、ロバスト性が高いがテストパターンとしての故障検出感度が低い接続線２０－１と、接続線２０－１と比べて、ロバスト性が低いがテストパターンとしての故障検出感度が高い接続線２０－１との両方の接続線を有している。そのため、接続線２０の故障の状態を多角的に評価することができる。例えば、接続線２０－１と接続線２０－２との両方の試験を行った結果として、両方において故障が検出されなかった場合には、接続線２０－１が部分的な剥がれ等の検出し難い故障を有している可能性が低いことが分かる。このように、接続線２０の抵抗値が高いか低いかのみだけではなく、接続線２０における部材同士の接合状況など、その状態をより深く知ることができる。このように、複数系統の接続線２０を備えることにより、例えば、接続線２０にどのような故障が生じるのか、接続線２０のどの部分から故障が生じるのか、故障の経時的な進行具合がどのようになっているのか等、様々な知見を得ることができる。また、接続線２０－２は、接続パッド毎に１個（Ｎ＝１の第２接続線に相当）の垂直配線部分２５を有している。Ｎ＝１の場合に、接続パッド毎に設けられる垂直配線部分２５の数が最も少なくなる。そのため、複数系統の接続線２０のうち、Ｎ＝１の接続線２０が、最も故障検出感度が高い接続線になる。そして、Ｎ＝１の接続線２０に故障が生じていない場合、それよりロバスト性が高い接続線に部分的な剥がれ等の検出し難い故障を有している可能性が低いことが分かる。
　また、本技術の第１実施形態に係る光検出装置１００では、検出回路２１０は、故障検出回路２１１と、複数系統の接続線２０のうちの一の接続線２０を故障検出回路２１１に選択的に接続する選択回路ＳＷとを有し、故障検出回路２１１に接続された接続線２０について、故障の有無を検出する構成である。このように、選択回路ＳＷを用いることにより、複数系統の接続線２０で一の検出回路２１０を共有できるので、チップサイズが大きくなることを抑制できる。
　また、本技術の第１実施形態に係る光検出装置１００では、接続線２０－１が接続パッド毎に有する垂直配線部分２５の個数を、回路接続パッド毎に設けられた回路垂直配線部分２５の個数と同じにしている。接続線２０－１の垂直配線部分２５の個数をこのような構成にすることにより、第１回路Ｃ１と第２回路Ｃ２とを電気的に接続する構成と同じ構成について、故障の有無をテストすることができる。これにより、第１回路Ｃ１と第２回路Ｃ２との電気的接続について、知見を得ることができる。
　また、本技術の第１実施形態に係る光検出装置１００では、検査を行っていない時には、選択回路ＳＷが有する全てのスイッチをオフとすることにより接続線２０に電気が流れることを抑制できるので、消費電力を節約できる。
　なお、本実施形態では、中央演算部または試験装置３００からの接続線選択信号に基づき、選択回路ＳＷが制御されていたが、本技術は、これには限定されない。検出回路制御部１６０は、例えば中央演算部または試験装置３００からの検査の実行指示を受け取った場合に、選択回路ＳＷを制御して、複数系統の接続線２０を１つずつ順番に検査しても良い。
　なお、本実施形態では、第１回路Ｃ１と第２回路Ｃ２とを接続する構成において、回路接続パッド毎に設けられた回路垂直配線部分２５の数は２個であったが、これには限定されない。例えば、回路接続パッド毎に設けられた回路垂直配線部分２５の数は１個でも良いし、３個以上であっても良い。３個以上の場合、接続線２０－１においても、回路垂直配線部分２５の数に応じて、接続パッド毎に設けられた垂直配線部分２５の数を増やせばよい。
　また、本実施形態では、複数系統の接続線２０で一の検出回路２１０を共有していたが、接続線毎に検出回路２１０が設けられていても良い。
　≪第１実施形態の変形例≫
　以下、第１実施形態の変形例について、説明する。
　＜変形例１＞
　第１実施形態の変形例１に係る光検出装置１００では、図８に示すように、検出回路２１０に代えて検出回路２１０Ａを有している。検出回路２１０Ａが有する抵抗素子２１２の一端の電位である第１電位は、電源電位ＶＤＤである。そして、接続線２０の一端の電位である第２電位が基準電位ＶＳＳ（例えば、グラウンド）である。すなわち、本変形例では、第１電位は第２電位より高い構成である。また、本変形例では、スイッチＳＷ１、ＳＷ２が、ｎＭＯＳトランジスタにより構成されている。ｎＭＯＳトランジスタは、そのゲート電極に、ゲート制御信号ＳＥＬＳＷとして“１”が入力された場合にオンして、接続線２０を故障検出回路２１１の抵抗素子２１２に電気的に接続し、ゲート制御信号ＳＥＬＳＷとして“０”が入力された場合にオフして、接続線２０と故障検出回路２１１の抵抗素子２１２との間を電気的に遮断する。
　この第１実施形態の変形例１に係る光検出装置１００であっても、上述の第１実施形態に係る光検出装置１００と同様の効果が得られる。
　＜変形例２＞
　第１実施形態の変形例２に係る光検出装置１００は、図９に示すように、検出回路２１０に代えて検出回路２１０Ｂを有している。また、接続線２０は、接続線２０－１と、接続線２０－２と、接続線２０－３との３系統の接続線を有する構成である。すなわち、接続線２０－３が３系統目の接続線である。そして、検出回路２１０Ｂは、上述の３系統の接続線２０を用いて、故障の検査を行っている。
　検出回路２１０Ｂの選択回路ＳＷは、スイッチＳＷ１、ＳＷ２に加えて、接続線２０－３と故障検出回路２１１の抵抗素子２１２との間に設けられたスイッチＳＷ３を有している。このように、選択回路ＳＷは、接続線２０の数に応じた数のスイッチを有する構成である。
　接続線２０－３が接続パッド毎に有する垂直配線部分２５の個数は、接続線２０－１及び２０－２と異なる構成である。本変形例では、接続線２０－３は、接続パッド毎に４個の垂直配線部分２５を有している。そして、接続線２０－３が有する配線部材である配線部材２３ｃは、１つの水平配線部分２４と、接続パッド毎に４個ずつ設けられた垂直配線部分２５とを有している。接続線２０－３の接続パッド２１、２２と垂直配線部分２５との位置関係は、これには限定されないが、例えば、図１０に示すようになっている。接続線２０－３を縦断面視した場合の断面構造は、図４Ａと同様である。
　接続線２０－３が接続パッド毎に有する垂直配線部分２５の個数は、図３Ａに示す回路接続パッド２１、２２毎に設けられた回路垂直配線部分２５の個数より多い。このような構成により、第１回路Ｃ１と第２回路Ｃ２とを電気的に接続する部分の構成より、ロバスト性が高い接続線２０－３について、故障の有無を検査することができる。
　この第１実施形態の変形例２に係る光検出装置１００であっても、上述の第１実施形態に係る光検出装置１００と同様の効果が得られる。
　また、第１実施形態の変形例２に係る光検出装置１００は、ロバスト性及び故障検出感度が異なる３系統の接続線２０を有している。そのため、接続線２０の故障の状態をより多角的に評価することができる。
　例えば、第１回路Ｃ１と第２回路Ｃ２とを電気的に接続する部分の構成より、ロバスト性が高い接続線２０－３について、故障の有無を検査することができる。これにより、より多様な接続線２０について故障の有無を検査することができ、将来第１回路Ｃ１と第２回路Ｃ２とを電気的に接続する部分に採用され得る構成として、知見を得ることができる。
　なお、本変形例において、３系統の接続線２０を有していたが、４系統以上の接続線２０を有していても良い。
　また、本変形例において、接続線２０－３が接続パッド毎に有する垂直配線部分２５の個数は４個であったが、図１１Ａ及び図１１Ｂに示すように、３個であっても良い。さらには、５個以上であっても良い。
　また、本変形例において、第１回路Ｃ１と第２回路Ｃ２とを電気的に接続する構成において、回路接続パッド毎に設けられた回路垂直配線部分２５の個数は２個であったが、３個以上であっても良い。例えば、回路接続パッド毎に設けられた回路垂直配線部分２５の個数が、接続線２０－３の場合と同じ４個であるとする。すなわち、第１回路Ｃ１と第２回路Ｃ２とを電気的に接続する構成と同じ構成を有する接続線２０は、接続線２０－３である。そして、接続線２０－３よりロバスト性が低く且つ故障検出感度が高い接続線として、複数の接続線、より具体的には接続線２０－１、２０－２を設けた構成である。このように、接続線２０－３よりロバスト性が低く且つ故障検出感度が高い接続線として複数系統の接続線２０を備えることにより、例えば、接続線２０にどのような故障が生じるのか、接続線２０のどの部分から故障が生じるのか、故障の経時的な進行具合がどのようになっているのか等、より多くの知見を得ることができる。
　＜変形例３＞
　第１実施形態の変形例３に係る光検出装置１００は、図１２に示すように、検出回路２１０に代えて検出回路２１０Ｃを有している。また、接続線２０は、その一端の電位である第２電位が、複数系統の接続線２０の各接続線において異なる構成である。
　接続線２０－１は第２電位が電源電位ＶＤＤ１であり、接続線２０－２は第２電位が電源電位ＶＤＤ２であり、接続線２０－３は第２電位が電源電位ＶＤＤ３である。そして、電源電位ＶＤＤ１、ＶＤＤ２、ＶＤＤ３は、互いに異なる電位である。また、検出回路２１０Ｃでは、スイッチＳＷ１、ＳＷ２、ＳＷ３を構成するトランジスタとして、電源電位ＶＤＤ１、ＶＤＤ２、ＶＤＤ３に対応した耐圧のトランジスタを設けている。
　この第１実施形態の変形例３に係る光検出装置１００であっても、上述の第１実施形態に係る光検出装置１００と同様の効果が得られる。
　［第２実施形態］
　図１３から図１５までに示す本技術の第２実施形態について、以下に説明する。本第２実施形態に係る光検出装置１００が上述の第１実施形態に係る光検出装置１００と相違するのは、検出回路２１０に代えて検出回路２１０Ｄを有する点であり、それ以外の光検出装置１００の構成は、基本的に上述の第１実施形態の光検出装置１００と基本的には同様の構成になっている。検出回路２１０Ｄは、接続線２０に故障があるか否かを検査するイネーブルモード及び検出回路２１０自体に故障があるか否かを検査するディセーブルモードの一方のモードに切り替え可能な構成を有する。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。また、図１３においては、他の図面と比べて接続線２０をより模式的に描いている。
　図１に示す中央演算部または試験装置３００が行う光検出装置１００の各種故障の検査は、検出回路２１０自体の検査を含む。中央演算部または試験装置３００は、モード信号を共通制御部１８０に供給する。モード信号とは、検出回路２１０Ｄのモードを切り替える指示を示す信号である。より具体的には、モード信号とは、検出回路２１０Ｄのモードを、イネーブルモード及びディセーブルモードの一方のモードへ切り替える指示を示す信号である。
　共通制御部１８０は、中央演算部または試験装置３００からのモード信号を検出回路制御部１６０に供給する。そして、検出回路制御部１６０は、モード信号に基づいて、検出回路２１０などの動作を制御する。
　図１３に示すように、接続線２０は、接続線２０－１から接続線２０－ｎまでの複数系統の接続線２０を有している。そして、検出回路２１０Ｄは、選択回路ＳＷを介して故障検出回路２１１に接続された接続線２０について、故障の有無を検出する。選択回路ＳＷは、スイッチＳＷ１からスイッチＳＷｎまでのスイッチを有している。そして、選択回路ＳＷの各スイッチは、ｐＭＯＳトランジスタにより構成されている。また、検出回路２１０Ｄは、ゲート制御信号ＳＥＬＳＷが入力される駆動線Ｌ１からＬｎまでを有している。選択回路ＳＷは、セレクタ２１４を有している。セレクタ２１４は、駆動線Ｌ１からＬｎまでと、各スイッチのゲート電極と、後述の駆動線Ｌａとに電気的に接続されている。
　また、本実施形態では、故障検出回路２１１が有する判定回路２１３は、インバータ回路である。そのため、判定回路２１３は、故障検出回路２１１に接続された接続線２０に故障が無い場合には“Ｌ”を出力信号ＯＵＴとして出力し、故障検出回路２１１に接続された接続線２０に故障がある場合には“Ｈ”を出力信号ＯＵＴとして出力する。
　検出回路２１０Ｄは、制御信号ＤＥＴＥＮが入力される駆動線Ｌａと、テスト信号ＴＥＳＴＩＮが入力される駆動線Ｌｂとを有する。制御信号ＤＥＴＥＮ及びテスト信号ＴＥＳＴＩＮは、検出回路制御部１６０の制御により、駆動線Ｌａ、Ｌｂに入力される。モード信号が検出回路２１０Ｄのモードをイネーブルモードへ切り替えることを指示している場合、駆動線Ｌａには、制御信号ＤＥＴＥＮとして“１”が入力される。これに対して、モード信号が検出回路２１０Ｄのモードをディセーブルモードへ切り替えることを指示している場合、駆動線Ｌａには、制御信号ＤＥＴＥＮとして“０”が入力される。
　以下、検出回路２１０Ｄがイネーブルモードに切り替えられた場合の検出回路２１０Ｄの動作について、説明する。検出回路２１０Ｄがイネーブルモードに切り替えられると、接続線２０に故障があるか否かを検査可能になる。駆動線Ｌａに制御信号ＤＥＴＥＮとして“１”が入力されると、検出回路２１０ＤのｎＭＯＳトランジスタ２１７がオンされ、抵抗素子２１２の一端が基準電位ＶＳＳに接続される。ここで、図１４は、接続線２０が接続線２０－１と接続線２０－２との２系統の場合のセレクタ２１４を示す図であり、図１５は、接続線２０が２系統の場合の真理値表を表す。説明を簡便にするために、接続線２０が２系統の場合を例に、検出回路２１０Ｄの動作を説明する。
　セレクタ２１４は、スイッチ毎にＮＡＮＤ回路を有している。スイッチＳＷ１のゲート電極には、ＮＡＮＤ回路２１５ａの出力Ｚ１が入力され、スイッチＳＷ２のゲート電極には、ＮＡＮＤ回路２１５ｂの出力Ｚ２力が入力される。ＮＡＮＤ回路２１５ａ、２１５ｂの両方には、制御信号ＤＥＴＥＮとして“１”が入力される。また、ＮＡＮＤ回路２１５ａには、インバータ回路２１６を介してゲート制御信号ＳＥＬＳＷが入力され、ＮＡＮＤ回路２１５ｂには、ゲート制御信号ＳＥＬＳＷがそのまま入力される。すなわち、インバータ回路２１６の有無により、複数のスイッチのうち１つのスイッチを選択する構成である。セレクタ２１４には、制御線Ｌを介して、ゲート制御信号ＳＥＬＳＷとして、“０”又は“１”が入力される。そして、図１５に示す真理値表に示すように、出力信号ＯＵＴに基づいて、接続線２０について故障の有無を検出できる。なお、真理値表は、制御信号ＤＥＴＥＮ、テスト信号ＴＥＳＴＩＮ、ゲート制御信号ＳＥＬＳＷの入力“０”、“１”に対して、出力Ｚ１、Ｚ２の出力“０”、“１”と、出力信号ＯＵＴの期待値“Ｌ”、“Ｈ”とを示している。
　以下、検出回路２１０Ｄがディセーブルモードに切り替えられた場合の検出回路２１０Ｄの動作について、説明する。検出回路２１０Ｄがディセーブルモードに切り替えられると、検出回路２１０自体に故障があるか否かを検査可能になる。駆動線Ｌａに制御信号ＤＥＴＥＮとして“０”が入力されると、ｎＭＯＳトランジスタ２１７がオフされ、抵抗素子２１２の一端と基準電位ＶＳＳとの間が電気的に遮断される。そして、検出回路２１０Ｄが有するインバータ回路２１８は、制御信号ＤＥＴＥＮを反転して“１”とし、この信号“１”をインバータ回路２１９に供給する。すると、インバータ回路２１９は、駆動線Ｌｂに入力されたテスト信号ＴＥＳＴＩＮを反転させ、反転されたテスト信号ＴＥＳＴＩＮが判定回路２１３に供給される。そして、図１５の真理値表は、検出回路２１０Ｄに故障が無い場合の出力信号ＯＵＴを示している。検出回路２１０Ｄに故障が無い場合、テスト信号ＴＥＳＴＩＮの“０”に対して出力信号ＯＵＴは“Ｌ”になり、テスト信号ＴＥＳＴＩＮの“１”に対して出力信号ＯＵＴは“Ｈ”になる。これに対して、図示は省略するが、検出回路２１０Ｄに故障がある場合、テスト信号ＴＥＳＴＩＮの“０”に対して出力信号ＯＵＴは“Ｈ”になり、テスト信号ＴＥＳＴＩＮの“１”に対して出力信号ＯＵＴは“Ｌ”になる。
　≪第２実施形態の主な効果≫
　この第２実施形態の係る光検出装置１００であっても、上述の第１実施形態に係る光検出装置１００と同様の効果が得られる。
　≪第２実施形態の変形例≫
　以下、第２実施形態の変形例について、説明する。
　＜変形例１＞
　第２実施形態の変形例１に係る光検出装置１００では、図１６から図１８までに示すように、検出回路２１０Ｄに代えて検出回路２１０Ｅを有している。検出回路２１０Ｅが有する抵抗素子２１２の一端の電位である第１電位は、電源電位ＶＤＤである。そして、接続線２０の一端の電位である第２電位が基準電位ＶＳＳ（例えば、グラウンド）である。すなわち、本変形例では、第１電位は第２電位より高い構成である。このような構成の違いがあるので、本変形例の検出回路２１０Ｅの構成は、第２実施形態で説明した検出回路２１０Ｄの構成と異なる部分がある。以下、異なる部分について、説明する。
　本変形例では、選択回路ＳＷが有する各スイッチが、ｐＭＯＳトランジスタに代えてｎＭＯＳトランジスタにより構成されている。また、検出回路２１０Ｅは、ｎＭＯＳトランジスタ２１７に代えてｐＭＯＳトランジスタ２１７を有し、判定回路２１３として、インバータ回路に代えてバッファを有している。また、検出回路２１０Ｅは、インバータ回路２２０を有している。インバータ回路２２０の入力側は駆動線Ｌｂに接続されていて、出力側はインバータ回路２１９の入力側に接続されている。インバータ回路２２０は、駆動線Ｌｂを介して入力されたテスト信号ＴＥＳＴＩＮを反転させる。そして、反転されたテスト信号ＴＥＳＴＩＮがインバータ回路２１９に入力される。
　また、図１７に示す本変形例のセレクタ２１４と図１４に示す第２実施形態のセレクタ２１４とを比較すると、以下の点で異なる構成を有している。なお、図１７は、接続線２０が接続線２０－１と接続線２０－２との２系統の場合のセレクタ２１４を示す図である。本変形例のセレクタ２１４は、ＮＡＮＤ回路２１５ａに代えてＡＮＤ回路２１５ｃを有し、ＮＡＮＤ回路２１５ｂに代えてＡＮＤ回路２１５ｄを有している。ＡＮＤ回路２１５ｃ、２１５ｄの両方には、制御信号ＤＥＴＥＮが入力される。また、ＡＮＤ回路２１５ｃには、インバータ回路２１６を介してゲート制御信号ＳＥＬＳＷが入力され、ＡＮＤ回路２１５ｄには、ゲート制御信号ＳＥＬＳＷがそのまま入力される。すなわち、インバータ回路２１６の有無により、複数のスイッチのうち１つのスイッチを選択する構成である。また、スイッチＳＷ１のゲート電極には、ＡＮＤ回路２１５ｃの出力Ｚ１が入力され、スイッチＳＷ２のゲート電極には、ＡＮＤ回路２１５ｄの出力Ｚ２力が入力される。
　以下、検出回路２１０Ｅがイネーブルモードに切り替えられた場合の動作について、説明する。駆動線Ｌａに制御信号ＤＥＴＥＮとして“１”が入力されると、インバータ回路２１６により制御信号ＤＥＴＥＮが反転され、反転された制御信号ＤＥＴＥＮ、すなわち“０”が検出回路２１０ＥのｐＭＯＳトランジスタ２１７のゲート電極に入力され、ｐＭＯＳトランジスタ２１７がオンする。これにより、抵抗素子２１２の一端が電源電位ＶＤＤに接続される。そして、ＡＮＤ回路２１５ｃ、２１５ｄの両方には、制御信号ＤＥＴＥＮとして“１”が入力される。さらに、ＡＮＤ回路２１５ｃには、インバータ回路２１６を介してゲート制御信号ＳＥＬＳＷが入力され、ＡＮＤ回路２１５ｄには、ゲート制御信号ＳＥＬＳＷがそのまま入力される。その結果、図１８に示す真理値表に示すように、出力信号ＯＵＴに基づいて、接続線２０について故障の有無を検出できる。
　以下、検出回路２１０Ｅがディセーブルモードに切り替えられた場合の検出回路２１０Ｅの動作について、説明する。駆動線Ｌａに制御信号ＤＥＴＥＮとして“０”が入力されると、インバータ回路２１６により制御信号ＤＥＴＥＮが反転され、反転された制御信号ＤＥＴＥＮ、すなわち“１”が検出回路２１０ＥのｐＭＯＳトランジスタ２１７のゲート電極に入力され、ｐＭＯＳトランジスタ２１７がオフする。これにより、抵抗素子２１２の一端と電源電位ＶＤＤとの間が電気的に遮断される。駆動線Ｌｂに入力されたテスト信号ＴＥＳＴＩＮは、インバータ回路２２０により反転されてインバータ回路２１９に供給される。これ以外の検出回路２１０Ｅの動作は、検出回路２１０Ｄの場合と同じであるので、ここではその説明を省略する。
　この第２実施形態の変形例１に係る光検出装置１００であっても、上述の第２実施形態に係る光検出装置１００と同様の効果が得られる。
　［応用例］
　＜１．電子機器への応用例＞
　次に、図１９に示す本技術の応用例に係る電子機器４００について説明する。電子機器４００は、固体撮像装置４０１と、光学レンズ４０２と、シャッタ装置４０３と、駆動回路４０４と、信号処理回路４０５とを備えている。電子機器４００は、これに限定されないが、例えば、カメラ等の電子機器である。また、電子機器４００は、固体撮像装置４０１として、上述の光検出装置１００を備えている。
　光学レンズ（光学系）４０２は、被写体からの像光（入射光４０６）を固体撮像装置４０１の撮像面上に結像させる。これにより、固体撮像装置４０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置４０３は、固体撮像装置４０１への光照射期間及び遮光期間を制御する。駆動回路４０４は、固体撮像装置４０１の転送動作及びシャッタ装置４０３のシャッタ動作を制御する駆動信号を供給する。駆動回路４０４から供給される駆動信号（タイミング信号）により、固体撮像装置４０１の信号転送を行う。信号処理回路４０５は、固体撮像装置４０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、電子機器４００では、固体撮像装置４０１において半導体基板同士の接合に関する故障の有無が検出可能であるため、信頼性を向上させることができる。
　なお、電子機器４００は、カメラに限られるものではなく、他の電子機器であっても良い。例えば、携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置であっても良い。
　また、電子機器４００は、固体撮像装置４０１として、第１実施形態から第２実施形態まで、及びそれら実施形態の変形例のいずれかに係る光検出装置１００、又は第１実施形態から第２実施形態まで、及びそれら実施形態の変形例のうちの少なくとも２つの組み合わせに係る光検出装置１００を備えることができる。
　＜２．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２１は、撮像部１２０３１の設置位置の例を示す図である。
　図２１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、上述の光検出装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１において半導体基板同士の接合に関する故障の有無が検出可能であるため、信頼性を向上させることができる。
　［その他の実施形態］
　上記のように、本技術は第１実施形態から第２実施形態までによって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替の実施形態、実施例及び運用技術が明らかとなろう。
　例えば、第１実施形態から第２実施形態までにおいて説明したそれぞれの技術的思想を互いに組み合わせることも可能である。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ToF（Time of Flight）センサともよばれる距離を測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの構造として、上述した接続線及び検出回路の構造を採用することができる。
　また、本技術は、光検出装置１００以外の半導体装置にも適用可能である。例えば、ＤＲＡＭ等のメモリ、ロジック回路、またはその組み合わせなど、様々な半導体装置に適用可能である。
　また、例えば、上述の構成要素を構成するとして挙げられた材料は、添加物や不純物等を含んでいても良い。
　このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に記載された発明特定事項によってのみ定められるものである。
　また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があっても良い。
　なお、本技術は、以下のような構成としてもよい。
（１）
　第１半導体基板と、
　前記第１半導体基板に重ね合わされて接合された第２半導体基板と、
　前記第１半導体基板と前記第２半導体基板との接合面を挟んで互いに接続された接続パッドの対を複数対有し、前記接続パッドの前記対を介して前記第１半導体基板及び前記第２半導体基板のうちの一方から他方へと交互に複数回引き回された接続線と、
　前記接続線の故障の有無を検出可能な検出回路と、
　を備え、
　前記接続線は、前記第１半導体基板側及び前記第２半導体基板側のそれぞれにおいて、隣接する前記接続パッド同士を接続する配線部材を有し、
　前記配線部材は、水平方向に延びた水平配線部分と、積層方向に延び且つ前記接続パッドを前記水平配線部分に接続する垂直配線部分とを有し、
　前記接続線としては、第１接続線と、前記第１接続線とは電気的に分離された第２接続線とを含む複数系統の接続線を有し、
　前記第１接続線は前記接続パッド毎にＭ（Ｍは１以上の整数）個の前記垂直配線部分を有し、前記第２接続線は前記接続パッド毎にＮ（Ｎは１以上の整数）個の前記垂直配線部分を有し、且つＭ＞Ｎである、
　半導体装置。
（２）
　前記検出回路は、故障検出回路と、前記複数系統の前記接続線のうちの一の接続線を前記故障検出回路に選択的に接続する選択回路とを有し、前記故障検出回路に接続された前記接続線について、故障の有無を検出可能である、（１）に記載の半導体装置。
（３）
　前記故障検出回路は、抵抗素子と、判定回路とを有し、
　前記抵抗素子の一端の電位は第１電位であり、
　前記接続線の一端の電位は前記第１電位とは異なる第２電位であり、
　前記接続線の他端は、前記選択回路を介して前記抵抗素子の他端に電気的に接続可能であり、
　前記判定回路は、前記故障検出回路に接続された前記接続線と前記抵抗素子との間の位置の電位である第３電位を検出可能であり、前記第３電位に基づいて、前記故障検出回路に接続された前記接続線について故障の有無を検出可能である、（２）に記載の半導体装置。
（４）
　前記判定回路は、前記第３電位が故障閾値より大きいか否かを判定するレベルシフタ回路である、（３）に記載の半導体装置。
（５）
　前記第１半導体基板に構成された第１回路と、
　前記第２半導体基板に構成された第２回路と、
　前記接続線が有する前記接続パッド以外に別途設けられた前記接続パッドである回路接続パッドの対と、
　前記回路接続パッド毎に設けられ且つ積層方向に延びた回路垂直配線部分と、を有し、
　前記第１半導体基板において、前記第１回路と前記回路接続パッドとの間は前記回路垂直配線部分により電気的に接続されていて、
　前記第２半導体基板において、前記第２回路と前記回路接続パッドとの間は前記回路垂直配線部分により電気的に接続されていて、
　前記第１接続線が前記接続パッド毎に有する前記垂直配線部分の個数を、前記回路接続パッド毎に設けられた前記回路垂直配線部分の個数と同じに設けている、（１）から（４）のいずれかに記載の半導体装置。
（６）
　Ｎ＝１である、（１）から（５）のいずれかに記載の半導体装置。
（７）
　３系統以上の前記接続線を有し、
　前記接続パッド毎に設けられた前記垂直配線部分の個数は、前記複数系統の前記接続線毎に異なる、（１）から（６）のいずれかに記載の半導体装置。
（８）
　前記接続線の一端の電位である前記第２電位は、前記複数系統の前記接続線毎に異なる、（３）又は（４）に記載の半導体装置。
（９）
　前記第１半導体基板及び前記第２半導体基板の一方の基板が有する半導体層には、光電変換素子が構成されている、（１）から（８）のいずれかに記載の半導体装置。
（１０）
　光検出装置である半導体装置と、前記半導体装置に被写体からの像光を結像させる光学系と、を備え、
　前記半導体装置は、
　第１半導体基板と、
　前記第１半導体基板に重ね合わされて接合された第２半導体基板と、
　前記第１半導体基板と前記第２半導体基板との接合面を挟んで互いに接続された接続パッドの対を複数対有し、前記接続パッドの前記対を介して前記第１半導体基板及び前記第２半導体基板のうちの一方から他方へと交互に複数回引き回された接続線と、
　前記接続線の故障の有無を検出可能な検出回路と、
　を備え、
　前記接続線は、前記第１半導体基板側及び前記第２半導体基板側のそれぞれにおいて、隣接する前記接続パッド同士を接続する配線部材を有し、
　前記配線部材は、水平方向に延びた水平配線部分と、積層方向に延び且つ前記接続パッドを前記水平配線部分に接続する垂直配線部分とを有し、
　前記接続線としては、第１接続線と、前記第１接続線とは電気的に分離された第２接続線とを含む複数系統の接続線を有し、
　前記第１接続線は前記接続パッド毎にＭ（Ｍは１以上の整数）個の前記垂直配線部分を有し、前記第２接続線は前記接続パッド毎にＮ（Ｎは１以上の整数）個の前記垂直配線部分を有し、且つＭ＞Ｎである、
　電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　２　半導体チップ
　３　画素
　２０、２０－１、２０－２、２０－３　接続線
　２１、２２　接続パッド
　２１、２２　回路接続パッド
　２１、２２　テスト接続パッド
　２３、２３ａ、２３ｂ、２３ｃ　配線部材
　２４　水平配線部分
　２５　垂直配線部分
　２５　回路垂直配線部分
　２５　テスト垂直配線部分
　１００　光検出装置
　１０１　第１半導体基板
　１０２　第２半導体基板
　１１０　画素アレイ部
　１２０　走査制御部
　１３０　制御部
　１４０　信号処理部
　１５０　出力部
　１６０　検出回路制御部
　１８０　共通制御部
　１９９　接合面
　２１０、２１０Ａ、２１０Ｂ、２１０Ｃ、２１０Ｄ、２１０Ｅ　検出回路
　２１１　故障検出回路
　２１２　抵抗素子
　２１３　判定回路
　２１４　セレクタ
　３００　試験装置
　Ｃ１　第１回路
　Ｃ２　第２回路
　ＤＥＴＥＮ　制御信号
　ＯＵＴ　出力信号
　ＳＥＬＳＷ　ゲート制御信号
　ＳＷ　選択回路
　ＳＷ１、ＳＷ２、ＳＷ３、　スイッチ

Claims (10)

  1. 　第１半導体基板と、
    　前記第１半導体基板に重ね合わされて接合された第２半導体基板と、
    　前記第１半導体基板と前記第２半導体基板との接合面を挟んで互いに接続された接続パッドの対を複数対有し、前記接続パッドの前記対を介して前記第１半導体基板及び前記第２半導体基板のうちの一方から他方へと交互に複数回引き回された接続線と、
    　前記接続線の故障の有無を検出可能な検出回路と、
    　を備え、
    　前記接続線は、前記第１半導体基板側及び前記第２半導体基板側のそれぞれにおいて、隣接する前記接続パッド同士を接続する配線部材を有し、
    　前記配線部材は、水平方向に延びた水平配線部分と、積層方向に延び且つ前記接続パッドを前記水平配線部分に接続する垂直配線部分とを有し、
    　前記接続線としては、第１接続線と、前記第１接続線とは電気的に分離された第２接続線とを含む複数系統の接続線を有し、
    　前記第１接続線は前記接続パッド毎にＭ（Ｍは１以上の整数）個の前記垂直配線部分を有し、前記第２接続線は前記接続パッド毎にＮ（Ｎは１以上の整数）個の前記垂直配線部分を有し、且つＭ＞Ｎである、
    　半導体装置。
  2. 　前記検出回路は、故障検出回路と、前記複数系統の前記接続線のうちの一の接続線を前記故障検出回路に選択的に接続する選択回路とを有し、前記故障検出回路に接続された前記接続線について、故障の有無を検出可能である、請求項１に記載の半導体装置。
  3. 　前記故障検出回路は、抵抗素子と、判定回路とを有し、
    　前記抵抗素子の一端の電位は第１電位であり、
    　前記接続線の一端の電位は前記第１電位とは異なる第２電位であり、
    　前記接続線の他端は、前記選択回路を介して前記抵抗素子の他端に電気的に接続可能であり、
    　前記判定回路は、前記故障検出回路に接続された前記接続線と前記抵抗素子との間の位置の電位である第３電位を検出可能であり、前記第３電位に基づいて、前記故障検出回路に接続された前記接続線について故障の有無を検出可能である、請求項２に記載の半導体装置。
  4. 　前記判定回路は、前記第３電位が故障閾値より大きいか否かを判定するレベルシフタ回路である、請求項３に記載の半導体装置。
  5. 　前記第１半導体基板に構成された第１回路と、
    　前記第２半導体基板に構成された第２回路と、
    　前記接続線が有する前記接続パッド以外に別途設けられた前記接続パッドである回路接続パッドの対と、
    　前記回路接続パッド毎に設けられ且つ積層方向に延びた回路垂直配線部分と、を有し、
    　前記第１半導体基板において、前記第１回路と前記回路接続パッドとの間は前記回路垂直配線部分により電気的に接続されていて、
    　前記第２半導体基板において、前記第２回路と前記回路接続パッドとの間は前記回路垂直配線部分により電気的に接続されていて、
    　前記第１接続線が前記接続パッド毎に有する前記垂直配線部分の個数を、前記回路接続パッド毎に設けられた前記回路垂直配線部分の個数と同じに設けている、請求項１に記載の半導体装置。
  6. 　Ｎ＝１である、請求項１に記載の半導体装置。
  7. 　３系統以上の前記接続線を有し、
    　前記接続パッド毎に設けられた前記垂直配線部分の個数は、前記複数系統の前記接続線毎に異なる、請求項１に記載の半導体装置。
  8. 　前記接続線の一端の電位である前記第２電位は、前記複数系統の前記接続線毎に異なる、請求項３に記載の半導体装置。
  9. 　前記第１半導体基板及び前記第２半導体基板の一方の基板が有する半導体層には、光電変換素子が構成されている、請求項１に記載の半導体装置。
  10. 　光検出装置である半導体装置と、前記半導体装置に被写体からの像光を結像させる光学系と、を備え、
    　前記半導体装置は、
    　第１半導体基板と、
    　前記第１半導体基板に重ね合わされて接合された第２半導体基板と、
    　前記第１半導体基板と前記第２半導体基板との接合面を挟んで互いに接続された接続パッドの対を複数対有し、前記接続パッドの前記対を介して前記第１半導体基板及び前記第２半導体基板のうちの一方から他方へと交互に複数回引き回された接続線と、
    　前記接続線の故障の有無を検出可能な検出回路と、
    　を備え、
    　前記接続線は、前記第１半導体基板側及び前記第２半導体基板側のそれぞれにおいて、隣接する前記接続パッド同士を接続する配線部材を有し、
    　前記配線部材は、水平方向に延びた水平配線部分と、積層方向に延び且つ前記接続パッドを前記水平配線部分に接続する垂直配線部分とを有し、
    　前記接続線としては、第１接続線と、前記第１接続線とは電気的に分離された第２接続線とを含む複数系統の接続線を有し、
    　前記第１接続線は前記接続パッド毎にＭ（Ｍは１以上の整数）個の前記垂直配線部分を有し、前記第２接続線は前記接続パッド毎にＮ（Ｎは１以上の整数）個の前記垂直配線部分を有し、且つＭ＞Ｎである、
    　電子機器。
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