WO2023195761A1 - 산화물 소결체 및 이를 포함하는 박막 트랜지스터 - Google Patents

산화물 소결체 및 이를 포함하는 박막 트랜지스터 Download PDF

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WO2023195761A1
WO2023195761A1 PCT/KR2023/004572 KR2023004572W WO2023195761A1 WO 2023195761 A1 WO2023195761 A1 WO 2023195761A1 KR 2023004572 W KR2023004572 W KR 2023004572W WO 2023195761 A1 WO2023195761 A1 WO 2023195761A1
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WO
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sintered body
thin film
oxide
oxide sintered
film transistor
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PCT/KR2023/004572
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Inventor
김상희
박장우
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주식회사 나노신소재
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    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B35/00—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products
    • C04B35/01—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics
    • C04B35/453—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics based on zinc, tin, or bismuth oxides or solid solutions thereof with other oxides, e.g. zincates, stannates or bismuthates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to an oxide sintered body and a thin film transistor including the same.
  • dopants such as Sn, Zn, Ge, Mo, Ti, Zr, Hf, Nb, Ta, W, Te or F were introduced based on indium oxide (In 2 O 3 ) materials, or tin oxide was used. Research has been conducted to improve conductivity, durability, chemical resistance, and processability by introducing dopants such as F, Sb, Nb, or Ta into the (SnO 2 ) material, and as a result, the content of the material is approximately 10 atomic% (at %) based on the metal element. ) InSnO doped with Sn and InZnO doped with 10 atomic% Zn began to be used as transparent electrodes for LCD displays in 1992 and 1995, respectively, and are still used to this day.
  • ZnO zinc oxide
  • dopants such as Ga, Al, B, In, Y, Sc, V, Si, Ge, Ti, Zr, Hf or F are used to have conductivity characteristics comparable to InSnO or InZnO.
  • Transparent electrodes can be manufactured, but because their chemical resistance and durability are relatively low, they are not suitable as electrodes for devices exposed to the external environment such as solar cells.
  • F-doped FSnO has high durability. Due to its low manufacturing cost, it has been widely used as an external transparent electrode of solar cells.
  • oxygen vacancy defects in the thin film are controlled by lowering the carrier concentration to secure semiconductor properties.
  • Methods for securing semiconductor properties are known, but they tend to crystallize easily depending on the heat history of subsequent processes, and as crystal grains of tens to hundreds of nanometers are formed, it is not easy to control the defect density between crystal grains, resulting in a large dispersion of properties between devices. , process reproducibility was not easy, so there were limits to its application to large-area electronic devices such as displays.
  • InGaZnO a four-component oxide material published by Professor Hosono of Tokyo Institute of Technology in Japan in the journal Nature (vol. 432, page 488) in 2004, the crystallization temperature reaches 500 to 600 °C, maintaining an amorphous state in processes below 400 °C.
  • the electric field mobility is around 7 to 10 cm 2 /Vs, which is more than 10 times higher than hydrogenated amorphous silicon (a-Si:H), which was mainly used as a semiconductor material for display backplane thin film transistors at the time. It has been suggested that it can be a semiconductor with .
  • the a-Si:H TFT it is very vulnerable to current driving, so it has limitations that cannot be applied to displays with pixels that require continuous flow of current of several or tens of microamps, such as organic or inorganic light emitting devices.
  • the IGZO TFT shows very stable characteristics in current driving and is currently being applied to driving elements of organic light emitting displays.
  • Non-patent Document 1 K. Nomura et al., “Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors”, 2004, Nature, 432, p. 488 ⁇ 492
  • Non-patent Document 2 Y. Matsueda, Digest of Int. Transistor Conf. 28-29 January 2010, Hyogo, Japan, p. 314
  • the purpose of the present invention is to manufacture large-area flat or curved displays, transistor arrays of driving backplanes for implementing X-ray images, driving integrated circuits, and transparent electronic devices, and to provide existing memory. It provides an oxide sintered body that can be applied to the continuous monolithic three-dimensional semiconductor integration process on silicon (Si) semiconductor chips such as semiconductors or logic devices, and can be used to manufacture high-performance, high-integration, low-power semiconductor chips.
  • Si silicon
  • the present invention provides an oxide sintered body with a novel composition capable of high mobility that causes an increase in the energy of moving charges by changing the amount of indium oxide (In-O bond enthalpy; 320.1 kJ/mol) in the oxide sintered body, Since collisions and scattering between carriers increase above 10 20 /cm 3 , we aim to provide the optimal composition of Indium-Zinc Oxide (IZO) that can control the carrier concentration from 10 18 /cm 3 to 10 19 /cm 3 or less. . In addition, an attempt is made to overcome the limitation of electric field mobility by adding gallium oxide (Gallium Oxide), which has a similar energy level to Indium Oxide (InO), in the IZO.
  • Another object of the present invention is to provide a thin film transistor including the oxide sintered body.
  • One embodiment of the present invention is an oxide sintered body containing In elements, Zn elements, Ga elements, and oxygen.
  • the atomic ratio of In elements and Zn elements is 1 to 2:1, and the atomic ratio of In elements and Ga elements is 3 to 6:1, and the atomic ratio of Zn element to Ga element is 3 to 6:1, providing an oxide sintered body.
  • the oxide sintered body may be represented by the following formula (1).
  • the atomic ratio of the In and Zn elements of the oxide sintered body is 1 to 1.5:1, the atomic ratio of the In and Ga elements is 4 to 5:1, and the atomic ratio of the Zn and Ga elements is 4 to 5:1. It can be.
  • the relative density of the oxide sintered body may be 98.0% to 99.9%.
  • Another embodiment of the present invention provides a thin film transistor including a substrate, a gate electrode, an insulating film, a channel layer, a source electrode, and a drain electrode, wherein the channel layer includes the oxide sintered body.
  • the channel layer may include an oxide thin film formed by sputtering a target containing the oxide sintered body.
  • the electron mobility of the channel layer may be 30 cm 2 /Vs or more.
  • the carrier concentration of the channel layer may be less than 1.0 ⁇ 10 19 /cm 3 .
  • the oxide sintered body according to the present invention is made by adding gallium oxide (Ga 2 O 3 ), which has an energy level similar to indium oxide (InO), to the existing In-Zn-based oxide in a predetermined amount, and 400 It has the advantage of having excellent electron mobility even in low-temperature processes below °C, being able to operate even in a relatively low voltage range, and being able to implement a single oxide semiconductor.
  • gallium oxide Ga 2 O 3
  • InO indium oxide
  • Figure 1 is a graph showing the electron mobility of a thin film transistor required according to the scanning method and display resolution for each frequency.
  • FIG. 2 is an image showing the structure of an oxide thin film transistor (TFT) in which an oxide sintered body is formed in a channel layer (active layer) according to an embodiment.
  • TFT oxide thin film transistor
  • Figure 3 is a graph showing the voltage-current characteristics of the thin film transistor according to Example 1 of the present invention.
  • Figure 4 shows the results of positive gate bias temperature stress (PBTS) reliability measurement of a thin film transistor according to Example 1 of the present invention.
  • PBTS positive gate bias temperature stress
  • Figure 5 shows the NBTS (negative gate bias temperature stress) reliability measurement results of the thin film transistor according to Example 1 of the present invention.
  • Figure 6 is a graph showing the voltage-current characteristics of the thin film transistor according to Comparative Example 1 of the present invention.
  • Figure 7 shows the results of positive gate bias temperature stress (PBTS) reliability measurement of the thin film transistor according to Comparative Example 1 of the present invention.
  • PBTS positive gate bias temperature stress
  • Figure 8 shows the NBTS (negative gate bias temperature stress) reliability measurement results of the thin film transistor according to Comparative Example 1 of the present invention.
  • the thickness is enlarged to clearly express the various layers and regions, and when a part of a layer, membrane, region, plate, etc. is said to be “on” another part, this does not only mean that it is “right on” another part. This also includes cases where there is another part in between. Conversely, when a part is said to be “right on top” of another part, it means that there is no other part in between.
  • nano refers to nanoscale and includes sizes of 1 ⁇ m or less.
  • the present invention relates to an oxide sintered body that can be applied to high-resolution, large-area displays due to its high electron mobility and low driving voltage.
  • the oxide sintered body according to one embodiment is an oxide sintered body containing In elements, Zn elements, Ga elements, and oxygen.
  • the atomic ratio of In elements and Zn elements is 1 to 2:1, and the atomic ratio of In elements and Ga elements is It is 3 to 6:1, and the atomic ratio of Zn element and Ga element may be 3 to 6:1.
  • InGaZnO oxide thin film transistors one of the conventional transparent oxide semiconductors, can implement stable device characteristics, as the size of displays increases, the low mobility of InGaZnO makes it difficult to drive displays. Therefore, in order to apply it to devices that can be mounted on large displays, the development of oxide semiconductors that can exhibit high mobility of 20 cm 2 /Vs or more is required.
  • the present invention was devised to solve the above-mentioned problems, and the In - Zn -based oxide expressed as In )), it further includes a certain amount of gallium oxide (GaO), and the composition ratio of indium (In) element, zinc (Zn) element, gallium (Ga) element and oxygen (O) is optimized for high electron mobility.
  • GaO gallium oxide
  • O oxygen
  • the oxide sintered body may be represented by the following formula (1).
  • the oxide sintered body according to one embodiment is an In-Zn-Ga-based oxide represented by Chemical Formula 1, wherein the atomic ratios of the indium (In) element, zinc (Zn) element, and gallium (Ga) element are respectively , the atomic ratio of the In and Zn elements is 1 to 2:1, the atomic ratio of the In and Ga elements is 3 to 6:1, and the atomic ratio of the Zn and Ga elements is optimized to be 3 to 6:1. It may be.
  • the atomic ratio of the In element and the Zn element is 1 to 1.5:1, the atomic ratio of the In element and the Ga element is 4 to 5:1, and the Zn element and Ga
  • the atomic ratio of the elements may be further specified to 4 to 5:1, and accordingly, among the device characteristics of the thin film transistor including the oxide sintered body, high electron mobility and excellent carrier concentration may be exhibited.
  • the oxide sintered body when the ratio of the number of atoms of the Ga element to the number of atoms of the Zn element is less than the above range, the effect of the added Ga element is small, so the improvement in device characteristics is minimal, resulting in high electron mobility applicable to large displays. It may be difficult to display, and if it exceeds the above range, the relative density and resistivity characteristics of the oxide sintered body may decrease, and the electron mobility of the thin film transistor may decrease.
  • the oxide sintered body according to the present invention having the above-described composition may have a relative density of 98.0% to 99.9%. If the relative density of the oxide sintered body is less than 98.0%, when forming a film on a transistor using a target containing the oxide sintered body, for example, a sputtering target, nodules may occur, increasing the possibility of abnormal discharge. .
  • the 'relative density' of the oxide sintered body can be defined by the equation defined by Equation 1 below.
  • Relative density of oxide sintered body (actual density of oxide sintered body/theoretical density of oxide sintered body) ⁇ 100
  • the actual density of the oxide sintered body may refer to the value measured in water at 1 atm and 4°C.
  • the oxide sintered body according to the present invention can be manufactured according to a conventional method known in the art, for example, a raw material powder preparation step, a step of mixing the raw material powders to produce a spherical powder, a molded body manufacturing step, and a sintered body manufacturing step. It can be manufactured according to a method comprising:
  • One embodiment of the method for manufacturing the oxide sintered body includes the steps of preparing a slurry by mixing indium oxide powder, zinc oxide powder, and gallium oxide powder, then milling, drying, and pulverizing the slurry, pressing and molding the pulverized product, and It may include the step of sintering the molded body.
  • the indium oxide powder, zinc oxide powder, and gallium oxide powder can be used without limitation, conventional ingredients known in the art, for example, the indium oxide is In 2 O 3 , the zinc oxide is ZnO, and the gallium oxide GaO, etc. can be used, and the average powder particle size of each of the above raw materials can be, for example, 1 to 10 ⁇ m.
  • additives known in the art such as binders, dispersants, anti-foaming agents, etc., may be additionally included, if necessary.
  • the dispersant is added to maintain even and stable dispersion of the pulverized raw material particles in the solution for a long time while satisfying the purpose of finely pulverizing the particles.
  • dispersants include organic acids with carboxyl groups such as citric acid, polyacrylic acid (PAA) or salts thereof, copolymers, or combinations thereof.
  • PAA polyacrylic acid
  • the dispersant may be used in an amount of 0.01 to 1% by weight based on the weight of the powder in the slurry.
  • the binder is added to maintain the molding strength of the molded body during the molding process after drying the slurry into powder.
  • Non-limiting examples of these include polymers such as polyvinyl alcohol and polyethylene glycol.
  • the amount of the binder used may be less than 2% by weight based on 100% by weight of the total powder in the slurry, and specifically, it may be 0.01% by weight or more and less than 2% by weight.
  • the antifoaming agent is used to remove bubbles in the slurry, and silicone oil, octyl alcohol, borax, etc. can typically be used.
  • the amount of the antifoaming agent used may be in the range of 0.001 to 0.01% by weight based on the powder in the slurry.
  • a slurry prepared by mixing the above-described indium oxide powder, zinc oxide powder, gallium oxide powder, water, and one or more additives is milled and dried to prepare a dry powder.
  • milling can be performed using a typical ball mill, bead mill, etc. known in the art. Additionally, the grinding conditions are not particularly limited, and for example, the grinding speed may be 1,000 to 2,500 rpm and the grinding time may be 5 to 10 hours.
  • the viscosity of the slurry obtained through milling is maintained in the range of 250 to 450 Cps, and the amount of binder is preferably adjusted to less than 2% by weight.
  • Dry powder in the form of granules can be obtained by spray drying the milled slurry using spray dryer equipment known in the art.
  • the spray drying may refer to a method in which the slurry is atomized by spraying hot air or high pressure into the atmosphere through a nozzle.
  • the manufactured granular powder may be further subjected to a classification process (sieving) using a sieve of 120 mesh or less for uniformity.
  • the dried granular powder undergoes a molding step to produce a molded body with a predetermined shape.
  • a molded body of the desired shape is manufactured, for example, preferably by using a cold isostatic press (CIP).
  • the pressurizing conditions are not particularly limited, but may be pressurized in the range of 200 to 350 MPa, for example.
  • the next step is to sinter the molded body to produce an oxide sintered body.
  • the sintering step may be maintained at a temperature of 1,200 to 1,600° C. for 10 to 40 hours under atmospheric (air) or oxygen atmosphere.
  • the atmospheric gas is injected with air or oxygen, and this gas serves to prevent the oxide from vaporizing during the sintering step.
  • the oxide sintered body having the above-described composition according to the present invention can be used, for example, as a sputtering target to form an oxide thin film with high electron concentration.
  • the thin film can be applied as a channel layer of a thin film transistor, and can provide a thin film transistor (TFT) with high electron mobility characteristics and stability.
  • the manufactured oxide sintered body is processed into a certain size and shape and then attached to a cooling metal plate or backing plate and used as a sputtering target. Thereafter, an oxide semiconductor thin film used as a channel layer of a thin film transistor can be manufactured by sputtering the sputtering target while supplying argon gas mixed with oxygen gas in the range of 0 to 1% in a vacuum chamber at a rate of 80 sccm.
  • a thin film transistor including a substrate, a gate electrode, an insulating film, a channel layer, a source electrode, and a drain electrode, wherein the channel layer includes the oxide sintered body.
  • the thin film transistor may further include a sacrificial layer, an edge stopper layer, or a protective layer known in the art as needed.
  • the thin film transistor according to one embodiment can exhibit high electron mobility of 30 cm 2 /Vs or more and has a carrier concentration of 1.0 ⁇ 10 19 /cm 3 by forming a channel layer through the oxide sintered body according to the present invention. It may be less than Specifically, the carrier concentration of the thin film transistor is 1.0 ⁇ 10 16 /cm 3 to 1.0 ⁇ 10 19 /cm 3 , 1.0 ⁇ 10 16 /cm 3 to 1.0 ⁇ 10 18 /cm 3 or 1.0 ⁇ 10 16 /cm 3 It may be 1.0 ⁇ 10 17 /cm 3 .
  • the thin film transistor is an active device that has the function of applying a voltage to a gate electrode, controlling the current flowing through the channel layer, and switching the current between the source electrode and the drain electrode.
  • the thin film transistor may include a configuration known in the art, except that an oxide thin film formed from an oxide sintered body of the above-described composition is used as a channel layer.
  • the channel layer may be an oxide thin film formed by sputtering a target containing the oxide sintered body according to the present invention.
  • the type of this thin film transistor is not particularly limited, and for example, it may be a bottom gate type or an etch stop type (Etch Stopper Layer) type.
  • the thin film transistor may further include a sacrificial layer formed on a channel layer, and may be a bottom gate type in which a source electrode and a drain electrode are formed on the sacrificial layer.
  • the gate electrode is provided below the channel layer, and the source electrode and drain electrode are provided on the sacrificial layer to contact both ends of the channel layer.
  • the thin film transistor further includes an etch stop layer (ESL) formed on a channel layer, and the etch stop layer in which a source electrode and a drain electrode are formed on the ESL layer. It could be older brother (ESL).
  • ESL etch stop layer
  • the gate electrode may be provided below the channel layer, the source electrode and the drain electrode may be located on the etch stop layer (ESL), and the both electrodes may be provided in contact with both ends of the channel layer. there is.
  • the source electrode and the drain electrode are in contact with the channel layer through a conventional method known in the art, for example, through a via hole.
  • the substrate can be made of materials used in conventional semiconductor device substrates without limitation.
  • silicon Si
  • glass inorganic materials, organic materials, or metals can be used without limitation.
  • the thickness of the substrate is not particularly limited, and when using a flexible substrate, the thickness is preferably in the range of 50 ⁇ m to 500 ⁇ m. If the thickness of the flexible substrate is less than 50 ⁇ m, it is difficult to maintain sufficient flatness of the substrate itself, and if the thickness of the flexible substrate exceeds 500 ⁇ m, the flexibility of the substrate itself becomes insufficient, making it difficult to freely bend the substrate itself. Because you lose.
  • the substrate may have a moisture barrier layer (gas barrier layer) formed on its surface or back surface to prevent penetration of water vapor and oxygen.
  • a moisture barrier layer gas barrier layer
  • inorganic materials such as silicon nitride and silicon oxide are suitably used.
  • the moisture barrier layer (gas barrier layer) can be formed by, for example, a high-frequency sputtering method.
  • a hard coat layer, an undercoat layer, etc. may be further formed as needed.
  • the gate electrode is for applying voltage to turn on/off the thin film transistor.
  • the gate electrode may be formed using a conductive material such as a metal or metal oxide, for example, a metal such as Pt, Ru, Au, Ag, Mo, Al, W or Cu or an alloy thereof, IZO (InZnO) or It can be formed using a metal or conductive oxide such as AZO (AlZnO), or an organic conductive compound such as polyaniline, polythiophene, polypyrrole, or a mixture thereof.
  • the gate electrode it is preferable to use Mo, Mo alloy, or Cr from the viewpoint of reliability of TFT characteristics.
  • the thickness of the gate electrode may range from 10 nm to 1,000 nm, for example.
  • the method of forming the gate electrode is not particularly limited.
  • the gate electrode is formed using a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, sputtering method, or ion plating method, or a chemical method such as CVD or plasma CVD method.
  • the formation method can be appropriately selected in consideration of compatibility with the material constituting the gate electrode. For example, when forming a gate electrode using Mo or Mo alloy, DC sputtering method is used. Additionally, when using an organic conductive compound for the gate electrode, a wet film forming method can be used.
  • the gate insulating film can be formed using an insulating material used in typical semiconductor devices, and silicon oxide or nitride can be used.
  • silicon oxide or nitride can be used.
  • SiO 2 or HfO 2 a high-K material with a higher dielectric constant than SiO 2 , Al 2 O 3 , Si 3 N 4 , SiNx, YsO 3 , Ta 2 O 5 , or a mixture thereof can be used.
  • a double layer membrane made of these materials or a polymer insulator such as polyimide may also be used.
  • the thickness of the gate insulating film is not particularly limited, and for example, is preferably in the range of 10 nm to 10 ⁇ m.
  • the gate insulating film needs to be somewhat thicker in order to increase voltage resistance and reduce leakage current.
  • increasing the thickness of the gate insulating film causes an increase in the driving voltage of the TFT.
  • the thickness of the gate insulating film is more preferably 50 nm to 1,000 nm in the case of an inorganic insulator, and more preferably 0.5 ⁇ m to 5 ⁇ m in the case of a polymer insulator.
  • the transistor when a high dielectric constant insulator such as HfO 2 is used in the gate insulating film, the transistor can be driven at a low voltage even if the film thickness is increased, so it is preferable to use a high dielectric constant insulator in the gate insulating film.
  • a high dielectric constant insulator such as HfO 2
  • the source electrode and drain electrode can each be formed using a conductive material.
  • a conductive material for example, metals such as Pt, Ru, Au, Ag, Mo, Al, W, Cu, Cr, Ta, Ti, etc., or alloys thereof, alloys such as Al-Nd, APC, tin oxide, zinc oxide, indium oxide, It can be formed using a metal oxide conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or AZO (AlZnO). From the viewpoint of reliability of TFT characteristics and etching rate with the sacrificial layer, it is preferable to use molybdenum (Mo) or Mo alloy as the source electrode and drain electrode material. Additionally, the thickness of the source electrode and the drain electrode may range from 10 nm to 1,000 nm, for example.
  • the source electrode and drain electrode may be formed according to common methods known in the art, for example, by forming a film, forming a resist pattern on the film using a photolithography method, and etching the film. .
  • the method of forming the film formed by the source electrode and the drain electrode is not particularly limited, and examples include wet methods such as printing and coating methods, physical methods such as vacuum deposition, sputtering, and ion plating, CVD, It can be formed using chemical methods such as plasma CVD method.
  • the source electrode and drain electrode are formed of Mo or Mo alloy
  • a Mo film or Mo alloy film is formed using a DC sputtering method, and then a resist pattern is formed on the Mo film or Mo alloy film using a photolithography method. is formed, and the Mo film or Mo alloy film is etched with an etchant to form a source electrode and a drain electrode.
  • the present invention further includes a sacrificial layer or an etch stopper layer (ESL) to effectively protect the channel layer.
  • ESL etch stopper layer
  • the components of the sacrificial layer are not particularly limited, and those known in the art can be used without limitation.
  • an amorphous oxide thin film can be formed by depositing an oxide sintered body having a similar composition to that of the oxide sintered body constituting the channel layer by sputtering. At this time, it is desirable to adjust the thin film thickness of the sacrificial layer to a range of 50 to 1,000 ⁇ .
  • the etch stop layer may be formed using an inorganic insulating material, and for example, may be one or more selected from the group consisting of SiO, SiN, Al 2 O 3 , and TiO 2 .
  • the etch stop layer can usually be patterned by dry etching.
  • the present invention may further include a protective layer for the purpose of protecting the channel layer, source electrode, and drain electrode, and insulating from the electronic device manufactured on the transistor.
  • the protective layer may be formed by curing a conventional photosensitive or thermosetting resin composition known in the art, or a resin composition containing metal oxide, metal nitride, metal fluoride, etc.
  • the method of forming the protective layer is not particularly limited, and examples include vacuum deposition, sputtering, reactive sputtering, MBE (molecular beam epitaxy), cluster ion beam method, ion plating, and plasma polymerization (high-frequency excited ion plating). , it can be formed by applying a plasma CVD method, a laser CVD method, a thermal CVD method, a gas source CVD method, a coating method, a printing method, or a transfer method.
  • the thin film transistor of the present invention can be manufactured by conventional methods known in the art. For example, a process of forming a gate electrode on a substrate; A process of forming an insulating layer on the gate electrode; forming a channel layer made of an oxide semiconductor on the gate insulating layer; A process of forming a source electrode and a drain electrode on the etch stop layer; and a process of contacting the source electrode with both ends of the channel layer.
  • a process of forming a sacrificial layer or an edge stop layer on the channel layer may be further included.
  • the thin film transistor of the present invention configured as described above can be applied as an electrode, active layer, switching element, or driving element to flat panel displays such as liquid crystal display (LCD) and organic light emitting display (OLED).
  • LCD liquid crystal display
  • OLED organic light emitting display
  • the transistor according to the present invention has a mobility of the channel layer of 30 cm 2 /vs or more and its carrier concentration is stable at less than 1.0 ⁇ 10 19 /cm 3 , so when applied to a flat panel display device, the flat panel The reliability of the display device can be improved. In particular, it can be used stably even if the display size becomes larger.
  • Molding was performed at a pressure of 250 MPa using a cold isostatic press (CIP).
  • CIP cold isostatic press
  • Example 1 sintering was performed using the molded body.
  • the sintering conditions were maintained at a temperature of 1,450° C. for 10 hours, and gas was injected at a flow rate of 40 L per minute using oxygen.
  • the relative density of the oxide sintered body of Example 1 prepared as described above was measured to be 98.7%.
  • the oxide sintered body prepared in (1) above was mounted on a DC magnetron sputter, the initial vacuum degree in the chamber was adjusted to 1 ⁇ 10 -6 Torr or less, and then the pattern was formed on a silicon wafer with a thickness of 100 nm at ambient temperature. It was manufactured as a thin film. Afterwards, source and drain electrodes were deposited, a pattern was formed, and finally a protective film was formed to manufacture a thin film transistor.
  • the operating voltage was -0.54 ⁇ 0.1V and the SS (Subthreshold Swing) value was 0.12 ⁇ 0.01V/dec. It was confirmed.
  • the electron mobility was measured to be 30.8 cm 2 /Vs and the carrier concentration was measured to be 1.0 ⁇ 10 16 to 1.0 ⁇ 10 17 /cm 3 .

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Abstract

In원소, Zn원소, Ga원소 및 산소를 포함하는 산화물 소결체로서, In원소와 Zn원소의 원자수비는 1 ~ 2:1이고, In원소와 Ga원소의 원자수비는 3 ~ 6:1이며, Zn원소와 Ga원소의 원자수비는 3 ~ 6:1인, 산화물 소결체 및 이를 이를 포함하는 박막 트랜지스터에 관한 것이다.

Description

산화물 소결체 및 이를 포함하는 박막 트랜지스터
본 출원은 2022년 04월 08일자 한국 특허출원 제2022-0043793호에 기초한 우선권의 이익을 주장하며, 해당 한국 특허 출원의 문헌에 개시된 모든 내용은 본 명세서의 일부로서 포함한다.
본 발명은 산화물 소결체 및 이를 포함하는 박막 트랜지스터에 관한 것이다.
In, Ga, Zn, Cd, Zn 등의 전이후 금속 (Post-transition metal)을 포함하는 산화물, 특히 이성분계, 삼성분계, 사성분계 혹은 그 이상의 다성분계 산화물로 구성된 산화물 소재는, 2~3 eV 이상의 밴드갭(Band gap) 및 1019~1020/cm3 이상의 높은 캐리어(carrier) 농도를 갖는 금속에 가까운 물성을 보이면서도 투명하고 전기를 통할 수 있는 특성으로 인해 태양 전지, 디스플레이 등 투명 전극이 필요한 응용 분야의 비약적인 발전을 가능하게 하였다.
1960년대부터는 산화 인듐(In2O3) 소재에 기반하여 Sn, Zn, Ge, Mo, Ti, Zr, Hf, Nb, Ta, W, Te 또는 F 등의 도펀트(dopant)를 도입하거나, 산화 주석(SnO2) 소재에 F, Sb, Nb 또는 Ta 등의 도펀트를 도입함으로써 전도도와 내구성, 내화학성, 공정성을 향상시키기 위한 연구들이 진행되었고, 이의 결과로 금속 원소 기준으로 대략 10 원자%(at %)의 Sn이 도핑된 InSnO, 그리고 10 원자%의 Zn이 도핑된 InZnO가 각각 1992년 및 1995년부터 LCD 디스플레이의 투명 전극으로 활용되기 시작하여 현재까지 사용되고 있다.
산화 아연(ZnO)의 경우에는 Ga, Al, B, In, Y, Sc, V, Si, Ge, Ti, Zr, Hf 또는 F 등의 도펀트를 사용하여 상기 InSnO 혹은 InZnO에 버금가는 전도도 특성을 갖는 투명 전극을 제조할 수 있으나, 내화학성 및 내구성이 상대적으로 작기 때문에 태양 전지 등 외부 환경에 노출되어 사용되는 기기의 전극으로는 적절하지 않은 문제가 있고, 반면에 F가 도핑된 FSnO의 경우 높은 내구성과 낮은 제조 원가로 인하여 태양 전지의 외부 투명 전극으로 널리 사용되어 오고 있다.
산화물 소재를 상기 투명 전극 등이 아닌 반도체로 사용하기 위해서는 1018~1019/cm3 이하의 캐리어 농도 조절이 필요하며, 다중 결정성을 갖는 소재의 경우 결정립 사이의 결함을 최소화하는 것이 필수적이다.
따라서 CdO, ZnO, In2O3, SnO2, InSnO, InZnO 등의 이성분계 혹은 삼성분계 조성의 산화물 소재의 경우, 반도체 성질을 확보하기 위해 캐리어 농도를 낮추는 방안으로 박막 내 산소 공공 결함을 제어하여 반도체 특성을 확보하는 방법이 알려져 있으나, 후속 공정의 열이력에 따라 쉽게 결정화 되는 성질을 보이고, 수십 ~ 수백 나노미터의 결정립이 형성되면서 결정립 사이의 결함 밀도 조절이 쉽지 않아 소자들 간의 특성 산포가 크고, 공정 재현성이 용이하지 않아 디스플레이 등의 대면적 전자 소자로 적용되기에는 한계가 있었다.
2004년 Nature지 (432권, 페이지 488)에 일본 동경 공대 호소노 교수가 발표한 InGaZnO의 사성분계 산화물 소재의 경우, 결정화 온도가 500~600 ℃에 이르는 등 400 ℃ 미만의 공정에서 비정질 상태를 유지하면서, 당시 디스플레이 백플레인 박막 트랜지스터의 반도체 소재로 주로 사용되어온 수소화된 비정질 실리콘(Hydrogenated　amorphous　silicon, a-Si:H) 보다 전계 이동도가 10배 이상 높은 7~10 cm2/Vs 근방의 전계 이동도를 갖는 반도체가 될 수 있음을 제안한 바 있다.
특히, 상기 a-Si:H TFT의 경우, 전류 구동에 매우 취약하기 때문에 유기 혹은 무기 발광 소자와 같이 수 혹은 수십 마이크로 암페어의 전류를 지속적으로 흘려 주어야 하는 화소를 갖는 디스플레이에는 적용될 수 없는 한계를 갖는 반면, 상기 IGZO TFT의 경우 전류 구동에서 매우 안정적인 특성을 보여 현재 유기발광디스플레이의 구동 소자 등에 적용되고 있다.
특히 수 천 혹은 수 백 만개 이상의 화소를 갖는 디스플레이 혹은 X-ray 이미지 등은 화소간 간섭이 없이 개별 화소에 각각 독립적인 신호를 제공하기 하거나 화소로부터 개별 신호를 읽어 들이기 위해서 각각 펄스 형태의 스캔 신호 (scan line)와 데이터 신호 (data line)를 행렬 구조로 갖는 액티브 매트릭스 구동이 필수적이며, 스캔 신호의 펄스 폭은 스캔 라인간의 중첩을 피하기 위하여 프레임 주파수와 해상도에 의해서 제한되고, 프레임 주파수와 해상도에 반비례하게 되는 특징이 있다. 따라서 고해상도 및 고속 프레임 주파수 특성을 갖는 디스플레이 및 X-ray 이미지를 구동하기 위해서는 작은 펄스 폭을 갖는 스캔 신호 동안 데이터 전압을 화소 전극에 원활하게 전달하기 위해 높은 전계 이동도 특성을 갖는 박막 트랜지스터 사용이 필수적이다. 예를 들어 4K2K 해상도의 디스플레이를 120 Hz 프레임 주파수에서 Dual Scan 방식으로 구동하기 위해서는 1 cm2/Vs 이상의 전계 이동도를 갖는 박막 트랜지스터가 필요하며, 이를 240 Hz 프레임 주파수에서 Single Scan 방식으로 구동하기 위해서는 5 cm2/Vs 이상의 전계이동도가 필요함을 알 수 있다(도 1 참고).
그러나, 도 1과 같이, 8K4K 해상도에서 240 Hz 프레임 주파수의 Single Scan 방식으로 구동하기 위해서는 30 cm2/Vs 이상의 전계 이동도를 갖는 박막 트랜지스터가 무엇보다 필요하며, 실감 디스플레이 또는 고해상도 저선량 X-ray 검출기 등에 필수적으로 요구되는 고해상도, 고속 구동 환경의 액티브 매트릭스 백플레인 구현을 위해서는 10 cm2/Vs 근방의 전계 이동도의 한계를 갖고 있는 금속 원소 기준 1:1:1 원자% 조성비의 InGaZnO를 대체할 수 있는 전계 이동도 30 cm2/Vs 이상의 신규 산화물 반도체 조성이 필요한 실정이다.
[선행기술문헌]
[비특허문헌]
(비특허문헌 1) K. Nomura et al., "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", 2004, Nature, 432, p. 488~492
(비특허문헌 2) Y. Matsueda, Digest of Int. Transistor Conf. 28-29 January 2010, Hyogo, Japan, p. 314
본 발명의 목적은 대면적의 평판 혹은 곡면 디스플레이 및 엑스레이(X-ray) 이미지 구현을 위한 구동 백플레인(backplane)의 트랜지스터 어레이, 구동 집적 회로 및 투명 전자 소자 등의 제작에 이용될 수 있고, 기존 메모리 반도체나 논리 소자 등의 실리콘(Si) 반도체 칩 상에 연속 공정의 모노리스(Monolithic) 3차원 반도체 집적 공정에 적용되어, 고성능, 고집적, 저전력 반도체 칩 제작에 활용될 수 있는 산화물 소결체를 제공하는 것이다.
본 발명은 산화물 소결체 내 인듐 산화물(Indium Oxide, In-O bond enthalpy; 320.1 kJ/mol)의 양을 변화시켜 유동전하의 에너지 증대를 유발시키는 고이동도가 가능한 신규 조성의 산화물 소결체를 제공하고, 1020/cm3 이상에서는 캐리어 상호간의 충돌 및 산란이 증가하기 때문에, 1018/cm3내지 1019/cm3 이하의 캐리어 농도 조절이 가능한 최적의 Indium-Zinc Oxide(IZO)의 조성을 제공하고자 한다. 또한 상기 IZO 내에 Indium Oxide(InO)와 비슷한 에너지 준위를 갖는 갈륨 산화물(Gallium Oxide)를 첨가시켜서 전계 이동도의 한계를 극복하고자 한다.
본 발명의 다른 목적은 상기 산화물 소결체를 포함하는 박막 트랜지스터를 제공하는 것이다.
본 발명의 일 실시예는, In원소, Zn원소, Ga원소 및 산소를 포함하는 산화물 소결체로서, In원소와 Zn원소의 원자수비는 1 ~ 2:1이고, In원소와 Ga원소의 원자수비는 3 ~ 6:1이고, Zn원소와 Ga원소의 원자수비는 3 ~ 6:1인, 산화물 소결체를 제공한다.
상기 산화물 소결체는 하기 화학식 1로 표시되는 것일 수 있다.
[화학식 1]
InxZnyGazO(3x/2+y+3z/2)
(상기 화학식 1에서, x:y = 1 ~ 2:1, x:z = 3 ~ 6:1 및 y:z = 3 ~ 6:1이다).
상기 산화물 소결체의 In원소와 Zn원소의 원자수비는 1 ~ 1.5:1이고, In원소와 Ga원소의 원자수비는 4 ~ 5:1이고, Zn원소와 Ga원소의 원자수비는 4 ~ 5:1일 수 있다.
상기 산화물 소결체의 상대밀도는 98.0 % 내지 99.9 %일 수 있다.
본 발명의 다른 일 실시예는, 기판, 게이트 전극, 절연막, 채널층, 소스 전극 및 드레인 전극을 포함하며, 상기 채널층은 상기 산화물 소결체를 포함하는 것인 박막 트랜지스터를 제공한다.
상기 채널층은 상기 산화물 소결체를 포함하는 타겟을 스퍼터링하여 형성된 산화물 박막을 포함하는 것일 수 있다.
상기 채널층의 전자 이동도는 30 cm2/Vs 이상일 수 있다.
상기 채널층의 캐리어 농도가 1.0 ×1019/cm3 미만일 수 있다.
본 발명에 따른 산화물 소결체는, 기존의 In-Zn계 산화물에 인듐 산화물(Indium Oxide, InO)과 유사한 에너지 준위를 가지는 갈륨 산화물(Gallium Oxide, Ga2O3)를 소정의 함량으로 첨가하여, 400 ℃ 미만의 저온 공정에서도 전자 이동도가 우수하고, 상대적으로 낮은 전압 범위에서도 동작이 가능하며, 한 산화물 반도체를 구현할 수 있는 장점이 있다.
도 1은 주파수별 스캔 방식 및 디스플레이 해상도에 따라 요구되는 박막 트랜지스터의 전자 이동도를 나타낸 그래프이다.
도 2는 일 실시예에 따른 산화물 소결체가 채널층(Active Layer)에 형성된 산화물 박막 트랜지스터(Oxide Thin Film Transistor(TFT))의 구조를 나타낸 이미지이다.
도 3은 본 발명의 실시예 1에 따른 박막 트랜지스터의 전압-전류 특성을 나타낸 그래프이다.
도 4는 본 발명의 실시예 1에 따른 박막 트랜지스터의 PBTS(positive gate bias temperature stress) 신뢰성 측정 결과를 나타낸 것이다.
도 5는 본 발명의 실시예 1에 따른 박막 트랜지스터의 NBTS(negative gate bias temperature stress) 신뢰성 측정 결과를 나타낸 것이다.
도 6은 본 발명의 비교예 1에 따른 박막 트랜지스터의 전압-전류 특성을 나타낸 그래프이다.
도 7은 본 발명의 비교예 1에 따른 박막 트랜지스터의 PBTS(positive gate bias temperature stress) 신뢰성 측정 결과를 나타낸 것이다.
도 8은 본 발명의 비교예 1에 따른 박막 트랜지스터의 NBTS(negative gate bias temperature stress) 신뢰성 측정 결과를 나타낸 것이다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 명세서에 기재된 용어 "나노"란 나노 스케일을 의미하며, 1 ㎛ 이하의 크기를 포함한다.
이하 일 실시예에 따른 산화물 소결체에 관하여 설명한다.
본 발명은 높은 전자 이동도와 낮은 구동 전압으로 인해 고해상도의 대면적 디스플레이에 적용할 수 있는 산화물 소결체에 관한 것이다.
일 구현예에 따른 산화물 소결체는 In원소, Zn원소, Ga원소 및 산소를 포함하는 산화물 소결체로서, In원소와 Zn원소의 원자수비는 1 ~ 2:1이고, In원소와 Ga원소의 원자수비는 3 ~ 6:1이며, Zn원소와 Ga원소의 원자수비는 3 ~ 6:1일 수 있다.
종래 투명 산화물 반도체 중 하나인 InGaZnO 산화물 박막 트랜지스터는 안정적인 소자 특성을 구현할 수 있는 반면, 디스플레이의 크기가 대형화됨에 따라 InGaZnO의 낮은 이동도로는 디스플레이 구동이 어려워지는 난점이 발생된다. 따라서 대형 디스플레이에 탑재 가능한 소자에 적용하기 위해서, 20 cm2/Vs 이상의 고이동도를 나타낼 수 있는 산화물 반도체의 개발이 요구되는 실정이다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서,　InxZnyO(3x/2+y)로 표시되는 In-Zn계 산화물(x:y=(1~1.5):1 (원자수%))에 일정 함량의 산화 갈륨(Gallium Oxide, GaO)을 더 포함하여, 인듐(In) 원소, 아연(Zn) 원소, 갈륨(Ga) 원소 및 산소(O)의 조성비가 최적화된 고 전자 이동도 산화물 소결체의 조성을 구성함으로써, 대형 디스플레이 등에서 고해상도, 고속 구동 환경의 액티브 매트릭스 백플레인 구현이 가능하도록 높은 전자 이동도를 갖는 산화물 소결체 및 이를 포함하는 박막 트랜지스터를 제공하고자 한다.
구체적으로, 상기 산화물 소결체는 하기 화학식 1로 표시될 수 있다.
[화학식 1]
InxZnyGazO(3x/2+y+3z/2)
(상기 화학식 1에서, x:y = 1 ~ 2:1, x:z = 3 ~ 6:1 및 y:z = 3 ~ 6:1이다).
즉, 일 실시예에 따른 산화물 소결체는 상기 화학식 1로 표시되는 In-Zn-Ga계 산화물로서, 이때, 상기 인듐(In) 원소, 아연(Zn) 원소, 갈륨(Ga) 원소의 원자수비가 각각, In원소와 Zn원소의 원자수비는 1 ~ 2:1이고, In원소와 Ga원소의 원자수비는 3 ~ 6:1이며, Zn원소와 Ga원소의 원자수비는 3 ~ 6:1로 최적화된 것일 수 있다.
바람직하게는, 상기 화학식 1로 표시되는 산화물 소결체에서, In원소와 Zn원소의 원자수비는 1 ~ 1.5:1이고, In원소와 Ga원소의 원자수비는 4 ~ 5:1이고, Zn원소와 Ga원소의 원자수비는 4 ~ 5:1로 더욱 구체화된 것일 수 있으며, 이에 따라 상기 산화물 소결체를 포함하는 박막 트랜지스터의 소자 특성 중 높은 전자 이동도와 우수한 캐리어 농도를 나타낼 수 있다. 이때, 상기 산화물 소결체에서, Zn원소의 원자수 대비 Ga원소의 원자수비가 상기 범위 미만인 경우, 첨가된 Ga원소의 영향이 적어 소자 특성의 향상이 미미하므로, 대형 디스플레이에 적용 가능한 높은 전자 이동도를 나타내기 어려울 수 있고, 상기 범위를 초과하는 경우 산화물 소결체의 상대밀도 및 비저항 특성이 오히려 줄어들게 됨에 따라, 박막 트랜지스터의 전자 이동도가 감소할 수 있다.
전술한 조성을 갖는 본 발명에 따른 산화물 소결체는, 그 상대밀도가 98.0 % 내지 99.9 %일 수 있다. 상기 산화물 소결체의 상대밀도가 98.0 % 미만인 경우, 상기 산화물 소결체를 포함하는 타겟, 예를 들어 스퍼터링 타겟으로 사용하여 트랜지트터에 성막하는 경우 결절(nodule)이 발생하여 이상방전의 가능성이 높아질 수 있다.
이때, 상기 산화물 소결체의 '상대밀도'는 하기 수학식 1로 정의되는 식에 의해 정의될 수 있다.
[수학식 1]
산화물 소결체의 상대밀도 = (산화물 소결체의 실측밀도/산화물 소결체의 이론밀도) × 100
상기 수학식 1에서, 산화물 소결체의 실측밀도는 산화물 소결체를 1 atm, 4 ℃ 조건의 물 속에서 측정한 값을 의미할 수 있다.
본 발명에 따른 산화물 소결체는 당 분야에 공지된 통상적인 방법에 따라 제조될 수 있고, 예를 들어 원료 분말 준비 단계, 원료 분말을 혼합하여 구상 분말을 제조하는 단계, 성형체 제조 단계 및 소결체 제조 단계를 포함하는 방법에 따라 제조될 수 있다.
상기 산화물 소결체의 제조방법의 일 실시예는, 산화인듐 분말, 산화아연 분말 및 산화갈륨 분말을 혼합하여 슬러리를 준비한 후 이를 밀링하고 건조하여 분쇄하는 단계, 상기 분쇄물을 가압하여 성형하는 단계 및 상기 성형체를 소결하는 단계를 포함할 수 있다.
이하, 상기 제조방법을 각 단계별로 설명한다.
먼저, 원료인 산화인듐 분말, 산화아연 분말 및 산화갈륨 분말의 원료분말을 준비하고, 목적하는 조성, 예를 들면, 상기 화학식 1로 표시되는 산화물 소결체를 수득할 수 있도록 각 원료 분말을 칭량한 뒤, 이를 혼합기에 투입하여 분쇄 및 혼합하여 슬러리를 제조한다.
본 발명에서 상기 산화인듐 분말, 산화아연 분말 및 산화갈륨 분말은 당 업계에 알려진 통상적인 성분을 제한없이 사용할 수 있으며, 일 례로 상기 산화인듐은 In2O3, 상기 산화아연은 ZnO 및 상기 산화갈륨은 GaO 등을 사용할 수 있으며, 상기 각 원료의 분말 평균 입경은, 예를 들어 1 내지 10 ㎛인 것을 사용할 수 있다.
전술한 원료분말들을 혼합시, 필요에 따라 당 업계에 알려진 통상적인 첨가제, 예컨대 바인더, 분산제, 소포제 등을 추가로 포함할 수 있다.
분산제는 분쇄된 원료입자가 용액 내에서 장시간 동안 고르게 안정된 분산을 유지하면서 동시에 입자가 미세하게 분쇄되기 위한 목적을 만족시키기 위해 첨가된다. 사용 가능한 분산제의 비제한적인 예로는, 시트르산 등의 카르복실기가 붙은 유기산 계열, 폴리아크릴산 (PAA) 또는 그의 염, 공중합체, 또는 이들의 조합 등이 있다. 상기 분산제는 슬러리 내 분말 중량 대비 0.01 내지 1 중량% 사용될 수 있다.
또한 바인더는 슬러리를 분말로 건조시킨 후 성형하는 과정에서 성형체의 성형강도를 유지하기 위하여 첨가되는 것이다. 이들의 비제한적인 예로는, 폴리비닐알코올, 폴리에틸랜글리콜 등의 고분자 등이 있다. 상기 바인더의 사용량은 슬러리 내 전체 분말 100 중량% 대비 2 중량% 미만일 수 있으며, 구체적으로 0.01 중량% 이상, 2 중량% 미만일 수 있다.
소포제는 슬러리 내의 거품을 제거하기 위한 것으로, 통상적으로 실리콘유, 옥틸알콜, 붕초 등을 사용할 수 있다. 상기 소포제의 사용량은 슬러리 내 분말 대비 0.001 내지 0.01 중량% 범위일 수 있다.
전술한 산화인듐 분말, 산화아연 분말, 산화갈륨 분말, 물 및 1종 이상의 첨가제를 혼합하여 준비된 슬러리를 밀링하고 건조하여 건조분말을 준비한다.
이때 밀링(분쇄)은 당 업계에 알려진 통상적인 볼밀, 비드밀 등을 사용하여 수행될 수 있다. 또한 분쇄조건은 특별히 제한되지 않으며, 일례로 분쇄 속도는 1,000 내지 2,500 rpm이고, 시간은 5 내지 10시간일 수 있다. 밀링을 통하여 얻어진 슬러리의 점도는 250~450 Cps 범위로 유지하며, 바인더의 양은 2 중량% 미만으로 조절하는 것이 바람직하다.
상기 밀링을 거친 슬러리를 당 분야에 공지된 스프레이 드라이어(spray dryer) 장비를 이용하여 분무건조함으로써 과립형태의 건조분말을 얻을 수 있다. 이때, 상기 분무건조는 상기 슬러리가 노즐을 통하여 열풍 또는 대기중에 고압으로 분사되어 미립화되는 방식을 의미할 수 있다. 제조된 과립형태의 분말은 균일화를 위해서 120 mesh 이하의 시브(sieve)를 이용하여 분급공정(Sieving)을 더 실시할 수도 있다.
이후 상기 건조된 과립형태의 분말을 소정의 형상을 갖는 성형체로 제조하는 성형단계를 거친다. 상기 과립형태의 분말을 성형금형 내부에 투입한 후, 원하는 형상의 성형체를 제작하며, 예를 들어, 냉간 정수압 프레스 (cold isostatic press, CIP)를 이용하는 것이 바람직하다. 이때, 가압조건은 특별히 제한되지 않으나, 예를 들어 200 내지 350 MPa의 범위로 가압할 수 있다.
다음은 상기 성형체를 소결하여 산화물 소결체를 제조하는 단계이다.
상기 소결단계는 상기 소결단계는 대기(공기) 또는 산소 분위기 하에서 1,200 내지 1,600 ℃의 온도로 10 내지 40 시간 동안 유지할 수 있다. 이때 분위기 가스는 공기 또는 산소를 주입하는데, 이러한 가스는 소결단계 중 산화물이 기화되는 것을 방지하는 역할을 한다.
본 발명에 따라 전술한 조성을 갖는 상기 산화물 소결체는, 예를 들어, 스퍼터링 타겟으로 이용되어 전자 농도가 높은 산화물 박막을 형성할 수 있다. 상기 박막은 박막 트랜지스터의 채널층으로 적용될 수 있고, 고 전자 이동도 특성이 확보되고, 안정성이 구현된 박막 트랜지스터(Thin Film Transistor, TFT)를 제공할 수 있다.
상기 스퍼터링 공정을 통한 성막 공정의 일례를 들면, 제조된 산화물 소결체를 일정한 크기와 형태로 가공한 후 냉각용 금속판 또는 백킹 플레이트 (backing plate)에 붙여 스퍼터링 타겟으로 이용한다. 이후 진공조 내에서 산소 가스가 0 내지 1% 범위로 혼합된 아르곤 가스를 80 sccm의 속도로 공급하면서, 상기 스퍼터링 타겟을 스퍼터하여 박막 트랜지스터의 채널층으로 이용되는 산화물 반도체 박막을 제조할 수 있다.
본 발명의 다른 일 구현예는, 기판, 게이트 전극, 절연막, 채널층, 소스 전극 및 드레인 전극을 포함하며, 상기 채널층은 상기 산화물 소결체를 포함하는 것인, 박막 트랜지스터를 제공한다. 상기 박막 트랜지스터는 상기 구성 요소 이외에도 필요에 따라 당 업계에서 공지된 희생층, 에지 스톱층(Etch Stopper Layer) 또는 보호층을 더 포함할 수 있다.
일 실시예에 따른 박막 트랜지스터는, 본 발명에 따른 상기 산화물 소결체를 통해 채널층을 형성함에 따라, 30 cm2/Vs 이상의 고 전자 이동도를 나타낼 수 있고, 캐리어 농도가 1.0 ×1019/cm3 미만일 수 있다. 구체적으로, 상기 박막 트랜지스터의 캐리어 농도는 1.0 ×1016/cm3 내지 1.0 ×1019/cm3, 1.0 ×1016/cm3 내지 1.0 ×1018/cm3 또는 1.0 ×1016/cm3 내지 1.0 ×1017/cm3일 수 있다.
상기 박막 트랜지스터(TFT)는 게이트 전극에 전압을 인가하고, 채널층으로 흐르는 전류를 제어하고, 소스 전극과 드레인 전극 간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다.
상기 박막 트랜지스터는 전술한 조성의 산화물 소결체로부터 성막된 산화물 박막을 채널층으로 이용하는 것을 제외하고는, 당 분야에 공지된 구성을 포함할 수 있다. 이때, 상기 채널층은 본 발명에 따른 상기 산화물 소결체를 포함하는 타겟을 스퍼터링하여 형성된 산화물 박막일 수 있다. 이러한 박막 트랜지스터의 종류는 특별히 한정되지 않으며, 일례로 바텀 게이트형(Bottom Gate) 또는 에치 스톱형(Etch Stopper Layer)형일 수 있다.
본 발명의 일 구현예에 따르면, 상기 박막 트랜지스터는 채널층 상에 형성된 희생층을 더 포함하고, 상기 희생층 상에 소스 전극 및 드레인 전극이 형성되는 바텀 케이트형(bottom gate)일 수 있다. 바람직하게는, 상기 게이트 전극이 채널층 아래에 구비되고, 소스 전극 및 드레인 전극은 상기 희생층 상에 상기 채널층의 양단에 접촉되도록 구비되는 구조이다.
본 발명의 다른 일 구현예에 따르면, 상기 박막 트랜지스터는, 채널층 상에 형성된 에치 스톱층(Etch Stop Layer, ESL)을 더 포함하고, 상기 ESL층 상에 소스 전극 및 드레인 전극이 형성되는 에치 스톱형(ESL)일 수 있다. 바람직하게는, 상기 게이트 전극이 채널층 아래에 구비되고, 소스 전극 및 드레인 전극은 상기 에치 스톱층(ESL) 상에 위치하되, 상기 양 전극이 상기 채널층의 양단에 접촉되도록 구비되는 구조일 수 있다. 이때 소스 전극 및 드레인 전극은 당 업계에 알려진 통상적인 방법에 따라, 예컨대 비아홀 등을 통하여 채널층과 접촉된다.
상기 기판은 통상적인 반도체 소자의 기판에 사용되는 물질을 제한없이 사용할 수 있다. 일례로 실리콘(Si), 유리, 무기계 재료, 유기물 재료 또는 금속을 제한 없이 사용할 수 있다.
이때 기판의 두께는 특별히 제한되지 않으며, 가요성 기판을 사용하는 경우 두께를 50 ㎛ 내지 500 ㎛ 범위로 하는 것이 바람직하다. 상기 가요성 기판의 두께가 50 ㎛ 미만에서는 기판 자체의 충분한 평탄성을 유지하는 것이 어렵고, 상기 가요성 기판의 두께가 500 ㎛를 초과하면 기판 자체의 가요성이 부족해져서 기판 자체를 자유롭게 굽히는 것이 곤란해지기 때문이다.
상기 기판은 수증기 및 산소의 투과를 방지하기 위해서 그 표면 또는 이면에 투습 방지층(가스 배리어층)을 형성할 수도 있다. 투습 방지층(가스 배리어층)의 재료로서는 질화 규소, 산화 규소 등의 무기물이 적합하게 사용된다. 투습 방지층(가스 배리어층)은, 예를 들면 고주파 스퍼터링법 등에 의해 형성할 수 있다. 또한, 열가소성 기판을 사용할 경우에는 필요에 따라서 하드 코트층, 언더코트층 등을 더 형성해도 좋다.
게이트 전극은 박막 트랜지스터를 온/오프하기 위한 전압 인가를 위한 것이다. 상기 게이트 전극은 금속 또는 금속 산화물과 같은 전도성 물질을 사용하여 형성될 수 있으며, 일례로 Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu 와 같은 금속 또는 이들의 합금, IZO (InZnO) 또는 AZO (AlZnO)와 같은 금속 또는 전도성 산화물을 사용하거나, 여기에 폴리아닐린, 폴리티오펜, 폴리피롤 등의 유기도전성 화합물 또는 이들의 혼합물을 사용해서 형성할 수 있다.
게이트 전극으로서는 TFT 특성의 신뢰성이라고 하는 관점에서 Mo, Mo 합금 또는 Cr을 사용하는 것이 바람직하다. 상기 게이트 전극의 두께는, 예를 들면 10 nm 내지 1,000 nm 범위일 수 있다.
상기 게이트 전극의 형성방법은 특별히 한정되는 것은 아니다. 일례로, 게이트 전극은, 인쇄 방식, 코팅방식 등의 습식 방식, 진공증착법, 스퍼터링법, 이온 플레이이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등을 사용해서 형성된다. 이들 중에서, 게이트 전극을 구성하는 재료와의 적합성을 고려해서 형성방법을 적절히 선택할 수 있다. 일례로, Mo 또는 Mo 합금을 사용해서 게이트 전극을 형성할 경우 DC 스퍼터링법이 사용된다. 또한, 게이트 전극에 유기 도전성 화합물을 사용할 경우에는 습식제막법이 이용될 수 있다.
게이트 절연막은 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성할 수 있으며, 실리콘 산화물 또는 질화물을 이용할 수 있다. 예를 들면, SiO2　또는 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4, SiNx, YsO3, Ta2O5, 또는 이들의 혼합물을 사용할 수 있다. 또는 이들 물질로 이루어지는 이중층 막이거나, 폴리이미드와 같은 고분자 절연체도 사용될 수 있다.
상기 게이트 절연막의 두께는 특별히 제한되지 않으며, 일례로 10 nm 내지 10 ㎛ 범위가 바람직하다. 상기 게이트 절연막은 누설(leak) 전류를 감소시키기 위해 전압 내성을 높이기 위해서 어느 정도 막두께를 두껍게 할 필요가 있다. 그러나, 게이트 절연막의 막두께를 두껍게 하면 TFT의 구동 전압의 상승을 초래한다. 이 때문에, 게이트 절연막의 두께는 무기 절연체의 경우 50 nm 내지 1,000 nm인 것이 보다 바람직하고, 고분자 절연체의 경우 0.5 ㎛ 내지 5 ㎛인 것이 보다 바람직하다.
또한, HfO2와 같은 고유전율 절연체를 게이트 절연막에 사용하였을 경우, 막두께를 두껍게 해도 저전압에서의 트랜지스터의 구동이 가능하기 때문에, 게이트 절연막에는 고유전율 절연체를 사용하는 것이 바람직하다.
소스 전극 및 드레인 전극은 각각 전도성 물질을 사용하여 형성할 수 있다. 예를 들면 Pt, Ru, Au, Ag, Mo, Al, W, Cu, Cr, Ta, Ti 등의 금속 또는 이들의 합금, Al-Nd, APC 등의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐주석(ITO), 산화 인듐아연(IZO), 또는 AZO(AlZnO) 등의 금속 산화물 도전물질을 사용해서 형성할 수 있다. TFT 특성의 신뢰성 및 희생층과의 에칭 속도 관점에서, 상기 소스 전극 및 드레인 전극 재질로는 몰리브덴(Mo) 또는 Mo 합금을 사용하는 것이 바람직하다. 또한, 소스 전극 및 드레인 전극의 두께는, 예를 들면 10 nm 내지 1,000 nm 범위일 수 있다.
소스 전극 및 드레인 전극은 당 분야에 알려진 통상적인 방법에 따라 형성될 수 있으며, 일례로 막을 형성하고, 포토리소그래피 (photolithography)법을 사용하여 상기 막에 레지스트 패턴을 형성하고, 이 막을 에칭함으로써 형성된다.
또한, 소스 전극 및 드레인 전극이 구성하는 막의 형성방법은 특별히 한정되지 않으며, 일례로 예를 들면 인쇄 방식, 코팅 방식 등의 습식 방식, 진공증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등을 사용해서 형성될 수 있다.
본 발명에서 소스 전극 및 드레인 전극을 Mo 또는 Mo 합금으로 형성할 경우, 일례로 DC 스퍼터링법을 사용하여 Mo 막 또는 Mo 합금막을 형성한 후 포토리소그래피법을 사용하여 Mo 막 또는 Mo 합금막에 레지스트 패턴을 형성하고, 에칭액에 의해 Mo 막 또는 Mo 합금막을 에칭해서 소스 전극 및 드레인 전극을 형성하게 된다.
필요에 따라, 본 발명은 채널층을 효과적으로 보호하기 위해서 희생층 또는 에치스톱층(etch stopper layer; ESL)을 더 구비한다.
희생층의 성분은 특별히 제한되지 않으며, 당 분야에 공지된 것을 제한 없이 사용할 수 있다. 일례로 상기 채널층을 구성하는 산화물 소결체와 유사한 조성을 갖는 산화물 소결체를 스퍼터링법에 의해 성막함으로써 아몰퍼스 산화물 박막을 형성할 수 있다. 이때 희생층의 박막 두께는 50 내지 1,000 Å 범위로 조절하는 것이 바람직하다.
또한 에치 스톱층은 무기 절연(inorganic insulating) 재료를 이용하여 형성될 수 있으며, 일례로 SiO, SiN, Al2O3, 및 TiO2로 구성된 군으로부터 선택되는 1종 이상일 수 있다. 상기 에치 스톱층은 보통 건식에칭에 의해 패터닝될 수 있다.
전술한 구성 이외에, 본 발명에서는 채널층, 소스 전극 및 드레인 전극을 보호하고, 트랜지스터 상에 제작되는 전자 디바이스와 절연할 목적으로 보호층을 더 포함할 수 있다.
상기 보호층은 당 업계에 알려진 통상적인 감광성 또는 열경화성 수지 조성물, 또는 상기 수지 조성물에 금속 산화물, 금속질화물, 금속불화물 등이 포함된 형태를 경화처리하여 형성될 수 있다.
상기 보호층의 형성방법은 특별히 한정되지 않으며, 일례로 진공증착법, 스퍼터링법, 반응성 스퍼터링법, MBE(분자선 에피택시)법, 클러스터 이온빔법, 이온 플래이팅법, 플라즈마 중합법 (고주파 여기 이온 플래이팅법), 플라즈마 CVD법, 레이저 CVD법, 열 CVD법, 가스소스 CVD법, 코팅법, 인쇄법, 또는 전사법을 적용하여 형성될 수 있다.
본 발명의 박막 트랜지스터는 당 업계에 알려진 통상적인 방법에 의해 제조될 수 있다. 일례로, 기판 상에 게이트 전극을 형성하는 공정; 상기 게이트 전극 상에 절연층을 형성하는 공정; 상기 게이트 절연층 상에 산화물 반도체로 이루어지는 채널층을 형성하는 공정; 상기 에치스톱층 상에 소스 전극과 드레인 전극을 형성하는 공정; 및 상기 소스 전극과 소스 전극을 채널층의 양단에 접촉시키는 공정을 포함하여 구성될 수 있다.
이때 필요에 따라, 상기 채널층 상에 희생층 또는 에지스톱층을 형성하는 공정을 더 포함할 수 있다.
전술한 바와 같이 구성되는 본 발명의 박막 트랜지스터는 액정표시장치(LCD) 및 유기발광표시장치(OLED) 등과 같은 평판 표시장치에 전극, 활성층, 스위칭소자 또는 구동소자로 적용될 수 있다.
앞서 설명한 바와 같이, 본 발명에 따른 트랜지스터는 채널층의 이동도가 30 cm2/vs 이상이고, 그 캐리어 농도가 1.0 ×1019/cm3 미만으로 안정하므로, 이를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다. 특히, 디스플레이 크기가 대형화하더라도 안정적으로 사용될 수 있다.
이하에서는 본 발명의 구체적인 실시예들을 제시한다. 다만, 하기에 기재된 실시예들은 본 발명을 구체적으로 예시하거나 설명하기 위한 것에 불과하며, 이로서 본 발명이 제한되는 것은 아니다. 또한, 여기에 기재되지 않은 내용은 당 기술분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것으로 그 설명을 생략한다.
[실시예 1]
(1) 원료로서 산화인듐(In2O3) 분말 1,152g, 산화아연(ZnO) 분말 680g 및 산화갈륨(Ga2O3) 분말 173g을 각각 4N 이상으로 칭량하고, 이를 초순수(De-ionized Water)와 함께 혼합한 뒤, 습식 슬러리를 비즈밀 혼합기에서 0.3mm의 지르코니아 비즈로 분산하여 습식 슬러리를 제조하였다. 분산된 슬러리를 분무건조한 후 확보된 밀도 1.54 g/cm3의 구상화 분말을 이용하여 성형을 실시하였다.
성형은 냉간 정수압 프레스 (cold isostatic press, CIP)를 이용하여, 250 MPa 압력에서 실시하였다.
이후, 상기 성형체를 이용하여 소결을 실시하였으며, 소결 조건은 1,450 ℃ 온도에서 10시간 유지하였으며, 가스는 산소를 사용하여 분당 40L의 유량으로 주입하였다. 상기와 같이 제조된 실시예 1의 산화물 소결체의 상대밀도는 98.7% 로 측정되었다.
상기 산화물 소결체를 유도결합 플라즈마 질량분광법(ICP-MS)를 사용하여 분석한 결과 In:Zn:Ga:O=4.5:4.5:1:12.75의 원자수비가 형성된 것을 확인하였다.
(2) 상기 제조된 산화물 소결체를 이용한 박막 트랜지스터를 제작하기 위하여, 6 인치의 실리콘 웨이퍼에 Mo 금속을 증착한 후 패턴을 형성시켰으며, 실리콘(Si)계의 게이트 절연막을 증착하였다.
이후, 상기 (1)에서 제조된 산화물 소결체를 DC 마그네트론 스퍼터에 장착하고, 챔버 내 초기 진공도를 1×10-6 Torr 이하로 조정한 후 대기온도에서 100 ㎚의 두께로 상기 패턴이 형성된 실리콘 웨이퍼 상에 박막으로 제조하였다. 이후, 소스 및 드레인 전극을 증착한 후 패턴을 형성하고, 마지막으로 보호막을 형성하여 박막 트랜지스터를 제조하였다.
(3) 상기 (2)에서 제조된 박막 트랜지스터의 전류-전압 특성을 측정하고, 그 결과를 도 3에 나타내었다. 동작전압(turn on voltage)은 -0.25 ±0.13V이며, SS(Subthreshold Swing)값은 0.26 ±0.0V/dec로 확인되었다. 또한, Hall effect measurement를 통하여 전자 이동도, 캐리어 농도를 측정한 결과, 전자 이동도 32.2 cm2/Vs, 캐리어 농도 1.0 ×1016 내지 1.0 ×1017/cm3로 측정되었다.
(4) 또한 박막트랜지스터의 PBTS(Positive gate Bias and Temperature Stress, Vg_stress=20V, Vd=0.1V@60deg)와 NBTS(Negative gate Bias and Temperature Stress, Vg_stress=-20V, Vd=0.1V@60deg)를 측정하고, 그 결과를 각각 도 4 및 도 5에 나타내었다. 신뢰성 측정결과, βVth 가 각각 0.45V 및 -0.3V로 매우 양호한 값을 얻을 수 있었다.
[실시예 2]
(1) 원자수비가 In:Zn:Ga:O=5:4:1:13인 것을 제외하고, 상기 실시예 1과 동일하게 하여 산화물 소결제를 제조하고, 이를 포함하는 채널층이 형성된 박막 트랜지스터를 상기 실시예 1과 동일하게 하여 제조하였다.
(2) 상기 (1)에서 제조된 박막 트랜지스터의 전류-전압 특성을 측정한 결과, 동작전압(turn on voltage)은 -0.26±0.1V이며, SS(Subthreshold Swing)값은 0.23±0.0V/dec로 확인되었다. 또한, Hall effect measurement를 통하여 전자 이동도, 캐리어 농도를 측정한 결과, 전자 이동도 33.6 cm2/Vs, 캐리어 농도 1.0 ×1017 내지 1.0 ×1018/cm3로 측정되었다.
(3) 또한 박막트랜지스터의 PBTS(Positive gate Bias and Temperature Stress, Vg_stress=20V, Vd=0.1V@60deg)와 NBTS(Negative gate Bias and Temperature Stress, Vg_stress=-20V, Vd=0.1V@60deg)의 신뢰성 측정 결과, βVth 가 각각 0.48V 및 -0.32V의 값을 얻을 수 있었다.
[실시예 3]
(1) 원자수비가 In:Zn:Ga:O=5.25:3.75:1:13.125인 것을 제외하고, 상기 실시예 1과 동일하게 하여 산화물 소결제를 제조하고, 이를 포함하는 채널층이 형성된 박막 트랜지스터를 상기 실시예 1과 동일하게 하여 제조하였다.
(2) 상기 (1)에서 제조된 박막 트랜지스터의 전류-전압 특성을 측정한 결과, 동작전압(turn on voltage)은 -0.18±0.1V이며, SS(Subthreshold Swing)값은 0.19±0.02V/dec로 확인되었다. 또한, Hall effect measurement를 통하여 전자 이동도, 캐리어 농도를 측정한 결과, 전자 이동도 31.4 cm2/Vs, 캐리어 농도 1.0 ×1016 내지 1.0 ×1017/cm3로 측정되었다.
(3) 또한 박막트랜지스터의 PBTS(Positive gate Bias and Temperature Stress, Vg_stress=20V, Vd=0.1V@60deg)와 NBTS(Negative gate Bias and Temperature Stress, Vg_stress=-20V, Vd=0.1V@60deg)의 신뢰성 측정 결과, βVth 가 각각 0.26V 및 -0.28V의 값을 얻을 수 있었다.
[실시예 4]
(1) 원자수비가 In:Zn:Ga:O=6:3:1:13.5인 것을 제외하고, 상기 실시예 1과 동일하게 하여 산화물 소결제를 제조하고, 이를 포함하는 채널층이 형성된 박막 트랜지스터를 상기 실시예 1과 동일하게 하여 제조하였다.
(2) 상기 (1)에서 제조된 박막 트랜지스터의 전류-전압 특성을 측정한 결과, 동작전압(turn on voltage)은 -0.54±0.1V이며, SS(Subthreshold Swing)값은 0.12±0.01V/dec로 확인되었다. 또한, Hall effect measurement를 통하여 전자 이동도, 캐리어 농도를 측정한 결과, 전자 이동도 30.8 cm2/Vs, 캐리어 농도 1.0 ×1016 내지 1.0 ×1017/cm3로 측정되었다.
(3) 또한 박막트랜지스터의 PBTS(Positive gate Bias and Temperature Stress, Vg_stress=20V, Vd=0.1V@60deg)와 NBTS(Negative gate Bias and Temperature Stress, Vg_stress=-20V, Vd=0.1V@60deg)의 신뢰성 측정 결과, βVth 가 각각 0.16V 및 -0.62V의 값을 얻을 수 있었다.
[비교예 1]
(1) 원자수비가 In:Zn:Ga:O=1:1:1:4인 것을 제외하고, 상기 실시예 1과 동일하게 하여 산화물 소결제를 제조하고, 이를 포함하는 채널층이 형성된 박막 트랜지스터를 상기 실시예 1과 동일하게 하여 제조하였다.
(2) 상기 (1)에서 제조된 박막 트랜지스터의 전류-전압 특성을 측정하고, 그 결과를 도 6에 나타내었다. 동작전압(turn on voltage)은 1.53 ±0.22V이며, SS(Subthreshold Swing)값은 0.41 ±0.02V/dec로 확인되었다. 또한, Hall effect measurement를 통하여 전자 이동도, 캐리어 농도를 측정한 결과, 전자 이동도 12.0 cm2/Vs, 캐리어 농도 1.0 ×1015 내지 1.0 ×1016/cm3로 측정되었다.
(3) 또한 박막트랜지스터의 PBTS(Positive gate Bias and Temperature Stress, Vg_stress=20V, Vd=0.1V@60deg)와 NBTS(Negative gate Bias and Temperature Stress, Vg_stress=-20V, Vd=0.1V@60deg)를 측정하고, 그 결과를 각각 도 7 및 도 8에 나타내었다. 신뢰성 측정결과, βVth 가 각각 4.02V 및 -0.16V의 값이 측정되었다.
[비교예 2]
(1) 원자수비가 In:Zn:Ga:O=2:2:1:6.5인 것을 제외하고, 상기 실시예 1과 동일하게 하여 산화물 소결제를 제조하고, 이를 포함하는 채널층이 형성된 박막 트랜지스터를 상기 실시예 1과 동일하게 하여 제조하였다.
(2) 상기 (1)에서 제조된 박막 트랜지스터의 전류-전압 특성을 측정한 결과, 동작전압(turn on voltage)은 1.12 ±0.1V이며, SS(Subthreshold Swing)값은 0.38 ±0.02V/dec로 확인되었다. 또한, Hall effect measurement를 통하여 전자 이동도, 캐리어 농도를 측정한 결과, 전자 이동도 16.4 cm2/Vs, 캐리어 농도 1.0 ×1015 내지 1.0 ×1016/cm3로 측정되었다.
(3) 또한 박막트랜지스터의 PBTS(Positive gate Bias and Temperature Stress, Vg_stress=20V, Vd=0.1V@60deg)와 NBTS(Negative gate Bias and Temperature Stress, Vg_stress=-20V, Vd=0.1V@60deg)의 신뢰성 측정결과, βVth 가 각각 3.62V 및 -0.26V의 값이 측정되었다
[비교예 3]
(1) 원자수비가 In:Zn:Ga:O=3:2.5:1:8.5인 것을 제외하고, 상기 실시예 1과 동일하게 하여 산화물 소결제를 제조하고, 이를 포함하는 채널층이 형성된 박막 트랜지스터를 상기 실시예 1과 동일하게 하여 제조하였다.
(2) 상기 (1)에서 제조된 박막 트랜지스터의 전류-전압 특성을 측정한 결과, 동작전압(turn on voltage)은 0.28±0.26V이며, SS(Subthreshold Swing)값은 0.32 ±0.04V/dec로 확인되었다. 또한, Hall effect measurement를 통하여 전자 이동도, 캐리어 농도를 측정한 결과, 전자 이동도 15.2 cm2/Vs, 캐리어 농도 1.0 ×1015 내지 1.0 ×1016/cm3로 측정되었다.
(3) 또한 박막트랜지스터의 PBTS(Positive gate Bias and Temperature Stress, Vg_stress=20V, Vd=0.1V@60deg)와 NBTS(Negative gate Bias and Temperature Stress, Vg_stress=-20V, Vd=0.1V@60deg)의 신뢰성 측정결과, βVth 가 각각 3.8V 및 -0.12V의 값이 측정되었다
[비교예 4]
(1) 원자수비가 In:Zn:Ga:O=2.5:3:1:8.25인 것을 제외하고, 상기 실시예 1과 동일하게 하여 산화물 소결제를 제조하고, 이를 포함하는 채널층이 형성된 박막 트랜지스터를 상기 실시예 1과 동일하게 하여 제조하였다.
(2) 상기 (1)에서 제조된 박막 트랜지스터의 전류-전압 특성을 측정한 결과, 동작전압(turn on voltage)은 0.84 ±0.16V이며, SS(Subthreshold Swing)값은 0.64 ±0.02V/dec로 확인되었다. 또한, Hall effect measurement를 통하여 전자 이동도, 캐리어 농도를 측정한 결과, 전자 이동도 19.0 cm2/Vs, 캐리어 농도 1.0 ×1015 내지 1.0 ×1016/cm3로 측정되었다.
(3) 또한 박막트랜지스터의 PBTS(Positive gate Bias and Temperature Stress, Vg_stress=20V, Vd=0.1V@60deg)와 NBTS(Negative gate Bias and Temperature Stress, Vg_stress=-20V, Vd=0.1V@60deg)의 신뢰성 측정결과, βVth 가 각각 5.8V 및 -0.29V의 값이 측정되었다
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (8)

  1. In원소, Zn원소, Ga원소 및 산소를 포함하는 산화물 소결체로서,
    In원소와 Zn원소의 원자수비는 1 ~ 2:1이고,
    In원소와 Ga원소의 원자수비는 3 ~ 6:1이며,
    Zn원소와 Ga원소의 원자수비는 3 ~ 6:1인,
    산화물 소결체.
  2. 제1항에서,
    상기 산화물 소결체는 하기 화학식 1로 표시되는 것인,
    산화물 소결체:
    [화학식 1]
    InxZnyGazO(3x/2+y+3z/2)
    (상기 화학식 1에서, x:y = 1 ~ 2:1, x:z = 3 ~ 6:1 및 y:z = 3 ~ 6:1 이다).
  3. 제1항에서,
    상기 산화물 소결체의
    In원소와 Zn원소의 원자수비는 1 ~ 1.5:1이고,
    In원소와 Ga원소의 원자수비는 4 ~ 5:1이며,
    Zn원소와 Ga원소의 원자수비는 4 ~ 5:1인,
    산화물 소결체.
  4. 제1항에서,
    상기 산화물 소결체의 상대밀도는 98.0 % 내지 99.9 %인 것인,
    산화물 소결체.
  5. 기판, 게이트 전극, 절연막, 채널층, 소스 전극 및 드레인 전극을 포함하며,
    상기 채널층은 상기 제1항 내지 제4항 중 어느 한 항의 산화물 소결체를 포함하는 것인,
    박막 트랜지스터.
  6. 제5항에서,
    상기 채널층은 상기 산화물 소결체를 포함하는 타겟을 스퍼터링하여 형성된 산화물 박막을 포함하는 것인,
    박막 트랜지스터.
  7. 제5항에서,
    상기 채널층의 전자 이동도는 30 cm2/Vs 이상인 것인,
    박막 트랜지스터.
  8. 제5항에서,
    상기 채널층의 캐리어 농도가 1.0 ×1019/cm3 미만인 것인,
    박막 트랜지스터.
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