WO2023189918A1 - 半導体リレー及びそれを備えた半導体リレーモジュール - Google Patents

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WO2023189918A1
WO2023189918A1 PCT/JP2023/011155 JP2023011155W WO2023189918A1 WO 2023189918 A1 WO2023189918 A1 WO 2023189918A1 JP 2023011155 W JP2023011155 W JP 2023011155W WO 2023189918 A1 WO2023189918 A1 WO 2023189918A1
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WO
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input terminal
semiconductor relay
axis
base
mosfet
Prior art date
Application number
PCT/JP2023/011155
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English (en)
French (fr)
Inventor
智成 栗秋
大祐 北原
道朗 恒岡
剛志 梶本
Original Assignee
パナソニックＩｐマネジメント株式会社
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Filing date
Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/12—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled

Definitions

  • the present disclosure relates to a semiconductor relay and a semiconductor relay module including the same.
  • semiconductor relays also called MOSFET output photocouplers and optical MOSFETs, have been known as means for transmitting AC signals.
  • a stub that is, a signal branch part, is formed inside due to the arrangement of input terminals, output terminals, and conductive members connected to these, and the stub resonates, causing insertion near the resonance frequency.
  • the loss Insertion Loss
  • the usable frequency band became narrower.
  • Patent Document 1 proposes a configuration in which conductor frames on which MOSFETs are placed are arranged on both sides of a conductor frame on which a light receiving element is placed. By arranging each frame in this manner, the length of the stub can be shortened, and it is possible to prevent the usable frequency band from becoming narrower due to the influence of the stub.
  • the physical length (physical length) of the input terminal connected to the light emitting element for signal input is long, and the electrical length on the input side is correspondingly long.
  • the electrical length is the length based on the propagation speed of electromagnetic waves in the signal transmission medium.In a vacuum, the physical length and the electrical length are the same, but in a general transmission medium, the electrical length is longer than the physical length.
  • the present disclosure has been made in view of the above, and an object thereof is to provide a semiconductor relay that can suppress deterioration of an output signal due to the structure on the input side, and a semiconductor relay module equipped with the same.
  • a semiconductor relay includes a housing having an upper surface and a lower surface located below the upper surface along a first axis, and a first input terminal and a second input terminal. , a first output terminal and a second output terminal, a light emitting element electrically connected to the first input terminal and the second input terminal, a first surface that receives output light of the light emitting element, and a first surface that receives the output light of the light emitting element; a light-receiving drive element having a second surface located below the first surface along the first axis and a first electrode; a first intermediate electrode electrically connected to the first electrode; a first MOSFET having a first output electrode electrically connected to the first output terminal; a first gate electrode; a second intermediate electrode electrically connected to the first electrode; a second MOSFET having a second output electrode electrically connected to an output terminal and a second gate electrode; a first base body having a first main surface on which the light emitting element is disposed;
  • a connecting conductor having a second main surface disposed thereon and connected to the same potential to the first electrode, at least a part of the connecting conductor is connected to the first electrode when viewed along the first axis. It is arranged between the first MOSFET and the second MOSFET, and the normal to the first main surface intersects the normal to the second main surface.
  • the semiconductor relay module includes at least the semiconductor relay and a circuit board on which first to fourth wirings are respectively formed, and the first wiring and the second wiring are respectively connected to the semiconductor relay.
  • the third wiring and the fourth wiring are connected to the first input terminal and the second input terminal, respectively, and the third wiring and the fourth wiring are connected to the first output terminal and the second output terminal of the semiconductor relay, respectively.
  • capacitive coupling and inductive coupling between input and output can be reduced, and the electrical length on the input side can be shortened. This allows the high frequency characteristics on the output side to be improved.
  • FIG. 1 is a perspective view of a semiconductor relay according to a first embodiment.
  • FIG. 2 is a diagram of the semiconductor relay viewed along the second axis.
  • FIG. 3 is a perspective view of a first input terminal and a second input terminal on which a light emitting element is placed.
  • FIG. 4 is a diagram of the light receiving drive element, the first MOSFET, and the second MOSFET as viewed along the first axis.
  • FIG. 5 is an equivalent circuit diagram of a semiconductor relay.
  • FIG. 6 is a perspective view of the semiconductor relay.
  • FIG. 7 is a perspective view of a semiconductor relay according to a comparative example.
  • FIG. 8 is an example of frequency dependence of insertion loss in a transmission signal on the output side of a semiconductor relay.
  • FIG. 9 is a perspective view of a semiconductor relay according to Modification 1.
  • FIG. 10 is a diagram of a semiconductor relay according to modification 2, viewed along the first axis.
  • FIG. 11 is a diagram of a light receiving drive element, a first MOSFET, and a second MOSFET according to Modification Example 3, viewed along the first axis.
  • FIG. 12 is a perspective view of a semiconductor relay according to the second embodiment.
  • FIG. 13 is a schematic diagram illustrating the difference in resonance phenomenon before and after inserting a resistor on the input side.
  • FIG. 14 is a perspective view of a semiconductor relay module according to Embodiment 3.
  • FIG. 15 is a diagram of the semiconductor relay module viewed along the second axis.
  • FIG. 16 is a diagram of the semiconductor relay module viewed along the third axis.
  • FIG. 1 shows a perspective view of the semiconductor relay according to the first embodiment
  • FIG. 2 shows a view of the semiconductor relay as viewed along the second axis
  • FIG. 3 shows a perspective view of a first input terminal and a second input terminal on which a light emitting element is mounted
  • FIG. 4 is a diagram of a light receiving drive element, a first MOSFET, and a second MOSFET viewed along the first axis. shows.
  • the outlines of the housing 11 and the light-shielding resin and light-transmitting resin constituting the housing 11 are indicated by broken lines.
  • the direction in which the first input terminal 6 and the second input terminal 7 are arranged may be referred to as the X direction.
  • the virtual axis extending in the X direction may be referred to as a second axis.
  • the X direction (second axis direction) is also the direction in which the first output terminal 8 and the second output terminal 9 are arranged.
  • the direction in which the first input terminal 6 and the first output terminal 8 are arranged is sometimes called the Y direction.
  • the virtual axis extending in the Y direction may be referred to as a third axis.
  • the Y direction (third axis direction) is also the direction in which the second input terminal 7 and the second output terminal 9 are arranged.
  • the Y direction is also the direction in which the light emitting elements 2 and the light receiving driving elements 5 are arranged.
  • the direction that intersects the X direction and the Y direction is sometimes called the Z direction. Further, the virtual axis extending in the Z direction may be referred to as a first axis.
  • the X direction, Y direction, and Z direction are orthogonal to each other. In the specification of this application, “orthogonal" means that they are orthogonal, including processing tolerances and manufacturing tolerances of each component constituting the semiconductor relay 1, as well as assembly tolerances between components. This does not mean that the objects are orthogonal in a strict sense.
  • the side where the light emitting element 2 is arranged may be called the upper or upper side
  • the side where the light receiving drive element 5 is arranged may be called the lower or lower side.
  • the terms “upper” and “lower” in this specification are strictly relative, and do not mean, for example, “upper” or “lower” along the vertical direction.
  • the semiconductor relay 1 includes a light emitting element 2, a light receiving drive element 5, a first MOSFET 3, and a second MOSFET 4.
  • the semiconductor relay 1 also includes a first input terminal 6 , a second input terminal 7 , a first output terminal 8 , a second output terminal 9 , a second base 10 , and a housing 11 .
  • the light emitting element 2 is a known LED (Light Emitting Diode) element.
  • the cathode electrode (not shown) of the light emitting element 2 is connected and fixed to the first base 7d via a conductive adhesive (not shown) such as silver paste.
  • the first base 7d is connected to the second input terminal 7.
  • anode electrode 2a of the light emitting element 2 is electrically connected to the three substrates via the wire 12.
  • the third base 6d is connected to the first input terminal 6.
  • the first input terminal 6 and the second input terminal 7, as well as the first base body 7d and the third base body 6d will be described in detail later.
  • the light receiving drive element 5 includes a light receiving element 51 and a control circuit 52 (both shown in FIG. 5).
  • the light receiving element 51 receives the output light from the light emitting element 2, and is made up of, for example, known photodiodes arranged in an array.
  • a source electrode 5a and a drain electrode 5b are formed on the upper surface (first surface) of the light receiving drive element 5.
  • the drain electrodes 5b are provided at two positions spaced apart from each other on the upper surface.
  • a light receiving portion which is a portion that receives the output light from the light receiving element 51, is also formed on the upper surface of the light receiving driving element 5, but for convenience of explanation, illustration thereof is omitted.
  • the source electrode 5a corresponds to the cathode electrode 51a (hereinafter sometimes referred to as the first electrode 5a or the first electrode 51a) of the light receiving element 51
  • the drain electrode 5b corresponds to the anode electrode 51b of the light receiving element 51.
  • the lower surface (second surface) of the light receiving drive element 5 is connected and fixed to the second base 10 via an adhesive (not shown).
  • the second base 10 is a rectangular conductor when viewed along the first axis.
  • the mounting surface of the light receiving drive element 5 on the second base body 10 is referred to as a second main surface 10a.
  • the normal to the second main surface 10a is parallel to the first axis, that is, along the Z direction. However, this does not mean that the normal line is parallel to the first axis in a strict sense.
  • the second base body 10 protrudes from the side opposite to the first input terminal 6 and the second input terminal 7 among the two side faces facing each other in the Y direction, and has a portion exposed to the outside from the side of the housing 11 (hereinafter referred to as The first externally exposed portions 10b are provided at two positions spaced apart from each other along the second axis on the above-mentioned side surface of the second base 10. .
  • the position and number of the first externally exposed portions 10b are not particularly limited to this.
  • the source electrode 5a of the light receiving drive element 5 in other words, the cathode electrode 51a (first electrode 51a) of the light receiving element 51 is electrically connected to the second base 10 via the wire 13. has been done. That is, the cathode electrode 51a of the light receiving element 51 is at the same potential as the second base 10. Also, one of the two drain electrodes 5b, 5b of the light receiving drive element 5 is electrically connected to the first gate electrode 3b of the first MOSFET 3, and the other is electrically connected to the second gate electrode 4b of the second MOSFET 4 via the wire 12. It is connected to the.
  • the first MOSFET 3 is a well-known vertical MOSFET, and has a first gate electrode 3b and a first source electrode 3a (hereinafter sometimes referred to as a first intermediate electrode 3a) on its upper surface. ), and a first drain electrode (not shown) is formed on the lower surface of each of them.
  • the first drain electrode (hereinafter sometimes referred to as the first output electrode) of the first MOSFET 3 is connected to the first output terminal 8 via a conductive adhesive (not shown) such as silver paste. , are electrically connected to the fourth base 8a.
  • the first source electrode 3a of the first MOSFET 3 is electrically connected to the second base 10 via the wire 12. That is, the first source electrode 3a of the first MOSFET 3 is electrically connected to the source electrode 5a of the light receiving drive element 5 via the second base 10 and the wire 12.
  • the first source electrode 3a of the first MOSFET 3 and the second base 10 are connected by two wires 12, 12 to strengthen the connection.
  • the second MOSFET 4 is a well-known vertical MOSFET, and has a second gate electrode 4b and a second source electrode 4a (hereinafter sometimes referred to as a second intermediate electrode 4a) on the upper surface, and a second drain electrode (hereinafter referred to as a second intermediate electrode 4a) on the lower surface. (not shown) are formed respectively.
  • the second drain electrode (hereinafter sometimes referred to as the second output electrode) of the second MOSFET 4 is connected to the second output terminal 9 via a conductive adhesive (not shown) such as silver paste. , are electrically connected to the fifth base 9a.
  • the first output terminal 8 and the second output terminal 9 will be explained in detail later.
  • the second source electrode 4a of the second MOSFET 4 is electrically connected to the second base 10 via the wire 12. That is, the second source electrode 4a of the second MOSFET 4 is electrically connected to the source electrode 5a of the light receiving drive element 5 via the second base 10 and the wire 12.
  • the second source electrode 4a of the second MOSFET 4 and the second base 10 are connected by two wires 12, 12 to strengthen the connection.
  • the first input terminal 6 is a conductive member having a first upright portion 6b and a first external connection portion 6a. Further, the first input terminal 6 is formed integrally with the third base 6d.
  • the third base body 6d, the first upright portion 6b, and the first external connection portion 6a are obtained, for example, by punching or bending a single copper plate.
  • the method of manufacturing the first input terminal 6 is not particularly limited to this. Note that the surface of the copper plate is plated with another metal film, for example, a metal film containing nickel (not shown). Note that the material of the metal film is not particularly limited to this.
  • the third base 6d is located inside the housing 11, and is a rectangular plate-shaped conductor when viewed along the third axis.
  • a wire 12 connected to the anode electrode 2a of the light emitting element 2 is connected to the third base 6d.
  • the first upright portion 6b is connected to the side surface located on the opposite side to the second input terminal 7.
  • the normal line of the connection surface with the wire 12 in the third base 6d is parallel to the third axis, that is, along the Y direction. However, this does not mean that the normal line is parallel to the third axis in a strict sense.
  • the first upright portion 6b has one end connected to the first external connection portion 6a, extends from the first external connection portion 6a along the first axis, and has the other end connected to the third base 6d. Further, the first upright portion 6b is provided so as to extend along the first axis so as to be orthogonal to the lower surface of the housing 11. In the first upright portion 6b, the surfaces whose normals are parallel to the third axis may be referred to as principal surfaces 6b1 and 6b2.
  • the first upright portion 6b is a plate-shaped portion whose thickness direction is along the third axis. Therefore, there are two main surfaces 6b1 and 6b2 of the first upright portion 6b, one main surface 6b1 is located close to the second base 10, and the other main surface 6b2 is located close to the side surface of the housing 11. It is in.
  • the normal line of the main surfaces 6b1 and 6b2 of the first upright portion 6b is along the third axis.
  • first upright portion 6b is formed with an annular portion 6b3 when viewed along the third axis. Further, a portion (hereinafter referred to as a fourth externally exposed portion 6c) that protrudes along the second axis and is exposed to the outside from the side surface of the housing 11 is provided in the middle of the first upright portion 6b.
  • the first external connection portion 6a extends downward from one end of the first upright portion 6b, is bent near the bottom surface of the housing 11, and is formed to be exposed in the Y direction and from the side and bottom surfaces of the housing 11. .
  • the second input terminal 7 is a conductive member having a second standing portion 7b and a second external connection portion 7a. Further, the second input terminal 7 is formed integrally with the first base 7d.
  • the materials and manufacturing methods of the first base body 7d and the second input terminal 7 are the same as those of the third base body 6d and the first input terminal 6, so the description thereof will be omitted.
  • the respective shapes and mutual connection relationships of the first base 7d, the second upright portion 7b, and the second external connection portion 7a are the same as those of the third base 6d, the first upright portion 6b, and the first external connection portion 6a. Therefore, detailed explanation will be omitted.
  • the second upright portion 7b has a pair of main surfaces 7b1 and 7b2, similar to the first upright portion 6b.
  • a part (hereinafter referred to as a fifth externally exposed part 7c) that protrudes along the first axis and is exposed to the outside from the side surface of the housing 11 is provided in the middle of the second upright part 7b.
  • the exposed portion 7c is arranged at a position facing the fourth externally exposed portion 6c in the X direction.
  • the first standing portion 6b and the second standing portion 7b may be collectively referred to as an standing portion.
  • the first external connection site 6a and the second external connection site 7a may be collectively referred to as an external connection site.
  • the first base 7d is located inside the housing 11, and is a rectangular plate-shaped conductor when viewed along the third axis. Further, the surface on which the light emitting element 2 is placed on the first base 7d is referred to as a first main surface 7d1.
  • the normal to the first main surface 7d1 is parallel to the third axis, that is, along the Y direction. However, this does not mean that the normal line is parallel to the third axis in a strict sense.
  • the light emitting element 2 is connected and fixed to the first main surface 7d1 of the first base 7d. Further, of the two side surfaces of the first base body 7d facing each other in the X direction, the second upright portion 7b is connected to the side surface located on the opposite side to the first input terminal 6. Further, the normal to the first main surface 7d1 of the first base 7d is parallel to the third axis, that is, along the Y direction. However, this does not mean that the normal line is parallel to the third axis in a strict sense.
  • the first output terminal 8 includes a fourth base 8a that is a rectangular plate-shaped conductor when viewed along the first axis. Further, the lower surface of the fourth base 8a is exposed from the lower surface of the housing 11, and serves as a connection terminal for a circuit board 40 (see FIGS. 14 to 16), which will be described later.
  • the fourth base body 8a protrudes from the side opposite to the second MOSFET 4 and the light receiving drive element 5, and has a portion exposed to the outside from the side of the housing 11 (hereinafter referred to as the Note that the number of second externally exposed portions 8b is not particularly limited to those shown in FIGS. 1 and 3.
  • the second output terminal 9 includes a fifth base 9a that is a rectangular plate-shaped conductor when viewed along the first axis. Further, the lower surface of the fifth base body 9a is exposed to the lower surface of the housing 11, and serves as a connection terminal for a circuit board 40 (see FIGS. 14 to 16), which will be described later.
  • the fifth base body 9a protrudes from the side opposite to the first MOSFET 3 and the light receiving drive element 5, and has a portion exposed to the outside from the side of the housing 11 (hereinafter referred to as the Note that the number of third externally exposed portions 9b is not particularly limited to those shown in FIGS. 1 and 3.
  • the housing 11 has an upper surface, a lower surface, and four side surfaces.
  • the lower surface is located below the upper surface along the first axis.
  • Each of the four side surfaces is continuous with the top surface and the bottom surface, and is parallel to the first axis.
  • the normals of the two side surfaces facing each other in the X direction intersect with the second axis, and the normals of the two side surfaces facing each other in the Y direction intersect with the third axis.
  • the housing 11 has a light shielding part 11a and a light transmitting part 11b.
  • the light shielding part 11a is made of, for example, an insulating epoxy resin containing a black pigment. However, the material is not particularly limited to this, and any insulating material that blocks light may be used.
  • the light-transmitting part 11b is provided between the light-receiving driving element 5 and the light-emitting element 2, and is sealed by the light-blocking part 11a.
  • the light-transmitting part 11b includes the light-emitting element 2, covers the first main surface 7d1 of the first base 7d, extends along the third axis, and is further bent downward to cover the light-receiving drive element 5. It is provided to cover the top surface.
  • the light-transmitting portion 11b is made of, for example, insulating transparent silicone resin. However, the material is not particularly limited to this, and any insulating material that is transparent to at least the light emitted by the light emitting element 2 may be used.
  • the light-transmitting portion 11b constitutes an optical coupling portion that optically couples the light-receiving element 51 (see FIG. 5) of the light-receiving drive element 5 and the light-emitting element 2.
  • the housing 11 seals the first input terminal 6, the second input terminal 7, the first to third bases 7d, 10, 6d, the first output terminal 8, and the second output terminal 9, and fixes their respective positions. do. Further, the light emitting element 2 placed on the first base 7d, the first MOSFET 3 placed on the fourth base 8a, the second MOSFET 4 placed on the fifth base 9a, and the second MOSFET 4 placed on the second base 10 are also included. The respective positions of the light receiving driving elements 5 are fixed by the housing 11.
  • the first input terminal 6 and the second input terminal 7 and the first output terminal 8 and the second output terminal 9 are electrically insulated from each other by the housing 11.
  • the light emitting element 2, the light receiving drive element 5, the first MOSFET 3, and the second MOSFET 4 are electrically insulated from each other by the housing 11. That is, the semiconductor relay 1 shown in this specification is an input/output isolation type semiconductor relay 1 that turns on and off the output signal while electrically insulating the input signal and the output signal.
  • the normal to the first main surface 7d1 of the first base 7d is along the third axis.
  • the normal to the second main surface 10a of the second base 10 is along the first axis. That is, the normal to the first main surface 7d1 of the first base 7d is perpendicular to the normal to the second main surface 10a of the second base 10. Note that these two normal lines do not necessarily have to be orthogonal. The intersection angle may deviate from 90 degrees within a predetermined range.
  • the first base body 7d is disposed at a distance from the second base body 10 in the Y direction when viewed along the first axis. Further, the first base body 7d is located above the second base body 10 along the first axis.
  • the third base body 6d when viewed along the first axis, is arranged in parallel with the first base body 7d. That is, the third base body 6d and the first base body 7d are spaced apart from each other in the X direction, and are arranged at a position apart from the second base body 10 when viewed along the first axis. Specifically, the third base 6d and the first base 7d are symmetrically arranged with the same distance from the second base 10.
  • the second base 10 is electrically connected to the source electrode 5a of the light receiving drive element 5 via a wire 13.
  • the second base 10 is connected to the source electrode 5a of the light receiving drive element 5 so as to have the same potential.
  • the second base 10 and the wire 13 connecting the source electrode 5a of the light-receiving drive element 5 (the cathode electrode 51a of the light-receiving element 51) and the second base 10 will be collectively referred to as the connection conductor 14. There is.
  • the second base 10 is electrically connected to the first source electrode 3a (first intermediate electrode 3a) of the first MOSFET 3 via the wire 12. Further, the second base 10 is electrically connected to the second source electrode 4a (second intermediate electrode 4a) of the second MOSFET 4 via the wire 12. In other words, the source electrode 5a of the light receiving drive element 5 is connected to the source electrodes 3a and 4a of the first MOSFET 3 and the second MOSFET 4 so as to have the same potential.
  • the second base 10 when viewed along the first axis, is disposed between the fourth base 8a and the fifth base 9a, with a space between the fourth base 8a and the fifth base 9a. .
  • the second base 10 is arranged between the first MOSFET 3 and the second MOSFET 4 when viewed along the first axis. More specifically, when viewed along the first axis, the second base 10 is arranged between the first source electrode 3a of the first MOSFET 3 and the second source electrode 4a of the second MOSFET 4.
  • the second base 10 is located above the fourth base 8a and the fifth base 9a, with the lower surface of the housing 11 as a reference and along the first axis. . That is, the lower surface of the second base 10 is covered by the light shielding part 11a of the housing 11.
  • FIG. 5 shows an equivalent circuit diagram of a semiconductor relay.
  • the light emitting element 2 When an input signal is input between the first input terminal 6 and the second input terminal 7, the light emitting element 2 outputs light of a predetermined wavelength. Light generated by the light emitting element 2 propagates inside the transparent portion 11b and is received by the light receiving element 51.
  • a current is generated by photoelectric conversion, and the control circuit 52 operates based on this current.
  • a drive signal which is a voltage signal corresponding to the amount of light from the light emitting element 2, is applied to the first gate electrode 3b of the first MOSFET 3 and the second gate electrode 4b of the second MOSFET 4, respectively.
  • the light emitting element 2 When no input signal is input between the first input terminal 6 and the second input terminal 7, the light emitting element 2 also stops emitting light. In response, no current is generated in the light receiving element 51, and the control circuit 52 is stopped.
  • the voltages of the drive signals applied to the first gate electrode 3b of the first MOSFET 3 and the second gate electrode 4b of the second MOSFET 4 respectively decrease.
  • the source (S) and drain (D) of the first MOSFET 3 and the source (S) and drain (D) of the second MOSFET 4 are respectively turned off.
  • the first output terminal 8 and the second output terminal 9 are brought into a non-conducting state. As a result, signal transmission is interrupted between the first output terminal 8 and the second output terminal 9.
  • the semiconductor relay 1 includes at least the housing 11, the first input terminal 6, the second input terminal 7, the first output terminal 8, and the second output terminal 9. Further, the semiconductor relay 1 includes a light emitting element 2, a light receiving drive element 5, a first MOSFET 3, and a second MOSFET 4.
  • the housing 11 has an upper surface and a lower surface located below the upper surface along the first axis.
  • the light emitting element 2 is electrically connected to the first input terminal 6 and the second input terminal 7.
  • the light-receiving driving element 5 includes a light-receiving part, which is a part that receives the output light of the light-emitting element 2, formed on the upper surface (first surface) of the light-receiving driving element 5, and a source electrode 5a (a second part) provided near the light-receiving part. 1 electrode 5a). Further, the light receiving drive element 5 has a drain electrode 5b.
  • the first MOSFET 3 has a first source electrode 3a (first intermediate electrode 3a) electrically connected to the source electrode 5a of the light receiving drive element 5, and a first drain electrode (first intermediate electrode 3a) electrically connected to the first output terminal 8. (first output electrode) and a first gate electrode 3b.
  • the second MOSFET 4 has a second source electrode 4a (second intermediate electrode 4a) electrically connected to the source electrode 5a of the light receiving drive element 5, and a second drain electrode (second intermediate electrode 4a) electrically connected to the second output terminal 9. a second output electrode) and a second gate electrode 4b.
  • the semiconductor relay 1 includes a first base 7d and a connecting conductor 14.
  • the first base 7d has a first main surface 7d1 on which the light emitting element 2 is arranged. Further, the first base 7d is connected to the second input terminal 7.
  • the connecting conductor 14 includes the second base 10 .
  • the second base 10 has a second main surface 10a on which the light receiving element 51 is arranged, and is electrically connected to the source electrode 5a so as to have the same potential as the source electrode 5a of the light receiving drive element 5. There is.
  • connection conductor 14 that is, the second base body 10
  • the second base 10 is arranged between the first MOSFET 3 and the second MOSFET 4 when viewed along the first axis. More specifically, when viewed along the first axis, the second base 10 is arranged between the first source electrode 3a of the first MOSFET 3 and the second source electrode 4a of the second MOSFET 4. From another perspective, when viewed along the first axis, the second base 10 is disposed between the fourth base 8a on which the first MOSFET 3 is placed and the fifth base 9a on which the second MOSFET 4 is placed. There is.
  • FIG. 6 shows a perspective view of a semiconductor relay according to the present embodiment
  • FIG. 7 shows a perspective view of a semiconductor relay according to a comparative example.
  • FIGS. 6 and 7 illustrate a conductive path to the light emitting element 2, parasitic capacitance, and parasitic mutual inductance.
  • the parasitic capacitances C1 and C2 and the parasitic mutual inductances M1 and M2 shown in FIGS. 6 and 7 are shown as lumped constants for convenience.
  • the equivalent circuit diagram of the semiconductor relay according to the present embodiment may be illustrated as a distributed constant existing between the first input terminal 6 and the first output terminal 8, between the first input terminal 6 and the second base 10, etc. can.
  • a semiconductor relay 20 shown in FIG. 7 is a comparative example showing a configuration similar to that disclosed in Patent Document 1, and differs from the semiconductor relay 1 of the present embodiment shown in FIG. 1 in the following points.
  • the first base 7d is formed to extend from the upper end of the first input terminal 6 along the second axis. Further, the third base 6d is formed to extend from the upper end of the second input terminal 7 along the second axis. Furthermore, when viewed along the first axis, the first base body 7d and the third base body 6d are provided to extend above the light receiving drive element 5. Further, the light emitting element 2 is connected and fixed to the lower surface of the third base 6d. Note that the anode electrode (not shown) of the light emitting element 2 and the first base 7d are connected by a wire 12.
  • the light receiving element 51 is arranged directly below the light emitting element 2 along the first axis.
  • the output light from the light emitting element 2 travels downward and enters the light receiving element 51 as it is.
  • the length of the stub can be shortened, and it is possible to prevent the usable frequency band from becoming narrower due to the influence of the stub.
  • the first base body 7d and the third base body 6d are provided to extend above the light-receiving driving element 5, a conductive path on the input side, that is, from the first input terminal 6 to the light-emitting element 2 and the wire 12, is provided.
  • the transmission path of the input signal to the second input terminal 7 becomes long. In other words, the electrical length on the input side becomes long.
  • the parasitic mutual inductance M2 due to the inductive coupling between the first input terminal 6, the second base body 10, and the light receiving drive element 5 increases.
  • the parasitic mutual inductance due to inductive coupling between the second input terminal 7, the second base 10, and the light receiving drive element 5 also increases.
  • the area where the third base 6d on which the light emitting element 2 is mounted and the second base 10 on which the light receiving drive element 5 is mounted face each other and overlap becomes large.
  • the parasitic capacitance C2 due to capacitive coupling between the first base body 7d, the second base body 10, and the light receiving drive element 5 increases.
  • the resonance frequency decreases and a resonance phenomenon may occur.
  • the signal transmission characteristics on the output side in other words, the high frequency characteristics on the output side may deteriorate.
  • the first base body 7d is provided continuously to the second upright portion 7b provided to extend along the first axis. . Further, the first main surface 7d1 of the first base 7d is continuous with one main surface 7b1 of the second upright portion 7b. In other words, the normal to the first main surface 7d1 of the first base 7d is along the third axis. On the other hand, the normal to the second main surface 10a of the second base 10 is along the first axis, and the two normals intersect with each other. That is, the first main surface 7d1 of the first base 7d and the second main surface 10a of the second base 10 do not face each other along the first axis. As a result, the parasitic capacitance C1 due to the capacitive coupling between the first base 7d, the second base 10, and the light receiving drive element 5 can be significantly lowered than the above-mentioned parasitic capacitance C2.
  • the electrical length on the input side can be made shorter than that of the semiconductor relay 20 shown in FIG.
  • the parasitic mutual inductance M1 due to inductive coupling between the first input terminal 6, the second substrate 10, and the light receiving drive element 5 can be lowered than the above-mentioned parasitic mutual inductance M2.
  • the parasitic mutual inductance due to inductive coupling between the second input terminal 7, the second base 10, and the light receiving drive element 5 can also be reduced compared to the semiconductor relay 20 shown in FIG. This can suppress leakage of high frequency signals on the output side to the input side and suppress deterioration of high frequency characteristics on the output side.
  • the resonance frequency decreases and a resonance phenomenon may occur.
  • the signal transmission characteristics on the output side in other words, the high frequency characteristics on the output side may deteriorate.
  • the electrical length on the input side can also be reduced compared to the semiconductor relay 20 shown in FIG. This makes it possible to increase the resonance frequency on the input side.
  • FIG. 8 shows an example of the frequency dependence of insertion loss in a transmission signal on the output side of a semiconductor relay.
  • connection conductor 14 is arranged between the first MOSFET 3 and the second MOSFET 4 when viewed along the first axis.
  • the light emitting element 2 and the light receiving element 51 are arranged apart from each other when viewed along the first axis, and by doing so, the output light from the light emitting element 2 can be reliably received through the light transmitting part 11b. It can be made incident on the element 51.
  • the normal to the first main surface 7d1 of the first base 7d be orthogonal to the normal to the second main surface 10a of the second base 10.
  • the first input terminal 6 and the second input terminal 7 each have an external connection part and an upright part.
  • the external connection portion is provided so as to extend along the lower surface of the housing 11, and its tip is exposed to the outside of the housing 11.
  • the upright portion extends into the housing 11 so as to be continuous with the proximal end of the external connection portion, intersect with the lower surface of the housing 11, and with the normal to the main surface of the upright portion along the third axis. is formed. Further, by arranging the normal line of the main surface of the upright portion along the third axis, it is possible to shorten the physical conductive path between the external connection portion and the first base 7d. That is, the electrical length on the input side can be shortened.
  • the semiconductor relay 1 By providing an external connection part that electrically connects to the outside so as to extend along the bottom surface of the housing 11, the semiconductor relay 1 can be connected to, for example, wiring provided on the top surface of the circuit board 40 (see FIGS. 14 to 16). It can be surface mounted. Furthermore, by providing an upright portion that is continuous with the external connection portion and intersects with the lower surface of the housing 11, the light emitting element 2 can be placed closer to the upper surface of the housing 11. This makes it possible to ensure a distance between the light receiving element 51 and the light emitting element 2, which are located closer to the lower surface of the housing 11. Further, the output light from the light emitting element 2 can be guided to the light receiving element 51 through the light transmitting part 11b.
  • the longitudinal direction of the external connection part and the longitudinal direction of the upright part intersect, and the connection part between the external connection part and the upright part is located inside the housing 11.
  • the first input terminal 6 and the second input terminal 7 are reliably held in the light shielding portion 11a of the housing 11.
  • the upright portion has a portion exposed to the outside of the housing 11.
  • the first standing portion 6b has a fourth externally exposed portion 6c in the middle thereof
  • the second standing portion 7b has a fifth externally exposed portion 7c in the middle thereof. preferable.
  • the first input terminal 6, the third base 6d, the second input terminal 7, and the first base 7d are obtained by processing a single metal plate material.
  • a metal plate material is processed to create an input terminal prototype in which multiple sets are connected, with each member of the first input terminal 6, third base 6d, second input terminal 7, and first base 7d being connected as one set.
  • the light emitting elements 2 are connected and fixed to each of the first bases 7d, and further, the anode electrodes 2a of the light emitting elements 2 and the third base 6d are connected with the wires 12.
  • a transparent portion 11b made of a light-transmitting resin is formed between the light emitting element 2 and the light receiving element driving element 5.
  • a similar process is also performed on the output side. That is, a metal plate material is processed to form an output terminal prototype in which a plurality of sets are connected, each of which includes the first output terminal 8, the second base 10, and the second input terminal 7 as one set.
  • the light receiving driving element 5, the first MOSFET 3, and the second MOSFET 4 are connected and fixed to the second base 10, the fourth base 8a, and the fifth base 9a, respectively. Furthermore, each part is connected with wires 12 and 13.
  • the input terminal model and the output terminal model are aligned and arranged, and each element is further sealed by resin injection to form the housing 11.
  • the connection portion with the metal frame is cut, and the plurality of semiconductor relays 1 are each separated into individual pieces.
  • the fourth externally exposed portion 6c and the fifth externally exposed portion 7c correspond to connecting portions between the first input terminal 6 and the second input terminal 7 and the metal frame.
  • the semiconductor relay 1 can be easily assembled. Moreover, a large amount of semiconductor relays 1 can be easily manufactured.
  • the connecting conductor 14, specifically, the second base 10 have a first externally exposed portion 10b as a portion exposed to the outside of the housing 11.
  • the fourth base 8a has a second externally exposed part 8b as a part exposed to the outside of the housing 11
  • the fifth base 9a has a third externally exposed part 9b as a part exposed to the outside of the housing 11. is preferable.
  • the connection conductor 14 includes a second base 10 on which a light receiving element 51 is placed, and the second base 10 includes a fourth base 8a on which the first MOSFET 3 is placed and a fifth base 9a on which the second MOSFET 4 is placed. Preferably, it is placed between. Moreover, it is more preferable that the second base body 10 is arranged between the first source electrode 3a of the first MOSFET 3 and the second source electrode 4a of the second MOSFET 4.
  • a path from the first output terminal 8 to the second output terminal 9 via the first MOSFET 3, the second base 10, and the second MOSFET 4 can be provided in a straight line along the second axis.
  • the formation of stubs can be reliably suppressed. This can reliably prevent the frequency band of the output signal transmitted by the semiconductor relay 1 from becoming narrower.
  • first standing portion 6b and the second standing portion 7b have annular portions 6b3 and 7b3 formed in the middle, respectively, when viewed along the second axis.
  • the annular portions 6b3 and 7b3 have through holes that penetrate the first upright portion 6b and the second upright portion 7b.
  • FIG. 9 shows a perspective view of a semiconductor relay according to Modification 1.
  • parts similar to those in Embodiment 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor relay 30 of this modification shown in FIG. 9 differs from the semiconductor relay 1 of the first embodiment shown in FIG. 1 in the following points.
  • the first external connection part 6a and the second external connection part 7a which are the external connection parts of the first input terminal 6 and the second input terminal 7, are the first output terminal 8 and the second output terminal 9.
  • the first upright portion 6b and the second upright portion 7b are each L-shaped when viewed along the second axis, and are not annular.
  • the arrangement and shape of the first input terminal 6 and the second input terminal 7 may be changed.
  • the conductive path from the first input terminal 6 to the light emitting element 2 and the conductive path from the light emitting element 2 to the second input terminal 7 can be made smaller than the conductive path in the semiconductor relay 1 shown in the first embodiment.
  • Each can be shortened.
  • the electrical length on the input side can be made shorter than that of the semiconductor relay 1 shown in the first embodiment.
  • the resonance frequency on the input side can be increased, and the occurrence of resonance phenomena can be suppressed. In turn, deterioration of high frequency characteristics on the output side can be suppressed.
  • FIG. 10 is a diagram of a semiconductor relay according to a second modification as viewed along the first axis, and the semiconductor relay 31 of this modification shown in FIG. 10 has the following features compared to the first embodiment shown in FIG. This is different from the semiconductor relay 1 shown in FIG.
  • the tip of the second upright portion 7b is bent along the third axis.
  • the first input terminal 6 and the second input terminal 7 are located at positions shifted to the side opposite to the output side along the third axis compared to the case shown in the first embodiment.
  • the first base 7d is closer to the second base 10, which is a part of the connection conductor 14, than parts of the first input terminal 6 and second input terminal 7. positioned.
  • FIG. 11 is a diagram of a light receiving drive element, a first MOSFET, and a second MOSFET according to Modification Example 3, viewed along the first axis.
  • the second base body 10 shown in FIG. This is different from the second base body 10 of Embodiment 1 shown in FIG.
  • the width W2 of the second base body 10 By defining the width W2 of the second base body 10 in this way, it is possible to suppress an increase in the characteristic impedance of the transmission line due to the portion of the second base body 10 located at a higher position than the bottom surface of the housing 11. Loss can be reduced.
  • FIG. 12 shows a perspective view of a semiconductor relay according to the second embodiment.
  • a chip resistor 15 which is an electronic component, is inserted as a resistance element in each of the intermediate portion of the first input terminal 6 and the intermediate portion of the second input terminal 7. This differs from the semiconductor relay 1 of the first embodiment shown in FIG. 1 in this point.
  • the first raised portion 6b of the first input terminal 6 is divided in the middle, and the chip resistor 15 is connected in series to the first raised portion 6b so as to connect the divided portions.
  • the second raised portion 7b of the second input terminal 7 is divided in the middle, and the chip resistor 15 is connected in series to the second raised portion 7b so as to connect the divided portions.
  • the anode electrode 2a of the light emitting element 2 is electrically connected to the first standing portion 6b via the wire 12.
  • a sixth externally exposed portion 6e is provided that extends linearly along the second axis from the first upright portion 6b connected to the light emitting element 2 by the wire 12 and reaches the side surface of the housing 11.
  • a seventh externally exposed portion 7e is provided that extends linearly from the first base 7d along the second axis to the side opposite to the sixth externally exposed portion 6e and reaches the side surface of the housing 11.
  • the first to seventh externally exposed portions 10b, 8b, 9b, 6c, 7c, 6e, and 7e are also collectively referred to as externally exposed portions.
  • the chip resistor 15 is connected in series to each of the first standing portion 6b and the second standing portion 7b, the first standing portion 6b and the second standing portion 7b do not have annular shapes, respectively. Furthermore, the third base 6d connected to the first input terminal 6 is omitted. This is to prevent the size of the semiconductor relay 32 along the second axis from increasing due to the insertion of the chip resistor 15.
  • the third base body 6d may be provided within a range that allows the size to increase.
  • the electrical length on the input side can be reliably shortened compared to the configuration shown in Embodiment 1. This increases the resonance frequency on the input side and suppresses the occurrence of resonance phenomena. In turn, deterioration of high frequency characteristics on the output side can be suppressed. This will be further explained using FIG. 13.
  • FIG. 13 shows a schematic diagram illustrating the difference in resonance phenomena before and after inserting a resistor on the input side.
  • a resistance element having a resistance value higher than the resistance value of the conductive path is inserted in the middle of the conductive path on the input side so as to be electrically connected in series.
  • the vibration of the standing wave is significantly attenuated at the position where the resistance element is inserted.
  • the insertion position of the resistance element becomes a node of the standing wave.
  • the resistive elements are inserted in series.
  • the chip resistor 15 may be connected in series to at least one of the conductive path connecting the first input terminal 6 and the light emitting element 2 and the conductive path connecting the second input terminal 7 and the light emitting element 2.
  • the resistance value of the chip resistor 15 is preferably higher than the resistance value of the conductive path described above, but the specific value may be changed as appropriate depending on the frequency of the input signal, the resistance value of the conductive path, etc. .
  • the electrical length on the input side can also be shortened by replacing the resistor 15 with a chip inductor as an inductor element that can obtain a higher impedance than the impedance of the conductive path described above in a high frequency region. In this case as well, it is possible to suppress the occurrence of a resonance phenomenon and to suppress deterioration of the high frequency characteristics on the output side.
  • FIG. 3 14 shows a perspective view of the semiconductor relay module according to Embodiment 3
  • FIG. 15 shows a view of the semiconductor relay module viewed along the second axis
  • FIG. 16 shows the semiconductor relay module viewed along the third axis. A view along the line is shown.
  • the semiconductor relay module 100 includes at least a semiconductor relay 1 and a circuit board 40. Since the semiconductor relay 1 has the same configuration as shown in Embodiment 1, detailed explanation will be omitted.
  • the circuit board 40 is a so-called printed wiring board in which first to fourth wirings 41 to 44 are formed on a dielectric substrate 40a made of a dielectric material having a predetermined dielectric constant.
  • the first to fourth wirings 41 to 44 are formed by applying copper plating or the like to the upper surface of the dielectric substrate 40a. Further, a conductive via 45 is connected to one end of each of the first to fourth wirings 41 to 44.
  • the conductive via 45 is a via hole that penetrates the dielectric substrate 40a in the thickness direction, and a conductor is embedded in the inner surface of the via hole using copper plating or the like. Note that in order to simplify the manufacturing process of the semiconductor relay module 100, this conductor is preferably formed at the same time as the first to fourth wirings 41 to 44 are formed.
  • the first output terminal 8 of the semiconductor relay 1 and the second Output terminals 9 are connected respectively.
  • a conductive adhesive such as silver paste or cream solder is used.
  • first input terminal 6 and the second input terminal 7 of the semiconductor relay 1 are connected to the other ends of the first wiring 41 and the second wiring 42, respectively.
  • a conductive adhesive such as silver paste or cream solder is used.
  • each of the first wiring 41 and the second wiring 42 is divided near the other end.
  • chip resistors 16 are connected in series as resistance elements so as to connect the divided portions.
  • Input signals are transmitted to the first wiring 41 and the second wiring 42 from the conductive via 45 connected to the first wiring 41 and the conductive via 45 connected to the second wiring 42 . Furthermore, input signals are transmitted to the first input terminal 6 and the second input terminal 7 of the semiconductor relay 1 . Also, during a period when an input signal with an amplitude greater than a predetermined value is being input, a semiconductor relay is connected between the third wiring 43 to which the first output terminal 8 is connected and the fourth wiring 44 to which the second output terminal 9 is connected. 1 through which a high frequency signal is transmitted. Further, a high frequency signal is transmitted between the conductive via 45 connected to the third wiring 43 and the conductive via 45 connected to the fourth wiring 44.
  • a conductive via 45 connected to the third wiring 43 and a conductive via 45 connected to the fourth wiring 44 is connected between the third wiring 43 and the fourth wiring 44. Transmission of high frequency signals is blocked between the two.
  • capacitive coupling and inductive coupling between input and output can be reduced, and the electrical length on the input side can be shortened. Thereby, deterioration of the high frequency characteristics of the output signal transmitted between the third wiring 43 and the fourth wiring 44 can be suppressed.
  • a Chip resistors 16 are connected in series. More specifically, a chip resistor 16 is inserted as a resistance element having a predetermined resistance value in the vicinity of the connection point with the first input terminal 6 in the first wiring 41 so as to be electrically connected in series. . Furthermore, a chip resistor 16 is inserted as a resistive element having a predetermined resistance value in the vicinity of the connection point with the second input terminal 7 in the second wiring 42 so as to be electrically connected in series.
  • the wavelength of the standing wave can be shortened and the resonance frequency on the input side can be increased.
  • occurrence of resonance phenomena and deterioration of high frequency characteristics on the output side can be suppressed.
  • either one of the resistance elements connected to the first wiring 41 and the resistance element connected to the second wiring 42 may not be connected.
  • the semiconductor relay 1 and the semiconductor relay module 100 are designed so that the resonance frequency on the input side is higher than a predetermined value, it is not essential to connect the chip resistor 16 as a resistance element, and it is not necessary to connect the chip resistor 16 as a resistance element. good.
  • the first wiring 41 and the second wiring 42 are not divided and are provided continuously from the conductive via 45 to the first input terminal 6 and the second input terminal 7.
  • a chip inductor can be used instead of the resistor 15.
  • FIGS. 14 to 16 show the semiconductor relay module 100 in which only the semiconductor relay 1 is mounted on the circuit board 40, other elements may be mounted on the circuit board 40. Moreover, the conductive via 45 penetrating the circuit board 40 does not necessarily have to be provided. A plurality of pad electrodes (not shown) for external connection may be provided on the upper surface of the circuit board 40, and each pad electrode may be connected to the first to fourth wirings 41 to 44.
  • the structure of semiconductor relay 1 may be the structure shown in Embodiment 2 or Modifications 1 to 3.
  • the first output terminal 8 and the second output terminal 9 are connected to the rear surfaces of the fourth base body 8a and the fifth base body 9a exposed from the respective housings 11 to the outside, for example, as shown in FIGS. 14 to 16.
  • the third wiring 43 and the fourth wiring 44 are connected to each other, the present invention is not particularly limited thereto.
  • the semiconductor relay 1 may be a surface-mounted relay, and for example, the semiconductor relay 1 may be a surface-mounted relay that protrudes along the lower surface of the housing 11 and is exposed to the outside from the side surface of the housing 11, like the first input terminal 6 and the second input terminal 7. External connection parts may be provided at the first output terminal 8 and the second output terminal 9, respectively.
  • first external connection portion 6a of the first input terminal 6 and the second external connection portion 7a of the second input terminal 7 do not need to protrude to the outside from the side surface of the housing 11. That is, the external connection portion only needs to be exposed from at least the bottom surface of the housing 11. By doing so, a surface-mounted semiconductor relay 1 can be realized.
  • control circuit 52 may be formed on a separate semiconductor chip from the light receiving element 51. In that case, the control circuit 52 is preferably sealed with the light shielding part 11a of the housing 11.
  • the semiconductor relay of the present disclosure can suppress deterioration of high frequency characteristics on the output side, and is useful as a relay for transmitting high frequency signals.

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Abstract

半導体リレー１は、ハウジング１１と第１入力端子６と第２入力端子７と第１出力端子８と第２出力端子９と発光素子２と受光素子５１と第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４とを少なくとも備えている。第１基体７ｄの第１主面７ｄ１に発光素子２が配置され、第２基体１０の第２主面１０ａに受光駆動素子５が配置される。受光駆動素子５のソース電極５ａと第２基体１０とが同電位に接続される。第２基体１０が、第１軸に沿って見て、第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４との間に配置されている。第１基体７ｄの第１主面７ｄ１の法線が、第２基体１０の第２主面１０ａの法線と交差する。

Description

半導体リレー及びそれを備えた半導体リレーモジュール
　本開示は、半導体リレー及びそれを備えた半導体リレーモジュールに関する。
　従来から、交流信号の伝送手段として、ＭＯＳＦＥＴ出力フォトカプラや光ＭＯＳＦＥＴとも呼ばれる半導体リレーが知られている。
　従来の半導体リレーでは、入力端子や出力端子及びこれらに接続される導電部材の配置によって、内部にスタブ、つまり、信号の枝分かれ部分が形成され、当該スタブで共振することにより共振周波数付近での挿入損失（Insertion Loss）が増加して、使用可能な周波数帯域が狭くなるという問題があった。
　これを解決するため、例えば、特許文献１では、受光素子が載置される導体フレームの両側にそれぞれＭＯＳＦＥＴが載置される導体フレームを配置した構成が提案されている。各フレームの配置をこのようにすることで、スタブの長さを短くでき、スタブの影響により使用可能な周波数帯域が狭くなるのを防止することができる。
特開２０１１－０８２９１６号公報
　しかし、特許文献１に開示された従来の構成では、信号の入出力間の構造に起因して、容量結合と誘導結合が発生しており、出力側に高周波信号を伝送した場合、これらの結合を通じて入力側に信号が漏洩するおそれがあった。
　また、従来の構成では、信号入力用の発光素子に接続される入力端子の物理的な長さ（物理長）が長くなっており、このことに応じて、入力側の電気長が長くなる。なお、電気長とは、信号の伝送媒体における電磁波の伝搬速度を基準とした長さであり、真空中では物理長と電気長とは同じであるが、一般的な伝送媒体中では、電気長は物理長よりも長くなる。
　入力側の電気長が長くなると、これに応じた共振現象が半導体リレーで発生し、出力側の高周波特性が劣化するおそれがあった。
　本開示はかかる点に鑑みてなされたもので、その目的は、入力側の構造に起因した出力信号の劣化を抑制できる半導体リレー及びこれを備えた半導体リレーモジュールを提供することにある。
　上記目的を達成するため、本開示に係る半導体リレーは、上面と、前記上面に対して第１軸に沿って下方に位置する下面とを有するハウジングと、第１入力端子と第２入力端子と、第１出力端子と第２出力端子と、前記第１入力端子と前記第２入力端子に電気的に接続される発光素子と、前記発光素子の出力光を受光する第１面と、前記第１面に対して前記第１軸に沿って下方に位置する第２面と、第１電極と、を有する受光駆動素子と、前記第１電極に電気的に接続される第１中間電極と、前記第１出力端子に電気的に接続される第１出力電極と、第１ゲート電極と、を有する第１ＭＯＳＦＥＴと、前記第１電極に電気的に接続される第２中間電極と、前記第２出力端子に電気的に接続される第２出力電極と、第２ゲート電極と、を有する第２ＭＯＳＦＥＴと、前記発光素子が配置される第１主面を有する第１基体と、前記受光駆動素子が配置される第２主面を有するとともに、前記第１電極に同電位に接続される接続導体と、を少なくとも備え、前記接続導体の少なくとも一部が、前記第１軸に沿って見て、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間に配置されており、前記第１主面の法線が、前記第２主面の法線と交差することを特徴とする。
　本開示に係る半導体リレーモジュールは、前記半導体リレーと、第１～第４配線がそれぞれ形成された回路基板と、を少なくとも備え、前記第１配線と前記第２配線は、それぞれ、前記半導体リレーの前記第１入力端子と前記第２入力端子に接続され、前記第３配線と前記第４配線は、それぞれ、前記半導体リレーの前記第１出力端子と前記第２出力端子に接続されていることを特徴とする。
　本開示によれば、入出力間の容量結合や誘導結合を低減でき、入力側の電気長を短くできる。このことにより、出力側の高周波特性を向上できる。
図１は、実施形態１に係る半導体リレーの斜視図である。 図２は、半導体リレーを第２軸に沿って見た図である。 図３は、発光素子が載置された第１入力端子と第２入力端子の斜視図である。 図４は、受光駆動素子と第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを第１軸に沿って見た図である。 図５は、半導体リレーの等価回路図である。 図６は、半導体リレーの斜視図である。 図７は、比較例に係る半導体リレーの斜視図である。 図８は、半導体リレーの出力側の伝送信号における挿入損失の周波数依存性の一例である。 図９は、変形例１に係る半導体リレーの斜視図である。 図１０は、変形例２に係る半導体リレーを第１軸に沿って見た図である。 図１１は、変形例３に係る受光駆動素子と第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを第１軸に沿って見た図である。 図１２は、実施形態２に係る半導体リレーの斜視図である。 図１３は、入力側への抵抗挿入前後の共振現象の違いを説明する模式図である。 図１４は、実施形態３に係る半導体リレーモジュールの斜視図である。 図１５は、半導体リレーモジュールを第２軸に沿って見た図である。 図１６は、半導体リレーモジュールを第３軸に沿って見た図である。
　以下、本開示の実施形態を図面に基づいて説明する。なお、以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本開示、その適用物或いはその用途を制限することを意図するものではない。
　（実施形態１）
　［１：半導体リレーの構成］
　図１は、実施形態１に係る半導体リレーの斜視図を示し、図２は、半導体リレーを第２軸に沿って見た図を示す。図３は、発光素子が載置された第１入力端子と第２入力端子の斜視図を示し、図４は、受光駆動素子と第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを第１軸に沿って見た図を示す。なお、説明の便宜上、図１，２及び以降に示す各図面において、ハウジング１１及びこれを構成する遮光性樹脂と透光性樹脂のそれぞれの輪郭を破線で示している。
　なお、以降の説明において、第１入力端子６と第２入力端子７の配列方向をＸ方向と呼ぶことがある。また、Ｘ方向に延びる仮想軸を第２軸と呼ぶことがある。Ｘ方向（第２軸方向）は、第１出力端子８と第２出力端子９との配列方向でもある。第１入力端子６と第１出力端子８の配列方向をＹ方向と呼ぶことがある。また、Ｙ方向に延びる仮想軸を第３軸と呼ぶことがある。Ｙ方向（第３軸方向）は、第２入力端子７と第２出力端子９の配列方向でもある。また、Ｙ方向は、発光素子２と受光駆動素子５の配列方向でもある。
　Ｘ方向及びＹ方向とそれぞれ交差する方向をＺ方向と呼ぶことがある。また、Ｚ方向に延びる仮想軸を第１軸と呼ぶことがある。Ｘ方向とＹ方向とＺ方向とはとは互いに直交している。なお、本願明細書において、「直交」しているとは、半導体リレー１を構成する各部品の加工公差や製造公差、また部品間の組み立て公差を含んで直交しているという意味であり、比較対象同士が、厳密な意味で直交しているということを意味するものではない。
　また、Ｚ方向（第１軸方向）において、発光素子２が配置された側を上または上方と呼び、受光駆動素子５が配置された側を下または下方と呼ぶことがある。なお、本願明細書における「上」、「下」の呼称はあくまでも相対的なものであり、例えば、鉛直方向に沿って「上」、「下」を意味するものではない。
　図１に示すように、半導体リレー１は、発光素子２と受光駆動素子５と第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４とを備えている。また、半導体リレー１は、第１入力端子６と第２入力端子７と第１出力端子８と第２出力端子９と第２基体１０とハウジング１１とを備えている。
　［１－２：発光素子、受光駆動素子及び第２基体の構成］
　発光素子２は、公知のＬＥＤ（Light Emitting Diode）素子である。銀ペースト等の導電接着材（図示せず）を介して、図１～３に示すように、発光素子２のカソード電極（図示せず）が第１基体７ｄに接続固定されている。第１基体７ｄは、第２入力端子７に接続されている。
　また、発光素子２のアノード電極２ａがワイヤ１２を介して３基体に電気的に接続されている。第３基体６ｄは、第１入力端子６に接続されている。第１入力端子６及び第２入力端子７、また、第１基体７ｄ及び第３基体６ｄについては後で詳述する。
　受光駆動素子５は、受光素子５１と制御回路５２（いずれも図５参照）とを有している。受光素子５１は、発光素子２からの出力光を受光し、例えば、公知のフォトダイオードがアレイ状に配置されてなる。図１～３に示すように、受光駆動素子５の上面（第１面）に、ソース電極５ａとドレイン電極５ｂとが形成されている。ドレイン電極５ｂは、上面における互いに離間した位置に２箇所設けられている。なお、受光駆動素子５の上面には、受光素子５１における出力光を受光する部位である受光部も形成されているが、説明の便宜上、その図示を省略している。
　なお、ソース電極５ａは受光素子５１のカソード電極５１ａ（以下、第１電極５ａまたは第１電極５１ａと呼ぶことがある。）に相当し、ドレイン電極５ｂは受光素子５１のアノード電極５１ｂに相当する。
　受光駆動素子５の下面（第２面）は、図示しない接着材を介して第２基体１０に接続固定されている。第２基体１０は、第１軸に沿って見て四角形の導体である。また、第２基体１０における受光駆動素子５の載置面を第２主面１０ａと呼ぶ。第２主面１０ａの法線は、第１軸と平行である、つまり、Ｚ方向に沿っている。ただし、当該法線が、第１軸と厳密な意味で平行であることまでは意味しない。
　第２基体１０は、Ｙ方向に対向する２つの側面のうち、第１入力端子６や第２入力端子７と反対側に位置する側面から突出し、ハウジング１１の側面から外部に露出する部位（以下、第１外部露出部位１０ｂという）を有している、第１外部露出部位１０ｂは、第２基体１０の前述した側面において、第２軸に沿って互いに離間した位置に２箇所設けられている。ただし、第１外部露出部位１０ｂの位置や個数は特にこれに限定されない。
　図１～３に示すように、受光駆動素子５のソース電極５ａ、言い換えると、受光素子５１のカソード電極５１ａ（第１電極５１ａ）は、ワイヤ１３を介して第２基体１０と電気的に接続されている。つまり、受光素子５１のカソード電極５１ａは、第２基体１０と同電位である。また、ワイヤ１２を介して、受光駆動素子５の２つのドレイン電極５ｂ，５ｂのうち一方は、第１ＭＯＳＦＥＴ３の第１ゲート電極３ｂに、他方は、第２ＭＯＳＦＥＴ４の第２ゲート電極４ｂにそれぞれ電気的に接続されている。
　［１－３：第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴの構成］
　図１，２，４に示すように、第１ＭＯＳＦＥＴ３は、公知の縦型ＭＯＳＦＥＴであり、上面に第１ゲート電極３ｂと第１ソース電極３ａ（以下、第１中間電極３ａと呼ぶことがある。）が、下面に第１ドレイン電極（図示せず）がそれぞれ形成されている。第１ＭＯＳＦＥＴ３の第１ドレイン電極（以下、第１出力電極と呼ぶことがある。）は、銀ペースト等の導電性接着材（図示せず）を介して、第１出力端子８、具体的には、第４基体８ａに電気的に接続されている。
　また、第１ＭＯＳＦＥＴ３の第１ソース電極３ａは、ワイヤ１２を介して第２基体１０に電気的に接続されている。つまり、第１ＭＯＳＦＥＴ３の第１ソース電極３ａは、第２基体１０とワイヤ１２とを介して、受光駆動素子５のソース電極５ａと電気的に接続されている。なお、図１，３に示す例では、接続強化のために、第１ＭＯＳＦＥＴ３の第１ソース電極３ａと第２基体１０との間は、２本のワイヤ１２，１２で接続されている。
　第２ＭＯＳＦＥＴ４は、公知の縦型ＭＯＳＦＥＴであり、上面に第２ゲート電極４ｂと第２ソース電極４ａ（以下、第２中間電極４ａと呼ぶことがある。）が、下面に第２ドレイン電極（図示せず）がそれぞれ形成されている。第２ＭＯＳＦＥＴ４の第２ドレイン電極（以下、第２出力電極と呼ぶことがある。）は、銀ペースト等の導電性接着材（図示せず）を介して、第２出力端子９、具体的には、第５基体９ａに電気的に接続されている。第１出力端子８及び第２出力端子９については後で詳述する。
　また、第２ＭＯＳＦＥＴ４の第２ソース電極４ａは、ワイヤ１２を介して第２基体１０に電気的に接続されている。つまり、第２ＭＯＳＦＥＴ４の第２ソース電極４ａは、第２基体１０とワイヤ１２とを介して、受光駆動素子５のソース電極５ａと電気的に接続されている。なお、図１，３に示す例では、接続強化のために、第２ＭＯＳＦＥＴ４の第２ソース電極４ａと第２基体１０との間は、２本のワイヤ１２，１２で接続されている。
　［１－４：第１入力端子及び第２入力端子の構成］
　図１，３に示すように、第１入力端子６は、第１起立部位６ｂと第１外部接続部位６ａとを有する導電部材である。また、第１入力端子６は、第３基体６ｄと一体に形成されている。第３基体６ｄと第１起立部位６ｂと第１外部接続部位６ａとは、例えば、１枚の銅板を打ち抜き加工や折り曲げ加工して得られる。ただし、第１入力端子６の製造方法は特にこれに限定されない。なお、銅板の表面に別の金属膜、例えば、ニッケルを含む金属膜（図示せず）がめっきされている。なお、金属膜の材質はこれに特に限定されない。
　第３基体６ｄは、ハウジング１１の内部に位置しており、第３軸に沿って見て四角形の板状の導体である。第３基体６ｄには、発光素子２のアノード電極２ａに接続されたワイヤ１２が接続されている。さらに、第３基体６ｄにおけるＸ方向に対向する２つの側面のうち、第２入力端子７と反対側に位置する側面に、第１起立部位６ｂが接続されている。また、第３基体６ｄにおけるワイヤ１２との接続面の法線は、第３軸と平行である、つまり、Ｙ方向に沿っている。ただし、当該法線が、第３軸と厳密な意味で平行であることまでは意味しない。
　第１起立部位６ｂは、一端が第１外部接続部位６ａに接続され、第１外部接続部位６ａから第１軸に沿って延びて、他端が第３基体６ｄに接続されている。また、第１起立部位６ｂは、ハウジング１１の下面に対して直交するように、第１軸に沿って延びるように設けられている。第１起立部位６ｂにおいて、法線が第３軸と平行な面を主面６ｂ１，６ｂ２と呼ぶことがある。第１起立部位６ｂは、厚さ方向が第３軸に沿った板状の部位である。よって、第１起立部位６ｂの主面６ｂ１，６ｂ２は、２つあり、一方の主面６ｂ１は、第２基体１０に近い位置にあり、他方の主面６ｂ２は、ハウジング１１の側面に近い位置にある。
　また、第１起立部位６ｂの主面６ｂ１、６ｂ２の法線が、第３軸に沿っている。
　また、第１起立部位６ｂは、第３軸に沿って見て、環状部６ｂ３が形成されている。また、第１起立部位６ｂの途中には、第２軸に沿って突出してハウジング１１の側面から外部に露出する部位（以下、第４外部露出部位６ｃという）が設けられている。
　第１外部接続部位６ａは、第１起立部位６ｂの一端から下方に延びて、ハウジング１１の下面近傍で折り曲げられてＹ方向に、かつハウジング１１の側面及び下面から露出するように形成されている。
　第２入力端子７は、第２起立部位７ｂと第２外部接続部位７ａとを有する導電部材である。また、第２入力端子７は、第１基体７ｄと一体に形成されている。第１基体７ｄ及び第２入力端子７の材質や製造方法は、第３基体６ｄ及び第１入力端子６と同様であるので説明を省略する。また、第１基体７ｄ、第２起立部位７ｂ及び第２外部接続部位７ａのそれぞれの形状や互いの接続関係は、第３基体６ｄ、第１起立部位６ｂ及び第１外部接続部位６ａと同様であるので詳細な説明を省略する。また、第２起立部位７ｂに一対の主面７ｂ１，７ｂ２があることも第１起立部位６ｂと同様である。
　なお、第２起立部位７ｂの途中には、第１軸に沿って突出してハウジング１１の側面から外部に露出する部位（以下、第５外部露出部位７ｃという）が設けられており、第５外部露出部位７ｃは、第４外部露出部位６ｃとＸ方向に対向した位置に配置されている。なお、以降の説明において、第１起立部位６ｂと第２起立部位７ｂとを総称して、起立部位と呼ぶことがある。また、第１外部接続部位６ａと第２外部接続部位７ａとを総称して、外部接続部位と呼ぶことがある。
　第１基体７ｄは、ハウジング１１の内部に位置しており、第３軸に沿って見て四角形の板状の導体である。また、第１基体７ｄにおける発光素子２の載置面を第１主面７ｄ１と呼ぶ。第１主面７ｄ１の法線は、第３軸と平行である、つまり、Ｙ方向に沿っている。ただし、当該法線が、第３軸と厳密な意味で平行であることまでは意味しない。
　第１基体７ｄは、第１主面７ｄ１に発光素子２が接続固定されている。さらに、第１基体７ｄにおけるＸ方向に対向する２つの側面のうち、第１入力端子６と反対側に位置する側面に、第２起立部位７ｂが接続されている。また、第１基体７ｄの第１主面７ｄ１の法線は、第３軸と平行である、つまり、Ｙ方向に沿っている。ただし、当該法線が、第３軸と厳密な意味で平行であることまでは意味しない。
　［１－５：第１出力端子及び第２出力端子の構成］
　図１，３，４に示すように、第１出力端子８は、第１軸に沿って見て四角形の板状の導体である第４基体８ａを含んでいる。また、第４基体８ａの下面は、ハウジング１１の下面から露出しており、後で述べる回路基板４０（図１４～１６参照）との接続端子となる。
　また、第４基体８ａは、Ｘ方向に対向する２つの側面のうち、第２ＭＯＳＦＥＴ４や受光駆動素子５と反対側に位置する側面から突出し、ハウジング１１の側面から外部に露出する部位（以下、第２外部露出部位８ｂという）を有している、なお、第２外部露出部位８ｂの個数は図１，３に示したものに特に限定されない。
　第２出力端子９は、第１軸に沿って見て四角形の板状の導体である第５基体９ａを含んでいる。また、第５基体９ａの下面は、ハウジング１１の下面か露出しており、後で述べる回路基板４０（図１４～１６参照）との接続端子となる。
　また、第５基体９ａは、Ｘ方向に対向する２つの側面のうち、第１ＭＯＳＦＥＴ３や受光駆動素子５と反対側に位置する側面から突出し、ハウジング１１の側面から外部に露出する部位（以下、第３外部露出部位９ｂという）を有している、なお、第３外部露出部位９ｂの個数は図１，３に示したものに特に限定されない。
　［１－６：ハウジングの構成］
　図１，２に示すように、ハウジング１１は、上面と下面と４つの側面とを有している。下面は、上面に対して第１軸に沿って下方に位置している。４つの側面のそれぞれは、上面と下面に連続するとともに、第１軸に平行である。Ｘ方向に対向する２つの側面の法線は、第２軸と交差し、Ｙ方向に対向する２つの側面の法線は、第３軸と交差している。
　ハウジング１１は、遮光部１１ａと透光部１１ｂとを有している。遮光部１１ａは、例えば、黒色色素が含有された絶縁性のエポキシ樹脂からなる。ただし、これに特に限定されず、光を遮蔽する絶縁材料であればよい。透光部１１ｂは、受光駆動素子５と発光素子２との間に設けられ、遮光部１１ａによって封止されている。具体的には、透光部１１ｂは、発光素子２を含んで第１基体７ｄの第１主面７ｄ１を覆い、第３軸に沿って延び、さらに下方に屈曲して、受光駆動素子５の上面を覆うように設けられている。
　透光部１１ｂは、例えば、絶縁性の透明シリコーン樹脂からなる。ただし、これに特に限定されず、少なくとも発光素子２が発する光に対して透明な絶縁材料であればよい。透光部１１ｂは、受光駆動素子５の受光素子５１（図５参照）と発光素子２とを光学的に結合する光結合部を構成している。
　ハウジング１１は、第１入力端子６と第２入力端子７と第１～第３基体７ｄ，１０，６ｄと第１出力端子８と第２出力端子９とを封止し、それぞれの位置を固定する。また、第１基体７ｄに載置された発光素子２や、第４基体８ａに載置された第１ＭＯＳＦＥＴ３や第５基体９ａに載置された第２ＭＯＳＦＥＴ４、さらに、第２基体１０に載置された受光駆動素子５が、ハウジング１１によってそれぞれの位置が固定される。
　また、第１入力端子６及び第２入力端子７と、第１出力端子８及び第２出力端子９とは、ハウジング１１により互いに電気的に絶縁されている。さらに、発光素子２と受光駆動素子５と第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４とは、ハウジング１１により互いに電気的に絶縁されている。つまり、本願明細書に示す半導体リレー１は、入力信号と出力信号とを電気的に絶縁した状態で出力信号のオンオフを行う入出力絶縁型の半導体リレー１である。
　［１－７：第１～第５基体間の関係］
　前述したように、第１基体７ｄの第１主面７ｄ１の法線は、第３軸に沿っている。一方、第２基体１０の第２主面１０ａの法線は、第１軸に沿っている。つまり、第１基体７ｄの第１主面７ｄ１の法線は、第２基体１０の第２主面１０ａの法線と直交している。なお、これら２つの法線は、必ずしも直交していなくてもよい。交差角度が９０度から所定の範囲でずれていてもよい。また、第１基体７ｄは、第１軸に沿って見て、第２基体１０とＹ方向に間隔をあけて配置されている。また、第１基体７ｄは、第１軸に沿って、第２基体１０の上方に位置している。
　また、第１軸に沿って見て、第３基体６ｄは、第１基体７ｄと並列して配置されている。つまり、Ｘ方向に互いに間隔をあけて、かつ、第３基体６ｄと第１基体７ｄとが第１軸に沿って見て第２基体１０から離れた位置に配置されている。具体的には、第３基体６ｄと第１基体７ｄとは、第２基体１０に対して同じ距離だけ離れて対称に配置されている。
　第２基体１０は、ワイヤ１３を介して受光駆動素子５のソース電極５ａと電気的に接続されている。つまり、第２基体１０は、受光駆動素子５のソース電極５ａと同電位となるように接続されている。以降の説明において、第２基体１０と、受光駆動素子５のソース電極５ａ（受光素子５１のカソード電極５１ａ）と第２基体１０とを接続するワイヤ１３と、を含めて接続導体１４と呼ぶことがある。
　また、第２基体１０は、ワイヤ１２を介して、第１ＭＯＳＦＥＴ３の第１ソース電極３ａ（第１中間電極３ａ）と電気的に接続されている。さらに、第２基体１０は、ワイヤ１２を介して、第２ＭＯＳＦＥＴ４の第２ソース電極４ａ（第２中間電極４ａ）と電気的に接続されている。つまり、受光駆動素子５のソース電極５ａは、第１ＭＯＳＦＥＴ３及び第２ＭＯＳＦＥＴ４のそれぞれのソース電極３ａ，４ａと同電位となるように接続されている。
　また、第１軸に沿って見て、第２基体１０は、第４基体８ａと第５基体９ａとの間に、第４基体８ａと第５基体９ａとそれぞれ間隔をあけて配置されている。言い換えると、第１軸に沿って見て、第２基体１０は、第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４との間に配置されている。さらに言うと、第１軸に沿って見て、第２基体１０は、第１ＭＯＳＦＥＴ３の第１ソース電極３ａと第２ＭＯＳＦＥＴ４の第２ソース電極４ａとの間に配置されている。なお、図１，２に示す例では、ハウジング１１の下面を基準として、かつ第１軸に沿って、第２基体１０が、第４基体８ａ及び第５基体９ａよりも上方に位置している。つまり、第２基体１０の下面は、ハウジング１１の遮光部１１ａに覆われている。
　［２：半導体リレーの動作］
　図５は、半導体リレーの等価回路図を示す。
　第１入力端子６と第２入力端子７との間に入力信号が入力されると、発光素子２は、所定の波長の光を出力する。発光素子２で発生した光が透光部１１ｂの内部を伝搬して、受光素子５１で受光される。
　受光素子５１では、光電変換により電流が発生し、この電流に基づいて制御回路５２が動作する。ワイヤ１２を介して、発光素子２の光量に応じた電圧信号である駆動信号が、第１ＭＯＳＦＥＴ３の第１ゲート電極３ｂ及び第２ＭＯＳＦＥＴ４の第２ゲート電極４ｂにそれぞれ印加される。
　駆動信号の電圧が第１ＭＯＳＦＥＴ３及び第２ＭＯＳＦＥＴ４のそれぞれのしきい値電圧を超えると、第１ＭＯＳＦＥＴ３のソース（Ｓ）－ドレイン（Ｄ）間及び第２ＭＯＳＦＥＴ４のソース（Ｓ）－ドレイン（Ｄ）間がそれぞれオン状態となる。さらに、第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４とを介して、第１出力端子８と第２出力端子９との間が導通状態となる。このことにより、第１出力端子８と第２出力端子９との間に高周波信号を双方向に伝送することが可能となる。
　第１入力端子６と第２入力端子７との間で、入力信号が入力されなくなると、発光素子２からの発光も停止する。これに応じて、受光素子５１では電流が発生しなくなり、制御回路５２は停止する。
　その結果、第１ＭＯＳＦＥＴ３の第１ゲート電極３ｂ及び第２ＭＯＳＦＥＴ４の第２ゲート電極４ｂにそれぞれ印加された駆動信号の電圧が低下する。駆動信号の電圧が前述したしきい値電圧を下回ると、第１ＭＯＳＦＥＴ３のソース（Ｓ）－ドレイン（Ｄ）間及び第２ＭＯＳＦＥＴ４のソース（Ｓ）－ドレイン（Ｄ）間がそれぞれオフ状態となる。さらに、第１出力端子８と第２出力端子９との間が非導通状態となる。このことにより、第１出力端子８と第２出力端子９との間で、信号の伝送が遮断される。
　［３：効果等］
　以上説明したように、本実施形態に係る半導体リレー１は、ハウジング１１と第１入力端子６と第２入力端子７と第１出力端子８と第２出力端子９とを少なくとも備えている。また、半導体リレー１は、発光素子２と受光駆動素子５と第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４とを備えている。
　ハウジング１１は、上面と、上面に対して第１軸に沿って下方に位置する下面とを有している。
　発光素子２は、第１入力端子６と第２入力端子７に電気的に接続されている。
　受光駆動素子５は、受光駆動素子５の上面（第１面）に形成された発光素子２の出力光を受光する部位である受光部と、受光部の近傍に設けられたソース電極５ａ（第１電極５ａ）と、を有している。また、受光駆動素子５は、ドレイン電極５ｂを有している。
　第１ＭＯＳＦＥＴ３は、受光駆動素子５のソース電極５ａに電気的に接続される第１ソース電極３ａ（第１中間電極３ａ）と、第１出力端子８に電気的に接続される第１ドレイン電極（第１出力電極）と、第１ゲート電極３ｂと、を有している。
　第２ＭＯＳＦＥＴ４は、受光駆動素子５のソース電極５ａに電気的に接続される第２ソース電極４ａ（第２中間電極４ａ）と、第２出力端子９に電気的に接続される第２ドレイン電極（第２出力電極）と、第２ゲート電極４ｂと、を有している。
　また、半導体リレー１は、第１基体７ｄと接続導体１４とを有している。第１基体７ｄは、発光素子２が配置される第１主面７ｄ１を有している。また、第１基体７ｄは、第２入力端子７に接続されている。接続導体１４は、第２基体１０を含んでいる。第２基体１０は、受光素子５１が配置される第２主面１０ａを有しており、受光駆動素子５のソース電極５ａと同電位になるように、ソース電極５ａに電気的に接続されている。
　接続導体１４の一部、つまり、第２基体１０が、第１軸に沿って見て、第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４との間に配置されている。さらに言うと、第１軸に沿って見て、第２基体１０が、第１ＭＯＳＦＥＴ３の第１ソース電極３ａと第２ＭＯＳＦＥＴ４の第２ソース電極４ａとの間に配置されている。別の見方をすれば、第１軸に沿って見て、第２基体１０が、第１ＭＯＳＦＥＴ３を載置する第４基体８ａと第２ＭＯＳＦＥＴ４を載置する第５基体９ａとの間に配置されている。なお、受光駆動素子５のソース電極５ａと第２基体１０とを接続するワイヤ１３が、第１軸に沿って見て、第４基体８ａと第５基体９ａとの間に配置されていてもよいことは言うまでもない。
　また、第１基体７ｄの第１主面７ｄ１の法線が、第２基体１０の第２主面１０ａの法線と交差している。
　半導体リレー１をこのように構成することで、入出力間の容量結合や誘導結合を低減でき、また、入力側の電気長を短くできる。このことにより、出力側の高周波特性の劣化を抑制できる。これらについてさらに説明する。
　図６は、本実施形態に係る半導体リレーの斜視図を示し、図７は、比較例に係る半導体リレーの斜視図を示す。なお、図６及び図７には、発光素子２への導電経路及び寄生容量、寄生相互インダクタンスを図示している。図６及び図７に示す寄生容量Ｃ１、Ｃ２、寄生相互インダクタンスＭ１、Ｍ２は、便宜的に集中定数として示している。また、本実施形態に係る半導体リレーの等価回路図は、第１入力端子６と第１出力端子８間、第１入力端子６と第２基体１０間等に存在する分布定数として図示することもできる。
　図７に示す半導体リレー２０は、特許文献１に開示されるものと同様の構成を示す比較例であり、以下の点で図１に示す本実施形態の半導体リレー１と異なる。
　まず、入力側において、第１基体７ｄは、第１入力端子６の上端から第２軸に沿って延びるように形成されている。また、第３基体６ｄは、第２入力端子７の上端から第２軸に沿って延びるように形成されている。さらに、第１軸に沿って見て、第１基体７ｄと第３基体６ｄは、受光駆動素子５の上方まで延びて設けられている。また、第３基体６ｄの下面に発光素子２が接続固定されている。なお、発光素子２のアノード電極（図示せず）と第１基体７ｄとがワイヤ１２により接続されている。
　これらの構成を有することで、図７に示す半導体リレー２０では、第１軸に沿って、発光素子２の直下に受光素子５１が配置される。発光素子２からの出力光は下方に進行して、そのまま受光素子５１に入射される。
　この構成によれば、前述したように、スタブの長さを短くでき、スタブの影響により使用可能な周波数帯域が狭くなるのを防止することができる。一方、第１基体７ｄや第３基体６ｄが受光駆動素子５の上方まで延びるように設けられるため、入力側の導電経路、つまり、第１入力端子６から発光素子２とワイヤ１２とを介して第２入力端子７に至る入力信号の伝送経路が長くなってしまう。言い換えると、入力側の電気長が長くなってしまう。また、このことに応じて、第１入力端子６と第２基体１０及び受光駆動素子５との間の誘導結合による寄生相互インダクタンスＭ２が大きくなってしまう。なお、図７には図示しないが、同様の理由から、第２入力端子７と第２基体１０及び受光駆動素子５との間の誘導結合による寄生相互インダクタンスも大きくなってしまう。
　また、第１軸に沿って見て、発光素子２が載置された第３基体６ｄと受光駆動素子５が載置された第２基体１０とが対向して重なる面積が大きくなってしまう。このことに応じて、第１基体７ｄと第２基体１０及び受光駆動素子５との間の容量結合による寄生容量Ｃ２が大きくなってしまう。
　このように入出力間で、寄生相互インダクタンスＭ２や寄生容量Ｃ２が大きくなると、第１出力端子８と第２出力端子９との間に高周波信号を伝送する場合、寄生相互インダクタンスＭ２や寄生容量Ｃ２を通じて出力側の高周波信号が入力側に漏洩してしまうおそれがある。
　また、入力側において、電気長が長くなると、共振周波数が低下し、共振現象が発生することがある。この場合、出力側の信号伝送特性、言い換えると、出力側の高周波特性が劣化してしまうおそれがある。
　一方、本実施形態によれば、図１，２，６に示すように、第１軸に沿って延びるように設けられた第２起立部位７ｂに連続して第１基体７ｄが設けられている。また、第１基体７ｄの第１主面７ｄ１は、第２起立部位７ｂの一方の主面７ｂ１に連続している。つまり、第１基体７ｄの第１主面７ｄ１の法線は第３軸に沿っている。一方、第２基体１０の第２主面１０ａの法線は、第１軸に沿っており、２つの法線は互いに交差している。つまり、第１基体７ｄの第１主面７ｄ１と第２基体１０の第２主面１０ａとは、第１軸に沿って対向していない。このことにより、第１基体７ｄと第２基体１０及び受光駆動素子５との間の容量結合による寄生容量Ｃ１を前述の寄生容量Ｃ２よりも大幅に低下できる。
　また、第１基体７ｄや第３基体６ｄのサイズを小さくできるため、入力側の電気長を図７に示す半導体リレー２０に比べて短くすることができる。このことにより、第１入力端子６と第２基体１０及び受光駆動素子５との間の誘導結合による寄生相互インダクタンスＭ１を前述の寄生相互インダクタンスＭ２よりも低下できる。同様の理由から、第２入力端子７と第２基体１０及び受光駆動素子５との間の誘導結合による寄生相互インダクタンスも図７に示す半導体リレー２０に比べて低下できる。このことにより、出力側の高周波信号が入力側に漏洩するのを抑制し、出力側の高周波特性が劣化するのを抑制できる。
　また、入力側において、電気長が長くなると、共振周波数が低下し、共振現象が発生することがある。この場合、出力側の信号伝送特性、言い換えると、出力側の高周波特性が劣化してしまうおそれがある。
　一方、本実施形態によれば、入力側の電気長も図７に示す半導体リレー２０に比べて低下できる。このことにより、入力側の共振周波数を高めることができる。
　図８は、半導体リレーの出力側の伝送信号における挿入損失の周波数依存性の一例を示す。
　図８に示すように、本実施形態の半導体リレー１を動作させた場合、図７に示す比較例の半導体リレー２０に比べて、挿入損失が増加し始める周波数が高周波側にシフトしている。つまり、半導体リレー１の出力側における高周波特性の劣化が抑制されていることがわかる。
　また、本実施形態によれば、接続導体１４の少なくとも一部が、第１軸に沿って見て、第１ＭＯＳＦＥＴ３と第２ＭＯＳＦＥＴ４との間に配置されている。このようにすることで、第１出力端子８から第１ＭＯＳＦＥＴ３と第２基体１０と第２ＭＯＳＦＥＴ４とを経由して第２出力端子９に至る経路中にスタブが形成されるのを抑制できる。このことにより、半導体リレー１で伝送される出力信号の周波数帯域が狭くなるのを防止することができる。
　発光素子２と受光素子５１は、第１軸に沿って見て、互いに離れて配置されており、このようにすることで、透光部１１ｂを通じて、発光素子２からの出力光を確実に受光素子５１に入射させることができる。
　なお、第１基体７ｄの第１主面７ｄ１の法線が、第２基体１０の第２主面１０ａの法線と直交しているのが好ましい。このようにすることで、特に第１基体７ｄと第２基体１０及び受光駆動素子５との間の容量結合を比較例と比べて小さくできる。
　第１入力端子６と第２入力端子７は、それぞれ、外部接続部位と起立部位とを有している。外部接続部位は、ハウジング１１の下面に沿って延びるように設けられ、かつ先端がハウジング１１の外部に露出している。起立部位は、外部接続部位の基端に連続して、ハウジング１１の下面と交差するように、かつ、起立部位の主面の法線が第３軸に沿う状態でハウジング１１の内部に延びるように形成されている。また、起立部位の主面の法線が第３軸に沿うように設けることで、外部接続部位と第１基体７ｄとの間の物理的な導電経路を短くすることができる。すなわち、入力側の電気長を短くできる。
　外部と電気的に接続する外部接続部位をハウジング１１の下面に沿って延びるように設けることで、半導体リレー１を、例えば、回路基板４０（図１４～１６参照）の上面に設けられた配線に対して面実装することができる。また、外部接続部位に連続して、ハウジング１１の下面と交差するように起立部位を設けることで、発光素子２をハウジング１１の上面に近い側に配置することができる。このことにより、ハウジング１１の下面に近い側に位置する受光素子５１と発光素子２との距離を確保することができる。また、透光部１１ｂを通じて、発光素子２からの出力光を受光素子５１に導光することができる。
　さらに、外部接続部位の長手方向と起立部位の長手方向が交差しており、かつ、外部接続部位と起立部位との連結部位がハウジング１１の内部に位置している。このことにより、第１入力端子６と第２入力端子７とが、ハウジング１１の遮光部１１ａに確実に保持される。
　起立部位は、ハウジング１１の外部に露出する部位を有しているのが好ましい。具体的には、第１起立部位６ｂは、その途中に第４外部露出部位６ｃを有しており、第２起立部位７ｂは、その途中に第５外部露出部位７ｃを有しているのが好ましい。
　通常、第１入力端子６、第３基体６ｄ、第２入力端子７及び第１基体７ｄは、１枚の金属板材を加工して得られる。一方、複数の半導体リレー１を製造するにあたって、第１入力端子６や第２入力端子７を個片化した後に発光素子２を組み付けるのでは効率が悪い。
　よって、まず、金属板材を加工して、第１入力端子６、第３基体６ｄ、第２入力端子７及び第１基体７ｄの各部材を１組として、複数組が連結された入力端子原型を形成する。この状態で、それぞれの第１基体７ｄに発光素子２が接続固定され、さらに発光素子２のアノード電極２ａと第３基体６ｄとがワイヤ１２で接続される。また、発光素子２と受光素子駆動素子５との間に光透過性樹脂の透過部１１ｂが形成される。
　また、同様の工程が出力側でも行われる。つまり、金属板材を加工して、第１出力端子８、第２基体１０及び第２入力端子７の各部材を１組として、複数組が連結された出力端子原型を形成する。この状態で、第２基体１０、第４基体８ａ及び第５基体９ａに、それぞれ、受光駆動素子５、第１ＭＯＳＦＥＴ３、第２ＭＯＳＦＥＴ４が接続固定される。さらに、各部がワイヤ１２，１３で接続される。
　これらが形成された後、入力端子原型と出力端子原型とが位置合わせされて配置され、さらに樹脂注入により各素子が封止され、ハウジング１１が形成される。ハウジング１１の形成後に、金属フレームとの連結部分が切断され、複数の半導体リレー１がそれぞれ個片化される。
　第４外部露出部位６ｃや第５外部露出部位７ｃは、第１入力端子６や第２入力端子７と金属フレームとの連結部分にあたる。第４外部露出部位６ｃや第５外部露出部位７ｃが残るように第１入力端子６や第２入力端子７が形成されることで、半導体リレー１の組み立てを簡便に行える。また、簡便に大量の半導体リレー１を製造することができる。
　同様の理由から、接続導体１４、具体的には、第２基体１０は、ハウジング１１の外部に露出する部位として第１外部露出部位１０ｂを有するのが好ましい。また、第４基体８ａは、ハウジング１１の外部に露出する部位として第２外部露出部位８ｂを有し、第５基体９ａは、ハウジング１１の外部に露出する部位として第３外部露出部位９ｂを有するのが好ましい。
　接続導体１４は、受光素子５１が載置される第２基体１０を含み、第２基体１０が、第１ＭＯＳＦＥＴ３が載置される第４基体８ａと第２ＭＯＳＦＥＴ４が載置される第５基体９ａとの間に配置されるのが好ましい。また、第２基体１０が、第１ＭＯＳＦＥＴ３の第１ソース電極３ａと第２ＭＯＳＦＥＴ４の第２ソース電極４ａとの間に配置されるのがさらに好ましい。
　このようにすることで、第１出力端子８から第１ＭＯＳＦＥＴ３と第２基体１０と第２ＭＯＳＦＥＴ４とを経由して第２出力端子９に至る経路を第２軸に沿って直線状に設けることができ、スタブが形成されるのを確実に抑制できる。このことにより、半導体リレー１で伝送される出力信号の周波数帯域が狭くなるのを確実に防止することができる。
　なお、第１起立部位６ｂ及び第２起立部位７ｂは、それぞれ、第２軸に沿って見て、途中で環状部６ｂ３、7ｂ３が形成されている。図３に示すように、環状部６ｂ３、７ｂ３は、第１起立部位６ｂ及び第２起立部位７ｂを貫通した貫通孔を有している。このようにすることで、自己インダクタンスや誘導結合による寄生相互インダクタンスを低減できる。また、第２基体１０や受光駆動素子５との間の容量結合を低減できる。また、第１起立部位６ｂ及び第２起立部位７ｂの幅をそれぞれ細くした場合に比べて、第１入力端子６や第２入力端子７の機械的強度を確保できる。
　＜変形例１＞
　図９は、変形例１に係る半導体リレーの斜視図を示す。なお、説明の便宜上、図９及び以降に示す各図面において、実施形態１と同様の箇所については同一の符号を付して詳細な説明を省略する。
　図９に示す本変形例の半導体リレー３０は、以下に示す点で、図１に示す実施形態１の半導体リレー１と異なる。
　まず、第１軸に沿って見て、第１入力端子６及び第２入力端子７のそれぞれの外部接続部位である第１外部接続部位６ａと第２外部接続部位７ａとは、第１出力端子８と第２出力端子９との間に位置している。また、第１起立部位６ｂ及び第２起立部位７ｂは、それぞれ、第２軸に沿って見て、Ｌ字形状であり、環状形状ではない。
　本変形例に示すように、第１入力端子６や第２入力端子７の配置や形状を変更してもよい。このようにすることで、第１入力端子６から発光素子２への導電経路及び発光素子２から第２入力端子７への導電経路を、実施形態１に示す半導体リレー１における当該導電経路よりもそれぞれ短くすることができる。つまり、入力側の電気長を実施形態１に示す半導体リレー１よりも短くすることができる。
　このことにより、入力側の共振周波数を高められ、共振現象の発生を抑制できる。ひいては、出力側の高周波特性の劣化を抑制できる。
　なお、第１起立部位６ｂや第２起立部位７ｂの長さを実施形態１に示す場合に比べて短くできるため、誘導結合や容量結合を低減する目的で、これらの形状を実施形態１に示す環状形状としなくてもよい。
　＜変形例２＞
　図１０は、変形例２に係る半導体リレーを第１軸に沿って見た図であり、図１０に示す本変形例の半導体リレー３１は、以下に示す点で、図１に示す実施形態１の半導体リレー１と異なる。
　つまり、第２入力端子７において、第２起立部位７ｂの先端が第３軸に沿って屈曲している。第１入力端子６及び第２入力端子７は、実施形態１に示す場合に比べて、第３軸に沿って出力側と反対側にシフトした位置にある。言い換えると、第１軸に沿って見て、第１基体７ｄは、第１入力端子６及び第２入力端子７の一部よりも接続導体１４の一部である第２基体１０に近い側に位置している。
　このことにより、発光素子２と受光素子５１との間の光結合効率を実施形態１の光結合効率と同様に確保しつつ、実施形態１に比べて寄生容量成分を小さくすることができ、高周波特性を向上させることができる。よって、発光素子２からの出力光に応じて、第１出力端子８と第２出力端子９との間で、高周波信号の通過及び遮断を確実に行うことができる。
　＜変形例３＞
　図１１は、変形例３に係る受光駆動素子と第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを第１軸に沿って見た図である。
　図１１に示す第２基体１０は、第３軸に沿った幅Ｗ２が、第１出力端子８や第２出力端子９の第３軸に沿った幅Ｗ１よりも広くなっている点で、図３に示す実施形態１の第２基体１０と異なる。
　第２基体１０の幅Ｗ２をこのように規定することで、ハウジング１１の底面より高い位置にある第２基体１０の部位に起因する伝送線路の特性インピーダンスの増加を抑制することができ、インサーションロスを低減することができる。
　（実施形態２）
　図１２は、実施形態２に係る半導体リレーの斜視図を示す。
　図１２に示す本実施形態の半導体リレー３２は、第１入力端子６の中間部分及び第２入力端子７の中間部分のそれぞれに、抵抗素子として電子部品であるチップ抵抗器１５が挿入されている点で、図１に示す実施形態１の半導体リレー１と異なる。
　具体的には、第１入力端子６の第１起立部位６ｂが途中で分割されており、分割された部分同士をつなぐようにチップ抵抗器１５が第１起立部位６ｂに直列に接続されている。同様に、第２入力端子７の第２起立部位７ｂが途中で分割されており、分割された部分同士をつなぐようにチップ抵抗器１５が第２起立部位７ｂに直列に接続されている。また、発光素子２のアノード電極２ａは、ワイヤ１２を介して第１起立部位６ｂに電気的に接続されている。さらに、発光素子２とワイヤ１２で接続された第１起立部位６ｂから第２軸に沿って直線状に延び、ハウジング１１の側面に達する第６外部露出部位６ｅが設けられている。また、第１基体７ｄから第２軸に沿って第６外部露出部位６ｅと反対側に直線状に延び、ハウジング１１の側面に達する第７外部露出部位７ｅが設けられている。第１～第７外部露出部位１０ｂ，８ｂ，９ｂ，６ｃ，７ｃ，６ｅ，７ｅを総称した場合も、外部露出部位という。
　なお、チップ抵抗器１５を第１起立部位６ｂ及び第２起立部位７ｂのそれぞれに直列接続するため、第１起立部位６ｂ及び第２起立部位７ｂは、それぞれ環状形状にはなっていない。また、第１入力端子６に接続する第３基体６ｄが省略されている。これは、チップ抵抗器１５の挿入により、半導体リレー３２の第２軸に沿ったサイズが大きくなるのを防止するためである。当該サイズが大きくなるのを許容できる範囲で、第３基体６ｄが設けられてもよい。
　本実施形態によれば、実施形態１に示す構成に比べて、入力側の電気長を確実に短くすることができる。このことにより、入力側の共振周波数を高められ、共振現象の発生を抑制できる。ひいては、出力側の高周波特性の劣化を抑制できる。図１３を用いてさらに説明する。
　図１３は、入力側への抵抗挿入前後の共振現象の違いを説明する模式図を示す。
　第１入力端子６と第２入力端子７との間に高周波信号が入力された場合、図１３の左側に示すように、入力側の電気長が所定の値になると定在波が発生して、共振現象が起こることがある。よって、入力側の共振周波数を高めるためには、定在波の波長を短くする必要がある。
　そこで、本実施形態に示すように、入力側の導電経路の途中に、当該導電経路の抵抗値よりも高い抵抗値の抵抗素子を電気的に直列に接続するように挿入する。このようにすることで、定在波の振動が、抵抗素子が挿入された位置で大幅に減衰する。つまり、抵抗素子の挿入位置が定在波の節となる。その結果、図１３の右側に示すように、定在波の波長を短くすることができ、入力側の共振周波数を高められる。その結果、共振現象の発生及び出力側の高周波特性の劣化を抑制できる。
　なお、図１３の右側に示すように、定在波の波長を短くするためには、定在波のもとの節と節との間の中間点に抵抗素子を挿入することが有効である。つまり、抵抗素子を挿入する前の半導体リレー１で共振現象が起こっているのであれば、第１入力端子６や第２入力端子７のそれぞれ端部近傍ではなく、それぞれの物理的な中間部分に抵抗素子を直列に挿入するのが好ましい。
　また、図１２に示すように、第１入力端子６と第２入力端子７の両方に抵抗素子としてチップ抵抗器１５を挿入する必要は無い。第１入力端子６と発光素子２とを接続する導電経路及び第２入力端子７と発光素子２とを接続する導電経路の少なくとも一方に、チップ抵抗器１５が直列に接続されていればよい。
　なお、チップ抵抗器１５の抵抗値は、前述した導電経路の抵抗値よりも高いことが好ましいが、具体的な値は、入力信号の周波数や導電経路の抵抗値等に応じて適宜変更されうる。
　また、入力側の電気長を短くするには、抵抗素子の挿入以外の手法も取りうる。例えば、抵抗器１５の代わりに、高周波領域において前述した導電経路のインピーダンスよりも高インピーダンスが得られるインダクタ素子としてチップインダクタに変更することによっても、入力側の電気長を短くできる。この場合も、共振現象の発生を抑制し、出力側の高周波特性の劣化を抑制することができる。
　（実施形態３）
　図１４は、実施形態３に係る半導体リレーモジュールの斜視図を示し、図１５は、半導体リレーモジュールを第２軸に沿って見た図を示し、図１６は、半導体リレーモジュールを第３軸に沿って見た図を示す。
　図１４～１６に示すように、半導体リレーモジュール１００は、半導体リレー１と回路基板４０とを少なくとも備えている。半導体リレー１については、実施形態１に示すと同様の構成であるので、詳細な説明を省略する。
　回路基板４０は、所定の比誘電率を有する誘電体材料からなる誘電体基板４０ａに第１～第４配線４１～４４がそれぞれ形成されてなる、いわゆるプリント配線板（Printed Wiring Board）である。
　第１～第４配線４１～４４は、誘電体基板４０ａの上面に銅めっき等を施して形成される。また、第１～第４配線４１～４４のそれぞれの一端には、導電ビア４５が接続されている。導電ビア４５は、誘電体基板４０ａを厚さ方向に貫通するビアホールの内面に銅めっき等で導体が埋め込まれたものである。なお、半導体リレーモジュール１００の製造工程を簡素化する上で、この導体は、第１～第４配線４１～４４の形成時に同時に形成されるのが好ましい。
　第３配線４３と第４配線４４のそれぞれにおいて、導電ビア４５が接続された一端とは反対側の端部（以下、他端という）には、半導体リレー１の第１出力端子８と第２出力端子９がそれぞれ接続される。接続にあたっては、銀ペーストやクリームはんだ等の導電性接着材が用いられる。
　また、第１配線４１と第２配線４２のそれぞれの他端において、半導体リレー１の第１入力端子６と第２入力端子７がそれぞれ接続される。接続にあたっては、銀ペーストやクリームはんだ等の導電性接着材が用いられる。
　一方、第１配線４１と第２配線４２のそれぞれは、他端の近傍で分割されている。第１配線４１と第２配線４２のそれぞれにおいて、分割された部分同士をつなぐように抵抗素子としてチップ抵抗器１６が直列に接続されている。
　第１配線４１に接続された導電ビア４５及び第２配線４２に接続された導電ビア４５から第１配線４１及び第２配線４２に入力信号が伝送される。さらに、半導体リレー１の第１入力端子６及び第２入力端子７に入力信号が伝送される。また、所定以上の振幅の入力信号が入力されている期間は、第１出力端子８が接続された第３配線４３と第２出力端子９が接続された第４配線４４との間に半導体リレー１を介して高周波信号が伝送される。さらに、第３配線４３に接続された導電ビア４５と第４配線４４に接続された導電ビア４５との間に高周波信号が伝送される。入力信号の振幅が所定以下になると、第３配線４３と第４配線４４との間で、さらに、第３配線４３に接続された導電ビア４５と第４配線４４に接続された導電ビア４５との間で高周波信号の伝送が遮断される。
　本実施形態によれば、半導体リレー１において、入出力間の容量結合や誘導結合を低減でき、また、入力側の電気長を短くできる。このことにより、第３配線４３と第４配線４４との間に伝送される出力信号の高周波特性の劣化を抑制できる。
　また、本実施形態の半導体リレーモジュール１００では、第１配線４１と第２入力端子７に接続された第２配線４２のそれぞれにおいて、第１入力端子６と第２入力端子７の近傍に、それぞれチップ抵抗器１６を直列に接続している。さらに言うと、第１配線４１における第１入力端子６との接続箇所の近傍に、所定の抵抗値を有する抵抗素子として、チップ抵抗器１６が電気的に直列に接続するように挿入されている。また、第２配線４２における第２入力端子７との接続箇所の近傍に、所定の抵抗値を有する抵抗素子として、チップ抵抗器１６が電気的に直列に接続するように挿入されている。
　このようにすることで、実施形態２において、図１３を用いて説明したように、定在波の波長を短くでき、入力側の共振周波数を高められる。その結果、共振現象の発生及び出力側の高周波特性の劣化を抑制できる。
　なお、第１配線４１に接続する抵抗素子と第２配線４２に接続する抵抗素子のうちいずれか一方の抵抗素子を接続しなくてもよい。また、入力側の共振周波数が所定以上に高くなるように半導体リレー１及び半導体リレーモジュール１００が設計されている場合、抵抗素子としてチップ抵抗器１６を接続することは必須ではなく、接続しなくともよい。その場合、第１配線４１や第２配線４２が分割されずに、導電ビア４５から第１入力端子６や第２入力端子７まで連続して設けられている。また、抵抗器１５の代わりにチップインダクタを用いることができる。
　なお、図１４～１６には、回路基板４０に半導体リレー１のみが実装された半導体リレーモジュール１００を示したが、他の素子が回路基板４０に実装されていてもよい。また、回路基板４０を貫通する導電ビア４５は、必ずしも設けられていなくてもよい。回路基板４０の上面に外部との接続用パッド電極（図示せず）が複数設けられ、それぞれが第１～第４配線４１～４４に接続される構造としてもよい。
　（その他の実施形態）
　実施形態１～３及び変形例１～３に示す各構成要素を適宜組み合わせて、新たな実施形態とすることもできる。例えば、実施形態３に示す半導体リレーモジュール１００において、半導体リレー１の構成を、実施形態２や変形例１～３に示す構成としてもよい。
　また、本願明細書において、第１出力端子８及び第２出力端子９は、第４基体８ａ及び第５基体９ａのそれぞれのハウジング１１から露出した裏面を外部、例えば、図１４～１６に示す第３配線４３や第４配線４４との接続部位としているが、特にこれに限定されない。半導体リレー１が面実装型リレーであればよく、例えば、第１入力端子６や第２入力端子７のようにハウジング１１の下面に沿って、かつハウジング１１の側面から外部に露出して突出する外部接続部位を第１出力端子８及び第２出力端子９にそれぞれ設けてもよい。
　また、第１入力端子６の第１外部接続部位６ａや第２入力端子７の第２外部接続部位７ａは、ハウジング１１の側面から外部に突出していなくてもよい。つまり、外部接続部位は、少なくともハウジング１１の下面から露出していればよい。このようにすることで、面実装型の半導体リレー１を実現できる。
　また、制御回路５２を受光素子５１と別の半導体チップに形成してもよい。その場合は、制御回路５２は、ハウジング１１の遮光部１１ａで封止されるのが好ましい。
　本開示の半導体リレーは、出力側の高周波特性の劣化を抑制でき、高周波信号の伝送用リレーとして有用である。
１　　　半導体リレー
２　　　発光素子
２ａ　　アノード電極
３　　　第１ＭＯＳＦＥＴ
３ａ　　第１ソース電極（第１中間電極）
３ｂ　　第１ゲート電極
４　　　第２ＭＯＳＦＥＴ
４ａ　　第２ソース電極（第２中間電極）
４ｂ　　第２ゲート電極
５　　　受光駆動素子
５ａ　　ソース電極（第１電極）
５ｂ　　ドレイン電極
６　　　第１入力端子
６ａ　　第１外部接続部位
６ｂ　　第１起立部位
６ｃ　　第４外部露出部位
６ｄ　　第３基体
６ｅ　　第６外部露出部位
７　　　第２入力端子
７ａ　　第２外部接続部位
７ｂ　　第２起立部位
７ｃ　　第５外部露出部位
７ｄ　　第１基体
７ｄ１　第１主面
７ｅ　　第７外部露出部位
８　　　第１出力端子
８ａ　　第４基体
８ｂ　　第２外部露出部位
９　　　第２出力端子
９ａ　　第５基体
９ｂ　　第３外部露出部位
１０　　第２基体
１０ａ　第２主面
１０ｂ　第１外部露出部位
１１　　ハウジング
１１ａ　遮光部
１１ｂ　透光部
１２　　ワイヤ
１３　　ワイヤ
１４　　接続導体
１５　　チップ抵抗器（抵抗素子）
１６　　チップ抵抗器（抵抗素子）
２０　　半導体リレー
３０～３２　半導体リレー
４０　回路基板
４０ａ　誘電体基板
４１～４４　第１～第４配線
４５　　導電ビア
５１　　受光素子
５１ａ　カソード電極（第１電極）
５１ｂ　アノード電極
５２　　制御回路
１００　半導体リレーモジュール

Claims (14)

  1. 　上面と、前記上面に対して第１軸に沿って下方に位置する下面とを有するハウジングと、
    　第１入力端子と第２入力端子と、
    　第１出力端子と第２出力端子と、
    　前記第１入力端子と前記第２入力端子に電気的に接続される発光素子と、
    　前記発光素子の出力光を受光する第１面と、前記第１面に対して前記第１軸に沿って下方に位置する第２面と、第１電極と、を有する受光駆動素子と、
    　前記第１電極に電気的に接続される第１中間電極と、前記第１出力端子に電気的に接続される第１出力電極と、第１ゲート電極と、を有する第１ＭＯＳＦＥＴと、
    　前記第１電極に電気的に接続される第２中間電極と、前記第２出力端子に電気的に接続される第２出力電極と、第２ゲート電極と、を有する第２ＭＯＳＦＥＴと、
    　前記発光素子が配置される第１主面を有する第１基体と、
    　前記受光駆動素子が配置される第２主面を有するとともに、前記第１電極に同電位に接続される接続導体と、
    　を少なくとも備え、
    　前記接続導体の少なくとも一部が、前記第１軸に沿って見て、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間に配置されており、
    　前記第１主面の法線が、前記第２主面の法線と交差する、
    半導体リレー。
  2. 　前記発光素子と前記受光駆動素子は、前記第１軸に沿って見て、互いに離れている、
    請求項１に記載の半導体リレー。
  3. 　前記第１主面の法線が、前記第２主面の法線と直交する、
    請求項１に記載の半導体リレー。
  4. 　前記第１入力端子と前記第２入力端子は、それぞれ、外部接続部位と起立部位とを有しており、
    　前記外部接続部位は、前記ハウジングの下面に沿って延びるように設けられ、かつ先端が前記ハウジングの外部に露出しており、
    　前記起立部位は、前記外部接続部位の基端に連続して、前記ハウジングの下面と交差するように、かつ前記ハウジングの内部に延びるように形成されており、
    　前記発光素子と前記受光駆動素子の配列方向に沿った軸を第３軸とするとき、前記起立部位の主面の法線が、前記第３軸に沿っている、
    請求項１に記載の半導体リレー。
  5. 　前記起立部位には、前記起立部位を貫通する貫通孔を有する環状部が形成されている、
    請求項４に記載の半導体リレー。
  6. 　前記起立部位は、前記ハウジングの外部に露出する部位を有する、
    請求項４に記載の半導体リレー。
  7. 　前記接続導体は、前記ハウジングの外部に露出する部位を有する、
    請求項１に記載の半導体リレー。
  8. 　前記接続導体は、前記受光駆動素子が載置される第２基体を含み、
    　前記第２基体は、前記第２主面を有するとともに、前記第１ＭＯＳＦＥＴが載置される基体と前記第２ＭＯＳＦＥＴが載置される基体との間に配置される、
    請求項１に記載の半導体リレー。
  9. 　前記第１入力端子と前記発光素子とを接続する導電経路及び前記第２入力端子と前記発光素子とを接続する導電経路の少なくとも一方に、所定の抵抗を有する抵抗素子または所定のインピーダンスを有するインダクタ素子が電気的に直列に接続されている、
    請求項１に記載の半導体リレー。
  10. 　前記発光素子と前記受光駆動素子の配列方向に沿った軸を第３軸とするとき、
    　前記第３軸に沿った前記第２基体の幅は、前記第３軸に沿った前記第１出力端子の幅または前記第３軸に沿った前記第２出力端子の幅よりも広い、
    請求項８に記載の半導体リレー。
  11. 　前記第１軸に沿って見て、前記第１基体は、前記第１入力端子及び前記第２出力端子よりも前記接続導体に近い側に位置している、
    請求項１に記載の半導体リレー。
  12. 　前記第１軸に沿って見て、前記第１入力端子及び前記第２入力端子のそれぞれの前記外部接続部位は、前記第１出力端子と前記第２出力端子との間に位置している、
    請求項４に記載の半導体リレー。
  13. 　請求項１に記載の半導体リレーと、
    　第１～第４配線がそれぞれ形成された回路基板と、を少なくとも備え、
    　前記第１配線と前記第２配線は、それぞれ、前記半導体リレーの前記第１入力端子と前記第２入力端子に接続され、
    　前記第３配線と前記第４配線は、それぞれ、前記半導体リレーの前記第１出力端子と前記第２出力端子に接続されている、
    半導体リレーモジュール。
  14. 　前記第１配線における前記第１入力端子との接続箇所の近傍に、所定の抵抗を有する抵抗素子または所定のインピーダンスを有するインダクタ素子が電気的に直列に接続されている、
    及び／または、
    　前記第２配線における前記第２入力端子との接続箇所の近傍に、所定の抵抗を有する抵抗素子または所定のインピーダンスを有するインダクタ素子が電気的に直列に接続されている、
    請求項１３に記載の半導体リレーモジュール。
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