WO2023181747A1 - 音源システム、方法及びプログラム - Google Patents

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WO2023181747A1
WO2023181747A1 PCT/JP2023/006012 JP2023006012W WO2023181747A1 WO 2023181747 A1 WO2023181747 A1 WO 2023181747A1 JP 2023006012 W JP2023006012 W JP 2023006012W WO 2023181747 A1 WO2023181747 A1 WO 2023181747A1
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WO
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sound source
cores
data
sound
signal
Prior art date
Application number
PCT/JP2023/006012
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English (en)
French (fr)
Inventor
吾朗 坂田
Original Assignee
カシオ計算機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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    • G—PHYSICS
    • G10—MUSICAL INSTRUMENTS; ACOUSTICS
    • G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
    • G10H1/00—Details of electrophonic musical instruments
    • G—PHYSICS
    • G10—MUSICAL INSTRUMENTS; ACOUSTICS
    • G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
    • G10H1/00—Details of electrophonic musical instruments
    • G10H1/18—Selecting circuits
    • G—PHYSICS
    • G10—MUSICAL INSTRUMENTS; ACOUSTICS
    • G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
    • G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs

Definitions

  • the disclosure herein relates to a sound source system, method, and program.
  • Patent Document 1 describes a specific configuration of this type of sound source system.
  • the sound source system described in Patent Document 1 mixes digital musical sound data output from a plurality of sound source cores using a mixer, applies effect processing to the mixed digital musical sound data, and adds the digital musical sound data subjected to the effect processing. Then, convert it to an analog signal and output it.
  • the sound source system described in Patent Document 1 is configured to perform effect processing, etc. on digital musical sound data output from a plurality of sound source cores connected in parallel in a circuit subsequent to the sound source core.
  • DSP Digital Signal Processor
  • the present invention has been made in view of the above circumstances, and its purpose is to provide a sound source system, method, and program that can share DSP resources between a plurality of sound source cores without increasing the circuit scale.
  • the goal is to provide the following.
  • a sound source system aligns the phases of a plurality of sound source cores that process musical tone data and a clock that defines the input/output timing of the musical tone data to and from the plurality of tone source cores.
  • the sound source includes a phase control section and a connection control section that controls connections between the plurality of sound source cores so that musical tone data whose clocks are aligned in phase are transferred between the plurality of sound source cores.
  • a sound source system, method, and program are provided that can share DSP resources between a plurality of sound source cores without increasing the circuit scale.
  • FIG. 1 is a block diagram showing the configuration of a sound source system according to an embodiment of the present invention.
  • FIG. 1 is a block diagram showing the configuration of a sound source core provided in a sound source system according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing the configuration of a reset pulse input/output circuit provided in a sound source core according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing a timing chart of I 2 S (Inter-IC Sound Interface) data.
  • 1 is a block diagram showing the configuration of a switch matrix circuit included in a sound source system according to an embodiment of the present invention.
  • FIG. FIG. 3 is a diagram illustrating an example of effect processing by a DSP provided in a sound source system according to an embodiment of the present invention.
  • FIG. 3 is a diagram showing the latency when digital musical tone data is transferred in I 2 S format in an embodiment of the present invention.
  • FIG. 3 is a diagram showing the latency when digital musical tone data is transferred via a shared memory in an embodiment of the present invention.
  • FIG. 7 is a diagram showing an example of effect processing by a DSP provided in a sound source system according to modification example 1 of the present invention.
  • FIG. 7 is a block diagram showing a configuration for performing synchronous control of operation counters according to a second modification of the present invention.
  • FIG. 7 is a block diagram showing a configuration for performing synchronous control of operation counters according to a second modification of the present invention.
  • FIG. 7 is a block diagram showing the configuration of a sound source system according to modification example 3 of the present invention.
  • FIG. 1 is a block diagram showing the configuration of a sound source system 1 according to an embodiment of the present invention.
  • the sound source system 1 is configured as, for example, an LSI (Large Scale Integration), and is built into an electronic musical instrument such as an electronic keyboard.
  • the sound source system 1 is not limited to an electronic musical instrument, and may be built into a smartphone, a PC (Personal Computer), a tablet terminal, a portable game machine, a feature phone, a PDA (Personal Digital Assistant), and the like.
  • the sound source system 1 includes a CPU (Central Processing Unit) 10, a RAM (Random Access Memory) 11, a ROM (Read Only Memory) 12, a GPIO (General Purpose Input/Output) 13, a MEMIF (Memory) interface) 14 and a core section 15.
  • a CPU Central Processing Unit
  • RAM Random Access Memory
  • ROM Read Only Memory
  • GPIO General Purpose Input/Output
  • MEMIF Memory interface
  • the CPU 10 reads out programs and data stored in the ROM 12 and controls the sound source system 1 in an integrated manner by using the RAM 11 as a work area. That is, the sound source system 1 operates as the CPU 10 executes the program.
  • the CPU 10 is, for example, a single processor or a multiprocessor, and includes at least one processor. In the case of a configuration including a plurality of processors, the CPU 10 may be packaged as a single device, or may be configured as a plurality of physically separated devices within the sound source system 1.
  • the RAM 11 is, for example, an SRAM (Static Random Access Memory), and operates faster than a DRAM (Dynamic Random Access Memory) 2, which will be described later. Therefore, the RAM 11 temporarily holds data and programs for processing that requires high-speed operation.
  • the RAM 11 holds programs and data read from the ROM 12, as well as other data necessary for communication.
  • the RAM 11 operates as a shared memory shared among a plurality of sound source cores.
  • the ROM 12 is a nonvolatile semiconductor memory such as a flash memory, an EPROM (Erasable Programmable ROM), or an EEPROM (Electrically Erasable Programmable ROM).
  • the ROM 12 stores programs and data used by the CPU 10 to perform various processes.
  • the ROM 12 stores waveform data for each key number, for example, for each tone (guitar, bass, piano, etc.).
  • the GPIO 13 is a general-purpose port installed in the sound source system 1, which is an LSI.
  • a MIDI (Musical Instrument Digital Interface) device (not shown) is connected to the GPIO 13.
  • MIDI data compliant with the MIDI standard is input from the MIDI device via the GPIO 13.
  • the MEMIF 14 is an interface connected to, for example, an external DRAM 2. Compared to SRAM, DRAM2 is slower in reading and writing data, but generally has a larger capacity. Therefore, the DRAM 2 stores data that does not require high-speed processing or large-capacity data, such as SMF data. In this case, SMF data is input from the DRAM 2 via the MEMIF 14.
  • the music data input via the GPIO 13 or MEMIF 14 is not limited to SMF data, but may be music data compliant with other standards.
  • the core section 15 includes two sound source cores 15CM and 15CS, and a switch matrix circuit 15SW.
  • the circuits of the sound source core 15CM and the sound source core 15CS have the same structure.
  • each sound source core 15C each will be referred to as a "sound source core 15C.”
  • the core section 15 outputs the digital musical tone data generated by each sound source core 15C to the sound system 3 in I2S format via the switch matrix circuit 15SW.
  • the number of sound source cores 15C provided in the core section 15 is not limited to two, and there may be three or more.
  • the sound system 3 includes a D/A converter, an amplifier, a speaker, etc.
  • the sound system 3 converts digital musical tone data input in I2S format into an analog signal, amplifies the converted analog signal with an amplifier, and outputs it from a speaker. As a result, for example, a musical tone according to the MIDI data is reproduced.
  • the sound system 3 may include input means such as an A/D converter and a microphone.
  • input means such as an A/D converter and a microphone.
  • the singing voice input from the microphone may be converted into digital data by an A/D converter, and then input to the core section 15 and processed such as adding an effect to the singing voice.
  • FIG. 2 is a block diagram showing the configuration of the tone generator core 15C that processes digital musical tone data.
  • the sound source core 15C is composed of two sound source cores 15C with the same structure, and there is no need to prepare multiple types of sound source cores 15C with different structures, so the cost of the sound source system 1 can be reduced, and the sound source Management of the core 15C becomes easier.
  • the sound source core 15C includes an n-channel (eg, 128-channel) sound source section 100, a mixer 102, a DSP 104, a BIF 106, an I 2 S interface 108, a reset pulse input/output circuit 110, and an operation counter 112.
  • the sound source section 100 includes a BIF (Bus Interface) 100a, an SG (Sound Generator) 100b, a DCF (Digital Controlled Filter) 100c, an EQ (Equalizer) 100d, and a DCA (Digital Controlled Amplifier) 100e.
  • BIF Bus Interface
  • SG Sound Generator
  • DCF Digital Controlled Filter
  • EQ Equalizer
  • DCA Digital Controlled Amplifier
  • the BIF 100a is an interface connected to each part of the sound source system 1 via the bus 16.
  • the CPU 10 instructs the sound source core 15C to read corresponding waveform data from among a plurality of waveform data stored in the ROM 12 according to the MIDI data input to the GPIO 13.
  • This instruction signal is input to the SG 100b via the BIF 100a.
  • the SG 100b reads waveform data from the ROM 12 in accordance with an instruction signal from the CPU 10, and generates digital musical tone data based on the read waveform data. Since the sound source core 15C includes a 128-channel sound source section 100, it can simultaneously generate and process up to 128 musical tones.
  • the digital musical tone data generated by the SG 100b is output to the mixer 102 through digital filter processing by the DCF 100c, equalizer processing by the EQ 100d, and amplification processing by the DCA 100e.
  • the mixer 102 mixes digital musical tone data of a maximum of 128 musical tones inputted from the sound source section 100 and outputs it to the DSP 104.
  • the DSP 104 performs effect processing on the digital musical tone data input from the mixer 102 and outputs it to the I 2 S interface 108 . Further, the DSP 104 is connected to each part of the sound source system 1 via the BIF 106.
  • the I 2 S interface 108 is an interface for transferring digital musical tone data in I 2 S format between the DSPs 104 of each sound source core 15C or between the DSP 104 and the switch matrix circuit 15SW.
  • I 2 S data digital musical tone data transferred in I 2 S format
  • I 2 S data includes a BCK signal, an LRCK signal, and a DATA signal.
  • the BCK signal is a clock for latching the DATA signal, which is serial data, at the rising edge, and is sometimes called a bit clock.
  • the LRCK signal distinguishes between the L channel and the R channel of digital musical tone data, and also indicates the position of the most significant bit of the DATA signal, and is sometimes called a word clock.
  • the DATA signal is a bit string signal of musical tone data, and includes a most significant bit (MSB) and a least significant bit (LSB).
  • the I 2 S interface 108 has three input ports and three output ports.
  • the I 2 S interface 108 inputs and outputs I 2 S data via each port. Note that the number of input ports and output ports provided in the I 2 S interface 108 is not limited to three. The number of input ports and output ports may be two or less, or four or more.
  • FIG. 3 is a block diagram mainly showing the configuration of the reset pulse input/output circuit (control signal output section) 110.
  • the CPU 10 inputs an instruction signal to issue a reset pulse at a predetermined timing (for example, when the sound source system 1 is started, or when the stopped sound source core 15CS resumes operation as described later). It is output to the output circuit 110.
  • the reset pulse input/output circuit 110 generates a reset pulse (reset signal), which is an example of a trigger signal, in accordance with an instruction signal from the CPU 10, and outputs the generated reset pulse to an operation counter (value generator) 112.
  • the reset pulse input/output circuit 110 includes a setting register (setting section) 110a, an edge detection section 110b, and an OR circuit (logical sum circuit or control signal output circuit) 110c.
  • setting register setting section
  • edge detection section 110b edge detection section
  • OR circuit logical sum circuit or control signal output circuit
  • the setting register 110a modulates the setting value from “0" to "1".
  • the edge detection unit 110b detects the rising edge of the signal when the setting value in the setting register 110a is modulated from "0" to "1”, generates a reset pulse according to the edge, and outputs the generated reset pulse. It is output to the OR circuit 110c.
  • the OR circuit 110c has one input terminal T1 connected to the edge detection section 110b, and the other input terminal T2 connected to another sound source core 15C. However, in operation example 1, the input to the input terminal T2 is fixed to "0". Therefore, the OR circuit 110c outputs an output signal corresponding to the reset pulse from the edge detection section 110b to the operation counter 112 only when the reset pulse from the edge detection section 110b is input to the input terminal T1.
  • the operation counter 112 is, for example, a timing generator, and constantly generates a value mc that serves as an operation reference for the tone generator core 15C while the tone generator system 1 is in operation.
  • the value mc is used, for example, to generate the BCK signal and LRCK signal, which are clocks.
  • a logic circuit installed in the I 2 S interface 108 generates the BCK signal and the LRCK signal based on the value mc generated by the operation counter 112.
  • the values mc of the operation counters 112 of each sound source core 15C are synchronized (substantially the same). Therefore, the phases of the BCK signal and LRCK signal generated based on the value mc are aligned between the two sound source cores 15C.
  • the high section of the clock waveform of one sound source core 15C and the high section of the clock waveform of the other sound source core 15C roughly match, and the low section of the clock waveform of one sound source core 15C and the clock waveform of the other sound source core 15C. This means that it is sufficient that the low section of the waveform roughly matches the low section of the waveform.
  • the CPU 10 instructs all sound source cores 15C to issue a reset pulse.
  • the CPU 10 instructs only the tone generator core 15CM set as the master to issue a reset pulse.
  • the reset pulse input/output circuit 110 of the sound source core 15CM outputs a reset pulse not only to the operation counter 112 but also to other sound source cores 15CS set as slaves.
  • the OR circuit 110c of the sound source core 15CM the input to the input terminal T2 is fixed to "0", as in the first operation example. Therefore, similarly to the first operation example, the OR circuit 110c of the tone generator core 15CM outputs the reset pulse from the edge detection section 110b to the operation counter 112 only when the reset pulse is input to the input terminal T1.
  • the input to the input terminal T2 of the OR circuit 110c of the sound source core 15CS is not fixed. Further, in the sound source core 15CS, since no reset pulse is generated, there is no input to the input terminal T1. Therefore, the OR circuit 110c of the tone source core 15CS outputs the reset pulse from the tone source core 15CM to the operation counter 112 only when the reset pulse is input to the input terminal T2.
  • the sound source core 15C having the same structure can be used, so there is no need to separately prepare and incorporate multiple types of sound source cores 15C.
  • the CPU 10 operates as a phase control unit that supplies a reset pulse, which is an example of a trigger signal, to each of the plurality of sound source cores 15C by executing the program stored in the ROM 12.
  • a reset pulse is supplied to each of the plurality of sound source cores 15C
  • the value mc of the operation counter 112 is synchronized between the plurality of sound source cores 15C, and each of the plurality of sound source cores 15C is set to the value mc of the operation counter 112 in the synchronized state.
  • a BCK signal and an LRCK signal which are examples of clocks, are generated based on the value mc.
  • the CPU 10 which operates as a phase control section, aligns the phases of the clocks (BCK signal and LRCK signal) that define the input/output timing of digital musical tone data to and from the tone source core 15C among the plurality of tone source cores 15C.
  • FIG. 4 is a diagram showing a timing chart of I2S data.
  • a transfer example in which two channels of data are transferred with one sampling and a faster transfer example in which four channels of data are transferred in one sampling are shown together.
  • L channel data and R channel data are sequentially transferred during one sampling.
  • L channel data, R channel data, L channel data, and R channel data are sequentially transferred during one sampling.
  • the BCK signal and LRCK signal are generated based on the value mc shown in the top row in FIG.
  • the transfer format of the digital musical tone data is not limited to the I 2 S format, but may be another format such as Left Justified or Right Justified.
  • FIG. 5 is a block diagram showing the configuration of a switch matrix circuit 15SW connectable to each of the plurality of sound source cores 15C.
  • switch matrix circuit 15SW includes six selector switches 150-155.
  • the selector switches 150 to 155 are 9to1 selector switches and 1-bit selector switches.
  • the switch matrix circuit 15SW has nine input systems. Specifically, inputs from three output ports provided in the I 2 S interface 108 of the two sound source cores 15C (a total of six input systems: IN1 to IN6) and a total of three systems from the outside (for example, the sound system 3). There are inputs (IN7 to IN9). Further, the switch matrix circuit 15SW has six systems for distributing output. Specifically, there are outputs to three input ports (total of six systems of distributed outputs: OUT1 to OUT6) provided in the I 2 S interface 108 of the two sound source cores 15C. In addition, in the switch matrix circuit 15SW, the input from the sound source core 15C is through-outputted to the outside. Therefore, the switch matrix circuit 15SW has a configuration including six 9to1 selector switches.
  • the LR signals (digital musical tone data) of the tone source core 15CS in the tone source core 15CM For example, in order to process the LR signals (digital musical tone data) of the tone source core 15CS in the tone source core 15CM, consider a case where two systems of LR signals of the tone source core 15CS are input to the tone source core 15CM. In this case, for example, by selecting bit 4, that is, IN4, in selector switch 150, IN4 and OUT1 are connected. Similarly, by selecting bit 5, ie, IN5, in selector switch 151, IN5 and OUT2 are connected. As a result, the L signal and R signal input from the sound source core 15CS to IN4 and IN5 are output from OUT1 and OUT2, respectively, and input to the sound source core 15CM.
  • switch matrix circuit 15SW By configuring the switch matrix circuit 15SW in this way, various operation patterns of the switch matrix circuit 15SW can be set. For example, it is possible to set an operation pattern for transferring I 2 S data from the sound source core 15CS to the sound source core 15CM, and it is also possible to set an operation pattern for transferring I 2 S data from the sound source core 15CM to the sound source core 15CS. can.
  • the same switch matrix circuit 15SW can be used whether the switch matrix circuit is installed in a product that adopts the former operation pattern or the switch matrix circuit is installed in a product that adopts the latter operation pattern. Since the same switch matrix circuit 15SW can be used between different products, cost reduction can be achieved, for example.
  • each of the selector switches 150 to 155 must be configured as a 3-bit selector switch.
  • the phases of the BCK signal and the LRCK signal can be aligned between the two sound source cores 15C. Therefore, it is not necessary to provide a switch matrix for the BCK signal and LRCK signal among the I 2 S data. Since each of the selector switches 150 to 155 may be configured as a 1-bit selector switch for the DATA signal, the circuit scale of the switch matrix circuit 15SW can be kept small. In other words, since the signals whose connections are controlled by the switch matrix circuit 15SW do not include clock signals (BCK signal and LRCK signal), the circuit scale of the switch matrix circuit 15SW can be kept small.
  • FIG. 6 is a diagram showing an example of effect processing by the DSP 104.
  • the mixer 102 and DSP 104 provided in the sound source core 15CM are respectively referred to as “mixer 102M” and “DSP104M”
  • the mixer 102 and DSP 104 provided in the sound source core 15CS are respectively referred to as “mixer 102M” and “DSP104M”.
  • DSP104 will be referred to as “mixer 102S” and “DSP104S", respectively.
  • the DSP 104M includes system effect processing units 202 and 204 and master effect processing units 206 and 208, which will be described later, whereas the DSP 104S includes system effect processing units 202 and 204 and master effect processing units 206 and 208. However, since these processing units are set by software, the DSP 104M and DSP 104S have the same hardware circuit structure.
  • the DSP 104M includes system effect processing units 202, 204, master effect processing units 206, 208, insertion effect processing units 210, 212, and adders 220, 222, and 224.
  • the DSP 104S includes insertion effect processing units 302, 304, 306 and adders 320, 322, and 324.
  • the system effect processing units 202 and 204 apply a system effect shared by each sound source core 15C (for example, an effect such as reverb that is commonly connected to a send/return terminal and applied as a background sound to the entire musical tone). Therefore, the system effect processing units 202 and 204 are connected not only to the mixer 102M of the DSP 104M but also to the DSP 104S.
  • the amplifiers for the output signals to the right side in FIG. 6 function as return volumes for the return signals from the system effect processing units 202 and 204, respectively.
  • the chorus which is the system effect processing section 204 in this embodiment, can also function as an insertion effect.
  • the send volume of the processing section to the system effect processing section 202 is set to "0"
  • each insertion effect processing section 210, 212, 302, 304 , 306 to the system effect processing unit 204 may be set to "0".
  • An adder 220 arranged before the system effect processing section 202 receives digital musical sound data (waveform data for reverb processing) output from the mixer 102M, the system effect processing section 204, and the insertion effect processing sections 210 and 212. Furthermore, the digital musical tone data output from the DSP 104S (more specifically, the waveform data for reverb processing output from the insertion effect processing units 302, 304, and 306 and added by the adder 320) is added. to add. The system effect processing section 202 generates a reverb musical tone using the waveform data input from the adder 220, and outputs waveform data of the generated reverb musical tone.
  • An adder 222 arranged before the system effect processing section 204 adds digital musical tone data (waveform data for chorus processing) output from the mixer 102M and the insertion effect processing sections 210 and 212, and further adds the digital musical sound data (waveform data for chorus processing) to the DSP 104S. (more specifically, waveform data for chorus processing output from the insertion effect processing units 302, 304, and 306 and added by the adder 322).
  • the system effect processing section 204 generates a chorus musical tone using the waveform data inputted from the adder 222, and outputs the waveform data of the generated chorus musical tone.
  • the master effect processing units 206 and 208 apply a master effect that is shared by each sound source core 15C at a stage subsequent to each system effect processing unit and each insertion effect processing unit. Therefore, the master effect processing units 206 and 208 are connected to each system effect processing unit, each insertion effect processing unit, and the mixer 102M.
  • An adder 224 placed before the master effect processing section 206 adds the waveform data output from the mixer 102M, system effect processing sections 202, 204, and insertion effect processing sections 210, 212, and further adds the waveform data output from the DSP 104S. (more specifically, the waveform data output from the mixer 102S and the insertion effect processing units 302, 304, and 306 and added by the adder 324).
  • the master effect processing section 206 performs compressor processing on the digital musical tone data obtained by addition by the adder 224.
  • the master effect processing section 208 performs equalizer processing on the digital musical tone data after the compressor processing by the master effect processing section 206.
  • the digital musical tone data after the equalizer processing is output to the sound system 3 via the I 2 S interface 108 .
  • the master effect processing units 206 and 208 play the role of adjusting the volume difference and adjusting the frequency characteristics at the final output stage of the musical tone, thereby adjusting the overall musical tone. Therefore, for direct sounds that do not pass through the system effects, the adder 224 adds the signals whose phases are as aligned as possible between the plurality of sound source cores 15C while minimizing the latency and inputs the signals to the master effect processing section 206. It is desirable that
  • the insertion effect processing units 210 and 212 apply insertion effects only to the digital musical sound data input from the mixer 102M. That is, the insertion effect processing units 210 and 212 apply effects that are not shared by each sound source core 15C. For example, the insertion effect processing section 210 and the insertion effect processing section 212 apply different insertion effects (for example, a flanger, a phaser, etc.).
  • the insertion effect processing units 302, 304, and 306 apply insertion effects only to the digital musical tone data input from the mixer 102S. That is, the insertion effect processing units 302, 304, and 306 also apply mutually different effects that are not shared by each sound source core 15C.
  • the output signals of the insertion effect processing units 210, 212, 302, 304, and 306 are directed toward the left side in FIG. 6 (mixer 102M or 102S side) and pass through the system effect, and the output signals are directed toward the right side in FIG. 6 and do not pass through the system effect.
  • the digital musical tone data generated by the tone generator core 15CS is transferred to the tone generator core 15CM via the switch matrix circuit 15SW or the shared memory.
  • FIG. 7A shows the latency when digital musical tone data is transferred via the switch matrix circuit 15SW.
  • FIG. 7B shows the latency when digital musical tone data is transferred via the shared memory.
  • the RAM 11 (SRAM) with low single access latency is used as the shared memory.
  • I 2 S data is written to the register of the DSP 104S, the written I 2 S data is transferred, and the transferred I 2 S data is transferred to the DSP 104M. is written to the register. Therefore, the digital musical tone data generated by the tone source core 15CS is delayed by about two samplings with respect to the digital musical tone data generated by the tone source core 15CM.
  • the digital musical tone data generated by the tone source core 15CS is delayed by about 3 samplings with respect to the digital musical tone data generated by the tone source core 15CM.
  • the digital musical tone data generated by the tone source core 15CS may be delayed more than the digital musical tone data generated by the tone source core 15CM.
  • the latency can be suppressed to be lower than when transferred via the shared memory.
  • the sound source core 15CS is connected to the master effect processing section 206 via a path with low latency, that is, via the switch matrix circuit 15SW, to the insertion effect processing sections 302, 304, and 306 of the mixer 102S and the DSP 104S.
  • the digital musical tone data output from the adder 324 that is, the waveform data after addition by the adder 324, is transferred.
  • the number of routes that can be transferred is almost unlimited. Furthermore, by increasing the size of the ring buffer, the amount of data transferred per route can be increased. However, in this case, the latency until the written data is read becomes large. Furthermore, as described above, the reverb processing and chorus processing performed by the system effect processing sections 202 and 204 may have a somewhat higher latency than the insertion effect processing.
  • digital musical sound data output from the insertion effect processing sections 302, 304, and 306 of the DSP 104S is transmitted from the sound source core 15CS to the system effect processing section 202 via the shared memory under the control of the CPU 10. That is, the waveform data after addition by the adder 320 is transferred. Also, from the sound source core 15CS to the system effect processing section 204, under the control of the CPU 10, digital musical tone data outputted from the insertion effect processing sections 302, 304, and 306 of the DSP 104S via the shared memory, that is, the adder 322 The waveform data after addition is transferred.
  • FIG. 6 is just an example.
  • a configuration in which reverb, chorus, compressor, and equalizer are not shared, and a configuration in which insertion effects, which are not shared in this embodiment, are shared are also within the scope of the present invention.
  • a configuration that performs other effect processing not illustrated in FIG. 6 is also within the scope of the present invention.
  • the CPU 10 executes the program stored in the ROM 12 so that digital musical tone data whose clocks (BCK signal and LRCK signal) are aligned in phase is transferred between the plurality of sound source cores 15C. It operates as a connection control unit that controls connections between the plurality of sound source cores 15C. More specifically, the CPU 10, which operates as a connection control section, controls the connections between the plurality of sound source cores 15C via the switch matrix circuit 15SW.
  • one sound source core 15CM of the plurality of sound source cores 15C performs first effect processing, first effect processing, and the like on each of the first musical sound data and the second musical sound data from each of the plurality of sound source cores 15C. Apply the effect processing in step 2.
  • the first musical sound data is digital musical sound data that is subjected to first effect processing (e.g., insertion effect processing) whose tolerance for latency during transfer is smaller than that of the second effect processing (e.g., reverb processing, chorus processing). and is transferred in I 2 S format between the plurality of sound source cores 15C.
  • the second musical sound data is digital musical sound data that is subjected to a second effect processing whose tolerance value for latency during transfer is larger than that of the first effect processing, and is transmitted between the plurality of sound source cores 15C via a shared memory. be transferred.
  • the first effect process can be said to be a process that requires a smaller latency when transferring musical sound data than the second effect process.
  • the selector switches 150 to 155 Each of the switch matrix circuits 15SW can be configured with a 1-bit selector switch, and the circuit scale of the switch matrix circuit 15SW can be kept small.
  • the present invention is not limited to the embodiments described above, and various modifications can be made at the implementation stage without departing from the spirit thereof.
  • the functions performed in the embodiments described above may be combined as appropriate as possible.
  • the embodiments described above include various steps, and various inventions can be extracted by appropriately combining the plurality of disclosed constituent features. For example, if an effect can be obtained even if some constituent features are deleted from all the constituent features shown in the embodiment, the configuration from which these constituent features are deleted can be extracted as an invention.
  • FIG. 8 is a diagram showing an example of effect processing by the DSP 104 in Modification 1 of the present invention.
  • a delay circuit 230 is arranged after the system effect processing sections 202 and 204 and the insertion effect processing sections 210 and 212.
  • the delay circuit 230 delays the input waveform data by, for example, two samples.
  • the waveform data delayed by the delay circuit 230 and the waveform data from the mixer 102M are added by the adder 226, and this added data is further transferred by the adder 224 from the sound source core 15CS via the switch matrix circuit 15SW. It is added to the waveform data and input to the master effect processing section 206.
  • digital musical tone data generated by the tone source core 15CS (waveform data that has passed through the switch matrix circuit 15SW) and digital musical tone data generated by the tone source core 15CM (waveform data that has not gone through the switch matrix circuit 15SW).
  • digital musical tone data generated by the tone source core 15CS (waveform data that has passed through the switch matrix circuit 15SW) and digital musical tone data generated by the tone source core 15CM (waveform data that has not gone through the switch matrix circuit 15SW).
  • the tone source core 15CM includes the delay circuit 230 (an example of a phase difference suppressor) that suppresses the phase difference between musical tone data from each of the plurality of tone source cores 15C.
  • the method of synchronously controlling the operation counters 112 between the plurality of sound source cores 15C is not limited to the method using a reset pulse.
  • FIGS. 9A and 9B are diagrams corresponding to the sound source core 15CM and the sound source core 15CS, respectively, and are block diagrams showing the configurations of the switch 110' and the operation counter 112 according to Modification 2 of the present invention.
  • the sound source system 1 according to Modification 2 includes the configuration shown in FIGS. 9A and 9B instead of the configuration shown in FIG. 3.
  • the CPU 10 outputs a master enable signal with a value of 1 to the sound source core 15CM set as a master, and outputs a master enable signal with a value of 0 to the sound source core 15CS set as a slave.
  • the master enable signal is a control signal for switch 110'.
  • the switch 110' connects to the contact T11 in accordance with the master enable signal.
  • the operation counter 112 of the tone source core 15CM and the inside of the tone source core 15CM are connected, and the connection between the operation counter 112 of the tone source core 15CS and the inside of the tone source core 15CM is cut off.
  • the switch 110' connects to the contact T12 in accordance with the master enable signal.
  • the connection between the operation counter 112 of the tone source core 15CS and the inside of the tone source core 15CS (to which the value mc is supplied) is cut off, and the operation counter 112 of the tone source core 15CM and the inside of the tone source core 15CS are connected.
  • the value mc generated by the operation counter 112 of the sound source core 15CM is supplied to the inside of the sound source core 15CM and also to the inside of the sound source core 15CS. Since a common value mc is supplied to the two sound source cores 15C, the phases of the BCK signal and LRCK signal generated based on the value mc are aligned between the two sound source cores 15C.
  • the supply of the basic operating clock to at least one of the tone generator cores 15C may be stopped depending on the tone generation state (in other words, depending on the processing condition of musical tone data). good.
  • FIG. 10 is a block diagram showing the configuration of a sound source system 1 according to Modification 3 of the present invention.
  • FIG. 10 shows a clock generator 17 that supplies basic operating clocks to each part of the sound source system 1.
  • the clock generator 17 is an example of a basic operation clock supply unit that supplies a basic operation clock for operating the plurality of sound source cores 15C.
  • a clock gating switch 18M is arranged between the clock generator 17 and the tone generator core 15CM. Further, a clock gating switch 18S is arranged between the clock generator 17 and the sound source core 15CS.
  • the CPU 10 writes a value to the setting register 19 according to the tone generation state. For example, when a value of 1 is written to the sound source core 15CM, an enable signal with a value of 1 is output from the setting register 19 to the clock gating switch 18M. Thereby, the clock gating switch 18M connects the clock generator 17 and the tone source core 15CM, and the basic operating clock is supplied from the clock generator 17 to the tone source core 15CM. When the value 0 is written to the sound source core 15CM, an enable signal with the value 0 is output from the setting register 19 to the clock gating switch 18M. As a result, the clock gating switch 18M cuts off the connection between the clock generator 17 and the tone source core 15CM, and the supply of the basic operating clock from the clock generator 17 to the tone source core 15CM is stopped. Therefore, the sound source core 15CM stops.
  • the clock gating switch 18S connects and disconnects the clock generator 17 and the sound source core 15CS for the sound source core 15CS. While the clock generator 17 and the sound source core 15CS are connected, a basic operating clock is supplied from the clock generator 17 to the sound source core 15CS. While the connection between the clock generator 17 and the sound source core 15CS is cut off, the supply of the basic operating clock from the clock generator 17 to the sound source core 15CS is stopped, so the sound source core 15CS is stopped.
  • the CPU 10 allows the clock generator 17 (an example of a basic operation clock supply unit) to control each of the plurality of sound source cores 15C according to the processing status of digital musical tone data. It operates as a supply control unit that controls the supply and stop of supply of a basic operating clock to.
  • the sound source core 15CM supplies the value mc to the sound source core 15CS. If only the sound source core 15CM is stopped, the value mc is not supplied to the sound source core 15CS, causing a problem in the operation of the sound source core 15CS. Therefore, when there is only one sound source core 15C that can be stopped, only the sound source core 15CS is stopped. The sound source core 15CM is also stopped only when the number of stoppable sound source cores 15C becomes two.
  • a reset pulse is supplied to each sound source core 15C when the sound source core 15CS resumes operation. Therefore, in this case as well, the phases of the BCK signal and the LRCK signal are aligned between the two sound source cores 15C even after the operation is resumed.
  • Sound source system 2 DRAM 3: Sound system 10: CPU 11: RAM 12:ROM 13:GPIO 14:MEMIF 15: Core section 15C: Sound source core 15SW: Switch matrix circuit 16: Bus 100: Sound source section 102: Mixer 104: DSP 106: BIF 108: I2S interface 110: Reset pulse input/output circuit 112: Operation counter 150 to 155: Selector switch

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Abstract

音源システムを、楽音データを処理する複数の音源コアと、音源コアに対する楽音データの入出力タイミングを規定するクロックの位相を、複数の音源コア間で揃える位相制御部と、クロックの位相が揃えられた楽音データが複数の音源コア間で転送されるように、複数の音源コア間の接続を制御する、接続制御部と、を備える構成とすること。

Description

音源システム、方法及びプログラム
　本明細書の開示は、音源システム、方法及びプログラムに関する。
　音源コアを複数備える音源システムが知られている。例えば特許文献１に、この種の音源システムの具体的構成が記載されている。
　特許文献１に記載の音源システムは、複数の音源コアより出力されるデジタル楽音データをミキサで混合し、混合されたデジタル楽音データにエフェクト処理をかけ、エフェクト処理がかけられたデジタル楽音データを加算して、アナログ信号に変換して出力する。
特開平７－１２９１６１号公報
　このように、特許文献１に記載の音源システムは、並列に接続された複数の音源コアより出力されるデジタル楽音データに対してエフェクト処理等を、音源コアの後段の回路で行う構成となっている。しかしこのような構成では、例えば一方の音源コアの信号を他方の音源コアに入力し、他方の音源コアのＤＳＰ（Digital Signal Processor）資源を使って更に音を加工するような構成を取ることはできない。また複数の音源コアのＤＳＰ資源を音源コア間で共有できるようにした場合、音源システムの回路規模が大きくなる虞がある。
　本発明は上記の事情に鑑みてなされたものであり、その目的とするところは、回路規模を大きくすることなく、複数の音源コア間のＤＳＰ資源を共有することができる音源システム、方法及びプログラムを提供することである。
　本発明の一実施形態に係る音源システムは、楽音データを処理する複数の音源コアと、前記音源コアに対する前記楽音データの入出力タイミングを規定するクロックの位相を、前記複数の音源コア間で揃える位相制御部と、前記クロックの位相が揃えられた楽音データが前記複数の音源コア間で転送されるように、前記複数の音源コア間の接続を制御する、接続制御部と、を備える。
　本発明の一実施形態によれば、回路規模を大きくすることなく、複数の音源コア間のＤＳＰ資源を共有することができる音源システム、方法及びプログラムが提供される。
本発明の一実施形態に係る音源システムの構成を示すブロック図である。 本発明の一実施形態に係る音源システムに備えられる音源コアの構成を示すブロック図である。 本発明の一実施形態に係る音源コアに備えられるリセットパルス入出力回路の構成を示すブロック図である。 Ｉ２Ｓ（Inter-IC Sound Interface）データのタイミングチャートを示す図である。 本発明の一実施形態に係る音源システムに備えられるスイッチマトリクス回路の構成を示すブロック図である。 本発明の一実施形態に係る音源システムに備えられるＤＳＰによるエフェクト処理例を示す図である。 本発明の一実施形態においてデジタル楽音データをＩ２Ｓフォーマットで転送する場合のレイテンシを示す図である。 本発明の一実施形態においてデジタル楽音データを共有メモリ経由で転送する場合のレイテンシを示す図である。 本発明の変形例１に係る音源システムに備えられるＤＳＰによるエフェクト処理例を示す図である。 本発明の変形例２に係る動作カウンタの同期制御を行う構成を示すブロック図である。 本発明の変形例２に係る動作カウンタの同期制御を行う構成を示すブロック図である。 本発明の変形例３に係る音源システムの構成を示すブロック図である。
　図面を参照して、本発明の一実施形態に係る音源システム、方法及びプログラムについて詳細に説明する。
　図１は、本発明の一実施形態に係る音源システム１の構成を示すブロック図である。音源システム１は、例えばＬＳＩ（Large Scale Integration）として構成され、電子キーボード等の電子楽器に内蔵される。音源システム１は、電子楽器に限らず、スマートフォン、ＰＣ（Personal Computer）、タブレット端末、携帯ゲーム機、フィーチャフォン、ＰＤＡ（Personal Digital Assistant）等に内蔵されてもよい。
　図１に示されるように、音源システム１は、ＣＰＵ（Central Processing Unit）１０、ＲＡＭ（Random Access Memory）１１、ＲＯＭ（Read  Only Memory）１２、ＧＰＩＯ（General Purpose Input/Output）１３、ＭＥＭＩＦ（Memory Interface）１４、コア部１５を備える。音源システム１の各部は、バス１６を介して接続される。音源システム１の各部は、図示省略されたクロックジェネレータより供給される基本動作クロックで動作する。
　ＣＰＵ１０は、ＲＯＭ１２に格納されたプログラム及びデータを読み出し、ＲＡＭ１１をワークエリアとして用いることにより、音源システム１を統括的に制御する。すなわち、ＣＰＵ１０がプログラムを実行することにより、音源システム１が動作する。
　ＣＰＵ１０は、例えばシングルプロセッサ又はマルチプロセッサであり、少なくとも１つのプロセッサを含む。複数のプロセッサを含む構成とした場合、ＣＰＵ１０は、単一の装置としてパッケージ化されたものであってもよく、音源システム１内で物理的に分離した複数の装置で構成されてもよい。
　ＲＡＭ１１は、例えばＳＲＡＭ（Static Random Access Memory）であり、後述するＤＲＡＭ（Dynamic Random Access Memory）２と比較し、高速に動作する。そのため、ＲＡＭ１１は、高速動作が必要な処理におけるデータやプログラムを一時的に保持する。ＲＡＭ１１には、ＲＯＭ１２から読み出されたプログラムやデータ、その他、通信に必要なデータが保持される。
　また、後述するように、ＲＡＭ１１は、複数の音源コア間で共有する共有メモリとして動作する。
　ＲＯＭ１２は、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ROM）、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）等の不揮発性の半導体メモリである。ＲＯＭ１２には、ＣＰＵ１０が各種処理を行うために使用するプログラム及びデータが格納される。
　附言するに、ＲＯＭ１２には、例えば各音色（ギター、ベース、ピアノ等）についてキーナンバ毎の波形データが格納される。
　ＧＰＩＯ１３は、ＬＳＩである音源システム１に搭載された汎用ポートである。ＧＰＩＯ１３には、例えば、不図示のＭＩＤＩ（Musical Instrument DigitalInterface）機器が接続される。この場合、ＭＩＤＩ機器からＧＰＩＯ１３を介してＭＩＤＩ規格に準拠したＭＩＤＩデータ（ＳＭＦ（Standard MIDI File）データの一例）が入力される。
　ＭＥＭＩＦ１４は、例えば外部のＤＲＡＭ２と接続されるインタフェースである。ＤＲＡＭ２はＳＲＡＭに比較し、データの読み書きは低速であるが大容量のものが一般的である。そのため、ＤＲＡＭ２には、高速な処理が要求されないデータや容量の大きいデータ、例えばＳＭＦデータが格納される。この場合、ＤＲＡＭ２からＭＥＭＩＦ１４を介してＳＭＦデータが入力される。
　ＧＰＩＯ１３又はＭＥＭＩＦ１４を介して入力される音楽データは、ＳＭＦデータに限らず、他の規格に準拠した音楽データであってもよい。
　コア部１５は、２つの音源コア１５ＣＭ、１５ＣＳ及びスイッチマトリクス回路１５ＳＷを備える。本実施形態では、音源コア１５ＣＭと音源コア１５ＣＳとの回路が同一構造となっている。なお、音源コア１５ＣＭと音源コア１５ＣＳを総括して説明する場合、それぞれを「音源コア１５Ｃ」と記す。
　コア部１５は、各音源コア１５Ｃで生成されたデジタル楽音データを、スイッチマトリクス回路１５ＳＷを介してＩ２Ｓフォーマットでサウンドシステム３に出力する。なお、コア部１５に備えられる音源コア１５Ｃは２つに限らず、３つ以上あってもよい。
　サウンドシステム３は、Ｄ／Ａコンバータ、アンプ、スピーカ等を含む。サウンドシステム３は、Ｉ２Ｓフォーマットで入力されるデジタル楽音データをアナログ信号に変換し、変換されたアナログ信号をアンプで増幅してスピーカから出力する。これにより、例えばＭＩＤＩデータに応じた楽音が再生される。
　また、サウンドシステム３は、Ａ／Ｄコンバータ、マイク等の入力手段を備えてよい。例えば、マイクから入力された歌唱音声をＡ／Ｄコンバータによりデジタルデータに変換した後、コア部１５に入力し、歌唱音声にエフェクトを付加する等の加工をしてもよい。
　図２は、デジタル楽音データを処理する音源コア１５Ｃの構成を示すブロック図である。本実施形態では、２つの同一の構造の音源コア１５Ｃで構成されており、構造の異なる音源コア１５Ｃを複数種類用意する必要がないため、音源システム１をコストダウンさせることができ、また、音源コア１５Ｃの管理が容易となる。
　音源コア１５Ｃは、ｎチャンネル（例えば１２８チャンネル）の音源部１００、ミキサ１０２、ＤＳＰ１０４、ＢＩＦ１０６、Ｉ２Ｓインタフェース１０８、リセットパルス入出力回路１１０及び動作カウンタ１１２を備える。
　音源部１００は、ＢＩＦ（Bus Interface）１００ａ、ＳＧ（Sound Generator）１００ｂ、ＤＣＦ（Digital Controlled Filter）１００ｃ、ＥＱ（Equalizer）１００ｄ、ＤＣＡ（Digital Controlled Amplifier）１００ｅを備える。
　ＢＩＦ１００ａは、バス１６を介して音源システム１の各部と接続されるインタフェースである。例えば、ＣＰＵ１０は、ＧＰＩＯ１３に入力されたＭＩＤＩデータに従い、ＲＯＭ１２に記憶された複数の波形データのなかから、対応する波形データの読み出しを音源コア１５Ｃに指示する。この指示信号がＢＩＦ１００ａを介してＳＧ１００ｂに入力される。
　ＳＧ１００ｂは、ＣＰＵ１０からの指示信号に従ってＲＯＭ１２から波形データを読み出し、読み出された波形データに基づいてデジタル楽音データを発生させる。音源コア１５Ｃは、１２８チャンネルの音源部１００を備えるため、最大で１２８の楽音を同時に発音処理することができる。
　ＳＧ１００ｂで発生されたデジタル楽音データは、ＤＣＦ１００ｃによるデジタルフィルタ処理、ＥＱ１００ｄによるイコライザ処理及びＤＣＡ１００ｅによる増幅処理を経て、ミキサ１０２に出力される。
　ミキサ１０２は、音源部１００より入力される、最大で１２８の楽音のデジタル楽音データを混合して、ＤＳＰ１０４に出力する。
　ＤＳＰ１０４は、ミキサ１０２より入力されるデジタル楽音データに対してエフェクト処理を施して、Ｉ２Ｓインタフェース１０８に出力する。また、ＤＳＰ１０４は、ＢＩＦ１０６を介して音源システム１の各部と接続される。
　Ｉ２Ｓインタフェース１０８は、各音源コア１５ＣのＤＳＰ１０４間、又はＤＳＰ１０４とスイッチマトリクス回路１５ＳＷとの間で、デジタル楽音データを、Ｉ２Ｓフォーマットで転送するためのインタフェースである。便宜上、Ｉ２Ｓフォーマットで転送されるデジタル楽音データを「Ｉ２Ｓデータ」と記す。
　Ｉ２Ｓデータは、ＢＣＫ信号、ＬＲＣＫ信号、ＤＡＴＡ信号を含む。ＢＣＫ信号は、シリアルデータであるＤＡＴＡ信号を立ち上がりでラッチするためのクロックであり、ビットクロックと呼ばれることもある。ＬＲＣＫ信号は、デジタル楽音データのＬチャンネルとＲチャンネルとを判別するとともにＤＡＴＡ信号の最上位ビットの位置を示すものであり、ワードクロックと呼ばれることもある。ＤＡＴＡ信号は、楽音データのビット列の信号であり、最上位ビットＭＳＢ（Most Significant Bit）及び最下位ビットＬＳＢ（Least Significant Bit）を含んでいる。
　Ｉ２Ｓインタフェース１０８は、入力ポート、出力ポートをそれぞれ３つずつ備える。Ｉ２Ｓインタフェース１０８は、各ポートを介してＩ２Ｓデータの入出力を行う。なお、Ｉ２Ｓインタフェース１０８に備えられる入力ポート、出力ポートは、それぞれ、３つに限らない。入力ポート、出力ポートは、それぞれ、２つ以下であってもよく、また、４つ以上であってもよい。
　図３は、主に、リセットパルス入出力回路（制御信号出力部）１１０の構成を示すブロック図である。ＣＰＵ１０は、所定のタイミングで（例えば、音源システム１の起動時に、又は後述するように、停止状態にあった音源コア１５ＣＳの動作再開時に）、リセットパルスの発行を指示する指示信号をリセットパルス入出力回路１１０に出力する。リセットパルス入出力回路１１０は、ＣＰＵ１０からの指示信号に従い、トリガ信号の一例であるリセットパルス（リセット信号）を生成し、生成されたリセットパルスを動作カウンタ（値発生部）１１２に出力する。
　図３に示されるように、リセットパルス入出力回路１１０は、設定レジスタ（設定部）１１０ａ、エッジ検出部１１０ｂ及びＯＲ回路（論理和回路或いは制御信号出力回路）１１０ｃを備える。ここで、リセットパルス入出力回路１１０の動作例１、２を説明する。
　動作例１において、リセットパルス入出力回路１１０は、ＣＰＵ１０によるリセットパルス発行の指示信号を受けると、設定レジスタ１１０ａは、設定値を“０”から“１”に変調する。エッジ検出部１１０ｂは、設定レジスタ１１０ａにおける設定値が“０”から“１”に変調されたときの信号の立ち上がりエッジを検出してエッジに応じたリセットパルスを発生させ、発生されたリセットパルスをＯＲ回路１１０ｃに出力する。
　ＯＲ回路１１０ｃは、一方の入力端子Ｔ１がエッジ検出部１１０ｂと接続され、他方の入力端子Ｔ２が他の音源コア１５Ｃと接続される。但し、動作例１では、入力端子Ｔ２に対する入力が“０”に固定される。そのため、ＯＲ回路１１０ｃは、エッジ検出部１１０ｂからのリセットパルスが入力端子Ｔ１に入力されたときのみ、エッジ検出部１１０ｂからのリセットパルスに応じた出力信号を、動作カウンタ１１２に出力する。
　動作カウンタ１１２は、例えばタイミングジェネレータであり、音源システム１の動作中、常時、音源コア１５Ｃの動作基準となる値ｍｃを発生させる。値ｍｃは、例えばクロックであるＢＣＫ信号及びＬＲＣＫ信号の生成に用いられる。例えば、Ｉ２Ｓインタフェース１０８に実装された論理回路により、動作カウンタ１１２より発生された値ｍｃをもとに、ＢＣＫ信号及びＬＲＣＫ信号が生成される。
　リセットパルス入出力回路１１０から動作カウンタ１１２へリセットパルスが入力されると、動作カウンタ１１２より発生される値ｍｃが“０”にリセットされる。
　すなわち、ＣＰＵ１０によるリセットパルス発行の指示信号が各音源コア１５Ｃへ入力されると、各音源コア１５Ｃにおいて値ｍｃが同時に“０”にリセットされる。値ｍｃがリセットされた後、各音源コア１５Ｃにおいて値ｍｃのカウントアップが同時に再開される。
　これにより、各音源コア１５Ｃの動作カウンタ１１２の値ｍｃが同期（実質的に一致）する。そのため、値ｍｃをもとに生成されるＢＣＫ信号及びＬＲＣＫ信号の位相が２つの音源コア１５Ｃ間で揃う。
　各音源コア１５Ｃの動作カウンタ１１２には個体差がある。そのため、厳密には、ＢＣＫ信号及びＬＲＣＫ信号は同期ではなく位相が揃った状態である。但し、動作カウンタ１１２の個体差が小さいことから、「ＢＣＫ信号及びＬＲＣＫ信号が２つの音源コア１５Ｃ間で同期する」と記しても実質的に差し支えない。ここで位相が揃うとは、例えば、配線間の容量等の要因によりクロック波形がなまったり変形したりするような場合、又は遅延により音源コア１５Ｃ間でクロックが多少ずれた場合であっても、一方の音源コア１５Ｃのクロック波形のハイ区間と、他方の音源コア１５Ｃのクロック波形のハイ区間とが概ね一致し、一方の音源コア１５Ｃのクロック波形のロー区間と、他方の音源コア１５Ｃのクロック波形のロー区間とが概ね一致していればよいという意味である。
　また、複数の動作カウンタ１１２が同期して動作するため、１つの動作カウンタ１１２のファンアウトが低減される。
　動作例１では、ＣＰＵ１０は、全ての音源コア１５Ｃに対してリセットパルスの発行を指示する。これに対し、動作例２では、ＣＰＵ１０は、マスタとして設定された音源コア１５ＣＭだけにリセットパルスの発行を指示する。
　動作例２において、音源コア１５ＣＭのリセットパルス入出力回路１１０は、リセットパルスを、動作カウンタ１１２だけでなく、スレーブとして設定された他の音源コア１５ＣＳにも出力する。
　音源コア１５ＣＭのＯＲ回路１１０ｃは、動作例１と同様に、入力端子Ｔ２に対する入力が“０”に固定される。そのため、音源コア１５ＣＭのＯＲ回路１１０ｃは、動作例１と同様に、エッジ検出部１１０ｂからのリセットパルスが入力端子Ｔ１に入力されたときのみ、これを、動作カウンタ１１２に出力する。
　これに対し、音源コア１５ＣＳのＯＲ回路１１０ｃは、入力端子Ｔ２に対する入力が固定されない。また、音源コア１５ＣＳでは、リセットパルスが生成されないため、入力端子Ｔ１に対する入力がない。そのため、音源コア１５ＣＳのＯＲ回路１１０ｃは、音源コア１５ＣＭからのリセットパルスが入力端子Ｔ２に入力されたときのみ、これを、動作カウンタ１１２に出力する。
　動作例２では、リセットパルスの発行が音源コア１５ＣＭに指示されるだけで、各音源コア１５Ｃにおいて値ｍｃが同時に“０”にリセットされて、ＢＣＫ信号及びＬＲＣＫ信号の位相が２つの音源コア１５Ｃ間で揃う。
　動作例１、２の何れで動作させる場合も、同一の構造の音源コア１５Ｃを用いることができるため、複数種類の音源コア１５Ｃを別々に用意して組み込む必要がない。
　このように、ＣＰＵ１０は、ＲＯＭ１２に格納されたプログラムを実行することにより、複数の音源コア１５Ｃの各々に、トリガ信号の一例であるリセットパルスを供給する、位相制御部として動作する。複数の音源コア１５Ｃの各々にリセットパルスが供給されると、複数の音源コア１５Ｃ間で動作カウンタ１１２の値ｍｃが同期し、複数の音源コア１５Ｃの各々は、同期した状態の動作カウンタ１１２の値ｍｃに基づいてクロックの一例であるＢＣＫ信号及びＬＲＣＫ信号を生成する。すなわち、位相制御部として動作するＣＰＵ１０は、音源コア１５Ｃに対するデジタル楽音データの入出力タイミングを規定するクロック（ＢＣＫ信号及びＬＲＣＫ信号）の位相を、複数の音源コア１５Ｃ間で揃える。
　図４は、Ｉ２Ｓデータのタイミングチャートを示す図である。図４では、１サンプリングで２チャンネルのデータを転送する転送例と、１サンプリングで４チャンネルのデータを転送する、より高速な転送例を併記する。前者の転送例では、１サンプリング中に、Ｌチャンネルのデータ、Ｒチャンネルのデータが順に転送される。後者の転送例では、１サンプリング中に、Ｌチャンネルのデータ、Ｒチャンネルのデータ、Ｌチャンネルのデータ、Ｒチャンネルのデータが順に転送される。
　何れの転送例においても、ＢＣＫ信号及びＬＲＣＫ信号は、図４中、最上段に示された値ｍｃをもとに生成される。
　なお、８、１６、３２チャンネルなど、１サンプリング中により多くのチャンネルのデータを転送する構成も本発明の範疇である。
　また、デジタル楽音データの転送フォーマットは、Ｉ２Ｓフォーマットに限らず、例えば左寄せ（Left Justified）、右寄せ（Right Justified）等の別のフォーマットであってもよい。
　図５は、複数の音源コア１５Ｃの各々に接続可能なスイッチマトリクス回路１５ＳＷの構成を示すブロック図である。図５に示されるように、スイッチマトリクス回路１５ＳＷは、６つのセレクタスイッチ１５０～１５５を含む。セレクタスイッチ１５０～１５５は、９ｔｏ１のセレクタスイッチであり、且つ１ビットセレクタスイッチである。
　スイッチマトリクス回路１５ＳＷには、９系統の入力がある。具体的には、２つの音源コア１５ＣのＩ２Ｓインタフェース１０８に備えられる３つの出力ポートからの入力（計６系統の入力：ＩＮ１～ＩＮ６）及び外部（例えばサウンドシステム３）からの計３系統の入力（ＩＮ７～ＩＮ９）がある。また、スイッチマトリクス回路１５ＳＷには、分配出力する系統として６系統ある。具体的には、２つの音源コア１５ＣのＩ２Ｓインタフェース１０８に備えられる３つの入力ポートへの出力（計６系統の分配出力：ＯＵＴ１～ＯＵＴ６）がある。なお、スイッチマトリクス回路１５ＳＷにおいて、音源コア１５Ｃからの入力は外部にスルー出力される。そのため、スイッチマトリクス回路１５ＳＷは、９ｔｏ１のセレクタスイッチを６つ備える構成となっている。
　例えば、音源コア１５ＣＭにおいて音源コア１５ＣＳのＬＲ信号（デジタル楽音データ）を加工するため、音源コア１５ＣＳのＬＲ信号の２系統を音源コア１５ＣＭに入力させる場合を考える。この場合、例えば、セレクタスイッチ１５０において、ビット４、すなわちＩＮ４を選択することでＩＮ４とＯＵＴ１とが接続される。同様に、セレクタスイッチ１５１において、ビット５、すなわちＩＮ５を選択することでＩＮ５とＯＵＴ２とが接続される。これにより、音源コア１５ＣＳからＩＮ４、ＩＮ５に入力されたＬ信号、Ｒ信号が、それぞれ、ＯＵＴ１、ＯＵＴ２から出力されて、音源コア１５ＣＭに入力される。
　別の例として、外部入力信号を音源コア１５ＣＳに入力させる場合を考える。この場合、例えば、セレクタスイッチ１５５において、ビット７、すなわちＩＮ７を選択することでＩＮ７とＯＵＴ６とが接続される。これにより、外部からＩＮ７に入力された外部入力信号がＯＵＴ６から出力されて、音源コア１５ＣＳに入力される。
　このように、スイッチマトリクス回路１５ＳＷを構成することにより、スイッチマトリクス回路１５ＳＷの各種動作パターンを設定することができる。例えば、音源コア１５ＣＳから音源コア１５ＣＭへＩ２Ｓデータを転送する動作パターンを設定することができ、また、音源コア１５ＣＭから音源コア１５ＣＳへＩ２Ｓデータを転送する動作パターンを設定することができる。
　前者の動作パターンを採用する製品にスイッチマトリクス回路を搭載する場合も、後者の動作パターンを採用する製品にスイッチマトリクス回路を搭載する場合も、同じスイッチマトリクス回路１５ＳＷを利用することができる。異なる製品間で同じスイッチマトリクス回路１５ＳＷを利用できるため、例えばコストダウンが達成される。
　従来、例えば、ＢＣＫ信号及びＬＲＣＫ信号の位相が２つの音源コア１５Ｃ間で揃わない状態で、Ｉ２Ｓデータを２つの音源コア１５Ｃ間で受け渡す場合を考える。この場合、Ｉ２Ｓデータのうち、ＢＣＫ信号、ＬＲＣＫ信号、ＤＡＴＡ信号の全てに対してスイッチマトリクスを設ける必要がある。そのため、セレクタスイッチ１５０～１５５の個々を３ビットセレクタスイッチで構成する必要がある。
　これに対し、本実施形態では、上述したように、ＢＣＫ信号及びＬＲＣＫ信号の位相が２つの音源コア１５Ｃ間で揃うことができる。そのため、Ｉ２Ｓデータのうち、ＢＣＫ信号及びＬＲＣＫ信号に対してはスイッチマトリクスを設ける必要がない。ＤＡＴＡ信号用として、セレクタスイッチ１５０～１５５の個々を１ビットセレクタスイッチで構成すればよいため、スイッチマトリクス回路１５ＳＷの回路規模が小さく抑えられる。言い換えると、スイッチマトリクス回路１５ＳＷにより接続を制御される信号にクロックの信号（ＢＣＫ信号及びＬＲＣＫ信号）を含まないため、スイッチマトリクス回路１５ＳＷの回路規模が小さく抑えられる。
　図６は、ＤＳＰ１０４によるエフェクト処理例を示す図である。図６では、図２に示されているミキサ１０２、ＤＳＰ１０４のうち、音源コア１５ＣＭに備えられるミキサ１０２、ＤＳＰ１０４を、それぞれ「ミキサ１０２Ｍ」、「ＤＳＰ１０４Ｍ」と記し、音源コア１５ＣＳに備えられるミキサ１０２、ＤＳＰ１０４を、それぞれ「ミキサ１０２Ｓ」、「ＤＳＰ１０４Ｓ」と記す。なお、ＤＳＰ１０４Ｍには、後述するシステムエフェクト処理部２０２、２０４やマスタエフェクト処理部２０６、２０８が存在するのに対して、ＤＳＰ１０４Ｓには、システムエフェクト処理部２０２、２０４やマスタエフェクト処理部２０６、２０８がないが、これらの処理部はソフトウェアによって設定されるものであるため、ＤＳＰ１０４Ｍ及びＤＳＰ１０４Ｓは互いにハードウェア回路構造上、同一となっている。
　図６に示されるように、ＤＳＰ１０４Ｍは、システムエフェクト処理部２０２、２０４、マスタエフェクト処理部２０６、２０８、インサーションエフェクト処理部２１０、２１２、加算器２２０、２２２及び２２４を備える。ＤＳＰ１０４Ｓは、インサーションエフェクト処理部３０２、３０４、３０６、加算器３２０、３２２及び３２４を備える。
　システムエフェクト処理部２０２及び２０４は、各音源コア１５Ｃで共有するシステムエフェクト（例えば、センドリターン端子に接続して、楽音全体に背景音的にかけることが一般的なリバーブ等のエフェクト）をかける。そのため、システムエフェクト処理部２０２及び２０４は、ＤＳＰ１０４Ｍのミキサ１０２Ｍだけでなく、ＤＳＰ１０４Ｓにも接続される。
　ここで、インサーションエフェクト処理部２１０、２１２、３０２、３０４、３０６及びシステムエフェクト処理部２０４において、図６中左側（ミキサ１０２Ｍ又は１０２Ｓ側）への出力信号に対する増幅器は、システムエフェクト処理部２０２及び２０４に入力する信号のセンドボリュームとして機能している。
　一方、システムエフェクト処理部２０２、２０４において、図６中右側への出力信号に対する増幅器は、それぞれ、システムエフェクト処理部２０２、２０４からの戻り信号のリターンボリュームとして機能している。但し、本実施形態におけるシステムエフェクト処理部２０４であるコーラスは、インサーションエフェクトとしても機能し得る。システムエフェクト処理部２０４のコーラスをインサーションエフェクトとして機能させる場合は、同処理部のシステムエフェクト処理部２０２へのセンドボリュームを““０”とし、各インサーションエフェクト処理部２１０、２１２、３０２、３０４、３０６のシステムエフェクト処理部２０４へのセンドボリュームを“０”とすればよい。
　システムエフェクト処理部２０２の前段に配置された加算器２２０は、ミキサ１０２Ｍ、システムエフェクト処理部２０４、インサーションエフェクト処理部２１０及び２１２から出力されるデジタル楽音データ（リバーブ処理のための波形データ）を加算し、更に、ＤＳＰ１０４Ｓから出力されるデジタル楽音データ（より詳細には、インサーションエフェクト処理部３０２、３０４、３０６から出力されて加算器３２０で加算された、リバーブ処理のための波形データ）を加算する。システムエフェクト処理部２０２は、加算器２２０より入力される波形データを用いてリバーブ楽音を生成し、生成されたリバーブ楽音の波形データを出力する。
　システムエフェクト処理部２０４の前段に配置された加算器２２２は、ミキサ１０２Ｍ、インサーションエフェクト処理部２１０及び２１２から出力されるデジタル楽音データ（コーラス処理のための波形データ）を加算し、更に、ＤＳＰ１０４Ｓから出力されるデジタル楽音データ（より詳細には、インサーションエフェクト処理部３０２、３０４、３０６から出力されて加算器３２２で加算された、コーラス処理のための波形データ）を加算する。システムエフェクト処理部２０４は、加算器２２２より入力される波形データを用いてコーラス楽音を生成し、生成されたコーラス楽音の波形データを出力する。
　マスタエフェクト処理部２０６及び２０８は、各システムエフェクト処理部及び各インサーションエフェクト処理部の後段で、各音源コア１５Ｃで共有するマスタエフェクトをかける。そのため、マスタエフェクト処理部２０６及び２０８は、各システムエフェクト処理部及び各インサーションエフェクト処理部並びにミキサ１０２Ｍに接続される。
　マスタエフェクト処理部２０６の前段に配置された加算器２２４は、ミキサ１０２Ｍ、システムエフェクト処理部２０２、２０４、インサーションエフェクト処理部２１０、２１２から出力される波形データを加算し、更に、ＤＳＰ１０４Ｓから出力される波形データ（より詳細には、ミキサ１０２Ｓ、インサーションエフェクト処理部３０２、３０４、３０６から出力されて加算器３２４で加算された波形データ）を加算する。
　マスタエフェクト処理部２０６は、加算器２２４で加算されることによって得られるデジタル楽音データに対して、コンプレッサ処理を施す。マスタエフェクト処理部２０８は、マスタエフェクト処理部２０６によるコンプレッサ処理後のデジタル楽音データに対して、イコライザ処理を施す。イコライザ処理後のデジタル楽音データは、Ｉ２Ｓインタフェース１０８を介してサウンドシステム３に出力される。
　マスタエフェクト処理部２０６及び２０８は、楽音の最終出力段において音量差を調整したり周波数特性を調整したりして、楽音全体を整える役割を担う。そのため、システムエフェクトを通らない直接音については、レイテンシを最小限に抑えて、複数の音源コア１５Ｃ間で位相がなるべく揃った状態の信号が加算器２２４で加算されてマスタエフェクト処理部２０６に入力されることが望ましい。
　インサーションエフェクト処理部２１０及び２１２は、ミキサ１０２Ｍより入力されるデジタル楽音データに対してだけインサーションエフェクトをかける。すなわち、インサーションエフェクト処理部２１０及び２１２は、各音源コア１５Ｃで共有しないエフェクトをかける。例えば、インサーションエフェクト処理部２１０とインサーションエフェクト処理部２１２は、互いに異なるインサーションエフェクト（一例としてフランジャとフェイザ等）をかける。
　インサーションエフェクト処理部３０２、３０４及び３０６は、ミキサ１０２Ｓより入力されるデジタル楽音データに対してだけインサーションエフェクトをかける。すなわち、インサーションエフェクト処理部３０２、３０４及び３０６も、各音源コア１５Ｃで共有しない、互いに異なるエフェクトをかける。
　インサーションエフェクト処理部２１０、２１２、３０２、３０４、３０６の出力信号は図６中左側（ミキサ１０２Ｍ又は１０２Ｓ側）に向い、システムエフェクトを通る信号と、図６中右側に向い、システムエフェクトを通らない直接音の信号とに分かれる。直接音は、リバーブやコーラスなどのシステムエフェクトを通る背景音に比較して、レイテンシが少ないことが望ましい。
　本実施形態において、音源コア１５ＣＳで発生されたデジタル楽音データは、スイッチマトリクス回路１５ＳＷ経由又は共有メモリ経由で、音源コア１５ＣＭへ転送される。ここで、図７Ａに、デジタル楽音データをスイッチマトリクス回路１５ＳＷ経由で転送する場合のレイテンシを示す。また、図７Ｂに、デジタル楽音データを共有メモリ経由で転送する場合のレイテンシを示す。
　本実施形態では、シングルアクセスのレイテンシの小さいＲＡＭ１１（ＳＲＡＭ）が共有メモリとして用いられる。
　図７Ａに示されるように、スイッチマトリクス回路１５ＳＷ経由の場合、ＤＳＰ１０４Ｓのレジスタに対してＩ２Ｓデータが書き込まれ、書き込まれたＩ２Ｓデータが転送され、転送されたＩ２ＳデータがＤＳＰ１０４Ｍのレジスタに書き込まれる。そのため、音源コア１５ＣＳで発生されたデジタル楽音データは、音源コア１５ＣＭで発生されたデジタル楽音データに対して２サンプリング程度遅延する。
　図７Ｂに示されるように、共有メモリ経由の場合、共有メモリ領域が確保され、確保された共有メモリ領域にデジタル楽音データが書き込まれ、書き込まれたデジタル楽音データが共有メモリ領域から読み出され、読み出されたデジタル楽音データがＤＳＰ１０４Ｍのキャッシュメモリに書き込まれる。そのため、音源コア１５ＣＳで発生されたデジタル楽音データは、音源コア１５ＣＭで発生されたデジタル楽音データに対して３サンプリング程度遅延する。
　なお、ＲＡＭ１１の動作状況によっては、共有メモリにおけるライトレイテンシ、リードレイテンシがより大きくなる可能性が十分にある。そのため、音源コア１５ＣＳで発生されたデジタル楽音データは、音源コア１５ＣＭで発生されたデジタル楽音データに対してより大きく遅延することもある。
　すなわち、デジタル楽音データをスイッチマトリクス回路１５ＳＷ経由で転送する場合、共有メモリ経由で転送する場合と比べてレイテンシが小さく抑えられる。
　前述したように、各インサーションエフェクトからの直接音は、システムエフェクトを通る音に比較して低レイテンシであることが望ましい。そのため、音源コア１５ＣＳからマスタエフェクト処理部２０６には、ＣＰＵ１０による制御のもと、レイテンシの小さい経路で、すなわちスイッチマトリクス回路１５ＳＷ経由で、ミキサ１０２Ｓ並びにＤＳＰ１０４Ｓのインサーションエフェクト処理部３０２、３０４及び３０６より出力されるデジタル楽音データ、すなわち加算器３２４による加算後の波形データが転送される。
　但し、スイッチマトリクス回路１５ＳＷ経由では、入出力の経路数に制限がある。入出力経路を増やす場合にはスイッチマトリクス回路１５ＳＷの入出力数を増やすこととなり、スイッチマトリクス回路１５ＳＷの回路規模が大きくなってしまう。
　これに対し、共有メモリ経由では、ＲＡＭ１１上にリングバッファを形成すれば、転送できる経路数はほぼ無制限となる。また、リングバッファのサイズを増やすことにより、１経路あたりの転送データ量を増やすこともできる。但し、この場合は、書き込んだデータが読み込まれるまでのレイテンシが大きくなる。また、システムエフェクト処理部２０２及び２０４によるリバーブ処理及びコーラス処理は、上述したように、インサーションエフェクト処理と比較して、多少レイテンシが大きくてもよい。
　そこで、本実施形態では、音源コア１５ＣＳからシステムエフェクト処理部２０２には、ＣＰＵ１０による制御のもと、共有メモリ経由で、ＤＳＰ１０４Ｓのインサーションエフェクト処理部３０２、３０４及び３０６より出力されるデジタル楽音データ、すなわち加算器３２０による加算後の波形データが転送される。また、音源コア１５ＣＳからシステムエフェクト処理部２０４には、ＣＰＵ１０による制御のもと、共有メモリ経由で、ＤＳＰ１０４Ｓのインサーションエフェクト処理部３０２、３０４及び３０６より出力されるデジタル楽音データ、すなわち加算器３２２による加算後の波形データが転送される。
　このように、本実施形態では、スイッチマトリクス回路１５ＳＷと共有メモリとを併用することにより、スイッチマトリクス回路１５ＳＷの回路規模を小さく抑えつつ、１サンプリング中に多くのデータを転送できるようになっている。
　なお、図６に示される処理例はあくまで一例に過ぎない。リバーブ、コーラス、コンプレッサ及びイコライザを共有しない構成や、本実施形態では非共有なインサーションエフェクトを共有する構成も、本発明の範疇である。また、図６に例示されない別のエフェクト処理を行う構成も、本発明の範疇である。
　このように、ＣＰＵ１０は、ＲＯＭ１２に格納されたプログラムを実行することにより、クロック（ＢＣＫ信号及びＬＲＣＫ信号）の位相が揃えられたデジタル楽音データが複数の音源コア１５Ｃ間で転送されるように、複数の音源コア１５Ｃ間の接続を制御する、接続制御部として動作する。より詳細には、接続制御部として動作するＣＰＵ１０は、スイッチマトリクス回路１５ＳＷを介した、複数の音源コア１５Ｃ間の接続を制御する。
　また、複数の音源コア１５Ｃのうちの１つの音源コア１５ＣＭは、複数の音源コア１５Ｃの各々からの第１の楽音データ、第２の楽音データのそれぞれに対して、第１のエフェクト処理、第２のエフェクト処理を施す。第１の楽音データは、転送時のレイテンシに対する許容値が第２のエフェクト処理（例えばリバーブ処理、コーラス処理）よりも小さい第１のエフェクト処理（例えばインサーションエフェクト処理）が施されるデジタル楽音データであり、複数の音源コア１５Ｃ間においてＩ２Ｓフォーマットで転送される。第２の楽音データは、転送時のレイテンシに対する許容値が第１のエフェクト処理よりも大きい第２のエフェクト処理が施されるデジタル楽音データであり、複数の音源コア１５Ｃ間において共有メモリを介して転送される。附言するに、第１のエフェクト処理は、第２のエフェクト処理と比べて、楽音データの転送時のレイテンシが小さいことが要求される処理といえる。
　以上のように、本実施形態では、ＢＣＫ信号及びＬＲＣＫ信号の位相が複数の音源コア１５Ｃ間で揃うため、複数の音源コア１５Ｃ間でエフェクトを共有させる構成でありながらも、セレクタスイッチ１５０～１５５の個々を１ビットセレクタスイッチで構成することができ、スイッチマトリクス回路１５ＳＷの回路規模が小さく抑えられる。
　その他、本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上述した実施形態で実行される機能は可能な限り適宜組み合わせて実施しても良い。上述した実施形態には種々の段階が含まれており、開示される複数の構成要件による適宜の組み合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、効果が得られるのであれば、この構成要件が削除された構成が発明として抽出され得る。
　図８は、本発明の変形例１におけるＤＳＰ１０４によるエフェクト処理例を示す図である。
　上述したように、音源コア１５ＣＳで発生されたデジタル楽音データは、転送時のレイテンシがあるため、音源コア１５ＣＭで発生されたデジタル楽音データに対して遅延する。そこで、変形例１では、システムエフェクト処理部２０２、２０４、インサーションエフェクト処理部２１０及び２１２の後段に、ディレイ回路２３０が配置される。ディレイ回路２３０は、入力される波形データを例えば２サンプリング遅延させる。
　ディレイ回路２３０で遅延された波形データとミキサ１０２Ｍからの波形データとが加算器２２６で加算され、更に、この加算データが、加算器２２４で、音源コア１５ＣＳからスイッチマトリクス回路１５ＳＷ経由で転送された波形データと加算されて、マスタエフェクト処理部２０６に入力される。
　すなわち、変形例１では、音源コア１５ＣＳで発生されたデジタル楽音データ（スイッチマトリクス回路１５ＳＷを経由した波形データ）と、音源コア１５ＣＭで発生されたデジタル楽音データ（スイッチマトリクス回路１５ＳＷを経由しない波形データ）との位相差が抑えられたデジタル楽音データがマスタエフェクト処理部２０６に入力される。
　このように、音源コア１５ＣＭは、複数の音源コア１５Ｃの各々からの楽音データの位相差を抑えるディレイ回路２３０（位相差抑制部の一例）を含む。
　複数の音源コア１５Ｃ間の動作カウンタ１１２の同期制御を行う方法は、リセットパルスを用いた方法に限らない。
　図９Ａ、図９Ｂは、それぞれ、音源コア１５ＣＭ、音源コア１５ＣＳに対応する図であり、本発明の変形例２に係るスイッチ１１０’及び動作カウンタ１１２の構成を示すブロック図である。変形例２に係る音源システム１は、図３に示される構成に代えて、図９Ａ及び図９Ｂに示される構成を備える。
　ＣＰＵ１０は、マスタとして設定された音源コア１５ＣＭに対して値１のマスタイネーブル信号を出力するとともに、スレーブとして設定された音源コア１５ＣＳに対して値０のマスタイネーブル信号を出力する。マスタイネーブル信号は、スイッチ１１０’に対する制御信号である。
　図９Ａに示されるように、音源コア１５ＣＭにおいて、スイッチ１１０’は、マスタイネーブル信号に従い、接点Ｔ１１と接続する。これにより、音源コア１５ＣＭの動作カウンタ１１２と音源コア１５ＣＭ内部（値ｍｃの供給先）とが接続されるとともに、音源コア１５ＣＳの動作カウンタ１１２と音源コア１５ＣＭ内部との接続が遮断される。
　また、図９Ｂに示されるように、音源コア１５ＣＳにおいて、スイッチ１１０’は、マスタイネーブル信号に従い、接点Ｔ１２と接続する。これにより、音源コア１５ＣＳの動作カウンタ１１２と音源コア１５ＣＳ内部（値ｍｃの供給先）との接続が遮断されるとともに、音源コア１５ＣＭの動作カウンタ１１２と音源コア１５ＣＳ内部とが接続される。
　従って、音源コア１５ＣＭの動作カウンタ１１２で発生された値ｍｃは、音源コア１５ＣＭ内部へ供給されるとともに、音源コア１５ＣＳ内部へ供給される。２つの音源コア１５Ｃに対して共通の値ｍｃが供給されるため、値ｍｃをもとに生成されるＢＣＫ信号及びＬＲＣＫ信号の位相が２つの音源コア１５Ｃ間で揃う。
　楽音の発音状態によっては（例えば発音対象の楽音が少ない場合）、少なくとも一方の音源コア１５Ｃを動作させる必要がなくなる。そこで、音源システム１の消費電流を減らすため、楽音の発音状態に応じて（言い換えると、楽音データの処理状況に応じて）少なくとも一方の音源コア１５Ｃへの基本動作クロックの供給を停止してもよい。
　図１０は、本発明の変形例３に係る音源システム１の構成を示すブロック図である。図１０では、音源システム１の各部に対して基本動作クロックを供給するクロックジェネレータ１７を示す。クロックジェネレータ１７は、複数の音源コア１５Ｃを動作させる基本動作クロックを供給する基本動作クロック供給部の一例である。
　図１０に示されるように、変形例３では、クロックジェネレータ１７と音源コア１５ＣＭとの間に、クロックゲーティングスイッチ１８Ｍが配置される。また、クロックジェネレータ１７と音源コア１５ＣＳとの間に、クロックゲーティングスイッチ１８Ｓが配置される。
　ＣＰＵ１０は、楽音の発音状態に応じて設定レジスタ１９に値を書き込む。例えば、音源コア１５ＣＭについて値１が書き込まれると、設定レジスタ１９からクロックゲーティングスイッチ１８Ｍへ値１のイネーブル信号が出力される。これにより、クロックゲーティングスイッチ１８Ｍがクロックジェネレータ１７と音源コア１５ＣＭとを接続し、クロックジェネレータ１７から音源コア１５ＣＭへ基本動作クロックが供給される。音源コア１５ＣＭについて値０が書き込まれると、設定レジスタ１９からクロックゲーティングスイッチ１８Ｍへ値０のイネーブル信号が出力される。これにより、クロックゲーティングスイッチ１８Ｍがクロックジェネレータ１７と音源コア１５ＣＭとの接続を遮断し、クロックジェネレータ１７から音源コア１５ＣＭへの基本動作クロックの供給が停止される。そのため、音源コア１５ＣＭが停止する。
　音源コア１５ＣＳについても同様の動作で、クロックゲーティングスイッチ１８Ｓによる、クロックジェネレータ１７と音源コア１５ＣＳとの接続及び接続の遮断が行われる。クロックジェネレータ１７と音源コア１５ＣＳとの接続中、クロックジェネレータ１７から音源コア１５ＣＳへ基本動作クロックが供給される。クロックジェネレータ１７と音源コア１５ＣＳとの接続の遮断中、クロックジェネレータ１７から音源コア１５ＣＳへの基本動作クロックの供給が停止されるため、音源コア１５ＣＳが停止する。
　このように、ＣＰＵ１０は、ＲＯＭ１２に格納されたプログラムを実行することにより、デジタル楽音データの処理状況に応じて、クロックジェネレータ１７（基本動作クロック供給部の一例）による、複数の音源コア１５Ｃの各々への基本動作クロックの供給及び供給の停止を制御する、供給制御部として動作する。
　変形例２に変形例３を適用する場合、まず図９Ａ及び図９Ｂに示される構成では、音源コア１５ＣＭが音源コア１５ＣＳに値ｍｃを供給する。音源コア１５ＣＭだけ停止させると、音源コア１５ＣＳに値ｍｃが供給されないため、音源コア１５ＣＳの動作に不具合が生じる。そこで、停止可能な音源コア１５Ｃが１つだけの場合、音源コア１５ＣＳだけが停止される。停止可能な音源コア１５Ｃが２つになったときにはじめて、音源コア１５ＣＭも停止される。
　図９A及び図９Ｂに示される構成では、２つの音源コア１５Ｃが停止されている状態から音源コア１５ＣＳの動作だけ再開させても、値ｍｃが音源コア１５ＣＳに供給されない。そのため、音源コア１５ＣＳの動作に不具合が生じる。そこで、まずは、音源コア１５ＣＭの動作だけ再開し、次いで、必要に応じて音源コア１５ＣＳの動作も再開する。
　図９A及び図９Ｂに示される構成では、音源コア１５ＣＳの動作が再開されると、音源コア１５ＣＭの動作カウンタ１１２で発生された値ｍｃが音源コア１５ＣＳ内部にも供給される。そのため、ＢＣＫ信号及びＬＲＣＫ信号の位相が動作再開後も２つの音源コア１５Ｃ間で揃う。
　図３に示される構成では、音源コア１５ＣＳの動作再開時に、各音源コア１５Ｃにリセットパルスが供給される。そのため、この場合も、ＢＣＫ信号及びＬＲＣＫ信号の位相が動作再開後も２つの音源コア１５Ｃ間で揃う。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上記の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
１     ：音源システム
２     ：ＤＲＡＭ
３     ：サウンドシステム
１０   ：ＣＰＵ
１１   ：ＲＡＭ
１２   ：ＲＯＭ
１３   ：ＧＰＩＯ
１４   ：ＭＥＭＩＦ
１５   ：コア部
１５Ｃ ：音源コア
１５ＳＷ      ：スイッチマトリクス回路
１６   ：バス
１００ ：音源部
１０２ ：ミキサ
１０４ ：ＤＳＰ
１０６ ：ＢＩＦ
１０８ ：Ｉ２Ｓインタフェース
１１０ ：リセットパルス入出力回路
１１２ ：動作カウンタ
１５０～１５５：セレクタスイッチ　

Claims (15)

  1. 　楽音データを処理する複数の音源コアと、
    　前記音源コアに対する前記楽音データの入出力タイミングを規定するクロックの位相を、前記複数の音源コア間で揃える位相制御部と、
    　前記クロックの位相が揃えられた楽音データが前記複数の音源コア間で転送されるように、前記複数の音源コア間の接続を制御する、接続制御部と、を備える、
    音源システム。
  2. 　前記複数の音源コアの各々に接続可能なスイッチマトリクス回路を更に備え、前記接続制御部は、前記スイッチマトリクス回路を介した、前記複数の音源コア間の接続を制御する請求項１に記載の音源システム。
  3. 　前記スイッチマトリクス回路により接続を制御される信号に、前記クロックの信号を含まない、請求項２に記載の音源システム。
  4. 　前記複数の音源コア間において、第１の前記楽音データは、Ｉ２Ｓ（Inter-IC Sound Interface）フォーマットで転送される、請求項１から請求項３の何れか一項に記載の音源システム。
  5. 　前記複数の音源コア間で共有する共有メモリを更に備え、前記複数の音源コア間において、第２の前記楽音データは、前記共有メモリを介して転送される、請求項１から請求項４の何れか一項に記載の音源システム。
  6. 　前記複数の音源コアのうちの１つの音源コアは、前記複数の音源コアの各々からの前記第１の楽音データ、前記第２の楽音データのそれぞれに対して、第１のエフェクト処理、第２のエフェクト処理を施し、前記第１のエフェクト処理は、前記第２のエフェクト処理と比べて、前記楽音データの転送時のレイテンシが小さいことが要求される処理である、請求項５に記載の音源システム。
  7. 　前記１つの音源コアは、前記複数の音源コアの各々からの前記楽音データの位相差を抑える位相差抑制部を含む、請求項６に記載の音源システム。
  8. 　前記位相制御部は、前記複数の音源コアの各々に指示信号を供給し、前記複数の音源コアの各々に前記指示信号が供給されると、前記複数の音源コア間で前記音源コアの動作カウンタの値が同期し、前記複数の音源コアの各々は、同期した状態の前記動作カウンタの値に基づいて前記クロックを生成する、請求項１から請求項７の何れか一項に記載の音源システム。
  9. 　前記複数の音源コアは、それぞれ、前記指示信号に応じた制御信号を出力する制御信号出力部と、前記制御信号に基づいた値を発生する値発生部と、を備える、請求項８に記載の音源システム。
  10. 　前記制御信号出力部は、前記指示信号に応じて設定値を変調する設定部と、前記設定部における設定値の変調にしたがって信号の立ち上がりエッジを検出し、エッジに応じたリセット信号を発生させるエッジ検出部と、前記エッジ検出部からのリセット信号の入力及び前記複数の音源コアのうちの他の音源コアのエッジ検出部からのリセット信号の入力に応じて出力信号を出力する制御信号出力回路と、を備える、請求項９に記載の音源システム。
  11. 　前記値発生部は、前記出力信号に基づいて前記値を発生する、請求項１０に記載の音源システム。
  12. 　前記複数の音源コアを動作させる基本動作クロックを供給する基本動作クロック供給部と、前記楽音データの処理状況に応じて、前記基本動作クロック供給部による、前記複数の音源コアの各々への前記基本動作クロックの供給及び供給の停止を制御する、供給制御部と、を更に備える、請求項１から請求項１１の何れか一項に記載の音源システム。
  13. 　前記複数の音源コアは、同一回路構造である、請求項１から請求項１２の何れか一項に記載の音源システム。
  14. 　楽音データを処理する複数の音源コアを備える音源システムを制御する方法であり、前記音源コアに対する前記楽音データの入出力タイミングを規定するクロックの位相を、前記複数の音源コア間で揃え、前記クロックの位相が揃えられた楽音データが前記複数の音源コア間で転送されるように、前記複数の音源コア間の接続を制御する、処理を、前記音源システムに実行させる、方法。
  15. 　楽音データを処理する複数の音源コアを備える音源システムを制御するプログラムであり、前記音源コアに対する前記楽音データの入出力タイミングを規定するクロックの位相を、前記複数の音源コア間で揃え、前記クロックの位相が揃えられた楽音データが前記複数の音源コア間で転送されるように、前記複数の音源コア間の接続を制御する、処理を、前記音源システムに実行させる、プログラム。
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