WO2023153526A1 - リミッタ回路及び電力増幅回路 - Google Patents

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WO2023153526A1
WO2023153526A1 PCT/JP2023/005045 JP2023005045W WO2023153526A1 WO 2023153526 A1 WO2023153526 A1 WO 2023153526A1 JP 2023005045 W JP2023005045 W JP 2023005045W WO 2023153526 A1 WO2023153526 A1 WO 2023153526A1
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transistor
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voltage
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佳史 ▲高▼橋
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株式会社村田製作所
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
    • H03G11/04—Limiting level dependent on strength of signal; Limiting level dependent on strength of carrier on which signal is modulated

Definitions

  • the present invention relates to limiter circuits and power amplifier circuits.
  • power efficiency is improved by connecting multiple stages of amplifier circuits and controlling the power supply voltage of the amplifier circuits according to the amplitude level of the input signal.
  • envelope tracking Envelope Tracking
  • APT Average Power Tracking
  • a multi-stage amplifier circuit is composed of, for example, bipolar transistors and field effect transistors (FETs). If the output power of the front-stage amplifier circuit becomes too large, there is a possibility that the rear-stage amplifier circuit will have an excessive input.
  • FETs field effect transistors
  • a limiter circuit is disclosed that applies a bias voltage to the drain of an FET through a resistor, limits the bias current as the input signal supplied to the control electrode increases, and limits the output power (for example, , Patent Document 1).
  • the present disclosure has been made in view of the above, and an object thereof is to realize a limiter circuit and a power amplifier circuit that can effectively limit the output power of an amplification transistor according to the amplitude of an input signal. .
  • a limiter circuit is connectable to an amplification transistor that amplifies and outputs a high-frequency signal, and is a limiter circuit that controls a voltage applied to the amplification transistor based on the high-frequency signal, An input signal detection transistor for detecting the power of a high frequency signal, and a voltage limiting transistor for limiting the voltage applied to the amplification transistor based on the current flowing through the input signal detection transistor.
  • a limiter circuit includes an input terminal, an output terminal, an input signal detection transistor electrically connected to the input terminal and detecting power of a high frequency signal, and a first terminal electrically connected to the output terminal.
  • a voltage limiting transistor electrically connected and having a third terminal electrically connected to the first power supply voltage terminal, the amplifier for amplifying and outputting a high frequency signal between the input terminal and the output terminal.
  • a transistor can be connected.
  • a power amplifier circuit includes the limiter circuit described above and an amplification transistor provided between the input terminal and the output terminal for amplifying and outputting a high frequency signal.
  • a power amplifier circuit is a power amplifier circuit in which a plurality of amplifier circuits are connected in multiple stages, and among the plurality of amplifier circuits, at least one of the amplifier circuits excluding the final-stage amplifier circuit includes the limiter circuit, and an amplification transistor provided between the input terminal and the output terminal for amplifying and outputting a high frequency signal.
  • FIG. 1A is a diagram illustrating a first example of a schematic configuration of a power amplifier circuit according to the present disclosure
  • FIG. 1B is a diagram illustrating a second example of a schematic configuration of a power amplifier circuit according to the present disclosure
  • FIG. 2 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the embodiment is applied.
  • FIG. 3A is a diagram showing an example of characteristics of the current flowing through the limiter circuit with respect to the input power amplitude of the amplifying transistor.
  • FIG. 3B is a diagram showing an example of input/output power characteristics of an amplification transistor.
  • FIG. 4 is a diagram showing a configuration example of an amplifier circuit according to a comparative example.
  • FIG. 1A is a diagram illustrating a first example of a schematic configuration of a power amplifier circuit according to the present disclosure
  • FIG. 1B is a diagram illustrating a second example of a schematic configuration of a power amplifier circuit according to the present disclosure
  • FIG. 5 is a diagram showing an example of input/output power characteristics of an amplifier circuit according to a comparative example.
  • FIG. 6A is a diagram showing a first setting example of limiting characteristics in the limiter circuit according to the embodiment.
  • 6B is a diagram illustrating a first setting example of limiting characteristics in the limiter circuit according to the embodiment;
  • FIG. 7A is a diagram showing a second setting example of limiting characteristics in the limiter circuit according to the embodiment.
  • FIG. 7B is a diagram showing a second setting example of limiting characteristics in the limiter circuit according to the embodiment.
  • FIG. 8 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the first modified example of the embodiment is applied.
  • FIG. 9 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the second modification of the embodiment is applied.
  • FIG. 10 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the third modification of the embodiment is applied.
  • FIG. 11 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the fourth modification of the embodiment is applied.
  • FIG. 12 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the fifth modification of the embodiment is applied.
  • FIG. 13 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the sixth modification of the embodiment is applied.
  • FIG. 14A is a diagram illustrating a configuration example of an amplifier circuit to which a limiter circuit according to a seventh modification of the embodiment is applied
  • FIG. 14B is a diagram illustrating a configuration example of an amplifier circuit to which a limiter circuit according to a seventh modification of the embodiment is applied
  • FIG. 15A is a diagram showing an example of improvement of limiting characteristics in a limiter circuit according to a seventh modification of the embodiment
  • FIG. 15B is a diagram showing an example of improvement of limiting characteristics in the limiter circuit according to the seventh modification of the embodiment
  • 16A is a diagram illustrating a configuration example of an amplifier circuit to which a limiter circuit according to an eighth modification of the embodiment is applied
  • FIG. 16B is a diagram illustrating a configuration example of an amplifier circuit to which a limiter circuit according to an eighth modification of the embodiment is applied
  • FIG. 16B is a diagram illustrating a configuration example of an amplifier circuit to which a limiter circuit according to an eighth modification of the embodiment is applied
  • FIG. 1A is a diagram showing a first example of a schematic configuration of a power amplifier circuit according to the present disclosure.
  • FIG. 1B is a diagram illustrating a second example of a schematic configuration of a power amplifier circuit according to the present disclosure;
  • the power amplifier circuit 1 according to the present disclosure is installed, for example, in a wireless communication terminal compatible with Sub 6 or WiFi 5 GHz band high-frequency communication in the fifth generation mobile communication system.
  • a power amplifier circuit 1 (1A, 1B) is configured by connecting multiple stages of amplifier circuits 10 in series.
  • the power amplifier circuit 1 amplifies a high-frequency signal within a transmission frequency band having a predetermined bandwidth including one or more bands (multiband), for example, according to a communication system supported by a wireless communication terminal. Targeted.
  • FIG. 1A illustrates a two-stage power amplifier circuit 1A in which two amplifier circuits 10A and 10B are connected in series.
  • FIG. 1B illustrates a three-stage power amplifier circuit 1B in which three amplifier circuits 10A, 10B, and 10C are connected in series.
  • the power amplifier circuit 1 is not limited to a two-stage configuration or a three-stage configuration, and may have a multi-stage configuration in which four or more amplifier circuits 10 are connected in series.
  • the power amplifier circuit 1 receives an input signal, which is a high-frequency signal within the transmission frequency band, from the preceding circuit connected to the input terminal in, and amplifies the input signal. Then, the power amplifier circuit 1 outputs an output signal, which is a high-frequency signal after amplification, to a subsequent circuit connected to the output terminal out.
  • the preceding circuit is exemplified by a transmission power control circuit that adjusts the power of the modulated signal, but is not limited to this.
  • the circuit in the latter stage is exemplified by a front-end circuit that filters an output signal and transmits the filtered signal to an antenna, but is not limited to this.
  • the rear-stage amplifier circuit 10B may have an excessive input.
  • the rear-stage amplifier circuit 10B may have an excessive input.
  • the output power of the front-stage amplifier circuit 10B becomes too large, there is a possibility that the rear-stage amplifier circuit 10C will have an excessive input. Therefore, it is necessary to appropriately limit the output power of the amplifier circuit 10A of the two-stage power amplifier circuit 1A shown in FIG. 1A and the amplifier circuits 10A and 10B of the three-stage power amplifier circuit 1B shown in FIG. 1B.
  • FIG. 2 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the embodiment is applied.
  • the amplifier circuit 10 includes an amplifier transistor Tr1, a limiter circuit 3, and an input coupling capacitor Cin.
  • the limiter circuit 3 includes a choke inductor L.
  • the amplifier circuit 10 having the configuration shown in FIG. 2 is applied to the amplifier circuit 10A shown in FIG. 1A and the amplifier circuits 10A and 10B shown in FIG. 1B.
  • the amplification transistor Tr1 amplifies the input signal RFin input from the input terminal 2a via the input coupling capacitor Cin, and outputs the amplified output signal RFout from the output terminal 2b.
  • Input coupling capacitor Cin cuts off a DC component included in input signal RFin.
  • the amplification transistor Tr1 is, for example, a bipolar transistor.
  • amplification transistor Tr1 is composed of a bipolar transistor, for example, a heterojunction bipolar transistor (HBT: Heterojunction Bipolar Transistor) is exemplified.
  • the amplification transistor Tr1 may be composed of, for example, a field effect transistor (FET).
  • FET field effect transistor
  • the amplification transistor Tr1 is a bipolar transistor
  • the amplifying transistor Tr1 is composed of an FET
  • the "emitter” of the amplifying transistor Tr1 should be read as “source”
  • the “base” should be read as “gate”
  • the “collector” should be read as “drain”.
  • the emitter (first terminal) of the amplification transistor Tr1 is set to the reference potential.
  • the reference potential is the ground potential here, it is not limited to this.
  • An input coupling capacitor Cin (first coupling capacitor) is connected between the base (second terminal) of the amplification transistor Tr1 and the input terminal 2a.
  • a bias resistor Rb1 (first bias resistor) is connected between the base (second terminal) of the amplification transistor Tr1 and the first bias voltage terminal 2c.
  • the input signal RFin is input to the amplification transistor Tr1 via the input coupling capacitor Cin.
  • a bias voltage Vb1 (first bias voltage) is supplied to the base (second terminal) of the amplification transistor Tr1 via a bias resistor Rb1.
  • the collector (third terminal) of the amplification transistor Tr1 is connected to the output terminal 2b.
  • the output signal RFout of the amplification transistor Tr1 is output from the output terminal 2b.
  • a limiter circuit 3 is connected to the collector (third terminal) of the amplification transistor Tr1.
  • a power supply voltage Vcc (first power supply voltage) is applied to the collector (third terminal) of the amplification transistor Tr1 through the choke inductor L of the limiter circuit 3 .
  • the power supply voltage Vcc is controlled according to the amplitude level of the input signal and the average output power when the power amplifier circuit 1 performs power amplification by the average power tracking (APT) method or the envelope tracking (ET) method. It is a variable voltage that The choke inductor L has a sufficiently high impedance with respect to the transmission frequency band.
  • the limiter circuit 3 is a circuit that controls the voltage applied to the collector (third terminal) of the amplification transistor Tr1 according to the power of the input signal RFin. Specifically, in addition to the choke inductor L, the limiter circuit 3 includes an input signal detection transistor Tr2 and a voltage limiting transistor Tr3.
  • the input signal detection transistor Tr2 and the voltage limiting transistor Tr3 are, for example, bipolar transistors.
  • the input signal detection transistor Tr2 and the voltage limiting transistor Tr3 are composed of bipolar transistors, for example, a heterojunction bipolar transistor (HBT: Heterojunction Bipolar Transistor) is exemplified.
  • the input signal detection transistor Tr2 and the voltage limiting transistor Tr3 may be composed of, for example, a field effect transistor (FET).
  • FET field effect transistor
  • the input signal detection transistor Tr2 and the voltage limiting transistor Tr3 are bipolar transistors.
  • the "emitter” of the input signal detection transistor Tr2 and the voltage limiting transistor Tr3 should be read as “source”, the “base” should be read as “gate”, and the “collector” should be read as “source”. ” should be read as “drain”.
  • the emitter (first terminal) of the input signal detection transistor Tr2 is connected to the reference voltage terminal 2d.
  • the potential of the reference voltage terminal 2d is the ground potential here, but is not limited to this.
  • a coupling capacitor C (second coupling capacitor) is connected between the base (second terminal) of the input signal detection transistor Tr2 and the input terminal 2a.
  • a bias resistor Rb2 (second bias resistor) is connected between the base (second terminal) of the input signal detection transistor Tr2 and the second bias voltage terminal 2e.
  • the bias voltage Vb2 is set to adjust the limiting characteristics when limiting the voltage applied to the collector (third terminal) of the amplifying transistor Tr1.
  • the other end of the coupling capacitor C receives an input signal RFin.
  • the input signal RFin is input to the input signal detection transistor Tr2 via the coupling capacitor C (second coupling capacitor).
  • a bias voltage Vb2 (second bias voltage) is supplied to the base (second terminal) of the input signal detection transistor Tr2 via a bias resistor Rb2.
  • An adjustment resistor R1 (first adjustment resistor) is connected between the collector (third terminal) of the input signal detection transistor Tr2 and the second power supply voltage terminal 2f.
  • a battery power supply voltage Vbat (second power supply voltage) is applied to the input signal detection transistor Tr2 via an adjustment resistor R1.
  • the battery power supply voltage Vbat is, for example, a predetermined fixed voltage supplied from a battery mounted on the wireless communication terminal.
  • the resistance value of the adjusting resistor R1 is set to adjust the limiting characteristics when limiting the voltage applied to the collector (third terminal) of the amplifying transistor Tr1.
  • the base (second terminal) of the voltage limiting transistor Tr3 is connected to the connection point between the collector (third terminal) of the input signal detection transistor Tr2 and the adjustment resistor R1.
  • the emitter (first terminal) of the voltage limiting transistor Tr3 is connected to the drain (third terminal) of the amplifying transistor Tr1. In other words, the emitter (first terminal) of the voltage limiting transistor Tr3 is connected to the output terminal 2b.
  • a choke inductor L is connected between the collector (third terminal) of the voltage limiting transistor Tr3 and the first power supply voltage terminal 2g.
  • a power supply voltage Vcc (first power supply voltage) is applied via a choke inductor L to the voltage limiting transistor Tr3.
  • the voltage Vout applied to the collector (third terminal) of the amplification transistor Tr1 is expressed by the following formula (1).
  • Isense indicates the current flowing through the input signal detection transistor Tr2
  • Vth indicates the threshold voltage of the voltage limiting transistor Tr3.
  • Vout Vbat-R1 ⁇ Isense-Vth...(1)
  • the voltage Vout applied to the collector (third terminal) of the amplification transistor Tr1 changes according to the current Isense flowing through the input signal detection transistor Tr2.
  • the current Isense flowing through the input signal detection transistor Tr2 changes according to the input signal RFin.
  • a method of setting the current Isense flowing through the input signal detection transistor Tr2 will be described below.
  • FIG. 3A is a diagram showing an example of characteristics of the current flowing through the limiter circuit with respect to the input power amplitude of the amplification transistor.
  • FIG. 3B is a diagram showing an example of input/output power characteristics of an amplification transistor.
  • the horizontal axis indicates the input power Pin
  • the vertical axis indicates the current Isense flowing through the input signal detection transistor Tr2.
  • the horizontal axis indicates the input power Pin
  • the vertical axis indicates the output power Pout.
  • the solid line shown in FIG. 3B indicates the output power Pout when the voltage value of the power supply voltage Vcc (first power supply voltage) is a, and the dashed line shown in FIG.
  • 3B indicates the voltage value of the power supply voltage Vcc (first power supply voltage). 3B indicates the output power Pout when the voltage value of the power supply voltage Vcc (first power supply voltage) is c.
  • the magnitude relationship among the voltage values a, b, and c is a>b>c.
  • the bias voltage Vb2 applied to the base (second terminal) of the input signal detection transistor Tr2 and the adjustment resistor R1 are adjusted so that the input power Pin is relatively 3B, the voltage Vout applied to the collector (third terminal) of the amplification transistor Tr1 is reduced by setting the current Isense to flow through the input signal detection transistor Tr2 in a region where the voltage is large.
  • the output power Pout of the amplifier circuit 10 is limited in a region where the input power Pin is relatively large.
  • FIG. 4 is a diagram showing a configuration example of an amplifier circuit according to a comparative example.
  • a resistor R is provided in place of the limiter circuit 3.
  • FIG. FIG. 5 is a diagram showing an example of input/output power characteristics of an amplifier circuit according to a comparative example.
  • the horizontal axis indicates the input power Pin and the vertical axis indicates the output power Pout.
  • the solid line shown in FIG. 5 indicates the input/output power ratio when the voltage value of the power supply voltage Vcc (first power supply voltage) is a, and the broken line shown in FIG. 5 indicates the voltage of the power supply voltage Vcc (first power supply voltage).
  • the input/output power ratio when the value is b, and the one-dot chain line shown in FIG. 5 indicates the input/output power ratio when the voltage value of the power supply voltage Vcc (first power supply voltage) is c.
  • the magnitude relationship among the voltage values a, b, and c of the power supply voltage Vcc (first power supply voltage) is a>b>c.
  • the voltage Vout applied to the collector (third terminal) of the amplification transistor Tr1 is expressed by the following formula (2).
  • I indicates the current flowing through the resistor R.
  • the output power Pout greatly fluctuates in a region where the input power Pin is relatively large.
  • 6A and 6B are diagrams showing a first setting example of limiting characteristics in the limiter circuit according to the embodiment.
  • 7A and 7B are diagrams showing a second setting example of limiting characteristics in the limiter circuit according to the embodiment.
  • 6A and 7A the horizontal axis indicates the input power Pin, and the vertical axis indicates the current Isense flowing through the input signal detection transistor Tr2.
  • 6B and 7B the horizontal axis indicates the input power Pin and the vertical axis indicates the output power Pout.
  • a solid line shown in FIGS. 6A and 6B indicates the current Isense when the voltage value of the bias voltage Vb2 (second bias voltage) is d, and a dashed line shown in FIGS. 6A and 6B show the current Isense when the voltage value of the bias voltage Vb2 (second bias voltage) is f.
  • a solid line shown in FIGS. 7A and 7B indicates the input/output power ratio when the voltage value of the bias voltage Vb2 (second bias voltage) is d, and a broken line shown in FIGS. 2 bias voltage) is e, and the dashed-dotted lines shown in FIGS. It shows the output power ratio.
  • the voltage values d, e, and f of the bias voltage Vb2 (second bias voltage) have a magnitude relationship of d>e>f.
  • the voltage applied to the collector (third terminal) of the amplification transistor Tr1 is Limiting characteristics can be set for limiting the applied voltage. Specifically, by changing the magnitude of the voltage output from the limiter circuit 3, it is possible to set a limiting characteristic or a shutdown characteristic. The voltage value for limiting characteristics is smaller than the voltage value for shutdown characteristics.
  • the output power Pout of the amplifier circuit 10 can be limited in a region where the input power Pin is relatively large. Specifically, in the first setting example shown in FIGS. 6A and 6B, by varying the bias voltage Vb2 applied to the base (second terminal) of the input signal detection transistor Tr2, the output power Pout of the amplifier circuit 10 The amount of suppression can be controlled.
  • the output power Pout of the amplifier circuit 10 can be shut down (below a certain value) in a region where the input power Pin is relatively large.
  • the output power Pout of the amplifier circuit 10 is changed by varying the bias voltage Vb2 applied to the base (second terminal) of the input signal detection transistor Tr2. The input power Pin to shut down can be controlled.
  • FIG. 8 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the first modified example of the embodiment is applied.
  • the choke inductor L of the limiter circuit 3a of the amplifier circuit 10a is provided between the emitter (first terminal) of the voltage limiting transistor Tr3 and the collector (third terminal) of the amplifier transistor Tr1. .
  • the choke inductor L is connected between the emitter (first terminal) of the voltage limiting transistor Tr3 and the output terminal 2b.
  • the limiter circuit 3a viewed from the amplification transistor Tr1 can have a high impedance.
  • the effect on the load of the matching circuit connected in the subsequent stage can be reduced, and the effect on the characteristics of the amplification transistor Tr1 can be reduced.
  • FIG. 9 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the second modification of the embodiment is applied.
  • the limiter circuit 3b of the amplifier circuit 10b has an inductor L1 in a path connected to the base (second terminal) of the voltage limiting transistor Tr3.
  • the inductor L1 is connected between the connection point between the collector (third terminal) of the input signal detection transistor Tr2 and the adjustment resistor R1 and the base (second terminal) of the voltage limiting transistor Tr3.
  • the limiter circuit 3b viewed from the amplification transistor Tr1 can have a high impedance.
  • FIG. 10 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the third modification of the embodiment is applied.
  • the limiter circuit 3c of the amplifier circuit 10c is provided with a resistor R (resistor) in the path connected to the base (second terminal) of the voltage limiting transistor Tr3 instead of the inductor L1 of the second modification.
  • the resistor R (resistor) is connected between the connection point between the collector (third terminal) of the input signal detection transistor Tr2 and the adjustment resistor R1 and the base (second terminal) of the voltage limiting transistor Tr3. ing.
  • the limiter circuit 3c viewed from the amplification transistor Tr1 can be made to have a high impedance as in the first and second modifications.
  • the first modification it is possible to reduce the influence on the load of the matching circuit connected in the subsequent stage, and reduce the influence on the characteristics of the amplification transistor Tr1.
  • FIG. 11 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the fourth modification of the embodiment is applied.
  • a capacitor Cc connected to the collector (third terminal) of the input signal detection transistor Tr2 to the ground potential is provided in addition to the inductor L1 of the second modification.
  • Capacitor Cc connected to the ground potential and inductor L1 form an LC filter.
  • the LC filter is connected between the connection point between the collector (third terminal) of the input signal detection transistor Tr2 and the adjustment resistor R1 and the base (second terminal) of the voltage limiting transistor Tr3.
  • the output signal output from the amplification transistor Tr1 leaks to the voltage limiting transistor Tr3, and the high frequency signal component amplified by the voltage limiting transistor Tr3 can be attenuated by the LC filter.
  • FIG. 12 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the fifth modification of the embodiment is applied.
  • the limiter circuit 3e of the amplifier circuit 10e is provided with a capacitor Cc connected to the ground potential to the collector (third terminal) of the input signal detection transistor Tr2 in addition to the resistor R of the third modification.
  • a capacitor Cc connected to the ground potential and a resistor R form an RC filter.
  • the RC filter is connected between the connection point between the collector (third terminal) of the input signal detection transistor Tr2 and the adjustment resistor R1 and the base (second terminal) of the voltage limiting transistor Tr3.
  • the output signal output from the amplification transistor Tr1 leaks to the voltage limiting transistor Tr3, and the high frequency signal component amplified by the voltage limiting transistor Tr3 can be attenuated by the RC filter.
  • FIG. 13 is a diagram showing a configuration example of an amplifier circuit to which the limiter circuit according to the sixth modification of the embodiment is applied.
  • the adjusting resistor R1 may be a variable resistor.
  • Variable resistors are exemplified by, for example, ladder resistors and switches provided in the power amplifier IC. This facilitates the setting of limiting characteristics in the limiter circuit 3f of the amplifier circuit 10f.
  • FIGS. 14A and 14B are diagrams showing one configuration example of an amplifier circuit to which the limiter circuit according to the seventh modification of the embodiment is applied.
  • the limiter circuit 3g of the amplifier circuit 10g has a harmonic termination circuit connected to the collector (third terminal) of the input signal detection transistor Tr2.
  • FIG. 14A shows an example in which an LC series circuit is connected to the collector (third terminal) of the input signal detection transistor Tr2 as the harmonic termination circuit.
  • FIG. 14B shows an example in which a stub Stub is connected to the collector (third terminal) of the input signal detection transistor Tr2 as a harmonic termination circuit.
  • FIG. 15A and 15B are diagrams showing an example of improvement of limiting characteristics in the limiter circuit according to the seventh modified example of the embodiment.
  • the horizontal axis indicates the input power Pin
  • the vertical axis indicates the current Isense flowing through the input signal detection transistor Tr2.
  • the horizontal axis indicates the input power Pin
  • the vertical axis indicates the output power Pout.
  • the solid line shown in FIG. 15A indicates the current Isense when the collector (third terminal) of the input signal detection transistor Tr2 is provided with the harmonic termination circuit
  • the broken line shown in FIG. 15A indicates the collector (third terminal) of the input signal detection transistor Tr2.
  • 3 terminal) is shown the current Isense when the harmonic termination circuit is not provided.
  • the solid line shown in FIG. 15B indicates the input/output power ratio when the harmonic termination circuit is provided at the collector (third terminal) of the input signal detection transistor Tr2, and the broken line shown in FIG. 15B indicates the collector of the input signal detection transistor Tr2.
  • the input/output power ratio is shown when (the third terminal) is not provided with a harmonic termination circuit.
  • the limiting characteristics of the limiter circuit 3g of the amplifier circuit 10g can be improved.
  • FIG. 16A and 16B are diagrams showing one configuration example of an amplifier circuit to which the limiter circuit according to the eighth modification of the embodiment is applied.
  • the emitter (first terminal) of the input signal detection transistor Tr2 is grounded through an adjustment resistor R2 (second adjustment resistor).
  • the base (second terminal) of the voltage limiting transistor Tr3 may be connected to the connection point between the collector (third terminal) and the adjusting resistor R1 via the adjusting resistor R3 (third adjusting resistor). Further, as shown in FIG.
  • the limiter circuit 3h of the amplifier circuit 10h has an adjustment resistor R2 between the collector (third terminal) of the input signal detection transistor Tr2 and the adjustment resistor R1.
  • the base (second terminal) of the voltage limiting transistor Tr3 may be connected to the connection point between the collector (third terminal) and the adjusting resistor R2 via the adjusting resistor R3.
  • the amplifying device according to the above-described embodiment and each modified example to, for example, the amplifying circuit 10A of the power amplifying circuit shown in FIG. 1A, it is possible to suppress excessive input to the subsequent amplifying circuit 10B. Further, by applying the amplifying device according to the above-described embodiments and modifications to the amplifying circuit 10A of the power amplifying circuit shown in FIG. 1B, for example, excessive input to the succeeding amplifying circuit 10B can be suppressed. Further, by applying the amplifier device according to the above-described embodiment and each modified example to, for example, the amplifier circuit 10B of the power amplifier circuit shown in FIG.
  • the present disclosure can have the following configuration as described above or instead of the above.
  • a limiter circuit is connectable to an amplification transistor that amplifies and outputs a high-frequency signal, and controls the voltage applied to the amplification transistor based on the high-frequency signal.
  • an input signal detection transistor for detecting the power of the high frequency signal; and a voltage limiting transistor for limiting the voltage applied to the amplification transistor based on the current flowing through the input signal detection transistor.
  • a limiter circuit includes an input terminal, an output terminal, an input signal detection transistor electrically connected to the input terminal for detecting power of a high frequency signal, and a first terminal connected to the output.
  • a voltage limiting transistor electrically connected to the terminal and having a third terminal electrically connected to the first supply voltage terminal for amplifying a high frequency signal between the input terminal and the output terminal;
  • An amplifier transistor for output can be connected.
  • the first terminal of the voltage limiting transistor is connected to the output terminal, and a choke inductor is connected between the second terminal of the voltage limiting transistor and the first power supply voltage terminal.
  • a first terminal of the input signal detection transistor electrically connected to a reference voltage terminal; a second coupling capacitor connected between the second terminal of the input signal detection transistor and the input terminal;
  • a second bias resistor is connected between the second terminal of the signal detection transistor and the second bias voltage terminal, and a first adjustment resistor is connected between the third terminal of the input signal detection transistor and the second power supply voltage terminal.
  • a second terminal of the voltage limiting transistor is connected to a connection point between the third terminal of the input signal detection transistor and the first adjustment resistor.
  • a choke inductor is connected between the first terminal of the voltage limiting transistor and the output terminal, and the second terminal of the voltage limiting transistor is connected to the first power supply voltage terminal.
  • a first terminal of the input signal detection transistor is grounded;
  • a second coupling capacitor is connected between the second terminal of the input signal detection transistor and the input terminal;
  • a second bias resistor is connected between the terminal and the second bias voltage terminal, a first adjustment resistor is connected between the third terminal of the input signal detection transistor and the second power supply voltage terminal, and the input signal detection
  • a second terminal of the voltage limiting transistor is connected to a connection point between the third terminal of the transistor and the first adjusting resistor.
  • the limiter circuit viewed from the amplifying transistor can be made high impedance by the choke inductor.
  • an inductor is further connected between a connection point between the third terminal of the input signal detection transistor and the first adjustment resistor and the second terminal of the voltage limiting transistor. It is
  • the limiter circuit viewed from the amplifying transistor can be made high impedance by the inductor.
  • a resistor is further connected between the connection point between the third terminal of the input signal detection transistor and the first adjustment resistor and the second terminal of the voltage limiting transistor. It is
  • the limiter circuit viewed from the amplifying transistor can be made high impedance by the resistor.
  • an LC filter is further provided between the connection point between the third terminal of the input signal detection transistor and the first adjustment resistor and the second terminal of the voltage limiting transistor. It is connected.
  • the fluctuation component of the high frequency signal amplified by the voltage limiting transistor can be attenuated by the LC filter.
  • an RC filter is further provided between the connection point between the third terminal of the input signal detection transistor and the first adjustment resistor and the second terminal of the voltage limiting transistor. It is connected.
  • the fluctuation component of the high frequency signal amplified by the voltage limiting transistor can be attenuated by the RC filter.
  • a second adjustment resistor is further connected between the first terminal of the input signal detection transistor and the reference voltage terminal, and the third terminal of the input signal detection transistor and the A third adjustment resistor is further connected between the connection point with the first adjustment resistor and the second terminal of the voltage limiting transistor.
  • a second adjustment resistor is further provided between the third terminal of the input signal detection transistor and the first adjustment resistor, wherein the first adjustment resistor and the second adjustment resistor are provided. and the second terminal of the voltage limiting transistor, a third adjusting resistor is further connected.
  • a harmonic termination circuit is connected to the third terminal of the input signal detection transistor.
  • the harmonic termination circuit is an LC series resonance circuit.
  • the harmonic termination circuit is a stub.
  • the first adjusting resistor is a variable resistor.
  • the voltage supplied from the first power supply voltage terminal is controlled according to the amplitude level of the high frequency signal or the average output power of the high frequency signal.
  • the voltage supplied from the second power supply voltage terminal is a predetermined fixed voltage.
  • a power amplifier circuit is provided between the limiter circuits (2) to (15) above and the input terminal and the output terminal, and amplifies and outputs a high frequency signal. and a transistor.
  • a power amplifier circuit is a power amplifier circuit in which a plurality of amplifier circuits are connected in multiple stages, and among the plurality of amplifier circuits, At least one of them includes the limiter circuits (2) to (15) above, and an amplification transistor provided between the input terminal and the output terminal for amplifying and outputting a high frequency signal.
  • the amplifying transistor has a first terminal grounded, a first coupling capacitor connected between the second terminal and the input terminal, and a first coupling capacitor connected between the second terminal and the input terminal.
  • a second bias resistor is connected between terminal 2 and a second bias voltage terminal, and a third terminal is connected to the output terminal.

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Abstract

入力信号の振幅に応じて効果的に増幅トランジスタの出力電力を制限することができるリミッタ回路及び電力増幅回路を実現する。リミッタ回路（３）は、高周波信号を増幅して出力する増幅トランジスタ（Ｔｒ１）に接続可能であって、高周波信号に基づき、増幅トランジスタ（Ｔｒ１）に印加する電圧を制御する。高周波信号の電力を検出する入力信号検出トランジスタ（Ｔｒ２）と、入力信号検出トランジスタ（Ｔｒ２）に流れる電流（Ｉｓｅｎｓｅ）に基づき、増幅トランジスタ（Ｔｒ１）に印加する電圧を制限する電圧制限トランジスタ（Ｔｒ３）と、を備える。

Description

リミッタ回路及び電力増幅回路
　本発明は、リミッタ回路及び電力増幅回路に関する。
　無線通信端末に搭載される電力増幅回路の高効率化技術として、複数段の増幅回路を多段接続し、入力信号の振幅レベルに応じて増幅回路の電源電圧を制御することによって電力効率の向上を図る、エンベロープトラッキング（ＥＴ：Envelope　Tracking）方式や、平均出力電力に応じて増幅回路の電源電圧を制御することによって電力効率の向上を図る、平均電力トラッキング（ＡＰＴ：Average　Power　Tracking）方式がある。
　複数段の増幅回路は、例えば、バイポーラトランジスタや電界効果型トランジスタ（ＦＥＴ：Field　Effect　Transistor）で構成される。前段の増幅回路の出力電力が大きくなり過ぎると、後段の増幅回路が過入力となる可能性がある。例えば、ＦＥＴのドレインに抵抗を介してバイアス電圧を印加し、制御電極に供給される入力信号の増加に伴ってバイアス電流を制限して出力電力をリミッティングするリミッタ回路が開示されている（例えば、特許文献１）。
特開平４－２９４６２１号公報
　増幅回路の電源電圧を制御する構成において、特許文献１に記載のリミッタ回路を適用した場合、電源電圧の増加に伴って入力信号の増加によるバイアス電流制限効果が相殺され、十分な出力電力抑制効果が得られない可能性がある。
　本開示は、上記に鑑みてなされたものであって、入力信号の振幅に応じて効果的に増幅トランジスタの出力電力を制限することができるリミッタ回路及び電力増幅回路を実現することを目的とする。
　本開示の一側面のリミッタ回路は、高周波信号を増幅して出力する増幅トランジスタに接続可能であって、前記高周波信号に基づき、前記増幅トランジスタに印加する電圧を制御するリミッタ回路であって、前記高周波信号の電力を検出する入力信号検出トランジスタと、前記入力信号検出トランジスタに流れる電流に基づき、前記増幅トランジスタに印加する電圧を制限する電圧制限トランジスタと、を備える。
　本開示の一側面のリミッタ回路は、入力端子と、出力端子と、前記入力端子に電気的に接続され、高周波信号の電力を検出する入力信号検出トランジスタと、第１端子が前記出力端子に電気的に接続され、第３端子が第１電源電圧端子に電気的に接続される電圧制限トランジスタと、を備え、前記入力端子と前記出力端子との間に、高周波信号を増幅して出力する増幅トランジスタが接続可能である。
　本開示の一側面の電力増幅回路は、上記リミッタ回路と、前記入力端子と前記出力端子との間に設けられ、高周波信号を増幅して出力する増幅トランジスタと、を備える。
　本開示の一側面の電力増幅回路は、複数の増幅回路が多段接続された電力増幅回路であって、複数の前記増幅回路のうち、最終段の増幅回路を除く増幅回路のうちの少なくとも１つは、上記リミッタ回路と、前記入力端子と前記出力端子との間に設けられ、高周波信号を増幅して出力する増幅トランジスタと、を備える。
　本開示によれば、入力信号の振幅に応じて効果的に増幅トランジスタの出力電力を制限することができるリミッタ回路及び電力増幅回路を実現することができる。
図１Ａは、本開示に係る電力増幅回路の概略構成の第１例を示す図である。 図１Ｂは、本開示に係る電力増幅回路の概略構成の第２例を示す図である。 図２は、実施形態に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。 図３Ａは、増幅トランジスタの入力電力振幅に対するリミッタ回路に流れる電流特性の一例を示す図である。 図３Ｂは、増幅トランジスタの入出力電力特性の一例を示す図である。 図４は、比較例に係る増幅回路の一構成例を示す図である。 図５は、比較例に係る増幅回路の入出力電力特性の一例を示す図である。 図６Ａは、実施形態に係るリミッタ回路における制限特性の第１設定例を示す図である。 図６Ｂは、実施形態に係るリミッタ回路における制限特性の第１設定例を示す図である。 図７Ａは、実施形態に係るリミッタ回路における制限特性の第２設定例を示す図である。 図７Ｂは、実施形態に係るリミッタ回路における制限特性の第２設定例を示す図である。 図８は、実施形態の第１変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。 図９は、実施形態の第２変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。 図１０は、実施形態の第３変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。 図１１は、実施形態の第４変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。 図１２は、実施形態の第５変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。 図１３は、実施形態の第６変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。 図１４Ａは、実施形態の第７変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。 図１４Ｂは、実施形態の第７変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。 図１５Ａは、実施形態の第７変形例に係るリミッタ回路における制限特性の改善例を示す図である。 図１５Ｂは、実施形態の第７変形例に係るリミッタ回路における制限特性の改善例を示す図である。 図１６Ａは、実施形態の第８変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。 図１６Ｂは、実施形態の第８変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。
　以下に、実施形態に係るリミッタ回路及び電力増幅回路を図面に基づいて詳細に説明する。なお、この実施形態により本開示が限定されるものではない。実施形態及び各変形例は例示であり、実施形態及び変形例で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。実施形態の変形例では、実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については変形例毎には逐次言及しない。
　図１Ａは、本開示に係る電力増幅回路の概略構成の第１例を示す図である。図１Ｂは、本開示に係る電力増幅回路の概略構成の第２例を示す図である。本開示に係る電力増幅回路１は、例えば、第５世代移動通信システムにおけるＳｕｂ６やＷｉＦｉの５ＧＨｚ帯の高周波通信に対応した無線通信端末に搭載される。
　図１Ａ及び図１Ｂに示すように、本開示に係る電力増幅回路１（１Ａ，１Ｂ）は、複数段の増幅回路１０が直列接続されて構成される。本開示において、電力増幅回路１は、例えば、無線通信端末が対応する通信方式に応じて、１あるいは複数のバンド（マルチバンド）を含む所定の帯域幅を有する送信周波数帯域内の高周波信号を増幅対象としている。
　図１Ａでは、２つの増幅回路１０Ａ，１０Ｂが直列接続された２段構成の電力増幅回路１Ａを例示している。図１Ｂでは、３つの増幅回路１０Ａ，１０Ｂ，１０Ｃが直列接続された３段構成の電力増幅回路１Ｂを例示している。電力増幅回路１は、２段構成及び３段構成に限らず、４以上の複数の増幅回路１０が直列接続された多段構成であっても良い。
　電力増幅回路１は、入力端子ｉｎに接続された前段の回路から、送信周波数帯域内の高周波信号である入力信号が入力され、入力された入力信号を増幅する。そして、電力増幅回路１は、増幅後の高周波信号である出力信号を、出力端子ｏｕｔに接続された後段の回路に出力する。前段の回路は、変調信号の電力を調整する送信電力制御回路が例示されるが、これに限定されない。後段の回路は、出力信号に対するフィルタリング等を行ってアンテナに送信するフロントエンド回路が例示されるが、これに限定されない。
　図１Ａに示す２段構成の電力増幅回路１Ａにおいて、前段の増幅回路１０Ａの出力電力が大きくなり過ぎると、後段の増幅回路１０Ｂが過入力となる可能性がある。また、図２Ｂに示す３段構成の電力増幅回路１Ｂにおいて、前段の増幅回路１０Ａの出力電力が大きくなり過ぎると、後段の増幅回路１０Ｂが過入力となる可能性がある。同様に、前段の増幅回路１０Ｂの出力電力が大きくなり過ぎると、後段の増幅回路１０Ｃが過入力となる可能性がある。このため、図１Ａに示す２段構成の電力増幅回路１Ａの増幅回路１０Ａ、図１Ｂに示す３段構成の電力増幅回路１Ｂの増幅回路１０Ａ，１０Ｂの出力電力を適切に制限する必要がある。
　図２は、実施形態に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。図１に示すように、増幅回路１０は、増幅トランジスタＴｒ１と、リミッタ回路３と、入力カップリングキャパシタＣｉｎと、を含む。リミッタ回路３は、チョークインダクタＬを含む。図２に示す構成の増幅回路１０は、図１Ａに示す増幅回路１０Ａ、図１Ｂに示す増幅回路１０Ａ，１０Ｂに適用される。
　増幅トランジスタＴｒ１は、入力カップリングキャパシタＣｉｎを介して入力端子２ａから入力される入力信号ＲＦｉｎを増幅し、増幅後の出力信号ＲＦｏｕｔを出力端子２ｂから出力する。入力カップリングキャパシタＣｉｎは、入力信号ＲＦｉｎに含まれる直流成分を遮断する。
　増幅トランジスタＴｒ１は、例えば、バイポーラトランジスタである。増幅トランジスタＴｒ１をバイポーラトランジスタで構成する場合、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction　Bipolar　Transistor）が例示される。増幅トランジスタＴｒ１は、例えば、電界効果型トランジスタ（ＦＥＴ：Field　Effect　Transistor）で構成されていても良い。増幅トランジスタＴｒ１の構成により本開示が限定されるものではない。
　以下、増幅トランジスタＴｒ１がバイポーラトランジスタである例について説明する。増幅トランジスタＴｒ１をＦＥＴで構成する場合、増幅トランジスタＴｒ１の「エミッタ」を「ソース」と読み替え、「ベース」を「ゲート」と読み替え、「コレクタ」を「ドレイン」と読み替えれば良い。
　増幅トランジスタＴｒ１のエミッタ（第１端子）は、基準電位とされる。基準電位は、ここでは接地電位とするが、これに限定されない。
　増幅トランジスタＴｒ１のベース（第２端子）と入力端子２ａとの間には、入力カップリングキャパシタＣｉｎ（第１カップリングキャパシタ）が接続されている。また、増幅トランジスタＴｒ１のベース（第２端子）と第１バイアス電圧端子２ｃとの間には、バイアス抵抗Ｒｂ１（第１バイアス抵抗）が接続されている。
　入力信号ＲＦｉｎは、入力カップリングキャパシタＣｉｎを介して増幅トランジスタＴｒ１に入力される。増幅トランジスタＴｒ１のベース（第２端子）には、バイアス抵抗Ｒｂ１を介してバイアス電圧Ｖｂ１（第１バイアス電圧）が供給される。
　増幅トランジスタＴｒ１のコレクタ（第３端子）は、出力端子２ｂに接続されている。増幅トランジスタＴｒ１の出力信号ＲＦｏｕｔは、出力端子２ｂから出力される。
　また、増幅トランジスタＴｒ１のコレクタ（第３端子）には、リミッタ回路３が接続される。増幅トランジスタＴｒ１のコレクタ（第３端子）には、リミッタ回路３のチョークインダクタＬを介して電源電圧Ｖｃｃ（第１電源電圧）が印加される。本開示において、電源電圧Ｖｃｃは、電力増幅回路１が平均電力トラッキング（ＡＰＴ）方式あるいはエンベロープトラッキング（ＥＴ）方式により電力増幅を行う際に、入力信号の振幅レベルや平均出力電力に応じて制御される可変電圧である。なお、チョークインダクタＬは、送信周波数帯域に対して十分に高いインピーダンスを有している。
　リミッタ回路３は、入力信号ＲＦｉｎの電力に応じて、増幅トランジスタＴｒ１のコレクタ（第３端子）に印加する電圧を制御する回路である。具体的に、リミッタ回路３は、チョークインダクタＬに加えて、入力信号検出トランジスタＴｒ２と、電圧制限トランジスタＴｒ３と、を含む。
　入力信号検出トランジスタＴｒ２及び電圧制限トランジスタＴｒ３は、例えば、バイポーラトランジスタである。入力信号検出トランジスタＴｒ２及び電圧制限トランジスタＴｒ３をバイポーラトランジスタで構成する場合、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction　Bipolar　Transistor）が例示される。入力信号検出トランジスタＴｒ２及び電圧制限トランジスタＴｒ３は、例えば、電界効果型トランジスタ（ＦＥＴ：Field　Effect　Transistor）で構成されていても良い。入力信号検出トランジスタＴｒ２及び電圧制限トランジスタＴｒ３の構成により本開示が限定されるものではない。
　以下、入力信号検出トランジスタＴｒ２及び電圧制限トランジスタＴｒ３がバイポーラトランジスタである例について説明する。入力信号検出トランジスタＴｒ２及び電圧制限トランジスタＴｒ３をＦＥＴで構成する場合、入力信号検出トランジスタＴｒ２及び電圧制限トランジスタＴｒ３の「エミッタ」を「ソース」と読み替え、「ベース」を「ゲート」と読み替え、「コレクタ」を「ドレイン」と読み替えれば良い。
　入力信号検出トランジスタＴｒ２のエミッタ（第１端子）は、基準電圧端子２ｄに接続されている。基準電圧端子２ｄの電位は、ここでは接地電位とするが、これに限定されない。
　入力信号検出トランジスタＴｒ２のベース（第２端子）と入力端子２ａとの間には、カップリングキャパシタＣ（第２カップリングキャパシタ）が接続されている。また、入力信号検出トランジスタＴｒ２のベース（第２端子）と第２バイアス電圧端子２ｅとの間には、バイアス抵抗Ｒｂ２（第２バイアス抵抗）が接続されている。なお、バイアス電圧Ｖｂ２は、増幅トランジスタＴｒ１のコレクタ（第３端子）に印加される電圧を制限する際の制限特性を調整するために設定される。カップリングキャパシタＣの他端には、入力信号ＲＦｉｎが入力される。
　入力信号ＲＦｉｎは、カップリングキャパシタＣ（第２カップリングキャパシタ）を介して入力信号検出トランジスタＴｒ２に入力される。入力信号検出トランジスタＴｒ２のベース（第２端子）には、バイアス抵抗Ｒｂ２を介してバイアス電圧Ｖｂ２（第２バイアス電圧）が供給される。
　入力信号検出トランジスタＴｒ２のコレクタ（第３端子）と第２電源電圧端子２ｆとの間には、調整抵抗Ｒ１（第１調整抵抗）が接続されている。入力信号検出トランジスタＴｒ２には、調整抵抗Ｒ１を介してバッテリー電源電圧Ｖｂａｔ（第２電源電圧）が印加される。本開示において、バッテリー電源電圧Ｖｂａｔは、例えば無線通信端末に搭載されるバッテリーから供給される所定の固定電圧である。なお、調整抵抗Ｒ１の抵抗値は、増幅トランジスタＴｒ１のコレクタ（第３端子）に印加される電圧を制限する際の制限特性を調整するために設定される。
　入力信号検出トランジスタＴｒ２のコレクタ（第３端子）と調整抵抗Ｒ１との接続点に電圧制限トランジスタＴｒ３のベース（第２端子）が接続されている。
　電圧制限トランジスタＴｒ３のエミッタ（第１端子）は、増幅トランジスタＴｒ１のドレイン（第３端子）に接続されている。言い換えると、電圧制限トランジスタＴｒ３のエミッタ（第１端子）は、出力端子２ｂに接続されている。
　電圧制限トランジスタＴｒ３のコレクタ（第３端子）と第１電源電圧端子２ｇとの間には、チョークインダクタＬが接続されている。電圧制限トランジスタＴｒ３には、チョークインダクタＬを介して電源電圧Ｖｃｃ（第１電源電圧）が印加される。
　上述した構成において、増幅トランジスタＴｒ１のコレクタ（第３端子）に印加される電圧Ｖｏｕｔは、下記（１）式で示される。下記（１）式において、Ｉｓｅｎｓｅは、入力信号検出トランジスタＴｒ２に流れる電流を示し、Ｖｔｈは、電圧制限トランジスタＴｒ３のしきい値電圧を示している。
　Ｖｏｕｔ＝Ｖｂａｔ－Ｒ１×Ｉｓｅｎｓｅ－Ｖｔｈ・・・（１）
　上記（１）式で示されるように、増幅トランジスタＴｒ１のコレクタ（第３端子）に印加される電圧Ｖｏｕｔは、入力信号検出トランジスタＴｒ２に流れる電流Ｉｓｅｎｓｅに応じて変化する。
　本開示において、入力信号検出トランジスタＴｒ２に流れる電流Ｉｓｅｎｓｅは、入力信号ＲＦｉｎに応じて変化する。以下、入力信号検出トランジスタＴｒ２に流れる電流Ｉｓｅｎｓｅの設定手法について説明する。
　図３Ａは、増幅トランジスタの入力電力振幅に対するリミッタ回路に流れる電流特性の一例を示す図である。図３Ｂは、増幅トランジスタの入出力電力特性の一例を示す図である。図３Ａにおいて、横軸は入力電力Ｐｉｎを示し、縦軸は入力信号検出トランジスタＴｒ２に流れる電流Ｉｓｅｎｓｅを示している。図３Ｂにおいて、横軸は入力電力Ｐｉｎを示し、縦軸は出力電力Ｐｏｕｔを示している。図３Ｂに示す実線は、電源電圧Ｖｃｃ（第１電源電圧）の電圧値がａである場合の出力電力Ｐｏｕｔを示し、図３Ｂに示す破線は、電源電圧Ｖｃｃ（第１電源電圧）の電圧値がｂである場合の出力電力Ｐｏｕｔを示し、図３Ｂに示す一点鎖線は、電源電圧Ｖｃｃ（第１電源電圧）の電圧値がｃである場合の出力電力Ｐｏｕｔを示している。なお、各電圧値ａ，ｂ，ｃの大小関係は、ａ＞ｂ＞ｃである。
　図２に示す実施形態の構成において、入力信号検出トランジスタＴｒ２のベース（第２端子）に印加されるバイアス電圧Ｖｂ２及び調整抵抗Ｒ１を調整し、図３Ａに示すように、入力電力Ｐｉｎが相対的に大きい領域において入力信号検出トランジスタＴｒ２に電流Ｉｓｅｎｓｅが流れるように設定することで、図３Ｂに示すように、増幅トランジスタＴｒ１のコレクタ（第３端子）に印加される電圧Ｖｏｕｔが低下する。これにより、入力電力Ｐｉｎが相対的に大きい領域において増幅回路１０の出力電力Ｐｏｕｔが制限される。
　図４は、比較例に係る増幅回路の一構成例を示す図である。図４に示す比較例では、リミッタ回路３に代えて抵抗Ｒを設けている。図５は、比較例に係る増幅回路の入出力電力特性の一例を示す図である。図５に示す例において、横軸は入力電力Ｐｉｎを示し、縦軸は出力電力Ｐｏｕｔを示している。
　図５に示す実線は、電源電圧Ｖｃｃ（第１電源電圧）の電圧値がａである場合の入出力電力比を示し、図５に示す破線は、電源電圧Ｖｃｃ（第１電源電圧）の電圧値がｂである場合の入出力電力比を示し、図５に示す一点鎖線は、電源電圧Ｖｃｃ（第１電源電圧）の電圧値がｃである場合の入出力電力比を示している。なお、電源電圧Ｖｃｃ（第１電源電圧）の各電圧値ａ，ｂ，ｃの大小関係は、ａ＞ｂ＞ｃである。
　図４に示す比較例の構成において、増幅トランジスタＴｒ１のコレクタ（第３端子）に印加される電圧Ｖｏｕｔは、下記（２）式で示される。下記（２）式において、Ｉは、抵抗Ｒに流れる電流を示している。
　Ｖｏｕｔ＝Ｖｃｃ－Ｒ×Ｉ・・・（２）
　上記（２）式で示されるように、図４に示す比較例の構成では、電源電圧Ｖｃｃの変動に応じて増幅トランジスタＴｒ１のコレクタ（第３端子）に印加される電圧Ｖｏｕｔが変動し、これに伴い、図５に示すように、入力電力Ｐｉｎが相対的に大きい領域において出力電力Ｐｏｕｔが大きく変動する。
　図２に示す実施形態の構成では、図３Ｂに示すように、電源電圧Ｖｃｃの変動に対する出力電力Ｐｏｕｔの変動が抑制される。換言すれば、出力電力Ｐｏｕｔに対する電源電圧変動の依存度を低減することができる。
　図６Ａ及び図６Ｂは、実施形態に係るリミッタ回路における制限特性の第１設定例を示す図である。図７Ａ及び図７Ｂは、実施形態に係るリミッタ回路における制限特性の第２設定例を示す図である。図６Ａ及び図７Ａにおいて、横軸は入力電力Ｐｉｎを示し、縦軸は入力信号検出トランジスタＴｒ２に流れる電流Ｉｓｅｎｓｅを示している。図６Ｂ及び図７Ｂにおいて、横軸は入力電力Ｐｉｎを示し、縦軸は出力電力Ｐｏｕｔを示している。
　図６Ａ及び図６Ｂに示す実線は、バイアス電圧Ｖｂ２（第２バイアス電圧）の電圧値がｄである場合の電流Ｉｓｅｎｓｅを示し、図６Ａ及び図６Ｂに示す破線は、バイアス電圧Ｖｂ２（第２バイアス電圧）の電圧値がｅである場合の電流Ｉｓｅｎｓｅを示し、図６Ａ及び図６Ｂに示す一点鎖線は、バイアス電圧Ｖｂ２（第２バイアス電圧）の電圧値がｆである場合の電流Ｉｓｅｎｓｅを示している。図７Ａ及び図７Ｂに示す実線は、バイアス電圧Ｖｂ２（第２バイアス電圧）の電圧値がｄである場合の入出力電力比を示し、図７Ａ及び図７Ｂに示す破線は、バイアス電圧Ｖｂ２（第２バイアス電圧）の電圧値がｅである場合の入出力電力比を示し、図７Ａ及び図７Ｂに示す一点鎖線は、バイアス電圧Ｖｂ２（第２バイアス電圧）の電圧値がｆである場合の入出力電力比を示している。なお、バイアス電圧Ｖｂ２（第２バイアス電圧）の各電圧値ｄ，ｅ，ｆの大小関係は、ｄ＞ｅ＞ｆである。
　図２に示す実施形態の構成において、入力信号検出トランジスタＴｒ２のベース（第２端子）に印加されるバイアス電圧Ｖｂ２及び調整抵抗Ｒ１を調整することで、増幅トランジスタＴｒ１のコレクタ（第３端子）に印加される電圧を制限する際の制限特性を設定することができる。具体的には、リミッタ回路３から出力される電圧の大きさを変更することで、リミッティング特性あるいはシャットダウン特性に設定することができる。リミッティング特性とする場合の電圧値は、シャットダウン特性とする場合の電圧値よりも小さい。
　図６Ａ及び図６Ｂに示す第１設定例では、入力電力Ｐｉｎが相対的に大きい領域において増幅回路１０の出力電力Ｐｏｕｔをリミッティングすることができる。具体的に、図６Ａ及び図６Ｂに示す第１設定例では、入力信号検出トランジスタＴｒ２のベース（第２端子）に印加されるバイアス電圧Ｖｂ２を可変することで、増幅回路１０の出力電力Ｐｏｕｔの抑制量を制御することができる。
　図７Ａ及び図７Ｂに示す第２設定例では、入力電力Ｐｉｎが相対的に大きい領域において増幅回路１０の出力電力Ｐｏｕｔをシャットダウン（一定値以下にする）することができる。具体的に、図７Ａ及び図７Ｂに示す第１設定例では、入力信号検出トランジスタＴｒ２のベース（第２端子）に印加されるバイアス電圧Ｖｂ２を可変することで、増幅回路１０の出力電力Ｐｏｕｔをシャットダウンする入力電力Ｐｉｎを制御することができる。
（第１変形例）
　図８は、実施形態の第１変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。図８に示すように、増幅回路１０ａのリミッタ回路３ａのチョークインダクタＬは、電圧制限トランジスタＴｒ３のエミッタ（第１端子）と増幅トランジスタＴｒ１のコレクタ（第３端子）との間に設けられている。換言すれば、電圧制限トランジスタＴｒ３のエミッタ（第１端子）と出力端子２ｂとの間にチョークインダクタＬが接続されている。これにより、増幅トランジスタＴｒ１から見たリミッタ回路３ａをハイインピーダンス化することができる。これにより、後段に接続される整合回路の負荷に与える影響を小さくすることができ、増幅トランジスタＴｒ１の特性に洗える影響を小さくすることができる。
（第２変形例）
　図９は、実施形態の第２変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。図９に示すように、増幅回路１０ｂのリミッタ回路３ｂは、電圧制限トランジスタＴｒ３のベース（第２端子）に接続する経路にインダクタＬ１が設けられている。換言すれば、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）と調整抵抗Ｒ１との接続点と、電圧制限トランジスタＴｒ３のベース（第２端子）との間に、インダクタＬ１が接続されている。これにより、第１変形例と同様に、増幅トランジスタＴｒ１から見たリミッタ回路３ｂをハイインピーダンス化することができる。これにより、第１変形例と同様に、後段に接続される整合回路の負荷に与える影響を小さくすることができ、増幅トランジスタＴｒ１の特性に洗える影響を小さくすることができる。
（第３変形例）
　図１０は、実施形態の第３変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。図１０に示すように、増幅回路１０ｃのリミッタ回路３ｃは、第２変形例のインダクタＬ１に代えて、電圧制限トランジスタＴｒ３のベース（第２端子）に接続する経路に抵抗Ｒ（抵抗）が設けられている。換言すれば、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）と調整抵抗Ｒ１との接続点と、電圧制限トランジスタＴｒ３のベース（第２端子）との間に、抵抗Ｒ（抵抗）が接続されている。これにより、第１変形例及び第２変形例と同様に、増幅トランジスタＴｒ１から見たリミッタ回路３ｃをハイインピーダンス化することができる。これにより、第１変形例と同様に、後段に接続される整合回路の負荷に与える影響を小さくすることができ、増幅トランジスタＴｒ１の特性に洗える影響を小さくすることができる。
（第４変形例）
　図１１は、実施形態の第４変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。図１１に示すように、増幅回路１０ｄのリミッタ回路３ｄは、第２変形例のインダクタＬ１に加え、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）に接地電位に接続されたキャパシタＣｃが設けられている。接地電位に接続されたキャパシタＣｃとインダクタＬ１とは、ＬＣフィルタを構成する。換言すれば、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）と調整抵抗Ｒ１との接続点と、電圧制限トランジスタＴｒ３のベース（第２端子）との間に、ＬＣフィルタが接続されている。これにより、増幅トランジスタＴｒ１から出力された出力信号が電圧制限トランジスタＴｒ３へ漏れ出し、電圧制限トランジスタＴｒ３によって増幅された高周波信号成分をＬＣフィルタによって減衰させることができる。
（第５変形例）
　図１２は、実施形態の第５変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。図１２に示すように、増幅回路１０ｅのリミッタ回路３ｅは、第３変形例の抵抗Ｒに加え、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）に接地電位に接続されたキャパシタＣｃが設けられている。接地電位に接続されたキャパシタＣｃと抵抗Ｒとは、ＲＣフィルタを構成する。換言すれば、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）と調整抵抗Ｒ１との接続点と、電圧制限トランジスタＴｒ３のベース（第２端子）との間に、ＲＣフィルタが接続されている。これにより、増幅トランジスタＴｒ１から出力された出力信号が電圧制限トランジスタＴｒ３へ漏れ出し、電圧制限トランジスタＴｒ３によって増幅された高周波信号成分をＲＣフィルタによって減衰させることができる。
（第６変形例）
　図１３は、実施形態の第６変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。図１３に示すように、調整抵抗Ｒ１は、可変抵抗であっても良い。可変抵抗は、例えば、パワーアンプＩＣに設けられたラダー抵抗とスイッチが例示される。これにより、増幅回路１０ｆのリミッタ回路３ｆにおける制限特性の設定が容易になる。
（第７変形例）
　図１４Ａ及び図１４Ｂは、実施形態の第７変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。図１４Ａ及び図１４Ｂに示すように、増幅回路１０ｇのリミッタ回路３ｇは、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）に高調波終端回路が接続されている。図１４Ａでは、高調波終端回路として入力信号検出トランジスタＴｒ２のコレクタ（第３端子）にＬＣ直列回路が接続された例を示している。図１４Ｂでは、高調波終端回路として入力信号検出トランジスタＴｒ２のコレクタ（第３端子）にスタブＳｔｕｂが接続された例を示している。
　図１５Ａ及び図１５Ｂは、実施形態の第７変形例に係るリミッタ回路における制限特性の改善例を示す図である。図１５Ａにおいて、横軸は入力電力Ｐｉｎを示し、縦軸は入力信号検出トランジスタＴｒ２に流れる電流Ｉｓｅｎｓｅを示している。図１５Ｂにおいて、横軸は入力電力Ｐｉｎを示し、縦軸は出力電力Ｐｏｕｔを示している。
　図１５Ａに示す実線は、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）に高調波終端回路を設けた場合の電流Ｉｓｅｎｓｅを示し、図１５Ａに示す破線は、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）に高調波終端回路を設けていない場合の電流Ｉｓｅｎｓｅを示している。図１５Ｂに示す実線は、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）に高調波終端回路を設けた場合の入出力電力比を示し、図１５Ｂに示す破線は、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）に高調波終端回路を設けていない場合の入出力電力比を示している。
　図１５Ａ及び図１５Ｂに示すように、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）に高調波終端回路を設けることで、増幅回路１０ｇのリミッタ回路３ｇにおける制限特性を改善することができる。
（第８変形例）
　図１６Ａ及び図１６Ｂは、実施形態の第８変形例に係るリミッタ回路を適用した増幅回路の一構成例を示す図である。増幅回路１０ｈのリミッタ回路３ｈは、図１６Ａに示すように、調整抵抗Ｒ２（第２調整抵抗）を介して入力信号検出トランジスタＴｒ２のエミッタ（第１端子）が接地され、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）と調整抵抗Ｒ１との接続点に調整抵抗Ｒ３（第３調整抵抗）を介して電圧制限トランジスタＴｒ３のベース（第２端子）が接続される態様であっても良い。また、増幅回路１０ｈのリミッタ回路３ｈは、図１６Ｂに示すように、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）と調整抵抗Ｒ１との間に調整抵抗Ｒ２を設け、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）と調整抵抗Ｒ２との接続点に調整抵抗Ｒ３を介して電圧制限トランジスタＴｒ３のベース（第２端子）が接続される態様であっても良い。これにより、入力信号検出トランジスタＴｒ２のコレクタ（第３端子）－エミッタ（第１端子）間電圧（入力信号検出トランジスタＴｒ２をＦＥＴで構成する場合、入力信号検出トランジスタＴｒ２のドレイン－ソース間電圧）の上昇を抑制することができる。
　上述した実施形態及び各変形例に係る増幅装置を、例えば図１Ａに示す電力増幅回路の増幅回路１０Ａに適用することにより、後段の増幅回路１０Ｂの過入力を抑制することができる。また、上述した実施形態及び各変形例に係る増幅装置を、例えば図１Ｂに示す電力増幅回路の増幅回路１０Ａに適用することにより、後段の増幅回路１０Ｂの過入力を抑制することができる。また、上述した実施形態及び各変形例に係る増幅装置を、例えば図１Ｂに示す電力増幅回路の増幅回路１０Ｂに適用することにより、後段の増幅回路１０Ｃの過入力を抑制することができる。
　なお、上記した実施形態及び各変形例は、本開示の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本開示は、その趣旨を逸脱することなく、変更／改良され得るとともに、本開示にはその等価物も含まれる。
　本開示は、上述したように、あるいは、上述に代えて、以下の構成をとることができる。
（１）本開示の一側面のリミッタ回路は、高周波信号を増幅して出力する増幅トランジスタに接続可能であって、前記高周波信号に基づき、前記増幅トランジスタに印加する電圧を制御するリミッタ回路であって、前記高周波信号の電力を検出する入力信号検出トランジスタと、前記入力信号検出トランジスタに流れる電流に基づき、前記増幅トランジスタに印加する電圧を制限する電圧制限トランジスタと、を備える。
　この構成では、入力信号の振幅に応じて効果的に増幅トランジスタの出力電力を制限することができる。
（２）本開示の一側面のリミッタ回路は、入力端子と、出力端子と、前記入力端子に電気的に接続され、高周波信号の電力を検出する入力信号検出トランジスタと、第１端子が前記出力端子に電気的に接続され、第３端子が第１電源電圧端子に電気的に接続される電圧制限トランジスタと、を備え、前記入力端子と前記出力端子との間に、高周波信号を増幅して出力する増幅トランジスタが接続可能である。
　この構成では、入力信号の振幅に応じて効果的に増幅トランジスタの出力電力を制限することができる。
（３）上記（２）のリミッタ回路において、前記電圧制限トランジスタの第１端子が前記出力端子に接続され、前記電圧制限トランジスタの第２端子と前記第１電源電圧端子の間にチョークインダクタが接続され、前記入力信号検出トランジスタの第１端子が電気的に基準電圧端子に接続され、前記入力信号検出トランジスタの第２端子と前記入力端子との間に第２カップリングキャパシタが接続され、前記入力信号検出トランジスタの第２端子と第２バイアス電圧端子との間に第２バイアス抵抗が接続され、前記入力信号検出トランジスタの第３端子と第２電源電圧端子との間に第１調整抵抗が接続され、前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点に前記電圧制限トランジスタの第２端子が接続されている。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。
（４）上記（２）のリミッタ回路において、前記電圧制限トランジスタの第１端子と前記出力端子との間にチョークインダクタが接続され、前記電圧制限トランジスタの第２端子が前記第１電源電圧端子に接続され、前記入力信号検出トランジスタの第１端子が接地され、前記入力信号検出トランジスタの第２端子と前記入力端子との間に第２カップリングキャパシタが接続され、前記入力信号検出トランジスタの第２端子と第２バイアス電圧端子との間に第２バイアス抵抗が接続され、前記入力信号検出トランジスタの第３端子と第２電源電圧端子との間に第１調整抵抗が接続され、前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点に前記電圧制限トランジスタの第２端子が接続されている。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。また、増幅トランジスタから見たリミッタ回路をチョークインダクタによってハイインピーダンス化することができる。
（５）上記（３）のリミッタ回路において、前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらにインダクタが接続されている。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。また、増幅トランジスタから見たリミッタ回路をインダクタによってハイインピーダンス化することができる。
（６）上記（３）のリミッタ回路において、前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらに抵抗が接続されている。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。また、増幅トランジスタから見たリミッタ回路を抵抗によってハイインピーダンス化することができる。
（７）上記（３）のリミッタ回路において、前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらにＬＣフィルタが接続されている。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。また、電圧制限トランジスタによって増幅された高周波信号の揺らぎ成分をＬＣフィルタによって減衰させることができる。
（８）上記（３）のリミッタ回路において、前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらにＲＣフィルタが接続されている。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。また、電圧制限トランジスタによって増幅された高周波信号の揺らぎ成分をＲＣフィルタによって減衰させることができる。
（９）上記（３）のリミッタ回路において、前記入力信号検出トランジスタの第１端子と前記基準電圧端子との間に、さらに第２調整抵抗が接続され、前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらに第３調整抵抗が接続されている。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。また、入力信号検出トランジスタの第３端子－第１端子間の電圧上昇を抑制することができる。
（１０）上記（３）のリミッタ回路において、前記入力信号検出トランジスタの第３端子と、第１調整抵抗との間にさらに第２調整抵抗を備え、前記第１調整抵抗と前記第２調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらに第３調整抵抗が接続されている。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。また、入力信号検出トランジスタの第３端子－第１端子間の電圧上昇を抑制することができる。
（１１）上記（３）から（１０）のリミッタ回路において、前記入力信号検出トランジスタの第３端子に高調波終端回路が接続されている。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。また、入力信号検出トランジスタの第３端子を高調波終端することにより、リミッタ回路における制限特性を改善することができる。
（１２）上記（１１）のリミッタ回路において、前記高調波終端回路はＬＣ直列共振回路である。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。また、入力信号検出トランジスタの第３端子をＬＣ直列回路で高調波終端することにより、リミッタ回路における制限特性を改善することができる。
（１３）上記（１１）のリミッタ回路において、前記高調波終端回路はスタブである。
　この構成では、入力された高周波信号の振幅に応じて出力電力を制限することができる。また、入力信号検出トランジスタの第３端子をスタブで高調波終端することにより、リミッタ回路における制限特性を改善することができる。
（１４）上記（３）から（１３）のリミッタ回路において、前記第１調整抵抗は可変抵抗である。
　この構成では、リミッタ回路における制限特性の設定が容易になる。
（１５）上記（３）から（１４）のリミッタ回路において、前記第１電源電圧端子から供給される電圧は、前記高周波信号の振幅レベル、又は、前記高周波信号の平均出力電力に応じて制御される可変電圧であり、前記第２電源電圧端子から供給される電圧は、所定の固定電圧である。
　本開示により、入力信号の振幅に応じて効果的に増幅トランジスタの出力電力を制限することができるリミッタ回路を実現することができる。
（１６）本開示の一側面の電力増幅回路は、上記（２）から（１５）のリミッタ回路と、前記入力端子と前記出力端子との間に設けられ、高周波信号を増幅して出力する増幅トランジスタと、を備える。
　この構成では、後段の回路の過入力を抑制することができる。
（１７）本開示の一側面の電力増幅回路は、複数の増幅回路が多段接続された電力増幅回路であって、複数の前記増幅回路のうち、最終段の増幅回路を除く増幅回路のうちの少なくとも１つは、上記（２）から（１５）のリミッタ回路と、前記入力端子と前記出力端子との間に設けられ、高周波信号を増幅して出力する増幅トランジスタと、を備える。
　この構成では、リミッタ回路を備えた増幅回路の後段の増幅回路の過入力を抑制することができる。
（１８）上記（１６）又は（１７）の電力増幅回路において、前記増幅トランジスタは、第１端子が接地され、第２端子と前記入力端子との間に第１カップリングキャパシタが接続され、第２端子と第２バイアス電圧端子との間に第２バイアス抵抗が接続され、第３端子が前記出力端子に接続されている。
　本開示により、入力信号の振幅に応じて効果的に増幅トランジスタの出力電力を制限することができる電力増幅回路を実現することができる。
　１，１Ａ，１Ｂ　電力増幅回路
　２ａ　入力端子
　２ｂ　出力端子
　２ｃ　第１バイアス電圧端子
　２ｄ　基準電圧端子
　２ｅ　第２バイアス電圧端子
　２ｆ　第２電源電圧端子
　２ｇ　第１電源電圧端子
　３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ　リミッタ回路
　１０，１０Ａ，１０Ｂ，１０Ｃ，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ　増幅回路
　Ｃ　カップリングキャパシタ（第２カップリングキャパシタ）
　Ｃｃ　キャパシタ
　Ｃｉｎ　入力カップリングキャパシタ（第１カップリングキャパシタ）
　Ｌ　チョークインダクタ
　Ｌ１　インダクタ
　Ｒ　抵抗
　Ｒ１　調整抵抗（第１調整抵抗）
　Ｒ２　調整抵抗（第２調整抵抗）
　Ｒ３　調整抵抗（第３調整抵抗）
　Ｒｂ１　バイアス抵抗（第１バイアス抵抗）
　ＲＦｉｎ　入力信号
　ＲＦｏｕｔ　出力信号
　Ｓｔｕｂ　スタブ
　Ｔｒ１　増幅トランジスタ
　Ｔｒ２　入力信号検出トランジスタ
　Ｔｒ３　電圧制限トランジスタ
　Ｖｂ１　バイアス電圧（第１バイアス電圧）
　Ｖｂ２　バイアス電圧（第２バイアス電圧）
　Ｖｂａｔ　バッテリー電源電圧（第２電源電圧）
　Ｖｃｃ　電源電圧（第１電源電圧）

Claims (18)

  1. 　高周波信号を増幅して出力する増幅トランジスタに接続可能であって、前記高周波信号に基づき、前記増幅トランジスタに印加する電圧を制御するリミッタ回路であって、
    　前記高周波信号の電力を検出する入力信号検出トランジスタと、
    　前記入力信号検出トランジスタに流れる電流に基づき、前記増幅トランジスタに印加する電圧を制限する電圧制限トランジスタと、
    　を備える、
    　リミッタ回路。
  2. 　入力端子と、
    　出力端子と、
    　前記入力端子に電気的に接続され、高周波信号の電力を検出する入力信号検出トランジスタと、
    　第１端子が前記出力端子に電気的に接続され、第３端子が第１電源電圧端子に電気的に接続される電圧制限トランジスタと、
    　を備え、
    　前記入力端子と前記出力端子との間に、高周波信号を増幅して出力する増幅トランジスタが接続可能である、
    　リミッタ回路。
  3. 　請求項２に記載のリミッタ回路であって、
    　前記電圧制限トランジスタの第１端子が前記出力端子に接続され、
    　前記電圧制限トランジスタの第２端子と前記第１電源電圧端子の間にチョークインダクタが接続され、
    　前記入力信号検出トランジスタの第１端子が電気的に基準電圧端子に接続され、
    　前記入力信号検出トランジスタの第２端子と前記入力端子との間に第２カップリングキャパシタが接続され、
    　前記入力信号検出トランジスタの第２端子と第２バイアス電圧端子との間に第２バイアス抵抗が接続され、
    　前記入力信号検出トランジスタの第３端子と第２電源電圧端子との間に第１調整抵抗が接続され、
    　前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点に前記電圧制限トランジスタの第２端子が接続されている、
    　リミッタ回路。
  4. 　請求項２に記載のリミッタ回路であって、
    　前記電圧制限トランジスタの第１端子と前記出力端子との間にチョークインダクタが接続され、
    　前記電圧制限トランジスタの第２端子が前記第１電源電圧端子に接続され、
    　前記入力信号検出トランジスタの第１端子が接地され、
    　前記入力信号検出トランジスタの第２端子と前記入力端子との間に第２カップリングキャパシタが接続され、
    　前記入力信号検出トランジスタの第２端子と第２バイアス電圧端子との間に第２バイアス抵抗が接続され、
    　前記入力信号検出トランジスタの第３端子と第２電源電圧端子との間に第１調整抵抗が接続され、
    　前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点に前記電圧制限トランジスタの第２端子が接続されている、
    　リミッタ回路。
  5. 　請求項３に記載のリミッタ回路であって、
    　前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらにインダクタが接続されている、
    　リミッタ回路。
  6. 　請求項３に記載のリミッタ回路であって、
    　前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらに抵抗が接続されている、
    　リミッタ回路。
  7. 　請求項３に記載のリミッタ回路であって、
    　前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらにＬＣフィルタが接続されている、
    　リミッタ回路。
  8. 　請求項３に記載のリミッタ回路であって、
    　前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらにＲＣフィルタが接続されている、
    　リミッタ回路。
  9. 　請求項３に記載のリミッタ回路であって、
    　前記入力信号検出トランジスタの第１端子と前記基準電圧端子との間に、さらに第２調整抵抗が接続され、
    　前記入力信号検出トランジスタの第３端子と前記第１調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらに第３調整抵抗が接続されている、
    　リミッタ回路。
  10. 　請求項３に記載のリミッタ回路であって、
    　前記入力信号検出トランジスタの第３端子と、第１調整抵抗との間にさらに第２調整抵抗を備え、
    　前記第１調整抵抗と前記第２調整抵抗との接続点と、前記電圧制限トランジスタの第２端子との間に、さらに第３調整抵抗が接続されている、
    　リミッタ回路。
  11. 　請求項３から１０の何れか一項に記載のリミッタ回路であって、
    　前記入力信号検出トランジスタの第３端子に高調波終端回路が接続されている、
    　リミッタ回路。
  12. 　請求項１１に記載のリミッタ回路であって、
    　前記高調波終端回路はＬＣ直列共振回路である、
    　リミッタ回路。
  13. 　請求項１１に記載のリミッタ回路であって、
    　前記高調波終端回路はスタブである、
    　リミッタ回路。
  14. 　請求項３から１３の何れか一項に記載のリミッタ回路であって、
    　前記第１調整抵抗は可変抵抗である、
    　リミッタ回路。
  15. 　請求項３から１４の何れか一項に記載のリミッタ回路であって、
    　前記第１電源電圧端子から供給される電圧は、前記高周波信号の振幅レベル、又は、前記高周波信号の平均出力電力に応じて制御される可変電圧であり、
    　前記第２電源電圧端子から供給される電圧は、所定の固定電圧である、
    　リミッタ回路。
  16. 　請求項２から１５の何れか一項に記載のリミッタ回路と、
    　前記入力端子と前記出力端子との間に設けられ、高周波信号を増幅して出力する増幅トランジスタと、
    　を備える、
    　電力増幅回路。
  17. 　複数の増幅回路が多段接続された電力増幅回路であって、
    　複数の前記増幅回路のうち、最終段の増幅回路を除く増幅回路のうちの少なくとも１つは、
    　請求項２から１５の何れか一項に記載のリミッタ回路と、
    　前記入力端子と前記出力端子との間に設けられ、高周波信号を増幅して出力する増幅トランジスタと、
    　を備える、
    　電力増幅回路。
  18. 　請求項１６又は請求項１７に記載の電力増幅回路であって、
    　前記増幅トランジスタは、
    　第１端子が接地され、
    　第２端子と前記入力端子との間に第１カップリングキャパシタが接続され、
    　第２端子と第２バイアス電圧端子との間に第２バイアス抵抗が接続され、
    　第３端子が前記出力端子に接続されている、
    　電力増幅回路。
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