WO2023145256A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2023145256A1
WO2023145256A1 PCT/JP2022/044617 JP2022044617W WO2023145256A1 WO 2023145256 A1 WO2023145256 A1 WO 2023145256A1 JP 2022044617 W JP2022044617 W JP 2022044617W WO 2023145256 A1 WO2023145256 A1 WO 2023145256A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
channel layer
pair
convex structure
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2022/044617
Other languages
English (en)
French (fr)
Inventor
毅 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to US18/725,029 priority Critical patent/US20250126831A1/en
Priority to KR1020247026711A priority patent/KR20240144935A/ko
Publication of WO2023145256A1 publication Critical patent/WO2023145256A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H10D30/6213—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections having rounded corners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around

Definitions

  • the present disclosure relates to semiconductor devices.
  • FinFETs Fin Field-Effect Transistors
  • planar MOSFETs Metal-Oxide-Semiconductor Field-Effect Transistors
  • Patent Document 1 discloses a FinFET in which five sides of a channel having a hexagonal cross-sectional shape are surrounded by gates.
  • Such a FinFET can obtain higher driving capability by narrowing the width of the fin structure, which is the channel.
  • further miniaturization of the fin structure increases the difficulty and cost of the FinFET manufacturing process.
  • the present disclosure proposes a new and improved semiconductor device capable of improving the driving capability without relying on miniaturization of the fin structure.
  • a channel layer extending from a main surface of a substrate in a direction normal to the main surface, a gate electrode provided across the channel layer in one direction within the main surface, and a gate insulating film interposed between a channel layer and the gate electrode, wherein the channel layer protrudes from both side surfaces in the one direction so as to form an angle on the cross section in the one direction;
  • a semiconductor device comprising a convex structure and a pair of concave structures provided between the pair of convex structures and the substrate.
  • FIG. 1 is a see-through perspective view showing the overall configuration of a semiconductor device according to an embodiment of the present disclosure
  • FIG. 2 is a longitudinal sectional view showing a sectional configuration of the semiconductor device shown in FIG. 1
  • FIG. FIG. 4 is a schematic diagram for explaining each of the regions set in the projecting structure of the channel layer
  • 4A and 4B are schematic diagrams for explaining a method of deriving a mathematical expression representing an electric field in each region shown in FIG. 3
  • FIG. FIG. 5 is a graph showing the correspondence relationship between the apex angle of a convex structure and the electric field intensity applied to the convex structure
  • FIG. 4 is a graph showing a correspondence relationship between a shape factor ⁇ representing an electric field intensity dependent on the shape of a channel layer and the apex angle of a convex structure; It is a longitudinal cross-sectional view showing a cross-sectional configuration in the channel width direction of a semiconductor device according to a first modification.
  • FIG. 11 is a vertical cross-sectional view showing a cross-sectional configuration in the channel width direction of a semiconductor device according to a second modification;
  • FIG. 11 is a vertical cross-sectional view showing a cross-sectional configuration in the channel width direction of a semiconductor device according to a third modification;
  • FIG. 14 is a vertical cross-sectional view showing a cross-sectional configuration in the channel width direction of a semiconductor device according to a fourth modification;
  • FIG. 1 is a see-through perspective view showing the overall configuration of a semiconductor device 100 according to this embodiment.
  • FIG. 2 is a vertical cross-sectional view showing the cross-sectional configuration of the semiconductor device 100 shown in FIG.
  • the cross section shown in FIG. 2 is a cross section obtained by cutting the semiconductor device 100 in the channel width (or fin width) direction.
  • the semiconductor device 100 includes, for example, a substrate 110, a channel layer 120, a gate electrode 140, a gate insulating film 130, a source layer 150S, and a drain layer 150D.
  • a substrate 110 is a support for the semiconductor device 100 .
  • Substrate 110 may be, for example, a substrate composed of Si, SiGe, SiC, or a III-V compound semiconductor. Further, as shown in FIG. 2, the substrate 110 is provided with an isolation layer 111 made of an insulating material. The element isolation layer 111 is provided by embedding an insulating material in a part of the substrate 110, and can electrically isolate the semiconductor device 100 from other elements.
  • the channel layer 120 is made of a semiconductor material and extends from the main surface of the substrate 110 in the direction normal to the main surface.
  • the channel layer 120 may be composed of, for example, Si, SiGe, SiC, or a group III-V compound semiconductor into which conductivity type impurities are introduced.
  • the channel layer 120 is preferably made of a semiconductor material having a lattice constant close to that of the semiconductor material forming the substrate 110 .
  • the channel layer 120 may be made of the same semiconductor material that makes up the substrate 110 .
  • the channel layer 120 has at least a pair of protruding structures 121 protruding from both side surfaces in the channel width direction to form an angle.
  • the protruding structure 121 protrudes from the side surface of the channel layer 120 so as to form a recessed structure 122 between itself and the substrate 110 , and has a ridgeline formed by two surfaces inclined in the direction normal to the main surface of the substrate 110 .
  • the shape of the cross section of the convex structure 121 in the channel width direction (the cross-sectional shape shown in FIG. 2) is triangular with an acute, right, or obtuse apex angle protruding from the side surface of the channel layer 120 .
  • the shape of the convex structure 121 in the channel length direction orthogonal to the channel width direction is a triangular prism shape having the above-described triangular shape as a bottom surface.
  • the convex structure 121 an electric field is applied from the gate electrode 140 to the channel layer 120 on the two inclined surfaces forming the convex structure 121 .
  • the electric fields from the two inclined surfaces are superimposed and applied to the channel layer 120. Therefore, even if the gate voltage is the same, a stronger electric field can be applied to the channel layer 120. can. Therefore, the semiconductor device 100 can improve the gate control power with respect to the channel layer 120, so that the current driving capability can be improved.
  • the triangular apex angle of the convex structure 121 in the channel width direction is preferably 60 degrees or more and 150 degrees or less, more preferably 60 degrees or more and 90 degrees or less.
  • the semiconductor device 100 can apply a stronger electric field to the channel layer 120 even if the gate voltage is the same, as will be described later in the section on effects, so that the current driving capability is reduced. can be improved.
  • the pair of protruding structures 121 may overlap in the direction normal to the main surface of the substrate 110 and protrude from both side surfaces of the channel layer 120 .
  • the cross section of the channel layer 120 in the channel width direction has a zigzag shape (that is, a sawtooth shape) due to the plurality of convex structures 121 .
  • the semiconductor device 100 can apply a stronger electric field to the channel layer 120 at each of the plurality of pairs of convex structures 121, the current driving capability is increased in proportion to the number of the formed convex structures 121. can be improved.
  • the pair of protruding structures 121 may protrude from both side surfaces of the channel layer 120 at the same height.
  • the semiconductor device 100 can simultaneously form the pair of protruding structures 121 on both sides of the channel layer 120 in the same process, so that the channel layer 120 having the pair of protruding structures 121 can be formed more easily. be able to.
  • Such a channel layer 120 may be formed, for example, by epitaxially growing the above-described semiconductor material as a single crystal. Specifically, the channel layer 120 may be formed by epitaxially growing a semiconductor material by controlling crystal growth such that the two surfaces forming the convex structure 121 are the crystal planes of the semiconductor material.
  • the convex structure 121 is formed by epitaxially growing a semiconductor material so that the lower surface of the convex structure 121 is the crystal plane, and then changing the process conditions to epitaxially grow the semiconductor material so that the upper surface of the convex structure 121 is the crystal plane.
  • the plurality of pairs of protruding structures 121 shown in FIG. 2 are formed by planarizing the upper end portion of the channel layer 120 after forming the pair of protruding structures 121 by CMP (Chemical Mechanical Polishing) or the like, and then repeating the epitaxial growth described above. may be formed by CMP (Chemical Mechanical Polishing) or the like.
  • the channel layer 120 may be formed by a method other than epitaxial growth using crystal plane orientation.
  • the channel layer 120 may be formed using various microfabrication processes such as lithography, vapor deposition such as CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Deposition), and etching.
  • the gate electrode 140 is made of a conductive material, and is provided so as to straddle the channel layer 120 in the channel width direction of the channel layer 120 (that is, the direction in which the convex structure 121 of the channel layer 120 protrudes).
  • the gate electrode 140 may be composed of a conductive material including, for example, Si, poly-Si, Al, Cu, Au, W, Ta, Ti, Mo, or Ru, alone or in combination.
  • the gate electrode 140 is in contact with the channel layer 120 via the gate insulating film 130 at the two surfaces forming the corners of the protruding structure 121 of the channel layer 120 , so that the upper and lower surfaces of the protruding structure 121 of the channel layer 120 are in contact with each other.
  • An electric field can be applied from
  • the gate insulating film 130 is made of an insulating material and provided between the channel layer 120 and the gate electrode 140 . Specifically, the gate insulating film 130 may be provided so as to cover the surface of the channel layer 120 in the channel width direction.
  • the gate insulating film 130 may be composed of, for example, SiO x , SiN, or SiON, or a high dielectric constant material such as HfO x , HfAlON, Y 2 O 3 , ZrO x , Al 2 O 3 , or NbO x ( high-k material).
  • the gate insulating film 130 may be composed of an oxide of the semiconductor material that constitutes the channel layer 120 .
  • the semiconductor device 100 can easily form the gate insulating film 130 by surface oxidation of the channel layer 120, the manufacturing process can be further simplified.
  • the source layer 150S and the drain layer 150D are provided so as to be in contact with the channel layer 120 on both side surfaces of the channel layer 120 in the channel length direction (that is, the direction orthogonal to the channel width direction). Also, the source layer 150S and the drain layer 150D and the gate electrode 140 are electrically insulated by providing a gap or an insulating layer therebetween.
  • the source layer 150S and the drain layer 150D may be made of a semiconductor material such as Si, SiGe, or Ge epitaxially grown by introducing an impurity of a conductivity type different from that of the channel layer 120 .
  • FIG. 3 is a schematic diagram for explaining each region set in the convex structure 121 of the channel layer 120.
  • FIG. 4A and 4B are schematic diagrams for explaining a method of deriving mathematical expressions representing the electric field of each region shown in FIG.
  • the electric field applied to the convex structure 121 protruding from the side surface of the channel layer 120 can be divided into three regions, A region, B region, and C region.
  • the C region is a region where the vertically extending region of the a electrode on the upper surface forming the convex structure 121 and the vertically extending region of the b electrode on the lower surface forming the convex structure 121 overlap.
  • the A region is a region excluding the C region from the region extending in the vertical direction of the a electrode on the upper surface forming the convex structure 121 .
  • the B region is a region obtained by excluding the C region from the region extending in the vertical direction of the b-electrode on the bottom surface forming the convex structure 121 .
  • the electric field generated from the gate electrode 140 can be regarded as a constant electric field in the depth direction generated by one parallel plate electrode.
  • Equation 1 the electric field generated from the a electrode can be expressed by Equation 1 below. Note that L is the gate length, Q is the charge given to the gate electrode 140, and ⁇ is the permittivity.
  • Equation 2 the electric field intensity Ea' on the equipotential surface of the electric field generated by the a-electrode can be approximately represented by the following Equation 2.
  • Equation 3 the electric field intensity (Eax, Eay) generated by the a electrode is It is represented by Equation 3 below.
  • Equation 4 Equation 4
  • FIG. 5 shows the relationship between the electric field intensity applied to the convex structure 121 calculated based on the above formulas 5 to 7 and the apex angle of the convex structure 121 protruding from the side surface of the channel layer 120 .
  • FIG. 5 is a graph showing the correspondence relationship between the electric field intensity applied to the convex structure 121 and the apex angle of the convex structure 121. As shown in FIG. The electric field intensity on the vertical axis in FIG. 5 is expressed as a relative value with the electric field intensity at an angle of 180° (that is, when the convex structure 121 is not formed) being 1.
  • the electric field intensity acting on the channel is the electric field intensity of region C represented by Equation 7, since the entire convex structure 121 functions as a channel in the range of angles greater than 0° and 90° or less. On the other hand, in the range of angles greater than 90° and 180° or less, the outermost surface of the convex structure 121 functions as a channel. It is the sum of the electric field intensity of the B region represented.
  • the intensity of the electric field acting on the convex structure 121 is 180° in the range of 60° to 150° (when the convex structure 121 is not formed). is found to be higher than Therefore, the semiconductor device 100 can further increase the gate dominating power when the apex angle of the protruding structure 121 is in the range of 60° or more and 150° or less.
  • the semiconductor device 100 can cause the protruding structure 121 as a whole to function as a channel. It is also possible to let
  • Equation 8 the current I that flows when the semiconductor device 100 is in the ON state can be modeled as shown in Equation 8 below by expressing the shape-dependent manner of electric field application to the channel layer 120 as a shape factor ⁇ .
  • ⁇ is the charge mobility
  • C is the gate capacitance
  • W is the gate width
  • L is the gate length
  • Vg is the gate voltage
  • Vth is the threshold voltage
  • Vd is the drain voltage.
  • the mutual conductance gm 0 of a normal FinFET that is, when the apex angle of the convex structure is 180°
  • FIG. 6 is a graph showing the correspondence relationship between the shape factor ⁇ representing the electric field intensity depending on the shape of the channel layer 120 and the apex angle of the convex structure 121. As shown in FIG.
  • the shape factor ⁇ (gm/gm 0 ) is 180° in the range of 60° or more and 150° or less of the apex angle of the convex structure 121 (when the convex structure 121 is not formed, It can be seen that it is higher than in the case of a normal FinFET). Therefore, the semiconductor device 100 can increase the mutual conductance more than the normal FinFET when the apex angle of the protruding structure 121 is in the range of 60° or more and 150° or less. I know you can get it.
  • the semiconductor device 100 according to the present embodiment can improve the current drivability by forming the convex structure 121 without reducing the width of the channel layer 120 .
  • the semiconductor device 100 according to the present embodiment is used as an amplifier transistor of a pixel in a solid-state imaging device such as a CMOS image sensor, so that the pixel can be driven at a higher speed.
  • FIG. 7 is a vertical cross-sectional view showing a cross-sectional configuration in the channel width direction of a semiconductor device 101 according to the first modification.
  • the channel layer 120 may have only one pair of convex structures 121 . Even in such a case, since the semiconductor device 101 can apply a strong electric field to the channel layer 120 at each of the protruding structures 121, the current driving capability can be improved by improving the gate controlling power with respect to the channel layer 120. be able to.
  • the number of pairs of protruding structures 121 provided in the channel layer 120 can be appropriately selected depending on the balance between the required current driving capability and the cost of the process of forming the channel layer 120 .
  • the number of pairs of protruding structures 121 provided in the channel layer 120 increases, the gate control power over the channel layer 120 can be improved. Cost increases. Therefore, in order to further reduce the cost of the process of forming the channel layer 120, the number of the pair of protruding structures 121 may be one.
  • the number of pairs of protruding structures 121 may be three.
  • FIG. 8 is a vertical cross-sectional view showing a cross-sectional configuration in the channel width direction of a semiconductor device 102 according to a second modification.
  • the upper end portion in the extending direction of the channel layer 120 is not flattened, and may be provided as a ridgeline portion 123 protruding at an angle.
  • the upper end portion of the channel layer 120 in the extending direction is formed by the inclined upper surface of the protruding structure 121 protruding from one side surface and the inclined upper surface of the protruding structure 121 protruding from the other side surface. It may be provided as a ridgeline portion 123 including a ridgeline. In such a case, in the ridgeline portion 123, the ridgeline formed by both upper surfaces of the pair of convex structures 121 extends in the channel length direction.
  • the semiconductor device 102 can omit the step of planarizing the upper end portion of the channel layer 120 by CMP or the like after forming the channel layer 120 having the pair of convex structures 121 . Therefore, the semiconductor device 102 can further reduce the cost of the formation process of the channel layer 120 .
  • FIG. 9 is a vertical cross-sectional view showing a cross-sectional configuration in the channel width direction of a semiconductor device 103 according to a third modification.
  • the protruding structure 121 may be provided with a chamfered (that is, rounded) apex angle protruding from the side surface of the channel layer 120 .
  • the protruding structure 121 may be formed by etching or thermally oxidizing after forming the channel layer 120 by epitaxial growth using crystal plane orientation.
  • the semiconductor device 103 can suppress excessive electric field concentration at the apex angle of the convex structure 121 protruding from the side surface of the channel layer 120 . Therefore, since the semiconductor device 103 can suppress the destruction of the gate insulating film 130 due to excessive electric field concentration, the reliability during operation can be further improved.
  • FIG. 10 is a vertical cross-sectional view showing a cross-sectional configuration in the channel width direction of a semiconductor device 104 according to a fourth modification.
  • the pair of protruding structures 121 may protrude from both sides of the channel layer 120 at different heights. Even in such a case, the semiconductor device 104 can similarly apply a strong electric field to the channel layer 120 at each of the protruding structures 121, so that the current drivability can be improved.
  • a channel layer extending from a main surface of a substrate in a direction normal to the main surface; a gate electrode provided across the channel layer in one direction within the plane of the main surface; a gate insulating film interposed between the channel layer and the gate electrode; with The channel layer is provided between at least a pair of protruding structures protruding from both side surfaces in the one direction so as to form angles on the cut surface in the one direction, and between the pair of protruding structures and the substrate.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】フィン構造の微細化に依らずに駆動能力をより高める。 【解決手段】基板の主面から前記主面の法線方向に延在するチャネル層と、前記主面の面内の一方向に前記チャネル層に跨って設けられたゲート電極と、前記チャネル層及び前記ゲート電極の間に介在するゲート絶縁膜と、を備え、前記チャネル層は、前記一方向の両側面から、前記一方向の切断面においてそれぞれ角を成すように突出する少なくとも一対の凸構造と、前記一対の凸構造と前記基板との間に設けられた一対の凹構造とを有する、半導体装置。

Description

半導体装置
　本開示は、半導体装置に関する。
　近年、プレーナ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）よりも駆動能力を高めることが可能な三次元構造のＦｉｎＦＥＴ（Fin Field-Effect Transistor）が実用化されている。ＦｉｎＦＥＴは、チャネルの２面以上をゲートで三次元的に囲み、チャネルに対するゲート支配力を強めることで、電流駆動能力を向上させることができる。
　例えば、下記の特許文献１には、六角形の断面形状を有するチャネルの５面をゲートで囲んだＦｉｎＦＥＴが開示されている。
特開２００５－２０３７９８号公報
　このようなＦｉｎＦＥＴは、チャネルであるフィン構造の幅をより狭くすることで、より高い駆動能力を得ることができる。しかしながら、フィン構造のさらなる微細化は、ＦｉｎＦＥＴの製造プロセスの難度及びコストをより増大させてしまう。
　そこで、本開示では、フィン構造の微細化に依らずに駆動能力を向上させることが可能な、新規かつ改良された半導体装置を提案する。
　本開示によれば、基板の主面から前記主面の法線方向に延在するチャネル層と、前記主面の面内の一方向に前記チャネル層に跨って設けられたゲート電極と、前記チャネル層及び前記ゲート電極の間に介在するゲート絶縁膜と、を備え、前記チャネル層は、前記一方向の両側面から、前記一方向の切断面においてそれぞれ角を成すように突出する少なくとも一対の凸構造と、前記一対の凸構造と前記基板との間に設けられた一対の凹構造とを有する、半導体装置が提供される。
本開示の一実施形態に係る半導体装置の全体構成を示す透過斜視図である。 図１に示す半導体装置の断面構成を示す縦断面図である。 チャネル層の凸構造に設定された領域の各々を説明する模式図である。 図３に示した各領域の電界を表す数式の導出方法を説明する模式図である。 凸構造の頂角の角度と、凸構造に印加される電界強度との対応関係を示すグラフ図である。 チャネル層の形状に依存する電界強度を表す形状因子αと、凸構造の頂角の角度との対応関係を示すグラフ図である。 第１の変形例に係る半導体装置のチャネル幅方向の断面構成を示す縦断面図である。 第２の変形例に係る半導体装置のチャネル幅方向の断面構成を示す縦断面図である。 第３の変形例に係る半導体装置のチャネル幅方向の断面構成を示す縦断面図である。 第４の変形例に係る半導体装置のチャネル幅方向の断面構成を示す縦断面図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．構成例
　２．作用効果
　３．変形例
　＜１．構成例＞
　まず、図１及び図２を参照して、本開示の一実施形態に係る半導体装置の構成例について説明する。図１は、本実施形態に係る半導体装置１００の全体構成を示す透過斜視図である。図２は、図１に示す半導体装置１００の断面構成を示す縦断面図である。なお、図２に示す断面は、チャネル幅（又は、フィン幅）方向に半導体装置１００を切断した断面である。
　図１に示すように、半導体装置１００は、例えば、基板１１０と、チャネル層１２０と、ゲート電極１４０と、ゲート絶縁膜１３０と、ソース層１５０Ｓと、ドレイン層１５０Ｄとを備える。
　基板１１０は、半導体装置１００の支持体である。基板１１０は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、又はＩＩＩ－Ｖ族化合物半導体にて構成された基板であってもよい。また、図２に示すように、基板１１０には、絶縁性材料で構成された素子分離層１１１が設けられる。素子分離層１１１は、基板１１０の一部に絶縁性材料を埋め込むことで設けられ、半導体装置１００と、他の素子とを電気的に分離することができる。
　チャネル層１２０は、半導体材料で構成され、基板１１０の主面から該主面の法線方向に延在して設けられる。チャネル層１２０は、例えば、導電型不純物を導入したＳｉ、ＳｉＧｅ、ＳｉＣ、又はＩＩＩ－Ｖ族化合物半導体にて構成されてもよい。チャネル層１２０は、格子欠陥を低減するために、基板１１０を構成する半導体材料と格子定数が近い半導体材料で構成されることが好ましい。例えば、チャネル層１２０は、基板１１０を構成する半導体材料と同一の半導体材料で構成されてもよい。
　図２に示すように、本実施形態に係る半導体装置１００では、チャネル層１２０は、チャネル幅方向の両側面から角を成すように突出する少なくとも一対の凸構造１２１を有する。凸構造１２１は、基板１１０との間に凹構造１２２が形成されるようにチャネル層１２０の側面から突出して設けられ、基板１１０の主面の法線方向に傾斜した２面による稜線を有する。
　すなわち、凸構造１２１のチャネル幅方向の切断面の形状（図２に示す断面形状）は、チャネル層１２０の側面から突出する頂角が鋭角、直角、又は鈍角となる三角形形状となる。また、凸構造１２１のチャネル幅方向と直交するチャネル長方向の形状は、上記三角形形状を底面とする三角柱形状となる。
　このような場合、凸構造１２１では、凸構造１２１を形成する傾斜した２面でチャネル層１２０にゲート電極１４０から電界が印加される。これによれば、凸構造１２１では、傾斜した２面からの電界が重ね合わされてチャネル層１２０に印加されるため、同じゲート電圧であっても、より強い電界をチャネル層１２０に印加することができる。したがって、半導体装置１００は、チャネル層１２０に対するゲート支配力を向上させることができるため、電流駆動能力を向上させることができる。
　凸構造１２１のチャネル幅方向の三角形形状の頂角は、６０度以上１５０度以下の角度であることが好ましく、６０度以上９０度以下の角度であることがより好ましい。このような場合、半導体装置１００は、後段の作用効果の項で詳述するように、同じゲート電圧であっても、チャネル層１２０にさらに強い電界を印加することができるため、電流駆動能力を向上させることができる。
　また、一対の凸構造１２１は、基板１１０の主面の法線方向に重なって、チャネル層１２０の両側面から複数突出して設けられてもよい。このような場合、チャネル層１２０のチャネル幅方向の切断面の外形は、複数の凸構造１２１によってジグザグ形状（すなわち、鋸刃状の形状）となる。これによれば、半導体装置１００は、複数対の凸構造１２１の各々でより強い電界をチャネル層１２０に印加することができるため、形成された凸構造１２１の数に比例して電流駆動能力を向上させることができる。
　なお、一対の凸構造１２１は、チャネル層１２０の両側面から同一の高さで突出してもよい。このような場合、半導体装置１００は、一対の凸構造１２１をチャネル層１２０の両側面に同一工程で同時に形成することができるため、一対の凸構造１２１を有するチャネル層１２０をより容易に形成することができる。
　このようなチャネル層１２０は、例えば、上述した半導体材料を単結晶としてエピタキシャル成長させることで形成されてもよい。具体的には、チャネル層１２０は、凸構造１２１を形成する２面が半導体材料の結晶面となるように結晶成長を制御して半導体材料をエピタキシャル成長させることで形成されてもよい。
　例えば、凸構造１２１は、凸構造１２１の下面が結晶面となるように半導体材料をエピタキシャル成長させた後、プロセス条件を変更して、凸構造１２１の上面が結晶面となるように半導体材料をエピタキシャル成長させることで形成されてもよい。また、図２に示す複数対の凸構造１２１は、一対の凸構造１２１を形成した後のチャネル層１２０の上端部をＣＭＰ（Chemical Mechanical Polishing）等で平坦化した後、上記のエピタキシャル成長を繰り返し行うことで形成されてもよい。
　ただし、上記のチャネル層１２０は、結晶面方位を用いたエピタキシャル成長以外の方法で形成されてもよい。例えば、チャネル層１２０は、リソグラフィ、ＣＶＤ（Chemical Vapor Deposition）又はＡＬＤ（Atomic Layer Deposition）などの蒸着、及びエッチングなどの各種の微細加工プロセスを用いて形成されてもよい。
　ゲート電極１４０は、導電性材料で構成され、チャネル層１２０のチャネル幅方向（すなわち、チャネル層１２０の凸構造１２１が突出する方向）にてチャネル層１２０を跨ぐように設けられる。ゲート電極１４０は、例えば、Ｓｉ、ｐｏｌｙ－Ｓｉ、Ａｌ、Ｃｕ、Ａｕ、Ｗ、Ｔａ、Ｔｉ、Ｍｏ、又はＲｕなどの単体又は化合物を含む導電性材料で構成されてもよい。ゲート電極１４０は、チャネル層１２０の凸構造１２１の角を形成する２面にてチャネル層１２０とゲート絶縁膜１３０を介して接することで、チャネル層１２０の凸構造１２１に上面及び下面の２面から電界を印加することができる。
　ゲート絶縁膜１３０は、絶縁性材料で構成され、チャネル層１２０及びゲート電極１４０の間に介在して設けられる。具体的には、ゲート絶縁膜１３０は、チャネル層１２０のチャネル幅方向の表面を覆うように設けられてもよい。ゲート絶縁膜１３０は、例えば、ＳｉＯｘ、ＳｉＮ、又はＳｉＯＮで構成されてもよく、ＨｆＯｘ、ＨｆＡｌＯＮ、Ｙ２Ｏ３、ＺｒＯｘ、Ａｌ２Ｏ３、又はＮｂＯｘなどの高誘電率材料（Ｈｉｇｈ－ｋ材料）で構成されてもよい。
　他の例として、ゲート絶縁膜１３０は、チャネル層１２０を構成する半導体材料の酸化物にて構成されてもよい。このような場合、半導体装置１００は、チャネル層１２０の表面酸化によってゲート絶縁膜１３０を容易に形成することができるため、製造工程をより簡略化することができる。
　ソース層１５０Ｓ及びドレイン層１５０Ｄは、チャネル層１２０のチャネル長方向（すなわち、チャネル幅方向と直交する方向）の両側面でチャネル層１２０とそれぞれ接するように設けられる。また、ソース層１５０Ｓ及びドレイン層１５０Ｄと、ゲート電極１４０とは、間隙又は絶縁層が間に設けられることで、電気的に絶縁される。例えば、ソース層１５０Ｓ及びドレイン層１５０Ｄは、チャネル層１２０とは異なる導電型の不純物を導入してエピタキシャル成長させたＳｉ、ＳｉＧｅ、又はＧｅなどの半導体材料で構成されてもよい。
　＜２．作用効果＞
　続いて、図３～図７を参照して、本実施形態に係る半導体装置１００の作用効果についてより詳細に説明する。
　まず、図３及び図４を参照して、チャネル層１２０の凸構造１２１に印加される電界について説明する。図３は、チャネル層１２０の凸構造１２１に設定された領域の各々を説明する模式図である。図４は、図３に示した各領域の電界を表す数式の導出方法を説明する模式図である。
　図３に示すように、チャネル層１２０の側面から突出する凸構造１２１に印加される電界は、Ａ領域、Ｂ領域、及びＣ領域の３つの領域に分けて考えることができる。Ｃ領域は、凸構造１２１を形成する上面のａ電極の垂直方向に広がる領域と、凸構造１２１を形成する下面のｂ電極の垂直方向に広がる領域とが重なり合う領域である。Ａ領域は、凸構造１２１を形成する上面のａ電極の垂直方向に広がる領域からＣ領域を除いた領域である。Ｂ領域は、凸構造１２１を形成する下面のｂ電極の垂直方向に広がる領域からＣ領域を除いた領域である。
　ここで、ＦｉｎＦＥＴでは、チャネル層１２０における導電型不純物の濃度が低いため、チャネル層１２０中の導電型不純物の電荷が発生させる電界は近似的に無視される。したがって、ゲート電極１４０から発生する電界は、１つの平行平板電極が発生させる、深さ方向一定の電界とみなすことができる。
　図４に示すように座標及び変数を設定すると、ａ電極から発生する電界は、以下の数式１で表すことができる。なお、Ｌはゲート長であり、Ｑはゲート電極１４０に与えられた電荷であり、εは誘電率である。
Figure JPOXMLDOC01-appb-M000001
　したがって、ａ電極が発生させる電界の等電位面での電界強度Ｅａ’は、近似的に以下の数式２で表すことができる。
Figure JPOXMLDOC01-appb-M000002
　よって、Ａ領域とＣ領域との合算領域（Y<X*tan(θ/2),Y>-X/tan(θ/2)）では、ａ電極が発生させる電界強度（Ｅａｘ，Ｅａｙ）は以下の数式３で表される。
Figure JPOXMLDOC01-appb-M000003
　また、Ｂ領域（Y>-X*tan(θ/2),Y<-X/tan(θ/2)）では、ａ電極が発生させる電界強度（Ｅａｘ，Ｅａｙ）は以下の数式４で表される（ただし、d=√(x^2+y^2））。
Figure JPOXMLDOC01-appb-M000004
　ｂ電極が発生させる電界強度についても同様に考えることができる。したがって、｜Ｅａ｜＝｜Ｅｂ｜＝Ｅ０として、ａ電極及びｂ電極が発生させる電界強度を合成すると、Ａ領域（Y<X*tan(θ/2),Y>X/tan(θ/2)）では、ａ電極及びｂ電極が発生させる電界強度の合計（Ｅｘ，Ｅｙ）は、以下の数式５で表される（ただし、d=√(x^2+y^2））。
Figure JPOXMLDOC01-appb-M000005
　また、Ｂ領域（Y>-X*tan(θ/2),Y<-X/tan(θ/2)）では、ａ電極及びｂ電極が発生させる電界強度の合計（Ｅｘ，Ｅｙ）は、以下の数式６で表される（ただし、d=√(x^2+y^2））。
Figure JPOXMLDOC01-appb-M000006
　さらに、Ｃ領域（Y<X/tan(θ/2),Y>-X/tan(θ/2)）では、ａ電極及びｂ電極が発生させる電界強度の合計（Ｅｘ，Ｅｙ）は、以下の数式７で表される（ただし、d=(X*tan(θ/2)-Y)/cos(θ/2)）。
Figure JPOXMLDOC01-appb-M000007
　上記の数式５～７に基づいて算出された凸構造１２１に印加される電界強度と、チャネル層１２０の側面から突出する凸構造１２１の頂角の角度との関係を図５に示す。図５は、凸構造１２１に印加される電界強度と、凸構造１２１の頂角の角度との対応関係を示すグラフ図である。なお、図５の縦軸の電界強度は、角度１８０°の場合（すなわち、凸構造１２１が形成されない場合）の電界強度を１とした相対値で表す。
　なお、角度０°超９０°以下の範囲では、凸構造１２１全体がチャネルとして機能するため、チャネルに作用する電界強度は、数式７で表されるＣ領域の電界強度である。一方、角度９０°超１８０°以下の範囲では、凸構造１２１の最表面がチャネルとして機能するため、チャネルに作用する電界強度は、数式５で表されるＡ領域の電界強度と、数式６で表されるＢ領域の電界強度との合計となる。
　図５に示すように、凸構造１２１に作用する電界強度は、凸構造１２１の頂角の角度が６０°以上１５０°以下の範囲において、角度１８０°の場合（凸構造１２１が形成されない場合）よりも高くなることがわかる。したがって、半導体装置１００は、凸構造１２１の頂角の角度が６０°以上１５０°以下の範囲で、ゲート支配力をより高めることができる。特に、凸構造１２１の頂角の角度が６０°以上９０°以下の範囲では、半導体装置１００は、凸構造１２１全体をチャネルとして機能させることができるため、さらに、チャネル層１２０におけるオン抵抗を減少させることも可能である。
　また、半導体装置１００のオン状態時に流れる電流Ｉは、形状に依存するチャネル層１２０への電界印加の様態を形状因子αとして表現すると、以下の数式８のようにモデル化することができる。なお、μは電荷の移動度であり、Ｃはゲート容量であり、Ｗはゲート幅であり、Ｌはゲート長である。Ｖｇはゲート電圧であり、Ｖｔｈはスレッショルド電圧であり、Ｖｄはドレイン電圧である。
Figure JPOXMLDOC01-appb-M000008
　上記の数式８によれば、半導体装置１００では、ゲート電圧に対するドレイン電流の変化量を表す相互コンダクタンスｇｍは、（Ｖｇ－Ｖｔｈ－Ｖｄ／２）の係数として、ｇｍ＝μＣＷ／Ｌ＊α＊Ｖｄと表される。一方、通常のＦｉｎＦＥＴ（すなわち、凸構造の頂角の角度が１８０°の場合）の相互コンダクタンスｇｍ０は、ｇｍ０＝μＣＷ／Ｌ＊Ｖｄである。よって、半導体装置１００の相互コンダクタンスｇｍは、通常のＦｉｎＦＥＴの相互コンダクタンスｇｍ０を用いて、ｇｍ＝ｇｍ０＊αと表される。
　すなわち、チャネル層１２０の形状に依存する電界強度を表す形状因子αと、上述した凸構造１２１の頂角の角度との対応関係は、図６に示すグラフのようになる。図６は、チャネル層１２０の形状に依存する電界強度を表す形状因子αと、凸構造１２１の頂角の角度との対応関係を示すグラフ図である。
　図６に示すように、形状因子α（ｇｍ／ｇｍ０）は、凸構造１２１の頂角の角度が６０°以上１５０°以下の範囲において、角度１８０°の場合（凸構造１２１が形成されない、通常のＦｉｎＦＥＴの場合）よりも高くなることがわかる。したがって、半導体装置１００は、凸構造１２１の頂角の角度が６０°以上１５０°以下の範囲で、通常のＦｉｎＦＥＴよりも相互コンダクタンスを高めることができるため、通常のＦｉｎＦＥＴよりも高い電流駆動能力を得られることがわかる。
　上述したように、本実施形態に係る半導体装置１００は、チャネル層１２０の幅を微細化せずとも凸構造１２１を形成することで、電流駆動能力を向上させることが可能である。本実施形態に係る半導体装置１００は、例えば、ＣＭＯＳイメージセンサなどの固体撮像装置において、画素のアンプトランジスタに用いられることで、画素をより高速で駆動させることが可能である。
　＜３．変形例＞
　次に、図７～図１０を参照して、本実施形態に係る半導体装置１００の第１～第４の変形例について説明する。
　（第１の変形例）
　図７は、第１の変形例に係る半導体装置１０１のチャネル幅方向の断面構成を示す縦断面図である。図７に示すように、半導体装置１０１では、チャネル層１２０は、凸構造１２１を一対だけ有してもよい。このような場合でも、半導体装置１０１は、凸構造１２１の各々で強い電界をチャネル層１２０に印加することができるため、チャネル層１２０に対するゲート支配力を向上させることで、電流駆動能力を向上させることができる。
　チャネル層１２０に設けられる一対の凸構造１２１の数は、要求される電流駆動能力と、チャネル層１２０の形成プロセスのコストとのバランスによって適宜選択され得る。例えば、チャネル層１２０に設けられる一対の凸構造１２１の数が増加するほど、チャネル層１２０に対するゲート支配力を向上させることができる一方で、チャネル層１２０の形成プロセスの工程数が増加することでコストが増加してしまう。そのため、チャネル層１２０の形成プロセスのコストをより抑制するためには、一対の凸構造１２１の数は、１つとしてもよい。一方で、チャネル層１２０に対するゲート支配力をより向上させるためには、一対の凸構造１２１の数は、３つとしてもよい。
　（第２の変形例）
　図８は、第２の変形例に係る半導体装置１０２のチャネル幅方向の断面構成を示す縦断面図である。図８に示すように、半導体装置１０２では、チャネル層１２０の延在方向の上端部は、平坦化されておらず、角を成して突出する稜線部１２３として設けられてもよい。具体的には、チャネル層１２０の延在方向の上端部は、一方の側面から突出する凸構造１２１の傾斜した上面と、他方の側面から突出する凸構造１２１の傾斜した上面とによって形成された稜線を含む稜線部１２３として設けられてもよい。このような場合、稜線部１２３では、一対の凸構造１２１の両上面から成る稜線がチャネル長方向に延在することになる。
　第２の変形例によれば、半導体装置１０２は、一対の凸構造１２１を有するチャネル層１２０を形成した後に、チャネル層１２０の上端部をＣＭＰ等で平坦化する工程を省略することができる。したがって、半導体装置１０２は、チャネル層１２０の形成プロセスのコストをより低減することができる。
　（第３の変形例）
　図９は、第３の変形例に係る半導体装置１０３のチャネル幅方向の断面構成を示す縦断面図である。図９に示すように、半導体装置１０３では、凸構造１２１は、チャネル層１２０の側面から突出する頂角が面取りされて（すなわち、角を丸められて）設けられてもよい。例えば、凸構造１２１は、結晶面方位を用いたエピタキシャル成長によってチャネル層１２０を形成した後に、エッチング又は熱酸化されることで角を丸められて設けられてもよい。
　第３の変形例によれば、半導体装置１０３は、チャネル層１２０の側面から突出する凸構造１２１の頂角に過度の電界集中が生じることを抑制することができる。したがって、半導体装置１０３は、過度の電界集中によるゲート絶縁膜１３０の破壊等を抑制することができるため、動作時の信頼性をより向上させることができる。
　（第４の変形例）
　図１０は、第４の変形例に係る半導体装置１０４のチャネル幅方向の断面構成を示す縦断面図である。図１０に示すように、半導体装置１０４では、一対の凸構造１２１は、チャネル層１２０の両側面から異なる高さで突出してもよい。このような場合であっても、半導体装置１０４は、同様に、凸構造１２１の各々で強い電界をチャネル層１２０に印加することができるため、電流駆動能力を向上させることができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　基板の主面から前記主面の法線方向に延在するチャネル層と、
　前記主面の面内の一方向に前記チャネル層に跨って設けられたゲート電極と、
　前記チャネル層及び前記ゲート電極の間に介在するゲート絶縁膜と、
を備え、
　前記チャネル層は、前記一方向の両側面から、前記一方向の切断面においてそれぞれ角を成すように突出する少なくとも一対の凸構造と、前記一対の凸構造と前記基板との間に設けられた一対の凹構造とを有する、半導体装置。
（２）
　前記凸構造の前記角の大きさは、６０°以上１５０°以下である、前記（１）に記載の半導体装置。
（３）
　前記凸構造の前記角の大きさは、６０°以上９０°以下である、前記（２）に記載の半導体装置。
（４）
　前記ゲート電極は、前記凸構造の前記角を形成する２面にて前記チャネル層と前記ゲート絶縁膜を介して接する、前記（１）～（３）のいずれか一項に記載の半導体装置。
（５）
　前記凸構造の前記角は、面取りされている、前記（１）～（４）のいずれか一項に記載の半導体装置。
（６）
　前記一対の凸構造は、前記法線方向に複数設けられる、前記（１）～（５）のいずれか一項に記載の半導体装置。
（７）
　前記一対の凸構造の各々は、前記一方向の両側面の同一の高さから突出する、前記（１）～（６）のいずれか一項に記載の半導体装置。
（８）
　前記一対の凸構造の各々は、前記一方向の両側面の互いに異なる高さから突出する、前記（１）～（６）のいずれか一項に記載の半導体装置。
（９）
　前記チャネル層の前記法線方向の端部は、平坦である、前記（１）～（８）のいずれか一項に記載の半導体装置。
（１０）
　前記チャネル層の前記一方向と直交する方向の両側面で前記チャネル層とそれぞれ接するソース層及びドレイン層をさらに備える、前記（１）～（９）のいずれか一項に記載の半導体装置。
（１１）
　前記チャネル層は、単結晶の半導体で構成される、前記（１）～（１０）のいずれか一項に記載の半導体装置。
（１２）
　前記半導体は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、又はＩＩＩ－Ｖ族化合物半導体を含む、前記（１１）に記載の半導体装置。
（１３）
　前記凸構造の前記角を形成する２面は、前記半導体の結晶面である、前記（１１）又は（１２）に記載の半導体装置。
　１００，１０１，１０２，１０３、１０４　　半導体装置
　１１０　　　基板
　１１１　　　素子分離層
　１２０　　　チャネル層
　１２１　　　凸構造
　１２２　　　凹構造
　１２３　　　稜線部
　１３０　　　ゲート絶縁膜
　１４０　　　ゲート電極
　１５０Ｄ　　ドレイン層
　１５０Ｓ　　ソース層

Claims (13)

  1. 　基板の主面から前記主面の法線方向に延在するチャネル層と、
    　前記主面の面内の一方向に前記チャネル層に跨って設けられたゲート電極と、
    　前記チャネル層及び前記ゲート電極の間に介在するゲート絶縁膜と、
    を備え、
    　前記チャネル層は、前記一方向の両側面から、前記一方向の切断面においてそれぞれ角を成すように突出する少なくとも一対の凸構造と、前記一対の凸構造と前記基板との間に設けられた一対の凹構造とを有する、半導体装置。
  2. 　前記凸構造の前記角の大きさは、６０°以上１５０°以下である、請求項１に記載の半導体装置。
  3. 　前記凸構造の前記角の大きさは、６０°以上９０°以下である、請求項２に記載の半導体装置。
  4. 　前記ゲート電極は、前記凸構造の前記角を形成する２面にて前記チャネル層と前記ゲート絶縁膜を介して接する、請求項１に記載の半導体装置。
  5. 　前記凸構造の前記角は、面取りされている、請求項１に記載の半導体装置。
  6. 　前記一対の凸構造は、前記法線方向に複数設けられる、請求項１に記載の半導体装置。
  7. 　前記一対の凸構造の各々は、前記一方向の両側面の同一の高さから突出する、請求項１に記載の半導体装置。
  8. 　前記一対の凸構造の各々は、前記一方向の両側面の互いに異なる高さから突出する、請求項１に記載の半導体装置。
  9. 　前記チャネル層の前記法線方向の端部は、平坦である、請求項１に記載の半導体装置。
  10. 　前記チャネル層の前記一方向と直交する方向の両側面で前記チャネル層とそれぞれ接するソース層及びドレイン層をさらに備える、請求項１に記載の半導体装置。
  11. 　前記チャネル層は、単結晶の半導体で構成される、請求項１に記載の半導体装置。
  12. 　前記半導体は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、又はＩＩＩ－Ｖ族化合物半導体を含む、請求項１１に記載の半導体装置。
  13. 　前記凸構造の前記角を形成する２面は、前記半導体の結晶面である、請求項１１に記載の半導体装置。
PCT/JP2022/044617 2022-01-28 2022-12-02 半導体装置 Ceased WO2023145256A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US18/725,029 US20250126831A1 (en) 2022-01-28 2022-12-02 Semiconductor device
KR1020247026711A KR20240144935A (ko) 2022-01-28 2022-12-02 반도체 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-011480 2022-01-28
JP2022011480A JP2023110192A (ja) 2022-01-28 2022-01-28 半導体装置

Publications (1)

Publication Number Publication Date
WO2023145256A1 true WO2023145256A1 (ja) 2023-08-03

Family

ID=87471554

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/044617 Ceased WO2023145256A1 (ja) 2022-01-28 2022-12-02 半導体装置

Country Status (5)

Country Link
US (1) US20250126831A1 (ja)
JP (1) JP2023110192A (ja)
KR (1) KR20240144935A (ja)
TW (1) TW202335304A (ja)
WO (1) WO2023145256A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267196A1 (en) * 2006-04-28 2009-10-29 International Business Machines Corporation High performance 3d fet structures, and methods for forming the same using preferential crystallographic etching
JP2013191596A (ja) * 2012-03-12 2013-09-26 Toshiba Corp 半導体装置
JP2014505995A (ja) * 2010-12-01 2014-03-06 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造
US20140332863A1 (en) * 2013-05-10 2014-11-13 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20160071933A1 (en) * 2014-09-10 2016-03-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Finfet transistor comprising portions of sige with a crystal orientation [111]

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267196A1 (en) * 2006-04-28 2009-10-29 International Business Machines Corporation High performance 3d fet structures, and methods for forming the same using preferential crystallographic etching
JP2014505995A (ja) * 2010-12-01 2014-03-06 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造
JP2013191596A (ja) * 2012-03-12 2013-09-26 Toshiba Corp 半導体装置
US20140332863A1 (en) * 2013-05-10 2014-11-13 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20160071933A1 (en) * 2014-09-10 2016-03-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Finfet transistor comprising portions of sige with a crystal orientation [111]

Also Published As

Publication number Publication date
KR20240144935A (ko) 2024-10-04
JP2023110192A (ja) 2023-08-09
US20250126831A1 (en) 2025-04-17
TW202335304A (zh) 2023-09-01

Similar Documents

Publication Publication Date Title
US7989856B2 (en) Fin transistor
CN100517759C (zh) 半导体器件及其制造方法
KR101835655B1 (ko) 핀 전계 효과 트랜지스터 및 이의 제조 방법
CN100527438C (zh) 至少五侧面沟道型鳍式场效应晶体管及其制造方法
EP1593161B1 (en) Strained channel finfet
CN106098771B (zh) 具有半导体鳍结构的隧穿场效应晶体管
US9318609B2 (en) Semiconductor device with epitaxial structure
CN105261645B (zh) 半导体装置及其制作方法
US9093477B1 (en) Implantation processing step for a recess in finFET
US10141446B2 (en) Formation of bottom junction in vertical FET devices
US20180097102A1 (en) Semiconductor device and method of manufacturing a semiconductor device
US10586854B2 (en) Gate-all-around field effect transistor having multiple threshold voltages
KR101261962B1 (ko) 고 이동도 전압 금속 산화물 반도체 전계-효과 트랜지스터
US11245020B2 (en) Gate-all-around field effect transistor having multiple threshold voltages
TW201401508A (zh) 多閘極場效電晶體及其製程
TW201624712A (zh) 磊晶結構及其製程用以形成鰭狀場效電晶體
KR102131902B1 (ko) 터널링 전계효과 트랜지스터 및 이의 제조방법
CN108428634B (zh) 垂直纳米线晶体管与其制作方法
WO2023145256A1 (ja) 半導体装置
JP2008028263A (ja) 半導体装置
US9627544B2 (en) Method of forming semiconductor device
CN102449770B (zh) 用于半导体器件的3d沟道结构
TWI515898B (zh) 鰭式場效電晶體
TWI543370B (zh) Ｍｏｓ電晶體製程
TW201338163A (zh) 鰭狀場效電晶體及其製程

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22924108

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20247026711

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22924108

Country of ref document: EP

Kind code of ref document: A1

WWP Wipo information: published in national office

Ref document number: 18725029

Country of ref document: US