WO2023139792A1 - 表示装置 - Google Patents

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    • G09G2300/043—Compensation electrodes or other additional electrodes in matrix displays related to distortions or compensation signals, e.g. for modifying TFT threshold voltage in column driver

Definitions

  • the present invention relates to display devices.
  • Patent Document 1 discloses a display device in which each pixel circuit includes a light-emitting element.
  • the brightness of the light emitting element decreases in the light emitting frame period immediately after the non-light emitting frame period.
  • a display device includes a display unit including a plurality of scanning lines, a plurality of control lines, and a plurality of pixel circuits; and a driving circuit that drives the scanning lines and the control lines.
  • the pixel circuit includes a light-emitting element; a driving transistor that is provided in series with the light-emitting element and controls the amount of current flowing through the light-emitting element; a writing control transistor that has a gate terminal connected to a corresponding one of the plurality of scanning lines; a second capacitor connected to a constant potential wiring and having a data signal sequentially written thereto; and a second capacitor having a first electrode connected to the gate terminal of the drive transistor and the first electrode of the first capacitor and having a second electrode connected to a corresponding one of the plurality of control lines, and a pulse signal is supplied to the control line.
  • the present disclosure it is possible to improve the luminance of the light-emitting element in the light-emitting frame period following the non-light-emitting frame period.
  • FIG. 1 is a schematic diagram showing an example of a schematic configuration of a display device according to an embodiment of the present disclosure
  • FIG. 2 is a schematic circuit diagram showing an equivalent circuit of an example of the pixel circuit shown in FIG. 1
  • FIG. 3 is a schematic diagram showing an example of behavior of the pixel circuit shown in FIG. 2
  • FIG. It is a schematic diagram which shows an example of schematic structure of organic LED.
  • 2 is a schematic diagram showing an example of signal potentials supplied to the scanning lines shown in FIG. 1
  • FIG. 3 is a schematic diagram showing an example of behavior of the pixel circuit shown in FIG. 2;
  • FIG. 4 is a schematic circuit diagram showing an equivalent circuit of a pixel circuit of a comparative example
  • 8 is a schematic diagram showing an example of the behavior of the pixel circuit of the comparative example shown in FIG. 7
  • FIG. FIG. 4 is a diagram showing characteristics of a TFT having an n-type channel made of an oxide semiconductor
  • 3 is a schematic circuit diagram showing a circuit configuration in which an equivalent circuit between the gate and source of a drive transistor DR-T is added to the equivalent circuit of the pixel circuit of the comparative example
  • FIG. 11 is a schematic diagram showing an example of the behavior of the pixel circuit of the comparative example shown in FIG. 10
  • FIG. 2 is a schematic circuit diagram showing an equivalent circuit of an example of the pixel circuit shown in FIG. 1;
  • FIG. 13 is a schematic diagram showing an example of behavior of the pixel circuit shown in FIG. 12;
  • FIG. FIG. 4 is a schematic diagram showing an equivalent circuit of a pixel circuit of a comparative example;
  • 2 is a schematic circuit diagram showing an equivalent circuit of an example of the pixel circuit shown in FIG. 1;
  • FIG. 1 is a schematic diagram showing an example of a schematic configuration of a display device according to an embodiment of the present disclosure;
  • FIG. 18 is a schematic circuit diagram showing an equivalent circuit of an example of the pixel circuit shown in FIG. 17;
  • FIG. 19 is a schematic diagram showing an example of the behavior of the pixel circuit shown in FIG. 18;
  • FIG. 19 is a schematic diagram showing an example of the behavior of the pixel circuit shown in FIG. 18;
  • FIG. 19 is a schematic diagram showing an example of the behavior of the pixel circuit shown in FIG. 18;
  • FIG. 4 is a schematic diagram showing an example of behavior of a pixel circuit in a frame period of 0 gradation;
  • FIG. 4 is a schematic diagram illustrating an example of behavior of a pixel circuit during a frame period of a maximum luminance gray scale; It is a figure which shows the relationship between time and APL.
  • FIG. 1 is a schematic diagram showing an example of a schematic configuration of a display device 2 according to an embodiment of the present disclosure.
  • the display device 2 includes a display section DA including n scanning lines SL, n control lines PudL, m data signal lines DL, and m*n pixel circuits PC, a scan driver SD (driving circuit) for driving the scanning lines SL, a pump up-down driver PudD (driving circuit) for driving the control lines PudL, a data driver DD for driving the data signal lines DL, and a power supply potential Vdd for a pixel current supply source.
  • a power supply potential wiring VddL and a common reference potential wiring VssL for supplying the common reference potential Vss of the pixel current supply source are provided.
  • n is an integer of 2 or more
  • m is an integer of 2 or more
  • "*" is used as an operator for accumulation.
  • the scanning lines SL extend in the horizontal direction and are supplied with scanning signals for controlling writing to the pixel circuits PC.
  • the i-th scanning line SL is connected to the output terminal Si of the scanning driver SD.
  • i is an integer less than or equal to n.
  • the control line PudL extends in the same horizontal direction as the scanning line SL, and is supplied with a pulse signal.
  • the control line PudL of the i-th stage is connected to the output terminal Pi of the pump up-down driver PudD.
  • the data signal line DL extends in the vertical direction and supplies a write data signal to the pixel circuit PC.
  • the data signal line DL intersects the scanning line SL and the control line PudL perpendicularly in a plan view, and is provided in a separate layer from the scanning line SL and the control line PudL. Therefore, the data signal line DL is not connected to the scanning line SL and the control line PudL.
  • the j-th row data signal line DL is connected to the output terminal Dj of the data driver DD.
  • j is an integer less than or equal to m.
  • the power supply potential wiring VddL and the common reference potential wiring VssL are power lines for supplying current to the light emitting element Ed, and are constant potential wirings.
  • Common reference potential Vss may be GND potential or ground potential.
  • the common reference potential Vss is set to 0V.
  • the pixel circuits PC are arranged in a matrix so as to correspond to the intersections of the scanning lines SL and the data signal lines DL, and are connected to the corresponding scanning lines SL, the corresponding data signal lines DL, and the corresponding control lines PudL.
  • the pixel circuit PC provided in the i-th row and j-th row is connected to the output terminal Si of the scan driver SD via the i-th scanning line SL, to the output terminal Pi of the pump up-down driver PudD via the i-th control line PudL, and to the output terminal Dj of the data driver DD via the j-th row data signal line DL.
  • FIG. 2 is a schematic circuit diagram showing an equivalent circuit of one example of the pixel circuit PC shown in FIG.
  • FIG. 3 is a schematic diagram showing an example of behavior of the pixel circuit PC shown in FIG.
  • the pixel circuit PC includes a light emitting element Ed, a drive transistor DR-T, a write control transistor SW-T, a first capacitor Csb, and a second capacitor Csa.
  • the light-emitting element Ed may be an organic light-emitting diode (OLED) including an organic light-emitting layer or a quantum dot diode (QLED) including a quantum dot light-emitting layer.
  • OLED organic light-emitting diode
  • QLED quantum dot diode
  • the light emitting element Ed is connected between the power supply potential wiring VddL and the common reference potential wiring VssL.
  • the drive transistor DR-T is connected in series with the light emitting element Ed between the power supply potential wiring VddL and the common reference potential wiring VssL, and controls the amount of current flowing through the light emitting element Ed.
  • the drive transistor DR-T is a thin film transistor (TFT) with an n-type channel.
  • the write control transistor SW-T has a gate terminal connected to the corresponding scanning line SL, and is connected between the corresponding data signal line DL and the gate terminal of the drive transistor DR-T.
  • the first capacitor Csb has a first electrode connected to the gate terminal of the drive transistor DR-T and the write control transistor SW-T, and a second electrode connected to the constant potential wiring.
  • the second electrode is connected to the power supply potential wiring VddL. Data signals are sequentially written into the first capacitors Csb from the corresponding data signal lines DL via the write control transistors SW-T.
  • the second capacitor Csa has a first electrode connected to the gate terminal of the drive transistor DR-T, the write control transistor SW-T, and the first electrode of the first capacitor Csb, and a second electrode connected to the corresponding control line PudL. Data signals are sequentially written from the corresponding data signal line DL to the second capacitor Csa via the write control transistor SW-T.
  • circuit configuration shown in FIG. 2 merely shows the minimum required circuit configuration for the basic operation of the pixel circuit PC.
  • additional transistors are provided to control the current in order to compensate for variations in circuit elements.
  • a pulse signal is supplied to the scanning line SL and the control line PudL, and a stepped data voltage is supplied to the data signal line DL. Then, the potential of the node N1 connected to the gate terminal of the driving transistor DR-T of the pixel circuit PC fluctuates as shown in FIG. As a result, the luminance of the light emitting element Ed of the pixel circuit PC fluctuates as shown in FIG.
  • the light emission luminance of the light emitting element Ed is controlled by the current flowing between the source and drain of the drive transistor DR-T.
  • the current flowing between the source and drain of the drive transistor DR-T is controlled by the potential difference between the gate and source of the drive transistor DR-T.
  • the potential difference between the gate and source of the drive transistor DR-T is controlled by the charges accumulated in the first capacitor Csb and the second capacitor Csa and the potential of the control line PudL.
  • the signal potential supplied to the scanning line SL becomes the potential Vslh (so-called "ON potential") that makes the write control transistor SW-T conductive.
  • Vslh the potential that makes the write control transistor SW-T conductive.
  • Charge corresponding to the potential 0V or Vmax of the data signal line DL at that time is stored in the first capacitor Csb and the second capacitor Csa, and the luminance of the light emitting element Ed is controlled during the frame period.
  • the display device 2 may be a Micro LED display.
  • a portion of the pixel circuit PC shown in FIG. 2 excluding the light emitting element Ed, an electrode pad for connecting the micro LED, a scanning line SL, a control line PudL, a data signal line DL, a power supply potential wiring VddL, and a common reference potential wiring VssL are provided on the supporting substrate.
  • the support substrate is a glass substrate or the like.
  • the light emitting element Ed is externally mounted on the support substrate as a micro LED.
  • LED means light emitting diode
  • the display device 2 may be an organic LED display.
  • a portion of the pixel circuit PC shown in FIG. 2 excluding the light emitting element Ed, the scanning line SL, the control line PudL, the data signal line DL, and the power supply potential wiring VddL are provided on the supporting substrate.
  • a transparent electrode functioning as a common reference potential wiring VssL is provided on the opposing substrate, and an organic LED is generated between the supporting substrate and the opposing substrate.
  • FIG. 4 is a schematic diagram showing an example of the schematic configuration of an organic LED.
  • the organic LED consists of a laminate of a cathode 12, an electron injection layer 14, an electron transport layer 16, a light emitting layer 18, a hole transport layer 20, a hole injection layer 22, and an anode 24 formed on a support substrate 10.
  • At least one of the cathode 12 and the anode 24 is a transparent electrode.
  • the transparent electrode may be formed from a transparent conductor such as indium tin oxide (so-called “ITO”) or from a thin film of an opaque conductor such as a silver alloy.
  • ITO indium tin oxide
  • the display device 2 may be a liquid crystal display including a mini LED backlight.
  • the above local dimming LED backlight mainly has a circuit configuration in which the output of the LED driver is connected to the cathode side of the mini LED for each area, and wiring and anode wiring corresponding to the number of areas are required.
  • the number of areas increases, the number of wiring lines increases, and the same number of outputs of the LED drivers is required, so there is a problem that the number of LED drivers increases.
  • active matrix driving in which pixel circuits including TFTs are formed on a glass substrate used in current liquid crystal panels, is considered to be a local dimming driving method. In the future, if the number of areas exceeds 10,000, active matrix driving will be effective.
  • the support substrate is provided with a portion of the pixel circuit PC shown in FIG.
  • the support substrate is a glass substrate or the like.
  • the light emitting element Ed is externally mounted on the substrate as a mini LED.
  • the light emitting element Ed may be a series of two or more LEDs. Two or more LEDs may be connected in parallel, in series, or in a parallel-series mixed connection.
  • FIG. 5 is a schematic diagram showing an example of signal potentials supplied to the scanning line SL shown in FIG.
  • FIG. 6 is a schematic diagram showing an example of behavior of the pixel circuit PC shown in FIG.
  • the waveform representing the luminance of the light-emitting element Ed in FIG. 6 is merely a simplified step-like waveform for simplification of explanation. Furthermore, for simplicity of explanation, it should be understood that phenomena unrelated to the basic operation of active matrix driving, such as voltage effects due to leakage currents across the terminals of each transistor, have been omitted.
  • the display device 2 is an active matrix driven display device.
  • a certain period (so-called “frame period” or “vertical scanning period”) is divided by n, and a potential (so-called “ON potential”) is sequentially supplied to the scanning line SL to turn on the write control transistor SW-T.
  • Each scanning line SL is supplied with a potential (so-called "OFF potential”) that causes the write control transistor SW-T to be in a non-conducting state after the period in which the ON potential is supplied (so-called "ON period”) ends.
  • each data signal line DL is connected to the corresponding node N1 via the corresponding write control transistor SW-T, and applies voltage to the corresponding first capacitor Csb and the corresponding second capacitor Csa.
  • Charge corresponding to the applied voltage is accumulated in the first capacitor Csb and the second capacitor Csa.
  • the first capacitor Csb and the second capacitor Csa hold a voltage (so-called "data voltage") corresponding to the accumulated charge during a period (so-called "OFF period”) in which the scanning line SL is supplied with the OFF potential.
  • the current flowing between the source and the drain of the driving transistor DR-T is controlled, and the luminance of the light emitting element Ed is controlled.
  • FIG. 7 is a schematic circuit diagram showing an equivalent circuit of the pixel circuit 100 of Comparative Example 1. As shown in FIG.
  • FIG. 8 is a schematic diagram showing an example of the behavior of the pixel circuit 100 of Comparative Example 1 shown in FIG.
  • FIG. 9 is a diagram showing characteristics of a TFT having an n-type channel made of an oxide semiconductor.
  • the vertical axis of FIG. 9 indicates the current Id flowing between the source and drain of the TFT, and the horizontal axis indicates the voltage Vgs between the gate and source of the TFT.
  • FIG. 10 is a schematic circuit diagram showing a circuit configuration in which an equivalent circuit between the gate and source of the driving transistor DR-T is added to the equivalent circuit of the pixel circuit 100 of Comparative Example 1.
  • FIG. 10 is a schematic circuit diagram showing a circuit configuration in which an equivalent circuit between the gate and source of the driving transistor DR-T is added to the equivalent circuit of the pixel circuit 100 of Comparative Example 1.
  • FIG. 11 is a schematic diagram showing an example of the behavior of the pixel circuit 100 of Comparative Example 1 shown in FIG.
  • the pixel circuit 100 of Comparative Example 1 is the same as the pixel circuit PC of Embodiment 1, except that it is not connected to the control line PudL and has a storage capacitor Cs instead of the first capacitor Cab and the second capacitor Csa. Note that the capacity of the storage capacity Cs is equal to the sum of the capacities of the first capacity Cab and the second capacity Csa.
  • a dark display in which the light-emitting element Ed does not emit light continues for several frames, and then a stepwise signal potential is supplied to the scanning line SL and the data signal line DL so that the dark display is switched to a bright display in which the light-emitting element Ed emits light, and the luminance change of the light-emitting element Ed is measured.
  • the luminance of the light emitting element Ed decreased over time.
  • the luminance of the light emitting element Ed did not decrease over time.
  • leakage current between the gate and source of the drive transistor DR-T was investigated as the cause of the decrease in brightness. However, if the leakage current is the cause, the luminance should have decreased similarly in the second and subsequent frame periods after switching. Therefore, it is inferred that leakage current is not the cause.
  • Insufficient charging of the gate electrode of the drive transistor DR-T was also considered as the cause of the decrease in luminance.
  • the length of the ON period is set sufficiently so that the storage capacitor Cs can hold the data voltage until the next frame period. Therefore, it is inferred that insufficient charging is not the cause.
  • the drive transistor DR-T is a TFT with an n-type channel made of an oxide semiconductor such as indium gallium tin oxide
  • Vgs a voltage generated between the gate and source of the drive transistor DR-T
  • charges are accumulated in the p-type semiconductor facing the gate electrode with an insulator interposed therebetween.
  • the potential difference between the gate and the source becomes equal to or higher than the threshold voltage Vth, the current Id flowing between the source and the drain rapidly increases.
  • the depletion layer of a semiconductor holds charges unlike an insulator. Then, when the gate-source voltage Vgs is equal to or higher than the flat band voltage, the depletion layer of the semiconductor changes and a neutral region and an accumulation region are formed.
  • the gate-source capacitance between the gate-source voltage Vgs of 0 V and a voltage smaller than the flat band voltage, there are the gate-source capacitance Cg due to the insulator and the capacitance Ct due to the state of the depletion layer of the semiconductor. Two capacitances Cg and Ct are connected in series.
  • the gate-source voltage Vgs becomes equal to or higher than the flat band voltage, the state of the depletion layer in the semiconductor gradually changes, and the capacitance Ct caused by the depletion layer gradually disappears.
  • the time required for the state change of the depletion layer is longer than the ON period during which the data voltage is written to the storage capacitor Cs.
  • the voltage Vgs between the gate and source of the driving transistor DR-T is lower than the flat band voltage in dark display and is equal to or higher than the flat band voltage in bright display. For these reasons, it is necessary to consider the capacitance Ct due to the depletion layer immediately after switching from bright display to dark display.
  • the capacitance Ct due to the depletion layer changes depending on the charge distribution due to the state of the depletion layer in the semiconductor. When the voltage Vgs changes from below the flat band to above the flat band, the state of the depletion layer changes with time.
  • the state change speed of the depletion layer is estimated to be about sub ms to several ms from the change of the voltage Vgs to the completion of the state change, depending on the material and composition.
  • the capacitance Ct due to the depletion layer exists and is proportional to the reciprocal of the square root of the voltage Vb.
  • the depletion layer electrons and holes are thermally generated and annihilated repeatedly.
  • electrons in the depletion layer gradually move to the interface with the insulator, and the thickness of the depletion layer gradually decreases. Since this phenomenon is a transition to a thermal equilibrium state, it takes time from sub ms to several ms. After the transition, there is no need to consider the capacitance Ct.
  • an equivalent circuit between the gate and source of the drive transistor DR-T is added to the pixel circuit 100 of Comparative Example 1.
  • the capacitance Cg is the capacitance due to the insulator between the gate and the source
  • the capacitance Ct is the capacitance dependent on the state of the semiconductor
  • Rt is the resistance that expresses the nonlinear dielectric relaxation due to the state transition of the semiconductor as a simple charge flow. Note that the capacitance Ct and the resistance Rt are not constants, but vary according to the gate-source voltage Vgs.
  • the capacitance Cgf between the gate and source of the drive transistor DR-T is the combined capacitance of the two directly connected capacitances Cg and Ct.
  • a stepwise signal potential is supplied to the scanning line SL and the data signal line DL so that the dark display is switched to the bright display after the dark display continues for several frame periods.
  • the capacitance Cgf between the gate and source of the drive transistor DR-T, the potential of the node N1, and the luminance of the light emitting element Ed change as shown in FIG.
  • an ON potential is applied to the scanning line SL every frame period.
  • the potential of the data signal line DL is held in the storage capacitor Cs, and the potential of the node N1 is equal to the potential of the data signal line DL.
  • the potential of the data signal line DL is 0 V during the ON period of the first frame period among the frame periods shown in FIG. 11, and is Vmax during the ON period of the second and subsequent frame periods.
  • the gate-source capacitance Cgf of the drive transistor DR-T is equivalent to the capacitance Cg due to the insulator during the frame period during which the dark display continues and the frame period during which the bright display continues.
  • the potential Vcs of the node N1 changes from Vmax to Vcsl as the capacitance Cgf returns from Cgo to Cg in the frame period immediately after switching from dark display to bright display.
  • the light emission luminance of the light emitting element Ed is proportional to the source-drain current Id of the drive transistor DR-T, and the drive transistor DR-T has a range in which the current Id changes greatly according to the change in the gate-source voltage Vgs as described above. Therefore, in such a range, even if the gate-source voltage Vgs changes by several percent, the change in luminance is large.
  • Vscl is about 92.7% of Vmax. If Vmx is 5.0V, Vcxl is approximately 4.67V. Therefore, even if the storage capacity Cs is ten times the electrostatic capacity Cg of the insulator, it is estimated that the potential of the node N1, ie, the voltage Vgs between the gate and source of the drive transistor DR-T, will drop by about 7%.
  • the cause of the decrease in brightness is the change in the capacitance Cgf between the gate and source of the driving transistor DR-T.
  • the decrease in luminance can also be eliminated by sufficiently charging the storage capacitance Cs, which is large enough to prevent its influence.
  • the resolution of the screen is increasing, the pixel area is limited to a small size, and the ON time is limited to a short period. For this reason, the storage capacity Cs cannot be sufficiently enlarged.
  • the pixel circuit PC includes the second capacitor Csa, and the second electrode of the second capacitor Csa is connected to the corresponding control line PudL. Therefore, as shown in FIG. 3, when the potential of the control line PudL is raised from the low potential Vudl (first level potential) to the high potential Vudh (second level potential) after the ON period, the potential Vcs of the node N1 is raised via the second capacitor Csa.
  • ⁇ Vcs be the voltage width by which the potential Vcs of the node N1 is raised
  • ⁇ C be the sum of all capacitances connected to the node N1
  • ⁇ Vcs Csa/ ⁇ C*Vamp.
  • the total capacitance ⁇ C includes the first capacitance Csb, the second capacitance Csa, the capacitance Cgf between the gate and source of the drive transistor DR-T, and parasitic capacitance other than between the gate and source of the drive transistor DR-T.
  • the pull-up voltage width ⁇ Vcs immediately after writing that switches from dark display to bright display is larger than the pull-up voltage width ⁇ Vcs immediately after writing that continues bright display. Then, it is possible to compensate or cancel the potential change of the node N1 due to the change of the capacitance Cgf between the gate and source of the driving transistor DR-T. Therefore, compared to the pixel circuit 100 of Comparative Example 1, it is possible to reduce the decrease in luminance of the light emitting element Ed in the frame period immediately after switching from bright display to dark display.
  • the timing at which the potential of the pulse signal of the control line PudL rises from the low potential Vudl (first level) to the high potential Vudh (second level) is from the end of writing the data signal to the corresponding pixel circuit PC to the start of writing the next data signal.
  • the capacitance Cgf between the gate and the source is Cgo immediately after writing to switch from dark display to bright display, and gradually returns to Cg. Therefore, it is desirable to raise the potential of the control line PudL immediately after writing to switch from dark display to bright display.
  • the timing at which the pulse signal of the control line PudL rises from the low potential Vudl (first level) to the high potential Vudh (second level) is preferably in the period from the end of writing the data signal to the corresponding pixel circuit PC to the end of writing the data signal to the next-stage pixel circuit PC of the corresponding pixel circuit PC.
  • Tp the time from the end of the ON period of the corresponding pixel circuit PC to the timing of boosting the potential of the control line PudL from Vudl to Vudh.
  • the timing at which the potential of the pulse signal of the control line PudL drops from the high potential Vudh (second level) to the low potential Vudl (first level) is preferably in the ON period during which the data signal is written to the corresponding pixel circuit PC.
  • the pull-up voltage width ⁇ Vcs is larger than the threshold voltage Vth of the drive transistor DR-T, the light emitting element Ed can emit light during the dark display frame period. This is because 0 V is written to the first capacitor Csb and the second capacitor Csa during the ON period of the dark display frame period, and immediately after the writing, the potential Vcs of the node N1 is raised higher than the threshold voltage Vth by raising the potential of the control line PudL. Therefore, the potential amplitude Vamp and the pull-up timing of the control line PudL are set so that the pull-up voltage width ⁇ Vcs is equal to or less than the threshold voltage Vth. From the viewpoint of efficiency, it is desirable to set the pull-up voltage width ⁇ Vcs to a voltage as close as possible to the threshold voltage Vth.
  • the potential amplitude Vamp and the pull-up timing of the control line PudL so that the average luminance of the light emitting element Ed in the frame period immediately after switching from dark display to bright display is equivalent to the average luminance of the light emitting element Ed in the frame period in which the bright display continues.
  • the potential supplied from the data signal line DL during the ON period of the frame period immediately after switching from the dark display to the bright display is equivalent to the potential supplied from the data signal line DL during the ON period of the frame period during which the bright display continues.
  • the drive transistor DR-T should be set so that the data voltage Vmax that maximizes the current Id flowing between the source and drain of the drive transistor DR-T is 2.16 times the threshold voltage Vth. At this time, the decrease in luminance during the frame period immediately after switching from dark display to bright display is reduced.
  • FIG. 12 is a schematic circuit diagram showing an equivalent circuit of one example of the pixel circuit PC shown in FIG.
  • FIG. 13 is a diagram showing characteristics of a TFT having a p-type channel made of an oxide semiconductor.
  • the vertical axis of FIG. 13 indicates the current Id flowing between the source and drain of the TFT, and the horizontal axis indicates the voltage Vgs between the gate and source of the TFT.
  • FIG. 14 is a schematic diagram showing an example of behavior of the pixel circuit PC shown in FIG.
  • FIG. 15 is a schematic diagram showing an equivalent circuit of the pixel circuit 200 of Comparative Example 2.
  • FIG. 15 is a schematic diagram showing an equivalent circuit of the pixel circuit 200 of Comparative Example 2.
  • the pixel circuit PC according to the present embodiment is the same as the pixel circuit PC according to Embodiment 1 described above, except that the driving transistor DR-T is a TFT having a p-type channel, and accordingly the second electrode of the second capacitor Csa is connected to the common reference potential line VssL.
  • the data voltage supplied to the data signal line DL is the power supply potential Vdd supplied by the power supply potential wiring VddL during dark display.
  • the data voltage that maximizes the current Id flowing between the source and drain of the drive transistor DR-T is Vmin.
  • the pixel circuit 200 of Comparative Example 2 is the same as the pixel circuit PC of Embodiment 2, except that it is not connected to the control line PudL and has a storage capacitor Cs instead of the first capacitor Cab and the second capacitor Csa. Note that the capacity of the storage capacity Cs is equal to the sum of the capacities of the first capacity Cab and the second capacity Csa.
  • the luminance of the light emitting element Ed decreased over time in the frame period immediately after switching from dark display to bright display.
  • the pixel circuit PC compared with the pixel circuit 200 of Comparative Example 2, it is possible to reduce the decrease in luminance of the light emitting element Ed in the frame period immediately after switching from bright display to dark display.
  • Tp is the period from the end of the ON period of the corresponding pixel circuit PC to the timing of stepping down the potential of the control line PudL from the high potential Vudh (first level potential) to the low potential Vudl (second level potential)
  • the time Tp be as short as possible. That is, it is desirable that Tp>0 and Tp ⁇ 0.
  • the timing for boosting the potential of the control line PudL from Vudl to Vudh is preferably the ON period of the corresponding pixel circuit PC.
  • the voltage width by which the potential Vcs of the node N1 is lowered is ⁇ Vcs, and the potential amplitude Vamp and the pull-up timing of the control line PudL are set so that the absolute value of the pull-down voltage width ⁇ Vcs is equal to or less than the absolute value of the threshold voltage Vth. From the viewpoint of efficiency, it is desirable to set the voltage drop width ⁇ Vcs to a voltage as close as possible to the threshold voltage Vth.
  • the parameters are set by the same method as in the first embodiment, taking into consideration the fact that the magnitude relationship of the voltages related to the drive transistor DR-T is inverted.
  • FIG. 16 is a schematic circuit diagram showing an equivalent circuit of one example of the pixel circuit PC shown in FIG.
  • the pixel circuit PC according to this embodiment is the same as the pixel circuit PC according to Embodiment 1 described above, except that the drive transistor DR-T is a metal oxide semiconductor field effect transistor (MOSFET).
  • MOSFET metal oxide semiconductor field effect transistor
  • the MOSFET is formed separately from the support substrate. Therefore, an electrode pad for connecting the driving transistor DR-T is provided on the support substrate instead of the driving transistor DR-T.
  • the drive transistor DR-T is mounted externally on the support substrate.
  • the pixel circuits 100 and 200 of Comparative Examples 1 and 2 described above experience a decrease in luminance during the frame period immediately after switching from dark display to bright display.
  • the mechanism of generation of the depletion layer in the semiconductor below the flat band voltage described above differs between TFT and MOSFET.
  • the change in the state of the depletion layer in the semiconductor with respect to the transition of the gate voltage from below the flatband voltage to above the flatband voltage, which causes the luminance reduction occurs in the MOSFET as well as the TFT.
  • the pixel circuit PC according to the present embodiment exhibits behavior similar to that of the pixel circuit PC according to the first embodiment.
  • FIG. 17 is a schematic diagram showing an example of a schematic configuration of the display device 2 according to an embodiment of the present disclosure.
  • the display device 2 includes a data timing controller DTC in addition to the same configuration as the display device 2 according to any one of the first to third embodiments.
  • the data timing control unit DTC sends to the data driver DD a Data signal indicating an image in each frame period and a Dtim signal indicating data transfer timing.
  • the data timing controller DTC sends to the scan driver SD the SST signal indicating the start of scanning, the SON signal indicating the ON period, and the SShift signal indicating the timing shift of the output.
  • the data timing control unit DTC sends to the pump up/down driver PudD a PUST signal indicating the start timing of outputting up, a PDST signal indicating the start timing of outputting down, and a PShift signal indicating the timing shift of the output.
  • the data driver DD outputs a data voltage corresponding to the Data signal from each output terminal D1 to Dm to each data signal line DL at a timing corresponding to the Dtim signal.
  • An ON voltage Son and an OFF voltage Soff are also input to the scan driver SD.
  • the scan driver SD outputs an ON voltage Son from the output terminal S1 of the first stage to the scanning line SL at a timing corresponding to the SST signal for a period corresponding to the SON signal, and then outputs an OFF voltage Soff.
  • the scan driver SD outputs the ON voltage Son from the output terminal S2 of the second stage to the scanning line SL in a period corresponding to the SON signal at a timing shifted according to the SShift signal from the timing corresponding to the SST signal, and then outputs the OFF voltage Soff.
  • the scan driver SD similarly outputs the ON voltage Son from the output terminals S1 to Sn of each stage to each scanning line SL at sequentially shifted timings.
  • a high potential Vudh and a low potential Vudl are individually input to the pump up/down driver PudD.
  • the pump up-down driver PudD outputs a high potential Vudh from the output terminal P1 of the first stage to the control line PudL from the timing indicated by the PUST signal to the timing indicated by the PDST signal, and outputs the low potential Vudl from the timing indicated by the PDST signal to the timing indicated by the PUST signal.
  • the pump up-down driver PudD outputs a high potential Vudh or a low potential Vudl from the output terminals P1 to Pn of each stage to the corresponding control line PudL so as to sequentially shift the timing according to the Pshift signal.
  • FIG. 18 is a schematic circuit diagram showing an equivalent circuit of one example of the pixel circuit PC shown in FIG. FIG. 18 shows the pixel circuit PC of the x-th row and the y-th row.
  • a configuration in which the driving transistor DR-T is a TFT having a p-type channel will be described below, but a configuration in which the driving transistor DR-T is a TFT or a MOSFET having an n-type channel is also included in the scope of the present embodiment.
  • the pixel circuit PC according to this embodiment is the same as the pixel circuit PC according to Embodiments 1 to 3 described above, except that an internal compensation circuit that compensates for variations in the threshold voltage Vth of the driving transistor DR-T is incorporated.
  • the pixel circuit PC incorporates an internal compensation circuit including a set of isolation transistors R1-T and R2-T, a set of voltage initialization transistors R3-T and R4-T, and a compensation transistor RE-T in the pixel circuit PC according to Embodiments 1 to 3 described above.
  • the isolation transistors R1-T and R2-T are arranged so as to isolate the drive transistor DR-T from the current path passing through the light emitting element Ed connected between the power supply potential wiring VddL and the common reference potential wiring VssL.
  • the gate terminals of the isolation transistors R1-T and R2-T of the pixel circuit PC of the i-th stage are connected to the output terminal Ri of the i-th stage via the light emission control line RL.
  • the voltage initialization transistors R3-T and R4-T are arranged so as to connect the first electrode of the first capacitor Csb and the first electrode of the second capacitor Csa to the reset voltage line VresL that supplies a constant voltage.
  • the gate terminals of the voltage initialization transistors R3-T and R4-T of the i-th pixel circuit PC are connected to the output terminal S(i-1) in the same manner as the scanning line SL of the (i-1)th stage.
  • the compensation transistor RE-T is arranged between the source terminal and the gate terminal of the drive transistor DR-T and connects them. Alternatively, the compensation transistor RE-T may be placed between and connected between the drain and gate terminals of the drive transistor DR-T.
  • the gate terminal of the compensation transistor RE-T of the i-th pixel circuit PC is connected to the output terminal Si through the i-th scanning line SL.
  • the data signal on the data signal line DL is written to the first capacitor Csb and the second capacitor Csa via the drive transistor DR-T and the compensation transistor RE-T, thereby compensating for variations in the threshold voltage Vth of the drive transistor DR-T.
  • the drive transistor DR-T is disconnected from the current path through the light emitting element Ed by the disconnecting transistors R1-T and R2-T, so the light emitting element Ed does not emit light.
  • FIGS. 19 to 21 are schematic diagrams each showing an example of the behavior of the pixel circuit PC on the x-th row and the y-th row shown in FIG.
  • the pixel circuit PC in the x-th row and the y-th row is in dark display during the first frame period and several frame periods before it.
  • the pixel circuit PC in the x-th row and the y-th row is brightly displayed at the maximum luminance gradation.
  • FIG. 19 shows behavior when a constant potential is supplied to the control line PudL.
  • the potential Vcs of the node N1 of the pixel circuit PC of the x-th stage is reset to the voltage Vres of the reset voltage line VresL while the output terminal Sx-1 for the scanning line SL of the (x-1)th stage is supplying the ON voltage Son.
  • This period is referred to as a "reset period” or "x-stage reset period”.
  • the output terminal Rx for the emission control line RLL of the x-th stage supplies an OFF voltage, and the light-emitting element Ed of the pixel circuit PC of the x-th stage is turned off.
  • This period is called a "non-lighting period” or a “non-lighting period of x stages”.
  • the data voltage output from the output terminal Dy to the pixel circuit PC during the dark display frame period is Vdd-V0. Since the data voltage is written to the first capacitor Csb and the second capacitor Csa via the drive transistor DR-T, the written voltage is lower than the data voltage by the threshold voltage Vth of the drive transistor DR-T. Therefore, the absolute value of the potential difference between the gate and source of the driving transistor DR-T at this time
  • V0+Vth. Since V0 ⁇ 0V, the light emitting element Ed emits almost no light.
  • the data voltage output from the output terminal Dy to the pixel circuit PC in the bright display frame period with the maximum luminance gradation is Vdd-Vmax.
  • the voltage to be written is lower than the data voltage by the threshold voltage Vth of the drive transistor DR-T, and the absolute value of the potential difference between the gate and source of the drive transistor DR-T
  • Vmax+Vth.
  • the second frame period is a frame period during which there is a transition from almost non-emission to high gradation luminance. That is, in the second frame period, the state of the semiconductor of the drive transistor DR-T changes, so the absolute value
  • the third and fourth frame periods are frame periods during which the high-gradation luminance continues. That is, in the third and fourth frame periods, the state of the semiconductor of the drive transistor DR-T is in an equilibrium state, the absolute value
  • the luminance of the light-emitting element Ed decreases only in the first frame period during the transition from the low gradation luminance to the high gradation luminance, so the display response is delayed.
  • FIG. 20 shows behavior when a pulse signal is supplied to the control line PudL.
  • the signal potential output from the output terminal Px to the x-stage control line PudL shifts from the low potential Vudl to the high potential Vudh during the write period, and shifts from the high potential Vudh to the low potential Vudl after the write period ends.
  • This transition of the potential of the control line PudL is similar to the transition of the potential of the control line PudL in the second embodiment described above.
  • the potential Vcs of the node N1 drops significantly due to the lowering of the potential of the control line PudL. Therefore, even if the potential Vcs of the node N1 rises due to the transition of the state of the semiconductor, the average luminance of the light emitting element Ed increases. Therefore, as in the second embodiment, the voltage can be adjusted so that the average luminance in each frame period is the same, and the display response when transitioning from low gradation luminance to high gradation luminance is improved.
  • the pixel circuit PC according to the present embodiment incorporates a circuit that compensates for the threshold voltage Vth, when driving the pixel circuit PC according to the present embodiment in the same manner as the pixel circuit PC according to the second embodiment, it is difficult to make the absolute value
  • FIG. 20 shows the behavior when another pulse signal is supplied to the control line PudL.
  • the potential of the pulse signal output from the output terminal Px to the control line PudL of the x stage maintains the high potential Vudh (first level) during the writing period of the data signal of the x stage, and shifts from the high potential Vudh (first level) to the low potential Vudl (second level) after the time Tp has elapsed from the end of the writing period of the x stage.
  • the potential of the pulse signal from the output terminal Px shifts from the low potential Vudl (second level) to the high potential Vudh (first level) after the shift from the high potential Vudh (first level) to the low potential Vudl (second level) until the write period of the next data signal in the x stage is started.
  • time Tq be the time required for the pulse signal shifted to the low potential Vudl (second level) to return to the high potential Vudh (first level).
  • the time Tq is preferably longer than the time required for the state of the semiconductor of the drive transistor DR-T to shift to the equilibrium state.
  • the time required to shift to the equilibrium state depends on the semiconductor material, impurity concentration, and temperature, but is estimated to be approximately several milliseconds.
  • Vdd-V0-Vth is written to the potential Vcs of the node N1 during the writing period.
  • the capacitive coupling of the second capacitor Csa lowers the potential Vcs of the node N1 to Vdd-V0-Vth-.DELTA.Vp.
  • the absolute value of the gate-source voltage Vgs of the driving transistor DR-T at this time is
  • the luminance after time Tq is 0 in the frame period of 0 gradation. Therefore, whitening of black pixels is improved.
  • the width by which the potential Vcs of the node N1 is lowered after the time Tp is larger by ⁇ Vq than the width by which the potential Vcs of the node N1 is raised after the time Tq. Therefore, as in the first to third embodiments, the display response is improved when transitioning from low gradation luminance to high gradation luminance.
  • FIG. 22 is a schematic diagram showing an example of the behavior of the pixel circuit PC during a frame period of 0 gradation.
  • FIG. 23 is a schematic diagram showing an example of the behavior of the pixel circuit PC during the frame period of the gradation of maximum luminance.
  • FIG. 24 is a diagram showing the relationship between time Tp and APL (Average Picture Level).
  • APL indicates the ratio of the total number of gradations of all pixels when displaying a certain image to the total number of gradations of all pixels when all pixels are at the maximum gradation.
  • the gradation number is a data voltage that the data driver DD inputs from the output terminals D1 to Dm to the pixel circuit PC through the data signal line DL. That is, APL is calculated by the following formula.
  • Di,j is the data voltage input to the pixel circuit PC of the i-th row and the j-th row when displaying a certain image.
  • Dmax is a data voltage input to the pixel circuit PC when the pixel circuit PC causes the light emitting element Ed to emit light with the maximum luminance grayscale.
  • ⁇ is used as a summation symbol.
  • n is the number of scanning lines SL and is an integer of 2 or more.
  • m is the number of data signal lines DL and is an integer of 2 or more.
  • "*" is used as an operator for accumulation.
  • the pulse width corresponding to the length of time Tp may be set according to the image to be displayed. That is, the pulse width of the pulse signal of the control line PudL may be set according to the input image data and data signal.
  • the potential of the control line PudL is stepped down from the high potential Vudh to the low potential Vudl after the time Tp of the write period, and further increased from the low potential Vudl to the high potential Vudh after the time Tq.
  • the light-emitting element Ed emits light, albeit a little, during the time Tq during which the potential of the control line PudL is at the low potential Vudl. As a result, black pixels appear white.
  • the luminance of the light-emitting element Ed increases by the amount that the potential Vcs of the node N1 is lowered during the time Tq during which the potential of the control line PudL is at the low potential Vudl. After that, when the potential of the control line PudL returns to the high potential Vudh, the luminance of the light emitting element Ed decreases by the amount of the increased potential Vcs of the node N1. Therefore, compared to the pixel circuit PC according to the second embodiment, the average luminance of the light emitting element Ed during the frame period of the same gradation is low. Also, the longer the time Tq, the higher the average luminance of the light emitting element Ed.
  • a shorter time Tq for dark display and a longer time Tq for high luminance display lead to improved display.
  • the pulse width corresponding to the time Tq when displaying the first image is longer than the pulse width corresponding to the time Tq when displaying the second image darker than the first image.
  • the length of the time Tq is changed according to the input image, thereby improving the whitening of black pixels and increasing the maximum luminance.
  • the length of time Tq may be controlled according to APL.
  • Tq 0 ms.
  • the length of the time Tq may be controlled according to ALL (Average Luminance Level).
  • the genre of the image to be displayed may be specified by ALL, and the length of the time Tq may be controlled according to the genre.
  • ALL indicates the ratio of the total display luminance value of all pixels when displaying a certain image to the total display luminance value of all pixels when all pixels are at the maximum gradation.
  • the display luminance value is a luminance value when the pixel circuit PC causes the light emitting element Ed to emit light in response to the data voltage input to the pixel circuit PC by the data driver DD. That is, ALL is calculated by the following formula.
  • Li,j is the luminance value of the light emitting element Ed connected to the pixel circuit PC of the i-th row and the j-th row when displaying a certain image.
  • Lmax is the luminance value of the light emitting element Ed when the pixel circuit PC causes the light emitting element Ed to emit light at the maximum luminance gradation.
  • ⁇ is used as a summation symbol.

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Abstract

第１の電極が駆動トランジスタ（ＤＲ－Ｔ）のゲート端子と書き込み制御トランジスタ（ＳＷ－Ｔ）とに接続し、第２の電極が共通基準電位配線（ＶｓｓＬ）に接続し、データ信号が順次書き込まれる第１容量（Ｃｓｂ）と、第１の電極が駆動トランジスタ（ＤＲ－Ｔ）のゲート端子と第１容量（Ｃｓｂ）の第１の電極とに接続し、第２の電極が制御線（ＰｕｄＬ）に接続する第２容量（Ｃｓａ）を備え、制御線（ＰｕｄＬ）には、パルス信号が供給される。

Description

表示装置
　本発明は、表示装置に関する。
　特許文献１は、各画素回路が発光素子を備える表示装置を開示している。
ＵＳ２０１２／０００１８９６Ａ１
　しかしながら、従来技術では、非発光フレーム期間の直後の発光フレーム期間における発光素子の輝度が、減少する。
　本開示の一態様に係る表示装置は、複数の走査線、複数の制御線、および、複数の画素回路を含む表示部と、前記走査線および前記制御線を駆動する駆動回路とを備え、前記画素回路は、発光素子と、前記発光素子と直列に設けられ、前記発光素子に流れる電流の量を制御する駆動トランジスタと、ゲート端子が前記複数の走査線の対応する１本に接続する書き込み制御トランジスタと、第１の電極が前記駆動トランジスタのゲート端子と前記書き込み制御トランジスタとに接続し、第２の電極が定電位配線に接続し、データ信号が順次書き込まれる第１容量と、第１の電極が前記駆動トランジスタのゲート端子と前記第１容量の第１の電極とに接続し、第２の電極が前記複数の制御線の対応する１本に接続する第２容量を備え、前記制御線には、パルス信号が供給される構成である。
　本開示の一態様によれば、非発光フレーム期間に続く発光フレーム期間における発光素子の輝度を向上することができる。
本開示の一実施形態に係る表示装置の概略構成の一例を示す模式図である。 図１に示した画素回路の一例の等価回路を示す概略回路図である。 図２に示した画素回路の挙動の一例を示す概略図である。 有機ＬＥＤの概略構成の一例を示す模式図である。 図１に示した走査線に供給される信号電位の一例を示す概略図である。 図２に示した画素回路の挙動の一例を示す概略図である。 比較例の画素回路の等価回路を示す概略回路図である。 図７に示した比較例の画素回路の挙動の一例を示す概略図である。 酸化物半導体によるｎ型チャネルを備えるＴＦＴの特性を示す図である 比較例の画素回路の等価回路に、駆動トランジスＤＲ－Ｔのゲートソース間の等価回路を加えた回路構成を示す概略回路図である。 図１０に示した比較例の画素回路の挙動の一例を示す概略図である。 図１に示した画素回路の一例の等価回路を示す概略回路図である。 酸化物半導体によるｐ型チャネルを備えるＴＦＴの特性を示す図である。 図１２に示した画素回路の挙動の一例を示す概略図である。 比較例の画素回路の等価回路を示す概略図である。 図１に示した画素回路の一例の等価回路を示す概略回路図である。 本開示の一実施形態に係る表示装置の概略構成の一例を示す模式図である。 図１７に示した画素回路の一例の等価回路を示す概略回路図である。 図１８に示した画素回路の挙動の一例を示す概略図である。 図１８に示した画素回路の挙動の一例を示す概略図である。 図１８に示した画素回路の挙動の一例を示す概略図である。 ０階調のフレーム期間における画素回路の挙動の一例を示す概略図である。 最大輝度の階調のフレーム期間における画素回路の挙動の一例を示す概略図である。 時間とＡＰＬとの関係を示す図である。
　〔実施形態１〕
　（表示装置の構成）
　図１は、本開示の一実施形態に係る表示装置２の概略構成の一例を示す模式図である。
　図１に示すように、本実施形態に係る表示装置２は、ｎ本の走査線ＳＬとｎ本の制御線ＰｕｄＬとｍ本のデータ信号線ＤＬとｍ＊ｎ個の画素回路ＰＣとを含む表示部ＤＡと、走査線ＳＬを駆動するスキャンドライバＳＤ（駆動回路）と、制御線ＰｕｄＬを駆動するポンプアップダウンドライバＰｕｄＤ（駆動回路）と、データ信号線ＤＬを駆動するデータドライバＤＤと、画素電流供給源の電源電位Ｖｄｄを供給する電源電位配線ＶｄｄＬと、画素電流供給源の共通基準電位Ｖｓｓを供給する共通基準電位配線ＶｓｓＬと、を備える。
　ここで、ｎは２以上の整数であり、ｍは２以上の整数である。また、「＊」は積算の演算子として用いられている。
　走査線ＳＬは、水平方向に延伸し、画素回路ＰＣへの書き込みを制御する走査信号が供給される。第ｉ段の走査線ＳＬは、スキャンドライバＳＤの出力端子Ｓｉに接続される。ここで、ｉはｎ以下の整数である。
　制御線ＰｕｄＬは、走査線ＳＬと同方向の水平方向に延伸し、パルス信号が供給される。第ｉ段の制御線ＰｕｄＬを、ポンプアップダウンドライバＰｕｄＤの出力端子Ｐｉに接続される。
　データ信号線ＤＬは、垂直方向に延伸し、画素回路ＰＣに書き込みデータ信号が供給される。データ信号線ＤＬは、走査線ＳＬおよび制御線ＰｕｄＬと平面視で垂直に交わり、走査線ＳＬおよび制御線ＰｕｄＬと別層に設けられている。このため、データ信号線ＤＬは、走査線ＳＬおよび制御線ＰｕｄＬと接続されない。第ｊ行のデータ信号線ＤＬは、データドライバＤＤの出力端子Ｄｊに接続される。ここで、ｊはｍ以下の整数である。
　電源電位配線ＶｄｄＬおよび共通基準電位配線ＶｓｓＬは、発光素子Ｅｄに電流を供給するための電力線であり、定電位配線である。共通基準電位Ｖｓｓは、ＧＮＤ電位またはアース電位であってよい。以降、共通基準電位Ｖｓｓを０Ｖとする。
　画素回路ＰＣは、走査線ＳＬとデータ信号線ＤＬとの交点に対応するように、マトリックス状に設けられており、対応する走査線ＳＬと対応するデータ信号線ＤＬと対応する制御線ＰｕｄＬとに接続されている。第ｉ段第ｊ行に設けられている画素回路ＰＣは、第ｉ段の走査線ＳＬを介してスキャンドライバＳＤの出力端子Ｓｉに接続され、第ｉ段の制御線ＰｕｄＬを介してポンプアップダウンドライバＰｕｄＤの出力端子Ｐｉに接続され、第ｊ行のデータ信号線ＤＬを介して、データドライバＤＤの出力端子Ｄｊに接続される。
　（画素回路の構成および挙動）
　図２は、図１に示した画素回路ＰＣの一例の等価回路を示す概略回路図である。
　図３は、図２に示した画素回路ＰＣの挙動の一例を示す概略図である。
　図２に示すように、本実施形態に係る画素回路ＰＣは、発光素子Ｅｄと、駆動トランジスタＤＲ－Ｔと、書き込み制御トランジスタＳＷ－Ｔと、第１容量Ｃｓｂと、第２容量Ｃｓａとを備える。
　発光素子Ｅｄは、有機発光層を含む有機発光ダイオード（ＯＬＥＤ）であっても、量子ドット発光層を含む量子ドットダイオード（ＱＬＥＤ）であってもよい。発光素子Ｅｄは、電源電位配線ＶｄｄＬと共通基準電位配線ＶｓｓＬとの間に接続される。
　駆動トランジスタＤＲ－Ｔは、電源電位配線ＶｄｄＬと共通基準電位配線ＶｓｓＬとの間に発光素子Ｅｄと直列に接続され、発光素子Ｅｄに流れる電流の量を制御する。駆動トランジスタＤＲ－Ｔは、ｎ型チャネルを有する薄膜トランジスタ（ＴＦＴ）である。
　書き込み制御トランジスタＳＷ－Ｔは、ゲート端子が対応する走査線ＳＬに接続され、対応するデータ信号線ＤＬと駆動トランジスタＤＲ－Ｔのゲート端子との間に接続される。
　第１容量Ｃｓｂは、第１の電極が駆動トランジスタＤＲ－Ｔのゲート端子と書き込み制御トランジスタＳＷ－Ｔとに接続し、第２の電極が定電位配線に接続される。駆動トランジスタＤＲ－Ｔがｎ型の場合、第２の電極は、電源電位配線ＶｄｄＬに接続される。第１容量Ｃｓｂは、対応するデータ信号線ＤＬから書き込み制御トランジスタＳＷ－Ｔを経て、データ信号が順次書き込まれる。
　第２容量Ｃｓａは、第１の電極が駆動トランジスタＤＲ－Ｔのゲート端子と書き込み制御トランジスタＳＷ－Ｔと第１容量Ｃｓｂの第１の電極とに接続し、第２の電極が対応する制御線ＰｕｄＬに接続する。第２容量Ｃｓａは、対応するデータ信号線ＤＬから書き込み制御トランジスタＳＷ－Ｔを経て、データ信号が順次書き込まれる。
　なお、図２に示した回路構成は、画素回路ＰＣの基本的動作のための必要最小限の回路構成を示したものに過ぎない。実際の表示装置では、例えば、回路素子のバラつきを補償するために、電流を制御する追加のトランジスタが設けられる。
　図３に示すように、走査線ＳＬおよび制御線ＰｕｄＬにはパルス信号が供給され、データ信号線ＤＬにはステップ状のデータ電圧が供給される。そして、画素回路ＰＣの駆動トランジスタＤＲ－Ｔのゲート端子に接続するノードＮ１の電位は、図３に示すように変動する。この結果、画素回路ＰＣの発光素子Ｅｄの輝度は、図３に示すように変動する。
　発光素子Ｅｄの発光輝度は、駆動トランジスタＤＲ－Ｔのソースドレイン間を流れる電流により制御される。駆動トランジスタＤＲ－Ｔのソースドレイン間を流れる電流は、駆動トランジスタＤＲ－Ｔのゲートソース間の電位差により制御される。駆動トランジスタＤＲ－Ｔのゲートソース間の電位差は、第１容量Ｃｓｂおよび第２容量Ｃｓａに蓄積されられた電荷と、制御線ＰｕｄＬの電位とにより制御される。
　フレーム期間ＦＰの間に少なくとも１回、走査線ＳＬに供給される信号電位が書き込み制御トランジスタＳＷ－Ｔを通電状態にする電位Ｖｓｌｈ（いわゆる「ＯＮ電位」）となる。その時のデータ信号線ＤＬの電位０ＶまたはＶｍａｘに応じた電荷が第１容量Ｃｓｂおよび第２容量Ｃｓａに蓄えられ、当該フレーム期間の間の発光素子Ｅｄの輝度が制御される。
　（マイクロＬＥＤディスプレイ）
　表示装置２がマイクロＬＥＤディスプレイであってよい。この場合、支持基板の上に図２に示した画素回路ＰＣの発光素子Ｅｄを除く部分と、マイクロＬＥＤを接続するための電極パッドと、走査線ＳＬと制御線ＰｕｄＬとデータ信号線ＤＬと電源電位配線ＶｄｄＬと共通基準電位配線ＶｓｓＬと、が設けられる。支持基板はガラス基板などである。発光素子Ｅｄは、マイクロＬＥＤとして支持基板上に外付けされる。
　ここで、「ＬＥＤ」は、発光ダイオード（light emitting diode）を意味する。
　（有機ＬＥＤディスプレイ）
　表示装置２が有機ＬＥＤディスプレイであってもよい。この場合、支持基板の上に図２に示した画素回路ＰＣの発光素子Ｅｄを除く部分と、走査線ＳＬと制御線ＰｕｄＬとデータ信号線ＤＬと電源電位配線ＶｄｄＬと、が設けられる。そして、対向基板の上に共通基準電位配線ＶｓｓＬとして機能する透明電極が設けられ、支持基板と対向基板との間に有機ＬＥＤが生成される。
　図４は、有機ＬＥＤの概略構成の一例を示す模式図である。
　図４に示すように、有機ＬＥＤは、支持基板１０上に形成されたカソード１２と電子注入層１４と電子輸送層１６と発光層１８と正孔輸送層２０と正孔注入層２２とアノード２４との積層体から成る。
　カソード１２とアノード２４との少なくとも一方は、透明電極である。透明電極は、インジウム錫酸化物（いわゆる「ＩＴＯ」）などの透明な導電体から形成されても、銀合金などの不透明な導電体の薄膜から形成されてもよい。
　（ミニＬＥＤバックライト）
　表示装置２がミニＬＥＤバックライトを含む液晶ディスプレイであってもよい。
　現在、液晶ディスプレイのバックライトとして、その大きさが１辺１ｍｍ以下と小さいサイズのミニＬＥＤをバックライトの光源として多数使用し、各光源を複数のエリアに分割して駆動するローカルディミング駆動のバックライトが普及してきている。その分割されたエリアの数は、徐々に増加し、最近では１０００エリアを超え、今後、更に分割数が増えることが予想される。
　現在、上記のようなローカルディミングＬＥＤバックライトは、エリア毎にＬＥＤドライバの出力をミニＬＥＤのカソード側に接続する回路構成が主であり、エリアの数だけの配線およびアノードの配線が必要となる。このような回路構成では、エリア数が増加していくに従い、配線数が増え、また、同数のＬＥＤドライバの出力数が必要になるためＬＥＤドライバの数が増えるという問題がある。そこで、その問題を解決する方法として、現在の液晶パネルで用いられているガラス基板上に、ＴＦＴを含む画素回路を形成するアクティブマトリックス駆動で、ローカルディミング駆動を行う方法が考えられ、今後、エリア数が１００００エリアを超えるような場合になれば、アクティブマトリックス駆動が有力となる。
　アクティブマトリクス駆動によるＬＥＤのローカルディミングバックライトの場合、支持基板上に、図２に示した画素回路ＰＣの発光素子Ｅｄを除く部分と、ミニＬＥＤを接続するための電極パッドと、走査線ＳＬと制御線ＰｕｄＬとデータ信号線ＤＬと電源電位配線ＶｄｄＬと共通基準電位配線ＶｓｓＬと、が設けられる。支持基板はガラス基板などである。発光素子Ｅｄは、ミニＬＥＤとして基板上に外付けされる。発光素子Ｅｄは、２個以上のＬＥＤが連なったものであって良い。２個以上のＬＥＤは並列接続でも、直列接続でも、並列直列混合の接続でもよい。
　（アクティブマトリックス駆動）
　図５は、図１に示した走査線ＳＬに供給される信号電位の一例を示す概略図である。
　図６は、図２に示した画素回路ＰＣの挙動の一例を示す概略図である。
　なお、図６における発光素子Ｅｄの輝度を示す波形は、説明の簡単化のために、ステップ状に簡略化した波形に過ぎないことを理解されたい。さらに、説明の簡単化のために、各トランジスタの端子間のリーク電流による電圧効果など、アクティブマトリックス駆動の基本動作に関係のない現象を省略することを理解されたい。
　表示装置２は、アクティブマトリックス駆動する表示装置である。
　図５に示すように、各画素回路ＰＣの発光素子Ｅｄを所望の画像に応じて発光させるために、ある一定期間（いわゆる「フレーム期間」または「垂直走査期間」）をｎ分割したタイミングで、走査線ＳＬに順に書き込み制御トランジスタＳＷ－Ｔを通電状態にする電位（いわゆる「ＯＮ電位」）を供給する。各走査線ＳＬには、ＯＮ電位が供給される期間（いわゆる「ＯＮ期間」）が終了後、書き込み制御トランジスタＳＷ－Ｔを非通電状態にする電位（いわゆる「ＯＦＦ電位」）が供給される。
　図６に示すように、走査線ＳＬがＯＮ期間の間、各データ信号線ＤＬは対応する書き込み制御トランジスタＳＷ－Ｔを介して、対応するノードＮ１に接続され、対応する第１容量Ｃｓｂおよび対応する第２容量Ｃｓａに電圧を印加する。第１容量Ｃｓｂおよび第２容量Ｃｓａに、印加された電圧に応じた電荷が蓄積される。次に、走査線ＳＬがＯＦＦ電位を供給される期間（いわゆる「ＯＦＦ期間」）の間、第１容量Ｃｓｂおよび第２容量Ｃｓａは、蓄積された電荷に応じた電圧（いわゆる「データ電圧」）を保持する。そして、保持されたデータ電圧に従って、駆動トランジスタＤＲ－Ｔのソースドレイン間に流れる電流が制御され、発光素子Ｅｄの発光輝度が制御される。
　（比較例の構成およびの挙動）
　図７は、比較例１の画素回路１００の等価回路を示す概略回路図である。
　図８は、図７に示した比較例１の画素回路１００の挙動の一例を示す概略図である。
　図９は、酸化物半導体によるｎ型チャネルを備えるＴＦＴの特性を示す図である。図９の縦軸は、ＴＦＴのソースドレイン間を流れる電流Ｉｄを示し、横軸はＴＦＴのゲートソース間の電圧Ｖｇｓを示す。
　図１０は、比較例１の画素回路１００の等価回路に、駆動トランジスＤＲ－Ｔのゲートソース間の等価回路を加えた回路構成を示す概略回路図である。
　図１１は、図１０に示した比較例１の画素回路１００の挙動の一例を示す概略図である。
　なお、図１１に示す波形は、説明の簡単化のために、書き込み制御トランジスタＳＷ－Ｔのゲート端子による電圧引き込みならびに回路素子および配線の寄生容量などを無視して、簡略化した波形に過ぎないことを理解されたい。
　図７に示すように、比較例１の画素回路１００は、制御線ＰｕｄＬに接続されておらず、第１容量Ｃａｂおよび第２容量Ｃｓａの代わりに、記憶容量Ｃｓを備える点を除いて、実施形態１に係る画素回路ＰＣと同様である。なお、記憶容量Ｃｓの容量は、第１容量Ｃａｂおよび第２容量Ｃｓａの容量の和に等しい。
　図８に示すように、発光素子Ｅｄが発光しない暗表示が数フレーム期間続き、その後に暗表示から発光素子Ｅｄが発光する明表示に切替るように、走査線ＳＬおよびデータ信号線ＤＬにステップ状の信号電位を供給し、発光素子Ｅｄの輝度変化を測定した。暗表示から明表示に切替った直後のフレーム期間において、発光素子Ｅｄの輝度が時間に伴って減少した。一方、暗表示から明表示に切替った後の２つ目および３つ目のフレーム期間において、発光素子Ｅｄの輝度が時間に伴って減少しなかった。
　輝度減少の原因として、駆動トランジスタＤＲ－Ｔのゲートソース間のリーク電流を検討した。しかしながら、リーク電流が原因である場合は、切り替わった後の２つ目以降のフレーム期間においても、同様の輝度が減少したはずである。したがって、リーク電流が原因ではないと推察される。
　輝度減少の原因として、駆動トランジスＤＲ－Ｔのゲート電極への充電不足も検討した。しかしながら、記憶容量Ｃｓが次のフレーム期間までデータ電圧を保持できるように、ＯＮ期間の長さを十分に設定した。したがって、充電不足が原因ではないと推察される。
　駆動トランジスＤＲ－Ｔの特性について検討した。
　図９に示すように、駆動トランジスタＤＲ－Ｔが例えば、酸化インジウムガリウムスズのような酸化物半導体によるｎ型チャネルを備えるＴＦＴである場合、駆動トランジスＤＲ－Ｔのゲートソース間に電圧Ｖｇｓが生じると、ゲート電極と絶縁体を挟んで対向するｐ型の半導体内に電荷が蓄積される。そして、ゲートソース間の電位差が閾値電圧Ｖｔｈ以上になると、ソースドレイン間を流れる電流Ｉｄが急激に増加する。
　ゲートソース間の電圧Ｖｇｓがフラットバンド電圧よりも小さい場合、対向するｐ型半導体内に蓄えられる電荷が正孔に閉じ込められ、空乏層が形成される。空乏層を電荷が移動できないため、静電容量が駆動トランジスＤＲ－Ｔのゲートソース間に形成される。ここで半導体の空乏層は、絶縁体と異なり、電荷を保有する。そして、ゲートソース間の電圧Ｖｇｓがフラットバンド電圧以上のとき、半導体の空乏層が変化し、中性領域および蓄積領域が形成される。
　したがって、ｎ型チャネルのＴＦＴにおいて、ゲートソース間の静電容量として、ゲートソース間の電圧Ｖｇｓが０Ｖからフラットバンド電圧より小さい電圧までの間、ゲートソース間の絶縁体による静電容量Ｃｇと、半導体の空乏層の状態に起因する静電容量Ｃｔとが存在する。２つの静電容量Ｃｇ，Ｃｔは直列接続している。ゲートソース間の電圧Ｖｇｓがフラットバンド電圧以上の電圧になると、半導体内の空乏層の状態が徐々に変わり、空乏層に起因する静電容量Ｃｔは徐々に消滅する。
　空乏層の状態変化に要する時間は、記憶容量Ｃｓにデータ電圧を書き込むＯＮ期間と比較して、長い。駆動トランジスＤＲ－Ｔのゲートソース間の電圧Ｖｇｓは、暗表示においてフラットバンド電圧よりも小さく、明表示においてフラットバンド電圧以上である。これらのため、明表示から暗表示に切替った直後は、空乏層による静電容量Ｃｔを考慮する必要がある。空乏層による静電容量Ｃｔは、半導体内の空乏層の状態による電荷分布によって変化する。電圧Ｖｇｓがフラットバンド未満から以上の電圧に変化した場合、空乏層の状態が時間とともに変化する。空乏層の状態変化により、静電容量Ｃｔの容量は減少する。空乏層の状態変化の速度は、材料や組成により、電圧Ｖｇｓの変化から状態変化の完了までサブmsから数ms程度と見積もられる。
　ゲートソース間の電圧Ｖｇｓがフラットバンド電圧以下のときの、空乏層による静電容量Ｃｔは、単純な平板コンデンサモデルにおけるポアソン方程式を解くことによって得られる。ゲートソース間に電圧Ｖｇｓが印加されているときの半導体に印加される電圧をＶｂとすると、静電容量Ｃｔは下記式に従う。電圧Ｖｂの平方根の逆数に比例するように変化する。ただし、Ｖｂ＝０を除く。
　ゲートソース間の電圧Ｖｇｓがフラットバンド電圧以上のとき、フラットバンド電圧以上が印加された直後には、空乏層による静電容量Ｃｔが存在する共に、電圧Ｖｂの平方根の逆数に比例する。そして、空乏層内において電子と正孔とは熱的に生成消滅を繰り返す。フラットバンド電圧以上のとき、電子は、正孔と結合して空乏層を形成する場合よりも、絶縁体との界面に蓄積する場合のエネルギーが低い。このため、空乏層内の電子が徐々に絶縁体との界面に移動し、空乏層の厚みが徐々に減少する。この現象は、熱的平衡状態への移行であるため、サブmsから数ms程度の時間が掛かる。移行後は、静電容量Ｃｔを考慮する必要が無い。
　図１０に示すように、比較例１の画素回路１００に駆動トランジスＤＲ－Ｔのゲートソース間の等価回路を加える。静電容量Ｃｇが、ゲートソース間の絶縁体による静電容量であり、静電容量Ｃｔが半導体の状態に依存する静電容量であり、Ｒｔが半導体の状態遷移による非線形な誘電緩和を単純な電荷の流れとして表す抵抗である。なお、静電容量Ｃｔおよび抵抗Ｒｔが、定数でなく、ゲートソース間の電圧Ｖｇｓに応じて変化することに留意されたい。
　駆動トランジスＤＲ－Ｔのゲートソース間の静電容量Ｃｇｆは、直接接続された２つの静電容量Ｃｇ，Ｃｔの合成静電容量である。
　図１１に示すように、暗表示が数フレーム期間続いた後に暗表示から明表示に切替るように、走査線ＳＬおよびデータ信号線ＤＬにステップ状の信号電位を供給する。説明の簡単化のために、書き込み制御トランジスタＳＷ－Ｔのゲート端子による電圧引き込みならびに回路素子および配線の寄生容量を無視すると、駆動トランジスＤＲ－Ｔのゲートソース間の静電容量Ｃｇｆ、ノードＮ１の電位、発光素子Ｅｄの輝度は、図１１に示すように変化する。
　図１１に示すように、走査線ＳＬは１フレーム期間毎にＯＮ電位が印加され、そのＯＮ期間のときに、データ信号線ＤＬの電位が記憶容量Ｃｓに保持され、ノードＮ１の電位がデータ信号線ＤＬの電位に等しい。データ信号線ＤＬの電位は、図１１に示すフレーム期間のうちの最初のフレーム期間のＯＮ期間において０Ｖであり、２つ目以降のフレーム期間のＯＮ期間においてＶｍａｘである。
　駆動トランジスＤＲ－Ｔのゲートソース間の静電容量Ｃｇｆは、暗表示が続いているフレーム期間および明表示が続いているフレーム期間において、絶縁体による静電容量Ｃｇと同等であり、暗表示から明表示に切替った直後のフレーム期間において、Ｃｇｏまで変化し、徐々にＣｇに戻る。
　ノードＮ１の電位Ｖｃｓは、暗表示から明表示に切替った直後のフレーム期間において、静電容量ＣｇｆがＣｇｏからＣｇに戻るに伴って、ＶｍａｘからＶｃｓｌに変化する。
　発光素子Ｅｄの発光輝度は、駆動トランジスＤＲ－Ｔのソースドレイン間の電流Ｉｄに比例し、駆動トランジスＤＲ－Ｔは、上述したようにゲートソース間の電圧Ｖｇｓの変化に応じて電流Ｉｄを大きく変化する範囲を有する。したがって、そのような範囲では、ゲートソース間の電圧Ｖｇｓが数％変化した場合でも、輝度の変化が大きい。
　ここで、Ｃｓ＝１０＊Ｃｇ，Ｃｓ＝５＊Ｃｇｏの場合、ＶｓｃｌはＶｍａｘの約９２．７％である。仮にＶｍｘを５．０Ｖとすると、Ｖｃｘｌは約４．６７Ｖである。したがって、記憶容量Ｃｓが絶縁体による静電容量Ｃｇの１０倍の値であっても、ノードＮ１の電位すなわち駆動トランジスＤＲ－Ｔのゲートソース間の電圧Ｖｇｓに７％程度の電圧降下が起きると見積もられる。
　また、暗表示から明表示に切替った２つ目以降のフレーム期間において、ノードＮ１の電位ＶｃｓがＶｍａｘを維持し、発光素子Ｅｄの発光輝度が一定である。したがって、輝度減少の原因は、駆動トランジスタＤＲ－Ｔのゲートソース間の静電容量Ｃｇｆの変化であると推察される。
　ところで、このような容量変化が原因であれば、その影響が出ない程に記憶容量Ｃｓが十分に大きく、記憶容量Ｃｓに十分充電することによっても、輝度減少を解消できる。しかしながら、実施際には画面の高精細化が進み、画素面積が小さく限られており、ＯＮ時間が短く限られている。このため、記憶容量Ｃｓを十分に大型化するができない。
　上記したようにアクティブマトリックス駆動によって電流制御するディスプレイもしくは照明装置は、暗表示から明表示に切替った直後のフレーム期間において、輝度の減少が起こり、所望の輝度への到達が遅れる。それにより、暗表示から明表示への応答が遅くなってしまう。
　（本実施形態と比較例との比較）
　図２を参照して示したように、本実施形態に係る画素回路ＰＣは、第２容量Ｃｓａを備え、第２容量Ｃｓａの第２の電極が対応する制御線ＰｕｄＬに接続する。このため、図３に示すように、ＯＮ期間の後に制御線ＰｕｄＬの電位が低電位Ｖｕｄｌ（第１レベルの電位）から高電位Ｖｕｄｈ（第２レベルの電位）に引き上げられるとき、ノードＮ１の電位Ｖｃｓが第２容量Ｃｓａを介して引き上げられる。ノードＮ１の電位Ｖｃｓが引き上げられる電圧の幅をΔＶｃｓとし、ノードＮ１に接続されている全ての静電容量の総和をΣＣとし、制御線ＰｕｄＬの電位振幅をＶａｍｐ（＝Ｖｕｄｈ－Ｖｕｄｌ）とする。ΔＶｃｓ＝Ｃｓａ／ΣＣ＊Ｖａｍｐである。静電容量の総和ΣＣは、第１容量Ｃｓｂおよび第２容量Ｃｓａと、駆動トランジスタＤＲ－Ｔのゲートソース間の静電容量Ｃｇｆとに加えて、駆動トランジスタＤＲ－Ｔのゲートソース間以外に寄生する静電容量を含む。
　ゲートソース間の静電容量Ｃｇｆは、比較例１において前述したように変動し、暗表示から明表示に切替る書き込みの直後にＣｇｆ＝Ｃｇｏであり、明表示が続く書き込みの直後のＣｇｇ＝Ｃｇである。なお、Ｃｇ＞Ｃｇｏである。
　したがって、暗表示から明表示に切替る書き込みの直後の引き上げ電圧幅ΔＶｃｓは、明表示が続く書き込みの直後の引き上げ電圧幅ΔＶｃｓよりも大きい。そして、駆動トランジスタＤＲ－Ｔのゲートソース間の静電容量Ｃｇｆの変化によるノードＮ１の電位の変化を補償または相殺することができる。このため、比較例１の画素回路１００と比較して、明表示から暗表示に切替った直後のフレーム期間における発光素子Ｅｄの輝度の減少を低減できる。
　制御線ＰｕｄＬのパルス信号の電位が低電位Ｖｕｄｌ（第１レベル）から高電位Ｖｕｄｈ（第２レベル）へ上昇するタイミングは、対応する画素回路ＰＣへのデータ信号を書き込み終了から次のデータ信号の書き込み開始までの間である。ゲートソース間の静電容量Ｃｇｆは、暗表示から明表示に切替る書き込みの直後にＣｇｏであり、徐々にＣｇに戻る。このため、制御線ＰｕｄＬの電位を、暗表示から明表示に切替る書き込みの直後に、引き上げることが望ましい。例えば、制御線ＰｕｄＬのパルス信号が低電位Ｖｕｄｌ（第１レベル）から高電位Ｖｕｄｈ（第２レベル）へ上昇するタイミングは、対応する画素回路ＰＣへのデータ信号を書き込み終了から、対応する画素回路ＰＣの次段の画素回路ＰＣへのデータ信号を書き込み終了までの期間にあることが好ましい。
　対応する画素回路ＰＣのＯＮ期間終了から制御線ＰｕｄＬの電位をＶｕｄｌからＶｕｄｈに昇圧するタイミングまでの時間をＴｐとすると、時間Ｔｐはなるべく短いことが望ましい。つまり、Ｔｐ＞０かつＴｐ≒０が望ましい。
　一方、制御線ＰｕｄＬのパルス信号の電位が高電位Ｖｕｄｈ（第２レベル）から低電位Ｖｕｄｌ（第１レベル）に下降するタイミングは、対応する画素回路ＰＣへのデータ信号の書き込みが行われているＯＮ期間にあることが望ましい。
　（引き上げ電圧幅）
　引き上げ電圧幅ΔＶｃｓが駆動トランジスタＤＲ－Ｔの閾値電圧Ｖｔｈよりも大きい場合、暗表示のフレーム期間において、発光素子Ｅｄが発光し得る。なぜならば、暗表示のフレーム期間のＯＮ期間において、第１容量Ｃｓｂおよび第２容量Ｃｓａに０Ｖが書き込まれ、書き込みの直後に制御線ＰｕｄＬの電位の引き上げによって、ノードＮ１の電位Ｖｃｓが閾値電圧Ｖｔｈよりも大きく引き上げられるからである。したがって、引き上げ電圧幅ΔＶｃｓが閾値電圧Ｖｔｈ以下であるように、制御線ＰｕｄＬの電位振幅Ｖａｍｐおよび引き上げタイミングを設定する。効率性の観点から、引き上げ電圧幅ΔＶｃｓは、閾値電圧Ｖｔｈになるべく近い電圧になるように、設定することが望ましい。
　さらに、暗表示から明表示に切替った直後のフレーム期間における発光素子Ｅｄの平均輝度が、明表示が続いているフレーム期間における発光素子Ｅｄの平均輝度と同等であるように、制御線ＰｕｄＬの電位振幅Ｖａｍｐおよび引き上げタイミングを設定することが望ましい。ここで、暗表示から明表示に切替った直後のフレーム期間のＯＮ期間においてデータ信号線ＤＬから供給された電位は、明表示が続いているフレーム期間のＯＮ期間においてデータ信号線ＤＬから供給された電位と同等である。
　例えば、Ｔｐ≒０とし、Ｃｓｂ＝Ｃｓａ＝５＊ＣｇかつＣｇ＝Ｃｇｏとし、静電容量の総和ΣＣを第１容量Ｃｓｂおよび第２容量Ｃｓａと駆動トランジスタＤＲ－Ｔのゲートソース間の静電容量Ｃｇｆとの合計のみと等しいと近似した場合、ΔＶｃｓ＝Ｖｔｈのとき、Ｖａｍｐ＝５５／２５＊Ｖｔｈである。さらに、暗表示から明表示に切替った直後のフレーム期間におけるノードＮ１の電位Ｖｃｓの降下曲線を直線に近似した場合、暗表示から明表示に切替った直後のフレーム期間における発光素子Ｅｄの平均輝度が、明表示が続いているフレーム期間における発光素子Ｅｄの平均輝度と同等であり、かつ、両フレーム期間のＯＮ期間においてデータ信号線ＤＬから供給されたデータ電圧がＶｍａｘであるとき、１１０／５１Ｖｔｈ＝Ｖｍａｘである。
　したがって、上記条件下では、駆動トランジスタＤＲ－Ｔのソースドレイン間を流れる電流Ｉｄを最大にするデータ電圧Ｖｍａｘが、閾値電圧Ｖｔｈの２．１６倍にであるように、駆動トランジスタＤＲ－Ｔを設定すれば良い。このとき、暗表示から明表示に切替った直後のフレーム期間における輝度低下が低減する。
　〔実施形態２〕
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　図１２は、図１に示した画素回路ＰＣの一例の等価回路を示す概略回路図である。
　図１３は、酸化物半導体によるｐ型チャネルを備えるＴＦＴの特性を示す図である。図１３の縦軸は、ＴＦＴのソースドレイン間を流れる電流Ｉｄを示し、横軸はＴＦＴのゲートソース間の電圧Ｖｇｓを示す。
　図１４は、図１２に示した画素回路ＰＣの挙動の一例を示す概略図である。
　図１５は、比較例２の画素回路２００の等価回路を示す概略図である。
　図１２に示すように、本実施形態に係る画素回路ＰＣは、駆動トランジスタＤＲ－Ｔがｐ型チャネルを有するＴＦＴであり、それに応じて、第２容量Ｃｓａの第２の電極が共通基準電位配線ＶｓｓＬに接続されている点を除いて、前述の実施形態１に係る画素回路ＰＣと同様である。
　図１３に示すように、駆動トランジスタＤＲ－Ｔがｐ型チャネルを備えるＴＦＴである場合、駆動トランジスＤＲ－Ｔのゲートソース間に電圧Ｖｇｓが閾値電圧Ｖｔｈ以下のときに、電流Ｉｄが流れ、閾値電圧Ｖｔｈ以上のときに電流が流れない。
　図１４に示すように、本実施形態に係るデータ信号線ＤＬに供給されるデータ電圧は、暗表示のときに電源電位配線ＶｄｄＬが供給する電源電位Ｖｄｄである。また、駆動トランジスタＤＲ－Ｔのソースドレイン間を流れる電流Ｉｄを最大にするデータ電圧は、Ｖｍｉｎである。
　図１５に示すように、比較例２の画素回路２００は、制御線ＰｕｄＬに接続されておらず、第１容量Ｃａｂおよび第２容量Ｃｓａの代わりに、記憶容量Ｃｓを備える点を除いて、実施形態２に係る画素回路ＰＣと同様である。なお、記憶容量Ｃｓの容量は、第１容量Ｃａｂおよび第２容量Ｃｓａの容量の和に等しい。
　比較例２の画素回路２００においても、前述の比較例１の画素回路１００と同様に、暗表示から明表示に切替った直後のフレーム期間において、発光素子Ｅｄの輝度が時間に伴って減少した。
　これに対して、本実施形態に係る画素回路ＰＣによれば、比較例２の画素回路２００と比較して、明表示から暗表示に切替った直後のフレーム期間における発光素子Ｅｄの輝度の減少を低減できる。
　本実施形態において、対応する画素回路ＰＣのＯＮ期間終了から制御線ＰｕｄＬの電位を高電位Ｖｕｄｈ（第１レベルの電位）から低電位Ｖｕｄｌ（第２レベルの電位）に降圧するタイミングまでの期間をＴｐとすると、時間Ｔｐはなるべく短いことが望ましい。つまり、Ｔｐ＞０かつＴｐ≒０が望ましい。一方、制御線ＰｕｄＬの電位をＶｕｄｌからＶｕｄｈに昇圧するタイミングは、対応する画素回路ＰＣのＯＮ期間が望ましい。
　また、制御線ＰｕｄＬの電位をＶｕｄｈからＶｕｄｌに降圧するときに、ノードＮ１の電位Ｖｃｓが引き下げられる電圧の幅をΔＶｃｓとして、引下げ電圧幅ΔＶｃｓの絶対値が閾値電圧Ｖｔｈの絶対値以下であるように、制御線ＰｕｄＬの電位振幅Ｖａｍｐおよび引下げ引き上げタイミングを設定する。効率性の観点から、引き下げ電圧幅ΔＶｃｓは、閾値電圧Ｖｔｈになるべく近い電圧になるように、設定することが望ましい。
　以上のように、駆動トランジスタＤＲ－Ｔに関わる電圧の大小関係が反転している点を考慮して、パラメータを前述の実施形態１と同様の方法にて設定する。
　〔実施形態３〕
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　図１６は、図１に示した画素回路ＰＣの一例の等価回路を示す概略回路図である。
　図１２に示すように、本実施形態に係る画素回路ＰＣは、駆動トランジスタＤＲ－Ｔが金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である点を除いて、前述の実施形態１に係る画素回路ＰＣと同様である。
　ＭＯＳＦＥＴは、支持基板上とは別に形成される。このため、支持基板上には、駆動トランジスタＤＲ－Ｔの代わりに、駆動トランジスタＤＲ－Ｔを接続するための電極パッドが設けられる。駆動トランジスタＤＲ－Ｔは、支持基板上に外付けされる。
　駆動トランジスタＤＲ－ＴとしてＭＯＳＦＥＴを使用した場合も、ＴＦＴを使用した場合と同様に、前述の比較例１，２の画素回路１００，２００では暗表示から明表示に切替った直後のフレーム期間において輝度の減少が起こる。
　ＴＦＴとＭＯＳＦＥＴとで、上記したフラットバンド電圧以下の半導体内の空乏層の発生のメカニズムは、異なる。しかしながら、上記輝度減少の原因となるフラットバンド電圧以下からフラットバンド電圧以上へのゲート電圧の遷移に対する半導体内の空乏層の状態の変化に関しては、ＴＦＴと同様にＭＯＳＦＥＴでも起こる。
　このため、電流の絶対量などのパラメータの変化があるが、本実施形態に係る画素回路ＰＣは、前述の実施形態１に係る画素回路ＰＣと同様の挙動を示す。
　〔実施形態４〕
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　（表示装置の構成）
　図１７は、本開示の一実施形態に係る表示装置２の概略構成の一例を示す模式図である。
　図１７に示すように、本実施形態に係る表示装置２は、前述の実施形態１～３の何れかに係る表示装置２と同様の構成に加えて、データタイミング制御部ＤＴＣを備える。
　データタイミング制御部ＤＴＣはデータドライバＤＤへ、各フレーム期間の画像を示すＤａｔａ信号と、データ転送タイミングを示すＤｔｉｍ信号とを送る。データタイミング制御部ＤＴＣはスキャンドライバＳＤへ、スキャン開始を示すＳＳＴ信号と、ＯＮ期間を示すＳＯＮ信号と、出力のタイミングシフトを示すＳＳｈｉｆｔ信号とを送る。データタイミング制御部ＤＴＣはポンプアップダウンドライバＰｕｄＤへ、引き上げ出力開始タイミングを示すＰＵＳＴ信号と、引下げ出力開始タイミングを示すＰＤＳＴ信号と、出力のタイミングシフトを示すＰＳｈｉｆｔ信号とを送る。
　データドライバＤＤへは、幾つかの基準電圧も入力される。基準電圧を参照して、データドライバＤＤは、Ｄａｔａ信号に応じたデータ電圧を各出力端子Ｄ１～Ｄｍから各データ信号線ＤＬに、Ｄｔｉｍ信号に応じたタイミングで出力する。
　スキャンドライバＳＤへは、ＯＮ電圧Ｓｏｎと、ＯＦＦ電圧Ｓｏｆｆも入力される。スキャンドライバＳＤは、第１段の出力端子Ｓ１から走査線ＳＬに、ＳＳＴ信号に応じたタイミングでＳＯＮ信号に応じた期間にＯＮ電圧Ｓｏｎを出力し、その後にＯＦＦ電圧Ｓｏｆｆを出力する。スキャンドライバＳＤは、第２段の出力端子Ｓ２から走査線ＳＬに、ＳＳＴ信号に応じたタイミングからＳＳｈｉｆｔ信号に応じてシフトしたタイミングでＳＯＮ信号に応じた期間にＯＮ電圧Ｓｏｎを出力し、その後にＯＦＦ電圧Ｓｏｆｆを出力する。スキャンドライバＳＤは、各段の出力端子Ｓ１～Ｓｎから各走査線ＳＬに、順次シフトしたタイミングでＯＮ電圧Ｓｏｎを同様に出力する。
　ポンプアップダウンドライバＰｕｄＤへは、高電位Ｖｕｄｈと低電位Ｖｕｄｌとが個別に入力されている。ポンプアップダウンドライバＰｕｄＤは、第１段の出力端子Ｐ１から制御線ＰｕｄＬに、ＰＵＳＴ信号が示すタイミングからＰＤＳＴ信号が示すタイミングまで高電位Ｖｕｄｈを出力し、ＰＤＳＴ信号が示すタイミングからＰＵＳＴ信号が示すタイミングまで低電位Ｖｕｄｌを出力する。ポンプアップダウンドライバＰｕｄＤは、Ｐｓｈｉｆｔ信号に応じて順次タイミングシフトするように、各段の出力端子Ｐ１～Ｐｎから対応する制御線ＰｕｄＬに、高電位Ｖｕｄｈもしくは低電位Ｖｕｄｌを出力する。
　（画素回路の構成）
　図１８は、図１７に示した画素回路ＰＣの一例の等価回路を示す概略回路図である。図１８は、第ｘ段第ｙ行の画素回路ＰＣを示す。
　以降、駆動トランジスタＤＲ－Ｔがｐ型チャネルを有するＴＦＴである構成について説明するが、駆動トランジスタＤＲ－Ｔがｎ型チャネルを有するＴＦＴまたはＭＯＳＦＥＴである構成も本実施形態の範囲に含まれる。
　本実施形態に係る画素回路ＰＣは、前述の実施形態１～３に係る画素回路ＰＣに、駆動トランジスタＤＲ－Ｔの閾値電圧Ｖｔｈのバラつきを補償する内部補償回路を組み込んだ点を除いて、同様である。
　図１８に示すように、本実施形態に係る画素回路ＰＣは、前述の実施形態１～３に係る画素回路ＰＣに、１組の切り離しトランジスタＲ１－Ｔ，Ｒ２－Ｔと、１組の電圧初期化トランジスタＲ３－Ｔ，Ｒ４－Ｔと、補償トランジスタＲＥ－Ｔと、を含む内部補償回路が組み込まれている。
　切り離しトランジスタＲ１－Ｔ，Ｒ２－Ｔは、電源電位配線ＶｄｄＬと共通基準電位配線ＶｓｓＬとの間に接続された発光素子Ｅｄを通る電流経路から、駆動トランジスタＤＲ－Ｔを切り離し得るように配置される。第ｉ段の画素回路ＰＣの切り離しトランジスタＲ１－Ｔ，Ｒ２－Ｔのゲート端子は、発光制御線ＲＬを介して第ｉ段の出力端子Ｒｉに接続されている。
　電圧初期化トランジスタＲ３－Ｔ，Ｒ４－Ｔは、第１容量Ｃｓｂの第１の電極と第２容量Ｃｓａの第１の電極とを、定電圧を供給するリセット電圧線ＶｒｅｓＬに接続し得るように配置される。第ｉ段の画素回路ＰＣの電圧初期化トランジスタＲ３－Ｔ，Ｒ４－Ｔのゲート端子は、第（ｉ－１）段の走査線ＳＬと同様に、出力端子Ｓ（ｉ－１）に接続されている。
　補償トランジスタＲＥ－Ｔは、駆動トランジスタＤＲ－Ｔのソース端子とゲート端子との間に配置され、その間を接続する。あるいは、補償トランジスタＲＥ－Ｔは、駆動トランジスタＤＲ－Ｔのドレイン端子とゲート端子との間に配置され、その間を接続してもよい。第ｉ段の画素回路ＰＣの補償トランジスタＲＥ－Ｔのゲート端子は、第ｉ段の走査線ＳＬを介して出力端子Ｓｉに接続されている。
　データ信号線ＤＬのデータ信号が、駆動トランジスタＤＲ－Ｔおよび補償トランジスタＲＥ－Ｔを介して第１容量Ｃｓｂおよび第２容量Ｃｓａに書き込まれることによって、駆動トランジスタＤＲ－Ｔの閾値電圧Ｖｔｈのバラつきが補償される。なお、データ信号の書き込み中に、駆動トランジスタＤＲ－Ｔが切り離しトランジスタＲ１－Ｔ，Ｒ２－Ｔによって発光素子Ｅｄを通る電流経路から切り離されているので、発光素子Ｅｄは発光しない。
　（画素回路の挙動）
　図１９～図２１は各々、図１８に示した第ｘ段第ｙ行の画素回路ＰＣの挙動の一例を示す概略図である。図１９～図２１の各々において、１番目のフレーム期間およびそれ以前の数フレーム期間において、第ｘ段第ｙ行の画素回路ＰＣは暗表示である。２番目のフレーム期間およびそれ以降の数フレーム期間において、第ｘ段第ｙ行の画素回路ＰＣは最大輝度の階調での明表示である。
　図１９は、制御線ＰｕｄＬに定電位を供給する場合の挙動を示す。
　図１９に示すように、第（ｘ－１）段の走査線ＳＬ用の出力端子Ｓｘ－１がＯＮ電圧Ｓｏｎを供給している期間に、第ｘ段の画素回路ＰＣのノードＮ１の電位Ｖｃｓがリセット電圧線ＶｒｅｓＬの電圧Ｖｒｅｓにリセットされる。この期間を「リセット期間」または「ｘ段のリセット期間」と称する。
　また、第ｘ段の走査線ＳＬ用の出力端子ＳｘがＯＮ電圧Ｓｏｎを供給している期間に、第ｘ段第ｙ行の画素回路ＰＣの第１容量Ｃｓｂおよび第２容量Ｃｓａに、データ電圧に応じた電圧が書き込まれる。この期間を「書き込み期間」または「ｘ段の書き込み期間」と称する。
　ｘ段のリセット期間とｘ段の書き込み期間との間に、第ｘ段の発光制御線ＲＬＬ用の出力端子ＲｘがＯＦＦ電圧を供給し、第ｘ段の画素回路ＰＣの発光素子Ｅｄが非点灯になる。この期間を「非点灯期間」または「ｘ段の非点灯期間」と称する。
　暗表示のフレーム期間において出力端子Ｄｙが画素回路ＰＣに出力するデータ電圧は、Ｖｄｄ－Ｖ０である。駆動トランジスタＤＲ－Ｔを介して第１容量Ｃｓｂおよび第２容量Ｃｓａにデータ電圧が書き込まれるため、書き込まれる電圧は、データ電圧よりも駆動トランジスタＤＲ－Ｔの閾値電圧Ｖｔｈだけ低下する。したがって、このときの駆動トランジスタＤＲ－Ｔのゲートソース間電位差の絶対値│Ｖｇｓ│＝Ｖ０＋Ｖｔｈである。そして、Ｖ０≒０Ｖなので、発光素子Ｅｄがほぼ無発光である。
　最大輝度の階調での明表示のフレーム期間において出力端子Ｄｙが画素回路ＰＣに出力するデータ電圧は、Ｖｄｄ－Ｖｍａｘである。そして、書き込まれる電圧はデータ電圧よりも駆動トランジスタＤＲ－Ｔの閾値電圧Ｖｔｈだけ低下し、駆動トランジスタＤＲ－Ｔのゲートソース間電位差の絶対値│Ｖｇｓ│＝Ｖｍａｘ＋Ｖｔｈである。
　２番目のフレーム期間は、ほぼ無発光から高階調の輝度へ遷移するフレーム期間である。つまり、２番目のフレーム期間において、駆動トランジスタＤＲ－Ｔの半導体の状態が移行するため、書き込み期間の後にゲートソース間電位差の絶対値│Ｖｇｓ│が減少し、ノードＮ１の電位Ｖｃｓが上昇し、発光素子Ｅｄの輝度が減少する。
　３番目および４番目のフレーム期間は、高階調の輝度が継続しているフレーム期間である。つまり、３番目および４番目のフレーム期間において、駆動トランジスタＤＲ－Ｔの半導体の状態が平衡状態であり、書き込み期間の後にゲートソース間電位差の絶対値│Ｖｇｓ│が減少することが無く、発光素子Ｅｄの輝度が略一定である。
　このように、制御線ＰｕｄＬに定電位を供給した場合、低階調輝度から高階調輝度への遷移で最初のフレーム期間だけで、発光素子Ｅｄの輝度が減少するため、表示の応答が遅延する。
　図２０は、制御線ＰｕｄＬにパルス信号を供給する場合の挙動を示す。
　図２０に示すように、ｘ段の制御線ＰｕｄＬに出力端子Ｐｘが出力する信号電位が、書き込み期間中に間に、低電位Ｖｕｄｌから高電位Ｖｕｄｈにシフトし、書き込み期間の終了後に、高電位Ｖｕｄｈから低電位Ｖｕｄｌにシフトする。制御線ＰｕｄＬの電位のこの遷移は、前述の実施形態２における制御線ＰｕｄＬの電位の遷移と同様である。
　輝度変化後の最初のフレーム期間（つまり、図２０の２番目のフレーム期間）において、制御線ＰｕｄＬの電位の引き下げによって、ノードＮ１の電位Ｖｃｓの降下が大きくなるため、半導体の状態の移行によってノードＮ１の電位Ｖｃｓが上昇しても、発光素子Ｅｄの平均輝度が高くなる。このため、実施形態２と同様に、各フレーム期間における平均輝度が同じになるように電圧を調整することができ、低階調輝度から高階調輝度へ遷移するときの表示応答が改善する。
　一方で、本実施形態に係る画素回路ＰＣには閾値電圧Ｖｔｈを補償する回路が組み込まれているため、本実施形態に係る画素回路ＰＣを、前述の実施形態２に係る画素回路ＰＣと同様に駆動する場合、駆動トランジスタＤＲ－Ｔのゲートソース間の電位差の絶対値│Ｖｇｓ│を閾値電圧Ｖｔｈの絶対値以下にすることが困難である。つまり、０階調のときに輝度を０にすることが難しい。
　図２０の１番目のフレーム期間におけるノードＮ１の電位Ｖｃｓの遷移に注目する。１番目のフレーム期間の書き込み期間において、書き込みにより電位ＶｃｓはＶｄｄ－Ｖ０－Ｖｔｈになる。そのあと、制御線ＰｕｄＬの電位がＶｕｄｈからＶｕｄｌに降下するタイミングで、ノードＮ１の電位ＶｃｓがＶｄｄ－Ｖ０－Ｖｔｈ－ΔＶｐとなる。このため、Ｖ０≒－ΔＶｐに設定することが望ましい。
　０階調に対応するデータ電圧はＶｄｄ－Ｖ０である。Ｖ０≒－ΔＶｐの場合、Ｖｄｄ－Ｖ０＝Ｖｄｄ＋ΔＶｐである。このため、データドライバＤＤが０階調に対応するデータ電圧として、画素電流供給源の電源電位Ｖｄｄを越える電圧を出力しなければならない。データドライバＤＤの耐電圧によっては、このような設定が不可能であり得る。
　０階調のときに輝度が０でないことによって、黒い画素が白浮きして見える。
　図２０は、制御線ＰｕｄＬに別のパルス信号を供給する場合の挙動を示す。
　図２１に示すように、ｘ段の制御線ＰｕｄＬに出力端子Ｐｘが出力するパルス信号の電位が、ｘ段のデータ信号の書き込み期間中に高電位Ｖｕｄｈ（第１レベル）を維持し、ｘ段の書き込み期間の終了から時間Ｔｐ経た後に高電位Ｖｕｄｈ（第１レベル）から低電位Ｖｕｄｌ（第２レベル）にシフトする。出力端子Ｐｘからのるパルス信号の電位は、高電位Ｖｕｄｈ（第１レベル）から低電位Ｖｕｄｌ（第２レベル）にシフトした後から、ｘ段の次のデータ信号の書き込み期間が開始されるまでの間に、低電位Ｖｕｄｌ（第２レベル）から高電位Ｖｕｄｈ（第１レベル）へシフトする。
　ここで、低電位Ｖｕｄｌ（第２レベル）にシフトしたパルス信号が高電位Ｖｕｄｈ（第１レベル）に戻るまでの時間を時間Ｔｑとする。時間Ｔｑは、駆動トランジスタＤＲ－Ｔの半導体の状態が平衡状態に移行するのに要する時間以上であることが望ましい。平衡状態に移行するのに要する時間は、半導体の材料、不純物濃度、および温度に依存するが、概ね数ミリ秒程度と見積もられる。
　制御線ＰｕｄＬに出力するバルス信号をこのようにすることによって、黒い画素の白浮きが改善される。
　０階調の場合、書き込み期間にノードＮ１の電位Ｖｃｓに、Ｖｄｄ－Ｖ０－Ｖｔｈが書き込まれる。制御線ＰｕｄＬの電位が高電位Ｖｕｄｈから低電位Ｖｕｄｌに降圧するとき、第２容量Ｃｓａの容量結合によって、ノードＮ１の電位Ｖｃｓは、Ｖｄｄ－Ｖ０－Ｖｔｈ－ΔＶｐに引き下げられる。この時の駆動トランジスタＤＲ－Ｔのゲートソース間の電圧Ｖｇｓの絶対値について、│Ｖｇｓ│＝│Ｖ０＋Ｖｔｈ＋ΔＶｐ│である。そして、時間Ｔｑの後に制御線ＰｕｄＬの電位が低電位Ｖｕｄｌから高電位Ｖｕｄｈに昇圧するとき、第２容量Ｃｓａの容量結合によって、ノードＮ１の電位Ｖｃｓは、Ｖｄｄ－Ｖ０－Ｖｔｈに引き上げられる。この時の駆動トランジスタＤＲ－Ｔのゲートソース間の電圧Ｖｇｓの絶対値について、│Ｖｇｓ│＝│Ｖ０＋Ｖｔｈ│である。Ｖ０≒０のときに、│Ｖｇｓ│≒│Ｖｔｈ│となる。
　すなわち、０階調のフレーム期間において、時間Ｔｑ以降の輝度が０である。したがって、黒い画素の白浮きが改善する。
　また、輝度変化後の最初のフレーム期間（つまり、図２０の２番目のフレーム期間）において、時間Ｔｐ後にノードＮ１の電位Ｖｃｓが引き下げられる幅は、時間Ｔｑ後にノードＮ１の電位Ｖｃｓが引き上げられる幅よりも、ΔＶｑだけ大きい。このため、実施形態１～３と同様に、低階調輝度から高階調輝度へ遷移するときの表示応答が改善する。
　なお、書き込み期間と次の書き込み期間との間に、実施形態１～３ではノードＮ１の電位Ｖｃｓの引き下げのみ（または引き上げのみ）が行われるが、一方、本実施形態ではノードＮ１の電位Ｖｃｓの引き下げと引き上げの両方が行われる。このことを考慮して、制御線ＰｕｄＬの電位振幅Ｖａｍｐ（＝Ｖｕｄｈ－Ｖｕｄｌ）を設定する。
　（期間）
　図２２は、０階調のフレーム期間における画素回路ＰＣの挙動の一例を示す概略図である。
　図２３は、最大輝度の階調のフレーム期間における画素回路ＰＣの挙動の一例を示す概略図である。
　図２４は、時間ＴｐとＡＰＬ（Ａｖｅｒａｇｅ　Ｐｉｃｔｕｒｅ　Ｌｅｖｅｌ）との関係を示す図である。
　ＡＰＬは、或る画像を表示するときの全画素の階調数の合計の、全画素が最大階調のときの全画素の階調数の合計に対する比率を示す。階調数は、データドライバＤＤが出力端子Ｄ１～Ｄｍからデータ信号線ＤＬを通じて画素回路ＰＣへ入力するデータ電圧である。つまり、ＡＰＬは下記式で算出される。
Figure JPOXMLDOC01-appb-M000001
 　ここで、Ｄｉ，ｊは、或る画像を表示するときの第ｉ段第ｊ行の画素回路ＰＣに入力されるデータ電圧である。Ｄｍａｘは、画素回路ＰＣが発光素子Ｅｄを最大輝度の階調で発光させるときに画素回路ＰＣに入力されるデータ電圧である。Σは総和記号として用いられている。
　前述したように、ｎは走査線ＳＬの本数であり、２以上の整数である。ｍはデータ信号線ＤＬの本数であり、２以上の整数である。「＊」は積算の演算子として用いられている。
　上述では時間Ｔｐの長さが固定の場合について説明したが、時間Ｔｐの長さに対応するパルス幅は、表示する画像に応じて設定してもよい。つまり、制御線ＰｕｄＬのパルス信号のパルス幅は、入力される画像データやデータ信号に応じて設定されてよい。
　本実施形態では、駆動トランジスタＤＲ－Ｔがｐ型チャネルを有する場合に制御線ＰｕｄＬの電位を、書き込み期間の時間Ｔｐ後に高電位Ｖｕｄｈから低電位Ｖｕｄｌへ降圧し、さらに時間Ｔｑ後に低電位Ｖｕｄｌから高電位Ｖｕｄｈへ昇圧する。
　図２２に示すように、０階調のフレーム期間において上述の電位の変遷によって、制御線ＰｕｄＬの電位が低電位Ｖｕｄｌである時間Ｔｑの間、発光素子Ｅｄが少しではあるが発光する。これによって黒い画素が白浮きして見える。
　図２３に示すように、高輝度の階調のフレーム期間において上述の電位の変遷によって、制御線ＰｕｄＬの電位が低電位Ｖｕｄｌである時間Ｔｑの間、ノードＮ１の電位Ｖｃｓが引き下げられた分だけ、発光素子Ｅｄの輝度が増加している。その後、制御線ＰｕｄＬの電位が高電位Ｖｕｄｈに戻ると、ノードＮ１の電位Ｖｃｓが引き上げられた分だけ、発光素子Ｅｄの輝度が減少する。このため、実施形態２に係る画素回路ＰＣと比較すると、同一階調のフレーム期間における発光素子Ｅｄの平均輝度が低い。また、時間Ｔｑが長いほど、発光素子Ｅｄの平均輝度が高い。
　つまり、暗表示では時間Ｔｑが短い方が、高輝度表示では時間Ｔｑが長い方が、表示改善に繋がる。例えば、第１画像を表示する際の時間Ｔｑに対応するパルス幅が、第１画像よりも暗い第２画像を表示する際の時間Ｔｑに対応するパルス幅よりも長いことが望ましい。
　以上を鑑みて、本実施形態では、入力画像に応じて時間Ｔｑの長さを変化し、これによって、黒い画素の白浮きを改善する共に、最大輝度を高くすることができる。
　図２４に示すように、例えば、時間Ｔｑの長さをＡＰＬに応じて制御してもよい。
　低階調輝度から高階調輝度へ遷移するときの表示応答の改善に有益なＴｑの長さをＴｑ０とする。通常の表示においてＴｑ＝Ｔｑ０である。
　全面黒表示（ＡＰＬ＝０％）の場合は、Ｔｑ＝０ｍｓとする。ＡＰＬが１０％～３０％の場合は、ピーク輝度を高くするために、Ｔｑ＝ＴＦＰ－ＴＷＰとする。ここで、ＴＦＰは１フレーム期間の長さであり、ＴＷＰは書き込み期間の長さである。ＴＦＰ－ＴＷＰ＝Ｔｑｍと置く。
　上記以外の場合はＴｑ＝Ｔｑ０となるように制御するが、Ｔｑが急激に変化すると表示が不具合になるため、Ｔｑは図２４に示すように滑らかに変化させる。このように変化せることによって、黒表示をより黒くし、ピーク輝度を高く表現し、表示装置２の表示品位を向上できる。
　また例えば、時間Ｔｑの長さをＡＬＬ（Ａｖｅｒａｇｅ　Ｌｕｍｉｎａｎｃｅ　Ｌｅｖｅｌ）に応じて制御してもよい。ＡＬＬによって表示する画像のジャンルを特定し、ジャンルに応じて時間Ｔｑの長さを制御してもよい。
　ＡＬＬは、或る画像を表示するときの全画素の表示輝度値の合計の、全画素が最大階調のときの全画素の表示輝度値の合計に対する比率を示す。表示輝度値は、データドライバＤＤが画素回路ＰＣへ入力するデータ電圧に対応して画素回路ＰＣが発光素子Ｅｄを発光させた輝度値である。つまり、ＡＬＬは下記式で算出される。
Figure JPOXMLDOC01-appb-M000002
 　ここで、Ｌｉ，ｊは、或る画像を表示するときの第ｉ段第ｊ行の画素回路ＰＣに接続された発光素子Ｅｄの輝度値である。Ｌｍａｘは、画素回路ＰＣが発光素子Ｅｄを最大輝度の階調で発光させるときの発光素子Ｅｄの輝度値である。Σは総和記号として用いられている。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　Ｃｓａ　第２容量
　Ｃｓｂ　第１容量
　ＤＡ　表示部
　ＤＬ　データ信号線
　ＤＲ－Ｔ　駆動トランジスタ
　Ｅｄ　発光素子
　ＳＬ　走査線
　ＰＣ　画素回路
　ＰｕｄＬ　制御線
　ＰｕｄＤ　ポンプアップダウンドライバ（駆動回路）
　ＲＥ－Ｔ　補償トランジスタ
　ＳＤ　スキャンドラバ（駆動回路）
　ＳＷ－Ｔ　書き込み制御トランジスタ
　Ｔｐ　時間（第２レベルにシフトしたパルス信号が第１レベルに戻るまでの時間）
　ＶｄｄＬ　電源電位配線（定電位配線）
　ＶｓｓＬ　共通基準電位配線（定電位配線）
　Ｖｔｈ　閾値電圧
　Ｖｕｄｈ　高電位（第２レベルの電位，第１レベルの電位）
　Ｖｕｄｌ　低電位（第１レベルの電位，第２レベルの電位）

 

Claims (17)

  1. 　複数の走査線、複数の制御線、および、複数の画素回路を含む表示部と、
    　前記走査線および前記制御線を駆動する駆動回路とを備え、
    　前記画素回路は、
    　　発光素子と、
    　　前記発光素子と直列に設けられ、前記発光素子に流れる電流の量を制御する駆動トランジスタと、
    　　ゲート端子が前記複数の走査線の対応する１本に接続する書き込み制御トランジスタと、
    　　第１の電極が前記駆動トランジスタのゲート端子と前記書き込み制御トランジスタとに接続し、第２の電極が定電位配線に接続し、データ信号が順次書き込まれる第１容量と、
    　　第１の電極が前記駆動トランジスタのゲート端子と前記第１容量の第１の電極とに接続し、第２の電極が前記複数の制御線の対応する１本に接続する第２容量を備え、
    　前記制御線には、パルス信号が供給される表示装置。
  2. 　データ信号の書き込み完了から次のデータ信号の書き込み開始までの間に、前記パルス信号が第１レベルから第２レベルへシフトする、請求項１に記載の表示装置。
  3. 　画素回路への書き込み終了から次段の画素回路への書き込み終了までの期間に、前記パルス信号が第１レベルから第２レベルへシフトする、請求項２に記載の表示装置。
  4. 　前記データ信号の書き込みが開始した後に、前記パルス信号が第２レベルから第１レベルへシフトする、請求項２または３に記載の表示装置。
  5. 　前記データ信号の書き込み中は、前記パルス信号が第１レベルを維持し、
    　前記データ信号の書き込みが完了した後に、前記パルス信号が第１レベルから第２レベルへシフトし、
    　前記パルス信号が第１レベルから第２レベルへシフトした後から、次のデータ信号の書込みが開始されるまでの間に、前記パルス信号が第２レベルから第１レベルへシフトする、請求項１～３の何れか１項に記載の表示装置。
  6. 　各画素回路は、駆動トランジスタの閾値電圧を補償する内部補償回路を含む、請求項５に記載の表示装置。
  7. 　第２レベルにシフトしたパルス信号が第１レベルに戻るまでの時間に対応するパルス幅が、表示する画像に応じて設定される、請求項６に記載の表示装置。
  8. 　入力される画像データに応じて前記パルス幅が設定される、請求項７に記載の表示装置。
  9. 　第１画像を表示する際の前記パルス幅が、前記第１画像よりも暗い第２画像を表示する際の前記パルス幅よりも長く設定される、請求項７または８に記載の表示装置。
  10. 　前記内部補償回路は補償トランジスタを含み、
    　前記駆動トランジスタのドレイン端子およびゲート端子が、あるいは、前記駆動トランジスタのソース端子およびゲート端子が、前記補償トランジスタを介して接続される請求項６～９の何れか１項に記載の表示装置。
  11. 　前記発光素子は、前記データ信号の書き込み中に発光しない、請求項１～１０のいずれか１項に記載の表示装置。
  12. 　前記複数の制御線と、前記複数の走査線とが同方向に延伸する、請求項１～１１の何れか１項に記載の表示装置。
  13. 　前記第１レベルの電位と前記第２レベルの電位との差が、前記駆動トランジスタの閾値電圧以下である、請求項２～４の何れか１項に記載の表示装置。
  14. 　データ信号が供給される複数のデータ信号線を備え、
    　前記書き込み制御トランジスタは、前記複数のデータ信号線の対応する１本と前記駆動トランジスタとの間に接続される、請求項１～１３の何れか１項に記載の表示装置。
  15. 　前記駆動トランジスタがｎ型チャネルであり、前記第２レベルの電位が前記第１レベルの電位よりも高い、請求項２～４の何れか１項に記載の表示装置。
  16. 　前記駆動トランジスタがｐ型チャネルであり、前記第２レベルの電位が前記第１レベルの電位よりも低い、請求項２～４の何れか１項に記載の表示装置。
  17. 　前記発光素子は、有機発光層または量子ドット発光層を含む、請求項１～１６のいずれか１項に記載の表示装置。
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