WO2023104891A1 - Dispositif mémoire dram mettant en œuvre un mécanisme de gestion du martelage de rang - Google Patents

Dispositif mémoire dram mettant en œuvre un mécanisme de gestion du martelage de rang Download PDF

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WO2023104891A1
WO2023104891A1 PCT/EP2022/084811 EP2022084811W WO2023104891A1 WO 2023104891 A1 WO2023104891 A1 WO 2023104891A1 EP 2022084811 W EP2022084811 W EP 2022084811W WO 2023104891 A1 WO2023104891 A1 WO 2023104891A1
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hammering
row
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PCT/EP2022/084811
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Fabrice Devaux
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Upmem
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations

Definitions

  • the present invention relates to the field of memories, and in particular the field of dynamic random access memories.
  • the present invention relates to the management of the memory row hammering effect ("Row Hammer” according to the Anglo-Saxon terminology).
  • the present invention proposes an architecture of a memory device making it possible to manage and prevent the memory rank hammering effect for large capacity memory devices without penalizing the performance of said devices.
  • DRAM Dynamic Random Access Memory
  • Such a preventive refresh procedure is, in this respect, described in the document FR 3066842.
  • This document discloses in particular a memory device provided with a logic for detecting the triggering of row hammering.
  • This detection logic is configured to monitor and/or count the number of activations of each rank of a bank or a sub-bank of the memory device.
  • the counting data is, in this respect, stored in one or more tables whose number of entries is directly dependent on the size of the memory device (and in particular its capacity).
  • This memory device known from the state of the art is particularly effective when the critical hammering value remains greater than 40000.
  • an aggressor rank of index "i" of a memory bank or sub-bank will not only affect the ranks immediately adjacent to it (of indices "i-1" and "i+1") , but also, and to a lesser extent, the index ranks "i-k” and “i+k” (with "k” an integer strictly greater than 1).
  • this algorithm is generally implemented by means of a block of static random access memory ("SRAM” or “Static Random Access Memory” according to Anglo-Saxon terminology).
  • SRAM static random access memory
  • An object of the present invention is therefore to propose a memory device provided with means for preventing the row hammering effect optimized with regard to solutions known in the state of the art.
  • a DRAM memory device which comprises:
  • each DRAM memory array provided with n rows of memory, called row i for i ranging from 1 to n, each row i being capable of exerting a hammering of rank of range p on one or more rows j, called hammering range of rank i, with j ranging from i+1 to i+p and from i-1 to ip, each rank i being configured to be continuously imposed N activation cycles, N activation cycle comprising an activation A N , of a duration T AN , and a precharge P N , of a duration T PN , preceding the activation A N ;
  • a logic block for preventing the row hammering effect which comprises counting means implementing m hammering counters, called counters k, k ranging from 1 to m, each counter k being associated with one or more of the rows i, and is configured to increment, after the end of each activation cycle N of one or more of the ranks i with which it is associated, a count k by an increment value k N , the increment value k N being a decreasing function of the duration T PN and also a function of the duration T AN , the increment value k N quantifying the hammering effect of one or more of the rows i on rows j within hammering range ;
  • a row refresh logic block configured to refresh one or more rows as soon as a count k of one of the associated counters k reaches a threshold value M, the threshold value M being chosen to prevent the row hammering effect .
  • the increment value k N is an increasing function of the duration T AN .
  • the count k is only incremented by the increment value k N after the end of the precharge P N+1 of the activation cycle N+1 immediately following the activation A N of the activation cycle N, the increment value k N also being a decreasing function of a duration T P(N+1) of the precharge P N+1 .
  • the set of counts k are saved in at least one table.
  • the row hammering effect prevention logic block is configured to measure, for each activation cycle N, the duration T AN of each activation A N , and the duration T PN of each preload P N .
  • the at least one DRAM memory array forms a memory bank divided into p sub-banks, each sub-bank h, for h ranging from 1 to p, forming contiguous sections of ranks of the bank memory, the number m of counters k is equal to the number p of sub-banks h so that each counter k, for k ranging from 1 to p, is associated with a sub-bank h, for h ranging from 1 to p, which is unique to him.
  • the logic block for preventing the hammering effect is configured to reset or decrement the counter k associated with a sub-bank h as soon as at least one rank of said sub-bank k has been refreshed .
  • the number m of counters k is equal to the number n of memory ranks so that each counter k, for k ranging from 1 to n, is associated with a rank i, for i ranging from 1 to n, which is proper to it.
  • the refresh logic block is also configured to reset or decrement the counter k as soon as the row, or one of the rows, associated with this counter has been refreshed.
  • the refresh logic block is also configured to perform periodic refreshes at regular time intervals of all the memory ranks.
  • the increment value k N is the sum of a first increment value and a second increment value, the first increment value being a function of a delay between the activation N-1 of the activation cycle N-1 and activation N of the activation cycle N, the second increment value characterizing the activation duration T AN , of the activation cycle N.
  • the determination of the first value and of the second value involves, respectively, a first table and a second table.
  • the invention also relates to a method for preventing the memory rank hammering effect of a DRAM device, the DRAM device comprising at least one DRAM memory array provided with n ranks of memory called rank i for i ranging from 1 to n, the method comprising implementing a row hammering effect prevention algorithm, said algorithm implementing:
  • each counter k being associated with one or more of the rows i, and is configured to increment, after the end of each activation cycle N of one or more of the ranks i with which it is associated, a counting k of an increment value k N , the increment value k N being a decreasing function of the duration T PN and also a function of the duration T AN , the value of increment k N quantifying the hammering effect of one or more of the rows i on rows j within hammering range;
  • a row refresh logic block configured to refresh one or more rows as soon as a count k of one of the associated counters k reaches a threshold value M, the threshold value M being chosen to prevent the row hammering effect .
  • the increment value k N is an increasing function of the duration T AN .
  • the algorithm implements the following steps:
  • Step E/ can advantageously be followed by a step F/ of decrementing or reinitializing the count k of the counter k considered.
  • the present invention relates to a dynamic random access memory device ("DRAM” or “Dynamic Random Access Memory” according to the Anglo-Saxon terminology) provided with a logic block for preventing the row hammering effect (“Row Hammer” according to the Anglo-Saxon terminology).
  • DRAM dynamic random access memory
  • Row Hammer Row Hammer
  • the memory device comprises at least one DRAM memory table provided with n rows of memory, called row i for i ranging from 1 to n. More particularly, each row i is capable of exerting a hammering of rank of range p on one or more rows j, said to be within the hammering range of row i, with j ranging from i+1 to i+p and from i-1 to ip. Furthermore, and in operation, each row i is configured to be continuously imposed activation cycles N, an activation cycle N comprising an activation A N , of a duration T AN , and a precharge P N , of a duration T PN , preceding the activation A N .
  • the memory device further comprises a logic block for preventing the rank hammering effect.
  • Said logic block for preventing the row hammering effect comprises in particular counting means implementing m hammering counters, called counters k, k ranging from 1 to m, each counter k being associated with one or more of the rows i .
  • each counter k is configured to increment, at the end (or even after) the end of each activation cycle N of one or more of the ranks i with which it is associated, a count k by a value of increment k N , the increment value k N being a decreasing function of the duration T PN and is a function of the duration T AN the increment value k N quantifying the hammering effect of one or more of the rows i.
  • the increment value k N can be an increasing function of the duration T AN .
  • the invention is not limited to this latter aspect, and it may be envisaged to consider an increment value k N which is a decreasing function of the duration T AN .
  • the memory device finally comprises a row refresh logic block configured to refresh one or more rows j as soon as the count k of the counter k associated with said one or more rows i reaches a threshold value M, the threshold value M being chosen to prevent the rank hammering effect.
  • a memory device operating according to the principle of the present invention implements an algorithm (a method) for preventing row hammering effects.
  • the algorithm for preventing rank hammering effects includes:
  • Step E/ can advantageously be followed by a step F/ of decrementing or reinitializing the count k of the counter k considered.
  • Step C/ may comprise the table implementation, in particular a first table and a second table.
  • the first table is configured to allow the determination of the contribution P N to the increment value k N associated with the duration T PN
  • the second table is configured to allow the determination of the contribution A N to the increment value k N associated with the duration T AN . It is understood that the sum of the contributions A N and P N is equal to the increment value k N .
  • the increment value for an activation cycle N of a rank i can be broken down into the sum of two increment values called respectively, first value increment and second increment value.
  • the first so-called crosstalk increment value (“cross talk” according to Anglo-Saxon terminology), for an activation N of a rank i, can for example be calculated as a function of a delay between the activation N -1 (of the activation cycle (N-1)) and the activation N (of the activation cycle N). This delay is in this respect the sum of the duration of the activation T A(N-1) and of the duration of the precharge T PN .
  • a first table can be used to provide an increment value k N as a function of this delay.
  • the number of entries in the first table can be limited by various techniques well known to those skilled in the art, such as, for example, non-limiting, interpolation and/or the use of a non-linear table.
  • the second so-called “injection” increment value characterizes the injection of electrons by a rank i, during its activation, into ranks neighboring rank i.
  • a second table can be implemented. However, unlike the first table, the second table is characteristic only of the activation duration T AN (and consequently ignores the preload).
  • the increment value k N can verify a mathematical law varying, for example and in a non-limiting manner linearly, as a function of the precharge time and the activation time on the one hand and, on the other hand, on the other hand, the duration of activation.
  • the memory device 1 comprises at least one memory array 2 provided with n ranks of memory R i called rank i
  • each row i, for i ranging from 1 to n comprises m memory cells called cells j for an integer j ranging from 1 to m.
  • Each cell j Cj includes, for example, a non-limiting FET field effect transistor and a capacitor C.
  • the capacitor C forms an information storage reservoir of the memory cell considered.
  • each rank i being configured to be continuously imposed activation cycles N.
  • an activation cycle N comprises an activation A N , of a duration T AN , and a precharge P N , of a duration T PN , preceding the activation A N .
  • the durations T AN and T PN are characteristic of a given activation cycle N.
  • an activation cycle L (with L different from N) will present durations T AL and T PL likely to be different from durations T AN and T PN .
  • a rank i is likely to exert a hammering effect of rank p (p being greater than or equal to 1).
  • the 2p nearest neighbor ranks comprise in particular a first group of p ranks at respective topological distances denoted k for k ranging from 1 to p, and a second group of p ranks at respective topological distances denoted -k, for k ranging from 1 from p. More particularly, the first and the second group are arranged, respectively, on either side of row i.
  • the weight of the hammering effect by a rank seems to decrease with the duration of preload and also vary with the duration of activation of said aggressor rank.
  • the weight of the rank hammering effect appears to be an increasing function of activation duration.
  • the authors of the Lois study attempt to provide an explanation for this dependence. The latter indicate, in particular in paragraph 6.3 of Laws, that the hammering effect comprises two components, namely, an electromagnetic coupling component (crosstalk or "cross talk" according to Anglo-Saxon terminology) and an injection component. electrons.
  • the present invention proposes a mode of management of the rank hammering effect based on the implementation of counters.
  • the memory device 1 comprises a logic block for preventing the rank 3 hammering effect.
  • the logic block for preventing the rank 3 hammering effect comprises, in this respect, counting means implementing m CA k hammering counters, called k counters, k ranging from 1 to m.
  • each counter k is associated with one or more of the rows i, and is configured to increment, at the end (or after) of each activation cycle N of one or more of the rows i with which it is associated, a counting k of an increment value k N , the increment value k N generally being an increasing function (it would however be possible to observe an inverse trend under certain conditions) of the duration T AN and always decreasing by the duration T PN , the increment value k N quantifying the hammering effect of one or more of the rows i on rows j within hammering range.
  • This modulation of the increment value can be carried out by means of mathematical operations and/or consultation of tables.
  • the values of the parameters of the mathematical operations, and/or of the table entries can be determined statically for example during the design of the memory device, or according to characteristics measured at the time of the manufacturing test of the circuit.
  • the effect of the temperature or the supply voltage of said memory device can also be taken into account.
  • the present invention is not limited to these parameters alone, and it will be up to those skilled in the art to consider, alternatively or additionally, parameters other than those set out in this paragraph.
  • the count k is only incremented by the increment value k N at the end (or after) of the precharge P N+1 of the activation cycle N+1 immediately following the activation A N of the activation cycle N, and so that the increment value k N is also a decreasing function of a duration T P(N+1) of the precharge P N+1 .
  • the set of counts k can be saved in at least one table.
  • the memory device 1 also comprises a row refresh logic block 4 configured to refresh one or more rows as soon as the count k of the counter k associated with said one or more rows i reaches a threshold value M.
  • a threshold value M is chosen to prevent the rank hammering effect. The determination of this value is left to the judgment of those skilled in the art who, to this end, may implement experimental measurements or numerical simulations.
  • the value M also takes account of a counting delay effect. Indeed, and contrary to the documents of the state of the art cited in the present invention, the incrementation of a counter only occurs after the activation, or even the precharging which follows the activation cycle considered. This delay effect can be taken into account when determining the threshold value M.
  • the incrementation of a counter k only occurs at the end of the activation cycle N, and possibly at the end of the precharge P N+1 of the N+1 activation cycle.
  • logic block for preventing the rank 3 hammering effect can be configured to determine the duration T AN of each activation A N , and the duration T PN of each precharge P N .
  • the DRAM memory array can form a memory bank divided into p sub-banks 2 h , each sub-bank h, for h ranging from 1 to p, forming contiguous sections of ranks of the memory bank ( ).
  • the number m of counters k can be equal to the number n of memory ranks so that each counter k, for k ranging from 1 to n, is associated with a rank i, for i ranging from 1 to n, which is proper to it.
  • the refresh logic block 4 can be configured to reset (or decrement) the counter k by a row i as soon as the rows j within hammering range of said row i have been refreshed.
  • the number m of counters k is equal to the number p of sub-banks h so that each counter k, for k ranging from 1 to p, is associated with a sub-bank h, for h ranging from 1 to p, which is proper to it.
  • the logic block for preventing the hammering effect is configured to reset (or decrement) the counter k associated with a sub-bank h as soon as a rank of said sub-bank k has been refreshed.
  • the refresh logic block 4 is also configured to execute periodic refreshes at regular time intervals of all the memory ranks.
  • the present invention makes it possible to account for the rank hammering effect in memory devices implementing activation counters.
  • the counting mode proposed in the present invention proposes to take into account a temporal context making it possible to modulate the values of increments according to activation and precharge durations.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

L'invention concerne un Dispositif mémoire qui comprend : - un tableau de mémoire pourvu de n rangs de mémoire, chaque rang i étant susceptible d'exercer un martelage de rang de portée p; - un bloc de prévention de l'effet de martelage qui comprend des moyens de comptage mettant en œuvre m compteurs de martelage, chaque compteur k étant associé à un ou plusieurs des rangs i, et est configuré pour incrémenter un comptage k d'une valeur d'incrément kN, la valeur d'incrément kN étant une fonction décroissante de la durée TPN et également fonction de la durée TAN, la valeur d'incrément kN quantifiant l'effet de martelage de l'un ou plusieurs des rangs i sur des rangs j à portée de martelage; - un bloc de rafraîchissement de rang configuré pour rafraîchir un ou plusieurs rangs dès lors qu'un comptage k atteint une valeur seuil M. Figure 1

Description

Dispositif mémoire DRAM mettant En œuvre un mécanisme de gestion du martelage de rang DOMAINE DE L’INVENTION
La présente invention concerne le domaine des mémoires, et notamment le domaine des mémoires à accès aléatoire dynamique.
En particulier, la présente invention porte sur la gestion de l’effet de martelage de rang de mémoire (« Row Hammer » selon la terminologie anglo-Saxonne).
A cet égard, la présente invention propose une architecture d’un dispositif mémoire permettant de gérer et prévenir l’effet de martelage de rang de mémoire pour des dispositifs mémoire de grande capacité sans pénaliser les performances desdits dispositifs.
ARRIERE PLAN TECHNOLOGIQUE DE L’INVENTION
L’effet de martelage de rang (« Row Hammer » selon la terminologie Anglo-Saxonne) dans les mémoires à accès aléatoire dynamique (« DRAM » ou « Dynamic Random Access Memory » selon la terminologie Anglo-Saxonne) est bien connu de l’homme du métier.
Cet effet trouve son origine dans l’activation répétée d’un rang d’un banc d’une mémoire DRAM. Plus particulièrement, lorsque le nombre d’activations d’un rang donné, dit « rang agresseur », dépasse une valeur critique de martelage, les rangs qui lui sont immédiatement adjacents, dits « rangs victimes », voient certains de leurs bits inversées.
Afin de prévenir l’effet de martelage de rang, il peut être envisagé, avant qu’un rang devienne agresseur, de rafraichir les deux rangs victimes adjacents selon une procédure de rafraîchissement préventif.
Une telle procédure de rafraîchissement préventif est, à cet égard, décrite dans le document FR 3066842. Ce document divulgue notamment un dispositif mémoire pourvu d’une logique de détection du déclenchement du martelage de rang. Cette logique de détection est configurée pour surveiller et/ou compter le nombre d’activations de chaque rang d’un banc ou d’un sous-banc du dispositif mémoire. Les données de comptage sont, à cet égard, mémorisées dans une ou plusieurs tables dont le nombre d’entrées est directement dépendant de la taille du dispositif mémoire (et notamment sa capacité).
Ce dispositif mémoire connu de l’état de la technique est particulièrement performant dès lors que la valeur critique de martelage reste supérieure à 40000.
Toutefois, l’augmentation de la capacité des dispositifs mémoire impose la considération de tables comprenant un plus grand nombre d’entrées, et par voie de conséquence, bien plus consommatrices de ressources.
Par ailleurs, la seule considération d’un martelage de rang au niveau des rangs immédiatement adjacents au rang agresseur, telle que proposée dans le document FR 3066842 trouve ces limites lorsque le dispositif mémoire est fabriqué selon des géométries fines, et notamment selon des finesses inférieures à 20 nm.
En effet, la considération de motifs ou de géométries plus fin(e)s conduit inéluctablement à augmenter la portée de l’effet de martelage de rang. Notamment, un rang agresseur d’indice « i » d’un banc ou d’un sous-banc de mémoire affectera non seulement les rangs qui lui sont immédiatement adjacents (d’indices « i-1 » et « i+1 »), mais également, et dans une moindre mesure, les rangs d’indices « i-k » et « i+k » (avec « k » entier strictement supérieur à 1).
L’augmentation de la portée de l’effet de martelage a ainsi deux conséquences. Elle contribue, en premier lieu, à l’augmentation de la taille de tables susceptibles d’être considérées dans le document FR 3066842. En second lieu, elle impose des valeurs critiques de martelage bien inférieures à 40000, voire inférieures à 4800.
Ces deux effets combinés affectent directement l’efficacité de la logique de détection du déclenchement du martelage de rang proposée dans ce documents.
Afin de pallier ces problèmes, il a été proposé dans le document US 10,885,966 un autre algorithme de prévention de l’effet de martelage de rang. Ce dernier met également en œuvre des tables, et considère une portée de l’effet de martelage au-delà des rangs immédiatement adjacents à un rang agresseur. Plus particulièrement, l’algorithme proposé, afin de limiter les ressources nécessaires à sa mise en œuvre, surveille les activations au niveaux de sous-bancs.
Cet algorithme, encore plus efficace que celui proposé dans le document FR 3066842, peut être amélioré pour certaines architectures de dispositifs mémoire.
Notamment, cet algorithme est généralement mis en œuvre au moyen d’un bloc de mémoire à accès aléatoire statique (« SRAM » ou « Static Random Access Memory » selon la terminologie Anglo-Saxonne).
De manière générale, les algorithmes de prévention de l’effet du martelage de rang décrits dans les documents FR 3066842 et US 10,885,966, mettent en œuvre un comptage des activations des rangs sans considérations relatives à la dynamique de mise en œuvre desdites activations. Cette stratégie, bien que simple à mettre en œuvre, fait donc abstraction d’un effet dynamique du martelage de rang, et notamment des paramètres temporels associés à l’activation d’un rang de mémoire donné.
Un but de la présente invention est donc de proposer un dispositif mémoire pourvu de moyens de prévention de l’effet de martelage de rang optimisé au regard de solutions connues dans l’état de la technique.
BREVE DESCRIPTION DE L’INVENTION
Le but de l’invention est atteint par un dispositif mémoire DRAM qui comprend :
- au moins un tableau de mémoire DRAM pourvu de n rangs de mémoire, dits rang i pour i allant de 1 à n, chaque rang i étant susceptible d’exercer un martelage de rang de portée p sur un ou plusieurs rangs j, dits à portée de martelage du rang i, avec j allant de i+1 à i+p et de i-1 à i-p, chaque rang i étant configuré pour se voir imposer en continu des cycles d’activation N, un cycle d’activation N comprenant une activation AN, d’une durée TAN, et une précharge PN, d’une durée TPN, précédant l’activation AN ;
- un bloc logique de prévention de l’effet de martelage de rang qui comprend des moyens de comptage mettant en œuvre m compteurs de martelage, dits compteurs k, k allant de 1 à m, chaque compteur k étant associé à un ou plusieurs des rangs i, et est configuré pour incrémenter, après la fin de chaque cycle d’activation N de l’un ou plusieurs des rangs i auxquels il est associé, un comptage k d’une valeur d’incrément kN, la valeur d’incrément kN étant une fonction décroissante de la durée TPN et également fonction de la durée TAN, la valeur d’incrément kN quantifiant l’effet de martelage de l’un ou plusieurs des rangs i sur des rangs j à portée de martelage ;
- un bloc logique de rafraîchissement de rang configuré pour rafraîchir un ou plusieurs rangs dès lors qu’un comptage k d’un des compteurs k associé atteint une valeur seuil M, la valeur seuil M étant choisie pour prévenir l’effet de martelage de rang.
Selon un mode de mise en œuvre, la valeur d’incrément kN est une fonction croissante de la durée TAN.
Selon un mode de mise en œuvre, le comptage k n’est incrémenté de la valeur d’incrément kN qu’après la fin de la précharge PN+1 du cycle d’activation N+1 suivant immédiatement l’activation AN du cycle d’activation N, la valeur d’incrément kN étant également une fonction décroissante d’une durée TP(N+1) de la précharge PN+1.
Selon un mode de mise en œuvre, l’ensemble de comptages k sont sauvegardés dans au moins une table.
Selon un mode de mise en œuvre, le bloc logique de prévention de l’effet de martelage de rang est configuré pour mesurer, pour chaque cycle d’activation N, la durée TAN de chaque activation AN, et la durée TPN de chaque précharge PN.
Selon un mode de mise en œuvre, l’au moins un tableau de mémoire DRAM forme un banc mémoire divisé en p sous-bancs, chaque sous-banc h, pour h allant de 1 à p, formant des sections contigües de rangs du banc mémoire, le nombre m de compteurs k est égal au nombre p de sous-bancs h de sorte que chaque compteur k, pour k allant de 1 à p, est associé à un sous-banc h, pour h allant de 1 à p, qui lui est propre.
Selon un mode de mise en œuvre, le bloc logique de prévention de l’effet de martelage est configuré pour réinitialiser ou décrémenter le compteur k associé à un sous-banc h dès lors qu’au moins un rang dudit sous-banc k a été rafraîchis.
Selon un mode de mise en œuvre, le nombre m de compteurs k est égal au nombre n de rangs mémoires de sorte que chaque compteur k, pour k allant de 1 à n, est associé à un rang i, pour i allant de 1 à n, qui lui est propre.
Selon un mode de mise en œuvre, le bloc logique de rafraîchissement est également configuré pour réinitialiser ou décrémenter le compteur k dès lors que le rang, ou l’un des rangs, associé à ce compteur a été rafraichis.
Selon un mode de mise en œuvre, le bloc logique de rafraîchissement est également configuré pour exécuter des rafraîchissements périodiques à intervalles de temps réguliers de l’ensemble des rangs mémoire.
Selon un mode de mise en œuvre, la valeur d’incrément kN est la somme d’une première valeur d’incrément et d’une deuxième valeur d’incrément, la première valeur d’incrément étant fonction d’un délai entre l’activation N-1 du cycle d’activation N-1 et l’activation N du cycle d’activation N, la deuxième valeur d’incrément caractérisant la durée d’activation TAN, du cycle d’activation N.
Selon un mode de mise en œuvre, la détermination de la première valeur et de la deuxième valeur fait intervenir, respectivement, une première table et une deuxième table.
L’invention concerne également un procédé de prévention de l’effet de martelage de rang de mémoire d’un dispositif DRAM, le dispositif DRAM comprenant au moins un tableau de mémoire DRAM pourvu de n rang de mémoire dits rang i pour i allant de 1 à n, le procédé comprenant la mise en œuvre d’un algorithme de prévention de l’effet de martelage de rang, ledit algorithme mettant œuvre :
- m compteurs de martelage, dits compteurs k, k allant de 1 à m, chaque compteur k étant associé à un ou plusieurs des rangs i, et est configuré pour incrémenter, après la fin de chaque cycle d’activation N de l’un ou plusieurs des rangs i auxquels il est associé, un comptage k d’une valeur d’incrément kN, la valeur d’incrément kN étant une fonction décroissante de la durée TPN et également fonction de la durée TAN, la valeur d’incrément kN quantifiant l’effet de martelage de l’un ou plusieurs des rangs i sur des rangs j à portée de martelage ;
- un bloc logique de rafraîchissement de rang configuré pour rafraîchir un ou plusieurs rangs dès lors qu’un comptage k d’un des compteurs k associé atteint une valeur seuil M, la valeur seuil M étant choisie pour prévenir l’effet de martelage de rang.
Selon un mode de mise en œuvre, la valeur d’incrément kN est une fonction croissante de la durée TAN.
Selon un mode de mise en œuvre, l’algorithme met en œuvre les étapes suivantes :
A/ la détermination de la durée TPN;
B/ la détermination de la durée TAN ;
C/ sur la base des durées TPN et TAN , la détermination d’une valeur d’incrément kN d’un compteur k associé au rang i;
D/ l’incrémentation du compteur k par la valeur d’incrément kN. ;
E/ rafraîchir un ou plusieurs rangs i dès lors que le comptage k du compteur k associé auxdits un ou plusieurs rangs i atteint la valeur seuil M.
L’étape E/ peut avantageusement être suivie d’une étape F/ de décrémentation ou de réinitialisation du comptage k du compteur k considéré.
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée qui va suivre en référence aux figures annexées sur lesquelles :
La une représentation schématique d’un dispositif mémoire susceptible d’être mis en œuvre dans le cadre de la présente invention ;
La est une représentation schématique d’une cellule mémoire DRAM susceptible d’être mise en œuvre dans le cadre de la présente invention ;
La est une représentation diagrammatique de deux cycles d’activation N et N+1 successifs ;
La une représentation schématique d’un banc de mémoire divisés en sous-bancs.
 DESCRIPTION DETAILLEE DE L’INVENTION
La présente invention concerne un dispositif mémoire à accès aléatoire dynamique (« DRAM » ou « Dynamic Random Access Memory » selon la terminologie Anglo-Saxonne) pourvu d’un bloc logique de prévention de l’effet de martelage de rang (« Row Hammer » selon la terminologie Anglo-Saxonne).
Notamment, le dispositif mémoire selon la présente invention comprend au moins un tableau de mémoire DRAM pourvu de n rangs de mémoire, dits rang i pour i allant de 1 à n. Plus particulièrement, chaque rang i est susceptible d’exercer un martelage de rang de portée p sur un ou plusieurs rangs j, dits à portée de martelage du rang i, avec j allant de i+1 à i+p et de i-1 à i-p. Par ailleurs, et en fonctionnement, chaque rang i est configuré pour se voir imposer en continu des cycles d’activation N, un cycle d’activation N comprenant une activation AN, d’une durée TAN, et une précharge PN, d’une durée TPN, précédant l’activation AN.
Le dispositif mémoire selon la présente invention comprend en outre un bloc logique de prévention de l’effet de martelage de rang. Ledit bloc logique de prévention de l’effet de martelage de rang comprend notamment des moyens de comptage mettant en œuvre m compteurs de martelage, dits compteurs k, k allant de 1 à m, chaque compteur k étant associé à un ou plusieurs des rangs i. à cet égard, chaque compteur k est configuré pour incrémenter, à la fin (voire après) l’issue de chaque cycle d’activation N de l’un ou plusieurs des rangs i auxquels il est associé, un comptage k d’une valeur d’incrément kN, la valeur d’incrément kN étant une fonction décroissante de la durée TPN et est fonction de la durée TAN la valeur d’incrément kN quantifiant l’effet de martelage de l’un ou plusieurs des rangs i. En particulier, la valeur d’incrément kN peut être une fonction croissante de la durée TAN.
L’invention n’est toutefois pas limitée à ce dernier aspect, et il pourra être envisagé de considérer une valeur d’incrément kN qui est une fonction décroissante de la durée TAN.
Il est par ailleurs entendu, sans qu’il soit nécessaire de le préciser que tous les compteurs k ne sont pas nécessairement chacun associés au même nombre de rangs i.
Le dispositif mémoire comprend enfin un bloc logique de rafraîchissement de rang configuré pour rafraîchir un ou plusieurs rangs j dès lors que le comptage k du compteur k associé auxdits un ou plusieurs rangs i atteint une valeur seuil M, la valeur seuil M étant choisie pour prévenir l’effet de martelage de rang.
Ainsi, un dispositif mémoire fonctionnant selon les principe de la présente invention, met en œuvre un algorithme (une méthode) de prévention des effets de martelage de rang.
Notamment, dès lors qu’un cycle activation N d’un rang i est mise en œuvre, l’algorithme de prévention des effets de martelage de rang comprend :
A/ la détermination de la durée TPN ;
B/ la détermination de la durée TAN ;
C/ sur la base des durées TPN et TAN , la détermination d’un valeur d’incrément kN d’un compteur k, le compteur k étant associé au rang i (et éventuellement à d’autres rangs) ;
D/ l’incrémentation du compteur k par la valeur d’incrément kN ;
E/ rafraîchir un ou plusieurs rangs i dès lors que le comptage k du compteur k associé auxdits un ou plusieurs rangs i atteint la valeur seuil M.
L’étape E/ peut avantageusement être suivie d’une étape F/ de décrémentation ou de réinitialisation du comptage k du compteur k considéré.
L’étape C/ peut comprendre la mise en œuvre de table, notamment une première table et une deuxième table. A cet égard, la première table est configurée pour permettre la détermination de la contribution PN à la valeur d’incrément kN associée à la durée TPN, tandis que la deuxième table est configurée pour permettre la détermination de la contribution AN à la valeur d’incrément kN associée à la durée TAN. Il est entendu que la somme des contributions AN et PN est égale à la valeur d’incrément kN.
A titre d’exemple, sans toutefois limiter l’invention à cet aspect, la valeur d’incrément pour un cycle d’activation N d’un rang i peut être décomposée en la somme de deux valeurs d’incréments dites respectivement, première valeur d’incrément et deuxième valeur d’incrément.
Notamment, le première valeur d’incrément dite de diaphonie (« cross talk » selon la terminologie Anglo-saxonne), pour une activation N d’un rang i, peut par exemple être calculée comme fonction d’un délai entre l’activation N-1 (du cycle d’activation (N-1)) et l’activation N (du cycle d’activation N). Ce délai est à cet égard la somme de la durée de l’activation TA(N- 1) et de la durée de la précharge TPN. Une première table peut être utilisée pour fournir une valeur d’incrément kN en fonction de ce délai. Le nombre d’entrée de la première table peut être limité par différentes techniques bien connue de l’homme de l’art, comme par exemple non limitatif, l’interpolation et/ou l’utilisation de table non-linéaire.
La seconde valeur d’incrément dit « d’injection » caractérise l’injection des électrons par un rang i, lors de son activation, dans des rang voisins au rang i. Une deuxième table peut être mise œuvre. Toutefois, contrairement à la première table, la deuxième table n’est caractéristique que de la durée d’activation TAN (et ignore par voie de conséquence la précharge).
De manière alternative, ou complémentaire, la valeur d’incrément kN peut vérifier une loi mathématique variant, par exemple et de manière non limitative linéairement, en fonction du temps de précharge et du temps d’activation d’une part et, d’autre part, de la durée d’activation.
La détermination de cette loi mathématique est à la portée de l’homme du métier. Ce dernier pourra, soit par le biais de mesures expérimentales ou par le biais de simulations, en déterminer la forme.
A la , on peut voir un dispositif mémoire 1 selon les termes de la présente invention. Notamment, le dispositif mémoire 1 comprend au moins un tableau de mémoire 2 pourvu de n rang de mémoire Ri dits rang i
En particulier, chaque rang i, pour i allant de 1 à n, comprend m cellules mémoires dites cellules j pour j entier allant de 1 à m.
Chaque cellule j Cj, telle que représentée à la , comprend, par exemple non limitatif un transistor à effet de champ FET et un condensateur C. Notamment, le condensateur C forme un réservoir de stockage de l’information de la cellule mémoire considérée.
Tel qu’illustré à la , chaque rang i étant configuré pour se voir imposer en continu des cycles d’activation N. Notamment, un cycle d’activation N comprend une activation AN, d’une durée TAN, et une précharge PN, d’une durée TPN, précédant l’activation AN. Il est entendu que les durées TAN et TPN sont caractéristiques d’un cycle d’activation N donné. En d’autres termes, un cycle d’activation L (avec L différent de N) présentera des durées TAL et TPL susceptibles d’être différentes des durées TAN et TPN.
Dans le contexte de la présente invention, un rang i est susceptible d’exercer un effet de martelage de rang p (p étant supérieur ou égal à 1). En d’autres termes, dès lors qu’un rang i est activé, ce dernier exercera un martelage sur ses 2p rangs plus proches voisins. Les 2p rangs plus proches voisins comprennent notamment un premier groupe de p rangs à des distances topologiques respectives notées k pour k allant de 1 à p, et un deuxième groupe de p rangs à des distances topologiques respectives notées -k, pour k allant de 1 à p. Plus particulièrement, le premier et le deuxième groupe sont disposés, respectivement, de part et d’autre du rang i.
A cet égard, l’article Lois Orosa et al., « A Deeper Look into Row Hammer’s Sensitivities : Experimental Analysis of Real DRAM Chips and Implications on Future Attacks and Defenses », MICRO ‘21 : MICRO-54 : 54th Annual IEEE/ACM International Symposium on Microarchitecture October 2021 Pages 1182–1197 (ci-après « Lois »), présente une étude expérimentale relative à l’influence de certains paramètres sur l’effet de martelage de rang. En particulier, les auteurs de cette étude ont pu constater que l’effet de martelage d’un rang i sur les rangs voisins dépend du temps d’activation du rang i, mais également du temps de précharge de ce dernier.
Notamment, conformément à cette étude, le poids de l’effet de martelage par un rang, dit rang agresseur, semble diminuer avec la durée de précharge et varier également avec la durée d’activation dudit rang agresseur. Plus particulièrement, le poids de l’effet de martelage de rang semble être une fonction croissante de la durée d’activation. Toutefois, il ne peut être exclu que sous certaines conditions, l’effet de la durée d’activation sur l’effet de martelage de rang soit inversé. Les auteurs de l’étude Lois tentent de donner une explication relative à cette dépendance. Ces derniers indiquent, notamment au paragraphe 6.3 de Lois, que l’effet de martèlement comprend deux composantes, à savoir, une composante de couplage électromagnétique (diaphonie ou « cross talk » selon la terminologie Anglo-Saxonne) et une composante d’injection d’électrons. Selon l’étude Lois, l’allongement de la durée de précharge diminue la composante couplage électromagnétique et donc le martèlement, tandis qu’un allongement de la durée de d’activation diminuerait la composante de couplage électromagnétique mais augmenterait la composante injection d’électrons. Il résulterait de ce dernier aspect une augmentation de l’effet de martèlement. Il se peut néanmoins, si les poids respectifs des deux composantes dans l’effet de martèlement venaient à changer, qu’une augmentation de la durée d’activation réduisent la force du martèlement au lieu de l’aggraver tel que constaté à la date ou l’article « Lois » a été rédigé.
Forts de ces observations, les auteurs de cette étude soutiennent, notamment en page 12, paragraphe 8.2), sous-section « Improvement 5 » de l’article susmentionné, que la surveillance des temps d’activation et de précharge n’est pas faisable sans mettre en œuvre des moyens de stockage importants. Ces derniers proposent, de manière alternative, des mécanismes qui consistent à limiter les temps d’activation des rangs de mémoires lorsqu’il s’agit d’effectuer des opérations de lecture et/ou d’écriture.
La présente invention propose un mode de gestion de l’effet de martelage de rang basé sur la mise en œuvre de compteurs.
Notamment, le dispositif mémoire 1 comprend un bloc logique de prévention de l’effet de martelage de rang 3. Le bloc logique de prévention de l’effet de martelage de rang 3 comprend, à cet égard, des moyens de comptage mettant en œuvre m compteurs de martelage CAk, dits compteurs k, k allant de 1 à m.
Plus particulièrement, chaque compteur k est associé à un ou plusieurs des rangs i, et est configuré pour incrémenter, à la fin (ou après) de chaque cycle d’activation N de l’un ou plusieurs des rangs i auxquels il est associé, un comptage k d’une valeur d’incrément kN, la valeur d’incrément kN étant en générale une fonction croissante (il serait toutefois possible d’observer une tendance inverse sous certaines conditions) de la durée TAN et toujours décroissante de la durée TPN, la valeur d’incrément kN quantifiant l’effet de martelage de l’un ou plusieurs des rangs i sur des rangs j à portée de martelage.
Cette modulation de la valeur d’incrément peut être réalisée au moyen d’opérations mathématiques et/ou de consultation de tables. Les valeurs des paramètres des opérations mathématiques, et/ou des entrées de table, peuvent être déterminées statiquement par exemple lors de la conception du dispositif mémoire, ou en fonction de caractéristiques mesurées au moment du test de fabrication du circuit. De manière avantageuse, en complément, il peut également être tenu compte de l’effet de la température ou de la tension d’alimentation dudit dispositif mémoire. La présente invention n’est toutefois pas limitée à ces seules paramètre, et il appartiendra à l’homme du métier de considérer, de manière alternative ou complémentaire, d’autres paramètres que ceux énoncés dans le présent paragraphe.
Selon une variante, le comptage k n’est incrémenté de la valeur d’incrément kN qu’à la fin (ou après) de la précharge PN+1 du cycle d’activation N+1 suivant immédiatement l’activation AN du cycle d’activation N, et de sorte que la valeur d’incrément kN soit également une fonction décroissante d’une durée TP(N+1) de la précharge PN+1.
Toujours de manière avantageuse, l’ensemble de comptages k peuvent être sauvegardés dans au moins une table.
Enfin, le dispositif mémoire 1 selon la présente invention comprend également un bloc logique de rafraîchissement de rang 4 configuré pour rafraîchir un ou plusieurs rangs dès lors que le comptage k du compteur k associé auxdits un ou plusieurs rangs i atteint une valeur seuil M. Il est entendu que la valeur seuil M est choisie pour prévenir l’effet de martelage de rang. La détermination de cette valeur est laissée à l’appréciation de l’homme du métier qui, à cette fin, pourra mettre en œuvre des mesures expérimentales ou des simulations numériques.
Il est par ailleurs entendu que la valeur M tient également compte d’un effet retard du comptage. En effet, et contrairement aux documents de l’état de la technique cités dans la présente invention, l’incrémentation d’un compteur n’intervient qu’après l’activation, voire la précharge qui suit le cycle d’activation considéré. Cet effet retard peut être pris en compte lors de la détermination de la valeur seuil M.
Ainsi, selon la présente invention, et contrairement à la prédiction de Lois, la prise en compte des durées d’activation TAN et de précharge TPN ne nécessitent pas de mettre en œuvre des moyens de stockage supplémentaires au regard des solutions connues dans l’état de la technique, et notamment celles proposées dans les documents FR 3066842 et US 10,885,966.
En effet, la modulation de l’incrément ne requiert que la connaissance d’une loi mathématique obtenue de manière expérimentale ou par simulation.
Par ailleurs, et contrairement aux solutions proposées dans l’état de la technique, l’incrémentation d’un compteur k n’intervient qu’à l’issue du cycle d’activation N, et éventuellement à l’issue de la précharge PN+1 du cycle d’activation N+1.
Ainsi, et de manière avantageuse, bloc logique de prévention de l’effet de martelage de rang 3 peut être configuré pour déterminer la durée TAN de chaque activation AN, et la durée TPN de chaque précharge PN.
Selon un mode de réalisation avantageux, le tableau de mémoire DRAM peut former forme un banc mémoire divisé en p sous-bancs 2h, chaque sous-banc h, pour h allant de 1 à p, formant des sections contigües de rangs du banc mémoire ( ).
Quelle que soit la configuration envisagée, le nombre m de compteurs k peut être égal au nombre n de rangs mémoires de sorte que chaque compteur k, pour k allant de 1 à n, est associé à un rang i, pour i allant de 1 à n, qui lui est propre. Selon cette configuration, le bloc logique de rafraîchissement 4 peut être configuré pour réinitialiser (ou décrémenter) le compteur k d’un rang i dès lors que les rangs j à portée de martelage dudit rang i ont été rafraîchis.
De manière alternative, le nombre m de compteurs k est égal au nombre p de sous-bancs h de sorte que chaque compteur k, pour k allant de 1 à p, est associé à un sous-banc h, pour h allant de 1 à p, qui lui est propre. Selon cette configuration, le bloc logique de prévention de l’effet de martelage est configuré pour réinitialiser (ou décrémenter) le compteur k associé à un sous-banc h dès lors qu’un rang dudit sous-banc k a été rafraîchis.
Enfin, le bloc logique de rafraîchissement 4 est également configuré pour exécuter des rafraîchissement périodiques à intervalles de temps réguliers de l’ensemble des rangs mémoire.
Ainsi, la présente invention permet de rendre compte de l’effet de martelage de rang dans des dispositifs mémoire mettant en œuvre des compteurs d’activation. Toutefois, le mode de comptage proposé dans la présente invention propose de tenir compte d’un contexte temporel permettant de moduler les valeurs d’incréments en fonction de durées d’activation et de précharge.
Bien sûr, l’invention n’est pas limitée aux modes de réalisation décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l’invention tel que défini par les revendications.

Claims (15)

  1. Dispositif mémoire DRAM qui comprend :
    - au moins un tableau de mémoire DRAM pourvu de n rangs de mémoire, dits rang i pour i allant de 1 à n, chaque rang i étant susceptible d’exercer un martelage de rang de portée p sur un ou plusieurs rangs j, dits à portée de martelage du rang i, avec j allant de i+1 à i+p et de i-1 à i-p, chaque rang i étant configuré pour se voir imposer en continu des cycles d’activation N, un cycle d’activation N comprenant une activation AN, d’une durée TAN, et une précharge PN, d’une durée TPN, précédant l’activation AN ;
    - un bloc logique de prévention de l’effet de martelage de rang qui comprend des moyens de comptage mettant en œuvre m compteurs de martelage, dits compteurs k, k allant de 1 à m, chaque compteur k étant associé à un ou plusieurs des rangs i, et est configuré pour incrémenter, après la fin de chaque cycle d’activation N de l’un ou plusieurs des rangs i auxquels il est associé, un comptage k d’une valeur d’incrément kN, la valeur d’incrément kN étant une fonction décroissante de la durée TPN et également fonction de la durée TAN, la valeur d’incrément kN quantifiant l’effet de martelage de l’un ou plusieurs des rangs i sur des rangs j à portée de martelage ;
    - un bloc logique de rafraîchissement de rang configuré pour rafraîchir un ou plusieurs rangs dès lors qu’un comptage k d’un des compteurs k associé atteint une valeur seuil M, la valeur seuil M étant choisie pour prévenir l’effet de martelage de rang.
  2. Dispositif selon la revendication 1, dans lequel la valeur d’incrément kN est une fonction croissante de la durée TAN.
  3. Dispositif selon la revendication 1 ou 2, dans lequel le comptage k n’est incrémenté de la valeur d’incrément kN qu’après la fin de la précharge PN+1 du cycle d’activation N+1 suivant immédiatement l’activation AN du cycle d’activation N, la valeur d’incrément kN étant également une fonction décroissante d’une durée TP(N+1) de la précharge PN+1.
  4. Dispositif selon l’une des revendications 1 à 3, dans lequel l’ensemble de comptages k sont sauvegardés dans au moins une table.
  5. Dispositif selon l’une des revendications 1 à 4, dans lequel le bloc logique de prévention de l’effet de martelage de rang est configuré pour mesurer, pour chaque cycle d’activation N, la durée TAN de chaque activation AN, et la durée TPN de chaque précharge PN.
  6. Dispositif selon l’une des revendications 1 à 5, dans lequel l’au moins un tableau de mémoire DRAM forme un banc mémoire divisé en p sous-bancs, chaque sous-banc h, pour h allant de 1 à p, formant des sections contigües de rangs du banc mémoire, le nombre m de compteurs k est égal au nombre p de sous-bancs h de sorte que chaque compteur k, pour k allant de 1 à p, est associé à un sous-banc h, pour h allant de 1 à p, qui lui est propre.
  7. Dispositif selon la revendication 6, dans lequel le bloc logique de prévention de l’effet de martelage est configuré pour réinitialiser ou décrémenter le compteur k associé à un sous-banc h dès lors qu’au moins un rang dudit sous-banc k a été rafraîchi.
  8. Dispositif selon l’une des revendications 1 à 5, dans lequel le nombre m de compteurs k est égal au nombre n de rangs mémoires de sorte que chaque compteur k, pour k allant de 1 à n, est associé à un rang i, pour i allant de 1 à n, qui lui est propre.
  9. Dispositif selon la revendication 8, dans lequel le bloc logique de rafraîchissement est également configuré pour réinitialiser ou décrémenter le compteur k dès lors que le rang, ou l’un des rangs, associé à ce compteur a été rafraichis.
  10. Dispositif selon l’une des revendications 1 à 9, dans lequel le bloc logique de rafraîchissement est également configuré pour exécuter des rafraîchissements périodiques à intervalles de temps réguliers de l’ensemble des rangs mémoire.
  11. Dispositif selon l’une des revendications 1 à 10, dans lequel la valeur d’incrément kN est la somme d’une première valeur d’incrément et d’une deuxième valeur d’incrément, la première valeur d’incrément étant fonction d’un délai entre l’activation N-1 du cycle d’activation N-1 et l’activation N du cycle d’activation N, la deuxième valeur d’incrément caractérisant la durée d’activation TAN, du cycle d’activation N.
  12. Dispositif selon la revendication 11, dans lequel la détermination de la première valeur et de la deuxième valeur fait intervenir, respectivement, une première table et une deuxième table.
  13. Procédé de prévention de l’effet de martelage de rang de mémoire d’un dispositif DRAM, le dispositif DRAM comprenant au moins un tableau de mémoire DRAM pourvu de n rang de mémoire dits rang i pour i allant de 1 à n, le procédé comprenant la mise en œuvre d’un algorithme de prévention de l’effet de martelage de rang, ledit algorithme mettant œuvre :
    - m compteurs de martelage, dits compteurs k, k allant de 1 à m, chaque compteur k étant associé à un ou plusieurs des rangs i, et est configuré pour incrémenter, après la fin de chaque cycle d’activation N de l’un ou plusieurs des rangs i auxquels il est associé, un comptage k d’une valeur d’incrément kN, la valeur d’incrément kN étant une fonction décroissante de la durée TPN et également fonction de la durée TAN, la valeur d’incrément kN quantifiant l’effet de martelage de l’un ou plusieurs des rangs i sur des rangs j à portée de martelage ;
    - un bloc logique de rafraîchissement de rang configuré pour rafraîchir un ou plusieurs rangs dès lors qu’un comptage k d’un des compteurs k associé atteint une valeur seuil M, la valeur seuil M étant choisie pour prévenir l’effet de martelage de rang.
  14. Procédé de prévention de l’effet de martelage de rang selon la revendication 13, dans lequel la valeur d’incrément kN est une fonction croissante de la durée TAN.
  15. Procédé de prévention de l’effet de martelage de rang selon la revendication 14 ou 15, dans lequel l’algorithme met en œuvre les étapes suivantes :
    A/ la détermination de la durée TPN ;
    B/ la détermination de la durée TAN ;
    C/ sur la base des durées TPN et TAN , la détermination d’une valeur d’incrément kN d’un compteur k associé au rang i ;
    D/ l’incrémentation du compteur k par la valeur d’incrément kN. ;
    E/ rafraîchir un ou plusieurs rangs i dès lors que le comptage k du compteur k associé auxdits un ou plusieurs rangs i atteint la valeur seuil M
    F/ une étape, suivant l’étape E/, de décrémentation ou de réinitialisation du comptage k du compteur k considéré.
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