WO2023093045A1 - 一种奇偶校验电路及方法 - Google Patents

一种奇偶校验电路及方法 Download PDF

Info

Publication number
WO2023093045A1
WO2023093045A1 PCT/CN2022/102661 CN2022102661W WO2023093045A1 WO 2023093045 A1 WO2023093045 A1 WO 2023093045A1 CN 2022102661 W CN2022102661 W CN 2022102661W WO 2023093045 A1 WO2023093045 A1 WO 2023093045A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
module
output
data
shift
Prior art date
Application number
PCT/CN2022/102661
Other languages
English (en)
French (fr)
Inventor
胡志鹏
刘煜标
Original Assignee
广东高标电子科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 广东高标电子科技有限公司 filed Critical 广东高标电子科技有限公司
Publication of WO2023093045A1 publication Critical patent/WO2023093045A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes

Definitions

  • the embodiments of the present application relate to the technical field of data transmission, and in particular to a parity check circuit and method.
  • the data may be inevitably interfered by the outside world during the process of data transmission from the sending end to the receiving end.
  • the data sent by the end is necessary.
  • the parity check circuit needs to implement the parity check algorithm through a microcontroller, which is costly, and the parity check circuit can only output check bits.
  • the first input end of the second operation module is electrically connected to the output end of the shift module, the second input end of the second operation module is connected to a control signal, and the second operation module is used to transfer the performing logic operations on the first signal and the control signal, and outputting a third signal;
  • the parity check circuit also includes: a control module
  • the first input end of the second XOR operation unit is the first input end of the third operation module
  • the second input end of the second XOR operation unit is the second input end of the third operation module terminal
  • the output terminal of the second XOR operation unit is the output end of the third operation module
  • the second XOR operation unit performs logical operation on the third signal and the second signal, and outputs the data signal and parity bits.
  • the shift module shifts the second signal and outputs the first signal
  • Fig. 5 is a timing diagram corresponding to another parity check circuit provided by the embodiment of the present application.
  • the data signal Data is 00101101
  • the state signal A is 1
  • the first XOR operation unit 131 trigger
  • the second XOR operation unit 161 outputs 001011011, that is, the data signal 00101101 is output
  • the parity bit is 1, because the state signal A is 1, Therefore, a parity bit of 1 means that the number of 1s in the data signal Data is an even number, and the result of the parity bit is consistent with the situation of the data signal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

本申请公开了一种奇偶校验电路及方法。奇偶校验电路包括状态设置模块、第一运算模块、移位模块、第二运算模块和第三运算模块；第一运算模块的第一输入端接入数据信号；状态设置模块用于输出状态信号至第一运算模块，第一运算模块用于对数据信号和移位模块输出的第一信号进行逻辑运算，对状态信号与第一信号进行逻辑运算，输出第二信号；移位模块用于将第二信号移位输出第一信号；第二运算模块用于将第一信号与控制信号进行逻辑运算，输出第三信号；第三运算模块用于对第三信号和第二信号进行逻辑运算，输出数据信号和奇偶校验位。

Description

一种奇偶校验电路及方法
本申请要求在2021年11月24日提交中国专利局、申请号为202111404307.4的中国专利申请的优先权，该申请的全部内容通过引用结合在本申请中。
技术领域
本申请实施例涉及数据传输技术领域，尤其涉及一种奇偶校验电路及方法。
背景技术
在数据通信时，数据从发送端传输到接收端的过程中，不可避免地可能受到外界干扰，因此在通信过程中尤其是无线通信过程中，对于接收端而言，判断接收到的数据是否是发送端发送的数据是必要的。
对此，通常的做法是发送端在发送数据信息后，发送数据信息相关的校验位，例如奇偶校验位，接收端在接收到数据信息和校验位后，判断接收到的校验位和接收到数据是否是同样的相关关系，从而判断接收的数据是否是发送端发送的。
但是，奇偶校验电路需要通过微控制器实现奇偶校验的算法，成本较高，而且奇偶校验电路只能输出校验位。
发明内容
本申请提供一种奇偶校验电路及方法，以实现可以输出数据信号和奇偶校验位，并且无需微控制器，有利于降低成本。
第一方面，本申请实施例提供了一种奇偶校验电路，奇偶校验电路包括：状态设置模块、数据模块、第一运算模块、移位模块、第二运算模块和第三运算模块；
所述第一运算模块的第一输入端接入数据信号；
所述状态设置模块的输出端与第一运算模块的第一输入端电连接，所述第一运算模块的第二输入端与所述移位模块的输出端电连接，所述第一运算模块的输出端与所述移位模块的输入端电连接，所述状态设置模块用于在数据信号发送完成后，输出状态信号至所述第一运算模块，所述第一运算模块用于对所述数据信号和所述移位模块输出的第一信号进行逻辑运算，并对所述状态信号与所述第一信号进行逻辑运算，并输出第二信号；所述移位模块用于将所述第二信号移位输出第一信号；
所述第二运算模块的第一输入端与所述移位模块的输出端电连接，所述第二运算模块的第二输入端接入控制信号，所述第二运算模块用于将所述第一信号与所述控制信号进行逻辑运算，并输出第三信号；
所述第三运算模块的第一输入端与所述第二运算模块的输出端电连接，所述第三运算模块的第二输入端与所述第一运算模块的输出端电连接，所述第三运算模块用于对所述第三信号和所述第二信号进行逻辑运算，并输出所述数据信号和奇偶校验位。
可选地，奇偶校验电路还包括：时钟模块；
所述时钟模块与所述移位模块的时钟端电连接，所述时钟模块用于输出时钟信号，所述移位模块用于响应所述时钟模块的时钟信号输出所述第一信号。
可选地，奇偶校验电路还包括：控制模块；
所述控制模块与所述第二运算模块的第二输入端电连接，所述控制模块用于输出所述控制信号。
可选地，所述第一运算模块包括第一异或运算单元；
所述第一异或运算单元的第一输入端为所述第一运算模块的第一输入端，所述第一异或运算单元的第二输入端为所述第一运算模块的第二输入端，所述第一异或运算单元的输出端为所述第一运算模块的输出端，所述第一异或运算单元用于对所述数据信号和所述移位模块输出的第一信号进行逻辑异或运算，并对所述状态信号与所述第一信号进行逻辑异或运算，并输出第二信号。
可选地，所述第二运算模块包括逻辑与运算单元；
所述逻辑与运算单元的第一输入端为所述第二运算模块的第一输入端，所述逻辑与运算单元的第二输入端为所述第二运算模块的第二输入端，所述逻辑与运算单元的输出端为所述第二运算模块的输出端，所述逻辑与运算单元用于将所述第一信号与所述控制信号进行逻辑与运算，并输出第三信号。
可选地，所述第三运算模块包括第二异或运算单元；
所述第二异或运算单元的第一输入端为所述第三运算模块的第一输入端，所述第二异或运算单元的第二输入端为所述第三运算模块的第二输入端，所述第二异或运算单元的输出端为所述第三运算模块的输出端，所述第二异或运算单元对所述第三信号和所述第二信号进行逻辑运算，并输出所述数据信号和奇偶校验位。
可选地，所述移位模块包括移位寄存器；
所述移位寄存器的输入端为所述移位模块的输入端，所述移位寄存器的输 出端为所述移位模块的输出端，所述移位寄存器用于根据所述第二信号输出所述第一信号。
可选地，所述移位寄存器包括触发器。
可选地，奇偶校验电路还包括电阻；
所述状态设置模块的输出端通过所述电阻与第一运算模块的第一输入端电连接。
第二方面，本申请实施例还提供了一种奇偶校验方法，该奇偶校验方法包括：
第一运算模块接收数据信号，状态设置模块发送状态信号至所述第一运算模块；
所述第一运算模块对所述数据信号和移位模块输出的第一信号进行逻辑运算，并对所述状态信号与所述第一信号进行逻辑运算，并输出第二信号；
所述移位模块将所述第二信号移位输出第一信号；
第二运算模块将所述第一信号与控制信号进行逻辑运算，并输出第三信号；
第三运算模块对所述第三信号和所述第二信号进行逻辑运算，并输出所述数据信号和奇偶校验位。
本申请中，奇偶校验电路包括状态设置模块、第一运算模块、移位模块、第二运算模块和第三运算模块，外部的数据模块可以发送数据信号，第一运算模块根据数据信号与移位模块输出的第一信号进行逻辑运算，并将逻辑运算的结果作为第二信号，在第一运算模块输出第二信号后，移位模块可以根据第二信号输出第一信号。第二运算模块再将第一信号与控制信号进行逻辑运算，并将逻辑运算的结果作为第三信号输出，第三运算模块对第三信号和第二信号进行逻辑运算，并输出数据信号。数据信号发送完成，状态设置模块输出状态信号至第一运算模块，第一运算模块对状态信号与第一信号进行逻辑运算，并输出第二信号；移位模块将第二信号移位输出第一信号；第二运算模块将第一信号与控制信号进行逻辑运算，并输出第三信号；第三运算模块对第三信号和第二信号进行逻辑运算，并输出奇偶校验位，奇偶校验位例如表示数据信号中的1的个数为奇数个还是偶数个，从而可以根据奇偶校验位判断接收的数据信号是否准确，从而可以输出数据信号和奇偶校验位，而且只需三个运算模块和一个移位模块就可以实现奇偶校验，无需再使用微控制器进行算法处理，达到了降低成本的效果。本申请解决了奇偶校验电路需要通过微控制器实现奇偶校验的算法，成本较高，而且奇偶校验电路只能输出校验位的问题，实现了奇偶校验电路可以输出数据信号和奇偶校验位，并且无需微控制器，达到了降低成本的 效果。
附图说明
图1是本申请实施例提供的一种奇偶校验电路的结构示意图；
图2是本申请实施例提供的又一种奇偶校验电路的结构示意图；
图3是本申请实施例提供的一种奇偶校验电路对应的时序图；
图4是本申请实施例提供的又一种奇偶校验电路对应的时序图；
图5是本申请实施例提供的又一种奇偶校验电路对应的时序图；
图6是本申请实施例提供的又一种奇偶校验电路对应的时序图；
图7是本申请实施例提供的一种奇偶校验方法的流程图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。
图1是本申请实施例提供的一种奇偶校验电路的结构示意图，参见图1，奇偶校验电路包括：状态设置模块110、第一运算模块130、移位模块140、第二运算模块150和第三运算模块160；第一运算模块130的第一输入端接入数据信号Data；状态设置模块110的输出端与第一运算模块130的第一输入端电连接，第一运算模块130的第二输入端与移位模块140的输出端电连接，第一运算模块130的输出端与移位模块140的输入端电连接，状态设置模块110用于在数据信号Data发送完成后，输出状态信号A至第一运算模块130，第一运算模块130用于对数据信号和移位模块140输出的第一信号B1进行逻辑运算，并对状态信号A与第一信号B1进行逻辑运算，并输出第二信号B2；移位模块140用于将第二信号移位输出第一信号B1；第二运算模块150的第一输入端与移位模块140的输出端电连接，第二运算模块150的第二输入端接入控制信号，第二运算模块150用于将第一信号B1与控制信号C进行逻辑运算，并输出第三信号B3；第三运算模块160的第一输入端与第二运算模块150的输出端电连接，第三运算模块160的第二输入端与第一运算模块130的输出端电连接，第三运算模块160用于对第三信号B3和第二信号B2进行逻辑运算，并输出数据信号Data和奇偶校验位E。
其中，外部的数据模块可以发送数据信号Data，第一运算模块130根据数 据信号Data与移位模块140输出的第一信号B1进行逻辑运算，并将逻辑运算的结果作为第二信号B2，其中，第一信号B1是移位模块140根据第一运算模块130输出的第二信号B2输出的，在第一运算模块130还未输出第二信号B2时，移位模块140输出的第一信号B1可以默认为0，在第一运算模块130输出第二信号B2后，移位模块140可以根据第二信号B2输出第一信号B1，以作为第一运算模块130下一次运算时的输入信号。第二运算模块150再将第一信号B1与控制信号C进行逻辑运算，并将逻辑运算的结果作为第三信号B3输出，第三运算模块160对第三信号B3和第二信号B2进行逻辑运算，并输出数据信号Data。
数据信号Data发送完成，外部的数据模块的输出端处于高阻态，状态设置模块110就可以输出状态信号A至第一运算模块130，其中，状态信号A可以为高电平信号1，也可以为低电平信号0，第一运算模块130对状态信号A与第一信号B1进行逻辑运算，并输出第二信号B2；移位模块140将第二信号B2移位输出第一信号B1；第二运算模块150将第一信号B1与控制信号C进行逻辑运算，并输出第三信号B3；第三运算模块160对第三信号B3和第二信号B2进行逻辑运算，并输出奇偶校验位E，奇偶校验位E例如表示数据信号Data中的1的个数为奇数个还是偶数个，奇偶校验位E例如为0或1，0表示数据信号Data中的1的个数为偶数个，1表示数据信号Data中的1的个数为奇数个；或者，0表示数据信号Data中的1的个数为奇数个，1表示数据信号Data中的1的个数为偶数个，从而可以根据奇偶校验位E判断接收的数据信号Data是否准确。
示例性的，数据信号Data例如为8位，并且数据信号Data为串行数据，则奇偶校验电路的运算为：(1)第一运算模块130接收到数据信号Data的第一位D1后，将数据信号Data的第一位D1与第一信号B1的第一位B11进行逻辑运算，这时，第一信号B1的第一位B11默认为0，进行逻辑运算后得到第二信号B2的第一位B21，移位模块140根据第二信号B2的第一位B21输出第一信号B1的第二位B12，以作为第一运算模块130下一次运算时的输入信号，第二运算模块150再将第一信号B1的第一位B11与控制信号C的第一位C1进行逻辑运算，得到第三信号B3的第一位B31，第三运算模块160对第三信号B3的第一位B31和第二信号B2的第一位B21进行逻辑运算，输出数据信号Data的第一位D1；(2)第一运算模块130根据数据信号Data的第二位D2和第一信号B1的第二位B12进行逻辑运算，即第一运算模块130根据数据信号Data的第二位D2与第一信号B1的第二位B12进行逻辑运算，得到第二信号B2的第二位B22，移位模块140根据第二信号B2的第二位B22输出第一信号B1的第三位B13，第二运算模块150将第一信号B1的第二位B12与控制信号C的第二位C2进行逻辑运算，得到第三信号B3的第二位B32，第三运算模块160将第 三信号B3的第二位B32与第二信号B2的第二位B22进行逻辑运算，输出数据信号Data的第二位D2；(3)以此类推，直到第三运算模块160将第三信号B3的第八位B38与第二信号B2的第八位D28进行逻辑运算，输出数据信号Data的第八位D8，数据信号Data发送完成；(4)数据信号Data发送完成后，状态设置模块110就可以输出状态信号A至第一运算模块130，第一运算模块130将状态信号A与第一信号B1的第九位B19运算得到第二信号B2的第九位B29，第二运算模块150对第一信号B1的第九位B19和控制信号C的第九位C9进行逻辑运算，得到第三信号B3的第九位B39，第三运算模块160将第三信号B3的第九位B39与第二信号B2的第九位B29进行逻辑运算，得到奇偶校验位E，从而可以输出数据信号Data和奇偶校验位E，而且只需三个运算模块和一个移位模块就可以实现奇偶校验，无需再使用微控制器进行算法处理，达到了降低成本的效果。
本实施例的技术方案，奇偶校验电路包括状态设置模块、第一运算模块、移位模块、第二运算模块和第三运算模块，外部的数据模块可以发送数据信号，第一运算模块根据数据信号与移位模块输出的第一信号进行逻辑运算，并将逻辑运算的结果作为第二信号，在第一运算模块输出第二信号后，移位模块可以根据第二信号输出第一信号，以作为第一运算模块下一次运算的输入信号。第二运算模块再将第一信号与控制信号进行逻辑运算，并将逻辑运算的结果作为第三信号输出，第三运算模块对第三信号和第二信号进行逻辑运算，并输出数据信号。数据信号发送完成，状态设置模块输出状态信号至第一运算模块，第一运算模块对状态信号与第一信号进行逻辑运算，并输出第二信号；移位模块将第二信号移位输出第一信号；第二运算模块将第一信号与控制信号进行逻辑运算，并输出第三信号；第三运算模块对第三信号和第二信号进行逻辑运算，并输出奇偶校验位，奇偶校验位例如表示数据信号中的1的个数为奇数个还是偶数个，从而可以根据奇偶校验位判断接收的数据信号是否准确，从而可以输出数据信号和奇偶校验位，而且只需三个运算模块和一个移位模块就可以实现奇偶校验，无需再使用微控制器进行算法处理，达到了降低成本的效果。本实施例的技术方案解决了奇偶校验电路需要通过微控制器实现奇偶校验的算法，成本较高，而且奇偶校验电路只能输出校验位的问题，实现了奇偶校验电路可以输出数据信号和奇偶校验位，并且无需微控制器，达到了降低成本的效果。
在上述实施方案的基础上，图2是本申请实施例提供的又一种奇偶校验电路的结构示意图，可选地，参见图2，奇偶校验电路还包括时钟模块170；时钟模块170与移位模块140的时钟端电连接，时钟模块170用于输出时钟信号CLK，移位模块140用于响应时钟模块170的时钟信号CLK输出第一信号B1。
具体地，时钟模块170可以产生时钟信号CLK，移位模块140可以响应时钟模块170的时钟信号进行工作，从而输出第一信号B1。其中，时钟信号CLK包括上升沿和下降沿，移位模块140例如在时钟信号CLK的上升沿动作，从而输出第一信号B1。
可选地，参见图2，奇偶校验电路还包括控制模块180；控制模块180与第二运算模块150的第二输入端电连接，控制模块180用于输出控制信号C。
具体地，控制模块180可以输出控制信号C，使得第二运算模块150可以对移位模块140输出的第一信号B1和控制信号C进行逻辑运算，从而得到第三信号B3。其中，在外部的数据模块发送数据信号Data时，控制信号C例如为高电平信号1，在状态设置模块110发送状态信号A时，控制信号C例如为低电平信号0。
可选地，参见图2，第一运算模块130包括第一异或运算单元131；第一异或运算单元131的第一输入端为第一运算模块130的第一输入端，第一异或运算单元131的第二输入端为第一运算模块130的第二输入端，第一异或运算单元131的输出端为第一运算模块130的输出端，第一异或运算单元131用于对数据信号Data和移位模块140输出的第一信号B1进行逻辑异或运算，并对状态信号A与第一信号B1进行逻辑异或运算，并输出第二信号B2。
具体地，第一异或运算单元131可以对数据信号Data和移位模块140输出的第一信号B1进行逻辑异或运算，逻辑异或运算是指如果两个输入值不相同，则异或结果为1，如果两个输入值相同，异或结果为0。例如数据信号Data的第一位D1为0，第一信号B1的第一位B11为0，则第一异或运算单元131输出的第二信号B2的第一位B21为0；例如数据信号Data的第一位D1为1，第一信号B1的第一位B11为0，则第一异或运算单元131输出的第二信号B2的第一位B21为1。并且第一异或运算单元131还可以对状态信号A与第一信号B1进行逻辑异或运算，从而输出第二信号B2。
可选地，参见图2，第二运算模块150包括逻辑与运算单元151；逻辑与运算单元151的第一输入端为第二运算模块150的第一输入端，逻辑与运算单元151的第二输入端为第二运算模块150的第二输入端，逻辑与运算单元151的输出端为第二运算模块150的输出端，逻辑与运算单元151用于将第一信号B1与控制信号C进行逻辑与运算，并输出第三信号B3。
具体地，逻辑与运算单元151可以对第一信号B1与控制信号C进行逻辑与运算，逻辑与运算是指如果两个输入值不相同，则结果为0，如果两个输入值相同，则结果为1。例如第一信号B1的第一位B11为0，控制信号C的第一位C1为1，则逻辑与运算单元151输出的第三信号B3的第一位B31为0；例如第 一信号B1的第二位B12为1，控制信号C的第二位C2为1，则逻辑与运算单元151输出的第三信号B3的第二位B32为1，从而可以输出第三信号B3。
可选地，参见图2，第三运算模块160包括第二异或运算单元161；第二异或运算单元161的第一输入端为第三运算模块160的第一输入端，第二异或运算单元161的第二输入端为第三运算模块160的第二输入端，第二异或运算单元161的输出端为第三运算模块160的输出端，第二异或运算单元161对第三信号B3和第二信号B2进行逻辑运算，并输出数据信号Data和奇偶校验位E。
具体地，第二异或运算单元161可以对第三信号B3和第二信号B2进行异或运算，例如当第三信号B3的第一位B31为0时，第二信号B2的第一位B21为1时，则第二异或运算单元161输出数据信号Data的第一位D1为1；例如当第三信号B3的第九位B39为0时，第二信号B2的第九位B29为0时，第二异或运算单元161输出奇偶校验位E为0。
可选地，参见图2，移位模块140包括移位寄存器141；移位寄存器141的输入端为移位模块140的输入端，移位寄存器141的输出端为移位模块140的输出端，移位寄存器141用于根据第二信号B2输出第一信号B1。
具体地，移位寄存器141中的数据可以在时钟脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，例如，移位寄存器141可以将第一运算模块130输出的第二信号B2进行右移一位，例如当第二信号B2为00100110时，移位寄存器141输出的第一信号B1为00010011。
可选地，参见图2，移位寄存器141包括触发器1411。
具体地，移位寄存器141包括一个触发器1411，触发器1411例如为D触发器，即触发器1411输出的值与输入的值相同，即当第一运算模块130输出的第二信号B2的第一位B21为0时，移位寄存器141输出的第一信号B1的第二位也为0。需要说明的是，移位寄存器141输出第一信号B1的第一位B11时，第一运算模块130还未输出第二信号B2，所以移位寄存器141输出的第一信号B1的第一位B11默认为0。
可选地，参见图2，奇偶校验电路还包括电阻R1；状态设置模块110的输出端通过电阻R1与第一运算模块130的第一输入端电连接。
具体地，电阻R1可以为上拉电阻，也可以为下拉电阻，当状态设置模块110输出的状态信号A为高电平信号1时，电阻R1为上拉电阻，当状态设置模块110输出的状态信号A为低电平信号0时，电阻R1为下拉电阻，从而可以实现输出状态信号A至第一运算模块130。当外部的数据模块发送数据信号Data完 成后，会将第一运算模块130的第一输入端置为高阻态，这时，状态设置模块110可以经过电阻R1输出状态信号A至第一运算模块130，奇偶校验位E的表示与状态信号A的值有关，表1是奇偶校验位与状态信号和数据信号中1的个数的关系，参见表1，当状态信号A为0时，奇偶校验位E为1表示数据信号Data中1的个数为奇数个，奇偶校验位0表示数据信号Data中1的个数为偶数个；当状态信号A为1时，奇偶校验位E为1表示数据信号Data中1的个数为偶数个，奇偶校验位E为0表示数据信号Data中1的个数为奇数个。从而可以实现无论状态信号A设置为高电平信号还是低电平信号，奇偶校验位E均可以表示出数据信号Data中1的个数是奇数个还是偶数个。
表1奇偶校验位与状态信号和数据信号中1的个数的关系
状态信号A 数据信号Data中1的个数 奇偶校验位E
0 奇数个 1
0 偶数个 0
1 奇数个 0
1 偶数个 1
示例性的，图3是本申请实施例提供的一种奇偶校验电路对应的时序图，参见图2和图3，数据信号Data为00101101，状态信号A为0，则第一运算模块130的第一端输入为0，第二端输入为0，则第一异或运算单元131进行异或运算后，输出的第二信号B2的第一位B21为0，在时钟信号CLK为上升沿时，触发器1411输出的第一信号B1的第二位B11为0，以便作为第一异或运算单元131下一次运算的输入；逻辑与运算单元151对第一信号B1的第一位B11与控制信号C的第一位C1进行逻辑与运算后，输出的第三信号B3的第一位B31为0，第二异或运算单元161对第三信号B3的第一位B31与第二信号B2的第一位B21进行异或运算后输出为0，以此类推，最后第二异或运算单元161输出的结果为001011010，即输出数据信号00101101，奇偶校验位0，因为状态信号A为0，所以奇偶校验位为0表示数据信号Data中1的个数为偶数个，则奇偶校验位的结果与数据信号的情况相符。
图4是本申请实施例提供的又一种奇偶校验电路对应的时序图，参见图2和图4，数据信号Data为00111011，状态信号A为0，经过第一异或运算单元131、触发器1411、逻辑与运算单元151和第二异或运算单元161的运算后，第二异或运算单元161输出001110111，即输出了数据信号00111011，奇偶校验位1，因为状态信号A为0，所以奇偶校验位为1表示数据信号Data中1的个数为 奇数个，则奇偶校验位的结果与数据信号的情况相符。
图5是本申请实施例提供的又一种奇偶校验电路对应的时序图，参见图2和图5，数据信号Data为00101101，状态信号A为1，经过第一异或运算单元131、触发器1411、逻辑与运算单元151和第二异或运算单元161的运算后，第二异或运算单元161输出001011011，即输出了数据信号00101101，奇偶校验位1，因为状态信号A为1，所以奇偶校验位为1表示数据信号Data中1的个数为偶数个，则奇偶校验位的结果与数据信号的情况相符。
图6是本申请实施例提供的又一种奇偶校验电路对应的时序图，参见图2和图6，数据信号Data为00111011，状态信号A为1，经过第一异或运算单元131、触发器1411、逻辑与运算单元151和第二异或运算单元161的运算后，第二异或运算单元161输出001110110，即输出了数据信号00111011，奇偶校验位0，因为状态信号A为1，所以奇偶校验位为0表示数据信号Data中1的个数为奇数个，则奇偶校验位的结果与数据信号的情况相符。
图7是本申请实施例提供的一种奇偶校验方法的流程图，参见图7，奇偶校验方法包括：
S710、第一运算模块接收数据信号，状态设置模块发送状态信号至第一运算模块。
具体地，外部的数据模块可以发送数据信号Data至第一运算模块130，在数据信号Data发送完成后，外部的数据模块的输出端处于高阻态，状态设置模块110就可以输出状态信号A至第一运算模块130，其中，状态信号A可以为高电平信号1，也可以为低电平信号0。
S720、第一运算模块对数据信号和移位模块输出的第一信号进行逻辑运算，并对状态信号与第一信号进行逻辑运算，并输出第二信号。
具体地，第一运算模块130根据数据信号Data和移位模块140输出的第一信号B1进行逻辑运算，并将逻辑运算的结果作为第二信号B2，其中，第一信号B1是移位模块140根据第一运算模块130输出的第二信号B2输出的，在第一运算模块130还未输出第二信号B2时，移位模块140输出的第一信号B1默认为0，在第一运算模块130输出第二信号B2后，移位模块140可以根据第二信号B2输出第一信号B1。
S730、移位模块将第二信号移位输出第一信号。
具体地，在第一运算模块130输出第二信号B2后，移位模块140可以将第二信号B2进行移位，例如是向右移动一位，并将移位的结果作为第一信号B1 输出。
S740、第二运算模块将第一信号与控制信号进行逻辑运算，并输出第三信号。
具体地，第二运算模块150再将第一信号B1与控制信号C进行逻辑运算，并将逻辑运算的结果作为第三信号B3输出，其中，在外部的数据模块发送数据信号Data时，控制信号C例如为高电平信号1，在状态设置模块110发送状态信号A时，控制信号C例如为低电平信号0。
S750、第三运算模块对第三信号和第二信号进行逻辑运算，并输出数据信号和奇偶校验位。
具体地，第三运算模块160对第三信号B3和第二信号B2进行逻辑运算，并输出数据信号Data和奇偶校验位E，奇偶校验位E例如表示数据信号Data中的1的个数为奇数个还是偶数个，奇偶校验位E例如为0或1，0表示数据信号Data中的1的个数为偶数个，1表示数据信号Data中的1的个数为奇数个；或者，0表示数据信号Data中的1的个数为奇数个，1表示数据信号Data中的1的个数为偶数个，从而可以根据奇偶校验位E判断接收的数据信号Data是否准确，而且只需三个运算模块和一个移位模块就可以实现奇偶校验，无需再使用微控制器进行算法处理，达到了降低成本的效果。

Claims (10)

  1. 一种奇偶校验电路，包括：状态设置模块、第一运算模块、移位模块、第二运算模块和第三运算模块；
    所述第一运算模块的第一输入端接入数据信号；
    所述状态设置模块的输出端与第一运算模块的第一输入端电连接，所述第一运算模块的第二输入端与所述移位模块的输出端电连接，所述第一运算模块的输出端与所述移位模块的输入端电连接，所述状态设置模块用于在数据信号发送完成后，输出状态信号至所述第一运算模块，所述第一运算模块用于对所述数据信号和所述移位模块输出的第一信号进行逻辑运算，并对所述状态信号与所述第一信号进行逻辑运算，并输出第二信号；所述移位模块用于将所述第二信号移位输出第一信号；
    所述第二运算模块的第一输入端与所述移位模块的输出端电连接，所述第二运算模块的第二输入端接入控制信号，所述第二运算模块用于将所述第一信号与所述控制信号进行逻辑运算，并输出第三信号；
    所述第三运算模块的第一输入端与所述第二运算模块的输出端电连接，所述第三运算模块的第二输入端与所述第一运算模块的输出端电连接，所述第三运算模块用于对所述第三信号和所述第二信号进行逻辑运算，并输出所述数据信号和奇偶校验位。
  2. 根据权利要求1所述的奇偶校验电路，还包括：时钟模块；
    所述时钟模块与所述移位模块的时钟端电连接，所述时钟模块用于输出时钟信号，所述移位模块用于响应所述时钟模块的时钟信号输出所述第一信号。
  3. 根据权利要求1所述的奇偶校验电路，还包括：控制模块；
    所述控制模块与所述第二运算模块的第二输入端电连接，所述控制模块用于输出所述控制信号。
  4. 根据权利要求1所述的奇偶校验电路，其中，所述第一运算模块包括第一异或运算单元；
    所述第一异或运算单元的第一输入端为所述第一运算模块的第一输入端，所述第一异或运算单元的第二输入端为所述第一运算模块的第二输入端，所述第一异或运算单元的输出端为所述第一运算模块的输出端，所述第一异或运算单元用于对所述数据信号和所述移位模块输出的第一信号进行逻辑异或运算，并对所述状态信号与所述第一信号进行逻辑异或运算，并输出第二信号。
  5. 根据权利要求1所述的奇偶校验电路，其中，所述第二运算模块包括逻辑与运算单元；
    所述逻辑与运算单元的第一输入端为所述第二运算模块的第一输入端，所述逻辑与运算单元的第二输入端为所述第二运算模块的第二输入端，所述逻辑与运算单元的输出端为所述第二运算模块的输出端，所述逻辑与运算单元用于将所述第一信号与所述控制信号进行逻辑与运算，并输出第三信号。
  6. 根据权利要求1所述的奇偶校验电路，其中，所述第三运算模块包括第二异或运算单元；
    所述第二异或运算单元的第一输入端为所述第三运算模块的第一输入端，所述第二异或运算单元的第二输入端为所述第三运算模块的第二输入端，所述第二异或运算单元的输出端为所述第三运算模块的输出端，所述第二异或运算单元对所述第三信号和所述第二信号进行逻辑运算，并输出所述数据信号和奇偶校验位。
  7. 根据权利要求1-6任一项所述的奇偶校验电路，其中，所述移位模块包括移位寄存器；
    所述移位寄存器的输入端为所述移位模块的输入端，所述移位寄存器的输出端为所述移位模块的输出端，所述移位寄存器用于根据所述第二信号输出所述第一信号。
  8. 根据权利要求7所述的奇偶校验电路，其中，所述移位寄存器包括触发器。
  9. 根据权利要求1所述的奇偶校验电路，还包括：电阻；
    所述状态设置模块的输出端通过所述电阻与第一运算模块的第一输入端电连接。
  10. 一种奇偶校验方法，包括：
    第一运算模块接收数据信号，状态设置模块发送状态信号至所述第一运算模块；
    所述第一运算模块对所述数据信号和移位模块输出的第一信号进行逻辑运算，并对所述状态信号与所述第一信号进行逻辑运算，并输出第二信号；
    所述移位模块将所述第二信号移位输出第一信号；
    第二运算模块将所述第一信号与控制信号进行逻辑运算，并输出第三信号；
    第三运算模块对所述第三信号和所述第二信号进行逻辑运算，并输出所述数据信号和奇偶校验位。
PCT/CN2022/102661 2021-11-24 2022-06-30 一种奇偶校验电路及方法 WO2023093045A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202111404307.4A CN114124109A (zh) 2021-11-24 2021-11-24 一种奇偶校验电路及方法
CN202111404307.4 2021-11-24

Publications (1)

Publication Number Publication Date
WO2023093045A1 true WO2023093045A1 (zh) 2023-06-01

Family

ID=80371958

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2022/102661 WO2023093045A1 (zh) 2021-11-24 2022-06-30 一种奇偶校验电路及方法

Country Status (2)

Country Link
CN (1) CN114124109A (zh)
WO (1) WO2023093045A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114124109A (zh) * 2021-11-24 2022-03-01 广东高标电子科技有限公司 一种奇偶校验电路及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232350A (zh) * 2007-01-09 2008-07-30 三星电子株式会社 奇偶校验误差检测电路和方法
CN102798815A (zh) * 2011-05-27 2012-11-28 Arm有限公司 状态保留电路中状态完整性的检验
US20150363263A1 (en) * 2014-06-12 2015-12-17 HGST Netherlands B.V. ECC Encoder Using Partial-Parity Feedback
CN113285725A (zh) * 2021-07-14 2021-08-20 南京宁麒智能计算芯片研究院有限公司 一种qc-ldpc编码方法及编码器
CN114124109A (zh) * 2021-11-24 2022-03-01 广东高标电子科技有限公司 一种奇偶校验电路及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232350A (zh) * 2007-01-09 2008-07-30 三星电子株式会社 奇偶校验误差检测电路和方法
CN102798815A (zh) * 2011-05-27 2012-11-28 Arm有限公司 状态保留电路中状态完整性的检验
US20150363263A1 (en) * 2014-06-12 2015-12-17 HGST Netherlands B.V. ECC Encoder Using Partial-Parity Feedback
CN113285725A (zh) * 2021-07-14 2021-08-20 南京宁麒智能计算芯片研究院有限公司 一种qc-ldpc编码方法及编码器
CN114124109A (zh) * 2021-11-24 2022-03-01 广东高标电子科技有限公司 一种奇偶校验电路及方法

Also Published As

Publication number Publication date
CN114124109A (zh) 2022-03-01

Similar Documents

Publication Publication Date Title
US8824581B2 (en) Data transmission apparatus, data transmission system and data transmission method
US10241953B2 (en) Dynamic data-link selection over common physical interface
JP4310878B2 (ja) バスエミュレーション装置
US8312362B1 (en) Determining data transmission error and/or checking or confirming such error determinations
CN107710184B (zh) 具有少于八位的字节及可变分组大小的spi接口
WO2023093045A1 (zh) 一种奇偶校验电路及方法
US9934171B2 (en) Serial communication link with optimal transfer latency
JP2021145338A (ja) マルチモード変調を用いる向上した仮想ｇｐｉｏ
US20190188174A1 (en) Multi-slave serial communication
TW201716924A (zh) 具有位元級確認及錯誤校正之串列介面
Jeevan et al. Simulation and synthesis of UART through FPGA Zedboard for IoT applications
TWI667904B (zh) 用於高速通訊的傳輸設備
JP2580325B2 (ja) デ―タ伝送方式、デ―タ出力回路およびデ―タ入力回路
CN110034768A (zh) 具有适应性时移的延时缓冲电路
CN104252560A (zh) 基于现场可编程门阵列的集中缓存式装置及设计方法
US7631211B1 (en) Sharing elements in multiple data-rate I/O
WO2013170460A1 (zh) 一种led显示屏恒流驱动控制系统及其输出电流控制方法
CN109584940B (zh) 存储器数据传输装置及其数据传输方法
TWM321548U (en) Control device for level shift of IIC
US8923417B1 (en) Methods and apparatus for transceiver power noise reduction
KR20110077541A (ko) 인터페이스 장치 및 방법
US4271510A (en) Shift-register transmitter for use in a high speed, low noise digital data communication system
CN109977059B (zh) 一种用于串行接口的并行数据位宽变换电路
US9172379B1 (en) Efficient controllers and implementations for elastic buffers
US10846085B2 (en) Multi-lane data processing circuit and system

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22897141

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE