WO2022196189A1 - 固体撮像装置 - Google Patents

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WO2022196189A1
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solid
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semiconductor layer
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秀俊 大石
博章 安茂
慎一 三宅
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Sony Semiconductor Solutions Corp
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Definitions

  • the present disclosure relates to a solid-state imaging device.
  • Japanese Unexamined Patent Application Publication No. 2004-100002 discloses an imaging device.
  • the imaging device the second substrate is laminated on the first substrate. Pixels (sensor pixels) that perform photoelectric conversion are arranged on the first substrate. A pixel circuit (readout circuit) that outputs a pixel signal based on the charge output from the pixel is arranged on the second substrate.
  • pixels and pixel circuits are arranged on separate substrates. Therefore, even if pixels are miniaturized, it is possible to secure a sufficient space for arranging pixel circuits.
  • the present disclosure provides a solid-state imaging device capable of improving electrical characteristics of transistors of pixel circuits while achieving miniaturization of pixels.
  • a solid-state imaging device includes a first semiconductor layer in which a plurality of pixels having photoelectric conversion elements are arranged in a matrix along a surface direction; and a second semiconductor layer stacked on the first semiconductor layer on the side opposite to the light incident side of the pixel.
  • FIG. 1 is a schematic plan view of a pixel circuit of a solid-state imaging device according to a first embodiment of the present disclosure
  • FIG. 2 is a schematic cross-sectional view of a solid-state imaging device including the pixel circuit shown in FIG. 1
  • FIG. 3 is a circuit diagram including pixels and pixel circuits of the solid-state imaging device shown in FIGS. 1 and 2
  • FIG. FIG. 4 is a circuit diagram corresponding to FIG. 3 of a solid-state imaging device according to a second embodiment of the present disclosure
  • 5 is a schematic plan view corresponding to FIG. 1 of the pixel circuit of the solid-state imaging device shown in FIG. 4
  • FIG. FIG. 11 is a schematic cross-sectional view of main parts corresponding to FIG.
  • FIG. 11 is a schematic plan view corresponding to FIG. 1 of a pixel circuit of a solid-state imaging device according to a fourth embodiment of the present disclosure
  • FIG. 11 is a schematic plan view corresponding to FIG. 1 of a pixel circuit of a solid-state imaging device according to a fifth embodiment of the present disclosure
  • FIG. 11 is a schematic cross-sectional view of main parts corresponding to FIG. 2 showing pixels and pixel circuits of a solid-state imaging device according to a sixth embodiment of the present disclosure
  • FIG. 21 is a schematic cross-sectional view of a capacitor mounted on a solid-state imaging device according to a seventh embodiment of the present disclosure
  • FIG. 11 is a schematic plan view corresponding to FIG. 1 of a pixel circuit of a solid-state imaging device according to a fourth embodiment of the present disclosure
  • FIG. 11 is a schematic plan view corresponding to FIG. 1 of a pixel circuit of a solid-state imaging device according to a fifth embodiment of the present disclosure
  • FIG. 11 is
  • FIG. 20 is a schematic cross-sectional view of a resistor mounted on a solid-state imaging device according to an eighth embodiment of the present disclosure
  • FIG. 20 is a schematic cross-sectional view of a memory element mounted on a solid-state imaging device according to a ninth embodiment of the present disclosure
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system, which is a first application example according to an embodiment of the present disclosure
  • FIG. FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit
  • FIG. 10 is a diagram showing an example of a schematic configuration of an endoscopic surgery system, which is a second application example according to the embodiment of the present disclosure
  • 3 is a block diagram showing an example of functional configurations of a camera head and a CCU;
  • First Embodiment A first embodiment describes an example in which the present technology is applied to a solid-state imaging device. 2.
  • Second Embodiment A second embodiment describes an example in which a plurality of amplification transistors are arranged in one pixel circuit in the solid-state imaging device according to the first embodiment.
  • Third Embodiment A third embodiment describes an example in which the bonding method between the first semiconductor layer and the second semiconductor layer is changed in the solid-state imaging device according to the first embodiment.
  • Fourth Embodiment A fourth embodiment describes an example in which the planar shape of the pixel circuit is changed in the solid-state imaging device according to the first embodiment. 5.
  • Fifth Embodiment A fifth embodiment describes a modification of the arrangement layout of the transistors of the pixel circuit in the solid-state imaging device according to the first embodiment. 6.
  • Sixth Embodiment A sixth embodiment describes an example in which the crystal orientation of the second semiconductor layer in which the pixel circuits are arranged is changed in the solid-state imaging device according to the third embodiment. 7.
  • Seventh Embodiment A seventh embodiment describes an example in which a capacitor is arranged in the second semiconductor layer in the solid-state imaging device according to the first embodiment.
  • Eighth Embodiment An eighth embodiment describes an example in which a resistor is provided in the second semiconductor layer in the solid-state imaging device according to the first embodiment. 9.
  • Ninth Embodiment A ninth embodiment describes an example in which a memory element is arranged in the second semiconductor layer in the solid-state imaging device according to the first embodiment. 10.
  • Example of Application to Moving Body An example in which the present technology is applied to a vehicle control system, which is an example of a moving body control system, will be described.
  • Application Example to Endoscopic Surgery System An example in which the present technology is applied to an endoscopic surgery system will be described. 12.
  • FIG. 1 A solid-state imaging device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 3.
  • FIG. 1 A solid-state imaging device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 3.
  • FIG. 1 A solid-state imaging device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 3.
  • FIG. 1 A solid-state imaging device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 3.
  • the arrow X direction shown as appropriate indicates one plane direction of the solid-state imaging device 1 placed on a plane for the sake of convenience.
  • the arrow Y direction indicates another planar direction perpendicular to the arrow X direction.
  • the arrow Z direction indicates an upward direction orthogonal to the arrow X direction and the arrow Y direction. That is, the arrow X direction, the arrow Y direction, and the arrow Z direction exactly match the X-axis direction, the Y-axis direction, and the Z-axis direction of the three-dimensional coordinate system, respectively. It should be noted that each of these directions is shown to aid understanding of the description and is not intended to limit the direction of the present technology.
  • FIG. 1 A Circuit Configuration of Pixel 100 and Pixel Circuit 200 of Solid-State Imaging Device 1
  • FIG. 1 One pixel 100 is composed of a series circuit of a photoelectric conversion element (photodiode) 101 and a transfer transistor 102 .
  • the photoelectric conversion element 101 has an anode terminal connected to the reference potential GND and a cathode terminal connected to one terminal of the transfer transistor 102 .
  • the photoelectric conversion element 101 converts light incident from outside the solid-state imaging device 1 into an electric signal.
  • the other terminal of the transfer transistor 102 is connected to the pixel circuit 200 .
  • a control terminal of the transfer transistor 102 is connected to the horizontal signal line 103 .
  • the pixel circuit 200 includes a floating diffusion (FD) conversion gain switching transistor 201 , a reset transistor 202 , an amplification transistor 203 and a selection transistor 204 .
  • the other terminal of the transfer transistor 102 is connected to one terminal of the FD conversion gain switching transistor 201 and the control terminal of the amplification transistor 203 .
  • the other terminal of the FD conversion gain switching transistor 201 is connected to one terminal of the reset transistor 202 .
  • the other terminal of the reset transistor 202 is connected to the power supply potential VDD.
  • One terminal of the amplification transistor 203 is connected to one terminal of the selection transistor 204 .
  • the other terminal of the amplification transistor 203 is connected to the power supply potential VDD.
  • the other terminal of the selection transistor 204 is connected to the vertical signal line 205 .
  • one pixel circuit 200 is arranged for four pixels 100 .
  • FIG. 2 shows an example of the longitudinal section configuration of the solid-state imaging device 1 .
  • the solid-state imaging device 1 is configured as a back-illuminated image sensor here.
  • the solid-state imaging device 1 is constructed by sequentially stacking a first substrate 10, a second substrate 20, and a third substrate 30. . That is, the second substrate 20 is laminated on the first substrate 10 and the second substrate 20 is joined to the first substrate 10 .
  • a third base 30 is laminated on the second base 20 , and the third base 30 is joined to the second base 20 .
  • the first substrate 10 includes a first semiconductor layer 11 and a first wiring layer 12 arranged on the second substrate 20 side of the first semiconductor layer 11 .
  • the first semiconductor layer 11 is made of single crystal silicon (Si).
  • a pixel 100 is formed in the first semiconductor layer 11 .
  • the photoelectric conversion element 101 of the pixel 100 includes an n-type semiconductor region and a p-type semiconductor region, and is composed of a pn junction between the two.
  • a light-receiving lens 13 is disposed on the light incident side of the photoelectric conversion element 101 with a charge fixing film and an insulating film (not shown) interposed therebetween.
  • a light receiving lens 13 is provided for each pixel 100 .
  • the light-receiving lens 13 can condense light incident on the photoelectric conversion element 101 .
  • the light incident side is the side opposite to the second substrate 20 side of the first semiconductor layer 11 .
  • the transfer transistor 102 of the pixel 100 is formed on the surface portion of the first semiconductor layer 11 on the second substrate 20 side.
  • the transfer transistor 102 is formed by an n-channel insulated gate field effect transistor (IGFET).
  • the transfer transistor 102 includes a pair of main electrodes (terminals) serving as a source region and a drain region, a channel forming region, a gate insulating film, and a gate electrode (control terminal).
  • the IGFET includes a metal/oxide semiconductor field effect transistor (MOSFET) and a metal/insulator/semiconductor field effect transistor (MISFET). contains at least
  • a pixel isolation region 14 is arranged between adjacent pixels 100 .
  • the pixel isolation region 14 optically and electrically isolates adjacent pixels 100 from each other.
  • the arrangement layout of the pixels 100 and the arrangement layout of the pixel isolation regions 14 will be described later in detail together with the arrangement layout of the amplification transistors 203 and the like that construct the pixel circuit 200 .
  • the first wiring layer 12 includes wiring 121 , multilayer wiring 122 , first terminals 123 , and insulators 124 .
  • One end of the wiring 121 is connected to the transfer transistor 102 and the other end of the wiring 121 is connected to the multilayer wiring 122 .
  • the wiring 121 is configured as a through wiring that penetrates the first wiring layer 12 in the thickness direction, and is formed of a wiring material such as dungsten (W).
  • W dungsten
  • the multilayer wiring 122 has a three-layer wiring structure. Wiring in each layer of the multilayer wiring 122 is connected through a connection hole.
  • the multilayer wiring 122 is made of wiring material such as aluminum (Al).
  • the first terminal 123 is connected to the multilayer wiring 122 , and the other end of the first terminal 123 is exposed from the surface of the first wiring layer 12 on the side of the second substrate 20 .
  • the first terminal 123 is made of copper (Cu), for example.
  • the insulator 124 is formed by embedding the wiring 121, the multilayer wiring 122, and the first terminal 123 respectively.
  • the insulator 124 is actually formed by laminating a plurality of insulating films.
  • the insulator 124 is formed of a silicon oxide film (SiO), a silicon nitride film (SiN), or a combination of both.
  • the second substrate 20 includes a second semiconductor layer 21 and a second wiring layer 22 disposed on the first substrate 10 side of the second semiconductor layer 21 .
  • the second semiconductor layer 21 is made of single crystal silicon.
  • a pixel circuit 200 is formed in the second semiconductor layer 21 . That is, the second semiconductor layer 21 includes an FD conversion gain switching transistor 201, a reset transistor 202, an amplification transistor 203, and a selection transistor 204 (see FIG. 3).
  • Each of the FD conversion gain switching transistor 201, the reset transistor 202, the amplification transistor 203, and the selection transistor 204 that construct the pixel circuit 200 corresponds to the "first transistor" according to the present technology.
  • the pixel circuit 200 is arranged on the main surface portion of the second semiconductor layer 21 on the first substrate 10 side.
  • the main surface portion is used to mean a main surface portion on which transistors, capacitors, resistors, and the like are formed.
  • the reset transistor 202 is arranged on the main surface portion of the second semiconductor layer 21 within the region surrounded by the isolation region 28 .
  • a trench-structure element isolation region 28 is used here to improve the degree of integration.
  • the reset transistor 202 has a pair of main electrodes 23 , a channel forming region, a gate insulating film 25 and a gate electrode 26 .
  • a pair of main electrodes 23 are a source region and a drain region, and are formed of an n-type semiconductor region.
  • a channel forming region is formed by the second semiconductor layer 21 between the pair of main electrodes 23 .
  • the gate insulating film 25 is arranged along the channel forming region and is formed of, for example, a silicon oxide film, a silicon nitride film, or a laminated film thereof.
  • the gate electrode 26 is arranged along the gate insulating film 25 and made of polycrystalline silicon, for example.
  • the reset transistor 202 like the transfer transistor 102, is composed of an n-channel IGFET.
  • the gate length direction of the first transistor according to the present technology is the direction in which carriers flow between the pair of main electrodes 23 and is the same direction as the channel length direction.
  • the selection transistor 204 is arranged on the main surface of the second semiconductor layer 21 within a region surrounded by the isolation region 28 .
  • the select transistor 204 includes a pair of main electrodes 23 , a channel forming region, a gate insulating film 25 and a gate electrode 26 .
  • the selection transistor 204 is composed of an n-channel IGFET.
  • the FD conversion gain switching transistor 201 is arranged on the main surface of the second semiconductor layer 21 in a region surrounded by the element isolation region 28, like the reset transistor 202. is provided (see FIG. 1).
  • the FD conversion gain switching transistor 201 has a pair of main electrodes 23 , a channel forming region, a gate insulating film 25 and a gate electrode 26 .
  • the FD conversion gain switching transistor 201 is composed of an n-channel IGFET.
  • the amplification transistor 203 is arranged on the main surface portion of the second semiconductor layer 21 within the region surrounded by the isolation region 28 .
  • the amplification transistor 203 includes a pair of main electrodes 23 , a channel forming region, a gate insulating film 25 and a gate electrode 26 .
  • the amplification transistor 203 is composed of an n-channel IGFET.
  • the amplification transistor 203 has a fin structure. In the fin-type structure, both ends of the gate electrode 26 (and the gate insulating film 25) in the gate width direction extend from the main surface of the second semiconductor layer 21 in the depth direction, thereby expanding the gate width dimension in the depth direction. Structure. When the fin structure is adopted, the amount of current flowing through the amplification transistor 203 can be increased.
  • the second wiring layer 22 includes wiring 221 , multilayer wiring 222 , second terminals 223 , and insulators 224 .
  • One end of the wiring 221 is connected to the amplification transistor 203 and the other end of the wiring 221 is connected to the multilayer wiring 222 .
  • the wiring 221 is configured as a through wiring that penetrates the second wiring layer 22 in the thickness direction.
  • the multilayer wiring 222 has a three-layer wiring structure, although the number of layers is not limited.
  • One end of the second terminal 223 is connected to the multilayer wiring 222 , and the other end of the second terminal 223 is exposed from the surface of the second wiring layer 22 on the side of the first substrate 10 similarly to the first terminal 123 .
  • the second terminal 223 is arranged at a position corresponding to the first terminal 123 and is joined and electrically connected to the first terminal 123 .
  • the insulator 224 is formed by embedding the wiring 221 , the multilayer wiring 222 and the second terminal 223 .
  • the insulator 224 is made of the same material as the insulator 124 .
  • the first terminal 123 of the first base 10 and the second terminal 223 of the second base 20 face each other and are joined together. That is, the first base 10 and the second base 20 are connected by a face-to-face connection structure.
  • the third substrate 30 includes a third semiconductor layer 31 and a third wiring layer 32 provided on the third semiconductor layer 31 on the second substrate 20 side.
  • the third semiconductor layer 31 is made of single crystal silicon.
  • a peripheral circuit 300 that controls the operation of the pixel circuit 200 is arranged in the third semiconductor layer 31 .
  • the peripheral circuit 300 includes, for example, an input section, a timing control section, a row driving section, a column signal processing section, an image signal processing section, and an output section.
  • Peripheral circuit 300 comprises complementary IGFETs including an n-channel IGFET 301 and a p-channel IGFET 302 .
  • a complementary IGFET corresponds to the "second transistor" according to the present technology.
  • the n-channel IGFET 301 is arranged on the main surface of the third semiconductor layer 31 within the region surrounded by the isolation region 38 .
  • a trench structure is used for the element isolation region 38 in the same manner as the element isolation region 28 .
  • the n-channel IGFET 301 includes a pair of main electrodes 33 , a channel forming region, a gate insulating film 35 and a gate electrode 36 .
  • a pair of main electrodes 33 are a source region and a drain region, and are formed of an n-type semiconductor region.
  • a channel forming region is formed by the third semiconductor layer 31 between the pair of main electrodes 33 .
  • the gate insulating film 35 is arranged along the channel forming region and is made of the same material as the gate insulating film 25, for example.
  • the gate electrode 36 is arranged along the gate insulating film 35 and is made of the same material as the gate electrode 26, for example.
  • the p-channel IGFET 302 includes a pair of main electrodes 34 , a channel forming region, a gate insulating film 35 and a gate electrode 36 .
  • a pair of main electrodes 34 are a source region and a drain region, and are formed of a p-type semiconductor region.
  • a channel forming region is formed by the third semiconductor layer 31 between the pair of main electrodes 34 .
  • the n-channel IGFET 301 is formed in a p-type well region provided on the main surface of the third semiconductor layer 31 .
  • a p-channel IGFET 302 is formed in an n-type well region provided on the main surface of the third semiconductor layer 31 .
  • the third wiring layer 32 includes wiring 321 , multilayer wiring 322 and insulator 324 .
  • One end of the wiring 321 is connected to the complementary IGFET, and the other end of the wiring 321 is connected to the multilayer wiring 322 .
  • the wiring 321 is configured as a through wiring that penetrates the third wiring layer 32 in the thickness direction.
  • the multilayer wiring 322 has a three-layer wiring structure, although the number of layers is not limited.
  • the multi-layered wiring 322 is connected to the multi-layered wiring 222 of the second substrate 20 through through wirings (not shown).
  • the insulator 324 is formed by embedding the wiring 321 and the multilayer wiring 322 respectively.
  • the insulator 324 is made of the same material as the insulator 124 .
  • FIG. 1 shows the arrangement layout and layout of the pixels 100 when the solid-state imaging device 1 is viewed from the light incident side in the direction of the arrow Z (hereinafter simply referred to as “planar view”).
  • An example of an arrangement layout of the pixel circuit 200 is shown.
  • a plurality of pixels 100 are arranged in a matrix along a surface direction parallel to the surface of the first semiconductor layer 11 of the first substrate 10 . That is, the pixels 100 are arranged at regular intervals in the arrow X direction and the arrow Y direction. Pixel isolation regions 14 are arranged between the pixels 100 adjacent in the arrow X direction and between the pixels 100 adjacent in the arrow Y direction.
  • the pixel 100 is formed in a rectangular shape in plan view, more specifically in a square shape.
  • the FD conversion gain switching transistor 201 and the reset transistor 202 are arranged in a line along the main surface of the second semiconductor layer 21 with their gate length directions aligned.
  • the direction of gate length is the direction of the arrow labeled "Lg”.
  • the direction of the gate width is the direction of the arrow labeled "Lw”.
  • One main electrode 23 of the FD conversion gain switching transistor 201 is formed integrally with one main electrode 23 of the reset transistor 202 .
  • the gate length directions of the FD conversion gain switching transistor 201 and the reset transistor 202 are inclined with respect to the arrangement direction of the pixels 100 (arrow X direction or arrow Y direction).
  • the FD conversion gain switching transistor 201 and the reset transistor 202 are arranged so as to match the diagonal direction of the rectangular shape of the pixel 100, that is, with the gate length direction parallel to the diagonal direction.
  • the amplification transistor 203 and the selection transistor 204 are arranged in a line along the main surface of the second semiconductor layer 21 with their gate length directions aligned.
  • One main electrode 23 of the amplification transistor 203 is formed integrally with one main electrode 23 of the selection transistor 204 .
  • the gate length direction of the amplification transistor 203 and selection transistor 204 is inclined with respect to the arrangement direction of the pixels 100 (arrow X direction or arrow Y direction).
  • the amplification transistor 203 and the selection transistor 204 are parallel to the FD conversion gain switching transistor 201 and the reset transistor 202 in the gate length direction and separated in the gate width direction.
  • one pixel circuit 200 is arranged for four pixels 100 .
  • the FD conversion gain switching transistor 201 of one pixel circuit 200 is arranged with the gate length direction aligned with the diagonal direction of one of the four pixels 100 .
  • the reset transistor 202 of one pixel circuit 200 is arranged in the diagonal direction of one of the four pixels 100 so as to match the gate length direction.
  • the amplifying transistor 203 of one pixel circuit 200 is arranged in the diagonal direction of one of the four pixels 100 so that the gate length direction matches.
  • the selection transistor 204 of one pixel circuit 200 is arranged with the gate length direction aligned with the diagonal direction of one pixel 100 out of the four.
  • the dimension of one side of one pixel 100 is set to, for example, 0.4 ⁇ m or more and 2.0 ⁇ m or less.
  • the gate length dimension of each of the FD conversion gain switching transistor 201, the reset transistor 202, and the selection transistor 204 of the pixel circuit 200 is set to, for example, 150 nm or more and 300 nm or less.
  • the gate length dimension of the amplification transistor 203 is longer than the gate length dimension of the reset transistor 202, etc., and is set to, for example, 300 nm or more and 600 nm or less.
  • the pixel isolation regions 14 are provided between the pixels 100, and the pixel isolation regions 14 are formed in a grid pattern in plan view. That is, the pixel separation region 14 includes the first separation walls 141 extending in the arrow X direction and arranged at regular intervals in the arrow Y direction, and the first separation walls 141 extending in the arrow Y direction and arranged at regular intervals in the arrow X direction. and a second separation wall 142 that Therefore, the gate length direction of the FD conversion gain switching transistor 201 and the like of the pixel circuit 200 is inclined with respect to the extending direction of the first separation wall 141 or the second separation wall 142 .
  • the gate length direction of each of the n-channel IGFET 301 and the p-channel IGFET 302 constructing the peripheral circuit 300 is parallel to the arrangement direction of the pixels 100 .
  • the solid-state imaging device 1 includes a first semiconductor layer 11 and a second semiconductor layer 21, as shown in FIG.
  • a first semiconductor layer 11 in the first semiconductor layer 11, a plurality of pixels 100 having photoelectric conversion elements 101 are arranged in a matrix along the surface direction.
  • the second semiconductor layer 21 is stacked on the first semiconductor layer 11 on the side opposite to the light incident side of the pixel 100 .
  • the second semiconductor layer 21 is provided with a first transistor which is electrically connected to the pixels 100 and whose gate length direction is inclined with respect to the arrangement direction of the pixels 100 .
  • the first transistors are the FD conversion gain switching transistor 201, the reset transistor 202, the amplification transistor 203, or the selection transistor 204 that construct the pixel circuit 200.
  • a pixel 100 is arranged on the first semiconductor layer 11 , and a first transistor is arranged on the second semiconductor layer 21 independently of the pixel 100 . Therefore, even if the pixels 100 are miniaturized and the number of pixels 100 arranged is increased, the area for arranging the first transistors in the second semiconductor layer 21 can be secured.
  • the gate length direction of the first transistor is inclined with respect to the arrangement direction of the pixels 100, the gate length dimension of the first transistor can be increased. Therefore, it is possible to effectively suppress or prevent the occurrence of the short-channel effect or the occurrence of noise in the first transistor, thereby improving the electrical characteristics of the first transistor.
  • the amplification transistor 203 as the first transistor can effectively suppress or prevent the generation of RTS (Random Telegraph Signal) noise.
  • the electrical characteristics of the pixel circuit 200 can be improved.
  • the gate length direction of the first transistor is inclined with respect to the arrangement direction of the pixels 100, the gate width dimension of the first transistor can be expanded.
  • the gate width dimensions of each of the amplification transistor 203 and the selection transistor 204 can be expanded. Therefore, the mutual conductance (gm) of each of the amplification transistor 203 and the selection transistor 204 can be improved, and thermal noise can be effectively suppressed or prevented. Also, since the mutual conductance is improved, the operating speed of the pixel circuit 200 can be increased.
  • the pixels 100 are formed in a rectangular shape in plan view.
  • the gate length direction of the first transistor is parallel to the diagonal direction of the pixel 100 in plan view. Therefore, the gate length dimension of the first transistor can be maximized.
  • the gate length dimension of the first transistor can be increased by about 1.4 times. Therefore, the electrical characteristics of the first transistor can be further improved.
  • the first transistor constructs a pixel circuit 200 connected to the pixel 100, as shown in FIG. That is, as shown in FIG. 2, the pixel 100 is arranged on the first semiconductor layer 11 and the pixel circuit 200 is arranged on the second semiconductor layer 21 . Therefore, the pixels 100 can be miniaturized and the number of pixels 100 arranged can be increased independently of the arrangement area of the pixel circuits 200 .
  • the gate length dimension of the amplification transistor 203 as the first transistor is longer than the gate length dimension of the selection transistor 204 or the reset transistor 202. Therefore, in the amplification transistor 203, the generation of RTS noise can be suppressed or prevented more effectively, so that the electrical characteristics can be further improved.
  • the solid-state imaging device 1 includes a first terminal 123 and a second terminal 223, as shown in FIG.
  • the first terminal 123 is arranged on the second semiconductor layer 21 side of the first semiconductor layer 11 and electrically connected to the pixel 100 via the first wiring layer 12 .
  • the second terminal 223 is arranged on the first semiconductor layer 11 side of the second semiconductor layer 21 , electrically connected to the first transistor via the second wiring layer 22 , and joined to the first terminal 123 .
  • the first substrate 10 having the first semiconductor layer 11 and the second substrate 20 having the second semiconductor layer 21 are connected by a face-to-face connection structure.
  • the second wiring layer 222 is arranged in the connection path between the second terminal 223 and the first transistor in the connection path between the pixel 100 and the first transistor. Therefore, since the wiring can be routed in the second wiring layer 22, the arrangement position of the first transistor can be freely laid out.
  • the solid-state imaging device 1 also includes a third semiconductor layer 31 as shown in FIG.
  • the third semiconductor layer 31 is stacked on the side of the second semiconductor layer 21 opposite to the first semiconductor layer 11 .
  • the third semiconductor layer 31 has a second transistor, which builds a peripheral circuit 300 that controls the pixel circuit 200 .
  • the second transistor is, for example, a complementary IGFET. That is, the pixel 100 is arranged on the first semiconductor layer 11 , the pixel circuit 200 is arranged on the second semiconductor layer 21 , and the peripheral circuit 300 is arranged on the third semiconductor layer 31 . Therefore, the pixels 100 can be mainly arranged in the first semiconductor layer 11, so that the number of pixels 100 arranged can be increased.
  • the gate length direction of the second transistor shown in FIG. 2 is parallel to the arrangement direction of the pixels 100 .
  • the gate length direction of the first transistor constructing the pixel circuit 200 is inclined with respect to the gate length direction of the second transistor. Therefore, the electrical characteristics of the first transistor can be optimized independently of the second transistor.
  • Second Embodiment> A solid-state imaging device 2 according to a second embodiment of the present disclosure will be described with reference to FIGS. 4 and 5.
  • FIG. 4 shows an example of the circuit configuration of the pixels 100 and the pixel circuits 200 that construct the solid-state imaging device 2 .
  • the pixel circuit 200 includes an FD conversion gain switching transistor 201 , a reset transistor 202 , two amplification transistors 203 and a selection transistor 204 .
  • two amplification transistors 203 are arranged in one pixel circuit 200 .
  • the two amplification transistors 203 are electrically connected in parallel.
  • FIG. 5 shows an example of the arrangement layout of the pixels 100 and the arrangement layout of the pixel circuits 200 of the solid-state imaging device 2 in plan view.
  • the FD conversion gain switching transistor 201 and the reset transistor 202 are arranged in a line along the main surface of the second semiconductor layer 21 with their gate length directions aligned.
  • One main electrode 23 of the FD conversion gain switching transistor 201 is formed integrally with one main electrode 23 of the reset transistor 202 .
  • the gate length directions of the FD conversion gain switching transistor 201 and the reset transistor 202 are inclined with respect to the arrangement direction of the pixels 100 .
  • the FD conversion gain switching transistor 201 and the reset transistor 202 are arranged such that the gate length direction matches the diagonal direction of the rectangular shape of the pixel 100. are arranged.
  • the selection transistor 204 is arranged on the extension of the gate length direction of the FD conversion gain switching transistor 201 and the reset transistor 202 so as to match the gate length direction.
  • the two amplification transistors 203 are arranged in a line along the main surface of the second semiconductor layer 21 with their gate length directions aligned.
  • One main electrode 23 of each of the two amplification transistors 203 is integrally formed.
  • the gate length direction of the two amplification transistors 203 is inclined with respect to the arrangement direction of the pixels 100 .
  • the two amplification transistors 203 are parallel to the FD conversion gain switching transistor 201, the reset transistor 202, and the selection transistor 204 in the gate length direction and separated in the gate width direction.
  • Components other than the pixel circuit 200 are the same as those of the solid-state imaging device 1 according to the first embodiment.
  • a plurality of amplification transistors 203 are electrically connected in parallel to one pixel circuit 200, as shown in FIGS.
  • two amplification transistors 203 are electrically connected in parallel. Therefore, in the amplification transistor 203, the generation of RTS noise can be suppressed or prevented more effectively, so that the electrical characteristics can be further improved.
  • FIG. 6 shows an example of a vertical cross-sectional configuration of a main part showing the pixel 100 and the pixel circuit 200 of the solid-state imaging device 3.
  • the solid-state imaging device 3 according to the third embodiment includes a first base 10, a second base 20, and a third base (not shown) in a side view. 30 are sequentially laminated.
  • the second substrate 20 has the second semiconductor layer 21 on the first substrate 10 side and the second wiring layer 22 on the third substrate 30 side.
  • the main surface of the second semiconductor layer 21 faces the third substrate 30, and the main surface of the second semiconductor layer 21 is configured with an amplifying transistor 203 and the like that construct the pixel circuit 200 (see FIG. 3 or 4).
  • the pixels 100 and pixel circuits 200 are electrically connected to each other using through-wirings 125 .
  • One end of the through wire 125 is connected to the transfer transistor 102 of the pixel 100 .
  • the other end of the through wire 125 passes through the second semiconductor layer 21 in the thickness direction and is connected to the second wiring layer 22 .
  • the second wiring layer 22 is connected to the amplification transistor 203 and the FD conversion gain switching transistor 201 (not shown). That is, the first base 10 and the second base 20 are connected by a face-to-back connection structure.
  • connection structure Components other than the connection structure are the same as those of the solid-state imaging device 1 according to the first embodiment.
  • the first substrate 10 having the first semiconductor layer 11 and the second substrate having the second semiconductor layer 21 are connected by a face-to-back connection structure.
  • the pixels 100 and the pixel circuits 200 are connected by through-wirings 125, respectively. Therefore, the length of the signal path connecting the pixel 100 and the pixel circuit 200 is shorter than that of the solid-state imaging device 1 according to the first embodiment, for example. Therefore, the signal-to-noise ratio (SN ratio) can be reduced.
  • FIG. 7 shows an example of the array layout of the pixels 100 and the array layout of the pixel circuits 200 of the solid-state imaging device 4 .
  • the pixel 100 in plan view, is formed in a rectangular shape in which the side parallel to the arrow Y direction is longer than the side parallel to the arrow X direction.
  • the first transistors such as the amplifying transistor 203 that constitute the pixel circuit 200 are arranged so that the gate length direction is parallel to the diagonal direction of the pixel 100 .
  • FIG. 8 shows an example of an array layout of the pixels 100 and an array layout of the pixel circuits 200 of the solid-state imaging device 5.
  • a solid-state imaging device 5 according to the fifth embodiment includes a plurality of pixel regions in plan view.
  • the solid-state imaging device 5 has two first pixel regions 15 and a second pixel region 16 for simplicity of explanation.
  • the first transistors are arranged as in the solid-state imaging device 1 according to the first embodiment. That is, the FD conversion gain switching transistor 201, the reset transistor 202, the amplification transistor 203, and the selection transistor 204, which constitute the pixel circuit 200, are arranged with the gate length direction inclined with respect to the arrangement direction of the pixels 100.
  • FIG. The gate length direction of the amplification transistor 203 and the like is parallel to the diagonal direction of the pixel 100 .
  • the gate length direction of the amplifying transistor 203 and the like is set at an angle ⁇ 1 in the counterclockwise direction with reference to a boundary line CC that is virtually set at the boundary between the first pixel region 15 and the second pixel region 16 .
  • the angle ⁇ 1 here is 45 degrees.
  • the FD conversion gain switching transistor 201, the reset transistor 202, the amplification transistor 203, and the selection transistor 204, which constitute the pixel circuit 200, are arranged by tilting the gate length direction with respect to the arrangement direction of the pixels 100. ing.
  • the gate length direction of the amplification transistor 203 and the like is parallel to the diagonal direction of the pixel 100 .
  • the gate length direction of the amplifying transistor 203 and the like is set clockwise at an angle ⁇ 2 with reference to the boundary line CC.
  • the angle ⁇ 2 here is 45 degrees.
  • the gate length direction of the first pixel region 15 is set to be orthogonal to the gate length direction of the second pixel region 16 .
  • the gate length direction of the second pixel region 16 is parallel to the gate width direction of the first pixel region 15 .
  • FIG. 9 shows an example of a vertical cross-sectional configuration of a main part showing the pixel 100 and the pixel circuit 200 of the solid-state imaging device 6. As shown in FIG. Here, a modification of the solid-state imaging device 3 according to the third embodiment will be described.
  • a solid-state imaging device 6 according to the sixth embodiment includes a second semiconductor layer 21N instead of the second semiconductor layer 21 of the second substrate 20 of the solid-state imaging device 3 according to the third embodiment.
  • the second semiconductor layer 21N is diced from a semiconductor wafer (single-crystal silicon substrate) having a 0 (zero) degree notch, which is used in the manufacturing process of the solid-state imaging device 6 .
  • the diced side surface of the second semiconductor layer 21N is the ⁇ 110> crystal plane.
  • the amplification transistor 203 arranged on the main surface of the second semiconductor layer 21N employs a fin structure as described above, and the gate length direction is inclined at 45 degrees with respect to the arrangement direction of the pixels 100. FIG. Therefore, the side walls of the channel forming region (second semiconductor layer 21N) of the amplifying transistor 203 are set to the ⁇ 100> crystal plane.
  • the solid-state imaging device 6 also includes a second semiconductor layer 21N diced from a semiconductor wafer having a 0-degree notch.
  • a second semiconductor layer 21N diced from a semiconductor wafer having a 0-degree notch.
  • an amplifying transistor 203 having a fin-type structure with a gate length direction parallel to the arrangement direction of the pixels 100 is arranged. Therefore, the side surface of the channel forming region of the amplifying transistor 203 becomes the ⁇ 100> crystal plane.
  • the ⁇ 100> crystal plane has a lower interface level that worsens noise than the ⁇ 110> crystal plane. Therefore, noise in the amplification transistor 203 can be effectively suppressed or prevented. Note that even when the second semiconductor layer 21 is replaced with the second semiconductor layer 21N in the solid-state imaging device 1 according to the first embodiment, the effects obtained by the solid-state imaging device 6 according to the sixth embodiment are the same. It is possible to obtain the effects of
  • FIG. 10 shows an example of a vertical cross-sectional configuration of the capacitor 206 mounted on the second substrate 20 of the solid-state imaging device 7.
  • the solid-state imaging device 7 includes a capacitor (capacitive element) 206 in a region inside or outside the pixel circuit 200 in the second semiconductor layer 21 of the second substrate 20 .
  • the capacitor 206 includes a second semiconductor layer 21 as a second electrode, a dielectric 25A provided on the second semiconductor layer 21, and a metal 26A provided on the dielectric 25A as a first electrode. It has That is, the capacitor 206 is configured as a metal/dielectric/semiconductor type capacitor.
  • the second semiconductor layer 21 of the capacitor 206 is made of single crystal silicon.
  • the dielectric 25A is made of the same material as the gate insulating film 25 (see FIG. 2) of the selection transistor 204, etc. that constructs the pixel circuit 200, for example.
  • the metal body 26A is made of the same material as the gate electrode 26 of the selection transistor 204, for example. If the dielectric 25A is made of silicon oxide, the capacitor 206 is configured as a MOS (Metal Oxide Semiconductor) type capacitor. If the dielectric 25A is made of an insulator other than silicon oxide, such as silicon nitride, the capacitor 206 is configured as a MIS (Metal Insulator Semiconductor) type capacitor.
  • the capacitor 206 is arranged in the second semiconductor layer 21 with the center line Lc along the surface direction of the metal body 26A parallel to the gate length direction of the selection transistor 204, for example.
  • the solid-state imaging device 7 also includes a capacitor 206 in the second semiconductor layer 21 of the second substrate 20, as shown in FIG. Therefore, the second semiconductor layer 21 can be effectively used.
  • a circuit including the capacitor 206 can be mounted on the second semiconductor layer 21 .
  • the capacitor 206 is arranged in the second semiconductor layer 21 with the center line Lc of the metal body 26A as the first electrode parallel to the gate length direction of the selection transistor 204 and the like. Therefore, the capacitor 206 can be elongated in the center line Lc and the dimension in the direction perpendicular to the center line Lc to increase the capacitor area, so that the capacitance value of the capacitor 206 can be increased.
  • FIG. 11 shows an example of a vertical cross-sectional configuration of the resistor 207 mounted on the second substrate 20 of the solid-state imaging device 8.
  • the solid-state imaging device 8 includes a resistor (resistive element) 207 in a region inside or outside the pixel circuit 200 in the second semiconductor layer 21 of the second substrate 20 .
  • the resistor 207 is formed by a semiconductor region (diffusion layer) 23A provided on the main surface portion of the second semiconductor layer 21 . That is, resistor 207 is a diffusion layer resistor.
  • the semiconductor region 23A is formed with the same structure as the main electrode 23 such as the selection transistor 204 that constructs the pixel circuit 200, for example.
  • the semiconductor region 23A is an n-type semiconductor region.
  • the semiconductor region 23A may be formed of a p-type semiconductor region, or a p-type well region or an n-type well region (not shown).
  • the resistor 207 may be made of the same material as the gate electrode 26 of the selection transistor 204, for example. If the gate electrode 26 is made of, for example, polycrystalline silicon, the resistor 207 will be a polysilicon resistor.
  • the resistor 207 is arranged in the second semiconductor layer 21 with the resistance length direction Lr parallel to the gate length direction of the selection transistor 204, for example.
  • the solid-state imaging device 8 also includes a resistor 207 on the second semiconductor layer 21 of the second substrate 20, as shown in FIG. Therefore, the second semiconductor layer 21 can be effectively used.
  • a circuit including the resistor 207 can be mounted on the second semiconductor layer 21 .
  • the resistor 207 is arranged in the second semiconductor layer 21 with the resistance length direction Lr parallel to the gate length direction of the selection transistor 204 and the like. Therefore, the resistance length dimension of the resistor 207 can be lengthened, so that the resistance value of the resistor 207 can be increased.
  • the solid-state imaging device 8 according to the eighth embodiment may be combined with the solid-state imaging device 7 according to the seventh embodiment, and the second semiconductor layer 21 may be provided with the resistor 207 and the capacitor 206 .
  • FIG. 12 shows an example of a vertical cross-sectional configuration of the memory element 208 mounted on the second substrate 20 of the solid-state imaging device 9.
  • the solid-state imaging device 9 includes a memory element 208 in a region inside or outside the pixel circuit 200 on the second semiconductor layer 21 of the second substrate 20 .
  • the memory element 208 is a memory cell that employs a one-transistor structure of ferroelectric random access memory (FeRAM). Also, although only one memory element 208 is shown, a plurality of memory elements 208 are actually arranged in a matrix.
  • FeRAM ferroelectric random access memory
  • the memory element 208 includes a pair of main electrodes 23B, which are source and drain regions, a channel forming region, a ferroelectric 25B, and a gate electrode 26B.
  • the main electrode 23B is formed with the same structure as the main electrode 23 such as the selection transistor 204 constructing the pixel circuit 200, for example. That is, the main electrode 23B is an n-type semiconductor region. Although the reference numerals are omitted, sidewall spacers are formed on the sidewalls of the gate electrode 26B. Using sidewall spacers, the main electrode 23B is formed in an LDD (Lightly Doped Drain) structure.
  • a channel forming region is formed by the second semiconductor layer 21 between the pair of main electrodes 23B.
  • a ferroelectric 25B is formed on the channel forming region.
  • the ferroelectric 25B uses, for example, a high-kappa-key (High-k) insulator having a higher dielectric constant than silicon dioxide.
  • the ferroelectric 25B is made of zirconium hafnium oxide (HfZrO), zirconium oxide (ZrO), hafnium oxide (HfO), or the like.
  • a gate electrode 26B is formed on the ferroelectric 25B.
  • the gate electrode 26B is made of the same material as the gate electrode 26 of the selection transistor 204, for example.
  • the memory element 208 is arranged in the second semiconductor layer 21 such that the gate length direction of the memory element 208 is parallel to the gate length direction of the selection transistor 204 and the like.
  • the solid-state imaging device 9 also includes a memory element 208 on the second semiconductor layer 21 of the second substrate 20, as shown in FIG. Therefore, the second semiconductor layer 21 can be effectively used.
  • a circuit including a ferroelectric memory can be mounted on the second semiconductor layer 21 .
  • the gate length direction of the memory element 208 is parallel to the gate length direction of the select transistor 204 and the like (see FIG. 1 ) forming the pixel circuit 200 , and the second semiconductor layer 21 has a memory cell.
  • An element 208 is provided. Therefore, in the memory element 208, the short channel effect and noise can be effectively suppressed or prevented, so that electrical reliability can be improved. In addition, since the dimension in the gate width direction can be extended in the memory element 208, mutual conductance can be improved.
  • the solid-state imaging device 9 according to the ninth embodiment is combined with the solid-state imaging device 7 according to the seventh embodiment or the solid-state imaging device 8 according to the eighth embodiment, and the memory element is formed in the second semiconductor layer 21 .
  • 208 and capacitor 206 or resistor 207 may be provided.
  • the solid-state imaging device 9 according to the ninth embodiment is combined with the solid-state imaging device 7 according to the seventh embodiment and the solid-state imaging device 8 according to the eighth embodiment, and the memory element is formed in the second semiconductor layer 21 .
  • a capacitor 206 and a resistor 207 may be provided.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 13 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an exterior information detection unit 12030, an interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 14 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 14 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging unit 12031 By applying the technology according to the present disclosure to the imaging unit 12031, the imaging unit 12031 with a simpler configuration can be realized.
  • Example of application to an endoscopic surgery system The technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 15 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (this technology) can be applied.
  • FIG. 15 illustrates a state in which an operator (doctor) 11131 is performing surgery on a patient 11132 on a patient bed 11133 using an endoscopic surgery system 11000 .
  • an endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 for supporting the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • An endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into the body cavity of a patient 11132 and a camera head 11102 connected to the proximal end of the lens barrel 11101 .
  • an endoscope 11100 configured as a so-called rigid scope having a rigid lens barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible scope having a flexible lens barrel. good.
  • the tip of the lens barrel 11101 is provided with an opening into which the objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel 11101 by a light guide extending inside the lens barrel 11101, where it reaches the objective. Through the lens, the light is irradiated toward the observation object inside the body cavity of the patient 11132 .
  • the endoscope 11100 may be a straight scope, a perspective scope, or a side scope.
  • An optical system and an imaging element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the imaging element by the optical system.
  • the imaging device photoelectrically converts the observation light to generate an electrical signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal is transmitted to a camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the operations of the endoscope 11100 and the display device 11202 in an integrated manner. Further, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing such as development processing (demosaicing) for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under the control of the CCU 11201 .
  • the light source device 11203 is composed of a light source such as an LED (light emitting diode), for example, and supplies the endoscope 11100 with irradiation light for imaging a surgical site or the like.
  • a light source such as an LED (light emitting diode)
  • LED light emitting diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204 .
  • the user inputs an instruction or the like to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100 .
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for tissue cauterization, incision, blood vessel sealing, or the like.
  • the pneumoperitoneum device 11206 inflates the body cavity of the patient 11132 for the purpose of securing the visual field of the endoscope 11100 and securing the operator's working space, and injects gas into the body cavity through the pneumoperitoneum tube 11111. send in.
  • the recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is a device capable of printing various types of information regarding surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light for photographing the surgical site can be composed of, for example, a white light source composed of an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. It can be carried out.
  • the observation target is irradiated with laser light from each of the RGB laser light sources in a time-division manner, and by controlling the drive of the imaging element of the camera head 11102 in synchronization with the irradiation timing, each of RGB can be handled. It is also possible to pick up images by time division. According to this method, a color image can be obtained without providing a color filter in the imaging element.
  • the driving of the light source device 11203 may be controlled so as to change the intensity of the output light every predetermined time.
  • the drive of the imaging device of the camera head 11102 in synchronism with the timing of the change in the intensity of the light to obtain an image in a time-division manner and synthesizing the images, a high dynamic A range of images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, the wavelength dependence of light absorption in body tissues is used to irradiate a narrower band of light than the irradiation light (i.e., white light) used during normal observation, thereby observing the mucosal surface layer.
  • irradiation light i.e., white light
  • Narrow Band Imaging in which a predetermined tissue such as a blood vessel is imaged with high contrast, is performed.
  • fluorescence observation may be performed in which an image is obtained from fluorescence generated by irradiation with excitation light.
  • the body tissue is irradiated with excitation light and the fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is examined.
  • a fluorescence image can be obtained by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 can be configured to be able to supply narrowband light and/or excitation light corresponding to such special light observation.
  • FIG. 16 is a block diagram showing an example of functional configurations of the camera head 11102 and CCU 11201 shown in FIG.
  • the camera head 11102 has a lens unit 11401, an imaging section 11402, a drive section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 has a communication section 11411 , an image processing section 11412 and a control section 11413 .
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400 .
  • a lens unit 11401 is an optical system provided at a connection with the lens barrel 11101 . Observation light captured from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401 .
  • a lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the number of imaging elements constituting the imaging unit 11402 may be one (so-called single-plate type) or plural (so-called multi-plate type).
  • image signals corresponding to RGB may be generated by each image pickup element, and a color image may be obtained by synthesizing the image signals.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of systems of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102 .
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is configured by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405 . Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400 .
  • the communication unit 11404 receives a control signal for controlling driving of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405 .
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and/or information to specify the magnification and focus of the captured image. Contains information about conditions.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102 .
  • the communication unit 11411 receives image signals transmitted from the camera head 11102 via the transmission cable 11400 .
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102 .
  • Image signals and control signals can be transmitted by electric communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal, which is RAW data transmitted from the camera head 11102 .
  • the control unit 11413 performs various controls related to imaging of the surgical site and the like by the endoscope 11100 and display of the captured image obtained by imaging the surgical site and the like. For example, the control unit 11413 generates control signals for controlling driving of the camera head 11102 .
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site and the like based on the image signal that has undergone image processing by the image processing unit 11412 .
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edges of objects included in the captured image, thereby detecting surgical instruments such as forceps, specific body parts, bleeding, mist during use of the energy treatment instrument 11112, and the like. can recognize.
  • the control unit 11413 may use the recognition result to display various types of surgical assistance information superimposed on the image of the surgical site. By superimposing and presenting the surgery support information to the operator 11131, the burden on the operator 11131 can be reduced and the operator 11131 can proceed with the surgery reliably.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 11402 of the camera head 11102 among the configurations described above.
  • the technology according to the present disclosure can be applied to the imaging unit 11402, it is possible to obtain a good image of the surgical site while realizing simplification of the structure.
  • the technology according to the present disclosure may also be applied to, for example, a microsurgery system.
  • the present technology is not limited to the above embodiments, and can be modified in various ways without departing from the scope of the present technology.
  • the solid-state imaging devices according to the first to ninth embodiments the solid-state imaging devices according to two or more embodiments may be combined.
  • the present technology is applied to a solid-state imaging device including two layers of the first semiconductor layer and the second semiconductor layer on the third base, but when three or more semiconductor layers are provided on the third base, It is also applicable to
  • a solid-state imaging device includes a first semiconductor layer and a second semiconductor layer.
  • the first semiconductor layer a plurality of pixels having photoelectric conversion elements are arranged in a matrix along the surface direction.
  • the second semiconductor layer is stacked on the first semiconductor layer on the side opposite to the light incident side of the pixel.
  • the second semiconductor layer includes a first transistor electrically connected to the pixel and having a gate length direction inclined with respect to the pixel arrangement direction. Accordingly, since the first transistors are arranged in the second semiconductor layer independently of the arrangement of the pixels, miniaturization of the pixels can be realized in the first semiconductor layer.
  • the gate length direction of the first transistor can be inclined with respect to the pixel arrangement direction, and the gate length dimension of the first transistor can be increased, so that the electrical characteristics of the first transistor can be improved.
  • the present technology has the following configuration. (1) a first semiconductor layer in which a plurality of pixels each having a photoelectric conversion element are arranged in a matrix along a surface direction; A first transistor electrically connected to the pixel and having a gate length direction inclined with respect to the arrangement direction of the pixel, and laminated on the first semiconductor layer on the side opposite to the light incident side of the pixel. a second semiconductor layer; A solid-state imaging device with (2) the pixel is formed in a rectangular shape in plan view; The solid-state imaging device according to (1), wherein the gate length direction of the first transistor is parallel to the diagonal direction of the pixel in plan view.
  • the first transistor is an amplification transistor, a selection transistor, a reset transistor, or a floating diffusion conversion gain switching transistor that constructs the pixel circuit.
  • the solid-state imaging device according to any one of (3) to (8).
  • the second semiconductor layer further includes one or more elements selected from metal/dielectric/semiconductor type capacitors, resistors, and memory elements. 3. The solid-state imaging device according to claim 1.
  • the metal/dielectric/semiconductor type capacitor has a metal body formed in a rectangular shape in plan view as a first electrode and a semiconductor as a second electrode, The solid-state imaging device according to (11), wherein the center line of the first electrode is parallel to the gate length direction of the first transistor. (13) The solid-state imaging device according to (11) or (12), wherein the resistance length direction of the resistor is parallel to the gate length direction of the first transistor. (14)
  • the memory element includes a pair of main electrodes, a channel formation region provided between the main electrodes, a ferroelectric provided on the channel formation region, and a ferroelectric provided on the ferroelectric. a gate electrode provided; The solid-state imaging device according to any one of (11) to (13), wherein the gate length direction of the memory element is parallel to the gate length direction of the first transistor.

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Abstract

画素の微細化を実現しつつ、画素回路のトランジスタの電気的特性を向上させることができる固体撮像装置を提供する。固体撮像装置は、第１半導体層と、第２半導体層とを備える。第１半導体層では、光電変換素子を有する画素が面方向に沿って行列状に複数配列されている。第２半導体層は、画素の光入射側とは反対側において、第１半導体層に積層されている。第２半導体層には画素に電気的に接続された第１トランジスタが配設されている。第１トランジスタは、画素の配列方向に対してゲート長方向を傾斜させている。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　特許文献１には、撮像素子が開示されている。撮像素子では、第１基板に第２基板が積層されている。第１基板には、光電変換を行う画素（センサ画素）が配置されている。第２基板には、画素から出力された電荷に基づく画素信号を出力する画素回路（読出回路）が配置されている。
　撮像素子では、画素、画素回路のそれぞれが別々の基板に配置されている。このため、画素の微細化が進展しても、画素回路の配置に十分なスペースを確保することができる。
国際公開番号ＷＯ２０１９／１３１９６５Ａ１
　上記撮像素子は画素の更なる微細化の傾向にある。画素が微細化されると、画素に対応して配置される画素回路のトランジスタの配置面積が縮小されてしまう。このため、短チャネル効果の発生を防止し、ノイズの影響を効果的に抑制して、トランジスタの特性を向上するには、改善の余地があった。
　本開示は、画素の微細化を実現しつつ、画素回路のトランジスタの電気的特性を向上させることができる固体撮像装置を提供する。
　本開示の実施態様に係る固体撮像装置は、光電変換素子を有する画素が面方向に沿って行列状に複数配列された第１半導体層と、画素に電気的に接続され、画素の配列方向に対してゲート長方向を傾斜させた第１トランジスタを有し、画素の光入射側とは反対側において、第１半導体層に積層された第２半導体層と、を備えている。
本開示の第１実施の形態に係る固体撮像装置の画素回路の概略平面図である。 図１に示される画素回路を含む固体撮像装置の概略断面図である。 図１及び図２に示される固体撮像装置の画素及び画素回路を含む回路図である。 本開示の第２実施の形態に係る固体撮像装置の図３に対応する回路図である。 図４に示される固体撮像装置の画素回路の図１に対応する概略平面図である。 本開示の第３実施の形態に係る固体撮像装置の画素及び画素回路を示す図２に対応する要部概略断面図である。 本開示の第４実施の形態に係る固体撮像装置の画素回路の図１に対応する概略平面図である。 本開示の第５実施の形態に係る固体撮像装置の画素回路の図１に対応する概略平面図である。 本開示の第６実施の形態に係る固体撮像装置の画素及び画素回路を示す図２に対応する要部概略断面図である。 本開示の第７実施の形態に係る固体撮像装置に搭載される容量の概略断面図である。 本開示の第８実施の形態に係る固体撮像装置に搭載される抵抗の概略断面図である。 本開示の第９実施の形態に係る固体撮像装置に搭載されるメモリ素子の概略断面図である。 本開示の実施の形態に係る第１応用例であって、車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 本開示の実施の形態に係る第２応用例であって、内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、固体撮像装置に、本技術を適用した例を説明する。
２．第２実施の形態
　第２実施の形態は、第１実施の形態に係る固体撮像装置において、１つの画素回路に複数の増幅トランジスタを配設した例を説明する。
３．第３実施の形態
　第３実施の形態は、第１実施の形態に係る固体撮像装置において、第１半導体層と第２半導体層との接合方式を変えた例を説明する。
４．第４実施の形態
　第４実施の形態は、第１実施の形態に係る固体撮像装置において、画素回路の平面形状を変えた例を説明する。
５．第５実施の形態
　第５実施の形態は、第１実施の形態に係る固体撮像装置において、画素回路のトランジスタの配列レイアウトの変形例を説明する。
６．第６実施の形態
　第６実施の形態は、第３実施の形態に係る固体撮像装置において、画素回路が配設される第２半導体層の結晶方位を変えた例を説明する。
７．第７実施の形態
　第７実施の形態は、第１実施の形態に係る固体撮像装置において、第２半導体層に容量を配設した例を説明する。
８．第８実施の形態
　第８実施の形態は、第１実施の形態に係る固体撮像装置において、第２半導体層に抵抗を配設した例を説明する。
９．第９実施の形態
　第９実施の形態は、第１実施の形態に係る固体撮像装置において、第２半導体層にメモリ素子を配設した例を説明する。
１０．移動体への応用例
　移動体制御システムの一例である車両制御システムに本技術を適用した例を説明する。１１．内視鏡手術システムへの応用例
　内視鏡手術システムに本技術を適用した例を説明する。
１２．その他の実施の形態
＜１．第１実施の形態＞
　図１～図３を用いて、本開示の第１実施の形態に係る固体撮像装置１を説明する。
　ここで、図中、適宜、示される矢印Ｘ方向は、便宜的に平面上に載置された固体撮像装置１の１つの平面方向を示している。矢印Ｙ方向は、矢印Ｘ方向に対して直交する他の１つの平面方向を示している。また、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交する上方向を示している。つまり、矢印Ｘ方向、矢印Ｙ方向、矢印Ｚ方向は、丁度、三次元座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向に各々一致している。
　なお、これらの各方向は、説明の理解を助けるために示されており、本技術の方向を限定するものではない。
［固体撮像装置１の構成］
（１）固体撮像装置１の画素１００及び画素回路２００の回路構成
　図３は、固体撮像装置１を構築する画素１００及び画素回路２００の回路構成の一例を示している。
　１つの画素１００は、光電変換素子（フォトダイオード）１０１と、転送トランジスタ１０２との直列回路により構成されている。
　光電変換素子１０１のアノード端子は基準電位ＧＮＤに接続され、カソード端子は転送トランジスタ１０２の一方の端子に接続されている。光電変換素子１０１は固体撮像装置１の外部から入射された光を電気信号に変換する。
　転送トランジスタ１０２の他方の端子は画素回路２００に接続されている。転送トランジスタ１０２の制御端子は水平信号線１０３に接続されている。
　画素回路２００は、フローティングディフュージョン（ＦＤ）変換ゲイン切替えトランジスタ２０１と、リセットトランジスタ２０２と、増幅トランジスタ２０３と、選択トランジスタ２０４とを備えている。
　転送トランジスタ１０２の他方の端子は、ＦＤ変換ゲイン切替えトランジスタ２０１の一方の端子及び増幅トランジスタ２０３の制御端子に接続されている。ＦＤ変換ゲイン切替えトランジスタ２０１の他方の端子はリセットトランジスタ２０２の一方の端子に接続されている。リセットトランジスタ２０２の他方の端子は電源電位ＶＤＤに接続されている。増幅トランジスタ２０３の一方の端子は選択トランジスタ２０４の一方の端子に接続されている。増幅トランジスタ２０３の他方の端子は電源電位ＶＤＤに接続されている。選択トランジスタ２０４の他方の端子は垂直信号線２０５に接続されている。
　第１実施の形態に係る固体撮像装置１では、４つの画素１００に対して１つの画素回路２００が配設されている。
（２）固体撮像装置１の縦断面構成
　図２は、固体撮像装置１の縦断面構成の一例を示している。
　固体撮像装置１は、ここでは裏面照射型イメージセンサとして構成されている。矢印Ｙ方向に見て（以下、単に「側面視」という。）、固体撮像装置１は、第１基体１０と、第２基体２０と、第３基体３０とを順次積層して構成されている。つまり、第１基体１０上には第２基体２０が積層され、第２基体２０は第１基体１０に接合されている。第２基体２０上には第３基体３０が積層され、第３基体３０は第２基体２０に接合されている。
　第１基体１０は、第１半導体層１１と、第１半導体層１１の第２基体２０側に配設された第１配線層１２とを備えている。第１半導体層１１は単結晶珪素（Ｓｉ）により形成されている。
　第１半導体層１１には画素１００が構成されている。画素１００の光電変換素子１０１は、詳細な構造を省略しているが、ｎ型半導体領域とｐ型半導体領域とを備え、双方のｐｎ接合により構成されている。
　光電変換素子１０１の光入射側には、図示省略の電荷固定膜及び絶縁膜を介在させて、受光レンズ１３が配設されている。受光レンズ１３は画素１００毎に配設されている。受光レンズ１３では、光電変換素子１０１へ入射する光を集光させることができる。ここで、光入射側とは、第１半導体層１１の第２基体２０側とは反対側である。
　画素１００の転送トランジスタ１０２は、同様に詳細な構造を省略しているが、第１半導体層１１の第２基体２０側の表面部に構成されている。転送トランジスタ１０２はｎチャネル絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）により形成されている。転送トランジスタ１０２は、ソース領域及びドレイン領域である一対の主電極（端子）と、チャネル形成領域と、ゲート絶縁膜と、ゲート電極（制御端子）とを備えている。
　ここで、ＩＧＦＥＴには、金属体／酸化膜／半導体型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）及び金属体／絶縁体／半導体型電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）が少なくとも含まれている。
　また、隣接する画素１００と画素１００との間には画素分離領域１４が配設されている。画素分離領域１４は、隣接す画素１００同士を光学的、かつ、電気的に分離する。
　なお、画素１００の配列レイアウト、画素分離領域１４の配列レイアウトのそれぞれは、画素回路２００を構築する増幅トランジスタ２０３等の配列レイアウトと併せて、後に詳述する。
　第１配線層１２は、配線１２１と、多層配線１２２と、第１端子１２３と、絶縁体１２４とを備えている。
　配線１２１の一端は転送トランジスタ１０２に接続され、配線１２１の他端は多層配線１２２に接続されている。配線１２１は、第１配線層１２を厚さ方向に貫通する貫通配線として構成され、例えばダングステン（Ｗ）等の配線材料により形成されている。
　層数に限定されるものではないが、多層配線１２２は３層配線構造により構成されている。多層配線１２２の各層の配線は接続孔を通して接続されている。多層配線１２２は例えばアルミニウム（Ａｌ）等の配線材料により形成されている。
　第１端子１２３の一端は多層配線１２２に接続され、第１端子１２３の他端は第１配線層１２の第２基体２０側の表面から露出して配設されている。第１端子１２３は例えば銅（Ｃｕ）により形成されている。
　絶縁体１２４は、配線１２１、多層配線１２２、第１端子１２３のそれぞれを埋設して形成されている。絶縁体１２４は、実際には複数層の絶縁膜を積層して形成されている。絶縁体１２４は、酸化珪素膜（ＳｉＯ）、窒化珪素膜（ＳｉＮ）又は双方を組み合わせて形成されている。
　第２基体２０は、第２半導体層２１と、第２半導体層２１の第１基体１０側に配設された第２配線層２２とを備えている。第２半導体層２１は単結晶珪素により形成されている。
　第２半導体層２１には画素回路２００が構成されている。つまり、第２半導体層２１には、ＦＤ変換ゲイン切替えトランジスタ２０１、リセットトランジスタ２０２、増幅トランジスタ２０３及び選択トランジスタ２０４が構成されている（図３参照）。画素回路２００を構築するＦＤ変換ゲイン切替えトランジスタ２０１、リセットトランジスタ２０２、増幅トランジスタ２０３、選択トランジスタ２０４のそれぞれは本技術に係る「第１トランジスタ」に相当する。
　画素回路２００は第２半導体層２１の第１基体１０側の主面部に配設されている。ここ
で、主面部とは、トランジスタ、容量、抵抗等を形成する主要な表面部位という意味において使用されている。
　リセットトランジスタ２０２は、素子分離領域２８により周囲を囲まれた領域内において、第２半導体層２１の主面部に配設されている。特に構造は限定されないが、ここでは、トレンチ構造の素子分離領域２８が使用され、集積度が向上されている。
　リセットトランジスタ２０２は、一対の主電極２３と、チャネル形成領域と、ゲート絶縁膜２５と、ゲート電極２６とを備えている。一対の主電極２３は、ソース領域及びドレイン領域であり、ｎ型半導体領域により形成されている。チャネル形成領域は、一対の主電極２３間の第２半導体層２１により形成されている。ゲート絶縁膜２５は、チャネル形成領域に沿って配設され、例えば酸化珪素膜、窒化珪素膜又はそれらの積層膜により形成されている。ゲート電極２６は、ゲート絶縁膜２５に沿って配設され、例えば多結晶珪素により形成されている。リセットトランジスタ２０２は、転送トランジスタ１０２と同様に、ｎチャネルＩＧＦＥＴにより構成されている。
　ここで、リセットトランジスタ２０２を含めて、本技術に係る第１トランジスタのゲート長方向は、一対の主電極２３間においてキャリアが流れる方向であって、チャネル長方向と同一方向である。
　選択トランジスタ２０４は、リセットトランジスタ２０２と同様に、素子分離領域２８により周囲を囲まれた領域内において、第２半導体層２１の主面部に配設されている。選択トランジスタ２０４は、一対の主電極２３と、チャネル形成領域と、ゲート絶縁膜２５と、ゲート電極２６とを備えている。選択トランジスタ２０４はｎチャネルＩＧＦＥＴにより構成されている。
　図２では図示が省略されているが、ＦＤ変換ゲイン切替えトランジスタ２０１は、リセットトランジスタ２０２と同様に、素子分離領域２８により周囲を囲まれた領域内において、第２半導体層２１の主面部に配設されている（図１参照）。ＦＤ変換ゲイン切替えトランジスタ２０１は、一対の主電極２３と、チャネル形成領域と、ゲート絶縁膜２５と、ゲート電極２６とを備えている。ＦＤ変換ゲイン切替えトランジスタ２０１はｎチャネルＩＧＦＥＴにより構成されている。
　増幅トランジスタ２０３は、リセットトランジスタ２０２と同様に、素子分離領域２８により周囲を囲まれた領域内において、第２半導体層２１の主面部に配設されている。増幅トランジスタ２０３は、一対の主電極２３と、チャネル形成領域と、ゲート絶縁膜２５と、ゲート電極２６とを備えている。増幅トランジスタ２０３はｎチャネルＩＧＦＥＴにより構成されている。
　ここで、増幅トランジスタ２０３はフィン型構造により構成されている。フィン型構造は、ゲート電極２６（及びゲート絶縁膜２５）のゲート幅方向の両端部を第２半導体層２１の主面から深さ方向へ延在させ、ゲート幅寸法を深さ方向に拡張させる構造である。フィン型構造が採用されると、増幅トランジスタ２０３の電流量を増加させることができる。
　第２配線層２２は、配線２２１と、多層配線２２２と、第２端子２２３と、絶縁体２２４とを備えている。
　配線２２１の一端は増幅トランジスタ２０３に接続され、配線２２１の他端は多層配線２２２に接続されている。配線２２１は、配線１２１と同様に、第２配線層２２を厚さ方向に貫通する貫通配線として構成されている。
　層数に限定されるものではないが、多層配線２２２は、多層配線１２２と同様に、３層配線構造により構成されている。
　第２端子２２３の一端は多層配線２２２に接続され、第２端子２２３の他端は第１端子
１２３と同様に第２配線層２２の第１基体１０側の表面から露出して配設されている。第２端子２２３は、第１端子１２３に対応する位置に配設され、第１端子１２３に接合され、かつ、電気的に接続されている。
　絶縁体２２４は、配線２２１、多層配線２２２、第２端子２２３のそれぞれを埋設して形成されている。絶縁体２２４は絶縁体１２４と同様の材料により形成されている。
　第１実施の形態に係る固体撮像装置１では、第１基体１０の第１端子１２３と第２基体２０の第２端子２２３とが向かい合わせて接合されている。つまり、第１基体１０及び第２基体２０はフェイストゥフェイス（Face to Face）接続構造により接続されている。
　第３基体３０は、第３半導体層３１と、第３半導体層３１の第２基体２０側に配設された第３配線層３２とを備えている。第３半導体層３１は単結晶珪素により形成されている。
　第３半導体層３１には画素回路２００の動作を制御する周辺回路３００が配設されている。詳細な説明は省略するが、周辺回路３００は、例えば、入力部、タイミング制御部、行駆動部、列信号処理部、画像信号処理部及び出力部を備えている。周辺回路３００は、ｎチャネルＩＧＦＥＴ３０１とｐチャネルＩＧＦＥＴ３０２とを含む相補型ＩＧＦＥＴを備えている。相補型ＩＧＦＥＴは本技術に係る「第２トランジスタ」に相当する。
　ｎチャネルＩＧＦＥＴ３０１は、素子分離領域３８により周囲を囲まれた領域内において、第３半導体層３１の主面部に配設されている。素子分離領域２８と同様に、素子分離領域３８にはトレンチ構造が使用されている。
　ｎチャネルＩＧＦＥＴ３０１は、一対の主電極３３と、チャネル形成領域と、ゲート絶縁膜３５と、ゲート電極３６とを備えている。一対の主電極３３は、ソース領域及びドレイン領域であり、ｎ型半導体領域により形成されている。チャネル形成領域は、一対の主電極３３間の第３半導体層３１により形成されている。ゲート絶縁膜３５は、チャネル形成領域に沿って配設され、例えばゲート絶縁膜２５と同様の材料により形成されている。ゲート電極３６は、ゲート絶縁膜３５に沿って配設され、例えばゲート電極２６と同様の材料により形成されている。
　ｐチャネルＩＧＦＥＴ３０２は、一対の主電極３４と、チャネル形成領域と、ゲート絶縁膜３５と、ゲート電極３６とを備えている。一対の主電極３４は、ソース領域及びドレイン領域であり、ｐ型半導体領域により形成されている。チャネル形成領域は、一対の主電極３４間の第３半導体層３１により形成されている。
　なお、図示は省略するが、ｎチャネルＩＧＦＥＴ３０１は第３半導体層３１の主面部に配設されたｐ型ウエル領域に形成されている。ｐチャネルＩＧＦＥＴ３０２は第３半導体層３１の主面部に配設されたｎ型ウエル領域に形成されている。
　第３配線層３２は、配線３２１と、多層配線３２２と、絶縁体３２４とを備えている。
　配線３２１の一端は相補型ＩＧＦＥＴに接続され、配線３２１の他端は多層配線３２２に接続されている。配線３２１は、配線１２１と同様に、第３配線層３２を厚さ方向に貫通する貫通配線として構成されている。
　層数に限定されるものではないが、多層配線３２２は、多層配線１２２と同様に、３層配線構造により構成されている。多層配線３２２は図示省略の貫通配線を通して第２基体２０の多層配線２２２に接続されている。
　絶縁体３２４は、配線３２１、多層配線３２２のそれぞれを埋設して形成されている。絶縁体３２４は絶縁体１２４と同様の材料により形成されている。
（３）画素１００及び画素回路２００の平面構成
　図１は、固体撮像装置１を光入射側から矢印Ｚ方向に見た（以下、単に「平面視」という。）ときの画素１００の配列レイアウト及び画素回路２００の配列レイアウトの一例を
表している。
　画素１００は、第１基体１０の第１半導体層１１の表面に平行な面方向に沿って、行列状に複数個配列されている。つまり、画素１００は、矢印Ｘ方向及び矢印Ｙ方向に一定間隔において配列されている。矢印Ｘ方向において隣接する画素１００間、矢印Ｙ方向において隣接する画素１００間のそれぞれには画素分離領域１４が配設されている。第１実施の形態では、画素１００は、平面視において矩形状に、更に詳細には正方形状に形成されている。
　画素回路２００では、ＦＤ変換ゲイン切替えトランジスタ２０１及びリセットトランジスタ２０２が双方のゲート長方向を一致させ、第２半導体層２１の主面に沿って一列に配置されている。ここで、ゲート長方向は符号「Ｌｇ」を付した矢印方向である。また、ゲート幅方向は符号「Ｌｗ」を付した矢印方向である。ＦＤ変換ゲイン切替えトランジスタ２０１の一方の主電極２３はリセットトランジスタ２０２の一方の主電極２３と一体に形成されている。ＦＤ変換ゲイン切替えトランジスタ２０１及びリセットトランジスタ２０２のゲート長方向は、画素１００の配列方向（矢印Ｘ方向又は矢印Ｙ方向）に対して傾斜させている。第１実施の形態では、画素１００の矩形状の対角方向に一致させて、つまり対角方向に対してゲート長方向を平行にしてＦＤ変換ゲイン切替えトランジスタ２０１及びリセットトランジスタ２０２が配設されている。
　また、画素回路２００では、増幅トランジスタ２０３及び選択トランジスタ２０４が双方のゲート長方向を一致させ、第２半導体層２１の主面に沿って一列に配置されている。増幅トランジスタ２０３の一方の主電極２３は選択トランジスタ２０４の一方の主電極２３と一体に形成されている。ＦＤ変換ゲイン切替えトランジスタ２０１及びリセットトランジスタ２０２と同様に、増幅トランジスタ２０３及び選択トランジスタ２０４のゲート長方向は、画素１００の配列方向（矢印Ｘ方向又は矢印Ｙ方向）に対して傾斜させている。増幅トランジスタ２０３及び選択トランジスタ２０４は、ＦＤ変換ゲイン切替えトランジスタ２０１及びリセットトランジスタ２０２に対して、ゲート長方向を平行にし、ゲート幅方向に離間されている。
　さらに、４つの画素１００に対して１つの画素回路２００が配設されている。４つのうちの１つの画素１００の対角方向にゲート長方向を一致させて、１つの画素回路２００のＦＤ変換ゲイン切替えトランジスタ２０１が配置されている。同様に、４つのうちの１つの画素１００の対角方向にゲート長方向を一致させて、１つの画素回路２００のリセットトランジスタ２０２が配置されている。４つのうちの１つの画素１００の対角方向にゲート長方向を一致させて、１つの画素回路２００の増幅トランジスタ２０３が配置されている。そして、４つのうちの１つの画素１００の対角方向にゲート長方向を一致させて、１つの画素回路２００の選択トランジスタ２０４が配置されている。
　ここで、この数値に限定されるものではないが、１つの画素１００の一辺の寸法は例えば０．４μｍ以上２．０μｍ以下に設定されている。一方、画素回路２００のＦＤ変換ゲイン切替えトランジスタ２０１、リセットトランジスタ２０２、選択トランジスタ２０４のそれぞれのゲート長寸法は例えば１５０ｎｍ以上３００ｎｍ以下に設定されている。さらに、増幅トランジスタ２０３のゲート長寸法は、リセットトランジスタ２０２等のゲート長寸法よりも長く、例えば３００ｎｍ以上６００ｎｍ以下に設定されている。
　また、表現を代えれば、画素１００間には画素分離領域１４が配設され、平面視において画素分離領域１４は格子状に形成されている。つまり、画素分離領域１４は、矢印Ｘ方向に延在し、矢印Ｙ方向に一定間隔において配置される第１分離壁１４１と、矢印Ｙ方向に延在し、矢印Ｘ方向に一定間隔において配置される第２分離壁１４２とにより構成されている。従って、画素回路２００のＦＤ変換ゲイン切替えトランジスタ２０１等のゲート長方向は、第１分離壁１４１又は第２分離壁１４２の延在方向に対して傾斜している。
　ここで、図示を省略するが、周辺回路３００を構築するｎチャネルＩＧＦＥＴ３０１、ｐチャネルＩＧＦＥＴ３０２のそれぞれのゲート長方向は、画素１００の配列方向に対して平行である。
［作用効果］
　第１実施の形態に係る固体撮像装置１は、図２に示されるように、第１半導体層１１と、第２半導体層２１とを備える。図１に示されるように、第１半導体層１１は、光電変換素子１０１を有する画素１００が面方向に沿って行列状に複数配列される。第２半導体層２１は、画素１００の光入射側とは反対側において、第１半導体層１１に積層される。第２半導体層２１には、画素１００に電気的に接続され、画素１００の配列方向に対してゲート長方向を傾斜させた第１トランジスタが配設される。第１トランジスタは、画素回路２００を構築するＦＤ変換ゲイン切替えトランジスタ２０１、リセットトランジスタ２０２、増幅トランジスタ２０３又は選択トランジスタ２０４である。
　画素１００が第１半導体層１１に配設され、画素１００に対して独立に、第１トランジスタが第２半導体層２１に配設される。このため、画素１００を微細化して画素１００の配列数を増加しても、第２半導体層２１において第１トランジスタを配置する面積を確保することができる。
　加えて、画素１００の配列方向に対して、第１トランジスタのゲート長方向を傾斜させているので、第１トランジスタのゲート長寸法を長くすることができる。このため、第１トランジスタの短チャネル効果の発生若しくはノイズの発生を効果的に抑制又は防止することができるので、第１トランジスタの電気的特性を向上させることができる。特に、第１トランジスタとしての増幅トランジスタ２０３では、ＲＴＳ（Random Telegraph Signal）ノイズの発生を効果的に抑制又は防止することができる。従って、画素回路２００の電気的特性を向上させることができる。
　さらに加えて、画素１００の配列方向に対して、第１トランジスタのゲート長方向を傾斜させているので、第１トランジスタのゲート幅寸法を拡張することができる。特に、増幅トランジスタ２０３、選択トランジスタ２０４のそれぞれのゲート幅寸法を拡張することができる。このため、増幅トランジスタ２０３、選択トランジスタ２０４のそれぞれの相互コンダクタンス（ｇｍ）を改善することができ、熱雑音を効果的に抑制又は防止することができる。また、相互コンダクタンスが改善されるので、画素回路２００の動作速度を高速化することができる。
　また、固体撮像装置１では、図１に示されるように、画素１００は平面視において矩形状に形成される。そして、第１トランジスタのゲート長方向は、平面視において画素１００の対角方向に対して平行とされる。このため、第１トランジスタのゲート長寸法を最大限に長くすることができる。
　具体的には、画素１００の配列方向に対してゲート長方向が平行とされる場合に比べて、第１トランジスタのゲート長寸法は約１．４倍も長くすることができる。従って、第１トランジスタの電気的特性をより一層向上させることができる。
　さらに、固体撮像装置１では、図３に示されるように、第１トランジスタは画素１００に接続される画素回路２００を構築する。つまり、図２に示されるように、画素１００は第１半導体層１１に配設され、画素回路２００は第２半導体層２１に配設される。このため、画素回路２００の配置面積に対して、独立に、画素１００を微細化し、画素１００の配列数を増加することができる。
　また、固体撮像装置１では、図１に示されるように、第１トランジスタとしての増幅トランジスタ２０３のゲート長寸法が選択トランジスタ２０４又はリセットトランジスタ２０２のゲート長寸法よりも長い。このため、増幅トランジスタ２０３では、ＲＴＳノイズの発生をより一層効果的に抑制又は防止することができるので、電気的特性を更に向上させることができる。
　さらに、固体撮像装置１では、図２に示されるように、第１端子１２３及び第２端子２２３を備える。第１端子１２３は、第１半導体層１１の第２半導体層２１側に配設され、画素１００に第１配線層１２を介して電気的に接続される。第２端子２２３は、第２半導体層２１の第１半導体層１１側に配設され、第１トランジスタに第２配線層２２を介して電気的に接続され、かつ、第１端子１２３に接合される。つまり、第１半導体層１１を有する第１基体１０と第２半導体層２１を有する第２基体２０とはフェイストゥフェイス接続構造により接続される。フェイストゥフェイス接続構造では、画素１００と第１トランジスタとの接続経路において、第２端子２２３と第１トランジスタとの接続経路に第２配線層２２２が配設される。
　このため、第２配線層２２において配線の引き回しができるので、第１トランジスタの配置位置を自由にレイアウトすることができる。
　また、固体撮像装置１では、図２に示されるように、第３半導体層３１を備える。第３半導体層３１は、第２半導体層２１の第１半導体層１１とは反対側に積層される。第３半導体層３１は第２トランジスタを有し、第２トランジスタは画素回路２００を制御する周辺回路３００を構築する。第２トランジスタは例えば相補型ＩＧＦＥＴである。つまり、画素１００は第１半導体層１１に配設され、画素回路２００は第２半導体層２１に配設され、そして周辺回路３００は第３半導体層３１に配設される。
　このため、第１半導体層１１には画素１００を主体に配列することができるので、画素１００の配列数を増加させることができる。
　さらに、固体撮像装置１では、図２に示される第２トランジスタのゲート長方向が画素１００の配列方向に対して平行とされる。表現を代えると、第２トランジスタのゲート長方向に対して、画素回路２００を構築する第１トランジスタのゲート長方向は傾斜させている。
　このため、第２トランジスタに対して独立に第１トランジスタの電気的特性の最適化を図ることができる。
＜２．第２実施の形態＞
　図４及び図５を用いて、本開示の第２実施の形態に係る固体撮像装置２を説明する。なお、第２実施の形態並びにそれ以降に説明する実施の形態において、第１実施の形態に係る固体撮像装置１の構成要素と同一の構成要素又は実質的に同一の構成要素には同一符号を付し、重複する説明は省略する。
［固体撮像装置２の構成］
　図４は、固体撮像装置２を構築する画素１００及び画素回路２００の回路構成の一例を示している。
　第２実施の形態に係る固体撮像装置２では、画素回路２００は、ＦＤ変換ゲイン切替えトランジスタ２０１と、リセットトランジスタ２０２と、２つの増幅トランジスタ２０３と、選択トランジスタ２０４とを備えている。つまり、１つの画素回路２００には２つの増幅トランジスタ２０３が配設されている。２つの増幅トランジスタ２０３は電気的に並列に接続されている。
　図５は、固体撮像装置２の画素１００の配列レイアウト及び画素回路２００の配列レイアウトの一例を平面視において表している。
　画素回路２００では、ＦＤ変換ゲイン切替えトランジスタ２０１及びリセットトランジスタ２０２が双方のゲート長方向を一致させ、第２半導体層２１の主面に沿って一列に配置されている。ＦＤ変換ゲイン切替えトランジスタ２０１の一方の主電極２３はリセットトランジスタ２０２の一方の主電極２３と一体に形成されている。ＦＤ変換ゲイン切替えトランジスタ２０１及びリセットトランジスタ２０２のゲート長方向は、画素１００の配列方向に対して傾斜させている。第２実施の形態では、第１実施の形態に係る固体撮像装置１と同様に、画素１００の矩形状の対角方向にゲート長方向を一致させてＦＤ変換ゲイン切替えトランジスタ２０１及びリセットトランジスタ２０２が配設されている。
　選択トランジスタ２０４は、ＦＤ変換ゲイン切替えトランジスタ２０１及びリセットトランジスタ２０２のゲート長方向の延長上にゲート長方向を一致させて配置されている。
　また、画素回路２００では、２つの増幅トランジスタ２０３が双方のゲート長方向を一致させ、第２半導体層２１の主面に沿って一列に配置されている。２つの増幅トランジスタ２０３のそれぞれの一方の主電極２３は一体に形成されている。ＦＤ変換ゲイン切替えトランジスタ２０１、リセットトランジスタ２０２及び選択トランジスタ２０４と同様に、２つの増幅トランジスタ２０３のゲート長方向は、画素１００の配列方向に対して傾斜させている。２つの増幅トランジスタ２０３は、ＦＤ変換ゲイン切替えトランジスタ２０１、リセットトランジスタ２０２及び選択トランジスタ２０４に対して、ゲート長方向を平行にし、ゲート幅方向に離間されている。
　上記画素回路２００以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一である。
［作用効果］
　第２実施の形態に係る固体撮像装置２によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置２では、図４及び図５に示されるように、１つの画素回路２００に対して、複数の増幅トランジスタ２０３が電気的に並列に接続される。ここでは、２つの増幅トランジスタ２０３が電気的に並列に接続される。このため、増幅トランジスタ２０３では、ＲＴＳノイズの発生をより一層効果的に抑制又は防止することができるので、電気的特性を更に向上させることができる。
＜３．第３実施の形態＞
　図６を用いて、本開示の第３実施の形態に係る固体撮像装置３を説明する。
［固体撮像装置３の構成］
　図６は、固体撮像装置３の画素１００及び画素回路２００を示す要部の縦断面構成の一例を表している。
　第３実施の形態に係る固体撮像装置３は、第１実施の形態に係る固体撮像装置１と同様に、側面視において、第１基体１０と、第２基体２０と、図示省略の第３基体３０とを順次積層して構成されている。ここで、第２基体２０は、第１基体１０側に第２半導体層２１を配設し、第３基体３０側に第２配線層２２を配設している。第２半導体層２１の主面は第３基体３０側とされ、第２半導体層２１の主面部に画素回路２００（図３又は図４参照）を構築する増幅トランジスタ２０３等が構成されている。
　画素１００、画素回路２００のそれぞれは貫通配線１２５を用いて電気的に接続されている。貫通配線１２５の一端は画素１００の転送トランジスタ１０２に接続されている。貫通配線１２５の他端は、第２半導体層２１を厚さ方向に貫通し、第２配線層２２に接続されている。第２配線層２２は増幅トランジスタ２０３及び図示省略のＦＤ変換ゲイン切替えトランジスタ２０１に接続されている。
　つまり、第１基体１０及び第２基体２０はフェイストゥバック（Face to Back）接続構造により接続されている。
　上記接続構造以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一である。
［作用効果］
　第３実施の形態に係る固体撮像装置３によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置３では、図６に示されるように、第１半導体層１１を有する第１基体１０と第２半導体層２１を有する第２基体とがフェイストゥバック接続構造により接続される。そして、画素１００、画素回路２００のそれぞれは貫通配線１２５により接続される。
　このため、例えば第１実施の形態に係る固体撮像装置１に比べて、画素１００と画素回路２００とを接続する信号経路長が短くなる。従って、信号雑音比（ＳＮ比：signal-noise ratio）を小さくすることができる。
＜４．第４実施の形態＞
　図７を用いて、本開示の第４実施の形態に係る固体撮像装置４を説明する。
［固体撮像装置４の構成］
　図７は、固体撮像装置４の画素１００の配列レイアウト及び画素回路２００の配列レイアウトの一例を表している。
　第４実施の形態に係る固体撮像装置４では、平面視において、画素１００は、矢印Ｘ方向に平行な辺に対して矢印Ｙ方向に平行な辺を長くした長方形状に形成されている。そして、画素回路２００を構築する増幅トランジスタ２０３等の第１トランジスタは、画素１００の対角方向に対してゲート長方向を平行にして配設されている。
［作用効果］
　第４実施の形態に係る固体撮像装置４によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜５．第５実施の形態＞
　図８を用いて、本開示の第５実施の形態に係る固体撮像装置５を説明する。
［固体撮像装置５の構成］
　図８は、固体撮像装置５の画素１００の配列レイアウト及び画素回路２００の配列レイアウトの一例を表している。
　第５実施の形態に係る固体撮像装置５は、平面視において、複数の画素領域を備えている。ここでは、説明を簡単にするために、固体撮像装置５は２つの第１画素領域１５及び第２画素領域１６を備えている。
　第１画素領域１５は、第１実施の形態に係る固体撮像装置１と同様に、第１トランジスタが配列されている。すなわち、画素１００の配列方向に対してゲート長方向を傾斜させて、画素回路２００を構築するＦＤ変換ゲイン切替えトランジスタ２０１、リセットトランジスタ２０２、増幅トランジスタ２０３及び選択トランジスタ２０４が配列されている。増幅トランジスタ２０３等のゲート長方向は、画素１００の対角方向に対して平行とされている。
　第１画素領域１５と第２画素領域１６との境界に仮想的に設定した境界線Ｃ－Ｃを基準として、増幅トランジスタ２０３等のゲート長方向は反時計回りに角度α１に設定されている。角度α１はここでは４５度である。
　第２画素領域１６は、画素１００の配列方向に対してゲート長方向を傾斜させて、画素回路２００を構築するＦＤ変換ゲイン切替えトランジスタ２０１、リセットトランジスタ２０２、増幅トランジスタ２０３及び選択トランジスタ２０４が配列されている。増幅トランジスタ２０３等のゲート長方向は、画素１００の対角方向に対して平行とされている。
　第２画素領域１６では、境界線Ｃ－Ｃを基準として、増幅トランジスタ２０３等のゲート長方向は時計回りに角度α２に設定されている。角度α２はここでは４５度である。
　すなわち、第１画素領域１５のゲート長方向は、第２画素領域１６のゲート長方向に対して直交する設定とされている。表現を代えれば、第２画素領域１６のゲート長方向は、第１画素領域１５のゲート幅方向に平行とされている。
［作用効果］
　第５実施の形態に係る固体撮像装置５によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜６．第６実施の形態＞
　図９を用いて、本開示の第６実施の形態に係る固体撮像装置６を説明する。
［固体撮像装置６の構成］
　図９は、固体撮像装置６の画素１００及び画素回路２００を示す要部の縦断面構成の一例を表している。ここでは、第３実施の形態に係る固体撮像装置３の変形例として説明する。
　第６実施の形態に係る固体撮像装置６は、第３実施の形態に係る固体撮像装置３の第２基体２０の第２半導体層２１に代えて、第２半導体層２１Ｎを備えている。第２半導体層２１Ｎは、固体撮像装置６の製造プロセスにおいて使用される、０（ゼロ）度ノッチを有する半導体ウエハ（単結晶珪素基板）からダイシングされている。第２半導体層２１Ｎのダイシングされた側面は＜１１０＞結晶面である。
　第２半導体層２１Ｎの主面部に配設される増幅トランジスタ２０３は、前述のようにフィン型構造を採用し、ゲート長方向を画素１００の配列方向に対して４５度傾斜させている。このため、増幅トランジスタ２０３のチャネル形成領域（第２半導体層２１Ｎ）の側壁は＜１００＞結晶面に設定されている。
［作用効果］
　第６実施の形態に係る固体撮像装置６では、第３実施の形態に係る固体撮像装置３により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置６は、０度ノッチを有する半導体ウエハからダイシングされた第２半導体層２１Ｎを備える。第２半導体層２１Ｎには、画素１００の配列方向に対してゲート長方向を平行にした、フィン型構造を採用する増幅トランジスタ２０３が配設される。
　このため、増幅トランジスタ２０３のチャネル形成領域の側面は＜１００＞結晶面となる。単結晶珪素において、＜１００＞結晶面では、＜１１０＞結晶面よりも、ノイズを悪化させる界面準位が低い。従って、増幅トランジスタ２０３のノイズを効果的に抑制又は防止することができる。
　なお、第１実施の形態に係る固体撮像装置１において、第２半導体層２１を第２半導体層２１Ｎに代えた場合も、第６実施の形態に係る固体撮像装置６により得られる作用効果と同様の作用効果を得ることができる。
＜７．第７実施の形態＞
　図１０を用いて、本開示の第７実施の形態に係る固体撮像装置７を説明する。
［固体撮像装置７の構成］
　図１０は、固体撮像装置７の第２基体２０に搭載する容量２０６の縦断面構成の一例を表している。
　固体撮像装置７は、第２基体２０の第２半導体層２１において、画素回路２００内又は画素回路２００外の領域に容量（容量素子）２０６を備えている。容量２０６は、第２電極としての第２半導体層２１と、第２半導体層２１上に配設された誘電体２５Ａと、誘電体２５Ａ上に配設され、第１電極としての金属体２６Ａとを備えている。つまり、容量２０６は、金属体／誘電体／半導体型容量として構成されている。
　容量２０６の第２半導体層２１は単結晶珪素により形成されている。誘電体２５Ａは、例えば画素回路２００を構築する選択トランジスタ２０４等のゲート絶縁膜２５（図２参照）と同一の材料により形成されている。金属体２６Ａは、例えば選択トランジスタ２０４等のゲート電極２６と同一の材料により形成されている。
　誘電体２５Ａが酸化珪素により形成される場合、容量２０６はＭＯＳ（Metal Oxide Semiconductor）型容量として構成される。また、誘電体２５Ａが酸化珪素以外の絶縁体、例えば窒化珪素により形成される場合、容量２０６はＭＩＳ（Metal Insulator Semiconductor）型容量として構成される。
　そして、金属体２６Ａの面方向に沿った中心線Ｌｃを例えば選択トランジスタ２０４等のゲート長方向に対して平行にして、容量２０６は第２半導体層２１に配設されている。
［作用効果］
　第７実施の形態に係る固体撮像装置７では、第１実施の形態に係る固体撮像装置により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置７は、図１０に示されるように、第２基体２０の第２半導体層２１に容量２０６を備える。このため、第２半導体層２１を有効に利用することができる。例えば、第２半導体層２１に容量２０６を含む回路を搭載することができる。
　さらに、固体撮像装置７では、第１電極としての金属体２６Ａの中心線Ｌｃを選択トランジスタ２０４等のゲート長方向に対して平行にして、第２半導体層２１に容量２０６が配設される。このため、容量２０６は中心線Ｌｃ及び中心線Ｌｃと直交する方向の寸法を長くし、容量面積を増加することができるので、容量２０６の容量値を増加させることができる。
＜８．第８実施の形態＞
　図１１を用いて、本開示の第８実施の形態に係る固体撮像装置８を説明する。
［固体撮像装置８の構成］
　図１１は、固体撮像装置８の第２基体２０に搭載する抵抗２０７の縦断面構成の一例を表している。
　固体撮像装置８は、第２基体２０の第２半導体層２１において、画素回路２００内又は画素回路２００外の領域に抵抗（抵抗素子）２０７を備えている。抵抗２０７は、第２半導体層２１の主面部に配設された半導体領域（拡散層）２３Ａにより形成されている。つまり、抵抗２０７は拡散層抵抗である。
　半導体領域２３Ａは、例えば画素回路２００を構築する選択トランジスタ２０４等の主電極２３と同一の構造により形成されている。ここでは、半導体領域２３Ａはｎ型半導体領域である。
　また、半導体領域２３Ａは、ｐ型半導体領域、又は図示省略のｐ型ウエル領域やｎ型ウエル領域により形成してもよい。
　さらに、抵抗２０７は、例えば選択トランジスタ２０４等のゲート電極２６と同一の材料により形成してもよい。ゲート電極２６が例えば多結晶珪素により形成される場合、抵抗２０７はポリシリコン抵抗となる。
　そして、抵抗長方向Ｌｒを例えば選択トランジスタ２０４等のゲート長方向に対して平行にして、抵抗２０７は第２半導体層２１に配設されている。
［作用効果］
　第８実施の形態に係る固体撮像装置８では、第１実施の形態に係る固体撮像装置により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置８は、図１１に示されるように、第２基体２０の第２半導体層２１に抵抗２０７を備える。このため、第２半導体層２１を有効に利用することができる。例えば、第２半導体層２１に抵抗２０７を含む回路を搭載することができる。
　さらに、固体撮像装置８では、抵抗長方向Ｌｒを選択トランジスタ２０４等のゲート長方向に対して平行にして、第２半導体層２１に抵抗２０７が配設される。このため、抵抗２０７の抵抗長寸法を長くすることができるので、抵抗２０７の抵抗値を増加させることができる。
　なお、第８実施の形態に係る固体撮像装置８は、第７実施の形態に係る固体撮像装置７と組み合わせて、第２半導体層２１に抵抗２０７及び容量２０６を備えてもよい。
＜９．第９実施の形態＞
　図１２を用いて、本開示の第９実施の形態に係る固体撮像装置９を説明する。
［固体撮像装置９の構成］
　図１２は、固体撮像装置９の第２基体２０に搭載するメモリ素子２０８の縦断面構成の一例を表している。
　固体撮像装置９は、第２基体２０の第２半導体層２１において、画素回路２００内又は画素回路２００外の領域にメモリ素子２０８を備えている。第９実施の形態において、メモリ素子２０８は、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の１トランジスタ構造を採用するメモリセルである。また、１つのメモリ素子２０８しか図示していないが、実際には複数のメモリ素子２０８が行列状に配列されている。
　メモリ素子２０８は、ソース領域及びドレイン領域である一対の主電極２３Ｂと、チャネル形成領域と、強誘電体２５Ｂと、ゲート電極２６Ｂとを備えている。
　主電極２３Ｂは、例えば画素回路２００を構築する選択トランジスタ２０４等の主電極２３と同一の構造により形成されている。つまり、主電極２３Ｂはｎ型半導体領域である。なお、符号は省略するが、ゲート電極２６Ｂの側壁にはサイドウォールスペーサが形成されている。サイドウォールスペーサを利用して、主電極２３ＢがＬＤＤ（Lightly Doped Drain）構造に形成されている。
　チャネル形成領域は、一対の主電極２３Ｂ間において、第２半導体層２１により形成されている。
　強誘電体２５Ｂはチャネル形成領域上に形成されている。強誘電体２５Ｂには、例えば二酸化珪素に比べて比誘電率が高いハイカッパーケイ（High-k）絶縁体が使用されている。具体例として、強誘電体２５Ｂは、例えば酸化ジルコニウムハフニウム（ＨｆＺｒＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）等により形成されている。
　ゲート電極２６Ｂは強誘電体２５Ｂ上に形成されている。ゲート電極２６Ｂは、例えば選択トランジスタ２０４等のゲート電極２６と同一の材料により形成されている。
　そして、メモリ素子２０８のゲート長方向を選択トランジスタ２０４等のゲート長方向に対して平行にして、メモリ素子２０８が第２半導体層２１に配設されている。
［作用効果］
　第９実施の形態に係る固体撮像装置９では、第１実施の形態に係る固体撮像装置により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置９は、図１２に示されるように、第２基体２０の第２半導体層２１にメモリ素子２０８を備える。このため、第２半導体層２１を有効に利用することができる。例えば、第２半導体層２１に強誘電体メモリを含む回路を搭載することができる。
　さらに、固体撮像装置９では、画素回路２００を構築する選択トランジスタ２０４等のゲート長方向（図１参照）に対して、メモリ素子２０８のゲート長方向が平行とされ、第２半導体層２１にメモリ素子２０８が配設される。このため、メモリ素子２０８において、短チャネル効果やノイズの発生を効果的に抑制又は防止することができるので、電気的信頼性を向上させることができる。
　加えて、メモリ素子２０８において、ゲート幅方向の寸法を拡張することができるので、相互コンダクタンスを改善することができる。
　なお、第９実施の形態に係る固体撮像装置９は、第７実施の形態に係る固体撮像装置７又は第８実施の形態に係る固体撮像装置８と組み合わせて、第２半導体層２１にメモリ素子２０８及び容量２０６又は抵抗２０７を備えてもよい。
　さらに、第９実施の形態に係る固体撮像装置９は、第７実施の形態に係る固体撮像装置７及び第８実施の形態に係る固体撮像装置８と組み合わせて、第２半導体層２１にメモリ素子２０８、容量２０６及び抵抗２０７を備えてもよい。
＜１０．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１４は、撮像部１２０３１の設置位置の例を示す図である。
　図１４では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。撮像部１２０３１に本開示に係る技術を適用することにより、より簡易な構成の撮像部１２０３１を実現できる。
＜１１．内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図１５は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図１５では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図１６は、図１５に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、カメラヘッド１１１０２の撮像部１１４０２に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、構造の簡素化を実現しつつ、良好な術部画像を得ることができる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜１２．その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　例えば、上記第１実施の形態から第９実施の形態に係る固体撮像装置のうち、２以上の実施の形態に係る固体撮像装置を組み合わせてもよい。
　また、本技術は、第３基体上に２層の第１半導体層及び第２半導体層を備えた固体撮像装置に適用されているが、第３基体上に３層以上の半導体層を備える場合にも適用可能である。
　本開示では、固体撮像装置は、第１半導体層と、第２半導体層とを備える。第１半導体層では、光電変換素子を有する画素が面方向に沿って行列状に複数配列される。第２半導体層は、画素の光入射側とは反対側において、第１半導体層に積層される。第２半導体層には、画素に電気的に接続され、画素の配列方向に対してゲート長方向を傾斜させた第１トランジスタを備える。
　これにより、画素の配列とは独立に第１トランジスタが第２半導体層に配設されるので、第１半導体層において画素の微細化を実現することができる。加えて、画素の配列方向に対して第１トランジスタのゲート長方向を傾斜させ、第１トランジスタのゲート長寸法を長くすることができので、第１トランジスタの電気的特性を向上させることができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。
（１）光電変換素子を有する画素が面方向に沿って行列状に複数配列された第１半導体層と、
　前記画素に電気的に接続され、前記画素の配列方向に対してゲート長方向を傾斜させた第１トランジスタを有し、前記画素の光入射側とは反対側において、前記第１半導体層に積層された第２半導体層と、
　を備えている固体撮像装置。
（２）前記画素は、平面視において矩形状に形成され、
　前記第１トランジスタのゲート長方向は、平面視において前記画素の対角方向に対して平行である
　前記（１）に記載の固体撮像装置。
（３）前記第１トランジスタは、前記画素に接続される画素回路を構築している
　前記（１）又は（２）に記載の固体撮像装置。
（４）前記第１トランジスタは、前記画素回路を構築する増幅トランジスタ、選択トランジスタ、リセットトランジスタ又はフローティングディフュージョン変換ゲイン切替えトランジスタである
　前記（３）に記載の固体撮像装置。
（５）前記増幅トランジスタのゲート長は、前記選択トランジスタ又は前記リセットトランジスタのゲート長よりも長い
　前記（４）に記載の固体撮像装置。
（６）１つの前記画素回路に対して、複数の前記増幅トランジスタが電気的に並列に接続されている
　前記（４）又は（５）に記載の固体撮像装置。
（７）前記第１半導体層の前記第２半導体層側に配設され、前記画素に第１配線層を介して電気的に接続された第１端子と、
　前記第２半導体層の前記第１半導体層側に配設され、前記第１トランジスタに第２配線層を介して電気的に接続され、かつ、前記第１端子に接合されている第２端子と、を更に備えている
　前記（１）から（６）のいずれか１つに記載の固体撮像装置。
（８）前記第１半導体層から前記第２半導体層を貫通し、前記画素と前記第１トランジスタとを電気的に接続する貫通配線を更に備えている
　前記（１）から（６）のいずれか１つに記載の固体撮像装置。
（９）前記第２半導体層の前記第１半導体層とは反対側に積層され、第２トランジスタを有し、前記画素回路を制御する周辺回路が搭載された第３半導体層を更に備えている
　前記（３）から（８）のいずれか１つに記載の固体撮像装置。
（１０）前記第２トランジスタのゲート長方向は、前記画素の配列方向に対して平行である
　前記（９）に記載の固体撮像装置。
（１１）前記第２半導体層は、金属体／誘電体／半導体型容量、抵抗及びメモリ素子のうち選択された１以上の素子を更に配設している
　前記（１）から（１０）のいずれか１つに記載の固体撮像装置。
（１２）前記金属体／誘電体／半導体型容量は、平面視において矩形状に形成された金属体を第１電極とし、半導体を第２電極として構成され、
　前記第１電極の中心線が、前記第１トランジスタのゲート長方向に対して平行である
　前記（１１）に記載の固体撮像装置。
（１３）前記抵抗の抵抗長方向が、前記第１トランジスタのゲート長方向に対して平行である
　前記（１１）又は（１２）に記載の固体撮像装置。
（１４）前記メモリ素子は、一対の主電極と、前記主電極間に配設されたチャネル形成領域と、前記チャネル形成領域上に配設された強誘電体と、前記強誘電体上に配設されたゲート電極とを有し、
　前記メモリ素子のゲート長方向は、前記第１トランジスタのゲート長方向に対して平行である
　前記（１１）から（１３）のいずれか１つに記載の固体撮像装置。
　本出願は、日本国特許庁において２０２１年３月１５日に出願された日本特許出願番号２０２１－０４１８９２号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (14)

  1. 　光電変換素子を有する画素が面方向に沿って行列状に複数配列された第１半導体層と、
    　前記画素に電気的に接続され、前記画素の配列方向に対してゲート長方向を傾斜させた第１トランジスタを有し、前記画素の光入射側とは反対側において、前記第１半導体層に積層された第２半導体層と、
    　を備えている固体撮像装置。
  2. 　前記画素は、平面視において矩形状に形成され、
    　前記第１トランジスタのゲート長方向は、平面視において前記画素の対角方向に対して平行である
    　請求項１に記載の固体撮像装置。
  3. 　前記第１トランジスタは、前記画素に接続される画素回路を構築している
    　請求項１に記載の固体撮像装置。
  4. 　前記第１トランジスタは、前記画素回路を構築する増幅トランジスタ、選択トランジスタ、リセットトランジスタ又はフローティングディフュージョン変換ゲイン切替えトランジスタである
    　請求項３に記載の固体撮像装置。
  5. 　前記増幅トランジスタのゲート長は、前記選択トランジスタ又は前記リセットトランジスタのゲート長よりも長い
    　請求項４に記載の固体撮像装置。
  6. 　１つの前記画素回路に対して、複数の前記増幅トランジスタが電気的に並列に接続されている
    　請求項４に記載の固体撮像装置。
  7. 　前記第１半導体層の前記第２半導体層側に配設され、前記画素に第１配線層を介して電気的に接続された第１端子と、
    　前記第２半導体層の前記第１半導体層側に配設され、前記第１トランジスタに第２配線層を介して電気的に接続され、かつ、前記第１端子に接合されている第２端子と、を更に備えている
    　請求項１に記載の固体撮像装置。
  8. 　前記第１半導体層から前記第２半導体層を貫通し、前記画素と前記第１トランジスタとを電気的に接続する貫通配線を更に備えている
    　請求項１に記載の固体撮像装置。
  9. 　前記第２半導体層の前記第１半導体層とは反対側に積層され、第２トランジスタを有し、前記画素回路を制御する周辺回路が搭載された第３半導体層を更に備えている
    　請求項３に記載の固体撮像装置。
  10. 　前記第２トランジスタのゲート長方向は、前記画素の配列方向に対して平行である
    　請求項９に記載の固体撮像装置。
  11. 　前記第２半導体層は、金属体／誘電体／半導体型容量、抵抗及びメモリ素子のうち選択された１以上の素子を更に配設している
    　請求項１に記載の固体撮像装置。
  12. 　前記金属体／誘電体／半導体型容量は、平面視において矩形状に形成された金属体を第１電極とし、半導体を第２電極として構成され、
    　前記第１電極の中心線が、前記第１トランジスタのゲート長方向に対して平行である
    　請求項１１に記載の固体撮像装置。
  13. 　前記抵抗の抵抗長方向が、前記第１トランジスタのゲート長方向に対して平行である
    　請求項１１に記載の固体撮像装置。
  14. 　前記メモリ素子は、一対の主電極と、前記主電極間に配設されたチャネル形成領域と、前記チャネル形成領域上に配設された強誘電体と、前記強誘電体上に配設されたゲート電極とを有し、
    　前記メモリ素子のゲート長方向は、前記第１トランジスタのゲート長方向に対して平行である
    　請求項１１に記載の固体撮像装置。
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