WO2022158322A1 - 半導体装置 - Google Patents

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WO2022158322A1
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wiring
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幸太郎 柴田
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ローム株式会社
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Definitions

  • the present disclosure relates to semiconductor devices.
  • a power module described in Patent Document 1 includes a plurality of first semiconductor elements, a plurality of first connection wirings, wiring layers, and signal terminals.
  • the plurality of first semiconductor elements are, for example, MOSFETs. Each first semiconductor element is turned on/off according to a drive signal input to the gate terminal.
  • the plurality of first connection wirings are wires, for example, and connect the gate terminals of the plurality of first semiconductor elements and the wiring layer.
  • a signal terminal is connected to the wiring layer.
  • the signal terminal is connected to the gate terminal of each first semiconductor element via the wiring layer and each first connection wiring.
  • the signal terminal supplies a drive signal for driving each first semiconductor element to the gate terminal of each first semiconductor element.
  • unexpected oscillations may occur in drive signals (eg, gate voltage). Oscillation in the drive signal may cause a malfunction in a circuit (for example, a semiconductor device) including the power semiconductor element.
  • an object of the present disclosure is to provide a semiconductor device capable of suppressing oscillation of a drive signal.
  • a semiconductor device each has a first electrode, a second electrode and a third electrode, and according to a first drive signal input to the third electrode, the first electrode and the second electrode a first control terminal to which the first drive signal is input; a first wiring section to which the first control terminal is electrically connected; A second wiring portion separated from the wiring portion, a plurality of third wiring portions each separated from the first wiring portion and the second wiring portion, and the first wiring portion and the second wiring portion are electrically connected.
  • the first electrodes of the plurality of first semiconductor elements are electrically connected to each other.
  • the second electrodes of the plurality of first semiconductor elements are electrically connected to each other.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment
  • FIG. FIG. 2 is a perspective view of FIG. 1 with a sealing member omitted
  • FIG. 3 is a partially enlarged view enlarging a part of FIG. 2
  • FIG. 3 is a partially enlarged view enlarging a part of FIG. 2
  • FIG. 2 is a plan view showing the semiconductor device according to the first embodiment, showing a sealing member with imaginary lines
  • FIG. 6 is a plan view of FIG. 5 omitting a plurality of terminals, a plurality of connecting members, and a sealing member
  • FIG. 7 is a plan view of FIG. 6 with some wiring portions omitted
  • FIG. 8 is a plan view of FIG.
  • FIG. 7 is a cross-sectional view along line IX-IX of FIG. 5;
  • FIG. FIG. 6 is a cross-sectional view along line XX of FIG. 5;
  • 6 is a cross-sectional view along line XI-XI of FIG. 5;
  • FIG. 6 is a cross-sectional view along line XII-XII in FIG. 5;
  • FIG. 13 is a partially enlarged view enlarging a part of FIG. 12;
  • FIG. 13 is a partially enlarged view enlarging a part of FIG. 12;
  • It is a perspective view showing a semiconductor device according to a second embodiment.
  • FIG. 10 is a plan view showing the semiconductor device according to the second embodiment, with a part of the case omitted;
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII of FIG. 16, showing part of the case in phantom lines;
  • FIG. 10 is a plan view showing the semiconductor device according to the third embodiment, and is a drawing showing a sealing member with imaginary lines;
  • FIG. 10 is a plan view showing a semiconductor device according to a fourth embodiment, showing a sealing member with imaginary lines;
  • FIG. 11 is an exploded perspective view showing part of a semiconductor device according to a fourth embodiment;
  • FIG. 20 is a cross-sectional view along line XXI-XXI of FIG. 19;
  • FIG. 20 is a plan view showing a semiconductor device according to a fifth embodiment, and is a drawing showing a sealing member with imaginary lines;
  • the semiconductor device A1 includes a plurality of first semiconductor elements 1, a plurality of second semiconductor elements 2, a supporting member 3, a plurality of insulating substrates 41, and a plurality of wiring portions 511 to 514, 521 to 523, 531 to 533, 541 to 543. , 551 to 553, 561, 571, 572, a plurality of metal members 58, 59, a pair of control terminals 61, 62, a plurality of detection terminals 63 to 65, a plurality of connection members 7, and a sealing member 8.
  • the plurality of connecting members 7 includes a plurality of connecting members 711, 712, 721-723, 731-733, 741-743, 751-753, as shown in FIGS.
  • FIG. 1 is a perspective view showing the semiconductor device A1.
  • FIG. 2 is a perspective view of FIG. 1 with the sealing member 8 omitted.
  • FIG. 3 is an enlarged view of a part of FIG. 2 .
  • FIG. 4 is an enlarged view of a part of FIG. 2 .
  • FIG. 5 is a plan view showing the semiconductor device A1, in which the sealing member 8 is indicated by an imaginary line (chain double-dashed line).
  • 6 is a plan view of FIG. 5 with the pair of control terminals 61 and 62, the plurality of detection terminals 63 to 65, and the plurality of connection members 7 omitted.
  • 7 is a plan view of FIG.
  • FIG. 6 is a plan view of FIG. 7 with the insulating substrate 41 omitted.
  • FIG. 9 is a cross-sectional view along line IX-IX in FIG. 5.
  • FIG. 10 is a cross-sectional view taken along line XX of FIG. 5.
  • FIG. 11 is a cross-sectional view along line XI-XI in FIG.
  • FIG. 12 is a cross-sectional view taken along line XII-XII in FIG.
  • FIG. 13 is a partially enlarged view enlarging a part of FIG. 12.
  • FIG. FIG. 14 is a partially enlarged view enlarging a part of FIG. 12.
  • FIG. 14 is a partially enlarged view enlarging a part of FIG. 12.
  • the three mutually orthogonal directions are the x-direction, the y-direction, and the z-direction.
  • the z-direction is, for example, the thickness direction of the semiconductor device A1.
  • the x direction is the horizontal direction in the plan view of the semiconductor device A1 (see FIG. 5).
  • the y direction is the vertical direction in the plan view (see FIG. 5) of the semiconductor device A1.
  • the x-direction is an example of a "first direction” and the y-direction is an example of a "second direction.”
  • Each of the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 is, for example, a MOSFET.
  • Each of the plurality of first semiconductor elements 1 and the second semiconductor elements 2 is a field effect transistor including a MISFET (Metal-Insulator-Semiconductor FET) or another switching element such as a bipolar transistor including an IGBT instead of a MOSFET. There may be.
  • Each of the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 is configured using a semiconductor material mainly containing SiC (silicon carbide).
  • the semiconductor material is not limited to SiC, and may be Si (silicon), GaAs (gallium arsenide), GaN (gallium nitride), Ga 2 O 3 (gallium oxide), or the like.
  • Each of the plurality of first semiconductor elements 1 has an element main surface 1a and an element rear surface 1b, as shown in FIG.
  • the element main surface 1a and the element back surface 1b are separated from each other in the z direction.
  • the element main surface 1a faces the z2 direction, and the element back surface 1b faces the z1 direction.
  • the element main surface 1a is an example of a "first element main surface”
  • the element back surface 1b is an example of a "first element back surface”.
  • Each of the plurality of first semiconductor elements 1 has a first electrode 11, a second electrode 12 and a third electrode 13. As shown in FIG. 13, in each first semiconductor element 1, a first electrode 11 is formed on the element rear surface 1b, and a second electrode 12 and a third electrode 13 are formed on the element main surface 1a. . In the example where each first semiconductor element 1 is a MOSFET, the first electrode 11 is the drain electrode, the second electrode 12 is the source electrode and the third electrode 13 is the gate electrode.
  • a first drive signal for example, gate voltage
  • each first semiconductor element 1 switches between a conductive state and a cut-off state according to the first drive signal. The operation of switching between the conductive state and the cutoff state is called a switching operation.
  • each first semiconductor element 1 is driven by a first driving signal (for example, a gate voltage) input to a third electrode 13 (gate electrode), a first electrode 11 (drain electrode) and a second electrode 12 (source electrode). is on/off controlled.
  • a first driving signal for example, a gate voltage
  • the first electrodes 11 are electrically connected to each other and the second electrodes 12 are electrically connected to each other by a configuration described in detail later.
  • the plurality of first semiconductor elements 1 are arranged along the x direction, as shown in FIGS. As shown in FIG. 13, each first semiconductor element 1 is bonded to a supporting member 3 (a conductive plate 31 to be described later) via a conductive bonding material 19 .
  • the conductive bonding material 19 is, for example, solder, metal paste material, or sintered metal.
  • Each of the plurality of second semiconductor elements 2 has an element main surface 2a and an element back surface 2b, as shown in FIG.
  • the element main surface 2a and the element back surface 2b are separated from each other in the z direction.
  • the element main surface 2a faces the z2 direction, and the element back surface 2b faces the z1 direction.
  • the element main surface 2a is an example of a "second element main surface”
  • the element back surface 2b is an example of a "second element back surface”.
  • Each of the plurality of second semiconductor elements 2 has a fourth electrode 21, a fifth electrode 22 and a sixth electrode 23.
  • the fourth electrode 21 is formed on the element rear surface 2b, and the fifth electrode 22 and the sixth electrode 23 are formed on the element main surface 2a.
  • the fourth electrode 21 is the drain electrode
  • the fifth electrode 22 is the source electrode
  • the sixth electrode 23 is the gate electrode.
  • a second drive signal for example, gate voltage
  • each second semiconductor element 2 performs a switching operation (conducting state and interrupting state) according to the second drive signal. ).
  • each second semiconductor element 2 operates according to a second drive signal (for example, gate voltage) input to a sixth electrode 23 (gate electrode), a fourth electrode 21 (drain electrode) and a fifth electrode 22 (source electrode). electrodes) are on/off controlled.
  • the fourth electrodes 21 are electrically connected to each other and the fifth electrodes 22 are electrically connected to each other by a configuration described in detail later.
  • the plurality of second semiconductor elements 2 are arranged along the x direction, as shown in FIGS.
  • the plurality of second semiconductor elements 2 are positioned in the y2 direction from the plurality of first semiconductor elements 1 .
  • each second semiconductor element 2 is bonded to a support member 3 (a conductive plate 32 to be described later) via a conductive bonding material 29 .
  • the conductive bonding material 29 is, for example, solder, metal paste material, or sintered metal.
  • the semiconductor device A1 is configured, for example, as a half-bridge switching circuit.
  • the plurality of first semiconductor elements 1 form an upper arm circuit of the semiconductor device A1, and the plurality of second semiconductor elements 2 form a lower arm circuit of the semiconductor device A1.
  • the plurality of first semiconductor elements 1 are electrically connected in parallel with each other, and the plurality of second semiconductor elements 2 are electrically connected in parallel with each other.
  • the first semiconductor elements 1 and the second semiconductor elements 2 are electrically connected to the second electrodes 12 and the fourth electrodes 21 so that the first semiconductor elements 1 and the second semiconductor elements 2 are connected to each other. are connected in series. Each first semiconductor element 1 and each second semiconductor element 2 form a bridge through this series connection.
  • the semiconductor device A1 comprises four first semiconductor elements 1 and four second semiconductor elements 2 (see FIGS. 2 and 5).
  • the number of each of the first semiconductor element 1 and the number of the second semiconductor element 2 is not limited to this configuration, and can be changed as appropriate according to the performance required of the semiconductor device A1.
  • the support member 3 supports the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2, as shown in FIGS.
  • the support member 3 has a pair of conductive plates 31, 32 and a pair of insulating plates 33, 34, as shown in FIGS.
  • Each conductive plate 31, 32 is made of a conductive material, such as copper or a copper alloy.
  • Each of the conductive plates 31 and 32 may be, for example, a laminate in which a layer made of copper and a layer made of molybdenum are alternately laminated in the z-direction. In this case, both surface layers in the z1 and z2 directions of the conductive plates 31 and 32 are layers made of copper.
  • Each of the conductive plates 31 and 32 has a rectangular shape, for example, when viewed in the z-direction (“plan view”), as shown in FIG.
  • the conductive plate 31 has a plurality of first semiconductor elements 1 mounted thereon and supports the plurality of first semiconductor elements 1 .
  • the conductive plate 31 conducts to the first electrode 11 (drain electrode) of each first semiconductor element 1 .
  • the first electrodes 11 of the plurality of first semiconductor elements 1 are electrically connected to each other via the conductive plate 31 .
  • Conductive plate 31 has, for example, a rectangular parallelepiped shape.
  • the dimension of the conductive plate 31 along the z-direction is larger than the dimension of the insulating substrate 41 along the z-direction.
  • the conductive plate 31 is an example of the "first mounting portion".
  • the conductive plate 31 has a mounting surface 31a, as shown in FIGS. 9 and 11-13.
  • the mounting surface 31a faces the z2 direction.
  • each first semiconductor element 1 is joined and the wiring portion 511 is joined.
  • the conductive plate 31 is bonded to the insulating plate 33 via a bonding material 319, as shown in FIGS.
  • the bonding material 319 may be conductive or insulating.
  • the conductive plate 32 has a plurality of second semiconductor elements 2 mounted thereon and supports the plurality of second semiconductor elements 2 .
  • the conductive plate 32 conducts to the fourth electrode 21 (drain electrode) of each second semiconductor element 2 .
  • the fourth electrodes 21 of the plurality of second semiconductor elements 2 are electrically connected to each other via the conductive plate 32 .
  • Conductive plate 32 has, for example, a rectangular parallelepiped shape.
  • the dimension of the conductive plate 32 along the z-direction is larger than the dimension of the insulating substrate 41 along the z-direction.
  • the conductive plate 32 is an example of a “second mounting portion”.
  • the conductive plate 32 as shown in FIGS. 10, 12 and 14, has a mounting surface 32a.
  • the mounting surface 32a faces the z2 direction.
  • the second semiconductor elements 2 are bonded and the wiring portions 514 are bonded.
  • the conductive plate 32 is bonded to the insulating plate 34 via a bonding material 329, as shown in FIGS.
  • the bonding material 329 may be conductive or insulating.
  • Each of the pair of insulating plates 33 and 34 is made of an insulating material, such as Al 2 O 3 .
  • Each insulating plate 33, 34 has, for example, a rectangular shape in plan view, as shown in FIG. As shown in FIGS. 8, 9 and 11-13, the insulating plate 33 supports the conductive plate 31. As shown in FIGS. As shown in FIGS. 8, 10-12 and 14, insulating plate 34 supports conductive plate 32 .
  • a plated layer may be formed on the surfaces of the insulating plates 33 and 34 to which the conductive plates 31 and 32 are joined. The plated layer is made of silver or a silver alloy, for example.
  • the insulating substrate 41 is made of an insulating material, such as a glass epoxy resin.
  • Insulating substrate 41 may be made of ceramics such as AlN (aluminum nitride), SiN (silicon nitride), and Al 2 O 3 (aluminum oxide) instead of glass epoxy resin.
  • the insulating substrate 41 is an example of an "insulating substrate”.
  • the insulating substrate 41 has a main surface 411 and a back surface 412, as shown in FIGS.
  • the major surface 411 and the back surface 412 are spaced apart in the z-direction.
  • the main surface 411 faces the z2 direction, and the back surface 412 faces the z1 direction.
  • the main surface 411 is an example of a "substrate main surface”
  • the back surface 412 is an example of a "substrate back surface”.
  • the insulating substrate 41 includes a plurality of through holes 413, a through hole 414, a plurality of openings 415 and a plurality of openings 416, as shown in FIGS. 7 and 11-14.
  • Each of the plurality of through holes 413 penetrates the insulating substrate 41 from the main surface 411 to the back surface 412 in the z-direction, as shown in FIG.
  • each metal member 59 is inserted into each through hole 413 .
  • the inner surface of each through hole 413 is not in contact with each metal member 59 as shown in FIGS. 7 and 11 .
  • the inner surface of each through hole 413 may be in contact with each metal member 59 .
  • "inserted" means that a certain member (for example, each metal member 59) is in a certain through-hole (for example, each through-hole 413), and a certain member is inserted on the inner surface of the certain through-hole. Whether they are in contact or not is not limited.
  • An insulating member different from the insulating substrate 41 may be formed in the gap between each metal member 59 and each through hole 413 .
  • the through hole 414 penetrates the insulating substrate 41 from the main surface 411 to the back surface 412 in the z direction.
  • a metal member 58 is inserted into the through hole 414 as shown in FIG.
  • the inner surface of the through hole 414 is in contact with the metal member 58 (see FIG. 7), but it does not have to be in contact.
  • Each of the plurality of openings 415 penetrates the insulating substrate 41 from the main surface 411 to the back surface 412 in the z-direction, as shown in FIGS. As shown in FIG. 7, each opening 415 surrounds each first semiconductor element 1 in plan view. Each opening 415 is an example of a "first opening”.
  • Each of the plurality of openings 416 penetrates the insulating substrate 41 from the main surface 411 to the back surface 412 in the z-direction, as shown in FIGS. As shown in FIG. 7, each opening 416 surrounds each second semiconductor element 2 in plan view. Each opening 416 is an example of a "second opening”.
  • a plurality of wiring portions 511 to 514, 521 to 523, 531 to 533, 541 to 543, 551 to 553, and 561 are part of the support member 3 (conductive plates 31 and 32), a plurality of metal members 58 and 59 and a plurality of These connection members 711, 712, 721 to 723, 731 to 733, 741 to 743, and 751 to 753 form conduction paths in the semiconductor device A1.
  • the plurality of wiring portions 511-514, 521-523, 531-533, 541-543, 551-553, 561, 571, 572 are separated from each other.
  • the plurality of wiring portions 511-514, 521-523, 531-533, 541-543, 551-553, 561, 571, 572 are made of copper or a copper alloy, for example.
  • the thicknesses (dimensions in the z direction) and constituent materials of the wiring portions 511 to 514, 521 to 523, 531 to 533, 541 to 543, 551 to 553, 561, 571, and 572 correspond to the specifications of the semiconductor device A1 (rated current , allowable current, rated voltage and withstand voltage, internal inductance of the entire device, size of the device, etc.).
  • a plurality of wiring portions 511 to 514 constitute conduction paths for the main current in the semiconductor device A1.
  • the wiring portion 511 and the wiring portion 512 overlap each other in plan view
  • the wiring portion 513 and the wiring portion 514 overlap each other in plan view.
  • the wiring portion 511 is formed on the back surface 412 of the insulating substrate 41 .
  • the wiring portion 511 is joined to the mounting surface 31a of the conductive plate 31, as shown in FIGS.
  • the wiring portion 511 is electrically connected to each first electrode 11 (drain electrode) of the plurality of first semiconductor elements 1 through the conductive plate 31 .
  • the wiring part 511 includes a plurality of openings 511a and through holes 511b, as shown in FIGS. As shown in FIGS. 12 and 13, each of the plurality of openings 511a penetrates in the z direction. As can be understood from FIGS. 12 and 13, the plurality of openings 511a overlap each opening 415 of the insulating substrate 41 in plan view. As shown in FIG. 8, each opening 511a surrounds each first semiconductor element 1 in plan view.
  • the through hole 511b penetrates the wiring portion 511 in the z direction. As shown in FIG. 8, a metal member 58 is fitted in each through hole 511b.
  • the wiring portion 512 is formed on the main surface 411 of the insulating substrate 41 . As can be understood from FIGS. 5 and 6, the wiring portion 512 is electrically connected to the fifth electrode 22 (source electrode) of each second semiconductor element 2 via a plurality of connection members 712 . The wiring part 512 is formed so as to avoid each of the plurality of first semiconductor elements 1 in plan view.
  • the wiring portion 513 is formed on the main surface 411 of the insulating substrate 41 .
  • the wiring portion 513 is positioned in the y1 direction from the wiring portion 512 in plan view.
  • the wiring portion 513 is electrically connected to the second electrode 12 (source electrode) of each first semiconductor element 1 via a plurality of connection members 711 .
  • the wiring portion 513 is electrically connected to the fourth electrode 21 (drain electrode) of each second semiconductor element 2 via the wiring portion 514 and each metal member 59 by a configuration described in detail later.
  • the wiring part 513 is formed so as to avoid each of the plurality of second semiconductor elements 2 in plan view.
  • the wiring portion 513 includes a plurality of through holes 513a, as shown in FIGS. As shown in FIGS. 6 and 11, one metal member 59 is fitted in each through hole 513a. As shown in FIGS. 6 and 11, the inner surface of each through-hole 513 a is in contact with each metal member 59 .
  • “fitted” means a state in which a certain member (for example, each metal member 59) is in a certain through hole (for example, each through hole 513a), and a certain member is in contact with the inner surface of the certain through hole. There is. In other words, the "inserted" state corresponds to the state of being in contact with the inner surface of the through-hole among the "inserted” states.
  • each through-hole 513 a is circular in plan view (see FIG. 6 ), but may be changed as appropriate according to the shape of each metal member 59 .
  • the wiring part 514 is formed on the back surface 412 of the insulating substrate 41 .
  • the wiring portion 514 is joined to the mounting surface 32a of the conductive plate 32, as shown in FIGS.
  • the wiring portion 514 is electrically connected to each fourth electrode 21 (drain electrode) of the plurality of second semiconductor elements 2 via the conductive plate 32 .
  • the wiring part 514 is electrically connected to the second electrode 12 (source electrode) of each first semiconductor element 1 through the wiring part 513 and each metal member 59 by a structure described in detail later.
  • the wiring part 514 includes a plurality of openings 514a and a plurality of through holes 514b, as shown in FIGS.
  • each of the plurality of openings 514a penetrates in the z-direction.
  • the plurality of openings 514a respectively overlap the respective openings 416 of the insulating substrate 41 in plan view.
  • each opening 514a surrounds each second semiconductor element 2 in plan view.
  • each of the plurality of through holes 514b penetrates the wiring portion 514 in the z direction.
  • Each through-hole 514b overlaps with each through-hole 513a of the wiring portion 513 in plan view.
  • a plurality of metal members 59 are fitted one by one in each through hole 514b.
  • the wiring portion 511 includes the first power terminal portion 501, as shown in FIG.
  • the first power terminal portion 501 is located at the end portion of the wiring portion 511 on the x2 direction side. Since the first power terminal portion 501 is part of the wiring portion 511 , it is electrically connected to each first electrode 11 (drain electrode) of the plurality of first semiconductor elements 1 .
  • the wiring portion 512 includes a second power terminal portion 502, as shown in FIGS.
  • the second power terminal portion 502 is located at the end of the wiring portion 512 on the x2 direction side. Since the second power terminal portion 502 is part of the wiring portion 512 , it is electrically connected to the fifth electrode 22 (source electrode) of each second semiconductor element 2 .
  • the wiring portion 513 includes a third power terminal portion 503, as shown in FIGS.
  • the third power terminal portion 503 is located at the end of the wiring portion 513 on the x2 direction side. Since the third power terminal portion 503 is a part of the wiring portion 513, the second electrode 12 (source electrode) of each first semiconductor element 1 and the fourth electrode 21 (drain electrode) of each second semiconductor element 2 are connected to each other. conducts to
  • the wiring portion 514 includes a fourth power terminal portion 504, as shown in FIG.
  • the fourth power terminal portion 504 is located at the end of the wiring portion 514 on the x2 direction side. Since the fourth power terminal portion 504 is a part of the wiring portion 514, the second electrode 12 (source electrode) of each first semiconductor element 1 and the fourth electrode 21 (drain electrode) of each second semiconductor element 2 are connected to each other. conducts to
  • the first power terminal portion 501 , the second power terminal portion 502 , the third power terminal portion 503 and the fourth power terminal portion 504 are separated from each other and exposed from the sealing member 8 .
  • Each surface of the first power terminal portion 501, the second power terminal portion 502, the third power terminal portion 503, and the fourth power terminal portion 504 may be plated or may not be plated. good too.
  • the first power terminal portion 501 and the second power terminal portion 502 overlap each other in plan view.
  • the third power terminal portion 503 and the fourth power terminal portion 504 overlap each other in plan view.
  • the semiconductor device A1 includes a third power terminal portion 503 and a fourth power terminal portion 504, but unlike this configuration, either the third power terminal portion 503 or the fourth power terminal portion 504 Only one may be included.
  • the first power terminal portion 501 and the second power terminal portion 502 are connected to, for example, an external DC power supply, and a power supply voltage (DC voltage) is applied.
  • the first power terminal portion 501 is the P terminal connected to the positive electrode of the DC power supply
  • the second power terminal portion 502 is the N terminal connected to the negative electrode of the DC power supply.
  • the DC voltage applied to the first power terminal portion 501 and the second power terminal portion 502 is converted into an AC voltage by each switching operation of the plurality of first semiconductor elements 1 and each switching operation of the plurality of second semiconductor elements 2. be done.
  • the converted voltage (AC voltage) is output from the third power terminal section 503 and the fourth power terminal section 504, respectively.
  • the main current in the semiconductor device A1 is generated by this power supply voltage and the converted voltage.
  • a plurality of wiring portions 521 to 523, 531 to 533, 541 to 543, 551 to 553, and 561 form conduction paths for control signals in the semiconductor device A1.
  • the wiring portion 521 is formed on the main surface 411 of the insulating substrate 41 . As shown in FIG. 5, the wiring portion 521 is electrically connected to the control terminal 61 .
  • the wiring part 521 is an example of the "first wiring part".
  • the wiring portion 521 includes two pad portions 521a and 521b and a connecting portion 521c.
  • the pad portion 521a is a portion of the wiring portion 521 to which the control terminal 61 is joined.
  • the pad portion 521b is a portion of the wiring portion 521 to which one end of the connecting member 721 is connected.
  • the pad portion 521b is located on one side of the x direction (the x2 direction in the examples shown in FIGS. 5 and 6) with respect to the pad portion 521a.
  • the connecting portion 521c connects the two pad portions 521a and 521b.
  • the wiring portion 522 is formed on the main surface 411 of the insulating substrate 41 . As shown in FIGS. 5 and 6, the wiring portion 522 has a belt-like shape whose longitudinal direction is the x direction in plan view. A connection member 721 and a plurality of connection members 722 are respectively joined to the wiring portion 522 . The wiring portion 522 is electrically connected to the wiring portion 521 via the connection member 721 .
  • the wiring part 522 is an example of the "second wiring part".
  • a plurality of wiring portions 523 are formed on the main surface 411 of the insulating substrate 41 respectively. As shown in FIGS. 5 and 6, each wiring portion 523 has a belt-like shape whose longitudinal direction is the x direction in plan view. A connection member 722 and a connection member 723 are respectively joined to each wiring portion 523 . Each wiring portion 523 is electrically connected to the third electrode 13 (gate electrode) of each first semiconductor element 1 through each connection member 723 .
  • the wiring part 523 is an example of the "third wiring part".
  • the wiring portion 522 and the plurality of wiring portions 523 are arranged along the x direction. Also, the wiring portion 522 and the plurality of wiring portions 523 are positioned on the other side (x2 direction) in the x direction with respect to the pad portion 521b, and overlap the pad portion 521b when viewed in the x direction.
  • the plurality of wiring portions 523 may be arranged, for example, on one side of the x direction (x1 direction) from the wiring portion 522 or on the other side of the x direction (x2 direction) (FIGS. 5 and 5). 6).
  • two of the four wiring portions 523 are positioned in the x1 direction from the wiring portion 522, and the other two wiring portions 523 are positioned in the x2 direction from the wiring portion 522. do. That is, in the semiconductor device A1, the same number of wiring portions 523 are arranged with the wiring portion 522 interposed therebetween. The positions of the wiring portions 523 in the x direction with respect to the wiring portions 522 are appropriately changed. may be different.
  • the wiring portion 522 and the plurality of wiring portions 523 are positioned opposite to the side on which the plurality of second semiconductor elements 2 are arranged relative to the plurality of first semiconductor elements 1 in the y direction (that is, the y2 direction).
  • the wiring portion 531 is formed on the main surface 411 of the insulating substrate 41 . As shown in FIG. 5, the wiring portion 531 is electrically connected to the control terminal 62 .
  • the wiring part 531 is an example of the "seventh wiring part".
  • the wiring portion 531 includes two pad portions 531a and 531b and a connecting portion 531c.
  • the pad portion 531a is a portion of the wiring portion 531 to which the control terminal 62 is joined.
  • the pad portion 531b is a portion of the wiring portion 531 to which one end of the connecting member 731 is joined.
  • the pad portion 531b is located on the other side of the x direction (the x2 direction in the examples shown in FIGS. 5 and 6) with respect to the pad portion 531a.
  • the connecting portion 531c connects the two pad portions 531a and 531b.
  • the wiring portion 532 is formed on the main surface 411 of the insulating substrate 41 . As shown in FIGS. 5 and 6, the wiring portion 532 has a strip shape whose longitudinal direction is the x direction in plan view. A connection member 731 and a plurality of connection members 732 are respectively joined to the wiring portion 532 . The wiring portion 532 is electrically connected to the wiring portion 531 via the connection member 731 .
  • the wiring part 532 is an example of the "eighth wiring part".
  • a plurality of wiring portions 533 are formed on the main surface 411 of the insulating substrate 41 respectively. As shown in FIGS. 5 and 6, each wiring portion 533 is strip-shaped with its longitudinal direction extending in the x direction in plan view. A connection member 732 and a connection member 733 are respectively joined to each wiring portion 533 . Each wiring portion 533 is electrically connected to the sixth electrode 23 (gate electrode) of each second semiconductor element 2 via each connection member 733 .
  • the wiring portion 533 is an example of the “ninth wiring portion”.
  • the wiring portion 532 and the plurality of wiring portions 533 are arranged along the x direction. Also, the wiring portion 532 and the plurality of wiring portions 533 are positioned on the other side of the x direction (x2 direction) with respect to the pad portion 531b, and overlap the pad portion 521b when viewed in the x direction.
  • the plurality of wiring portions 533 may be arranged, for example, on one side of the x direction (x1 direction) from the wiring portion 532 or on the other side of the x direction (x2 direction) (FIGS. 5 and 5). 6).
  • two wiring portions 533 are positioned in the x1 direction from the wiring portion 532, and the other two wiring portions 533 are positioned in the x2 direction from the wiring portion 532. do. That is, in the semiconductor device A1, the same number of wiring portions 533 are arranged with the wiring portion 532 interposed therebetween. The positions of the wiring portions 533 in the x direction with respect to the wiring portions 532 are appropriately changed. may be different.
  • the wiring portion 532 and the plurality of wiring portions 533 are positioned opposite to the side on which the plurality of first semiconductor elements 1 are arranged relative to the plurality of second semiconductor elements 2 in the y direction (that is, the y1 direction).
  • the wiring portion 541 is formed on the main surface 411 of the insulating substrate 41 . As shown in FIG. 5, the wiring portion 541 is electrically connected to the detection terminal 63 .
  • the wiring part 541 is an example of the "fourth wiring part".
  • the wiring portion 541 includes two pad portions 541a and 541b and a connecting portion 541c.
  • the pad portion 541a is a portion of the wiring portion 541 to which the detection terminal 63 is joined.
  • the pad portion 541b is a portion of the wiring portion 541 to which one end of the connecting member 741 is joined.
  • the pad portion 541b is located on the other side of the x direction (the x2 direction in the examples shown in FIGS. 5 and 6) with respect to the pad portion 541a.
  • the connecting portion 541c connects the two pad portions 541a and 541b.
  • the wiring portion 542 is formed on the main surface 411 of the insulating substrate 41 . As shown in FIGS. 5 and 6, the wiring portion 542 has a strip shape whose longitudinal direction is the x direction in plan view. A connection member 741 and a plurality of connection members 742 are respectively joined to the wiring portion 542 . The wiring portion 542 is electrically connected to the wiring portion 541 via the connection member 741 . As shown in FIGS. 5 and 6, the wiring portion 522 and the wiring portion 542 are arranged in the y-direction and arranged parallel to each other in the longitudinal direction.
  • the wiring part 542 is an example of the "fifth wiring part".
  • a plurality of wiring portions 543 are formed on the main surface 411 of the insulating substrate 41 respectively. As shown in FIGS. 5 and 6, each wiring portion 543 is strip-shaped with its longitudinal direction extending in the x direction in plan view. A connection member 742 and a connection member 743 are respectively joined to each wiring portion 543 . Each wiring portion 543 is electrically connected to the second electrode 12 (source electrode) of each first semiconductor element 1 through each connection member 743 . Each wiring part 543 is an example of the "sixth wiring part".
  • the wiring portion 542 and the plurality of wiring portions 543 are arranged along the x direction. Also, the wiring portion 542 and the plurality of wiring portions 543 are positioned on the other side (x2 direction) in the x direction with respect to the pad portion 541b, and overlap the pad portion 541b when viewed in the x direction.
  • the plurality of wiring portions 543 may be, for example, arranged on one side of the x direction (x1 direction) from the wiring portion 542 or arranged on the other side of the x direction (x2 direction) (FIGS. 5 and 5). 6).
  • two wiring portions 543 out of the four wiring portions 543 are positioned in the x1 direction from the wiring portion 542, and the other two wiring portions 543 are positioned in the x2 direction from the wiring portion 542. do. That is, in the semiconductor device A1, the same number of wiring portions 543 are arranged with the wiring portion 542 interposed therebetween. The positions of the wiring portions 543 in the x direction with respect to the wiring portions 542 are appropriately changed. may be different.
  • the wiring portion 542 and the plurality of wiring portions 543 are positioned opposite to the side on which the plurality of second semiconductor elements 2 are arranged relative to the plurality of first semiconductor elements 1 in the y direction (that is, the y2 direction). As shown in FIGS. 5 and 6, in the semiconductor device A1, the wiring portion 542 and the plurality of wiring portions 543 are arranged in the y2 direction relative to the wiring portion 522 and the plurality of wiring portions 523. direction may be arranged.
  • the wiring portion 551 is formed on the main surface 411 of the insulating substrate 41 . As shown in FIG. 5, the wiring portion 551 is electrically connected to the detection terminal 64 .
  • the wiring portion 551 is an example of the “tenth wiring portion”. As shown in FIGS. 5 and 6, the wiring portion 551 includes two pad portions 551a and 551b and a connecting portion 551c.
  • the pad portion 551a is a portion of the wiring portion 551 to which the detection terminal 64 is joined.
  • the pad portion 551b is a portion of the wiring portion 551 to which one end of the connection member 751 is joined.
  • the pad portion 551b is located on one side of the x direction (the x2 direction in the examples shown in FIGS. 5 and 6) with respect to the pad portion 551a.
  • the connecting portion 551c connects the two pad portions 551a and 551b.
  • the wiring portion 552 is formed on the main surface 411 of the insulating substrate 41 . As shown in FIGS. 5 and 6, the wiring portion 552 has a belt-like shape whose longitudinal direction is the x direction in plan view. A connection member 751 and a plurality of connection members 752 are respectively joined to the wiring portion 552 . The wiring portion 552 is electrically connected to the wiring portion 551 via the connection member 751 . As shown in FIGS. 5 and 6, the wiring portion 532 and the wiring portion 552 are arranged in the y-direction and arranged parallel to each other in the longitudinal direction. The wiring portion 552 is an example of the “eleventh wiring portion”.
  • a plurality of wiring portions 553 are formed on the main surface 411 of the insulating substrate 41 respectively. As shown in FIGS. 5 and 6, each wiring portion 553 is strip-shaped with its longitudinal direction extending in the x direction in a plan view. A connection member 752 and a connection member 753 are respectively joined to each wiring portion 553 . Each wiring portion 553 is electrically connected to the fifth electrode 22 (source electrode) of each second semiconductor element 2 via each connection member 753 . Each wiring portion 553 is an example of the “twelfth wiring portion”.
  • the wiring portion 552 and the plurality of wiring portions 553 are arranged along the x direction. Also, the wiring portion 552 and the plurality of wiring portions 553 are positioned on the other side (x2 direction) in the x direction with respect to the pad portion 551b, and overlap the pad portion 551b when viewed in the x direction.
  • the plurality of wiring portions 553 may be arranged, for example, on one side of the x direction (x1 direction) from the wiring portion 552 or on the other side of the x direction (x2 direction) (FIGS. 5 and 5). 6).
  • two wiring portions 553 are positioned in the x1 direction from the wiring portion 552, and the other two wiring portions 553 are positioned in the x2 direction from the wiring portion 552. do. That is, in the semiconductor device A1, the same number of wiring portions 553 are arranged with the wiring portion 552 interposed therebetween. The positions of the wiring portions 553 in the x direction with respect to the wiring portions 552 are appropriately changed. may be different.
  • the wiring portion 552 and the plurality of wiring portions 553 are positioned opposite to the side on which the plurality of first semiconductor elements 1 are arranged relative to the plurality of second semiconductor elements 2 in the y direction (that is, the y1 direction). As shown in FIGS. 5 and 6, etc., in the semiconductor device A1, the wiring portion 552 and the plurality of wiring portions 553 are arranged in the y1 direction relative to the wiring portion 532 and the plurality of wiring portions 533. direction may be arranged.
  • the wiring portion 561 is formed on the main surface 411 of the insulating substrate 41 . As shown in FIG. 5, the wiring portion 561 is electrically connected to the detection terminal 65 . As shown in FIG. 6, the wiring portion 561 is formed with a through hole 561a. The through hole 561a penetrates the wiring portion 561 in the z direction. A metal member 58 is fitted in the through hole 561a.
  • a plurality of wiring portions 571 and 572 are formed on the main surface 411 of the insulating substrate 41 respectively.
  • Each of the plurality of wiring portions 571 is formed in a region of the main surface 411 sandwiched between two first semiconductor elements 1 adjacent in the x direction in plan view.
  • Each of the plurality of wiring portions 572 is formed in a region of the main surface 411 sandwiched between two second semiconductor elements 2 adjacent in the x direction in plan view.
  • each of the wiring portions 571 and 572 has a rectangular shape in plan view (see FIGS. 5 and 6), but is not limited to this.
  • Each wiring portion 571 may be formed integrally with the wiring portion 512 , or each wiring portion 572 may be formed integrally with the wiring portion 513 . Also, the wiring portions 571 and 572 may not be formed.
  • the plurality of wiring portions 571 and 572 are electrically connected to none of the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2, respectively.
  • Each of the plurality of metal members 59 penetrates the insulating substrate 41 in the z-direction as shown in FIG.
  • Each metal member 59 is, for example, columnar.
  • the plan view shape of each metal member 59 is circular (see FIGS. 5 to 8), but the plan view shape of each metal member 59 is not circular, but elliptical or polygonal. good too.
  • a constituent material of each metal member 59 is, for example, copper or a copper alloy.
  • the plurality of metal members 59 are fitted into the through holes 513a of the wiring portion 513 and the through holes 514b of the wiring portion 514, respectively, and the through holes of the insulating substrate 41. 413 is inserted.
  • Each metal member 59 is in contact with the inner surface of each through hole 513a and the inner surface of each through hole 514b.
  • Each metal member 59 is supported by being fitted into each through hole 513a and each through hole 514b. At this time, if there are gaps between each metal member 59 and the inner surface of each through hole 513a and between each metal member 59 and the inner surface of each through hole 514b, solder should be poured into these gaps. .
  • this gap is filled with solder, and each metal member 59 is fixed to the wiring portion 513 and the wiring portion 514 .
  • the gap between each metal member 59 and the inner surface of each through hole 413 of the insulating substrate 41 can also be filled with solder.
  • the metal member 58 penetrates the insulating substrate 41 in the z-direction and electrically connects the wiring portion 511 and the wiring portion 561 .
  • Metal member 58 is, for example, columnar.
  • the planar view shape of the metal member 58 is circular (see FIGS. 6 to 8), but the planar view shape of the metal member 58 may be elliptical or polygonal instead of circular.
  • a constituent material of the metal member 58 is, for example, copper or a copper alloy.
  • the metal member 58 is fitted into the through hole 561a of the wiring portion 561 and the through hole 511b of the wiring portion 511, and is also inserted into the through hole 414 of the insulating substrate 41, as shown in FIGS.
  • the metal member 58 is in contact with the inner surface of the through hole 561a, the inner surface of the through hole 511b, and the inner surface of the through hole 414, respectively.
  • the metal member 58 is supported by being fitted into each through hole 561a, 511b, 414. As shown in FIG. At this time, if there are gaps between the metal member 58 and the inner surfaces of the through holes 561a, 511b, and 414, the solder should be poured into the gaps. As a result, this gap is filled with solder, and the metal member 58 is fixed to the wiring portions 511 and 561 and the insulating substrate 41 .
  • each first semiconductor element 1 is formed by each opening 415 of the insulating substrate 41, each opening 511a of the wiring portion 511, and the conductive plate 31. housed in a hollow.
  • the element main surface 1a of each first semiconductor element 1 overlaps either the insulating substrate 41 or the wiring portion 511 when viewed in a direction orthogonal to the z-direction (for example, the y-direction). 512 may overlap. In either case, each first semiconductor element 1 does not protrude above the wiring portion 512 in the z direction (z2 direction).
  • each second semiconductor element 2 is placed in a recess formed by each opening 416 of the insulating substrate 41, each opening 514a of the wiring portion 514, and the conductive plate 32. Contained.
  • the element main surface 2a of each second semiconductor element 2 overlaps either the insulating substrate 41 or the wiring portion 514 when viewed in a direction orthogonal to the z-direction (for example, the y-direction). 513 may overlap. In either case, each second semiconductor element 2 does not protrude above the wiring portion 513 in the z direction (z2 direction).
  • the plurality of control terminals 61, 62 and the plurality of detection terminals 63-65 are each made of a conductive material.
  • This electrically conductive material is, for example, copper or a copper alloy.
  • the plurality of control terminals 61, 62 and the plurality of detection terminals 63-65 are formed by cutting out and bending a plate-shaped member.
  • the control terminal 61 is electrically connected to the third electrode 13 (gate electrode) of each first semiconductor element 1 .
  • a control terminal 61 receives a first drive signal for controlling the switching operation of each first semiconductor element 1 .
  • Control terminal 61 includes a portion covered with sealing member 8 and a portion exposed from sealing member 8 .
  • a portion of the control terminal 61 covered with the sealing member 8 is joined to the pad portion 521 a of the wiring portion 521 .
  • a portion of the control terminal 61 exposed from the sealing member 8 is connected to an external control device (for example, a gate driver), and a first drive signal (gate voltage) is input from the control device.
  • the control terminal 61 is an example of a "first control terminal".
  • the control terminal 62 is electrically connected to the sixth electrode 23 (gate electrode) of each second semiconductor element 2 .
  • a control terminal 62 receives a second drive signal for controlling the switching operation of each second semiconductor element 2 .
  • Control terminal 62 includes a portion covered with sealing member 8 and a portion exposed from sealing member 8 .
  • a portion of the control terminal 62 covered with the sealing member 8 is joined to the pad portion 531 a of the wiring portion 531 .
  • a portion of the control terminal 62 exposed from the sealing member 8 is connected to the external control device, and a second drive signal (gate voltage) is input from the control device.
  • the control terminal 62 is an example of a "second control terminal".
  • the detection terminal 63 is electrically connected to the second electrode 12 (source electrode) of each first semiconductor element 1 .
  • the detection terminal 63 outputs a first detection signal indicating the conduction state of each first semiconductor element 1 .
  • the voltage applied to the second electrode 12 of each first semiconductor element 1 (voltage corresponding to the source current) is output from the detection terminal 63 as the first detection signal.
  • the detection terminal 63 includes a portion covered with the sealing member 8 and a portion exposed from the sealing member 8 . A portion of the detection terminal 63 covered with the sealing member 8 is joined to the pad portion 541 a of the wiring portion 541 . A portion of the detection terminal 63 exposed from the sealing member 8 is connected to the external control device, and outputs a first detection signal to the control device.
  • the detection terminal 63 is an example of a "first detection terminal".
  • the detection terminal 64 is electrically connected to the fifth electrode 22 (source electrode) of each second semiconductor element 2 .
  • the detection terminal 64 outputs a second detection signal indicating the conductive state of each second semiconductor element 2 .
  • the voltage applied to the fifth electrode 22 of each second semiconductor element 2 (voltage corresponding to the source current) is output from the detection terminal 64 as the second detection signal.
  • the detection terminal 64 includes a portion covered with the sealing member 8 and a portion exposed from the sealing member 8 . A portion of the detection terminal 64 covered with the sealing member 8 is joined to the pad portion 551 a of the wiring portion 551 . A portion of the detection terminal 64 exposed from the sealing member 8 is connected to the external control device, and outputs a second detection signal to the control device.
  • the detection terminal 64 is an example of a "second detection terminal".
  • the detection terminal 65 is electrically connected to the first electrode 11 (drain electrode) of each first semiconductor element 1 .
  • the detection terminal 65 outputs the voltage applied to the first electrode 11 of each first semiconductor element 1 (voltage corresponding to the drain current).
  • the detection terminal 65 includes a portion covered with the sealing member 8 and a portion exposed from the sealing member 8 .
  • a portion of the detection terminal 65 covered with the sealing member 8 is joined to the wiring portion 561 .
  • a portion of the detection terminal 65 exposed from the sealing member 8 is connected to the external control device, and the voltage applied to the first electrode 11 of each first semiconductor element 1 (as a drain current) is applied to the control device. corresponding voltage).
  • Each of the plurality of connection members 7 conducts two parts separated from each other.
  • the plurality of connecting members 7 includes a plurality of connecting members 711, 712, 721-723, 731-733, 741-743, 751-753.
  • Each of the plurality of connecting members 7 is, for example, a bonding wire.
  • Some of the plurality of connection members 7 (for example, the plurality of connection members 711 and 712) may be metal plate materials instead of bonding wires.
  • Each constituent material of the plurality of connecting members 7 may be gold, aluminum or copper.
  • the wire diameters of the plurality of connection members 711, 712, 721-723, 731-733, 741-743, 751-753 are not particularly limited, but the wire diameters of the plurality of connection members 711, 712 ⁇ 723, 731 to 733, 741 to 743, and 751 to 753, respectively. This is because the main current flows through the connecting members 711 and 712 .
  • connection members 711 are joined to the second electrodes 12 (source electrodes) of the plurality of first semiconductor elements 1 and the wiring portion 513 to conduct them.
  • the connection member 711 may be joined to the upper surfaces of the plurality of metal members 59 instead of the wiring portion 513 .
  • the connection member 712 is joined to each fifth electrode 22 (source electrode) of the plurality of second semiconductor elements 2 and the wiring portion 512 to electrically connect them.
  • connection member 721 is joined to the pad portion 521b of the wiring portion 521 and the wiring portion 522, as shown in FIGS. As shown in FIG. 5, the connection member 721 extends in the x direction in plan view. In addition, the connection member 721 intersects each wiring portion 523 located in the x1 direction from the wiring portion 522 in plan view. In the illustrated example, the connection member 721 overlaps each connection member 722 joined to the wiring portion 523 in plan view (see FIG. 5), but unlike this example, they may not overlap. The connection member 721 is located above each wiring part 523 and each connection member 722 in the z direction.
  • the connecting member 721 is an example of a "first connecting member".
  • Each of the plurality of connecting members 722 is joined to the wiring portion 522 and each wiring portion 523, as shown in FIGS. As shown in FIG. 5, each connecting member 722 extends in the x direction in plan view.
  • Each connecting member 722 is an example of a "second connecting member".
  • each of the plurality of connecting members 723 is joined to each wiring portion 523 and the third electrode 13 (gate electrode) of each first semiconductor element 1, and each wiring portion 523 and The third electrode 13 of each first semiconductor element 1 is electrically connected.
  • Each connecting member 723 is an example of a "third connecting member”.
  • the connecting member 731 is joined to the pad portion 531b of the wiring portion 531 and the wiring portion 532, as shown in FIGS. As shown in FIG. 5, the connection member 731 extends in the x direction in plan view. In addition, the connection member 731 intersects each wiring portion 533 located in the x1 direction from the wiring portion 532 in plan view. In the illustrated example, the connection member 731 overlaps each connection member 732 joined to the wiring portion 523 in plan view (see FIG. 5), but unlike this example, they do not have to overlap. As shown in FIG. 10, the connection member 731 is positioned above the wiring portions 533 and the connection members 732 in the z direction.
  • the connecting member 731 is an example of a "seventh connecting member".
  • each of the plurality of connecting members 732 is joined to the wiring portion 532 and each wiring portion 533, respectively, and electrically connects the wiring portion 532 and each wiring portion 533.
  • each connecting member 732 extends in the x direction in plan view.
  • Each connecting member 732 is an example of an "eighth connecting member".
  • each of the plurality of connection members 733 is joined to each wiring portion 533 and the sixth electrode 23 (gate electrode) of each second semiconductor element 2, and each wiring portion 533 and The sixth electrode 23 of each second semiconductor element 2 is electrically connected.
  • Each connection member 733 is an example of a "ninth connection member”.
  • connection member 741 is joined to the pad portion 541b of the wiring portion 541 and the wiring portion 542, as shown in FIGS. As shown in FIG. 5, the connection member 741 extends in the x direction in plan view. In addition, the connection member 741 intersects each wiring portion 543 located in the x1 direction from the wiring portion 542 in plan view. In the illustrated example, the connection member 741 overlaps each connection member 742 joined to the wiring portion 543 in plan view (see FIG. 5), but unlike this example, they do not have to overlap. The connection member 741 is located above each wiring part 543 and each connection member 742 in the z direction.
  • the connecting member 741 is an example of a "fourth connecting member".
  • each of the plurality of connecting members 742 is joined to the wiring portion 542 and each wiring portion 543, respectively, and electrically connects the wiring portion 542 and each wiring portion 543.
  • each connecting member 742 extends in the x direction in plan view.
  • Each connecting member 742 is an example of a "fifth connecting member".
  • each of the plurality of connecting members 743 is joined to each wiring portion 543 and the second electrode 12 (source electrode) of each first semiconductor element 1, and each wiring portion 543 and The second electrode 12 of each first semiconductor element 1 is electrically connected.
  • Each connecting member 743 is an example of a "sixth connecting member”.
  • connection member 751 is joined to the pad portion 551b of the wiring portion 551 and the wiring portion 552, as shown in FIGS. As shown in FIG. 5, the connection member 751 extends in the x direction in plan view. In addition, the connection member 751 intersects each wiring portion 553 located in the x1 direction from the wiring portion 552 in plan view. In the illustrated example, the connection member 751 overlaps each connection member 752 joined to the wiring portion 553 in plan view (see FIG. 5), but unlike this example, they may not overlap. The connection member 751 is located above each wiring part 553 and each connection member 752 in the z direction.
  • the connecting member 731 is an example of a "tenth connecting member".
  • each of the plurality of connection members 752 is joined to the wiring portion 552 and each wiring portion 553, respectively, and electrically connects the wiring portion 552 and each wiring portion 553. As shown in FIG. 5, each connecting member 752 extends in the x direction in plan view.
  • Each connection member 752 is an example of the "eleventh connection member”.
  • each of the plurality of connecting members 753 is joined to each wiring portion 553 and the fifth electrode 22 (source electrode) of each second semiconductor element 2, and each wiring portion 553 and The fifth electrode 22 of each second semiconductor element 2 is electrically connected.
  • Each connecting member 753 is an example of a "twelfth connecting member”.
  • the sealing member 8 includes the plurality of first semiconductor elements 1, the plurality of second semiconductor elements 2, a portion of the support member 3, the plurality of insulating substrates 41, the plurality of wiring portions 511 to 514, and the plurality of wirings. Parts 521 to 523, 531 to 533, 541 to 543, 551 to 553, 561, 571, 572, part of the pair of control terminals 61, 62, part of the plurality of detection terminals 63 to 65, and a plurality of cover the connection member 7 of the . Sealing member 8 is made of an insulating resin material such as epoxy resin. The sealing member 8 has a rectangular shape in plan view, as shown in FIG.
  • the sealing member 8 has a resin main surface 81, a resin back surface 82, and a plurality of resin side surfaces 831-834.
  • the resin main surface 81 and the resin back surface 82 are spaced apart in the z direction.
  • the resin main surface 81 faces the z2 direction, and the resin back surface 82 faces the z1 direction.
  • resin side 831 and resin side 832 are spaced apart in the x-direction.
  • the resin side surface 831 faces the x1 direction, and the resin side surface 832 faces the x2 direction.
  • the resin sides 833 and 834 are spaced apart in the y-direction.
  • the resin side surface 833 faces the y1 direction
  • the resin side surface 834 faces the y2 direction.
  • the sealing member 8 has notches formed on the resin main surface 81 and the resin back surface 82 on the resin side surface 832 . As shown in FIGS. 1, 5, 9, and 10, the notches allow the first power terminal portion 501, the second power terminal portion 502, the third power terminal portion 503, and the fourth power terminal portion 504, respectively. , are exposed from the sealing member 8 .
  • the effects of the semiconductor device A1 are as follows.
  • a wiring portion 522 and each wiring portion 523 are interposed in the conduction path between the wiring portion 521 to which the control terminal 61 is connected and the third electrode 13 of each first semiconductor element 1.
  • the wiring portion 522 and each wiring portion 523 are separated from the wiring portion 521 .
  • the wiring portion 521, the wiring portion 522, and each wiring portion 523 are configured as one strip-shaped wiring, and the connection member 723 is connected to this strip-shaped wiring instead of each wiring portion 523.
  • the distance of the conduction path from each third electrode 13 to each control terminal 61 may be shortened. Unexpected oscillations may occur in drive signals (e.g. gate voltage).
  • the wiring portion 522 and the wiring portions 523 are separated from the wiring portions 521, and the wiring portions 521 and the third electrodes 13 (gates) of the first semiconductor elements 1 are connected by the connection members 721, 722, and 723. electrode).
  • the distance of the conductive path from each third electrode 13 to the control terminal 61 can be extended as compared with the case where the wiring portion 521, the wiring portion 522, and each wiring portion 523 are configured as one strip-like wiring. .
  • the transmission path of the first drive signal from the control terminal 61 to the first semiconductor element 1 can be lengthened, the inductance component in the transmission path can be increased.
  • the semiconductor device A1 can suppress oscillation of the first drive signal without connecting a resistor (for example, a gate resistor) to each third electrode 13 .
  • a plurality of first semiconductor elements 1 are arranged along the x direction.
  • the control terminal 61 is arranged in one of the x directions (the x1 direction in the example of FIG. 5) with respect to the plurality of first semiconductor elements 1 .
  • the first semiconductor element 1 closest to the control terminal 61 (the first semiconductor element 1 closest to the x1 direction in FIG. 5) has a wiring portion 521, a wiring portion 522, and each wiring portion 523 that are not separated. , the distance of the conduction path from the third electrode 13 of the first semiconductor element 1 to the control terminal 61 tends to be shortened.
  • the first semiconductor elements 1 are different in the ease with which the first drive signal oscillates. Therefore, providing the wiring portion 522 and each wiring portion 523 separated from the wiring portion 521 is effective in suppressing oscillation of the first drive signal input to the first semiconductor element 1 closest to the control terminal 61 .
  • the semiconductor device A1 includes one wiring portion 523 for each of the plurality of first semiconductor elements 1 . All of the wiring portions 523 are electrically connected to the wiring portion 522 . In this configuration, the wiring portion 522 and two wiring portions 523 are interposed in the conduction path between the third electrodes 13 of each first semiconductor element 1, and when one wiring portion (for example, the strip-shaped wiring) is interposed, , the distance of the conduction path between each third electrode 13 can be extended. Thereby, when a plurality of first semiconductor elements 1 are connected in parallel, parasitic resonance caused by formation of a loop path passing through the first electrode 11 and the third electrode 13 of each first semiconductor element 1 can be suppressed.
  • parasitic resonance that occurs when the plurality of first semiconductor elements 1 are connected in parallel can be suppressed.
  • Parasitic resonance that occurs when a plurality of first semiconductor elements 1 are connected in parallel can be suppressed by equalizing conduction paths from the first power terminal portion 501 to the first electrode 11 of each first semiconductor element 1. is also possible.
  • the positional relationship between the plurality of first semiconductor elements 1 and the first power terminal portion 501 is limited, or when the parasitic resonance frequency is high (for example, several hundred MHz), as in the present disclosure, It is preferable to extend the distance of the conductive path between the third electrodes 13 in order to suppress parasitic resonance.
  • the plurality of wiring portions 523 are arranged on one side of the wiring portion 522 in the x direction and on the other side of the wiring portion 522 in the x direction. According to this configuration, it is possible to reduce the difference in the distance of the conduction paths from the control terminal 61 to each third electrode 13 .
  • the semiconductor device A1 has an even number of wiring portions 523, and the same number of wiring portions 523 are arranged with the wiring portions 522 interposed therebetween. Therefore, the difference in the distance of the conductive paths from the control terminal 61 to each third electrode 13 is reduced, which is preferable for equalizing the conductive paths.
  • each connection member 721, 722, 723 is, for example, a bonding wire.
  • the parasitic inductance component from the control terminal 61 to the third electrode 13 of each first semiconductor element 1 can be adjusted by adjusting the parasitic inductance component of each connection member 721 , 722 , 723 .
  • the parasitic inductance component of each connection member 721, 722, 723 can be adjusted by adjusting the length of each connection member 721, 722, 723.
  • the bonding wire is easier to adjust in length than the metal plate member. Therefore, in the semiconductor device A1, it becomes easy to finely adjust the parasitic inductance component from the control terminal 61 to each third electrode 13 according to the variation in the characteristics of each first semiconductor element 1.
  • the semiconductor device A1 includes one wiring portion 543 for each of the plurality of first semiconductor elements 1 . All of the wiring portions 543 are electrically connected to the wiring portion 542 . In this configuration, a wiring portion 542 and two wiring portions 543 are interposed in the conduction path between the second electrodes 12 of each first semiconductor element 1, and one wiring portion (for example, a plurality of wiring portions 541 to 543 are connected). It is possible to extend the distance of the conduction path between the second electrodes 12 compared to the case of intervening the integrally formed one. Parasitic resonance that occurs when a plurality of first semiconductor elements 1 are connected in parallel occurs not only in the loop path passing through the first electrode 11 and the third electrode 13 of each first semiconductor element 1 but also in the first semiconductor element 1 . A loop path through the two electrodes 12 and the third electrode 13 may also occur. Therefore, by extending the distance of the conductive paths between the second electrodes 12, it is possible to suppress the parasitic resonance that occurs when the plurality of first semiconductor elements 1 are connected in parallel.
  • the wiring portion 532 and each wiring portion 533 are interposed in the conduction path between the wiring portion 531 to which the control terminal 62 is connected and the sixth electrode 23 of each second semiconductor element 2.
  • the wiring portion 532 and each wiring portion 533 are separated from the wiring portion 531 .
  • the distance of the conduction path from each sixth electrode 23 to the control terminal 62 can be extended in the same manner as the distance of the conduction path from each third electrode 13 to the control terminal 61 . Therefore, since the transmission path of the second drive signal from the control terminal 62 to the second semiconductor element 2 can be lengthened, the inductance component in the transmission path can be increased. Thereby, the semiconductor device A1 can suppress oscillation of the second drive signal without connecting a resistor (for example, a gate resistor) to each sixth electrode 23 .
  • a resistor for example, a gate resistor
  • a plurality of second semiconductor elements 2 are arranged along the x direction.
  • the control terminal 62 is arranged on one side of the plurality of second semiconductor elements 2 in the x direction (the x1 direction in the example of FIG. 5).
  • the wiring portion 531, the wiring portion 532, and each wiring portion 533 are not separated. , the distance of the conductive path from the sixth electrode 23 of the second semiconductor element 2 to the control terminal 62 tends to be shortened.
  • the semiconductor device A1 includes one wiring portion 533 for each of the plurality of second semiconductor elements 2 . All of the wiring portions 533 are electrically connected to the wiring portion 532 . In this configuration, a wiring portion 532 and two wiring portions 533 are interposed in the conduction path between the sixth electrodes 23 of each second semiconductor element 2, and one wiring portion (for example, a plurality of wiring portions 531 to 533 are connected). The distance of the conduction path between the sixth electrodes 23 can be extended more than in the case of interposing the integrally formed one. Thereby, when a plurality of second semiconductor elements 2 are connected in parallel, parasitic resonance caused by formation of a loop path passing through the fourth electrode 21 and the sixth electrode 23 of each second semiconductor element 2 can be suppressed. That is, in the semiconductor device A1, parasitic resonance that occurs when the plurality of second semiconductor elements 2 are connected in parallel can be suppressed.
  • the plurality of wiring portions 533 may be arranged on one side in the x direction relative to the wiring portion 532 and may be arranged on the other side in the x direction relative to the wiring portion 532 . According to this configuration, it is possible to reduce the difference in distance between the conduction paths from the control terminal 62 to each sixth electrode 23 .
  • the semiconductor device A1 has an even number of wiring portions 533, and the same number of wiring portions 533 are arranged with the wiring portion 532 interposed therebetween. Therefore, the difference in the distance of the conductive paths from the control terminal 62 to each of the sixth electrodes 23 is reduced, which is preferable for equalizing the conductive paths.
  • each connection member 731, 732, 733 is, for example, a bonding wire.
  • the parasitic inductance component from the control terminal 62 to the sixth electrode 23 of each second semiconductor element 2 can be adjusted by adjusting the parasitic inductance component of each connection member 731 , 732 , 733 .
  • the parasitic inductance component of each connection member 731, 732, 733 can be adjusted by adjusting the length of each connection member 721, 722, 723.
  • the bonding wire is easier to adjust in length than the metal plate member. Therefore, in the semiconductor device A1, it becomes easy to finely adjust the parasitic inductance component from the control terminal 62 to each sixth electrode 23 according to the variation in the characteristics of each second semiconductor element 2.
  • the semiconductor device A1 includes one wiring portion 553 for each of the plurality of second semiconductor elements 2 . All of the wiring portions 553 are electrically connected to the wiring portion 552 . With this configuration, it is possible to extend the conduction distance between the fifth electrodes 22 in the same manner as the distance of the conduction path between the second electrodes 12 . Parasitic resonance that occurs when a plurality of second semiconductor elements 2 are connected in parallel occurs not only in the loop path passing through the fourth electrode 21 and the sixth electrode 23 of each second semiconductor element 2 but also in the second semiconductor element 2 . A loop path through the 5th electrode 22 and the 6th electrode 23 may also occur. Therefore, by extending the distance of the conductive paths between the fifth electrodes 22, it is possible to suppress the parasitic resonance that occurs when the plurality of second semiconductor elements 2 are connected in parallel.
  • FIG. 15 to 17 show the semiconductor device A2 according to the second embodiment.
  • FIG. 15 is a perspective view showing the semiconductor device A2.
  • FIG. 16 is a plan view showing the semiconductor device A2, omitting a part of the case 9 (a top plate 92), which will be described later.
  • FIG. 17 is a cross-sectional view taken along line XVII--XVII of FIG. 16, showing the top plate 92 of the case 9 with imaginary lines (double-dot chain lines).
  • the plurality of first semiconductor elements 1 are mounted on the conductive plate 31, and the plurality of second semiconductor elements 2 are mounted on the conductive plate 32.
  • the plurality of first semiconductor elements A device 1 is bonded to a wiring portion 511 and a plurality of second semiconductor devices 2 are bonded to a wiring portion 513 .
  • the first power terminal portion 501 and the second power terminal portion 502 overlap in plan view
  • the third power terminal portion 503 and the fourth power terminal portion 504 overlap in plan view.
  • the first power terminal portion 501 and the second power terminal portion 502 are adjacent in plan view
  • the third power terminal portion 503 and the fourth power terminal portion 504 are adjacent in plan view. ing.
  • the semiconductor device A2 has a case 9 instead of the sealing member 8.
  • the case 9 is formed in a substantially rectangular parallelepiped shape, and includes a plurality of first semiconductor elements 1, a plurality of second semiconductor elements 2, an insulating substrate 41, and a plurality of wiring portions 511 to 513, 521 to 523, 531 to 533, 541 to 543. , 551 to 553 and a plurality of connecting members 7 and the like.
  • Case 9 is made of synthetic resin such as PPS (polyphenylene sulfide), which has electrical insulation and excellent heat resistance.
  • the case 9 includes a radiator plate 91 as a bottom plate, a frame portion 93 fixed to the surface of the radiator plate 91 on the z2 direction side, and a top plate 92 fixed to the frame portion 93 .
  • the top plate 92 faces the radiator plate 91 that closes the frame portion 93 on the z2 direction side and closes the frame portion 93 on the z1 direction side.
  • a housing space for the components is defined inside the case 9 by the top plate 92 , the heat sink 91 and the frame portion 93 .
  • the case 9 includes terminal blocks 941-944. These terminal blocks 941 to 944 are integrally formed with the frame portion 93 .
  • the terminal block 941 and the terminal block 942 are connected to the side wall 931 (see FIG. 16) of the frame portion 93 on the x2 direction side.
  • the terminal block 941 and the terminal block 942 are arranged along the y direction.
  • the terminal block 941 is positioned in the y2 direction from the terminal block 942 .
  • the terminal block 943 and the terminal block 944 are connected to the side wall 932 (see FIG. 16) of the frame portion 93 on the x1 direction side.
  • the terminal block 943 and the terminal block 944 are arranged along the y direction.
  • the terminal block 943 is positioned in the y2 direction from the terminal block 944 .
  • the semiconductor device A2 includes a plurality of wiring portions 511 to 513, 521 to 523, 531 to 533, 541 to 543, 551 to 553, and 573, as shown in FIGS. 16 and 17, a plurality of wiring portions 511-513, 521-523, 531-533, 541-543, 551-553 are formed on main surface 411 of insulating substrate 41. As shown in FIG. The wiring portion 573 is formed on the rear surface 412 of the insulating substrate 41 as shown in FIG.
  • the two wiring portions 511 are arranged along the x direction and separated from each other.
  • the two wiring portions 511 are electrically connected to each other by the connecting member 519a.
  • the connecting member 519a is a conductive plate material made of, for example, copper or a copper alloy.
  • the constituent material of the connecting member 519a is not limited to copper or a copper alloy.
  • the two wiring portions 511 are connected to a plurality of first semiconductor elements 1 and electrically connected to the first electrode 11 (drain electrode) of each first semiconductor element 1 .
  • the two wiring portions 512 are arranged along the x direction and separated from each other.
  • the two wiring portions 512 are electrically connected to each other by a conductive connecting member 519b.
  • Coupling member 519b is a conductive plate material made of, for example, copper or a copper alloy.
  • the constituent material of the connecting member 519b is not limited to copper or a copper alloy.
  • the two wiring portions 512 are electrically connected to the fifth electrode 22 (source electrode) of each second semiconductor element 2 via a plurality of connection members 712 .
  • the two wiring portions 513 are arranged along the x-direction and separated from each other.
  • the two wiring portions 513 are electrically connected to each other by a conductive connecting member 519c.
  • the connecting member 519c is a conductive plate material made of, for example, copper or a copper alloy.
  • a constituent material of the connecting member 519c is not limited to copper or a copper alloy.
  • the two wiring portions 513 are electrically connected to the second electrode 12 (source electrode) of each first semiconductor element 1 via a plurality of connection members 711 . Also, the two wiring portions 513 are connected to a plurality of second semiconductor elements 2 and electrically connected to the fourth electrode 21 (drain electrode) of each second semiconductor element 2 .
  • the semiconductor device A2 includes two wiring portions 521, two wiring portions 531, two wiring portions 541 and two wiring portions 551.
  • the two wiring portions 521 are adjacent to each other in the x direction and separated from each other.
  • the two wiring portions 521 are electrically connected by the connecting member 771 .
  • the two wiring portions 531 are adjacent to each other in the x direction and separated from each other.
  • the two wiring portions 531 are electrically connected by the connecting member 772 .
  • the two wiring portions 541 are adjacent to each other in the x direction and separated from each other.
  • the two wiring portions 541 are electrically connected by the connecting member 773 .
  • the two wiring portions 551 are adjacent to each other in the x direction and separated from each other.
  • the two wiring portions 551 are electrically connected by the connecting member 774 .
  • Each connection member 771-774 is, for example, a bonding wire.
  • the constituent material of each connection member 771-774 is gold, copper, aluminum, or an alloy containing any of these.
  • one wiring section 522 and a plurality of wiring sections 523 are arranged along the x direction for each of the two wiring sections 521 .
  • the semiconductor device A2 has two sets of one wiring portion 521, one wiring portion 522, and three wiring portions 523 as one set. These two sets are arranged one each on both sides of the two wiring portions 521 in the x-direction.
  • the wiring portions 521, 522, 523 are appropriately conducted by connecting members 721, 722, as in the semiconductor device A1.
  • each wiring part 523 is electrically connected to the third electrode 13 (gate electrode) of each first semiconductor element 1 by each connection member 723, similarly to the semiconductor device A1.
  • one wiring section 532 and a plurality of wiring sections 533 are arranged along the x direction for each of the two wiring sections 531 .
  • the semiconductor device A2 has two sets of one wiring portion 531, one wiring portion 532, and three wiring portions 533 as one set. These two sets are arranged one each on both sides of the two wiring portions 531 in the x-direction.
  • the wiring portions 531, 532, and 533 are appropriately conducted by connecting members 731 and 732, as in the semiconductor device A1.
  • each wiring part 533 is electrically connected to the sixth electrode 23 (gate electrode) of each second semiconductor element 2 by each connection member 733, similarly to the semiconductor device A1.
  • one wiring section 542 and a plurality of wiring sections 543 are arranged along the x direction for each of the two wiring sections 541 .
  • the semiconductor device A2 has two sets of one wiring portion 541, one wiring portion 542, and three wiring portions 543 as one set. These two sets are arranged one each on both sides of the two wiring portions 541 in the x-direction.
  • the wiring portions 541, 542, and 543 are appropriately conducted by connecting members 741 and 742, as in the semiconductor device A1.
  • each wiring part 543 is electrically connected to the second electrode 12 (source electrode) of each first semiconductor element 1 by each connection member 743, similarly to the semiconductor device A1.
  • one wiring section 552 and a plurality of wiring sections 553 are arranged along the x direction for each of the two wiring sections 551 .
  • the semiconductor device A2 has two sets of one wiring portion 551, one wiring portion 552, and three wiring portions 553 as one set. These two sets are arranged one each on both sides of the two wiring portions 551 in the x-direction.
  • the wiring portions 551, 552, 553 are appropriately conducted by connecting members 751, 752, as in the semiconductor device A1.
  • each wiring part 553 is electrically connected to the fifth electrode 22 (source electrode) of each second semiconductor element 2 by each connection member 753, similarly to the semiconductor device A1.
  • the wiring part 573 is formed, for example, on substantially the entire surface of the back surface 412 of the insulating substrate 41 .
  • the formation range of the wiring part 543 is not specifically limited.
  • the wiring portion 573 is made of copper or copper alloy.
  • the wiring portion 573 is joined to the heat sink 91 .
  • the semiconductor device A2 has a first power terminal 601, a second power terminal 602, a third power terminal 603 and a fourth power terminal 604, as shown in FIGS.
  • the first power terminal 601 is joined to the wiring portion 511 inside the case 9 . Thereby, the first power terminal 601 is electrically connected to each first electrode 11 (drain electrode) of the plurality of first semiconductor elements 1 .
  • First power terminal 601 includes first power terminal portion 501 . As shown in FIGS. 15 and 16 , the first power terminal portion 501 is located on the upper surface of the terminal block 941 (surface on the z2 direction side).
  • the second power terminal 602 is joined to the wiring portion 512 inside the case 9 . Thereby, the second power terminal 602 is electrically connected to each fifth electrode 22 (source electrode) of the plurality of second semiconductor elements 2 .
  • Second power terminal 602 includes second power terminal portion 502 . As shown in FIGS. 15 and 16, the second power terminal portion 502 is located on the upper surface (z2 direction side surface) of the terminal block 942 .
  • the third power terminal 603 and the fourth power terminal 604 are each joined to the wiring portion 513 inside the case 9 .
  • the third power terminal 603 and the fourth power terminal 604 are connected to the second electrodes 12 (source electrodes) of the plurality of first semiconductor elements 1 and the fourth electrodes 21 (drain electrodes) of the plurality of second semiconductor elements 2, respectively. electrode).
  • Third power terminal 603 includes third power terminal portion 503 .
  • the third power terminal portion 503 is located on the upper surface (z2 direction side surface) of the terminal block 943 .
  • Fourth power terminal 604 includes fourth power terminal portion 504 .
  • the fourth power terminal portion 504 is located on the top surface (the surface on the z2 direction side) of the terminal block 944 .
  • the control terminal 61 is not joined to either of the two wiring portions 521, and is electrically connected to one of the two wiring portions 521 via the connection member 761 inside the case 9.
  • the control terminal 62 is not joined to either of the two wiring portions 531 and is electrically connected to one of the two wiring portions 531 through the connecting member 762 inside the case 9 .
  • the detection terminal 63 is not joined to either of the two wiring portions 541 and is electrically connected to one of the two wiring portions 541 through the connecting member 763 inside the case 9 .
  • the detection terminal 64 is not joined to either of the two wiring portions 551 and is electrically connected to one of the two wiring portions 551 through the connecting member 764 inside the case 9 .
  • Each connection member 761-764 is, for example, a bonding wire.
  • the constituent material of each connection member 761-764 is gold, copper, aluminum, or an alloy containing any of these.
  • the semiconductor device A2 in the conduction path between the wiring portion 521 electrically connected to the control terminal 61 and the third electrode 13 of each first semiconductor element 1, A wiring portion 522 and each wiring portion 523 are interposed. The wiring portion 522 and each wiring portion 523 are separated from the wiring portion 521 . Therefore, the semiconductor device A2 can lengthen the transmission path of the first drive signal from the control terminal 61 to each first semiconductor element 1 similarly to the semiconductor device A1, so that the inductance component in the transmission path can be increased. As a result, the semiconductor device A2 can suppress oscillation of the first drive signal without connecting a resistor (for example, a gate resistor) to each third electrode 13, like the semiconductor device A1. In addition, the semiconductor device A2 has the same effect as the semiconductor device A1 due to the configuration common to the semiconductor device A1.
  • a resistor for example, a gate resistor
  • FIG. 18 shows a semiconductor device A3 according to the third embodiment.
  • FIG. 18 is a plan view showing the semiconductor device A3, and shows the sealing member 8 with an imaginary line (chain double-dashed line).
  • the semiconductor devices A1 and A2 were provided with a plurality of first semiconductor elements 1 and a plurality of second semiconductor elements 2.
  • the semiconductor device A3 has a plurality of first semiconductor elements 1 but does not have a single second semiconductor element 2 .
  • each first semiconductor element 1 is joined to a wiring portion 511 in the same manner as the semiconductor device A2. Since the semiconductor device A3 does not include the plurality of second semiconductor elements 2, the number of wiring portions is smaller than that of the semiconductor device A2.
  • the wiring portion 561 is electrically connected to the first electrode 11 (drain electrode) of each first semiconductor element 1 by being electrically connected to the wiring portion 511 through the connection member 781 .
  • Connection member 781 is, for example, a bonding wire.
  • the wiring portion 521 electrically connected to the control terminal 61 and the third electrode 13 of each first semiconductor element 1 are connected.
  • the wiring portion 522 and each wiring portion 523 are separated from the wiring portion 521 . Therefore, since the semiconductor device A3 can lengthen the transmission path of the first drive signal from the control terminal 61 to the first semiconductor element 1 in the same manner as the semiconductor devices A1 and A2, the inductance component in the transmission path can be increased.
  • the semiconductor device A3 can suppress oscillation of the first drive signal without connecting a resistor (for example, a gate resistor) to each third electrode 13 in the same manner as the semiconductor devices A1 and A2. Become.
  • the semiconductor device A3 has the same effects as the semiconductor devices A1 and A2 due to the configuration common to the semiconductor devices A1 and A2.
  • the configuration without even one of the plurality of second semiconductor elements 2 described with reference to FIG. 18 is not limited to the configuration shown in the semiconductor device A3, and may be appropriately applied to each of the semiconductor devices A1 and A2.
  • FIG. 19 to 21 show a semiconductor device A4 according to the fourth embodiment.
  • FIG. 19 is a plan view showing the semiconductor device A4, showing the sealing member 8 with imaginary lines (double-dot chain lines).
  • FIG. 20 is an exploded perspective view showing part of the semiconductor device A4.
  • FIG. 20 shows a plurality of first semiconductor elements 1, a plurality of second semiconductor elements 2, a supporting member 3, and a multilayer wiring board 40 which will be described later.
  • 21 is a cross-sectional view taken along line XXI-XXI of FIG. 19.
  • FIG. 19 is a plan view showing the semiconductor device A4, showing the sealing member 8 with imaginary lines (double-dot chain lines).
  • FIG. 20 is an exploded perspective view showing part of the semiconductor device A4.
  • FIG. 20 shows a plurality of first semiconductor elements 1, a plurality of second semiconductor elements 2, a supporting member 3, and a multilayer wiring board 40 which will be described later.
  • 21 is a cross-sectional view taken along line XXI-X
  • semiconductor devices A1 to A3 a plurality of first semiconductor elements 1 are arranged along the x direction, but in semiconductor device A4, a plurality of first semiconductor elements 1 are arranged along the y direction.
  • semiconductor devices A1 to A3 a plurality of second semiconductor elements 2 are arranged along the x direction, but in semiconductor device A4, a plurality of second semiconductor elements 2 are arranged along the y direction. are placed.
  • semiconductor device A4 as shown in FIGS. They are arranged in either direction (x direction) orthogonal to the arrangement direction (y direction) of the first semiconductor elements 1 .
  • first power terminal portion 501, the second power terminal portion 502, and the third power terminal portion 503 are arranged in the arrangement direction (y direction) of the plurality of second semiconductor elements 2 rather than the plurality of second semiconductor elements 2, respectively. are arranged in either direction (x-direction) perpendicular to the .
  • the semiconductor device A4 includes a multilayer wiring board 40, as shown in FIGS.
  • the multilayer wiring board 40 includes an insulating substrate 41 and a plurality of wiring portions 511-513, 521-523, 531-533, 541-543, 551-553.
  • the multilayer wiring board 40 forms a conduction path for main currents and control signals in the semiconductor device A4.
  • wiring portions 511 to 513, 521 to 523, 531 to 533, 541 to 543, and 551 to 553 in semiconductor device A4 have different shapes and sizes when compared with the configuration in semiconductor device A1.
  • the multilayer wiring board 40 is formed with a plurality of openings 40A and a plurality of depressions 40B. As shown in FIG. 21, the multilayer wiring board 40 is arranged on the supporting member 3 so as not to contact the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 through the plurality of openings 40A. Also, as shown in FIG. 21, in the multilayer wiring board 40, a part of each of the wiring portions 512 and 513 is exposed in the plurality of recesses 40B. A connection member 711 is connected to a portion of the wiring portion 513 exposed in the plurality of depressions 40B, and a connection member 712 is connected to a portion of the wiring portion 512 exposed in the plurality of depressions 40B.
  • each wiring portion 523 are interposed.
  • the wiring portion 522 and each wiring portion 523 are separated from the wiring portion 521 . Therefore, in the semiconductor device A4, like the semiconductor devices A1 to A3, the transmission path of the first drive signal from the control terminal 61 to each first semiconductor element 1 can be lengthened, so that the inductance component in the transmission path can be increased. .
  • the semiconductor device A4 can suppress oscillation of the first drive signal without connecting a resistor (for example, a gate resistor) to each third electrode 13 in the same manner as the semiconductor devices A1 to A3.
  • the semiconductor device A4 has the same effect as each of the semiconductor devices A1 to A3 due to the structure common to each of the semiconductor devices A1 to A3.
  • FIG. 22 shows a semiconductor device A5 according to the fifth embodiment.
  • FIG. 22 is a plan view showing the semiconductor device A5, in which the sealing member 8 is indicated by an imaginary line (chain double-dashed line).
  • the semiconductor device A5 does not include a plurality of wiring portions 522, 523, 532, 533, 542, 543, 552, 553 as compared with the semiconductor device A1. Further, in accordance with this, the semiconductor device A5 does not include the plurality of connecting members 721, 722, 731, 732, 741, 742, 751, 752 as compared with the semiconductor device A1.
  • the wiring portion 521 includes a pad portion 521a, a connecting portion 521c and a strip portion 521d.
  • the belt-like portion 521d extends along the x direction in plan view.
  • the band-shaped portion 521d is located on one side of the x direction (the x2 direction in the example shown in FIG. 22) with respect to the pad portion 521a.
  • the belt-like portion 521d is connected to the pad portion 521a by a connecting portion 521c.
  • the wiring portion 531 includes a pad portion 531a, a connecting portion 531c and a strip portion 531d.
  • the belt-like portion 521d extends along the x direction in plan view.
  • the band-shaped portion 521d is located on one side of the x direction (the x2 direction in the example shown in FIG. 22) with respect to the pad portion 521a.
  • the belt-like portion 521d is connected to the pad portion 521a by a connecting portion 521c.
  • the wiring portion 541 includes a pad portion 541a, a connecting portion 541c and a strip portion 541d.
  • the band-shaped portion 541d extends along the x direction in plan view.
  • the belt-like portion 541d is positioned on one side of the x direction (the x2 direction in the example shown in FIG. 22) with respect to the pad portion 541a.
  • the belt-like portion 541d is connected to the pad portion 541a by a connecting portion 541c.
  • the wiring portion 551 includes a pad portion 551a, a connecting portion 551c and a strip portion 551d.
  • the belt-like portion 551d extends along the x direction in plan view.
  • the band-shaped portion 551d is located on one side of the x direction (the x2 direction in the example shown in FIG. 22) with respect to the pad portion 551a.
  • the belt-like portion 551d is connected to the pad portion 551a by a connecting portion 551c.
  • the band-shaped portion 521d and the band-shaped portion 541d are arranged in the y direction opposite to the side on which the plurality of first semiconductor elements 1 are arranged (that is, in the y1 direction) rather than the plurality of second semiconductor elements 2.
  • the strip-shaped portion 521d and the strip-shaped portion 541d are arranged so that their longitudinal directions are parallel to each other.
  • the band-shaped portion 541d is located on the opposite side of the band-shaped portion 521d to the side on which the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 are arranged (that is, the y1 direction). do.
  • each strip-shaped portion 521d, 541d overlaps the conductive plate 32 in plan view.
  • each of the band-shaped portions 521d and 541d may be positioned opposite to the side on which the conductive plate 31 is arranged relative to the conductive plate 32 in the y direction (that is, the y1 direction).
  • the band-shaped portion 531d and the band-shaped portion 551d are arranged in the y direction opposite to the side on which the plurality of second semiconductor elements 2 are arranged (that is, the y2 direction) rather than the plurality of first semiconductor elements 1.
  • the strip-shaped portion 531d and the strip-shaped portion 551d are arranged so that their longitudinal directions are parallel to each other.
  • the band-shaped portion 551d is located on the opposite side of the band-shaped portion 531d to the side on which the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 are arranged (that is, the y1 direction). do.
  • each strip-shaped portion 531d, 551d overlaps the conductive plate 31 in plan view.
  • each of the band-shaped portions 531d and 551d may be positioned opposite to the side on which the conductive plate 32 is arranged relative to the conductive plate 31 in the y direction (that is, the y2 direction).
  • a plurality of connecting members 723 are respectively joined to the third electrodes 13 and the strip-shaped portion 521d. Also, the plurality of connection members 743 are respectively joined to the fifth electrodes 22 and the strip-shaped portion 541d. Therefore, as shown in FIG. 22, each of the connection members 723 and 743 intersects the gap between the conductive plates 31 and 32 and overlaps the conductive plate 32 in plan view. Note that when the belt-shaped portions 521d and 541d are located in the y1 direction from the conductive plate 32, the connection members 723 and 743 intersect the conductive plate 32 in plan view.
  • a plurality of connecting members 733 are respectively joined to the respective sixth electrodes 23 and the strip-shaped portion 531d. Also, the plurality of connection members 753 are respectively joined to the fifth electrodes 22 and the strip-shaped portion 551d. Therefore, as shown in FIG. 22, each of the connection members 733 and 753 intersects the gap between the conductive plates 31 and 32 and overlaps the conductive plate 31 in plan view. Note that when the belt-like portions 531d and 551d are positioned in the y2 direction from the conductive plate 31, the connection members 733 and 753 intersect the conductive plate 31 in plan view.
  • the wiring portion 521 (the strip portion 521d) and the conductive plate 31 are located on opposite sides of each other with the conductive plate 32 interposed therebetween in the y direction.
  • each connection member 723 when each connection member 723 is connected to each third electrode 13 and the wiring portion 521 (the strip portion 521d), each connection member 723 overlaps the conductive plate 32 in plan view.
  • the wiring portion 521 (strip portion 521 d ) is arranged closer to the plurality of second semiconductor elements 2 than the plurality of first semiconductor elements 1 .
  • each connection member 723 is longer than when the wiring portion 521 (strip portion 521d) is arranged closer to the plurality of first semiconductor elements 1 than the plurality of second semiconductor elements 2.
  • the semiconductor device A5 can extend the distance of the conduction path from each third electrode 13 to the control terminal 61 and increase the inductance component in the transmission path of the first drive signal. Thereby, the semiconductor device A5 can suppress oscillation of the first drive signal without connecting a resistor (for example, a gate resistor) to each third electrode 13 .
  • the semiconductor device A5 the first electrodes 11 of the plurality of first semiconductor elements 1 are electrically connected to each other, and the second electrodes 12 are electrically connected to each other. That is, the plurality of first semiconductor elements 1 are connected in parallel with each other.
  • parasitic resonance may occur due to the formation of a loop path passing through the first electrode 11 and the third electrode 13 of each first semiconductor element 1 .
  • each connection member 723 since each connection member 723 is long, the distance of the conduction path between each third electrode 13 is extended. Therefore, the semiconductor device A5 can suppress parasitic resonance that occurs when a plurality of first semiconductor elements 1 are connected in parallel.
  • the wiring portion 531 (the strip portion 531d) and the conductive plate 32 are located on opposite sides of each other with the conductive plate 31 interposed therebetween in the y direction.
  • each connection member 733 overlaps the conductive plate 31 in plan view.
  • the wiring portion 531 (strip portion 531 d ) is arranged closer to the plurality of first semiconductor elements 1 than the plurality of second semiconductor elements 2 . Therefore, the semiconductor device A5 can increase the inductance component in the transmission path of the second drive signal as well as the increase in the inductance component in the transmission path of the first drive signal. Thereby, the semiconductor device A1 can suppress oscillation of the second drive signal without connecting a resistor (for example, a gate resistor) to each sixth electrode 23 .
  • a resistor for example, a gate resistor
  • the fourth electrodes 21 of the plurality of second semiconductor elements 2 are electrically connected to each other, and the fifth electrodes 22 are electrically connected to each other. That is, the plurality of second semiconductor elements 2 are connected in parallel with each other.
  • parasitic resonance may occur due to the formation of a loop path passing through the fourth electrode 21 and the sixth electrode 23 of each second semiconductor element 2 .
  • each connection member 733 since each connection member 733 is long, the distance of the conduction path between each sixth electrode 23 is extended. Therefore, the semiconductor device A5 can suppress parasitic resonance that occurs when a plurality of second semiconductor elements 2 are connected in parallel.
  • the configuration of the wiring portion and the configuration of the connection member described with reference to FIG. 22 are not limited to the configuration shown in the semiconductor device A5, and may be applied to each of the semiconductor devices A2 and A4 as appropriate.
  • the semiconductor device according to the present disclosure is not limited to the above-described embodiments.
  • the specific configuration of each part of the semiconductor device of the present disclosure can be changed in various ways.
  • the present disclosure includes the embodiments set forth in the Appendix below. Appendix 1A.
  • a plurality of electrodes each having a first electrode, a second electrode and a third electrode, and being on/off controlled between the first electrode and the second electrode according to a first drive signal input to the third electrode a first semiconductor element of a first control terminal to which the first drive signal is input; a first wiring portion electrically connected to the first control terminal; a second wiring portion spaced apart from the first wiring portion; a plurality of third wiring portions each separated from the first wiring portion and the second wiring portion; a first connection member that electrically connects the first wiring portion and the second wiring portion; a second connection member that electrically connects the second wiring portion and each of the plurality of third wiring portions; a plurality of third connection members for electrically connecting each of the plurality of third wiring portions and the third electrode of each of the plurality of first semiconductor elements; and A semiconductor device, wherein the first electrodes of the plurality of first semiconductor elements are electrically connected to each other, and the second electrodes of the plurality of first semiconductor elements are electrically connected to each other.
  • Appendix 2A further comprising an insulating substrate having a substrate main surface and a substrate back surface that are separated from each other in the thickness direction;
  • the semiconductor device according to Appendix 1A wherein the first wiring portion, the second wiring portion, and the plurality of third wiring portions are formed on the main surface of the substrate.
  • Appendix 3A The plurality of first semiconductor elements are arranged along a first direction perpendicular to the thickness direction,
  • the second wiring portion and the plurality of third wiring portions are positioned in one of the thickness direction and the second direction orthogonal to the first direction with respect to the plurality of first semiconductor elements.
  • the semiconductor device described. Appendix 4A The semiconductor device described. Appendix 4A.
  • the second wiring portion and the plurality of third wiring portions are arranged along the first direction,
  • the plurality of third wiring portions include those arranged in one direction in the first direction relative to the second wiring portion and those arranged in the other direction in the first direction relative to the second wiring portion.
  • a first detection terminal for detecting the conduction state of the second electrode of each of the plurality of first semiconductor elements; a fourth wiring portion electrically connected to the first detection terminal; a fifth wiring portion spaced apart from the fourth wiring portion; a plurality of sixth wiring portions each separated from the fourth wiring portion and the fifth wiring portion; a fourth connection member that electrically connects the fourth wiring portion and the fifth wiring portion; a fifth connection member that electrically connects the fifth wiring portion and each of the plurality of sixth wiring portions; a plurality of sixth connection members for electrically connecting each of the plurality of sixth wiring portions and the second electrode of each of the plurality of first semiconductor elements;
  • the semiconductor device of Clause 4A further comprising: Appendix 6A.
  • the fourth wiring portion, the fifth wiring portion, and the plurality of sixth wiring portions are formed on the main surface of the substrate,
  • the fifth wiring portion and the plurality of sixth wiring portions are arranged along the first direction,
  • the plurality of sixth wiring portions include those arranged in one direction in the first direction relative to the fifth wiring portion and those arranged in the other direction in the first direction relative to the fifth wiring portion. 6A.
  • Appendix 8A. The semiconductor device according to Appendix 7A, wherein the second wiring portion and the fifth wiring portion are arranged along the second direction.
  • Appendix 10A The semiconductor device according to Appendix 9A, wherein the seventh wiring portion, the eighth wiring portion, and the plurality of ninth wiring portions are formed on the main surface of the substrate.
  • Appendix 11A a plurality of second semiconductor elements arranged along the first direction; The semiconductor device according to Appendix 10A, wherein the eighth wiring portion and the plurality of ninth wiring portions are positioned in one of the second directions with respect to the plurality of second semiconductor elements.
  • Appendix 12A The eighth wiring portion and the plurality of ninth wiring portions are arranged along the first direction, The plurality of ninth wiring portions include those arranged in one direction in the first direction relative to the eighth wiring portion and those arranged in the other direction in the first direction relative to the eighth wiring portion. 11A. Appendix 13A.
  • a second detection terminal for detecting a conductive state of the fifth electrode of each of the plurality of second semiconductor elements; a tenth wiring portion electrically connected to the second detection terminal; an eleventh wiring portion spaced apart from the tenth wiring portion; a plurality of twelfth wiring portions each separated from the tenth wiring portion and the eleventh wiring portion; a tenth connection member that electrically connects the tenth wiring portion and the eleventh wiring portion; an eleventh connection member that electrically connects the eleventh wiring portion and each of the plurality of twelfth wiring portions; a plurality of twelfth connection members for electrically connecting each of the plurality of twelfth wiring portions and the fifth electrode of each of the plurality of second semiconductor elements; 12A.
  • the semiconductor device of Clause 12A further comprising: Appendix 14A.
  • the tenth wiring portion, the eleventh wiring portion, and the plurality of twelfth wiring portions are formed on the main surface of the substrate,
  • the semiconductor device according to Appendix 13A wherein the eleventh wiring portion and the plurality of twelfth wiring portions are positioned on the one side in the second direction with respect to the plurality of second semiconductor elements.
  • Appendix 15A The eleventh wiring portion and the plurality of twelfth wiring portions are arranged along the first direction,
  • the plurality of twelfth wiring portions include those arranged in one direction in the first direction relative to the tenth wiring portion and those arranged in the other direction in the first direction relative to the tenth wiring portion. 14A.
  • Appendix 16A The semiconductor device according to Appendix 15A, wherein the eighth wiring portion and the eleventh wiring portion are arranged along the second direction.
  • Appendix 17A each of the plurality of first semiconductor elements has a first element main surface facing the same direction as the substrate main surface and a first element back surface facing the same direction as the substrate back surface in the thickness direction;
  • the first electrode is formed on the rear surface of the first element, and the second electrode and the third electrode are formed on the main surface of the first element
  • each of the plurality of second semiconductor elements has a second element main surface facing the same direction as the substrate main surface and a second element back surface facing the same direction as the substrate back surface in the thickness direction;
  • the fourth electrode is formed on the back surface of the second element, and the fifth electrode and the sixth electrode are formed on the main surface of the second element.
  • Appendix 18A a first mounting portion for mounting the plurality of first semiconductor elements; a second mounting portion for mounting the plurality of second semiconductor elements; the first mounting portion and the second mounting portion are each made of a conductive material and are spaced apart from each other; the first electrodes of the plurality of first semiconductor elements are electrically connected to each other through the first mounting portion; The semiconductor device according to Appendix 17A, wherein the fourth electrodes of the plurality of second semiconductor elements are electrically connected to each other through the second mounting portion.
  • Appendix 19A Appendix 19A.
  • the first mounting portion and the second mounting portion face the rear surface of the substrate;
  • the insulating substrate includes a plurality of first openings and a plurality of second openings each penetrating from the main surface of the substrate to the back surface of the substrate in the thickness direction; each of the plurality of first openings surrounds the plurality of first semiconductor elements when viewed in the thickness direction;
  • Appendix 20A Appendix
  • a DC voltage is input to the first power terminal portion and the second power terminal portion, The DC voltage is converted to an AC voltage by on/off control of each of the plurality of first semiconductor elements and the plurality of second semiconductor elements,
  • the semiconductor device according to any one of Appendixes 9A to 19A, wherein the AC voltage is output from the third power terminal portion. Appendix 1B.
  • Appendix 2B the second wiring portion and the second mounting portion are positioned opposite to each other across the first mounting portion in the first direction;
  • A1 to A4 semiconductor device 1: first semiconductor element 1a: element main surface 1b: element back surface 11: first electrode 12: second electrode 13: third electrode 19: conductive bonding material 2: second semiconductor element 2a: Element main surface 2b: Element back surface 21: Fourth electrode 22: Fifth electrode 23: Sixth electrode 29: Conductive bonding material 3: Support members 31, 32: Conductive plate 31a, 32a: Mounting surfaces 319, 329: Bonding material 33, 34: insulating plate 41: insulating substrate 411: main surface 412: back surface 413: through hole 414: through hole 415: opening 416: opening 501: first power terminal portion 502: second power terminal portion 503: third 3 power terminal portion 504: fourth power terminal portion 511 to 514: wiring portions 511a, 514a: openings 511b, 513a, 514b: through holes 519a, 519b, 519c: connecting members 521, 522, 523: wiring portions 521a, 521b : Pad portion 521c: Connection

Abstract

半導体装置は、複数の半導体素子を備える。各半導体素子は、第１～第３電極を有し、第３電極に入力される駆動信号に応じて、第１および第２電極間がオンオフ制御される。前記複数の半導体素子それぞれの第１電極同士は互いに電気的に接続されており、前記複数の半導体素子それぞれの第２電極同士は互いに電気的に接続されている。前記半導体装置はさらに、前記駆動信号が入力される制御端子と、この制御端子に接続された第１配線部と、第２配線部と、複数の第３配線部とを備えるとともに、前記第１配線部と前記第２配線部とを導通させる第１接続部材と、前記第２配線部と前記複数の第３配線部の各々とを導通させる第２接続部材と、前記複数の第３配線部と前記複数の第１半導体素子それぞれの第３電極とを導通させる複数の第３接続部材とを備える。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力用半導体素子を備える半導体装置が知られている。このような半導体装置において、半導体装置の許容電流を確保するために、複数の電力用半導体素子を並列に接続した構成が知られている（たとえば特許文献１）。特許文献１に記載のパワーモジュールは、複数の第１半導体素子、複数の第１接続配線、配線層および信号端子を備える。複数の第１半導体素子は、たとえばＭＯＳＦＥＴからなる。各第１半導体素子は、ゲート端子に入力された駆動信号に応じてオン・オフ駆動する。複数の第１接続配線は、たとえばワイヤであり、複数の第１半導体素子のゲート端子と配線層とを接続する。配線層は、信号端子が接続されている。信号端子は、配線層および各第１接続配線を介して、各第１半導体素子のゲート端子に接続される。信号端子は、各第１半導体素子を駆動するための駆動信号を、各第１半導体素子のゲート端子に供給する。
特開２０１６－２２５４９３号公報
　高速でスイッチング動作する電力用半導体素子では、駆動信号（たとえばゲート電圧）に予期せぬ発振が発生する場合がある。駆動信号に発振が発生すると、電力用半導体素子を含む回路（たとえば半導体装置）に誤動作をもたらす虞がある。
　上記事情に鑑み、本開示は、駆動信号の発振を抑制することが可能な半導体装置を提供することを一の課題とする。
　本開示の半導体装置は、各々が、第１電極、第２電極および第３電極を有し、前記第３電極に入力される第１駆動信号に応じて、前記第１電極および前記第２電極間がオンオフ制御される複数の第１半導体素子と、前記第１駆動信号が入力される第１制御端子と、前記第１制御端子が電気的に接続された第１配線部と、前記第１配線部から離間する第２配線部と、各々が前記第１配線部および前記第２配線部から離間する複数の第３配線部と、前記第１配線部と前記第２配線部とを導通させる第１接続部材と、前記第２配線部と前記複数の第３配線部の各々とをそれぞれ導通させる第２接続部材と、前記複数の第３配線部の各々と、前記複数の第１半導体素子の各々の前記第３電極とをそれぞれ導通させる複数の第３接続部材と、を備える。前記複数の第１半導体素子それぞれの第１電極同士は、互いに電気的に接続されている。また、前記複数の第１半導体素子それぞれの第２電極同は、互いに電気的に接続されている。
　上記構成によれば、半導体装置における駆動信号の発振を抑制することが可能となる。
第１実施形態にかかる半導体装置を示す斜視図である。 図１の斜視図において、封止部材を省略した図である。 図２の一部を拡大した部分拡大図である。 図２の一部を拡大した部分拡大図である。 第１実施形態にかかる半導体装置を示す平面図であって、封止部材を想像線で示した図である。 図５の平面図において、複数の端子、複数の接続部材および封止部材を省略した図である。 図６の平面図において、一部の配線部を省略した図である。 図７の平面図において、絶縁基板を省略した図である。 図５のＩＸ－ＩＸ線に沿う断面図である。 図５のＸ－Ｘ線に沿う断面図である。 図５のＸＩ－ＸＩ線に沿う断面図である。 図５のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１２の一部を拡大した部分拡大図である。 図１２の一部を拡大した部分拡大図である。 第２実施形態にかかる半導体装置を示す斜視図である。 第２実施形態にかかる半導体装置を示す平面図であって、ケースの一部を省略した図である。 図１６のＸＶＩＩ－ＸＶＩＩ線に沿う断面図であって、ケースの一部を想像線で示した図である。 第３実施形態にかかる半導体装置を示す平面図であって、封止部材を想像線で示した図である。 第４実施形態にかかる半導体装置を示す平面図であって、封止部材を想像線で示した図である。 第４実施形態にかかる半導体装置の一部を示す分解斜視図である。 図１９のＸＸＩ－ＸＸＩ線に沿う断面図である。 第５実施形態にかかる半導体装置を示す平面図であって、封止部材を想像線で示した図である。
　本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下の説明について、同一あるいは類似の要素については、同じ符号を付して、重複する説明を省略する。
　図１～図１３は、第１実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、複数の第１半導体素子１、複数の第２半導体素子２、支持部材３、複数の絶縁基板４１、複数の配線部５１１～５１４，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３，５６１，５７１，５７２、複数の金属部材５８，５９、一対の制御端子６１，６２、複数の検出端子６３～６５、複数の接続部材７、および、封止部材８を備えている。複数の接続部材７は、図３および図４に示すように、複数の接続部材７１１，７１２，７２１～７２３，７３１～７３３，７４１～７４３，７５１～７５３を含む。
　図１は、半導体装置Ａ１を示す斜視図である。図２は、図１の斜視図において、封止部材８を省略した図である。図３は、図２の一部を拡大した要部拡大図である。図４は、図２の一部を拡大した要部拡大図である。図５は、半導体装置Ａ１を示す平面図であって、封止部材８を想像線（二点鎖線）で示している。図６は、図５の平面図において、一対の制御端子６１，６２、複数の検出端子６３～６５および複数の接続部材７を省略した図である。図７は、図６の平面図において、複数の配線部５１２，５１３，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３，５６１，５７１，５７２を省略した図である。図８は、図７の平面図において、絶縁基板４１を省略した図である。図９は、図５のＩＸ－ＩＸ線に沿う断面図である。図１０は、図５のＸ－Ｘ線に沿う断面図である。図１１は、図５のＸＩ－ＸＩ線に沿う断面図である。図１２は、図５のＸＩＩ－ＸＩＩ線に沿う断面図である。図１３は、図１２の一部を拡大した部分拡大図である。図１４は、図１２の一部を拡大した部分拡大図である。
　説明の便宜上、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向とする。ｚ方向は、たとえば、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図５参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図５参照）における上下方向である。ｘ方向は「第１方向」の一例であり、ｙ方向は「第２方向」の一例である。
　複数の第１半導体素子１および複数の第２半導体素子２はそれぞれ、たとえばＭＯＳＦＥＴである。複数の第１半導体素子１および第２半導体素子２はそれぞれ、ＭＯＳＦＥＴの代わりに、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタ、または、ＩＧＢＴを含むバイポーラトランジスタなどの他のスイッチング素子であってもよい。複数の第１半導体素子１および複数の第２半導体素子２はそれぞれ、ＳｉＣ（炭化ケイ素）を主とする半導体材料を用いて構成されている。当該半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＡｓ（ヒ化ガリウム）、ＧａＮ（窒化ガリウム）、あるいは、Ｇａ2Ｏ3（酸化ガリウム）などであってもよい。
　複数の第１半導体素子１はそれぞれ、図１３に示すように、素子主面１ａおよび素子裏面１ｂを有する。素子主面１ａおよび素子裏面１ｂは、ｚ方向において互いに離間する。素子主面１ａは、ｚ２方向を向き、素子裏面１ｂは、ｚ１方向を向く。素子主面１ａは、「第１素子主面」の一例であり、素子裏面１ｂは、「第１素子裏面」の一例である。
　複数の第１半導体素子１はそれぞれ、第１電極１１、第２電極１２および第３電極１３を有する。図１３に示すように、各第１半導体素子１において、第１電極１１は、素子裏面１ｂに形成されており、第２電極１２および第３電極１３は、素子主面１ａに形成されている。各第１半導体素子１がＭＯＳＦＥＴである例において、第１電極１１はドレイン電極であり、第２電極１２はソース電極であり、第３電極１３はゲート電極である。各第１半導体素子１は、第３電極１３（ゲート電極）に第１駆動信号（たとえばゲート電圧）が入力されると、この第１駆動信号に応じて導通状態と遮断状態とが切り替わる。この導通状態と遮断状態とが切り替わる動作をスイッチング動作という。導通状態では、第１電極１１（ドレイン電極）から第２電極１２（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。つまり、各第１半導体素子１は、第３電極１３（ゲート電極）に入力される第１駆動信号（たとえばゲート電圧）によって、第１電極１１（ドレイン電極）および第２電極１２（ソース電極）間がオンオフ制御される。複数の第１半導体素子１は、後に詳述される構成によって、各第１電極１１同士が電気的に接続され、かつ、各第２電極１２同士が電気的に接続されている。
　複数の第１半導体素子１は、図２、図３および図５に示すように、ｘ方向に沿って配置されている。各第１半導体素子１は、図１３に示すように、導電性接合材１９を介して、支持部材３（後述の導電板３１）に接合されている。導電性接合材１９は、たとえば、はんだ、金属ペースト材、あるいは、焼結金属である。
　複数の第２半導体素子２はそれぞれ、図１４に示すように、素子主面２ａおよび素子裏面２ｂを有する。素子主面２ａおよび素子裏面２ｂは、ｚ方向において互いに離間する。素子主面２ａは、ｚ２方向を向き、素子裏面２ｂは、ｚ１方向を向く。素子主面２ａは、「第２素子主面」の一例であり、素子裏面２ｂは、「第２素子裏面」の一例である。
　複数の第２半導体素子２はそれぞれ、第４電極２１、第５電極２２および第６電極２３を有する。図１４に示すように、各第２半導体素子２において、第４電極２１は、素子裏面２ｂに形成されており、第５電極２２および第６電極２３は、素子主面２ａに形成されている。各第２半導体素子２がＭＯＳＦＥＴである例において、第４電極２１はドレイン電極であり、第５電極２２はソース電極であり、第６電極２３はゲート電極である。各第２半導体素子２は、第６電極２３（ゲート電極）に第２駆動信号（たとえばゲート電圧）が入力されると、この第２駆動信号に応じてスイッチング動作を行う（導通状態と遮断状態とが切り替わる）。導通状態では、第４電極２１（ドレイン電極）から第５電極２２（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。つまり、各第２半導体素子２は、第６電極２３（ゲート電極）に入力される第２駆動信号（たとえばゲート電圧）に応じて、第４電極２１（ドレイン電極）と第５電極２２（ソース電極）間がオンオフ制御される。複数の第２半導体素子２は、後に詳述される構成によって、各第４電極２１同士が電気的に接続され、かつ、各第５電極２２同士が電気的に接続されている。
　複数の第２半導体素子２は、図２、図４および図５に示すように、ｘ方向に沿って配置されている。複数の第２半導体素子２は、複数の第１半導体素子１よりもｙ２方向に位置する。各第２半導体素子２は、図１４に示すように、導電性接合材２９を介して、支持部材３（後述の導電板３２）に接合されている。導電性接合材２９は、たとえば、はんだ、金属ペースト材、あるいは、焼結金属である。
　半導体装置Ａ１は、たとえばハーフブリッジ型のスイッチング回路として構成される。複数の第１半導体素子１は、半導体装置Ａ１の上アーム回路を構成し、複数の第２半導体素子２は、半導体装置Ａ１の下アーム回路を構成する。半導体装置Ａ１において、複数の第１半導体素子１は互いに電気的に並列に接続されており、複数の第２半導体素子２は互いに電気的に並列に接続されている。各第１半導体素子１と各第２半導体素子２とは、第２電極１２と第４電極２１とが電気的に接続されることで、各第１半導体素子１と各第２半導体素子２とが直列に接続されている。各第１半導体素子１と各第２半導体素子２とは、この直列接続により、ブリッジを構成する。図示された例では、半導体装置Ａ１は、４つの第１半導体素子１と４つの第２半導体素子２とを備える（図２および図５参照）。第１半導体素子１および第２半導体素子２の各個数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて適宜変更される。
　支持部材３は、図８～図１４に示すように、複数の第１半導体素子１および複数の第２半導体素子２を支持する。支持部材３は、図８～図１４に示すように、一対の導電板３１，３２および一対の絶縁板３３，３４を有する。
　各導電板３１，３２は、導電性材料からなり、当該導電性材料は、たとえば銅または銅合金である。各導電板３１，３２は、たとえば、銅からなる層とモリブデンからなる層とがｚ方向に交互に積層された積層体であってもよい。この場合、各導電板３１，３２のｚ１方向およびｚ２方向の両表層は、銅からなる層である。各導電板３１，３２は、図８に示すように、たとえばｚ方向に視て（「平面視」）矩形状である。
　導電板３１は、図８、図１２および図１３に示すように、複数の第１半導体素子１が搭載され、複数の第１半導体素子１を支持する。導電板３１は、各第１半導体素子１の第１電極１１（ドレイン電極）に導通する。複数の第１半導体素子１の各第１電極１１は、導電板３１を介して、互いに導通する。導電板３１は、たとえば直方体状である。導電板３１のｚ方向に沿う寸法は、絶縁基板４１のｚ方向に沿う寸法よりも大きい。導電板３１は、「第１搭載部」の一例である。
　導電板３１は、図９および図１１～図１３に示すように、搭載面３１ａを有する。搭載面３１ａは、ｚ２方向を向く。搭載面３１ａは、各第１半導体素子１が接合されるとともに、配線部５１１が接合されている。導電板３１は、図９および図１３に示すように、接合材３１９を介して、絶縁板３３に接合されている。接合材３１９は、導電性であっても、絶縁性であってもよい。
　導電板３２は、図８、図１２および図１４に示すように、複数の第２半導体素子２が搭載され、複数の第２半導体素子２を支持する。導電板３２は、各第２半導体素子２の第４電極２１（ドレイン電極）に導通する。複数の第２半導体素子２の各第４電極２１は、導電板３２を介して、互いに導通する。導電板３２は、たとえば直方体状である。導電板３２のｚ方向に沿う寸法は、絶縁基板４１のｚ方向に沿う寸法よりも大きい。導電板３２は、「第２搭載部」の一例である。
　導電板３２は、図１０、図１２および図１４に示すように、搭載面３２ａを有する。搭載面３２ａは、ｚ２方向を向く。搭載面３２ａは、各第２半導体素子２が接合されるとともに、配線部５１４が接合されている。導電板３２は、図１０および図１４に示すように、接合材３２９を介して、絶縁板３４に接合されている。接合材３２９は、導電性であっても、絶縁性であってもよい。
　一対の絶縁板３３，３４はそれぞれ、絶縁性材料からなり、当該絶縁性材料は、たとえばＡｌ2Ｏ3である。各絶縁板３３，３４は、図８に示すように、たとえば平面視矩形状である。図８、図９および図１１～図１３に示すように、絶縁板３３は、導電板３１を支持する。図８、図１０～図１２および図１４に示すように、絶縁板３４は、導電板３２を支持する。各絶縁板３３，３４において各導電板３１，３２が接合される面には、めっき層が形成されていてもよい。当該めっき層は、たとえば銀または銀合金からなる。
　絶縁基板４１は、絶縁性材料からなり、一例では、ガラスエポキシ樹脂からなる。絶縁基板４１は、ガラスエポキシ樹脂ではなく、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ2Ｏ3（酸化アルミニウム）などのセラミックスで構成されていてもよい。絶縁基板４１は、「絶縁基板」の一例である。
　絶縁基板４１は、図９～図１４に示すように、主面４１１および裏面４１２を有する。主面４１１および裏面４１２は、ｚ方向において離間する。主面４１１は、ｚ２方向を向き、裏面４１２は、ｚ１方向を向く。主面４１１は、「基板主面」の一例であり、裏面４１２は、「基板裏面」の一例である。
　絶縁基板４１は、図７および図１１～図１４に示すように、複数の貫通孔４１３、貫通孔４１４、複数の開口部４１５および複数の開口部４１６を含む。
　複数の貫通孔４１３はそれぞれ、図１１に示すように、絶縁基板４１を主面４１１から裏面４１２までｚ方向に貫通する。図７および図１１に示すように、各貫通孔４１３には、各金属部材５９が挿し込まれている。各貫通孔４１３の内面は、図７および図１１に示すように、各金属部材５９に接していない。この構成とは異なり、各貫通孔４１３の内面が各金属部材５９に接していてもよい。本開示において「挿し込まれている」とは、ある部材（たとえば各金属部材５９）がある貫通孔（たとえば各貫通孔４１３）に入っている状態であり、ある部材がある貫通孔の内面に接しているか接していないかは限定されない。なお、各金属部材５９と各貫通孔４１３との間の隙間に、絶縁基板４１とは異なる絶縁部材が形成されていてもよい。
　貫通孔４１４は、絶縁基板４１を主面４１１から裏面４１２までｚ方向に貫通する。貫通孔４１４には、図７に示すように、金属部材５８が挿し込まれている。図示された例では、貫通孔４１４の内面は、金属部材５８に接しているが（図７参照）、接していなくてもよい。
　複数の開口部４１５はそれぞれ、図７、図１２および図１３に示すように、絶縁基板４１を主面４１１から裏面４１２までｚ方向に貫通する。図７に示すように、各開口部４１５は、平面視において、各第１半導体素子１を囲む。各開口部４１５は、「第１開口部」の一例である。
　複数の開口部４１６はそれぞれ、図７、図１２および図１４に示すように、絶縁基板４１を主面４１１から裏面４１２までｚ方向に貫通する。図７に示すように、各開口部４１６は、平面視において、各第２半導体素子２を囲む。各開口部４１６は、「第２開口部」の一例である。
　複数の配線部５１１～５１４，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３，５６１は、支持部材３の一部（導電板３１，３２）、複数の金属部材５８，５９および複数の接続部材７１１，７１２，７２１～７２３，７３１～７３３，７４１～７４３，７５１～７５３とともに、半導体装置Ａ１における導通経路をなす。複数の配線部５１１～５１４，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３，５６１，５７１，５７２は、互いに離間する。複数の配線部５１１～５１４，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３，５６１，５７１，５７２は、たとえば銅または銅合金からなる。各配線部５１１～５１４，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３，５６１，５７１，５７２の厚さ（ｚ方向の寸法）および構成材料は、半導体装置Ａ１の仕様（定格電流や許容電流、定格電圧や耐圧、装置全体の内部インダクタンスおよび装置のサイズなど）により、適宜変更される。
　複数の配線部５１１～５１４は、半導体装置Ａ１において、主電流の導通経路をなす。半導体装置Ａ１では、平面視において、配線部５１１と配線部５１２とが互いに重なり、配線部５１３と配線部５１４とが、平面視において、互いに重なる。
　配線部５１１は、絶縁基板４１の裏面４１２に形成されている。配線部５１１は、図９および図１１～図１３に示すように、導電板３１の搭載面３１ａに接合されている。配線部５１１は、導電板３１を介して、複数の第１半導体素子１の各第１電極１１（ドレイン電極）に導通する。
　配線部５１１は、図８、図１２および図１３に示すように、複数の開口部５１１ａおよび貫通孔５１１ｂを含む。図１２および図１３に示すように、複数の開口部５１１ａはそれぞれ、ｚ方向に貫通する。図１２および図１３から理解されるように、複数の開口部５１１ａはそれぞれ、平面視において、絶縁基板４１の各開口部４１５に重なる。図８に示すように、各開口部５１１ａは、平面視において、各第１半導体素子１を囲む。貫通孔５１１ｂは、配線部５１１をｚ方向に貫通する。図８に示すように、各貫通孔５１１ｂには、金属部材５８が嵌め込まれている。
　配線部５１２は、絶縁基板４１の主面４１１に形成されている。配線部５１２は、図５および図６から理解されるように、複数の接続部材７１２を介して、各第２半導体素子２の第５電極２２（ソース電極）に導通する。配線部５１２は、平面視において、複数の第１半導体素子１をそれぞれ避けるように形成されている。
　配線部５１３は、絶縁基板４１の主面４１１に形成されている。配線部５１３は、平面視において、配線部５１２よりもｙ１方向に位置する。配線部５１３は、図５および図６から理解されるように、複数の接続部材７１１を介して、各第１半導体素子１の第２電極１２（ソース電極）に導通する。また、配線部５１３は、後に詳述する構成により、配線部５１４および各金属部材５９を介して、各第２半導体素子２の第４電極２１（ドレイン電極）に導通する。配線部５１３は、平面視において、複数の第２半導体素子２をそれぞれ避けるように形成されている。
　配線部５１３は、図６および図１１に示すように、複数の貫通孔５１３ａを含む。図６および図１１に示すように、各貫通孔５１３ａには、複数の金属部材５９がそれぞれ１つずつ嵌め込まれている。図６および図１１に示すように、各貫通孔５１３ａの内面は、各金属部材５９に接している。本開示において「嵌め込まれている」とは、ある部材（たとえば各金属部材５９）がある貫通孔（たとえば各貫通孔５１３ａ）に入っている状態であり、ある部材がある貫通孔の内面に接しているものである。つまり、「嵌め込まれている」状態は、「挿し込まれている」状態のうち貫通孔の内面に接した状態に相当する。図示された例では、各貫通孔５１３ａは、平面視円形であるが（図６参照）、各金属部材５９の形状に応じて、適宜変更される。
　配線部５１４は、絶縁基板４１の裏面４１２に形成されている。配線部５１４は、図８、図１０～図１２および図１４に示すように、導電板３２の搭載面３２ａに接合されている。配線部５１４は、導電板３２を介して、複数の第２半導体素子２の各第４電極２１（ドレイン電極）に導通する。また、配線部５１４は、後に詳述する構成により、配線部５１３および各金属部材５９を介して、各第１半導体素子１の第２電極１２（ソース電極）に導通する。
　配線部５１４は、図８、図１１、図１２および図１４に示すように、複数の開口部５１４ａおよび複数の貫通孔５１４ｂを含む。図１２に示すように、複数の開口部５１４ａはそれぞれ、ｚ方向に貫通する。図１２および図１４から理解されるように、複数の開口部５１４ａはそれぞれ、平面視において、絶縁基板４１の各開口部４１６に重なる。図８に示すように、各開口部５１４ａは、平面視において、各第２半導体素子２を囲む。図１１に示すように、複数の貫通孔５１４ｂはそれぞれ、配線部５１４をｚ方向に貫通する。各貫通孔５１４ｂは、平面視において、配線部５１３の各貫通孔５１３ａに重なる。各貫通孔５１４ｂには、複数の金属部材５９がそれぞれ１つずつ嵌め込まれている。
　半導体装置Ａ１では、配線部５１１は、図８に示すように、第１電力端子部５０１を含む。第１電力端子部５０１は、配線部５１１のうちのｘ２方向側の端部に位置する。第１電力端子部５０１は、配線部５１１の一部であることから、複数の第１半導体素子１の各第１電極１１（ドレイン電極）に導通する。配線部５１２は、図２、図５および図６に示すように、第２電力端子部５０２を含む。第２電力端子部５０２は、配線部５１２のうちのｘ２方向側の端部に位置する。第２電力端子部５０２は、配線部５１２の一部であることから、各第２半導体素子２の第５電極２２（ソース電極）に導通する。配線部５１３は、図２、図５および図６に示すように、第３電力端子部５０３を含む。第３電力端子部５０３は、配線部５１３のうちのｘ２方向側の端部に位置する。第３電力端子部５０３は、配線部５１３の一部であることから、各第１半導体素子１の第２電極１２（ソース電極）および各第２半導体素子２の第４電極２１（ドレイン電極）に導通する。配線部５１４は、図８に示すように、第４電力端子部５０４を含む。第４電力端子部５０４は、配線部５１４のうちのｘ２方向側の端部に位置する。第４電力端子部５０４は、配線部５１４の一部であることから、各第１半導体素子１の第２電極１２（ソース電極）および各第２半導体素子２の第４電極２１（ドレイン電極）に導通する。
　第１電力端子部５０１、第２電力端子部５０２、第３電力端子部５０３および第４電力端子部５０４は、互いに離間し、各々が封止部材８から露出する。第１電力端子部５０１、第２電力端子部５０２、第３電力端子部５０３および第４電力端子部５０４の各表面はそれぞれ、めっきが施されていてもよいし、めっきが施されていなくてもよい。
　第１電力端子部５０１と第２電力端子部５０２とは、平面視において互いに重なる。第３電力端子部５０３と第４電力端子部５０４とは、平面視において互いに重なる。図示された例では、半導体装置Ａ１は、第３電力端子部５０３および第４電力端子部５０４を含むが、この構成とは異なり、第３電力端子部５０３および第４電力端子部５０４のいずれか一方のみを含んでいてもよい。
　第１電力端子部５０１および第２電力端子部５０２は、たとえば外部の直流電源に接続され、電源電圧（直流電圧）が印加される。半導体装置Ａ１では、第１電力端子部５０１は、直流電源の正極に接続されるＰ端子であり、第２電力端子部５０２は、直流電源の負極に接続されるＮ端子である。第１電力端子部５０１および第２電力端子部５０２に印加された直流電圧は、複数の第１半導体素子１の各スイッチング動作および複数の第２半導体素子２の各スイッチング動作によって、交流電圧に変換される。変換された電圧（交流電圧）は、第３電力端子部５０３および第４電力端子部５０４からそれぞれ出力される。半導体装置Ａ１における主電流は、この電源電圧および変換後の電圧によって発生するものである。
　複数の配線部５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３，５６１は、半導体装置Ａ１において、制御信号の導通経路をなす。
　配線部５２１は、絶縁基板４１の主面４１１に形成されている。配線部５２１は、図５に示すように、制御端子６１が導通接合されている。配線部５２１は、「第１配線部」の一例である。図５および図６に示すように、配線部５２１は、２つのパッド部５２１ａ，５２１ｂおよび連結部５２１ｃを含む。パッド部５２１ａは、配線部５２１のうち、制御端子６１が接合される部位である。パッド部５２１ｂは、配線部５２１のうち、接続部材７２１の一端が接続される部位である。パッド部５２１ｂは、パッド部５２１ａに対して、ｘ方向の一方（図５および図６に示す例ではｘ２方向）に位置する。連結部５２１ｃは、２つのパッド部５２１ａ，５２１ｂを繋ぐ。
　配線部５２２は、絶縁基板４１の主面４１１に形成されている。配線部５２２は、図５および図６に示すように、平面視においてｘ方向が長手方向の帯状である。配線部５２２には、接続部材７２１および複数の接続部材７２２がそれぞれ接合されている。配線部５２２は、接続部材７２１を介して配線部５２１に導通する。配線部５２２は、「第２配線部」の一例である。
　複数の配線部５２３はそれぞれ、絶縁基板４１の主面４１１に形成されている。各配線部５２３は、図５および図６に示すように、平面視においてｘ方向が長手方向の帯状である。各配線部５２３は、接続部材７２２および接続部材７２３がそれぞれ接合されている。各配線部５２３は、各接続部材７２３を介して各第１半導体素子１の第３電極１３（ゲート電極）に導通する。配線部５２３は、「第３配線部」の一例である。
　図３、図５および図６に示すように、配線部５２２および複数の配線部５２３は、ｘ方向に沿って配置されている。また、配線部５２２および複数の配線部５２３はそれぞれ、パッド部５２１ｂに対してｘ方向の他方（ｘ２方向）に位置しており、ｘ方向に見てパッド部５２１ｂに重なる。複数の配線部５２３は、たとえば、配線部５２２よりもｘ方向の一方（ｘ１方向）に配置されたものと、ｘ方向の他方（ｘ２方向）に配置されたものとがある（図５および図６参照）。図示された例では、４つの配線部５２３のうち、２つの配線部５２３は、配線部５２２よりもｘ１方向に位置し、他の２つの配線部５２３は、配線部５２２よりもｘ２方向に位置する。つまり、半導体装置Ａ１では、配線部５２２を挟んで、同数の配線部５２３が配置されている。なお、配線部５２２に対する配線部５２３のｘ方向における位置は適宜変更され、たとえば、配線部５２２を挟んで、ｘ１方向に位置する配線部５２３の数とｘ２方向に位置する配線部５２３の数とが異なっていてもよい。また、配線部５２２および複数の配線部５２３は、ｙ方向において、複数の第１半導体素子１よりも複数の第２半導体素子２が配置された側の反対（すなわちｙ２方向）に位置する。
　配線部５３１は、絶縁基板４１の主面４１１に形成されている。配線部５３１は、図５に示すように、制御端子６２が導通接合されている。配線部５３１は、「第７配線部」の一例である。図５および図６に示すように、配線部５３１は、２つのパッド部５３１ａ，５３１ｂおよび連結部５３１ｃを含む。パッド部５３１ａは、配線部５３１のうち、制御端子６２が接合される部位である。パッド部５３１ｂは、配線部５３１のうち、接続部材７３１の一端が接合される部位である。パッド部５３１ｂは、パッド部５３１ａに対して、ｘ方向の他方（図５および図６に示す例ではｘ２方向）に位置する。連結部５３１ｃは、２つのパッド部５３１ａ，５３１ｂを繋ぐ。
　配線部５３２は、絶縁基板４１の主面４１１に形成されている。配線部５３２は、図５および図６に示すように、平面視においてｘ方向が長手方向の帯状である。配線部５３２は、接続部材７３１および複数の接続部材７３２がそれぞれ接合されている。配線部５３２は、接続部材７３１を介して配線部５３１に導通する。配線部５３２は、「第８配線部」の一例である。
　複数の配線部５３３はそれぞれ、絶縁基板４１の主面４１１に形成されている。各配線部５３３は、図５および図６に示すように、平面視においてｘ方向が長手方向の帯状である。各配線部５３３は、接続部材７３２および接続部材７３３がそれぞれ接合されている。各配線部５３３は、各接続部材７３３を介して各第２半導体素子２の第６電極２３（ゲート電極）に導通する。配線部５３３は、「第９配線部」の一例である。
　図４～図６に示すように、配線部５３２および複数の配線部５３３は、ｘ方向に沿って配置されている。また、配線部５３２および複数の配線部５３３はそれぞれ、パッド部５３１ｂに対して、ｘ方向の他方（ｘ２方向）に位置しており、ｘ方向に見てパッド部５２１ｂに重なる。複数の配線部５３３は、たとえば、配線部５３２よりもｘ方向の一方（ｘ１方向）に配置されたものと、ｘ方向の他方（ｘ２方向）に配置されたものとがある（図５および図６参照）。図示された例では、４つの配線部５３３のうち、２つの配線部５３３は、配線部５３２よりもｘ１方向に位置し、他の２つの配線部５３３は、配線部５３２よりもｘ２方向に位置する。つまり、半導体装置Ａ１では、配線部５３２を挟んで、同数の配線部５３３が配置されている。なお、配線部５３２に対する配線部５３３のｘ方向における位置は適宜変更され、たとえば、配線部５３２を挟んで、ｘ１方向に位置する配線部５３３の数とｘ２方向に位置する配線部５３３の数とが異なっていてもよい。また、配線部５３２および複数の配線部５３３は、ｙ方向において、複数の第２半導体素子２よりも複数の第１半導体素子１が配置された側の反対（すなわちｙ１方向）に位置する。
　配線部５４１は、絶縁基板４１の主面４１１に形成されている。配線部５４１は、図５に示すように、検出端子６３が導通接合されている。配線部５４１は、「第４配線部」の一例である。図５および図６に示すように、配線部５４１は、２つのパッド部５４１ａ，５４１ｂおよび連結部５４１ｃを含む。パッド部５４１ａは、配線部５４１のうち、検出端子６３が接合される部位である。パッド部５４１ｂは、配線部５４１のうち、接続部材７４１の一端が接合される部位である。パッド部５４１ｂは、パッド部５４１ａに対して、ｘ方向の他方（図５および図６に示す例ではｘ２方向）に位置する。連結部５４１ｃは、２つのパッド部５４１ａ，５４１ｂを繋ぐ。
　配線部５４２は、絶縁基板４１の主面４１１に形成されている。配線部５４２は、図５および図６に示すように、平面視においてｘ方向が長手方向の帯状である。配線部５４２は、接続部材７４１および複数の接続部材７４２がそれぞれ接合されている。配線部５４２は、接続部材７４１を介して配線部５４１に導通する。図５および図６に示すように、配線部５２２と配線部５４２とは、ｙ方向に並んでおり、各長手方向が平行に配置されている。配線部５４２は、「第５配線部」の一例である。
　複数の配線部５４３はそれぞれ、絶縁基板４１の主面４１１に形成されている。各配線部５４３は、図５および図６に示すように、平面視においてｘ方向が長手方向の帯状である。各配線部５４３は、接続部材７４２および接続部材７４３がそれぞれ接合されている。各配線部５４３は、各接続部材７４３を介して各第１半導体素子１の第２電極１２（ソース電極）に導通する。各配線部５４３は、「第６配線部」の一例である。
　図３、図５および図６に示すように、配線部５４２および複数の配線部５４３は、ｘ方向に沿って配置されている。また、配線部５４２および複数の配線部５４３はそれぞれ、パッド部５４１ｂに対してｘ方向の他方（ｘ２方向）に位置しており、ｘ方向に見てパッド部５４１ｂに重なる。複数の配線部５４３は、たとえば、配線部５４２よりもｘ方向の一方（ｘ１方向）に配置されたものと、ｘ方向の他方（ｘ２方向）に配置されたものとがある（図５および図６参照）。図示された例では、４つの配線部５４３のうち、２つの配線部５４３は、配線部５４２よりもｘ１方向に位置し、他の２つの配線部５４３は、配線部５４２よりもｘ２方向に位置する。つまり、半導体装置Ａ１では、配線部５４２を挟んで、同数の配線部５４３が配置されている。なお、配線部５４２に対する配線部５４３のｘ方向における位置は適宜変更され、たとえば、配線部５４２を挟んで、ｘ１方向に位置する配線部５４３の数とｘ２方向に位置する配線部５４３の数とが異なっていてもよい。また、配線部５４２および複数の配線部５４３は、ｙ方向において、複数の第１半導体素子１よりも複数の第２半導体素子２が配置された側の反対（すなわちｙ２方向）に位置する。図５および図６などに示すように、半導体装置Ａ１では、配線部５４２および複数の配線部５４３は、配線部５２２および複数の配線部５２３よりもｙ２方向に配置されているが、反対にｙ１方向に配置されていてもよい。
　配線部５５１は、絶縁基板４１の主面４１１に形成されている。配線部５５１は、図５に示すように、検出端子６４が導通接合されている。配線部５５１は、「第１０配線部」の一例である。図５および図６に示すように、配線部５５１は、２つのパッド部５５１ａ，５５１ｂおよび連結部５５１ｃを含む。パッド部５５１ａは、配線部５５１のうち、検出端子６４が接合される部位である。パッド部５５１ｂは、配線部５５１のうち、接続部材７５１の一端が接合される部位である。パッド部５５１ｂは、パッド部５５１ａに対して、ｘ方向の一方（図５および図６に示す例ではｘ２方向）に位置する。連結部５５１ｃは、２つのパッド部５５１ａ，５５１ｂを繋ぐ。
　配線部５５２は、絶縁基板４１の主面４１１に形成されている。配線部５５２は、図５および図６に示すように、平面視においてｘ方向が長手方向の帯状である。配線部５５２は、接続部材７５１および複数の接続部材７５２がそれぞれ接合されている。配線部５５２は、接続部材７５１を介して配線部５５１に導通する。図５および図６に示すように、配線部５３２と配線部５５２とは、ｙ方向に並んでおり、各長手方向が平行に配置されている。配線部５５２は、「第１１配線部」の一例である。
　複数の配線部５５３はそれぞれ、絶縁基板４１の主面４１１に形成されている。各配線部５５３は、図５および図６に示すように、平面視においてｘ方向が長手方向の帯状である。各配線部５５３は、接続部材７５２および接続部材７５３がそれぞれ接合されている。各配線部５５３は、各接続部材７５３を介して各第２半導体素子２の第５電極２２（ソース電極）に導通する。各配線部５５３は、「第１２配線部」の一例である。
　図３、図５および図６に示すように、配線部５５２および複数の配線部５５３は、ｘ方向に沿って配置されている。また、配線部５５２および複数の配線部５５３はそれぞれ、パッド部５５１ｂに対してｘ方向の他方（ｘ２方向）に位置しており、ｘ方向に見てパッド部５５１ｂに重なる。複数の配線部５５３は、たとえば、配線部５５２よりもｘ方向の一方（ｘ１方向）に配置されたものと、ｘ方向の他方（ｘ２方向）に配置されたものとがある（図５および図６参照）。図示された例では、４つの配線部５５３のうち、２つの配線部５５３は、配線部５５２よりもｘ１方向に位置し、他の２つの配線部５５３は、配線部５５２よりもｘ２方向に位置する。つまり、半導体装置Ａ１では、配線部５５２を挟んで、同数の配線部５５３が配置されている。なお、配線部５５２に対する配線部５５３のｘ方向における位置は適宜変更され、たとえば、配線部５５２を挟んで、ｘ１方向に位置する配線部５５３の数とｘ２方向に位置する配線部５５３の数とが異なっていてもよい。また、配線部５５２および複数の配線部５５３は、ｙ方向において複数の第２半導体素子２よりも複数の第１半導体素子１が配置された側の反対（すなわちｙ１方向）に位置する。図５および図６などに示すように、半導体装置Ａ１では、配線部５５２および複数の配線部５５３は、配線部５３２および複数の配線部５３３よりもｙ１方向に配置されているが、反対にｙ２方向に配置されていてもよい。
　配線部５６１は、絶縁基板４１の主面４１１に形成されている。配線部５６１は、図５に示すように、検出端子６５が導通接合されている。図６に示すように、配線部５６１には、貫通孔５６１ａが形成されている。貫通孔５６１ａは、配線部５６１をｚ方向に貫通する。貫通孔５６１ａには、金属部材５８が嵌め込まれている。
　複数の配線部５７１，５７２はそれぞれ、絶縁基板４１の主面４１１に形成されている。複数の配線部５７１はそれぞれ、主面４１１のうち、平面視においてｘ方向に隣り合う２つの第１半導体素子１に挟まれた領域に形成されている。複数の配線部５７２はそれぞれ、主面４１１のうち、平面視においてｘ方向に隣り合う２つの第２半導体素子２に挟まれた領域に形成されている。図示された例では、各配線部５７１，５７２は、平面視矩形状であるが（図５および図６参照）、これに限定されない。各配線部５７１は、配線部５１２と一体的に形成されていてもよいし、各配線部５７２は、配線部５１３と一体的に形成されていてもよい。また、各配線部５７１，５７２は、形成されていなくてもよい。半導体装置Ａ１では、複数の配線部５７１，５７２はそれぞれ、複数の第１半導体素子１および複数の第２半導体素子２のいずれにも導通していない。
　複数の金属部材５９はそれぞれ、図１１に示すように絶縁基板４１をｚ方向に貫通し、配線部５１３と配線部５１４とを導通させる。各金属部材５９は、たとえば柱状である。図示された例では、各金属部材５９の平面視形状は、円形であるが（図５～８参照）、各金属部材５９の平面視形状は、円形ではなく、楕円状または多角形状であってもよい。各金属部材５９の構成材料は、たとえば銅または銅合金である。
　複数の金属部材５９はそれぞれ、図６～図８および図１１に示すように、配線部５１３の各貫通孔５１３ａおよび配線部５１４の各貫通孔５１４ｂに嵌め込まれるとともに、絶縁基板４１の各貫通孔４１３に挿し込まれている。各金属部材５９は、各貫通孔５１３ａの内面および各貫通孔５１４ｂの内面に接している。各金属部材５９は、各貫通孔５１３ａおよび各貫通孔５１４ｂに嵌め込まれることで支持されている。このとき、各金属部材５９と各貫通孔５１３ａの内面との間、および、各金属部材５９と各貫通孔５１４ｂの内面との間に隙間が生じる場合には、この隙間にはんだを流し込むとよい。これにより、この隙間にはんだが充填され、各金属部材５９が配線部５１３および配線部５１４に固着される。なお、はんだを流し込んだ場合、各金属部材５９と絶縁基板４１の各貫通孔４１３の内面との間の隙間にも、はんだが充填されうる。
　金属部材５８は、絶縁基板４１をｚ方向に貫通し、配線部５１１と配線部５６１とを導通させる。金属部材５８は、たとえば柱状である。図示された例では、金属部材５８の平面視形状は円形であるが（図６～図８参照）、金属部材５８の平面視形状は、円形ではなく、楕円状または多角形状であってもよい。金属部材５８の構成材料は、たとえば銅または銅合金である。
　金属部材５８は、図６～図８に示すように、配線部５６１の貫通孔５６１ａおよび配線部５１１の貫通孔５１１ｂに嵌め込まれるとともに、絶縁基板４１の貫通孔４１４に挿し込まれている。金属部材５８は、貫通孔５６１ａの内面、貫通孔５１１ｂの内面および貫通孔４１４の内面にそれぞれ接している。金属部材５８は、各貫通孔５６１ａ，５１１ｂ，４１４に嵌め込まれることで支持されている。このとき、金属部材５８と各貫通孔５６１ａ，５１１ｂ，４１４の内面との間に隙間が生じる場合には、この隙間にはんだを流し込むとよい。これにより、この隙間にはんだが充填され、金属部材５８が各配線部５１１，５６１および絶縁基板４１に固着される。
　半導体装置Ａ１では、図１２および図１３に示すように、各第１半導体素子１は、絶縁基板４１の各開口部４１５および配線部５１１の各開口部５１１ａと、導電板３１とによって形成される窪みに収容されている。図示された例では、各第１半導体素子１の素子主面１ａは、ｚ方向に直交する方向（たとえばｙ方向）に見て、絶縁基板４１あるいは配線部５１１のいずれかに重なるが、配線部５１２に重なってもよい。いずれの場合であっても、各第１半導体素子１は、配線部５１２よりもｚ方向上方（ｚ２方向）に突き出ない。同様に、図１２および図１４に示すように、各第２半導体素子２は、絶縁基板４１の各開口部４１６および配線部５１４の各開口部５１４ａと、導電板３２とによって形成される窪みに収容されている。図示された例では、各第２半導体素子２の素子主面２ａは、ｚ方向に直交する方向（たとえばｙ方向）に見て、絶縁基板４１あるいは配線部５１４のいずれかに重なるが、配線部５１３に重なってもよい。いずれの場合であっても、各第２半導体素子２は、配線部５１３よりもｚ方向上方（ｚ２方向）に突き出ない。
　複数の制御端子６１，６２および複数の検出端子６３～６５はそれぞれ、導電性材料からなる。この導電性材料は、たとえば銅または銅合金である。複数の制御端子６１，６２および複数の検出端子６３～６５はそれぞれ、板状の部材を切り抜き加工および折り曲げ加工されることにより、形成される。
　制御端子６１は、各第１半導体素子１の第３電極１３（ゲート電極）に導通する。制御端子６１は、各第１半導体素子１のスイッチング動作を制御する第１駆動信号が入力される。制御端子６１は、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。制御端子６１のうち、封止部材８に覆われた部分は、配線部５２１のパッド部５２１ａに接合されている。制御端子６１のうち、封止部材８から露出する部分は、外部の制御装置（たとえばゲートドライバ）が接続され、当該制御装置から第１駆動信号（ゲート電圧）が入力される。制御端子６１は、「第１制御端子」の一例である。
　制御端子６２は、各第２半導体素子２の第６電極２３（ゲート電極）に導通する。制御端子６２は、各第２半導体素子２のスイッチング動作を制御する第２駆動信号が入力される。制御端子６２は、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。制御端子６２のうち、封止部材８に覆われた部分は、配線部５３１のパッド部５３１ａに接合されている。制御端子６２のうち、封止部材８から露出する部分は、上記外部の制御装置が接続され、当該制御装置から第２駆動信号（ゲート電圧）が入力される。制御端子６２は、「第２制御端子」の一例である。
　検出端子６３は、各第１半導体素子１の第２電極１２（ソース電極）に導通する。検出端子６３は、各第１半導体素子１の導通状態を示す第１検出信号を出力する。半導体装置Ａ１では、当該第１検出信号として、各第１半導体素子１の第２電極１２に印加される電圧（ソース電流に対応した電圧）が検出端子６３から出力される。検出端子６３は、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。検出端子６３のうち、封止部材８に覆われた部分は、配線部５４１のパッド部５４１ａに接合されている。検出端子６３のうち、封止部材８から露出する部分は、上記外部の制御装置が接続され、当該制御装置に第１検出信号を出力する。検出端子６３は、「第１検出端子」の一例である。
　検出端子６４は、各第２半導体素子２の第５電極２２（ソース電極）に導通する。検出端子６４は、各第２半導体素子２の導通状態を示す第２検出信号を出力する。半導体装置Ａ１では、当該第２検出信号として、各第２半導体素子２の第５電極２２に印加される電圧（ソース電流に対応した電圧）が検出端子６４から出力される。検出端子６４は、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。検出端子６４のうち、封止部材８に覆われた部分は、配線部５５１のパッド部５５１ａに接合されている。検出端子６４のうち、封止部材８から露出する部分は、上記外部の制御装置が接続され、当該制御装置に第２検出信号を出力する。検出端子６４は、「第２検出端子」の一例である。
　検出端子６５は、各第１半導体素子１の第１電極１１（ドレイン電極）に導通する。検出端子６５は、各第１半導体素子１の第１電極１１に印加される電圧（ドレイン電流に対応した電圧）が出力される。検出端子６５は、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。検出端子６５のうち、封止部材８に覆われた部分は、配線部５６１に接合されている。検出端子６５のうち、封止部材８から露出する部分は、上記外部の制御装置が接続され、当該制御装置に、各第１半導体素子１の第１電極１１に印加される電圧（ドレイン電流に対応した電圧）を出力する。
　複数の接続部材７はそれぞれ、互いに離間する２つの部位を導通させる。上述の通り、複数の接続部材７は、複数の接続部材７１１，７１２、７２１～７２３，７３１～７３３，７４１～７４３，７５１～７５３を含む。複数の接続部材７はそれぞれ、たとえばボンディングワイヤである。複数の接続部材７の一部（たとえば複数の接続部材７１１，７１２）は、ボンディングワイヤではなく、金属製の板材であってもよい。複数の接続部材７の各構成材料は、金、アルミニウムまたは銅のいずれであってもよい。複数の接続部材７１１，７１２、７２１～７２３，７３１～７３３，７４１～７４３，７５１～７５３の線径は、特に限定されないが、複数の接続部材７１１，７１２の各線径が、複数の接続部材７２１～７２３，７３１～７３３，７４１～７４３，７５１～７５３の各線径よりも大きいことが好ましい。複数の接続部材７１１，７１２には、上記主電流が流れるためである。
　複数の接続部材７１１は、図３および図５に示すように、複数の第１半導体素子１の各第２電極１２（ソース電極）と、配線部５１３とに接合され、これらを導通させる。図示された例と異なり、接続部材７１１は、配線部５１３ではなく、複数の金属部材５９の上面に接合されていてもよい。接続部材７１２は、図４および図５に示すように、複数の第２半導体素子２の各第５電極２２（ソース電極）と配線部５１２とに接合され、これらを導通させる。
　接続部材７２１は、図３、図５および図９に示すように、配線部５２１のパッド部５２１ｂと配線部５２２とに接合され、配線部５２１と配線部５２２とを導通させる。図５に示すように、接続部材７２１は、平面視において、ｘ方向に延びている。また、接続部材７２１は、平面視において、配線部５２２よりもｘ１方向に位置する各配線部５２３に交差する。図示された例では、接続部材７２１は、平面視において、当該配線部５２３に接合された各接続部材７２２に重なるが（図５参照）、この例とは異なり、重なっていなくてもよい。接続部材７２１は、これらの各配線部５２３および各接続部材７２２よりもｚ方向上方に位置する。接続部材７２１は、「第１接続部材」の一例である。
　複数の接続部材７２２の各々は、図３、図５および図９に示すように、配線部５２２と各配線部５２３とにそれぞれ接合され、配線部５２２と各配線部５２３とを導通させる。図５に示すように、各接続部材７２２は、平面視において、ｘ方向に延びている。各接続部材７２２は、「第２接続部材」の一例である。
　複数の接続部材７２３の各々は、図３および図５に示すように、各配線部５２３と各第１半導体素子１の第３電極１３（ゲート電極）とにそれぞれ接合され、各配線部５２３と各第１半導体素子１の第３電極１３とを導通させる。各接続部材７２３は、「第３接続部材」の一例である。
　接続部材７３１は、図４、図５および図１０に示すように、配線部５３１のパッド部５３１ｂと配線部５３２とに接合され、配線部５３１と配線部５３２とを導通させる。図５に示すように、接続部材７３１は、平面視において、ｘ方向に延びている。また、接続部材７３１は、平面視において、配線部５３２よりもｘ１方向に位置する各配線部５３３に交差する。図示された例では、接続部材７３１は、平面視において、当該配線部５２３に接合された各接続部材７３２に重なるが（図５参照）、この例とは異なり、重なっていなくてもよい。接続部材７３１は、図１０に示すように、これらの各配線部５３３および各接続部材７３２よりもｚ方向上方に位置する。接続部材７３１は、「第７接続部材」の一例である。
　複数の接続部材７３２の各々は、図４および図５に示すように、配線部５３２と各配線部５３３とにそれぞれ接合され、配線部５３２と各配線部５３３とを導通させる。図５に示すように、各接続部材７３２は、平面視において、ｘ方向に延びている。各接続部材７３２は、「第８接続部材」の一例である。
　複数の接続部材７３３の各々は、図４および図５に示すように、各配線部５３３と各第２半導体素子２の第６電極２３（ゲート電極）とにそれぞれ接合され、各配線部５３３と各第２半導体素子２の第６電極２３とを導通させる。各接続部材７３３は、「第９接続部材」の一例である。
　接続部材７４１は、図３および図５に示すように、配線部５４１のパッド部５４１ｂと配線部５４２とに接合され、配線部５４１と配線部５４２とを導通させる。図５に示すように、接続部材７４１は、平面視において、ｘ方向に延びている。また、接続部材７４１は、平面視において、配線部５４２よりもｘ１方向に位置する各配線部５４３に交差する。図示された例では、接続部材７４１は、平面視において、当該配線部５４３に接合された各接続部材７４２に重なるが（図５参照）、この例とは異なり、重なっていなくてもよい。接続部材７４１は、これらの各配線部５４３および各接続部材７４２よりもｚ方向上方に位置する。接続部材７４１は、「第４接続部材」の一例である。
　複数の接続部材７４２の各々は、図３および図５に示すように、配線部５４２と各配線部５４３とにそれぞれ接合され、配線部５４２と各配線部５４３とを導通させる。図５に示すように、各接続部材７４２は、平面視において、ｘ方向に延びている。各接続部材７４２は、「第５接続部材」の一例である。
　複数の接続部材７４３の各々は、図３および図５に示すように、各配線部５４３と各第１半導体素子１の第２電極１２（ソース電極）とにそれぞれ接合され、各配線部５４３と各第１半導体素子１の第２電極１２とを導通させる。各接続部材７４３は、「第６接続部材」の一例である。
　接続部材７５１は、図４および図５に示すように、配線部５５１のパッド部５５１ｂと配線部５５２とに接合され、配線部５５１と配線部５５２とを導通させる。図５に示すように、接続部材７５１は、平面視において、ｘ方向に延びている。また、接続部材７５１は、平面視において、配線部５５２よりもｘ１方向に位置する各配線部５５３に交差する。図示された例では、接続部材７５１は、平面視において、当該配線部５５３に接合された各接続部材７５２に重なるが（図５参照）、この例とは異なり、重なっていなくてもよい。接続部材７５１は、これらの各配線部５５３および各接続部材７５２よりもｚ方向上方に位置する。接続部材７３１は、「第１０接続部材」の一例である。
　複数の接続部材７５２の各々は、図４および図５に示すように、配線部５５２と各配線部５５３とにそれぞれ接合され、配線部５５２と各配線部５５３とを導通させる。図５に示すように、各接続部材７５２は、平面視において、ｘ方向に延びている。各接続部材７５２は、「第１１接続部材」の一例である。
　複数の接続部材７５３の各々は、図４および図５に示すように、各配線部５５３と各第２半導体素子２の第５電極２２（ソース電極）とにそれぞれ接合され、各配線部５５３と各第２半導体素子２の第５電極２２とを導通させる。各接続部材７５３は、「第１２接続部材」の一例である。
　封止部材８は、複数の第１半導体素子１、複数の第２半導体素子２、支持部材３の一部、複数の絶縁基板４１、複数の配線部５１１～５１４の一部ずつ，複数の配線部５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３，５６１，５７１，５７２、一対の制御端子６１，６２の一部ずつ、複数の検出端子６３～６５の一部ずつ、および、複数の接続部材７を覆う。封止部材８は、たとえばエポキシ樹脂などの絶縁性の樹脂材料からなる。封止部材８は、図５に示すように、平面視において矩形状である。
　封止部材８は、図１、図５および図９～図１２に示すように、樹脂主面８１、樹脂裏面８２、複数の樹脂側面８３１～８３４を有する。図９～図１２に示すように、樹脂主面８１および樹脂裏面８２は、ｚ方向に離間する。樹脂主面８１はｚ２方向を向き、樹脂裏面８２はｚ１方向を向く。図５、図９および図１０に示すように、樹脂側面８３１および樹脂側面８３２は、ｘ方向に離間する。樹脂側面８３１はｘ１方向を向き、樹脂側面８３２はｘ２方向を向く。一対の制御端子６１，６２および複数の検出端子６３～６５はそれぞれ、樹脂側面８３１から突き出ている。図５、図１１および図１２に示すように、樹脂側面８３３および樹脂側面８３４は、ｙ方向に離間する。樹脂側面８３３はｙ１方向を向き、樹脂側面８３４はｙ２方向を向く。
　封止部材８は、樹脂側面８３２において、樹脂主面８１および樹脂裏面８２からそれぞれに切り欠きが形成されている。当該切り欠きによって、図１、図５、図９および図１０に示すように、第１電力端子部５０１、第２電力端子部５０２、第３電力端子部５０３および第４電力端子部５０４がそれぞれ、封止部材８から露出する。
　半導体装置Ａ１の作用効果は、次の通りである。
　半導体装置Ａ１では、制御端子６１が接続された配線部５２１と、各第１半導体素子１の第３電極１３との間の導通経路において、配線部５２２および各配線部５２３が介在する。配線部５２２および各配線部５２３は、配線部５２１から分離されている。半導体装置Ａ１と異なる半導体装置において、配線部５２１、配線部５２２および各配線部５２３が一体的に形成されたものがある。この構成では、配線部５２１、配線部５２２および各配線部５２３が１つの帯状配線として構成され、接続部材７２３は、各配線部５２３ではなくこの帯状配線に接続される。しかしながら、この構成では、各第３電極１３から各制御端子６１までの導通経路の距離が短くなる場合があり、各第３電極１３に抵抗器（たとえばゲート抵抗）を接続しなければ、第１駆動信号（たとえばゲート電圧）に予期せぬ発振が発生する場合があった。一方、半導体装置Ａ１では、配線部５２２および各配線部５２３を各配線部５２１から分離させ、接続部材７２１，７２２，７２３によって、配線部５２１と各第１半導体素子１の第３電極１３（ゲート電極）とを導通させている。この構成によると、配線部５２１、配線部５２２および各配線部５２３が１つの帯状配線として構成された場合よりも、各第３電極１３から制御端子６１までの導通経路の距離が延長可能となる。したがって、制御端子６１から第１半導体素子１までの第１駆動信号の伝達経路を長くできるため、当該伝達経路におけるインダクタンス成分を大きくできる。これにより、半導体装置Ａ１は、各第３電極１３に抵抗器（たとえばゲート抵抗）を接続することなく、第１駆動信号の発振を抑制することが可能となる。
　半導体装置Ａ１では、複数の第１半導体素子１がｘ方向に沿って配列されている。また、制御端子６１が複数の第１半導体素子１に対してｘ方向の一方（図５の例ではｘ１方向）に配置されている。この構成では、制御端子６１に最も近い第１半導体素子１（図５では最もｘ１方向に位置する第１半導体素子１）は、配線部５２１、配線部５２２および各配線部５２３が分離されていないと、当該第１半導体素子１の第３電極１３から制御端子６１までの導通経路の距離が短くなる傾向がある。つまり、複数の第１半導体素子１の配置と、制御端子６１との配置によっては、各第１半導体素子１で上記第１駆動信号の発振の生じやすさが異なる。そのため、配線部５２１から分離する配線部５２２および各配線部５２３を設けることは、制御端子６１に最も近い第１半導体素子１に入力される第１駆動信号の発振抑制に有効である。
　半導体装置Ａ１は、複数の第１半導体素子１の各々に対して、それぞれ１つずつ配線部５２３を備えている。そして、各配線部５２３は、すべてが配線部５２２に導通する。この構成では、各第１半導体素子１の第３電極１３間の導通経路において、配線部５２２および２つの配線部５２３が介在しており、１つの配線部（たとえば上記帯状配線）を介在させる場合よりも、各第３電極１３間の導通経路の距離が延長可能となる。これにより、複数の第１半導体素子１を並列接続した時に、各第１半導体素子１の第１電極１１と第３電極１３とを通るループ経路が形成されることで生じる寄生共振を抑制できる。つまり、半導体装置Ａ１では、複数の第１半導体素子１を並列接続した時に生じる寄生共振を抑制できる。なお、複数の第１半導体素子１を並列接続した時に生じる寄生共振は、第１電力端子部５０１から各第１半導体素子１の第１電極１１までの導通経路を均等化することで抑制することも可能である。しかしながら、複数の第１半導体素子１と第１電力端子部５０１との位置関係に制限がある場合、または、寄生共振の周波数が高い（たとえば数百ＭＨｚ）場合においては、本開示のように、各第３電極１３間の導通経路の距離を延長させるほうが、寄生共振を抑制する上で好ましい。
　半導体装置Ａ１では、複数の配線部５２３は、配線部５２２よりもｘ方向の一方に配置されたものと、配線部５２２よりもｘ方向の他方に配置されたものとがある。この構成によると、制御端子６１から各第３電極１３までの導通経路の距離差を小さくすることが可能となる。特に、半導体装置Ａ１では、偶数個の配線部５２３があり、配線部５２２を挟んで同数の配線部５２３が配置されている。このため、制御端子６１から各第３電極１３までの導通経路の距離差が小さくなり、当該導通経路の均等化を図る上で好ましい。
　半導体装置Ａ１では、各接続部材７２１，７２２，７２３がそれぞれ、たとえばボンディングワイヤである。制御端子６１から各第１半導体素子１の第３電極１３までの寄生インダクタンス成分は、各接続部材７２１，７２２，７２３の寄生インダクタンス成分の調整により、調整できる。そして、各接続部材７２１，７２２，７２３の寄生インダクタンス成分は、各接続部材７２１，７２２，７２３の長さの調整により、調整できる。また、ボンディングワイヤは、金属製の板状部材よりも長さが調整しやすい。したがって、半導体装置Ａ１では、各第１半導体素子１の特性のバラツキに応じて、制御端子６１から各第３電極１３までの寄生インダクタンス成分をそれぞれ微調整することが容易となる。
　半導体装置Ａ１は、複数の第１半導体素子１の各々に対して、それぞれ１つずつ配線部５４３を備えている。そして、各配線部５４３は、すべてが配線部５４２に導通する。この構成では、各第１半導体素子１の第２電極１２間の導通経路において、配線部５４２および２つの配線部５４３が介在しており、１つの配線部（たとえば複数の配線部５４１～５４３を一体的に形成したもの）を介在させる場合よりも、各第２電極１２間の導通経路の距離が延長可能となる。複数の第１半導体素子１を並列接続した時に生じる寄生共振は、各第１半導体素子１の第１電極１１と第３電極１３とを通るループ経路だけでなく、各第１半導体素子１の第２電極１２と第３電極１３とを通るループ経路によっても生じることがある。したがって、各第２電極１２同士の導通経路の距離を延長させることで、複数の第１半導体素子１を並列接続した時に生じる寄生共振を抑制できる。
　半導体装置Ａ１では、制御端子６２が接続された配線部５３１と各第２半導体素子２の第６電極２３との間の導通経路において、配線部５３２および各配線部５３３が介在する。配線部５３２および各配線部５３３は、配線部５３１から分離されている。この構成によると、各第３電極１３から制御端子６１までの導通経路の距離と同様に、各第６電極２３から制御端子６２までの導通経路の距離が延長可能となる。したがって、制御端子６２から第２半導体素子２までの第２駆動信号の伝達経路を長くできるため、当該伝達経路におけるインダクタンス成分を大きくできる。これにより、半導体装置Ａ１は、各第６電極２３に抵抗器（たとえばゲート抵抗）を接続することなく、第２駆動信号の発振を抑制することが可能となる。
　半導体装置Ａ１では、複数の第２半導体素子２がｘ方向に沿って配列されている。また、制御端子６２が複数の第２半導体素子２に対してｘ方向の一方（図５の例ではｘ１方向）に配置されている。この構成では、制御端子６２に最も近い第２半導体素子２（図５では最もｘ１方向に位置する第２半導体素子２）は、配線部５３１、配線部５３２および各配線部５３３が分離されていないと、第２半導体素子２の第６電極２３から制御端子６２までの導通経路の距離が短くなる傾向がある。つまり、複数の第２半導体素子２の配置と、制御端子６２との配置によって、各第２半導体素子２で上記第２駆動信号の発振が生じやすい。そのため、配線部５３１から分離する配線部５３２および各配線部５３３を設けることは、制御端子６２に最も近い第２半導体素子２に入力される第２駆動信号の発振抑制に有効である。
　半導体装置Ａ１は、複数の第２半導体素子２の各々に対して、それぞれ１つずつ配線部５３３を備えている。そして、各配線部５３３は、すべてが配線部５３２に導通する。この構成では、各第２半導体素子２の第６電極２３間の導通経路において、配線部５３２および２つの配線部５３３が介在しており、１つの配線部（たとえば複数の配線部５３１～５３３を一体的に形成したもの）を介在させる場合よりも、各第６電極２３間の導通経路の距離が延長可能となる。これにより、複数の第２半導体素子２を並列接続した時に、各第２半導体素子２の第４電極２１と第６電極２３とを通るループ経路が形成されることで生じる寄生共振を抑制できる。つまり、半導体装置Ａ１では、複数の第２半導体素子２を並列接続した時に生じる寄生共振を抑制できる。
　半導体装置Ａ１では、複数の配線部５３３は、配線部５３２よりもｘ方向の一方に配置されたものと、配線部５３２よりもｘ方向の他方に配置されたものとがある。この構成によると、制御端子６２から各第６電極２３までの導通経路の距離差を小さくすることが可能となる。特に、半導体装置Ａ１では、偶数個の配線部５３３があり、配線部５３２を挟んで同数の配線部５３３が配置されている。このため、制御端子６２から各第６電極２３までの導通経路の距離差が小さくなり、当該導通経路の均等化を図る上で好ましい。
　半導体装置Ａ１では、各接続部材７３１，７３２，７３３がそれぞれ、たとえばボンディングワイヤである。制御端子６２から各第２半導体素子２の第６電極２３までの寄生インダクタンス成分は、各接続部材７３１，７３２，７３３の寄生インダクタンス成分の調整により、調整できる。そして、各接続部材７３１，７３２，７３３の寄生インダクタンス成分は、各接続部材７２１，７２２，７２３の長さの調整により、調整できる。また、ボンディングワイヤは、金属製の板状部材よりも長さが調整しやすい。したがって、半導体装置Ａ１では、各第２半導体素子２の特性のバラツキに応じて、制御端子６２から各第６電極２３までの寄生インダクタンス成分をそれぞれ微調整することが容易となる。
　半導体装置Ａ１では、複数の第２半導体素子２の各々に対して、それぞれ１つずつ配線部５５３を備えている。そして、各配線部５５３は、すべてが配線部５５２に導通する。この構成では、各第２電極１２間の導通経路の距離と同様に、各第５電極２２間の導通距離が延長可能となる。複数の第２半導体素子２を並列接続した時に生じる寄生共振は、各第２半導体素子２の第４電極２１と第６電極２３とを通るループ経路だけでなく、各第２半導体素子２の第５電極２２と第６電極２３とを通るループ経路によっても生じることがある。したがって、各第５電極２２同士の導通経路の距離を延長させることで、複数の第２半導体素子２を並列接続した時に生じる寄生共振を抑制できる。
　図１５～図１７は、第２実施形態にかかる半導体装置Ａ２を示している。図１５は、半導体装置Ａ２を示す斜視図である。図１６は、半導体装置Ａ２を示す平面図であって、後述するケース９の一部（天板９２）を省略している。図１７は、図１６のＸＶＩＩ－ＸＶＩＩ線に沿う断面図であって、ケース９の天板９２を想像線（二点鎖線）で示している。
　半導体装置Ａ１では、複数の第１半導体素子１が導電板３１に搭載され、かつ、複数の第２半導体素子２が導電板３２に搭載されていたが、半導体装置Ａ２では、複数の第１半導体素子１が配線部５１１に接合され、かつ、複数の第２半導体素子２が、配線部５１３に接合されている。また、半導体装置Ａ１では、第１電力端子部５０１と第２電力端子部５０２とが平面視において重なり、かつ、第３電力端子部５０３と第４電力端子部５０４とが平面視において重なっていたが、半導体装置Ａ２では、第１電力端子部５０１と第２電力端子部５０２とが平面視において隣り合い、かつ、第３電力端子部５０３と第４電力端子部５０４とが平面視において隣り合っている。
　図１５～図１７に示すように、半導体装置Ａ２は、封止部材８の代わりに、ケース９を備えている。ケース９は、略直方体形状に形成され、複数の第１半導体素子１、複数の第２半導体素子２、絶縁基板４１、複数の配線部５１１～５１３，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３および複数の接続部材７などを収容している。ケース９は、たとえばＰＰＳ（ポリフェニレンサルファイド）など、電気絶縁性を有し、かつ耐熱性に優れた合成樹脂から構成される。
　ケース９は、底板としての放熱板９１と、放熱板９１のｚ２方向側の表面に固定された枠部９３と、この枠部９３に固定された天板９２とを備えている。天板９２は、枠部９３のｚ２方向側を閉鎖し、枠部９３のｚ１方向側を閉鎖する放熱板９１と対向している。天板９２、放熱板９１および枠部９３によって、上記構成要素の収容空間がケース９の内部に区画される。
　図１５および図１６に示すように、ケース９は、端子台９４１～９４４を備えている。これらの端子台９４１～９４４は、枠部９３と一体的に形成されている。端子台９４１と端子台９４２とは、枠部９３のｘ２方向側の側壁９３１（図１６参照）に繋がっている。端子台９４１と端子台９４２とは、ｙ方向に沿って配置されている。端子台９４１は、端子台９４２よりもｙ２方向に位置する。端子台９４３と端子台９４４とは、枠部９３のｘ１方向側の側壁９３２（図１６参照）に繋がっている。端子台９４３と端子台９４４とは、ｙ方向に沿って配置されている。端子台９４３は、端子台９４４よりもｙ２方向に位置する。
　半導体装置Ａ２は、図１６および図１７に示すように、複数の配線部５１１～５１３，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３，５７３を備える。図１６および図１７から理解されるように、複数の配線部５１１～５１３，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３は、絶縁基板４１の主面４１１に形成されている。配線部５７３は、図１７に示すように、絶縁基板４１の裏面４１２に形成されている。
　２つの配線部５１１は、ｘ方向に沿って配置され、互いに離間する。２つの配線部５１１は、連結部材５１９ａによって、互いに導通する。連結部材５１９ａは、導電性の板材であって、たとえば銅または銅合金からなる。連結部材５１９ａの構成材料は、銅または銅合金に限定されない。２つの配線部５１１は、複数の第１半導体素子１が接合され、各第１半導体素子１の第１電極１１（ドレイン電極）に導通する。
　２つの配線部５１２は、ｘ方向に沿って配置され、互いに離間する。２つの配線部５１２は、導電性の連結部材５１９ｂによって、互いに導通する。連結部材５１９ｂは、導電性の板材であって、たとえば銅または銅合金からなる。連結部材５１９ｂの構成材料は、銅または銅合金に限定されない。２つの配線部５１２は、複数の接続部材７１２を介して、各第２半導体素子２の第５電極２２（ソース電極）に導通する。
　２つの配線部５１３は、ｘ方向に沿って配置され、互いに離間する。２つの配線部５１３は、導電性の連結部材５１９ｃによって、互いに導通する。連結部材５１９ｃは、導電性の板材であって、たとえば銅または銅合金からなる。連結部材５１９ｃの構成材料は、銅または銅合金に限定されない。２つの配線部５１３は、複数の接続部材７１１を介して、各第１半導体素子１の第２電極１２（ソース電極）に導通する。また、２つの配線部５１３は、複数の第２半導体素子２が接合され、各第２半導体素子２の第４電極２１（ドレイン電極）に導通する。
　図１６に示すように、半導体装置Ａ２は、２つの配線部５２１、２つの配線部５３１、２つの配線部５４１および２つの配線部５５１を備えている。２つの配線部５２１は、ｘ方向に隣り合い、互いに離間する。２つの配線部５２１は、接続部材７７１によって、導通する。２つの配線部５３１は、ｘ方向に隣り合い、互いに離間する。２つの配線部５３１は、接続部材７７２によって、導通する。２つの配線部５４１は、ｘ方向に隣り合い、互いに離間する。２つの配線部５４１は、接続部材７７３によって、導通する。２つの配線部５５１は、ｘ方向に隣り合い、互いに離間する。２つの配線部５５１は、接続部材７７４によって、導通する。各接続部材７７１～７７４は、たとえばボンディングワイヤである。各接続部材７７１～７７４の構成材料は、金、銅、アルミニウム、あるいは、これらのいずれかを含む合金である。
　図１６に示すように、２つの配線部５２１のそれぞれに対して、１つの配線部５２２と複数の配線部５２３とがｘ方向に沿って配列されている。図示された例では、半導体装置Ａ２は、１つの配線部５２１と１つの配線部５２２と３つの配線部５２３とを１つの組として、この組を２つ備えている。この２つの組は、ｘ方向において、２つの配線部５２１の両側にそれぞれ１組ずつ配置されている。各組において、配線部５２１，５２２，５２３は、半導体装置Ａ１と同様に、接続部材７２１，７２２によって適宜導通する。また、各配線部５２３はそれぞれ、半導体装置Ａ１と同様に、各接続部材７２３によって、各第１半導体素子１の第３電極１３（ゲート電極）に導通する。
　図１６に示すように、２つの配線部５３１のそれぞれに対して、１つの配線部５３２と複数の配線部５３３とがｘ方向に沿って配列されている。図示された例では、半導体装置Ａ２は、１つの配線部５３１と１つの配線部５３２と３つの配線部５３３とを１つの組として、この組を２つ備えている。この２つの組は、ｘ方向において、２つの配線部５３１の両側にそれぞれ１組ずつ配置されている。各組において、配線部５３１，５３２，５３３は、半導体装置Ａ１と同様に、接続部材７３１，７３２によって適宜導通する。また、各配線部５３３はそれぞれ、半導体装置Ａ１と同様に、各接続部材７３３によって、各第２半導体素子２の第６電極２３（ゲート電極）に導通する。
　図１６に示すように、２つの配線部５４１のそれぞれに対して、１つの配線部５４２と複数の配線部５４３とがｘ方向に沿って配列されている。図示された例では、半導体装置Ａ２は、１つの配線部５４１と１つの配線部５４２と３つの配線部５４３とを１つの組として、この組を２つ備えている。この２つの組は、ｘ方向において、２つの配線部５４１の両側にそれぞれ１組ずつ配置されている。各組において、配線部５４１，５４２，５４３は、半導体装置Ａ１と同様に、接続部材７４１，７４２によって適宜導通する。また、各配線部５４３はそれぞれ、半導体装置Ａ１と同様に、各接続部材７４３によって、各第１半導体素子１の第２電極１２（ソース電極）に導通する。
　図１６に示すように、２つの配線部５５１のそれぞれに対して、１つの配線部５５２と複数の配線部５５３とがｘ方向に沿って配列されている。図示された例では、半導体装置Ａ２は、１つの配線部５５１と１つの配線部５５２と３つの配線部５５３とを１つの組として、この組を２つ備えている。この２つの組は、ｘ方向において、２つの配線部５５１の両側にそれぞれ１組ずつ配置されている。各組において、配線部５５１，５５２，５５３は、半導体装置Ａ１と同様に、接続部材７５１，７５２によって適宜導通する。また、各配線部５５３はそれぞれ、半導体装置Ａ１と同様に、各接続部材７５３によって、各第２半導体素子２の第５電極２２（ソース電極）に導通する。
　配線部５７３は、たとえば、絶縁基板４１の裏面４１２の略全面に形成されている。なお、配線部５４３の形成範囲は、特に限定されない。配線部５７３は、銅または銅合金からなる。配線部５７３は、放熱板９１に接合されている。
　半導体装置Ａ２は、図１５および図１６に示すように、第１電力端子６０１、第２電力端子６０２、第３電力端子６０３および第４電力端子６０４を備えている。
　第１電力端子６０１は、ケース９の内方において配線部５１１に接合されている。これにより、第１電力端子６０１は、複数の第１半導体素子１の各第１電極１１（ドレイン電極）に導通する。第１電力端子６０１は、第１電力端子部５０１を含む。図１５および図１６に示すように、第１電力端子部５０１は、端子台９４１の上面（ｚ２方向側の表面）に位置する。
　第２電力端子６０２は、ケース９の内方において配線部５１２に接合されている。これにより、第２電力端子６０２は、複数の第２半導体素子２の各第５電極２２（ソース電極）に導通する。第２電力端子６０２は、第２電力端子部５０２を含む。図１５および図１６に示すように、第２電力端子部５０２は、端子台９４２の上面（ｚ２方向側の表面）に位置する。
　第３電力端子６０３および第４電力端子６０４はそれぞれ、ケース９の内方において、配線部５１３に接合されている。これにより、第３電力端子６０３および第４電力端子６０４はそれぞれ、複数の第１半導体素子１の各第２電極１２（ソース電極）と複数の第２半導体素子２の各第４電極２１（ドレイン電極）とに導通する。第３電力端子６０３は、第３電力端子部５０３を含む。図１５および図１６に示すように、第３電力端子部５０３は、端子台９４３の上面（ｚ２方向側の表面）に位置する。第４電力端子６０４は、第４電力端子部５０４を含む。図１５および図１６に示すように、第４電力端子部５０４は、端子台９４４の上面（ｚ２方向側の表面）に位置する。
　半導体装置Ａ２では、制御端子６１は、２つの配線部５２１のいずれにも接合されず、ケース９の内方において、接続部材７６１を介して、２つの配線部５２１の一方に導通する。制御端子６２は、２つの配線部５３１のいずれにも接合されず、ケース９の内方において、接続部材７６２を介して、２つの配線部５３１の一方に導通する。検出端子６３は、２つの配線部５４１のいずれにも接合されず、ケース９の内方において、接続部材７６３を介して、２つの配線部５４１の一方に導通する。検出端子６４は、２つの配線部５５１のいずれにも接合されず、ケース９の内方において、接続部材７６４を介して、２つの配線部５５１の一方に導通する。各接続部材７６１～７６４は、たとえばボンディングワイヤである。各接続部材７６１～７６４の構成材料は、金、銅、アルミニウム、あるいは、これらのいずれかを含む合金である。
　半導体装置Ａ２においても、図１６および図１７に示すように、制御端子６１が電気的に接続された配線部５２１と、各第１半導体素子１の第３電極１３との間の導通経路において、配線部５２２および各配線部５２３が介在する。配線部５２２および各配線部５２３は、配線部５２１から分離されている。したがって、半導体装置Ａ２は、半導体装置Ａ１と同様に、制御端子６１から各第１半導体素子１までの第１駆動信号の伝達経路を長くできるため、当該伝達経路におけるインダクタンス成分を大きくできる。これにより、半導体装置Ａ２は、半導体装置Ａ１と同様に、各第３電極１３に抵抗器（たとえばゲート抵抗）を接続することなく、第１駆動信号の発振を抑制することが可能となる。その他、半導体装置Ａ２は、半導体装置Ａ１と共通する構成によって、半導体装置Ａ１と同様の効果を奏する。
　図１８は、第３実施形態にかかる半導体装置Ａ３を示している。図１８は、半導体装置Ａ３を示す平面図であって、封止部材８を想像線（二点鎖線）で示している。
　半導体装置Ａ１，Ａ２では、複数の第１半導体素子１および複数の第２半導体素子２を備えていた。一方、半導体装置Ａ３では、複数の第１半導体素子１を備えているが、第２半導体素子２を１つも備えていない。
　図１８に示すように、各第１半導体素子１は、半導体装置Ａ２と同様に、配線部５１１に接合されている。半導体装置Ａ３では、複数の第２半導体素子２を備えていない分、半導体装置Ａ２と比較して、配線部の数が少ない。半導体装置Ａ３では、配線部５６１は、接続部材７８１を介して、配線部５１１に導通することで、各第１半導体素子１の第１電極１１（ドレイン電極）に導通している。接続部材７８１は、たとえばボンディングワイヤである。
　半導体装置Ａ３においても、図１８に示すように、各半導体装置Ａ１，Ａ２と同様に、制御端子６１が電気的に接続された配線部５２１と、各第１半導体素子１の第３電極１３との間の導通経路において、配線部５２２および各配線部５２３が介在する。配線部５２２および各配線部５２３は、配線部５２１から分離されている。したがって、半導体装置Ａ３は、各半導体装置Ａ１，Ａ２と同様に、制御端子６１から第１半導体素子１までの第１駆動信号の伝達経路を長くできるため、当該伝達経路におけるインダクタンス成分を大きくできる。これにより、半導体装置Ａ３は、各半導体装置Ａ１，Ａ２と同様に、各第３電極１３に抵抗器（たとえばゲート抵抗）を接続することなく、第１駆動信号の発振を抑制することが可能となる。その他、半導体装置Ａ３は、各半導体装置Ａ１，Ａ２と共通する構成によって、各半導体装置Ａ１，Ａ２と同様の効果を奏する。
　図１８を参照して説明した、複数の第２半導体素子２を１つも備えない構成は、半導体装置Ａ３で示す構成に限定されず、各半導体装置Ａ１，Ａ２に適宜適用してもよい。
　図１９～図２１は、第４実施形態にかかる半導体装置Ａ４を示している。図１９は、半導体装置Ａ４を示す平面図であって、封止部材８を想像線（二点鎖線）で示している。図２０は、半導体装置Ａ４の一部を示す分解斜視図である。図２０では、複数の第１半導体素子１、複数の第２半導体素子２、支持部材３および後述の多層配線基板４０を示している。図２１は、図１９のＸＸＩ－ＸＸＩ線に沿う断面図である。
　各半導体装置Ａ１～Ａ３では、複数の第１半導体素子１が、ｘ方向に沿って配置されているが、半導体装置Ａ４では、複数の第１半導体素子１が、ｙ方向に沿って配置されている。同様に、各半導体装置Ａ１～Ａ３では、複数の第２半導体素子２が、ｘ方向に沿って配置されているが、半導体装置Ａ４では、複数の第２半導体素子２が、ｙ方向に沿って配置されている。半導体装置Ａ４では、図１９および図２０に示すように、第１電力端子部５０１、第２電力端子部５０２および第３電力端子部５０３はそれぞれ、複数の第１半導体素子１よりも、複数の第１半導体素子１の配列方向（ｙ方向）に直交する方向（ｘ方向）のいずれかに配置されている。同様に、第１電力端子部５０１、第２電力端子部５０２および第３電力端子部５０３はそれぞれ、複数の第２半導体素子２よりも、複数の第２半導体素子２の配列方向（ｙ方向）に直交する方向（ｘ方向）のいずれかに配置されている。
　半導体装置Ａ４は、図１９～図２１に示すように、多層配線基板４０を備えている。多層配線基板４０は、絶縁基板４１および複数の配線部５１１～５１３，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３を含んでいる。多層配線基板４０は、半導体装置Ａ４における主電流および制御信号の導通経路をなす。図１９～図２１に示すように、半導体装置Ａ４における各配線部５１１～５１３，５２１～５２３，５３１～５３３，５４１～５４３，５５１～５５３は、半導体装置Ａ１における構成と比較すると、各形状および互いの位置関係が異なるが、互いの電気的な導通関係が同じであり、かつ、各第１半導体素子１、各第２半導体素子２、各制御端子６１，６２および各検出端子６３，６４との電気的な導通関係も同じである。
　多層配線基板４０は、図２０および図２１から理解されるように、複数の開口部４０Ａおよび複数の窪み４０Ｂが形成されている。図２１に示すように、多層配線基板４０は、複数の開口部４０Ａによって、複数の第１半導体素子１および複数の第２半導体素子２に接触しないように支持部材３上に配置されている。また、図２１に示すように、多層配線基板４０は、複数の窪み４０Ｂにおいて各配線部５１２，５１３の一部ずつが露出する。この複数の窪み４０Ｂにおいて露出した配線部５１３の一部には接続部材７１１が接続され、かつ、この複数の窪み４０Ｂにおいて露出した配線部５１２の一部には接続部材７１２が接続される。
　半導体装置Ａ４においても、図１９に示すように、制御端子６１が電気的に接続された配線部５２１と、各第１半導体素子１の第３電極１３との間の導通経路において、配線部５２２および各配線部５２３が介在する。配線部５２２および各配線部５２３は、配線部５２１から分離されている。したがって、半導体装置Ａ４は、各半導体装置Ａ１～Ａ３と同様に、制御端子６１から各第１半導体素子１までの第１駆動信号の伝達経路を長くできるため、当該伝達経路におけるインダクタンス成分を大きくできる。これにより、半導体装置Ａ４は、各半導体装置Ａ１～Ａ３と同様に、各第３電極１３に抵抗器（たとえばゲート抵抗）を接続することなく、第１駆動信号の発振を抑制することが可能となる。その他、半導体装置Ａ４は、各半導体装置Ａ１～Ａ３と共通する構成によって、各半導体装置Ａ１～Ａ３と同様の効果を奏する。
　図２２は、第５実施形態にかかる半導体装置Ａ５を示している。図２２は、半導体装置Ａ５を示す平面図であって、封止部材８を想像線（二点鎖線）で示している。
　図２２に示すように、半導体装置Ａ５は、半導体装置Ａ１と比較して、複数の配線部５２２，５２３，５３２，５３３，５４２，５４３，５５２，５５３を備えていない。また、これに伴い、半導体装置Ａ５は、半導体装置Ａ１と比較して、複数の接続部材７２１，７２２，７３１，７３２，７４１，７４２，７５１，７５２を備えていない。
　半導体装置Ａ５において、配線部５２１は、パッド部５２１ａ、連結部５２１ｃおよび帯状部５２１ｄを含む。帯状部５２１ｄは、平面視においてｘ方向に沿って延びる。帯状部５２１ｄは、パッド部５２１ａに対して、ｘ方向の一方（図２２に示す例ではｘ２方向）に位置する。帯状部５２１ｄは、連結部５２１ｃによってパッド部５２１ａに繋がる。
　半導体装置Ａ５において、配線部５３１は、パッド部５３１ａ、連結部５３１ｃおよび帯状部５３１ｄを含む。帯状部５２１ｄは、平面視においてｘ方向に沿って延びる。帯状部５２１ｄは、パッド部５２１ａに対して、ｘ方向の一方（図２２に示す例ではｘ２方向）に位置する。帯状部５２１ｄは、連結部５２１ｃによってパッド部５２１ａに繋がる。
　半導体装置Ａ５において、配線部５４１は、パッド部５４１ａ、連結部５４１ｃおよび帯状部５４１ｄを含む。帯状部５４１ｄは、平面視においてｘ方向に沿って延びる。帯状部５４１ｄは、パッド部５４１ａに対して、ｘ方向の一方（図２２に示す例ではｘ２方向）に位置する。帯状部５４１ｄは、連結部５４１ｃによってパッド部５４１ａに繋がる。
　半導体装置Ａ５において、配線部５５１は、パッド部５５１ａ、連結部５５１ｃおよび帯状部５５１ｄを含む。帯状部５５１ｄは、平面視においてｘ方向に沿って延びる。帯状部５５１ｄは、パッド部５５１ａに対して、ｘ方向の一方（図２２に示す例ではｘ２方向）に位置する。帯状部５５１ｄは、連結部５５１ｃによってパッド部５５１ａに繋がる。
　図２２に示すように、帯状部５２１ｄと帯状部５４１ｄとは、ｙ方向において、複数の第２半導体素子２よりも複数の第１半導体素子１が配置された側の反対（すなわちｙ１方向）に位置する。帯状部５２１ｄと帯状部５４１ｄとは、各長手方向が互いに平行して配置されている。図２２に示す例では、帯状部５４１ｄは、ｙ方向において、帯状部５２１ｄよりも複数の第１半導体素子１および複数の第２半導体素子２が配置された側の反対（すなわちｙ１方向）に位置する。この例と異なり、帯状部５２１ｄと帯状部５４１ｄとの位置関係は、反対であってもよい。図２２に示す例では、各帯状部５２１ｄ，５４１ｄは、平面視において導電板３２に重なる。この例と異なり、各帯状部５２１ｄ，５４１ｄは、ｙ方向において、導電板３２よりも導電板３１が配置された側の反対（すなわちｙ１方向）に位置してもよい。
　図２２に示すように、帯状部５３１ｄと帯状部５５１ｄとは、ｙ方向において、複数の第１半導体素子１よりも複数の第２半導体素子２が配置された側の反対（すなわちｙ２方向）に位置する。帯状部５３１ｄと帯状部５５１ｄとは、各長手方向が互いに平行して配置されている。図２２に示す例では、帯状部５５１ｄは、ｙ方向において、帯状部５３１ｄよりも複数の第１半導体素子１および複数の第２半導体素子２が配置された側の反対（すなわちｙ１方向）に位置する。この例と異なり、帯状部５３１ｄと帯状部５４１ｄとの位置関係は、反対であってもよい。図２２に示す例では、各帯状部５３１ｄ，５５１ｄは、平面視において導電板３１に重なる。この例と異なり、各帯状部５３１ｄ，５５１ｄは、ｙ方向において、導電板３１よりも導電板３２が配置された側の反対（すなわちｙ２方向）に位置してもよい。
　複数の接続部材７２３はそれぞれ、各第３電極１３と帯状部５２１ｄとに接合されている。また、複数の接続部材７４３はそれぞれ、各第５電極２２と帯状部５４１ｄとに接合されている。このため、図２２に示すように、各接続部材７２３，７４３は、平面視において、導電板３１と導電板３２との隙間に交差し、かつ、導電板３２に重なる。なお、各帯状部５２１ｄ，５４１ｄが導電板３２よりもｙ１方向に位置する場合、各接続部材７２３，７４３は、平面視において、導電板３２に交差する。
　複数の接続部材７３３はそれぞれ、各第６電極２３と帯状部５３１ｄとに接合されている。また、複数の接続部材７５３はそれぞれ、各第５電極２２と帯状部５５１ｄとに接合されている。このため、図２２に示すように、各接続部材７３３，７５３は、平面視において、導電板３１と導電板３２との隙間に交差し、かつ、導電板３１に重なる。なお、各帯状部５３１ｄ，５５１ｄが導電板３１よりもｙ２方向に位置する場合、各接続部材７３３，７５３は、平面視において、導電板３１に交差する。
　半導体装置Ａ５では、配線部５２１（帯状部５２１ｄ）と導電板３１とは、ｙ方向において、導電板３２を挟んで互いに反対側に位置する。この構成では、各接続部材７２３を、各第３電極１３と配線部５２１（帯状部５２１ｄ）とに接続すると、各接続部材７２３は、平面視において導電板３２に重なることになる。また、この構成では、配線部５２１（帯状部５２１ｄ）が複数の第１半導体素子１よりも複数の第２半導体素子２の近くに配置されることになる。したがって、半導体装置Ａ５は、配線部５２１（帯状部５２１ｄ）が複数の第２半導体素子２よりも複数の第１半導体素子１の近くに配置された場合よりも、各接続部材７２３が長くなる。つまり、半導体装置Ａ５は、各第３電極１３から制御端子６１までの導通経路の距離を延長して、第１駆動信号の伝達経路におけるインダクタンス成分を大きくできる。これにより、半導体装置Ａ５は、各第３電極１３に抵抗器（たとえばゲート抵抗）を接続することなく、第１駆動信号の発振を抑制することが可能となる。
　半導体装置Ａ５では、複数の第１半導体素子１は、第１電極１１同士が電気的に接続され、第２電極１２同士が電気的に接続されている。つまり、複数の第１半導体素子１は、互いに並列に接続されている。この構成では、半導体装置Ａ１と同様に、各第１半導体素子１の第１電極１１と第３電極１３とを通るループ経路が形成されることで生じる寄生共振が生じる虞がある。しかしながら、半導体装置Ａ５では、各接続部材７２３が長くなるため、各第３電極１３間の導通経路の距離が延長される。したがって、半導体装置Ａ５は、複数の第１半導体素子１を並列接続した時に生じる寄生共振を抑制できる。
　半導体装置Ａ５では、配線部５３１（帯状部５３１ｄ）と導電板３２とは、ｙ方向において、導電板３１を挟んで互いに反対側に位置する。この構成では、各接続部材７３３を、各第６電極２３と配線部５３１（帯状部５３１ｄ）とに接続すると、各接続部材７３３は、平面視において導電板３１に重なることになる。また、この構成では、配線部５３１（帯状部５３１ｄ）が複数の第２半導体素子２よりも複数の第１半導体素子１の近くに配置されることになる。したがって、半導体装置Ａ５は、第１駆動信号の伝達経路におけるインダクタンス成分の増大化と同様に、第２駆動信号の伝達経路におけるインダクタンス成分を大きくできる。これにより、半導体装置Ａ１は、各第６電極２３に抵抗器（たとえばゲート抵抗）を接続することなく、第２駆動信号の発振を抑制することが可能となる。
　半導体装置Ａ５では、複数の第２半導体素子２は、第４電極２１同士が電気的に接続され、第５電極２２同士が電気的に接続されている。つまり、複数の第２半導体素子２は、互いに並列に接続されている。この構成では、半導体装置Ａ１と同様に、各第２半導体素子２の第４電極２１と第６電極２３とを通るループ経路が形成されることで生じる寄生共振が生じる虞がある。しかしながら、半導体装置Ａ５では、各接続部材７３３が長くなるため、各第６電極２３間の導通経路の距離が延長される。したがって、半導体装置Ａ５は、複数の第２半導体素子２を並列接続した時に生じる寄生共振を抑制できる。
　図２２を参照して説明した配線部の構成および接続部材の構成は、半導体装置Ａ５で示す構成に限定されず、各半導体装置Ａ２，Ａ４に適宜適用してもよい。
　本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。たとえば、本開示は、以下の付記に記載された実施形態を含む。
　付記１Ａ．
　各々が、第１電極、第２電極および第３電極を有し、前記第３電極に入力される第１駆動信号に応じて、前記第１電極および前記第２電極間がオンオフ制御される複数の第１半導体素子と、
　前記第１駆動信号が入力される第１制御端子と、
　前記第１制御端子が電気的に接続された第１配線部と、
　前記第１配線部から離間する第２配線部と、
　各々が前記第１配線部および前記第２配線部から離間する複数の第３配線部と、
　前記第１配線部と前記第２配線部とを導通させる第１接続部材と、
　前記第２配線部と前記複数の第３配線部の各々とをそれぞれ導通させる第２接続部材と、
　前記複数の第３配線部の各々と、前記複数の第１半導体素子の各々の前記第３電極とをそれぞれ導通させる複数の第３接続部材と、
を備えており、
　前記複数の第１半導体素子それぞれの第１電極同士が互いに電気的に接続され、かつ、前記複数の第１半導体素子それぞれの第２電極同士が互いに電気的に接続されている、半導体装置。
　付記２Ａ．
　厚さ方向に互いに離間する基板主面および基板裏面を有する絶縁基板をさらに備え、
　前記第１配線部、前記第２配線部および前記複数の第３配線部は、前記基板主面に形成されている、付記１Ａに記載の半導体装置。
　付記３Ａ．
　前記複数の第１半導体素子は、前記厚さ方向に直交する第１方向に沿って配列され、
　前記第２配線部および前記複数の第３配線部は、前記複数の第１半導体素子に対して、前記厚さ方向および前記第１方向に直交する第２方向の一方に位置する、付記２Ａに記載の半導体装置。
　付記４Ａ．
　前記第２配線部および前記複数の第３配線部は、前記第１方向に沿って配置されており、
　前記複数の第３配線部は、前記第２配線部よりも前記第１方向の一方に配置されたものと、前記第２配線部よりも前記第１方向の他方に配置されたものとがある、付記３Ａに記載の半導体装置。
　付記５Ａ．
　前記複数の第１半導体素子の各々の前記第２電極の導通状態を検出するための第１検出端子と、
　前記第１検出端子が電気的に接続された第４配線部と、
　前記第４配線部から離間する第５配線部と、
　各々が前記第４配線部および前記第５配線部から離間する複数の第６配線部と、
　前記第４配線部と前記第５配線部とを導通させる第４接続部材と、
　前記第５配線部と前記複数の第６配線部の各々とをそれぞれ導通させる第５接続部材と、
　前記複数の第６配線部の各々と、前記複数の第１半導体素子の各々の前記第２電極とをそれぞれ導通させる複数の第６接続部材と、
をさらに備えている、付記４Ａに記載の半導体装置。
　付記６Ａ．
　前記第４配線部、前記第５配線部および前記複数の第６配線部は、前記基板主面に形成されており、
　前記第５配線部および前記複数の第６配線部は、前記複数の第１半導体素子に対して、前記第２方向の前記一方に位置する、付記５Ａに記載の半導体装置。
　付記７Ａ．
　前記第５配線部および前記複数の第６配線部は、前記第１方向に沿って配置されており、
　前記複数の第６配線部は、前記第５配線部よりも前記第１方向の一方に配置されたものと、前記第５配線部よりも前記第１方向の他方に配置されたものとを含む、付記６Ａに記載の半導体装置。
　付記８Ａ．
　前記第２配線部と前記第５配線部とは、前記第２方向に沿って配置されている、付記７Ａに記載の半導体装置。
　付記９Ａ．
　各々が、第４電極、第５電極および第６電極を有し、前記第６電極に入力される第２駆動信号に応じて、前記第４電極および前記第５電極間がオンオフ制御される複数の第２半導体素子と、
　前記第２駆動信号が入力される第２制御端子と、
　前記第２制御端子が電気的に接続された第７配線部と、
　前記第７配線部から離間する第８配線部と、
　各々が前記第７配線部および前記第８配線部から離間する複数の第９配線部と、
　前記第７配線部と前記第８配線部とを導通させる第７接続部材と、
　前記第８配線部と前記複数の第９配線部の各々とをそれぞれ導通させる第８接続部材と、
　前記複数の第９配線部の各々と、前記複数の第２半導体素子の各々の前記第６電極とをそれぞれ導通させる複数の第９接続部材と、
をさらに備えており、
　前記複数の第２半導体素子それぞれの第４電極同士が互いに電気的に接続され、かつ、前記複数の第２半導体素子それぞれの第５電極同士が互いに電気的に接続されている、付記５Ａないし付記８Ａのいずれかに記載の半導体装置。
　付記１０Ａ．
　前記第７配線部、前記第８配線部および前記複数の第９配線部は、前記基板主面に形成されている、付記９Ａに記載の半導体装置。
　付記１１Ａ．
　複数の第２半導体素子は、前記第１方向に沿って配列され、
　前記第８配線部および前記複数の第９配線部は、前記複数の第２半導体素子に対して、前記第２方向の一方に位置する、付記１０Ａに記載の半導体装置。
　付記１２Ａ．
　前記第８配線部および前記複数の第９配線部は、前記第１方向に沿って配置されており、
　前記複数の第９配線部は、前記第８配線部よりも前記第１方向の一方に配置されたものと、前記第８配線部よりも前記第１方向の他方に配置されたものとがある、付記１１Ａに記載の半導体装置。
　付記１３Ａ．
　前記複数の第２半導体素子の各々の前記第５電極の導通状態を検出するための第２検出端子と、
　前記第２検出端子が電気的に接続された第１０配線部と、
　前記第１０配線部から離間する第１１配線部と、
　各々が前記第１０配線部および前記第１１配線部から離間する複数の第１２配線部と、
　前記第１０配線部と前記第１１配線部とを導通させる第１０接続部材と、
　前記第１１配線部と前記複数の第１２配線部の各々とをそれぞれ導通させる第１１接続部材と、
　前記複数の第１２配線部の各々と、前記複数の第２半導体素子の各々の前記第５電極とをそれぞれ導通させる複数の第１２接続部材と、
をさらに備えている、付記１２Ａに記載の半導体装置。
　付記１４Ａ．
　前記第１０配線部、前記第１１配線部および前記複数の第１２配線部は、前記基板主面に形成されており、
　前記第１１配線部および前記複数の第１２配線部は、前記複数の第２半導体素子に対して、前記第２方向の前記一方に位置する、付記１３Ａに記載の半導体装置。
　付記１５Ａ．
　前記第１１配線部および前記複数の第１２配線部は、前記第１方向に沿って配置されており、
　前記複数の第１２配線部は、前記第１０配線部よりも前記第１方向の一方に配置されたものと、前記第１０配線部よりも前記第１方向の他方に配置されたものとを含む、付記１４Ａに記載の半導体装置。
　付記１６Ａ．
　前記第８配線部と前記第１１配線部とは、前記第２方向に沿って配置されている、付記１５Ａに記載の半導体装置。
　付記１７Ａ．
　前記複数の第１半導体素子の各々は、前記厚さ方向において、前記基板主面と同じ方向を向く第１素子主面と、前記基板裏面と同じ方向を向く第１素子裏面とを有し、当該各第１半導体素子において、前記第１電極は前記第１素子裏面に形成され、前記第２電極と前記第３電極とは前記第１素子主面に形成されており、
　前記複数の第２半導体素子の各々は、前記厚さ方向において、前記基板主面と同じ方向を向く第２素子主面と、前記基板裏面と同じ方向を向く第２素子裏面とを有し、当該各第２半導体素子において、前記第４電極は前記第２素子裏面に形成され、前記第５電極と前記第６電極とは前記第２素子主面に形成されている、付記９Ａないし付記１６Ａのいずれかに記載の半導体装置。
　付記１８Ａ．
　前記複数の第１半導体素子を搭載する第１搭載部と、
　前記複数の第２半導体素子を搭載する第２搭載部と、
　前記第１搭載部および前記第２搭載部は、各々が導電性材料からなり、且つ、互いに離間し、
　前記複数の第１半導体素子それぞれの第１電極同士は、前記第１搭載部を介して互いに導通し、
　前記複数の第２半導体素子それぞれの第４電極同士は、前記第２搭載部を介して互いに導通する、付記１７Ａに記載の半導体装置。
　付記１９Ａ．
　前記第１搭載部および前記第２搭載部は、前記基板裏面に対向し、
　前記絶縁基板は、各々が前記厚さ方向に前記基板主面から前記基板裏面まで貫通する複数の第１開口部および複数の第２開口部を含み、
　前記複数の第１開口はそれぞれ、前記厚さ方向に見て前記複数の第１半導体素子を囲み、
　前記複数の第２開口部はそれぞれ、前記厚さ方向に見て前記複数の第２半導体素子を囲む、付記１８Ａに記載の半導体装置。
　付記２０Ａ．
　前記複数の第１半導体素子の各々の前記第１電極に導通する第１電力端子部と、
　前記複数の第２半導体素子の各々の前記第５電極に導通する第２電力端子部と、
　前記複数の第１半導体素子の各々の前記第２電極、および、前記複数の第２半導体素子の各々の前記第４電極に導通する第３電力端子部と、をさらに備え、
　前記第１電力端子部および前記第２電力端子部には、直流電圧が入力され、
　前記直流電圧は、前記複数の第１半導体素子および前記複数の第２半導体素子の各オンオフ制御によって、交流電圧に変換され、
　前記交流電圧は、前記第３電力端子部から出力される、付記９Ａないし付記１９Ａのいずれかに記載の半導体装置。
　付記１Ｂ．
　各々が第１駆動信号に応じてオンオフ制御される複数の第１半導体素子と、
　各々が第２駆動信号に応じてオンオフ制御される複数の第２半導体素子と、
　厚さ方向の一方を向く第１搭載面を有し、前記第１搭載面に前記複数の第１半導体素子が搭載された第１搭載部と、
　前記厚さ方向において前記第１搭載面と同じ方向を向く第２搭載面を有し、前記第２搭載面に前記複数の第２半導体素子が搭載された第２搭載部と、
　前記第１駆動信号が入力される第１制御端子と、
　前記第２駆動信号が入力される第２制御端子と、
　前記第１制御端子が接続され、前記第１駆動信号が伝送される第１配線部と、
　前記第２制御端子が接続され、前記第２駆動信号が伝送される第２配線部と、
　前記複数の第１半導体素子の各々と前記第１配線部とを接続する複数の第１接続部材と、
　前記複数の第２半導体素子の各々と前記第２配線部とを接続する複数の第２接続部材と、
を備えており、
　前記第１配線部と前記第１搭載部とは、前記厚さ方向に直交する第１方向に前記第２搭載部を挟んで互いに反対側に位置し、
　前記複数の第１接続部材は、前記厚さ方向に見て前記第２搭載部に重なる、半導体装置。
　付記２Ｂ．
　前記第２配線部と前記第２搭載部とは、前記第１方向に前記第１搭載部を挟んで互いに反対側に位置し、
　前記複数の第２接続部材は、前記厚さ方向に見て前記第１搭載部に重なる、付記１Ｂに記載の半導体装置。
Ａ１～Ａ４：半導体装置　　　１：第１半導体素子
１ａ：素子主面　　　１ｂ：素子裏面
１１：第１電極　　　１２：第２電極
１３：第３電極　　　１９：導電性接合材
２：第２半導体素子　　　２ａ：素子主面
２ｂ：素子裏面　　　２１：第４電極
２２：第５電極　　　２３：第６電極
２９：導電性接合材　　　３：支持部材
３１，３２：導電板　　　３１ａ，３２ａ：搭載面
３１９，３２９：接合材　　　３３，３４：絶縁板
４１：絶縁基板　　　４１１：主面
４１２：裏面　　　４１３：貫通孔
４１４：貫通孔　　　４１５：開口部
４１６：開口部　　　５０１：第１電力端子部
５０２：第２電力端子部　　　５０３：第３電力端子部
５０４：第４電力端子部　　　５１１～５１４：配線部
５１１ａ，５１４ａ：開口部
５１１ｂ，５１３ａ，５１４ｂ：貫通孔
５１９ａ，５１９ｂ，５１９ｃ：連結部材
５２１，５２２，５２３：配線部
５２１ａ，５２１ｂ：パッド部
５２１ｃ：連結部　　　５２１ｄ：帯状部
５３１，５３２，５３３：配線部
５３１ａ，５３１ｂ：パッド部
５３１ｃ：連結部　　　５３１ｄ：帯状部
５４１，５４２，５４３：配線部
５４１ａ，５４１ｂ：パッド部
５４１ｃ：連結部　　　５４１ｄ：帯状部
５５１，５５２，５５３：配線部
５５１ａ，５５１ｂ：パッド部
５５１ｃ：連結部　　　５５１ｄ：帯状部
５６１：配線部　　　５６１ａ：貫通孔
５７１～５７３：配線部　　　５８：金属部材
５９：金属部材　　　６０１：第１電力端子
６０２：第２電力端子　　　６０３：第３電力端子
６０４：第４電力端子　　　６１，６２：制御端子
６３，６４，６５：検出端子　　　７：接続部材
７１１，７１２：接続部材　　　７２１～７２３：接続部材
７３１～７３３：接続部材　　　７４１～７４３：接続部材
７５１～７５３：接続部材　　　７６１～７６４：接続部材
７７１～７７４：接続部材　　　７８１：接続部材
８：封止部材　　　８１：樹脂主面
８２：樹脂裏面　　　８３１～８３４：樹脂側面
９：ケース　　　９１：放熱板
９２：天板　　　９３：枠部
９３１，９３２：側壁　　　９４１～９４４：端子台

Claims (20)

  1. 　各々が、第１電極、第２電極および第３電極を有し、前記第３電極に入力される第１駆動信号に応じて、前記第１電極および前記第２電極間がオンオフ制御される複数の第１半導体素子と、
    　前記第１駆動信号が入力される第１制御端子と、
    　前記第１制御端子が電気的に接続された第１配線部と、
    　前記第１配線部から離間する第２配線部と、
    　各々が前記第１配線部および前記第２配線部から離間する複数の第３配線部と、
    　前記第１配線部と前記第２配線部とを導通させる第１接続部材と、
    　前記第２配線部と前記複数の第３配線部の各々とをそれぞれ導通させる第２接続部材と、
    　前記複数の第３配線部の各々と、前記複数の第１半導体素子の各々の前記第３電極とをそれぞれ導通させる複数の第３接続部材と、
    を備えており、
    　前記複数の第１半導体素子それぞれの第１電極同士が互いに電気的に接続され、かつ、前記複数の第１半導体素子それぞれの第２電極同士が互いに電気的に接続されている、半導体装置。
  2. 　厚さ方向に互いに離間する基板主面および基板裏面を有する絶縁基板をさらに備え、
    　前記第１配線部、前記第２配線部および前記複数の第３配線部は、前記基板主面に形成されている、請求項１に記載の半導体装置。
  3. 　複数の第１半導体素子は、前記厚さ方向に直交する第１方向に沿って配列され、
    　前記第２配線部および前記複数の第３配線部は、前記複数の第１半導体素子に対して、前記厚さ方向および前記第１方向に直交する第２方向の一方に位置する、請求項２に記載の半導体装置。
  4. 　前記第２配線部および前記複数の第３配線部は、前記第１方向に沿って配置されており、
    　前記複数の第３配線部は、前記第２配線部よりも前記第１方向の一方に配置されたものと、前記第２配線部よりも前記第１方向の他方に配置されたものとがある、請求項３に記載の半導体装置。
  5. 　前記複数の第１半導体素子の各々の前記第２電極の導通状態を検出するための第１検出端子と、
    　前記第１検出端子が電気的に接続された第４配線部と、
    　前記第４配線部から離間する第５配線部と、
    　各々が前記第４配線部および前記第５配線部から離間する複数の第６配線部と、
    　前記第４配線部と前記第５配線部とを導通させる第４接続部材と、
    　前記第５配線部と前記複数の第６配線部の各々とをそれぞれ導通させる第５接続部材と、
    　前記複数の第６配線部の各々と、前記複数の第１半導体素子の各々の前記第２電極とをそれぞれ導通させる複数の第６接続部材と、
    をさらに備えている、請求項４に記載の半導体装置。
  6. 　前記第４配線部、前記第５配線部および前記複数の第６配線部は、前記基板主面に形成されており、
    　前記第５配線部および前記複数の第６配線部は、前記複数の第１半導体素子に対して、前記第２方向の前記一方に位置する、請求項５に記載の半導体装置。
  7. 　前記第５配線部および前記複数の第６配線部は、前記第１方向に沿って配置されており、
    　前記複数の第６配線部は、前記第５配線部よりも前記第１方向の一方に配置されたものと、前記第５配線部よりも前記第１方向の他方に配置されたものとを含む、請求項６に記載の半導体装置。
  8. 　前記第２配線部と前記第５配線部とは、前記第２方向に沿って配置されている、請求項７に記載の半導体装置。
  9. 　各々が、第４電極、第５電極および第６電極を有し、前記第６電極に入力される第２駆動信号に応じて、前記第４電極および前記第５電極間がオンオフ制御される複数の第２半導体素子と、
    　前記第２駆動信号が入力される第２制御端子と、
    　前記第２制御端子が電気的に接続された第７配線部と、
    　前記第７配線部から離間する第８配線部と、
    　各々が前記第７配線部および前記第８配線部から離間する複数の第９配線部と、
    　前記第７配線部と前記第８配線部とを導通させる第７接続部材と、
    　前記第８配線部と前記複数の第９配線部の各々とをそれぞれ導通させる第８接続部材と、
    　前記複数の第９配線部の各々と、前記複数の第２半導体素子の各々の前記第６電極とをそれぞれ導通させる複数の第９接続部材と、
    をさらに備えており、
    　前記複数の第２半導体素子それぞれの第４電極同士が互いに電気的に接続され、かつ、前記複数の第２半導体素子それぞれの第５電極同士が互いに電気的に接続されている、請求項５ないし請求項８のいずれか１つに記載の半導体装置。
  10. 　前記第７配線部、前記第８配線部および前記複数の第９配線部は、前記基板主面に形成されている、請求項９に記載の半導体装置。
  11. 　複数の第２半導体素子は、前記第１方向に沿って配列され、
    　前記第８配線部および前記複数の第９配線部は、前記複数の第２半導体素子に対して、前記第２方向の一方に位置する、請求項１０に記載の半導体装置。
  12. 　前記第８配線部および前記複数の第９配線部は、前記第１方向に沿って配置されており、
    　前記複数の第９配線部は、前記第８配線部よりも前記第１方向の一方に配置されたものと、前記第８配線部よりも前記第１方向の他方に配置されたものとがある、請求項１１に記載の半導体装置。
  13. 　前記複数の第２半導体素子の各々の前記第５電極の導通状態を検出するための第２検出端子と、
    　前記第２検出端子が電気的に接続された第１０配線部と、
    　前記第１０配線部から離間する第１１配線部と、
    　各々が前記第１０配線部および前記第１１配線部から離間する複数の第１２配線部と、
    　前記第１０配線部と前記第１１配線部とを導通させる第１０接続部材と、
    　前記第１１配線部と前記複数の第１２配線部の各々とをそれぞれ導通させる第１１接続部材と、
    　前記複数の第１２配線部の各々と、前記複数の第２半導体素子の各々の前記第５電極とをそれぞれ導通させる複数の第１２接続部材と、
    をさらに備えている、請求項１２に記載の半導体装置。
  14. 　前記第１０配線部、前記第１１配線部および前記複数の第１２配線部は、前記基板主面に形成されており、
    　前記第１１配線部および前記複数の第１２配線部は、前記複数の第２半導体素子に対して、前記第２方向の前記一方に位置する、請求項１３に記載の半導体装置。
  15. 　前記第１１配線部および前記複数の第１２配線部は、前記第１方向に沿って配置されており、
    　前記複数の第１２配線部は、前記第１０配線部よりも前記第１方向の一方に配置されたものと、前記第１０配線部よりも前記第１方向の他方に配置されたものとを含む、請求項１４に記載の半導体装置。
  16. 　前記第８配線部と前記第１１配線部とは、前記第２方向に沿って配置されている、請求項１５に記載の半導体装置。
  17. 　前記複数の第１半導体素子の各々は、前記厚さ方向において、前記基板主面と同じ方向を向く第１素子主面と、前記基板裏面と同じ方向を向く第１素子裏面とを有し、当該各第１半導体素子において、前記第１電極は前記第１素子裏面に形成され、前記第２電極と前記第３電極とは前記第１素子主面に形成されており、
    　前記複数の第２半導体素子の各々は、前記厚さ方向において、前記基板主面と同じ方向を向く第２素子主面と、前記基板裏面と同じ方向を向く第２素子裏面とを有し、当該各第２半導体素子において、前記第４電極は、前記第２素子裏面に形成され、前記第５電極と前記第６電極とは前記第２素子主面に形成されている、請求項９ないし請求項１６のいずれか１つに記載の半導体装置。
  18. 　前記複数の第１半導体素子を搭載する第１搭載部と、
    　前記複数の第２半導体素子を搭載する第２搭載部と、
    　前記第１搭載部および前記第２搭載部は、各々が導電性材料からなり、且つ、互いに離間し、
    　前記複数の第１半導体素子それぞれの第１電極同士は、前記第１搭載部を介して互いに導通し、
    　前記複数の第２半導体素子それぞれの第４電極同士は、前記第２搭載部を介して互いに導通する、請求項１７に記載の半導体装置。
  19. 　前記第１搭載部および前記第２搭載部は、前記基板裏面に対向し、
    　前記絶縁基板は、各々が前記厚さ方向に前記基板主面から前記基板裏面まで貫通する複数の第１開口部および複数の第２開口部を含み、
    　前記複数の第１開口部はそれぞれ、前記厚さ方向に見て前記複数の第１半導体素子を囲み、
    　前記複数の第２開口部はそれぞれ、前記厚さ方向に見て前記複数の第２半導体素子を囲む、請求項１８に記載の半導体装置。
  20. 　前記複数の第１半導体素子の各々の前記第１電極に導通する第１電力端子部と、
    　前記複数の第２半導体素子の各々の前記第５電極に導通する第２電力端子部と、
    　前記複数の第１半導体素子の各々の前記第２電極、および、前記複数の第２半導体素子の各々の前記第４電極に導通する第３電力端子部と、をさらに備え、
    　前記第１電力端子部および前記第２電力端子部には、直流電圧が入力され、
    　前記直流電圧は、前記複数の第１半導体素子および前記複数の第２半導体素子の各オンオフ制御によって、交流電圧に変換され、
    　前記交流電圧は、前記第３電力端子部から出力される、請求項９ないし請求項１９のいずれか１つに記載の半導体装置。
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