WO2022158120A1 - コントローラ、不揮発性記憶装置、および、制御方法 - Google Patents

コントローラ、不揮発性記憶装置、および、制御方法 Download PDF

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WO2022158120A1
WO2022158120A1 PCT/JP2021/043549 JP2021043549W WO2022158120A1 WO 2022158120 A1 WO2022158120 A1 WO 2022158120A1 JP 2021043549 W JP2021043549 W JP 2021043549W WO 2022158120 A1 WO2022158120 A1 WO 2022158120A1
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WO
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command
signal processing
data
read
unit
Prior art date
Application number
PCT/JP2021/043549
Other languages
English (en)
French (fr)
Inventor
健一 中西
学 大西
直子 毛利
芳弘 小林
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication

Definitions

  • This technology relates to controllers. More specifically, the present invention relates to a controller that controls nonvolatile memory, a nonvolatile memory device, and a control method.
  • non-volatile memory In recent information processing systems, non-volatile memory (NVM: Non-Volatile Memory) is sometimes used as an auxiliary storage device or storage.
  • This non-volatile memory is broadly classified into flash memory, which supports data access in large units, and non-volatile random access memory (NVRAM: Non-Volatile RAM), which enables high-speed random access in small units.
  • NVRAM Non-Volatile RAM
  • a typical example of flash memory is a NAND flash memory.
  • examples of nonvolatile random access memory include ReRAM (Resistance RAM), PCRAM (Phase-Change RAM), MRAM (Magnetoresistive RAM), and the like.
  • Commands for accessing non-volatile memory are generally registered in a queue and retrieved in order according to the FIFO (First In, First Out) method.
  • FIFO First In, First Out
  • a memory controller has been proposed that reconfigures the sequence matrix when there is a possibility of conflicts or delays, then registers commands in a queue, takes them out in order, and executes them (see, for example, Patent Document 1). .).
  • This technology was created in view of this situation, and aims to reduce latency in the controller that registers commands in the queue.
  • a management unit for registering in the command queue in association with a valid flag indicating whether or not it is possible comprising: a first signal processing unit that updates the valid flag corresponding to a command; and a control unit that reads and executes an executable command indicated by the valid flag from the command queue based on the identification information, and its control method. This brings about the effect of reducing the latency.
  • the first signal processing may include processing for generating an error correction code from data. This brings about the effect of encoding the data.
  • the device may further include a second signal processing section that performs second signal processing on the read data read from the nonvolatile memory. This brings about the effect that the second signal processing is performed at the time of reading.
  • the second signal processing may include processing for correcting errors in the data based on the error correction code. This brings about the effect of correcting data errors.
  • an execution determination unit may be further provided for determining whether the command is executable and whether the corresponding identification information is the oldest for each of the registered commands. This has the effect of executing executable commands in order.
  • the nonvolatile memory includes a predetermined number of banks, and the execution determination unit determines whether the command is executable, the bank to be accessed is not busy, and the bank is not busy. It may be determined whether or not the identification information to be stored is the oldest. This has the effect of executing executable commands in order.
  • the management unit associates the identification information, the command, the valid flag, and an atomic flag indicating whether or not to continuously execute the next received command, and performs the above is registered in the command queue, and the execution determination unit determines whether or not the command is executable and whether or not the next received command is to be continuously executed, and the next received command is not to be continuously executed In this case, it may be determined whether the corresponding identification information is the oldest. This brings about the effect that the two commands are executed consecutively.
  • a second signal processing unit that performs second signal processing on the read data read from the nonvolatile memory, and a background processing generator that starts predetermined background processing. You may further comprise a part. This brings about an effect that background processing is executed.
  • the background processing includes processing in which the control unit executes a read command for reading out read data from a predetermined address, second signal processing for the read data, and second signal processing for the read data.
  • a first signal processing for generating write data from the data after the signal processing of 2; and processing for the control unit to execute a refresh command for writing the write data after the first signal processing to the address. can be anything. This brings about the effect of error recovery.
  • the first aspect further comprises an execution-waiting command measuring unit that measures the number of commands waiting to be executed among the commands registered in the command queue, and the management unit measures the measurement result of the command measuring unit.
  • the registration of the above command may be suspended based on this. This has the effect of reducing latency.
  • the command measurement unit predicts the latency based on the number of commands, and notifies the host computer that the predicted value exceeds the threshold when the predicted value exceeds the threshold. may notify you. This brings about the effect of suppressing the latency seen from the host computer.
  • a second aspect of the present technology includes a nonvolatile memory, a command queue, identification information of a command for accessing the nonvolatile memory, the command, and a valid flag indicating whether or not the command is executable. and a management unit for registering the data in the command queue in association with each other, and performing first signal processing on the data written by the command, and updating the valid flag corresponding to the command after completion of the first signal processing. and a controller for reading and executing an executable command indicated by the valid flag from the command queue based on the identification information. This has the effect of reducing the latency of commands for accessing the nonvolatile memory device.
  • FIG. 6 is a flowchart illustrating an example of NVM busy completion processing according to the first embodiment of the present technology; It is a timing chart which shows an example of operation of a nonvolatile memory device in a 1st embodiment of this art.
  • 1 is a block diagram showing a configuration example of an information processing system when encoding data in the first embodiment of the present technology;
  • FIG. It is a flow chart which shows an example of writing processing in a 1st embodiment of this art.
  • It is a flow chart which shows an example of read-out processing in a 1st embodiment of this art.
  • FIG. 7 is a timing chart showing an example of the operation of the memory controller in the first comparative example
  • FIG. 11 is a timing chart showing an example of operation of a memory controller in a second comparative example
  • FIG. It is a block diagram showing an example of 1 composition of an information processing system in a 2nd embodiment of this art. It is a flow chart which shows an example of execution judging processing in a 2nd embodiment of this art. It is a timing chart which shows an example of operation of a memory controller in a 2nd embodiment of this art. It is a block diagram showing an example of 1 composition of an information processing system in a 3rd embodiment of this art. It is a figure which shows one structural example of the command queue in 3rd Embodiment of this technique.
  • FIG. 1 It is a flow chart which shows an example of command registration processing in a 3rd embodiment of this art. It is a flow chart which shows an example of execution judging processing in a 3rd embodiment of this art. It is a timing chart which shows an example of operation of a non-volatile memory device in a 3rd embodiment of this art. It is a flow chart which shows an example of write-in processing in a 3rd embodiment of this art. It is a block diagram showing an example of 1 composition of an information processing system in a 4th embodiment of this art. It is a figure which shows one structural example of the command queue in 4th Embodiment of this technique. It is a flow chart which shows an example of background processing in a 4th embodiment of this art. FIG.
  • FIG. 14 is a flowchart showing an example of BG (Back Ground) processing command registration processing according to the fourth embodiment of the present technology
  • FIG. It is a block diagram which shows one structural example of the non-volatile memory device in 5th Embodiment of this technique.
  • FIG. 17 is a flowchart showing an example of registration suspension determination processing according to the fifth embodiment of the present technology;
  • FIG. 1 is a block diagram showing a configuration example of an information processing system according to a first embodiment of the present technology.
  • This information processing system comprises a host computer 100 and a non-volatile storage device 150 .
  • the nonvolatile memory device 150 comprises a memory controller 200 and NVM300.
  • the host computer 100 controls the nonvolatile storage device 150. This host computer 100 issues a command and supplies the command, address and data to the nonvolatile memory device 150 via the signal line 109 . The host computer 100 also receives data from the nonvolatile storage device 150 .
  • the command is for accessing the NVM 300, and includes, for example, a write command for instructing writing of data and a read command for instructing reading of data.
  • a command from the host computer 100 is also called a host command.
  • a logical address or the like is used as the address from the host computer 100 .
  • the memory controller 200 controls the NVM 300.
  • This memory controller 200 comprises a host interface 210 , an ID management section 220 , a signal processing section 230 , a command queue 240 , an execution determination section 250 , an NVM control section 260 , an NVM interface 270 and a signal processing section 280 .
  • a data buffer that holds data, a command buffer that holds commands, and the like are omitted in FIG.
  • the memory controller 200 is an example of the controller described in the claims.
  • the host interface 210 exchanges commands, addresses and data between the host computer 100 and the ID management section 220 and signal processing section 280 .
  • the host interface 210 supplies commands, addresses and data from the host computer 100 to the ID management section 220 .
  • the host interface 210 also supplies data from the signal processing unit 280 to the host computer 100 via the signal line 109 .
  • SATA Serial Advanced Technology Attachment
  • PCI Express PCI Express
  • the ID management unit 220 issues identification information (ID: IDentification data) indicating the order in which commands are received and issued, and registers them in the command queue 240 together with commands and valid flags.
  • ID IDentification data
  • the valid flag is a flag indicating whether or not the command is executable.
  • the ID management unit 220 decodes a command from the host computer 100, and if it is a write command, controls the signal processing unit 230 to execute predetermined signal processing.
  • the signal processing unit 230 performs predetermined signal processing on data written by a write command.
  • This signal processing includes, for example, processing for generating an ECC (Error-Correcting Code) from data.
  • ECC Error-Correcting Code
  • This ECC contains data and parity for correcting errors in the data.
  • the ECC is held in a data buffer (not shown) as write data.
  • the ID management unit 220 is an example of the management unit described in the claims.
  • the signal processing unit 230 updates the valid flag corresponding to the write command in the command queue 240 after completing the signal processing for the data.
  • the signal processing unit 280 is an example of the first signal processing unit described in the claims.
  • the execution determination unit 250 refers to the command queue 240 and determines for each registered command whether the command is executable and the corresponding ID is the oldest.
  • the execution determination section 250 supplies the determination result to the NVM control section 260 .
  • the NVM control unit 260 reads commands from the command queue 240 based on the determination result of the execution determination unit 250 and executes them.
  • the NVM control unit 260 When executing a write command (host command), the NVM control unit 260 issues a command to instruct the NVM 300 to write, and supplies it to the NVM interface 270 together with the corresponding address and write data. Commands issued by the NVM control unit 260 are also called memory commands. A physical address is used as an address from the memory controller 200 .
  • the NVM control unit 260 issues a command (memory command) to instruct the NVM 300 to read, and supplies it to the NVM interface 270 together with the corresponding address.
  • a command memory command
  • the NVM control unit 260 is an example of the control unit described in the claims.
  • the NVM interface 270 exchanges commands, addresses and data between the NVM control unit 260 and signal processing unit 280 and the NVM 300 .
  • This NVM interface 270 supplies commands, addresses and write data from the signal processing unit 280 to the NVM 300 via the signal line 209 .
  • the NVM interface 270 also supplies read data from the NVM 300 to the signal processing unit 280 .
  • the signal processing unit 280 performs predetermined signal processing on read data read from the NVM 300 .
  • This signal processing includes, for example, processing for correcting data errors using ECC.
  • the signal processing unit 280 supplies the processed data to the host interface 210 .
  • the NVM 300 writes write data and reads read data under the control of the memory controller 200 .
  • FIG. 2 is a diagram showing a configuration example of the command queue 240 according to the first embodiment of the present technology.
  • the command queue 240 is provided with a plurality of entries to which entry numbers such as "0" to "255" are assigned. Each entry has columns of "ID”, "command”, “page address”, “data buffer address”, “valid flag” and "execution flag”.
  • the "ID” column holds the issued ID. For example, the older the order of reception, the smaller the ID issued.
  • the "command” column holds commands such as write commands and read commands. "Write” in the figure indicates a write command, and "read” indicates a read command.
  • the "page address” column holds the address of the NVM 300 to be accessed.
  • the "data buffer address” column holds addresses in the data buffer where write data and read data are stored.
  • a valid flag of "0” or “1” is held in the "valid flag” column. For example, “1” is retained when the command is executable, and “0” is retained when the command is not executable.
  • the “execution flag” column holds an execution flag of “0” or “1”. For example, “1” is held when the command execution is started by the NVM control unit 260, and "0" is held before the start.
  • registering in the command queue 240 means having any entry hold various valid information (such as an ID).
  • a registration means to invalidate various information held in any entry.
  • FIG. 3 is a flowchart illustrating an example of command registration processing according to the first embodiment of the present technology. This command registration process is executed by the ID management section 220 and the signal processing section 230 for each command from the host computer 100 .
  • the ID management unit 220 determines whether or not there is an empty space in the command queue 240 (step S901). If there is no space (step S901: No), the ID management unit 220 waits (step S902) and repeats step S901. Commands received while waiting are held in the command buffer.
  • step S901 If there is space (step S901: Yes), the ID management unit 220 issues an ID indicating the order of reception of the received commands (step S903) and registers them in the command queue 240 (step S904).
  • the ID management unit 220 decodes the registered command and determines whether or not the command is a write command (step S905). If it is a write command (step S905: Yes), the signal processing unit 230 executes signal processing on the data corresponding to the write command (step S906). At the time of registration, "0" is set to the valid flag corresponding to the write command.
  • step S905 If it is a read command (step S905: No), the ID management unit 220 sets the valid flag corresponding to the read command to "1" (step S907). After step S906, the signal processing unit 230 updates the valid flag corresponding to the write command to "1" (step S907). After step S907, ID management unit 220 and signal processing unit 230 terminate the command registration process.
  • FIG. 4 is a flowchart showing an example of execution determination processing according to the first embodiment of the present technology. This execution determination process is repeatedly executed by the execution determination unit 250 at a constant cycle.
  • “Start” is set to, for example, the smallest entry number in the command queue 240, and "End” is set to the largest entry number.
  • the execution determination unit 250 sets the value of "Start” to the variable "Entry” and sets a null value to the variable "Return” (step S911). Then, the execution determination unit 250 determines whether or not "Entry.Valid” is "1" and "Entry.Exec” is "0" (step S912). Here, “Entry.Valid” indicates the value of the valid flag in the entry indicated by “Entry”. “Entry.Exec” indicates the value of the execution flag in the entry indicated by "Entry”.
  • step S912 When “Entry.Valid” (valid flag) is “1” and “Entry.Exec” (execution flag) is “0” (step S912: Yes), the execution determination unit 250 sets the variable "Return is a null value (step S913).
  • step S913 the execution determination unit 250 determines whether "Entry.ID” is smaller than “Return.ID” (step S914).
  • Entry.ID indicates the ID in the entry indicated by “Entry.”
  • Return.ID indicates the ID in the entry indicated by "Return”.
  • step S913 If “Return” is a null value (step S913: Yes), or if "Entry.ID” is smaller than “Return.ID” (step S914: Yes), the execution determination unit 250 sets "Entry ” is set (step S915).
  • step S912 If “Entry.Valid” is “0” or “Entry.Exec” is “1” (step S912: No), the execution determination unit 250 increments the value of "Entry” (step S916).
  • step S914 If “Entry.ID” is greater than or equal to "Return.ID” (step S914: No), or after step S915, the execution determination unit 250 also executes step S916. Then, the execution determination unit 250 determines whether or not "Entry” has reached "End” (step S917).
  • step S917: No If “Entry” has not reached “End” (step S917: No), the execution determination unit 250 repeats step S912 and subsequent steps. When “Entry” reaches “End” (step S917: Yes), the execution determination unit 250 sets "Return” to the variable "EXEC” (step S918), and terminates the execution determination process.
  • FIG. 5 is a flowchart showing an example of command execution processing according to the first embodiment of the present technology. This command execution process is executed by the NVM control unit 260 each time the execution determination process is executed.
  • the NVM control unit 260 acquires the execution determination result (that is, "EXEC") (step S921), and determines whether the NVM interface 270 is free (step S922). If there is no space in the NVM interface 270 (step S922: No), the NVM control unit 260 waits (step S923) and repeats step S922.
  • EXEC execution determination result
  • step S922 If the NVM interface 270 is free (step S922: Yes), the NVM control unit 260 reads the command and page address in the entry indicated by "EXEC" and transmits them to the NVM 300 (step S924).
  • the NVM control unit 260 determines whether or not there is write data corresponding to the transmitted command (step S925). If there is corresponding write data (step S925: Yes), the NVM control unit 260 transmits the write data to the NVM 300 (step S926).
  • step S925: No If there is no corresponding write data (step S925: No), or after step S926, the NVM control unit 260 updates the execution flag in the entry indicated by "EXEC" to "1" (step S927), and executes the command. End the process.
  • FIG. 6 is a flowchart showing an example of NVM busy completion processing according to the first embodiment of the present technology. This NVM busy completion process is executed by the NVM control unit 260 and the signal processing unit 280 after the power is turned on.
  • the NVM control unit 260 monitors the NVM interface 270 (step S931) and determines whether or not the NVM busy is completed (step S932).
  • NVM busy indicates read busy after sending a read command or write busy after sending a write command. If the NVM busy is not completed (step S932: No), the NVM control unit 260 repeats step S931 and subsequent steps.
  • step S932 When the NVM busy is completed (step S932: Yes), the NVM control unit 260 determines whether the completed NVM busy is read busy (step S933).
  • step S933: Yes the signal processing unit 280 performs signal processing on the read data (step S934). If it is write busy (step S933: No), the NVM control unit 260 checks whether there is a write error (step S935). When a write error occurs, rewriting or notification to the host computer 100 is performed.
  • step S934 the signal processing unit 280 deletes the registration of the corresponding read command (step S936). Also, after step S935, the NVM control unit 260 deletes the registration of the corresponding write command (step S936). After step S936, the NVM control unit 260 repeats step S931 and subsequent steps.
  • FIG. 7 is a timing chart showing an example of the operation of the nonvolatile memory device 150 according to the first embodiment of the present technology.
  • a indicates the operation for executing the read command
  • b in the figure indicates the operation for executing the write command.
  • the memory controller 200 has transmitted the read command and the page address of the read destination to the NVM 300 during the period from timing T0 to T1.
  • the NVM 300 starts transmitting read data to the memory controller 200 at timing T2 after the read busy period has passed.
  • the memory controller 200 transmits the write command and the page address of the write destination within the period of timings T0 to T1, and the write data during the period of timings T1 to T2. is assumed to have been sent.
  • the NVM 300 starts sending Ack or Nck to the memory controller 200 at timing T3 after the write busy period has passed. Ack indicates a positive acknowledgment when there is no write error, and Nck indicates a negative acknowledgment when a write error occurs.
  • FIG. 8 is a block diagram showing a configuration example of an information processing system when encoding data according to the first embodiment of the present technology.
  • the signal processing section 230 has an ECC generation processing section 231 and the signal processing section 280 has an error correction processing section 281 .
  • the ECC generation processing unit 231 generates ECC from data to be written.
  • the error correction processing unit 281 corrects data errors using ECC.
  • FIG. 9 is a flowchart showing an example of write processing according to the first embodiment of the present technology. This write process is executed by the nonvolatile memory device 150 when a write command is received from the host computer 100 .
  • the ECC generation processing unit 231 in the memory controller 200 generates ECC from the data to be written (step S941).
  • the memory controller 200 executes the write command (step S942) and determines whether or not a write error has occurred (step S943).
  • step S943: No the memory controller 200 notifies the host computer 100 of the path (step S944). If a write error occurs (step S943: Yes), the memory controller 200 notifies the host computer 100 of failure (step S945). After step S944 or S945, the nonvolatile memory device 150 ends the write process.
  • FIG. 10 is a flowchart showing an example of read processing according to the first embodiment of the present technology. This read processing is executed by the nonvolatile memory device 150 when a read command is received from the host computer 100 .
  • the memory controller 200 executes the read command (step S951).
  • the error correction processing unit 281 in the memory controller 200 performs error correction on the read data (step S952), and determines whether the error can be corrected (step S953). If the error can be corrected (step S953: Yes), the error correction processing unit 281 corrects the error (step S954). If the error cannot be corrected (step S953: No), the error correction processing unit 281 notifies the host computer 100 of the read error (step S955). After step S954 or S955, the nonvolatile memory device 150 ends the read processing.
  • FIG. 11 is a timing chart showing an example of the operation of the memory controller 200 according to the first embodiment of the present technology. It is assumed that the host interface 210 receives commands in the order of read command, write command, read command, and read command after timing T0.
  • the ID management unit 220 issues IDs of "0", “1", “2”, and “3” in order of reception, and registers each command in the command queue 240 in order.
  • "Read 0", “Write 1", “Read 2”, and “Read 3” in the figure indicate read commands or write commands with IDs of "0", "1", “2” and “3”.
  • Rectangles in the command queue 240 indicate command registration periods. At the time of registration, the valid flag of each read command is set to "1", and the valid flag of each write command is set to "0".
  • the signal processing unit 230 starts the process of generating ECC at timing T2. When this process is completed, the valid flag of the write command is updated to "1".
  • the NVM control unit 260 executes the read command with ID "0" at timing T2, and the signal processing unit 280 starts error correction of the read data at timing T4 after the read busy period has passed.
  • the read command with ID "0" is deleted from the command queue 240 at timing T2.
  • the write command is registered in the command queue 240, but the ECC has not been generated at this point, and its valid flag remains "0". That is, the write command cannot be executed. Therefore, the NVM control unit 260 executes the read command with the valid flag of "1" and the oldest ID of "2".
  • the signal processing unit 280 starts error correction of the read data. The read command with ID "2" is deleted from the command queue 240 at timing T5.
  • the NVM control unit 260 executes the write command.
  • the write command is deleted from the command queue 240 at timing T6.
  • the NVM control unit 260 executes the remaining read command with ID "3".
  • the signal processing unit 280 starts error correction of the read data.
  • the read command with ID "3" is deleted from the command queue 240 at timing T7.
  • the latency of the write command is the period from timing T1 to T7
  • the latency of the read command with ID "2" is the period from timing T2 to the completion of error correction immediately after timing T5.
  • FIG. 12 is a timing chart showing an example of the operation of the memory controller 200 in the first comparative example. The order in which commands are received is the same as in FIG.
  • the NVM control unit 260 executes the read command with ID "0" at timing T2. From timings T2 to T5, the ECC generation process is not completed, and the next write command cannot be executed. Therefore, the NVM control unit 260 executes the write command after waiting until the timing T6 when the process is completed.
  • the NVM control unit 260 executes the next read command with ID "2". Then, at timing T8 when the read busy period has passed, the NVM control unit 260 executes the remaining read command with ID "4".
  • FIG. 13 is a timing chart showing an example of the operation of the memory controller 200 in the second comparative example. The order in which commands are received is the same as in FIG.
  • the NVM control unit 260 preferentially executes the read command with ID "2" at timing T5.
  • the ECC generation process is completed and the write command can be executed, but in the second comparative example, the read command is prioritized as described above. Therefore, the NVM control unit 260 preferentially executes the read command with ID "3".
  • the NVM control unit 260 executes the remaining write commands.
  • the latency of the read command is made smaller than that of the first comparative example, and the latency of the write command is made smaller than that of the second comparative example. be able to.
  • the effect is likely to be exhibited.
  • the memory controller 200 registers a command in a queue in association with an execution flag and an ID, and executes an executable command based on the ID. Command latency can be reduced.
  • the execution determination unit 250 performs determination based on the ID, valid flag, and execution flag. It is necessary to know whether or not The execution determination unit 250 of the second embodiment differs from that of the first embodiment in that determination is made based on the ID, valid flag, execution flag, and bank state.
  • FIG. 14 is a block diagram showing a configuration example of an information processing system according to the second embodiment of the present technology.
  • a signal processing unit 230 according to the second embodiment includes an ECC generation processing unit 231 and an ECC generation processing unit 232 .
  • a signal processing unit 280 according to the second embodiment includes an error correction processing unit 281 and an error correction processing unit 282 .
  • NVM 300 also includes multiple banks, such as banks 0-15.
  • the ECC generation processing unit 231 and the ECC generation processing unit 232 operate in parallel, and can individually perform ECC generation processing for two data in different write destination banks.
  • the error correction processing section 281 and the error correction processing section 282 also operate in parallel, and error correction can be individually performed for two pieces of read data in different read destination banks.
  • FIG. 15 is a flowchart showing an example of execution determination processing according to the second embodiment of the present technology.
  • the execution determination process of the second embodiment differs from that of the first embodiment in that step S961 is further executed.
  • step S912 When “Entry.Valid” is “1” and “Entry.Exec” is “0” (step S912: Yes), the execution determination unit 250 determines that the access destination bank corresponding to "Entry” is It is determined whether it is busy (step S961).
  • step S961: No If the bank is not busy (step S961: No), the execution determination unit 250 executes step S913 and subsequent steps, and if the bank is busy (step S961: Yes), the execution determination unit 250 executes step S916 and subsequent steps. .
  • the execution determination unit 250 determines whether the command is executable, the bank to be accessed is not busy, and the corresponding ID is the oldest. As a result, latency can be reduced in an information processing system having a plurality of banks.
  • FIG. 16 is a timing chart showing an example of the operation of the memory controller 200 according to the second embodiment of the present technology. It is assumed that the host interface 210 receives commands in the order of write command, read command, read command, write command and read command after timing T0.
  • the ID management unit 220 issues IDs of "0”, “1”, “2”, “3”, and “4" in order of reception, and registers each command in the command queue 240 in order. It is also assumed that commands with IDs "0", “1” and “4" access “bank 0" and the remaining commands access "bank 1".
  • the ECC generation processing unit 231 After timing T1, the ECC generation processing unit 231 generates ECC from the data corresponding to ID "0", and after timing T4, the ECC generation processing unit 232 generates ECC from the data corresponding to ID "3".
  • the NVM control unit 260 executes the next read command with ID "1".
  • the NVM control unit 260 executes the next read command with ID "2".
  • the read command for ID "1" is busy, but the read command for ID "2" can be executed in parallel because the banks to be accessed are different.
  • the NVM control unit 260 executes the write command with ID "0". Although the read is busy for ID "2", the write command for ID "0" can be executed in parallel because the banks to be accessed are different.
  • the NVM control unit 260 executes the write command with ID "3".
  • the write command for ID "0" is in a write busy state, but the write command for ID "3" can be executed in parallel because the banks to be accessed are different.
  • the NVM control unit 260 executes the next read command corresponding to ID "4".
  • the execution determination unit 250 further determines whether or not the bank to be accessed is busy. can do.
  • the memory controller 200 transmits the write command and the read command to the NVM 300 for execution, but two commands can be executed consecutively at this time.
  • the memory controller 200 of the third embodiment differs from that of the first embodiment in that it uses an atomic flag to specify whether or not two commands are to be executed consecutively.
  • FIG. 17 is a block diagram showing a configuration example of an information processing system according to the third embodiment of the present technology.
  • mask data is input to the signal processing section 230 .
  • This mask data indicates which bits NVM 300 should mask.
  • to mask means to exclude the bit indicated by the mask data from the write target.
  • the information processing system treats the error bit as a defective bit and retains the position of the defective bit. Then, the information processing system (for example, memory controller 200 or NVM 300) generates mask data for masking the defective bit.
  • the memory controller 200 continuously transmits mask data corresponding to the address and write data to the NVM 300 . Then, the NVM 300 writes the write data by excluding (that is, masking) the defective bit indicated by the mask data from the write target.
  • FIG. 18 is a diagram showing a configuration example of the command queue 240 according to the third embodiment of the present technology.
  • the command queue 240 of this third embodiment differs from that of the first embodiment in that an atomic flag is further held.
  • This atomic flag indicates whether or not to cause the NVM 300 to continuously execute commands with the next ID. For example, the atomic flag is set to "1" if the command with the next ID is to be executed continuously, and is set to "0" if it is not to be executed continuously.
  • the host computer 100 of the third embodiment transmits a mask command to the memory controller 200 when it is necessary to mask defective bits.
  • the memory controller 200 registers the mask command in the command queue 240 together with an atomic flag of "1".
  • the host computer 100 If there is a bit to be masked in the page address "10", the host computer 100 successively transmits a mask command and a write command specifying that address.
  • the memory controller 200 issues an ID such as "1”, registers the mask command in the command queue 240, and sets the atomic flag to "1". Then, the memory controller 200 issues the next ID “2” and registers the write command with the atomic flag of “0” in the command queue 240 .
  • FIG. 19 is a flowchart showing an example of command registration processing according to the third embodiment of the present technology.
  • the command registration process of the third embodiment differs from that of the first embodiment in that steps S962 to S964 are further executed.
  • step S905 the signal processing unit 230 determines whether the command is a mask command (step S962). If it is a mask command (step S962: Yes), the signal processing unit 230 updates the atomic flag corresponding to the command to "1" (step S963). Then, signal processing is executed for the data corresponding to the write command of the next ID (step S964).
  • step S962 If it is not a mask command (step S962: No), or after step S964, the signal processing unit 230 executes step S907.
  • FIG. 20 is a flowchart showing an example of execution determination processing according to the third embodiment of the present technology.
  • the execution determination process of the third embodiment differs from that of the first embodiment in that steps S965 and S966 are further executed.
  • execution determination unit 250 determines that "Entry.Atomic” is “1”. It is determined whether or not (step S965).
  • Entry.Atomic indicates the value of the atomic flag in the entry indicated by "Entry”.
  • step S966: Yes the execution determination unit 250 executes step S915.
  • step S966: No the execution determination unit 250 executes step S916 and subsequent steps.
  • FIG. 21 is a timing chart showing an example of the operation of the nonvolatile memory device 150 according to the third embodiment of the present technology. It is assumed that the memory controller 200 transmits the mask command and page address during the period of timing T0 to T1, and transmits the write command and page address, mask data and write data during the period of timing T1 to T2. . In this case, the NVM 300 starts sending Ack or Nck to the memory controller 200 at timing T3 after the write busy period has passed.
  • the NVM control unit 260 can refer to the flag to continuously execute the mask command and the write command.
  • FIG. 22 is a flowchart showing an example of write processing according to the third embodiment of the present technology.
  • the writing process of this third embodiment differs from that of the first embodiment in that steps S946 and S947 are further executed.
  • the memory controller 200 generates mask data when a defective bit occurs (step S946). Also, the ECC generation processing unit 231 generates an ECC (step S941). Then, when the mask data is generated, the memory controller 200 executes the mask command (step S947), and executes step S942 and subsequent steps.
  • the second embodiment can also be applied to the third embodiment.
  • the ID management unit 220 registers the atomic flag in the command queue 240, so the NVM control unit 260 continuously executes the mask command and the write command. be able to.
  • the memory controller 200 exchanges data between the host computer 100 and the NVM 300, but can also execute processing such as refresh in the background.
  • the memory controller 200 of the fourth embodiment differs from that of the first embodiment in that processing is performed in the background.
  • FIG. 23 is a block diagram showing a configuration example of an information processing system according to the fourth embodiment of the present technology.
  • the information processing system according to the fourth embodiment differs from that according to the first embodiment in that the memory controller 200 further includes a background process generator 290 .
  • the background processing generation unit 290 executes refresh processing and the like as background processing.
  • This refresh process is a process of reading and writing back data from an address when an error occurs at that address.
  • FIG. 24 is a diagram showing a configuration example of the command queue 240 according to the fourth embodiment of the present technology.
  • the command queue 240 of this fourth embodiment differs from that of the first embodiment in that an atomic flag is further held.
  • the background process generation unit 290 of the third embodiment continuously issues a read command and a refresh command specifying that address.
  • This refresh command is a command that instructs to write back the data read by the immediately preceding read command.
  • the memory controller 200 issues an ID such as "1”, registers the read command in the command queue 240, and sets the atomic flag to "1". The memory controller 200 then issues the next ID “2” and registers the refresh command with the atomic flag of “0” in the command queue 240 .
  • FIG. 25 is a flowchart showing an example of background processing in the fourth embodiment of the present technology. This background processing is executed by the nonvolatile storage device 150 when an error occurs in the NVM 300 .
  • the NVM control unit 260 in the memory controller 200 executes a read command for the refresh target address (step S971).
  • the error correction processing unit 281 in the memory controller 200 performs error correction on the read data (step S972), and determines whether or not the error can be corrected (step S973). If the error can be corrected (step S973: Yes), the error correction processing unit 281 corrects the error (step S974). If the error cannot be corrected (step S973: No), the error correction processing unit 281 detects a read error (step S975).
  • the ECC generation processing unit 231 in the memory controller 200 generates ECC from the error-corrected data (step S976).
  • the NVM control unit 260 executes the refresh command from the memory controller 200 (step S977), and determines whether or not a write error has occurred (step S978).
  • step S978: No the NVM control unit 260 determines a pass (step S979). If a write error occurs (step S978: Yes), the NVM control unit 260 determines a failure (step S980). After step S979 or S980, the nonvolatile memory device 150 terminates the background processing.
  • the error can be recovered by the memory controller 200 performing refresh processing.
  • FIG. 26 is a flowchart showing an example of BG processing command registration processing according to the fourth embodiment of the present technology. This BG processing command registration processing is executed for each command when the background processing generation unit 290 issues a read command and a refresh command.
  • the ID management unit 220 determines whether or not there is space in the command queue 240 (step S982). If there is no space (step S982: No), the ID management unit 220 waits (step S983) and repeats step S982.
  • step S982 If there is space (step S982: Yes), the ID management unit 220 issues an ID for the issued command (step S984) and registers it in the command queue 240 (step S985).
  • the ID management unit 220 decodes the registered command and determines whether or not the command is a refresh command (step S986). If it is a refresh command (step S986: Yes), the signal processing unit 230 performs signal processing on the data corresponding to the refresh command (step S987).
  • step S986 If it is a read command (step S986: No), the ID management unit 220 sets the atomic flag corresponding to the read command to "1" (step S988). Also, after step S987 or S988, the memory controller 200 sets the valid flag corresponding to the command to "1" (step S989). End command registration processing.
  • the memory controller 200 performs the refresh process, so an error occurring in the NVM 300 can be recovered.
  • the host computer 100 accesses the NVM 300 having multiple banks.
  • commands waiting to be executed may occur due to bank busy, and the host computer 100 cannot grasp how long commands are waiting.
  • the memory controller 200 of the fifth embodiment differs from the second embodiment in that it measures the number of commands waiting to be executed and predicts the latency.
  • FIG. 27 is a block diagram showing a configuration example of an information processing system according to the fifth embodiment of the present technology.
  • the information processing system according to the fifth embodiment differs from that according to the second embodiment in that the memory controller 200 further includes an execution waiting command measurement unit 295 .
  • the execution-waiting command counting unit 295 measures the number of commands waiting to be executed among the commands registered in the command queue 240 even though the valid flag is "1" (that is, executable). The execution waiting command measurement unit 295 also predicts the latency from the number of commands measured, and controls the ID management unit 220 to suspend command registration when the predicted value exceeds the threshold.
  • FIG. 28 is a flowchart showing an example of registration suspension determination processing according to the fifth embodiment of the present technology. This registration pause determination process is executed at regular intervals by the execution waiting command measurement unit 295 and the ID management unit 220 .
  • the execution-waiting command counting unit 295 refers to the command queue 240 and measures the number of commands whose valid flag is "1" and whose execution flag is "0" as the number of commands waiting to be executed (step S991).
  • the execution-waiting command measurement unit 295 predicts command latency based on the number of execution-waiting commands (step S992), and determines whether or not the predicted value exceeds a predetermined threshold (step S993).
  • Equation 2 T + (number of read commands waiting to be executed) x Tr + (number of write commands waiting to be executed) x Tw Equation 2
  • Tr is the average execution time of read commands
  • Tw is the average execution time of write commands.
  • T is the average execution time of commands being executed
  • Tr is set when a read command is being executed
  • Tw is set when a write command is being executed.
  • step S993: No If the predicted value is equal to or less than the threshold (step S993: No), the ID management unit 220 continues command registration (step S994). If the predicted value exceeds the threshold (step S993: Yes), the ID management unit 220 suspends command registration (step S995). The execution waiting command measurement unit 295 also notifies the host computer 100 that the estimated latency value exceeds the threshold (step S996). After step S994 or S996, the execution waiting command measurement unit 295 and the ID management unit 220 repeat step S991 and subsequent steps.
  • latency can be reduced by pausing command registration in step S995 to reduce the number of commands waiting to be executed.
  • the latency seen from the host computer 100 can be suppressed to a certain level or less. Also, if the specifications are such that a timeout occurs when the waiting time for a command on the host computer 100 side exceeds the upper limit, the timeout can be suppressed by adjusting the threshold.
  • the memory controller 200 notifies the host computer 100 when the predicted value of latency exceeds the threshold, it may also notify the host computer 100 when the number of commands waiting for execution exceeds a predetermined value. can. As a result, the host computer 100 can predict the latency before sending a command and determine whether or not to send the next command.
  • the memory controller 200 notifies the host computer 100 when the predicted value of latency exceeds the threshold. can be suppressed to
  • the processing procedure described in the above embodiment may be regarded as a method having a series of procedures, and a program for causing a computer to execute the series of procedures or a recording medium for storing the program You can catch it.
  • this recording medium for example, CD (Compact Disc), MD (MiniDisc), DVD (Digital Versatile Disc), memory card, Blu-ray disc (Blu-ray (registered trademark) Disc), etc. can be used.
  • the present technology can also have the following configuration.
  • a command queue a management unit that associates identification information of a command for accessing a nonvolatile memory with the command and a valid flag indicating whether or not the command is executable, and registers the command in the command queue; a first signal processing unit that performs first signal processing on data written by the command, and updates the valid flag corresponding to the command after completion of the first signal processing; and a controller that reads and executes an executable command indicated by the valid flag from the command queue based on the identification information.
  • the first signal processing includes processing for generating an error correction code from data.
  • controller according to (2) further comprising a second signal processing unit that performs second signal processing on the read data read from the nonvolatile memory.
  • the second signal processing includes processing for correcting an error in the data based on the error correction code.
  • Any one of (1) to (4) above further comprising an execution determination unit that determines for each of the registered commands whether the command is executable and the corresponding identification information is the oldest.
  • controller as described in (6) the non-volatile memory has a predetermined number of banks; The controller according to (5), wherein the execution determination unit determines whether the command is executable, the bank to be accessed is not busy, and the corresponding identification information is the oldest.
  • the management unit associates the identification information, the command, the valid flag, and an atomic flag indicating whether or not the next received command is to be executed successively, and registers them in the command queue;
  • the execution determination unit determines whether or not the command is executable and the next received command is to be executed continuously.
  • the controller according to (5) or (6), which determines whether the identification information is the oldest.
  • a second signal processing unit that performs second signal processing on the read data read from the nonvolatile memory;
  • the controller according to any one of (1) to (7) above, further comprising a background process generator that starts a predetermined background process.
  • the background processing includes a process in which the control unit executes a read command for reading read data from a predetermined address; second signal processing for the read data; first signal processing for generating write data from the data after the second signal processing;
  • the controller according to (8), further comprising a process in which the control unit executes a refresh command for writing the write data after the first signal processing to the address.
  • (10) further comprising an execution-waiting command measuring unit that measures the number of commands waiting for execution among the commands registered in the command queue;
  • the controller according to any one of (1) to (9), wherein the management section suspends the registration of the command based on the measurement result of the command measurement section.
  • the command measuring unit predicts the latency based on the number of commands, and notifies the host computer that the predicted value exceeds the threshold when the predicted value exceeds the threshold (10) Controller as described.
  • (13) a management procedure for registering in a command queue the identification information of a command for accessing a nonvolatile memory, the command, and a valid flag indicating whether or not the command is executable, in association with each other; a first signal processing procedure for performing a first signal processing on data written by the command, and updating the valid flag corresponding to the command after completion of the first signal processing; and a control procedure for reading and executing an executable command indicated by the valid flag from the command queue based on the identification information.
  • host computer 150 nonvolatile storage device 200 memory controller 210 host interface 220 ID management unit 230, 280 signal processing unit 231, 232 ECC generation processing unit 240 command queue 250 execution determination unit 260 NVM control unit 270 NVM interface 281, 282 error correction Processing unit 290 Background processing generation unit 295 Waiting command measurement unit 300 NVM

Landscapes

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Abstract

コマンドをキューに登録するコントローラにおいて、レイテンシを小さくする。　管理部は、不揮発性メモリにアクセスするためのコマンドの識別情報とコマンドとコマンドが実行可能か否かを示す有効フラグとを対応付けてコマンドキューに登録する。第１の信号処理部は、コマンドにより書き込まれるデータに対して第１の信号処理を行って第１の信号処理の完了後にコマンドに対応する有効フラグを更新する。制御部は、有効フラグが示す実行可能なコマンドを識別情報に基づいてコマンドキューから読み出して実行する。

Description

コントローラ、不揮発性記憶装置、および、制御方法
　本技術は、コントローラに関する。詳しくは、不揮発性メモリを制御するコントローラ、不揮発性記憶装置、および、制御方法に関する。
　近年の情報処理システムにおいては、補助記憶装置やストレージとして、不揮発性メモリ（ＮＶＭ：Non-Volatile Memory）が用いられることがある。この不揮発性メモリは、大きなサイズを単位としたデータアクセスに対応したフラッシュメモリと、小さな単位での高速なランダムアクセスが可能な不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Non-Volatile RAM）とに大別される。ここで、フラッシュメモリの代表例としては、ＮＡＮＤ型フラッシュメモリが挙げられる。一方、不揮発性ランダムアクセスメモリの例としては、ＲｅＲＡＭ（Resistance RAM）、ＰＣＲＡＭ（Phase-Change RAM）、ＭＲＡＭ（Magnetoresistive RAM）などが挙げられる。
　不揮発性メモリにアクセスするためのコマンドは、一般にキューに登録され、ＦＩＦＯ(First In, First Out)方式で順に取り出される。例えば、コンフリクトや遅延が発生する可能性がある場合にシーケンスマトリックスの再構成を行い、その後にコマンドをキューに登録し、順に取り出して実行するメモリコントローラが提案されている（例えば、特許文献１参照。）。
特開２００８－２０４４８７号公報
　上述の従来技術では、シーケンスマトリックスの再構成により、コンフリクトや遅延の回避を図っている。しかしながら、上述のメモリコントローラでは、実行順によっては、コマンド実行時のレイテンシが大きくなることがある。例えば、データを書き込む際に誤り訂正符号の生成処理などを行う場合、その処理の完了まで次のコマンドが実行できずに、レイテンシが増大するおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、コマンドをキューに登録するコントローラにおいて、レイテンシを小さくすることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、コマンドキューと、不揮発性メモリにアクセスするためのコマンドの識別情報と上記コマンドと上記コマンドが実行可能か否かを示す有効フラグとを対応付けて上記コマンドキューに登録する管理部と、上記コマンドにより書き込まれるデータに対して第１の信号処理を行って上記第１の信号処理の完了後に上記コマンドに対応する上記有効フラグを更新する第１の信号処理部と、上記有効フラグが示す実行可能なコマンドを上記識別情報に基づいて上記コマンドキューから読み出して実行する制御部とを具備するコントローラ、および、その制御方法である。これにより、レイテンシが小さくなるという作用をもたらす。
　また、この第１の側面において、上記第１の信号処理は、データから誤り訂正符号を生成する処理を含むものであってもよい。これにより、データが符号化されるという作用をもたらす。
　また、この第１の側面において、上記不揮発性メモリから読み出されたリードデータに対して第２の信号処理を行う第２の信号処理部をさらに具備してもよい。これにより、読出しの際に第２の信号処理が行われるという作用をもたらす。
　また、この第１の側面において、上記第２の信号処理は、上記誤り訂正符号に基づいて上記データの誤りを訂正する処理を含むものであってもよい。これにより、データの誤りが訂正されるという作用をもたらす。
　また、この第１の側面において、コマンドが実行可能であり、かつ、対応する上記識別情報が最も古いか否かを上記登録されたコマンドごとに判定する実行判定部をさらに具備してもよい。これにより、実行可能なコマンドが順に実行されるという作用をもたらす。
　また、この第１の側面において、上記不揮発性メモリは、所定数のバンクを備え、上記実行判定部は、コマンドが実行可能であり、かつ、アクセス先の上記バンクがビジーでなく、かつ、対応する上記識別情報が最も古いか否かを判定してもよい。これにより、実行可能なコマンドが順に実行されるという作用をもたらす。
　また、この第１の側面において、上記管理部は、上記識別情報と上記コマンドと上記有効フラグと、次に受信したコマンドを連続して実行するか否かを示すアトミックフラグとを対応付けて上記コマンドキューに登録し、上記実行判定部は、コマンドが実行可能であり、かつ、次に受信したコマンドを連続して実行するか否かを判定し、次に受信したコマンドを連続して実行しない場合には、対応する上記識別情報が最も古いか否かを判定してもよい。これにより、２つのコマンドが連続して実行されるという作用をもたらす。
　また、この第１の側面において、上記不揮発性メモリから読み出されたリードデータに対して第２の信号処理を行う第２の信号処理部と、所定のバックグラウンド処理を開始させるバックグラウンド処理生成部とをさらに具備してもよい。これにより、バックグラウンド処理が実行されるという作用をもたらす。
　また、この第１の側面において、上記バックグラウンド処理は、所定のアドレスからリードデータを読み出すためのリードコマンドを上記制御部が実行する処理と、上記リードデータに対する第２の信号処理と、上記第２の信号処理後のデータからライトデータを生成する第１の信号処理と、上記第１の信号処理後のライトデータを上記アドレスに書き込むためのリフレッシュコマンドを上記制御部が実行する処理とを含むものであってもよい。これにより、エラーが回復されるという作用をもたらす。
　また、この第１の側面において、上記コマンドキューに登録されたコマンドのうち実行待ちのコマンド数を計測する実行待ちコマンド計測部をさらに具備し、上記管理部は、上記コマンド計測部の計測結果に基づいて上記コマンドの登録を休止してもよい。これにより、レイテンシが削減されるという作用をもたらす。
　また、この第１の側面において、上記コマンド計測部は、上記コマンド数に基づいてレイテンシを予測し、予測値が所定の閾値を超える場合には上記予測値が上記閾値を超える旨をホストコンピュータに通知してもよい。これにより、ホストコンピュータから見たレイテンシが抑制されるという作用をもたらす。
　また、本技術の第２の側面は、不揮発性メモリと、コマンドキューと、上記不揮発性メモリにアクセスするためのコマンドの識別情報と上記コマンドと上記コマンドが実行可能か否かを示す有効フラグとを対応付けて上記コマンドキューに登録する管理部と、上記コマンドにより書き込まれるデータに対して第１の信号処理を行って上記第１の信号処理の完了後に上記コマンドに対応する上記有効フラグを更新する第１の信号処理部と、上記有効フラグが示す実行可能なコマンドを上記識別情報に基づいて上記コマンドキューから読み出して実行する制御部とを備えるコントローラとを具備する不揮発性記憶装置である。これにより、不揮発性記憶装置にアクセスするためのコマンドのレイテンシが小さくなるという作用をもたらす。
本技術の第１の実施の形態における情報処理システムの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるコマンドキューの一構成例を示す図である。 本技術の第１の実施の形態におけるコマンド登録処理の一例を示すフローチャートである。 本技術の第１の実施の形態における実行判定処理の一例を示すフローチャートである。 本技術の第１の実施の形態におけるコマンド実行処理の一例を示すフローチャートである。 本技術の第１の実施の形態におけるＮＶＭビジー完了処理の一例を示すフローチャートである。 本技術の第１の実施の形態における不揮発性記憶装置の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における、データを符号化する際の情報処理システムの一構成例を示すブロック図である。 本技術の第１の実施の形態における書込み処理の一例を示すフローチャートである。 本技術の第１の実施の形態における読出し処理の一例を示すフローチャートである。 本技術の第１の実施の形態におけるメモリコントローラの動作の一例を示すタイミングチャートである。 第１の比較例におけるメモリコントローラの動作の一例を示すタイミングチャートである。 第２の比較例におけるメモリコントローラの動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における情報処理システムの一構成例を示すブロック図である。 本技術の第２の実施の形態における実行判定処理の一例を示すフローチャートである。 本技術の第２の実施の形態におけるメモリコントローラの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における情報処理システムの一構成例を示すブロック図である。 本技術の第３の実施の形態におけるコマンドキューの一構成例を示す図である。 本技術の第３の実施の形態におけるコマンド登録処理の一例を示すフローチャートである。 本技術の第３の実施の形態における実行判定処理の一例を示すフローチャートである。 本技術の第３の実施の形態における不揮発性記憶装置の動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における書込み処理の一例を示すフローチャートである。 本技術の第４の実施の形態における情報処理システムの一構成例を示すブロック図である。 本技術の第４の実施の形態におけるコマンドキューの一構成例を示す図である。 本技術の第４の実施の形態におけるバックグラウンド処理の一例を示すフローチャートである。 本技術の第４の実施の形態におけるＢＧ（Back Ground）処理コマンド登録処理の一例を示すフローチャートである。 本技術の第５の実施の形態における不揮発性記憶装置の一構成例を示すブロック図である。 本技術の第５の実施の形態における登録休止判定処理の一例を示すフローチャートである。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（有効フラグをコマンドキューに登録する例）
　２．第２の実施の形態（有効フラグをコマンドキューに登録し、バンクビジーか否かを判断する例）
　３．第３の実施の形態（アトミックフラグ、有効フラグをコマンドキューに登録する例）
　４．第４の実施の形態（有効フラグをコマンドキューに登録し、バックグラウンド処理を行う例）
　５．第５の実施の形態（有効フラグをコマンドキューに登録し、実行待ちコマンド数を測定する例）
　＜１．第１の実施の形態＞
　［情報処理システムの構成例］
　図１は、本技術の第１の実施の形態における情報処理システムの一構成例を示すブロック図である。この情報処理システムは、ホストコンピュータ１００および不揮発性記憶装置１５０を備える。不揮発性記憶装置１５０は、メモリコントローラ２００およびＮＶＭ３００を備える。
　ホストコンピュータ１００は、不揮発性記憶装置１５０を制御するものである。このホストコンピュータ１００は、コマンドを発行して、そのコマンド、アドレスやデータを不揮発性記憶装置１５０に信号線１０９を介して供給する。また、ホストコンピュータ１００は、不揮発性記憶装置１５０からデータを受け取る。ここで、コマンドは、ＮＶＭ３００にアクセスするためのものであり、例えば、データの書込みを指示するライトコマンドや、データの読出しを指示するリードコマンドを含む。ホストコンピュータ１００からのコマンドは、ホストコマンドとも呼ばれる。ホストコンピュータ１００からのアドレスとして、論理アドレスなどが用いられる。
　メモリコントローラ２００は、ＮＶＭ３００を制御するものである。このメモリコントローラ２００は、ホストインターフェース２１０、ＩＤ管理部２２０、信号処理部２３０、コマンドキュー２４０、実行判定部２５０、ＮＶＭ制御部２６０、ＮＶＭインターフェース２７０および信号処理部２８０を備える。なお、同図においては、データを保持するデータバッファや、コマンドを保持するコマンドバッファなどは、省略されている。
　なお、メモリコントローラ２００は、特許請求の範囲に記載のコントローラの一例である。
　ホストインターフェース２１０は、ホストコンピュータ１００と、ＩＤ管理部２２０および信号処理部２８０との間で、コマンド、アドレスやデータをやり取りするものである。ホストインターフェース２１０は、ホストコンピュータ１００からのコマンド、アドレスやデータをＩＤ管理部２２０に供給する。また、ホストインターフェース２１０は、信号処理部２８０からのデータをホストコンピュータ１００に信号線１０９を介して供給する。ホストインターフェース２１０として、例えば、ＳＡＴＡ（Serial Advanced Technology Attachment）、ＰＣＩ　Ｅｘｐｒｅｓｓなどを利用することができる。
　ＩＤ管理部２２０は、コマンドの受信順や発行順を示す識別情報（ＩＤ：IDentification data）を発行し、コマンドや有効フラグとともにコマンドキュー２４０に登録するものである。ここで、有効フラグは、コマンドが実行可能か否かを示すフラグである。
　また、ＩＤ管理部２２０は、ホストコンピュータ１００からのコマンドをデコードし、ライトコマンドである場合に信号処理部２３０を制御して所定の信号処理を実行させる。
　信号処理部２３０は、ライトコマンドにより書き込まれるデータに対して所定の信号処理を実行するものである。この信号処理は、例えば、データからＥＣＣ（Error-Correcting Code）を生成する処理を含む。このＥＣＣは、データと、そのデータの誤りを訂正するためのパリティとを含む。また、ＥＣＣは、ライトデータとしてデータバッファ（不図示）に保持される。なお、ＩＤ管理部２２０は、特許請求の範囲に記載の管理部の一例である。
　また、信号処理部２３０は、データに対する信号処理の完了後に、コマンドキュー２４０内のライトコマンドに対応する有効フラグを更新する。なお、信号処理部２８０は、特許請求の範囲に記載の第１の信号処理部の一例である。
　実行判定部２５０は、コマンドキュー２４０を参照して、コマンドが実行可能であり、かつ、対応するＩＤが最も古いか否かを、登録されたコマンドごとに判定するものである。この実行判定部２５０は、判定結果をＮＶＭ制御部２６０に供給する。
　ＮＶＭ制御部２６０は、実行判定部２５０の判定結果に基づいて、コマンドキュー２４０からコマンドを読み出して実行するものである。
　ライトコマンド（ホストコマンド）の実行の際にＮＶＭ制御部２６０は、ＮＶＭ３００に書込みを指示するコマンドを発行し、対応するアドレスおよびライトデータとともにＮＶＭインターフェース２７０に供給する。ＮＶＭ制御部２６０が発行するコマンドは、メモリコマンドとも呼ばれる。また、メモリコントローラ２００からのアドレスとして物理アドレスが用いられる。
　また、リードコマンド（ホストコマンド）の実行の際にＮＶＭ制御部２６０は、ＮＶＭ３００に読出しを指示するコマンド（メモリコマンド）を発行し、対応するアドレスとともにＮＶＭインターフェース２７０に供給する。なお、ＮＶＭ制御部２６０は、特許請求の範囲に記載の制御部の一例である。
　ＮＶＭインターフェース２７０は、ＮＶＭ制御部２６０および信号処理部２８０と、ＮＶＭ３００との間で、コマンド、アドレスやデータをやり取りするものである。このＮＶＭインターフェース２７０は、信号処理部２８０からのコマンド、アドレスやライトデータをＮＶＭ３００に信号線２０９を介して供給する。また、ＮＶＭインターフェース２７０は、ＮＶＭ３００からのリードデータを信号処理部２８０に供給する。
　信号処理部２８０は、ＮＶＭ３００から読み出されたリードデータに対して所定の信号処理を行うものである。この信号処理は、例えば、ＥＣＣを用いて、データの誤りを訂正する処理を含む。信号処理部２８０は、処理後のデータをホストインターフェース２１０に供給する。
　ＮＶＭ３００は、メモリコントローラ２００の制御に従って、ライトデータの書込みや、リードデータの読出しを行うものである。
　［コマンドキューの構成例］
　図２は、本技術の第１の実施の形態におけるコマンドキュー２４０の一構成例を示す図である。このコマンドキュー２４０には、「０」乃至「２５５」などのエントリ番号が割り当てられた複数のエントリが設けられる。エントリのそれぞれには、「ＩＤ」、「コマンド」、「ページアドレス」、「データバッファアドレス」、「有効フラグ」および「実行フラグ」の欄が設けられる。
　「ＩＤ」の欄には、発行されたＩＤが保持される。例えば、受信順が古いほど、小さなＩＤが発行される。「コマンド」の欄には、ライトコマンドやリードコマンドなどのコマンドが保持される。同図の「ライト」は、ライトコマンドを示し、「リード」は、リードコマンドを示す。「ページアドレス」の欄には、アクセス先のＮＶＭ３００のアドレスが保持される。「データバッファアドレス」の欄には、ライトデータやリードデータの格納先のデータバッファ内のアドレスが保持される。
　「有効フラグ」の欄には、「０」または「１」の有効フラグが保持される。例えば、コマンドが実行可能である場合に「１」が保持され、実行可能でない場合に「０」が保持される。「実行フラグ」の欄には、「０」または「１」の実行フラグが保持される。例えば、ＮＶＭ制御部２６０によりコマンドの実行が開始された場合に「１」が保持され、開始前の場合に「０」が保持される。
　以下、コマンドキュー２４０に「登録する」とは、いずれかのエントリに、有効な各種の情報（ＩＤなど）を保持させることを意味する。また、登録を「削除する」とは、いずれかのエントリに保持された各種の情報を無効にすることを意味する。
　［メモリコントローラの動作例］
　図３は、本技術の第１の実施の形態におけるコマンド登録処理の一例を示すフローチャートである。このコマンド登録処理は、ＩＤ管理部２２０および信号処理部２３０により、ホストコンピュータ１００からのコマンドごとに実行される。
　ＩＤ管理部２２０は、コマンドキュー２４０に空きがあるか否かを判断する（ステップＳ９０１）。空きがない場合（ステップＳ９０１：Ｎｏ）、ＩＤ管理部２２０は、待機し（ステップＳ９０２）、ステップＳ９０１を繰り返す。待機中に受信されたコマンドは、コマンドバッファに保持される。
　空きがある場合（ステップＳ９０１：Ｙｅｓ）、ＩＤ管理部２２０は、受信したコマンドについて、その受信順を示すＩＤを発行し（ステップＳ９０３）、コマンドキュー２４０に登録する（ステップＳ９０４）。
　また、ＩＤ管理部２２０は、登録したコマンドをデコードし、そのコマンドがライトコマンドであるか否かを判断する（ステップＳ９０５）。ライトコマンドである場合（ステップＳ９０５：Ｙｅｓ）、信号処理部２３０は、ライトコマンドに対応するデータに対して信号処理を実行する（ステップＳ９０６）。なお、登録の際に、ライトコマンドに対応する有効フラグには「０」が設定されるものとする。
　リードコマンドである場合（ステップＳ９０５：Ｎｏ）、ＩＤ管理部２２０は、そのリードコマンドに対応する有効フラグに「１」を設定する（ステップＳ９０７）。また、ステップＳ９０６の後に信号処理部２３０は、ライトコマンドに対応する有効フラグを「１」に更新する（ステップＳ９０７）。ステップＳ９０７の後にＩＤ管理部２２０および信号処理部２３０は、コマンド登録処理を終了する。
　図４は、本技術の第１の実施の形態における実行判定処理の一例を示すフローチャートである。この実行判定処理は、実行判定部２５０により一定の周期で繰り返し実行される。同図において、「Ｓｔａｒｔ」には、例えば、コマンドキュー２４０において、最も小さいエントリ番号が設定され、「Ｅｎｄ」には、最も大きなエントリ番号が設定される。
　実行判定部２５０は、変数「Ｅｎｔｒｙ」に「Ｓｔａｒｔ」の値を設定し、変数「Ｒｅｔｕｒｎ」にヌル値を設定する（ステップＳ９１１）。そして、実行判定部２５０は、「Ｅｎｔｒｙ．Ｖａｌｉｄ」が「１」であり、かつ、「Ｅｎｔｒｙ．Ｅｘｅｃ」が「０」であるか否かを判断する（ステップＳ９１２）。ここで、「Ｅｎｔｒｙ．Ｖａｌｉｄ」は、「Ｅｎｔｒｙ」の示すエントリ内の有効フラグの値を示す。「Ｅｎｔｒｙ．Ｅｘｅｃ」は、「Ｅｎｔｒｙ」の示すエントリ内の実行フラグの値を示す。
　「Ｅｎｔｒｙ．Ｖａｌｉｄ」（有効フラグ）が「１」であり、かつ、「Ｅｎｔｒｙ．Ｅｘｅｃ」（実行フラグ）が「０」である場合（ステップＳ９１２：Ｙｅｓ）、実行判定部２５０は、変数「Ｒｅｔｕｒｎ」がヌル値であるか否かを判断する（ステップＳ９１３）。
　変数「Ｒｅｔｕｒｎ」がヌル値でない場合（ステップＳ９１３：Ｎｏ）、実行判定部２５０は、「Ｅｎｔｒｙ．ＩＤ」が「Ｒｅｔｕｒｎ．ＩＤ」より小さいか否かを判断する（ステップＳ９１４）。ここで、「Ｅｎｔｒｙ．ＩＤ」は、「Ｅｎｔｒｙ」の示すエントリ内のＩＤを示す。「Ｒｅｔｕｒｎ．ＩＤ」は、「Ｒｅｔｕｒｎ」の示すエントリ内のＩＤを示す。
　「Ｒｅｔｕｒｎ」がヌル値の場合（ステップＳ９１３：Ｙｅｓ）、または、「Ｅｎｔｒｙ．ＩＤ」が「Ｒｅｔｕｒｎ．ＩＤ」より小さい場合（ステップＳ９１４：Ｙｅｓ）、実行判定部２５０は、「Ｒｅｔｕｒｎ」に「Ｅｎｔｒｙ」を設定する（ステップＳ９１５）。
　「Ｅｎｔｒｙ．Ｖａｌｉｄ」が「０」、または、「Ｅｎｔｒｙ．Ｅｘｅｃ」が「１」である場合（ステップＳ９１２：Ｎｏ）、実行判定部２５０は、「Ｅｎｔｒｙ」の値をインクリメントする（ステップＳ９１６）。
　「Ｅｎｔｒｙ．ＩＤ」が「Ｒｅｔｕｒｎ．ＩＤ」以上の場合（ステップＳ９１４：Ｎｏ）、または、ステップＳ９１５の後にも実行判定部２５０は、ステップＳ９１６を実行する。そして、実行判定部２５０は、「Ｅｎｔｒｙ」が「Ｅｎｄ」に達したか否かを判断する（ステップＳ９１７）。
　「Ｅｎｔｒｙ」が「Ｅｎｄ」に達する前の場合（ステップＳ９１７：Ｎｏ）、実行判定部２５０は、ステップＳ９１２以降を繰り返す。「Ｅｎｔｒｙ」が「Ｅｎｄ」に達した場合（ステップＳ９１７：Ｙｅｓ）、実行判定部２５０は、変数「ＥＸＥＣ」に「Ｒｅｔｕｒｎ」を設定し（ステップＳ９１８）、実行判定処理を終了する。
　同図に例示した処理により、登録されたコマンドごとに、そのコマンドが実行可能であり、かつ、対応するＩＤ（受信順や発行順）が最も古いか否かが判定される。「ＥＸＥＣ」は、実行可能であり、かつ、対応するＩＤが最も古いコマンドが保持されたエントリを示す。この「ＥＸＥＣ」の値は、実行判定結果としてＮＶＭ制御部２６０へ出力される。
　図５は、本技術の第１の実施の形態におけるコマンド実行処理の一例を示すフローチャートである。このコマンド実行処理は、実行判定処理が実行されるたびに、ＮＶＭ制御部２６０により実行される。
　ＮＶＭ制御部２６０は、実行判定結果（すなわち、「ＥＸＥＣ」）を取得し（ステップＳ９２１）、ＮＶＭインターフェース２７０に空きがあるか否かを判断する（ステップＳ９２２）。ＮＶＭインターフェース２７０に空きがない場合（ステップＳ９２２：Ｎｏ）、ＮＶＭ制御部２６０は、待機し（ステップＳ９２３）、ステップＳ９２２を繰り返す。
　ＮＶＭインターフェース２７０に空きがある場合（ステップＳ９２２：Ｙｅｓ）、ＮＶＭ制御部２６０は、「ＥＸＥＣ」の示すエントリ内のコマンドおよびページアドレスを読み出し、ＮＶＭ３００に送信する（ステップＳ９２４）。
　そして、ＮＶＭ制御部２６０は、送信したコマンドに対応するライトデータがあるか否かを判断する（ステップＳ９２５）。対応するライトデータがある場合（ステップＳ９２５：Ｙｅｓ）、ＮＶＭ制御部２６０は、そのライトデータをＮＶＭ３００に送信する（ステップＳ９２６）。
　対応するライトデータがない場合（ステップＳ９２５：Ｎｏ）、または、ステップＳ９２６の後にＮＶＭ制御部２６０は、「ＥＸＥＣ」の示すエントリ内の実行フラグを「１」に更新し（ステップＳ９２７）、コマンド実行処理を終了する。
　図６は、本技術の第１の実施の形態におけるＮＶＭビジー完了処理の一例を示すフローチャートである。このＮＶＭビジー完了処理は、ＮＶＭ制御部２６０および信号処理部２８０により、電源投入後に実行される。
　ＮＶＭ制御部２６０は、ＮＶＭインターフェース２７０を監視し（ステップＳ９３１）、ＮＶＭビジーが完了したか否かを判断する（ステップＳ９３２）。ここで、ＮＶＭビジーは、リードコマンド送信後のリードビジー、あるいは、ライトコマンド送信後のライトビジーを示す。ＮＶＭビジーが完了していない場合（ステップＳ９３２：Ｎｏ）、ＮＶＭ制御部２６０は、ステップＳ９３１以降を繰り返す。
　ＮＶＭビジーが完了した場合（ステップＳ９３２：Ｙｅｓ）、ＮＶＭ制御部２６０は、完了したＮＶＭビジーがリードビジーであるか否かを判断する（ステップＳ９３３）。
　リードビジーである場合（ステップＳ９３３：Ｙｅｓ）、信号処理部２８０は、リードデータに対する信号処理を行う（ステップＳ９３４）。ライトビジーである場合（ステップＳ９３３：Ｎｏ）、ＮＶＭ制御部２６０は、ライトエラーの有無を確認する（ステップＳ９３５）。ライトエラーが生じた場合には、再度の書込みや、ホストコンピュータ１００への通知が行われる。
　ステップＳ９３４の後に、信号処理部２８０は、対応するリードコマンドの登録を削除する（ステップＳ９３６）。また、ステップＳ９３５の後に、ＮＶＭ制御部２６０は、対応するライトコマンドの登録を削除する（ステップＳ９３６）。ステップＳ９３６の後に、ＮＶＭ制御部２６０は、ステップＳ９３１以降を繰り返す。
　図７は、本技術の第１の実施の形態における不揮発性記憶装置１５０の動作の一例を示すタイミングチャートである。同図におけるａは、リードコマンドを実行する際の動作を示し、同図におけるｂは、ライトコマンドを実行する際の動作を示す。
　同図におけるａに例示するように、メモリコントローラ２００は、タイミングＴ０乃至Ｔ１の期間内に、リードコマンドと、読出し先のページアドレスとをＮＶＭ３００に送信したものとする。この場合に、リードビジーの期間が経過したタイミングＴ２において、ＮＶＭ３００は、メモリコントローラ２００へのリードデータの送信を開始する。
　また、同図におけるｂに例示するように、メモリコントローラ２００は、タイミングＴ０乃至Ｔ１の期間内に、ライトコマンドと、書込み先のページアドレスとを送信し、タイミングＴ１乃至Ｔ２の期間内にライトデータを送信したものとする。この場合に、ライトビジーの期間が経過したタイミングＴ３において、ＮＶＭ３００は、メモリコントローラ２００へのＡｃｋまたはＮｃｋの送信を開始する。Ａｃｋは、ライトエラーの無い場合の肯定応答を示し、Ｎｃｋは、ライトエラーの生じた場合の否定応答を示す。
　図８は、本技術の第１の実施の形態における、データを符号化する際の情報処理システムの一構成例を示すブロック図である。例えば、信号処理部２３０は、ＥＣＣ生成処理部２３１を備え、信号処理部２８０は、誤り訂正処理部２８１を備える。
　ＥＣＣ生成処理部２３１は、書込み対象のデータからＥＣＣを生成するものである。誤り訂正処理部２８１は、ＥＣＣを用いてデータの誤りを訂正するものである。
　図９は、本技術の第１の実施の形態における書込み処理の一例を示すフローチャートである。この書込み処理は、ホストコンピュータ１００からのライトコマンドを受信した際に、不揮発性記憶装置１５０により実行される。
　メモリコントローラ２００内のＥＣＣ生成処理部２３１は、書込み対象のデータからＥＣＣを生成する（ステップＳ９４１）。メモリコントローラ２００は、ライトコマンドを実行し（ステップＳ９４２）、ライトエラーが生じたか否かを判断する（ステップＳ９４３）。
　ライトエラーが生じていない場合（ステップＳ９４３：Ｎｏ）、メモリコントローラ２００は、ホストコンピュータ１００にパスを通知する（ステップＳ９４４）。ライトエラーが生じた場合（ステップＳ９４３：Ｙｅｓ）、メモリコントローラ２００は、ホストコンピュータ１００にフェイルを通知する（ステップＳ９４５）。ステップＳ９４４またはＳ９４５の後に不揮発性記憶装置１５０は、書込み処理を終了する。
　図１０は、本技術の第１の実施の形態における読出し処理の一例を示すフローチャートである。この読出し処理は、ホストコンピュータ１００からのリードコマンドを受信した際に、不揮発性記憶装置１５０により実行される。
　メモリコントローラ２００は、リードコマンドを実行する（ステップＳ９５１）。メモリコントローラ２００内の誤り訂正処理部２８１は、リードデータの誤り訂正を行い（ステップＳ９５２）、誤りを訂正可能か否かを判断する（ステップＳ９５３）。誤りを訂正可能である場合（ステップＳ９５３：Ｙｅｓ）、誤り訂正処理部２８１は、その誤りを訂正する（ステップＳ９５４）。誤りを訂正可能でない場合（ステップＳ９５３：Ｎｏ）、誤り訂正処理部２８１は、リードエラーをホストコンピュータ１００に通知する（ステップＳ９５５）。ステップＳ９５４またはＳ９５５の後に、不揮発性記憶装置１５０は、読出し処理を終了する。
　図１１は、本技術の第１の実施の形態におけるメモリコントローラ２００の動作の一例を示すタイミングチャートである。タイミングＴ０以降にリードコマンド、ライトコマンド、リードコマンドおよびリードコマンドの順でホストインターフェース２１０がコマンドを受信したものとする。
　ＩＤ管理部２２０は、受信順に「０」、「１」、「２」、「３」のＩＤを発行し、コマンドのそれぞれを順にコマンドキュー２４０に登録する。同図における「リード０」、「ライト１」、「リード２」、「リード３」は、ＩＤが「０」、「１」、「２」、「３」のリードコマンドまたはライトコマンドを示す。また、コマンドキュー２４０内の矩形は、コマンドの登録期間を示す。登録の際にリードコマンドのそれぞれの有効フラグが「１」に設定され、ライトコマンドの有効フラグが「０」に設定される。
　信号処理部２３０は、タイミングＴ２においてＥＣＣを生成する処理を開始する。この処理の完了時にライトコマンドの有効フラグが「１」に更新される。
　ＮＶＭ制御部２６０は、タイミングＴ２にＩＤ「０」のリードコマンドを実行し、リードビジーの期間が経過したタイミングＴ４に信号処理部２８０が、リードデータの誤り訂正を開始する。ＩＤ「０」のリードコマンドはタイミングＴ２でコマンドキュー２４０から削除される。
　タイミングＴ５では、ライトコマンドがコマンドキュー２４０に登録されているが、この時点ではＥＣＣが生成されておらず、その有効フラグが「０」のままである。すなわち、ライトコマンドを実行することができない。このため、ＮＶＭ制御部２６０は、有効フラグが「１」で、かつ、最も古いＩＤ「２」のリードコマンドを実行する。リードビジーの期間が経過したタイミングＴ６に信号処理部２８０が、リードデータの誤り訂正を開始する。ＩＤ「２」のリードコマンドはタイミングＴ５でコマンドキュー２４０から削除される。
　ＩＤ「２」のリードビジーが完了したタイミングＴ６において、ＥＣＣの生成処理が完了し、有効フラグが「１」に更新されている。すなわち、ライトコマンドは、実行可能である。このため、ＮＶＭ制御部２６０は、そのライトコマンドを実行する。ライトコマンドはタイミングＴ６でコマンドキュー２４０から削除される。
　ライトビジーの期間が経過したタイミングＴ７でＮＶＭ制御部２６０は、残りのＩＤ「３」のリードコマンドを実行する。リードビジーの期間が経過したタイミングＴ８に信号処理部２８０が、リードデータの誤り訂正を開始する。ＩＤ「３」のリードコマンドはタイミングＴ７でコマンドキュー２４０から削除される。
　同図において、ライトコマンドのレイテンシは、タイミングＴ１からＴ７までの期間であり、ＩＤ「２」のリードコマンドのレイテンシは、タイミングＴ２からタイミングＴ５直後の誤り訂正の完了時までの期間である。
　ここで、有効フラグを用いず、ＩＤの順（すなわち、受信順）にコマンドを実行する構成を第１の比較例として想定する。
　図１２は、第１の比較例におけるメモリコントローラ２００の動作の一例を示すタイミングチャートである。コマンドの受信順は、図１１と同様である。
　ＮＶＭ制御部２６０は、タイミングＴ２にＩＤ「０」のリードコマンドを実行する。タイミングＴ２からＴ５の時点では、ＥＣＣの生成処理が完了しておらず、次のライトコマンドを実行することができない。このため、ＮＶＭ制御部２６０は、その処理が完了するタイミングＴ６まで待ってからライトコマンドを実行する。
　ライトビジーの期間が経過したタイミングＴ７でＮＶＭ制御部２６０は、次のＩＤ「２」のリードコマンドを実行する。そして、リードビジーの期間が経過したタイミングＴ８でＮＶＭ制御部２６０は、残りのＩＤ「４」のリードコマンドを実行する。
　次に、有効フラグを用いず、原則としてＩＤの順（すなわち、受信順）にコマンドを実行するものの、リードコマンドを優先して実行する構成を第２の比較例として想定する。
　図１３は、第２の比較例におけるメモリコントローラ２００の動作の一例を示すタイミングチャートである。コマンドの受信順は、図１１と同様である。
　ＮＶＭ制御部２６０は、タイミングＴ５にＩＤ「２」のリードコマンドを優先して実行する。そのリードビジーの期間が完了したタイミングＴ６では、ＥＣＣの生成処理が完了してライトコマンドも実行可能であるが、第２の比較例では、前述のようにリードコマンドが優先される。このため、ＮＶＭ制御部２６０は、ＩＤ「３」のリードコマンドを優先して実行する。そのリードビジーの期間が経過したタイミングＴ７でＮＶＭ制御部２６０は、残りのライトコマンドを実行する。
　図１１と図１２とを比較すると、第１の比較例では、ＥＣＣの生成処理の完了を待ってからＩＤ「２」、「３」のリードコマンドを実行するため、これらのリードコマンドのレイテンシが大きくなってしまう。
　また、図１１と図１３とを比較すると、第２の比較例では、ＥＣＣの生成処理の完了後も、残りのリードビジーの終了を待ってからライトコマンドを実行するため、ライトコマンドのレイテンシが大きくなってしまう。
　図１１に例示したように実行可能なコマンドをＩＤに基づいて実行することにより、第１の比較例よりもリードコマンドのレイテンシを小さくし、第２の比較例よりもライトコマンドのレイテンシを小さくすることができる。特に、信号処理部２３０の処理内容が異なるコマンドが混在したり、変化したりする場合に、効果を発揮しやすい。
　このように、本技術の第１の実施の形態によれば、メモリコントローラ２００は、実行フラグおよびＩＤと対応付けてコマンドをキューに登録し、実行可能なコマンドをＩＤに基づいて実行するため、コマンドのレイテンシを小さくすることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、実行判定部２５０が、ＩＤ、有効フラグおよび実行フラグに基づいて判定を行っていたが、ＮＶＭ３００内に複数のバンクがある場合、アクセス先のバンクがビジーか否かを把握する必要がある。この第２の実施の形態の実行判定部２５０は、ＩＤ、有効フラグおよび実行フラグと、バンクの状態とに基づいて判定する点において第１の実施の形態と異なる。
　図１４は、本技術の第２の実施の形態における情報処理システムの一構成例を示すブロック図である。第２の実施の形態の信号処理部２３０は、ＥＣＣ生成処理部２３１およびＥＣＣ生成処理部２３２を備える。第２の実施の形態の信号処理部２８０は、誤り訂正処理部２８１および誤り訂正処理部２８２を備える。また、ＮＶＭ３００は、バンク０乃至１５などの複数のバンクを備える。
　ＥＣＣ生成処理部２３１およびＥＣＣ生成処理部２３２は、並列して動作し、書込み先のバンクの異なる２つのデータについて個別にＥＣＣの生成処理を行うことができる。誤り訂正処理部２８１および誤り訂正処理部２８２も並列して動作し、読出し先のバンクの異なる２つのリードデータについて個別に誤り訂正を行うことができる。なお、ＥＣＣ生成処理部を３つ以上設けることもできる。また、誤り訂正処理部を３つ以上設けることもできる。
　図１５は、本技術の第２の実施の形態における実行判定処理の一例を示すフローチャートである。この第２の実施の形態の実行判定処理は、ステップＳ９６１をさらに実行する点において第１の実施の形態と異なる。
　「Ｅｎｔｒｙ．Ｖａｌｉｄ」が「１」であり、かつ、「Ｅｎｔｒｙ．Ｅｘｅｃ」が「０」である場合（ステップＳ９１２：Ｙｅｓ）、実行判定部２５０は、「Ｅｎｔｒｙ」に対応するアクセス先のバンクがビジーであるか否かを判断する（ステップＳ９６１）。
　バンクがビジーでない場合（ステップＳ９６１：Ｎｏ）、実行判定部２５０は、ステップＳ９１３以降を実行し、バンクがビジーである場合（ステップＳ９６１：Ｙｅｓ）、実行判定部２５０は、ステップＳ９１６以降を実行する。
　同図に例示したように、コマンドが実行可能であり、かつ、アクセス先のバンクがビジーでなく、かつ、対応するＩＤが最も古いか否かを実行判定部２５０が判断する。これにより、バンクが複数の情報処理システムにおいてレイテンシを小さくすることができる。
　図１６は、本技術の第２の実施の形態におけるメモリコントローラ２００の動作の一例を示すタイミングチャートである。タイミングＴ０以降にライトコマンド、リードコマンド、リードコマンド、ライトコマンドおよびリードコマンドの順でホストインターフェース２１０がコマンドを受信したものとする。
　ＩＤ管理部２２０は、受信順に「０」、「１」、「２」、「３」、「４」のＩＤを発行し、コマンドのそれぞれを順にコマンドキュー２４０に登録する。また、ＩＤ「０」、「１」および「４」のコマンドのアクセス先は「バンク０」であり、残りのコマンドのアクセス先は「バンク１」であるものとする。
　タイミングＴ１以降においてＥＣＣ生成処理部２３１は、ＩＤ「０」に対応するデータからＥＣＣを生成し、タイミングＴ４以降においてＥＣＣ生成処理部２３２は、ＩＤ「３」に対応するデータからＥＣＣを生成する。
　タイミングＴ３の時点では、ＥＣＣの生成処理が完了しておらず、ＩＤ「０」に対応するライトコマンドを実行することができない。このため、ＮＶＭ制御部２６０は、次のＩＤ「１」のリードコマンドを実行する。
　また、タイミングＴ４の時点では、ＥＣＣの生成処理が完了しておらず、ＩＤ「３」に対応するライトコマンドを実行することができない。このため、ＮＶＭ制御部２６０は、次のＩＤ「２」のリードコマンドを実行する。ＩＤ「１」についてリードビジー中であるが、ＩＤ「２」のリードコマンドは、アクセス先のバンクが異なるため、並列して実行することができる。
　タイミングＴ６において、ＥＣＣの生成処理が完了しているため、ＮＶＭ制御部２６０はＩＤ「０」のライトコマンドを実行する。ＩＤ「２」についてリードビジー中であるが、ＩＤ「０」のライトコマンドは、アクセス先のバンクが異なるため、並列して実行することができる。
　そして、タイミングＴ８において、ＥＣＣの生成処理が完了しているため、ＮＶＭ制御部２６０はＩＤ「３」のライトコマンドを実行する。ＩＤ「０」についてライトビジー中であるが、ＩＤ「３」のライトコマンドは、アクセス先のバンクが異なるため、並列して実行することができる。また、タイミングＴ９においてＮＶＭ制御部２６０は、次のＩＤ「４」に対応するリードコマンドを実行する。
　このように、本技術の第２の実施の形態によれば、アクセス先のバンクがビジーであるか否かを実行判定部２５０がさらに判断するため、バンクが複数の情報処理システムにおいてレイテンシを小さくすることができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、ライトコマンドやリードコマンドをメモリコントローラ２００がＮＶＭ３００に送信して実行させていたが、この際に２つのコマンドを連続して実行させることもできる。この第３の実施の形態のメモリコントローラ２００は、２つのコマンドを連続して実行させるか否かをアトミックフラグにより指定する点において第１の実施の形態と異なる。
　図１７は、本技術の第３の実施の形態における情報処理システムの一構成例を示すブロック図である。この第３の実施の形態の情報処理システムにおいて、信号処理部２３０には、マスクデータが入力される。このマスクデータは、ＮＶＭ３００がマスクすべきビットを示す。ここで、「マスクする」とは、マスクデータの示すビットを書込み対象から外すことを意味する。
　例えば、情報処理システムは、ライトエラーやリードエラーが生じた際に、そのエラーの生じたビットを不良ビットとして、その不良ビットの位置を保持しておく。そして、情報処理システム（例えば、メモリコントローラ２００やＮＶＭ３００）は、その不良ビットをマスクするためのマスクデータを生成する。メモリコントローラ２００は、不良ビットのあるアドレスにライトデータを書き込む際に、そのアドレスに対応するマスクデータと、ライトデータとを連続してＮＶＭ３００に送信する。そして、ＮＶＭ３００は、マスクデータの示す不良ビットを書込み対象から外して（すなわち、マスクして）、ライトデータを書き込む。
　図１８は、本技術の第３の実施の形態におけるコマンドキュー２４０の一構成例を示す図である。この第３の実施の形態のコマンドキュー２４０は、アトミックフラグがさらに保持される点において第１の実施の形態と異なる。このアトミックフラグは、次のＩＤのコマンドをＮＶＭ３００に連続して実行させるか否かを示す。例えば、次のＩＤのコマンドを連続して実行させる場合にアトミックフラグに「１」が設定され、連続して実行させない場合に「０」が設定される。
　例えば、第３の実施の形態のホストコンピュータ１００は、不良ビットのマスクが必要な場合にマスクコマンドをメモリコントローラ２００に送信する。メモリコントローラ２００は、そのマスクコマンドを、「１」のアトミックフラグとともにコマンドキュー２４０に登録する。
　ページアドレス「１０」にマスクするビットがある場合、ホストコンピュータ１００は、そのアドレスを指定するマスクコマンドおよびライトコマンドを連続して送信する。メモリコントローラ２００は、ＩＤ「１」などを発行し、マスクコマンドをコマンドキュー２４０に登録してアトミックフラグを「１」にする。そして、メモリコントローラ２００は、次のＩＤ「２」を発行し、「０」のアトミックフラグとともにライトコマンドをコマンドキュー２４０に登録する。
　図１９は、本技術の第３の実施の形態におけるコマンド登録処理の一例を示すフローチャートである。この第３の実施の形態のコマンド登録処理は、ステップＳ９６２乃至Ｓ９６４をさらに実行する点において第１の実施の形態と異なる。
　登録したコマンドがライトコマンドでない場合（ステップＳ９０５：Ｎｏ）、信号処理部２３０は、そのコマンドがマスクコマンドであるか否かを判断する（ステップＳ９６２）。マスクコマンドである場合（ステップＳ９６２：Ｙｅｓ）、信号処理部２３０は、そのコマンドに対応するアトミックフラグを「１」に更新する（ステップＳ９６３）。そして、次のＩＤのライトコマンドに対応するデータに対して信号処理を実行する（ステップＳ９６４）。
　マスクコマンドでない場合（ステップＳ９６２：Ｎｏ）、または、ステップＳ９６４の後に、信号処理部２３０は、ステップＳ９０７を実行する。
　図２０は、本技術の第３の実施の形態における実行判定処理の一例を示すフローチャートである。この第３の実施の形態の実行判定処理は、ステップＳ９６５およびＳ９６６をさらに実行する点において第１の実施の形態と異なる。
　「Ｅｎｔｒｙ．Ｖａｌｉｄ」が「１」であり、かつ、「Ｅｎｔｒｙ．Ｅｘｅｃ」が「０」である場合（ステップＳ９１２：Ｙｅｓ）、実行判定部２５０は、「Ｅｎｔｒｙ．Ａｔｏｍｉｃ」が「１」であるか否かを判断する（ステップＳ９６５）。ここで、「Ｅｎｔｒｙ．Ａｔｏｍｉｃ」は、「Ｅｎｔｒｙ」の示すエントリ内のアトミックフラグの値を示す。
　Ｅｎｔｒｙ．Ａｔｏｍｉｃ」が「０」である場合（ステップＳ９６５：Ｎｏ）、実行判定部２５０は、ステップＳ９１３以降を実行する。Ｅｎｔｒｙ．Ａｔｏｍｉｃ」が「１」である場合（ステップＳ９６５：Ｙｅｓ）、実行判定部２５０は、「（Ｅｎｔｒｙ＋１）．Ｅｘｅｃ」が「０」であるか否かを判断する（ステップＳ９６６）。
　「（Ｅｎｔｒｙ＋１）．Ｅｘｅｃ」が「０」である場合（ステップＳ９６６：Ｙｅｓ）、実行判定部２５０は、ステップＳ９１５を実行する。「（Ｅｎｔｒｙ＋１）．Ｅｘｅｃ」が「１」である場合（ステップＳ９６６：Ｎｏ）、実行判定部２５０は、ステップＳ９１６以降を実行する。
　図２１は、本技術の第３の実施の形態における不揮発性記憶装置１５０の動作の一例を示すタイミングチャートである。メモリコントローラ２００は、タイミングＴ０乃至Ｔ１の期間内に、マスクコマンドおよびページアドレスを送信し、タイミングＴ１乃至Ｔ２の期間内にライトコマンドおよびページアドレスと、マスクデータおよびライトデータとを送信したものとする。この場合に、ライトビジーの期間が経過したタイミングＴ３において、ＮＶＭ３００は、メモリコントローラ２００へのＡｃｋまたはＮｃｋの送信を開始する。
　図２０および図２１に例示したように、アトミックフラグがコマンドキュー２４０に登録されるため、ＮＶＭ制御部２６０は、そのフラグを参照してマスクコマンド、ライトコマンドを連続して実行することができる。
　図２２は、本技術の第３の実施の形態における書込み処理の一例を示すフローチャートである。この第３の実施の形態の書込み処理は、ステップＳ９４６およびＳ９４７をさらに実行する点において第１の実施の形態と異なる。
　メモリコントローラ２００は、不良ビットが生じた際に、マスクデータを生成する（ステップＳ９４６）。また、ＥＣＣ生成処理部２３１は、ＥＣＣを生成する（ステップＳ９４１）。そして、メモリコントローラ２００は、マスクデータを生成した際に、マスクコマンドを実行し（ステップＳ９４７）、ステップＳ９４２以降を実行する。
　なお、第３の実施の形態に第２の実施の形態を適用することもできる。
　このように、本技術の第３の実施の形態によれば、ＩＤ管理部２２０がアトミックフラグをコマンドキュー２４０に登録するため、ＮＶＭ制御部２６０は、マスクコマンド、ライトコマンドを連続して実行することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、メモリコントローラ２００は、ホストコンピュータ１００とＮＶＭ３００との間でデータをやり取りしていたが、リフレッシュなどの処理をバックグラウンドで実行することもできる。この第４の実施の形態のメモリコントローラ２００は、バッググラウンドで処理を行う点において第１の実施の形態と異なる。
　図２３は、本技術の第４の実施の形態における情報処理システムの一構成例を示すブロック図である。この第４の実施の形態における情報処理システムは、メモリコントローラ２００が、バックグラウンド処理生成部２９０をさらに備える点において第１の実施の形態と異なる。
　バックグラウンド処理生成部２９０は、リフレッシュ処理などをバックグラウンド処理として実行させるものである。このリフレッシュ処理は、あるアドレスでエラーが生じた際に、そのアドレスからデータを読み出して書き戻す処理である。
　図２４は、本技術の第４の実施の形態におけるコマンドキュー２４０の一構成例を示す図である。この第４の実施の形態のコマンドキュー２４０は、アトミックフラグがさらに保持される点において第１の実施の形態と異なる。
　例えば、第３の実施の形態のバックグラウンド処理生成部２９０は、ページアドレス「１０」でエラーが生じた際に、そのアドレスを指定するリードコマンドおよびリフレッシュコマンドを連続して発行する。このリフレッシュコマンドは、直前のリードコマンドにより読み出されたデータの書き戻しを指示するコマンドである。
　メモリコントローラ２００は、ＩＤ「１」などを発行し、リードコマンドをコマンドキュー２４０に登録してアトミックフラグを「１」にする。そして、メモリコントローラ２００は、次のＩＤ「２」を発行し、「０」のアトミックフラグとともにリフレッシュコマンドをコマンドキュー２４０に登録する。
　図２５は、本技術の第４の実施の形態におけるバックグラウンド処理の一例を示すフローチャートである。このバックグラウンド処理は、ＮＶＭ３００でエラーが生じた際に不揮発性記憶装置１５０により実行される。
　メモリコントローラ２００内のＮＶＭ制御部２６０は、リフレッシュ対象のアドレスについてリードコマンドを実行する（ステップＳ９７１）。メモリコントローラ２００内の誤り訂正処理部２８１は、リードデータの誤り訂正を行い（ステップＳ９７２）、誤りを訂正可能か否かを判断する（ステップＳ９７３）。誤りを訂正可能である場合（ステップＳ９７３：Ｙｅｓ）、誤り訂正処理部２８１は、その誤りを訂正する（ステップＳ９７４）。誤りを訂正可能でない場合（ステップＳ９７３：Ｎｏ）、誤り訂正処理部２８１は、リードエラーを検出する（ステップＳ９７５）。
　そして、メモリコントローラ２００内のＥＣＣ生成処理部２３１は、誤り訂正後のデータからＥＣＣを生成する（ステップＳ９７６）。ＮＶＭ制御部２６０は、メモリコントローラ２００からのリフレッシュコマンドを実行し（ステップＳ９７７）、ライトエラーが生じたか否かを判断する（ステップＳ９７８）。
　ライトエラーが生じていない場合（ステップＳ９７８：Ｎｏ）、ＮＶＭ制御部２６０は、パスと判定する（ステップＳ９７９）。ライトエラーが生じた場合（ステップＳ９７８：Ｙｅｓ）、ＮＶＭ制御部２６０は、フェイルと判定する（ステップＳ９８０）。ステップＳ９７９またはＳ９８０の後に不揮発性記憶装置１５０は、バックグラウンド処理を終了する。
　同図に例示するように、メモリコントローラ２００がリフレッシュ処理を行うことにより、エラーを回復することができる。
　図２６は、本技術の第４の実施の形態におけるＢＧ処理コマンド登録処理の一例を示すフローチャートである。このＢＧ処理コマンド登録処理は、バックグラウンド処理生成部２９０によりリードコマンドおよびリフレッシュコマンドが発行された際に、それぞれのコマンドについて実行される。
　ＩＤ管理部２２０は、コマンドキュー２４０に空きがあるか否かを判断する（ステップＳ９８２）。空きがない場合（ステップＳ９８２：Ｎｏ）、ＩＤ管理部２２０は、待機し（ステップＳ９８３）、ステップＳ９８２を繰り返す。
　空きがある場合（ステップＳ９８２：Ｙｅｓ）、ＩＤ管理部２２０は、発行されたコマンドについてＩＤを発行し（ステップＳ９８４）、コマンドキュー２４０に登録する（ステップＳ９８５）。
　また、ＩＤ管理部２２０は、登録したコマンドをデコードし、そのコマンドがリフレッシュコマンドであるか否かを判断する（ステップＳ９８６）。リフレッシュコマンドである場合（ステップＳ９８６：Ｙｅｓ）、信号処理部２３０は、リフレッシュコマンドに対応するデータに対して信号処理を実行する（ステップＳ９８７）。
　リードコマンドである場合（ステップＳ９８６：Ｎｏ）、ＩＤ管理部２２０は、そのリードコマンドに対応するアトミックフラグに「１」を設定する（ステップＳ９８８）。また、ステップＳ９８７またはＳ９８８の後にメモリコントローラ２００は、コマンドに対応する有効フラグを「１」にし（ステップＳ９８９）。コマンド登録処理を終了する。
　なお、第４の実施の形態に、第２の実施の形態や第３の実施の形態をさらに適用することができる。
　このように本技術の第４の実施の形態によれば、メモリコントローラ２００がリフレッシュ処理を行うため、ＮＶＭ３００で生じたエラーを回復することができる。
　＜５．第５の実施の形態＞
　上述の第２の実施の形態では、ホストコンピュータ１００は、複数のバンクを備えるＮＶＭ３００にアクセスしていた。しかし、第２の実施の形態では、ＥＣＣの生成後もバンクビジーにより実行待ちのコマンドが生じることがあり、ホストコンピュータ１００は、どの程度、コマンド待ちが生じているかを把握することができない。この第５の実施の形態のメモリコントローラ２００は、実行待ちコマンド数を測定し、レイテンシを予測する点において第２の実施の形態と異なる。
　図２７は、本技術の第５の実施の形態における情報処理システムの一構成例を示すブロック図である。この第５の実施の形態における情報処理システムは、メモリコントローラ２００が実行待ちコマンド計測部２９５をさらに備える点において第２の実施の形態と異なる。
　実行待ちコマンド計測部２９５は、コマンドキュー２４０に登録されたコマンドのうち、有効フラグが「１」（すなわち、実行可能）にも関わらず、実行待ちのコマンド数を計測するものである。また、実行待ちコマンド計測部２９５は、計測したコマンド数からレイテンシを予測し、その予測値が閾値を超える際にＩＤ管理部２２０を制御してコマンドの登録を休止させる。
　図２８は、本技術の第５の実施の形態における登録休止判定処理の一例を示すフローチャートである。この登録休止判定処理は、実行待ちコマンド計測部２９５およびＩＤ管理部２２０により、一定の周期で実行される。
　実行待ちコマンド計測部２９５は、コマンドキュー２４０を参照して、有効フラグが「１」、かつ、実行フラグが「０」のコマンド数を実行待ちコマンド数として計測する（ステップＳ９９１）。実行待ちコマンド計測部２９５は、実行待ちコマンド数に基づいて、コマンドのレイテンシを予測し（ステップＳ９９２）、予測値が所定の閾値を超えるか否かを判断する（ステップＳ９９３）。
　ここで、予測値は、例えば、次の式により算出される。
　　（予測値）＝（１＋実行待ちコマンド数）
　　　　　　　　×（平均コマンド実行時間）　　　　　・・・式１
　あるいは、式１の代わりに次の式を用いて予測値を算出することもできる。
　　（予測値）＝Ｔ＋（実行待ちのリードコマンド数）×Ｔｒ
　　　　　　　　　＋（実行待ちのライトコマンド数）×Ｔｗ…式２
上式において、Ｔｒは、リードコマンドの平均実行時間であり、Ｔｗは、ライトコマンドの平均実行時間である。Ｔは、実行中のコマンドの平均実行時間であり、リードコマンドの実行中の場合にＴｒが設定され、ライトコマンドの実行中の場合にＴｗが設定される。
　予測値が閾値以下の場合（ステップＳ９９３：Ｎｏ）、ＩＤ管理部２２０は、コマンドの登録を継続する（ステップＳ９９４）。予測値が閾値を超える場合（ステップＳ９９３：Ｙｅｓ）、ＩＤ管理部２２０は、コマンドの登録を休止する（ステップＳ９９５）。また、実行待ちコマンド計測部２９５は、レイテンシの予測値が閾値を超える旨をホストコンピュータ１００に通知する（ステップＳ９９６）。ステップＳ９９４またはＳ９９６の後に実行待ちコマンド計測部２９５およびＩＤ管理部２２０は、ステップＳ９９１以降を繰り返す。
　ホストコンピュータ１００から見た場合、コマンドキュー２４０上で実行待ちする時間もレイテンシに加算される。このため、同図に例示したように、ステップＳ９９５でコマンド登録を休止して実行待ちコマンド数を減らすことにより、レイテンシを削減することができる。
　また、同図に例示したように、予測値が閾値を超えた際にホストコンピュータ１００に通知することにより、ホストコンピュータ１００から見たレイテンシを一定以下に抑制することができる。また、ホストコンピュータ１００側のコマンドの待ち時間が上限を超えたときにタイムアウトする仕様であった場合、閾値を調整することにより、タイムアウトを抑制することができる。
　なお、メモリコントローラ２００は、レイテンシの予測値が閾値を超えたときに、ホストコンピュータ１００に通知しているが、実行待ちのコマンド数が所定値を超えたときにホストコンピュータ１００に通知することもできる。これにより、ホストコンピュータ１００側でコマンドの送信前にレイテンシを予測し、次のコマンドを送信するか否かを判断することができる。
　なお、第５の実施の形態に、第３の実施の形態や第４の実施の形態を適用することもできる。
　このように本技術の第５の実施の形態によれば、レイテンシの予測値が閾値を超えた際にメモリコントローラ２００がホストコンピュータ１００に通知するため、ホストコンピュータ１００から見たレイテンシを、一定以下に抑制することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）コマンドキューと、
　不揮発性メモリにアクセスするためのコマンドの識別情報と前記コマンドと前記コマンドが実行可能か否かを示す有効フラグとを対応付けて前記コマンドキューに登録する管理部と、
　前記コマンドにより書き込まれるデータに対して第１の信号処理を行って前記第１の信号処理の完了後に前記コマンドに対応する前記有効フラグを更新する第１の信号処理部と、
　前記有効フラグが示す実行可能なコマンドを前記識別情報に基づいて前記コマンドキューから読み出して実行する制御部と
を具備するコントローラ。
（２）前記第１の信号処理は、データから誤り訂正符号を生成する処理を含む
前記（１）記載のコントローラ。
（３）前記不揮発性メモリから読み出されたリードデータに対して第２の信号処理を行う第２の信号処理部をさらに具備する
前記（２）記載のコントローラ。
（４）前記第２の信号処理は、前記誤り訂正符号に基づいて前記データの誤りを訂正する処理を含む
前記（３）記載のコントローラ。
（５）コマンドが実行可能であり、かつ、対応する前記識別情報が最も古いか否かを前記登録されたコマンドごとに判定する実行判定部をさらに具備する
前記（１）から（４）のいずれかに記載のコントローラ。
（６）前記不揮発性メモリは、所定数のバンクを備え、
　前記実行判定部は、コマンドが実行可能であり、かつ、アクセス先の前記バンクがビジーでなく、かつ、対応する前記識別情報が最も古いか否かを判定する
前記（５）記載のコントローラ。
（７）前記管理部は、前記識別情報と前記コマンドと前記有効フラグと、次に受信したコマンドを連続して実行するか否かを示すアトミックフラグとを対応付けて前記コマンドキューに登録し、
　前記実行判定部は、コマンドが実行可能であり、かつ、次に受信したコマンドを連続して実行するか否かを判定し、次に受信したコマンドを連続して実行しない場合には、対応する前記識別情報が最も古いか否かを判定する
前記（５）または（６）に記載のコントローラ。
（８）前記不揮発性メモリから読み出されたリードデータに対して第２の信号処理を行う第２の信号処理部と、
　所定のバックグラウンド処理を開始させるバックグラウンド処理生成部と
をさらに具備する前記（１）から（７）のいずれかに記載のコントローラ。
（９）前記バックグラウンド処理は、
　所定のアドレスからリードデータを読み出すためのリードコマンドを前記制御部が実行する処理と、
　前記リードデータに対する第２の信号処理と、
　前記第２の信号処理後のデータからライトデータを生成する第１の信号処理と、
　前記第１の信号処理後のライトデータを前記アドレスに書き込むためのリフレッシュコマンドを前記制御部が実行する処理と
を含む
前記（８）記載のコントローラ。
（１０）前記コマンドキューに登録されたコマンドのうち実行待ちのコマンド数を計測する実行待ちコマンド計測部をさらに具備し、
　前記管理部は、前記コマンド計測部の計測結果に基づいて前記コマンドの登録を休止する
前記（１）から（９）のいずれかに記載のコントローラ。
（１１）前記コマンド計測部は、前記コマンド数に基づいてレイテンシを予測し、予測値が所定の閾値を超える場合には前記予測値が前記閾値を超える旨をホストコンピュータに通知する
前記（１０）記載のコントローラ。
（１２）不揮発性メモリと、
　コマンドキューと、前記不揮発性メモリにアクセスするためのコマンドの識別情報と前記コマンドと前記コマンドが実行可能か否かを示す有効フラグとを対応付けて前記コマンドキューに登録する管理部と、前記コマンドにより書き込まれるデータに対して第１の信号処理を行って前記第１の信号処理の完了後に前記コマンドに対応する前記有効フラグを更新する第１の信号処理部と、前記有効フラグが示す実行可能なコマンドを前記識別情報に基づいて前記コマンドキューから読み出して実行する制御部とを備えるコントローラと
を具備する不揮発性記憶装置。
（１３）不揮発性メモリにアクセスするためのコマンドの識別情報と前記コマンドと前記コマンドが実行可能か否かを示す有効フラグとを対応付けてコマンドキューに登録する管理手順と、
　前記コマンドにより書き込まれるデータに対して第１の信号処理を行って前記第１の信号処理の完了後に前記コマンドに対応する前記有効フラグを更新する第１の信号処理手順と、
　前記有効フラグが示す実行可能なコマンドを前記識別情報に基づいて前記コマンドキューから読み出して実行する制御手順と
を具備する制御方法。
　１００　ホストコンピュータ
　１５０　不揮発性記憶装置
　２００　メモリコントローラ
　２１０　ホストインターフェース
　２２０　ＩＤ管理部
　２３０、２８０　信号処理部
　２３１、２３２　ＥＣＣ生成処理部
　２４０　コマンドキュー
　２５０　実行判定部
　２６０　ＮＶＭ制御部
　２７０　ＮＶＭインターフェース
　２８１、２８２　誤り訂正処理部
　２９０　バックグラウンド処理生成部
　２９５　実行待ちコマンド計測部
　３００　ＮＶＭ

Claims (13)

  1. 　コマンドキューと、
    　不揮発性メモリにアクセスするためのコマンドの識別情報と前記コマンドと前記コマンドが実行可能か否かを示す有効フラグとを対応付けて前記コマンドキューに登録する管理部と、
    　前記コマンドにより書き込まれるデータに対して第１の信号処理を行って前記第１の信号処理の完了後に前記コマンドに対応する前記有効フラグを更新する第１の信号処理部と、
    　前記有効フラグが示す実行可能なコマンドを前記識別情報に基づいて前記コマンドキューから読み出して実行する制御部と
    を具備するコントローラ。
  2. 　前記第１の信号処理は、データから誤り訂正符号を生成する処理を含む
    請求項１記載のコントローラ。
  3. 　前記不揮発性メモリから読み出されたリードデータに対して第２の信号処理を行う第２の信号処理部をさらに具備する
    請求項２記載のコントローラ。
  4. 　前記第２の信号処理は、前記誤り訂正符号に基づいて前記データの誤りを訂正する処理を含む
    請求項３記載のコントローラ。
  5. 　コマンドが実行可能であり、かつ、対応する前記識別情報が最も古いか否かを前記登録されたコマンドごとに判定する実行判定部をさらに具備する
    請求項１記載のコントローラ。
  6. 　前記不揮発性メモリは、所定数のバンクを備え、
    　前記実行判定部は、コマンドが実行可能であり、かつ、アクセス先の前記バンクがビジーでなく、かつ、対応する前記識別情報が最も古いか否かを判定する
    請求項５記載のコントローラ。
  7. 　前記管理部は、前記識別情報と前記コマンドと前記有効フラグと、次に受信したコマンドを連続して実行するか否かを示すアトミックフラグとを対応付けて前記コマンドキューに登録し、
    　前記実行判定部は、コマンドが実行可能であり、かつ、次に受信したコマンドを連続して実行するか否かを判定し、次に受信したコマンドを連続して実行しない場合には、対応する前記識別情報が最も古いか否かを判定する
    請求項５記載のコントローラ。
  8. 　前記不揮発性メモリから読み出されたリードデータに対して第２の信号処理を行う第２の信号処理部と、
    　所定のバックグラウンド処理を開始させるバックグラウンド処理生成部と
    をさらに具備する請求項１記載のコントローラ。
  9. 　前記バックグラウンド処理は、
    　所定のアドレスからリードデータを読み出すためのリードコマンドを前記制御部が実行する処理と、
    　前記リードデータに対する第２の信号処理と、
    　前記第２の信号処理後のデータからライトデータを生成する第１の信号処理と、
    　前記第１の信号処理後のライトデータを前記アドレスに書き込むためのリフレッシュコマンドを前記制御部が実行する処理と
    を含む
    請求項８記載のコントローラ。
  10. 　前記コマンドキューに登録されたコマンドのうち実行待ちのコマンド数を計測する実行待ちコマンド計測部をさらに具備し、
    　前記管理部は、前記コマンド計測部の計測結果に基づいて前記コマンドの登録を休止する
    請求項１記載のコントローラ。
  11. 　前記コマンド計測部は、前記コマンド数に基づいてレイテンシを予測し、予測値が所定の閾値を超える場合には前記予測値が前記閾値を超える旨をホストコンピュータに通知する
    請求項１０記載のコントローラ。
  12. 　不揮発性メモリと、
    　コマンドキューと、前記不揮発性メモリにアクセスするためのコマンドの識別情報と前記コマンドと前記コマンドが実行可能か否かを示す有効フラグとを対応付けて前記コマンドキューに登録する管理部と、前記コマンドにより書き込まれるデータに対して第１の信号処理を行って前記第１の信号処理の完了後に前記コマンドに対応する前記有効フラグを更新する第１の信号処理部と、前記有効フラグが示す実行可能なコマンドを前記識別情報に基づいて前記コマンドキューから読み出して実行する制御部とを備えるコントローラと
    を具備する不揮発性記憶装置。
  13. 　不揮発性メモリにアクセスするためのコマンドの識別情報と前記コマンドと前記コマンドが実行可能か否かを示す有効フラグとを対応付けてコマンドキューに登録する管理手順と、
    　前記コマンドにより書き込まれるデータに対して第１の信号処理を行って前記第１の信号処理の完了後に前記コマンドに対応する前記有効フラグを更新する第１の信号処理手順と、
    　前記有効フラグが示す実行可能なコマンドを前記識別情報に基づいて前記コマンドキューから読み出して実行する制御手順と
    を具備する制御方法。
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* Cited by examiner, † Cited by third party
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