WO2022137292A1

WO2022137292A1 - Ｓｅｐｉｃコンバータの同期整流素子の駆動用電源

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Publication number: WO2022137292A1
Application number: PCT/JP2020/047724
Authority: WO
Inventors: 勝中村; 真司麻生; 剣▲敖▼ 姚
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2020-12-21
Filing date: 2020-12-21
Publication date: 2022-06-30
Anticipated expiration: 2023-06-21
Also published as: US20220200458A1; JP7647569B2; US12003180B2; JPWO2022137292A1; CN114982112A

Abstract

同期整流型ＳＥＰＩＣ回路で構成されたＤＣ－ＤＣコンバータの駆動用電源を安定供給する。【解決手段】インダクタ２、５、スイッチング素子３、コンデンサ４、同期整流素子６、出力コンデンサ７で構成された同期整流型ＳＥＰＩＣ回路１において、出力電圧Ｖｏと同期整流素子６の駆動電源電圧Ｖｄｒｖの大小関係に関わらず、同期整流素子６の駆動信号電圧を安定に供給するための駆動電圧切替部１５を備える。駆動電圧切替部１５は、出力電圧Ｖｏが駆動電源電圧Ｖｄｒｖより高い設定では、出力電圧Ｖｏから第２駆動回路１０へ電源供給するように接続切替し、出力電圧Ｖｏが駆動電圧Ｖｄｒｖより低い設定時は駆動電圧Ｖｄｒｖから電源供給するように接続切替する手段を備えたことを特徴とする。

Description

ＳＥＰＩＣコンバータの同期整流素子の駆動用電源

　本発明は、ＳＥＰＩＣ回路で構成されたＤＣ／ＤＣコンバータに関する。

　自動車のバッテリーなどの不安定な入力電源から安定した出力電圧を生成する手段として、昇降圧コンバータが使用されている。バッテリーの無駄な消耗を抑えるには電源回路の高効率化が必要であるが、図１０に示すように、整流手段にＰチャネルＭＯＳＦＥＴを用いることで損失低減を実現した同期整流型ＳＥＰＩＣ回路で構成されたＤＣ－ＤＣコンバータが、特許文献１、２に開示されている。

ＪＰ５９３７４４２公報ＵＳ７，３５２，１５８公報

　特許文献１は、ＰチャネルＭＯＳＦＥＴ駆動回路の電源電圧を駆動電圧Ｖｄｒｖから供給する構成のため、図１１（１）に示すように、出力電圧Ｖｏが駆動電圧Ｖｄｒｖより低い場合には、同期整流用ＰチャネルＭＯＳＦＥＴをオンオフ駆動できる。
しかし、図１１（２）に示すように、出力電圧Ｖｏが駆動電圧Ｖｄｒｖより高い設定では、Ｔ２ｂのタイミングで第１駆動信号がＬｏｗからＨｉｇｈに切り替わりＮチャネルＭＯＳＦＥＴ３のしきい値Ｖｔｈ＿Ｎｃｈを上回るためにＮチャネルＭＯＳＦＥＴ３はオフからオンに切り変わる。一方、第２駆動信号がＬｏｗからＨｉｇｈに切り替わるがＰチャネルＭＯＳＦＥＴ６のしきい値Ｖｔｈ＿Ｐｃｈ（ＧＮＤ基準）を上回ることができないためにＰチャネルＭＯＳＦＥＴ６はオンからオフに切り変わらない。このために出力電圧Ｖｏ端子からＰｃｈＭＯＳＦＥＴ６と第２インダクタ５を介してＧＮＤへ電流が逆流してしまい、出力電圧Ｖｏが駆動電圧Ｖｄｒｖよりも上昇することができない。このために、出力電圧Ｖｏの設定を、駆動電圧Ｖｄｒｖよりも低く制限しなければならない問題がある。
また、特許文献２には、同期整流用ＰチャネルＭＯＳＦＥＴの駆動電圧を出力電圧とＧＮＤ間から供給する構成が開示されている。これにより同期整流用ＰチャネルＭＯＳＦＥＴの駆動回路を簡素化でき、駆動回路の駆動電圧よりも高い出力電圧Ｖｏを発生することができる。
しかし、同期整流用ＰチャネルＭＯＳＦＥＴの駆動手段の出力段回路のオフ駆動側が抵抗で構成されているので、同期整流用ＰチャネルＭＯＳＦＥＴのゲート―ソース間容量Ｃｇｓを高速に放電するが難しく、車載用途で求められる、例えば２ＭＨｚ以上での高速なスイッチング動作への対応が困難な問題がある。その上、ＰチャネルＭＯＳＦＥＴのオン抵抗値が低くなる程ゲート―ソース間容量Ｃｇｓは大きくなる傾向にある。
従って、大出力電流を供給する場合、ゲート―ソース間容量Ｃｇｓは大きくなり、スイッチング損失が増加する。仮にゲート抵抗を小さくしてスイッチング動作を早めたとしても、今度はゲート抵抗の損失が過大になってしまい、高速なスイッチング動作が困難になる。

ここで、駆動手段に一般的なドライバＩＣ（出力段がＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの組み合わせで構成されたプッシュプル構成）を用いた場合でも、出力電圧設定値がドライバＩＣの電源電圧値を上回る条件では十分な駆動電圧を供給できず、ＰチャネルＭＯＳＦＥＴをオフ駆動できない問題を生じる。

上記問題に鑑み、本発明は、出力電圧設定範囲によらずＳＥＰＩＣ回路の同期整流用ＰチャネルＭＯＳＦＥＴを制御できる駆動用電源を提供することを課題とする。

上記課題を解決するために、本発明の一態様によれば、同期整流型ＳＥＰＩＣであるＤＣ－ＤＣコンバータにおいて、同期整流用ＭＯＳトランジスタを駆動するための駆動回路の駆動電圧切替手段を備え、前記駆動電圧切替手段は、前記駆動回路へ電源供給するための駆動電圧が出力電圧より低い設定時に、前記駆動回路へ出力電圧から前記駆動回路へ電源供給するように接続切替し、前記駆動回路へ電源供給するための駆動電圧が出力電圧より高い設定時は、駆動電圧から電源供給するように接続切替する手段を備えたことを特徴とする。

　本発明によると、駆動電圧と出力電圧のいずれかの高い電圧に切り替えて接続することで、同期整流用ＭＯＳトランジスタを駆動するための電源を確保することが可能になる。これにより、ＰチャネルＭＯＳＦＥＴを確実にオフ駆動することができる。

図１は、本発明の実施形態１に係るＳＥＰＩＣ回路で構成されたＤＣ／ＤＣコンバータを示す図である。図２は、図１に示す本発明の実施形態１において、駆動電圧と出力電圧との電圧大小関係による第１駆動信号と第２駆動信号を示す図である。図３は、本発明の実施形態２に係るＳＥＰＩＣ回路で構成されたＤＣ／ＤＣコンバータを示す図である。図４は、本発明の実施形態３に係るＳＥＰＩＣ回路で構成されたＤＣ／ＤＣコンバータを示す図である。図５は、本発明の実施形態４に係るＳＥＰＩＣ回路で構成されたＤＣ／ＤＣコンバータを示す図である。図６は、図５に示す本発明の実施形態４において、出力電圧Ｖｏが駆動電圧Ｖｄｒｖより高い場合の第１駆動信号と第２駆動信号を示す図である。図７は、図５に示す本発明の実施形態４において、出力電圧Ｖｏが駆動電圧Ｖｄｒｖより高い場合の各部の動作波形を示す図である。図８は、本発明の実施形態５に係るＳＥＰＩＣ回路で構成されたＤＣ／ＤＣコンバータを示す図である。図９は、本発明の実施形態６に係るＳＥＰＩＣ回路で構成されたＤＣ／ＤＣコンバータを示す図である。図１０は、従来技術のＳＥＰＩＣ回路を示す図である。図１１は、図１０に示す従来技術において、駆動電圧と出力電圧との電圧大小関係による第１駆動信号と第２駆動信号を示す図である。

（実施形態１）
図１の第１実施例は、第１インダクタ２、ＮチャネルＭＯＳＦＥＴ３、カップリングコンデンサ４、第２インダクタ５、ＰチャネルＭＯＳＦＥＴ６、出力コンデンサ７、出力負荷８、第１駆動手段９、第２駆動手段１０、ＡＤコンバータ１１、減算器１２、フィルタ演算手段１３、ＰＷＭ信号生成手段１４、駆動電圧切替部１５で構成されている。
また、駆動電圧切替部１５は、スイッチ手段１６、スイッチ手段１７、および電圧切替制御手段１８とで構成され、電圧切替制御手段１８にて出力電圧Ｖｏと駆動電圧Ｖｄｒｖを比較し、出力電圧Ｖｏが駆動電圧Ｖｄｒｖを下回っている場合にはスイッチ手段１６をオン、スイッチ手段１７をオフにする。これによって、第２駆動手段１０はＰチャネルＭＯＳＦＥＴ６を駆動電圧Ｖｄｒｖで駆動する。
また、出力電圧Ｖｏが駆動電圧Ｖｄｒｖを上回っている場合にはスイッチ手段１６をオフ、スイッチ手段１７をオンにする。これによって、第２駆動手段１０はＰチャネルＭＯＳＦＥＴ４を出力電圧Ｖｏで駆動する。
なお、第１駆動手段１の電源端子には、駆動電圧Ｖｄｒｖが供給され、ＰＷＭ信号生成手段から出力される第１ＰＷＭ信号を基にＮチャネルＭＯＳＦＥＴ３を駆動する。ここで、ＮチャネルＭＯＳＦＥＴ３のソースはＧＮＤ側に接続されるため、ゲート閾値電圧Ｖｔｈ＿Ｎｃｈは出力電圧Ｖｏに影響されない。
第２駆動手段１０の電源端子には、駆動電圧切替部１５を介して駆動電圧Ｖｄｒｖまたは出力電圧Ｖｏの電圧が供給され、第２ＰＷＭ信号を基にＰチャネルＭＯＳＦＥＴ６を駆動する。
ＮチャネルＭＯＳＦＥＴ３がオン、且つ、ＰチャネルＭＯＳＥＴ６がオフの期間に、第１インダクタ２と第２インダクタ５にエネルギーを励磁して、ＮチャネルＭＯＳＦＥＴ３がオフ、且つ、ＰチャネルＭＯＳＦＥＴ６がオンの期間に、励磁されたエネルギーを出力コンデンサ７と出力負荷８に対して供給することで出力電圧Ｖｏを発生する。
ＡＤコンバータ１１は、出力電圧Ｖｏを検出し、所定のビット数のデジタル値に変換し、デジタル変換値を減算器１２に出力する。
減算器１２は、出力目標値とデジタル変換値の差分値を発生し、フィルタ演算手段１３に出力する。フィルタ演算手段１３は、差分値を基にＰＩやＰＩＤ演算を行い、演算値をＰＷＭ信号生成手段１４へ出力する。
ＰＷＭ信号生成手段１４は演算値に応じたデュティーを持つ第１ＰＷＭ信号と、第２ＰＷＭ信号を生成する。

次に、駆動電圧と出力電圧との電圧大小関係による第１駆動信号と第２駆動信号を示す図２のタイミングチャートを参照しながら詳細な全体動作を説明する。
ここで、第１インダクタ２と第２インダクタ５には、ほぼ等しいインダクタ値が選定されているものと仮定する。出力電圧Ｖｏの設定が駆動電圧Ｖｄｒｖより低い場合は、第１駆動手段９の電源電圧には駆動電圧Ｖｄｒｖが供給され、第２駆動手段１０の電源電圧には駆動電圧切替部１５のスイッチ手段１６を介して駆動電圧Ｖｄｒｖが供給される。
Ｔ１ａのタイミングで第１駆動信号がＨｉｇｈからＬｏｗに切り替わりＮチャネルＭＯＳＦＥＴ２のしきい値Ｖｔｈ＿Ｎｃｈを下回るためにＮチャネルＭＯＳＦＥＴ２はオンからオフに切り変わる。また、第２駆動信号がＨｉｇｈからＬｏｗに切り替わりＰチャネルＭＯＳＦＥＴ６のしきい値Ｖｔｈ＿Ｐｃｈ（ＧＮＤ基準）を下回るためにＰチャネルＭＯＳＦＥＴ４はオフからオンに切り変わる。
Ｔ２ａのタイミングで第１駆動信号がＬｏｗからＨｉｇｈに切り替わりＮチャネルＭＯＳＦＥＴ３のしきい値Ｖｔｈ＿Ｎｃｈを上回るためにＮチャネルＭＯＳＦＥＴ３はオフからオンに切り変わる。また、第２駆動信号がＬｏｗからＨｉｇｈに切り替わりＰチャネルＭＯＳＦＥＴ６のしきい値Ｖｔｈ＿Ｐｃｈ（ＧＮＤ基準）を上回るためにＰチャネルＭＯＳＦＥＴ６はオンからオフに切り変わる。
一方で出力電圧Ｖｏの設定が駆動電圧Ｖｄｒｖより高い場合は、第１駆動手段の電源電圧には駆動電圧Ｖｄｒｖが供給され、第２駆動手段１０の電源電圧には駆動電圧切替部１５のスイッチ手段１７を介して出力電圧Ｖｏが供給される。
Ｔ１ｂのタイミングで第１駆動信号がＨｉｇｈからＬｏｗに切り替わりＮチャネルＭＯＳＦＥＴ３のしきい値Ｖｔｈ＿Ｎｃｈを下回るためにＮチャネルＭＯＳＦＥＴ３はオンからオフに切り変わる。また、第２駆動信号がＨｉｇｈからＬｏｗに切り替わりＰチャネルＭＯＳＦＥＴ６のしきい値Ｖｔｈ＿Ｐｃｈ（ＧＮＤ基準）を下回るためにＰチャネルＭＯＳＦＥＴ６はオフからオンに切り変わる。
Ｔ２ｂのタイミングで第１駆動信号がＬｏｗからＨｉｇｈに切り替わりＮチャネルＭＯＳＦＥＴ２のしきい値Ｖｔｈ＿Ｎｃｈを上回るためにＮチャネルＭＯＳＦＥＴ２はオフからオンに切り変わる。また、第２駆動信号がＬｏｗからＨｉｇｈに切り替わりＰチャネルＭＯＳＦＥＴ６のしきい値Ｖｔｈ＿Ｐｃｈ（ＧＮＤ基準）を上回るためにＰチャネルＭＯＳＦＥＴ６はオンからオフに切り変わる。
このように、先行技術１に対しては、出力電圧値に依らず最適な電源電圧を第２駆動手段に供給できるために広い出力電圧範囲で高効率な電源回路を構成できる。
また、先行技術２に対しては、第２駆動手段に出力段回路がＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの組み合わせで構成されたプッシュプル出力の一般的なドライバＩＣを用いることができるために高速な動作に対応でき、車載用途で求められる２ＭＨｚ以上のスイッチング動作にも対応することができる。
また、第２駆動手段１０と駆動電圧切替手段１５を同一の半導体基板上に集積化することでコストダウンを実現することも可能である。さらに、インダクタ２とインダクタ５が一つのコア材で構成された素子を用いれば実装の集積化とコストダウンの効果をより得ることができる。

（実施形態２）
図３に示す実施形態２は、図１の実施形態１に対して駆動電圧切替手段１５から１５ａに変更になっているところが相違点である。駆動電圧切替手段１５ａはダイオード１６ａとダイオード１７ａとのカソードコモン接続で構成されている。
駆動電圧切替手段１５ａは、ダイオード１６ａとダイオード１７ａとのオア回路から構成され、出力電圧Ｖｏと駆動電圧Ｖｄｒｖを比較し、出力電圧Ｖｏが駆動電圧Ｖｄｒｖを下回っている場合にはダイオード１６ａから第２駆動手段１０の電源端子に対し駆動電圧Ｖｄｒｖが供給される。これによって、ＰチャネルＭＯＳＦＥＴ６を駆動電圧Ｖｄｒｖで駆動する。
また、出力電圧Ｖｏが駆動電圧Ｖｄｒｖを上回っている場合にはダイオード１７ａから第２駆動手段１０の電源端子に対し出力電圧Ｖｏが供給される。これによって、ＰチャネルＭＯＳＦＥＴ６を出力電圧Ｖｏで駆動する。
実施形態２はダイオード１６ａまたは１７ａを介してＰチャネルＭＯＳＦＥＴ６を駆動する構成であり、ダイオードの順方向電圧ＶＦによる電圧降下が発生するため、低順方向電圧のショットキーダイオードなどを使用することが好ましい。

（実施形態３）
図４に示す実施形態３は、図３の実施形態２に対して駆動電圧切替手段１５ａから１５ｂに変更であり、駆動電圧切替手段１５ｂに構成されているダイオード１７ｂのアノード接続箇所の変更になっているところが相違点である。
実施形態３は、ＰチャネルＭＯＳＦＥＴ６のドレインとインダクタンス５、コンデンサ４の接続点にダイオード１７ｂのアノードを接続し、カソードを駆動電圧Ｖｄｒｖとオア接続にすることで、実施形態２よりも高い駆動電圧を生成できる。
ＰチャネルＭＯＳＦＥＴ６がオン動作している時のドレイン～ソース間の電圧降下が出力電圧Ｖｏに加算されるため、出力電圧Ｖｏが駆動電圧Ｖｄｒｖを上回っている場合には、実施形態２よりもダイオード１７ｂから第２駆動手段１０の電源端子に対し供給される電圧が、ＰチャネルＭＯＳＦＥＴ６のドレイン～ソース間のオン電圧分だけ高く供給できる効果がある。このため、オフ時のＰチャネルＭＯＳＦＥＴ６のゲート端子電圧が、実施形態３よりも高くなり、ゲート端子容量をよりすばやく充電できるのでＰチャネルＭＯＳＦＥＴ６を高速にオフすることが可能となる。

（実施形態４）
図５に示す実施形態４は、図４の実施形態３に対して駆動電圧切替手段１５ｂから１５ｃに変更になり、インダクタンス５、コンデンサ４、ダイオード１７ｃアノードとの接続点とＰチャネルＭＯＳＦＥＴ６のドレイン端子間に、第３インダクタ２０ｃを追加しているところが相違点である。ここで、第３インダクタ２０ｃはフェライトビーズなどのインダクタンス値の小さいインダクタでよく、基板配線のインダクタンスなどで代替えしてもよい。
実施形態４では、ＰチャネルＭＯＳＦＥＴ６と直列にインダクタ２０ｃを接続することで、第２駆動手段１０の駆動出力のＨｉｇｈ側電圧を出力電圧Ｖｏより高く設定できるため、実施例３より高速なスイッチングが実現でき、より高効率な電源が構成できる。
図６は、出力電圧Ｖｏが駆動電圧Ｖｄｒｖより高い場合の第１駆動信号と第２駆動信号を示す。図７は、同条件でのＮチャネルＭＯＳＦＥＴ３、ＰチャネルＭＯＳＦＥＴ６、ダイオードＤ１７ｃの動作波形図である。
図７に示す時刻Ｔ１ｃにてＰチャネルＭＯＳＦＥＴ６がターンオフ、ＰチャネルＭＯＳＦＥＴ６がターンオンするとインダクタ２０ｃに起電力が生じ、時刻Ｔ１´ｃの期間までダイオード１７ｃを介してコンデンサ１９に充電電流が流れる。これにより、図６に示すように、ＰチャネルＭＯＳＦＥＴ６の第２駆動信号のＨｉｇｈ側電圧を第３インダクタ２０ｃによる充電電圧分だけ高く供給できる効果がある。このため、ＰチャネルＭＯＳＦＥＴ６のゲート端子容量をすばやく充電でき、ＰチャネルＭＯＳＦＥＴ６を高速にオフすることが可能となる。　

（実施形態５）
図８に示す実施形態５は、図５の実施形態４に対して駆動電圧切替手段１５ｃから１５ｄに変更になり、第３インダクタ２０ｄの挿入個所をコンデンサ４と、第２インダクタ５とＰチャネルＭＯＳＦＥＴ６のドレイン端子接続点の間に挿入したところが相違点である。また、駆動電圧切替手段１５ｄのダイオード１７ｄのアノードは、コンデンサ４と第２インダクタ５との接続点に接続される。ここで、実施形態４と同様に、第３インダクタ２０ｄはフェライトビーズなどのインダクタンス値の小さいインダクタでもよく、基板配線のインダクタンスなどで代替えしてもよい。
実施形態５では、ＰチャネルＭＯＳＦＥＴ６と直列にインダクタ２０ｄを接続することで、第２駆動手段１０の駆動出力のＨｉｇｈ側電圧を出力電圧Ｖｏより高く設定できるため、実施例４と同等の効果を得られる。

（実施形態６）
図９に示す実施形態６は、図３の実施形態２に対して駆動電圧切替手段１５から１５ｅに変更になり、駆動電圧切替手段１５ｅのダイオード１７ｅのアノード端子を出力電圧Ｖｏ接続から、インダクタンス３、コンデンサ４、ＮチャネルＭＯＳＦＥＴ３のドレイン端子との接続点に変更しているところが相違点である。
ここで、ダイオード１７ｅのアノード端子電圧のパルス電圧値は入力電圧Ｖｉと出力電圧Ｖｏの和になり、ＰチャネルＭＯＳＦＥＴ６の第２駆動信号の電圧を入力電圧Ｖｉ分だけ高く供給できる。このため、オフ時のＰチャネルＭＯＳＦＥＴ６のゲート端子電圧を出力電圧ＶＯよりも高くでき、すばやくゲート端子容量を充電できるためにＰチャネルＭＯＳＦＥＴ６を高速にオフすることが可能となる。

　以上、本発明の実施形態を説明したが、上記実施形態は、本発明の技術的思想を具体化するための例示であって、個々の構成、組合せ等を上記のものに特定するものではない。本発明は、要旨を逸脱しない範囲内で種々変更して実施できる。

　以上のように、本発明に係る駆動用電源は、ＳＥＰＩＣコンバータの同期整流素子の駆動用電源などに用いるのに好適である。従って、これを用いた車載装置の電源などに利用可能である。

１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ　ＳＥＰＩＣコンバータ
２　第１インダクタ
３　ＮチャネルＭＯＳＦＥＴ
４　コンデンサ
５　第２インダクタ
６　ＰチャネルＭＯＳＦＥＴ
７　出力コンデンサ
８　負荷
９　第１駆動手段
１０　第２駆動手段
１１　ＡＤコンバータ
１２　減算器
１３　フィルタ演算手段
１４　ＰＷＭ信号生成手段
１５、１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ　駆動電圧切替部
１６、１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ　ダイオード
１７、１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ　ダイオード
１８　電圧切替制御手段
１９　コンデンサ
２０ｃ、２０ｄ　第３インダクタ

Claims

　同期整流型ＳＥＰＩＣであるＤＣ－ＤＣコンバータにおいて、
　同期整流用ＭＯＳトランジスタを駆動するための駆動回路の駆動電圧切替手段を備え、
　前記駆動電圧切替手段は、
前記駆動回路へ電源供給するための駆動電圧が出力電圧より低い設定時に、
前記駆動回路へ前記出力電圧から前記駆動回路へ電源供給するように接続切替し、
　前記駆動回路へ電源供給するための駆動電圧が前記出力電圧より高い設定時は、前記駆動電圧から電源供給するように接続を切替える手段を備えたことを特徴とするＤＣ－ＤＣコンバータ。
入力電源とカップリングコンデンサの第１端子間に接続された第１インダクタと、
前記カップリングコンデンサの第１端子と接地間に接続された第１スイッチング素子と、
前記カップリングコンデンサの第２端子と前記接地間に接続された第２インダクタと、
前記カップリングコンデンサの第２端子と出力端子間に接続された第２スイッチング素子と、
前記第２スイッチング素子を駆動するための駆動手段と、
前記駆動手段へ電源供給するための駆動電圧と、を備えた同期整流型ＳＥＰＩＣ回路で構成されたＤＣ－ＤＣコンバータにおいて、
前記駆動手段の駆動電圧切替手段を備え、
前記駆動電圧切替手段は、出力電圧が前記駆動電圧よりも高い設定に応じて、前記出力電圧または前記出力電圧より高い電圧源から前記駆動手段へ電源供給を行うように接続を切替え、前記出力電圧が前記駆動電圧よりも低い設定に応じて、前記駆動電圧から前記駆動手段へ電源供給を行うように接続を切替えることを特徴とするＤＣ－ＤＣコンバータ。
前記駆動電圧切替手段は、前記駆動電圧と前記駆動手段の間に接続された第１整流手段と、前記出力電圧と前記駆動手段の間に接続された第２整流手段を備えたことを特徴とする請求項１に記載のＤＣ－ＤＣコンバータ。
前記駆動電圧切替手段は、前記駆動電圧と前記駆動手段の間に接続された第１整流手段と、前記出力電圧と前記駆動手段の間に接続された第２整流手段を備え
前記第２整流手段は、前記カップリングコンデンサの第２端子と第２スイッチング素子との接続点に接続されることを特徴とする請求項２に記載のＤＣ－ＤＣコンバータ。
　第３のインダクタと、前記第３のインダクタは、前記カップリングコンデンサの第２端子と接続された第２インダクタとの接続点と前記第２スイッチング素子との間に接続され、
前記第２整流手段は、前記カップリングコンデンサの第２端子と第２インダクタとの接続点に接続されることを特徴とする請求項２に記載のＤＣ－ＤＣコンバータ。
第３のインダクタと、前記第３のインダクタの一方は前記カップリングコンデンサの第２端子と接続され、他方は第２インダクタと前記第２スイッチング素子との接続点に接続され、
前記第２整流手段は、前記カップリングコンデンサの第２端子と第３インダクタとの接続点に接続されることを特徴とする請求項２に記載のＤＣ－ＤＣコンバータ。
前記駆動電圧切替手段は、前記駆動電圧と前記駆動手段の間に接続された第１整流手段と、
前記カップリングコンデンサの第１端子と第１スイッチング素子との接続点と前記駆動手段の間に接続された第２整流手段を備えたことを特徴とする請求項２に記載のＤＣ－ＤＣコンバータ。