WO2022120999A1 - 一种基于反馈移位寄存器阵列的序列密码算法计算系统 - Google Patents

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Abstract

一种基于反馈移位寄存器阵列的序列密码算法计算系统，涉及序列密码算法技术领域。系统包括：至少两个反馈移位寄存器阵列，多个所述反馈移位寄存器阵列级联连接，每个所述反馈移位寄存器阵列均包括N行M列的寄存器，每个所述寄存器均包括多种输入数据，其中N≥2，M≥2，且N和M均为自然数；以及与每个所述反馈移位寄存器阵列对应的计算模块，每个所述计算模块均与对应的所述反馈移位寄存器阵列连接，每个所述计算模块均能够根据序列密码算法进行计算，并将得到的计算结果反馈至对应的反馈移位寄存器阵列。该系统能够同时兼顾性能及灵活性。

Description

一种基于反馈移位寄存器阵列的序列密码算法计算系统 技术领域
本发明涉及序列密码算法技术领域，尤其涉及一种基于反馈移位寄存器阵列的序列密码算法计算系统。
背景技术
序列密码也称为流密码(Stream Cipher)，它是对称密码算法的一种。序列密码具有实现简单、便于硬件实施、加解密处理速度快、没有或只有有限的错误传播等特点，因此在实际应用中，特别是专用或机密机构中保持着优势，典型的应用领域包括无线通信、外交通信。1949年Shannon证明了只有一次一密的密码体制是绝对安全的，这给序列密码技术的研究以强大的支持。
目前序列密码算法的种类繁多，计算方式尤其是其中关键部件反馈移位寄存器具有位宽、长度和反馈点等差异。当需要同时支持多种类型序列密码算法的时候，性能和灵活性这两个技术指标难以兼顾。
发明内容
本发明提供了一种基于反馈移位寄存器阵列的序列密码算法计算系统，解决相关技术中存在的性能和灵活性无法兼顾的问题。
作为本发明的一个方面，提供一种基于反馈移位寄存器阵列的序列密码算法计算系统，其中，包括：
至少两个反馈移位寄存器阵列，多个所述反馈移位寄存器阵列级联连接，每个所述反馈移位寄存器阵列均包括N行M列的寄存器，每个所述寄存器均包括多种输入数据，其中N≥2，M≥2，且N和M均为自然数；
以及与每个所述反馈移位寄存器阵列对应的计算模块，每个所述计算模块均与对应的所述反馈移位寄存器阵列连接，每个所述计算模块均能够根据序列密码算法进行计算，并将得到的计算结果反馈至对应的反馈移位寄存器阵列。
进一步地，所述计算模块与所述反馈移位寄存器阵列能够进行不同的连接组合以实现不同的序列密码算法计算。
进一步地，每个所述计算模块均包括P个反馈运算阵列以及与每个所述反馈运算阵列连接的Q个抽头，其中P≥2，Q≥16，且P和Q均为自然数，每个所述反馈运算阵列均能够根据序列密码算法进行计算，并将得到的计算结果反馈至对应的反馈移位寄存器阵列。
进一步地，每个所述计算模块均包括3个反馈运算阵列，每个所述反馈运算阵列均连接32个抽头。
进一步地，多个所述抽头中的其中一个与对应的所述反馈移位寄存器阵列连接。
进一步地，多个所述抽头中的其中一个与所连接的所述反馈运算阵列的输出端连接。
进一步地，包括四个反馈移位寄存器阵列，每个所述反馈移位寄存器阵列 均包括8行32列的寄存器，四个反馈移位寄存器阵列能够形成不同长度的寄存器链，且能够同时支持1比特的寄存器链以及32比特的寄存器链。
进一步地，每个所述寄存器均包括寄存器和与所述寄存器连接的多路选择器，所述多路选择器用于从多种输入数据中选择一个输入是所述寄存器。
进一步地，每个所述寄存器均包括4种输入数据，分别为初始化输入数据、反馈输入数据、行输入数据和列输入数据。
进一步地，第一个反馈移位寄存器阵列中的最后一个寄存器的输入数据包括其他所有反馈移位寄存器阵列的反馈计算后的数据。
本发明提供的基于反馈移位寄存器阵列的序列密码算法计算系统，通过多个反馈移位寄存器阵列组成，且每个反馈移位寄存器阵列均对应一个计算模块，能够实现多种不同序列密码算法的计算，在能够提升单位面积性能的同时还具有较高的灵活性。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。
图1为本发明提供的基于反馈移位寄存器阵列的序列密码算法计算系统的结构示意图。
图2为本发明提供的基于反馈移位寄存器阵列的序列密码算法计算系统用于实现trivium序列密码算法的实施结构示意图。
图3为本发明提供的一个移位寄存器阵列的结构示意图。
图4为本发明提供的寄存器的输入输出示意图。
图5为本发明提供的LSFR0的特殊反馈输入示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本实施例中提供了一种基于反馈移位寄存器阵列的序列密码算法计算系统，图1是根据本发明实施例提供的基于反馈移位寄存器阵列的序列密码算法 计算系统的结构示意图，如图1所示，包括：
至少两个反馈移位寄存器阵列，多个所述反馈移位寄存器阵列级联连接，每个所述反馈移位寄存器阵列均包括N行M列的寄存器，每个所述寄存器均包括多种输入数据，其中N≥2，M≥2，且N和M均为自然数；
以及与每个所述反馈移位寄存器阵列对应的计算模块，每个所述计算模块均与对应的所述反馈移位寄存器阵列连接，每个所述计算模块均能够根据序列密码算法进行计算，并将得到的计算结果反馈至对应的反馈移位寄存器阵列。
在本发明实施例中，如图1所示，是以包括四个反馈移位寄存器阵列，分别标记为LSFR0，LSFR1，LSFR2，LSFR3，每个所述反馈移位寄存器阵列均包括8行32列的寄存器来进行说明的，四个反馈移位寄存器阵列能够形成不同长度的寄存器链，且能够同时支持1比特的寄存器链以及32比特的寄存器链。
应当理解的是，还可以包括其他组合的反馈移位寄存器阵列，可以根据需要进行选择。
在本发明实施例中，该四个反馈移位寄存器阵列可以作为两个128比特的寄存器链使用，也可以作为8个32比特的移位寄存器链使用。
本发明实施例提供的基于反馈移位寄存器阵列的序列密码算法计算系统，通过多个反馈移位寄存器阵列组成，且每个反馈移位寄存器阵列均对应一个计算模块，能够实现多种不同序列密码算法的计算，在能够提升单位面积性能的同时还具有较高的灵活性。
具体地，所述计算模块与所述反馈移位寄存器阵列能够进行不同的连接组合以实现不同的序列密码算法计算。
应当理解的是，反馈移位寄存器阵列可以进行组合使用，构建更长的寄存器链。同时，该反馈移位寄存器阵列可以作为序列密码算法的移位寄存器部件使用。
具体地，每个所述计算模块均包括P个反馈运算阵列以及与每个所述反馈运算阵列连接的Q个抽头，其中P≥2，Q≥16，且P和Q均为自然数，每个所述反馈运算阵列均能够根据序列密码算法进行计算，并将得到的计算结果反馈至对应的反馈移位寄存器阵列。
在本发明实施例中，如图1所示，每个所述计算模块均包括3个反馈运算阵列，每个所述反馈运算阵列均连接32个抽头。
在本发明实施例中，配置和控制模块用于负责整个计算系统的控制以及每个寄存器的配置信息的配置。
具体地，如图1所示，多个所述抽头中的其中一个与对应的所述反馈移位寄存器阵列连接。
具体地，如图2所示，多个所述抽头中的其中一个与所连接的所述反馈运算阵列的输出端连接。
在本发明实施例中，4个寄存器阵列可以级联成更长的寄存器链，来满足不同序列密码算法的需求，图2给出了trivium序列密码算法的实现参考，算法中288比特的移位寄存器链，采用了3个阵列进行实现，其中S1-S93在第一个阵 列上实现，S94-S177在第二个阵列上实现，S178-S288在第三个阵列上实现，反馈运算阵列的计算结果t1，t2和t3分别输入到每个阵列的S7.31寄存器。
在本发明实施例中，如图3至图5所示，每个所述寄存器均包括寄存器和与所述寄存器连接的多路选择器，所述多路选择器用于从多种输入数据中选择一个输入至所述寄存器。
在本发明实施例中，如图4所示，每个所述寄存器均包括4种输入数据，分别为初始化输入数据、反馈输入数据、行输入数据和列输入数据。
如图5所示，第一个反馈移位寄存器阵列中的最后一个寄存器的输入数据包括其他所有反馈移位寄存器阵列的反馈计算后的数据。
具体地，LSFR0的S7.31号寄存器比较特殊，其反馈输入可以来自4个阵列进行反馈计算后的值。
本发明实施例提供的基于反馈移位寄存器阵列的序列密码算法计算系统，为了提升序列密码算法实现的灵活性，本发明提出的寄存器阵列可同时支持1比特和32比特的移位寄存器链，提升了序列密码算法实现的灵活性；可以进行多个阵列级联的工作方式，通过级联可以形成不同长度的寄存器链，寄存器链的数量也可得到扩展，可实现同时采用多条寄存器链的序列密码算法。综上，在序列密码的硬件实现中，利用该发明提出的可重构反馈移位寄存器阵列，可以同时支持多种不同类型的序列密码算法，提升了灵活性。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

  1. 一种基于反馈移位寄存器阵列的序列密码算法计算系统，其特征在于，包括：
    至少两个反馈移位寄存器阵列，多个所述反馈移位寄存器阵列级联连接，每个所述反馈移位寄存器阵列均包括N行M列的寄存器，每个所述寄存器均包括多种输入数据，其中N≥2，M≥2，且N和M均为自然数；
    以及与每个所述反馈移位寄存器阵列对应的计算模块，每个所述计算模块均与对应的所述反馈移位寄存器阵列连接，每个所述计算模块均能够根据序列密码算法进行计算，并将得到的计算结果反馈至对应的反馈移位寄存器阵列。
  2. 根据权利要求1所述的基于反馈移位寄存器阵列的序列密码算法计算系统，其特征在于，所述计算模块与所述反馈移位寄存器阵列能够进行不同的连接组合以实现不同的序列密码算法计算。
  3. 根据权利要求1所述的基于反馈移位寄存器阵列的序列密码算法计算系统，其特征在于，每个所述计算模块均包括P个反馈运算阵列以及与每个所述反馈运算阵列连接的Q个抽头，其中P≥2，Q≥16，且P和Q均为自然数，每个所述反馈运算阵列均能够根据序列密码算法进行计算，并将得到的计算结果反馈至对应的反馈移位寄存器阵列。
  4. 根据权利要求3所述的基于反馈移位寄存器阵列的序列密码算法计算系统，其特征在于，每个所述计算模块均包括3个反馈运算阵列，每个所述反馈运算阵列均连接32个抽头。
  5. 根据权利要求3所述的基于反馈移位寄存器阵列的序列密码算法计算系统，其特征在于，多个所述抽头中的其中一个与对应的所述反馈移位寄存器阵列连接。
  6. 根据权利要求3所述的基于反馈移位寄存器阵列的序列密码算法计算系统，其特征在于，多个所述抽头中的其中一个与所连接的所述反馈运算阵列的输出端连接。
  7. 根据权利要求1所述的基于反馈移位寄存器阵列的序列密码算法计算系统，其特征在于，包括四个反馈移位寄存器阵列，每个所述反馈移位寄存器阵列均包括8行32列的寄存器，四个反馈移位寄存器阵列能够形成不同长度的寄存器链，且能够同时支持1比特的寄存器链以及32比特的寄存器链。
  8. 根据权利要求1所述的基于反馈移位寄存器阵列的序列密码算法计算系统，其特征在于，每个所述寄存器均包括寄存器和与所述寄存器连接的多路选择器，所述多路选择器用于从多种输入数据中选择一个输入是所述寄存器。
  9. 根据权利要求1所述的基于反馈移位寄存器阵列的序列密码算法计算系统，其特征在于，每个所述寄存器均包括4种输入数据，分别为初始化输入数据、反馈输入数据、行输入数据和列输入数据。
  10. 根据权利要求1所述的基于反馈移位寄存器阵列的序列密码算法计算系统，其特征在于，第一个反馈移位寄存器阵列中的最后一个寄存器的输入数 据包括其他所有反馈移位寄存器阵列的反馈计算后的数据。
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