TWI776474B - 單回合高階加密標準電路模組 - Google Patents

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Abstract

一種單回合高階加密標準電路模組包含有一位元組取代/逆位元組取代單元，用來替換一輸入狀態陣列中之元素以產生一輸出狀態陣列，並且根據一第一層電路單元、一第二層電路單元、一第三層電路單元、一第四層電路單元、一第五層電路單元，分別產生一第一狀態陣列、複數個第二狀態陣列、一第三狀態陣列、複數個第四狀態陣列及該輸出狀態陣列；其中，該第一狀態陣列、該複數個第二狀態陣列、該第三狀態陣列、該複數個第四狀態陣列是以暫存器傳輸描述；其中，該位元組取代/逆位元組取代單元是以一複合域算術以共用運算子及運算元方式實現。

Description

單回合高階加密標準電路模組
本發明係指一種單回合高階加密標準電路模組，尤指一種具有高資料輸出效率且高面積使用效率的單回合高階加密標準電路模組。
隨著科技的進步及無線通訊技術發展，無線通訊技術的頻寬已大幅度地提升，在透過無線通訊技術的訊息傳遞、智慧家電、物聯網、車聯網等無線通訊的過程中，資料傳輸速率也隨之提升。在上述的應用中，如何在高資料傳輸速率下，保持資料的安全成為重要的議題。
現有的高階加密標準(advanced encryption standard，AES)應用於各個應用資料傳輸，然而當以硬體方式實現AES加解密演算法時，其中的位元組取代步驟為一非線性步驟，並且具有高複雜度的運算，為了避免其AES加解密演算法的硬體電路的一臨界路徑(critical path)過長，現有的AES技術通常以查找表代替，然而，查找表的實現方式卻會占據相當大的電路面積。因此，現有技術有改進的必要。
因此，本發明實施例提供一種單回合高階加密標準電路模組，以優化AES加解密演算法的硬體電路，並且保持高資料傳輸速率。
本發明實施例揭露一種單回合高階加密標準電路模組，其包含有一位元組取代/逆位元組取代單元，用來替換一輸入狀態陣列中之元素以產生一輸出狀態陣列，其中該位元組取代/逆位元組取代單元包含有一第一層電路單元， 用來根據該輸入狀態陣列產生一第一狀態陣列；一第二層電路單元，包含有一常數乘法平方運算電路及一乘法運算電路，耦接於該第一層電路單元，用來根據該第一狀態陣列，產生複數個第二狀態陣列；一第三層電路單元，包含有一乘法反元素電路，耦接於該第二層電路單元，用來據該複數個第二狀態陣列產生一第三狀態陣列；一第四層電路單元，包含有複數個乘法運算電路，並聯地耦接於該第三層電路單元，用來根據該第三狀態陣列產生一第四狀態陣列；以及一第五層電路單元，用來根據該第四狀態陣列產生該輸出狀態陣列；其中，該第一狀態陣列、該複數個第二狀態陣列、該第三狀態陣列、該第四狀態陣列是以暫存器傳輸級碼描述；其中，該位元組取代/逆位元組取代單元是以一複合域算術以共用運算子及運算元方式實現。
10、60:單回合高階加密標準電路模組
102、102_a-102_d:位元組取代/逆位元組取代單元
102_1:第一層電路單元
102_2:第二層電路單元
102_3:第三層電路單元
102_4:第四層電路單元
102_5:第五層電路單元
104:列移位運算/逆列移位運算單元
106:混合行運算/逆混合行運算單元
AND_1-AND_12:及閘
h:常數乘法平方輸入位元組
ISA:輸入狀態陣列
j:常數乘法平方輸出位元組
k:乘法輸出位元組
Mul_c:乘法運算電路
MUX、MUX_1、MUX_2:多工器
NOR_1-NOR_6:反或閘
OSA:輸出狀態陣列
P_1-P_5:管線階段
q:第一乘法輸入位元組
SA_1:第一狀態陣列
SA_2:第二狀態陣列
SA_3:第三狀態陣列
SA_4:第四狀態陣列
SA_5:第五狀態陣列
w:第二乘法輸入位元組
XOR_1-XOR_21:互斥或閘
x:乘法反元素輸入位元組
Figure 110114114-A0305-02-0013-13
:乘法反元素輸入位元組之邏輯非值
x-1_c:乘法反元素電路
x2&λ:常數乘法平方運算電路
第1圖為本發明實施例之一單回合高階加密標準電路模組之示意圖。
第2圖為本發明實施例之一位元組取代/逆位元組取代單元之示意圖。
第3圖為本發明實施例之實現GF((22)2)之一乘法運算電路之示意圖。
第4圖為本發明實施例之實現GF((22)2)之一常數乘法平方運算電路之示意圖。
第5圖為本發明實施例之實現GF((22)2)之一乘法反元素電路之示意圖。
第6圖為本發明實施例之一單回合高階加密標準電路模組之示意圖。
高階加密標準(advanced encryption standard，AES)是一種能一次處理128位元的對稱式區塊加密演算法，將尚未加密的明文資料分成數個長度為128位元的資料區塊後，再進行數個回合的反覆加解密的流程，其中加密或解密皆使用同一把金鑰。
明文切割為128位元的資料區塊後，可依照順序產生位元組x_1-x_15：x_0={a_127,a_126,...,a_120},x_1={a_119,a_118,...,a_112},...x_15={a_7,a_6,...,a_0}
其中x_n表示第n位元組的輸入資料，a_m代表第m位元的輸入資料。
因此，高階加密標準演算法將明文與一初始金鑰經過回合鑰匙加法運算(AddRoundKey)將明文資料與金鑰相加，接著再經過數個回合運算，其中每個回合運算包含有位元組取代運算(SubBytes)、列移位運算(ShiftRows)、混和行運算(MixColumns)、回合鑰匙加法運算(AddRoundKey)等步驟。
由於現有以一硬體電路方式實現上述高階加密標準演算法架構時，具有一臨界路徑(critical path)過長及運算複雜度過高的問題，因此，本發明實施例提供單回合高階加密標準電路模組，以縮短臨界路徑並降低硬體電路的面積。
請參考第1圖，第1圖為本發明實施例之一單回合高階加密標準電路模組10之示意圖。單回合高階加密標準電路模組10包含有一位元組取代/逆位元組取代單元102、一列移位運算/逆列移位運算單元104以及一混合行運算/逆混合行運算單元106。位元組取代/逆位元組取代單元102用來替換一輸入狀態陣列ISA中之每一元素以產生一輸出狀態陣列OSA，其中輸入狀態陣列是由一明文(plaintext)資料所產生。列移位運算/逆列移位運算單元104耦接於位元組取代/逆位元組取代單元102，用來對來自位元組取代/逆位元組取代單元102之輸出狀態陣列OSA進行一環狀位移，以產生一第五狀態陣列SA_5。混合行運算/逆混合行運算單元106耦接於列移位運算/逆列移位運算單元104，用來對第五狀態陣列 SA_5進行一乘法運算。
在進行AES加密運算時，位元組取代/逆位元組取代單元102用來執行位元組取代運算，將輸入狀態陣ISA中之每一元素替換成另一元素；另一方面，在進行AES解密運算時，則進行逆位元組取代運算。本發明實施例的單回合高階加密標準電路模組10是基於一管線化(pipeline)架構實現。由於本發明的位元組取代/逆位元組取代單元是102以一複合域算術(composite field arithmetic，CFA)以共用運算子及運算元方式實現，因此可於實現硬體設計時縮短臨界路徑與降低硬體電路面積。
詳細而言，請參考第2圖，第2圖為單回合高階加密標準電路模組10之一實施例之示意圖。在此實施例中，單回合高階加密標準電路模組10之位元組取代/逆位元組取代單元102包含有一第一層電路單元102_1、一第二層電路單元102_2、一第三層電路單元102_3、一第四層電路單元102_4及一第五層電路單元102_5。第一層電路單元102_1可以是一預處理單元，用來根據輸入狀態陣列ISA產生一第一狀態陣列SA_1。第二層電路單元102_2包含有一常數乘法平方運算電路x2&λ及一乘法運算電路Mul_c，耦接於第一層電路單元102_1，用來根據第一狀態陣列SA_1，產生複數個第二狀態陣列SA_2。第三層電路單元102_3包含有一乘法反元素電路x-1_C，耦接於第二層電路單元102_2，用來根據第二狀態陣列SA_2產生一第三狀態陣列SA_3。第四層電路單元102_4包含有複數個乘法運算電路Mul_c，並聯地耦接於第三層電路單元102_3，用來根據第三狀態陣列SA_3產生複數個第四狀態陣列SA_4。第五層電路單元102_5可以是一後處理單元，用來根據第四狀態陣列SA_4產生輸出狀態陣列OSA。值得注意的是，第一狀態陣列SA_1、第二狀態陣列SA_2、第三狀態陣列SA_3、第四狀態陣列SA_4是以暫存器傳輸級(register-transfer level，RTL)碼描述。
相較於先前技術是以S-box電路實現位元組取代電路/逆位元組取代 運算，本發明實施例以複合域算術替代現有的S-box電路以縮短臨界路徑並且降低電路面積。由於加密的位元組取代運算或解密的逆位元組取代運算皆需要運算輸入位元組在GF(2)的乘法反元素，因此，本發明實施例中先定義x2在分別在GF((22)2)及GF(22)的轉換。
在GF((22)2)中，乘法運算電路Mul_c的輸入為兩組四位元資料，輸出為一組四位元資料。假設GF((22)2)中的位元組中的三個位元組k={k3k2k1k0}2為一乘法輸出位元組、q={q3q2q1q0}2為一第一乘法輸入位元組、w={w3w2w1w0}2為一第二乘法輸入位元組，其中位元k3、q3、w3分別為一最高位元；位元k2、q2、w2分別為一最次位元；位元k1、q1、w1分別為一次低位元；位元k0、q0、w0分別為一最低位元。
請參考第3圖，第3圖為本發明實施例之實現GF((22)2)之乘法運算電路Mul_c之示意圖。本發明實施例的GF((22)2)之乘法運算電路Mul_c經由複合域算術可將位元組k=qw的k={k3k2k1k0}2以(q3+q2)、(q1+q0)、(w3+w2)、(w1+w0)、q3w3、q2w2、q1w1、q0w0的運算硬體實現。
由第3圖可知，GF((22)2)之乘法運算電路Mul_c包含複數個互斥或閘XOR_1-XOR_4及複數個及閘AND_1-AND_4，其中互斥或閘XOR_1-XOR_4用來分別對第一乘法輸入位元組q之最高位元q3及次高位元q2、第一乘法輸入位元組q之最低位元q0及次低位元q1、第二乘法輸入位元組w之最高位元w3及次高位元w2、第二乘法輸入位元組w之最低位元w0及次低位元w1進行互斥或閘運算，以分別產生一互斥或閘結果。及閘AND_1-AND_4用來分別對第一乘法輸入位元組q之最高位元q3及第二乘法輸入位元組w之最高位元w3、第一乘法輸入位元組q之次高位元q2及第二乘法輸入位元組w之該次高位元w2、第一乘法輸入位元組q之次低位元q1及第二乘法輸入位元組w之次高位元w1、第一乘法輸入位元組q之最低位元q0及第二乘法輸入位元組w之最低位元w0進行及閘運算，以分別產生一及 閘結果。
進一步地，GF((22)2)中的乘法運算電路Mul_c根據互斥或閘結果、及閘結果、及閘AND_5-AND_8以及互斥或閘XOR_5-XOR_16，產生乘法輸出位元組k={k3k2k1k0}2。如此一來，相較於現有技術，本發明實施例的GF((22)2)之乘法運算電路Mul_c即可減少使用互斥或閘以及及閘以降低整體電路面積。
請參考第4圖，第4圖為本發明實施例之實現GF((22)2)之常數乘法平方運算電路x2&λ之示意圖。本發明實施例藉由複合域算術將複合域中的常數λ與複合域中的平方運算合併為一組運算式，以單一模組完成上述常數乘法平方運算。GF((22)2)之常數乘法平方運算電路x2&λ根據一常數乘法平方輸入位元組h={h3h2h1h0}2產生一常數乘法平方輸出位元組j={j3j2j1j0}2。常數乘法平方運算電路x2&λ包含複數個互斥或閘XOR_17-XOR_20，用來分別對常數乘法平方輸入位元組h之一最高位元h3及一最低位元h0、最高位元h3及一次高位元h2、次高位元h2及次低位元h1進行互斥或閘運算，以產生常數乘法平方輸出位元組q。如此一來，相較於現有技術，本發明實施例的GF((22)2)之常數乘法平方運算電路x2&λ即可於硬體上以及路徑延遲上減少使用互斥或閘。
請參考第5圖，第5圖為本發明實施例之實現GF((22)2)之乘法反元素電路x-1_c之示意圖。乘法反元素電路x-1_c根據一乘法反元素輸入位元組x={x3x2x1x0}2產生一乘法反元素輸出位元組x-1={x3 -1x2 -1x1 -1x0 -1}2。如第5圖所示，乘法反元素電路x-1_c包含一互斥或閘XOR_21、複數個反或閘NOR_1-NOR_6、複數個及閘AND_9-AND_12及複數個多工器MUX_1、MUX_2。其中，乘法反元素電路x-1_c根據乘法反元素輸入位元組x={x3x2x1x0}2及乘法反元素輸入位元組x之邏輯非值
Figure 110114114-A0305-02-0009-1
之一次高位元
Figure 110114114-A0305-02-0009-2
及一次低位元
Figure 110114114-A0305-02-0009-5
，輸出乘法反元素輸出位元組x-1之最高位元
Figure 110114114-A0305-02-0009-3
及一次高位元
Figure 110114114-A0305-02-0009-4
。
另一方面，乘法反元素電路x-1_c根據乘法反元素輸入位元組x及乘法 反元素輸入位元組x之邏輯非值
Figure 110114114-A0305-02-0010-6
，輸出乘法反元素輸出位元組之最低位元x0 -1及次低位元x1 -1。值得注意的是，乘法反元素輸出位元組之最低位元x0 -1及次低位元x1 -1是根據卡諾圖(Karnaugh map)化簡所決定以於硬體上減少電路面積。
另一方面，由第2圖可知，本發明實施例的位元組取代/逆位元組取代單元102中第二層電路單元102_2之輸入狀態陣列是第一狀態陣列SA_1經由一多工器MUX之選擇一選擇結果，並且第二層電路單元102_2之乘法運算電路Mul_c之第一乘法輸入位元組q、第二乘法輸入位元組w以及常數乘法平方運算電路x2&λ之常數乘法平方輸入位元組h是由選擇結果所決定；第三層電路單元102_3之乘法反元素電路x-1_c之乘法反元素輸入位元組x是由該二層電路單元102_2之第二狀態陣列SA_2之互斥或閘之一結果所決定；第四層電路單元102_4之乘法運算電路Mul_c之一第一乘法輸入位元組q、一第二乘法輸入位元組w是由第三層電路單元102_3之第三狀態陣列SA_3所決定。
此外，由於本發明實施例的單回合高階加密標準電路模組10是基於管線化架構實現，在第一層電路單元102_1與第二層電路單元102_2之間的一管線階段P_1具有一組暫存器、第二層電路單元102_3與第三層電路單元102_3之間的一管線階段P_2具有四組暫存器、第三層電路單元102_3與第四層電路單元102_4之間的一管線階段P_3具有三組暫存器、第四層電路單元102_4與第五層電路單元102_5之間的一管線階段P_4具兩組暫存器、第五層電路單元102_5與列移位運算/逆列移位運算單元104之間的一管線階段P_5具兩組暫存器，其中暫存器的容量大小與每條訊號線之位元數相同，即第一狀態陣列SA_1為包含有8位元之位元組，第二狀態陣列SA_2、第三狀態陣列SA_3、第四狀態陣列SA_4為包含有4位元之位元組，輸出狀態陣列OSA為包含8位元之位元組。
除此之外，本發明實施例的第一層電路單元102_1包含一同構映射 (isomorphism mapping)模組及一逆仿射變換(inversion affine transformation)模組，第五層電路單元102_2包含一逆同構映射(inversion isomorphism mapping)模組及一仿射變換(affine transformation)模組。
詳細而言，由於本發明實施例的第一層電路單元102_1是由同構映射模組以及逆仿射變換模組所組成，具有兩組八位元之輸出，並且是以暫存器傳輸級碼描述其矩陣運算式，進而由電子設計自動化(electronic design automation，EDA)合成出比合併兩個模組更小的電路面積。相似地，第五層電路單元102_5的逆同構映射模組及仿射變換模組也可由暫存器傳輸級碼描述其矩陣運算式，進而由電子設計自動化合成出比合併兩個模組更小的電路面積。
請參考第6圖，第6圖為本發明實施例之一單回合高階加密標準電路模組60之示意圖。單回合高階加密標準電路模組60係由單回合高階加密標準電路模組10衍生，因此沿用與單回合高階加密標準電路模組10具有相同功能的元件符號。與第1圖的單回合高階加密標準電路模組10不同之處在於，單回合高階加密標準電路模組60中包含有四個位元組取代/逆位元組取代單元102_a-102-d，列移位運算/逆列移位運算單元104所接收來自四個位元組取代/逆位元組取代單元102_a-102-d的輸出狀態陣列OSA為具有32位元的位元組，並且混合行運算/逆混合行運算單元106所接收來自列移位運算/逆列移位運算單元104的第五狀態陣列SA_5為具有32位元的位元組。值得注意的是，上述位元組取代/逆位元組取代單元的數量不以上述範例為限制，因此，第一狀態陣列SA_1-SA_5及輸出狀態陣列OSA的位元組將依據電路的配置而改變，而不限於上述實施例。
綜上所述，本發明實施例提供一種單回合高階加密標準電路模組，以利用複合域算術方式解決臨界路徑過長的問題，另一方面以電路管線化方式降低暫存器的使用數量，進而降低電路面積。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變 化與修飾，皆應屬本發明之涵蓋範圍。
10:單回合高階加密標準電路模組
102:位元組取代/逆位元組取代單元
102_1:第一層電路單元
102_2:第二層電路單元
102_3:第三層電路單元
102_4:第四層電路單元
102_5:第五層電路單元
104:列移位運算/逆列移位運算單元
106:混合行運算/逆混合行運算單元
ISA:輸入狀態陣列
MUX:多工器
SA_1:第一狀態陣列
SA_2:第二狀態陣列
SA_3:第三狀態陣列
SA_4:第四狀態陣列
SA_5:第五狀態陣列
OSA:輸出狀態陣列
Mul_c:乘法運算電路
x-1_c:乘法反元素電路
x2&λ:常數乘法平方運算電路
P_1-P_5:管線階段

Claims (13)

  1. 一種單回合高階加密標準(advanced encryption standard，AES)電路模組，其包含有：一位元組取代/逆位元組取代單元，用來替換一輸入狀態陣列中之元素以產生一輸出狀態陣列，其中該位元組取代/逆位元組取代單元包含有：一第一層電路單元，用來根據該輸入狀態陣列產生一第一狀態陣列；一第二層電路單元，包含有一常數乘法平方運算電路及一乘法運算電路，耦接於該第一層電路單元，用來根據該第一狀態陣列，產生複數個第二狀態陣列；一第三層電路單元，包含有一乘法反元素電路，耦接於該第二層電路單元，用來據該複數個第二狀態陣列產生一第三狀態陣列；一第四層電路單元，包含有複數個乘法運算電路，並聯地耦接於該第三層電路單元，用來根據該第三狀態陣列產生複數個第四狀態陣列；以及一第五層電路單元，用來根據該複數個第四狀態陣列產生該輸出狀態陣列；其中，該第一狀態陣列、該複數個第二狀態陣列、該第三狀態陣列、該複數個第四狀態陣列是以暫存器傳輸級(register-transfer level，RTL)碼描述；其中，該位元組取代/逆位元組取代單元是以一複合域算術(composite field arithmetic，CFA)以共用運算子及運算元方式實現；其中該第一層電路單元包含一同構映射(isomorphism mapping)模組及一逆仿射變換(inversion affine transformation)模組。
  2. 如請求項1所述之單回合高階加密標準電路模組，另包含： 一列移位運算/逆列移位運算單元，耦接於該位元組取代/逆位元組取代單元，用來對來自該位元組取代/逆位元組取代單元之該輸出狀態陣列進行一環狀位移，以產生一第五狀態陣列；以及一混合行運算/逆混合行運算單元，耦接於該列移位運算/逆列移位運算單元，用來對該第五狀態陣列進行一乘法運算。
  3. 如請求項1所述之單回合高階加密標準電路模組，其中該第五層電路單元包含一逆同構映射(inversion isomorphism mapping)模組及一仿射變換(affine transformation)模組。
  4. 如請求項1所述之單回合高階加密標準電路模組，其中該常數乘法平方運算電路用來根據一常數乘法平方輸入位元組產生一常數乘法平方輸出位元組，其中該常數乘法平方輸入位元組包含四個位元，且該常數乘法平方運算電路包含：複數個互斥或閘(XOR gate)，用來分別對該常數乘法平方輸入位元組之一最高位元及一最低位元、該最高位元及一次高位元、該次高位元及一次低位元進行互斥或閘運算，以產生該常數乘法平方輸出位元組。
  5. 如請求項1所述之單回合高階加密標準電路模組，其中該乘法運算電路用來根據一第一乘法輸入位元組及一第二乘法輸入位元組輸出一乘法輸出位元組，其中該第一乘法輸入位元組及該第二乘法輸入位元組分別包含四個位元，且該乘法運算電路包含有：複數個互斥或閘，用來分別對該第一乘法輸入位元組之一最高位元及一次高位元、該第一乘法輸入位元組之一最低位元及一次低位元、該第二乘法輸入位元組之一最高位元及一次高位元、該第二乘法輸入位元組之一最低位元及一次低位元進行互斥或閘運算，以產生一互斥或閘結果；以及複數個及閘(AND gate)，用來分別對該第一乘法輸入位元組之該最高位元 及該第二乘法輸入位元組之該最高位元、該第一乘法輸入位元組之該次高位元及該第二乘法輸入位元組之該次高位元、該第一乘法輸入位元組之該次低位元及該第二乘法輸入位元組之該次高位元、該第一乘法輸入位元組之該最低位元及該第二乘法輸入位元組之該最低位元進行及閘運算，以產生一及閘結果；其中，該乘法運算電路根據該互斥或閘結果以及該及閘結果產生該乘法輸出位元組。
  6. 如請求項1所述之單回合高階加密標準電路模組，其中該乘法反元素電路用來根據一乘法反元素輸入位元組產生一乘法反元素輸出位元組，其中該乘法反元素輸入位元組及該乘法反元素輸出位元組包含四個位元，且該乘法反元素電路包含：一互斥或閘；複數個反或閘(NOR)；複數個及閘；以及複數個多工器；其中，該乘法反元素電路根據該乘法反元素輸入位元組及該乘法反元素輸入位元組之邏輯非值之一次高位元及一次低位元，輸出該乘法反元素輸出位元組之一最高位元及一次高位元；其中，該乘法反元素電路根據該乘法反元素輸入位元組及該乘法反元素輸入位元組之邏輯非值，輸出該乘法反元素輸出位元組之一最低位元及一次低位元。
  7. 如請求項6所述之單回合高階加密標準電路模組，其中該乘法反元素輸出位元組之該最低位元及該次低位元是根據卡諾圖(Karnaugh map)化簡所決定。
  8. 如請求項1所述之單回合高階加密標準電路模組，其中該第二層電路單元之一輸入狀態陣列是該第一狀態陣列經由一多工器之選擇一選擇結果。
  9. 如請求項8所述之單回合高階加密標準電路模組，其中該第二層電路單元之該乘法運算電路之一第一乘法輸入位元組、一第二乘法輸入位元組以及該常數乘法平方運算電路之一常數乘法平方輸入位元組是由該選擇結果所決定。
  10. 如請求項1所述之單回合高階加密標準電路模組，其中該第三層電路單元之該乘法反元素電路之一乘法反元素輸入位元組是由該第二層電路單元之複數個該第二狀態陣列之互斥或閘之一結果所決定。
  11. 如請求項1所述之單回合高階加密標準電路模組，其中該第四層電路單元之該複數個乘法運算電路之一第一乘法輸入位元組、一第二乘法輸入位元組是由該第三層電路單元之該第三狀態陣列所決定。
  12. 如請求項1所述之單回合高階加密標準電路模組，其中該第一狀態陣列為包含有一第一數量位元之位元組、該複數個第二狀態陣列、該第三狀態陣列及該複數個第四狀態陣列為包含有一第二數量位元之位元組。
  13. 如請求項1所述之單回合高階加密標準電路模組，其中該輸入狀態陣列是由一明文(plaintext)資料所產生。
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