WO2022091692A1 - 誤り訂正回路、誤り訂正方法及び通信装置 - Google Patents

誤り訂正回路、誤り訂正方法及び通信装置 Download PDF

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WO2022091692A1
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error correction
circuit
error
correction
bit
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靖行 遠藤
公昭 飯塚
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Ｎｔｔエレクトロニクス株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received

Definitions

  • the present invention relates to an error correction circuit, an error correction method, and a communication device capable of improving transmission characteristics.
  • An error correction circuit is provided between transmission and reception to reduce data errors in transmission characteristics.
  • the transmission side performs error correction coding on the data
  • the reception side performs error correction according to the coding to improve the transmission characteristics.
  • an error correction method for example, a Hamming code, a BCH code, a Reed-Solomon code, a convolutional code / Viterbi decoding, and the like are generally well known.
  • a Hamming code for example, a Hamming code, a BCH code, a Reed-Solomon code, a convolutional code / Viterbi decoding, and the like are generally well known.
  • high performance such as LDPC (low-density parity-check code) has become possible.
  • An error correction method is used.
  • Patent Documents 1 and 2 data are arranged in a matrix such as n rows ⁇ m columns, and error correction processing is performed on the data in the row direction and the column direction to improve the correction capability. Improvements are being made.
  • the hard determination that performs the correction process based on the result of decoding to "1" or "0" and the coordinates of the received signal on the complex plane ("1" or "0") are used.
  • There is a soft judgment that performs correction processing based on (before decoding) and the latter method has higher correction capability than the former method, but the circuit and processing scale increase and power consumption also increases.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide an error correction circuit, an error correction method, and a communication device capable of improving transmission characteristics while suppressing the circuit scale.
  • the error correction circuit of the present invention performs a row-direction error correction process on array data that has been first encoded in the row direction on the transmitting side.
  • Error correction processing circuit and error detection processing that performs error detection processing in the column direction for the array data that has been second-encoded in the column direction on the transmitting side and detects errors of at least 1 bit or more.
  • the correction bit is referred to as a correction bit with respect to the circuit and the bit corrected by the first error correction processing circuit.
  • the high-probability row detection circuit that detects the rows of the array data in descending order of the sum of the likelihood calculation circuits and the likelihood of the correction bits for each row output from the correction bit likelihood calculation circuit, and the error detection.
  • a second error correction processing circuit that corrects a bit at which the column in which the error is detected intersects with the row detected by the high-probability row detection circuit is provided. Have.
  • the error correction circuit of the present invention performs a row-direction error correction process on the array data that has been first encoded in the row direction on the transmitting side.
  • Error correction processing circuit and error detection processing that performs error detection processing in the column direction for the array data that has been second-encoded in the column direction on the transmitting side and detects errors of at least one bit or more.
  • the correction bit is referred to as a correction bit with respect to the circuit and the bit corrected by the first error correction processing circuit. It has a likelihood calculation circuit and a second error correction processing circuit that corrects errors in the order of the row with the highest sum of the likelihoods of the correction bits when an error of 1 bit or more is detected in the error detection processing circuit. ..
  • the error correction method of the present invention includes an error correction processing circuit, an error detection processing circuit, a second error correction processing circuit, and a correction bit likelihood calculation circuit.
  • An error correction method executed in a correction circuit wherein the first error correction processing circuit performs error correction processing in the row direction for array data that has been first encoded in the row direction on the transmitting side.
  • the error detection processing circuit performs error detection processing of at least one bit or more in the column direction for the array data that has been second-encoded in the column direction on the transmitting side.
  • the correction bit likelihood calculation circuit refers to the bit corrected by the first error correction processing circuit as a correction bit, calculates the likelihood as an index indicating the certainty of the bit, and calculates the likelihood for each row of the sequence data.
  • the step of calculating the sum of the calculated likelihoods of the correction bits and the second error correction processing circuit detects an error of one bit or more in the error detection processing circuit, the likelihood of the correction bits. It has a step of correcting bits in descending order of the sum of.
  • an error correction circuit an error correction method, and a communication device capable of improving transmission characteristics while suppressing the circuit scale.
  • FIG. 1 is a configuration example of a communication device including an error correction circuit according to an embodiment of the present invention.
  • FIG. 2A is a diagram for explaining a coding operation on the transmitting side according to the embodiment of the present invention.
  • FIG. 2B is a diagram for explaining a coding operation on the transmitting side according to the embodiment of the present invention.
  • FIG. 2C is a diagram for explaining a coding operation on the transmitting side according to the embodiment of the present invention.
  • FIG. 2D is a diagram for explaining a coding operation on the transmitting side according to the embodiment of the present invention.
  • FIG. 3A is a diagram showing a configuration example of an error correction circuit according to an embodiment of the present invention.
  • FIG. 3A is a diagram showing a configuration example of an error correction circuit according to an embodiment of the present invention.
  • FIG. 3B is a diagram for explaining an error correction operation on the receiving side of the error correction circuit according to the embodiment of the present invention.
  • FIG. 4 is a diagram for explaining the operation of the first error correction processing circuit according to the embodiment of the present invention.
  • FIG. 5 is a diagram for explaining the correction bit likelihood according to the embodiment of the present invention.
  • FIG. 6A is a diagram for explaining the operation of the second error correction processing circuit according to the embodiment of the present invention.
  • FIG. 6B is a diagram for explaining the operation of the second error correction processing circuit according to the embodiment of the present invention.
  • FIG. 7 is a flow chart for explaining the operation of the error correction method according to the embodiment of the present invention.
  • the first error correction process is performed in the row direction for the array data encoded in the row direction (first coding) on the transmitting side, and the coding is performed in the column direction on the transmitting side.
  • An error is detected in the column direction for the converted (second coded) array data, and a second error correction process is performed.
  • the correction bit likelihood is calculated for the bits corrected by the first error correction process in the row direction, and the bit at which the column in which the error is detected intersects with the row having the large correction bit likelihood. Is configured to correct.
  • the correction bit likelihood is an index indicating the certainty (reliability) of the bits of the received signal, and includes bits that could not be corrected or are likely to be corrected by mistake in the first error correction process. It is an index for estimating the row.
  • “the sum of the likelihoods is large” means that the correction could not be made or there is a high possibility that the correction was made erroneously.
  • “the likelihood (sum) is large” and “the likelihood (sum) is high” are synonymous. Likelihood may be used as reliability information.
  • an error correction circuit capable of improving transmission characteristics while suppressing the circuit scale is configured by combining a first error correction having high correction capability and a second error correction using simple error detection. be able to.
  • first error correction coding soft judgment error correction, for example, LDPC, etc.
  • Coding for simple error detection a code for detecting a single error or a plurality of errors, for example, a CRC check, etc.
  • the first error correction one having a relatively short code length and a reduced circuit scale can be used.
  • the same array data as on the transmitting side is configured, and the first error correction processing is performed on the data in the row direction.
  • a predetermined number of rows are detected in descending order of the sum of the likelihoods, which is an index indicating the certainty of the bits.
  • the likelihood can be calculated based on the absolute value of the difference between the coordinates of the received signal before error correction in the complex plane and the coordinates of the nearest signal point among the signal points (constellation) set on the transmitting side. ..
  • the smaller the coordinate difference is, the higher the likelihood is in the complex plane and a predetermined number of rows are detected in ascending order of the sum of the absolute values of the coordinate differences.
  • error detection is further performed for the data in the column direction after the first error correction processing.
  • a second error correction process is performed on the bits intersecting the column in which the error is detected in the order of the rows detected in descending order of the likelihood.
  • an error correction circuit capable of improving transmission characteristics while suppressing the circuit scale is configured by combining a first error correction having high correction capability and a second error correction using simple error detection. be able to.
  • the code length is shortened to reduce the circuit scale, and the resulting decrease in error correction capability can be compensated for by a simpler second error correction.
  • FIG. 1 is a configuration example of a communication device including an error correction circuit according to an embodiment of the present invention.
  • FIG. 1 is an example in which the error correction circuit 20 according to the embodiment of the present invention is applied to a communication device of a coherent optical communication system.
  • the subject of the present invention is not limited to the coherent optical communication type communication device, but can be applied to all communication devices including other radios.
  • the transmitting side device includes a transmitting signal processing circuit 100 and a transmitting optical module 300
  • the receiving side device includes a receiving optical module 400 and a receiving signal processing circuit 200
  • the transmission signal processing circuit 100 can include an error correction coding circuit 10.
  • the reception signal processing circuit 200 can include an AD conversion circuit 30, a wavelength dispersion compensation circuit 40, a polarization dispersion compensation circuit 50, and an error correction circuit 20.
  • the transmitting side device and the receiving side device are connected via an optical fiber 500.
  • the error correction coding circuit 10 in the transmission signal processing circuit 100 performs error correction coding for the transmission data.
  • the transmission optical module 300 generates an optical signal from transmission data encoded for error correction.
  • a horizontally polarized optical signal X and a vertically polarized optical signal are combined and transmitted.
  • the transmission data is divided into horizontally polarized optical signal data (XI, XQ) and vertically polarized optical signal data (YI, YQ).
  • XI and XQ indicate the coordinates on the horizontal axis and the orthogonal axis on the complex plane of the data for the horizontally polarized optical signal, that is, the horizontal component and the orthogonal component, respectively.
  • YI and YQ indicate the coordinates on the horizontal axis and the orthogonal axis on the complex plane of the vertically polarized optical signal data, that is, the horizontal component and the orthogonal component, respectively.
  • the transmission data is mapped to the coordinates on the complex plane of the carrier wave (signal LD: laser diode) and transmitted to the receiving side via the optical fiber 500.
  • the received optical module 400 generates received data from the received optical signal.
  • the received optical module 400 can output data for horizontally polarized optical signals (XI, XQ) and data for vertically polarized optical signals (YI, YQ). These data (XI, XQ, YI, YQ) are converted into digital signals by the AD conversion circuit 30 in the received signal processing circuit 200 and supplied to various compensation circuits.
  • the wavelength dispersion compensating circuit 40 compensates for the wavelength dispersion of the supplied signal
  • the polarization dispersion compensating circuit 50 compensates for the polarization dispersion of those signals
  • the error correction circuit 20 performs data error correction processing. ..
  • the transmission data is transmitted as a horizontally polarized light signal and a vertically polarized light signal, but it is also possible to send only one of the polarized signals. Even in that case, the error correction circuit 20 according to the embodiment of the present invention can be used.
  • the communication device that can use the error correction circuit 20 according to the embodiment of the present invention is not limited to the above-mentioned coherent optical communication device.
  • the error correction circuit 20 according to the embodiment of the present invention can also be used in other communication devices including wireless communication. It goes without saying that such a communication device is also within the scope of the present invention. In wireless communication, only one of the polarization signals is often used.
  • FIG. 2A-2D is a diagram for explaining a coding operation on the transmitting side according to the embodiment of the present invention.
  • the numerical values such as the number of bits shown in the figure are examples, and the present invention is not limited to these numerical values.
  • 2A is an example of an arrangement of transmission data
  • FIG. 2B is a configuration example when optical signal data (XI / XQ / YI / YQ) is applied to one row of FIG. 2A
  • FIG. 2C is FIG. 2B.
  • 2D is a configuration example in which optical signal data (XI / XQ / YI / YQ) is applied to the entire configuration example of FIG. 2A.
  • the circuit scale can be reduced by shortening the code length (information bit + redundant bit).
  • the error correction code for detecting an error a CRC (Cyclic Redundancy Check), a Hamming code, a BCH code, a Reed-Solomon code, or the like can be used.
  • the CRC can be configured with a circuit much smaller than the LDPC based on the soft determination.
  • error detection such as CRC can detect a single error or a plurality of errors. It is also possible to use soft judgment or hard judgment in error detection. In general, using soft judgment has better error correction capability than using hard judgment. On the other hand, it is possible to further reduce the circuit scale by using the hardness determination.
  • the information bits are arranged in 98 rows in the column direction with 608 bits in the row direction.
  • error correction coding on the transmitting side, first, a 2-bit error detection redundant bit is added to the 98-bit information bit in the column direction, and each column constitutes a 100-bit column-direction bit. Next, 288 bits of error correction redundant bits are added to 608 bits in the row direction (information bits (1 to 98 lines) and error detection redundant bits (99, 100 lines)), and 896-bit lines are added. Consists of directional bits. This completes the coding for 100 lines.
  • a 288-bit error correction redundant bit is added to the 608-bit information bits (lines 1 to 98) in the row direction to form an 896-bit row-direction bit, and then the next To the 98-bit information bits (1 to 608 columns) and error correction redundant bits (609 to 896 columns) in the column direction, 2 bit error detection redundant bits are added to the 100-bit column direction. It is also possible to configure bits.
  • FIG. 2B shows a configuration example of a data string of XI / XQ / YI / YQ.
  • Each data string is composed of four minimum frames (XI-1 to XI-4, XQ-1 to XQ-4, YI-1 to YI-4, YQ-1 to YQ-4), and each minimum frame. Consists of 38 bits of information bits and 18 bits of redundant bits. This redundant bit can be generated, for example, by LDPC coding with a short code length.
  • the data string of FIG. 2B is organized into information bits and redundant bits in the order of XI / XQ / YI / YQ as shown in FIG. 2C.
  • the data string for one row in FIG. 2A is composed of XI information bits ⁇ 4 + XQ information bits ⁇ 4 + YI information bits ⁇ 4 + YQ information bits ⁇ 4, and XI redundant bits ⁇ 4 + XQ redundant bits ⁇ 4 + YI. It can be configured by redundant bits ⁇ 4 + YQ redundant bits ⁇ 4.
  • the data string of XI / XQ / YI / YQ becomes a data array as shown in FIG. 2D.
  • error detection redundant bits are added for 608 columns in the column direction to the XI / XQ / YI / YQ information bits arranged in 608 ⁇ 98 first, and then in the row direction. For 100 lines, an error correction redundant bit is added. At this time, in the addition of the error correction redundant bit, the error correction coding is performed for the XI / XQ / YI / YQ data in the short code length unit of the minimum frame (38 information bits + 18 redundant bits). ..
  • the error correction circuit 20 is shared by encoding the redundant bits for error detection for the second line of the 99th and 100th lines in the minimum frame unit as in the case of XI / XQ / YI / YQ. can do.
  • FIG. 3A is a diagram showing a configuration example of an error correction circuit according to an embodiment of the present invention.
  • the error correction circuit 20 on the receiving side includes a first error correction processing circuit 21, an error detection processing circuit 26, and a second error correction processing circuit 27, which include a data arrangement circuit 22 and an error correction processing circuit (row by row) 23. It has a correction bit likelihood calculation circuit 24 and a high likelihood row detection circuit 25.
  • the reception signal XI / XQ / YI / YQ is supplied to the first error correction processing circuit 21 from the polarization dispersion compensation circuit 50 shown in FIG. As shown in FIG. 3B, these data are arranged in the data arrangement circuit 22 in the same manner as the data arrangement configured on the transmitting side. That is, 16 frames of XI ⁇ 4 + XQ ⁇ 4 + YI ⁇ 4 + YQ ⁇ 4 are configured per line. Each frame has a short code length of 38 bits for information bits, 18 bits for redundant bits, and 56 bits for code length. The configuration per line is the same as that of FIG. 2C on the transmitting side.
  • FIG. 4 is a diagram for explaining the operation of the first error correction processing circuit according to the embodiment of the present invention.
  • the first error correction processing circuit 21 has 16 error correction circuits for a code length of 56 bits.
  • the error correction for one line of the data array is configured to be performed by 16 correction circuits at a time.
  • the circuit scale can be made very small because the code length is short. Even if this is provided in 16 circuits, the first error correction processing circuit is configured on a much smaller circuit scale than a circuit that processes data strings (information bits 608 bits + redundant bits 288 bits) processed by 16 circuits at once. can do.
  • the circuit scale increases as the code length increases. Therefore, as shown in FIG. 4, the first error correction process is composed of a plurality of circuits for short code lengths. Therefore, the circuit scale can be reduced to about 1/100 or less.
  • the code length in the example of FIG. 4 is 869 bits, but can be appropriately determined depending on the state of the applied transmission line and the circuit scale of the communication device.
  • the code length in this embodiment is preferably 1000 bits or less, for example.
  • error correction processing is sequentially performed on 98 rows of information bits and 2 rows of error detection redundant bits according to the above configuration, and as a result, 608 bits ⁇ 100 rows of data are obtained. It is output.
  • the error detection processing circuit 26 performs error detection processing in the column direction with respect to the data of 608 bits ⁇ 98 rows, which is the output from the first error correction processing circuit.
  • CRC is adopted as an error detection method, and error detection of 1 bit or more is performed for each column.
  • the error detection processing circuit 26 outputs information on the column in which the error is detected (the column in which the error is detected and the number of error detection bits for each column).
  • the error correction detection method by CRC a hard determination method can be used, and the circuit scale can be made smaller than that of a high-performance error correction method (LDPC or the like) using a soft determination method. It is also possible to detect a plurality of error bits. It is also possible to detect an error by using a BCH code, a Hamming code, a Reed-Solomon code, etc., which have a smaller circuit scale than LDPC or the like in soft determination.
  • the correction bit likelihood calculation circuit 24 calculates the likelihood of the correction bit for each row based on the correction bit information from the first error correction processing circuit 21. Likelihood is an index showing the certainty of the bit before correction.
  • FIG. 5 is a diagram for explaining the likelihood of the correction bit. In this figure, the data for the horizontally polarized optical signal (XI, XQ) is described, but the same applies to the data for the vertically polarized optical signal (YI, YQ).
  • the target of the correction processing is a complex plane such as (XI, XQ) or (YI, YQ). It is the coordinate data above.
  • the deviation amount from the ideal coordinate point set on the transmitting side is taken into consideration in the determination.
  • the likelihood is determined by the coordinates (XIr, XQr) and (YIr, YQr) of the received signal before the error correction and the transmitting side in the identification area of the received signal, respectively, with respect to the correction bits corrected by the first error correction process. It is expressed based on the absolute value of the difference between the coordinates (XIt, XQt) and (YIt, YQt) of the signal point (constellation) set in.
  • the coordinates (XIt, XQt) and (YIt, YQt) are hereinafter referred to as "ideal signal points" or "ideal coordinate points".
  • the coordinates of the ideal signal point are the ideal coordinates in the identification area that can be determined as the data after error correction, and correspond to the mapping coordinates at the time of transmission.
  • A1 is the amplitude of the received signal before error correction
  • A0 is the amplitude of the ideal signal point
  • ⁇ is the phase difference of those signals.
  • the same can be shown for the data for the vertically polarized optical signal.
  • error correction if the received signal is determined to be an error, it is corrected to an ideal signal point in another identification area.
  • This likelihood is measured by the amount of offset due to noise from the ideal coordinate point, and it is estimated that the smaller the amount of offset, the greater the "certainty (reliability)" of the data. "Probability” is the reproducibility of an ideal coordinate point on the transmitting side.
  • the likelihood value and the difference (offset amount) on the coordinates have an inverse relationship of increase / decrease. In the following description, high likelihood means that the difference (offset amount) on the coordinates is small. Since some bits are corrected in the first error correction processing circuit 21, the likelihood (correction bit likelihood) is calculated for all the corrected bits. Further, in each row of the data array, the sum of the likelihoods of the correction bits is calculated and output.
  • the difference (shift amount) in the coordinates is used as the index of the likelihood, but the calculation of the likelihood is not limited to the one using the difference in the coordinates described above.
  • Likelihood which is an index showing certainty
  • the likelihood ratio LLR which is the logarithm of the likelihood ratio, is also included in the likelihood in the present invention.
  • the high-likelihood row detection circuit 25 detects rows in descending order of the sum based on the sum of the correction bit likelihoods of each row from the correction bit likelihood calculation circuit 24.
  • Bit errors generally occur when disturbances such as noise are added to the bit string and exceed the identification area of each bit. In this case, if the number of errors is within the correctable number, the bit error is corrected. However, when a large noise or the like is added and the number of errors exceeds the correctable number, a bit error that cannot be corrected occurs. Further, when a larger noise or the like is added, even a bit that is not originally an error may be erroneously corrected. In this way, in the case of a data string in a very poor transmission state, it can be estimated that there are still bits that have been erroneously corrected or failed to be corrected.
  • the data string in such a poor transmission state has a large correction bit likelihood described above (a small difference in coordinates). ) It became clear that it can be estimated. Then, it was found that the probability of erroneous correction or the existence of bits that failed to be corrected is estimated to be high in the order of the line with the largest sum of the likelihoods of the correction bits. Originally, when the likelihood is high, it is estimated that the probability of error is low, but the line with many corrected bits is presumed to be the line whose transmission state is considerably deteriorated.
  • the second error correction process by correcting the bits in which the error is detected in the order of the line having the highest probability, additional errors are corrected or failed to be corrected in the first error correction process.
  • Error correction can be performed to supplement the first error correction process.
  • the likelihood is not limited to the above-mentioned difference on the coordinates, and another index may be used as long as it is an index indicating certainty.
  • FIGS. 6A and 6B are diagrams for explaining the operation of the second error correction processing circuit 27 according to the embodiment of the present invention.
  • the second error correction processing circuit 27 is based on the column in which the error was detected from the error detection processing circuit 26, the number of error detection bits in each column, and the row detected by the high-probability row detection circuit 25. , Make additional error correction. Specifically, for the bits at which the column where the error is detected by the error detection processing circuit 26 and the row selected by the high likelihood row detection circuit 25 intersect, the number of detection bits is equal to the row having the highest sum of likelihood. Correction, that is, bit inversion is performed.
  • FIG. 6A shows the high-likelihood row detection circuit 25 as a result of performing error correction processing for each row of rows 1 to 100 by the first error correction processing circuit 21, as the first row (R3), second row. This is the case where it is assumed that the 50th line (R50) is detected as the second. Rn indicates the nth row (row).
  • the error detection processing circuit 26 can detect an error of 3 bits or more, and in that case, a second error correction process is performed according to the number of detected error bits. Will be.
  • the information bits corrected by the second error correction processing circuit 27 are output as XI / XQ / YI / YQ data of 608 columns ⁇ 98 rows, respectively.
  • the bits erroneously corrected or uncorrected by the first error correction are corrected by the second error using error detection much simpler than the first error correction. Can be easily corrected by.
  • additional error correction is performed on the bits erroneously corrected or presumed not to be corrected in the first error correction processing to supplement the first error correction processing.
  • can. By combining the first error correction with high correction capability and the second error correction using simple error detection, it is possible to construct an error correction circuit capable of improving the transmission characteristics while suppressing the circuit scale.
  • double error correction is performed as in the conventional concatenated code, complicated error correction calculation is performed using the coordinates of the received signal itself as the likelihood information in the second error correction process.
  • the likelihood is used for estimating the row whose transmission state is poor, and the calculation of the error detection process can use a simple hard determination process.
  • the likelihood is used to detect a bad row, it is possible to obtain an error correction capability of a soft judgment processing level as a whole. Therefore, it is possible to realize the same error correction capability with a smaller circuit scale. Further, in the first error correction, if the code length is configured to be extremely short, the circuit scale can be further reduced.
  • FIG. 7 is a flow chart for explaining the operation of the error correction method according to the embodiment of the present invention.
  • the error correction method of the present embodiment is an error correction circuit 20 including a first error correction processing circuit, an error detection processing circuit, a second error correction processing circuit, a correction bit likelihood calculation circuit, and a high likelihood row detection circuit. Is executed in.
  • the data arranging circuit 22 arranges data similar to the data arrangement configured on the transmitting side. (Step S2).
  • the error correction processing circuit (row by row) 23 performs the first error correction processing in the row direction with respect to the array data arranged in the data array circuit 22 (step S3).
  • the correction bit likelihood calculation circuit 24 has the coordinates on the complex plane of the received signal of the bit before correction and the complex plane of the ideal signal point set on the transmitting side with respect to the bit corrected by the first error correction processing circuit.
  • the likelihood is calculated based on the absolute value of the difference from the above coordinates, and the total value of the calculated likelihoods of the correction bits is output for each row of the array data (step S4).
  • the high-likelihood row detection circuit 25 detects rows of array data in descending order of the total value of the correction bit likelihoods in each row from the correction bit likelihood calculation circuit 24 (step S5).
  • the error detection processing circuit 26 has at least one bit or more in the column direction for the array data encoded in the column direction on the transmitting side with respect to the bits corrected by the first error correction processing circuit 21. Error detection processing is performed (step S6).
  • the second error correction processing circuit 27 sets the column in which the error is detected and the correction bit in the order of the row having the highest sum of the likelihoods of the correction bits. Correct the bits that intersect the rows output by the likelihood calculation circuit (step S7).
  • the sum of the likelihoods indicates the total value in the row of numerical values (likelihoods) representing the certainty of each correction bit before correction.
  • the second error correction processing circuit 27 outputs the corrected information bit as XI / XQ / YI / YQ data (step S8).
  • the data width can be limited to the standardized range, so that the circuit scale of the memory or the like for storing the total value of the likelihoods can be limited. Can be reduced.
  • the circuit scale of the entire error correction circuit is further increased by using the normalized value y instead of the row detected by the high likelihood row detection circuit 25. It is possible to reduce it. Since the normalized value y also shows the likelihood, the second error correction process can be regarded as the soft determination process, and the correction ability can be improved as compared with the hard determination process.
  • the present invention can be used as an error correction circuit and a communication device in optical communication and the like.

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Abstract

本発明の誤り訂正回路（２０）は、行方向に対して第１の符号化を行った配列データに対して行方向に誤り訂正処理を行う第１の誤り訂正処理回路（２１）と、列方向に対して第２の符号化を行った配列データに対して列方向に誤り検出処理を行う誤り検出処理回路（２６）と、第１の誤り訂正処理回路（２１）で訂正されたビットに関して訂正ビットと称し、行毎に訂正ビットの尤度の和を算出する訂正ビット尤度算出回路（２４）と、訂正ビット尤度算出回路（２４）から出力された行毎の訂正ビットの尤度の和が高い順に、配列データの行を検出する高尤度行検出回路（２５）と、誤り検出処理回路（２６）において誤りが検出された列と高尤度行検出回路（２５）で検出された行とが交差するビットを訂正する第２の誤り訂正処理回路（２７）とを有する。回路規模を抑えつつ伝送特性を向上することができる誤り訂正回路を提供することができる。

Description

誤り訂正回路、誤り訂正方法及び通信装置
　本発明は、伝送特性を向上することができる誤り訂正回路、誤り訂正方法及び通信装置に関する。
　コヒーレント光通信では、伝送特性の向上のために、伝送途中に生じる歪及び周波数／位相変動をデジタル信号処理によって補償しており、更なる伝送特性向上のために、上記の補償機能に加えて、送受間に誤り訂正回路を設けて伝送特性におけるデータ誤りの低減を図っている。一般的には、送信側でデータに対して誤り訂正用符号化を行い、受信側でその符号化に応じて誤り訂正を行うことで、伝送特性の向上を図っている。
　誤り訂正方法としては、例えば、ハミング符号、ＢＣＨ符号、及びリードソロモン符号、並びに、畳み込み符号／ビタビ復号等が一般的によく知られている。特に、近年の通信装置においては、ＣＰＵの計算能力の発展によって、複雑かつ大量の処理が可能となったため、ＬＤＰＣ（低密度パリティ検査符号：low-density parity-check code）のような高性能な誤り訂正方法が使用されている。また、近年においては、特許文献１、２のように、データをｎ行×ｍ列のように行列状に配置し、行方向及び列方向のデータに対して誤り訂正処理を行い、訂正能力の向上が図られている。
　更に、誤り訂正の処理においては、"１"や"０"に復号した結果をもとに訂正処理を行う硬判定と、受信信号の複素平面上での座標（"１"や"０"に復号される前）をもとに訂正処理を行う軟判定とがあり、後者の方法は前者の方法と比較して訂正能力は上がるが、回路や処理規模は増え消費電力も大きくなる。
特開２００６－０７４６５６号公報 特開２００６－２９５５１０号公報
　このように、高い伝送特性を必要とする通信においては、軟判定でかつ高性能な誤り訂正方法を使用する必要があり、その場合、回路規模や消費電力が大きくなるという問題があった。また、データ誤りは、熱雑音に対しては比較的ランダムに発生するが、偏波変動等に対しては連続的に発生する場合（バースト誤り）がある。このようなバースト誤りに対しては、符号化を行う単位（符号長）を長くしたり、誤りを散らす単位（インタリーブ長）を長くしたりする必要があった。この場合も、回路規模や消費電力の増大につながる。
　本発明は、上記課題を解決するためになされたものであり、回路規模を抑えつつ伝送特性を向上することができる誤り訂正回路、誤り訂正方法及び通信装置を提供することを目的とする。
　上述したような課題を解決するために、本発明の誤り訂正回路は、送信側で行方向に対して第１の符号化を行った配列データに対して行方向に誤り訂正処理を行う第１の誤り訂正処理回路と、送信側で列方向に対して第２の符号化を行った前記配列データに対して列方向に誤り検出処理を行い少なくとも１ビット以上の誤りの検出を行う誤り検出処理回路と、前記第１の誤り訂正処理回路で訂正されたビットに関して訂正ビットと称し、ビットの確からしさを表す指標を尤度として、行毎に前記訂正ビットの尤度の和を算出する訂正ビット尤度算出回路と、前記訂正ビット尤度算出回路から出力された行毎の訂正ビットの尤度の和が高い順に、前記配列データの行を検出する高尤度行検出回路と、前記誤り検出処理回路において１ビット以上の誤りが検出された場合、誤りが検出された列と前記高尤度行検出回路で検出された行とが交差するビットを訂正する第２の誤り訂正処理回路とを有する。
　上述したような課題を解決するために、本発明の誤り訂正回路は、送信側で行方向に対して第１の符号化を行った配列データに対して行方向に誤り訂正処理を行う第１の誤り訂正処理回路と、送信側で列方向に対して第２の符号化を行った前記配列データに対して列方向に誤り検出処理を行い少なくとも１ビット以上の誤りの検出を行う誤り検出処理回路と、前記第１の誤り訂正処理回路で訂正されたビットに関して訂正ビットと称し、ビットの確からしさを表す指標を尤度として、行毎に前記訂正ビットの尤度の和を算出する訂正ビット尤度算出回路と、前記誤り検出処理回路において１ビット以上の誤りが検出された場合、訂正ビットの尤度の和が高い行の順に、誤り訂正を行う第２の誤り訂正処理回路とを有する。
　上述したような課題を解決するために、本発明の誤り訂正方法は、第１の誤り訂正処理回路、誤り検出処理回路、第２の誤り訂正処理回路、訂正ビット尤度算出回路を備えた誤り訂正回路において実行される誤り訂正方法であって、前記第１の誤り訂正処理回路が、送信側で行方向に対して第１の符号化を行った配列データに対して行方向に誤り訂正処理を行うステップと、前記誤り検出処理回路が、送信側で列方向に対して第２の符号化を行った前記配列データに対して列方向に少なくとも１ビット以上の誤り検出処理を行うステップと、前記訂正ビット尤度算出回路が、前記第１の誤り訂正処理回路で訂正されたビットに関して訂正ビットと称し、ビットの確からしさを表す指標として尤度を算出し、前記配列データの行毎に、算出された前記訂正ビットの尤度の和を算出するステップと、前記第２の誤り訂正処理回路が、前記誤り検出処理回路において１ビット以上の誤りが検出された場合、前記訂正ビットの尤度の和が高い行の順に、ビットを訂正するステップとを有する。
　本発明によれば、回路規模を抑えつつ伝送特性を向上することができる誤り訂正回路、誤り訂正方法及び通信装置を提供することが可能となる。
図１は、本発明の実施の形態に係る誤り訂正回路を含む通信装置の構成例である。 図２Ａは、本発明の実施の形態に係る送信側の符号化動作を説明するための図である。 図２Ｂは、本発明の実施の形態に係る送信側の符号化動作を説明するための図である。 図２Ｃは、本発明の実施の形態に係る送信側の符号化動作を説明するための図である。 図２Ｄは、本発明の実施の形態に係る送信側の符号化動作を説明するための図である。 図３Ａは、本発明の実施の形態に係る誤り訂正回路の構成例を示す図である。 図３Ｂは、本発明の実施の形態に係る誤り訂正回路の受信側の誤り訂正動作を説明するための図である。 図４は、本発明の実施の形態に係る第１の誤り訂正処理回路の動作を説明するための図である。 図５は、本発明の実施の形態に係る訂正ビット尤度を説明するための図である。 図６Ａは、本発明の実施の形態に係る第２の誤り訂正処理回路の動作を説明するための図である。 図６Ｂは、本発明の実施の形態に係る第２の誤り訂正処理回路の動作を説明するための図である。 図７は、本発明の実施の形態に係る誤り訂正方法の動作を説明するためのフロー図である。
　以下、本発明の実施の形態を図面を参照して説明する。但し、本発明は、多くの異なる態様で実施することが可能であり、以下に説明する実施の形態に限定して解釈すべきではない。
＜本発明の概要＞
　本発明は、送信側で行方向に対して符号化（第１の符号化）を行った配列データに対して行方向に第１の誤り訂正処理を行い、送信側で列方向に対して符号化（第２の符号化）を行った配列データに対して列方向に誤りの検出を行って、第２の誤り訂正処理を行う。第２の誤り訂正処理では、行方向の第１の誤り訂正処理で訂正されたビットに関して訂正ビット尤度を算出し、誤りが検出された列と訂正ビット尤度の大きい行とが交差するビットを訂正するように構成されている。ここで、訂正ビット尤度は、受信信号のビットの確からしさ（信頼性）を示す指標であり、第１の誤り訂正処理において、訂正できなかった或いは誤って訂正した可能性が高いビットを含む行を推定するための指標である。本実施形態において、「尤度（の和）が大きい」とは、訂正できなかった或いは誤って訂正した可能性が高いことを示す。なお、「尤度（の和）が大きい」と「尤度（の和）が高い」は、同義である。尤度は、信頼性情報としてもよい。
　本発明では、訂正能力の高い第１の誤り訂正と簡易な誤り検出を用いた第２の誤り訂正を組み合わせることで、回路規模を抑えつつ伝送特性を向上することができる誤り訂正回路を構成することができる。
　送信側では、伝送データを並列に配列し、行方向のデータに対して訂正能力の高い第１の誤り訂正符号化（軟判定誤り訂正、例えば、ＬＤＰＣ等）を行い、列方向のデータに対して簡易な誤り検出のための符号化（単一或いは複数の誤りを検出する符号、例えば、ＣＲＣチェック等）を行う。なお、第１の誤り訂正は、比較的符号長を短くして回路規模を低減したものを使用することができる。
　受信側では、送信側と同様の配列データを構成し、行方向のデータに対して第１の誤り訂正処理を行う。第１の誤り訂正処理における誤り訂正ビットに関して、ビットの確からしさを示す指標である尤度の和が大きい順に所定の数の行を検出する。例えば、尤度は、複素平面において誤り訂正前の受信信号の座標と送信側で設定した信号点（constellation)のうち最も近い信号点の座標との差分の絶対値に基づいて算出することができる。この場合、複素平面において座標差分が小さい程尤度は高いとみなして、座標差分の絶対値の和が小さい順に所定の数の行を検出する。尤度が高い順に所定の数の行を検出することで、行方向のデータに対する第１の誤り訂正処理において、雑音等の影響を多大に受けて訂正できなかった或いは誤って訂正した可能性が高い行を推定することができる。
　受信側では、さらに、第１の誤り訂正処理後の列方向のデータに対して、誤り検出を行う。列方向のデータに対して誤りを検出した場合、尤度の高い順に検出した行の順に、誤りを検出した列と交差するビットに対して第２の誤り訂正処理を行う。
　本発明では、訂正能力の高い第１の誤り訂正と簡易な誤り検出を用いた第２の誤り訂正を組み合わせることで、回路規模を抑えつつ伝送特性を向上することができる誤り訂正回路を構成することができる。第１の誤り訂正において符号長を短くして回路規模を低減し、それによる誤り訂正能力の低下をより簡易な第２の誤り訂正で補うことができる。
＜誤り訂正回路を含む通信装置＞
　図１は、本発明の実施の形態に係る誤り訂正回路を含む通信装置の構成例である。図１は、本発明の実施の形態に係る誤り訂正回路２０をコヒーレント光通信方式の通信装置に適用した例である。なお、本発明の適用対象は、コヒーレント光通信方式の通信装置に限定されるものではなく、その他の無線を含む全ての通信装置に適用可能である。
　図１のコヒーレント光通信方式の通信装置において、送信側装置は、送信信号処理回路１００と送信光モジュール３００とを含み、受信側装置は、受信光モジュール４００と受信信号処理回路２００とを含む。送信信号処理回路１００は、誤り訂正符号化回路１０を含むことができる。受信信号処理回路２００は、ＡＤ変換回路３０、波長分散補償回路４０、偏波分散補償回路５０、及び誤り訂正回路２０を含むことができる。送信側装置と受信側装置とは、光ファイバ５００を介して接続されている。
　送信信号処理回路１００における誤り訂正符号化回路１０は、送信データに対して誤り訂正用の符号化を行う。送信光モジュール３００は、誤り訂正用の符号化が行われた送信データによって光信号を生成する。一般的なコヒーレント光通信では、水平偏波光信号Ｘと垂直偏波光信号とが合成されて伝送される。送信データは、水平偏波光信号用データ（ＸＩ、ＸＱ)と、垂直偏波光信号用データ（ＹＩ、ＹＱ）とに分けられる。
　ＸＩ及びＸＱは、それぞれ、水平偏波光信号用データの複素平面上での水平軸及び直交軸上の座標、即ち水平成分及び直交成分を示す。また、ＹＩ及びＹＱは、それぞれ、垂直偏波光信号用データの複素平面上での水平軸及び直交軸上の座標、即ち水平成分及び直交成分を示す。送信データは、搬送波（信号ＬＤ:レーザダイオード）の複素平面上の座標にマッピングされ、光ファイバ５００を経由して受信側に伝送される。
　受信光モジュール４００は、受信した光信号から受信データを生成する。この受信光モジュール４００は、水平偏波光信号用データ（ＸＩ、ＸＱ)と、垂直偏波光信号用データ（ＹＩ、ＹＱ）を出力できる。これらのデータ（ＸＩ、ＸＱ、ＹＩ、ＹＱ）は、受信信号処理回路２００において、ＡＤ変換回路３０によってデジタル信号に変換され、各種の補償回路に供給される。波長分散補償回路４０では、供給された信号の波長分散が補償され、偏波分散補償回路５０では、それらの信号の偏波分散が補償され、誤り訂正回路２０ではデータ誤りの訂正処理が行われる。
　上述したコヒーレント光通信装置では、送信データが、水平偏波光信号と垂直偏波光信号とで送信されるが、片方の偏波信号のみで送ることも可能である。その場合も、本発明の実施形態に係る誤り訂正回路２０を使用することができる。
　また、本発明の実施の形態に係る誤り訂正回路２０を使用できる通信装置は、上述したコヒーレント光通信装置に限定されない。無線通信を含めた他の通信装置においても本発明の実施の形態に係る誤り訂正回路２０を使用することができる。そのような通信装置も本発明の範囲内であることは言うまでもない。なお、無線通信では、一方の偏波信号のみが使用される場合が多い。
＜送信側の符号化動作＞
　図２Ａ－２Ｄは、本発明の実施の形態に係る送信側の符号化動作を説明するための図である。なお、図中に示すビット数等の数値は一例であって、本発明がこれらの数値に限定されるものではない。図２Ａは、送信データの配列例、図２Ｂは、図２Ａの行の１行に、光信号用データ（ＸＩ／ＸＱ／ＹＩ／ＹＱ）を適用した場合の構成例、図２Ｃは、図２Ｂの構成例を図２Ａの１行として整理しなおした構成例、図２Ｄは、図２Ａの全体に、光信号用データ（ＸＩ／ＸＱ／ＹＩ／ＹＱ）を適用した構成例である。
　本実施の形態では、第１の誤り訂正方法としては、例えば、軟判定によるＬＤＰＣを使用することができる。この場合、符号長（情報ビット＋冗長ビット）を短くすることで回路規模を低減できる。また、誤り検出をするための誤り訂正符号としては、ＣＲＣ（巡回冗長検査：Cyclic Redundancy Check）、ハミング符号、ＢＣＨ符号、或いはリードソロモン符号等が使用できる。ここで、ＣＲＣは、軟判定によるＬＤＰＣよりはるかに小規模の回路で構成することができる。
　また、ＣＲＣ等の誤り検出では、単一或いは複数の誤りを検出することができる。誤り検出においても、軟判定或いは硬判定を使用することは可能である。一般的には、軟判定を使用する方が、硬判定を使用するよりも誤り訂正能力は優れる。一方、硬判定を使用する方が回路規模をより低減することが可能である。
　図２Ａの構成例では、情報ビットが、行方向に６０８ビットずつ、列方向に９８行配列されている。送信側における誤り訂正符号化においては、まず、列方向の９８ビットの情報ビットに対して、２ビットの誤り検出用冗長ビットを付加し、それぞれの列で１００ビットの列方向ビットを構成する。次に、行方向の６０８ビット（情報ビット（１～９８行）及び誤り検出用冗長ビット（９９、１００行））に対して、２８８ビットの誤り訂正用冗長ビットを付加し、８９６ビットの行方向ビットを構成する。これにより１００行分の符号化が完成する。
　なお、上述の例において、行と列を入れ替えて構成することは、本発明の範囲内であることは言うまでもない。また、図示しないが、先に、行方向の６０８ビットの情報ビット（１～９８行）に対して２８８ビットの誤り訂正用冗長ビットを付加して、８９６ビットの行方向ビットを構成し、次に、列方向の９８ビットの情報ビット（１～６０８列）及び誤り訂正用冗長ビット（６０９～８９６列）に対して、２ビットの誤り検出用冗長ビットを付加して、１００ビットの列方向ビットを構成することも可能である。
＜ＸＩ／ＸＱ／ＹＩ／ＹＱへの適用＞
　次に、図２Ｂ－２Ｄを用いて、図２Ａの配列データを、水平偏波光信号用データ（ＸＩ、ＸＱ)と、垂直偏波光信号用データ（ＹＩ、ＹＱ）に適用した場合の構成について説明する。
　図２Ｂは、ＸＩ／ＸＱ／ＹＩ／ＹＱのデータ列の構成例を示している。各データ列は、それぞれ４つの最小フレーム（ＸＩ－１～ＸＩ－４、ＸＱ－１～ＸＱ－４、ＹＩ－１～ＹＩ－４、ＹＱ－１～ＹＱ－４）で構成され、各最小フレームは３８ビットの情報ビット及び１８ビットの冗長ビットで構成される。この冗長ビットは、例えば、短符号長のＬＤＰＣ符号化によって生成できる。
　次に、図２Ｂのデータ列は、図２Ｃのように、ＸＩ／ＸＱ／ＹＩ／ＹＱの順で、情報ビット及び冗長ビットにまとめられる。その結果として、図２Ａの１行分のデータ列は、ＸＩの情報ビット×４＋ＸＱの情報ビット×４＋ＹＩの情報ビット×４＋ＹＱの情報ビット×４、及びＸＩの冗長ビット×４＋ＸＱの冗長ビット×４＋ＹＩの冗長ビット×４＋ＹＱの冗長ビット×４で構成できる。これらが、９８行分構成されると、ＸＩ／ＸＱ／ＹＩ／ＹＱのデータ列は、図２Ｄに示すようなデータ配列となる。
　上述したように、先に６０８×９８に配列されたＸＩ／ＸＱ／ＹＩ／ＹＱの情報ビットに対して、列方向に対して６０８列分、誤り検出用冗長ビットが付加され、次に行方向に対して１００行分、誤り訂正用冗長ビットが付加される。この時、誤り訂正用冗長ビットの付加においては、ＸＩ／ＸＱ／ＹＩ／ＹＱのデータに対しては、最小フレーム（３８情報ビット＋１８冗長ビット）の短符号長単位で誤り訂正符号化が行われる。なお、９９、１００行目の２行分の誤り検出用冗長ビットに対しても、ＸＩ／ＸＱ／ＹＩ／ＹＱと同様に最小フレーム単位で符号化を行うことで、誤り訂正回路２０を共通化することができる。
＜誤り訂正回路の構成＞
　図３Ａは、本発明の実施の形態に係る誤り訂正回路の構成例を示す図である。受信側の誤り訂正回路２０は、データ配列化回路２２と誤り訂正処理回路（行毎）２３を含む第１の誤り訂正処理回路２１、誤り検出処理回路２６、第２の誤り訂正処理回路２７、訂正ビット尤度算出回路２４、及び高尤度行検出回路２５を有する。
　第１の誤り訂正処理回路２１には、図１に示す偏波分散補償回路５０から受信信号ＸＩ／ＸＱ／ＹＩ／ＹＱが供給される。これらのデータは、図３Ｂに示すように、データ配列化回路２２において、送信側で構成したデータ配列と同様に配列化される。即ち、１行あたりＸＩ×４＋ＸＱ×４＋ＹＩ×４＋ＹＱ×４の１６フレームが構成される。１フレームあたり、情報ビットが３８ビット、冗長ビットが１８ビット、符号長５６ビットの短符号長である。１行あたりの構成は、送信側の図２Ｃと同じになる。
＜第１の誤り訂正処理回路の動作＞
　図４は、本発明の実施の形態に係る第１の誤り訂正処理回路の動作を説明するための図である。第１の誤り訂正処理回路２１は、符号長５６ビットに対する誤り訂正回路を１６回路有している。これによりデータ配列の１行分の誤り訂正を、１６の訂正回路で一度に行うように構成されている。
　本構成例では、この第１の誤り訂正として、ＬＤＰＣを採用しているが、符号長が短いため回路規模は非常に小さくすることができる。これを１６回路備えても、１６回路で処理するデータ列（情報ビット６０８ビット＋冗長ビット２８８ビット）を一度に処理する回路に比べて遥かに小さな回路規模で第１の誤り訂正処理回路を構成することができる。
　ＬＤＰＣのように高性能な誤り訂正では、符号長が大きくなるほど回路規模は大きくなるので、図４に示すように、第１の誤り訂正処理を、複数の短符号長用の回路で構成することで、回路規模を１／１００程度以下にすることができる。図４の例における符号長は、８６９ビットであるが、適用される伝送路の状態や通信装置の回路規模に応じて適宜定めることができる。本実施の形態における符号長は、例えば、１０００ビット以下が望ましい。
　第１の誤り訂正処理回路２１では、上記の構成によって９８行の情報ビット及び２行の誤り検出用冗長ビットに対して順次誤り訂正処理が行われ、結果的に６０８ビット×１００行のデータが出力される。
＜誤り検出処理回路の動作＞
　次に、誤り検出処理回路２６は、第１の誤り訂正処理回路からの出力である６０８ビット×９８行のデータに対して、列方向に誤り検出処理を行う。本実施の形態では、誤り検出方法としてＣＲＣを採用しており、列毎に１ビット以上の誤り検出が行われる。誤り検出処理回路２６からは、誤りが検出された列の情報（誤りが検出された列と、各列あたりの誤り検出ビット数）が出力される。
　ここで、ＣＲＣによる誤り訂正検出方法は、硬判定方法を用いることができ、軟判定方法を用いる高性能な誤り訂正方法（ＬＤＰＣ等）に比べて回路規模を小さくできる。また、複数の誤りビットを検出することも可能である。軟判定でのＬＤＰＣ等よりも回路規模が小さいＢＣＨ符号、ハミング符号、リードソロモン符号等を使用して誤りを検出することも可能である。
＜訂正ビット尤度算出回路の動作＞
　訂正ビット尤度算出回路２４は、第１の誤り訂正処理回路２１からの訂正ビット情報によって、行毎に訂正ビットの尤度を算出する。尤度は、訂正前のビットの確からしさを示す指標である。図５は、訂正ビットの尤度を説明するための図である。なお、本図では、水平偏波光信号用データ（ＸＩ、ＸＱ）について記載しているが、垂直偏波光信号用データ（ＹＩ、ＹＱ）についても、同様である。
　第１の誤り訂正処理回路２１に入力されるデータは、第１の誤り訂正方法が軟判定方法であるため、訂正処理の対象が（ＸＩ、ＸＱ）や（ＹＩ、ＹＱ）のように複素平面上での座標データである。軟判定方法の第１の誤り訂正では、送信側で設定した理想的な座標点からの偏移量が判定に考慮される。
　尤度は、第１の誤り訂正処理で訂正された訂正ビットに関して、それぞれ、誤り訂正前の受信信号の座標（ＸＩｒ、ＸＱｒ）、(ＹＩｒ、ＹＱｒ)と、受信信号の識別領域内において送信側で設定した信号点（constellation)の座標（ＸＩｔ、ＸＱｔ）、(ＹＩｔ、ＹＱｔ)との差の絶対値に基づいて表される。座標（ＸＩｔ、ＸＱｔ）、(ＹＩｔ、ＹＱｔ)は、以降、「理想的な信号点」、或いは「理想的な座標点」と称する。理想的な信号点の座標は、誤り訂正後のデータと判定され得る識別領域内の理想的な座標であり、送信時のマッピング座標に相当する。複素平面上で表すと、尤度は、水平偏波光信号用データの場合、(ＸＩｒ－ＸＱｒ)＋ｊ(ＸＩｔ－ＸＱｔ)＝（Ａ１／Ａ０）ｅｘｐ（ｊφ）の絶対値に基づいて表すことができる。ここで、Ａ１は誤り訂正前の受信信号の振幅、Ａ０は理想的な信号点の振幅、φはそれらの信号の位相差である。垂直偏波光信号用データについても同様に示せる。なお、誤り訂正では、受信信号が誤りと判定された場合は、他の識別領域の理想的な信号点へ訂正される。
　この尤度は、理想的な座標点からの雑音等による偏移量によって測られるが、この偏移量が小さい程、データの「確からしさ（信頼性）」が大きいと推定される。「確からしさ」は、送信側における理想的な座標点の再現性である。尤度の値と座標上の差分（偏移量）は、逆の増減関係にある。以降の説明においても高尤度とは、座標上の差分（偏移量）が小さいことを示す。第１の誤り訂正処理回路２１では、幾つかのビットが訂正されるので、訂正された全ビットに対して尤度（訂正ビット尤度）が算出される。更に、データ配列の各行において、訂正ビットの尤度の和を計算し出力する。
　なお、上記の説明では、座標における差分（偏移量）を尤度の指標としたが、尤度の計算は、上述した座標における差分を用いるものに限定されない。例えば、信号強度だけ、或いは位相差だけで尤度を求めることも可能である。確からしさを示す指標である尤度は、一般的には種々の方法で計算可能であり、本発明においても、確からしさを示す指標であれば他の指標を使用することができる。本発明において、尤度として座標差分以外の他の指標を使用することも可能であり、そのような場合も本発明の範囲であることは言うまでもない。尤度の比の対数をとった対数尤度比ＬＬＲも本発明における尤度に含まれる。
＜高尤度行検出回路の動作＞
　高尤度行検出回路２５では、訂正ビット尤度算出回路２４からの行毎の訂正ビット尤度の和に基づいて、その和が大きい順に行を検出する。
　ビットの誤りは、一般的に雑音等の外乱がビット列に加わり各ビットの識別領域を超えることで発生する。この場合、誤りの数が訂正可能な数の範囲内であれば、ビットの誤りは修正される。しかし、大きな雑音等が加わり、誤りの数が訂正可能な数を超えると、訂正できないビット誤りが発生する。また、更に大きな雑音等が加わった場合には、本来誤りではないビットまで誤って訂正されてしまう場合もある。このように、非常に劣悪な伝送状態にあるデータ列の場合には、誤訂正や訂正し損なったビットがまだ存在すると推定することができる。
　ここで、本発明の発明者の経験的な見地及び理論的な検討により、このような劣悪な伝送状態にあるデータ列は、前述した訂正ビット尤度が大きい場合（座標上の差分が小さい場合）として推定できることが明らかとなった。そして、訂正ビットの尤度の和の大きい行の順に、誤訂正や訂正し損なったビットの存在する確率は高いと推定されることが分かった。本来は、尤度が大きい場合は、誤っている確率が低いと推定されるが、それにも関わらず訂正を行ったビットが多い行は、伝送状態がかなり悪化している行と推定する。本発明では、第２の誤り訂正処理として、尤度の大きい行の順に誤り検出されたビットを訂正することで、第１の誤り訂正処理における誤訂正や訂正し損なったビットに対して追加の誤り訂正を行い、第１の誤り訂正処理を補うことができる。なお、上述したように、尤度としては、前述の座標上の差分に限られず、確からしさを示す指標であれば他の指標を用いてもよい。
＜第２の誤り訂正処理回路の動作＞
　図６Ａ、６Ｂは、本発明の実施の形態に係る第２の誤り訂正処理回路２７の動作を説明するための図である。第２の誤り訂正処理回路２７は、誤り検出処理回路２６からの誤りが検出された列と各列あたりの誤り検出ビット数と、高尤度行検出回路２５で検出された行の順に基づいて、追加の誤り訂正を行う。具体的には、誤り検出処理回路２６で誤りを検出した列と高尤度行検出回路２５で選定した行とが交差するビットに対して、尤度の和の高い行の順に検出ビット数分の訂正、すなわちビット反転を行う。
　図６Ａは、第１の誤り訂正処理回路２１で１～１００行の各行について誤り訂正処理を行った結果、高尤度行検出回路２５で、第１番目として３行目（Ｒ３)、第２番目として５０行目（Ｒ５０)が検出されたと想定した場合である。Ｒｎは、ｎ行目（ｒｏｗ）を示す。
　次に、誤り検出処理回路２６で、１～６０８列の各列について誤り検出処理を行った結果、１５０列目（Ｃ１５０)で１ビットの誤り、３００列目（Ｃ３００)で２ビットの誤りを検出した場合を想定する。Ｃｎは、ｎ列目（ｃｏｌｕｍｎ)を示す。
　この場合、１５０列目（Ｃ１５０)では、３行目（Ｒ３)との交点のビット、３００列目（Ｒ３００）では、３行目（Ｒ３)と５０行目（Ｒ５０)との交点の２つのビットが、訂正される。ここで、誤り検出処理回路２６で、３ビット以上の誤り検出が可能な場合も本発明の範囲であり、その場合は、検出された誤りビット数に応じて、第２の誤り訂正処理が行われる。
　図６Ｂに示すように、第２の誤り訂正処理回路２７で訂正された情報ビットは、それぞれ６０８列×９８行のＸＩ／ＸＱ／ＹＩ／ＹＱデータとして出力される。第２の誤り訂正処理回路２７において、第１の誤り訂正で誤って訂正したビット或いは訂正できていないビットを、第１の誤り訂正よりも非常に簡易な誤り検出を用いた第２の誤り訂正により容易に訂正することができる。
　本実施の形態によれば、第１の誤り訂正処理で誤って訂正したビット或いは訂正できていないと推定されるビットに対して追加の誤り訂正を行い、第１の誤り訂正処理を補うことができる。訂正能力の高い第１の誤り訂正と簡易な誤り検出を用いた第２の誤り訂正を組み合わせることで、回路規模を抑えつつ伝送特性を向上することができる誤り訂正回路を構成することができる。従来の連接符号のように２重に誤り訂正を実行する場合は、２番目の誤り訂正処理においても尤度情報として受信信号の座標自体を用いて複雑な誤り訂正の計算を行う。一方、本発明では、尤度は伝送状態が劣悪な行の推定に用いて誤り検出処理の計算は簡易な硬判定処理を用いることができる。劣悪な行の検出に尤度を使用しているので、全体としては軟判定処理レベルの誤り訂正能力を得ることができる。従って、より小さな回路規模で、同等の誤り訂正能力を実現することが可能となる。更に、第１の誤り訂正において、符号長を極端に短くするように構成すれば、回路規模を更に低減することができる。
＜誤り訂正方法の動作＞
　図７は、本発明の実施の形態に係る誤り訂正方法の動作を説明するためのフロー図である。本実施形態の誤り訂正方法は、第１の誤り訂正処理回路、誤り検出処理回路、第２の誤り訂正処理回路、訂正ビット尤度算出回路、高尤度行検出回路を備えた誤り訂正回路２０において実行される。
　第１の誤り訂正処理回路２１に、受信信号ＸＩ／ＸＱ／ＹＩ／ＹＱが入力されると（ステップＳ１）、データ配列化回路２２は、送信側で構成したデータ配列と同様のデータの配列化を行う（ステップＳ２）。
　誤り訂正処理回路（行毎）２３は、データ配列化回路２２において配列化された配列データに対して、行方向に第１の誤り訂正処理を行う（ステップＳ３）。
　訂正ビット尤度算出回路２４は、第１の誤り訂正処理回路で訂正されたビットに関して、訂正前のビットの受信信号の複素平面上の座標と送信側で設定した理想的な信号点の複素平面上の座標との差分の絶対値に基づいて尤度を算出し、配列データの行毎に、算出された訂正ビットの尤度の合計値を出力する（ステップＳ４）。高尤度行検出回路２５は、訂正ビット尤度算出回路２４からの各行における訂正ビット尤度の合計値が大きい順に配列データの行を検出する（ステップＳ５）。
　誤り検出処理回路２６は、第１の誤り訂正処理回路２１で訂正されたビットに対して、送信側で列方向に対して符号化が行われた配列データに対して列方向に少なくとも１ビット以上の誤り検出処理を行う（ステップＳ６）。
　誤り検出処理回路２６において１ビット以上の誤りが検出された場合に、第２の誤り訂正処理回路２７は、訂正ビットの尤度の和が高い行の順に、誤りが検出された列と訂正ビット尤度算出回路で出力された行とが交差するビットを訂正する（ステップＳ７）。ここで尤度の和とは、各訂正ビットの訂正前の確からしさを表した数値（尤度）の行における合計値を示す。
　第２の誤り訂正処理回路２７は、訂正された情報ビットを、ＸＩ／ＸＱ／ＹＩ／ＹＱデータとして出力す（ステップＳ８）。
＜その他の実施の形態＞
　上記では、高尤度行検出回路２５において、訂正ビット尤度算出回路２４からの行毎の訂正ビット尤度の和に基づいて、その和が大きい順に行を検出したが、高尤度行検出回路が無くても同様の構成を実現することができる。その場合には、第２の誤り訂正処理回路２７において、誤り検出処理回路２６からの誤りが検出された列と各列あたりの誤り検出ビット数が入力された場合、訂正ビット尤度算出回路２４から出力される行毎の訂正ビットの尤度の和の高い行の順に、訂正を行えばよい。
　更に、第２の誤り訂正処理回路２７で用いる訂正ビットの尤度の和は、受信信号の座標上の差分の絶対値の合計値で表されるため、データのレンジが広くなり、相当のメモリ量や回路規模を必要とする場合がある。その場合、訂正ビットの尤度の合計値を、規格化することで必要な回路規模を低減することが可能である。例えば、訂正ビット尤度をｘとした時、ｙ＝（ａ－ｘ）／ｂ（ａ、ｂは、所定値）を用いて変換すると、変換後のｙは、０～１になるように規格化することができる。上記式におけるａとｂは、訂正ビットの尤度の合計値ｘの取りうる値に応じて適宜設定することができる。
　このように、訂正ビットの尤度の合計値を規格化することで、そのデータ幅を規格化した範囲に制限することができるので、尤度の合計値を保存するためのメモリ等の回路規模を低減することができる。また、第２の誤り訂正処理を行う場合に、高尤度行検出回路２５から検出される行に変えて、規格化された値ｙを使用することで、誤り訂正回路全体の回路規模をさらに低減することが可能となる。なお、規格化された値ｙも尤度を示すことから、第２の誤り訂正処理も軟判定処理とみなすことができ、硬判定処理と比較して訂正能力を向上できる。
　本発明は、光通信等における誤り訂正回路及び通信装置として利用することができる。
　１００…送信信号処理回路、２００…受信信号処理回路、３００…送信光モジュール、４００…受信光モジュール、１０…誤り訂正符号化回路、２０…誤り訂正回路、２１…第１の誤り訂正処理回路、２２…データ配列化回路、２３…誤り訂正処理回路（行毎）、２４…訂正ビット尤度算出回路、２５…高尤度行検出回路、２６…誤り検出処理回路、２７…第２の誤り訂正処理回路、３０…ＡＤ変換回路、４０…波長分散補償回路、５０…偏波分散補償回路。

Claims (9)

  1. 　送信側で行方向に対して第１の符号化を行った配列データに対して行方向に誤り訂正処理を行う第１の誤り訂正処理回路と、
    　送信側で列方向に対して第２の符号化を行った前記配列データに対して列方向に誤り検出処理を行い少なくとも１ビット以上の誤りの検出を行う誤り検出処理回路と、
    　前記第１の誤り訂正処理回路で訂正されたビットに関して訂正ビットと称し、ビットの確からしさを表す指標を尤度として、行毎に前記訂正ビットの尤度の和を算出する訂正ビット尤度算出回路と、
    　前記訂正ビット尤度算出回路から出力された行毎の訂正ビットの尤度の和が高い順に、前記配列データの行を検出する高尤度行検出回路と、
    　前記誤り検出処理回路において１ビット以上の誤りが検出された場合、誤りが検出された列と前記高尤度行検出回路で検出された行とが交差するビットを訂正する第２の誤り訂正処理回路と
    　を有する誤り訂正回路。
  2. 　送信側で行方向に対して第１の符号化を行った配列データに対して行方向に誤り訂正処理を行う第１の誤り訂正処理回路と、
    　送信側で列方向に対して第２の符号化を行った前記配列データに対して列方向に誤り検出処理を行い少なくとも１ビット以上の誤りの検出を行う誤り検出処理回路と、
    　前記第１の誤り訂正処理回路で訂正されたビットに関して訂正ビットと称し、ビットの確からしさを表す指標を尤度として、行毎に前記訂正ビットの尤度の和を算出する訂正ビット尤度算出回路と、
    　前記誤り検出処理回路において１ビット以上の誤りが検出された場合、訂正ビットの尤度の和が高い行の順に、誤り訂正を行う第２の誤り訂正処理回路と
    　を有する誤り訂正回路。
  3. 　前記訂正ビットの尤度は、訂正前の受信信号の複素平面上の座標と受信信号の識別領域内において送信側で設定した信号点の複素平面上の座標との差分の絶対値に基づいて算出すること
    　を特徴とする請求項１又は２記載の誤り訂正回路。
  4. 　前記訂正ビットの尤度の絶対値の和は、規格化されていること
    　を特徴とする請求項１乃至３の何れか１項に記載の誤り訂正回路。
  5. 　前記第１の誤り訂正処理回路は、軟判定による誤り訂正を行い、前記誤り検出処理回路は、硬判定による誤り検出を行うこと
    　を特徴とする請求項１乃至４の何れか１項に記載の誤り訂正回路。
  6. 　前記配列データは、コヒーレント光通信方式の水平偏波光信号用データと垂直偏波光信号用データで構成されることを特徴とする請求項１乃至５の何れか１項に記載の誤り訂正回路。
  7. 　前記第１の誤り訂正処理回路は、符号長が１０００ビット以下であることを特徴とする請求項１乃至６の何れか１項に記載の誤り訂正回路。
  8. 　第１の誤り訂正処理回路、誤り検出処理回路、第２の誤り訂正処理回路、訂正ビット尤度算出回路を備えた誤り訂正回路において実行される誤り訂正方法であって、
    　前記第１の誤り訂正処理回路が、送信側で行方向に対して第１の符号化を行った配列データに対して行方向に誤り訂正処理を行うステップと、
    　前記誤り検出処理回路が、送信側で列方向に対して第２の符号化を行った前記配列データに対して列方向に少なくとも１ビット以上の誤り検出処理を行うステップと、
    　前記訂正ビット尤度算出回路が、前記第１の誤り訂正処理回路で訂正されたビットに関して訂正ビットと称し、ビットの確からしさを表す指標として尤度を算出し、前記配列データの行毎に、算出された前記訂正ビットの尤度の和を算出するステップと、
    　前記第２の誤り訂正処理回路が、前記誤り検出処理回路において１ビット以上の誤りが検出された場合、前記訂正ビットの尤度の和が高い行の順に、ビットを訂正するステップと
    　を有する誤り訂正方法。
  9. 　請求項１乃至７の何れか１項に記載の誤り訂正回路を備えた通信装置。
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