WO2022085495A1 - パワートランジスタのコントローラおよび制御方法 - Google Patents

パワートランジスタのコントローラおよび制御方法 Download PDF

Info

Publication number
WO2022085495A1
WO2022085495A1 PCT/JP2021/037435 JP2021037435W WO2022085495A1 WO 2022085495 A1 WO2022085495 A1 WO 2022085495A1 JP 2021037435 W JP2021037435 W JP 2021037435W WO 2022085495 A1 WO2022085495 A1 WO 2022085495A1
Authority
WO
WIPO (PCT)
Prior art keywords
power transistors
correction
gate
transistors
power
Prior art date
Application number
PCT/JP2021/037435
Other languages
English (en)
French (fr)
Inventor
将信 辻
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to JP2022556935A priority Critical patent/JPWO2022085495A1/ja
Publication of WO2022085495A1 publication Critical patent/WO2022085495A1/ja
Priority to US18/303,992 priority patent/US20230261646A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
    • H03K17/04206—Modifications for accelerating switching by feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12—Modifications for increasing the maximum permissible switched current
    • H03K17/122—Modifications for increasing the maximum permissible switched current in field-effect transistor switches
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

Definitions

  • This disclosure relates to power transistor drive technology.
  • Power conversion devices such as DC / DC converters, AC / DC converters, and DC / AC converters (inverters) are used in hybrid cars, electric vehicles, and industrial machines.
  • the power conversion device includes power transistors such as IGBTs (Insulated Gate Bipolar Transistors) and FETs as basic components, and a drive circuit thereof.
  • IGBTs Insulated Gate Bipolar Transistors
  • FETs field-effect transistors
  • FIG. 1 (a) and 1 (b) are diagrams illustrating the loss of a power transistor.
  • the first stage of FIG. 1B shows the gate-source voltage Vgs, and the second stage shows the drain-source voltage Vds and the drain current Ids. Further, in the third stage, the loss corresponds to the product of the drain voltage Vds and the drain current Ids.
  • the drain current during the ON period is Ids (ON)
  • the drain voltage is Vds (ON) .
  • the drain current is zero and the drain voltage is Vds (OFF) .
  • the loss of the power transistor is large and can be divided into the conduction loss Pon and the switching loss Psw.
  • the conduction loss Pon is the loss during the on period of the power transistor.
  • the switching loss here does not include the charge / discharge loss that occurs when the power transistor is driven to the gate.
  • the switching loss Psw is a loss in the turn-on period TR and the turn-off period TF in which the power transistor makes a state transition.
  • the switching loss is represented by the equation (1).
  • Psw ⁇ (Vds (OFF) x Ids (ON) ⁇ / (TR + TF ) x f SW ...
  • f SW is a switching frequency.
  • 2 (a) and 2 (b) are diagrams illustrating a loss in a parallel connection circuit of two power transistors.
  • the gates, drains, and sources of the two transistors M 1 and M 2 are commonly connected, the gate voltages Vgs 1 and Vgs 2 are equal, and the drain voltages Vds 1 and Vds 2 are equal. Are equal.
  • FIG. 2B shows the switching loss of the two power transistors M 1 and M 2 . It is assumed that there are variations in the threshold values Vth 1 and Vth 2 , and Vth 1 ⁇ Vth 2 . In this case, a relatively large amount of current flows through the power transistor M 1 , and the switching loss of the transistor M 1 becomes larger than the switching loss of the transistor M 2 .
  • a power transistor having a large switching loss has a relatively high temperature as compared with a power transistor having a small switching loss. This is called a hotspot. Since the threshold value Vth of the power transistor has a negative temperature characteristic, the threshold value Vth 1 of the power transistor M1 located at the hot spot becomes lower, more current Ids 1 flows , and further heat generation occurs. cause.
  • Hot spots cause thermal runaway, or cause deterioration over time and reliability deterioration.
  • the efficiency of the system decreases due to the increase in switching loss. If a large heat sink is attached as a countermeasure, there is a problem that the device becomes large.
  • the present disclosure has been made in such a situation, and one of its exemplary purposes is to provide a drive circuit for uniformly operating a plurality of power transistors provided on a plurality of parallel paths.
  • One aspect of the present disclosure relates to a controller that controls a plurality of power transistors provided on a plurality of parallel paths.
  • the controller generates a reference value based on a plurality of detection values that correlate with the switching loss of each of the plurality of power transistors, and a correction amount calculation that generates a plurality of correction amounts so that the plurality of detection values approach the reference value.
  • a unit and a gate signal generation unit that generates a plurality of gate signals corresponding to a plurality of power transistors based on a control command and a plurality of correction amounts are provided.
  • One aspect of the present disclosure is a controller used in a power conversion device including a plurality of power transistors provided on a plurality of parallel paths.
  • the controller is a main controller that calculates the duty cycle command value of the control pulse so that the state of the power converter approaches the target state, and multiple digital signals that correlate with the switching loss of each of the multiple power transistors.
  • An A / D converter that converts to a detected value, a correction amount calculation unit that generates a reference value based on a plurality of detected values, and a correction amount calculation unit that generates a plurality of correction amounts so that the plurality of detected values approach the reference value, and a duty.
  • a duty cycle correction unit that corrects the cycle command value based on a plurality of correction amounts and generates a plurality of correction duty cycle command values, and a plurality of gates that receive a plurality of correction duty cycle command values and correspond to a plurality of power transistors. It is equipped with a pulse converter that generates a signal.
  • One aspect of the present disclosure is a controller used in a power conversion device including a plurality of power transistors provided on a plurality of parallel paths.
  • the controller is a main controller that calculates the duty cycle command value of the control pulse so that the state of the power converter approaches the target state, and multiple digital signals that correlate with the switching loss of each of the multiple power transistors.
  • An A / D converter that converts to a detected value, a correction amount calculation unit that generates a reference value based on a plurality of detected values, and a correction amount calculation unit that generates a plurality of correction amounts so that the plurality of detected values approach the reference value, and a duty.
  • a pulse converter that generates a control pulse having a duty cycle according to a cycle command value, and a plurality of control pulses and a plurality of correction amounts, each having a slew rate corresponding to a corresponding one of the plurality of correction amounts. It includes a gate signal generation unit that generates a gate signal.
  • a plurality of power transistors can be operated evenly.
  • FIG. 1 (a) and 1 (b) are diagrams illustrating the loss of a power transistor.
  • 2 (a) and 2 (b) are diagrams illustrating a loss in a parallel connection circuit of two power transistors. It is a block diagram of the switching circuit which concerns on embodiment.
  • 4 (a) and 4 (b) are waveform diagrams illustrating pulse width correction.
  • 5 (a) and 5 (b) are waveform diagrams illustrating the slew rate correction.
  • FIG. 6 is a block diagram of a switching circuit according to an embodiment.
  • FIG. 7 is a block diagram showing a configuration example of the loss acquisition unit.
  • FIG. 8 is a block diagram showing a configuration example of the correction amount calculation unit.
  • FIG. 9 is a block diagram showing a configuration example of the filter.
  • FIG. 10 is a circuit diagram of a gate driver with a slew rate correction function.
  • FIG. 11 is a diagram illustrating the operation of the gate driver with the slew rate correction function of FIG.
  • FIG. 12 is a circuit diagram of a DC / DC converter.
  • FIG. 13 is a circuit diagram of a DC / DC converter.
  • FIG. 14 is a circuit diagram of a DC / DC converter.
  • the controller controls a plurality of power transistors provided on a plurality of parallel paths.
  • the controller generates a reference value based on a plurality of detection values that correlate with the switching loss of each of the plurality of power transistors, and a correction amount calculation that generates a plurality of correction amounts so that the plurality of detection values approach the reference value.
  • a unit and a gate signal generation unit that generates a plurality of gate signals corresponding to a plurality of power transistors based on a control command and a plurality of correction amounts are provided.
  • the gate signal generation unit may correct the pulse width of the gate signal of each of the plurality of power transistors based on the corresponding one of the plurality of correction amounts. Increasing the pulse width of the gate signal of a power transistor increases the switching loss, and narrowing the pulse width decreases the switching loss. Therefore, by using the pulse width as the feedback operation amount, the switching loss can be made uniform.
  • the gate signal generator may correct the slew rate of the gate signal of each of the plurality of power transistors based on the corresponding one of the plurality of correction amounts. Relatively increasing the slew rate (slope) of the edge corresponding to the turn-on of the gate signal of a power transistor (in other words, shortening the transition time), or relatively increasing the slew rate (slope) of the edge corresponding to the turn-off. Lowering it (in other words, increasing the transition time) increases switching loss, and conversely lowering the slew rate (slope) of the edge corresponding to turn-on relatively lower, or slew rate (slope) of the edge corresponding to turn-off. When is relatively high, the switching loss decreases. Therefore, by using the slew rate as the feedback operation amount, the switching loss can be made uniform.
  • the slew rate (transition time) correction and the pulse width correction may be used together.
  • the temperature detection value indicating the temperature of the power transistor may be used as the detection value for calculating the correction amount. Since the temperature of the power transistor has a positive correlation with the switching loss, the switching loss can be estimated by monitoring the temperature.
  • a temperature sensor such as a thermistor or a diode may be placed in the vicinity of the power transistor to detect the temperature.
  • the threshold voltage at which the power transistor is switched on and off may be used as the detection value for calculating the correction amount.
  • the controller generates a waveform acquisition unit that measures the waveform of the gate voltage of each of the plurality of power transistors, and a corresponding one of the plurality of detection values based on the waveform of the gate voltage of each of the plurality of power transistors. It may be further equipped with a temperature estimator. According to this configuration, the temperature can be estimated from the waveform of the gate voltage.
  • the temperature estimator may include an estimator based on a trained model obtained by machine learning.
  • the detected value may be based on the product of the measured value of the drain current of the power transistor and the measured value of the voltage between the drain sources.
  • the correction amount calculation unit may include a plurality of PID (proportional / integral, differential) compensators.
  • the correction amount calculation unit multiplies the outputs of the plurality of PID compensators by the first coefficient to generate the plurality of first correction quantities, and the output of the plurality of PID compensators. May include a plurality of second multipliers, which are multiplied by a second coefficient to generate a plurality of second correction quantities.
  • the correction processing unit corrects the slew rate of the gate signal of each of the plurality of power transistors based on the corresponding one of the plurality of first correction amounts, and adjusts the pulse width of the gate signal of each of the plurality of power transistors to the plurality of first correction amounts. The correction may be made based on the corresponding one of the two correction amounts.
  • the gate signal generator may include a plurality of gate drivers corresponding to a plurality of power transistors.
  • Each of the multiple gate drivers has an output node connected to the gate of the corresponding power transistor, a multi-stage delay circuit that delays the control pulse, one end of which is connected to the first voltage line, and the other end of each is an output node.
  • a plurality of first transistors connected to a plurality of second transistors in which one end thereof is connected to a second voltage line and the other end thereof is connected to an output node, and a plurality of first transistors.
  • a plurality of first logic gates each of which supplies the corresponding output of the multistage delay circuit to the gate of the corresponding first transistor when the corresponding bit of the first control code has a predetermined value.
  • the controller may further include a monitoring circuit that generates a warning flag based on a plurality of correction amounts. This makes it possible to increase the reliability of the system.
  • the controller may further include an A / D converter that converts a plurality of detection signals having a correlation with the switching loss of each of the plurality of power transistors into a plurality of detection values.
  • the plurality of power transistors may be switching transistors of a switching converter or transistors for synchronous rectification.
  • the switching converter is a multi-phase type
  • the controller may output the gate signal of each of the plurality of power transistors with a phase difference of 360 ° / N (N ⁇ 2).
  • the plurality of power transistors may form an upper arm or a lower arm of the inverter.
  • the "state in which the member A is connected to the member B" means that the member A and the member B are physically directly connected, and the member A and the member B are electrically connected to each other. It also includes cases of being indirectly connected via other members that do not substantially affect the connection state or impair the functions and effects performed by the combination thereof.
  • a state in which the member C is provided between the member A and the member B means that the member A and the member C, or the member B and the member C are directly connected, and their electricity. It also includes cases of being indirectly connected via other members that do not substantially affect the connection state or impair the functions and effects performed by the combination thereof.
  • the signal A (voltage, current) corresponds to the signal B (voltage, current)
  • the signal A has a correlation with the signal B, and specifically, (i) the signal A. Is signal B, (ii) signal A is proportional to signal B, (iii) signal A is obtained by level shifting signal B, (iv) signal A is obtained by amplifying signal B. If (v) signal A is obtained by inverting signal B, it means (vi) or any combination thereof, and the like.
  • the range of "according to” is determined according to the types and uses of signals A and B.
  • the reference numerals attached to electric signals such as voltage signals and current signals, or circuit elements such as resistors and capacitors have their respective voltage values, current values, resistance values, and capacitance values as necessary. It shall be represented. Further, the code attached to the terminal represents the voltage or signal level generated by the terminal.
  • FIG. 3 is a block diagram of the switching circuit 100 according to the embodiment.
  • the switching circuit 100 is a part of a power conversion device such as an inverter or a converter, and includes a power stage 110 and a controller 200.
  • the power stage 110 includes a plurality of N (N ⁇ 2 ) power transistors M1 to MN having independent control terminals (gates).
  • the plurality of power transistors M 1 to MN are provided on a plurality of parallel paths, and it is expected that a uniform current flows through the plurality of paths.
  • the power transistors M 1 to MN may be FETs (Field-Effect Transistors) such as Si, SiC, and GaN, or IGBTs (Insulated Gate Bipolar Transistors).
  • FETs Field-Effect Transistors
  • Si Si, SiC, and GaN
  • IGBTs Insulated Gate Bipolar Transistors
  • the controller 200 uses the electrical state of the switching circuit 100 or the load (not shown) as the control amount, and drives the power stage 110 so that the control amount approaches the target state.
  • the electrical state of the switching circuit 100 may include the output power, the output voltage, the output current, the input current, the current flowing through the load, the voltage of the node in the load, the power consumption of the load, and the like of the switching circuit 100 itself.
  • the controller 200 includes a main controller 210, a loss acquisition unit 220, a correction amount calculation unit 230, and a gate signal generation unit 240.
  • the controller 200 can be composed of an analog circuit, a digital circuit, or an analog / digital mixed circuit.
  • the main controller 210 generates a control command Sktrl so that the control amount approaches the target amount.
  • the control command Sktrl is a signal indicating the length of the on-time of the power transistors M1 to MN , in other words, the duty cycle.
  • the main controller 210 When configured with a digital circuit, the main controller 210 includes an error detector (addition / subtractor) that generates an error between a controlled amount and a target amount, and a filter that generates a control command Scriptl according to the error.
  • the filter format is designed according to the power stage 110 and the characteristics of the load, and P (proportional compensator), PI (proportional / integral) compensator, PID (proportional / integral / differential) compensator, and the like are adopted.
  • the main controller 210 When the main controller 210 is composed of an analog circuit, the main controller 210 includes an error amplifier that amplifies the error between the control amount and the target amount.
  • the loss acquisition unit 220 generates a plurality of detected values Sdet 1 to Sdet N having a correlation with the switching loss of each of the power transistors M1 to MN .
  • the configuration of the loss acquisition unit 220 is not particularly limited, and it is sufficient that the temperature or power loss of the power transistor can be directly or indirectly measured and estimated.
  • a temperature sensor may be included.
  • the detected value Sdet i may be the switching loss itself of the power transistor Mi.
  • the loss acquisition unit 220 is configured to be able to generate a voltage detection signal indicating the voltage between both ends of the power transistor Mi (voltage between drain sources) and a current detection signal indicating the drain current of the power transistor Mi.
  • Examples of the current detection method include a Hall sensor, a Rogowski coil, a current transformer, and a current detection resistance (shunt resistance).
  • the loss acquisition unit 220 may generate a detected value Sdet i indicating a switching loss based on the equation (1).
  • the loss acquisition unit 220 further includes an A / D converter that changes an electric signal into a digital value.
  • the correction amount calculation unit 230 generates a reference value Sref based on a plurality of detected values Sdet 1 to Sdet N indicating switching losses of the plurality of power transistors M 1 to MN , and each of the plurality of detected values Sdet 1 to Sdet N. Generates a plurality of correction quantities Scomp 1 to Scomp N so that the value approaches the reference value Sref.
  • the reference value Sref is obtained from the relative error of the detected values Sdet 1 to Sdet N , and by setting the detected value as the center value as the reference value Sref, the absolute value of the required correction amount is minimized. Can be changed.
  • the gate signal generation unit 240 generates a plurality of gate signals Vg 1 to Vg N based on the control command Sctrl and the plurality of correction quantities Scomp 1 to Scomp N.
  • the plurality of gate signals Vg 1 to Vg N have common characteristics (pulse width, slew rate), but the characteristics of each gate signal Vg i are the corresponding ones of the plurality of correction amounts Scomp 1 to Smp N. It is corrected based on Scomp i .
  • the gate signal generation unit 240 at least one of the pulse width and the slew rate (transition time) of the plurality of gate signals Vg 1 to Vg N is corrected.
  • each correction amount Scomp i includes a pulse width correction amount ⁇ Ton i .
  • the pulse width Ton i of each gate signal Vg i Tonref + ⁇ Ton i Will be. Tonref is the pulse width before correction determined according to the control command Sktrl.
  • the correction amount Smp includes the slew rate correction amounts ⁇ Tr and ⁇ Tf.
  • ⁇ Tr is the correction amount of the transition time of the rising edge (positive edge, leading edge) of the gate signal
  • ⁇ Tf is the correction amount of the transition time of the falling edge (negative edge, trailing edge) of the gate signal.
  • the slew rate correction amounts ⁇ Tr and ⁇ Tf are collectively referred to as ⁇ Tsr.
  • the correction amount Scomp i includes the pulse width correction amount ⁇ Ton i and the slew rate correction amount ⁇ Tsr.
  • the above is the basic configuration of the switching circuit 100. Next, the operation will be described.
  • Pulse width correction 4 (a) and 4 (b) are waveform diagrams illustrating pulse width correction.
  • two power transistors M 1 and M 2 are considered, and a case where Vth 1 ⁇ Vth 2 is described will be described.
  • FIG. 4A shows the operation without correction, and as shown in FIG. 2B, Psw 1 > Psw 2 .
  • FIG. 4B shows the gate signals Vg 1 and Vg 2 of the power transistors M 1 and M 2 when the pulse width correction is performed.
  • the pulse width Ton 2 of the gate signal Vg 2 is corrected to be longer than the pulse width Ton 1 of the gate signal Vg 1 .
  • (Slew rate correction) 5 (a) and 5 (b) are waveform diagrams illustrating the slew rate correction.
  • two power transistors M 1 and M 2 are considered, and a case where Vth 1 ⁇ Vth 2 is described will be described.
  • FIG. 5A shows the operation without correction, and as shown in FIG. 2B, Psw 1 > Psw 2 .
  • FIG. 5B shows the gate signals Vg 1 and Vg 2 of the power transistors M 1 and M 2 when the slew rate correction is performed.
  • the positive edge corresponds to the turn-on and the negative edge corresponds to the turn-off.
  • the slew rate of the positive edge of the gate signal Vg 2 is relatively higher than the slew rate of the gate signal Vg 1 , in other words, the transition time Tr 2 of the gate signal Vg 2 is the transition time Tr of the gate signal Vg 1 . It is corrected to be shorter than 1 . Tr 2 > Tr 1
  • the slew rate of the negative edge of the gate signal Vg 2 is relatively lower than the slew rate of the gate signal Vg 1 , in other words, the transition time Tf 2 of the gate signal Vg 2 is the transition of the gate signal Vg 1 . It is corrected to be longer than the time Tf 1 . Tf 2 > Tf 1
  • the above is the operation of the switching circuit 100.
  • this switching circuit 100 the amount of heat generated by a plurality of power transistors can be brought close to each other. This can prevent the current from concentrating on a specific power transistor and protect the circuit. Further, since the plurality of power transistors operate uniformly, the capabilities of the plurality of power transistors can be brought out and the efficiency can be improved.
  • the aging deterioration of the transistor progresses rapidly, whereas according to the present embodiment, the progress of aging deterioration of a plurality of power transistors can be delayed, and the switching circuit 100 The life of the transistor can be extended.
  • the main controller 210 and the gate signal generation unit 240 are integrated in the same IC, but the main controller 210 and the gate signal generation unit 240 may be separate ICs. In that case, the loss acquisition unit 220 and the correction amount calculation unit 230 may be integrated in the same IC (gate drive circuit) as the gate signal generation unit 240.
  • the above-mentioned pulse width correction or slew rate correction targets both the positive edge and the negative edge of the gate signal, but may target only one edge.
  • the present disclosure extends to various devices and methods grasped as the block diagram and circuit diagram of FIG. 3 or derived from the above description, and is not limited to a specific configuration.
  • more specific configuration examples and examples will be described not to narrow the scope of the present disclosure but to help understanding the essence and operation of the disclosure and to clarify them.
  • FIG. 6 is a block diagram of a switching circuit 100A according to an embodiment.
  • the controller 200A is composed of a digital circuit, and is configured to be able to correct both the pulse width and the slew rate.
  • the loss acquisition unit 220 includes a sensor group 222 and an A / D converter 224.
  • the sensor group 222 generates a plurality of electric signals having a correlation with the switching loss of the power transistors M1 to MN .
  • the A / D converter 224 converts an electric signal into digital detection values Sdet 1 to Sdet N.
  • the correction amount calculation unit 230 generates correction values Comp 1 to Scomp N so that each of the plurality of detected values Sdet 1 to Sdet N approaches a common target value Sref.
  • the correction value Scomp i includes a pulse width correction value ⁇ Ton i and a slew rate correction value ⁇ Tsr i .
  • the gate signal generation unit 240 includes an adder 242, a digital PWM circuit 244, and a gate drive circuit 246.
  • the adder 242 adds the pulse width correction value ⁇ Ton i to the pulse width command value Tonref indicated by the control command Scriptl generated by the main controller 210, and generates the corrected pulse width command value Ton i .
  • Ton i Tonref + ⁇ Ton i
  • the digital PWM circuit 244 receives digital pulse width command values Ton 1 to Ton N , and outputs PWM signals Spwm1 to Spwm N having a predetermined cycle and having a pulse width (duty cycle) corresponding to the pulse width command value. do.
  • the configuration of the digital PWM circuit 244 is not limited, and a known technique may be used. Examples of the digital PWM circuit 244 include a method using a counter for counting on-time, a method using a variable delay circuit, and a method using a phase interpolation circuit.
  • the gate drive circuit 246 includes a plurality of gate drivers GD 1 to GD N.
  • the slew rate of the plurality of gate drivers GD 1 to GD N is variable.
  • FIG. 7 is a block diagram showing a configuration example of the loss acquisition unit 220.
  • the channels corresponding to the power transistors M 1 to M 5 are referred to as Ch0 to Ch4.
  • the loss acquisition unit 220 includes a waveform acquisition unit 226 and a temperature estimator 228.
  • the waveform acquisition unit 226 includes an analog multiplexer 223 and an A / D converter 224.
  • the analog multiplexer 223 selects each of the gate signals Vg 1 to Vg N of the plurality of power transistors M 1 to MN in a time division manner.
  • the analog multiplexer 223 may be omitted, and an A / D converter 224 may be provided for each power transistor.
  • the temperature estimator 228 estimates the temperature of the corresponding power transistor M k based on the waveform data WAV k , and generates a detected value Sdet k .
  • the temperature estimator 228 can be configured by machine learning. Specifically, offline, the relationship between the gate voltage waveform of the power transistor and the temperature is measured, and machine learning forms a trained model that inputs the waveform and outputs the temperature.
  • the temperature estimator 228 is implemented based on the trained model. According to this method, a temperature sensor and a current sensor are not required, so that the configuration can be simplified.
  • the threshold voltage of the power transistor is also possible to use as a detection value indicating the switching loss of the power transistor.
  • the gate voltage takes a constant level near the threshold voltage due to the Miller effect. Therefore, the threshold voltage may be detected by detecting the gate voltage at a constant level.
  • a known technique such as a similar method as shown in Non-Patent Documents 1 to 3 or Non-Patent Document 4 using machine learning may be used.
  • FIG. 8 is a block diagram showing a configuration example of the correction amount calculation unit 230.
  • the correction amount calculation unit 230 includes a reference value generation unit 232, a plurality of adder / subtractors 234_1 to 234_N, and a plurality of filters 236_1 to 236_N.
  • the reference value generation unit 232 generates the reference value Sref based on the plurality of detected values Sdet 1 to Sdet N. For example, the reference value generation unit 232 may use the maximum value of the plurality of detected values Sdet 1 to Sdet N as the reference value Sref, or the center value of the plurality of detected values Sdet 1 to Sdet N as the reference value Sref.
  • the average value of the plurality of detected values Sdet 1 to Sdet N may be used as the reference value Sref, or the minimum value of the plurality of detected values Sdet 1 to Sdet N may be used as the reference value Sref.
  • Each adder / subtractor 234_i outputs the error e i of the corresponding detection value Sdet i and the reference value Sref.
  • the filter 236_i generates correction quantities ⁇ Ton i and ⁇ Tsr i based on the error e i .
  • FIG. 9 is a block diagram showing a configuration example of the filter 236_i.
  • the filter 236_i includes a PID (proportional / integral, derivative) compensator 250.
  • PID control is optimal.
  • the PID compensator 250 includes a proportional term calculation unit 252, an integral term calculation unit 254, a differential term calculation unit 256, an adder 258, and a multiplier 260, 262.
  • the proportional term calculation unit 252 calculates a proportional term that is Kp ⁇ e i (t). Kp is a proportional gain.
  • the integral term calculation unit 254 calculates an integral term that is Ki / Ti ⁇ ⁇ e i (t) dt.
  • Ki is the integral gain and Ti is the integral time.
  • the differential term calculation unit 256 calculates a differential term of Kd / Td ⁇ de i (t) / dt. Kd is the differential gain and Td is the differential time.
  • the adder 258 adds a proportional term, an integral term, and a differential term.
  • the first multiplier 260 multiplies the output of the PID compensator 250 by the first coefficient Ksr to generate a slew rate correction amount ⁇ Tsr i .
  • the second multiplier 262 multiplies the output of the PID compensator 250 by the second coefficient Kpw to generate the second correction amount ⁇ Ton i .
  • the PID compensator 250 is shared for pulse width correction and slew rate correction, but the present invention is not limited to this, and a compensator for pulse width correction and a compensator for slew rate correction may be provided respectively.
  • the coefficients Kp, Ki, and Kd can be set individually for the pulse width correction and the slew rate correction.
  • the corresponding control pulse Spwm # is input to the input node IN of the gate driver GD # , and the output node OUT is connected to the gate of the corresponding power transistor M # .
  • a first control code corresponding to the slew rate correction amount ⁇ Tr and a second control code corresponding to the slew rate correction amount ⁇ Tf are input to the gate driver GD # .
  • the first control code ⁇ Tr and the second control code ⁇ Tf are each m bits.
  • the multi-stage delay circuit 270 delays the control pulse Spwm # .
  • a plurality of control pulses before or after the delay are output from the multi-stage delay circuit 270.
  • the plurality of first transistors MP 1 to MP m are P-channel MOS transistors, one end (source) of which is connected to the first voltage line, and the other end (drain) of each is connected to the output node OUT.
  • the plurality of second transistors MN 1 to MN m are N-channel MOS transistors, one end (source) of which is connected to the second voltage line, and the other end (drain) of each is connected to the output node OUT.
  • the plurality of first logic gates GP 1 to GP m are NAND gates.
  • the output is supplied to the gate of the corresponding first transistor MP j .
  • the j-th first logic gate GP j outputs high when the corresponding bit of the first control code ⁇ Tr is not a predetermined value (false, for example, 0) and turns off the corresponding first transistor MP j . Fix it.
  • the plurality of second logic gates GN 1 to GN m are NOR gates.
  • the j-th second logic gate GN j is the gate of the corresponding second transistor MN j to the corresponding output of the multistage delay circuit 270 when the corresponding bit of the first control code ⁇ Tr is a predetermined value (for example, 1).
  • the j-th second logic gate GN j outputs low when the corresponding bit of the second control code ⁇ Tf is not a predetermined value (false, for example, 0), and turns off the corresponding second transistor MN j . Fix it.
  • FIG. 11 is a diagram illustrating the operation of the gate driver GD # with the slew rate correction function of FIG.
  • the first control code ⁇ Tr and the second control code ⁇ Tf are shown as relative values corresponding to the reference values.
  • the slew rate (slope) of the positive edge of the gate signal Vg # of the gate driver GD # can be steeply or slowly increased by increasing or decreasing the first control code ⁇ Tr from the reference value.
  • the slew rate of the negative edge of the gate signal Vg # of the gate driver GD # can be steeply or slowly increased by increasing or decreasing the second control code ⁇ Tf from the reference value.
  • FIG. 12 is a circuit diagram of the DC / DC converter 300A.
  • the DC / DC converter 300A is a synchronous rectification type buck converter that steps down the input voltage Vin of the input line 302 and generates an output voltage Vout on the output line 304.
  • the DC / DC converter 300A includes a controller 200A and its peripheral circuit 310A.
  • the peripheral circuit 310A includes a high-side transistor MH, a low-side transistor ML, an inductor L1, and an output capacitor C1.
  • the high-side transistor MH and the low-side transistor ML are provided in series between the input line 302 and the ground.
  • the inductor L1 is provided between the connection node (switching node) LX of the high-side transistor MH and the low-side transistor ML and the output line 304.
  • the output capacitor C1 is connected to the output line 304.
  • a feedback signal Vfb corresponding to the output of the DC / DC converter 300A is input to the feedback pin FB of the controller 200A.
  • the voltage obtained by dividing the output voltage Vout by the resistors R1 and R2 is used as the feedback signal Vfb, but the present invention is not limited to this, and the output voltage Vout may be used as the feedback signal Vfb.
  • the output current of the DC / DC converter 300A may be used as the feedback signal Vfb.
  • the voltage of the internal node of the load connected to the output line 304 of the DC / DC converter 300A may be used as the feedback signal Vfb, or the current flowing through the internal node of the load may be used as the feedback signal Vfb.
  • the drive circuit of the high-side transistor MH and the drive circuit of the low-side transistor ML are integrated in the controller 200A, and the respective components are distinguished by adding the subscripts H and L.
  • the A / D converter 212 converts the feedback signal Vfb into a digital signal.
  • the main controller 210 generates a control command Script so that the feedback signal Vfb approaches a predetermined target value.
  • This control command Sktrl is a duty cycle command value, and includes a high-side pulse width command value TonrefH and a low-side pulse width command value TonrefL.
  • the analog multiplexer 223L and the A / D converter 224L detect the gate signals VgL 1 to VgL 3 of the low-side power transistors ML 1 to ML 3 .
  • the correction amount calculation unit 230L estimates the temperature of each of the power transistors ML 1 to ML 3 based on the gate signals VgL 1 to VgL 3 , and the correction amount ScompL 1 to so that the temperatures of the power transistors ML 1 to ML 3 become equal. Generate ScompL 3 .
  • the analog multiplexer 223H, the A / D converter 224H, and the correction amount calculation unit 230H generate correction amounts CompH 1 to CompL 3 for the high-side power transistors MH1 to MH3.
  • the correction amounts ScompL and ScompH may include at least one of the duty cycle correction amount and the slew rate correction amount, but in this example, the duty cycle correction amounts ⁇ TonL 1 to ⁇ TonL 3 and ⁇ TonH 1 to ⁇ TonH 3 are included.
  • the adder 242L adds the correction quantities ⁇ TonL 1 to ⁇ TonL 3 to the pulse width command value TonrefL to generate pulse width command values TonL 1 to TonL 3 for each of the power transistors ML 1 to ML 3 .
  • the adder 242H adds the correction quantities ⁇ TonH 1 to ⁇ TonH 3 to the pulse width command value TonrefH to generate pulse width command values TonH 1 to TonH 3 for each of the power transistors MH 1 to MH 3 .
  • the digital PWM circuit 244 generates PWM pulses SH 1 to SH 3 and SL 1 to SL 3 based on the corrected pulse width command values TonL 1 to TonL 3 and TonH 1 to TonH 3 .
  • the gate drivers GDH 1 to GDH 3 drive the power transistors MH 1 to MH 3 in response to the PWM pulses SH 1 to SH 3 .
  • the gate drivers GDL 1 to GDL 3 drive the power transistors ML 1 to ML 3 in response to the PWM pulses SL 1 to SL 3 .
  • the calorific value of the plurality of power transistors MH 1 to MH 3 can be made uniform, and similarly, the calorific value of the plurality of power transistors ML 1 to ML 3 can be made uniform. Can be done.
  • the DC / DC converter 300A may be a step-up type or a buck-boost type. Further, the type is not limited to the synchronous rectification type, and may be a diode rectification type.
  • FIG. 13 is a circuit diagram of the DC / DC converter 300B.
  • the DC / DC converter 300B is an N-phase multi-phase converter, and is a synchronous rectification type buck converter as in FIG. 12.
  • the basic configuration of the controller 200B is the same as that of FIG.
  • the operation of the digital PWM circuit 244 is different from that of the digital PWM circuit 244 of FIG. 12, and the N PWM pulses SH 1 to SH N generated by the digital PWM circuit 244 are 360 ° / N and the phase is 360 ° / N.
  • the phases of the N PWM pulses SL 1 to SL N are shifted by 360 ° / N.
  • FIG. 14 is a circuit diagram of the DC / DC converter 300C.
  • the DC / DC converter 300C is a buck converter like the DC / DC converter 300A in FIG.
  • the controller 200C includes monitoring circuits 280L and 280H in addition to the controller 200A of FIG.
  • the monitoring circuit 280L generates a warning flag based on a plurality of correction quantities ScompL 1 to ScompL 3 .
  • the monitoring circuit 280L asserts a warning flag when the correction quantities ScompL 1 to ScompL 3 overflow or underflow.
  • the monitoring circuit 280L may assert a warning flag assuming that the aged deterioration has progressed when the correction quantities ScompL 1 to ScompL 3 deviate from a predetermined appropriate range.
  • the monitoring circuit 280L may generate an index indicating the degree of aging deterioration of the power transistors ML 1 to ML 3 based on the correction quantities ScompL 1 to ScompL 3 . The same applies to the monitoring circuit 280H, and the aged deterioration of the power transistors MH 1 to MH 3 can be monitored based on the correction amounts CompH 1 to CompH 3 .
  • FIGS. 12 to 14 have described an embodiment of performing pulse width correction, a slew rate correction function may be incorporated in place of or in addition to the embodiment.
  • the application of the switching circuit 100 is not limited to the DC / DC converter, but can also be applied to an inverter, a rectifier circuit, a motor drive circuit, and a battery charging circuit.
  • a plurality of power transistors may form an upper arm or a lower arm of an inverter.
  • This disclosure can be used to drive a power transistor.
  • Switching circuit 110 Power stage 200 Controller 210 Main controller 212 A / D converter 220 Loss acquisition unit 222 Sensor group 224 A / D converter 226 Waveform acquisition unit 228 Temperature estimator 230 Correction amount calculation unit 232 Reference value generator 234 Addition / subtractor 236 Filter 240 Gate signal generator 242 Addr 244 Digital PWM circuit 246 Gate drive circuit 250 PID compensator 252 Proportional term calculation unit 254 Integral term calculation unit 256 Differential term calculation unit 258 Adder 260, 262 Multiplier 280 Monitoring circuit 300 DC / DC converter 302 Input line 304 Output line 310 Peripheral circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Power Conversion In General (AREA)

Abstract

コントローラ２００は、並列な複数の経路上に設けられる複数のパワートランジスタＭ１～ＭＮを制御する。補正量演算部２３０は、複数のパワートランジスタＭ１～ＭＮそれぞれのスイッチング損失と相関を有する複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮにもとづいて基準値を生成し、複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮが基準値に近づくように、複数の補正量Ｓｃｏｍｐ１～ＳｃｏｍｐＮを生成する。ゲート信号生成部２４０は、制御指令Ｓｃｔｒｌおよび複数の補正量Ｓｃｏｍｐ１～ＳｃｏｍｐＮにもとづいて、複数のゲート信号Ｖｇ１～ＶｇＮを生成する。

Description

パワートランジスタのコントローラおよび制御方法
　本開示は、パワートランジスタの駆動技術に関する。
　ハイブリッドカー、電気自動車や産業機械に、ＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータ、ＤＣ／ＡＣコンバータ（インバータ）などの電力変換装置が利用される。電力変換装置は、基本構成要素としてＩＧＢＴ（Insulated Gate Bipolar Transistor）やＦＥＴなどのパワートランジスタと、その駆動回路を備える。
　図１（ａ）、（ｂ）は、パワートランジスタの損失を説明する図である。図１（ｂ）の一段目には、ゲートソース間電圧Ｖｇｓが、２段目にドレインソース間電圧Ｖｄｓおよびドレイン電流Ｉｄｓが示される。また３段目に、損失はドレイン電圧Ｖｄｓとドレイン電流Ｉｄｓの積に相当する損失が示されている。オン期間中のドレイン電流をＩｄｓ（ＯＮ）、ドレイン電圧をＶｄｓ（ＯＮ）とする。オフ期間は、ドレイン電流はゼロであり、ドレイン電圧をＶｄｓ（ＯＦＦ）とする。
　パワートランジスタの損失は大きく、導通損失Ｐｏｎと、スイッチング損失Ｐｓｗに分けられる。導通損失Ｐｏｎは、パワートランジスタのオン期間における損失である。なおここでのスイッチング損失には、パワートランジスタのゲート駆動時に発生する充放電損失を含めずに考えることとする。
　スイッチング損失Ｐｓｗは、パワートランジスタが状態遷移するターンオン期間ＴＲ、ターンオフ期間ＴＦにおける損失である。スイッチング損失は、式（１）で表される。
　Ｐｓｗ＝｛（Ｖｄｓ（ＯＦＦ）×Ｉｄｓ（ＯＮ）｝／（ＴＲ＋ＴＦ）×ｆＳＷ　　…（１）
　ｆＳＷはスイッチング周波数である。
　大電力の用途では、複数のパワートランジスタを並列に接続して使用される。複数のパワートランジスタを並列化する場合、個々のデバイスの特性（しきい値）のばらつきにより、スイッチング損失に偏りが発生する。図２（ａ）、（ｂ）は、２個のパワートランジスタの並列接続回路における損失を説明する図である。
　図２（ａ）に示すように、２つのトランジスタＭ１，Ｍ２のゲート同士、ドレイン同士、ソース同士は共通に接続され、ゲート電圧Ｖｇｓ１，Ｖｇｓ２は等しく、ドレイン電圧Ｖｄｓ１，Ｖｄｓ２は等しい。
　図２（ｂ）には、２個のパワートランジスタＭ１，Ｍ２のスイッチング損失が示される。しきい値Ｖｔｈ１，Ｖｔｈ２にばらつきが存在し、Ｖｔｈ１＜Ｖｔｈ２であるとする。この場合、パワートランジスタＭ１に相対的に多くの電流が流れ、トランジスタＭ１のスイッチング損失は、トランジスタＭ２のスイッチング損失よりも大きくなる。
　スイッチング損失が大きいパワートランジスタは、小さいパワートランジスタに比べて、相対的に温度が高くなる。これをホットスポットと称する。パワートランジスタのしきい値Ｖｔｈは負の温度特性を有するから、ホットスポットに位置するパワートランジスタＭ１のしきい値Ｖｔｈ１はさらに低くなり、より多くの電流Ｉｄｓ１が流れるようになり、さらなる発熱を引き起こす。
　ホットスポットは、熱暴走を引き起こし、あるいは経年劣化や信頼性低下の原因となる。またスイッチング損失が増加することで、システムの効率が低下する。対策として大型のヒートシンクを取り付けると、装置が大型化するという問題がある。
J. A. Butron Ccoa, B. Strauss, G. Mitic and A. Lindemann, "Investigation of Temperature Sensitive Electrical Parameters for Power Semiconductors (IGBT) in Real-Time Applications",　PCIM Europe 2014; International Exhibition and Conference for Power Electronics, Intelligent Motion, Renewable Energy and Energy Management, Nuremberg, Germany, 2014, pp. 1-9. M. A. Eleffendi and C. M. Johnson, "Evaluation of on-state voltage VCE(ON) and threshold voltage Vth for real-time health monitoring of IGBT power modules", 2015 17th European Conference on Power Electronics and Applications (EPE'15 ECCE-Europe), Geneva, 2015, pp. 1-10 H. Chen, B. Ji, V. Pickert and W. Cao, "Real-Time Temperature Estimation for Power MOSFETs Considering Thermal Aging Effects", IEEE Transactions on Device and Materials Reliability, vol. 14, no. 1, pp. 220-228, March 2014 K. Miyazaki, Y. Lo, A. K. M. Mahfuzul Islam, K. Hata, M. Takamiya and T. Sakurai, "CNN-based Approach for Estimating Degradation of Power Devices by Gate Waveform Monitoring",　2019 International Conference on IC Design and Technology (ICICDT), SUZHOU, China, 2019, pp. 1-4
　本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、並列な複数の経路上に設けられる複数のパワートランジスタを均等に動作させる駆動回路の提供にある。
　本開示のある態様は、並列な複数の経路上に設けられる複数のパワートランジスタを制御するコントローラに関する。コントローラは、複数のパワートランジスタそれぞれのスイッチング損失と相関を有する複数の検出値にもとづいて基準値を生成し、複数の検出値が基準値に近づくように、複数の補正量を生成する補正量演算部と、制御指令および複数の補正量にもとづいて、複数のパワートランジスタに対応する複数のゲート信号を生成するゲート信号生成部と、を備える。
　本開示のある態様は、並列な複数の経路上に設けられる複数のパワートランジスタを備える電力変換装置に使用されるコントローラである。コントローラは、電力変換装置の状態が目標状態に近づくように制御パルスのデューティサイクル指令値を演算するメインコントローラと、複数のパワートランジスタそれぞれのスイッチング損失と相関を有する複数の電気信号をデジタルの複数の検出値に変換するＡ／Ｄコンバータと、複数の検出値にもとづいて基準値を生成し、複数の検出値が基準値に近づくように、複数の補正量を生成する補正量演算部と、デューティサイクル指令値を複数の補正量にもとづいて補正し、複数の補正デューティサイクル指令値を生成するデューティサイクル補正部と、複数の補正デューティサイクル指令値を受け、複数のパワートランジスタに対応する複数のゲート信号を生成するパルス変換器と、を備える。
　本開示のある態様は、並列な複数の経路上に設けられる複数のパワートランジスタを備える電力変換装置に使用されるコントローラである。コントローラは、電力変換装置の状態が目標状態に近づくように制御パルスのデューティサイクル指令値を演算するメインコントローラと、複数のパワートランジスタそれぞれのスイッチング損失と相関を有する複数の電気信号をデジタルの複数の検出値に変換するＡ／Ｄコンバータと、複数の検出値にもとづいて基準値を生成し、複数の検出値が基準値に近づくように、複数の補正量を生成する補正量演算部と、デューティサイクル指令値に応じたデューティサイクルを有する制御パルスを生成するパルス変換器と、制御パルスと複数の補正量とを受け、それぞれが複数の補正量の対応するひとつに応じたスルーレートを有する複数のゲート信号を生成するゲート信号生成部と、を備える。
　なお、以上の構成要素の任意の組み合わせや本開示の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本開示の態様として有効である。
　本開示のある態様によれば、複数のパワートランジスタを均等に動作させることができる。
図１（ａ）、（ｂ）は、パワートランジスタの損失を説明する図である。 図２（ａ）、（ｂ）は、２個のパワートランジスタの並列接続回路における損失を説明する図である。 実施形態に係るスイッチング回路のブロック図である。 図４（ａ）、（ｂ）は、パルス幅補正を説明する波形図である。 図５（ａ）、（ｂ）は、スルーレート補正を説明する波形図である。 図６は、一実施例に係るスイッチング回路のブロック図である。 図７は、損失取得部の構成例を示すブロック図である。 図８は、補正量演算部の構成例を示すブロック図である。 図９は、フィルタの構成例を示すブロック図である。 図１０は、スルーレート補正機能付きのゲートドライバの回路図である。 図１１は、図１０のスルーレート補正機能付きのゲートドライバの動作を説明する図である。 図１２は、ＤＣ／ＤＣコンバータの回路図である。 図１３は、ＤＣ／ＤＣコンバータの回路図である。 図１４は、ＤＣ／ＤＣコンバータの回路図である。
（実施の形態の概要）
　一実施形態に係るコントローラは、並列な複数の経路上に設けられる複数のパワートランジスタを制御する。コントローラは、複数のパワートランジスタそれぞれのスイッチング損失と相関を有する複数の検出値にもとづいて基準値を生成し、複数の検出値が基準値に近づくように、複数の補正量を生成する補正量演算部と、制御指令および複数の補正量にもとづいて、複数のパワートランジスタに対応する複数のゲート信号を生成するゲート信号生成部と、を備える。
　この構成によると、複数のパワートランジスタそれぞれのスイッチング損失が共通の目標値に近づくようにフィードバックがかかり、その結果、複数のパワートランジスタの温度を均一化できる。これによりホットスポットが抑制され、信頼性の改善、効率の改善が期待できる。また大型のヒートシングが不要となるため、装置を小型化できる。
　一実施形態において、ゲート信号生成部は、複数のパワートランジスタそれぞれのゲート信号のパルス幅を、複数の補正量の対応するひとつにもとづいて補正してもよい。あるパワートランジスタのゲート信号のパルス幅を広げると、スイッチング損失が増加し、パルス幅を狭めると、スイッチング損失は低下する。したがってパルス幅をフィードバックの操作量とすることで、スイッチング損失を均一化できる。
　一実施形態において、ゲート信号生成部は、複数のパワートランジスタそれぞれのゲート信号のスルーレートを、複数の補正量の対応するひとつにもとづいて補正してもよい。あるパワートランジスタのゲート信号のターンオンに対応するエッジのスルーレート（傾き）を相対的に高くすると（言い換えると遷移時間を短くすると）、あるいはターンオフに対応するエッジのスルーレート（傾き）を相対的に低くすると（言い換えると遷移時間を長くすると）、スイッチング損失が増加し、反対にターンオンに対応するエッジのスルーレート（傾き）を相対的に低くすると、あるいはターンオフに対応するエッジのスルーレート（傾き）を相対的に高くすると、スイッチング損失が低下する。したがってスルーレートをフィードバックの操作量とすることで、スイッチング損失を均一化できる。
　一実施形態において、スルーレート（遷移時間）の補正と、パルス幅の補正は併用してもよい。
　一実施形態において、補正量を計算するための検出値は、パワートランジスタの温度を示す温度検出値を利用してもよい。パワートランジスタの温度は、スイッチング損失と正の相関を有するため、温度を監視することで、スイッチング損失を推定できる。たとえばパワートランジスタの近傍にサーミスタやダイオードなどの温度センサを配置し、温度を検出してもよい。
　一実施形態において、補正量を計算するための検出値として、パワートランジスタのオン・オフが切り替わるしきい値電圧を利用してもよい。
　一実施形態において、コントローラは、複数のパワートランジスタそれぞれのゲート電圧の波形を測定する波形取得部と、複数のパワートランジスタそれぞれのゲート電圧の波形にもとづいて、複数の検出値の対応するひとつを生成する温度推定器と、をさらにそなえてもよい。この構成によれば、ゲート電圧の波形から温度を推定できる。
　一実施形態において、温度推定器は、機械学習によって得られた学習済みモデルにもとづく推定器を含んでもよい。
　一実施形態において、検出値は、パワートランジスタのドレイン電流の測定値とドレインソース間電圧の測定値の積にもとづいてもよい。
　一実施形態において、補正量演算部は、複数のＰＩＤ（比例・積分、微分）補償器を含んでもよい。
　一実施形態において、補正量演算部は、複数のＰＩＤ補償器の出力に第１係数を乗算し、複数の第１補正量を生成する複数の第１乗算器と、複数のＰＩＤ補償器の出力に第２係数を乗算し、複数の第２補正量を生成する複数の第２乗算器と、を含んでもよい。補正処理部は、複数のパワートランジスタそれぞれのゲート信号のスルーレートを、複数の第１補正量の対応するひとつにもとづいて補正し、複数のパワートランジスタそれぞれのゲート信号のパルス幅を、複数の第２補正量の対応するひとつにもとづいて補正してもよい。
　一実施形態において、ゲート信号生成部は、複数のパワートランジスタに対応する複数のゲートドライバを含んでもよい。複数のゲートドライバはそれぞれ、対応するパワートランジスタのゲートと接続される出力ノードと、制御パルスを遅延する多段遅延回路と、それぞれの一端が第１電圧ラインと接続され、それぞれの他端が出力ノードと接続される、複数の第１トランジスタと、それぞれの一端が第２電圧ラインと接続され、それぞれの他端が出力ノードと接続される、複数の第２トランジスタと、複数の第１トランジスタに対応する複数の第１論理ゲートであって、それぞれが、第１制御コードの対応するビットが所定値のときに、多段遅延回路の対応する出力を、対応する第１トランジスタのゲートに供給する、複数の第１論理ゲートと、複数の第２トランジスタに対応する複数の第２論理ゲートであって、それぞれが、第２制御コードの対応するビットが所定値のときに、多段遅延回路の対応する出力を、対応する第２トランジスタのゲートに供給する、複数の第２論理ゲートと、を含んでもよい。
　一実施形態において、コントローラは、複数の補正量にもとづき、警告フラグを生成する監視回路をさらに備えてもよい。これにより、システムの信頼度を高めることができる。
　一実施形態において、コントローラは、複数のパワートランジスタそれぞれのスイッチング損失と相関を有する複数の検出信号を複数の検出値に変換するＡ／Ｄコンバータをさらに備えてもよい。
　一実施形態において、複数のパワートランジスタは、スイッチングコンバータのスイッチングトランジスタまたは同期整流用トランジスタであってもよい。
　一実施形態において、スイッチングコンバータは、マルチフェーズ型であり、コントローラは、複数のパワートランジスタそれぞれのゲート信号を、３６０°／Ｎ（Ｎ≧２）の位相差で出力してもよい。
　一実施形態において、複数のパワートランジスタは、インバータの上アームまたは下アームを構成してもよい。
（実施の形態）
　以下、本開示を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、開示を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも開示の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
　また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは抵抗値、容量値を表すものとする。また、端子に付された符号は、それに生ずる電圧あるいは信号レベルを表すものとする。
　図３は、実施形態に係るスイッチング回路１００のブロック図である。スイッチング回路１００は、インバータやコンバータなどの電力変換装置の一部であり、パワーステージ１１０およびコントローラ２００を備える。
　パワーステージ１１０は、制御端子（ゲート）が独立している複数Ｎ個（Ｎ≧２）のパワートランジスタＭ１～ＭＮを備える。複数のパワートランジスタＭ１～ＭＮは並列な複数の経路上に設けられ、複数の経路には、均等な電流が流れることが期待される。
　パワートランジスタＭ１～ＭＮは、Ｓｉ、ＳｉＣ、ＧａＮなどのＦＥＴ（Field-Effect Transistor）であり、あるいはＩＧＢＴ（Insulated Gate Bipolar Transistor）でありうる。
　コントローラ２００は、スイッチング回路１００あるいは負荷（不図示）の電気的状態を制御量とし、制御量が目標状態に近づくように、パワーステージ１１０を駆動する。スイッチング回路１００の電気的状態とは、スイッチング回路１００自体の出力電力、出力電圧、出力電流、入力電流、あるいは負荷に流れる電流や、負荷内のノードの電圧、負荷の消費電力などを含みうる。
　コントローラ２００は、メインコントローラ２１０、損失取得部２２０、補正量演算部２３０、ゲート信号生成部２４０を備える。コントローラ２００は、アナログ回路、デジタル回路、あるいはアナログ・デジタル混載回路で構成することができる。
　メインコントローラ２１０は、制御量が目標量に近づくように、制御指令Ｓｃｔｒｌを生成する。たとえば制御指令Ｓｃｔｒｌは、パワートランジスタＭ１～ＭＮのオン時間の長さ、言い換えるとデューティサイクルを指示する信号である。
　メインコントローラ２１０は、デジタル回路で構成する場合、制御量と目標量の誤差を生成する誤差検出器（加減算器）と、誤差に応じて制御指令Ｓｃｔｒｌを生成するフィルタを含む。フィルタの形式は、パワーステージ１１０や負荷の特性に応じて設計され、Ｐ（比例補償器）、ＰＩ（比例・積分）補償器、ＰＩＤ（比例・積分・微分）補償器などが採用される。
　メインコントローラ２１０は、アナログ回路で構成する場合、制御量と目標量の誤差を増幅する誤差増幅器を含む。
　損失取得部２２０は、パワートランジスタＭ１～ＭＮそれぞれのスイッチング損失と相関を有する複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮを生成する。損失取得部２２０の構成は特に限定されず、パワートランジスタの温度あるいは電力損失を直接的、あるいは間接的に測定・推定できればよい。
　たとえば検出値Ｓｄｅｔｉ（ｉ＝１，２，…Ｎ）は、対応するパワートランジスタＭｉの温度であり、損失取得部２２０は、パワートランジスタＭｉの近傍に配置され、温度検出信号を生成する温度センサを含んでもよい。
　あるいは検出値Ｓｄｅｔｉは、パワートランジスタＭｉのスイッチング損失そのものであってもよい。この場合、損失取得部２２０は、パワートランジスタＭｉの両端間電圧（ドレインソース間電圧）を示す電圧検出信号とパワートランジスタＭｉのドレイン電流を示す電流検出信号を生成可能に構成される。電流検出の方法としては、ホールセンサ、ロゴウスキーコイル、カレントトランス、電流検出抵抗（シャント抵抗）を利用したものが例示される。損失取得部２２０は、式（１）にもとづいて、スイッチング損失を示す検出値Ｓｄｅｔｉを生成してもよい。
　なお、補正量演算部２３０やゲート信号生成部２４０をデジタル回路で構成する場合、損失取得部２２０は、電気信号をデジタル値に変化するＡ／Ｄコンバータをさらに含む。
　補正量演算部２３０は、複数のパワートランジスタＭ１～ＭＮのスイッチング損失を示す複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮにもとづいて基準値Ｓｒｅｆを生成し、複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮそれぞれが基準値Ｓｒｅｆに近づくように、複数の補正量Ｓｃｏｍｐ１～ＳｃｏｍｐＮを生成する。ここで、基準値Ｓｒｅｆは、検出値Ｓｄｅｔ１～ＳｄｅｔＮの相対的な誤差から求められ、センター値となる検出値を基準値Ｓｒｅｆとすることで、必要とされる補正量の絶対値を最小化できる。
　ゲート信号生成部２４０は、制御指令Ｓｃｔｒｌと複数の補正量Ｓｃｏｍｐ１～ＳｃｏｍｐＮにもとづいて、複数のゲート信号Ｖｇ１～ＶｇＮを生成する。複数のゲート信号Ｖｇ１～ＶｇＮは、共通する特性（パルス幅、スルーレート）を有しているが、各ゲート信号Ｖｇｉの特性は、複数の補正量Ｓｃｏｍｐ１～ＳｃｏｍｐＮの対応するひとつＳｃｏｍｐｉにもとづいて補正されている。
　具体的には、ゲート信号生成部２４０において、複数のゲート信号Ｖｇ１～ＶｇＮのパルス幅とスルーレート（遷移時間）の少なくとも一方が補正される。
　１．パルス幅補正
　パルス幅のみが補正される場合、各補正量Ｓｃｏｍｐｉは、パルス幅補正量ΔＴｏｎｉを含む。各ゲート信号Ｖｇｉのパルス幅Ｔｏｎｉは、
　Ｔｏｎｉ＝Ｔｏｎｒｅｆ＋ΔＴｏｎｉ
となる。Ｔｏｎｒｅｆは、制御指令Ｓｃｔｒｌに応じて定まる補正前のパルス幅である。
　２．スルーレート補正
　スルーレートのみが補正される場合、補正量Ｓｃｏｍｐは、スルーレート補正量ΔＴｒ、ΔＴｆを含む。ΔＴｒは、ゲート信号の立ち上がり（ポジティブエッジ、リーディングエッジ）の遷移時間の補正量であり、ΔＴｆは、ゲート信号の立ち下がり（ネガティブエッジ、トレーリングエッジ）の遷移時間の補正量である。スルーレートの補正量ΔＴｒとΔＴｆを、ΔＴｓｒと総称する。
　３．パルス幅補正およびスルーレート補正
　パルス幅とスルーレートの両方が補正される場合、補正量Ｓｃｏｍｐｉは、パルス幅補正量ΔＴｏｎｉとスルーレート補正量ΔＴｓｒを含む。
　以上がスイッチング回路１００の基本構成である。続いてその動作を説明する。
（パルス幅補正）
　図４（ａ）、（ｂ）は、パルス幅補正を説明する波形図である。ここでは２個のパワートランジスタＭ１，Ｍ２を考え、Ｖｔｈ１＜Ｖｔｈ２であるケースを説明する。図４（ａ）は、補正なしの動作を示しており、図２（ｂ）に示したように、Ｐｓｗ１＞Ｐｓｗ２となる。
　図４（ｂ）には、パルス幅補正を行ったときのパワートランジスタＭ１，Ｍ２のゲート信号Ｖｇ１，Ｖｇ２が示されている。ゲート信号Ｖｇ２のパルス幅Ｔｏｎ２が、ゲート信号Ｖｇ１のパルス幅Ｔｏｎ１より長くなるように補正される。
　このパルス幅補正により、２つのパワートランジスタＭ１，Ｍ２のスイッチング損失Ｐｓｗ１，Ｐｓｗ２が近づき、発熱量が等しくなる。
（スルーレート補正）
　図５（ａ）、（ｂ）は、スルーレート補正を説明する波形図である。ここでは２個のパワートランジスタＭ１，Ｍ２を考え、Ｖｔｈ１＜Ｖｔｈ２であるケースを説明する。図５（ａ）は、補正なしの動作を示しており、図２（ｂ）に示したように、Ｐｓｗ１＞Ｐｓｗ２となる。
　図５（ｂ）には、スルーレート補正を行ったときのパワートランジスタＭ１，Ｍ２のゲート信号Ｖｇ１，Ｖｇ２が示されている。パワートランジスタＭ１，Ｍ２がＮチャンネルである場合、ポジティブエッジがターンオンに、ネガティブエッジがターンオフに対応する。ゲート信号Ｖｇ２のポジティブエッジのスルーレートは、ゲート信号Ｖｇ１のスルーレートより相対的に高くなるように、言い換えると、ゲート信号Ｖｇ２の遷移時間Ｔｒ２が、ゲート信号Ｖｇ１の遷移時間Ｔｒ１より短くなるように補正される。
　Ｔｒ２＞Ｔｒ１
　また、ゲート信号Ｖｇ２のネガティブエッジのスルーレートは、ゲート信号Ｖｇ１のスルーレートより相対的に低くなるように、言い換えると、ゲート信号Ｖｇ２の遷移時間Ｔｆ２が、ゲート信号Ｖｇ１の遷移時間Ｔｆ１より長くなるように補正される。
　Ｔｆ２＞Ｔｆ１
　このスルーレート補正により、２つのパワートランジスタＭ１，Ｍ２のスイッチング損失Ｐｓｗ１，Ｐｓｗ２が近づき、発熱量が等しくなる。
　以上がスイッチング回路１００の動作である。このスイッチング回路１００によれば、複数のパワートランジスタの発熱量を近づけることができる。これにより、特定のパワートランジスタに電流が集中するのを防止でき、回路を保護できる。また、複数のパワートランジスタが均等に動作するため、複数のパワートランジスタの能力を引き出すことができ、効率を改善できる。
　また、あるパワートランジスタに電流が集中すると、そのトランジスタの経年劣化が速く進行するのに対して、本実施形態によれば、複数のパワートランジスタの経年劣化の進行を遅らせることができ、スイッチング回路１００の寿命の延ばすことができる。
　なお、図３では、メインコントローラ２１０とゲート信号生成部２４０が同一のＩＣに集積化されたがその限りでなく、メインコントローラ２１０とゲート信号生成部２４０は、別々のＩＣであってもよい。その場合、損失取得部２２０および補正量演算部２３０は、ゲート信号生成部２４０と同じＩＣ（ゲートドライブ回路）に集積化してもよい。
　上述のパルス幅補正あるいはスルーレート補正は、ゲート信号のポジティブエッジとネガティブエッジの両方を対象としたが、片側のエッジのみを対象としてもよい。
　本開示は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、開示の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
　以下では、スイッチング回路１００の具体的な構成について説明する。
　図６は、一実施例に係るスイッチング回路１００Ａのブロック図である。このスイッチング回路１００Ａにおいて、コントローラ２００Ａはデジタル回路で構成され、パルス幅とスルーレートの両方を補正可能に構成される。
　損失取得部２２０は、センサ群２２２およびＡ／Ｄコンバータ２２４を含む。センサ群２２２は、パワートランジスタＭ１～ＭＮのスイッチング損失と相関を有する複数の電気信号を生成する。Ａ／Ｄコンバータ２２４は、電気信号をデジタルの検出値Ｓｄｅｔ１～ＳｄｅｔＮに変換する。
　補正量演算部２３０は、複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮそれぞれが共通の目標値Ｓｒｅｆに近づくように、補正値Ｓｃｏｍｐ１～ＳｃｏｍｐＮを生成する。本実施形態において、補正値Ｓｃｏｍｐｉは、パルス幅補正値ΔＴｏｎｉとスルーレート補正値ΔＴｓｒｉを含む。
　ゲート信号生成部２４０は、加算器２４２、デジタルＰＷＭ回路２４４、ゲート駆動回路２４６を含む。加算器２４２は、メインコントローラ２１０が生成する制御指令Ｓｃｔｒｌが示すパルス幅指令値Ｔｏｎｒｅｆに、パルス幅補正値ΔＴｏｎｉを加算し、補正されたパルス幅指令値Ｔｏｎｉを生成する。
　Ｔｏｎｉ＝Ｔｏｎｒｅｆ＋ΔＴｏｎｉ
　デジタルＰＷＭ回路２４４は、デジタルのパルス幅指令値Ｔｏｎ１～ＴｏｎＮを受け、所定の周期を有し、パルス幅指令値に応じたパルス幅（デューティサイクル）を有するＰＷＭ信号Ｓｐｗｍ１～ＳｐｗｍＮを出力する。デジタルＰＷＭ回路２４４の構成は限定されず、公知技術を用いればよい。デジタルＰＷＭ回路２４４は、オン時間をカウントするカウンタを用いる方式、可変遅延回路を用いる方式、位相補間回路を用いる方式などが例示される。
　ゲート駆動回路２４６は、複数のゲートドライバＧＤ１～ＧＤＮを含む。複数のゲートドライバＧＤ１～ＧＤＮは、スルーレートが可変に構成される。ｉ番目（ｉ＝１，２…Ｎ）のゲートドライバＧＤｉが出力するゲート信号Ｖｇｉは、スルーレート補正量ΔＴｓｒｉに応じた傾きで変化する。
　図７は、損失取得部２２０の構成例を示すブロック図である。ここではＮ＝５の構成を示すが、Ｎはそれに限定されない。パワートランジスタＭ１～Ｍ５に対応するチャンネルを、Ｃｈ０～Ｃｈ４と表記する。損失取得部２２０は、波形取得部２２６および温度推定器２２８を備える。波形取得部２２６は、アナログマルチプレクサ２２３およびＡ／Ｄコンバータ２２４を含む。アナログマルチプレクサ２２３は、複数のパワートランジスタＭ１～ＭＮのゲート信号Ｖｇ１～ＶｇＮそれぞれを時分割で選択する。Ａ／Ｄコンバータ２２４は、アナログマルチプレクサ２２３が選択したｋ番目（ｋ＝１，２…Ｎ）のゲート信号Ｖｇｋをデジタルの波形データＷＡＶｋに変換する。なおアナログマルチプレクサ２２３を省略して、Ａ／Ｄコンバータ２２４をパワートランジスタごとに設けてもよい。
　温度推定器２２８は、波形データＷＡＶｋにもとづいて、対応するパワートランジスタＭｋの温度を推定し、検出値Ｓｄｅｔｋを生成する。温度推定器２２８は、機械学習によって構成することができる。具体的にはオフラインで、パワートランジスタのゲート電圧波形と、温度の関係が測定され、機械学習によって、波形を入力、温度を出力とする学習済みモデルが形成される。温度推定器２２８は、学習済みモデルにもとづいて実装される。この方式によれば、温度センサや電流センサが不要となるため、構成を簡素化できる。
　パワートランジスタのスイッチング損失を示す検出値として、パワートランジスタのしきい値電圧を利用することも可能である。たとえばパワートランジスタのスイッチングに際して、ミラー効果によりそのゲート電圧はしきい値電圧の近傍で一定レベルをとる。そこで一定レベルとなるゲート電圧を検出することにより、しきい値電圧を検出してもよい。また別な具体的な方法としては、非特許文献１～３で示されるような類似方法や機械学習を使った非特許文献４などの公知技術を用いればよい。
　図８は、補正量演算部２３０の構成例を示すブロック図である。補正量演算部２３０は、基準値生成部２３２、複数の加減算器２３４＿１～２３４＿Ｎ，複数のフィルタ２３６＿１～２３６＿Ｎを備える。基準値生成部２３２は、複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮにもとづいて基準値Ｓｒｅｆを生成する。たとえば、基準値生成部２３２は、複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮの最大値を基準値Ｓｒｅｆとしてもよいし、複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮのセンター値を基準値Ｓｒｅｆとしてもよいし、複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮの平均値を基準値Ｓｒｅｆとしてもよいし、複数の検出値Ｓｄｅｔ１～ＳｄｅｔＮの最小値を基準値Ｓｒｅｆとしてもよい。
　各加減算器２３４＿ｉは、対応する検出値Ｓｄｅｔｉと基準値Ｓｒｅｆの誤差ｅｉを出力する。フィルタ２３６＿ｉは、誤差ｅｉにもとづいて補正量ΔＴｏｎｉおよびΔＴｓｒｉを生成する。
　図９は、フィルタ２３６＿ｉの構成例を示すブロック図である。フィルタ２３６＿ｉは、ＰＩＤ（比例・積分、微分）補償器２５０を含む。温度制御フィードバックループの応答速度と安定性を考慮すると、ＰＩＤ制御が最適である。ＰＩＤ補償器２５０は具体的には、比例項演算部２５２、積分項演算部２５４、微分項演算部２５６、加算器２５８、乗算器２６０，２６２を含む。比例項演算部２５２は、Ｋｐ・ｅｉ（ｔ）である比例項を演算する。Ｋｐは比例ゲインである。積分項演算部２５４は、Ｋｉ／Ｔｉ・∫ｅｉ（ｔ）ｄｔである積分項を演算する。Ｋｉは積分ゲイン、Ｔｉは積分時間である。微分項演算部２５６は、Ｋｄ／Ｔｄ・ｄｅｉ（ｔ）／ｄｔである微分項を演算する。Ｋｄは微分ゲイン、Ｔｄは微分時間である。加算器２５８は、比例項、積分項、微分項を加算する。
　第１乗算器２６０は、ＰＩＤ補償器２５０の出力に第１係数Ｋｓｒを乗算し、スルーレート補正量ΔＴｓｒｉを生成する。第２乗算器２６２はＰＩＤ補償器２５０の出力に第２係数Ｋｐｗを乗算し、第２補正量ΔＴｏｎｉを生成する。
　この例では、パルス幅補正とスルーレート補正で、ＰＩＤ補償器２５０を共有したが、その限りでなく、パルス幅補正用の補償器と、スルーレート補正用の補償器をそれぞれ設けてもよい。この場合、パルス幅補正とスルーレート補正とで、係数Ｋｐ，Ｋｉ，Ｋｄを個別に設定できる。
　続いて、スルーレート補正およびパルス幅補正に関する具体例を説明する。
　図１０は、スルーレート補正機能付きのゲートドライバＧＤ＃（＃＝１，２…Ｎ）の回路図である。ゲートドライバＧＤ＃の入力ノードＩＮには、対応する制御パルスＳｐｗｍ＃が入力され、出力ノードＯＵＴは、対応するパワートランジスタＭ＃のゲートと接続される。このゲートドライバＧＤ＃には、スルーレート補正量ΔＴｒに対応する第１制御コードと、スルーレート補正量ΔＴｆに対応する第２制御コードが入力される。第１制御コードΔＴｒ、第２制御コードΔＴｆはそれぞれ、ｍビットである。
　多段遅延回路２７０は、制御パルスＳｐｗｍ＃を遅延する。多段遅延回路２７０からは、遅延前の、あるいは遅延後の複数の制御パルスが出力される。
　複数の第１トランジスタＭＰ１～ＭＰｍはＰチャンネルＭＯＳトランジスタであり、それぞれの一端（ソース）が第１電圧ラインと接続され、それぞれの他端（ドレイン）が出力ノードＯＵＴと接続される。複数の第２トランジスタＭＮ１～ＭＮｍはＮチャンネルＭＯＳトランジスタであり、それぞれの一端（ソース）が第２電圧ラインと接続され、それぞれの他端（ドレイン）が出力ノードＯＵＴと接続される。
　複数の第１論理ゲートＧＰ１～ＧＰｍは、ＮＡＮＤゲートである。ｊ番目（ｊ＝１，２，…Ｍ）の第１論理ゲートＧＰｊは、第１制御コードΔＴｒの対応するビットが所定値（真、たとえば１）のときに、多段遅延回路２７０の対応する出力を、対応する第１トランジスタＭＰｊのゲートに供給する。ｊ番目の第１論理ゲートＧＰｊは、第１制御コードΔＴｒの対応するビットが所定値でないとき（偽、たとえば０）のときに、ハイを出力し、対応する第１トランジスタＭＰｊをオフに固定する。
　複数の第２論理ゲートＧＮ１～ＧＮｍは、ＮＯＲゲートである。ｊ番目の第２論理ゲートＧＮｊは、第１制御コードΔＴｒの対応するビットが所定値（たとえば１）のときに、多段遅延回路２７０の対応する出力を、対応する第２トランジスタＭＮｊのゲートに供する。ｊ番目の第２論理ゲートＧＮｊは、第２制御コードΔＴｆの対応するビットが所定値でないとき（偽、たとえば０）のときに、ローを出力し、対応する第２トランジスタＭＮｊをオフに固定する。
　図１１は、図１０のスルーレート補正機能付きのゲートドライバＧＤ＃の動作を説明する図である。第１制御コードΔＴｒ、第２制御コードΔＴｆは、基準値に対応する相対値として示している。ゲートドライバＧＤ＃のゲート信号Ｖｇ＃のポジティブエッジのスルーレート（傾き）は、第１制御コードΔＴｒを基準値から増減させることにより、急峻に、あるいは緩慢にすることができる。
　同様に、ゲートドライバＧＤ＃のゲート信号Ｖｇ＃のネガティブエッジのスルーレートは、第２制御コードΔＴｆを基準値から増減させることにより、急峻に、あるいは緩慢にすることができる。
（用途）
　続いて、スイッチング回路１００の用途を説明する。
　図１２は、ＤＣ／ＤＣコンバータ３００Ａの回路図である。ＤＣ／ＤＣコンバータ３００Ａは同期整流型の降圧（Buck）コンバータであり、入力ライン３０２の入力電圧Ｖｉｎを降圧し、出力ライン３０４に出力電圧Ｖｏｕｔを発生する。
　ＤＣ／ＤＣコンバータ３００Ａは、コントローラ２００Ａとその周辺回路３１０Ａを備える。周辺回路３１０Ａは、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、インダクタＬ１、出力キャパシタＣ１を含む。
　ハイサイドトランジスタＭＨとローサイドトランジスタＭＬは、入力ライン３０２と接地の間に直列に設けられる。インダクタＬ１は、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬの接続ノード（スイッチングノード）ＬＸと出力ライン３０４の間に設けられる。出力キャパシタＣ１は、出力ライン３０４と接続される。
　ハイサイドトランジスタＭＨは、並列に接続される複数（この例ではＮ＝３個）のパワートランジスタＭＨ１～ＭＨ３を含む。ローサイドトランジスタＭＬは、並列に接続される複数（この例ではＮ＝３個）のパワートランジスタＭＬ１～ＭＬ３を含む。
　コントローラ２００ＡのフィードバックピンＦＢには、ＤＣ／ＤＣコンバータ３００Ａの出力に応じたフィードバック信号Ｖｆｂが入力される。この実施例では、出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２により分圧した電圧がフィードバック信号Ｖｆｂとされるがその限りでなく、出力電圧Ｖｏｕｔをフィードバック信号Ｖｆｂとしてもよい。定電流出力のコンバータの場合、ＤＣ／ＤＣコンバータ３００Ａの出力電流をフィードバック信号Ｖｆｂとしてもよい。あるいは、ＤＣ／ＤＣコンバータ３００Ａの出力ライン３０４に接続される負荷の内部ノードの電圧をフィードバック信号Ｖｆｂとしてもよいし、負荷の内部ノードに流れる電流をフィードバック信号Ｖｆｂとしてもよい。
　コントローラ２００Ａには、ハイサイドトランジスタＭＨの駆動回路と、ローサイドトランジスタＭＬの駆動回路が集積化され、それぞれの構成要素に、添え字のＨ，Ｌを付して区別する。
　Ａ／Ｄコンバータ２１２は、フィードバック信号Ｖｆｂをデジタル信号に変換する。メインコントローラ２１０は、フィードバック信号Ｖｆｂが所定の目標値に近づくように、制御指令Ｓｃｔｒｌを生成する。この制御指令Ｓｃｔｒｌはデューティサイクル指令値であり、ハイサイドのパルス幅指令値ＴｏｎｒｅｆＨとローサイドのパルス幅指令値ＴｏｎｒｅｆＬを含む。
　アナログマルチプレクサ２２３ＬおよびＡ／Ｄコンバータ２２４Ｌは、ローサイドのパワートランジスタＭＬ１～ＭＬ３のゲート信号ＶｇＬ１～ＶｇＬ３を検出する。補正量演算部２３０Ｌは、ゲート信号ＶｇＬ１～ＶｇＬ３にもとづいてパワートランジスタＭＬ１～ＭＬ３それぞれの温度推定し、パワートランジスタＭＬ１～ＭＬ３の温度が等しくなるように、補正量ＳｃｏｍｐＬ１～ＳｃｏｍｐＬ３を生成する。
　同様にして、アナログマルチプレクサ２２３Ｈ、Ａ／Ｄコンバータ２２４Ｈ、補正量演算部２３０Ｈによって、ハイサイドのパワートランジスタＭＨ１～ＭＨ３の補正量ＳｃｏｍｐＨ１～ＳｃｏｍｐＬ３が生成される。
　補正量ＳｃｏｍｐＬ，ＳｃｏｍｐＨは、デューティサイクル補正量と、スルーレート補正量の少なくとも一方を含みうるが、この例では、デューティサイクル補正量ΔＴｏｎＬ１～ΔＴｏｎＬ３，ΔＴｏｎＨ１～ΔＴｏｎＨ３を含むものとする。
　加算器２４２Ｌは、パルス幅指令値ＴｏｎｒｅｆＬに、補正量ΔＴｏｎＬ１～ΔＴｏｎＬ３を加算し、パワートランジスタＭＬ１～ＭＬ３それぞれのパルス幅指令値ＴｏｎＬ１～ＴｏｎＬ３を生成する。同様に加算器２４２Ｈは、パルス幅指令値ＴｏｎｒｅｆＨに、補正量ΔＴｏｎＨ１～ΔＴｏｎＨ３を加算し、パワートランジスタＭＨ１～ＭＨ３それぞれのパルス幅指令値ＴｏｎＨ１～ＴｏｎＨ３を生成する。
　デジタルＰＷＭ回路２４４は、補正後のパルス幅指令値ＴｏｎＬ１～ＴｏｎＬ３，ＴｏｎＨ１～ＴｏｎＨ３にもとづいて、ＰＷＭパルスＳＨ１～ＳＨ３、ＳＬ１～ＳＬ３を生成する。ゲートドライバＧＤＨ１～ＧＤＨ３は、ＰＷＭパルスＳＨ１～ＳＨ３に応じてパワートランジスタＭＨ１～ＭＨ３を駆動する。またゲートドライバＧＤＬ１～ＧＤＬ３は、ＰＷＭパルスＳＬ１～ＳＬ３に応じてパワートランジスタＭＬ１～ＭＬ３を駆動する。
　以上がＤＣ／ＤＣコンバータ３００Ａの構成である。このＤＣ／ＤＣコンバータ３００Ａによれば、複数のパワートランジスタＭＨ１～ＭＨ３の発熱量を均一化することができ、同様に、複数のパワートランジスタＭＬ１～ＭＬ３の発熱量を均一化することができる。
　なお、ＤＣ／ＤＣコンバータ３００Ａは、昇圧型であってもよいし、昇降圧型であってもよい。また同期整流型に限定されず、ダイオード整流型であってもよい。
　図１３は、ＤＣ／ＤＣコンバータ３００Ｂの回路図である。ＤＣ／ＤＣコンバータ３００Ｂは、Ｎ相のマルチフェーズコンバータであり、図１２と同様に同期整流型の降圧（Buck）コンバータである。
　この例ではＮ＝３相のコンバータが示され、周辺回路３１０Ｂは、３個のパワートランジスタＭＨ１～ＭＨ３、３個のパワートランジスタＭＬ１～ＭＬ３、３個のインダクタＬ１～Ｌ３、出力キャパシタＣ１、抵抗Ｒ１，Ｒ２を備える。
　コントローラ２００Ｂの基本構成は、図１２のそれと同様である。マルチフェーズコンバータでは、デジタルＰＷＭ回路２４４の動作が、図１２のデジタルＰＷＭ回路２４４と異なっており、デジタルＰＷＭ回路２４４が生成するＮ個のＰＷＭパルスＳＨ１～ＳＨＮは３６０°／Ｎ、位相がシフトしており、同様にＮ個のＰＷＭパルスＳＬ１～ＳＬＮは３６０°／Ｎ、位相がシフトしている。
　図１４は、ＤＣ／ＤＣコンバータ３００Ｃの回路図である。ＤＣ／ＤＣコンバータ３００Ｃは、図１２のＤＣ／ＤＣコンバータ３００Ａと同様に、降圧コンバータである。
　コントローラ２００Ｃは、図１２のコントローラ２００Ａに加えて、監視回路２８０Ｌ，２８０Ｈを備える。監視回路２８０Ｌは、複数の補正量ＳｃｏｍｐＬ１～ＳｃｏｍｐＬ３にもとづき、警告フラグを生成する。パワートランジスタの経年劣化が、温度平滑化が困難なほどに進行すると、補正量ＳｃｏｍｐＬ１～ＳｃｏｍｐＬ３がオーバーフローあるいはアンダーフローする。そこで監視回路２８０Ｌは、補正量ＳｃｏｍｐＬ１～ＳｃｏｍｐＬ３が、オーバーフロー、あるいはアンダーフローすると、警告フラグをアサートする。警告フラグがアサートされると、システムを停止し、あるいはユーザにメンテナンスを促すなどの処理が可能となり、システムの信頼性を高めることができる。
　あるいは監視回路２８０Ｌは、補正量ＳｃｏｍｐＬ１～ＳｃｏｍｐＬ３が所定の適正範囲から逸脱すると、経年劣化が進行したものとして、警告フラグをアサートしてもよい。あるいは監視回路２８０Ｌは、補正量ＳｃｏｍｐＬ１～ＳｃｏｍｐＬ３にもとづいて、パワートランジスタＭＬ１～ＭＬ３の経年劣化の程度を示す指標を生成してもよい。監視回路２８０Ｈについても同様であり、補正量ＳｃｏｍｐＨ１～ＳｃｏｍｐＨ３にもとづいて、パワートランジスタＭＨ１～ＭＨ３の経年劣化を監視することができる。
　図１２～図１４では、パルス幅補正を行う実施例を説明したが、それに代えて、あるいはそれに加えて、スルーレート補正の機能を組み込んでもよい。
　スイッチング回路１００の用途は、ＤＣ／ＤＣコンバータに限定されず、インバータや整流回路、モータ駆動回路、バッテリの充電回路にも適用可能である。たとえば、複数のパワートランジスタは、インバータの上アーム、あるいは下アームを構成しうる。
　実施の形態にもとづき、具体的な語句を用いて本開示を説明したが、実施の形態は、本開示の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本開示の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
　本開示は、パワートランジスタの駆動に利用できる。
　１００　スイッチング回路
　１１０　パワーステージ
　２００　コントローラ
　２１０　メインコントローラ
　２１２　Ａ／Ｄコンバータ
　２２０　損失取得部
　２２２　センサ群
　２２４　Ａ／Ｄコンバータ
　２２６　波形取得部
　２２８　温度推定器
　２３０　補正量演算部
　２３２　基準値生成部
　２３４　加減算器
　２３６　フィルタ
　２４０　ゲート信号生成部
　２４２　加算器
　２４４　デジタルＰＷＭ回路
　２４６　ゲート駆動回路
　２５０　ＰＩＤ補償器
　２５２　比例項演算部
　２５４　積分項演算部
　２５６　微分項演算部
　２５８　加算器
　２６０，２６２　乗算器
　２８０　監視回路
　３００　ＤＣ／ＤＣコンバータ
　３０２　入力ライン
　３０４　出力ライン
　３１０　周辺回路

Claims (19)

  1. 　並列な複数の経路上に設けられる複数のパワートランジスタを制御するコントローラであって、
    　前記複数のパワートランジスタそれぞれのスイッチング損失と相関を有する複数の検出値にもとづいて基準値を生成し、前記複数の検出値が前記基準値に近づくように、複数の補正量を生成する補正量演算部と、
    　制御指令および前記複数の補正量にもとづいて、前記複数のパワートランジスタに対応する複数のゲート信号を生成するゲート信号生成部と、
    　を備える、コントローラ。
  2. 　前記ゲート信号生成部は、前記複数のパワートランジスタそれぞれのゲート信号のパルス幅を、前記複数の補正量の対応するひとつにもとづいて補正する、請求項１に記載のコントローラ。
  3. 　前記ゲート信号生成部は、前記複数のパワートランジスタそれぞれのゲート信号のスルーレートを、前記複数の補正量の対応するひとつにもとづいて補正する、請求項１または２に記載のコントローラ。
  4. 　前記検出値は、前記パワートランジスタの温度を示す温度検出値にもとづく、請求項１から３のいずれかに記載のコントローラ。
  5. 　前記検出値は、前記パワートランジスタのしきい値電圧にもとづく、請求項１から３のいずれかに記載のコントローラ。
  6. 　前記複数のパワートランジスタそれぞれのゲート電圧の波形を測定する波形取得部と、
    　前記複数のパワートランジスタそれぞれのゲート電圧の波形にもとづいて、前記複数の検出値の対応するひとつを生成する温度推定器と、
    　をさらにそなえる、請求項１から３のいずれかに記載のコントローラ。
  7. 　前記温度推定器は、機械学習によって得られた学習済みモデルにもとづく推定器を含む、請求項６に記載のコントローラ。
  8. 　前記検出値は、前記パワートランジスタのドレイン電流の測定値とドレインソース間電圧の測定値の積にもとづく、請求項１から３のいずれかに記載のコントローラ。
  9. 　前記補正量演算部は、複数のＰＩＤ（比例・積分、微分）補償器を含む、請求項１から８のいずれかに記載のコントローラ。
  10. 　前記補正量演算部は、
    　前記複数のＰＩＤ補償器の出力に第１係数を乗算し、複数の第１補正量を生成する複数の第１乗算器と、
    　前記複数のＰＩＤ補償器の出力に第２係数を乗算し、複数の第２補正量を生成する複数の第２乗算器と、
    　を含み、
    　前記ゲート信号生成部は、
    　前記複数のパワートランジスタそれぞれのゲート信号のスルーレートを、前記複数の第１補正量の対応するひとつにもとづいて補正し、
    　前記複数のパワートランジスタそれぞれのゲート信号のパルス幅を、前記複数の第２補正量の対応するひとつにもとづいて補正する、請求項９に記載のコントローラ。
  11. 　前記ゲート信号生成部は、前記複数のパワートランジスタに対応する複数のゲートドライバを含み、
    　前記複数のゲートドライバはそれぞれ、
    　対応するパワートランジスタのゲートと接続される出力ノードと、
    　制御パルスを遅延する多段遅延回路と、
    　それぞれの一端が第１電圧ラインと接続され、それぞれの他端が前記出力ノードと接続される、複数の第１トランジスタと、
    　それぞれの一端が第２電圧ラインと接続され、それぞれの他端が前記出力ノードと接続される、複数の第２トランジスタと、
    　前記複数の第１トランジスタに対応する複数の第１論理ゲートであって、それぞれが、第１制御コードの対応するビットが所定値のときに、前記多段遅延回路の対応する出力を、対応する第１トランジスタのゲートに供給する、複数の第１論理ゲートと、
    　前記複数の第２トランジスタに対応する複数の第２論理ゲートであって、それぞれが、第２制御コードの対応するビットが所定値のときに、前記多段遅延回路の対応する出力を、対応する第２トランジスタのゲートに供給する、複数の第２論理ゲートと、
    　を含む、請求項３に記載のコントローラ。
  12. 　前記複数の補正量にもとづき、警告フラグを生成する監視回路をさらに備える、請求項１から１１のいずれかに記載のコントローラ。
  13. 　前記複数のパワートランジスタそれぞれのスイッチング損失と相関を有する複数の検出信号を前記複数の検出値に変換するＡ／Ｄコンバータをさらに備える、請求項１から１２のいずれかに記載のコントローラ。
  14. 　前記複数のパワートランジスタは、スイッチングコンバータのスイッチングトランジスタまたは同期整流用トランジスタである、請求項１から１３のいずれかに記載のコントローラ。
  15. 　前記スイッチングコンバータは、マルチフェーズ型であり、
    　前記複数のパワートランジスタそれぞれのゲート信号を、３６０°／Ｎの位相差で出力する、請求項１４に記載のコントローラ。
  16. 　前記複数のパワートランジスタは、インバータの上アームまたは下アームを構成する、請求項１から１３のいずれかに記載のコントローラ。
  17. 　並列な複数の経路上に設けられる複数のパワートランジスタの制御方法であって、
    　前記複数のパワートランジスタそれぞれのスイッチング損失と相関を有する複数の検出値を生成するステップと、
    　前記複数の検出値にもとづいて基準値を生成するステップと、
    　前記複数のパワートランジスタに対応する複数の補正量を生成するステップであり、各補正量は、前記複数の検出値の対応するひとつと前記基準値の誤差がゼロに近づくように生成される、ステップと、
    　前記複数のパワートランジスタそれぞれのゲート信号を、前記複数の補正量の対応するひとつにもとづいて補正するステップと、
    　を備える、制御方法。
  18. 　並列な複数の経路上に設けられる複数のパワートランジスタを備える電力変換装置に使用されるコントローラであって、
    　前記電力変換装置の状態が目標状態に近づくように制御パルスのデューティサイクル指令値を演算するメインコントローラと、
    　前記複数のパワートランジスタそれぞれのスイッチング損失と相関を有する複数の電気信号をデジタルの複数の検出値に変換するＡ／Ｄコンバータと、
    　前記複数の検出値にもとづいて基準値を生成し、前記複数の検出値が前記基準値に近づくように、複数の補正量を生成する補正量演算部と、
    　前記デューティサイクル指令値を、前記複数の補正量にもとづいて補正し、複数の補正デューティサイクル指令値を生成するデューティサイクル補正部と、
    　前記複数の補正デューティサイクル指令値を受け、前記複数のパワートランジスタに対応する複数のゲート信号を生成するパルス変換器と、
    　を備える、コントローラ。
  19. 　並列な複数の経路上に設けられる複数のパワートランジスタを備える電力変換装置に使用されるコントローラであって、
    　前記電力変換装置の状態が目標状態に近づくように制御パルスのデューティサイクル指令値を演算するメインコントローラと、
    　前記複数のパワートランジスタそれぞれのスイッチング損失と相関を有する複数の電気信号をデジタルの複数の検出値に変換するＡ／Ｄコンバータと、
    　前記複数の検出値にもとづいて基準値を生成し、前記複数の検出値が前記基準値に近づくように、複数の補正量を生成する補正量演算部と、
    　前記デューティサイクル指令値に応じたデューティサイクルを有する前記制御パルスを生成するパルス変換器と、
    　前記制御パルスと前記複数の補正量とを受け、それぞれが前記複数の補正量の対応するひとつに応じたスルーレートを有する複数のゲート信号を生成するゲート信号生成部と、
    　を備える、コントローラ。
PCT/JP2021/037435 2020-10-21 2021-10-08 パワートランジスタのコントローラおよび制御方法 WO2022085495A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022556935A JPWO2022085495A1 (ja) 2020-10-21 2021-10-08
US18/303,992 US20230261646A1 (en) 2020-10-21 2023-04-20 Controller of power transisor and control method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020176816 2020-10-21
JP2020-176816 2020-10-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/303,992 Continuation US20230261646A1 (en) 2020-10-21 2023-04-20 Controller of power transisor and control method thereof

Publications (1)

Publication Number Publication Date
WO2022085495A1 true WO2022085495A1 (ja) 2022-04-28

Family

ID=81290363

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/037435 WO2022085495A1 (ja) 2020-10-21 2021-10-08 パワートランジスタのコントローラおよび制御方法

Country Status (3)

Country Link
US (1) US20230261646A1 (ja)
JP (1) JPWO2022085495A1 (ja)
WO (1) WO2022085495A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024089429A1 (en) * 2022-10-26 2024-05-02 Nicoventures Trading Limited Computing device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258857A (ja) * 2012-06-13 2013-12-26 Honda Motor Co Ltd 半導体モジュール及びその制御方法
JP2017225227A (ja) * 2016-06-14 2017-12-21 住友電気工業株式会社 電源装置及びコンピュータプログラム
WO2019130533A1 (ja) * 2017-12-28 2019-07-04 新電元工業株式会社 電力変換装置
US20200195247A1 (en) * 2018-12-13 2020-06-18 Texas Instruments Incorporated Delaying turn on time to transistor comparing global, peak current

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258857A (ja) * 2012-06-13 2013-12-26 Honda Motor Co Ltd 半導体モジュール及びその制御方法
JP2017225227A (ja) * 2016-06-14 2017-12-21 住友電気工業株式会社 電源装置及びコンピュータプログラム
WO2019130533A1 (ja) * 2017-12-28 2019-07-04 新電元工業株式会社 電力変換装置
US20200195247A1 (en) * 2018-12-13 2020-06-18 Texas Instruments Incorporated Delaying turn on time to transistor comparing global, peak current

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024089429A1 (en) * 2022-10-26 2024-05-02 Nicoventures Trading Limited Computing device

Also Published As

Publication number Publication date
JPWO2022085495A1 (ja) 2022-04-28
US20230261646A1 (en) 2023-08-17

Similar Documents

Publication Publication Date Title
Gordillo et al. A simple sensorless current sharing technique for multiphase DC–DC buck converters
CN105305818B (zh) 用于开关电源电流采样的系统和方法
Han et al. Deadtime effect on GaN-based synchronous boost converter and analytical model for optimal deadtime selection
US11689096B2 (en) Gate driver for reliable switching
US10498241B2 (en) Load transient detection method used in multi-phase converters
US9160250B2 (en) Control circuit of power supply system
Fu et al. MOSFET switching loss model and optimal design of a current source driver considering the current diversion problem
US7423414B1 (en) Apparatus and method for switching regulator with compensation delay for output voltage error correction
US10135437B2 (en) Drive control apparatus
WO2016157307A1 (ja) 昇圧装置及びコンバータ装置
CN107342681B (zh) 用于在半谐振功率转换器中有效切换的方法和装置
Zhang et al. Modeling and implementation of optimal asymmetric variable dead-time setting for SiC MOSFET-based three-phase two-level inverters
US10038366B2 (en) Multiphase power factor improvement circuit
JP6040565B2 (ja) 多相の電力変換回路
US11664735B2 (en) Isolated power supply and control circuit thereof
US20230261646A1 (en) Controller of power transisor and control method thereof
CN107294384B (zh) Dc-dc电压转换装置
Kar et al. Design, analysis, fabrication & testing of sic device based high frequency synchronous dc-dc converters
Lin et al. Digital multiphase buck converter with current balance/phase shedding control
US8760134B2 (en) Simulating power supply inductor current
Koszel et al. Power loss estimating in GaN E-HEMT based synchronous buck-boost converter
de Jódar et al. Effect of the output impedance in multiphase active clamp buck converters
Zhao et al. An intergrated DC-DC converter with digital one-step dead-time correction
Cong et al. A 150V monolithic synchronous gate driver with built-in ZVS detection for half-bridge converters
Su et al. A novel phase shedding scheme for improved light load efficiency of interleaved DC/DC converters

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21882636

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022556935

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21882636

Country of ref document: EP

Kind code of ref document: A1