WO2022085447A1 - センサ - Google Patents

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charges
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    • H10F39/153—Two-dimensional or three-dimensional array CCD image sensors
    • H10F39/1538—Time-delay and integration

Definitions

  • This disclosure relates to sensors.
  • a distance measuring device using an indirect ToF (indirect Time of Flight: iToF) method has been developed.
  • the iToF type distance measuring device indirectly calculates the distance from the distance measuring device to the object based on the phase difference between the irradiation light and the reflected light.
  • Such an iToF sensor may have a memory element inside the pixel for accumulating the signal charge in order to reduce the noise of the signal charge.
  • a memory element inside the pixel for accumulating the signal charge in order to reduce the noise of the signal charge.
  • the number of elements constituting each pixel becomes large, and the pixel cannot be miniaturized.
  • the iToF sensor reads the reset state after reading the signal state.
  • CDS Correlated Double Sampling
  • kTC noise random noise
  • the present disclosure has been made in view of such a problem, and provides a sensor that can reduce kTC noise and can be miniaturized.
  • the sensor on one side of the present disclosure is a sensor having a plurality of pixels, each of which is a first conductive type semiconductor layer having a first surface and light incident on the semiconductor layer provided in the semiconductor layer.
  • a photoelectric conversion unit that converts electric charges into electric charges, a first conductive type first channel layer provided on the first surface side in the semiconductor layer, a first gate electrode provided above the first channel layer, and a first gate electrode. It is provided below the one channel layer and includes a second conductive type first capacitor layer that stores electric charges.
  • the pixels are provided in the first conductive type second channel layer provided on the first surface side in the semiconductor layer, the second gate electrode provided above the second channel layer, and below the second channel layer. It may be further provided with a second conductive type second capacitor layer for accumulating charges.
  • the pixel includes a first channel layer and a first gate electrode, further comprises a first amplification transistor electrically connected to a first signal line, and first amplification by the amount of charge stored in the first capacitor layer.
  • the threshold of the transistor may be modulated.
  • the pixel includes a second channel layer and a second gate electrode, further comprises a second amplification transistor electrically connected to the second signal line, and second amplification by the amount of charge stored in the second capacitor layer.
  • the threshold of the transistor may be modulated.
  • the pixel may be further provided with a second conductive type first power supply diffusion layer provided on the first surface side in the semiconductor layer and connected to the power supply.
  • the pixel may be further provided with a second conductive type second power supply diffusion layer provided on the first surface side in the semiconductor layer and connected to the power supply.
  • the pixel may further include a charge discharge transistor that discharges the charge of the photoelectric conversion unit.
  • the pixels are the first comparator connected to the first signal line, the first current circuit for passing a current to the first comparator, the second comparator connected to the second signal line, and the second comparator to pass a current to the second comparator.
  • a two-current circuit may be further provided.
  • the pixel is connected to one end of the first amplification transistor and is connected between the first capacitance element that stores the charge from the first amplification transistor, the first capacitance element, and the first signal line, and is connected to the first capacitance element.
  • a first source follower circuit that transmits a voltage corresponding to the charge to the first signal line, a second capacitance element that is connected to one end of the second amplification transistor and stores the charge from the second amplification transistor, and a second capacitance element.
  • a second source follower circuit which is connected between the second signal line and the second signal line and transmits a voltage corresponding to the charge of the second capacitance element to the second signal line, may be further provided.
  • the first and second capacitor layers are arranged on one side and the other side of the photoelectric conversion unit, respectively, and the first and second amplification transistors are also included. It may be arranged on one side and the other side of the photoelectric conversion unit.
  • Light may be incident from the second surface of the semiconductor layer opposite to the first surface.
  • the sensor may be provided so as to overlap the first and second capacitor layers in a plan view seen from the direction of light incident on the semiconductor layer, and the photoelectric conversion unit may be provided with a light-shielding film that does not overlap.
  • the sensor may be provided so as to overlap the first and second capacitor layers in a plan view from the direction of light incident on the semiconductor layer, and the photoelectric conversion unit may be provided with a reflection unit that reflects light.
  • the pixel may include a first transfer transistor that transfers the charge from the photoelectric conversion unit to the first capacitor layer, and a second transfer transistor that transfers the charge from the photoelectric conversion unit to the second capacitor layer.
  • the pixel further comprises a first selection transistor connected between the first amplification transistor and the first signal line, and a second selection transistor connected between the second amplification transistor and the second signal line. May be good.
  • the pixel further includes a first reset transistor provided between the first capacitor layer and the first power supply diffusion layer, and a second reset transistor provided between the second capacitor layer and the second power supply diffusion layer. You may prepare.
  • the sensor includes a first semiconductor chip including a plurality of pixels, a first comparator connected to the first signal line, a first current circuit for passing a current through the first comparator, and a second comparator connected to the second signal line. Further, a second semiconductor chip including a second current circuit for passing a current through the second comparator may be provided, and the first semiconductor chip and the second semiconductor chip may be bonded to each other.
  • the first and second semiconductor chips are electrically connected. May be done.
  • the plurality of pixels may be an imaging pixel for acquiring an image of an object and a distance measuring pixel for measuring the distance to the object.
  • the pixel transmits the signal voltage corresponding to the signal state in which the signal charge is accumulated in the first and second capacitor layers to the first and second signal lines, and then discharges the signal charge in the first and second capacitor layers.
  • the reset voltage corresponding to the reset state of the above may be transmitted to the first and second signal lines, and the signal voltage and the reset voltage may be subjected to the correlation double sampling process.
  • the pixels are provided on the first surface side in the semiconductor layer, and are provided on the first surface side of the second conductive type for accumulating charges from the first capacitor layer and on the first surface side in the semiconductor layer.
  • a second conductive type second stray diffusion region for accumulating charges from the two capacitor layers is further provided, and a first signal line for transmitting a signal corresponding to the accumulated charges of the first capacitor layer and an accumulation of the second capacitor layer.
  • a second signal line that transmits a signal according to the charge, a third signal line that transmits a signal corresponding to the accumulated charge in the first floating diffusion region, and a signal corresponding to the accumulated charge in the second floating diffusion region are transmitted.
  • a fourth signal line may be further provided.
  • the first floating diffusion region may accumulate the charge overflowing from the first capacitor layer
  • the second floating diffusion region may accumulate the charge overflowing from the second capacitor layer
  • the first and second capacitor layers accumulate charges from the photoelectric conversion unit distributed at the first frequency, and then transfer the charges to the first and second stray diffusion regions, respectively, and then the first and second capacitor layers are transferred to the first and second stray diffusion regions, respectively.
  • Charges from the photoelectric conversion unit distributed at the second frequency may be accumulated.
  • the sensor of the other aspect of the present disclosure is a sensor having a plurality of pixels, each of which is a photoelectric conversion unit that converts incident light into an electric charge, and a first and a first that alternately distributes an electric charge from the photoelectric conversion unit.
  • the sensor stores the charges of the first and second memory units individually or collectively, the first stray diffusion region, and the second, which stores the charges of the third and fourth memory units individually or collectively.
  • the first amplification transistor that outputs the voltage corresponding to the charge of the stray diffusion region and the first stray diffusion region to the first signal line
  • the second signal line that outputs the voltage corresponding to the charge of the second stray diffusion region to the second signal line. 2 Amplification transistors may be further provided.
  • the sensor has a common floating diffusion region that stores the charges of the first and second memory units individually or collectively, and stores the charges of the third and fourth memory units individually or collectively.
  • a common amplification transistor that outputs a voltage corresponding to the charge in the floating diffusion region to the signal line may be further provided.
  • the first and second memory units are connected in series between the first distribution transistor and the first amplification transistor, and the third and fourth memory units are connected in series between the second distribution transistor and the second amplification transistor. May be connected to.
  • the first and second memory units may be connected in parallel, and the third and fourth memory units may be connected in parallel.
  • the first and second memory units may transfer the electric charge to the CCD, and the third and fourth memory units may transfer the electric charge to the CCD.
  • the sensor is provided on the first surface side in the semiconductor layer, and transmits a signal corresponding to the accumulated charge of the first capacitor layer and the first floating diffusion region of the second conductive type that stores the electric charge from the first capacitor layer.
  • a third signal line for transmitting a signal corresponding to the accumulated charge in the first floating diffusion region may be further provided.
  • the sensor may further include a source follower circuit provided between the first stray diffusion region and the third signal line.
  • the pixel may further include a first transfer transistor that transfers the charge from the photoelectric conversion unit to the first capacitor layer.
  • the pixel may further include a first selection transistor connected between the first amplification transistor and the first signal line.
  • the pixel may further include a first reset transistor provided between the first capacitor layer and the first stray diffusion region, and a second reset transistor provided between the first stray diffusion region and the power supply. good.
  • the pixels are a first transfer transistor connected between the photoelectric conversion unit and the first floating diffusion region, and an overflow transistor and a second transfer transistor connected in series between the photoelectric conversion unit and the first floating diffusion region. And a third capacitive element connected between the node between the overflow transistor and the second transfer transistor and the reference power supply may be further provided.
  • the pixels include a first transfer transistor connected between the photoelectric conversion unit and the first floating diffusion region, an overflow transistor provided between the photoelectric conversion unit and the first floating diffusion region, and a second transfer transistor.
  • a CCD element provided between the overflow transistor and the second transfer transistor may be further provided.
  • the sensors on the other side of the present disclosure are sensors having a plurality of pixels, each of which is a photoelectric conversion unit that converts incident light into electric charges and a first capacitor layer that stores electric charges from the photoelectric conversion unit.
  • a first charge transistor provided above the first capacitor layer and accumulating charges from the photoelectric conversion unit to the first capacitor layer, a first stray diffusion region for accumulating charges from the first capacitor layer, and first. It includes a first transfer transistor provided between the stray diffusion region and the first charge capacitor.
  • the sensor is provided between the first charge transistor and the first transfer transistor, is provided above the second capacitor layer and the second capacitor layer for accumulating the charge from the first capacitor layer, and is provided from the first capacitor layer. It may further include a second charge transistor that sends charges to the second capacitor layer.
  • the sensor may further include a second transfer transistor provided between the photoelectric conversion unit and the first charge transistor.
  • the plurality of pixels may be arranged so that the photoelectric conversion unit is unevenly distributed toward the center of the pixel region.
  • the sensor on the other aspect of the present disclosure is a sensor that converts incident light into an electric charge and acquires an image corresponding to the electric charge, and is a plurality of shutter periods obtained by dividing an imaging period of one frame constituting the image.
  • a photoelectric conversion unit that stores the electric charge generated in a part of the shutter period and a signal processing unit that estimates the signal of the entire frame from the electric charge in the part of the shutter period are provided.
  • the signal processing unit may estimate that the signal of the entire frame is on a substantially linear extension line from the signal corresponding to the charge in a part of the shutter period.
  • the sensor on the other aspect of the present disclosure is a sensor that converts incident light into an electric charge and acquires an image corresponding to the electric charge, and accumulates the electric charge generated during the imaging period of a plurality of frames constituting the image.
  • the photoelectric conversion unit is provided, and a signal processing unit that estimates the signal of the first frame of the plurality of frames from the charges of the plurality of frames.
  • the signal processing unit may estimate the average value of the signals corresponding to the charges in the periods of a plurality of frames as the signal of the first frame.
  • FIG. 3 is a cross-sectional view showing a configuration example of a back-illuminated iTOF sensor according to a modified example of the first embodiment.
  • FIG. 3 is a cross-sectional view showing a configuration example of a back-illuminated iTOF sensor according to another modification of the first embodiment.
  • FIG. 3 is a cross-sectional view showing a configuration example of a back-illuminated iTOF sensor according to still another modification of the first embodiment.
  • the equivalent circuit diagram which shows an example of the composition of the pixel by 2nd Embodiment.
  • the plan view which shows an example of the layout of the pixel by 2nd Embodiment.
  • the equivalent circuit diagram which shows an example of the composition of the pixel by 3rd Embodiment.
  • the equivalent circuit diagram which shows an example of the composition of the pixel by 4th Embodiment.
  • An equivalent circuit diagram showing an example of a pixel configuration according to a sixth embodiment The plan view which shows an example of the layout of the pixel by 6th Embodiment.
  • the timing diagram which shows an example of the operation of a pixel by 6th Embodiment.
  • the equivalent circuit diagram which shows an example of the composition of the pixel by 7th Embodiment.
  • the plan view which shows an example of the layout of the pixel by 7th Embodiment.
  • the equivalent circuit diagram which shows an example of the composition of the pixel by 8th Embodiment An equivalent circuit diagram showing an example of a pixel configuration according to a ninth embodiment.
  • An equivalent circuit diagram showing an example of a pixel configuration according to a tenth embodiment The plan view which shows an example of the layout of the pixel by 10th Embodiment. The timing diagram which shows an example of the operation of a pixel by 10th Embodiment. An equivalent circuit diagram showing an example of a pixel configuration according to the eleventh embodiment. An equivalent circuit diagram showing an example of a pixel configuration according to the twelfth embodiment. The equivalent circuit diagram which shows an example of the composition of the pixel by 13th Embodiment. The schematic diagram which shows the chip composition example of the pixel by 14th Embodiment. The schematic diagram which shows the chip composition example of the pixel by the fifteenth embodiment.
  • the schematic diagram which shows the chip composition example of the pixel by 16th Embodiment The schematic diagram which shows the chip composition example of the pixel by 17th Embodiment.
  • the schematic diagram which shows the chip composition example of the pixel by 18th Embodiment The schematic diagram which shows the chip composition example of the pixel by 19th Embodiment.
  • the schematic diagram which shows the chip composition example of the pixel by 20th Embodiment The schematic diagram which shows the chip composition example of the pixel by 21st Embodiment.
  • the schematic diagram which shows the chip composition example of the pixel by 22nd Embodiment The plan view which shows an example of the pixel arrangement of the pixel area by 23rd Embodiment.
  • FIG. 6 is a conceptual diagram showing an operation in a cross section along a line 55-55 in FIG.
  • the plan view which shows an example of the layout of the pixel by 39th Embodiment.
  • the timing diagram which shows an example of the operation of a pixel by 39th Embodiment.
  • the timing diagram which shows the other example of the operation of a pixel by 39th Embodiment.
  • the equivalent circuit diagram which shows the configuration example of the pixel by 40th Embodiment.
  • FIG. 4 is a timing diagram showing another example of pixel operation according to the 40th embodiment.
  • the circuit diagram which shows an example of the composition of the pixel by 41st Embodiment.
  • FIG. 5 is an equivalent circuit diagram showing an example of a pixel configuration according to the 53rd embodiment.
  • FIG. 5 is an equivalent circuit diagram showing an example of a pixel configuration according to the 54th embodiment.
  • FIG. 5 is an equivalent circuit diagram showing an example of a pixel configuration according to the 55th embodiment.
  • the timing diagram which shows an example of the pixel reading operation by 55th Embodiment.
  • the timing diagram which shows the other example of the pixel reading operation by 55th Embodiment.
  • FIG. 5 is an equivalent circuit diagram showing an example of a pixel configuration according to the 58th embodiment.
  • the plan view which shows an example of the layout of the pixel by 58th Embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 58th embodiment.
  • FIG. 5 is a plan view showing an example of the layout of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • FIG. 5 is a potential diagram showing the operation of pixels according to the 59th embodiment.
  • the equivalent circuit diagram which shows an example of the composition of the pixel by 60th Embodiment.
  • the plan view which shows an example of the layout of the pixel by 60th Embodiment.
  • the timing diagram which shows the operation of a pixel by 60th Embodiment.
  • the potential figure which shows the operation of a pixel by 60th Embodiment The potential figure which shows the operation of a pixel by 60th Embodiment.
  • the potential figure which shows the operation of a pixel by 60th Embodiment The potential figure which shows the operation of a pixel by 60th Embodiment.
  • the potential figure which shows the operation of a pixel by 60th Embodiment The potential figure which shows the operation of a pixel by 60th Embodiment.
  • the potential figure which shows the operation of a pixel by 60th Embodiment The potential figure which shows the operation of a pixel by 60th Embodiment.
  • the potential figure which shows the operation of a pixel by 60th Embodiment The potential figure which shows the operation of a pixel by 60th Embodiment.
  • the potential figure which shows the operation of a pixel by 60th Embodiment A layout diagram showing an example of pixels according to the 61st embodiment and a schematic diagram thereof.
  • the schematic diagram which shows the arrangement example of the pixel in the pixel area by 61st Embodiment.
  • the schematic diagram which shows the other arrangement example of the pixel in the pixel area by 61st Embodiment.
  • the block diagram which shows the structural example of a light receiving element.
  • the perspective view which shows the structural example of the light receiving element which can store the digital signal corresponding to the signal charge.
  • the conceptual diagram which shows an example of the method of estimating the signal strength of each frame.
  • the conceptual diagram which shows the other example of the method of estimating the signal strength of each frame.
  • the conceptual diagram which shows an example of the operation method of the signal of each frame.
  • the block diagram which shows the schematic configuration example of the vehicle control system which is an example of the mobile body control system to which the technique which concerns on this disclosure can be applied.
  • the figure which shows the example of the installation position of the image pickup part.
  • FIG. 1 is a block diagram showing a configuration example of a distance measuring device according to the first embodiment.
  • the distance measuring device 100 is a distance measuring sensor based on an indirect ToF (hereinafter, also referred to as iToF) method, and is used, for example, in an in-vehicle system mounted on a vehicle and measuring a distance to an object outside the vehicle. Further, the distance measuring device 100 may also be used for, for example, a system for identifying an individual such as face recognition.
  • iToF indirect ToF
  • the distance measuring device 100 includes a light receiving element 1, a light emitting element 2, a modulator 3, and a PLL (Phase Locked Loop) 4.
  • PLL4 generates a pulse signal.
  • the modulator 3 modulates the pulse signal from the PLL 4 to generate a control signal.
  • the frequency of the control signal may be, for example, 5 megaHz to 200 megaHz.
  • the light emitting element 2 emits light according to a control signal from the modulator.
  • the light emitting element 2 has a light emitting diode that emits infrared light having a wavelength in the range of 780 nm to 1000 nm as a light source, and generates irradiation light in synchronization with a control signal of a square wave or a sine wave.
  • the light generated by the light emitting element 2 may be, for example, short wave infrared light (SWIR (Short Wave Infrared Radiometer)) or the like.
  • SWIR Short Wave Infrared Radiometer
  • the irradiation light emitted from the light emitting element 2 is reflected by the object M and received by the light receiving element 1.
  • the reflected light received by the light receiving element 1 is delayed from the timing when the light emitting element 2 emits light according to the distance to the object M.
  • the delay time of the reflected light with respect to the irradiation light causes a phase difference between the irradiation light and the reflected light.
  • the distance measuring device 100 calculates the phase difference between the irradiation light and the reflected light, and obtains the distance (depth information) from the distance measuring device 100 to the object M based on the phase difference.
  • FIG. 2 is a block diagram showing a schematic configuration example of a light receiving element of the distance measuring device according to the first embodiment.
  • the light receiving element 1 is an element used in the distance measuring device 100 according to the iToF method of FIG.
  • the light receiving element 1 receives the light (reflected light) that is reflected and returned by the irradiation light generated by the light emitting element 2 as a light source, and outputs a depth image expressing the distance information to the object as a depth value. do.
  • the light receiving element 1 has a pixel region 21 provided on a semiconductor substrate (not shown) and a peripheral circuit portion provided on the same semiconductor substrate.
  • the peripheral circuit unit is composed of, for example, a vertical drive unit 22, a column processing unit 23, a horizontal drive unit 24, a system control unit 25, a signal processing unit 26, a data storage unit 27, and the like. All or part of the peripheral circuit portion may be provided on the same semiconductor substrate as the light receiving element 1, or may be provided on a substrate different from the light receiving element 1.
  • the pixel region 21 has a plurality of pixels 10 two-dimensionally arranged in a matrix in the row direction and the column direction.
  • the pixel 10 generates an electric charge according to the amount of received light, and outputs a signal corresponding to the electric charge. That is, the pixel 10 photoelectrically converts the incident light and outputs a signal corresponding to the electric charge obtained as a result.
  • the details of the pixel 10 will be described later.
  • the row direction is the horizontal direction in FIG. 2, and the column direction is the vertical direction.
  • the pixel drive lines 28 are wired along the row direction for each pixel row with respect to the matrix-shaped pixel array, and two vertical signal lines 29 are arranged along the column direction in each pixel row. It is wired.
  • the pixel drive line 28 transmits a drive signal for driving when reading a signal from the pixel 10.
  • the pixel drive line 28 is shown as one wiring, but the wiring is not limited to one.
  • One end of the pixel drive line 28 is connected to the output end corresponding to each line of the vertical drive unit 22.
  • the vertical drive unit 22 is composed of a shift register, an address decoder, etc., and drives each pixel 10 of the pixel area 21 simultaneously for all pixels or in line units. That is, the vertical drive unit 22 constitutes a drive unit that controls the operation of each pixel 10 in the pixel region 21 together with the system control unit 25 that controls the vertical drive unit 22.
  • the detection signal output from each pixel 10 of the pixel row according to the drive control by the vertical drive unit 22 is input to the column processing unit 23 through the vertical signal line 29.
  • the column processing unit 23 performs predetermined signal processing on the detection signal output from each pixel 10 through the vertical signal line 29, and temporarily holds the detection signal after the signal processing. Specifically, the column processing unit 23 performs noise reduction processing, AD (Analog-to-Digital) conversion processing, and the like as signal processing.
  • the horizontal drive unit 24 is composed of a shift register, an address decoder, etc., and sequentially selects unit circuits corresponding to the pixel strings of the column processing unit 23. By the selective scanning by the horizontal drive unit 24, the detection signals signal-processed for each unit circuit are sequentially output in the column processing unit 23.
  • the system control unit 25 is composed of a timing generator or the like that generates various timing signals, and the vertical drive unit 22, the column processing unit 23, and the horizontal drive unit 24 are based on the various timing signals generated by the timing generator.
  • Drive control such as.
  • the signal processing unit 26 has an arithmetic processing function, and performs various signal processing such as arithmetic processing based on the detection signal output from the column processing unit 23.
  • the data storage unit 27 temporarily stores data necessary for signal processing in the signal processing unit 26.
  • the light receiving element 1 configured as described above includes the distance information to the object as a depth value in the pixel value, and outputs this pixel value as a depth image.
  • the light receiving element 1 can be mounted on, for example, a vehicle-mounted system that is mounted on a vehicle and measures a distance to an object outside the vehicle.
  • FIG. 3 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the first embodiment.
  • FIG. 4 is a plan view showing an example of the layout of the pixels 10 according to the first embodiment.
  • FIG. 5 is a conceptual diagram showing the operation of the pixel 10.
  • FIG. 5 shows a cross section along line AA of FIG.
  • Each of the plurality of pixels 10 has the same configuration.
  • the pixel 10 includes a photodiode PD, amplification transistors AMP1 and AMP2, capacitor layers C1 and C2, a power supply VDD, and vertical signal lines VSL1 and VSL2.
  • the photodiode PD is a photoelectric conversion element that converts incident light into electric charges. As shown in FIG. 5, the photodiode PD is provided in the p-type semiconductor layer 11 as the first conductive type, and is provided between the amplification transistor AMP1 and the amplification transistor AMP2.
  • the semiconductor layer 11 may be, for example, a silicon substrate, an epitaxial silicon layer, or the like.
  • the source electrode of the amplification transistor AMP1 is connected to the vertical signal line VSL1, and the drain electrode thereof is grounded.
  • the source electrode of the amplification transistor AMP2 is connected to the vertical signal line VSL2, and the drain electrode thereof is grounded.
  • the amplification transistors AMP1 and AMP2 are both provided on the first surface F1 of the semiconductor layer 11, and are provided on both sides of the photodiode PD, respectively.
  • the channel layers Ch1 and Ch2 of the amplification transistors AMP1 and AMP2 are p-type impurity diffusion layers provided on the first surface F1 side in the semiconductor layer 11, respectively.
  • the gate electrodes G1 and G2 of the amplification transistors AMP1 and AMP2 are conductors provided above the channel layers Ch1 and Ch2, respectively, via the gate insulating films IN1 and IN2.
  • the amplification transistors AMP1 and AMP2 receive the voltage of the gate electrodes G1 and G2 and enter a conductive state or a non-conducting state in the channel layers Ch1 and Ch2.
  • the amplification transistors AMP1 and AMP2 are channel modulation transistors whose threshold voltage is modulated by the electric charge accumulated in the capacitor layers C1 and C2, respectively.
  • the amplification transistors AMP1 and AMP2 are composed of, for example, a p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • the amplification transistors AMP1 and AMP2 are channel modulation transistors, but do not have a ring structure. As a result, the area of the channel layers Ch1 and Ch2 can be reduced and the photoelectric conversion efficiency can be increased. As a result, kTC noise can be reduced. Further, when the capacitor layers C1 and C2 have a ring shape, the variation in the impurity charge distribution at the center of the ring causes variations in the performance of charge collection, storage and discharge between the taps of the capacitor layer C1 and the capacitor layer C2. Since the capacitor layers C1 and C2 according to the present embodiment have a substantially rectangular parallelepiped shape, it is possible to suppress variations in the performance of charge collection, storage, and discharge.
  • the capacitor layers C1 and C2 are n - type impurity diffusion layers provided in the semiconductor layer 11 below the channel layers Ch1 and Ch2, respectively.
  • the capacitor layers C1 and C2 can store the charge photoelectrically converted by the photodiode PD.
  • the capacitor layer C1 is provided in the semiconductor layer 11 directly below the amplification transistor AMP1.
  • the capacitor layer C1 is capacitively coupled to the channel layer Ch1 with a capacitive Ca, and is capacitively coupled to the semiconductor layer 11 with a capacitive Cb. Therefore, the threshold voltage of the amplification transistor AMP1 is modulated by the back bias effect depending on the amount of electric charge (for example, electron e ⁇ ) stored in the capacitor layer C1.
  • the threshold voltage is modulated, even if the gate voltage is the same, the conduction state of the amplification transistor AMP1 changes, and the current or voltage of the vertical signal line VSL1 changes. Therefore, the vertical signal line VSL1 can transmit a voltage corresponding to the amount of electric charge stored in the capacitor layer C1.
  • the capacitor layer C2 is provided in the semiconductor layer 11 directly below the amplification transistor AMP2.
  • the capacitor layer C2 is capacitively coupled to the channel layer Ch2 with a capacitive Ca, and is capacitively coupled to the semiconductor layer 11 with a capacitive Cb. Therefore, the threshold voltage of the amplification transistor AMP2 is also modulated by the back bias effect depending on the amount of electric charge (for example, electron e ⁇ ) stored in the capacitor layer C2.
  • the threshold voltage is modulated, even if the gate voltage is the same, the conduction state of the amplification transistor AMP2 changes, and the current or voltage of the vertical signal line VSL2 changes. Therefore, the vertical signal line VSL2 can transmit a voltage corresponding to the amount of electric charge stored in the capacitor layer C2.
  • a gate electrode G1 is provided directly above the channel layer Ch1, and a capacitor layer C1 is provided directly below the channel layer Ch1. That is, the gate electrode G1 and the capacitor layer C1 are provided on opposite sides of the channel layer Ch1. As shown in FIG. 4, the gate electrode G1, the channel layer Ch1 and the capacitor layer C1 overlap each other in a plan view seen from the direction of light L incident on the semiconductor layer 11 (above the first surface F1 of the semiconductor layer 11). do.
  • the channel layer Ch1 is a p-type impurity diffusion layer, and is of a reverse conductive type with respect to the capacitor layer C1.
  • the sizes of the capacitor layers C1 and C2 are arbitrary in the plan view seen from the incident direction of L. For example, if the area of the capacitor layers C1 and C2 is increased, the photoelectric conversion efficiency is reduced, and if the area of the capacitor layers C1 and C2 is reduced, the photoelectric conversion efficiency is increased.
  • the photoelectric conversion efficiency can be arbitrarily designed depending on the layout area of the capacitor layers C1 and C2.
  • a gate electrode G2 is provided directly above the channel layer Ch2, and a capacitor layer C2 is provided directly below the channel layer Ch2. That is, the gate electrode G2 and the capacitor layer C2 are provided on opposite sides of the channel layer Ch2. As shown in FIG. 4, the gate electrode G2, the channel layer Ch2, and the capacitor layer C2 overlap each other in a plan view seen from above the first surface F1 of the semiconductor layer 11.
  • the channel layer Ch2 is a p-type impurity diffusion layer, and is of a reverse conductive type with respect to the capacitor layer C2.
  • the capacitor layers C1 and C2 are arranged on one side and the other side of the photodiode PD, respectively. Further, the amplification transistors AMP1 and AMP2 are also arranged on one side and the other side of the photodiode PD, respectively.
  • the power supply diffusion layers DEF1 and DEF2 shown in FIGS. 4 and 5 are n + type impurity diffusion layers provided on the first surface F1 side in the semiconductor layer 11 and connected to the power supply VDD.
  • the power supply diffusion layers DEF1 and DEF2 draw out the electric charges in the capacitor layers C1 and C2, and put the capacitor layers C1 and C2 in a reset state in which the electric charges are not accumulated.
  • the vertical signal line VSL1 is connected to the source of the amplification transistor AMP1 and transmits a voltage corresponding to the threshold voltage of the amplification transistor AMP1 by passing a constant current.
  • the vertical signal line VSL2 is connected to the source of the amplification transistor AMP2, and transmits a voltage corresponding to the threshold voltage of the amplification transistor AMP2 by passing a constant current.
  • a current source is connected to the vertical signal lines VSL1 and VSL2. Since the amplification transistors AMP1 and AMP2 are p-type transistors, the current source is connected to the power supply side of the vertical signal lines VSL1 and VSL2. Further, as shown in FIG.
  • a source follower circuit may be provided between the amplification transistors AMP1 and AMP2 and the vertical signal lines VSL1 and VSL2, respectively. Further, although not shown, the pixel 10 may have a current readout circuit configuration using a grounded-source circuit.
  • the signal charge accumulated in the capacitor layers C1 and C2 is an electron, but the signal charge may be a hole.
  • the light L is incident on the semiconductor layer 11 from the first surface F1. That is, the ranging device 100 of the present embodiment is a surface-illuminated iTOF sensor.
  • FIG. 6 is a timing diagram showing an example of the operation of the pixel 10 according to the first embodiment.
  • a reset operation for resetting the electric charge of the pixel 10 is performed on all the pixels.
  • the stored charges of the photodiode PD and the capacitor layers C1 and C2 are discharged to the power supply VDD side.
  • the amplification transistors AMP1 and AMP2 are driven alternately. For example, in the first period t1 to t2, the voltage of the gate electrode G1 rises to the high level V2 (collection voltage), and the voltage of the gate electrode G2 remains at the low level V3 (accumulated voltage). As a result, the amplification transistor AMP1 becomes a conductive state (hereinafter, on), and the amplification transistor AMP2 becomes a non-conducting state (hereinafter, off). At this time, the electric charge generated by the photodiode PD is transferred to the capacitor layer C1.
  • the voltage of the gate electrode G2 rises to the high level V2, and the voltage of the gate electrode G1 falls to the low level V3.
  • the amplification transistor AMP1 is turned off and the amplification transistor AMP2 is turned on.
  • the electric charge generated in the photodiode PD is transferred to the capacitor layer C2.
  • the electric charge generated by the photodiode PD is distributed and accumulated in the capacitor layers C1 and C2. In this case, the hole moves to the semiconductor layer 11 and is discharged.
  • the first period t1 to t2 and the second period t2 to t3 are periodically and alternately repeated in synchronization with the irradiation light from the light emitting element 2.
  • the capacitor layers C1 and C2 can accumulate charges according to the phase difference between the irradiation light from the light emitting element 2 of FIG. 1 and the reflected light received by the light receiving element 1.
  • the relationship between the phase difference and the charges stored in the capacitor layers C1 and C2 will be described later.
  • each pixel 10 in the pixel area 21 is sequentially selected.
  • the read voltage V1 is applied to the gate electrodes G1 and G2 of the amplification transistors AMP1 and AMP2.
  • the read voltage V1 is a voltage higher than the high level V2 at the time of charge accumulation.
  • the amplification transistors AMP1 and AMP2 are brought into a conduction state according to the amount of electric charge accumulated in the capacitor layers C1 and C2, respectively.
  • the vertical signal lines VSL1 and VSL2 transmit a voltage corresponding to the amount of electric charge stored in the capacitor layers C1 and C2, respectively.
  • the vertical signal lines VSL1 and VSL2 receive the incident light L and transmit the signal voltages D1 and D2 corresponding to the signal charges generated by the photodiode PD, respectively.
  • the reset voltage V4 is applied to the gate electrodes G1 and G2 of the amplification transistors AMP1 and AMP2.
  • the reset voltage V4 is a voltage lower than the low level V3 at the time of charge accumulation.
  • the amplification transistors AMP1 and AMP2 extract the signal charges accumulated in the capacitor layers C1 and C2, respectively, and discharge them to the power supply VDD.
  • the signal charges are removed from the capacitor layers C1 and C2, and the capacitor layers C1 and C2 are in the reset state. That is, the pixel 10 is in a reset state in which the signal charge is not accumulated.
  • each pixel 10 is sequentially selected.
  • the read voltage V1 is also applied to the gate electrodes G1 and G2 of the amplification transistors AMP1 and AMP2.
  • the amplification transistors AMP1 and AMP2 are brought into a conduction state according to the reset state of the capacitor layers C1 and C2, respectively.
  • the vertical signal lines VSL1 and VSL2 transmit voltages according to the reset states of the capacitor layers C1 and C2, respectively.
  • the vertical signal lines VSL1 and VSL2 transmit the reset voltages P1 and P2 corresponding to the capacitor layers C1 and C2 in the reset state in which the signal charges are not accumulated, respectively.
  • the signal voltages D1 and D2 are output to the column processing unit 23 via the vertical signal lines VSL1 and VSL2, respectively, and then the reset voltages P1 and P2 are output to the column processing unit via the vertical signal lines VSL1 and VSL2, respectively. It is output to 23.
  • the column processing unit 23 executes a correlated double sampling (CDS (Correlated Double Sampling)) process using the signal voltage D1 and the reset voltage P1. Thereby, an accurate signal component excluding the dark current component from the signal voltages D1 and D2 can be extracted.
  • CDS Correlated Double Sampling
  • the light L received by the pixel 10 is delayed from the timing of irradiation by the light source according to the distance to the object. Depending on the delay time according to the distance to the object, a phase difference occurs between the irradiation light and the reflected light, and the distribution ratio of the charges accumulated in the capacitor layer C1 and the capacitor layer C2 changes. Thereby, by detecting each potential of the capacitor layers C1 and C2, the phase difference between the irradiation light and the reflected light is calculated, and the distance to the object can be obtained based on this phase difference.
  • the irradiation light is reflected by the object M in FIG. 1 and is received by the light receiving element 1.
  • the frequency of the reflected light is the same as that of the illuminated light and remains Fmod.
  • the time ⁇ t required from the emission of the irradiation light to the reflection on the object M and the return as the reflected light is the delay time (ToF) of the reflected light with respect to the irradiation light.
  • the iToF uses the phase difference ⁇ between the irradiation light and the reflected light to measure the distance measuring device 100.
  • the distance (depth information) D from the object M to the object M is calculated.
  • the distance D is expressed by Equation 1.
  • phase difference ⁇ is expressed by Equation 2.
  • ⁇ arctan ((Q 90 -Q 270 ) / (Q 0 -Q 180 )) (Equation 2)
  • the distance measuring device 100 can obtain the distance D (depth information) by using the iToF method.
  • the amplification transistors AMP1 and AMP2 collect and store the electric charge generated by the photodiode PD in the capacitor layers C1 and C2, and the electric charge state (signal state or reset state) of the capacitor layers C1 and C2. ) Is being read. Further, the amplification transistors AMP1 and AMP2 also discharge (reset) the electric charge accumulated in the capacitor layers C1 and C2. As described above, since the amplification transistors AMP1 and AMP2 are channel modulation transistors having a plurality of functions, the pixel 10 according to the present embodiment can be composed of one photodiode PD and two transistors. As a result, each pixel 10 can be miniaturized, and the area of the pixel region 21 can be reduced.
  • a channel modulation transistor is used for the amplification transistors AMP1 and AMP2.
  • Capacitor layers C1 and C2 are provided below the channel layers Ch1 and Ch2, respectively, and the threshold voltage of the amplification transistors AMP1 and AMP2 is modulated depending on the amount of electric charge stored in the capacitor layers C1 and C2. Can be done.
  • the reproducibility of the reset state is good.
  • the electric charge in the floating diffusion region cannot be completely eliminated even if the floating diffusion region is reset. This is because the floating diffusion region is connected to the metal wiring, so that some electric charges enter the floating diffusion region from the metal wiring.
  • the amount of electric charge in the floating diffusion region changes and the signal in the reset state varies. That is, the reproducibility of the reset state is not good. Therefore, if the reset state is detected after the signal state is detected, the reset state does not correspond to the noise component of the signal state, and an accurate signal component cannot be extracted even if the CDS processing is performed.
  • the reproducibility of the reset state is good, so that the signal processing unit 26 is accurate with less kTC noise even if the reset state detected after the signal state is excluded from the signal state. Signal components can be extracted.
  • the size of the pixel 10 can be reduced, and a signal component with less kTC noise can be obtained by CDS processing.
  • the amplification transistors AMP1 and AMP2 are provided with capacitor layers C1 and C2 on the substrate side under the channel layers Ch1 and Ch2.
  • the capacitor layers C1 and C2 are pocket regions for accumulating signal charges.
  • the capacitor layers C1 and C2 can be formed in a small volume and capacity.
  • the channel layers Ch1 and Ch2 and the semiconductor layer 11 are in contact with the capacitor layers C1 and C2 via the capacities Ca and Cb of a very small depletion layer having a PN junction. Therefore, in the amplification transistors AMP1 and AMP2, the output voltage value (photoelectric conversion efficiency) per electric charge becomes very high. Thereby, the sensitivity of the pixel 10 can be improved. Further, kTC noise can be reduced even when the light L has low illuminance.
  • the capacitor layers C1 and C2 can be formed on a p-type substrate which is cheaper than an n-type substrate. Therefore, this embodiment can suppress an increase in manufacturing cost.
  • FIG. 7 is a cross-sectional view showing a configuration example of a back-illuminated iTOF sensor according to a modified example of the first embodiment.
  • the back-illuminated iTOF sensor In the back-illuminated iTOF sensor, light L is incident from the second surface F2 of the semiconductor layer 11 on the side opposite to the first surface F1.
  • the present embodiment can also be applied to a back-illuminated iTOF sensor.
  • FIG. 8 is a cross-sectional view showing a configuration example of a back-illuminated iTOF sensor according to another modification of the first embodiment.
  • the light-shielding film OPB is provided in a region of the second surface F2 of the semiconductor layer 11 other than the photodiode PD.
  • the light-shielding film OPB is provided so as to overlap the capacitor layers C1 and C2, and is provided so as not to overlap the photodiode PD.
  • an opaque metal material that does not transmit light is used for the light-shielding film OPB.
  • the light-shielding film OPB does not transmit light L in a region other than the photodiode PD. As a result, it is possible to suppress the light L from entering the capacitor layers C1 and C2, and it is possible to reduce the PLS (Parasitic Light Sensitivity).
  • FIG. 9 is a cross-sectional view showing a configuration example of a back-illuminated iTOF sensor according to still another modification of the first embodiment.
  • the reflective film OPR is provided on the light-shielding film OPB. Similar to the light-shielding film OPB, the reflective film OPR is provided in a region of the second surface F2 of the semiconductor layer 11 other than the photodiode PD. In a plan view seen from the incident direction of the light L, the reflective film OPR is provided so as to overlap the capacitor layers C1 and C2, and reflects the light on the photodiode PD.
  • the reflective film OP is in contact with other materials (not shown) such as the atmosphere, silicon, and a silicon oxide film on the reflective surface F3, and reflects light L at the interface thereof.
  • the reflective surface F3 is a side surface of the reflective film OVER inclined with respect to the incident direction of the light L.
  • the reflective film OP is a low refractive index material (eg, polymer (refractive index 1.29), low refractive index) having a lower refractive index than the material in contact with the reflective surface F3 (eg, atmosphere, silicon, silicon oxide film, etc.). Resins (refractive index 1.33), fluororesin coating materials (refractive index 1.34), UV curable low refractive index resins (refractive index 1.40), etc.) are used.
  • the reflective film OP can totally reflect the light L on the reflecting surface F3.
  • OCL on-chip lens
  • FIG. 10 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the second embodiment.
  • FIG. 11 is a plan view showing an example of the layout of the pixels 10 according to the second embodiment.
  • each of the pixels 10 further includes a charge discharge transistor TD that discharges the charge of the photodiode PD.
  • the charge discharge transistor TD is connected between the power supply VDD and the cathode of the photodiode PD, and can discharge the charge (for example, electrons) stored in the photodiode PD to the power supply VDD.
  • the charge discharge transistor TD is arranged so as to be adjacent to the upper and lower two sides of the photodiode PD.
  • the charge discharge transistor TD is, for example, an n-type MOSFET. When the photodiode PD receives the light L, the charge discharge transistor TD is turned off.
  • the charge discharge transistor TD When the photodiode PD is not receiving light L, the charge discharge transistor TD is turned on. For example, the charge discharge transistor TD is turned off during the light receiving period from t1 to t4 in FIG. 6, and the charge discharge transistor TD is turned on during the detection period from t4 to t7. As a result, it is possible to prevent unnecessary charges (noise) from being mixed into the capacitor layers C1 and C2 due to background light such as sunlight. As a result, the distance measuring accuracy of the distance measuring device 100 can be improved. Further, since the capacitor layers C1 and C2 are not ring-shaped but substantially rectangular parallelepiped, the charge discharge transistor TD tends to discharge charges from the capacitor layers C1 and C2 at the time of reset.
  • FIG. 12 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the third embodiment.
  • the pixel 10 further includes a comparator CMP1 as a first comparator, a comparator CMP2 as a second comparator, a current circuit CS1 as a first current circuit, and a current circuit CS2 as a second current circuit.
  • the comparators CMP1 and CMP2 are connected to the vertical signal lines VSL1 and VSL2, respectively, and are provided in each pixel 10. Further, the current circuits CS1 and CS2 are connected between the power supply VDD and the vertical signal lines VSL1 and VSL2, respectively, and a current is passed through the vertical signal lines VSL1 and VSL2, respectively.
  • third embodiment may be the same as the corresponding configurations of the first or second embodiment. Thereby, the third embodiment can also obtain the effect of the first or second embodiment.
  • FIG. 13 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the fourth embodiment.
  • the connection relationship between the cathode and the anode of the photodiode PD is opposite to that of the third embodiment.
  • the capacitor layers C1 and C2 are composed of a p-type impurity diffusion layer and accumulate holes.
  • the amplification transistors AMP1 and AMP2 are composed of an n-type well or an n-type MOSFET formed on an n-type substrate.
  • the current circuits CS1 and CS2 are connected between the power supply VDD and the vertical signal lines VSL1 and VSL2, respectively, and a current flows in the direction opposite to the current circuits CS1 and CS2 of the third embodiment.
  • the pixel 10 can accumulate the hole as a signal charge and detect the signal component.
  • the pixel 10 of the fourth embodiment can be manufactured at low cost. Further, since the amplification transistors AMP1 and AMP2 are n-type MOSFETs, reading is possible with the same circuit configuration as the source follower circuit of the CMOS image sensor. Further, the capacitor layers C1 and C2 that accumulate holes have a voltage close to zero in the reset state, and the dark current is small. Therefore, the pixel 10 of the fourth embodiment can reduce the random noise.
  • FIG. 14 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the fifth embodiment.
  • the pixel 10 is a transfer transistor TRS1, TRS2, a capacitor element C3, a capacitor element C4, a reset transistor RST1, RST2, a source follower circuit SF1, a source follower circuit SF2, and a selection transistor SEL1. It is equipped with SEL2. Further, the vertical signal lines VSL1 and VSL2 are provided with current circuits CS1 and CS2, respectively.
  • the transfer transistors TRS1 and TRS2 are provided between the sources of the amplification transistors AMP1 and AMP2 and the capacitor elements C3 and C4, respectively.
  • the transfer transistor TRS1 is composed of, for example, an n-type MOSFET.
  • the capacitor element C3 as the first capacitance element is connected between the transfer transistor TRS1 and the ground, and can store the electric charge from the amplification transistor AMP1 via the transfer transistor TRS1.
  • the capacitor element C4 as the second capacitance element is connected between the transfer transistor TRS2 and the ground, and can store the electric charge from the amplification transistor AMP2 via the transfer transistor TRS2.
  • the capacitor elements C3 and C4 may be composed of a capacitive element such as a MoM (Metal-on-Metal), a MIM (Metal-Insulator-Metal), or a MOS capacitor. Therefore, the capacitor elements C3 and C4 can have a sufficiently larger capacity than the capacitor layers C1 and C2 composed of the impurity diffusion layer, and can suppress the generation of noise.
  • the reset transistor RST1 is connected between the capacitor element C3 and the power supply VDD, and the charge of the capacitor element C3 can be discharged to perform the reset operation.
  • the reset transistor RST2 is connected between the capacitor element C4 and the power supply VDD, and can discharge the electric charge of the capacitor element C4 to perform the reset operation.
  • the source follower circuit SF1 as the first source follower circuit is connected to the capacitor element C3 via the transfer transistor TRS1 and connected to the vertical signal line VSL1 via the selection transistor SEL1.
  • the source follower circuit SF1 transmits a voltage corresponding to the amount of electric charge of the capacitor element C3 to the vertical signal line VSL1.
  • the source follower circuit SF2 as the second source follower circuit is connected to the capacitor element C4 via the transfer transistor TRS2 and connected to the vertical signal line VSL2 via the selection transistor SEL2.
  • the source follower circuit SF2 transmits a voltage corresponding to the amount of electric charge of the capacitor element C4 to the vertical signal line VSL2.
  • the capacitor elements C3 and C4 and the source follower circuits SF1 and SF2 generate a signal voltage converted from the signal charge in the pixel 10, and transmit the signal voltage to the vertical signal lines VSL1 and VSL2, respectively. do. That is, the pixel 10 according to the fifth embodiment is a pixel of the voltage domain. As a result, the capacitor elements C3 and C4 are not provided in the semiconductor layer 11, and it is not necessary to store electric charges in the semiconductor layer 11. Therefore, the area of the semiconductor layer 11 can be reduced. As a result, the dark current generated in the semiconductor layer 11 can be reduced.
  • FIG. 15 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the sixth embodiment.
  • FIG. 16 is a plan view showing an example of the layout of the pixels 10 according to the sixth embodiment.
  • the pixel 10 further includes transfer transistors TG1 and TG2.
  • the transfer transistor TG1 is provided between the photodiode PD and the capacitor layer C1, and transfers the electric charge from the photodiode PD to the capacitor layer C1.
  • the transfer transistor TG2 is provided between the photodiode PD and the capacitor layer C2, and transfers the electric charge from the photodiode PD to the capacitor layer C2.
  • FIG. 16 in a plan view seen from the incident direction of the light L, two transfer transistors TG1 and TG2 are provided on each opposite side of the pair of photodiode PDs. As a result, the potential in the photodiode PD can be inclined, and the electric charge can be collected quickly.
  • the signal charge path does not have an interface between the semiconductor layer 11 and the silicon oxide film.
  • the signal charge does not pass through such an interface and is not trapped or detrapped along the way. Therefore, the transfer transistors TG1 and TG2 can smoothly transfer the signal charge.
  • the transfer transistors TG1 and TG2 have a charge collecting function among the functions of the amplification transistors AMP1 and AMP2 of the second embodiment.
  • FIG. 17 is a timing diagram showing an example of the operation of the pixel 10 according to the sixth embodiment.
  • the transfer transistors TG1 and TG2 are responsible for the charge collection function. Therefore, during the light receiving period t1 to t4, the gate voltages of the transfer transistors TG1 and TG2 are alternately on / off controlled by the collection voltage V2 and the low level voltage. As a result, the electric charge generated by the photodiode PD is distributed to the capacitor layers C1 and C2. At this time, the gate voltage of the amplification transistors AMP1 and AMP2 is maintained at the low level storage voltage V3, and the amplification transistors AMP1 and AMP2 store charges in the capacitor layers C1 and C2.
  • the charge discharge transistor TD When the light receiving period t1 to t4 ends, the charge discharge transistor TD is turned on, and the charge is discharged from the photodiode PD to reset.
  • the read operation described with reference to FIG. 6 is executed.
  • the signal voltages D1 and D2 are output to the column processing unit 23 via the vertical signal lines VSL1 and VSL2, respectively, and then the reset voltages P1 and P2 are output to the column processing unit via the vertical signal lines VSL1 and VSL2, respectively. It is output to 23.
  • the column processing unit 23 executes CDS processing using the signal voltages D1 and D2 and the reset voltages P1 and P2.
  • the number of transistors constituting each pixel 10 is increased by the amount of the transfer transistors TG1 and TG2.
  • the transfer transistors TG1 and TG2 execute the charge collection function
  • the gate voltage of the amplification transistors AMP1 and AMP2 does not need to be the collection voltage V2. Therefore, the operating margin of the amplification transistors AMP1 and AMP2 can be expanded, and the dynamic range of the signal voltage of the vertical signal lines VSL1 and VSL2 can be expanded. Further, since the drive voltage of the transfer transistors TG1 and TG2 can be lowered, the power consumption can be reduced.
  • sixth embodiment may be the same as the corresponding configurations of the second embodiment. Therefore, the sixth embodiment can also obtain the effect of the second embodiment.
  • the sixth embodiment may be combined with other embodiments other than the second embodiment.
  • FIG. 18 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the seventh embodiment.
  • FIG. 19 is a plan view showing an example of the layout of the pixel 10 according to the seventh embodiment.
  • the pixel 10 further includes the selection transistors SEL1 and SEL2.
  • the selection transistor SEL1 as the first selection transistor is provided between the amplification transistor AMP1 and the vertical signal line VSL1, and when the pixel 10 is selected, the amplification transistor AMP1 and the vertical signal line VSL1 are provided. Connect between.
  • the selection transistor SEL1 can transmit a voltage corresponding to the conduction state of the amplification transistor AMP1 to the vertical signal line VSL1.
  • the selection transistor SEL2 as the second selection transistor is provided between the amplification transistor AMP2 and the vertical signal line VSL2, and connects between the amplification transistor AMP2 and the vertical signal line VSL2 when the pixel 10 is selected. ..
  • the selection transistor SEL2 can transmit a voltage corresponding to the conduction state of the amplification transistor AMP2 to the vertical signal line VSL2.
  • the selection transistors SEL1 and SEL2 are provided between the amplification transistors AMP1 and AMP2 and the vertical signal lines VSL1 and VSL2, respectively.
  • the selection transistors SEL1 and SEL2 are composed of, for example, a p-type MOSFET.
  • FIG. 20 is a timing diagram showing an example of the operation of the pixel 10 according to the seventh embodiment. Since the selection transistors SEL1 and SEL2 are p-type MOSFETs, low-active switching is performed.
  • the selection transistors SEL1 and SEL2 are responsible for reading out the signal state and the reset state. Therefore, during the light receiving periods t1 to t4, the selection transistors SEL1 and SEL2 are turned off, and the collection and storage operations described with reference to FIG. 6 are executed. After that, in the read period t4 to t7, the selection transistors SEL1 and SEL2 of the selected pixel 10 are turned on, whereby the signal voltages D1 and D2 are read out to the vertical signal lines VSL1 and VSL2, respectively. Next, after the reset operation, the reset voltages P1 and P2 are read out to the vertical signal lines VSL1 and VSL2, respectively.
  • the column processing unit 23 executes CDS processing using the signal voltages D1 and D2 and the reset voltages P1 and P2.
  • the number of transistors constituting each pixel 10 is increased by the amount of the selection transistors SEL1 and SEL2.
  • the selection transistors SEL1 and SEL2 by independently providing the selection transistors SEL1 and SEL2, row selection in the pixel region 21 can be facilitated, and crosstalk between rows can be suppressed.
  • the distance measuring device 100 can obtain highly accurate distance measuring performance.
  • the selection transistors SEL1 and SEL2 to execute the read function, the gate voltage of the amplification transistors AMP1 and AMP2 does not need to be set to the read voltage V1. Therefore, the operating margin of the amplification transistors AMP1 and AMP2 can be expanded, and the dynamic range of the signal voltage of the vertical signal lines VSL1 and VSL2 can be expanded.
  • the seventh embodiment may be the same as the corresponding configurations of the second embodiment. Therefore, the seventh embodiment can also obtain the effect of the second embodiment.
  • the seventh embodiment may be combined with other embodiments other than the second embodiment.
  • FIG. 21 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the eighth embodiment.
  • the vertical signal lines VSL1 and VSL2 are connected to the comparators CMP1 and CMP2 and the current circuits CS1 and CS2 of the third embodiment, respectively.
  • a comparator and a constant current source may be arranged for each pixel. In this case, since the movement is for each pixel, the reading can be randomly accessed, and it is not necessary to read in order.
  • the eighth embodiment may be applied to the distance measuring device 100 that simultaneously accumulates electric charges in all the pixels 10.
  • the eighth embodiment may be the same as the corresponding configurations of the seventh embodiment. Therefore, the eighth embodiment can also obtain the effect of the seventh embodiment.
  • the eighth embodiment may be combined with other embodiments other than the seventh embodiment.
  • FIG. 22 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the ninth embodiment.
  • the vertical signal lines VSL1 and VSL2 share the comparator CMP2 and the current circuit CS2, and are connected to the common comparator CMP2 and the current circuit CS2.
  • the gain variation and the offset variation of the comparator are standardized.
  • the ninth embodiment may be the same as the corresponding configurations of the seventh embodiment. Therefore, the ninth embodiment can also obtain the effect of the seventh embodiment.
  • the ninth embodiment may be combined with other embodiments other than the seventh embodiment.
  • FIG. 23 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the tenth embodiment.
  • FIG. 24 is a plan view showing an example of the layout of the pixel 10 according to the tenth embodiment.
  • the pixel 10 further includes reset transistors RST1 and RST2.
  • the reset transistor RST1 as the first reset transistor is provided between the capacitor layer C1 and the power supply VDD, and connects between the capacitor layer C1 and the power supply VDD when the capacitor layer C1 is reset. ..
  • the reset transistor RST1 discharges electric charge from the capacitor layer C1 to reset the capacitor layer C1.
  • the reset transistor RST2 as the second reset transistor is provided between the capacitor layer C2 and the power supply VDD, and is connected between the capacitor layer C2 and the power supply VDD when the capacitor layer C2 is reset.
  • the reset transistor RST2 discharges electric charge from the capacitor layer C2 to reset the capacitor layer C2.
  • the reset transistors RST1 and RST2 are arranged between the capacitor layers C1 and C2 and the power supply VDD, respectively, in a plan view seen from the incident direction of the light L. Since the amplification transistors AMP1 and AMP2 are directly above the capacitor layers C1 and C2, it can be said that the reset transistors RST1 and RST2 are arranged between the amplification transistors AMP1 and AMP2 and the power supply VDD, respectively.
  • the reset transistors RST1 and RST2 are composed of, for example, a p-type MOSFET.
  • FIG. 25 is a timing diagram showing an example of the operation of the pixel 10 according to the tenth embodiment. Since the reset transistors RST1 and RST2 are p-type MOSFETs, low-active switching is performed.
  • the reset transistors RST1 and RST2 are responsible for the reset operation. Therefore, during the light receiving periods t1 to t4, the reset transistors RST1 and RST2 are off, and the collection and storage operations described with reference to FIG. 6 are executed. After that, in the read period t4 to t5, the amplification transistors AMP1 and AMP2 of the selected pixel 10 are turned on, whereby the signal voltages D1 and D2 are read out to the vertical signal lines VSL1 and VSL2, respectively.
  • the reset transistors RST1 and RST2 execute the reset operation.
  • the reset transistors RST1 and RST2 discharge the charges of the capacitor layers C1 and C2 to the power supply VDD.
  • the gate voltage of the amplification transistors AMP1 and AMP2 maintains the high level V1, and the amplification transistors AMP1 and AMP2 maintain the ON state.
  • the reset transistors RST1 and RST2 are turned off during the read-out period t6 to t7 in the reset state, the reset voltages P1 and P2 are read out to the vertical signal lines VSL1 and VSL2, respectively.
  • the column processing unit 23 executes CDS processing using the signal voltages D1 and D2 and the reset voltages P1 and P2.
  • the number of transistors constituting each pixel 10 is increased by the amount of the reset transistors RST1 and RST2.
  • the gate voltage of the amplification transistors AMP1 and AMP2 does not need to be the reset voltage V4. Therefore, the operating margin of the amplification transistors AMP1 and AMP2 can be expanded, and the dynamic range of the signal voltage of the vertical signal lines VSL1 and VSL2 can be expanded. Further, the operating margin of the reset transistors RST1 and RST2 can be expanded.
  • the tenth embodiment may be the same as the corresponding configurations of the second embodiment. Therefore, the tenth embodiment can also obtain the effect of the second embodiment.
  • the tenth embodiment may be combined with other embodiments other than the second embodiment.
  • FIG. 26 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the eleventh embodiment.
  • the pixel 10 further includes selection transistors SEL1 and SEL2 and reset transistors RST1 and RST2. That is, the eleventh embodiment is a combination of the seventh and tenth embodiments. Therefore, the eleventh embodiment can obtain the effects of the seventh and tenth embodiments.
  • the amplification transistors AMP1 and AMP2, the selection transistors SEL1 and SEL2, and the reset transistors RST1 and RST2 are all composed of p-type MOSFETs.
  • the signal charge is an electron
  • the capacitor layers C1 and C2 for accumulating the electron are composed of an n-type impurity diffusion layer. Therefore, each channel of the amplification transistors AMP1 and AMP2, the selection transistors SEL1 and SEL2, and the reset transistors RST1 and RST2 needs to be a reverse conductive type p type with the capacitor layers C1 and C2. Therefore, the amplification transistors AMP1 and AMP2, the selection transistors SEL1 and SEL2, and the reset transistors RST1 and RST2 are all composed of p-type MOSFETs.
  • the plane configuration and operation of the eleventh embodiment can be easily understood from the seventh and tenth embodiments. Therefore, the plan view and the timing diagram of the eleventh embodiment are omitted here.
  • FIG. 27 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the twelfth embodiment.
  • the pixel 10 further includes transfer transistors TG1 and TG2 and reset transistors RST1 and RST2. That is, the twelfth embodiment is a combination of the sixth and tenth embodiments. Therefore, the twelfth embodiment can obtain the effects of the sixth and tenth embodiments.
  • FIG. 28 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the thirteenth embodiment.
  • the pixel 10 further includes transfer transistors TG1 and TG2, reset transistors RST1 and RST2, and selection transistors SEL1 and SEL2. That is, the thirteenth embodiment is a combination of the sixth, seventh and tenth embodiments. Therefore, the thirteenth embodiment can obtain the effects of the sixth, seventh and tenth embodiments.
  • the plane configuration and operation of the thirteenth embodiment can be easily understood from the sixth, seventh and tenth embodiments. Therefore, the plan view and the timing diagram of the thirteenth embodiment are omitted here.
  • FIG. 29 is a schematic view showing a chip configuration example of the pixel 10 according to the 14th embodiment.
  • the pixel 10 is formed on the semiconductor chip CHP1, and the circuits other than the pixel 10 are formed on the semiconductor chip CHP2. That is, the distance measuring device 100 is divided into semiconductor chips CHP1 and CHP2.
  • the semiconductor chips CHP1 and CHP2 are bonded to each other for wiring and connection.
  • the pixel 10 according to the third embodiment is shown.
  • the semiconductor chip CHP1 mounts a pixel 10 including a photodiode PD, amplification transistors AMP1 and AMP2, capacitor layers C1 and C2, and a charge discharge transistor TD.
  • the semiconductor chip CHP2 mounts the comparators CMP1 and CMP2 and the current circuits CS1 and CS2.
  • the vertical signal lines VSL1 and VSL2 are wired and joined at the bonding surface between the semiconductor chip 1 and the semiconductor chip 2, respectively.
  • the amplification transistor AMP1 of the semiconductor chip CHP1 is connected to the comparator CMP1 of the semiconductor chip CHP2 and the current circuit CS1 via a wire-bonded vertical signal line VSL1.
  • the amplification transistor AMP2 of the semiconductor chip CHP2 is connected to the comparator CMP2 of the semiconductor chip CHP2 and the current circuit CS2 via a wire-bonded vertical signal line VSL2.
  • the semiconductor chips CHP1 and CHP2 are electrically connected by joining the vertical signal lines VSL1 and VSL2 of the semiconductor chips CHP1 and CHP2, respectively.
  • the vertical signal lines VSL1 and VSL2 are provided for each pixel column, and are provided in the same number as the number of pixels 10 in one pixel row. Therefore, in the semiconductor chip CHP2, the comparators CMP1 and CMP2 and the current circuits CS1 and CS2 are also provided for each pixel column, and are provided in the same number as the number of pixels 10 included in one pixel row. As a result, the comparators CMP1 and CMP2 and the current circuits CS1 and CS2 are shared by each pixel sequence, so that the layout area of the comparators CMP1 and CMP2 and the current circuits CS1 and CS2 becomes small. Further, the comparators CMP1 and CMP2 and the current circuits CS1 and CS2 can simultaneously detect signals from a plurality of pixels 10 included in one pixel row.
  • the vertical signal lines VSL1 and VSL2 may be provided in the same number as the number of pixels 10 included in the plurality of pixel rows.
  • the comparators CMP1 and CMP2 and the current circuits CS1 and CS2 are arranged in the same number as the number of pixels 10 in the plurality of pixel rows corresponding to the vertical signal lines VSL1 and VSL2.
  • the vertical signal lines VSL1 and VSL2 may be provided corresponding to each pixel 10 of the semiconductor chip CHP1.
  • the comparators CMP1 and CMP2 and the current circuits CS1 and CS2 are arranged in the same number as the number of pixels 10 of the semiconductor chip CHP1 corresponding to the vertical signal lines VSL1 and VSL2.
  • the vertical signal lines VSL1, VSL2, comparators CMP1, CMP2 and the current circuits CS1 and CS2 are provided for each pixel 10 of the semiconductor chip CHP1, it is possible to execute the global shutter operation on the pixel 10 without dropping the saturation signal. can.
  • the distance measuring device 100 can be used as a dynamic vision sensor that outputs a signal when the signal change of each pixel 10 is equal to or more than a certain threshold value.
  • the 14th embodiment can be applied to embodiments other than the 2nd embodiment.
  • the configuration of the broken line portion shown in FIGS. 13 to 15, 18, 18, 21 to 23, and 26 to 28 is mounted on the semiconductor chip CHP1, and other configurations such as a comparator and a current circuit are mounted on the semiconductor chip CHP2. It should be installed.
  • the selection transistors SEL1 and SEL2 are independent of the amplification transistors AMP1 and AMP2, the pixel 10 can selectively turn on one of the selection transistors SEL1 and SEL2 to read the signal. .. In this case, crosstalk between adjacent vertical signal lines VSL1 and VSL2 can be suppressed.
  • FIG. 30 is a schematic view showing a chip configuration example of the pixel 10 according to the fifteenth embodiment.
  • the semiconductor chip CHP1 mounts a photodiode PD, amplification transistors AMP1, AMP2, transfer transistors TG1, TG2, capacitor layers C1, C2, and charge emission transistors TD.
  • the semiconductor chip CHP2 mounts the comparators CMP1 and CMP2 and the current circuits CS1 and CS2.
  • the configuration of the transfer transistors TG1 and TG2 may be the same as that of the sixth embodiment. Further, the other configurations of the fifteenth embodiment may be the same as the configurations of the fourteenth embodiment. Therefore, in the fifteenth embodiment, the vertical signal lines VSL1, VSL2, the comparators CMP1, CMP2, and the current circuits CS1 and CS2 are provided corresponding to each pixel row, and are provided in the same number as the number of pixels 10 in one pixel row. You may. Further, the vertical signal lines VSL1 and VSL2, the comparators CMP1 and CMP2, and the current circuits CS1 and CS2 may be provided corresponding to the pixels 10 included in the plurality of pixel rows.
  • the vertical signal lines VSL1, VSL2, comparators CMP1, CMP2, and current circuits CS1 and CS2 are provided corresponding to each pixel 10 of the semiconductor chip CHP1, and even if the same number as the number of pixels 10 in the semiconductor chip CHP1 is provided. good.
  • FIG. 31 is a schematic view showing a chip configuration example of the pixel 10 according to the 16th embodiment.
  • the semiconductor chip CHP1 includes a photodiode PD, amplification transistors AMP1, AMP2, selection transistors SEL1, SEL2, capacitor layers C1 and C2, and a charge discharge transistor TD.
  • the semiconductor chip CHP2 mounts the comparators CMP1 and CMP2 and the current circuits CS1 and CS2.
  • the configuration of the selection transistors SEL1 and SEL2 may be the same as that of the seventh embodiment. Further, the other configurations of the 16th embodiment may be the same as the configurations of the 14th embodiment. Therefore, in the 16th embodiment, the vertical signal lines VSL1, VSL2, the comparators CMP1, CMP2, and the current circuits CS1 and CS2 are provided corresponding to each pixel row, and are provided in the same number as the number of pixels 10 in one pixel row. You may. Further, the vertical signal lines VSL1 and VSL2, the comparators CMP1 and CMP2, and the current circuits CS1 and CS2 may be provided corresponding to the pixels 10 included in the plurality of pixel rows.
  • the vertical signal lines VSL1, VSL2, comparators CMP1, CMP2, and current circuits CS1 and CS2 are provided corresponding to each pixel 10 of the semiconductor chip CHP1, and may be provided in the same number as the number of pixels 10 in the semiconductor chip CHP1. ..
  • FIG. 32 is a schematic view showing a chip configuration example of the pixel 10 according to the 17th embodiment.
  • the pixel 10 according to the eighth embodiment is shown.
  • the selection transistors SEL1 and SEL2 are provided on the semiconductor chip CHP2. That is, the semiconductor chip CHP1 mounts a photodiode PD, amplification transistors AMP1, AMP2, capacitor layers C1 and C2, and a charge discharge transistor TD.
  • the semiconductor chip CHP2 mounts the comparators CMP1 and CMP2, the selection transistors SEL1 and SEL2, and the current circuits CS1 and CS2.
  • the semiconductor chip CHP2 mounts the selection transistors SEL1 and SEL2 in addition to the comparators CMP1 and CMP2 and the current circuits CS1 and CS2.
  • the selection transistor SEL1 is connected between the comparator CMP1 and the current circuit CS1
  • the selection transistor SEL2 is connected between the comparator CMP2 and the current circuit CS2.
  • the selection transistors SEL1 and SEL2 can selectively connect the current circuits CS1 and CS2 to the vertical signal lines VSL1 and VSL2, and selectively read the signal to the vertical signal lines VSL1 and VSL2.
  • the number of elements of the semiconductor chip CHP1 can be reduced while ensuring the operating margins of the comparators (source follower circuits) CMP1 and CMP2.
  • the semiconductor chip CHP1 on which the pixel 10 is mounted can be miniaturized.
  • the other configurations of the 17th embodiment may be the same as the configurations of the 14th embodiment.
  • the vertical signal lines VSL1, VSL2, comparators CMP1, CMP2, selection transistors SEL1, SEL2, and current circuits CS1 and CS2 are provided corresponding to each pixel row, and the number of pixels 10 in one pixel row is increased. The same number may be provided. Further, the vertical signal lines VSL1, VSL2, comparators CMP1, CMP2, selection transistors SEL1, SEL2, and current circuits CS1 and CS2 may be provided corresponding to pixels 10 included in a plurality of pixel rows.
  • the vertical signal lines VSL1, VSL2, comparators CMP1, CMP2, selection transistors SEL1, SEL2, and current circuits CS1 and CS2 are provided corresponding to each pixel 10 of the semiconductor chip CHP1, and the number of pixels 10 in the semiconductor chip CHP1. May be provided in the same number as.
  • FIG. 33 is a schematic view showing a chip configuration example of the pixel 10 according to the eighteenth embodiment.
  • the eighteenth embodiment is different from the seventeenth embodiment in that the reset transistors RST1 and RST2 are provided.
  • Other configurations of the eighteenth embodiment may be the same as the corresponding configurations of the seventeenth embodiment.
  • the configurations of the reset transistors RST1 and RST2 may be the same as those of the tenth embodiment. Therefore, the eighteenth embodiment can obtain the effects of the tenth and seventeenth embodiments (FIGS. 23 and 32).
  • FIG. 34 is a schematic view showing a chip configuration example of the pixel 10 according to the 19th embodiment.
  • the selection transistors SEL1 and SEL2 are provided on the vertical signal lines VSL1 and VSL2, respectively.
  • the selection transistor SEL1 is connected between the vertical signal line VSL1 and the comparator CMP1 and is connected between the vertical signal line VSL1 and the current circuit CS1.
  • the selection transistor SEL1 electrically connects or disconnects the vertical signal line VSL1 from the comparator CMP1 and the current circuit CS1.
  • the selection transistor SEL2 is connected between the vertical signal line VSL2 and the comparator CMP2, and is connected between the vertical signal line VSL2 and the current circuit CS2.
  • the selection transistor SEL2 electrically connects or disconnects the vertical signal line VSL2 from the comparator CMP2 and the current circuit CS2.
  • the selection transistors SEL1 and SEL2 can selectively read a signal to either the vertical signal line VSL1 or VSL2.
  • Other configurations of the 19th embodiment may be the same as the corresponding configurations of the 18th embodiment. Therefore, the 19th embodiment can also obtain the effect of the 18th embodiment.
  • the vertical signal lines VSL1, VSL2, the selection transistors SEL1, SEL2, the comparators CMP1, CMP2, and the current circuits CS1 and CS2 correspond to each pixel row and have the same number as the number of pixels 10 in one pixel row. It may be provided. Further, the vertical signal lines VSL1 and VSL2, the selection transistors LSE1, SEL2, the comparator CMP1, CMP2, and the current circuits CS1 and CS2 may be provided corresponding to the pixels 10 included in the plurality of pixel rows.
  • the vertical signal lines VSL1, VSL2, selection transistors LSE1, SEL2, comparator CMP1, CMP2 and current circuits CS1 and CS2 correspond to each pixel 10 of the semiconductor chip CHP1 and have the same number as the number of pixels 10 in the semiconductor chip CHP1. It may be provided.
  • FIG. 35 is a schematic view showing a chip configuration example of the pixel 10 according to the twentieth embodiment.
  • the 20th embodiment is different from the 19th embodiment in that the selection transistors SEL1 and SEL2 are connected between the amplification transistors AMP1 and AMP2 and the vertical signal lines VSL1 and VSL2, respectively.
  • the selection transistors SEL1 and SEL2 are provided on the semiconductor chip CHP1.
  • Other configurations of the 20th embodiment may be the same as the corresponding configurations of the 19th embodiment.
  • the twentieth embodiment may be said to be a combination of the eleventh and fourteenth embodiments. Therefore, the 20th embodiment can obtain the effects of the 11th and 14th embodiments (FIGS. 26 and 29).
  • FIG. 36 is a schematic view showing a chip configuration example of the pixel 10 according to the 21st embodiment.
  • the transfer transistors TG1 and TG2 are provided between the photodiode PD and the capacitor layer C1, respectively, and between the photodiode PD and the capacitor layer C2, respectively.
  • the selection transistors SEL1 and SEL2 are connected between the comparator CMP1 and the current circuit CS1, respectively, and between the comparator CMP2 and the current circuit CS2. That is, the 21st embodiment can be said to be a combination with the 12th and 18th embodiments (FIGS. 27 and 33). Therefore, the 21st embodiment can obtain the effects of the 12th and 18th embodiments. Further, by providing the selection transistors SEL1 and SEL2, crosstalk between adjacent vertical signal lines VSL1 and VSL2 can be suppressed.
  • the vertical signal lines VSL1, VSL2, the selection transistors SEL1, SEL2, the comparators CMP1, CMP2, and the current circuits CS1 and CS2 correspond to each pixel row and have the same number as the number of pixels 10 in one pixel row. It may be provided. Further, the vertical signal lines VSL1 and VSL2, the selection transistors SEL1, SEL2, the comparator CMP1, CMP2, and the current circuits CS1 and CS2 may be provided corresponding to the pixels 10 included in the plurality of pixel rows.
  • the vertical signal lines VSL1, VSL2, selection transistors ESL1, SEL2, comparator CMP1, CMP2 and current circuits CS1 and CS2 correspond to each pixel 10 of the semiconductor chip CHP1 and have the same number as the number of pixels 10 in the semiconductor chip CHP1. It may be provided.
  • FIG. 37 is a schematic view showing a chip configuration example of the pixel 10 according to the 22nd embodiment.
  • the 22nd embodiment is different from the 21st embodiment in that the selection transistors SEL1 and SEL2 are connected between the amplification transistors AMP1 and AMP2 and the vertical signal lines VSL1 and VSL2, respectively.
  • the selection transistors SEL1 and SEL2 are provided on the semiconductor chip CHP1.
  • Other configurations of the 22nd embodiment may be the same as the corresponding configurations of the 21st embodiment.
  • the 22nd embodiment may be referred to as a combination of the 13th and 14th embodiments (FIGS. 28 and 29). Therefore, the 22nd embodiment can obtain the effects of the 13th and 14th embodiments.
  • FIG. 38 is a plan view showing an example of the pixel arrangement of the pixel region 21 according to the 23rd embodiment. Pixels 10 may be arranged on the entire surface in the pixel region 21. However, as shown in FIG. 38, in the pixel region 21, both the pixel 10 of the ranging device 100 (hereinafter referred to as the ranging pixel 10) and the pixel 20 of the image sensor (hereinafter referred to as the imaging pixel 20) are XY. It may be arranged in a plane.
  • the distance measuring pixel 10 corresponds to the electric charge obtained when the phase ⁇ of the gate signals S TRG1 and S TRG2 with respect to the irradiation light is shifted by a predetermined value (for example, 0 degree, 90 degree, 180 degree, 270 degree).
  • a predetermined value for example, 0 degree, 90 degree, 180 degree, 270 degree.
  • the pixel that detects RGB of visible light receives light from the subject.
  • a plurality of wavelengths of a light source for example, LED or the like
  • the wavelength used is determined by the configuration of the camera system.
  • the image pickup pixel 20 is a pixel for acquiring an image of an object, and is configured in, for example, a Bayer array, and has four image data of R (red), Gr (green), Gb (green), and B (blue). Is detected.
  • the image pickup pixel 20 of the above be one image unit U20.
  • the distance measuring unit U10 and the image unit U20 are alternately arranged two-dimensionally in the same plane (XY plane). That is, the distance measuring unit U10 and the image unit U20 are alternately arranged in the X direction and the Y direction.
  • the image acquisition and the distance measuring process can be executed at the same time.
  • image data R, Gr, Gb, and B are visible light image data having spectral peaks, respectively.
  • a channel modulation transistor may be used for the image pickup pixel 20.
  • the 23rd embodiment may be combined with any of the above embodiments.
  • FIG. 39 is a plan view showing an example of the pixel arrangement of the pixel region 21 according to the 24th embodiment.
  • the distance measuring unit U10i and the distance measuring unit U10q are alternately arranged in a staggered manner in the column direction (Y direction). In the X direction, the distance measuring unit U10i and the image unit U20 are arranged alternately, or the distance measuring unit U10q and the image unit U20 are arranged alternately.
  • Other configurations of the 24th embodiment including the arrangement of the image unit U20 may be the same as those of the 23rd embodiment. Therefore, in the 24th embodiment, the image acquisition and the distance measuring process can be executed at the same time as in the 23rd embodiment.
  • FIG. 40 is a plan view showing an example of the pixel arrangement of the pixel region 21 according to the 25th embodiment.
  • the image pickup pixel 20 in the image unit U20 includes a pixel IR for detecting infrared light. That is, the image unit U20 is composed of image pickup pixels 20 for image data R (red), G (green), and B (blue), and image pickup pixels 20 for IR (infrared light).
  • Other configurations of the 25th embodiment may be the same as those of the 23rd embodiment. Therefore, in the 25th embodiment, three processes of visible light image acquisition, gold infrared light image acquisition, and distance measurement processing can be executed at the same time.
  • the configuration of the ranging unit U10 of the 25th embodiment may be the same as that of the 24th embodiment.
  • FIG. 41 is a plan view showing an example of the pixel arrangement of the pixel region 21 according to the 26th embodiment.
  • the ranging units U10 are arranged in a row in the Y direction
  • the image units U20 are arranged in a row in the Y direction.
  • the rows of the distance measuring unit U10 and the rows of the image unit U20 are arranged alternately in the X direction. This makes it possible to easily design the layout of the distance measuring unit U10 and the image unit U20.
  • the internal configurations of the distance measuring unit U10 and the image unit U20 may be the same as those of the 23rd embodiment.
  • Other configurations of the 26th embodiment may be the same as the corresponding configurations of the 23rd embodiment. Therefore, in the 26th embodiment, the image acquisition and the distance measuring process can be executed at the same time as in the 23rd embodiment.
  • FIG. 42 is a plan view showing an example of the pixel arrangement of the pixel region 21 according to the 27th embodiment.
  • the area of the distance measuring pixel 10 is substantially the same as the area of the image unit U20. Thereby, the sensitivity of the distance measuring pixel 10 can be improved more than the sensitivity of the imaging pixel 20.
  • Other configurations of the 27th embodiment may be the same as the corresponding configurations of the 23rd embodiment. Therefore, in the 27th embodiment, the image acquisition and the distance measuring process can be executed at the same time as in the 23rd embodiment.
  • FIG. 43 is a plan view showing an example of the pixel arrangement of the pixel region 21 according to the 28th embodiment.
  • the layout of the distance measuring unit U10 and the image unit U20 can be easily designed, and the sensitivity of the distance measuring pixel 10 can be improved more than the sensitivity of the image pickup pixel 20.
  • Other configurations of the 26th embodiment may be the same as the corresponding configurations of the 23rd embodiment. Therefore, in the 26th embodiment, the image acquisition and the distance measuring process can be executed at the same time as in the 23rd embodiment.
  • FIG. 44 is a plan view showing an example of the pixel arrangement of the pixel region 21 according to the 29th embodiment.
  • FIG. 45 is a conceptual diagram showing a configuration example of the pixel region 21 according to the thirtieth embodiment.
  • the distance measuring pixel 10 and the imaging pixel 20 are arranged on semiconductor chips CHP3 and CHP4 which are different from each other.
  • the image pickup pixel 20 is provided on the semiconductor chip CHP3, and the distance measuring pixel 10 is provided on the semiconductor chip CHP4.
  • the semiconductor chip CHP3 is arranged with imaging pixels similar to those of the image unit U20 in FIG. 39.
  • the distance measuring units U10i and U10q of FIG. 39 are alternately arranged on the semiconductor chip CHP4.
  • the semiconductor chips CHP3 and CHP4 are bonded to each other and laminated.
  • the light L is incident from the semiconductor chip CHP3 side.
  • the semiconductor chip CHP3 receives the light L and transmits the light L to the semiconductor chip CHP4.
  • both the distance measuring pixel 10 and the imaging pixel 20 can detect the light L.
  • the image pickup pixel 20 can detect high-intensity visible light with little attenuation. Therefore, the spectral sensitivity characteristic of the image pickup pixel 20 is improved.
  • the four image pickup pixels 20 of the image unit U20 are stacked at substantially the same position with respect to the four distance measurement pixels 10 of the distance measurement unit U10. Therefore, the distance measuring device 100 can obtain the image data and the distance measuring data with high resolution.
  • the light L may be incident from the semiconductor chip CHP4 side.
  • the semiconductor chip CHP4 receives the light L and transmits the light L to the semiconductor chip CHP3.
  • the R (red) image pickup pixel has a spectral sensitivity of about 650 nm
  • the Gr, Gb (green) image pickup pixel has a spectral sensitivity of about 550 nm
  • the B (blue) image pickup pixel has a spectral sensitivity of about 450 nm. ..
  • the ranging pixel 10 usually detects light in the infrared region of 840 nm to 1550 nm.
  • the light in the infrared region is first detected in the distance measuring pixel 10, and then the visible light in the imaging pixel 20 is detected. To. In this case, it is possible to suppress the influence (color mixing) of the infrared light on the image pickup pixel 20.
  • FIG. 46 is a conceptual diagram showing a configuration example of the pixel region 21 according to the 31st embodiment.
  • the distance measuring units U10 of FIG. 38 are arranged in the semiconductor chip CHP4.
  • Other configurations of the 31st embodiment, including the configuration of the semiconductor chip CHP3, may be the same as the corresponding configurations of the 30th embodiment.
  • FIG. 47 is a conceptual diagram showing a configuration example of the pixel region 21 according to the 32nd embodiment.
  • the distance measuring unit U10 of FIG. 38 and the image pickup pixels 20i of IR (infrared light) are alternately arranged two-dimensionally on the same plane.
  • the IR image pickup pixel 20i is configured to have substantially the same area as the distance measuring unit U10.
  • the area of the IR image pickup pixel 20i is substantially equal to the area of the distance measurement unit U10 and larger than the area of the distance measurement pixel 10. Therefore, the ranging device 100 according to the present embodiment can detect near-infrared light with high sensitivity.
  • Other configurations of the 32nd embodiment may be the same as the corresponding configurations of the 30th embodiment. According to the 32nd embodiment, three processes of visible light image acquisition, gold infrared light image acquisition, and distance measurement processing can be executed at the same time.
  • FIG. 48 is a conceptual diagram showing a configuration example of the pixel region 21 according to the 33rd embodiment.
  • the distance measuring units U10 of FIG. 38 are arranged in a row in the Y direction, and the image units U20i of IR (infrared light) are also arranged in the Y direction.
  • the columns of the ranging unit U10 and the columns of the IR image unit U20i are arranged alternately in the X direction.
  • FIG. 49 is a conceptual diagram showing a configuration example of the pixel region 21 according to the 34th embodiment.
  • the distance measuring unit U10 and the image unit U20i of the four image pickup pixels 20i are arranged alternately in the X direction and the Y direction.
  • the spatial resolution of the image unit U20i is improved.
  • Other configurations of the 34th embodiment may be the same as the corresponding configurations of the 33rd embodiment.
  • the 34th embodiment can obtain the same effect as the 33rd embodiment.
  • FIG. 50 is a conceptual diagram showing a configuration example of the pixel region 21 according to the 35th embodiment.
  • the areas of the distance measuring pixel 10 of the image data I and the distance measuring pixel 10 of the image data Q are each of the image data R (red), Gr (green), and B (blue). It is larger than the area of the image pickup pixel 20.
  • the area of the distance measuring pixel 10 is substantially the same as the area of the image unit U20. Thereby, the sensitivity of the distance measuring pixel 10 can be improved more than the sensitivity of the imaging pixel 20.
  • the range-finding pixel 10 can detect the near-infrared light with high sensitivity by increasing the sensitivity of the range-finding pixel 10.
  • Other configurations of the 35th embodiment may be the same as the corresponding configurations of the 30th embodiment. Therefore, in the 35th embodiment, the image acquisition and the distance measuring process can be executed at the same time as in the 30th embodiment.
  • FIG. 51 is a conceptual diagram showing a configuration example of the pixel region 21 according to the 36th embodiment.
  • the distance measuring pixels 10 of the image data I are arranged in the X direction
  • the distance measuring pixels 10 of the image data Q are arranged in the X direction.
  • the row of the distance measuring pixels 10 of the image data I and the row of the distance measuring pixels 10 of the image data Q appear alternately in the Y direction.
  • Other configurations of the 36th embodiment may be the same as the corresponding configurations of the 35th embodiment. Therefore, in the 36th embodiment, the image acquisition and the distance measuring process can be executed at the same time as in the 35th embodiment.
  • FIG. 52 is a conceptual diagram showing a configuration example of the pixel region 21 according to the 37th embodiment.
  • the distance measuring pixels 10 of the image data I are 4 pixels of 2 ⁇ 2 to form one distance measuring unit U10i.
  • the distance measuring pixels 10 of the image data Q are 4 pixels of 2 ⁇ 2 to form one distance measuring unit U10q.
  • the distance measuring units U10I and U10q are arranged alternately in the X direction and / or the Y direction. As a result, in the semiconductor chip CHP4, the distance measuring units U10I and U10q are arranged substantially evenly.
  • the distance measuring units U10i and U10q are alternately arranged in the XY plane, the spatial resolution of the distance measuring units U10i and U10q is improved.
  • Other configurations of the 37th embodiment may be the same as the corresponding configurations of the 35th embodiment. Therefore, in the 37th embodiment, the image acquisition and the distance measuring process can be executed at the same time as in the 35th embodiment.
  • FIG. 53 is a conceptual diagram showing a configuration example of the pixel region 21 according to the 38th embodiment.
  • the distance measuring pixels 10 of the two image data I and the distance measuring pixels 10 of the two image data Q are 4 pixels of 2 ⁇ 2 to form one distance measuring unit U10.
  • an IR (infrared light) image pickup pixel 20i is provided on the semiconductor chip CHP4.
  • the area of the image pickup pixel 20i is larger than that of the distance measurement pixel 10, and is substantially equal to the area of the distance measurement unit U10.
  • the ranging device 100 can detect near-infrared light with high sensitivity.
  • the distance measuring device 100 can simultaneously execute three processes of visible light image acquisition, near infrared light image acquisition, and distance measuring processing.
  • Other configurations of the 38th embodiment may be the same as the corresponding configurations of the 35th embodiment.
  • FIG. 54 is an equivalent circuit diagram showing a configuration example of the pixel 10 according to the 39th embodiment.
  • FIG. 55 is a conceptual diagram showing an operation in a cross section taken along the line 55-55 of FIG. 54.
  • the floating diffusion regions FD1 and FD2 are further provided, and charges from the capacitor layers C1 and C2 can be accumulated.
  • the reset transistors RST1 and RST2 are connected between the floating diffusion regions FD1 and FD2 and the power supply VDD, respectively.
  • the reset transistor RST1 can perform a reset operation by discharging the electric charge in the floating diffusion region FD1.
  • the reset transistor RST2 can perform a reset operation by discharging the electric charge in the floating diffusion region FD2.
  • the source follower circuits SF1 and SF2 may have the same configuration as those of the fifth embodiment.
  • the source follower circuit SF1 is connected between the stray diffusion region FD1 and the vertical signal line VSL1FD, and can transmit a voltage corresponding to the amount of electric charge accumulated in the stray diffusion region FD1 to the vertical signal line VSL1FD.
  • the source follower circuit SF2 is connected between the stray diffusion region FD2 and the vertical signal line VSL2FD, and can transmit a voltage corresponding to the amount of electric charge accumulated in the stray diffusion region FD2 to the vertical signal line VSL2FD.
  • the amplification transistor AMP1 is connected between the ground and the vertical signal line VSL1C, and can transmit a voltage corresponding to the amount of electric charge stored in the capacitor layer C1.
  • the amplification transistor AMP2 is connected between the ground and the vertical signal line VSL2C, and can transmit a voltage corresponding to the amount of electric charge stored in the capacitor layer C2.
  • the present embodiment includes the stray diffusion regions FD1 and FD2 in addition to the capacitor layers C1 and C2.
  • the floating diffusion regions FD1 and FD2 may accumulate charges overflowing from the capacitor layers C1 and C2 when the capacitor layers C1 and C2 are filled with electric charges, respectively.
  • the floating diffusion regions FD1 and FD2 may accumulate the charges transferred from the capacitor layers C1 and C2, respectively.
  • the column processing unit 23 may execute signal processing using the signals from the vertical signal lines VSL1FD and VSL2FD.
  • the stray diffusion regions FD1 and FD2 and the capacitor layers C1 and C2 can output individual signals from the vertical signal lines VSL1FD and VSL2FD and the vertical signal lines VSL1C and VSL2C. In this case, four types of signals are detected at one time. By changing the frequency in the first storage operation and the next storage operation in the capacitor layers C1 and C2, the distance measuring range can be expanded.
  • the present embodiment also uses the capacitor layers C1 and C2, the same effect as that of the first embodiment can be obtained.
  • FIG. 56 is a plan view showing an example of the layout of the pixel 10 according to the 39th embodiment.
  • the stray diffusion regions FD1 and FD2 are provided on the surface of the semiconductor substrate 11 between the capacitor layers C1 and C2 and the reset transistors RST1 and RST2.
  • Other layouts of the pixels 10 of the 39th embodiment may be the same as the layout of the 10th embodiment (FIG. 24).
  • FIG. 57 is a timing diagram showing an example of the operation of the pixel 10 according to the 39th embodiment.
  • FIG. 57 shows an operation example in which the capacitor layers C1 and C2 accumulate the charges overflowing from the capacitor layers C1 and C2, respectively.
  • the operations of t1 to t7 may be basically the same as the corresponding operations of the tenth embodiment (FIG. 25). However, in the present embodiment, at t1 to t4, charges are first distributed and accumulated in the capacitor layers C1 and C2. When the capacitor layers C1 and C2 are filled with electric charges, the signal charges overflowing the capacitor layer C1 are accumulated in the stray diffusion region FD1, and the signal charges overflowing the capacitor layer C2 are accumulated in the stray diffusion region FD2.
  • the capacitor layers C1 and C2 and the stray diffusion regions FD1 and FD2 have a large signal charge as compared with the above embodiment. Can be accumulated.
  • the capacitor layers C1 and C2 accumulate the signal charges Q1a and Q2a, respectively, and the stray diffusion regions FD1 and FD2 accumulate the signal charges Q1b and Q2b, respectively.
  • the pixel 10 can output the signal voltage D1 corresponding to the signal charge Q1a + Q1b and the signal voltage D2 corresponding to the signal charge Q2a + Q2b.
  • the capacitor layers C1 and C2 do not overflow, and the signal charges Q1b and Q2b in the floating diffusion regions FD1 and FD2 become zero. In this case, the signal is detected only by the signal charges Q1a and Q2a. Therefore, even if the signal state is detected before the reset state, the CDS processing can be performed as in the above embodiment, and an accurate signal component with less kTC noise can be generated.
  • the signal charge is large, the capacitor layers C1 and C2 overflow, and the signal charges Q1b and Q2b are accumulated in the floating diffusion regions FD1 and FD2.
  • FIG. 58 is a timing diagram showing another example of the operation of the pixel 10 according to the 39th embodiment.
  • FIG. 58 shows an operation example in which the floating diffusion regions FD1 and FD2 accumulate the charges transferred from the capacitor layers C1 and C2.
  • the floating diffusion regions FD1 and FD2 and the capacitor layers C1 and C2 are reset before t1.
  • the operations of t1 to t3 and t4 to t7 may be basically the same as the operations of FIG. 57.
  • the signal charges of the capacitor layers C1 and C2 accumulated in t1 to t3 are transferred to the stray diffusion regions FD1 and FD2.
  • signal charges are accumulated in the capacitor layers C1 and C2 at a frequency different from that of t1 to t3.
  • Fmod1 100 MHz.
  • the signal charges of the capacitor layers C1 and C2 are transferred to the stray diffusion regions FD1 and FD2.
  • the vertical signal lines VSL1C, VSL2C and the vertical signal lines VSL1FD, VSL2FD may read out the signal charges of the capacitor layers C1 and C2 and the stray diffusion regions FD1 and FD2 in order or simultaneously. In this case, the read time is shortened.
  • the vertical signal lines VSL1FD and VSL2FD read the first signal charges of the floating diffusion regions FD1 and FD2, and then transfer the signal charges of the capacitor layers C1 and C2 to the floating diffusion regions FD1 and FD2. Further, the vertical signal lines VSL1FD and VSL2FD may read out the next signal charge of the stray diffusion region FD1 and FD2. In this case, since the signal read paths are the same, the variation between the first signal and the next signal is small.
  • the distance measurement range in iToF can be expanded.
  • the distance measuring range of the distance measuring device 100 is about 1.5 m.
  • the frequency Fmod2 20 MHz
  • the ranging range of the ranging device 100 is about 7.5 m.
  • FIG. 59 is an equivalent circuit diagram showing a configuration example of the pixel 10 according to the 40th embodiment.
  • the pixel 10 further includes reset transistors RST1C and RST2C.
  • the reset transistor RST1C is provided between the capacitor layer C1 and the stray diffusion region FD1.
  • the reset transistor RST1C connects between the capacitor layer C1 and the power supply VDD via the floating diffusion region FD1 and the reset transistor RST1 when the capacitor layer C1 is reset. As a result, the reset transistor RST1C discharges electric charge from the capacitor layer C1 and resets.
  • the reset transistor RST2C is provided between the capacitor layer C2 and the stray diffusion region FD2, and when resetting the capacitor layer C2, it is between the capacitor layer C2 and the power supply VDD via the stray diffusion region FD2 and the reset transistor RST2. To connect. As a result, the reset transistor RST2C discharges electric charge from the capacitor layer C2 and resets.
  • Other configurations of this embodiment may be the same as the corresponding configurations of the 39th embodiment.
  • FIG. 60 is a timing diagram showing an example of the operation of the pixel 10 according to the 40th embodiment.
  • FIG. 60 shows an operation example in which the capacitor layers C1 and C2 accumulate the charges overflowing from the capacitor layers C1 and C2, respectively.
  • FIG. 61 is a timing diagram showing another example of the operation of the pixel 10 according to the 40th embodiment.
  • FIG. 61 shows an operation example in which the floating diffusion regions FD1 and FD2 accumulate the charges transferred from the capacitor layers C1 and C2. That is, FIG. 60 shows an example in which the embodiment of FIG. 57 of the 39th embodiment is applied to the 40th embodiment, and FIG. 61 shows an example in which the embodiment of FIG. 58 of the 40th embodiment is applied to the 40th embodiment. An example of application is shown.
  • the reset transistors RST1, RST2, RST1C, and RST2C are reset by removing the charges of the capacitor layers C1 and C2 and the stray diffusion regions FD1 and FD2 in advance before t1. After that, the collection operation, the accumulation operation, and the reading operation of t1 to t5 are the same as the operations shown in FIG. 57 or FIG. 58 of the 39th embodiment.
  • the reset transistors RST1, RST2, RST1C, and RST2C execute the reset operation.
  • the reset transistors RST1 and RST2 discharge the electric charges of the floating diffusion regions FD1 and FD2 to the power supply VDD.
  • the reset transistors RST1C and RST2C discharge the charges of the capacitor layers C1 and C2 to the power supply VDD via the floating diffusion regions FD1 and FD2.
  • the next reading operation of t6 to t7 may be the same as the operation shown in FIG. 57 or FIG. 58 of the 39th embodiment. Therefore, the 40th embodiment can obtain the same effect as the 39th embodiment.
  • the reset transistors RST1 and RST2 by causing the reset transistors RST1 and RST2 to execute the reset function, it is not necessary to set the voltage of the gate electrodes G1 and G2 of the amplification transistors AMP1 and AMP2 to the reset voltage V4. Therefore, the operating margin of the amplification transistors AMP1 and AMP2 can be expanded, and the dynamic range of the signal voltage of the vertical signal lines VSL1 and VSL2 can be expanded. Further, the operating margin of the reset transistors RST1 and RST2 can be expanded.
  • the 39th embodiment may be combined with other embodiments.
  • the pixel 10 of the 39th embodiment may further include the transfer transistors TF1 and TG2 of FIG.
  • the pixel 10 of the 39th embodiment may further include the selection transistors SEL1 and SEL2 of FIG.
  • the pixel 10 of the 39th embodiment may include any two or more of the reset transistors RST1C and RST2C, the transfer transistors TF1 and TG2, and the selection transistors SEL1 and SEL2.
  • the distance measuring device 100 of the 39th embodiment can also obtain the respective effects.
  • channel modulation transistors using capacitor layers C1 and C2 are used as the amplification transistors AMP1 and AMP2.
  • the CCD element is used for accumulating signal charges.
  • FIG. 62 is a circuit diagram showing an example of the configuration of the pixel 10 according to the 41st embodiment.
  • the pixel 10 according to the 41st embodiment does not have the capacitor layers C1 and C2, and distributes the signal charge of the photodiode PD to the memory units MEM1a, MEM1b, MEM2a, and MEM2b via ordinary MOSFETs (G1 and G2), and then distributes the signal charge of the photodiode PD to the memory units MEM1a, MEM1b, MEM2a, and MEM2b. , CCD transfer.
  • G1 and G2 may indicate a transistor having gate electrodes G1 and G2 or a gate voltage applied to each of them.
  • the gate of the amplification transistor AMP1 is connected to the floating diffusion region FD1.
  • a transfer transistor TG1, a memory unit MEM1a, MEM1b, and a distribution transistor G1 are connected in series between the floating diffusion region FD1 and the photodiode PD.
  • the memory units MEM1a and MEM1b are connected in series between the transfer transistor TG1 and the distribution transistor G1.
  • a transfer transistor TG2, a memory unit MEM2a, MEM2b, and a distribution transistor G2 are connected in series between the floating diffusion region FD2 and the photodiode PD.
  • the memory units MEM2a and MEM2b are connected in series between the transfer transistor TG2 and the distribution transistor G2.
  • the reset transistors RST1 and RST2 and the selection transistors SEL1 and SEL2 may be the same as those in FIG. 59.
  • the amplification transistors AMP1 and AMP2 constitute a source follower circuit.
  • the distribution transistors G1 and G2 alternately distribute signal charges (for example, electrons) photoelectrically converted by the photodiode PD at a predetermined frequency Fmod1 (for example, about 100 MHz). This signal charge is stored in the memory units MEM1b and MEM2b. Further, the memory units MEM1b and MEM2b transfer the signal charges to the memory units MEM1a and MEM2a, respectively.
  • Fmod1 for example, about 100 MHz
  • the distribution transistors G1 and G2 alternately distribute the signal charge of the photodiode PD at a predetermined frequency Fmod2 (for example, about 20 MHz).
  • Fmod2 for example, about 20 MHz.
  • This signal charge is stored in the memory units MEM1b and MEM2b after the first signal charge is transferred.
  • the signal charges distributed at the first frequency Fmod1 are stored in the memory units MEM1a and MEM2a
  • the signal charges distributed at the second frequency Fmod2 are stored in the memory units MEM1b and MEM2b.
  • the transfer transistors TG1 and TG2 transfer the signal charges stored in the memory units MEM1a and MEM2a to the floating diffusion regions FD1 and FD2.
  • the amplification transistors AMP1 and AMP2 can simultaneously output the signal voltage corresponding to the signal charge corresponding to the frequency Fmod1 to the vertical signal lines VSL1 and VSL2, respectively.
  • the floating diffusion regions FD1 and FD2 are reset, and the transfer transistors TG1 and TG2 transfer the signal charges accumulated in the memory units MEM1b and MEM2b to the floating diffusion regions FD1 and FD2 via the memory units MEM1a and MEM2a.
  • the amplification transistors AMP1 and AMP2 can simultaneously output the signal voltage corresponding to the signal charge corresponding to the frequency Fmod2 to the vertical signal lines VSL1 and VSL2, respectively.
  • the floating diffusion region FD1 can individually store the charges of the memory units MEM1a and MEM1b at different timings, and the floating diffusion region FD2 can individually store the charges of the memory units MEM2a and MEM2b at different timings. ..
  • the amplification transistors AMP1 and AMP2 can output the signal voltage corresponding to each charge of the memory units MEM1a and MEM1b and the memory units MEM2a and MEM2b (see FIG. 63A).
  • the floating diffusion region FD1 may simultaneously store the charges of the memory units MEM1a and MEM1b
  • the floating diffusion region FD2 may simultaneously store the charges of the memory units MEM2a and MEM2b.
  • the amplification transistors AMP1 and AMP2 can output a signal voltage corresponding to the total charge of the memory units MEM1a and MEM1b and a signal voltage corresponding to the total charge of the memory units MEM2a and MEM2a (see FIG. 63B).
  • the 41st embodiment it is possible to widen the ranging range in iToF, in which signals of a plurality of frequencies can be obtained by one reading operation.
  • the charge distribution order may be reversed (reverse phase) in the first frequency Fmod 1 distribution operation and the second frequency Fmod 2 distribution operation. That is, the phase of the gate voltage of the distribution transistors G1 and G2 may be shifted by 180 degrees between the first distribution operation of the frequency Fmod1 and the second distribution operation of the frequency Fmod2.
  • FIG. 63A is a timing diagram showing an operation example of the pixel 10 according to the 41st embodiment. In FIG. 63A, only the operation of the gate voltage of the distribution transistors G1 and G2 is shown, and the operation of the gate voltage of the other memory units MEM1a, MEM2a, MEM1b, and MEM2b is omitted.
  • the first charge of t1 to t2 is distributed to the distribution transistor G1 side, and the next charge of t2 to t3 is distributed to the distribution transistor G2 side.
  • This distribution process is repeatedly executed.
  • the electric charges distributed by the distribution operation of the frequency Fmod1 are stored in the memory units MEM1b and MEM2b.
  • the electric charge accumulated in the memory units MEM1b and MEM2b is transferred to the memory units MEM1a and MEM2a.
  • the charges of t1_1 to t2_1 are initially distributed to the distribution transistor G2 side, and the next charges of t2_1 to t3_1 are distributed to the distribution transistor G1 side.
  • This distribution process is repeatedly executed.
  • the electric charges distributed by the distribution operation of the frequency Fmod2 are stored in the memory units MEM1b and MEM2b.
  • the distribution order can be switched by reversing the on / off operation order of the distribution transistors G1 and G2 between the first distribution operation and the second distribution operation.
  • noise due to PLS may be mixed in the memory units MEM1a, MEM2a, MEM1b, and MEM2b.
  • the charge distribution order is reversed (opposite phase), and the phases of the gate voltages of the distribution transistors G1 and G2 are shifted by 180 degrees.
  • the noise component of the PLS can be made to be substantially the same amount on the left and right.
  • FIG. 63B is a timing diagram showing another example of the operation of the pixel 10 according to the 41st embodiment.
  • the charge distribution order is the same in the first distribution operation and the second distribution operation. That is, the charge distribution order is the same (in-phase) in the first frequency Fmod 1 distribution operation and the second frequency Fmod 2 distribution operation. In this case, it is not necessary to shift the phase of the gate voltage of the distribution transistors G1 and G2 between the first distribution operation of the frequency Fmod1 and the second distribution operation of the frequency Fmod2.
  • the first charge of t1 to t2 is distributed to the distribution transistor G1 side, and the next charge of t2 to t3 is distributed to the distribution transistor G2 side.
  • This distribution process is repeatedly executed.
  • the electric charges distributed by the distribution operation of the frequency Fmod1 are stored in the memory units MEM1b and MEM2b.
  • the electric charge accumulated in the memory units MEM1b and MEM2b is transferred to the memory units MEM1a and MEM2a.
  • the charges of t1_1 to t2_1 are initially distributed to the distribution transistor G1 side, and the next charges of t2_1 to t3_1 are distributed to the distribution transistor G2 side.
  • This distribution process is repeatedly executed.
  • the electric charges distributed by the distribution operation of the frequency Fmod2 are stored in the memory units MEM1b and MEM2b.
  • the gate voltage of the distribution transistors G1 and G2 is used in the first distribution operation and the second distribution operation.
  • the gate voltage of the distribution transistors G1 and G2 is used in the first distribution operation and the second distribution operation.
  • signal charges having the same phase (same ⁇ ) are accumulated in the memory units MEM1a and MEM2a and the memory units MEM1b and MEM2b. Therefore, signal charges corresponding to a large amount of light can be accumulated in the memory units MEM1a and MEM2a and the memory units MEM1b and MEM2b, and the dynamic range can be substantially expanded.
  • FIG. 64 is a circuit diagram showing an example of the configuration of the pixel 10 according to the 42nd embodiment.
  • the floating diffusion region FD, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL are shared by the memory units MEM1a and MEM1b and the memory units MEM2a and MEM2b.
  • one vertical signal line VSL is also provided for each pixel 10.
  • the transfer transistors TG1 and TG2 alternately transfer the charges of the memory units MEM1a and MEM1b and the charges of the memory units MEM2a and MEM2b into the floating diffusion region FD. Forward. Then, the selection transistor SEL transmits the signal corresponding to the charge of the memory units MEM1a and MEM1b and the signal corresponding to the charge of the memory units MEM2a and MEM2b to the vertical signal line VSL at different timings. A reset operation is required between the output of the signal corresponding to the electric charge of the memory units MEM1a and MEM1b and the output of the signal corresponding to the electric charge of the memory units MEM2a and MEM2b.
  • the pixel region 21 can be miniaturized.
  • FIG. 65 is a circuit diagram showing an example of the configuration of the pixel 10 according to the 43rd embodiment.
  • the memory units CCD1a and CCD1b are connected in parallel via the distribution transistors G1a and G1b and the transfer transistors TG1a and TG1b.
  • the memory units CCD1a and CCD1b are connected to the photodiode PD via distribution transistors G1a and G1b, respectively, and individually receive signal charges at different timings.
  • the memory units CCD1a and CCD1b are connected to the floating diffusion region FD1 via transfer transistors TG1a and TG1b, respectively, and individually send signal charges to the floating diffusion region FD1 at different timings.
  • the memory units CCD2a and CCD2b are connected to the photodiode PD via distribution transistors G2a and G2b, respectively, and individually receive signal charges at different timings. Further, the memory units CCD2a and CCD2b are connected to the floating diffusion region FD2 via the transfer transistors TG2a and TG2b, respectively, and individually send signal charges to the floating diffusion region FD2 at different timings.
  • the memory units CCD1a and CCD1b can operate the CCD in the same manner as the memory units MEM1a and MEM1b in FIG. 62, respectively, and the memory units CCD2a and CCD2b operate in the same manner as the memory units MEM2a and MEM2b in FIG. 62, respectively.
  • the electric charge distributed by the distribution operation of the frequency Fmod1 is stored in the memory units CCD1a and CCD2a.
  • the electric charges distributed by the distribution operation of the frequency Fmod2 are stored in the memory units CCD1b and CCD2b.
  • the transfer transistors TG1a and TG2a transfer the signal charges stored in the memory units CCD1a and CCD2a to the floating diffusion regions FD1 and FD2.
  • the amplification transistors AMP1 and AMP2 can simultaneously output the signal voltage corresponding to the signal charge corresponding to the frequency Fmod1 to the vertical signal lines VSL1 and VSL2, respectively.
  • the floating diffusion regions FD1 and FD2 are reset, and the transfer transistors TG1b and TG2b transfer the signal charges stored in the memory units CCD1b and CCD2b to the floating diffusion regions FD1 and FD2.
  • the amplification transistors AMP1 and AMP2 can simultaneously output the signal voltage corresponding to the signal charge corresponding to the frequency Fmod2 to the vertical signal lines VSL1 and VSL2, respectively.
  • the noise component of the PLS can be made to be substantially the same amount on the left and right.
  • the PLS component may be canceled in the distance measurement calculation.
  • the characteristic variation of the distribution transistors G1a and G2a and the characteristic variation of the distribution transistors G1b and G2b can be canceled.
  • FIG. 66 is a circuit diagram showing an example of the configuration of the pixel 10 according to the 44th embodiment.
  • the 44th embodiment is an embodiment in which the 42nd embodiment is applied to the 43rd embodiment.
  • the stray diffusion region FD, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL are shared by the memory units CCD1a and CCD1b and the memory units CCD2a and CCD2b. ..
  • the floating diffusion region FD, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL are also shared with the distribution transistors G1a, G1b, G2a, G2b and the transfer transistors TG1a, TG1b, TG2a, and TG2b. ..
  • the stray diffusion region FD and the amplification transistor AMP are shared, so that the offset variation of the stray diffusion region FD and the gain variation of the amplification transistor AMP are suppressed. Further, since the number of elements constituting each pixel 10 is smaller than that in the 43rd embodiment, the pixel region 21 can be miniaturized.
  • FIG. 67 is a circuit diagram showing an example of the configuration of the pixel 10 according to the 45th embodiment.
  • the distribution transistors G1b and G2b are not provided.
  • the memory unit CCD1b is connected to the floating diffusion region FD1 via the transfer transistor TG1b.
  • the memory unit CCD2b is connected to the floating diffusion region FD2 via the transfer transistor TG2b.
  • the memory units CCD1a and CCD2a are connected to the photodiode PD via distribution transistors G1 and G2, respectively.
  • Other configurations of the 45th embodiment may be the same as the corresponding configurations of the 43rd embodiment.
  • the electric charge is transferred to the memory units CCD1b and CCD2b. Then, after the charge transfer, the electric charge is stored again in the memory units CCD1a and CCD2a.
  • the distribution transistors G1 and G2 alternately distribute the signal charge photoelectrically converted by the photodiode PD at a predetermined frequency Fmod1.
  • This signal charge is stored in the memory units CCD1a and CCD2a.
  • the memory units CCD1a and CCD2a transfer signal charges to the memory units CCD1b and CCD2b, respectively.
  • the distribution transistors G1 and G2 alternately distribute the signal charge of the photodiode PD at a predetermined frequency Fmod2.
  • This signal charge is stored in the memory units CCD1a and CCD2a after the first signal charge is transferred.
  • the signal charges distributed at the first frequency Fmod1 are stored in the memory units MEM1b and MEM2b, and the signal charges distributed at the second frequency Fmod2 are stored in the memory units MEM1a and MEM2a.
  • the electric charges stored in the memory units CCD1a and CCD1b are distributed via a single distribution transistor G1.
  • the electric charges stored in the memory units CCD2a and CCD2b are distributed via a single distribution transistor G2.
  • the 45th embodiment has no variation in the distribution transistor G1 and no variation in the distribution transistor G2 as compared with the 43rd embodiment.
  • the number of elements constituting each pixel 10 is smaller than that in the 43rd embodiment, which leads to miniaturization of the pixel region 21.
  • FIG. 68 is a circuit diagram showing an example of the configuration of the pixel 10 according to the 46th embodiment.
  • the 46th embodiment is an embodiment in which the 42nd embodiment is applied to the 45th embodiment.
  • the stray diffusion region FD, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL are shared by the memory units CCD1a and CCD1b and the memory units CCD2a and CCD2b. ..
  • the floating diffusion region FD, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL are also shared with respect to the distribution transistors G1 and G2 and the transfer transistors TG1a, TG1b, TG2a, and TG2b.
  • the stray diffusion region FD and the amplification transistor AMP are shared, so that the offset variation of the stray diffusion region FD and the gain variation of the amplification transistor AMP are suppressed. Further, since the number of elements constituting each pixel 10 is smaller than that in the 45th embodiment, the pixel region 21 can be miniaturized.
  • FIG. 69 is a circuit diagram showing an example of the configuration of the pixel 10 according to the 47th embodiment.
  • the memory units CCD1a and CCD1b are connected in parallel, and the memory units CCD2a and CCD2b are connected in parallel.
  • the memory units CCD1a and CCD1b are connected to the photodiode PD via the distribution transistor G1a, and are connected to the stray diffusion region FD1 via the transfer transistor TG1a.
  • the memory units CCD2a and CCD2b are connected to the photodiode PD via the distribution transistor G2a, and are connected to the stray diffusion region FD2 via the transfer transistor TG2a.
  • the distribution transistor G1a and the transfer transistor TG1a are shared by the memory units CCD1a and CCD1b, and the distribution transistor G2a and the transfer transistor TG2a are shared by the memory units CCD2a and CCD2b.
  • the variation component of the distribution transistor (G1a, G1b in FIG. 66) and the variation component of the transfer transistor (TG1a, TG1b in FIG. 66) can be removed from the signal charges accumulated in the memory units CCD1a and CCD1b. Further, the variation component of the distribution transistor (G2a, G2b) and the variation component of the transfer transistor (TG2a, TG2b) can be removed from the signal charges stored in the memory units CCD2a and CCD2b. Further, since the number of elements constituting each pixel 10 is smaller than that in the 43rd embodiment, the pixel region 21 can be miniaturized.
  • the charge distribution operation may be the same as the operation described with reference to FIG. 63A or FIG. 63B.
  • the PLS component can be canceled by the same operation as in FIG. 63A. Further, the signal component due to the variation in the characteristics of the distribution transistors G1a and G2a can also be canceled.
  • the dynamic range can be expanded by the same operation as in FIG. 63B.
  • the distribution transistor G1a and the transfer transistor TG1a are shared by the memory units CCD1a and CCD1b, the charge distribution operation and the charge transfer operation are executed at different timings for each of the memory units CCD1a and CCD1b. Will be done. Since the distribution transistor G2a and the transfer transistor TG2a are also shared by the memory units CCD2a and CCD2b, the charge distribution operation and the charge transfer operation are executed at different timings for each of the memory units CCD2a and CCD2b.
  • FIG. 70 is a circuit diagram showing an example of the configuration of the pixel 10 according to the 48th embodiment.
  • the 48th embodiment is an embodiment in which the 42nd embodiment is applied to the 47th embodiment.
  • the stray diffusion region FD, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL are shared by the memory units CCD1a and CCD1b and the memory units CCD2a and CCD2b. ..
  • the floating diffusion region FD, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL are also shared with respect to the distribution transistors G1 and G2 and the transfer transistors TG1a, TG1b, TG2a, and TG2b.
  • the stray diffusion region FD and the amplification transistor AMP are shared, so that the offset variation of the stray diffusion region FD and the gain variation of the amplification transistor AMP are suppressed. Further, since the number of elements constituting each pixel 10 is smaller than that in the 47th embodiment, the pixel region 21 can be miniaturized.
  • FIG. 71 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 49th embodiment.
  • FIG. 72 is a plan view showing an example of the layout of the pixel 10 according to the 49th embodiment.
  • the following embodiment is an embodiment in which this technique is applied to a CIS (CMOS (Complementary Metal Oxide Semiconductor) Image Sensor).
  • CIS complementary Metal Oxide Semiconductor
  • the embodiment of CIS may basically have one of the circuit configurations on both sides of the photodiode PD of the iToF sensor.
  • the cross section of this embodiment has the configuration on one side of FIG.
  • the embodiment of the iToF sensor is basically applicable to the following CIS.
  • the basic block diagram of the following embodiment may be the same as that shown in FIG.
  • the pixel 10 includes a photodiode PD, a capacitor layer C1, amplification transistors AMP1 and AMP2, vertical signal lines VSL1C and VSL1FD, a stray diffusion region FD1, a reset transistor RST1, and a selection transistor SEL1.
  • the configurations of the photodiode PD and the amplification transistor AMP1 may be the same as those of the first embodiment.
  • the source electrode of the amplification transistor AMP1 is connected to the vertical signal line VSL1C, and the drain electrode thereof is grounded.
  • the amplification transistor AMP1 is a channel modulation transistor whose threshold voltage is modulated by the electric charge stored in the capacitor layer C1, similar to that of the first embodiment.
  • the amplification transistor AMP1 is composed of, for example, a p-type MOSFET. In this case, the amplification transistor AMP1 constitutes a source follower circuit, and the threshold voltage of the channel layer changes due to the back bias effect due to the charge amount Q1 of the capacitor layer C1.
  • the fluctuation of the threshold voltage of the amplification transistor AMP1 is output to the vertical signal line VSL1C as an output signal.
  • the capacity of the capacitor layer C1 can be set by changing the layout area of the capacitor layer C1 shown in FIG. 72. For example, when the layout area of the capacitor layer C1 is reduced, the capacitance of the capacitor layer C1 is reduced, and the fluctuation of the signal voltage output to the vertical signal line VSL1C per charge becomes large. This leads to increasing the photoelectric conversion efficiency of the pixel 10. In the present embodiment, since the degree of freedom in the layout area of the capacitor layer C1 is high, the degree of freedom in setting the photoelectric conversion efficiency is also high.
  • the amplification transistor AMP1 When the amplification transistor AMP1 is a p-type MOSFET, the charge stored in the capacitor layer C1 is an electron.
  • the amplification transistor AMP1 may be composed of an n-type MOSFET. In this case, the charge accumulated in the capacitor layer C1 becomes a Hall charge.
  • the capacitor layer C1 may have the same configuration as that of the first embodiment. It is an n - type impurity diffusion layer provided in the semiconductor layer below the channel layer of the amplification transistor AMP1.
  • the capacitor layer C1 can store the charge photoelectrically converted by the photodiode PD.
  • the conduction state of the amplification transistor AMP1 changes and the current or voltage of the vertical signal line VSL1 changes depending on the amount of electric charge Q1 (for example, electron e ⁇ ) stored in the capacitor layer C1. Therefore, the vertical signal line VSL1C can transmit a voltage corresponding to the amount of electric charge stored in the capacitor layer C1.
  • the electric charges Q1 and Q2 may indicate the amount of electric charge.
  • the photodiode PD, the amplification transistor AMP1, and the capacitor layer C1 may be basically the same as those of the first embodiment.
  • the floating diffusion region FD1 is provided apart from the amplification transistor AMP1 and can accumulate charges from the capacitor layer C1.
  • the configuration of the floating diffusion region FD1 may be similar to that of FIGS. 54 and 55.
  • the reset transistor RST1 is connected between the floating diffusion region FD1 and the power supply VDD.
  • the reset transistor RST1 can perform a reset operation by discharging the electric charge in the floating diffusion region FD1.
  • the amplification transistor AMP1 is connected between the power supply VDD and the selection transistor SEL1, and the gate is connected to the stray diffusion region FD1.
  • the amplification transistor AMP1 is connected to the vertical signal line VSL1FD via the selection transistor SEL1.
  • the amplification transistor AMP1 and the selection transistor SEL1 form a source follower circuit SF1. Note that FIG. 72 omits the illustration of the source follower circuit SF1.
  • the source follower circuit SF1 is connected between the stray diffusion region FD1 and the vertical signal line VSL1FD, and can transmit a voltage corresponding to the amount of electric charge accumulated in the stray diffusion region FD1 to the vertical signal line VSL1FD.
  • the amplification transistor AMP1 can output a signal voltage corresponding to the charge Q1 stored in the capacitor layer C1 to the vertical signal line VSL1C.
  • the vertical signal line VSL1C transmits a signal corresponding to the accumulated charge of the capacitor layer C1.
  • the amplification transistor AMP2 can output a signal voltage corresponding to the charge Q2 stored in the stray diffusion region FD1 to the vertical signal line VSL1FD.
  • the vertical signal line VSL1FD transmits a signal corresponding to the accumulated charge in the floating diffusion region FD1.
  • the output signal of the capacitor layer C1 output from the vertical signal line VSL1C may be used.
  • the output signals of both the capacitor layer C1 and the stray diffusion region FD1 output from the vertical signal lines VSL1C and VSL1FD may be used. ..
  • the floating diffusion region FD1 can accumulate the saturated charge overflowing from the capacitor layer C1.
  • the dynamic range of the pixel 10 can be expanded.
  • the photoelectric conversion efficiencies of the capacitor layer C1 and the stray diffusion region FD1 are set to ⁇ C1 and ⁇ FD1 , respectively, and the signal charge amounts in the capacitor layer C1 and the stray diffusion region FD1 are set to Q1 and Q2, respectively.
  • the combined output signal Vout of the vertical signal lines VSL1C and VSL1FD can be obtained by Equation 1.
  • the pixel 10 of the present embodiment can detect a signal charge approximately 100 times as much. That is, the saturated charge amount of the pixel 10 becomes almost 100 times.
  • each pixel usually requires five or more transistors in order to detect signal charges in a plurality of detection units (floating diffusion region or capacitor).
  • the pixel 10 according to the present embodiment is composed of four transistors and one photodiode PD. Therefore, this embodiment leads to miniaturization of the pixel region 21.
  • the signal voltage corresponding to the charge Q1 of the capacitor layer C1 and the signal voltage corresponding to the charge Q2 of the stray diffusion region FD1 are detected by different vertical signal lines VSL1C and VSL1FD, respectively. Therefore, for example, even if a large dark current component is mixed as noise in the floating diffusion region FD1, the dark current component affects only the signal of the charge Q2 and does not affect the signal of the charge Q1.
  • both the output signals of the charges Q1 and Q2 are affected by the dark current component.
  • the output signals of the charges Q1 and Q2 are transmitted to different vertical signal lines VSL1C and VSL1FD, respectively. Therefore, the dark current component of the floating diffusion region FD1 affects only the signal of the charge Q2 and does not affect the signal of the charge Q1. As a result, the influence of the dark current component on the output signal can be mitigated.
  • the charge Q2 contains photon shot noise larger than the dark current component. Therefore, by making the charge Q2 sufficiently larger than the charge Q1, even if the charge Q2 in the floating diffusion region FD1 contains a dark current component, the influence of the dark current component on the charge Q2 can be reduced.
  • the amplification transistor AMP1 is a p-type MOSFET
  • resetting the capacitor layer C1 eliminates electrons to the stray diffusion region FD1 by making the gate voltage of the amplification transistor AMP1 a negative voltage.
  • the charge of the capacitor layer C1 of the channel modulation transistor can be almost completely eliminated. Therefore, since the reproducibility of the reset state is good, the signal processing unit 26 in FIG. 2 is an accurate signal with little kTC noise even if the reset state detected after the signal state is excluded from the signal state in the CDS processing. Ingredients can be extracted.
  • FIG. 73 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 50th embodiment.
  • the pixel 10 according to the present embodiment further includes a capacitor layer C2 connected between the floating diffusion region FD1 and the ground.
  • Other configurations of this embodiment may be the same as the corresponding configurations of the 49th embodiment.
  • the capacity of the floating diffusion region FD1 is increased by the amount of the capacitor layer C2.
  • the dynamic range of the pixel 10 can be further expanded.
  • the influence of the kTC noise component can be reduced.
  • FIG. 74 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 51st embodiment.
  • the pixel 10 according to the present embodiment further includes a charge discharge transistor TD that discharges the charge of the photodiode PD.
  • the charge discharge transistor TD is connected between the power supply VDD and the cathode of the photodiode PD, and the charge accumulated in the photodiode PD can be discharged to the power supply VDD.
  • the planar layout, operation, and the like of the charge discharge transistor TD are as described in the third embodiment.
  • FIG. 75 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 52nd embodiment.
  • the pixel 10 according to the present embodiment further includes a selection transistor SEL1C, a reset transistor RST1C, and a transfer transistor TG1.
  • the selection transistor of the source follower circuit SF1 is SEL1FD.
  • the selection transistor SEL1C is provided between the amplification transistor AMP1 and the vertical signal line VSL1C, and connects between the amplification transistor AMP1 and the vertical signal line VSL1C when the pixel 10 is selected. As a result, the selection transistor SEL1C can transmit a voltage corresponding to the conduction state of the amplification transistor AMP1 to the vertical signal line VSL1C.
  • Other configurations, operations, and the like of the selective transistor SEL1C may be the same as those of the selective transistor SEL1 of the seventh embodiment.
  • the reset transistor RST1C is provided between the capacitor layer C1 and the stray diffusion region FD1, and connects between the capacitor layer C1 and the power supply VDD via the stray diffusion region FD1 when the capacitor layer C1 is reset. As a result, the reset transistor RST1C discharges the electric charge from the capacitor layer C1 to reset the capacitor layer C1.
  • Other configurations and operations of the reset transistor RST1C may be the same as those of the reset transistor RST1 of the tenth embodiment.
  • the transfer transistor TG1 is provided between the photodiode PD and the capacitor layer C1, and transfers the electric charge from the photodiode PD to the capacitor layer C1 or the stray diffusion region FD1. Since there is no interface between the semiconductor layer and the silicon oxide film in the signal charge path, the charge is not trapped or detrapped in the middle of the path. Therefore, the transfer transistor TG1 can smoothly transfer the signal charge to the capacitor layer C1 or the stray diffusion region FD1.
  • the transfer transistor TG1 has a charge collecting function among the functions of the amplification transistor AMP1. Other configurations and operations of the transfer transistor TG1 may be the same as those of the transfer transistor TG1 of the sixth embodiment.
  • the pixel 10 further includes the selection transistor SEL1C, the reset transistor RST1C, and the transfer transistor TG1, so that the amplification transistor AMP1 as a channel modulation transistor corresponds to the function of accumulating charges in the capacitor layer C1 and the amount of charges thereof. It has only the function of generating a signal.
  • the charge transfer function from the photodiode PD to the capacitor layer C1 and the stray diffusion region FD1, the selection function to transfer the signal voltage from the amplification transistor AMP1 to the vertical signal line VSL1C, and the liet function to reset the capacitor layer C1 are the transfer transistor TG1.
  • the selection transistor SEL1C and the reset transistor RST1C are executed respectively. As a result, the operating margin of the amplification transistor AMP1 can be expanded, and the dynamic range of the signal voltages of the vertical signal lines VSL1 and VSL2 can be expanded.
  • the pixel 10 may include any one or two of the selection transistor SEL1C, the reset transistor RST1C, and the transfer transistor TG1.
  • FIG. 76 is a timing diagram showing an example of the reading operation of the pixel 10 according to the 52nd embodiment. First, it is assumed that the pixel 10 is in a reset state in which the floating diffusion region FD1 and the capacitor layer C1 are not accumulating charges.
  • the charge discharge transistor TD In the signal charge storage operation up to t11, the charge discharge transistor TD, the selection transistors SEL1C, SEL1FD, and the reset transistors RST1C, RST1 are turned off.
  • the amplification transistor AMP1 since the gate voltage G1 is at a low level, the amplification transistor AMP1 accumulates the signal charge from the photodiode PD in the capacitor layer C1.
  • the transfer transistor TG1 is maintained in the ON state in this read operation.
  • the charge discharge transistor TD is turned on, the charge of the photodiode PD is discharged, and the storage period ends.
  • the reading period is from t11 to t17.
  • the selection transistors SEL1C and SEL1FD are turned on.
  • the signal voltage based on the charge amount Q2 stored in the stray diffusion region FD1 is transmitted to the vertical signal line VSL1FD via the selection transistor SEL1FD.
  • the gate electrode G1 rises to a high level and turns off.
  • the gate electrode G1 becomes an intermediate level higher than the low level and lower than the high level, and the amplification transistor AMP1 passes a current corresponding to the charge amount Q1 of the capacitor layer C1.
  • the signal voltage corresponding to the charge amount Q1 of the capacitor layer C1 is transmitted to the vertical signal line VSL1C.
  • the reset transistors RST1C and RST1 are turned on, and the charges in the stray diffusion region FD1 and the capacitor layer C1 are eliminated. As a result, the floating diffusion region FD1 and the capacitor layer C1 are reset.
  • the selection transistors SEL1C and SEL1FD are turned off. As a result, the pixel 10 is electrically disconnected from the vertical signal lines VSL1C and VSL1FD.
  • the signal state and reset state signals are AD converted.
  • the signal from the vertical signal line VSL1C is CDS processed.
  • the signal from the vertical signal line VSL1FD is DDS (Double Data Sampling) processed.
  • the signal processing unit 26 can perform CDS processing by the signal from the vertical signal line VSL1C. Therefore, kTC noise can be suppressed for the signal charge Q1 of the capacitor layer C1.
  • the charge in the floating diffusion region FD1 cannot be completely eliminated. Therefore, the signal processing unit 26 cannot CDS process the signal from the vertical signal line VSL1FD.
  • kTC noise cannot be suppressed for the charge Q2 of the floating diffusion region FD1, but kTC noise can be suppressed for the charge Q1 of the capacitor layer C1.
  • signals can be simultaneously output to the vertical signal lines VSL1C and VSL1FD from both the capacitor layer C1 and the stray diffusion region FD1. Therefore, the frame rate can be increased.
  • FIG. 77 is a timing diagram showing another example of the reading operation of the pixel 10 according to the 52nd embodiment.
  • the selection transistor SEL1C is kept off, and both the signal charges Q1 and Q2 are output to the vertical signal line VSL1FD via the selection transistor SEL1FD.
  • the accumulation operation up to t11 may be the same as the operation described with reference to FIG. 76. As a result, the signal charge from the photodiode PD is accumulated in the capacitor layer C1 and the stray diffusion region FD1.
  • the charge discharge transistor TD is turned on, the charge of the photodiode PD is discharged, and the storage period ends.
  • the reading period is from t11 to t24.
  • the gate electrode G1 rises to a high level and turns off.
  • the gate electrode G1 becomes an intermediate level higher than the low level and lower than the high level, and the amplification transistor AMP1 passes a current corresponding to the charge amount Q1 of the capacitor layer C1.
  • the signal voltage corresponding to the charge amount Q1 of the capacitor layer C1 is transmitted to the vertical signal line VSL1C.
  • the selection transistor SEL1FD is turned on.
  • the signal voltage based on the charge amount Q2 stored in the stray diffusion region FD1 is transmitted to the vertical signal line VSL1FD via the selection transistor SEL1FD.
  • the reset transistor RST1 is turned on to eliminate the signal charge Q2 in the floating diffusion region FD1. As a result, the floating diffusion region FD1 is reset.
  • the reset transistor RST1 is turned off, and the signal voltage based on the reset state of the stray diffusion region FD1 is transmitted to the vertical signal line VSL1FD via the selection transistor SEL1FD.
  • the reading of the signal charge Q2 in the floating diffusion region FD1 is a DDS process as described above.
  • the reset transistor RST1 is turned on to reset the floating diffusion region FD1 again.
  • the reset transistor RST1 is turned off, and the signal voltage based on the reset state of the stray diffusion region FD1 is transmitted to the vertical signal line VSL1FD via the selection transistor SEL1FD.
  • the reset state read at this time may be considered to be the same as the reset state of the capacitor layer C1.
  • the reset transistor RST1C is turned on, and the signal charge Q1 of the capacitor layer C1 is transferred to the stray diffusion region FD1.
  • the reset transistor RST1C is turned off, and the signal voltage based on the signal charge Q1 in the stray diffusion region FD1 is transmitted to the vertical signal line VSL1FD via the selection transistor SEL1FD.
  • the reset transistor RST1 is turned on to eliminate the signal charge Q1 in the floating diffusion region FD1. As a result, the floating diffusion region FD1 is reset again.
  • the reset transistor RST1 is turned off, and at t23, the selection transistor SEL1FD is turned off. Further, at t24, by turning off the charge discharge transistor TD, the pixel 10 can perform a charge storage operation.
  • the pixel 10 outputs the signal state of the signal charge Q1 after outputting the reset state of the capacitor layer C1. Therefore, the signal processing unit 26 can perform CDS processing on the signal charge Q1 of the capacitor layer C1.
  • both the signal charges Q1 and Q2 are detected in the same floating diffusion region FD1 and output to the vertical signal line VSL1FD. Therefore, since the photoelectric conversion efficiencies do not differ, it is not necessary to consider the difference in photoelectric conversion efficiencies between the capacitor layer C1 and the stray diffusion region FD1 when calculating the combined signal of the signal charges Q1 and Q2.
  • FIG. 78 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 53rd embodiment.
  • the pixel 10 according to the present embodiment includes the reset transistor RST1C, but the selection transistor SEL1C and the transfer transistor TG1 are omitted.
  • Other configurations of this embodiment may be the same as those of the 52nd embodiment.
  • the pixel region 21 can be made smaller than that in the 52nd embodiment, and the dynamic range can be expanded in the same manner as in the 52nd embodiment.
  • this embodiment may be basically the same as that of the 52nd embodiment except that the selection transistor SEL1C and the transfer transistor TG1 are omitted. Therefore, this embodiment can obtain the effect of the 52nd embodiment.
  • FIG. 79 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 54th embodiment.
  • the pixel 10 according to the present embodiment includes the reset transistor RST1C and the transfer transistor TG1, but the selection transistor SEL1C is omitted.
  • Other configurations of this embodiment may be the same as those of the 52nd embodiment.
  • the pixel region 21 can be made smaller than that in the 52nd embodiment, and the dynamic range can be expanded in the same manner as in the 52nd embodiment.
  • this embodiment may be basically the same as that of the 52nd embodiment except that the selection transistor SEL1C is omitted. Therefore, this embodiment can obtain the effect of the 52nd embodiment.
  • FIG. 80 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 55th embodiment.
  • the pixel 10 according to the present embodiment does not have a channel modulation transistor, and the signal charge stored in the photodiode PD is Q1 and the signal charge stored in the capacitor element MIM (Metal Insulator Metal) is Q2.
  • the capacitor element MIM is a capacitor element in which a metal layer, an insulating layer, and a metal layer are laminated.
  • the signal charges Q1 and Q2 are detected by using the same stray diffusion region FD and the source follower circuit SF1. Therefore, the signal charges Q1 and Q2 are detected without being affected by the variation in the characteristics of the stray diffusion region and the source follower circuit. Further, the dynamic range can be increased by using the signal charges Q1 and Q2.
  • Pixel 10 includes transfer transistors TG1 and TG2, an overflow transistor OF, and a capacitor element MIM.
  • the transfer transistor TG1 is connected between the photodiode PD and the stray diffusion region FD.
  • the overflow transistor OF is connected between the photodiode PD and the capacitor element MIM.
  • the transfer transistor TG2 is connected between the capacitor element MIM and the stray diffusion region FD. That is, the overflow transistor OF and the transfer transistor TG2 are connected in series between the photodiode PD and the stray diffusion region FD.
  • the capacitor element MIM as the third capacitance element is connected between the node between the overflow transistor OF and the transfer transistor TG2 and the ground (reference power supply).
  • the capacity of the capacitor element MIM is larger than the capacity of the photodiode PD. Further, the capacity of the capacitor element MIM is larger than the capacity of the capacitor layer C2.
  • the configuration of the reset transistor RST and the source follower circuit SF1 may be the same as those of the 54th embodiment.
  • FIG. 81 is a timing diagram showing an example of the reading operation of the pixel 10 according to the 55th embodiment.
  • the photodiode PD, the capacitor element MIM, and the stray diffusion region FD do not accumulate charges.
  • the photodiode PD receives light and accumulates signal charges.
  • the photodiode PD accumulates the signal charge Q1.
  • the charge overflowing the photodiode PD is accumulated in the capacitor element MIM.
  • the signal charge accumulated in the capacitor element MIM becomes Q2.
  • the reading operation of the capacitor element MIM is started.
  • the selection transistor SEL is turned on, and the reset state of the stray diffusion region FD is detected.
  • the transfer transistor TG2 is turned on, and the signal charge of the capacitor element MIM is transferred to the stray diffusion region FD and the capacitor layer C2.
  • the signal voltage based on the signal charge Q2 of the capacitor element MIM is transmitted to the vertical signal line VSL via the selection transistor SEL.
  • the signal charge Q2 is detected with the transfer transistor TG2 turned on. Therefore, the signal charge Q2 is detected with a conversion efficiency according to the combined capacitance of the floating diffusion region FD, the capacitor layer C2, and the capacitor element MIM.
  • the photodiode PD reading operation is started.
  • the reset transistor RST is turned on, the charges in the floating diffusion region FD and the capacitor layer C2 are eliminated, and the floating diffusion region FD and the capacitor layer C2 are in the reset state.
  • the transfer transistor TG1 is turned on, and the signal charge Q1 of the photodiode PD is transferred to the floating diffusion region FD and the capacitor layer C2.
  • the signal voltage based on the signal charge Q1 of the photodiode PD is transmitted to the vertical signal line VSL via the selection transistor SEL.
  • the signal charge Q1 is detected after turning off the transfer transistor TG1. Therefore, the signal charge Q1 is detected with a conversion efficiency according to the capacitance of the floating diffusion region FD and the capacitor layer C2.
  • the reset transistor RST, the transfer transistors TG1, TG2, and the overflow transistor OF are turned on.
  • the floating diffusion region FD, the capacitor layer C2, the capacitor element MIM, and the photodiode PD, and the floating diffusion region FD, the capacitor layer C2, the capacitor element MIM, and the photodiode PD are reset.
  • the transfer transistor TG1 and the overflow transistor OF are turned off, and the photodiode PD is electrically separated from the capacitor element MIM and the stray diffusion region FD.
  • the reset transistor RST is turned off, and the stray diffusion region FD and the capacitor layer C2 are disconnected from the power supply VDD.
  • the transfer transistor TG2 is turned off, and the capacitor element MIM is cut off from the stray diffusion region FD and the capacitor layer C2.
  • the selection transistor SEL is turned off, and the pixel 10 enters the storage operation again.
  • the pixel 10 when the amount of light is small, only the photodiode PD accumulates the signal charge Q1. In this case, the signal charge Q1 is detected in the stray diffusion region FD and the relatively small capacitance of the capacitor layer C2. As a result, the pixel 10 can convert fine light with high conversion efficiency.
  • the pixel 10 can convert light having a large amount of light.
  • the pixel 10 detects the signal charges Q1 and Q2 after detecting the reset state. Therefore, the signal processing unit 26 can perform CDS processing on the signal corresponding to any of the signal charges Q1 and Q2. Therefore, a signal can be obtained with a good S / N ratio (Signal-to-Noise Ratio).
  • FIG. 82 is a timing diagram showing another example of the reading operation of the pixel 10 according to the 55th embodiment.
  • the photodiode PD, the capacitor element MIM, and the stray diffusion region FD do not accumulate charges.
  • the photodiode PD receives light and accumulates signal charges. This charge storage operation is as described with reference to FIG. 81.
  • the reading operation of the capacitor element MIM is started.
  • the selection transistor SEL is turned on, and at t2, the reset transistor RST is turned on.
  • the charges in the floating diffusion region FD and the capacitor layer C2 are eliminated, and the floating diffusion region FD and the capacitor layer C2 are reset.
  • the reset transistor RST is turned off, and the reset state of the floating diffusion region FD is detected.
  • the reading operation of the signal charge Q2 at t4 to t5 may be the same as the reading operation of t4 to t5 in FIG.
  • the photodiode PD reading operation is started.
  • the reset transistor RST is turned on, and the floating diffusion region FD and the capacitor layer C2 are in the reset state.
  • the reset state read operation and the signal charge Q1 read operation at t7 to t10 may be the same as the read operations of t7 to t10 in FIG.
  • the reset transistor RST, the transfer transistors TG1, TG2, and the overflow transistor OF are turned on.
  • the floating diffusion region FD, the capacitor layer C2, the capacitor element MIM, and the photodiode PD, and the floating diffusion region FD, the capacitor layer C2, the capacitor element MIM, and the photodiode PD are reset.
  • the reset transistor RST is turned off
  • the transfer transistor TG1 and the overflow transistor OF are turned off
  • the transfer transistor TG2 is turned off.
  • the selection transistor SEL is turned off, and the pixel 10 enters the storage operation again.
  • the stray diffusion region FD and the capacitor layer C1 are reset every time the signal charges Q1 and Q2 are detected. Therefore, the kTC noise components included in the read signals of the signal charge Q1 and the signal charge Q2 are different from each other. Therefore, the reading operation of the signal charges Q1 and Q2 becomes the DDS operation.
  • the dynamic range of the amount of light that can be detected can be expanded.
  • FIG. 83 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 56th embodiment.
  • the pixel 10 according to the present embodiment is different from the 55th embodiment in that a CCD element and a capacitor layer Cc are used instead of the MIM capacity as the capacitor element.
  • the CCD element is provided between the overflow transistor OF and the transfer transistor TG2, and can completely transfer the electric charge accumulated in the capacitor layer Cc. Therefore, any signal corresponding to the signal charges Q1 and Q2 can be CDS processed. Therefore, the CIS according to the present embodiment can obtain a signal having a good S / N ratio.
  • the capacity of the capacitor layer Cc is sufficiently larger than the capacity of the photodiode PD.
  • the signal charges Q1 and Q2 are detected by using the same stray diffusion region FD and the source follower circuit SF1. Therefore, the signal charges Q1 and Q2 are detected without being affected by the variation in the characteristics of the stray diffusion region and the source follower circuit. Further, the dynamic range can be increased by using the photodiode PD and the capacitor layer Cc.
  • FIG. 84 is a timing diagram showing an example of the reading operation of the pixel 10 according to the 56th embodiment.
  • the photodiode PD, the CCD element, and the stray diffusion region FD do not accumulate charges.
  • the gate voltage of the overflow transistor OF is a substantially intermediate voltage Vm between the high level and the low level, and is in a conduction state between on and off.
  • the photodiode PD When the amount of light is small, the photodiode PD accumulates the signal charge Q1. When the amount of light is large, the charge overflowing the photodiode PD is accumulated in the capacitor layer Cc directly under the CCD element. The signal charge accumulated in the capacitor layer Cc becomes Q2.
  • the operation of reading the signal charge Q2 of the capacitor layer Cc is started.
  • the selection transistor SEL is turned on, and the reset state of the stray diffusion region FD is detected.
  • the CCD element is turned off and the transfer transistor TG2 is turned on.
  • the signal charge Q2 of the capacitor layer Cc is transferred to the stray diffusion region FD and the capacitor layer C2.
  • the CCD element is turned on and the transfer transistor TG2 is turned off.
  • the signal voltage based on the signal charge Q2 of the capacitor layer Cc is transmitted to the vertical signal line VSL via the selection transistor SEL.
  • the photodiode PD reading operation is started.
  • the reset transistor RST is turned on, and the floating diffusion region FD and the capacitor layer C2 are in the reset state.
  • the reset state read operation and the signal charge Q1 read operation at t7 to t10 may be the same as the read operations of t7 to t10 in FIG.
  • the reset transistor RST and the transfer transistors TG1 and TG2 are turned on.
  • the CCD element may be off.
  • charges are removed from the floating diffusion region FD, the capacitor layer C2, the capacitor layer Cc, and the photodiode PD, and the floating diffusion region FD, the capacitor layer C2, the capacitor element MIM, and the photodiode PD are reset.
  • the transfer transistors TG1 and TG2 are turned off, and the CCD element is turned on.
  • the reset transistor RST is turned off, and at t13, the selection transistor SEL is turned off. As a result, the pixel 10 enters the storage operation again.
  • the CCD element and the capacitor layer Cc are used instead of the MIM capacity, but the same effect as that of the 55th embodiment can be obtained.
  • FIG. 85 is a timing diagram showing an example of the reading operation of the pixel 10 according to the 56th embodiment.
  • the photodiode PD, the CCD element, and the stray diffusion region FD do not accumulate charges.
  • the photodiode PD receives light and accumulates signal charges.
  • the charge storage operation is as described with reference to FIG. 84.
  • the operation of reading the signal charge Q2 of the capacitor layer Cc is started.
  • the selection transistor SEL is turned on, and the reset state of the stray diffusion region FD is detected.
  • the reset transistor RST is turned on, and the charge is removed from the floating diffusion region FD and the capacitor layer C2 to reset.
  • the dark current generated in the stray diffusion region FD is large, the reset state of the stray diffusion region FD and the capacitor layer C2 is eliminated by eliminating the charges of the stray diffusion region FD and the capacitor layer C2 immediately before reading the reset state in this way. Can be detected accurately.
  • the operation of reading the signal charge Q2 of the capacitor layer Cc and the signal charge Q1 of the photodiode PD in t3 to t10 is the operation of t3 to t10 in FIG. May be the same as.
  • the subsequent reset operation of t10 to t14 may be the same as the operation of t10 to t14 in FIG.
  • the reset transistor RST is turned off at t11
  • the transfer transistor TG2 is turned off at t13. In this way, the timing at which the reset transistor RST and the transfer transistor TG2 are turned off may be reversed.
  • FIG. 86 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 57th embodiment.
  • a CCD element and a transfer transistor TG3 are provided between the photodiode PD and the stray diffusion region FD.
  • a capacitor layer Cc is provided directly below the CCD element.
  • the capacitor layer Cc can accumulate charges from the photodiode PD by the operation of the CCD element. For example, when the gate voltage of the CCD element is raised to a high level, the capacitor layer Cc accumulates electric charges (for example, electrons).
  • the CCD element is connected to the floating diffusion region FD via the transfer transistor TG3, it is not directly connected to the floating diffusion region FD.
  • the electric charge from the photodiode PD is accumulated in the capacitor layer Cc directly under the CCD element.
  • the signal charge stored in the capacitor layer Cc is Q1.
  • the electric charge overflowing the capacitor layer Cc is accumulated in the floating diffusion region FD and the capacitor layer C2 via the transfer transistor TG3.
  • the signal charge accumulated in the capacitor layer C2 becomes Q2.
  • the configurations of the floating diffusion region FD, the capacitor layer C2, the reset transistor RST, and the source follower circuit SF1 may be the same as those of the 56th embodiment.
  • the signal voltage corresponding to the signal charge Q2 in the floating diffusion region FD is read out to the vertical signal line VSL.
  • the reset state of the floating diffusion region FD is detected. Therefore, the reading of the signal charge Q2 is a DDS operation.
  • the charge Q1 of the capacitor layer Cc is transferred to the floating diffusion region FD.
  • the signal voltage corresponding to the signal charge Q1 in the floating diffusion region FD is read out to the vertical signal line VSL.
  • the signal charge Q1 of the capacitor layer Cc can be detected. Therefore, the reading of the signal charge Q1 can be processed by CDS.
  • the signal charges Q1 and Q2 are detected by using the same stray diffusion region FD and the source follower circuit SF1. Therefore, the signal charges Q1 and Q2 are detected without being affected by the variation in the characteristics of the stray diffusion region and the source follower circuit. Further, the dynamic range can be increased by using the photodiode PD and the capacitor layer Cc.
  • FIG. 87 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 58th embodiment.
  • FIG. 88 is a plan view showing an example of the layout of the pixel 10 according to the 58th embodiment.
  • the pixel 10 further includes a charge discharge transistor TD that discharges the charge of the photodiode PD.
  • the charge discharge transistor TD is connected between the power supply VDD and the cathode of the photodiode PD, and can discharge the charge (for example, electrons) stored in the photodiode PD to the power supply VDD. Therefore, a signal can be obtained when the S / N ratio is good.
  • the CCD element is arranged adjacent to one side of the photodiode PD, and the transfer transistor TG3, the stray diffusion region FD, the reset transistor RST, and the power supply VDD are adjacent to the CCD element in this order. And are arranged.
  • the charge discharge transistor TD is arranged on the side of the photodiode PD on the side opposite to the side on which the CCD element is arranged.
  • the charge discharge transistor TD is, for example, an n-type MOSFET.
  • 58th embodiment may be the same as the corresponding configurations of the 57th embodiment. Thereby, the 58th embodiment can also obtain the effect of the 57th embodiment.
  • 89 to 96 are potential diagrams showing the operation of the pixel 10 according to the 58th embodiment.
  • 89-96 show the potential in the cross section along line AA of FIG. 88.
  • the horizontal axis indicates the position, and the vertical axis indicates the potential.
  • the lower part is in the positive electrode direction.
  • FIGS. 89 to 91 are examples of storing signal charges Q1 and Q2 separately.
  • the gate voltage of the reset transistor RST is set to a high level, and the reset transistor RST is turned on.
  • the electric charge for example, an electron
  • the signal voltage corresponding to the reset state of the stray diffusion region FD is first output to the vertical signal line VSL via the source follower circuit SF1.
  • the signal charge accumulation operation is started.
  • the potential potential of the CCD element is lower than the potential potential of the transfer transistor TG3.
  • the signal charge Q2 passes through the CCD element and is accumulated in the floating diffusion region FD.
  • the signal charge Q1 is not yet accumulated in the capacitor layer Cc.
  • the signal voltage corresponding to the signal charge Q2 accumulated in the floating diffusion region FD is output to the vertical signal line VSL via the source follower circuit SF1.
  • the gate voltage of the transfer transistor TG3 is set to a low level so that the potential is lower than the gate voltage of the CCD element.
  • the signal charge Q1 is accumulated in the capacitor layer Cc directly below the CCD element.
  • the charge discharge transistor TD is turned on and the charge of the photodiode PD is eliminated.
  • the reset transistor RST is turned on. As a result, the signal charge Q2 in the floating diffusion region FD is eliminated and the reset state is set.
  • the signal voltage corresponding to the reset state of the stray diffusion region FD is output to the vertical signal line VSL via the source follower circuit SF1.
  • the transfer transistor TG3 is turned on, and the signal charge Q1 is transferred to the stray diffusion region FD.
  • the transfer transistor TG3 is turned off, the signal voltage corresponding to the signal charge Q1 transferred to the stray diffusion region FD is output to the vertical signal line VSL via the source follower circuit SF1. To. After that, it returns to the reset state of FIG. 89.
  • both the signal charges Q1 and Q2 are detected after the reset state of the stray diffusion region FD is detected. Therefore, both the reading of the signal charges Q1 and Q2 can be processed by CDS. Therefore, it leads to an improvement in the S / N ratio.
  • the signal charges Q1 and Q2 may be individually stored charges. However, the charge overflowing from the capacitor layer Cc of the CCD element may be stored in the floating diffusion region FD as the signal charge Q2. In this case, when the signal charge is smaller than the capacity of the capacitor layer Cc, the signal charge does not overflow the capacitor layer Cc, so that the signal charge Q1 is accumulated only in the capacitor layer Cc and the signal charge Q2 becomes zero. On the other hand, when the signal charge is larger than the capacity of the capacitor layer Cc, the signal charge overflows the capacitor layer Cc and is accumulated in the stray diffusion region FD. In this case, the signal charges Q1 and Q2 are accumulated in both the capacitor layer Cc and the stray diffusion region FD.
  • the signal charge Q2 may be the signal charge overflowing from the capacitor layer Cc. From this, by using the capacitor layer Cc and the stray diffusion region FD, the amount of detectable signal charge can be increased, so that the dynamic range of the pixel 10 can be increased.
  • FIG. 97 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 59th embodiment.
  • FIG. 98 is a plan view showing an example of the layout of the pixel 10 according to the 59th embodiment.
  • the pixel 10 according to the present embodiment includes a plurality of CCD elements CCD1 and CCD2 (hereinafter, simply referred to as CCD1 and CCD2) connected in series between the photodiode PD and the transfer transistor TG3.
  • a capacitor layer Cc1 is provided directly below the CCD1.
  • a capacitor layer Cc2 is provided directly below the CC2.
  • the capacitor layer C2 is not connected to the floating diffusion region FD.
  • the CCD1 is arranged adjacent to one side of the photodiode PD, and the CCD2 is arranged adjacent to the CCD1. Further, the transfer transistor TG3, the floating diffusion region FD, the reset transistor RST, and the power supply VDD are arranged adjacent to the CCD2 in this order.
  • the charge discharge transistor TD is arranged on the side of the photodiode PD on the side opposite to the side on which the CCD element is arranged.
  • the capacitor layer Cc1 directly under the CCD1 stores the signal charge Q1
  • the capacitor layer Cc2 directly under the CCd2 stores the signal charge Q2.
  • the signal charges Q1 and Q2 may be stored separately.
  • the signal charge Q1 may be first stored in the capacitor layer Cc1, and the signal charge overflowing from the capacitor layer Cc1 may be stored in the capacitor layer Cc2 as the signal charge Q2.
  • the signal charges overflowing from the capacitor layers Cc1 and Cc2 may be accumulated in the stray diffusion region FD. As a result, the amount of signal charge that can be detected can be increased, so that the dynamic range of the pixel 10 can be increased.
  • the signal charges Q1 and Q2 are detected by using the same stray diffusion region FD and the source follower circuit SF1. Therefore, the signal charges Q1 and Q2 are detected without being affected by the variation in the characteristics of the stray diffusion region and the source follower circuit.
  • 59th embodiment may be the same as the corresponding configurations of the 58th embodiment. Thereby, the 59th embodiment can also obtain the effect of the 58th embodiment.
  • FIGS. 99 to 108 are potential diagrams showing the operation of the pixel 10 according to the 59th embodiment.
  • 99-108 show the potential in the cross section along line AA of FIG. 98.
  • the horizontal axis indicates the position, and the vertical axis indicates the potential.
  • the lower part is in the positive electrode direction.
  • FIGS. 99 to 108 are examples of storing signal charges Q1 and Q2 separately.
  • the gate voltages of the reset transistor RST and the transfer transistor TG3 are set to high levels, and the reset transistor RST and the transfer transistor TG3 are turned on.
  • the charges (for example, electrons) of the floating diffusion region FD, CCD1 and CCD2 are eliminated and the reset state is set.
  • the reset transistor RST and the transfer transistor TG3 are turned off, and the signal charge storage operation is started.
  • the gate voltage of the CCD2 is set to a higher level than the gate voltage of the transfer transistor TG3.
  • the signal charge Q2 is accumulated in the capacitor layer Cc2 of the CCD2.
  • the gate voltage of the CCD2 has a lower potential than the gate voltage of the CCD1, the signal charge Q1 is not accumulated in the capacitor layer Cc1.
  • the gate voltage of the CCD1 is set to a high level, and the signal charge Q1 is accumulated in the capacitor layer Cc2 of the CCD1.
  • the gate voltage of the reset transistor RST is set to a high level, and the stray diffusion region FD is reset again. Thereby, the noise component of PLS in the floating diffusion region FD can be eliminated.
  • the reset transistor RST is turned off, the signal voltage corresponding to the reset state of the stray diffusion region FD is first output to the vertical signal line VSL via the source follower circuit SF1.
  • the gate voltage of the transfer transistor TG3 is set to a high level. As a result, the transfer transistor TG3 is turned on, and the signal charge Q2 of the CCD1 is transferred to the floating diffusion region FD.
  • the gate voltage of the transfer transistor TG3 becomes low level, and the transfer transistor TG3 turns off.
  • the signal voltage corresponding to the signal charge Q2 stored in the stray diffusion region FD is output to the vertical signal line VSL via the source follower circuit SF1.
  • the gate voltage of the CCD1 becomes lower than the gate voltage of the CCD2, and the signal charge Q1 of the capacitor layer Cc1 is transferred to the CCD2.
  • the reset transistor RST is turned on again, and as shown in FIG. 106, the signal charge Q2 in the stray diffusion region FD is eliminated and the reset state is set. After the reset transistor RST is turned off, the signal voltage corresponding to the reset state of the stray diffusion region FD is first output to the vertical signal line VSL via the source follower circuit SF1.
  • the gate voltage of the transfer transistor TG3 is set to a high level. As a result, the transfer transistor TG3 is turned on, and the signal charge Q1 transferred to the CCD1 is further transferred to the stray diffusion region FD.
  • the signal voltage corresponding to the signal charge Q1 accumulated in the stray diffusion region FD is output to the vertical signal line VSL via the source follower circuit SF1.
  • the gate voltage of the reset transistor RST becomes high level, and the reset transistor RST turns on. As a result, the signal charge Q1 in the floating diffusion region FD is eliminated and reset.
  • the signal charges Q1 and Q2 of the capacitor layers Cc1 and Cc2 can be detected. Therefore, the reading of the signal charges Q1 and Q2 can be processed by CDS. As a result, the S / N ratio is improved.
  • the signal charges Q1 and Q2 may be separately stored in the CCD1 and the CCD2, respectively.
  • the charge overflowing from the capacitor layer Cc1 of the CCD1 may be stored in the CCD2 as a signal charge Q2.
  • the signal charge when the signal charge is smaller than the capacity of the capacitor layer Cc1, the signal charge does not overflow the capacitor layer Cc1, so that the signal charge Q1 is accumulated only in the capacitor layer Cc1 and the signal charge Q2 becomes zero.
  • the signal charge is larger than the capacity of the capacitor layer Cc1, the signal charge overflows the capacitor layer Cc1 and is accumulated in the capacitor layer Cc2.
  • the signal charges Q1 and Q2 are accumulated in both the capacitor layers Cc1 and Cc2.
  • the capacitor layers Cc1 and Cc2 By using the capacitor layers Cc1 and Cc2 in this way, the amount of signal charge that can be detected can be increased, so that the dynamic range of the pixel 10 can be increased.
  • FIG. 109 is an equivalent circuit diagram showing an example of the configuration of the pixel 10 according to the 60th embodiment.
  • FIG. 110 is a plan view showing an example of the layout of the pixel 10 according to the 60th embodiment.
  • the pixel 10 according to the present embodiment further includes a transfer transistor TG4 between the CCD1 and the photodiode PD.
  • the transfer transistor TG4 can transfer the signal charge of the photodiode PD to the capacitor layer Cc1 of the CCD1.
  • the transfer transistor TG4 By providing the transfer transistor TG4, the range of the signal charge amount transferred from the photodiode PD to the CCD1 can be increased.
  • 60th embodiment may be the same as the corresponding configurations of the 59th embodiment. Thereby, the 60th embodiment can also obtain the effect of the 59th embodiment.
  • FIG. 111 is a timing diagram showing the operation of the pixel 10 according to the 60th embodiment.
  • 112 to 121 are potential diagrams showing the operation of the pixel 10 according to the 60th embodiment.
  • 112-121 show the potential in cross section along line AA of FIG. 110.
  • the horizontal axis indicates the position, and the vertical axis indicates the potential.
  • the lower part is in the positive electrode direction.
  • the operation of the pixel 10 according to the present embodiment will be described with reference to FIGS. 111 to 121.
  • FIGS. 111 to 121 are examples in which signal charges Q1 and Q2 are stored separately.
  • the gate voltages of the reset transistor RST and the transfer transistor TG3 are set to high levels, and the reset transistor RST and the transfer transistor TG3 are turned on.
  • the charges (for example, electrons) of the floating diffusion region FD, CCD1 and CCD2 are eliminated and the reset state is set.
  • the reset transistor RST and the transfer transistor TG3 are turned off, and the accumulation of signal charges is started.
  • the gate voltage of the CCD2 and the transfer transistor TG4 is set to a high level, and the CCD2 and the transfer transistor TG4 are turned on.
  • the signal charge from the photodiode PD is stored in the capacitor layer Cc2 of the CCD2 as the signal charge Q2 (before t1 in FIG. 111).
  • the gate voltage of the CCD1 is lower than the gate voltage of the CCD2, the signal charge Q1 is not accumulated in the capacitor layer Cc1.
  • the charge discharge transistor TD, the selection transistor SEL, the reset transistor RST, and the CCD1 are turned off.
  • the gate voltage of the CCD1 is set to a high level, and the signal charge Q1 is accumulated in the capacitor layer Cc1 of the CCD1 (t1 to t2).
  • the gate voltage of the transfer transistor TG4 is returned to the low level, and the transfer transistor TG4 is turned off (t2).
  • the charge discharge transistor TD is turned on to discharge the charge of the photodiode PD.
  • the selection transistor SEL is turned on (t3).
  • the gate voltage of the reset transistor RST is set to a high level, and the stray diffusion region FD is set to the reset state. Thereby, the noise component of PLS in the floating diffusion region FD can be eliminated.
  • the reset transistor RST is turned off, the signal voltage corresponding to the reset state of the stray diffusion region FD is output to the vertical signal line VSL via the source follower circuit SF1 (t4 to t5).
  • the gate voltage of the transfer transistor TG3 is set to a high level. As a result, the transfer transistor TG3 is turned on, and the signal charge Q2 of the CCD1 is transferred to the floating diffusion region FD (t5 to t6).
  • the gate voltage of the transfer transistor TG3 becomes low level, and the transfer transistor TG3 turns off.
  • the signal voltage corresponding to the signal charge Q2 stored in the stray diffusion region FD is output to the vertical signal line VSL via the source follower circuit SF1 (t6 to t7).
  • the gate voltage of the CCD1 becomes lower than the gate voltage of the CCD2, and the signal charge Q1 of the capacitor layer Cc1 is transferred to the CCD2 (t7).
  • the reset transistor RST is turned on again, and as shown in FIG. 119, the signal charge Q2 in the stray diffusion region FD is eliminated and the reset state is set (t8). .. Thereby, the noise component of PLS in the floating diffusion region FD can be eliminated.
  • the reset transistor RST is turned off, the signal voltage corresponding to the reset state of the stray diffusion region FD is output to the vertical signal line VSL via the source follower circuit SF1 (t8 to t9).
  • the gate voltage of the transfer transistor TG3 is set to a high level.
  • the gate voltage of the CCD 2 may be set to a low level.
  • the transfer transistor TG3 is turned on, and the signal charge Q1 transferred to the CCD2 is further transferred to the stray diffusion region FD (t10 to t11).
  • the transfer transistor TG3 is turned off (t11).
  • the gate voltage of the CCD2 is set to a high level.
  • the signal voltage corresponding to the signal charge Q1 accumulated in the stray diffusion region FD is output to the vertical signal line VSL via the source follower circuit SF1 (t11 to t12).
  • the selection transistor SEL, CCD1, and the charge discharge transistor TD are turned off, and the transfer transistor TG4 is turned on. Further, the reset transistor RST is turned on, the signal charge Q1 in the floating diffusion region FD is eliminated, and the reset transistor is reset. After that, the accumulation operation is repeated.
  • the signal charges Q1 and Q2 may be read out separately. Further, the signal charge Q2 may be a signal charge overflowing from the capacitor layer Cc. Since the amount of signal charge that can be detected can be increased from this, the dynamic range of the pixel 10 can be increased.
  • the signal charges Q1 and Q2 of the capacitor layers Cc1 and Cc2 can be detected. Therefore, the reading of the signal charges Q1 and Q2 can be processed by CDS. As a result, the S / N ratio is improved.
  • FIG. 122 is a layout diagram showing an example of the pixel 10 according to the 61st embodiment and a schematic diagram thereof.
  • FIG. 123 is a schematic diagram showing an example of arrangement of pixels 10 in the pixel region 21 according to the 61st embodiment.
  • FIG. 124 is a diagram showing the incident direction of light with respect to the pixel 10.
  • the right side "F" in FIG. 122 indicates the layout of the pixel 10 on the left side.
  • the layout F shows the pixel 10 of FIG. 122 for convenience.
  • the layout F shows the configuration shown in FIG. 71, it may be the pixel 10 of another embodiment.
  • the pixels 10 are arranged in the layout F of FIG. 122.
  • the pixels 10 are arranged in a mirror image layout in which the layout F in FIG. 122 is horizontally inverted (mirror surface inverted).
  • the regions Ra and Rb are provided symmetrically on the center line Lc1 of the pixel region 21.
  • the number of pixels 10 is not particularly limited.
  • the light is incident at the central portion of the pixel region 21 in a direction substantially perpendicular to the light incident surface of the pixel region 21.
  • the light is inclined with respect to the light incident surface due to the influence of OCL (OnChipLens) and is incident on the pixel region 21.
  • OCL OnChipLens
  • the incident light in the pixel region 21 causes concentric shading. Therefore, the light receiving angle changes depending on the distance and position from the center of the pixel 10 in the pixel region 21, the sensitivity of each pixel 10 varies, and the problem of color mixing between the pixels 10 occurs.
  • the arrangement of the photodiode PD may be locally biased in the pixel 10.
  • the light is inclined and incident on the pixel 10 depending on the distance and position from the center of the pixel region 21.
  • the photodiode PD When light is incident on the photodiode PD, it is converted into a signal charge.
  • a floating diffusion region FD or the like other than the photodiode PD it causes noise. Therefore, it is preferable that as much light as possible is incident on the photodiode PD.
  • the amount of light incident on the photodiode PD changes depending on the distance and position from the center of the pixel region 21. ..
  • each pixel 10 of both the regions Ra and Rb the photodiode PD is arranged so that it is closer to the centerline Lc1 than the other configurations in the pixel 10. That is, each pixel 10 is arranged so that the photodiode PD is unevenly distributed on the center line Lc1 side.
  • the light is incident from the direction of the arrow A1 in FIG. 124.
  • the incident light inclined from the center of the pixel region 21 is more likely to enter the photodiode PD than other transistors in the pixel 10 or the stray diffusion region FD.
  • the pixel region 21 is less likely to be affected by the incident angle of light, and the effects of shading, variations in sensitivity, and problems of color mixing can be suppressed.
  • the incident of light on the floating diffusion region FD can be suppressed to some extent, so that noise due to PLS can also be suppressed.
  • FIG. 125 is a schematic view showing another arrangement example of the pixel 10 in the pixel region 21 according to the 61st embodiment.
  • the pixel region 21 in the light receiving surface of the pixel region 21, the pixel region 21 is divided into four regions Ra, Rb, Rc, and Rd by the center lines Lc1 and Lc2 of the pixel region 21.
  • the center lines Lc1 and LC2 are the center lines of the pixel regions 21 that are substantially orthogonal to each other.
  • the plurality of pixels 10 are arranged symmetrically with the center line Lc1 as the boundary and symmetrically with the center line Lc2 as the boundary.
  • each pixel 10 of the regions Ra to Rd the photodiode PD is arranged so as to be closer to the center lines Lc1 and Lc2 (center CNT) than other configurations in the pixel 10. That is, each pixel 10 is arranged in such a direction that the photodiode PD is unevenly distributed on the center lines Lc1 and Lc2 (center CNT) side.
  • the light is incident from the direction of the arrow A1 in FIG. 124.
  • the incident light inclined from the center of the pixel region 21 is more likely to enter the photodiode PD than other transistors in the pixel 10 or the stray diffusion region FD.
  • the pixel region 21 is less likely to be affected by the incident angle of light, and the effects of shading, variations in sensitivity, and problems of color mixing can be suppressed. Further, with this arrangement, the incident of light on the floating diffusion region FD can be suppressed to some extent, so that noise due to PLS can also be suppressed.
  • the layout of the pixel 10 is divided into two quadrants or four quadrants, but it may be divided into three quadrants or five or more quadrants. In this case, it is preferable that the line passing through the central CNT is divided substantially evenly. Further, in any quadrant, it is preferable that the photodiode PD of the pixel 10 is arranged closer to the center CNT.
  • FIG. 126 is a block diagram showing a configuration example of the light receiving element.
  • the light receiving element 1 further includes frame memories FM1 and FM2 for the configuration shown in FIG.
  • the frame memories FM1 and FM2 are provided between the column processing unit 23 and the horizontal drive unit 24, and the column processing unit 23 stores the digital signal after AD conversion.
  • the frame memories FM1 and FM2 each store one frame of digital signals.
  • a frame is data that constitutes an image, and a moving image is composed of a plurality of frames. If the frame rate is high, many frames are required per unit time. For example, an image is composed of 60 frames or 120 frames per second.
  • the number of frame memories is used to expand the dynamic range of the pixel 10.
  • the number of frame memories is not particularly limited.
  • FIG. 127 is a perspective view showing a configuration example of a light receiving element capable of storing digital signals corresponding to signal charges Q1 and Q2.
  • the pixel 10 is provided on the first semiconductor chip Chip1.
  • circuits such as a column processing unit 23, a signal processing unit 26, frame memories FM1 and FM2 are provided on the second semiconductor chip Chip2.
  • the semiconductor chips Chip1 and Chip2 are bonded to each other, and the wirings of the respective vertical signal lines VSL are bonded to each other (Cu-Cu bonding). As a result, the semiconductor chips Chip1 and Chip2 function as one light receiving element.
  • a part of the circuit such as the column processing unit 23, the signal processing unit 26, the frame memory FM1 and the FM2 may be provided on the semiconductor chip Chip1.
  • FIG. 128 is a conceptual diagram showing an example of a method for estimating the signal strength of each frame.
  • the signal charge is accumulated in the photodiode PD in the pixel 10.
  • the capacitance (saturation charge amount) of the photodiode PD becomes small, and the possibility of overflow increases. Therefore, according to the present embodiment, the photodiode PD in the pixel 10 accumulates a part of the signal charge in one frame period, and the signal processing unit 26 uses the part of the signal charge to signal the entire frame. Guess the charge.
  • the light receiving element divides one frame period into eight and accumulates signal charges in eight shutter periods.
  • the data DT1 to DT8 are signals corresponding to the signal charges accumulated in the eight shutter periods. In this case, if all the signal charges corresponding to the eight shutter periods are accumulated, the photodiode PD may overflow.
  • the photodiode PD stores only the signal charges corresponding to the first two shutter periods, and the signal processing unit 26 is from the data DT1 and DT2 corresponding to these two signal charges.
  • the data DT8 may be estimated to be on a substantially linear extension of the data DT1 and DT2.
  • a regression line of the mean square method may be used.
  • FIG. 129 is a conceptual diagram showing another example of the method of estimating the signal strength of each frame.
  • the photodiode PD accumulates signal charges for a plurality of frame periods (eg, 2/60 seconds). When the amount of incident light is very small, the signal charge does not accumulate much in the photodiode PD in one frame period. In this case, photon shot noise cannot be suppressed. Therefore, in the present embodiment, the photodiode PD collectively stores the signal charges for a plurality of frame periods, and the signal processing unit 26 estimates the signal for one frame using the signal charges.
  • the accumulation period of frames A1 to B3 is constant.
  • the photodiode PD accumulates the signal charges of two consecutive frames A1 and B1.
  • the signal processing unit 26 averages the signals corresponding to the signal charges of the frames A1 and B1 to obtain the signal of the frame B1. Further, the photodiode PD accumulates the signal charges of two consecutive frames B1 and A2.
  • the signal processing unit 26 averages the signals corresponding to the signal charges of the frames B1 and A2 to obtain the signal of the frame A2.
  • the signal processing unit 26 averages the signals of frames A2 and B2 to obtain the signal of frame B2, averages the signals of frames B2 and A3, and uses the average value as the signal of frame A3.
  • e ⁇ is an elementary charge element of an electron.
  • the signals of the subsequent frames are calculated by averaging the signals of the frame and the previous frame.
  • the signals of each frame A1 to B3 need to be accumulated in each of a plurality of nodes.
  • FIG. 130 is a conceptual diagram showing an example of a signal calculation method for each frame.
  • the signal of the first frame A1 (hereinafter, also referred to as signal A1) is held by the node NA1.
  • the signal of the second frame B1 (hereinafter, also referred to as signal B1) is held by the two nodes NB1_1 and NB1_2.
  • the signal processing unit 26 averages the signal A1 of the node NA1 and the signal B1 of the node NB1_1 to obtain the signal B1.
  • the signal of the third frame A2 (hereinafter, also referred to as signal A2) is held by the two nodes NA2_1 and NA2_2.
  • the signal processing unit 26 averages the signal B1 of the node NB1_2 and the signal A2 of the node NA2_1 to obtain the signal A2.
  • the signal of the fourth frame B2 (hereinafter, also referred to as signal B2) is held by the two nodes NB2_1 and NB2_2.
  • the signal processing unit 26 averages the signal A2 of the node NA2_2 and the signal B2 of the node NB2_1 to obtain the signal B2.
  • the signal of the fifth frame A3 (hereinafter, also referred to as signal A3) is held by two nodes NA3_1 and NA3_2.
  • the signal processing unit 26 averages the signal B2 of the node NB2_2 and the signal B2 of the node NA3_1 to obtain the signal A3.
  • the signal processing unit 26 calculates the signal of each frame.
  • the signal processing unit 26 averages the signals of two frames, but the signals of three or more frames may be averaged. This can further suppress photon shot noise.
  • the signal processing unit 26 may calculate a signal of one frame from the regression line of the mean square method by using the signals of a plurality of frames. For example, the signal processing unit 26 may obtain a regression line of the mean square method using the signals A1, B1, A2, B2, ... Of the frame, and calculate the signal A1 from the equation of the regression line.
  • This embodiment is applicable when it is dark and the amount of light is small, or when the size of the photodiode PD is relatively large. Further, when the light receiving element has a drive mode according to the present embodiment as one mode and the amount of light is less than the threshold value, imaging may be performed in this mode. As a result, even when the subject is dark, the light receiving element can obtain an image having a good S / N ratio with reduced photon shot noise.
  • the 63rd embodiment or the 64th embodiment may be applied to a part of the pixels 10 of the pixel region 21.
  • the other pixels 10 of the pixel region 21 generate a signal of the frame based on the signal charge of each frame.
  • a part of the signal charge in one frame period is accumulated, and the signal processing unit 26 estimates the signal charge of the whole one frame by using the part of the signal charge.
  • the signal processing unit 26 calculates the signal of one frame by using the signals of a plurality of frames.
  • the remaining pixels 10 of the pixel region 21 generate a signal of the frame based on the signal charge of each frame. As a result, the dynamic range of the pixel region 21 can be locally expanded or the photon shot noise can be reduced.
  • the 63rd embodiment or the 64th embodiment may be applied to each pixel 10.
  • a part of the signal charge in one frame period is accumulated, and the signal processing unit 26 estimates the signal charge of the whole one frame by using the part of the signal charge.
  • the signal processing unit 26 calculates the signal of one frame by using the signals of a plurality of frames.
  • the remaining pixels 10 generate a signal for each frame based on the signal charge for that frame. As a result, the dynamic range can be expanded or the photon shot noise can be reduced for each pixel 10.
  • the number of divisions of one frame may be set for each portion of the pixel region 21 or for each pixel 10.
  • the number of frames used for calculating the signal of one frame may be set for each portion of the pixel region 21 or for each pixel 10.
  • the number of divisions of one frame may be randomly set for each portion of the pixel area 21 or for each pixel 10. Further, when the 64th embodiment is applied, the number of frames used for calculating the signal of one frame may be randomly set for each portion of the pixel region 21 or for each pixel 10. In this case, the charge accumulation start, accumulation period, and accumulation end can be randomly set for each portion of the pixel region 21 or for each pixel 10. Therefore, an image with an improved S / N ratio can be obtained.
  • a light receiving element can be used for an event driven sensor or the like.
  • the start and end of the charge accumulation time may be any timing, and the optimum start time, accumulation time, and end time may be set for each pixel 10. Since this operation needs to process the AD conversion process in a row unit, there is a restriction that the accumulation time can be set only by an integral multiple of the AD conversion time. Therefore, the start time and the end time cannot be set arbitrarily. Therefore, it is suitable for a method of performing AD conversion for each pixel 10. Furthermore, it is a technology that can be used for moving sensors such as event-driven sensors.
  • the technique according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 131 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle outside information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects a driver's state is connected to the vehicle interior information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether or not the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 132 is a diagram showing an example of the installation position of the image pickup unit 12031.
  • the image pickup unit 12031 has image pickup units 12101, 12102, 12103, 12104, and 12105.
  • the image pickup units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as, for example, the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided in the front nose and the image pickup section 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the image pickup unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 132 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the image pickup units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the image pickup range 12111 to 12114 based on the distance information obtained from the image pickup unit 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like that autonomously travels without relying on the driver's operation.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and pattern matching processing is performed on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technique according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the image pickup unit 12031 among the configurations described above. As a result, the image pickup unit 12031 can obtain the effect of the above embodiment.
  • the present technology can have the following configurations.
  • a sensor with multiple pixels Each of the pixels A first conductive type semiconductor layer having a first surface and A photoelectric conversion unit provided in the semiconductor layer and converting light incident on the semiconductor layer into electric charges, A first conductive type first channel layer provided on the first surface side in the semiconductor layer, and The first gate electrode provided above the first channel layer and A sensor provided below the first channel layer and comprising a second conductive type first capacitor layer for accumulating the electric charge.
  • the pixel is A first conductive type second channel layer provided on the first surface side in the semiconductor layer, and A second gate electrode provided above the second channel layer and The sensor according to (1), further provided with a second conductive type second capacitor layer provided below the second channel layer and accumulating the electric charge.
  • the pixel is It further comprises a first amplification transistor comprising the first channel layer and the first gate electrode and electrically connected to the first signal line.
  • the pixel is A second amplification transistor including the second channel layer and the second gate electrode and electrically connected to the second signal line is further provided.
  • the pixel is The sensor according to any one of (1) to (4), further comprising a second conductive type first power supply diffusion layer provided on the first surface side in the semiconductor layer and connected to a power source. .. (6)
  • the pixel is The sensor according to any one of (5), further comprising a second conductive type second power supply diffusion layer provided on the first surface side in the semiconductor layer and connected to a power source.
  • the pixel is The sensor according to any one of (1) to (6), further comprising a charge discharging transistor for discharging the charge of the photoelectric conversion unit.
  • the pixel is The first comparator connected to the first signal line and A first current circuit that allows current to flow through the first comparator, The second comparator connected to the second signal line and The sensor according to (4), further comprising a second current circuit for passing a current through the second comparator.
  • the pixel is A first capacitive element connected to one end of the first amplification transistor and accumulating charges from the first amplification transistor, A first source follower circuit connected between the first capacitance element and the first signal line and transmitting a voltage corresponding to the electric charge of the first capacitance element to the first signal line.
  • a second capacitive element connected to one end of the second amplification transistor and accumulating charges from the second amplification transistor.
  • the first and second capacitor layers are arranged on one side and the other side of the photoelectric conversion unit in a plan view seen from the direction of light incident on the semiconductor layer.
  • the pixel is A first-choice transistor connected between the first amplification transistor and the first signal line, The sensor according to (4), further comprising a second selection transistor connected between the second amplification transistor and the second signal line.
  • the pixel is A first reset transistor provided between the first capacitor layer and the first power supply diffusion layer, The sensor according to (6), further comprising a second reset transistor provided between the second capacitor layer and the second power supply diffusion layer.
  • the first semiconductor chip including the plurality of pixels and A first comparator connected to the first signal line, a first current circuit for passing a current to the first comparator, a second comparator connected to the second signal line, and a second comparator to pass a current to the second comparator.
  • the sensor according to (4) By joining the first signal line of each of the first and second semiconductor chips and joining the second signal line of each of the first and second semiconductor chips, the first and second signals are joined.
  • the pixel transmits a signal voltage corresponding to a signal state in which signal charges are accumulated in the first and second capacitor layers to the first and second signal lines, and then discharges the signal charge.
  • the reset voltage corresponding to the reset state of the second capacitor layer is transmitted to the first and second signal lines.
  • the sensor according to any one of (1) to (19), wherein the signal voltage and the reset voltage are subjected to correlation double sampling processing.
  • the pixel is A second conductive type first floating diffusion region provided on the first surface side in the semiconductor layer and accumulating charges from the first capacitor layer. Further provided with a second conductive type second floating diffusion region provided on the first surface side in the semiconductor layer and accumulating charges from the second capacitor layer.
  • the first floating diffusion region accumulates the charge overflowing from the first capacitor layer, 21.
  • the first and second capacitor layers after accumulating charges from the photoelectric conversion unit distributed at the first frequency, are transferred to the first and second stray diffusion regions, respectively.
  • a sensor with multiple pixels Each of the pixels A photoelectric conversion unit that converts incident light into electric charges, The first and second distribution transistors that alternately distribute the charges from the photoelectric conversion unit, and the first and second memory units that store the charges distributed by the first and second distribution transistors, respectively.
  • a sensor including third and fourth memory units that store charges from the first and second memory units, respectively.
  • (25) A first floating diffusion region in which the charges of the first and second memory units are stored individually or collectively.
  • a second floating diffusion region that stores the charges of the third and fourth memory units individually or collectively.
  • a first amplification transistor that outputs a voltage corresponding to the electric charge in the first floating diffusion region to the first signal line
  • (26) A common floating diffusion region in which the charges of the first and second memory units are stored individually or collectively, and the charges of the third and fourth memory units are stored individually or collectively.
  • the first and second memory units are connected in series between the first distribution transistor and the first amplification transistor, and are connected in series.
  • the first and second memory units are connected in parallel, and the first and second memory units are connected in parallel.
  • the first and second memory units transfer the electric charge to the CCD and transfer the charge to the CCD.
  • the sensor according to any one of (24) to (28), wherein the third and fourth memory units transfer electric charges to a CCD.
  • a second conductive type first floating diffusion region provided on the first surface side in the semiconductor layer and accumulating charges from the first capacitor layer.
  • a first signal line that transmits a signal according to the accumulated charge of the first capacitor layer
  • the sensor according to (1) further comprising a third signal line that transmits a signal corresponding to the accumulated charge in the first floating diffusion region.
  • the sensor according to (30) further comprising a source follower circuit provided between the first stray diffusion region and the third signal line.
  • the pixel is The sensor according to (30) or (31), further comprising a first transfer transistor that transfers charges from the photoelectric conversion unit to the first capacitor layer.
  • the pixel is The sensor according to any one of (30) to (32), further comprising a first selection transistor connected between the first amplification transistor and the first signal line. (34) The pixel is A first reset transistor provided between the first capacitor layer and the first stray diffusion region, The sensor according to any one of (30) to (33), further comprising a second reset transistor provided between the first floating diffusion region and the power supply. (35) The pixel is A first transfer transistor connected between the photoelectric conversion unit and the first floating diffusion region, and an overflow transistor and a second transfer connected in series between the photoelectric conversion unit and the first floating diffusion region.
  • the pixel is A first transfer transistor connected between the photoelectric conversion unit and the first floating diffusion region, an overflow transistor provided between the photoelectric conversion unit and the first floating diffusion region, and a second transfer transistor.
  • a sensor with multiple pixels Each of the pixels A photoelectric conversion unit that converts incident light into electric charges, The first capacitor layer that stores the electric charge from the photoelectric conversion unit and A first charge transistor provided above the first capacitor layer and accumulating charge from the photoelectric conversion unit to the first capacitor layer. A first floating diffusion region that accumulates charges from the first capacitor layer, A sensor including a first transfer transistor provided between the first stray diffusion region and the first charge transistor. (38) A second capacitor layer provided between the first charge transistor and the first transfer transistor and accumulating charges from the first capacitor layer, The sensor according to (37), further including a second charge transistor provided above the second capacitor layer and for sending charges from the first capacitor layer to the second capacitor layer.

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Abstract

［課題］ｋＴＣノイズを低減し、微細化可能なセンサを提供する。 ［解決手段］本実施形態によるセンサは、複数の画素を有するセンサであって、画素はそれぞれ、第１面を有する第１導電型の半導体層と、半導体層内に設けられ該半導体層に入射した光を電荷に変換する光電変換部と、半導体層内の第１面側に設けられた第１導電型の第１チャネル層と、第１チャネル層の上方に設けられた第１ゲート電極と、第１チャネル層の下方に設けられ、電荷を蓄積する第２導電型の第１キャパシタ層とを備える。

Description

センサ
　本開示は、センサに関する。
　間接ＴｏＦ（indirect Time of Flight:iToF）方式を用いた測距装置が開発されている。ｉＴｏＦ方式の測距装置は、該測距装置から対象物までの距離を、照射光と反射光との位相差に基づいて間接的に算出する。
特開２０１９－００４１４９号公報
　このようなｉＴｏＦセンサは、信号電荷のノイズを低減するために、信号電荷を蓄積するメモリ素子を画素内部に有する場合がある。しかし、このようなメモリ素子を用いる場合、各画素を構成する素子数が多くなり、画素を微細化することができなくなる。
　一方、メモリ素子を画素から削除して、信号電荷をフローティングディフュージョンに蓄積する場合、ｉＴｏＦセンサは、信号状態を読み出した後に、リセット状態を読み出す。この場合、相関二重サンプリング（ＣＤＳ（Correlated Double Sampling））をすることができない。また、フローティングディフュージョンを用いた場合、大きなｋＴＣノイズ（ランダムノイズ）が発生し、測距精度が低下してしまう。
　そこで、本開示は、このような課題を鑑みてなされたものであり、ｋＴＣノイズを低減し、微細化可能なセンサを提供する。
　本開示の一側面のセンサは、複数の画素を有するセンサであって、画素はそれぞれ、第１面を有する第１導電型の半導体層と、半導体層内に設けられ該半導体層に入射した光を電荷に変換する光電変換部と、半導体層内の第１面側に設けられた第１導電型の第１チャネル層と、第１チャネル層の上方に設けられた第１ゲート電極と、　第１チャネル層の下方に設けられ、電荷を蓄積する第２導電型の第１キャパシタ層とを備える。
　画素は、半導体層内の第１面側に設けられた第１導電型の第２チャネル層と、第２チャネル層の上方に設けられた第２ゲート電極と、　第２チャネル層の下方に設けられ、電荷を蓄積する第２導電型の第２キャパシタ層とをさらに備えてもよい。
　画素は、第１チャネル層および第１ゲート電極を含み、第１信号線に電気的に接続された第１増幅トランジスタをさらに備え、第１キャパシタ層に蓄積された電荷の量によって、第１増幅トランジスタの閾値が変調されてもよい。
　画素は、第２チャネル層および第２ゲート電極を含み、第２信号線に電気的に接続された第２増幅トランジスタをさらに備え、第２キャパシタ層に蓄積された電荷の量によって、第２増幅トランジスタの閾値が変調されてもよい。
　画素は、半導体層内の第１面側に設けられ、電源に接続される第２導電型の第１電源拡散層をさらに備えてもよい。
　画素は、半導体層内の第１面側に設けられ、電源に接続される第２導電型の第２電源拡散層をさらに備えてもよい。
　画素は、光電変換部の電荷を排出する電荷排出トランジスタをさらに備えてもよい。
　画素は、第１信号線に接続された第１コンパレータと、第１コンパレータに電流を流す第１電流回路と、第２信号線に接続された第２コンパレータと、第２コンパレータに電流を流す第２電流回路とをさらに備えてもよい。
　画素は、第１増幅トランジスタの一端に接続され、第１増幅トランジスタからの電荷を蓄積する第１容量素子と、第１容量素子と第１信号線との間に接続され、第１容量素子の電荷に応じた電圧を第１信号線に伝達する第１ソースフォロワ回路と、第２増幅トランジスタの一端に接続され、第２増幅トランジスタからの電荷を蓄積する第２容量素子と、第２容量素子と第２信号線との間に接続され、第２容量素子の電荷に応じた電圧を第２信号線に伝達する第２ソースフォロワ回路とをさらに備えてもよい。
　半導体層への光の入射方向から見た平面視において、第１および第２キャパシタ層は、光電変換部の一方側および他方側のそれぞれに配置されており、第１および第２増幅トランジスタも、光電変換部の一方側および他方側のそれぞれに配置されてもよい。
　光は、第１面とは反対側の半導体層の第２面から入射してもよい。
　センサは、半導体層への光の入射方向から見た平面視において、第１および第２キャパシタ層に重複するように設けられ、光電変換部には重複しない遮光膜を備えてもよい。
　センサは、半導体層への光の入射方向から見た平面視において、第１および第２キャパシタ層に重複するように設けられ、光電変換部に光を反射する反射部を備えてもよい。
　画素は、光電変換部からの電荷を第１キャパシタ層へ転送する第１転送トランジスタと、光電変換部からの電荷を第２キャパシタ層へ転送する第２転送トランジスタとを備えてもよい。
　画素は、第１増幅トランジスタと第１信号線との間に接続された第１選択トランジスタと、第２増幅トランジスタと第２信号線との間に接続された第２選択トランジスタとをさらに備えてもよい。
　画素は、第１キャパシタ層と第１電源拡散層との間に設けられた第１リセットトランジスタと、第２キャパシタ層と第２電源拡散層との間に設けられた第２リセットトランジスタとをさらに備えてもよい。
　センサは、複数の画素を含む第１半導体チップと、第１信号線に接続された第１コンパレータ、第１コンパレータに電流を流す第１電流回路、第２信号線に接続された第２コンパレータ、および、第２コンパレータに電流を流す第２電流回路とを含む第２半導体チップとを備え、第１半導体チップと第２半導体チップとは貼合されてもよい。
　第１および第２半導体チップのそれぞれの第１信号線を接合し、第１および第２半導体チップのそれぞれの第２信号線を接合することによって、第１および第２半導体チップは電気的に接続されてもよい。
　複数の画素は、対象物の画像を取得する撮像画素でと、対象物までの距離を測定する測距画素であってもよい。
　画素は、第１および第２キャパシタ層に信号電荷が蓄積された信号状態に応じた信号電圧を第１および第２信号線に伝達し、その後、信号電荷を排出した第１および第２キャパシタ層のリセット状態に応じたリセット電圧を第１および第２信号線に伝達し、信号電圧とリセット電圧とが相関二重サンプリング処理されてもよい。
　画素は、半導体層内の第１面側に設けられ、第１キャパシタ層からの電荷を蓄積する第２導電型の第１浮遊拡散領域と、半導体層内の第１面側に設けられ、第２キャパシタ層からの電荷を蓄積する第２導電型の第２浮遊拡散領域とをさらに備え、第１キャパシタ層の蓄積電荷に応じた信号を伝達する第１信号線と、第２キャパシタ層の蓄積電荷に応じた信号を伝達する第２信号線と、第１浮遊拡散領域の蓄積電荷に応じた信号を伝達する第３信号線と、第２浮遊拡散領域の蓄積電荷に応じた信号を伝達する第４信号線とをさらに備えてもよい。
　第１浮遊拡散領域は、第１キャパシタ層からオーバーフローした電荷を蓄積し、第２浮遊拡散領域は、第２キャパシタ層からオーバーフローした電荷を蓄積してもよい。
　第１および第２キャパシタ層は、第１周波数で振り分けられた光電変換部からの電荷を蓄積した後に、第１および第２浮遊拡散領域へそれぞれ転送し、その後、第１および第２キャパシタ層は、第２周波数で振り分けられた光電変換部からの電荷を蓄積してもよい。
　本開示の他の側面のセンサは、複数の画素を有するセンサであって、画素はそれぞれ、入射した光を電荷に変換する光電変換部と、光電変換部からの電荷を交互に振り分ける第１および第２振分けトランジスタと、第１および第２振分けトランジスタで振り分けられた電荷をそれぞれ蓄積する第１および第２メモリ部と、第１および第２メモリ部からの電荷をそれぞれ蓄積する第３および第４メモリ部とを備える。
　センサは、第１および第２メモリ部の電荷を個別に、あるいは、まとめて蓄積する第１浮遊拡散領域と、第３および第４メモリ部の電荷を個別に、あるいは、まとめて蓄積する第２浮遊拡散領域と、第１浮遊拡散領域の電荷に応じた電圧を第１信号線に出力する第１増幅トランジスタと、第２浮遊拡散領域の電荷に応じた電圧を第２信号線に出力する第２増幅トランジスタとをさらに備えてもよい。
　センサは、第１および第２メモリ部の電荷を個別に、あるいは、まとめて蓄積し、かつ、第３および第４メモリ部の電荷を個別に、あるいは、まとめて蓄積する共通の浮遊拡散領域と、浮遊拡散領域の電荷に応じた電圧を信号線に出力する共通の増幅トランジスタとをさらに備えてもよい。
　第１および第２メモリ部は、第１振分けトランジスタと第１増幅トランジスタとの間に直列に接続され、第３および第４メモリ部は、第２振分けトランジスタと第２増幅トランジスタとの間に直列に接続されてもよい。
　第１および第２メモリ部は、並列に接続され、第３および第４メモリ部は、並列に接続されてもよい。
　第１および第２メモリ部は、電荷をＣＣＤ転送し、第３および第４メモリ部は、電荷をＣＣＤ転送してもよい。
　センサは、半導体層内の第１面側に設けられ、第１キャパシタ層からの電荷を蓄積する第２導電型の第１浮遊拡散領域と、第１キャパシタ層の蓄積電荷に応じた信号を伝達する第１信号線と、第１浮遊拡散領域の蓄積電荷に応じた信号を伝達する第３信号線と、さらに備えてもよい。
　センサは、第１浮遊拡散領域と第３信号線との間に設けられたソースフォロワ回路をさらに備えてもよい。
　画素は、光電変換部からの電荷を第１キャパシタ層へ転送する第１転送トランジスタをさらに備えてもよい。
　画素は、第１増幅トランジスタと第１信号線との間に接続された第１選択トランジスタをさらに備えてもよい。
　画素は、第１キャパシタ層と第１浮遊拡散領域との間に設けられた第１リセットトランジスタと、第１浮遊拡散領域と電源との間に設けられた第２リセットトランジスタとをさらに備えてもよい。
　画素は、光電変換部と第１浮遊拡散領域との間に接続された第１転送トランジスタと、光電変換部と第１浮遊拡散領域との間に直列に接続されたオーバーフロートランジスタおよび第２転送トランジスタと、オーバーフロートランジスタと第２転送トランジスタとの間のノードと基準電源との間に接続された第３容量素子とをさらに備えてもよい。
　画素は、光電変換部と第１浮遊拡散領域との間に接続された第１転送トランジスタと、光電変換部と第１浮遊拡散領域との間に設けられたオーバーフロートランジスタ、第２転送トランジスタと、オーバーフロートランジスタと第２転送トランジスタとの間に設けられたＣＣＤ素子とをさらに備えてもよい。
　本開示の他の側面のセンサは、複数の画素を有するセンサであって、画素はそれぞれ、入射した光を電荷に変換する光電変換部と、光電変換部からの電荷を蓄積する第１キャパシタ層と、第１キャパシタ層の上方に設けられ、光電変換部から第１キャパシタ層へ電荷を蓄積する第１電荷トランジスタと、第１キャパシタ層からの電荷を蓄積する第１浮遊拡散領域と、第１浮遊拡散領域と第１電荷トランジスタとの間に設けられた第１転送トランジスタとを備える。
　センサは、第１電荷トランジスタと第１転送トランジスタとの間に設けられ、第１キャパシタ層からの電荷を蓄積する第２キャパシタ層と、第２キャパシタ層の上方に設けられ、第１キャパシタ層から第２キャパシタ層へ電荷を送る第２電荷トランジスタとをさらに備えてもよい。
　センサは、光電変換部と第１電荷トランジスタとの間に設けられた第２転送トランジスタをさらに備えてもよい。
　複数の画素は、光電変換部が画素領域の中心側へ偏在するように配置されてもよい。
　本開示の他の側面のセンサは、入射した光を電荷に変換し、該電荷に応じた画像を取得するセンサであって、画像を構成する１つのフレームの撮像期間を分割した複数のシャッタ期間のうち、一部のシャッタ期間において生成された電荷を蓄積する光電変換部と、一部のシャッタ期間の電荷からフレーム全体の信号を推定する信号処理部と、を備える。
　信号処理部は、一部のシャッタ期間の電荷に応じた信号から略線形の延長線上にフレーム全体の信号があると推定してもよい。
　本開示の他の側面のセンサは、入射した光を電荷に変換し、該電荷に応じた画像を取得するセンサであって、画像を構成する複数のフレームの撮像期間において生成された電荷を蓄積する光電変換部と、複数のフレームの電荷から複数のフレームのうち１つの第１フレームの信号を推定する信号処理部と、を備える。
　信号処理部は、複数のフレームの期間の電荷に対応する信号の平均値を第１フレームの信号として推定してもよい。
第１実施形態による測距装置の構成例を示すブロック図。 第１実施形態による測距装置の受光素子の概略構成例を示すブロック図。 第１実施形態による画素の構成の一例を示す等価回路図。 第１実施形態による画素のレイアウトの一例を示す平面図。 画素の動作を示す概念図。 第１実施形態による画素の動作の一例を示すタイミング図。 第１実施形態の変形例による裏面照射型ｉＴＯＦセンサの構成例を示す断面図。 第１実施形態の他の変形例による裏面照射型ｉＴＯＦセンサの構成例を示す断面図。 第１実施形態のさらに他の変形例による裏面照射型ｉＴＯＦセンサの構成例を示す断面図。 第２実施形態による画素の構成の一例を示す等価回路図。 第２実施形態による画素のレイアウトの一例を示す平面図。 第３実施形態による画素の構成の一例を示す等価回路図。 第４実施形態による画素の構成の一例を示す等価回路図。 第５実施形態による画素の構成の一例を示す等価回路図。 第６実施形態による画素の構成の一例を示す等価回路図。 第６実施形態による画素のレイアウトの一例を示す平面図。 第６実施形態による画素の動作の一例を示すタイミング図。 第７実施形態による画素の構成の一例を示す等価回路図。 第７実施形態による画素のレイアウトの一例を示す平面図。 第７実施形態による画素の動作の一例を示すタイミング図。 第８実施形態による画素の構成の一例を示す等価回路図。 第９実施形態による画素の構成の一例を示す等価回路図。 第１０実施形態による画素の構成の一例を示す等価回路図。 第１０実施形態による画素のレイアウトの一例を示す平面図。 第１０実施形態による画素の動作の一例を示すタイミング図。 第１１実施形態による画素の構成の一例を示す等価回路図。 第１２実施形態による画素の構成の一例を示す等価回路図。 第１３実施形態による画素の構成の一例を示す等価回路図。 第１４実施形態による画素のチップ構成例を示す概略図。 第１５実施形態による画素のチップ構成例を示す概略図。 第１６実施形態による画素のチップ構成例を示す概略図。 第１７実施形態による画素のチップ構成例を示す概略図。 第１８実施形態による画素のチップ構成例を示す概略図。 第１９実施形態による画素のチップ構成例を示す概略図。 第２０実施形態による画素のチップ構成例を示す概略図。 第２１実施形態による画素のチップ構成例を示す概略図。 第２２実施形態による画素のチップ構成例を示す概略図。 第２３実施形態による画素領域の画素配列の一例を示す平面図。 第２４実施形態による画素領域の画素配列の一例を示す平面図。 第２５実施形態による画素領域の画素配列の一例を示す平面図。 第２６実施形態による画素領域の画素配列の一例を示す平面図。 第２７実施形態による画素領域の画素配列の一例を示す平面図。 第２８実施形態による画素領域の画素配列の一例を示す平面図。 第２９実施形態による画素領域の画素配列の一例を示す平面図。 第３０実施形態による画素領域の構成例を示す概念図。 第３１実施形態による画素領域の構成例を示す概念図。 第３２実施形態による画素領域の構成例を示す概念図。 第３３実施形態による画素領域の構成例を示す概念図。 第３４実施形態による画素領域の構成例を示す概念図。 第３５実施形態による画素領域の構成例を示す概念図。 第３６実施形態による画素領域の構成例を示す概念図。 第３７実施形態による画素領域の構成例を示す概念図。 第３８実施形態による画素領域の構成例を示す概念図。 第３９実施形態による画素の構成例を示す等価回路図。 図５４の５５－５５線に沿った断面における動作を示す概念図。 第３９実施形態による画素のレイアウトの一例を示す平面図。 第３９実施形態による画素の動作の一例を示すタイミング図。 第３９実施形態による画素の動作の他の例を示すタイミング図。 第４０実施形態による画素の構成例を示す等価回路図。 第４０実施形態による画素の動作の一例を示すタイミング図。 第４０実施形態による画素の動作の他の例を示すタイミング図。 第４１実施形態による画素の構成の一例を示す回路図。 第４１実施形態による画素の動作例を示すタイミング図。 第４１実施形態による画素の動作の他の例を示すタイミング図。 第４２実施形態による画素の構成の一例を示す回路図。 第４３実施形態による画素の構成の一例を示す回路図。 第４４実施形態による画素の構成の一例を示す回路図。 第４５実施形態による画素の構成の一例を示す回路図。 第４６実施形態による画素の構成の一例を示す回路図。 第４７実施形態による画素の構成の一例を示す回路図。 第４８実施形態による画素の構成の一例を示す回路図。 第４９実施形態による画素の構成の一例を示す等価回路図。 第４９実施形態による画素のレイアウトの一例を示す平面図。 第５０実施形態による画素の構成の一例を示す等価回路図。 第５１実施形態による画素の構成の一例を示す等価回路図。 第５２実施形態による画素の構成の一例を示す等価回路図。 第５２実施形態による画素の読出し動作の一例を示すタイミング図。 第５２実施形態による画素の読出し動作の他の例を示すタイミング図。 第５３実施形態による画素の構成の一例を示す等価回路図。 第５４実施形態による画素の構成の一例を示す等価回路図。 第５５実施形態による画素の構成の一例を示す等価回路図。 第５５実施形態による画素の読出し動作の一例を示すタイミング図。 第５５実施形態による画素の読出し動作の他の例を示すタイミング図。 第５６実施形態による画素の構成の一例を示す等価回路図。 第５６実施形態による画素の読出し動作の一例を示すタイミング図。 第５６実施形態による画素の読出し動作の一例を示すタイミング図。 第５７実施形態による画素の構成の一例を示す等価回路図。 第５８実施形態による画素の構成の一例を示す等価回路図。 第５８実施形態による画素のレイアウトの一例を示す平面図。 第５８実施形態による画素の動作を示すポテンシャル図。 第５８実施形態による画素の動作を示すポテンシャル図。 第５８実施形態による画素の動作を示すポテンシャル図。 第５８実施形態による画素の動作を示すポテンシャル図。 第５８実施形態による画素の動作を示すポテンシャル図。 第５８実施形態による画素の動作を示すポテンシャル図。 第５８実施形態による画素の動作を示すポテンシャル図。 第５８実施形態による画素の動作を示すポテンシャル図。 第５９実施形態による画素の構成の一例を示す等価回路図。 第５９実施形態による画素のレイアウトの一例を示す平面図。 第５９実施形態による画素の動作を示すポテンシャル図。 第５９実施形態による画素の動作を示すポテンシャル図。 第５９実施形態による画素の動作を示すポテンシャル図。 第５９実施形態による画素の動作を示すポテンシャル図。 第５９実施形態による画素の動作を示すポテンシャル図。 第５９実施形態による画素の動作を示すポテンシャル図。 第５９実施形態による画素の動作を示すポテンシャル図。 第５９実施形態による画素の動作を示すポテンシャル図。 第５９実施形態による画素の動作を示すポテンシャル図。 第５９実施形態による画素の動作を示すポテンシャル図。 第６０実施形態による画素の構成の一例を示す等価回路図。 第６０実施形態による画素のレイアウトの一例を示す平面図。 第６０実施形態による画素の動作を示すタイミング図。 第６０実施形態による画素の動作を示すポテンシャル図。 第６０実施形態による画素の動作を示すポテンシャル図。 第６０実施形態による画素の動作を示すポテンシャル図。 第６０実施形態による画素の動作を示すポテンシャル図。 第６０実施形態による画素の動作を示すポテンシャル図。 第６０実施形態による画素の動作を示すポテンシャル図。 第６０実施形態による画素の動作を示すポテンシャル図。 第６０実施形態による画素の動作を示すポテンシャル図。 第６０実施形態による画素の動作を示すポテンシャル図。 第６０実施形態による画素の動作を示すポテンシャル図。 第６１実施形態による画素の一例を示すレイアウト図とその略図。 第６１実施形態による画素領域における画素の配置例を示す概略図。 画素に対する光の入射方向を示す図。 第６１実施形態による画素領域における画素の他の配置例を示す概略図。 受光素子の構成例を示すブロック図。 信号電荷に応じたデジタル信号を格納可能な受光素子の構成例を示す斜視図。 各フレームの信号強度の推定方法の一例を示す概念図。 各フレームの信号強度の推定方法の他の例を示す概念図。 各フレームの信号の演算方法の一例を示す概念図。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図。 撮像部の設置位置の例を示す図。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
　図１は、第１実施形態による測距装置の構成例を示すブロック図である。測距装置１００は、間接ＴｏＦ（以下、ｉＴｏＦともいう）方式による測距センサであり、例えば、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステム等に用いる。また、測距装置１００は、例えば、顔認証等の個人を特定するシステム等にも用いてもよい。
　測距装置１００は、受光素子１と、発光素子２と、変調器３と、ＰＬＬ（Phase Locked Loop）４とを備えている。ＰＬＬ４は、パルス信号を生成する。変調器３は、ＰＬＬ４からのパルス信号を変調し、制御信号を生成する。制御信号の周波数は、例えば、５メガＨｚ～２００メガＨｚでよい。発光素子２は、変調器からの制御信号に従って発光する。発光素子２は、光源として、波長が７８０ｎｍ～１０００ｎｍの範囲の赤外光を発する発光ダイオードを有し、矩形波あるいはサイン波の制御信号に同期して、照射光を発生する。発光素子２で生成される光は、例えば、短波赤外光（ＳＷＩＲ（Short Wave Infrared Radiometer））等でよい。発光素子２から発光された照射光は、物体Ｍに反射して受光素子１で受光される。
　受光素子１で受光され反射光は、発光素子２が発光したタイミングから、物体Ｍまでの距離に応じて遅延する。照射光に対する反射光の遅延時間によって、照射光と反射光との間に位相差が生じる。ｉＴｏＦ方式では、測距装置１００は、この照射光と反射光との間の位相差を演算して、この位相差に基づいて測距装置１００から物体Ｍまでの距離（デプス情報）を求める。
　物体Ｍが発光素子２から遠いと、反射光が弱くなり、太陽光などの背景光のノイズの影響が大きくなる。このため、ｋＴＣノイズのようなランダムノイズの低減が望まれている。
　図２は、第１実施形態による測距装置の受光素子の概略構成例を示すブロック図である。受光素子１は、図１のｉＴｏＦ方式による測距装置１００に用いられる素子である。
　受光素子１は、光源としての発光素子２で生成された照射光が物体にあたって反射して返ってきた光（反射光）を受光し、物体までの距離情報をデプス値として表したデプス画像を出力する。
　受光素子１は、図示しない半導体基板上に設けられた画素領域２１と、同じ半導体基板上に設けられた周辺回路部とを有する。周辺回路部は、例えば、垂直駆動部２２、カラム処理部２３、水平駆動部２４、およびシステム制御部２５、信号処理部２６およびデータ格納部２７等から構成されている。尚、周辺回路部の全部または一部は、受光素子１と同じ半導体基板上に設けてもよいし、受光素子１とは別の基板上に設けてもよい。
　画素領域２１は、行方向および列方向の行列状に２次元配置された複数の画素１０を有する。画素１０は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する。すなわち、画素１０は、入射した光を光電変換し、その結果得られた電荷に応じた信号を出力する。画素１０の詳細については、後述する。尚、行方向は、図２において横方向であり、列方向は縦方向である。
　画素領域２１においては、行列状の画素配列に対して、画素行ごとに画素駆動線２８が行方向に沿って配線されるとともに、各画素列に２つの垂直信号線２９が列方向に沿って配線されている。例えば、画素駆動線２８は、画素１０から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図２では、画素駆動線２８について１本の配線として示しているが、１本に限られるものではない。画素駆動線２８の一端は、垂直駆動部２２の各行に対応した出力端に接続されている。
　垂直駆動部２２は、シフトレジスタ、アドレスデコーダ等によって構成され、画素領域２１の各画素１０を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部２２は、垂直駆動部２２を制御するシステム制御部２５とともに、画素領域２１の各画素１０の動作を制御する駆動部を構成している。
　垂直駆動部２２による駆動制御に応じて画素行の各画素１０から出力される検出信号は、垂直信号線２９を通してカラム処理部２３に入力される。カラム処理部２３は、各画素１０から垂直信号線２９を通して出力される検出信号に対して所定の信号処理を行うとともに、信号処理後の検出信号を一時的に保持する。具体的には、カラム処理部２３は、信号処理としてノイズ除去処理やＡＤ（Analog-to-Digital）変換処理等を行う。
　水平駆動部２４は、シフトレジスタ、アドレスデコーダ等によって構成され、カラム処理部２３の画素列に対応する単位回路を順番に選択する。水平駆動部２４による選択走査により、カラム処理部２３において単位回路ごとに信号処理された検出信号が順番に出力される。
　システム制御部２５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部２２、カラム処理部２３、および水平駆動部２４などの駆動制御を行う。
　信号処理部２６は、演算処理機能を有し、カラム処理部２３から出力される検出信号に基づいて演算処理等の種々の信号処理を行う。データ格納部２７は、信号処理部２６での信号処理に必要なデータを一時的に格納する。
　以上のように構成される受光素子１は、物体までの距離情報をデプス値として画素値に含め、この画素値をデプス画像として出力する。受光素子１は、例えば、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステム等に搭載することができる。
　図３は、第１実施形態による画素１０の構成の一例を示す等価回路図である。図４は、第１実施形態による画素１０のレイアウトの一例を示す平面図である。図５は、画素１０の動作を示す概念図である。図５は、図４のＡ－Ａ線に沿った断面を示している。複数の画素１０は、それぞれ同一構成を有する。
　画素１０は、フォトダイオードＰＤと、増幅トランジスタＡＭＰ１、ＡＭＰ２と、キャパシタ層Ｃ１、Ｃ２と、電源ＶＤＤと、垂直信号線ＶＳＬ１、ＶＳＬ２とを備える。
　フォトダイオードＰＤは、入射した光を電荷に変換する光電変換素子である。図５に示すように、フォトダイオードＰＤは、第１導電型としてのｐ型の半導体層１１内に設けられ、増幅トランジスタＡＭＰ１と増幅トランジスタＡＭＰ２との間に設けられている。半導体層１１は、例えば、シリコン基板、エピタキシャルシリコン層等でよい。
　増幅トランジスタＡＭＰ１のソース電極は、垂直信号線ＶＳＬ１に接続され、そのドレイン電極は、接地されている。増幅トランジスタＡＭＰ２のソース電極は、垂直信号線ＶＳＬ２に接続され、そのドレイン電極は、接地されている。増幅トランジスタＡＭＰ１、ＡＭＰ２は、図５に示すように、ともに半導体層１１の第１面Ｆ１に設けられており、フォトダイオードＰＤの両側にそれぞれ設けられている。増幅トランジスタＡＭＰ１、ＡＭＰ２のチャネル層Ｃｈ１、Ｃｈ２は、それぞれ半導体層１１内の第１面Ｆ１側に設けられたｐ型不純物拡散層である。増幅トランジスタＡＭＰ１、ＡＭＰ２のゲート電極Ｇ１、Ｇ２は、それぞれチャネル層Ｃｈ１、Ｃｈ２の上方にゲート絶縁膜ＩＮ１、ＩＮ２を介して設けられた導電体である。増幅トランジスタＡＭＰ１、ＡＭＰ２は、ゲート電極Ｇ１、Ｇ２の電圧を受けてチャネル層Ｃｈ１、Ｃｈ２において導通状態または非導通状態になる。増幅トランジスタＡＭＰ１、ＡＭＰ２は、それぞれ、キャパシタ層Ｃ１、Ｃ２に蓄積された電荷によってその閾値電圧が変調されるチャネル変調トランジスタである。増幅トランジスタＡＭＰ１、ＡＭＰ２は、例えば、ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されている。
　増幅トランジスタＡＭＰ１、ＡＭＰ２は、チャネル変調トランジスタであるが、リング構造を有さない。これにより、チャネル層Ｃｈ１、Ｃｈ２の面積を小さくして、光電変換効率を大きくすることができる。その結果、ｋＴＣノイズを低減させることができる。また、キャパシタ層Ｃ１、Ｃ２がリング形状の場合、リング中心における不純物電荷分布のばらつきがキャパシタ層Ｃ１とキャパシタ層Ｃ２とのタップ間において、電荷の収集、蓄積および排出の性能にばらつきを生じさせる。本実施形態によるキャパシタ層Ｃ１、Ｃ２は略直方体の形状を有するので、電荷の収集、蓄積および排出の性能のばらつきを抑制することができる。
　キャパシタ層Ｃ１、Ｃ２は、それぞれチャネル層Ｃｈ１、Ｃｈ２の下方の半導体層１１内に設けられたｎ－型不純物拡散層である。キャパシタ層Ｃ１、Ｃ２は、フォトダイオードＰＤで光電変換された電荷を蓄積することができる。
　キャパシタ層Ｃ１は、増幅トランジスタＡＭＰ１の直下の半導体層１１内に設けられている。キャパシタ層Ｃ１は、チャネル層Ｃｈ１と容量Ｃａで容量結合されており、半導体層１１と容量Ｃｂで容量結合されている。従って、キャパシタ層Ｃ１に蓄積された電荷（例えば、電子ｅ－）の量に依存して、増幅トランジスタＡＭＰ１の閾値電圧がバックバイアス効果により変調される。閾値電圧が変調されると、ゲート電圧が同じでも、増幅トランジスタＡＭＰ１の導通状態が変わり、垂直信号線ＶＳＬ１の電流または電圧が変わる。よって、垂直信号線ＶＳＬ１は、キャパシタ層Ｃ１に蓄積される電荷量に応じた電圧を伝達することができる。
　キャパシタ層Ｃ２は、増幅トランジスタＡＭＰ２の直下の半導体層１１内に設けられている。キャパシタ層Ｃ２は、チャネル層Ｃｈ２と容量Ｃａで容量結合されており、半導体層１１と容量Ｃｂで容量結合されている。従って、キャパシタ層Ｃ２に蓄積された電荷（例えば、電子ｅ－）の量に依存して、増幅トランジスタＡＭＰ２の閾値電圧もバックバイアス効果により変調される。閾値電圧が変調されると、ゲート電圧が同じでも、増幅トランジスタＡＭＰ２の導通状態が変わり、垂直信号線ＶＳＬ２の電流または電圧が変わる。よって、垂直信号線ＶＳＬ２は、キャパシタ層Ｃ２に蓄積される電荷量に応じた電圧を伝達することができる。
　チャネル層Ｃｈ１の直上には、ゲート電極Ｇ１が設けられ、チャネル層Ｃｈ１の直下には、キャパシタ層Ｃ１が設けられる。即ち、ゲート電極Ｇ１とキャパシタ層Ｃ１がチャネル層Ｃｈ１を挟んで互いに反対側に設けられている。半導体層１１への光Ｌの入射方向（半導体層１１の第１面Ｆ１の上方）から見た平面視においては、図４に示すように、ゲート電極Ｇ１、チャネル層Ｃｈ１およびキャパシタ層Ｃ１は重複する。チャネル層Ｃｈ１は、ｐ型不純物拡散層であり、キャパシタ層Ｃ１に対して逆導電型になっている。
　尚、Ｌの入射方向から見た平面視において、キャパシタ層Ｃ１、Ｃ２の大きさは任意である。例えば、キャパシタ層Ｃ１、Ｃ２の面積を大きくすれば、光電変換効率は小さくなり、キャパシタ層Ｃ１、Ｃ２の面積を小さくすれば、光電変換効率は大きくなる。キャパシタ層Ｃ１、Ｃ２のレイアウト面積に依って、光電変換効率を任意に設計することができる。
　チャネル層Ｃｈ２の直上には、ゲート電極Ｇ２が設けられ、チャネル層Ｃｈ２の直下には、キャパシタ層Ｃ２が設けられる。即ち、ゲート電極Ｇ２とキャパシタ層Ｃ２がチャネル層Ｃｈ２を挟んで互いに反対側に設けられている。半導体層１１の第１面Ｆ１の上方から見た平面視においては、図４に示すように、ゲート電極Ｇ２、チャネル層Ｃｈ２およびキャパシタ層Ｃ２は重複する。チャネル層Ｃｈ２は、ｐ型不純物拡散層であり、キャパシタ層Ｃ２に対して逆導電型になっている。
　半導体層１１への光Ｌの入射方向から見た平面視においては、キャパシタ層Ｃ１、Ｃ２は、フォトダイオードＰＤの一方側および他方側のそれぞれに配置されている。また、増幅トランジスタＡＭＰ１、ＡＭＰ２も、フォトダイオードＰＤの一方側および他方側のそれぞれに配置されている。
　図４および図５に示す電源拡散層ＤＥＦ１、ＤＥＦ２は、半導体層１１内の第１面Ｆ１側に設けられ、電源ＶＤＤに接続されるｎ＋型不純物拡散層である。電源拡散層ＤＥＦ１、ＤＥＦ２は、リセット動作において、キャパシタ層Ｃ１、Ｃ２内の電荷を引き抜き、キャパシタ層Ｃ１、Ｃ２を、電荷が蓄積されていないリセット状態にする。
　垂直信号線ＶＳＬ１は、増幅トランジスタＡＭＰ１のソースに接続されており、定電流を流すことによって増幅トランジスタＡＭＰ１の閾値電圧に応じた電圧を伝達する。垂直信号線ＶＳＬ２は、増幅トランジスタＡＭＰ２のソースに接続されており、定電流を流すことによって増幅トランジスタＡＭＰ２の閾値電圧に応じた電圧を伝達する。尚、図１２に示すように、垂直信号線ＶＳＬ１、ＶＳＬ２には、電流源が接続されている。増幅トランジスタＡＭＰ１、ＡＭＰ２がｐ型トランジスタであるので、電流源は、垂直信号線ＶＳＬ１、ＶＳＬ２の電源側に接続される。また、図１４に示すように、増幅トランジスタＡＭＰ１、ＡＭＰ２と垂直信号線ＶＳＬ１、ＶＳＬ２との間には、ソースフォロワ回路がそれぞれ設けられていてもよい。さらに、図示しないが、画素１０は、ソース接地回路を用いて電流読み出し回路構成としてもよい。
　また、本実施形態では、キャパシタ層Ｃ１、Ｃ２に蓄積される信号電荷は電子であるが、信号電荷はホールであってもよい。
　図５に示すように、本実施形態では、光Ｌは、第１面Ｆ１から半導体層１１へ入射している。即ち、本実施形態の測距装置１００は、表面照射型ｉＴＯＦセンサである。
　次に、画素１０の動作について簡単に説明する。
　図６は、第１実施形態による画素１０の動作の一例を示すタイミング図である。まず、受光を開始する前に、画素１０の電荷をリセットするリセット動作が全画素で行われる。リセット動作では、フォトダイオードＰＤおよびキャパシタ層Ｃ１、Ｃ２の蓄積電荷を電源ＶＤＤ側へ排出する。
　蓄積電荷の排出後、受光が開始される。
　受光期間では、増幅トランジスタＡＭＰ１とＡＭＰ２とが交互に駆動される。例えば、第１期間ｔ１～ｔ２において、ゲート電極Ｇ１の電圧がハイレベルＶ２（収集電圧）に立ち上がり、ゲート電極Ｇ２の電圧がロウレベルＶ３（蓄積電圧）のままである。これにより、増幅トランジスタＡＭＰ１が導通状態（以下、オン）になり、増幅トランジスタＡＭＰ２が非導通状態（以下、オフ）になる。このとき、フォトダイオードＰＤで発生した電荷は、キャパシタ層Ｃ１に転送される。第１期間ｔ１～ｔ２の次の第２期間ｔ２～ｔ３において、ゲート電極Ｇ２の電圧がハイレベルＶ２に立ち上がり、ゲート電極Ｇ１の電圧がロウレベルＶ３に立ち下がる。これにより、増幅トランジスタＡＭＰ１がオフになり、増幅トランジスタＡＭＰ２がオンになる。第２期間ｔ２～ｔ３では、フォトダイオードＰＤで発生した電荷は、キャパシタ層Ｃ２に転送される。これにより、フォトダイオードＰＤで発生した電荷が、キャパシタ層Ｃ１とＣ２とに振り分けられ、蓄積される。尚、この場合、ホールは、半導体層１１へ移動し排出される。
　第１期間ｔ１～ｔ２および第２期間ｔ２～ｔ３は、発光素子２からの照射光と同期して周期的に交互に繰り返される。これにより、キャパシタ層Ｃ１、Ｃ２は、図１の発光素子２からの照射光と受光素子１で受光される反射光との位相差に応じた電荷を蓄積することができる。位相差と、キャパシタ層Ｃ１、Ｃ２に蓄積される電荷との関係については後述する。
　そして、ｔ４において受光期間が終了すると、画素領域２１の各画素１０が、順次選択される。選択された画素１０では、増幅トランジスタＡＭＰ１、ＡＭＰ２のゲート電極Ｇ１、Ｇ２に読み出し電圧Ｖ１が印加される。読み出し電圧Ｖ１は、電荷蓄積時におけるハイレベルＶ２よりも高い電圧である。これにより、増幅トランジスタＡＭＰ１、ＡＭＰ２は、それぞれキャパシタ層Ｃ１、Ｃ２に蓄積された電荷量に応じた導通状態になる。その結果、垂直信号線ＶＳＬ１、ＶＳＬ２は、それぞれキャパシタ層Ｃ１、Ｃ２に蓄積された電荷量に応じた電圧を伝達する。例えば、ｔ４～ｔ５の読み出し動作においては、垂直信号線ＶＳＬ１、ＶＳＬ２は、入射光Ｌを受けてフォトダイオードＰＤで生成された信号電荷に対応する信号電圧Ｄ１、Ｄ２をそれぞれ伝達する。
　次に、ｔ５～ｔ６のリセット動作において、増幅トランジスタＡＭＰ１、ＡＭＰ２のゲート電極Ｇ１、Ｇ２にリセット電圧Ｖ４が印加される。リセット電圧Ｖ４は、電荷蓄積時におけるロウレベルＶ３よりも低い電圧である。これにより、増幅トランジスタＡＭＰ１、ＡＭＰ２は、それぞれキャパシタ層Ｃ１、Ｃ２に蓄積された信号電荷を引き抜き、電源ＶＤＤへ排出する。その結果、キャパシタ層Ｃ１、Ｃ２から信号電荷が無くなり、キャパシタ層Ｃ１、Ｃ２は、リセット状態となる。即ち、画素１０が信号電荷を蓄積していないリセット状態となる。
　次に、ｔ６においてリセット動作が終了すると、各画素１０が、順次選択される。選択された画素１０では、増幅トランジスタＡＭＰ１、ＡＭＰ２のゲート電極Ｇ１、Ｇ２に読み出し電圧Ｖ１がまた印加される。これにより、増幅トランジスタＡＭＰ１、ＡＭＰ２は、それぞれキャパシタ層Ｃ１、Ｃ２のリセット状態に応じた導通状態になる。その結果、垂直信号線ＶＳＬ１、ＶＳＬ２は、それぞれキャパシタ層Ｃ１、Ｃ２のリセット状態に応じた電圧を伝達する。例えば、ｔ６～ｔ７の読み出し動作においては、垂直信号線ＶＳＬ１、ＶＳＬ２は、信号電荷を蓄積していないリセット状態のキャパシタ層Ｃ１、Ｃ２に対応するリセット電圧Ｐ１、Ｐ２をそれぞれ伝達する。
　これにより、信号電圧Ｄ１、Ｄ２が、それぞれ垂直信号線ＶＳＬ１、ＶＳＬ２を介してカラム処理部２３に出力され、その後、リセット電圧Ｐ１、Ｐ２が、それぞれ垂直信号線ＶＳＬ１、ＶＳＬ２を介してカラム処理部２３に出力される。その後、カラム処理部２３は、信号電圧Ｄ１およびリセット電圧Ｐ１を用いて相関二重サンプリング（ＣＤＳ（Correlated Double Sampling））処理を実行する。これにより、信号電圧Ｄ１、Ｄ２から暗電流成分を除いた正確な信号成分を抽出することができる。
　このように１回の受光動作が終了すると、次の受光動作が実行される。
　画素１０が受光する光Ｌは、光源が照射したタイミングから、対象物までの距離に応じて遅延する。対象物までの距離に応じた遅延時間によって、照射光と反射光との間に位相差が生じ、キャパシタ層Ｃ１とキャパシタ層Ｃ２に蓄積される電荷の配分比が変化する。これにより、キャパシタ層Ｃ１、Ｃ２の各電位を検出することによって、照射光と反射光との間の位相差が算出され、この位相差に基づいて物体までの距離を求めることができる。
　次に、測距装置１００の測距動作について説明する。
　照射光は、図１の物体Ｍに反射して受光素子１で受光される。反射光の周波数は、照射光のそれと同じであり、Ｆｍｏｄのままである。一方、照射光が発光されてから物体Ｍに反射して反射光として戻ってくるまでにかかる時間Δｔが、照射光に対する反射光の遅延時間（ＴｏＦ）となる。遅延時間Δｔが判明すれば、光速ｃに基づいて、測距装置１００から物体Ｍまでの距離は計算され得る。しかし、遅延時間Δｔ（ｔ１～ｔ２）に応じて、照射光と反射光との間には位相差が生じるので、ｉＴｏＦでは、照射光と反射光との位相差αを用いて測距装置１００から物体Ｍまでの距離（デプス情報）Ｄを算出する。
　距離Ｄは式１で表される。
　Ｄ＝（ｃ×Δｔ）／２＝（ｃ×α）／（４π×Ｆｍｏｄ）　　（式１）
位相差αが分かれば、式１により距離Ｄを算出することができる。
　また、位相差αは、式２で表される。
　α＝ａｒｃｔａｎ（（Ｑ９０－Ｑ２７０）／（Ｑ０－Ｑ１８０））　（式２）
Ｑθ（θ＝０、９０、１８０、２７０）は、照射光に対してゲート信号ＳＴＲＧ１、ＳＴＲＧ２の位相をθだけずらしたときに、キャパシタ層Ｃ１，Ｃ２に蓄積される電荷量の差（電位差）を示す。即ち、ｉＴｏＦ方式では、照射光に対するゲート信号ＳＴＲＧ１、ＳＴＲＧ２の位相を所定値（例えば、０度、９０度、１８０度、２７０度）ずらしたときに得られる４つの画像データを用いて位相差αを演算する。そして、この位相差αを用いて距離Ｄを算出する。この演算は、図２の信号処理部２６で実行すればよい。このように、本開示による測距装置１００は、ｉＴｏＦ方式を用いて距離Ｄ（デプス情報）を得ることができる。
　本実施形態によれば、増幅トランジスタＡＭＰ１、ＡＭＰ２が、フォトダイオードＰＤで生成された電荷をキャパシタ層Ｃ１、Ｃ２内に収集して蓄積し、キャパシタ層Ｃ１、Ｃ２の電荷状態（信号状態またはリセット状態）の読み出しを行っている。さらに、増幅トランジスタＡＭＰ１、ＡＭＰ２は、キャパシタ層Ｃ１、Ｃ２に蓄積された電荷の排出（リセット）も行っている。このように、増幅トランジスタＡＭＰ１、ＡＭＰ２が複数の機能を兼ねるチャネル変調トランジスタであることによって、本実施形態による画素１０は、１つのフォトダイオードＰＤと２つのトランジスタで構成することができる。これにより、各画素１０の微細化が可能になり、画素領域２１の面積を小さくすることができる。
　本実施形態によれば、増幅トランジスタＡＭＰ１、ＡＭＰ２には、チャネル変調トランジスタが用いられている。チャネル層Ｃｈ１、Ｃｈ２の下方には、キャパシタ層Ｃ１、Ｃ２がそれぞれ設けられており、キャパシタ層Ｃ１、Ｃ２に蓄積された電荷量に依存して、増幅トランジスタＡＭＰ１、ＡＭＰ２の閾値電圧を変調させることができる。この場合、キャパシタ層Ｃ１、Ｃ２内の信号電荷は全て排除することができるので、リセット状態の信号のばらつきが抑制される。即ち、本実施形態では、リセット状態の再現性が良好である。従って、キャパシタ層Ｃ１、Ｃ２内に信号電荷が蓄積されている信号状態（Ｄ相）を検出した後に、キャパシタ層Ｃ１、Ｃ２内に信号電荷が無いリセット状態（Ｐ相）を検出しても、ＣＤＳ処理が可能となる。
　一方、例えば、金属配線を介してフォトダイオードＰＤに接続された浮遊拡散領域に電荷を蓄積する場合、浮遊拡散領域をリセット状態にしても、その中の電荷は完全には排除することができない。これは、浮遊拡散領域が金属配線に接続されているため、金属配線から浮遊拡散領域に電荷がいくつか入り込むからである。この場合、リセット動作を行うごとに、浮遊拡散領域内の電荷の量が変化してリセット状態の信号がばらつく。即ち、リセット状態の再現性が良くない。よって、信号状態を検出した後にリセット状態を検出すると、そのリセット状態は、信号状態のノイズ成分に対応しておらず、ＣＤＳ処理を行っても正確な信号成分を抽出することができない。
　これに対し、本実施形態によれば、リセット状態の再現性が良好であるので、信号処理部２６は、信号状態から該信号状態の後に検出されたリセット状態を除いてもｋＴＣノイズの少ない正確な信号成分を抽出することができる。その結果、本実施形態による測距装置１００は、画素１０の大きさを小さくすることができ、かつ、ＣＤＳ処理によってｋＴＣノイズの少ない信号成分を得ることができる。
　また、本実施形態によれば、増幅トランジスタＡＭＰ１、ＡＭＰ２は、チャネル層Ｃｈ１、Ｃｈ２の下の基板側にキャパシタ層Ｃ１、Ｃ２を設けている。キャパシタ層Ｃ１、Ｃ２は、信号電荷を蓄積するポケット領域となる。キャパシタ層Ｃ１、Ｃ２は、小さな体積および容量に形成することができる。また、チャネル層Ｃｈ１、Ｃｈ２および半導体層１１は、キャパシタ層Ｃ１、Ｃ２に対してＰＮ接合の非常に小さな空乏層の容量Ｃａ、Ｃｂを介して接している。従って、増幅トランジスタＡＭＰ１、ＡＭＰ２において、電荷１個あたりの出力電圧値（光電変換効率）が非常に高くなる。これにより、画素１０の感度を向上させることができる。また、光Ｌが低照度であってもｋＴＣノイズを低減することができる。
　また、信号電荷として電子を用いる場合、ｎ型基板よりも安価なｐ型基板にキャパシタ層Ｃ１、Ｃ２を形成することができる。よって、本実施形態は、製造コストの増加を抑制することができる。
（変形例）
　図７は、第１実施形態の変形例による裏面照射型ｉＴＯＦセンサの構成例を示す断面図である。裏面照射型ｉＴＯＦセンサでは、第１面Ｆ１とは反対側の半導体層１１の第２面Ｆ２から光Ｌが入射している。図７に示すように、本実施形態は、裏面照射型ｉＴＯＦセンサに適用することもできる。
　図８は、第１実施形態の他の変形例による裏面照射型ｉＴＯＦセンサの構成例を示す断面図である。図８の変形例では、遮光膜ＯＰＢが半導体層１１の第２面Ｆ２のうちフォトダイオードＰＤ以外の領域に設けられている。光Ｌの入射方向から見た平面視において、遮光膜ＯＰＢは、キャパシタ層Ｃ１、Ｃ２に重複するように設けられ、フォトダイオードＰＤには重複しないように設けられている。遮光膜ＯＰＢには、例えば、光を透過させない不透明な金属材料等が用いられる。遮光膜ＯＰＢは、フォトダイオードＰＤ以外の領域において、光Ｌを透過させない。これにより、光Ｌがキャパシタ層Ｃ１、Ｃ２に進入することを抑制でき、ＰＬＳ(Parasitic Light Sensitivity)を低減させることができる。
　図９は、第１実施形態のさらに他の変形例による裏面照射型ｉＴＯＦセンサの構成例を示す断面図である。図９の変形例では、遮光膜ＯＰＢ上に反射膜ＯＰＲが設けられている。反射膜ＯＰＲは、遮光膜ＯＰＢと同様に、半導体層１１の第２面Ｆ２のうちフォトダイオードＰＤ以外の領域に設けられている。光Ｌの入射方向から見た平面視において、反射膜ＯＰＲは、キャパシタ層Ｃ１、Ｃ２に重複するように設けられ、フォトダイオードＰＤに光を反射する。反射膜ＯＰＲは、大気、シリコン、シリコン酸化膜等の他の材料（図示せず）と反射面Ｆ３において接触しており、その界面において光Ｌを反射する。反射面Ｆ３は、光Ｌの入射方向に対して傾斜した反射膜ＯＰＲの側面である。反射膜ＯＰＲには、反射面Ｆ３に接触する材料（例えば、大気、シリコンおよびシリコン酸化膜等）よりも屈折率の低い低屈折率材料（例えば、ポリマー（屈折率１．２９）、低屈折率樹脂（屈折率１．３３）、フッ素樹脂コーティング材料（屈折率１．３４）、ＵＶ硬化型低屈折率樹脂（屈折率１．４０）等））が用いられている。これにより、反射膜ＯＰＲは、反射面Ｆ３において、光Ｌを全反射することができる。その結果、オンチップレンズ（ＯＣＬ）が無くても、光Ｌを無駄なくフォトダイオードＰＤへ入射させることができ、瞳補正することができる。これは、ＯＣＬの形成工程の削減およびＰＬＳの低減に繋がる。
（第２実施形態）
　図１０は、第２実施形態による画素１０の構成の一例を示す等価回路図である。図１１は、第２実施形態による画素１０のレイアウトの一例を示す平面図である。
　第２実施形態では、画素１０は、それぞれフォトダイオードＰＤの電荷を排出する電荷排出トランジスタＴＤをさらに備えている。電荷排出トランジスタＴＤは、電源ＶＤＤとフォトダイオードＰＤのカソードとの間に接続されており、フォトダイオードＰＤに蓄積された電荷（例えば、電子）を電源ＶＤＤへ排出することができる。図１１に示す平面レイアウトにおいて、電荷排出トランジスタＴＤは、フォトダイオードＰＤの上下の二辺に隣接するように配置されている。電荷排出トランジスタＴＤは、例えば、ｎ型ＭＯＳＦＥＴである。フォトダイオードＰＤが光Ｌを受ける際には、電荷排出トランジスタＴＤはオフしている。フォトダイオードＰＤが光Ｌを受けていないときには、電荷排出トランジスタＴＤはオンする。例えば、図６のｔ１～ｔ４の受光期間において、電荷排出トランジスタＴＤはオフしており、ｔ４～ｔ７の検出期間において、電荷排出トランジスタＴＤはオンする。これにより、太陽光のような背景光により、不要な電荷（ノイズ）がキャパシタ層Ｃ１、Ｃ２に混入することを抑制することができる。その結果、測距装置１００の測距精度を向上させることができる。また、キャパシタ層Ｃ１、Ｃ２はリング状ではなく略直方体であるので、電荷排出トランジスタＴＤは、リセット時にキャパシタ層Ｃ１、Ｃ２から電荷を排出しやすい。
　第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。これにより、第２実施形態は、第１実施形態の効果も得ることができる。
（第３実施形態）
　図１２は、第３実施形態による画素１０の構成の一例を示す等価回路図である。
　第３実施形態による画素１０は、第１コンパレータとしてのコンパレータＣＭＰ１と、第２コンパレータとしてのコンパレータＣＭＰ２と、第１電流回路としての電流回路ＣＳ１、第２電流回路としての電流回路ＣＳ２とをさらに備えている。コンパレータＣＭＰ１、ＣＭＰ２は、それぞれ垂直信号線ＶＳＬ１、ＶＳＬ２に接続されており、各画素１０内に設けられている。また、電流回路ＣＳ１、ＣＳ２は、それぞれ電源ＶＤＤと垂直信号線ＶＳＬ１、ＶＳＬ２との間に接続されており、垂直信号線ＶＳＬ１、ＶＳＬ２に電流を流す。このようにコンパレータＣＭＰ１、ＣＭＰ２を各画素１０内に組み込むことによって、各画素１０は、信号をＡＤ変換してデジタル信号の状態で出力することができる。
　第３実施形態のその他の構成は、第１または第２実施形態の対応する構成と同様でよい。これにより、第３実施形態は、第１または第２実施形態の効果も得ることができる。
（第４実施形態）
　図１３は、第４実施形態による画素１０の構成の一例を示す等価回路図である。
　第４実施形態によれば、フォトダイオードＰＤのカソードとアノードの接続関係が第３実施形態のそれと逆になっている。キャパシタ層Ｃ１、Ｃ２は、ｐ型不純物拡散層で構成されており、ホールを蓄積する。この場合、増幅トランジスタＡＭＰ１、ＡＭＰ２は、ｎ型ウェルまたはｎ型基板に形成されたｎ型ＭＯＳＦＥＴで構成される。また、電流回路ＣＳ１、ＣＳ２は、それぞれ電源ＶＤＤと垂直信号線ＶＳＬ１、ＶＳＬ２との間に接続されており、第３実施形態の電流回路ＣＳ１、ＣＳ２とは逆方向に電流を流す。これにより、画素１０は、ホールを信号電荷として蓄積し、信号成分を検出することができる。
　ｐ型基板にｎ型ウェルを形成し、ｎ型ウェル内にキャパシタ層Ｃ１、Ｃ２および増幅トランジスタＡＭＰ１、ＡＭＰ２を形成すれば、第４実施形態の画素１０も低コストで製造可能である。また、増幅トランジスタＡＭＰ１、ＡＭＰ２がｎ型ＭＯＳＦＥＴであることによって、ＣＭＯＳイメージセンサのソースフォロワ回路と同じ回路構成で読み出しが可能になる。さらに、ホールを蓄積するキャパシタ層Ｃ１、Ｃ２は、リセット状態においてほぼゼロに近い電圧になっており、暗電流が少ない。よって、第４実施形態の画素１０は、ランダムノイズを小さくすることができる。
　第４実施形態のその他の構成は、第３実施形態の対応する構成と同様でよい。これにより、第４実施形態は、第３実施形態の効果も得ることができる。
（第５実施形態）
　図１４は、第５実施形態による画素１０の構成の一例を示す等価回路図である。第５実施形態において、画素１０は、転送トランジスタＴＲＳ１、ＴＲＳ２と、キャパシタ素子Ｃ３と、キャパシタ素子Ｃ４と、リセットトランジスタＲＳＴ１、ＲＳＴ２と、ソースフォロワ回路ＳＦ１と、ソースフォロワ回路ＳＦ２と、選択トランジスタＳＥＬ１、ＳＥＬ２とを備えている。また、垂直信号線ＶＳＬ１、ＶＳＬ２には、それぞれ電流回路ＣＳ１、ＣＳ２が設けられている。
　転送トランジスタＴＲＳ１、ＴＲＳ２は、それぞれ増幅トランジスタＡＭＰ１、ＡＭＰ２のソースとキャパシタ素子Ｃ３、Ｃ４との間に設けられている。転送トランジスタＴＲＳ１は、例えば、ｎ型ＭＯＳＦＥＴで構成されている。
　第１容量素子としてのキャパシタ素子Ｃ３は、転送トランジスタＴＲＳ１とグランドとの間に接続されており、転送トランジスタＴＲＳ１を介して増幅トランジスタＡＭＰ１からの電荷を蓄積することができる。第２容量素子としてのキャパシタ素子Ｃ４は、転送トランジスタＴＲＳ２とグランドとの間に接続されており、転送トランジスタＴＲＳ２を介して増幅トランジスタＡＭＰ２からの電荷を蓄積することができる。キャパシタ素子Ｃ３、Ｃ４は、例えば、ＭｏＭ（Metal-on-Metal）、ＭＩＭ(Metal-Insulator-Metal)またはＭＯＳキャパシタ等の容量素子で構成すればよい。従って、キャパシタ素子Ｃ３、Ｃ４は、不純物拡散層で構成されたキャパシタ層Ｃ１、Ｃ２よりも充分に大きな容量を有することができ、ノイズの発生を抑制することができる。
　リセットトランジスタＲＳＴ１は、キャパシタ素子Ｃ３と電源ＶＤＤとの間に接続されており、キャパシタ素子Ｃ３の電荷を排出してリセット動作を行うことができる。リセットトランジスタＲＳＴ２は、キャパシタ素子Ｃ４と電源ＶＤＤとの間に接続されており、キャパシタ素子Ｃ４の電荷を排出してリセット動作を行うことができる。
　第１ソースフォロワ回路としてのソースフォロワ回路ＳＦ１は、転送トランジスタＴＲＳ１を介してキャパシタ素子Ｃ３に接続され、選択トランジスタＳＥＬ１を介して垂直信号線ＶＳＬ１に接続されている。ソースフォロワ回路ＳＦ１は、キャパシタ素子Ｃ３の電荷量に応じた電圧を垂直信号線ＶＳＬ１に伝達する。
　第２ソースフォロワ回路としてのソースフォロワ回路ＳＦ２は、転送トランジスタＴＲＳ２を介してキャパシタ素子Ｃ４に接続され、選択トランジスタＳＥＬ２を介して垂直信号線ＶＳＬ２に接続されている。ソースフォロワ回路ＳＦ２は、キャパシタ素子Ｃ４の電荷量に応じた電圧を垂直信号線ＶＳＬ２に伝達する。
　第５実施形態では、画素１０内において、キャパシタ素子Ｃ３、Ｃ４およびソースフォロワ回路ＳＦ１、ＳＦ２が、信号電荷から変換された信号電圧を生成し、その信号電圧を垂直信号線ＶＳＬ１、ＶＳＬ２へそれぞれ伝達する。即ち、第５実施形態による画素１０は、電圧ドメインの画素となっている。これにより、キャパシタ素子Ｃ３、Ｃ４は、半導体層１１には設けられておらず、電荷を半導体層１１内に蓄積する必要がない。従って、半導体層１１の面積を小さくすることができる。これにより、半導体層１１で発生する暗電流を低減させることができる。
（第６実施形態）
　図１５は、第６実施形態による画素１０の構成の一例を示す等価回路図である。図１６は、第６実施形態による画素１０のレイアウトの一例を示す平面図である。
　第６実施形態において、画素１０は、転送トランジスタＴＧ１、ＴＧ２をさらに備えている。等価回路において、転送トランジスタＴＧ１は、フォトダイオードＰＤとキャパシタ層Ｃ１との間に設けられており、フォトダイオードＰＤからの電荷をキャパシタ層Ｃ１へ転送する。転送トランジスタＴＧ２は、フォトダイオードＰＤとキャパシタ層Ｃ２との間に設けられており、フォトダイオードＰＤからの電荷をキャパシタ層Ｃ２へ転送する。図１６に示すように、光Ｌの入射方向から見た平面視においては、転送トランジスタＴＧ１、ＴＧ２は、ともにフォトダイオードＰＤの一対の対辺に２個ずつ設けられている。これにより、フォトダイオードＰＤ内のポテンシャルに傾斜をつけることができ、電荷を素早く収集することが可能になる。また、本実施形態では、信号電荷の経路には、半導体層１１とシリコン酸化膜との界面がない。信号電荷は、そのような界面を通過しないので、経路途中でトラップされたりデトラップされたりしない。従って、転送トランジスタＴＧ１、ＴＧ２は、信号電荷をスムーズに転送することができる。転送トランジスタＴＧ１、ＴＧ２は、第２実施形態の増幅トランジスタＡＭＰ１、ＡＭＰ２の機能のうち電荷の収集機能を担う。
　図１７は、第６実施形態による画素１０の動作の一例を示すタイミング図である。転送トランジスタＴＧ１、ＴＧ２が電荷収集機能を担う。よって、受光期間ｔ１～ｔ４において、転送トランジスタＴＧ１、ＴＧ２のゲート電圧が収集電圧Ｖ２とロウレベル電圧とで交互にオン／オフ制御される。これにより、フォトダイオードＰＤで発生した電荷が、キャパシタ層Ｃ１とＣ２とに振り分けられる。このとき、増幅トランジスタＡＭＰ１、ＡＭＰ２のゲート電圧は、ロウレベルの蓄積電圧Ｖ３に維持され、増幅トランジスタＡＭＰ１、ＡＭＰ２はキャパシタ層Ｃ１、Ｃ２に電荷を蓄積する。
　受光期間ｔ１～ｔ４が終了すると、電荷排出トランジスタＴＤがオンになり、フォトダイオードＰＤから電荷を排出してリセットする。
　それとともに、読み出し期間ｔ４～ｔ７において、図６を参照して説明した読み出し動作が実行される。これにより、信号電圧Ｄ１、Ｄ２が、それぞれ垂直信号線ＶＳＬ１、ＶＳＬ２を介してカラム処理部２３に出力され、その後、リセット電圧Ｐ１、Ｐ２が、それぞれ垂直信号線ＶＳＬ１、ＶＳＬ２を介してカラム処理部２３に出力される。カラム処理部２３は、信号電圧Ｄ１、Ｄ２およびリセット電圧Ｐ１、Ｐ２を用いてＣＤＳ処理を実行する。
　以上のように、第６実施形態は、各画素１０を構成するトランジスタの数が転送トランジスタＴＧ１、ＴＧ２の分だけ増加する。しかし、電荷収集機能を転送トランジスタＴＧ１、ＴＧ２に実行させることにより、増幅トランジスタＡＭＰ１、ＡＭＰ２のゲート電圧は、収集電圧Ｖ２にする必要がなくなる。よって、増幅トランジスタＡＭＰ１、ＡＭＰ２の動作マージンを拡大することができ、垂直信号線ＶＳＬ１、ＶＳＬ２の信号電圧のダイナックレンジを拡大させることができる。また、転送トランジスタＴＧ１、ＴＧ２の駆動電圧を低電圧化することが可能なため、消費電力を削減することができる。
　第６実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。従って、第６実施形態は、第２実施形態の効果も得ることができる。第６実施形態は、第２実施形態以外の他の実施形態と組み合わせてもよい。
（第７実施形態）
　図１８は、第７実施形態による画素１０の構成の一例を示す等価回路図である。図１９は、第７実施形態による画素１０のレイアウトの一例を示す平面図である。
　第７実施形態において、画素１０は、選択トランジスタＳＥＬ１、ＳＥＬ２をさらに備えている。等価回路において、第１選択トランジスタとしての選択トランジスタＳＥＬ１は、増幅トランジスタＡＭＰ１と垂直信号線ＶＳＬ１との間に設けられており、画素１０が選択されたときに増幅トランジスタＡＭＰ１と垂直信号線ＶＳＬ１との間を接続する。これにより、選択トランジスタＳＥＬ１は、増幅トランジスタＡＭＰ１の導通状態に応じた電圧を垂直信号線ＶＳＬ１に伝達することができる。第２選択トランジスタとしての選択トランジスタＳＥＬ２は、増幅トランジスタＡＭＰ２と垂直信号線ＶＳＬ２との間に設けられており、画素１０が選択されたときに増幅トランジスタＡＭＰ２と垂直信号線ＶＳＬ２との間を接続する。これにより、選択トランジスタＳＥＬ２は、増幅トランジスタＡＭＰ２の導通状態に応じた電圧を垂直信号線ＶＳＬ２に伝達することができる。図１９に示すように、光Ｌの入射方向から見た平面視においては、選択トランジスタＳＥＬ１、ＳＥＬ２は、それぞれ増幅トランジスタＡＭＰ１、ＡＭＰ２と垂直信号線ＶＳＬ１、ＶＳＬ２との間に設けられている。選択トランジスタＳＥＬ１、ＳＥＬ２は、例えば、ｐ型ＭＯＳＦＥＴで構成されている。
　図２０は、第７実施形態による画素１０の動作の一例を示すタイミング図である。尚、選択トランジスタＳＥＬ１、ＳＥＬ２は、ｐ型ＭＯＳＦＥＴであるので、ロウアクティブのスイッチングを行う。
　選択トランジスタＳＥＬ１、ＳＥＬ２は、信号状態およびリセット状態の読み出し機能を担う。よって、受光期間ｔ１～ｔ４において、選択トランジスタＳＥＬ１、ＳＥＬ２はオフであり、図６を参照して説明した収集および蓄積動作が実行される。その後、読み出し期間ｔ４～ｔ７において、選択された画素１０の選択トランジスタＳＥＬ１、ＳＥＬ２がオンになり、これにより、信号電圧Ｄ１、Ｄ２が、それぞれ垂直信号線ＶＳＬ１、ＶＳＬ２に読み出される。次に、リセット動作後、リセット電圧Ｐ１、Ｐ２がそれぞれ垂直信号線ＶＳＬ１、ＶＳＬ２に読み出される。カラム処理部２３は、信号電圧Ｄ１、Ｄ２およびリセット電圧Ｐ１、Ｐ２を用いてＣＤＳ処理を実行する。
　以上のように、第７実施形態は、各画素１０を構成するトランジスタの数が選択トランジスタＳＥＬ１、ＳＥＬ２の分だけ増加する。しかし、選択トランジスタＳＥＬ１、ＳＥＬ２を独立して設けることによって、画素領域２１における行選択が容易になり、行間のクロストークを抑制することができる。これにより、測距装置１００は、高精度の測距性能を得ることができる。また、読み出し機能を選択トランジスタＳＥＬ１、ＳＥＬ２に実行させることにより、増幅トランジスタＡＭＰ１、ＡＭＰ２のゲート電圧は、読み出し電圧Ｖ１にする必要がなくなる。よって、増幅トランジスタＡＭＰ１、ＡＭＰ２の動作マージンを拡大することができ、垂直信号線ＶＳＬ１、ＶＳＬ２の信号電圧のダイナックレンジを拡大させることができる。
　第７実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。従って、第７実施形態は、第２実施形態の効果も得ることができる。第７実施形態は、第２実施形態以外の他の実施形態と組み合わせてもよい。
（第８実施形態）
　図２１は、第８実施形態による画素１０の構成の一例を示す等価回路図である。第８実施形態によれば、垂直信号線ＶＳＬ１、ＶＳＬ２が、第３実施形態のコンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２にそれぞれ接続されている。
　ＣＭＯＳイメージセンサでは、画素毎にコンパレータおよび定電流源が配置される場合がある。この場合、画素毎の動きとなるため、読出しはランダムアクセス可能であり、順番に読み出す必要がなくなる。勿論、第８実施形態は、全画素１０に同時に電荷を蓄積する測距装置１００に適用してもよい。
　第８実施形態のその他の構成は、第７実施形態の対応する構成と同様でよい。従って、第８実施形態は、第７実施形態の効果も得ることができる。第８実施形態は、第７実施形態以外の他の実施形態と組み合わせてもよい。
（第９実施形態）
　図２２は、第９実施形態による画素１０の構成の一例を示す等価回路図である。第９実施形態によれば、垂直信号線ＶＳＬ１、ＶＳＬ２は、コンパレータＣＭＰ２および電流回路ＣＳ２を共有しており、共通のコンパレータＣＭＰ２および電流回路ＣＳ２に接続されている。これにより、コンパレータのゲインのばらつきおよびオフセットのばらつきが共通化される。
　第９実施形態のその他の構成は、第７実施形態の対応する構成と同様でよい。従って、第９実施形態は、第７実施形態の効果も得ることができる。第９実施形態は、第７実施形態以外の他の実施形態と組み合わせてもよい。
（第１０実施形態）
　図２３は、第１０実施形態による画素１０の構成の一例を示す等価回路図である。図２４は、第１０実施形態による画素１０のレイアウトの一例を示す平面図である。
　第１０実施形態において、画素１０は、リセットトランジスタＲＳＴ１、ＲＳＴ２をさらに備えている。等価回路において、第１リセットトランジスタとしてのリセットトランジスタＲＳＴ１は、キャパシタ層Ｃ１と電源ＶＤＤとの間に設けられており、キャパシタ層Ｃ１をリセットするときにキャパシタ層Ｃ１と電源ＶＤＤとの間を接続する。これにより、リセットトランジスタＲＳＴ１は、キャパシタ層Ｃ１から電荷を排出してキャパシタ層Ｃ１をリセットする。第２リセットトランジスタとしてのリセットトランジスタＲＳＴ２は、キャパシタ層Ｃ２と電源ＶＤＤとの間に設けられており、キャパシタ層Ｃ２をリセットするときにキャパシタ層Ｃ２と電源ＶＤＤとの間を接続する。これにより、リセットトランジスタＲＳＴ２は、キャパシタ層Ｃ２から電荷を排出してキャパシタ層Ｃ２をリセットする。
　図２４に示すように、光Ｌの入射方向から見た平面視においては、リセットトランジスタＲＳＴ１、ＲＳＴ２は、それぞれ、キャパシタ層Ｃ１、Ｃ２と電源ＶＤＤとの間に配置されている。増幅トランジスタＡＭＰ１、ＡＭＰ２は、キャパシタ層Ｃ１、Ｃ２の直上にあるので、リセットトランジスタＲＳＴ１、ＲＳＴ２は、それぞれ増幅トランジスタＡＭＰ１、ＡＭＰ２と電源ＶＤＤとの間に配置されていると言ってもよい。リセットトランジスタＲＳＴ１、ＲＳＴ２は、例えば、ｐ型ＭＯＳＦＥＴで構成されている。
　図２５は、第１０実施形態による画素１０の動作の一例を示すタイミング図である。尚、リセットトランジスタＲＳＴ１、ＲＳＴ２は、ｐ型ＭＯＳＦＥＴであるので、ロウアクティブのスイッチングを行う。
　リセットトランジスタＲＳＴ１、ＲＳＴ２は、リセット動作を担う。よって、受光期間ｔ１～ｔ４において、リセットトランジスタＲＳＴ１、ＲＳＴ２はオフであり、図６を参照して説明した収集および蓄積動作が実行される。その後、読み出し期間ｔ４～ｔ５において、選択された画素１０の増幅トランジスタＡＭＰ１、ＡＭＰ２がオンになり、これにより、信号電圧Ｄ１、Ｄ２が、それぞれ垂直信号線ＶＳＬ１、ＶＳＬ２に読み出される。
　次に、リセット期間ｔ５～ｔ６において、リセットトランジスタＲＳＴ１、ＲＳＴ２がリセット動作を実行する。リセットトランジスタＲＳＴ１、ＲＳＴ２は、キャパシタ層Ｃ１、Ｃ２の電荷を電源ＶＤＤへ排出する。このとき増幅トランジスタＡＭＰ１、ＡＭＰ２のゲート電圧はハイレベルＶ１を維持し、増幅トランジスタＡＭＰ１、ＡＭＰ２はオン状態を維持する。
　次に、リセット状態の読み出し期間ｔ６～ｔ７において、リセットトランジスタＲＳＴ１、ＲＳＴ２がオフになると、リセット電圧Ｐ１、Ｐ２がそれぞれ垂直信号線ＶＳＬ１、ＶＳＬ２に読み出される。カラム処理部２３は、信号電圧Ｄ１、Ｄ２およびリセット電圧Ｐ１、Ｐ２を用いてＣＤＳ処理を実行する。
　以上のように、第１０実施形態は、各画素１０を構成するトランジスタの数がリセットトランジスタＲＳＴ１、ＲＳＴ２の分だけ増加する。しかし、リセット機能をリセットトランジスタＲＳＴ１、ＲＳＴ２に実行させることにより、増幅トランジスタＡＭＰ１、ＡＭＰ２のゲート電圧は、リセット電圧Ｖ４にする必要がなくなる。よって、増幅トランジスタＡＭＰ１、ＡＭＰ２の動作マージンを拡大することができ、垂直信号線ＶＳＬ１、ＶＳＬ２の信号電圧のダイナックレンジを拡大させることができる。また、リセットトランジスタＲＳＴ１、ＲＳＴ２の動作マージンを拡大することができる。
　第１０実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。従って、第１０実施形態は、第２実施形態の効果も得ることができる。第１０実施形態は、第２実施形態以外の他の実施形態と組み合わせてもよい。
（第１１実施形態）
　図２６は、第１１実施形態による画素１０の構成の一例を示す等価回路図である。
　第１１実施形態において、画素１０は、選択トランジスタＳＥＬ１、ＳＥＬ２およびリセットトランジスタＲＳＴ１、ＲＳＴ２をさらに備えている。即ち、第１１実施形態は、第７および第１０実施形態の組み合わせである。よって、第１１実施形態は、第７および第１０実施形態の効果を得ることができる。
　ここで、増幅トランジスタＡＭＰ１、ＡＭＰ２、選択トランジスタＳＥＬ１、ＳＥＬ２、リセットトランジスタＲＳＴ１、ＲＳＴ２は、すべてｐ型ＭＯＳＦＥＴで構成される。本実施形態では、信号電荷は電子であり、電子を蓄積するキャパシタ層Ｃ１、Ｃ２がｎ型不純物拡散層で構成される。このため、増幅トランジスタＡＭＰ１、ＡＭＰ２、選択トランジスタＳＥＬ１、ＳＥＬ２、リセットトランジスタＲＳＴ１、ＲＳＴ２の各チャネルはキャパシタ層Ｃ１、Ｃ２と逆導電型のｐ型である必要がある。よって、増幅トランジスタＡＭＰ１、ＡＭＰ２、選択トランジスタＳＥＬ１、ＳＥＬ２、リセットトランジスタＲＳＴ１、ＲＳＴ２は、すべてｐ型ＭＯＳＦＥＴで構成される。
　第１１実施形態の平面構成および動作は、第７および第１０実施形態から容易に理解できる。従って、第１１実施形態の平面図およびタイミング図は、ここでは省略する。
（第１２実施形態）
　図２７は、第１２実施形態による画素１０の構成の一例を示す等価回路図である。
　第１２実施形態において、画素１０は、転送トランジスタＴＧ１、ＴＧ２およびリセットトランジスタＲＳＴ１、ＲＳＴ２をさらに備えている。即ち、第１２実施形態は、第６および第１０実施形態の組み合わせである。よって、第１２実施形態は、第６および第１０実施形態の効果を得ることができる。
　第１２実施形態の平面構成および動作は、第６および第１０実施形態から容易に理解できる。従って、第１２実施形態の平面図およびタイミング図は、ここでは省略する。
（第１３実施形態）
　図２８は、第１３実施形態による画素１０の構成の一例を示す等価回路図である。
　第１３実施形態において、画素１０は、転送トランジスタＴＧ１、ＴＧ２、リセットトランジスタＲＳＴ１、ＲＳＴ２、および、選択トランジスタＳＥＬ１、ＳＥＬ２をさらに備えている。即ち、第１３実施形態は、第６、第７および第１０実施形態の組み合わせである。よって、第１３実施形態は、第６、第７および第１０実施形態の効果を得ることができる。
　第１３実施形態の平面構成および動作は、第６、第７および第１０実施形態から容易に理解できる。従って、第１３実施形態の平面図およびタイミング図は、ここでは省略する。
（第１４実施形態）
　図２９は、第１４実施形態による画素１０のチップ構成例を示す概略図である。画素１０は、半導体チップＣＨＰ１に形成されており、画素１０以外の回路は半導体チップＣＨＰ２に形成されている。即ち、測距装置１００は、半導体チップＣＨＰ１、ＣＨＰ２に分割して構成されている。半導体チップＣＨＰ１、ＣＨＰ２を貼合することによって配線接続されている。図２９では、第３実施形態による画素１０が示されている。
　半導体チップＣＨＰ１は、フォトダイオードＰＤ、増幅トランジスタＡＭＰ１、ＡＭＰ２、キャパシタ層Ｃ１、Ｃ２、電荷排出トランジスタＴＤを含む画素１０を搭載する。半導体チップＣＨＰ２は、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２を搭載する。
　垂直信号線ＶＳＬ１、ＶＳＬ２は、それぞれ半導体チップ１と半導体チップ２との貼合面において配線接合されている。例えば、半導体チップＣＨＰ１の増幅トランジスタＡＭＰ１は、配線接合された垂直信号線ＶＳＬ１を介して半導体チップＣＨＰ２のコンパレータＣＭＰ１および電流回路ＣＳ１に接続されている。半導体チップＣＨＰ２の増幅トランジスタＡＭＰ２は、配線接合された垂直信号線ＶＳＬ２を介して半導体チップＣＨＰ２のコンパレータＣＭＰ２および電流回路ＣＳ２に接続されている。このように、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれの垂直信号線ＶＳＬ１、ＶＳＬ２を接合することによって、半導体チップＣＨＰ１、ＣＨＰ２は電気的に接続されている。
　第１４実施形態において、垂直信号線ＶＳＬ１、ＶＳＬ２は、画素列ごとに設けられており、１画素行の画素１０の数と同数設けられている。従って、半導体チップＣＨＰ２において、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２も、画素列ごとに設けられており、１画素行に含まれる画素１０の数と同数設けられている。これにより、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、各画素列で共有化されるので、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２のレイアウト面積が小さくなる。また、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、１画素行に含まれる複数の画素１０からの信号を同時に検出することができる。
　垂直信号線ＶＳＬ１、ＶＳＬ２は、複数の画素行に含まれる画素１０の数と同数設けられていてもよい。この場合、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、垂直信号線ＶＳＬ１、ＶＳＬ２に対応して、複数の画素行の画素１０の数と同数配置される。
　さらに、垂直信号線ＶＳＬ１、ＶＳＬ２は、半導体チップＣＨＰ１の各画素１０に対応して設けられていてもよい。この場合、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、垂直信号線ＶＳＬ１、ＶＳＬ２に対応して、半導体チップＣＨＰ１の画素１０の数と同数配置される。垂直信号線ＶＳＬ１、ＶＳＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２が半導体チップＣＨＰ１の画素１０ごとに設けられている場合、飽和信号を落とさずに、画素１０でグローバルシャッタ動作を実行することができる。また、この場合、測距装置１００は、各画素１０の信号変化が或る閾値以上のときに信号を出力するダイナミックビジョンセンサとして用いることができる。
　第１４実施形態は、第２実施形態以外の実施形態にも適用することができる。例えば、図１３～図１５、図１８、図２１～２３、図２６～図２８に示す破線部の構成を半導体チップＣＨＰ１に搭載し、それ以外のコンパレータおよび電流回路等の構成を半導体チップＣＨＰ２に搭載すればよい。
　図１８のように、選択トランジスタＳＥＬ１、ＳＥＬ２が増幅トランジスタＡＭＰ１、ＡＭＰ２とは別に独立している場合、画素１０は、選択トランジスタＳＥＬ１、ＳＥＬ２の一方を選択的にオンにして信号を読み出すことができる。この場合、隣接する垂直信号線ＶＳＬ１、ＶＳＬ２間のクロストークを抑制することができる。
（第１５実施形態）
　図３０は、第１５実施形態による画素１０のチップ構成例を示す概略図である。図３０では、第６実施形態による画素１０が示されている。半導体チップＣＨＰ１は、フォトダイオードＰＤ、増幅トランジスタＡＭＰ１、ＡＭＰ２、転送トランジスタＴＧ１、ＴＧ２、キャパシタ層Ｃ１、Ｃ２、電荷排出トランジスタＴＤを搭載する。半導体チップＣＨＰ２は、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２を搭載する。
　転送トランジスタＴＧ１、ＴＧ２の構成は、第６実施形態のそれと同様でよい。また、第１５実施形態のその他の構成は、第１４実施形態の構成と同様でよい。従って、第１５実施形態において、垂直信号線ＶＳＬ１、ＶＳＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、画素列ごとに対応して設けられ、１画素行の画素１０の数と同数設けられていてもよい。また、垂直信号線ＶＳＬ１、ＶＳＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、複数の画素行に含まれる画素１０に対応して設けられていてもよい。さらに、垂直信号線ＶＳＬ１、ＶＳＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、半導体チップＣＨＰ１の各画素１０に対応して設けられ、半導体チップＣＨＰ１内の画素１０の数と同数設けられてもよい。
（第１６実施形態）
　図３１は、第１６実施形態による画素１０のチップ構成例を示す概略図である。図３１では、第７実施形態による画素１０が示されている。半導体チップＣＨＰ１は、フォトダイオードＰＤ、増幅トランジスタＡＭＰ１、ＡＭＰ２、選択トランジスタＳＥＬ１、ＳＥＬ２、キャパシタ層Ｃ１、Ｃ２、電荷排出トランジスタＴＤを搭載する。半導体チップＣＨＰ２は、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２を搭載する。
　選択トランジスタＳＥＬ１、ＳＥＬ２の構成は、第７実施形態のそれと同様でよい。また、第１６実施形態のその他の構成は、第１４実施形態の構成と同様でよい。従って、第１６実施形態において、垂直信号線ＶＳＬ１、ＶＳＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、画素列ごとに対応して設けられ、１画素行の画素１０の数と同数設けられていてもよい。また、垂直信号線ＶＳＬ１、ＶＳＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、複数の画素行に含まれる画素１０に対応して設けられていてもよい。さらに、垂直信号線ＶＳＬ１、ＶＳＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、半導体チップＣＨＰ１の各画素１０に対応して設けられ、半導体チップＣＨＰ１内の画素１０の数と同数設けてもよい。
（第１７実施形態）
　図３２は、第１７実施形態による画素１０のチップ構成例を示す概略図である。図３２では、第８実施形態による画素１０が示されている。ただし、選択トランジスタＳＥＬ１、ＳＥＬ２は、半導体チップＣＨＰ２に設けられている。即ち、半導体チップＣＨＰ１は、フォトダイオードＰＤ、増幅トランジスタＡＭＰ１、ＡＭＰ２、キャパシタ層Ｃ１、Ｃ２、電荷排出トランジスタＴＤを搭載する。半導体チップＣＨＰ２は、コンパレータＣＭＰ１、ＣＭＰ２、選択トランジスタＳＥＬ１、ＳＥＬ２および電流回路ＣＳ１、ＣＳ２を搭載する。
　半導体チップＣＨＰ２は、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２に加えて、選択トランジスタＳＥＬ１、ＳＥＬ２を搭載する。選択トランジスタＳＥＬ１は、コンパレータＣＭＰ１と電流回路ＣＳ１との間に接続されており、選択トランジスタＳＥＬ２は、コンパレータＣＭＰ２と電流回路ＣＳ２との間に接続されている。これにより、選択トランジスタＳＥＬ１、ＳＥＬ２は、電流回路ＣＳ１、ＣＳ２を垂直信号線ＶＳＬ１、ＶＳＬ２に選択的に接続し、信号を垂直信号線ＶＳＬ１、ＶＳＬ２に選択的に読み出すことができる。この実施形態では、コンパレータ（ソースフォロア回路）ＣＭＰ１、ＣＭＰ２の動作マージンを確保しつつ、半導体チップＣＨＰ１の素子数を少なくすることができる。選択トランジスタＳＥＬ１、ＳＥＬ２を半導体チップＣＨＰ２に設けることによって、画素１０を搭載する半導体チップＣＨＰ１を微細化することができる。第１７実施形態のその他の構成は、第１４実施形態の構成と同様でよい。
　第１７実施形態において、垂直信号線ＶＳＬ１、ＶＳＬ２、コンパレータＣＭＰ１、ＣＭＰ２、選択トランジスタＳＥＬ１、ＳＥＬ２および電流回路ＣＳ１、ＣＳ２は、画素列ごとに対応して設けられ、１画素行の画素１０の数と同数設けられていてもよい。また、垂直信号線ＶＳＬ１、ＶＳＬ２、コンパレータＣＭＰ１、ＣＭＰ２、選択トランジスタＳＥＬ１、ＳＥＬ２および電流回路ＣＳ１、ＣＳ２は、複数の画素行に含まれる画素１０に対応して設けられていてもよい。さらに、垂直信号線ＶＳＬ１、ＶＳＬ２、コンパレータＣＭＰ１、ＣＭＰ２、選択トランジスタＳＥＬ１、ＳＥＬ２および電流回路ＣＳ１、ＣＳ２は、半導体チップＣＨＰ１の各画素１０に対応して設けられ、半導体チップＣＨＰ１内の画素１０の数と同数設けてもよい。
（第１８実施形態）
　図３３は、第１８実施形態による画素１０のチップ構成例を示す概略図である。第１８実施形態は、リセットトランジスタＲＳＴ１、ＲＳＴ２を備えている点で第１７実施形態と異なる。第１８実施形態のその他の構成は、第１７実施形態の対応する構成と同様でよい。リセットトランジスタＲＳＴ１、ＲＳＴ２の構成は、第１０実施形態のそれらと同様でよい。従って、第１８実施形態は、第１０および第１７実施形態（図２３、図３２）の効果を得ることができる。
（第１９実施形態）
　図３４は、第１９実施形態による画素１０のチップ構成例を示す概略図である。第１９実施形態によれば、選択トランジスタＳＥＬ１、ＳＥＬ２がそれぞれ垂直信号線ＶＳＬ１、ＶＳＬ２に設けられている。選択トランジスタＳＥＬ１は、垂直信号線ＶＳＬ１とコンパレータＣＭＰ１との間に接続され、かつ、垂直信号線ＶＳＬ１と電流回路ＣＳ１との間に接続されている。選択トランジスタＳＥＬ１は、垂直信号線ＶＳＬ１とコンパレータＣＭＰ１および電流回路ＣＳ１との間を電気的に接続または切断する。
　選択トランジスタＳＥＬ２は、垂直信号線ＶＳＬ２とコンパレータＣＭＰ２との間に接続され、かつ、垂直信号線ＶＳＬ２と電流回路ＣＳ２との間に接続されている。選択トランジスタＳＥＬ２は、垂直信号線ＶＳＬ２とコンパレータＣＭＰ２および電流回路ＣＳ２との間を電気的に接続または切断する。
　これにより、選択トランジスタＳＥＬ１、ＳＥＬ２は、垂直信号線ＶＳＬ１、ＶＳＬ２のいずれかに信号を選択的に読み出すことができる。第１９実施形態のその他の構成は、第１８実施形態の対応する構成と同様でよい。従って、第１９実施形態は、第１８実施形態の効果も得ることができる。
　第１９実施形態において、垂直信号線ＶＳＬ１、ＶＳＬ２、選択トランジスタＳＥＬ１、ＳＥＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、画素列ごとに対応して、１画素行の画素１０の数と同数だけ設けられていてもよい。また、垂直信号線ＶＳＬ１、ＶＳＬ２、選択トランジスタＬＳＥ１、ＳＥＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、複数の画素行に含まれる画素１０に対応して設けられていてもよい。さらに、垂直信号線ＶＳＬ１、ＶＳＬ２、選択トランジスタＬＳＥ１、ＳＥＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、半導体チップＣＨＰ１の各画素１０に対応して、半導体チップＣＨＰ１内の画素１０の数と同数設けてもよい。
（第２０実施形態）
　図３５は、第２０実施形態による画素１０のチップ構成例を示す概略図である。第２０実施形態は、選択トランジスタＳＥＬ１、ＳＥＬ２が増幅トランジスタＡＭＰ１、ＡＭＰ２と垂直信号線ＶＳＬ１、ＶＳＬ２との間にそれぞれ接続されている点で第１９実施形態と異なる。この場合、選択トランジスタＳＥＬ１、ＳＥＬ２は、半導体チップＣＨＰ１に設けられている。第２０実施形態のその他の構成は、第１９実施形態の対応する構成と同様でよい。第２０実施形態は、第１１および第１４実施形態の組み合わせと言ってもよい。従って、第２０実施形態は、第１１および第１４実施形態（図２６、図２９）の効果を得ることができる。
（第２１実施形態）
　図３６は、第２１実施形態による画素１０のチップ構成例を示す概略図である。第２１実施形態によれば、転送トランジスタＴＧ１、ＴＧ２がそれぞれフォトダイオードＰＤとキャパシタ層Ｃ１との間、並びに、フォトダイオードＰＤとキャパシタ層Ｃ２との間に設けられている。選択トランジスタＳＥＬ１、ＳＥＬ２は、それぞれコンパレータＣＭＰ１と電流回路ＣＳ１との間、並びに、コンパレータＣＭＰ２と電流回路ＣＳ２との間に接続されている。即ち、第２１実施形態は、第１２および第１８実施形態との組み合わせ（図２７、図３３）と言ってよい。従って、第２１実施形態は、第１２および第１８実施形態の効果を得ることができる。また、選択トランジスタＳＥＬ１、ＳＥＬ２を設けることによって、隣接する垂直信号線ＶＳＬ１、ＶＳＬ２間のクロストークを抑制することができる。
　第２１実施形態において、垂直信号線ＶＳＬ１、ＶＳＬ２、選択トランジスタＳＥＬ１、ＳＥＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、画素列ごとに対応して、１画素行の画素１０の数と同数だけ設けられていてもよい。また、垂直信号線ＶＳＬ１、ＶＳＬ２、選択トランジスタＳＥＬ１、ＳＥＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、複数の画素行に含まれる画素１０に対応して設けられていてもよい。さらに、垂直信号線ＶＳＬ１、ＶＳＬ２、選択トランジスタＥＳＬ１、ＳＥＬ２、コンパレータＣＭＰ１、ＣＭＰ２および電流回路ＣＳ１、ＣＳ２は、半導体チップＣＨＰ１の各画素１０に対応して、半導体チップＣＨＰ１内の画素１０の数と同数設けてもよい。
（第２２実施形態）
　図３７は、第２２実施形態による画素１０のチップ構成例を示す概略図である。第２２実施形態は、選択トランジスタＳＥＬ１、ＳＥＬ２が増幅トランジスタＡＭＰ１、ＡＭＰ２と垂直信号線ＶＳＬ１、ＶＳＬ２との間にそれぞれ接続されている点で第２１実施形態と異なる。この場合、選択トランジスタＳＥＬ１、ＳＥＬ２は、半導体チップＣＨＰ１に設けられている。第２２実施形態のその他の構成は、第２１実施形態の対応する構成と同様でよい。第２２実施形態は、第１３および第１４実施形態の組み合わせ（図２８、図２９）と言ってもよい。従って、第２２実施形態は、第１３および第１４実施形態の効果を得ることができる。
（第２３実施形態）
　図３８は、第２３実施形態による画素領域２１の画素配列の一例を示す平面図である。画素領域２１には、画素１０が全面に配列されていてもよい。しかし、図３８に示すように、画素領域２１には、測距装置１００の画素１０（以下、測距画素１０）とイメージセンサの画素２０（以下、撮像画素２０）との両方がＸ－Ｙ面内に配列されていてもよい。測距画素１０は、上述の通り、照射光に対するゲート信号ＳＴＲＧ１、ＳＴＲＧ２の位相θを所定値（例えば、０度、９０度、１８０度、２７０度）ずらしたときに得られる電荷に対応する４つの画像データＩ（θ＝０度、１８０度）およびＱ（θ＝９０度、２７０度）を得る。画像データＩ（θ＝０度、１８０度）は、θ＝０度、１８０度のときに得られる２つの画像データである。画像データＱ（θ＝９０度、２７０度）は、θ＝９０度、２７０度のときに得られる２つの画像データである。なお、画像データＩ（θ＝０度、１８０度）は、式２のＱ（θ＝０度、１８０度）に対応するものと考えてよい。尚、図示されていないが、可視光のＲＧＢを検出する画素は、被写体からの光を受光する。しかし、測距を行うための光源（例えば、ＬＥＤ等）の波長は、カメラシステムとして複数準備される。どのような波長を使用するかは、カメラシステムの構成によって決定される。
　撮像画素２０は、対象物の画像を取得する画素であり、例えば、Ｂａｙｅｒ配列に構成されており、Ｒ（赤）、Ｇｒ（緑）、Ｇｂ（緑）、Ｂ（青）の４つの画像データを検出する。
　４つの画像データＩ（θ＝０度、１８０度）およびＱ（θ＝９０度、２７０度）の測距画素１０を１つの測距単位Ｕ１０とし、４つの画像データＲ、Ｇｒ、Ｇｂ、Ｂの撮像画素２０を１つのイメージ単位Ｕ２０とする。この場合、画素領域２１にいて、測距単位Ｕ１０とイメージ単位Ｕ２０とが同一平面（Ｘ－Ｙ面）内において交互に二次元配置されている。即ち、Ｘ方向およびＹ方向において、測距単位Ｕ１０とイメージ単位Ｕ２０とは交互に配置されている。
　測距画素１０および撮像画素２０の両方が画素領域２１に含まれることにより、画像取得と測距処理が同時に実行することができる。
　尚、画像データＲ、Ｇｒ、Ｇｂ、Ｂはそれぞれ分光ピークを有する可視光の画像データである。図示しないが、撮像画素２０には、チャネル変調トランジスタを用いてもよい。画像データＩ（θ＝０度、１８０度）および画像データＱ（θ＝９０度、２７０度）は、可視光による画像データでも良いし、赤外光（ＩＲ（InfraRed））による画像データでもよい。
　第２３実施形態は、上記実施形態のいずれかと組み合わせてもよい。
（第２４実施形態）
　図３９は、第２４実施形態による画素領域２１の画素配列の一例を示す平面図である。第２４実施形態では、測距単位が、４つの画像データＩ（θ＝０、１８０）の測距画素で構成された測距単位Ｕ１０ｉと４つの画像データＱ（θ＝９０、２７０）の測距画素で構成された測距単位Ｕ１０ｑとを含む。測距単位Ｕ１０ｉと測距単位Ｕ１０ｑは、列方向（Ｙ方向）に交互に千鳥配置されている。Ｘ方向には、測距単位Ｕ１０ｉとイメージ単位Ｕ２０とが交互に配列され、あるいは、測距単位Ｕ１０ｑとイメージ単位Ｕ２０とが交互に配列されている。イメージ単位Ｕ２０の配置を含む第２４実施形態のその他の構成は、第２３実施形態のそれと同じでよい。よって、第２４実施形態は、第２３実施形態と同様に、画像取得と測距処理を同時に実行することができる。
　このように、画像データＩ（θ＝０、１８０）の測距画素および画像データＱ（θ＝９０、２７０）の測距画素は、画素領域２１内に略均等配置される限りにおいて、任意に配置してよい。また、測距単位Ｕ１０およびイメージ単位Ｕ２０は、画素領域２１内に略均等配置される限りにおいて、任意に配置してよい。
（第２５実施形態）
　図４０は、第２５実施形態による画素領域２１の画素配列の一例を示す平面図である。第２５実施形態では、イメージ単位Ｕ２０内の撮像画素２０が、赤外光を検出する画素ＩＲを含む。即ち、イメージ単位Ｕ２０は、画像データＲ（赤）、Ｇ（緑）、Ｂ（青）の撮像画素２０、および、ＩＲ（赤外光）の撮像画素２０で構成される。第２５実施形態のその他の構成は、第２３実施形態のそれと同じでよい。よって、第２５実施形態は、可視光の画像取得、金赤外光の画像取得、および、測距処理の３つの処理を同時に実行することができる。第２５実施形態の測距単位Ｕ１０の構成は、第２４実施形態と同じでもよい。
（第２６実施形態）
　図４１は、第２６実施形態による画素領域２１の画素配列の一例を示す平面図である。第２６実施形態では、測距単位Ｕ１０がＹ方向に一列に並んで配列され、イメージ単位Ｕ２０がＹ方向に一列に並んで配列されている。測距単位Ｕ１０の列とイメージ単位Ｕ２０の列は、Ｘ方向に交互に配置されている。これにより、測距単位Ｕ１０およびイメージ単位Ｕ２０のレイアウトを容易に設計することができる。測距単位Ｕ１０およびイメージ単位Ｕ２０のそれぞれの内部構成は、第２３実施形態のそれらと同じでよい。第２６実施形態のその他の構成は、第２３実施形態の対応する構成と同じでよい。よって、第２６実施形態は、第２３実施形態と同様に、画像取得と測距処理を同時に実行することができる。
（第２７実施形態）
　図４２は、第２７実施形態による画素領域２１の画素配列の一例を示す平面図である。第２７実施形態では、画像データＩ（θ＝０、１８０）の測距画素および画像データＱ（θ＝９０、２７０）の測距画素の面積が、画像データＲ（赤）、Ｇ（緑）、Ｂ（青）の各撮像画素２０の面積よりも大きい。例えば、本実施形態では、測距画素１０の面積は、イメージ単位Ｕ２０の面積とほぼ同じである。これにより、測距画素１０の感度を撮像画素２０の感度よりも向上させることができる。第２７実施形態のその他の構成は、第２３実施形態の対応する構成と同じでよい。よって、第２７実施形態は、第２３実施形態と同様に、画像取得と測距処理を同時に実行することができる。
（第２８実施形態）
　図４３は、第２８実施形態による画素領域２１の画素配列の一例を示す平面図である。第２８実施形態は、第２６実施形態と第２７実施形態との組み合わせである。従って、第２８実施形態では、測距画素１０がＹ方向に一列に並んで配列され、イメージ単位Ｕ２０がＹ方向に一列に並んで配列されている。測距画素１０の列とイメージ単位Ｕ２０の列は、Ｘ方向に交互に配置されている。また、画像データＩ（θ＝０、１８０）の測距画素１０の列と画像データＱ（θ＝９０、２７０）の測距画素１０の列とがＸ方向に交互に現れるように配置される。さらに、測距画素１０の面積は、各撮像画素２０の面積よりも大きく、例えば、イメージ単位Ｕ２０の面積とほぼ同じである。
　これにより、測距単位Ｕ１０およびイメージ単位Ｕ２０のレイアウトを容易に設計することができるとともに、測距画素１０の感度を撮像画素２０の感度よりも向上させることができる。第２６実施形態のその他の構成は、第２３実施形態の対応する構成と同じでよい。よって、第２６実施形態は、第２３実施形態と同様に、画像取得と測距処理を同時に実行することができる。
（第２９実施形態）
　図４４は、第２９実施形態による画素領域２１の画素配列の一例を示す平面図である。第２９実施形態は、測距画素１０の列において、画像データＩ（θ＝０、１８０）の測距画素１０と画像データＱ（θ＝９０、２７０）の測距画素１０とがＹ方向に交互に配置される。画像データＩ（θ＝０、１８０）の測距画素１０と画像データＱ（θ＝９０、２７０）の測距画素１０とは、Ｘ方向にも交互に現れるように配置される。このような配置により、測距装置１００の解像度を向上させることができる。
　第２９実施形態のその他の構成は、第２８実施形態の対応する構成と同じでよい。よって、第２９実施形態は、第２８実施形態と同様に、画像取得と測距処理を同時に実行することができる。
（第３０実施形態）
　図４５は、第３０実施形態による画素領域２１の構成例を示す概念図である。第３０実施形態では、測距画素１０と撮像画素２０とが互いに異なる半導体チップＣＨＰ３、ＣＨＰ４に配置されている。撮像画素２０は、半導体チップＣＨＰ３に設けられており、測距画素１０は、半導体チップＣＨＰ４に設けられている。半導体チップＣＨＰ３には、図３９のイメージ単位Ｕ２０と同様の撮像画素が配列されている。半導体チップＣＨＰ４には、図３９の測距単位Ｕ１０ｉ、Ｕ１０ｑが交互に配列されている。半導体チップＣＨＰ３、ＣＨＰ４は、互いに貼合されており、積層されている。光Ｌは、半導体チップＣＨＰ３側から入射する。半導体チップＣＨＰ３は、光Ｌを受け、光Ｌを半導体チップＣＨＰ４へ透過させる。これにより、測距画素１０および撮像画素２０の両方が光Ｌを検出することができる。また、半導体チップＣＨＰ３が先に光Ｌを受けることによって、撮像画素２０が減衰の少ない強度の高い可視光を検出することができる。このため、撮像画素２０の分光感度特性が改善される。
　本実施形態では、イメージ単位Ｕ２０の４つの撮像画素２０が、測距単位Ｕ１０の４つの測距画素１０に対してほぼ同一位置に積層されている。よって、測距装置１００は、画像データと測距データとを高解像度で得ることができる。
　尚、光Ｌは、半導体チップＣＨＰ４側から入射してもよい。この場合、半導体チップＣＨＰ４は、光Ｌを受け、光Ｌを半導体チップＣＨＰ３へ透過させる。通常、Ｒ（赤）の撮像画素は、約６５０ｎｍの分光感度、Ｇｒ、Ｇｂ（緑）の撮像画素は、約５５０ｎｍの分光感度、Ｂ（青）の撮像画素は、約４５０ｎｍの分光感度を有する。測距画素１０は、通常、８４０ｎｍ～１５５０ｎｍの赤外線領域の光を検出する。よって、本実施形態のように積層構造の半導体チップＣＨＰ４側から光Ｌを入射させることによって、測距画素１０において赤外線領域の光が最初に検出され、その後、撮像画素２０の可視光が検出される。この場合、赤外光が撮像画素２０へ影響（混色）することを抑制することができる。
（第３１実施形態）
　図４６は、第３１実施形態による画素領域２１の構成例を示す概念図である。第３１実施形態では、半導体チップＣＨＰ４において、図３８の測距単位Ｕ１０が配列されている。半導体チップＣＨＰ３の構成を含め、第３１実施形態のその他の構成は、第３０実施形態の対応する構成と同様でよい。
（第３２実施形態）
　図４７は、第３２実施形態による画素領域２１の構成例を示す概念図である。第３２実施形態では、半導体チップＣＨＰ４において、図３８の測距単位Ｕ１０と、ＩＲ（赤外光）の撮像画素２０ｉとが同一平面上に交互に二次元配置されている。ＩＲの撮像画素２０ｉは、測距単位Ｕ１０とほぼ同じ面積に構成される。ＩＲの撮像画素２０ｉの面積は、測距単位Ｕ１０の面積とほぼ等しく、測距画素１０の面積よりも大きい。よって、本実施形態による測距装置１００は、近赤外光を高感度で検出することができる。第３２実施形態のその他の構成は、第３０実施形態の対応する構成と同様でよい。第３２実施形態によれば、可視光の画像取得、金赤外光の画像取得、および、測距処理の３つの処理を同時に実行することができる。
（第３３実施形態）
　図４８は、第３３実施形態による画素領域２１の構成例を示す概念図である。第３３実施形態では、半導体チップＣＨＰ４において、図３８の測距単位Ｕ１０がＹ方向に一列に配列されており、ＩＲ（赤外光）のイメージ単位Ｕ２０ｉもＹ方向に配列されている。測距単位Ｕ１０の列とＩＲのイメージ単位Ｕ２０ｉの列は、Ｘ方向に交互に配列される。このように配列することによって、測距単位Ｕ１０および撮像画素２０ｉのレイアウトを容易に設計することができる。
　第３３実施形態のその他の構成は、第３２実施形態の対応する構成と同様でよい。第３３実施形態は、第３２実施形態と同様の効果を得ることができる。
（第３４実施形態）
　図４９は、第３４実施形態による画素領域２１の構成例を示す概念図である。第３４実施形態では、半導体チップＣＨＰ４において、測距単位Ｕ１０と４つの撮像画素２０ｉのイメージ単位Ｕ２０ｉとがＸ方向およびＹ方向に交互に配列されている。測距単位Ｕ１０とイメージ単位Ｕ２０ｉがＸ－Ｙ面内で交互に配列されていることにより、イメージ単位Ｕ２０ｉの空間解像度が向上する。第３４実施形態のその他の構成は、第３３実施形態の対応する構成と同様でよい。第３４実施形態は、第３３実施形態と同様の効果を得ることができる。
（第３５実施形態）
　図５０は、第３５実施形態による画素領域２１の構成例を示す概念図である。第３５実施形態では、半導体チップＣＨＰ４において、画像データＩの測距画素１０および画像データＱの測距画素１０の面積が、画像データＲ（赤）、Ｇr（緑）、Ｂ（青）の各撮像画素２０の面積よりも大きい。本実施形態では、測距画素１０の面積は、イメージ単位Ｕ２０の面積とほぼ同じである。これにより、測距画素１０の感度を撮像画素２０の感度よりも向上させることができる。近赤外光は、減衰しやすいため、測距画素１０の感度を上げることによって、測距画素１０は、近赤外光を高感度で検出することができる。第３５実施形態のその他の構成は、第３０実施形態の対応する構成と同じでよい。よって、第３５実施形態は、第３０実施形態と同様に、画像取得と測距処理を同時に実行することができる。
（第３６実施形態）
　図５１は、第３６実施形態による画素領域２１の構成例を示す概念図である。第３６実施形態では、半導体チップＣＨＰ４において、画像データＩの測距画素１０がＸ方向に配列され、画像データＱの測距画素１０がＸ方向に配列されている。画像データＩの測距画素１０の列と、画像データＱの測距画素１０の列はＹ方向に交互に現れている。これにより、半導体チップＣＨＰ４のレイアウトが効率的に設計可能となる。第３６実施形態のその他の構成は、第３５実施形態の対応する構成と同じでよい。よって、第３６実施形態は、第３５実施形態と同様に、画像取得と測距処理を同時に実行することができる。
（第３７実施形態）
　図５２は、第３７実施形態による画素領域２１の構成例を示す概念図である。第３７実施形態では、半導体チップＣＨＰ４において、画像データＩの測距画素１０が２×２の４画素で１つの測距単位Ｕ１０ｉを構成している。画像データＱの測距画素１０が２×２の４画素で１つの測距単位Ｕ１０ｑを構成している。図示しないが、測距単位Ｕ１０Ｉ、Ｕ１０ｑは、Ｘ方向および／またはＹ方向に交互に配列される。これにより、半導体チップＣＨＰ４において、測距単位Ｕ１０Ｉ、Ｕ１０ｑは、略均等に配置される。測距単位Ｕ１０ｉとＵ１０ｑとがＸ－Ｙ面内で交互に配列されていることにより、測距単位Ｕ１０ｉ、Ｕ１０ｑの空間解像度が向上する。第３７実施形態のその他の構成は、第３５実施形態の対応する構成と同じでよい。よって、第３７実施形態は、第３５実施形態と同様に、画像取得と測距処理を同時に実行することができる。
（第３８実施形態）
　図５３は、第３８実施形態による画素領域２１の構成例を示す概念図である。第３８実施形態では、半導体チップＣＨＰ４において、２つの画像データＩの測距画素１０および２つの画像データＱの測距画素１０が２×２の４画素で１つの測距単位Ｕ１０を構成している。また、ＩＲ（赤外光）の撮像画素２０ｉが半導体チップＣＨＰ４に設けられている。撮像画素２０ｉの面積は、測距画素１０よりも大きく、測距単位Ｕ１０の面積とほぼ等しい。これにより、測距装置１００は、近赤外光を高感度で検出することができる。また、測距装置１００は、可視光の画像取得、近赤外光の画像取得、および、測距処理の３つの処理を同時に実行することができる。第３８実施形態のその他の構成は、第３５実施形態の対応する構成と同様でよい。
（第３９実施形態）
　図５４は、第３９実施形態による画素１０の構成例を示す等価回路図である。図５５は、図５４の５５－５５線に沿った断面における動作を示す概念図である。第３９実施形態では、浮遊拡散領域ＦＤ１、ＦＤ２がさらに設けられており、キャパシタ層Ｃ１、Ｃ２からの電荷を蓄積することができる。
　リセットトランジスタＲＳＴ１、ＲＳＴ２が浮遊拡散領域ＦＤ１、ＦＤ２と電源ＶＤＤとの間にそれぞれ接続されている。リセットトランジスタＲＳＴ１は、浮遊拡散領域ＦＤ１の電荷を排出してリセット動作を行うことができる。リセットトランジスタＲＳＴ２は、浮遊拡散領域ＦＤ２の電荷を排出してリセット動作を行うことができる。
　ソースフォロワ回路ＳＦ１、ＳＦ２は、第５実施形態のそれらと同じ構成でよい。ソースフォロワ回路ＳＦ１は、浮遊拡散領域ＦＤ１と垂直信号線ＶＳＬ１ＦＤとの間に接続されており、浮遊拡散領域ＦＤ１に蓄積された電荷量に応じた電圧を垂直信号線ＶＳＬ１ＦＤに伝達することができる。ソースフォロワ回路ＳＦ２は、浮遊拡散領域ＦＤ２と垂直信号線ＶＳＬ２ＦＤとの間に接続されており、浮遊拡散領域ＦＤ２に蓄積された電荷量に応じた電圧を垂直信号線ＶＳＬ２ＦＤに伝達することができる。
　さらに、増幅トランジスタＡＭＰ１は、グランドと垂直信号線ＶＳＬ１Ｃとの間に接続されており、キャパシタ層Ｃ１に蓄積された電荷量に応じた電圧を伝達することができる。増幅トランジスタＡＭＰ２は、グランドと垂直信号線ＶＳＬ２Ｃとの間に接続されており、キャパシタ層Ｃ２に蓄積された電荷量に応じた電圧を伝達することができる。
　このように、本実施形態は、キャパシタ層Ｃ１、Ｃ２のほかに、浮遊拡散領域ＦＤ１、ＦＤ２を備える。浮遊拡散領域ＦＤ１、ＦＤ２は、キャパシタ層Ｃ１、Ｃ２が電荷で満たされた場合にキャパシタ層Ｃ１、Ｃ２からオーバーフローした電荷をそれぞれ蓄積してもよい。あるいは、浮遊拡散領域ＦＤ１、ＦＤ２は、キャパシタ層Ｃ１、Ｃ２から転送された電荷をそれぞれ蓄積してもよい。
　キャパシタ層Ｃ１、Ｃ２がキャパシタ層Ｃ１、Ｃ２からオーバーフローした電荷をそれぞれ蓄積する場合、浮遊拡散領域ＦＤ１、ＦＤ２の容量がキャパシタ層Ｃ１、Ｃ２の容量にそれぞれ付加されたものとみなすことができる。よって、画素１０は、大きな光量に対応する信号を生成することができ、ダイナミックレンジを実質的に拡大させることができる。この場合、カラム処理部２３は、垂直信号線ＶＳＬ１ＦＤ、ＶＳＬ２ＦＤからの信号を用いて信号処理を実行すればよい。
　また、浮遊拡散領域ＦＤ１、ＦＤ２がキャパシタ層Ｃ１、Ｃ２から転送された電荷を蓄積する場合、浮遊拡散領域ＦＤ１、ＦＤ２に電荷が転送された後、キャパシタ層Ｃ１、Ｃ２は、新たに電荷を蓄積することができる。従って、浮遊拡散領域ＦＤ１、ＦＤ２およびキャパシタ層Ｃ１、Ｃ２は、垂直信号線ＶＳＬ１ＦＤ、ＶＳＬ２ＦＤおよび垂直信号線ＶＳＬ１Ｃ、ＶＳＬ２Ｃから個別の信号を出力することができる。この場合、４種類の信号が１度に検出される。キャパシタ層Ｃ１、Ｃ２における最初の蓄積動作と次の蓄積動作とにおいて周波数を変更することによって、測距範囲を広げることができる。
　また、本実施形態も、キャパシタ層Ｃ１、Ｃ２を用いているため、第１実施形態と同様の効果を得ることができる。
　図５６は、第３９実施形態による画素１０のレイアウトの一例を示す平面図である。第３９実施形態では、浮遊拡散領域ＦＤ１、ＦＤ２がキャパシタ層Ｃ１、Ｃ２とリセットトランジスタＲＳＴ１、ＲＳＴ２との間の半導体基板１１の表面に設けられている。第３９実施形態の画素１０のその他のレイアウトは、第１０実施形態のレイアウト（図２４）と同じでよい。
　図５７は、第３９実施形態による画素１０の動作の一例を示すタイミング図である。図５７では、キャパシタ層Ｃ１、Ｃ２がキャパシタ層Ｃ１、Ｃ２からオーバーフローした電荷をそれぞれ蓄積する場合の動作例を示す。
　ｔ１以前に、リセットトランジスタＲＳＴ１、ＲＳＴ２をオンすることによって、浮遊拡散領域ＦＤ１、ＦＤ２の電荷を排除して、浮遊拡散領域ＦＤ１、ＦＤ２をリセットする。また、ゲート電極Ｇ１、Ｇ２に大きな負のリセット電圧Ｖ４を印加し、キャパシタ層Ｃ１、Ｃ２をリセットする。
　その後、ｔ１～ｔ７の動作は、基本的に第１０実施形態の対応する動作（図２５）と同じでよい。ただし、本実施形態では、ｔ１～ｔ４において、キャパシタ層Ｃ１、Ｃ２に電荷が最初に振り分けられ蓄積される。キャパシタ層Ｃ１、Ｃ２が電荷で満たされると、キャパシタ層Ｃ１をオーバーフローした信号電荷は、浮遊拡散領域ＦＤ１に蓄積され、キャパシタ層Ｃ２をオーバーフローした信号電荷は、浮遊拡散領域ＦＤ２に蓄積される。このように、キャパシタ層Ｃ１、Ｃ２に対してそれぞれ浮遊拡散領域ＦＤ１、ＦＤ２が付加されているので、キャパシタ層Ｃ１、Ｃ２および浮遊拡散領域ＦＤ１、ＦＤ２は、上記実施形態と比べて、大きな信号電荷を蓄積することができる。
　例えば、キャパシタ層Ｃ１、Ｃ２がそれぞれ信号電荷Ｑ１ａ、Ｑ２ａを蓄積し、浮遊拡散領域ＦＤ１、ＦＤ２がそれぞれ信号電荷Ｑ１ｂ、Ｑ２ｂを蓄積するものとする。この場合、画素１０は、信号電荷Ｑ１ａ＋Ｑ１ｂに対応する信号電圧Ｄ１と、信号電荷Ｑ２ａ＋Ｑ２ｂに対応する信号電圧Ｄ２とを出力することができる。
　信号電荷が比較的少ない場合、キャパシタ層Ｃ１、Ｃ２はオーバーフローせず、浮遊拡散領域ＦＤ１、ＦＤ２の信号電荷Ｑ１ｂ、Ｑ２ｂはゼロになる。この場合、信号電荷Ｑ１ａ、Ｑ２ａのみで信号を検出する。よって、信号状態をリセット状態よりも先に検出しても、上記実施形態と同様に、ＣＤＳ処理が可能であり、ｋＴＣノイズの少ない正確な信号成分を生成することができる。一方、信号電荷が多い場合、キャパシタ層Ｃ１、Ｃ２は、オーバーフローし、浮遊拡散領域ＦＤ１、ＦＤ２に信号電荷Ｑ１ｂ、Ｑ２ｂが蓄積される。この場合、信号電荷Ｑ１ａ＋Ｑ１ｂ、Ｑ２ａ＋Ｑ２ｂが大きくなるため、ｋＴＣノイズの影響が小さい。よって、信号状態をリセット状態よりも先に検出しても、ＣＤＳ処理によって、ｋＴＣノイズの影響の小さな信号成分を生成することができる。
　図５８は、第３９実施形態による画素１０の動作の他の例を示すタイミング図である。図５８では、浮遊拡散領域ＦＤ１、ＦＤ２がキャパシタ層Ｃ１、Ｃ２から転送された電荷を蓄積する場合の動作例を示す。
　図５７を参照して説明したように、ｔ１以前に、浮遊拡散領域ＦＤ１、ＦＤ２およびキャパシタ層Ｃ１、Ｃ２をリセットする。その後、ｔ１～ｔ３、ｔ４～ｔ７の動作は、基本的に図５７の動作と同じでよい。ただし、図５８では、ｔ１～ｔ３で蓄積されたキャパシタ層Ｃ１、Ｃ２の信号電荷は、浮遊拡散領域ＦＤ１、ＦＤ２に転送される。その後、ｔ１＿１～ｔ３＿１において、ｔ１～ｔ３とは異なる周波数で、キャパシタ層Ｃ１、Ｃ２に信号電荷が蓄積される。
　例えば、ｔ１～ｔ３では、周波数Ｆｍｏｄ１＝１００ＭＨｚで電荷をキャパシタ層Ｃ１、Ｃ２へ振り分ける。周波数Ｆｍｏｄ１で蓄積後、キャパシタ層Ｃ１、Ｃ２の信号電荷は浮遊拡散領域ＦＤ１、ＦＤ２へ転送しておく。
　次に、ｔ１＿１～ｔ３＿１では、周波数Ｆｍｏｄ２＝２０ＭＨｚで電荷をキャパシタ層Ｃ１、Ｃ２へ振り分ける。周波数Ｆｍｏｄ１で蓄積後、キャパシタ層Ｃ１、Ｃ２は、その信号電荷を蓄積する。
　ｔ４～ｔ７において、垂直信号線ＶＳＬ１Ｃ、ＶＳＬ２Ｃおよび垂直信号線ＶＳＬ１ＦＤ、ＶＳＬ２ＦＤが、キャパシタ層Ｃ１、Ｃ２および浮遊拡散領域ＦＤ１、ＦＤ２の信号電荷を順番にまたは同時に読み出してもよい。この場合、読み出し時間が短縮される。
　あるいは、垂直信号線ＶＳＬ１ＦＤ、ＶＳＬ２ＦＤが、浮遊拡散領域ＦＤ１、ＦＤ２の最初の信号電荷を読み出した後、キャパシタ層Ｃ１、Ｃ２の信号電荷を浮遊拡散領域ＦＤ１、ＦＤ２へ転送する。さらに、垂直信号線ＶＳＬ１ＦＤ、ＶＳＬ２ＦＤが、浮遊拡散領域ＦＤ１、ＦＤ２の次の信号電荷を読み出してもよい。この場合、信号の読み出し経路が同じになるので、最初の信号と次の信号との間のばらつきが小さくなる。
　このように、１度の読み出し動作で複数の周波数の信号が得られる。よって、ｉＴｏＦにおける測距範囲を広げることができる。例えば、周波数Ｆｍｏｄ１＝１００ＭＨｚのときに、測距装置１００の測距範囲は、約１．５ｍとなる。周波数Ｆｍｏｄ２＝２０ＭＨｚのときに、測距装置１００の測距範囲は、約７．５ｍとなる。
（第４０実施形態）
　図５９は、第４０実施形態による画素１０の構成例を示す等価回路図である。第４０実施形態において、画素１０は、リセットトランジスタＲＳＴ１Ｃ、ＲＳＴ２Ｃをさらに備えている。等価回路において、リセットトランジスタＲＳＴ１Ｃは、キャパシタ層Ｃ１と浮遊拡散領域ＦＤ１との間に設けられている。リセットトランジスタＲＳＴ１Ｃは、キャパシタ層Ｃ１をリセットするときに浮遊拡散領域ＦＤ１およびリセットトランジスタＲＳＴ１を介してキャパシタ層Ｃ１と電源ＶＤＤとの間を接続する。これにより、リセットトランジスタＲＳＴ１Ｃは、キャパシタ層Ｃ１から電荷を排出してリセットする。リセットトランジスタＲＳＴ２Ｃは、キャパシタ層Ｃ２と浮遊拡散領域ＦＤ２との間に設けられており、キャパシタ層Ｃ２をリセットするときに浮遊拡散領域ＦＤ２およびリセットトランジスタＲＳＴ２を介してキャパシタ層Ｃ２と電源ＶＤＤとの間を接続する。これにより、リセットトランジスタＲＳＴ２Ｃは、キャパシタ層Ｃ２から電荷を排出してリセットする。本実施形態のその他の構成は、第３９実施形態の対応する構成と同様でよい。
　図６０は、第４０実施形態による画素１０の動作の一例を示すタイミング図である。図６０では、キャパシタ層Ｃ１、Ｃ２がキャパシタ層Ｃ１、Ｃ２からオーバーフローした電荷をそれぞれ蓄積する場合の動作例を示す。図６１は、第４０実施形態による画素１０の動作の他の例を示すタイミング図である。図６１では、浮遊拡散領域ＦＤ１、ＦＤ２がキャパシタ層Ｃ１、Ｃ２から転送された電荷を蓄積する場合の動作例を示す。即ち、図６０は、第３９実施形態の図５７の実施形態を、第４０実施形態に適用した例を示し、図６１は、第４０実施形態の図５８の実施形態を、第４０実施形態に適用した例を示す。
　リセットトランジスタＲＳＴ１、ＲＳＴ２、ＲＳＴ１Ｃ、ＲＳＴ２Ｃは、ｔ１以前において、予めキャパシタ層Ｃ１、Ｃ２および浮遊拡散領域ＦＤ１、ＦＤ２の電荷を排除してリセットする。その後、ｔ１～ｔ５の収集動作、蓄積動作および読出し動作は、第３９実施形態の図５７または図５８に示す動作と同様である。
　次に、リセット期間ｔ５～ｔ６において、リセットトランジスタＲＳＴ１、ＲＳＴ２、ＲＳＴ１Ｃ、ＲＳＴ２Ｃがリセット動作を実行する。リセットトランジスタＲＳＴ１、ＲＳＴ２は、浮遊拡散領域ＦＤ１、ＦＤ２の電荷を電源ＶＤＤへ排出する。リセットトランジスタＲＳＴ１Ｃ、ＲＳＴ２Ｃは、浮遊拡散領域ＦＤ１、ＦＤ２を介して、キャパシタ層Ｃ１、Ｃ２の電荷を電源ＶＤＤへ排出する。
　次のｔ６～ｔ７の読出し動作は、第３９実施形態の図５７または図５８に示す動作と同様でよい。よって、第４０実施形態は、第３９実施形態と同様の効果を得ることができる。
　また、第４０実施形態は、リセット機能をリセットトランジスタＲＳＴ１、ＲＳＴ２に実行させることにより、増幅トランジスタＡＭＰ１、ＡＭＰ２のゲート電極Ｇ１、Ｇ２の電圧は、リセット電圧Ｖ４にする必要がなくなる。よって、増幅トランジスタＡＭＰ１、ＡＭＰ２の動作マージンを拡大することができ、垂直信号線ＶＳＬ１、ＶＳＬ２の信号電圧のダイナックレンジを拡大させることができる。また、リセットトランジスタＲＳＴ１、ＲＳＴ２の動作マージンを拡大することができる。
　第３９実施形態は、その他の実施形態と組み合わせてもよい。例えば、第３９実施形態の画素１０は、図１５の転送トランジスタＴＦ１、ＴＧ２をさらに備えていてもよい。第３９実施形態の画素１０は、図１８の選択トランジスタＳＥＬ１、ＳＥＬ２をさらに備えていてもよい。さらに、第３９実施形態の画素１０は、リセットトランジスタＲＳＴ１Ｃ、ＲＳＴ２Ｃ、転送トランジスタＴＦ１、ＴＧ２、選択トランジスタＳＥＬ１、ＳＥＬ２のいずれか２種以上のトランジスタを備えていてもよい。これにより、第３９実施形態の測距装置１００は、それぞれの効果をも得ることができる。
　以上の実施形態では、増幅トランジスタＡＭＰ１、ＡＭＰ２として、キャパシタ層Ｃ１、Ｃ２によるチャネル変調トランジスタが用いられている。これに対して、以下の実施形態では、ＣＣＤ素子が信号電荷の蓄積に用いられる。
（第４１実施形態）
　図６２は、第４１実施形態による画素１０の構成の一例を示す回路図である。第４１実施形態による画素１０は、キャパシタ層Ｃ１、Ｃ２を有さず、通常のＭＯＳＦＥＴ（Ｇ１、Ｇ２）を介してメモリ部ＭＥＭ１ａ、ＭＥＭ１ｂ、ＭＥＭ２ａ、ＭＥＭ２ｂへフォトダイオードＰＤの信号電荷を振り分け、その後、ＣＣＤ転送する。尚、Ｇ１、Ｇ２は、ゲート電極Ｇ１、Ｇ２を有するそれぞれのトランジスタまたはそれぞれに印加されるゲート電圧を示す場合がある。
　増幅トランジスタＡＭＰ１のゲートは、浮遊拡散領域ＦＤ１に接続されている。浮遊拡散領域ＦＤ１とフォトダイオードＰＤとの間には、転送トランジスタＴＧ１、メモリ部ＭＥＭ１ａ、ＭＥＭ１ｂ、振り分けトランジスタＧ１が直列接続されている。メモリ部ＭＥＭ１ａ、ＭＥＭ１ｂは、転送トランジスタＴＧ１と振り分けトランジスタＧ１との間に直列接続されている。浮遊拡散領域ＦＤ２とフォトダイオードＰＤとの間には、転送トランジスタＴＧ２、メモリ部ＭＥＭ２ａ、ＭＥＭ２ｂ、振り分けトランジスタＧ２が直列接続されている。メモリ部ＭＥＭ２ａ、ＭＥＭ２ｂは、転送トランジスタＴＧ２と振り分けトランジスタＧ２との間に直列接続されている。リセットトランジスタＲＳＴ１、ＲＳＴ２、選択トランジスタＳＥＬ１、ＳＥＬ２は、図５９のそれらと同じでよい。増幅トランジスタＡＭＰ１、ＡＭＰ２は、ソースフォロワ回路を構成している。
　振り分けトランジスタＧ１、Ｇ２は、フォトダイオードＰＤで光電変換された信号電荷（例えば、電子）を所定の周波数Ｆｍｏｄ１（例えば、約１００ＭＨｚ）で交互に振り分ける。この信号電荷は、メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積される。さらに、メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂは、信号電荷を、メモリ部ＭＥＭ１ａ、ＭＥＭ２ａへそれぞれＣＣＤ転送する。
　その後、振り分けトランジスタＧ１、Ｇ２は、フォトダイオードＰＤの信号電荷を所定の周波数Ｆｍｏｄ２（例えば、約２０ＭＨｚ）で交互に振り分ける。この信号電荷は、１回目の信号電荷を転送した後のメモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積される。これにより、１回目の周波数Ｆｍｏｄ１で振り分けられた信号電荷は、メモリ部ＭＥＭ１ａ、ＭＥＭ２ａに蓄積され、２回目の周波数Ｆｍｏｄ２で振り分けられた信号電荷は、メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積される。
　読出し動作において、転送トランジスタＴＧ１、ＴＧ２がメモリ部ＭＥＭ１ａ、ＭＥＭ２ａに蓄積された信号電荷を浮遊拡散領域ＦＤ１、ＦＤ２に転送する。これにより、増幅トランジスタＡＭＰ１、ＡＭＰ２は、周波数Ｆｍｏｄ１に対応する信号電荷に応じた信号電圧を、垂直信号線ＶＳＬ１、ＶＳＬ２にそれぞれ同時に出力することができる。
　その後、浮遊拡散領域ＦＤ１、ＦＤ２をリセットし、転送トランジスタＴＧ１、ＴＧ２がメモリ部ＭＥＭ１ａ、ＭＥＭ２ａを介して、メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積された信号電荷を浮遊拡散領域ＦＤ１、ＦＤ２に転送する。これにより、増幅トランジスタＡＭＰ１、ＡＭＰ２は、周波数Ｆｍｏｄ２に対応する信号電荷に応じた信号電圧を、垂直信号線ＶＳＬ１、ＶＳＬ２にそれぞれ同時に出力することができる。
　このように、浮遊拡散領域ＦＤ１は、メモリ部ＭＥＭ１ａ、ＭＥＭ１ｂの電荷を個別に異なるタイミングで蓄積し、浮遊拡散領域ＦＤ２は、メモリ部ＭＥＭ２ａ、ＭＥＭ２ｂの電荷を個別に異なるタイミングで蓄積することができる。これにより、増幅トランジスタＡＭＰ１、ＡＭＰ２は、メモリ部ＭＥＭ１ａ、ＭＥＭ１ｂおよびメモリ部ＭＥＭ２ａ、ＭＥＭ２ｂの各電荷に対応する信号電圧を出力することができる（図６３Ａ参照）。また、浮遊拡散領域ＦＤ１は、メモリ部ＭＥＭ１ａ、ＭＥＭ１ｂの電荷を同時にまとめて蓄積し、浮遊拡散領域ＦＤ２は、メモリ部ＭＥＭ２ａ、ＭＥＭ２ｂの電荷を同時にまとめて蓄積してもよい。これにより、増幅トランジスタＡＭＰ１、ＡＭＰ２は、メモリ部ＭＥＭ１ａ、ＭＥＭ１ｂの総電荷に対応する信号電圧およびメモリ部ＭＥＭ２ａ、ＭＥＭ２ａの総電荷に対応する信号電圧を出力することができる（図６３Ｂ参照）。
　第４１実施形態によれば、１度の読み出し動作で複数の周波数の信号が得られる、ｉＴｏＦにおける測距範囲を広げることができる。
　さらに、本実施形態では、１回目の周波数Ｆｍｏｄ１の振分け動作と２回目の周波数Ｆｍｏｄ２の振分け動作とにおいて、電荷の振分け順を逆（逆相）にしてもよい。即ち、１回目の周波数Ｆｍｏｄ１の振分け動作と２回目の周波数Ｆｍｏｄ２の振分け動作とで、振分けトランジスタＧ１、Ｇ２のゲート電圧の位相を１８０度ずらしてもよい。例えば、図６３Ａは、第４１実施形態による画素１０の動作例を示すタイミング図である。図６３Ａでは、振分けトランジスタＧ１、Ｇ２のゲート電圧の動作のみを示し、他のメモリ部ＭＥＭ１ａ、ＭＥＭ２ａ、ＭＥＭ１ｂ、ＭＥＭ２ｂのゲート電圧の動作については省略する。
　ｔ１～ｔ３の周波数Ｆｍｏｄ１の振分け動作では、最初のｔ１～ｔ２の電荷が振分けトランジスタＧ１側に振り分けられ、次のｔ２～ｔ３の電荷が振分けトランジスタＧ２側に振り分けられている。この振り分け処理は、繰り返し実行される。周波数Ｆｍｏｄ１の振分け動作で振り分けられた電荷は、メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積される。メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積された電荷は、メモリ部ＭＥＭ１ａ、ＭＥＭ２ａに転送される。
　その後、ｔ１＿１～ｔ３＿１の周波数Ｆｍｏｄ２の振分け動作では、最初ｔ１＿１～ｔ２＿１の電荷が振分けトランジスタＧ２側に振り分けられ、次のｔ２＿１～ｔ３＿１の電荷が振分けトランジスタＧ１側に振り分けられる。この振り分け処理は、繰り返し実行される。周波数Ｆｍｏｄ２の振分け動作で振り分けられた電荷は、メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積される。
　振分け順の切り替えは、振分けトランジスタＧ１、Ｇ２のオン／オフの動作順を、１回目の振分け動作と２回目の振分け動作とで逆にすることで実行できる。
　画素領域２１の端部では斜めから光が入り込むため、ＰＬＳ (Parasitic Light Sensitivity)によるノイズがメモリ部ＭＥＭ１ａ、ＭＥＭ２ａ、ＭＥＭ１ｂ、ＭＥＭ２ｂに混入する場合がある。
　本実施形態では、１回目の振分け動作と２回目の振分け動作とにおいて、電荷の振分け順を逆（逆相）にし、振分けトランジスタＧ１、Ｇ２のゲート電圧の位相を１８０度ずらしている。このように電荷の振分け順を逆にすることにより、ＰＬＳのノイズ成分を左右でほぼ同じ量にすることができる。例えば、メモリ部ＭＥＭ１ａ、ＭＥＭ２ｂが画像データＱ（θ＝０度）の電荷を格納し、メモリ部ＭＥＭ２ａ、ＭＥＭ１ｂが画像データＱ（θ＝１８０度）の電荷を格納するものとする。この場合、画像データＱ（θ＝０度）と、画像データＱ（θ＝１８０度）は、ほぼ同じのＰＬＳ成分を含むことになる。測距の計算では、式２の通り、画像データＱ（θ＝０度）と、画像データＱ（θ＝１８０度）との差信号を用いるので、ＰＬＳ成分がキャンセルされ得る。また、振分けトランジスタＧ１，Ｇ２の特性ばらつきによる信号成分もキャンセルされ得る。
　一方、図６３Ｂは、第４１実施形態による画素１０の動作の他の例を示すタイミング図である。図６３Ｂのように、１回目の振分け動作と２回目の振分け動作とにおいて、電荷の振分け順を同じにすることも考えられる。即ち、１回目の周波数Ｆｍｏｄ１の振分け動作と２回目の周波数Ｆｍｏｄ２の振分け動作とにおいて、電荷の振分け順を同じ（同相）にする。この場合、１回目の周波数Ｆｍｏｄ１の振分け動作と２回目の周波数Ｆｍｏｄ２の振分け動作とで、振分けトランジスタＧ１、Ｇ２のゲート電圧の位相をずらさなくてもよい。
　ｔ１～ｔ３の周波数Ｆｍｏｄ１の振分け動作では、最初のｔ１～ｔ２の電荷が振分けトランジスタＧ１側に振り分けられ、次のｔ２～ｔ３の電荷が振分けトランジスタＧ２側に振り分けられている。この振り分け処理は、繰り返し実行される。周波数Ｆｍｏｄ１の振分け動作で振り分けられた電荷は、メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積される。メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積された電荷は、メモリ部ＭＥＭ１ａ、ＭＥＭ２ａに転送される。
　その後、ｔ１＿１～ｔ３＿１の周波数Ｆｍｏｄ２の振分け動作において、最初ｔ１＿１～ｔ２＿１の電荷が振分けトランジスタＧ１側に振り分けられ、次のｔ２＿１～ｔ３＿１の電荷が振分けトランジスタＧ２側に振り分けられる。この振り分け処理は、繰り返し実行される。周波数Ｆｍｏｄ２の振分け動作で振り分けられた電荷は、メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積される。
　このように、１回目の振分け動作と２回目の振分け動作とにおいて、電荷の振分け順を同じにする場合、１回目の振分け動作と２回目の振分け動作とにおいて、振分けトランジスタＧ１、Ｇ２のゲート電圧の位相は同相となる。これにより、画素１０は、メモリ部ＭＥＭ１ａ、ＭＥＭ２ａとメモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂとに同相（同一θ）の信号電荷が蓄積される。よって、メモリ部ＭＥＭ１ａ、ＭＥＭ２ａとメモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂとに大きな光量に対応する信号電荷を蓄積することができ、ダイナミックレンジを実質的に拡大させることができる。例えば、メモリ部ＭＥＭ１ａ、ＭＥＭ２ａが画像データＱ（θ＝０度）の電荷を格納し、メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂが画像データＱ（θ＝１８０度）の電荷を格納するものとする。この場合、画像データＱ（θ＝０度）は、メモリ部ＭＥＭ１ａ、ＭＥＭ２ａの容量に対応するダイナミックレンジを有することになる。画像データＱ（θ＝１８０度）は、とメモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂの容量に対応するダイナミックレンジを有することになる。
（第４２実施形態）
　図６４は、第４２実施形態による画素１０の構成の一例を示す回路図である。第４２実施形態では、浮遊拡散領域ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬが、メモリ部ＭＥＭ１ａ、ＭＥＭ１ｂとメモリ部ＭＥＭ２ａ、ＭＥＭ２ｂとで共有化されている。これに伴い、垂直信号線ＶＳＬも各画素１０に対して１本ずつ設けられている。
　浮遊拡散領域ＦＤが各画素１０で１つに共通化されているので、転送トランジスタＴＧ１、ＴＧ２は、メモリ部ＭＥＭ１ａ、ＭＥＭ１ｂの電荷とメモリ部ＭＥＭ２ａ、ＭＥＭ２ｂの電荷とを交互に浮遊拡散領域ＦＤに転送する。そして、選択トランジスタＳＥＬは、メモリ部ＭＥＭ１ａ、ＭＥＭ１ｂの電荷に応じた信号とメモリ部ＭＥＭ２ａ、ＭＥＭ２ｂの電荷に応じた信号とを互いに異なるタイミングで垂直信号線ＶＳＬへ伝達する。メモリ部ＭＥＭ１ａ、ＭＥＭ１ｂの電荷に応じた信号の出力とメモリ部ＭＥＭ２ａ、ＭＥＭ２ｂの電荷に応じた信号の出力との間には、リセット動作が必要となる。
　第４２実施形態のその他の構成および動作は、第４１実施形態と同様である。
　第４２実施形態では、浮遊拡散領域ＦＤおよび増幅トランジスタＡＭＰが共通化されているので、浮遊拡散領域ＦＤのオフセットばらつきおよび増幅トランジスタＡＭＰのゲインばらつきが抑制される。また、各画素１０を構成する素子数が少ないので、画素領域２１の微細化につながる。
（第４３実施形態）
　図６５は、第４３実施形態による画素１０の構成の一例を示す回路図である。第４３実施形態では、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂが振分けトランジスタＧ１ａ、Ｇ１ｂおよび転送トランジスタＴＧ１ａ、ＴＧ１ｂを介して並列接続されている。メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂは、それぞれ振分けトランジスタＧ１ａ、Ｇ１ｂを介してフォトダイオードＰＤに接続され、互いに異なるタイミングで個別に信号電荷を受け取る。さらに、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂは、それぞれ転送トランジスタＴＧ１ａ、ＴＧ１ｂを介して浮遊拡散領域ＦＤ１に接続され、互いに異なるタイミングで個別に信号電荷を浮遊拡散領域ＦＤ１へ送る。
　メモリ部ＣＣＤ２ａ、ＣＣＤ２ｂはそれぞれ振分けトランジスタＧ２ａ、Ｇ２ｂを介してフォトダイオードＰＤに接続され、互いに異なるタイミングで個別に信号電荷を受け取る。さらに、メモリ部ＣＣＤ２ａ、ＣＣＤ２ｂは、それぞれ転送トランジスタＴＧ２ａ、ＴＧ２ｂを介して浮遊拡散領域ＦＤ２に接続され、互いに異なるタイミングで個別に信号電荷を浮遊拡散領域ＦＤ２へ送る。
　その結果、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂはそれぞれ図６２のメモリ部ＭＥＭ１ａ、ＭＥＭ１ｂと同様にＣＣＤ動作することができ、メモリ部ＣＣＤ２ａ、ＣＣＤ２ｂはそれぞれ図６２のメモリ部ＭＥＭ２ａ、ＭＥＭ２ｂと同様にＣＣＤ動作することができる。例えば、周波数Ｆｍｏｄ１の振分け動作で振り分けられた電荷は、メモリ部ＣＣＤ１ａ、ＣＣＤ２ａに蓄積される。周波数Ｆｍｏｄ２の振分け動作で振り分けられた電荷は、メモリ部ＣＣＤ１ｂ、ＣＣＤ２ｂに蓄積される。
　読出し動作において、転送トランジスタＴＧ１ａ、ＴＧ２ａがメモリ部ＣＣＤ１ａ、ＣＣＤ２ａに蓄積された信号電荷を浮遊拡散領域ＦＤ１、ＦＤ２に転送する。これにより、増幅トランジスタＡＭＰ１、ＡＭＰ２は、周波数Ｆｍｏｄ１に対応する信号電荷に応じた信号電圧を、垂直信号線ＶＳＬ１、ＶＳＬ２にそれぞれ同時に出力することができる。
　その後、浮遊拡散領域ＦＤ１、ＦＤ２をリセットし、転送トランジスタＴＧ１ｂ、ＴＧ２ｂがメモリ部ＣＣＤ１ｂ、ＣＣＤ２ｂに蓄積された信号電荷を浮遊拡散領域ＦＤ１、ＦＤ２に転送する。これにより、増幅トランジスタＡＭＰ１、ＡＭＰ２は、周波数Ｆｍｏｄ２に対応する信号電荷に応じた信号電圧を、垂直信号線ＶＳＬ１、ＶＳＬ２にそれぞれ同時に出力することができる。
　第４１実施形態と同様に、１回目の振分け動作と２回目の振分け動作とにおいて、電荷の振分け順を逆にすれば、ＰＬＳのノイズ成分を左右でほぼ同じ量にすることができる。例えば、メモリ部ＣＣＤ１ａ、ＣＣＤ２ｂが画像データＱ（θ＝０度）の電荷を格納し、メモリ部ＣＣＤ２ａ、ＣＣＤ１ｂが画像データＱ（θ＝１８０度）の電荷を格納する。画像データＱ（θ＝０度、１８０度）は、それぞれ垂直信号線ＶＳＬ１、ＶＳＬ２を介して出力される。この場合、第４１実施形態と同様に、測距の計算では、ＰＬＳ成分がキャンセルされ得る。また、振分けトランジスタＧ１ａ、Ｇ２ａの特性ばらつきおよび振分けトランジスタＧ１ｂ、Ｇ２ｂの特性ばらつきもキャンセルされ得る。
（第４４実施形態）
　図６６は、第４４実施形態による画素１０の構成の一例を示す回路図である。第４４実施形態は、第４３実施形態に第４２実施形態を適用した実施形態である。第４４実施形態では、第４２実施形態と同様に、浮遊拡散領域ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬが、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂとメモリ部ＣＣＤ２ａ、ＣＣＤ２ｂとで共有化されている。これに伴い、浮遊拡散領域ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬは、振分けトランジスタＧ１ａ、Ｇ１ｂ、Ｇ２ａ、Ｇ２ｂおよび転送トランジスタＴＧ１ａ、ＴＧ１ｂ、ＴＧ２ａ、ＴＧ２ｂに対しても共有化されている。
　第４４実施形態では、第４２実施形態と同様に、浮遊拡散領域ＦＤおよび増幅トランジスタＡＭＰが共通化されているので、浮遊拡散領域ＦＤのオフセットばらつきおよび増幅トランジスタＡＭＰのゲインばらつきが抑制される。また、各画素１０を構成する素子数が第４３実施形態よりも少ないので、画素領域２１の微細化につながる。
（第４５実施形態）
　図６７は、第４５実施形態による画素１０の構成の一例を示す回路図である。第４５実施形態では、振分けトランジスタＧ１ｂ、Ｇ２ｂが設けられていない。メモリ部ＣＣＤ１ｂは、転送トランジスタＴＧ１ｂを介して浮遊拡散領域ＦＤ１に接続されている。メモリ部ＣＣＤ２ｂは、転送トランジスタＴＧ２ｂを介して浮遊拡散領域ＦＤ２に接続されている。メモリ部ＣＣＤ１ａ、ＣＣＤ２ａは、それぞれ振分けトランジスタＧ１、Ｇ２を介してフォトダイオードＰＤに接続されている。第４５実施形態のその他の構成は、第４３実施形態の対応する構成と同様でよい。
　第４５実施形態では、メモリ部ＣＣＤ１ａ、ＣＣＤ２ａに電荷を蓄積した後、その電荷をメモリ部ＣＣＤ１ｂ、ＣＣＤ２ｂへＣＣＤ転送する。そして、電荷転送後に、メモリ部ＣＣＤ１ａ、ＣＣＤ２ａに再度電荷を蓄積する。
　例えば、振り分けトランジスタＧ１、Ｇ２は、フォトダイオードＰＤで光電変換された信号電荷）を所定の周波数Ｆｍｏｄ１で交互に振り分ける。この信号電荷は、メモリ部ＣＣＤ１ａ、ＣＣＤ２ａに蓄積される。さらに、メモリ部ＣＣＤ１ａ、ＣＣＤ２ａは、信号電荷を、メモリ部ＣＣＤ１ｂ、ＣＣＤ２ｂへそれぞれＣＣＤ転送する。
　その後、振り分けトランジスタＧ１、Ｇ２は、フォトダイオードＰＤの信号電荷を所定の周波数Ｆｍｏｄ２で交互に振り分ける。この信号電荷は、１回目の信号電荷を転送した後のメモリ部ＣＣＤ１ａ、ＣＣＤ２ａに蓄積される。これにより、１回目の周波数Ｆｍｏｄ１で振り分けられた信号電荷は、メモリ部ＭＥＭ１ｂ、ＭＥＭ２ｂに蓄積され、２回目の周波数Ｆｍｏｄ２で振り分けられた信号電荷は、メモリ部ＭＥＭ１ａ、ＭＥＭ２ａに蓄積される。
　第４５実施形態によれば、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂに蓄積される電荷は、単一の振分けトランジスタＧ１を介して振り分けられる。メモリ部ＣＣＤ２ａ、ＣＣＤ２ｂに格納される電荷は、単一の振分けトランジスタＧ２を介して振り分けられる。これにより、第４５実施形態は、第４３実施形態に比べて、振分けトランジスタＧ１におけるばらつき、および、振分けトランジスタＧ２におけるばらつきがなくなる。また、第４５実施形態は、各画素１０を構成する素子数が第４３実施形態よりも少ないので、画素領域２１の微細化につながる。
　第４５実施形態のその他の動作は、第４３実施形態と同様でよい。従って、第４５実施形態は、第４３実施形態と同様の効果をさらに得ることができる。
（第４６実施形態）
　図６８は、第４６実施形態による画素１０の構成の一例を示す回路図である。第４６実施形態は、第４５実施形態に第４２実施形態を適用した実施形態である。第４６実施形態では、第４２実施形態と同様に、浮遊拡散領域ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬが、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂとメモリ部ＣＣＤ２ａ、ＣＣＤ２ｂとで共有化されている。これに伴い、浮遊拡散領域ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬは、振分けトランジスタＧ１、Ｇ２および転送トランジスタＴＧ１ａ、ＴＧ１ｂ、ＴＧ２ａ、ＴＧ２ｂに対しても共有化されている。
　第４６実施形態では、第４２実施形態と同様に、浮遊拡散領域ＦＤおよび増幅トランジスタＡＭＰが共通化されているので、浮遊拡散領域ＦＤのオフセットばらつきおよび増幅トランジスタＡＭＰのゲインばらつきが抑制される。また、各画素１０を構成する素子数が第４５実施形態よりも少ないので、画素領域２１の微細化につながる。
（第４７実施形態）
　図６９は、第４７実施形態による画素１０の構成の一例を示す回路図である。第４７実施形態は、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂが並列に接続されており、メモリ部ＣＣＤ２ａ、ＣＣＤ２ｂが並列に接続されている。メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂは、振分けトランジスタＧ１ａを介してフォトダイオードＰＤに接続されており、転送トランジスタＴＧ１ａを介して浮遊拡散領域ＦＤ１に接続されている。メモリ部ＣＣＤ２ａ、ＣＣＤ２ｂは、振分けトランジスタＧ２ａを介してフォトダイオードＰＤに接続されており、転送トランジスタＴＧ２ａを介して浮遊拡散領域ＦＤ２に接続されている。即ち、第４７実施形態では、振分けトランジスタＧ１ａおよび転送トランジスタＴＧ１ａが、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂに共有されており、振分けトランジスタＧ２ａおよび転送トランジスタＴＧ２ａが、メモリ部ＣＣＤ２ａ、ＣＣＤ２ｂに共有されている。
　これにより、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂに蓄積される信号電荷から、振分けトランジスタ（図６６のＧ１ａ、Ｇ１ｂ）のばらつき成分および転送トランジスタ（図６６のＴＧ１ａ、ＴＧ１ｂ）のばらつき成分を除去することができる。また、メモリ部ＣＣＤ２ａ、ＣＣＤ２ｂに蓄積される信号電荷から、振分けトランジスタ（Ｇ２ａ、Ｇ２ｂ）のばらつき成分および転送トランジスタ（ＴＧ２ａ、ＴＧ２ｂ）のばらつき成分を除去することができる。また、各画素１０を構成する素子数が第４３実施形態よりも少ないので、画素領域２１の微細化につながる。
　第４７実施形態のその他の構成は、第４３実施形態の対応する構成と同様でよい。従って、第４７実施形態は、第４３実施形態と同様の効果をさらに得ることができる。
　電荷の振分け動作は、図６３Ａまたは図６３Ｂを参照して説明した動作と同じでよい。図６３Ａと同様の動作によって、ＰＬＳ成分がキャンセルされ得る。また、振分けトランジスタＧ１ａ，Ｇ２ａの特性ばらつきによる信号成分もキャンセルされ得る。図６３Ｂと同様の動作によって、ダイナミックレンジを拡大させることができる。
　尚、第４７実施形態では、振分けトランジスタＧ１ａおよび転送トランジスタＴＧ１ａがメモリ部ＣＣＤ１ａ、ＣＣＤ１ｂに共有されているので、電荷の振分け動作および電荷転送動作は、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂのそれぞれについて異なるタイミングで実行される。振分けトランジスタＧ２ａおよび転送トランジスタＴＧ２ａについても、メモリ部ＣＣＤ２ａ、ＣＣＤ２ｂに共有されているので、電荷の振分け動作および電荷転送動作は、メモリ部ＣＣＤ２ａ、ＣＣＤ２ｂのそれぞれについて異なるタイミングで実行される。
（第４８実施形態）
　図７０は、第４８実施形態による画素１０の構成の一例を示す回路図である。第４８実施形態は、第４７実施形態に第４２実施形態を適用した実施形態である。第４８実施形態では、第４２実施形態と同様に、浮遊拡散領域ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬが、メモリ部ＣＣＤ１ａ、ＣＣＤ１ｂとメモリ部ＣＣＤ２ａ、ＣＣＤ２ｂとで共有化されている。これに伴い、浮遊拡散領域ＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬは、振分けトランジスタＧ１、Ｇ２および転送トランジスタＴＧ１ａ、ＴＧ１ｂ、ＴＧ２ａ、ＴＧ２ｂに対しても共有化されている。
　第４８実施形態では、第４２実施形態と同様に、浮遊拡散領域ＦＤおよび増幅トランジスタＡＭＰが共通化されているので、浮遊拡散領域ＦＤのオフセットばらつきおよび増幅トランジスタＡＭＰのゲインばらつきが抑制される。また、各画素１０を構成する素子数が第４７実施形態よりも少ないので、画素領域２１の微細化につながる。
　第４８実施形態のその他の構成および動作は、第４７実施形態と同様でよい。従って、第４８実施形態は、第４７実施形態と同様の効果をさらに得ることができる。
（第４９実施形態：イメージセンサ）
　図７１は、第４９実施形態による画素１０の構成の一例を示す等価回路図である。図７２は、第４９実施形態による画素１０のレイアウトの一例を示す平面図である。以下の実施形態は、ＣＩＳ（CMOS(Complementary Metal Oxide Semiconductor) Image Sensor）に本技術を適用した形態である。ＣＩＳでは、ｉＴｏＦセンサと異なり、フォトダイオードＰＤの電荷を左右に振り分ける振分け動作を行う必要がない。従って、ＣＩＳの実施形態は、基本的に、上記ｉＴｏＦセンサのフォトダイオードＰＤの両側にある回路構成のいずれか片側の構成を有すればよい。本実施形態の断面は、図５の片側の構成を有する。また、上記ｉＴｏＦセンサの実施形態は、以下のＣＩＳにも基本的に適用可能である。以下の実施形態の基本的なブロック図は、図２に示すものと同じでよい。
　画素１０は、フォトダイオードＰＤと、キャパシタ層Ｃ１と、増幅トランジスタＡＭＰ１、ＡＭＰ２と、垂直信号線ＶＳＬ１Ｃ、ＶＳＬ１ＦＤと、浮遊拡散領域ＦＤ１と、リセットトランジスタＲＳＴ１と、選択トランジスタＳＥＬ１とを備える。
　フォトダイオードＰＤおよび増幅トランジスタＡＭＰ１の構成は、第１実施形態のそれと同様でよい。増幅トランジスタＡＭＰ１のソース電極は、垂直信号線ＶＳＬ１Ｃに接続され、そのドレイン電極は、接地されている。増幅トランジスタＡＭＰ１は、第１実施形態のそれと同様に、キャパシタ層Ｃ１に蓄積された電荷によってその閾値電圧が変調されるチャネル変調トランジスタである。増幅トランジスタＡＭＰ１は、例えば、ｐ型ＭＯＳＦＥＴで構成されている。この場合、増幅トランジスタＡＭＰ１は、ソースフォロア回路を構成し、キャパシタ層Ｃ１の電荷量Ｑ１によるバックバイアス効果によってチャネル層の閾値電圧が変わる。増幅トランジスタＡＭＰ１の閾値電圧の変動が出力信号として垂直信号線ＶＳＬ１Ｃに出力される。
　キャパシタ層Ｃ１の容量は、図７２に示すキャパシタ層Ｃ１のレイアウト面積を変更することにより、設定することができる。例えば、キャパシタ層Ｃ１のレイアウト面積を小さくすると、キャパシタ層Ｃ１の容量が小さくなり、電荷１個あたりの垂直信号線ＶＳＬ１Ｃに出力される信号電圧の変動が大きくなる。これは、画素１０の光電変換効率を大きくすることにつながる。本実施形態において、キャパシタ層Ｃ１のレイアウト面積の自由度は高いので、光電変換効率の設定の自由度も高くなる。
　尚、増幅トランジスタＡＭＰ１がｐ型ＭＯＳＦＥＴの場合、キャパシタ層Ｃ１に蓄積される電荷は電子となる。一方、増幅トランジスタＡＭＰ１はｎ型ＭＯＳＦＥＴで構成されてもよい。この場合、キャパシタ層Ｃ１に蓄積される電荷は、ホール電荷となる。
　キャパシタ層Ｃ１は、第１実施形態のそれと同じ構成でよい。増幅トランジスタＡＭＰ１のチャネル層の下方の半導体層内に設けられたｎ－型不純物拡散層である。キャパシタ層Ｃ１は、フォトダイオードＰＤで光電変換された電荷を蓄積することができる。
　キャパシタ層Ｃ１に蓄積された電荷Ｑ１（例えば、電子ｅ－）の量に依存して、増幅トランジスタＡＭＰ１の導通状態が変わり、垂直信号線ＶＳＬ１の電流または電圧が変わる。よって、垂直信号線ＶＳＬ１Ｃは、キャパシタ層Ｃ１に蓄積される電荷量に応じた電圧を伝達することができる。本明細書において、電荷Ｑ１、Ｑ２は、電荷量を示す場合もある。
　このように、フォトダイオードＰＤ、増幅トランジスタＡＭＰ１、キャパシタ層Ｃ１は、第１実施形態のそれらの構成と基本的に同じでよい。
　浮遊拡散領域ＦＤ１が増幅トランジスタＡＭＰ１から離間して設けられており、キャパシタ層Ｃ１からの電荷を蓄積することができる。浮遊拡散領域ＦＤ１の構成は、図５４および図５５のそれと同様でよい。
　リセットトランジスタＲＳＴ１が浮遊拡散領域ＦＤ１と電源ＶＤＤとの間に接続されている。リセットトランジスタＲＳＴ１は、浮遊拡散領域ＦＤ１の電荷を排出してリセット動作を行うことができる。
　増幅トランジスタＡＭＰ１は、電源ＶＤＤと選択トランジスタＳＥＬ１との間に接続されており、ゲートが浮遊拡散領域ＦＤ１に接続されている。増幅トランジスタＡＭＰ１は、選択トランジスタＳＥＬ１を介して垂直信号線ＶＳＬ１ＦＤに接続されている。増幅トランジスタＡＭＰ１および選択トランジスタＳＥＬ１は、ソースフォロワ回路ＳＦ１を構成する。尚、図７２では、ソースフォロワ回路ＳＦ１の図示を省略している。
　ソースフォロワ回路ＳＦ１は、浮遊拡散領域ＦＤ１と垂直信号線ＶＳＬ１ＦＤとの間に接続されており、浮遊拡散領域ＦＤ１に蓄積された電荷量に応じた電圧を垂直信号線ＶＳＬ１ＦＤに伝達することができる。
　このような構成において、増幅トランジスタＡＭＰ１は、キャパシタ層Ｃ１に蓄積された電荷Ｑ１に応じた信号電圧を垂直信号線ＶＳＬ１Ｃに出力することができる。垂直信号線ＶＳＬ１Ｃは、キャパシタ層Ｃ１の蓄積電荷に応じた信号を伝達する。増幅トランジスタＡＭＰ２は、浮遊拡散領域ＦＤ１に蓄積された電荷Ｑ２に応じた信号電圧を垂直信号線ＶＳＬ１ＦＤに出力することができる。垂直信号線ＶＳＬ１ＦＤは、浮遊拡散領域ＦＤ１の蓄積電荷に応じた信号を伝達する。例えば、光信号の光量が小さく、信号電荷量がキャパシタ層Ｃ１の容量より小さい場合、垂直信号線ＶＳＬ１Ｃから出力されたキャパシタ層Ｃ１の出力信号のみ使用すればよい。一方、光信号の光量が大きく、信号電荷量がキャパシタ層Ｃ１の容量より大きい場合、垂直信号線ＶＳＬ１Ｃ、ＶＳＬ１ＦＤから出力されたキャパシタ層Ｃ１および浮遊拡散領域ＦＤ１の両方の出力信号を使用すればよい。これにより、浮遊拡散領域ＦＤ１がキャパシタ層Ｃ１からオーバーフローした飽和電荷を蓄積することができる。その結果、画素１０のダイナミックレンジが拡大され得る。
　例えば、キャパシタ層Ｃ１と浮遊拡散領域ＦＤ１の光電変換効率をそれぞれμＣ１、μＦＤ１とし、キャパシタ層Ｃ１と浮遊拡散領域ＦＤ１における信号電荷量をそれぞれＱ１、Ｑ２する。この場合、垂直信号線ＶＳＬ１Ｃ、ＶＳＬ１ＦＤの合成出力信号Ｖｏｕｔは、式１で求めることができる。
　Ｖｏｕｔ＝μＣ１×Ｑ１＋μＦＤ１×Ｑ２＝μＣ１（Ｑ１＋（μＦＤ１／μＣ１）×Ｑ２）　（式１）
　ここで、μＦＤ１／μＣ１＝１／１００である場合、浮遊拡散領域ＦＤ１の容量は、キャパシタ層Ｃ１のそれの１００倍である。よって、キャパシタ層Ｃ１のみの場合と比べて、本実施形態の画素１０は、ほぼ１００倍の信号電荷を検出可能となる。即ち、画素１０の飽和電荷量がほぼ１００倍となる。
　また、通常、複数の検出部（浮遊拡散領域やキャパシタ）で信号電荷を検出するためには、各画素は、５個以上のトランジスタを必要とする。本実施形態による画素１０は、４個のトランジスタと１個のフォトダイオードＰＤで構成されている。よって、本実施形態は、画素領域２１の微細化に繋がる。
　また、本実施形態では、キャパシタ層Ｃ１の電荷Ｑ１に対応する信号電圧と浮遊拡散領域ＦＤ１の電荷Ｑ２に対応する信号電圧は、それぞれ異なる垂直信号線ＶＳＬ１Ｃ、ＶＳＬ１ＦＤで検出される。従って、例えば、浮遊拡散領域ＦＤ１に大きな暗電流成分がノイズとして混入しても、その暗電流成分は、電荷Ｑ２の信号のみに影響し、電荷Ｑ１の信号には影響しない。
　もし、電荷Ｑ２だけでなくキャパシタ層Ｃ１の電荷Ｑ１に対応する信号も浮遊拡散領域ＦＤ１を介して検出した場合、電荷Ｑ１、Ｑ２の両方の出力信号が暗電流成分の影響を受けてしまう。
　これに対し、本実施形態によれば、電荷Ｑ１、Ｑ２の出力信号はそれぞれ別の垂直信号線ＶＳＬ１Ｃ，ＶＳＬ１ＦＤに伝達される。従って、浮遊拡散領域ＦＤ１の暗電流成分は、電荷Ｑ２の信号のみに影響し、電荷Ｑ１の信号には影響しない。その結果、暗電流成分が出力信号に与える影響を緩和することができる。
　また、そもそも電荷Ｑ２には、暗電流成分よりも大きなフォトンショット雑音が含まれる。従って、電荷Ｑ２を電荷Ｑ１よりも充分に大きくすることによって、浮遊拡散領域ＦＤ１の電荷Ｑ２が暗電流成分を含んでも、電荷Ｑ２に対する暗電流成分の影響は小さくすることができる。
　また、増幅トランジスタＡＭＰ１がｐ型ＭＯＳＦＥＴの場合、キャパシタ層Ｃ１のリセットは、増幅トランジスタＡＭＰ１のゲート電圧を負電圧にすることによって電子を浮遊拡散領域ＦＤ１へ排除する。上述の通り、チャネル変調トランジスタのキャパシタ層Ｃ１の電荷はほぼ完全に排除することができる。よって、リセット状態の再現性が良好であるので、図２の信号処理部２６は、ＣＤＳ処理において、信号状態から該信号状態の後に検出されたリセット状態を除いてもｋＴＣノイズの少ない正確な信号成分を抽出することができる。
（第５０実施形態）
　図７３は、第５０実施形態による画素１０の構成の一例を示す等価回路図である。本実施形態による画素１０は、浮遊拡散領域ＦＤ１とグランドとの間に接続されたキャパシタ層Ｃ２をさらに備えている。本実施形態のその他の構成は、第４９実施形態の対応する構成と同様でよい。
　本実施形態によれば、浮遊拡散領域ＦＤ１の容量が、キャパシタ層Ｃ２の分だけ増大する。これにより、画素１０のダイナミックレンジがさらに拡大され得る。また、浮遊拡散領域ＦＤ１の容量が実質的に増大することによって、ｋＴＣノイズ成分の影響を小さくすることができる。
（第５１実施形態）
　図７４は、第５１実施形態による画素１０の構成の一例を示す等価回路図である。本実施形態による画素１０は、フォトダイオードＰＤの電荷を排出する電荷排出トランジスタＴＤをさらに備えている。電荷排出トランジスタＴＤは、電源ＶＤＤとフォトダイオードＰＤのカソードとの間に接続されており、フォトダイオードＰＤに蓄積された電荷を電源ＶＤＤへ排出することができる。電荷排出トランジスタＴＤの平面レイアウトや動作等については、第３実施形態に説明した通りである。
　本実施形態によれば、フォトダイオードＰＤで発生した不要な信号電荷を排除することができる。よって、このような不要な信号電荷が、キャパシタ層Ｃ１および浮遊拡散領域ＦＤ１の電荷Ｑ１、Ｑ２に影響することを抑制することができる。
（第５２実施形態）
　図７５は、第５２実施形態による画素１０の構成の一例を示す等価回路図である。本実施形態による画素１０は、選択トランジスタＳＥＬ１Ｃと、リセットトランジスタＲＳＴ１Ｃと、転送トランジスタＴＧ１とをさらに備えている。尚、便宜的に、ソースフォロワ回路ＳＦ１の選択トランジスタは、ＳＥＬ１ＦＤとしている。
　選択トランジスタＳＥＬ１Ｃは、増幅トランジスタＡＭＰ１と垂直信号線ＶＳＬ１Ｃとの間に設けられており、画素１０が選択されたときに増幅トランジスタＡＭＰ１と垂直信号線ＶＳＬ１Ｃとの間を接続する。これにより、選択トランジスタＳＥＬ１Ｃは、増幅トランジスタＡＭＰ１の導通状態に応じた電圧を垂直信号線ＶＳＬ１Ｃに伝達することができる。選択トランジスタＳＥＬ１Ｃのその他の構成および動作等については、第７実施形態の選択トランジスタＳＥＬ１と同様でよい。
　リセットトランジスタＲＳＴ１Ｃは、キャパシタ層Ｃ１と浮遊拡散領域ＦＤ１との間に設けられており、キャパシタ層Ｃ１をリセットするときにキャパシタ層Ｃ１と浮遊拡散領域ＦＤ１を介して電源ＶＤＤとの間を接続する。これにより、リセットトランジスタＲＳＴ１Ｃは、キャパシタ層Ｃ１から電荷を排出してキャパシタ層Ｃ１をリセットする。リセットトランジスタＲＳＴ１Ｃのその他の構成および動作等については、第１０実施形態のリセットトランジスタＲＳＴ１と同様でよい。
　転送トランジスタＴＧ１は、フォトダイオードＰＤとキャパシタ層Ｃ１との間に設けられており、フォトダイオードＰＤからの電荷をキャパシタ層Ｃ１または浮遊拡散領域ＦＤ１へ転送する。信号電荷の経路には、半導体層とシリコン酸化膜との界面がないので、電荷が経路途中でトラップされたりデトラップされたりしない。従って、転送トランジスタＴＧ１は、信号電荷をスムーズにキャパシタ層Ｃ１または浮遊拡散領域ＦＤ１へ転送することができる。転送トランジスタＴＧ１は、増幅トランジスタＡＭＰ１の機能のうち電荷の収集機能を担う。転送トランジスタＴＧ１のその他の構成および動作等については、第６実施形態の転送トランジスタＴＧ１と同様でよい。
　このように、画素１０が選択トランジスタＳＥＬ１Ｃ、リセットトランジスタＲＳＴ１Ｃおよび転送トランジスタＴＧ１をさらに備えることによって、チャネル変調トランジスタとしての増幅トランジスタＡＭＰ１は、キャパシタ層Ｃ１に電荷を蓄積する機能およびその電荷量に応じた信号を生成する機能だけを有する。フォトダイオードＰＤからキャパシタ層Ｃ１および浮遊拡散領域ＦＤ１への電荷転送機能、増幅トランジスタＡＭＰ１から信号電圧を垂直信号線ＶＳＬ１Ｃに伝達する選択機能、および、キャパシタ層Ｃ１をリセットするリエット機能は、転送トランジスタＴＧ１、選択トランジスタＳＥＬ１Ｃ、リセットトランジスタＲＳＴ１Ｃがそれぞれ実行する。これにより、増幅トランジスタＡＭＰ１の動作マージンを拡大することができ、垂直信号線ＶＳＬ１、ＶＳＬ２の信号電圧のダイナックレンジを拡大させることができる。
　尚、本実施形態による画素１０は、選択トランジスタＳＥＬ１Ｃ、リセットトランジスタＲＳＴ１Ｃおよび転送トランジスタＴＧ１のいずれか１つまたは２つを備えていてもよい。
　図７６は、第５２実施形態による画素１０の読出し動作の一例を示すタイミング図である。まず、画素１０は、浮遊拡散領域ＦＤ１およびキャパシタ層Ｃ１が電荷を蓄積していないリセット状態にあるものとする。
　ｔ１１までの信号電荷の蓄積動作では、電荷排出トランジスタＴＤ、選択トランジスタＳＥＬ１Ｃ、ＳＥＬ１ＦＤ、リセットトランジスタＲＳＴ１Ｃ、ＲＳＴ１が、オフになっている。一方、ゲート電圧Ｇ１がロウレベルであるので、増幅トランジスタＡＭＰ１がフォトダイオードＰＤからの信号電荷をキャパシタ層Ｃ１に蓄積する。尚、転送トランジスタＴＧ１は、この読出し動作においてオン状態を維持している。
　次に、ｔ１１において、電荷排出トランジスタＴＤがオンになり、フォトダイオードＰＤの電荷が排出され、蓄積期間が終了する。ｔ１１～ｔ１７が読出し期間となる。
　次に、ｔ１２において、選択トランジスタＳＥＬ１Ｃ、ＳＥＬ１ＦＤがオンになる。これにより、浮遊拡散領域ＦＤ１に蓄積された電荷量Ｑ２に基づく信号電圧が選択トランジスタＳＥＬ１ＦＤを介して垂直信号線ＶＳＬ１ＦＤに伝達される。また、ｔ１３において、増幅トランジスタＡＭＰ１は、ゲート電極Ｇ１がハイレベルに立ち上がり、オフになる。ｔ１４において、ゲート電極Ｇ１がロウレベルよりも高く、ハイレベルよりも低い中間レベルになり、増幅トランジスタＡＭＰ１は、キャパシタ層Ｃ１の電荷量Ｑ１に応じた電流を流す。これにより、キャパシタ層Ｃ１の電荷量Ｑ１に応じた信号電圧が垂直信号線ＶＳＬ１Ｃに伝達される。
　次に、ｔ１５において、リセットトランジスタＲＳＴ１Ｃ、ＲＳＴ１がオンになり、浮遊拡散領域ＦＤ１およびキャパシタ層Ｃ１の電荷が排除される。これにより、浮遊拡散領域ＦＤ１およびキャパシタ層Ｃ１がリセット状態になる。
　次に、ｔ１６において、リセットトランジスタＲＳＴ１Ｃ、ＲＳＴ１がオフになり、リセット動作が完了する。
　ｔ１６～ｔ１７において、浮遊拡散領域ＦＤ１およびキャパシタ層Ｃ１のリセット状態の信号が読み出される。これにより、信号電荷に応じた信号状態とリセット状態との両方の信号が得られる。
　次に、ｔ１７において、選択トランジスタＳＥＬ１Ｃ、ＳＥＬ１ＦＤがオフになる。これにより、画素１０が垂直信号線ＶＳＬ１Ｃ、ＶＳＬ１ＦＤから電気的に切断させる。
　信号状態およびリセット状態の信号がＡＤ変換される。ｔ１７～ｔ１８において、垂直信号線ＶＳＬ１Ｃからの信号はＣＤＳ処理される。また、垂直信号線ＶＳＬ１ＦＤからの信号は、ＤＤＳ（Double Data Sampling）処理される。尚、ｔ１５～ｔ１６のリセット動作において、キャパシタ層Ｃ１の電荷は完全に排除することができる。従って、信号処理部２６は、垂直信号線ＶＳＬ１Ｃからの信号によりＣＤＳ処理することができる。よって、キャパシタ層Ｃ１の信号電荷Ｑ１については、ｋＴＣノイズを抑制することができる。一方、浮遊拡散領域ＦＤ１の電荷は完全に排除することができない。従って、信号処理部２６は、垂直信号線ＶＳＬ１ＦＤからの信号をＣＤＳ処理することはできない。
　ｔ１８以降、蓄積動作に入り、ｔ１１～ｔ１８の動作が繰り返される。
　本実施形態によれば、浮遊拡散領域ＦＤ１の電荷Ｑ２についてｋＴＣノイズは抑制できないが、キャパシタ層Ｃ１の電荷Ｑ１の分については、ｋＴＣノイズを抑制することができる。また、本実施形態によれば、キャパシタ層Ｃ１および浮遊拡散領域ＦＤ１の両方から同時に信号を垂直信号線ＶＳＬ１Ｃ、ＶＳＬ１ＦＤに出力することができる。よって、フレームレートを高速化することができる。
　図７７は、第５２実施形態による画素１０の読出し動作の他の例を示すタイミング図である。この例では、選択トランジスタＳＥＬ１Ｃは、オフを維持しており、信号電荷Ｑ１、Ｑ２はともに選択トランジスタＳＥＬ１ＦＤを介して垂直信号線ＶＳＬ１ＦＤに出力される。
　ｔ１１までの蓄積動作は、図７６で説明した動作と同じでよい。これにより、フォトダイオードＰＤからの信号電荷がキャパシタ層Ｃ１および浮遊拡散領域ＦＤ１に蓄積される。
　次に、ｔ１１において、電荷排出トランジスタＴＤがオンになり、フォトダイオードＰＤの電荷が排出され、蓄積期間が終了する。ｔ１１～ｔ２４が読出し期間となる。ｔ１２において、増幅トランジスタＡＭＰ１は、ゲート電極Ｇ１がハイレベルに立ち上がり、オフになる。ｔ１３において、ゲート電極Ｇ１がロウレベルよりも高く、ハイレベルよりも低い中間レベルになり、増幅トランジスタＡＭＰ１は、キャパシタ層Ｃ１の電荷量Ｑ１に応じた電流を流す。これにより、キャパシタ層Ｃ１の電荷量Ｑ１に応じた信号電圧が垂直信号線ＶＳＬ１Ｃに伝達される。
　次に、ｔ１４において、選択トランジスタＳＥＬ１ＦＤがオンになる。これにより、浮遊拡散領域ＦＤ１に蓄積された電荷量Ｑ２に基づく信号電圧が選択トランジスタＳＥＬ１ＦＤを介して垂直信号線ＶＳＬ１ＦＤに伝達される。
　次に、ｔ１５において、リセットトランジスタＲＳＴ１をオンにして、浮遊拡散領域ＦＤ１の信号電荷Ｑ２を排除する。これにより、浮遊拡散領域ＦＤ１がリセット状態になる。
　次に、ｔ１６において、リセットトランジスタＲＳＴ１をオフにして、浮遊拡散領域ＦＤ１のリセット状態に基づく信号電圧が選択トランジスタＳＥＬ１ＦＤを介して垂直信号線ＶＳＬ１ＦＤに伝達される。この場合、浮遊拡散領域ＦＤ１の信号電荷Ｑ２の読出しは、上述と同様にＤＤＳ処理となる。
　次に、ｔ１７において、リセットトランジスタＲＳＴ１をオンにして、浮遊拡散領域ＦＤ１を再度リセット状態にする。
　次に、ｔ１８において、リセットトランジスタＲＳＴ１をオフにして、浮遊拡散領域ＦＤ１のリセット状態に基づく信号電圧が選択トランジスタＳＥＬ１ＦＤを介して垂直信号線ＶＳＬ１ＦＤに伝達される。このとき読み出されるリセット状態は、キャパシタ層Ｃ１のリセット状態と同じと考えてよい。
　次に、ｔ１９において、リセットトランジスタＲＳＴ１Ｃをオンにして、キャパシタ層Ｃ１の信号電荷Ｑ１を浮遊拡散領域ＦＤ１へ転送する。
　次に、ｔ２０において、リセットトランジスタＲＳＴ１Ｃをオフにして、浮遊拡散領域ＦＤ１の信号電荷Ｑ１に基づく信号電圧が選択トランジスタＳＥＬ１ＦＤを介して垂直信号線ＶＳＬ１ＦＤに伝達される。
　次に、ｔ２１において、リセットトランジスタＲＳＴ１をオンにして、浮遊拡散領域ＦＤ１の信号電荷Ｑ１を排除する。これにより、浮遊拡散領域ＦＤ１が再度リセット状態になる。
　次に、ｔ２２において、リセットトランジスタＲＳＴ１をオフにして、ｔ２３において選択トランジスタＳＥＬ１ＦＤをオフにする。さらに、ｔ２４において、電荷排出トランジスタＴＤをオフにすることによって、画素１０は、電荷の蓄積動作をすることができる。
　この例では、画素１０は、キャパシタ層Ｃ１のリセット状態を出力した後に、信号電荷Ｑ１の信号状態を出力している。従って、信号処理部２６は、キャパシタ層Ｃ１の信号電荷Ｑ１についてＣＤＳ処理を行うことができる。
　図７７の例では、信号電荷Ｑ１、Ｑ２はともに、同一浮遊拡散領域ＦＤ１で検出され、垂直信号線ＶＳＬ１ＦＤに出力される。従って、光電変換効率が異ならないため、信号電荷Ｑ１、Ｑ２の合成信号を算出する際に、キャパシタ層Ｃ１と浮遊拡散領域ＦＤ１の光電変換効率の相違を考慮する必要がない。
（第５３実施形態）
　図７８は、第５３実施形態による画素１０の構成の一例を示す等価回路図である。本実施形態による画素１０は、リセットトランジスタＲＳＴ１Ｃを備えているが、選択トランジスタＳＥＬ１Ｃと、転送トランジスタＴＧ１とが省略されている。本実施形態のその他の構成は、第５２実施形態と同様でよい。本実施形態は、第５２実施形態よりも画素領域２１を小さくしつつ、第５２実施形態と同様にダイナミックレンジを拡大することができる。
　本実施形態の動作は、選択トランジスタＳＥＬ１Ｃおよび転送トランジスタＴＧ１が省略されること以外、第５２実施形態のそれと基本的に同じでよい。従って、本実施形態は、第５２実施形態の効果を得ることができる。
（第５４実施形態）
　図７９は、第５４実施形態による画素１０の構成の一例を示す等価回路図である。本実施形態による画素１０は、リセットトランジスタＲＳＴ１Ｃおよび転送トランジスタＴＧ１を備えているが、選択トランジスタＳＥＬ１Ｃが省略されている。本実施形態のその他の構成は、第５２実施形態と同様でよい。本実施形態は、第５２実施形態よりも画素領域２１を小さくしつつ、第５２実施形態と同様にダイナミックレンジを拡大することができる。
　本実施形態の動作は、選択トランジスタＳＥＬ１Ｃが省略されること以外、第５２実施形態のそれと基本的に同じでよい。従って、本実施形態は、第５２実施形態の効果を得ることができる。
（第５５実施形態）
　図８０は、第５５実施形態による画素１０の構成の一例を示す等価回路図である。本実施形態による画素１０は、チャネル変調トランジスタを有さず、フォトダイオードＰＤに蓄積される信号電荷をＱ１とし、キャパシタ素子ＭＩＭ（Metal Insulator Metal）に蓄積される信号電荷をＱ２とする。キャパシタ素子ＭＩＭは、金属層、絶縁層、金属層を積層させたキャパシタ素子である。
　本実施形態において、信号電荷Ｑ１、Ｑ２は、同一の浮遊拡散領域ＦＤおよびソースフォロワ回路ＳＦ１を用いて検出される。よって、信号電荷をＱ１、Ｑ２は、浮遊拡散領域およびソースフォロワ回路の特性のばらつきの影響を受けることなく検出される。また、信号電荷Ｑ１、Ｑ２を用いることによって、ダイナミックレンジを大きくすることができる。
　画素１０は、転送トランジスタＴＧ１、ＴＧ２と、オーバーフロートランジスタＯＦと、キャパシタ素子ＭＩＭとを備えている。転送トランジスタＴＧ１は、フォトダイオードＰＤと浮遊拡散領域ＦＤとの間に接続されている。オーバーフロートランジスタＯＦは、フォトダイオードＰＤとキャパシタ素子ＭＩＭとの間に接続されている。転送トランジスタＴＧ２は、キャパシタ素子ＭＩＭと浮遊拡散領域ＦＤとの間に接続されている。即ち、オーバーフロートランジスタＯＦおよび転送トランジスタＴＧ２は、フォトダイオードＰＤと浮遊拡散領域ＦＤとの間に直列に接続されている。第３容量素子としてのキャパシタ素子ＭＩＭは、オーバーフロートランジスタＯＦと転送トランジスタＴＧ２との間のノードとグランド（基準電源）との間に接続されている。
　キャパシタ素子ＭＩＭの容量は、フォトダイオードＰＤの容量よりも大きい。また、キャパシタ素子ＭＩＭの容量は、キャパシタ層Ｃ２の容量よりも大きい。リセットトランジスタＲＳＴおよびソースフォロワ回路ＳＦ１の構成は、第５４実施形態のそれらと同様でよい。
　図８１は、第５５実施形態による画素１０の読出し動作の一例を示すタイミング図である。まず、初期状態として、フォトダイオードＰＤ、キャパシタ素子ＭＩＭおよび浮遊拡散領域ＦＤは、電荷を蓄積していない。
　次に、ｔ１以前において、フォトダイオードＰＤが光を受けて信号電荷を蓄積する。光量が少ない場合、フォトダイオードＰＤが信号電荷Ｑ１を蓄積する。光量が多い場合、フォトダイオードＰＤをオーバーフローした電荷がキャパシタ素子ＭＩＭに蓄積される。キャパシタ素子ＭＩＭに蓄積された信号電荷がＱ２となる。
　電荷蓄積が終了した後、キャパシタ素子ＭＩＭの読出し動作に入る。ｔ１において、選択トランジスタＳＥＬがオンになり、浮遊拡散領域ＦＤのリセット状態を検出する。
　次に、ｔ４～ｔ５において、転送トランジスタＴＧ２がオンになり、キャパシタ素子ＭＩＭの信号電荷を浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２に転送する。これにより、キャパシタ素子ＭＩＭの信号電荷Ｑ２に基づく信号電圧が選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに伝達される。信号電荷Ｑ２は、転送トランジスタＴＧ２をオンにしたまま検出される。従って、信号電荷Ｑ２は、浮遊拡散領域ＦＤ、キャパシタ層Ｃ２およびキャパシタ素子ＭＩＭの合成容量に応じた変換効率で検出される。
　次に、フォトダイオードＰＤの読出し動作に入る。ｔ６～ｔ７において、リセットトランジスタＲＳＴがオンになり、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２の電荷が排除され、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２がリセット状態となる。
　次に、ｔ７～ｔ８において、浮遊拡散領域ＦＤのリセット状態を検出する。
　次に、ｔ８～ｔ９において、転送トランジスタＴＧ１がオンになり、フォトダイオードＰＤの信号電荷Ｑ１を浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２に転送する。ｔ９～ｔ１０において、フォトダイオードＰＤの信号電荷Ｑ１に基づく信号電圧が選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに伝達される。信号電荷Ｑ１は、転送トランジスタＴＧ１をオフにした後、検出される。従って、信号電荷Ｑ１は、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２の容量に応じた変換効率で検出される。
　次に、ｔ１０～ｔ１１において、リセットトランジスタＲＳＴ、転送トランジスタＴＧ１、ＴＧ２、オーバーフロートランジスタＯＦがオンになる。これにより、浮遊拡散領域ＦＤ、キャパシタ層Ｃ２、キャパシタ素子ＭＩＭ、フォトダイオードＰＤから電荷が排除され、浮遊拡散領域ＦＤ、キャパシタ層Ｃ２、キャパシタ素子ＭＩＭ、フォトダイオードＰＤはリセット状態になる。
　次に、ｔ１１において、転送トランジスタＴＧ１およびオーバーフロートランジスタＯＦがオフになり、フォトダイオードＰＤをキャパシタ素子ＭＩＭおよび浮遊拡散領域ＦＤから電気的に分離する。さらに、ｔ１２において、リセットトランジスタＲＳＴがオフになり、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２が電源ＶＤＤから切断される。ｔ１３において、転送トランジスタＴＧ２がオフになり、キャパシタ素子ＭＩＭが浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２から切断される。ｔ１４において、選択トランジスタＳＥＬがオフ状態になり、画素１０は再度蓄積動作に入る。
　このように本実施形態によれば、光量が少ない場合、フォトダイオードＰＤのみが信号電荷Ｑ１を蓄積する。この場合、信号電荷Ｑ１は、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２の比較的小さい容量で検出される。これにより、画素１０は、微細な光を高変換効率で変換することができる。
　一方、光量が多い場合、キャパシタ素子ＭＩＭに蓄積された信号電荷Ｑ２は、浮遊拡散領域ＦＤ、キャパシタ層Ｃ２およびキャパシタ素子ＭＩＭの比較的大きな容量で検出される。これにより、画素１０は、光量の大きな光を変換することができる。
　また、本実施形態では、画素１０は、リセット状態を検出した後に、信号電荷Ｑ１、Ｑ２を検出している。従って、信号処理部２６は、信号電荷Ｑ１、Ｑ２のいずれに対応する信号にもＣＤＳ処理を行うことができる。従って、Ｓ／Ｎ比（Signal-to-Noise Ratio）の良好は信号を得ることができる。
　図８２は、第５５実施形態による画素１０の読出し動作の他の例を示すタイミング図である。まず、初期状態として、フォトダイオードＰＤ、キャパシタ素子ＭＩＭおよび浮遊拡散領域ＦＤは、電荷を蓄積していない。
　次に、ｔ１以前において、フォトダイオードＰＤが光を受けて信号電荷を蓄積する。この電荷蓄積動作は、図８１を参照して説明した通りである。
　電荷蓄積が終了した後、キャパシタ素子ＭＩＭの読出し動作に入る。ｔ１において、選択トランジスタＳＥＬがオンになり、ｔ２において、リセットトランジスタＲＳＴがオンになる。これにより、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２の電荷が排除され、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２はリセット状態になる。
　ｔ３において、リセットトランジスタＲＳＴがオフになり、浮遊拡散領域ＦＤのリセット状態を検出する。
　次に、ｔ４～ｔ５における信号電荷Ｑ２の読出し動作は、図８１のｔ４～ｔ５の読出し動作と同じでよい。
　次に、フォトダイオードＰＤの読出し動作に入る。ｔ６～ｔ７において、リセットトランジスタＲＳＴがオンになり、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２がリセット状態となる。
　ｔ７～ｔ１０におけるリセット状態の読出し動作、および、信号電荷Ｑ１の読出し動作は、図８１のｔ７～ｔ１０の読出し動作と同じでよい。
　次に、ｔ１０～ｔ１１において、リセットトランジスタＲＳＴ、転送トランジスタＴＧ１、ＴＧ２、オーバーフロートランジスタＯＦがオンになる。これにより、浮遊拡散領域ＦＤ、キャパシタ層Ｃ２、キャパシタ素子ＭＩＭ、フォトダイオードＰＤから電荷が排除され、浮遊拡散領域ＦＤ、キャパシタ層Ｃ２、キャパシタ素子ＭＩＭ、フォトダイオードＰＤはリセット状態になる。
　次に、ｔ１１において、リセットトランジスタＲＳＴがオフになり、ｔ１２において、転送トランジスタＴＧ１およびオーバーフロートランジスタＯＦがオフになり、ｔ１３において、転送トランジスタＴＧ２がオフになる。ｔ１４において、選択トランジスタＳＥＬがオフ状態になり、画素１０は再度蓄積動作に入る。
　この例では、信号電荷Ｑ１、Ｑ２を検出するごとに、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ１をリセットしている。従って、信号電荷Ｑ１と信号電荷Ｑ２との読出し信号に含まれるｋＴＣノイズ成分が互いに異なってしまう。このため、信号電荷Ｑ１、Ｑ２の読出し動作は、ＤＤＳ動作になる。しかしながら、検出可能な光量のダイナミックレンジを拡大することはできる。
（第５６実施形態）
　図８３は、第５６実施形態による画素１０の構成の一例を示す等価回路図である。本実施形態による画素１０は、キャパシタ素子としてＭＩＭ容量に代えて、ＣＣＤ素子およびキャパシタ層Ｃｃを用いている点で第５５実施形態と異なる。ＣＣＤ素子は、オーバーフロートランジスタＯＦと転送トランジスタＴＧ２との間に設けられており、キャパシタ層Ｃｃに蓄積された電荷を完全転送することができる。よって、信号電荷Ｑ１、Ｑ２に対応するいずれの信号もＣＤＳ処理することができる。従って、本実施形態によるＣＩＳは、Ｓ／Ｎ比の良好な信号を得ることができる。尚、キャパシタ層Ｃｃの容量は、フォトダイオードＰＤの容量よりも充分に大きい。
　本実施形態において、信号電荷をＱ１、Ｑ２は、同一の浮遊拡散領域ＦＤおよびソースフォロワ回路ＳＦ１を用いて検出される。よって、信号電荷Ｑ１、Ｑ２は、浮遊拡散領域およびソースフォロワ回路の特性のばらつきの影響を受けることなく検出される。また、フォトダイオードＰＤおよびキャパシタ層Ｃｃを用いることによって、ダイナミックレンジを大きくすることができる。
　本実施形態のその他の構成は、第５５実施形態の対応する構成と同様でよい。よって、第５６実施形態は、第５５実施形態と同様の効果も得ることができる。
　図８４は、第５６実施形態による画素１０の読出し動作の一例を示すタイミング図である。まず、初期状態として、フォトダイオードＰＤ、ＣＣＤ素子および浮遊拡散領域ＦＤは、電荷を蓄積していない。
　次に、ｔ１以前において、フォトダイオードＰＤが光を受けて信号電荷を蓄積する。オーバーフロートランジスタＯＦのゲート電圧はハイレベルとロウレベルとの間の略中間電圧Ｖｍとなっており、オンとオフとの中間の導通状態となっている。
　光量が少ない場合、フォトダイオードＰＤが信号電荷Ｑ１を蓄積する。光量が多い場合、フォトダイオードＰＤをオーバーフローした電荷がＣＣＤ素子の直下のキャパシタ層Ｃｃに蓄積される。キャパシタ層Ｃｃに蓄積された信号電荷がＱ２となる。
　電荷蓄積が終了した後、キャパシタ層Ｃｃの信号電荷Ｑ２の読出し動作に入る。ｔ１において、選択トランジスタＳＥＬがオンになり、浮遊拡散領域ＦＤのリセット状態を検出する。
　次に、ｔ４～ｔ５において、ＣＣＤ素子がオフになり、転送トランジスタＴＧ２がオンになる。これにより、キャパシタ層Ｃｃの信号電荷Ｑ２を浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２に転送する。ｔ５において、ＣＣＤ素子がオンになり、転送トランジスタＴＧ２がオフになる。
　次に、ｔ５～ｔ６において、キャパシタ層Ｃｃの信号電荷Ｑ２に基づく信号電圧が選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに伝達される。
　次に、フォトダイオードＰＤの読出し動作に入る。ｔ６～ｔ７において、リセットトランジスタＲＳＴがオンになり、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２がリセット状態となる。
　ｔ７～ｔ１０におけるリセット状態の読出し動作、および、信号電荷Ｑ１の読出し動作は、図８１のｔ７～ｔ１０の読出し動作と同じでよい。
　次に、ｔ１０～ｔ１１において、リセットトランジスタＲＳＴ、転送トランジスタＴＧ１、ＴＧ２がオンになる。ＣＣＤ素子はオフでよい。これにより、浮遊拡散領域ＦＤ、キャパシタ層Ｃ２、キャパシタ層Ｃｃ、フォトダイオードＰＤから電荷が排除され、浮遊拡散領域ＦＤ、キャパシタ層Ｃ２、キャパシタ素子ＭＩＭ、フォトダイオードＰＤはリセット状態になる。
　次に、ｔ１１において、転送トランジスタＴＧ１、ＴＧ２がオフになり、ＣＣＤ素子がオンになる。ｔ１２において、リセットトランジスタＲＳＴがオフになり、ｔ１３において、選択トランジスタＳＥＬがオフ状態になる。これにより、画素１０は再度蓄積動作に入る。
　本実施形態では、ＭＩＭ容量に代えてＣＣＤ素子およびキャパシタ層Ｃｃを用いているが、第５５実施形態と同様の効果を得ることができる。
　図８５は、第５６実施形態による画素１０の読出し動作の一例を示すタイミング図である。まず、初期状態として、フォトダイオードＰＤ、ＣＣＤ素子および浮遊拡散領域ＦＤは、電荷を蓄積していない。
　次に、ｔ１以前において、フォトダイオードＰＤが光を受けて信号電荷を蓄積する。電荷蓄積動作は、図８４で説明した通りである。
　電荷蓄積が終了した後、キャパシタ層Ｃｃの信号電荷Ｑ２の読出し動作に入る。ｔ１において、選択トランジスタＳＥＬがオンになり、浮遊拡散領域ＦＤのリセット状態を検出する。
　次に、ｔ２～ｔ３において、リセットトランジスタＲＳＴがオンになり、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２から電荷を排除してリセットする。浮遊拡散領域ＦＤで発生する暗電流が大きい場合、このようにリセット状態の読出しの直前に浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２の電荷を排除することによって、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２のリセット状態を正確に検出することができる。
　ｔ３において、リセットトランジスタＲＳＴがオフになり、リセット動作が終了した後、ｔ３～ｔ１０におけるキャパシタ層Ｃｃの信号電荷Ｑ２およびフォトダイオードＰＤの信号電荷Ｑ１の読出し動作は、図８４のｔ３～ｔ１０の動作と同様でよい。
　その後のｔ１０～ｔ１４のリセット動作も図８４のｔ１０～ｔ１４の動作と同様でよい。尚、図８５では、ｔ１１において、リセットトランジスタＲＳＴがオフになり、ｔ１３において、転送トランジスタＴＧ２がオフになっている。このように、リセットトランジスタＲＳＴと転送トランジスタＴＧ２がオフになるタイミングは逆であってもよい。
　このように、浮遊拡散領域ＦＤのリセット状態の読出しにおいて、その直前に浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２の電荷を排除してもよい。これにより、浮遊拡散領域ＦＤで発生する暗電流が大きい場合であっても、浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２のリセット状態を正確に検出することができる。
（第５７実施形態）
　図８６は、第５７実施形態による画素１０の構成の一例を示す等価回路図である。本実施形態によれば、フォトダイオードＰＤと浮遊拡散領域ＦＤとの間にＣＣＤ素子および転送トランジスタＴＧ３が設けられている。ＣＣＤ素子の直下には、キャパシタ層Ｃｃが設けられている。キャパシタ層Ｃｃは、ＣＣＤ素子の動作によってフォトダイオードＰＤからの電荷を蓄積することができる。例えば、ＣＣＤ素子のゲート電圧がハイレベルに立ち上げられることによって、キャパシタ層Ｃｃは、電荷（例えば、電子）を蓄積する。ＣＣＤ素子は、転送トランジスタＴＧ３を介して浮遊拡散領域ＦＤに接続されるものの、浮遊拡散領域ＦＤに直接接続はされていない。
　本実施形態では、光量が少ない場合、フォトダイオードＰＤからの電荷は、ＣＣＤ素子の直下のキャパシタ層Ｃｃに蓄積される。キャパシタ層Ｃｃに蓄積された信号電荷がＱ１である。光量が多い場合、キャパシタ層Ｃｃをオーバーフローした電荷が転送トランジスタＴＧ３を介して浮遊拡散領域ＦＤおよびキャパシタ層Ｃ２に蓄積される。キャパシタ層Ｃ２に蓄積された信号電荷がＱ２となる。
　浮遊拡散領域ＦＤ、キャパシタ層Ｃ２、リセットトランジスタＲＳＴ、ソースフォロワ回路ＳＦ１の構成は、第５６実施形態のそれらの構成と同様でよい。
　本実施形態では、まず、浮遊拡散領域ＦＤの信号電荷Ｑ２に応じた信号電圧を垂直信号線ＶＳＬに読み出す。この場合、浮遊拡散領域ＦＤの信号電荷Ｑ２を検出した後、浮遊拡散領域ＦＤのリセット状態を検出する。従って、信号電荷Ｑ２の読出しは、ＤＤＳ動作となる。
　次に、ＣＣＤ素子のゲート電圧を立ち下げ、かつ、転送トランジスタＴＧ３のゲート電圧を立ち上げることによって、キャパシタ層Ｃｃの電荷Ｑ１を浮遊拡散領域ＦＤへ転送する。これにより、浮遊拡散領域ＦＤの信号電荷Ｑ１に応じた信号電圧を垂直信号線ＶＳＬに読み出す。このとき、浮遊拡散領域ＦＤのリセット状態を検出した後、キャパシタ層Ｃｃの信号電荷Ｑ１を検出することができる。従って、信号電荷Ｑ１の読出しは、ＣＤＳ処理可能となる。
　本実施形態においても、信号電荷をＱ１、Ｑ２は、同一の浮遊拡散領域ＦＤおよびソースフォロワ回路ＳＦ１を用いて検出される。よって、信号電荷Ｑ１、Ｑ２は、浮遊拡散領域およびソースフォロワ回路の特性のばらつきの影響を受けることなく検出される。また、フォトダイオードＰＤおよびキャパシタ層Ｃｃを用いることによって、ダイナミックレンジを大きくすることができる。
（第５８実施形態）
　図８７は、第５８実施形態による画素１０の構成の一例を示す等価回路図である。図８８は、第５８実施形態による画素１０のレイアウトの一例を示す平面図である。本実施形態によれば、画素１０は、フォトダイオードＰＤの電荷を排出する電荷排出トランジスタＴＤをさらに備えている。電荷排出トランジスタＴＤは、電源ＶＤＤとフォトダイオードＰＤのカソードとの間に接続されており、フォトダイオードＰＤに蓄積された電荷（例えば、電子）を電源ＶＤＤへ排出することができる。よって、Ｓ／Ｎ比の良好は信号を得ることができる。
　図８８に示す平面レイアウトにおいて、ＣＣＤ素子は、フォトダイオードＰＤの一辺に隣接して配置されており、ＣＣＤ素子に隣接して転送トランジスタＴＧ３、浮遊拡散領域ＦＤ、リセットトランジスタＲＳＴ、電源ＶＤＤの順に隣接して配置されている。電荷排出トランジスタＴＤは、ＣＣＤ素子が配置されている辺とは反対側のフォトダイオードＰＤの辺に配置されている。電荷排出トランジスタＴＤは、例えば、ｎ型ＭＯＳＦＥＴである。フォトダイオードＰＤが光Ｌを受ける際には、電荷排出トランジスタＴＤはオフしている。フォトダイオードＰＤが光Ｌを受けていないときには、電荷排出トランジスタＴＤはオンする。
　第５８実施形態のその他の構成は、第５７実施形態の対応する構成と同様でよい。これにより、第５８実施形態は、第５７実施形態の効果も得ることができる。
　図８９～図９６は、第５８実施形態による画素１０の動作を示すポテンシャル図である。図８９～図９６は、図８８のＡ－Ａ線に沿った断面におけるポテンシャルを示す。横軸は、位置を示し、縦軸は、ポテンシャルを示している。尚、ポテンシャルは、下方が正極方向となっている。
　図８９～図９１は、信号電荷Ｑ１、Ｑ２を別々に蓄積する例である。
　図８９に示すように、まず、リセットトランジスタＲＳＴのゲート電圧をハイレベルにして、リセットトランジスタＲＳＴをオンにする。これにより、浮遊拡散領域ＦＤの電荷（例えば、電子）を排除してリセット状態にする。
　次に、図９０に示すように、リセットトランジスタＲＳＴをオフにした後、浮遊拡散領域ＦＤのリセット状態に応じた信号電圧がまずソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される。また、信号電荷の蓄積動作が開始される。このとき、ＣＣＤ素子のポテンシャル電位は、転送トランジスタＴＧ３のポテンシャル電位よりも低い。これにより、信号電荷Ｑ２がＣＣＤ素子を通過して浮遊拡散領域ＦＤに蓄積される。信号電荷Ｑ１はキャパシタ層Ｃｃにはまだ蓄積されない。
　信号電荷Ｑ２の蓄積後、浮遊拡散領域ＦＤに蓄積された信号電荷Ｑ２に応じた信号電圧がソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される。
　次に、図９１に示すように、転送トランジスタＴＧ３のゲート電圧をロウレベルにし、ＣＣＤ素子のゲート電圧よりも低いポテンシャルにする。これにより、ＣＣＤ素子の直下のキャパシタ層Ｃｃに信号電荷Ｑ１が蓄積される。
　信号電荷Ｑ１の蓄積後、図９２に示すように、電荷排出トランジスタＴＤがオンになり、フォトダイオードＰＤの電荷が排除される。
　次に、図９３に示すように、リセットトランジスタＲＳＴをオンにする。これにより、浮遊拡散領域ＦＤの信号電荷Ｑ２を排除してリセット状態にする。次に、図９４に示すように、リセットトランジスタＲＳＴをオフにした後、浮遊拡散領域ＦＤのリセット状態に応じた信号電圧がソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される。
　次に、図９５に示すように、転送トランジスタＴＧ３をオンにし、信号電荷Ｑ１が浮遊拡散領域ＦＤに転送される。次に、図９６に示すように、転送トランジスタＴＧ３をオフにした後、浮遊拡散領域ＦＤに転送された信号電荷Ｑ１に応じた信号電圧がソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される。その後、図８９のリセット状態に戻る。
　本実施形態によれば、信号電荷Ｑ１、Ｑ２のいずれも、浮遊拡散領域ＦＤのリセット状態を検出した後に検出されている。従って、信号電荷Ｑ１、Ｑ２の読出しは、ともにＣＤＳ処理可能となる。従って、Ｓ／Ｎ比の向上につながる。
　信号電荷Ｑ１、Ｑ２は、それぞれ個別に蓄積された電荷であってもよい。しかし、ＣＣＤ素子のキャパシタ層Ｃｃからオーバーフローした電荷を信号電荷Ｑ２として浮遊拡散領域ＦＤに蓄積してもよい。この場合、信号電荷がキャパシタ層Ｃｃの容量より少ない場合、信号電荷はキャパシタ層Ｃｃをオーバーフローしないので、キャパシタ層Ｃｃのみに信号電荷Ｑ１が蓄積され、信号電荷Ｑ２はゼロとなる。一方、信号電荷がキャパシタ層Ｃｃの容量より多い場合、信号電荷は、キャパシタ層Ｃｃをオーバーフローし、浮遊拡散領域ＦＤに蓄積される。この場合、キャパシタ層Ｃｃおよび浮遊拡散領域ＦＤの両方に信号電荷Ｑ１、Ｑ２が蓄積される。
　このように、信号電荷Ｑ２は、キャパシタ層Ｃｃからオーバーフローした信号電荷であってもよい。これより、キャパシタ層Ｃｃおよび浮遊拡散領域ＦＤを用いることによって、検出可能な信号電荷量を多くすることができるので、画素１０のダイナミックレンジを大きくすることができる。
（第５９実施形態）
　図９７は、第５９実施形態による画素１０の構成の一例を示す等価回路図である。図９８は、第５９実施形態による画素１０のレイアウトの一例を示す平面図である。本実施形態による画素１０は、フォトダイオードＰＤと転送トランジスタＴＧ３との間に直列に接続された複数のＣＣＤ素子ＣＣＤ１，ＣＣＤ２（以下、単に、ＣＣＤ１、ＣＣＤ２と呼ぶ）を備えている。ＣＣＤ１の直下には、キャパシタ層Ｃｃ１が設けられている。ＣＣ２の直下には、キャパシタ層Ｃｃ２が設けられている。浮遊拡散領域ＦＤには、キャパシタ層Ｃ２は接続されていない。
　図９８に示す平面レイアウトにおいて、ＣＣＤ１は、フォトダイオードＰＤの一辺に隣接して配置されており、ＣＣＤ１に隣接してＣＣＤ２が配置されている。また、ＣＣＤ２に隣接して転送トランジスタＴＧ３、浮遊拡散領域ＦＤ、リセットトランジスタＲＳＴ、電源ＶＤＤの順に隣接して配置されている。電荷排出トランジスタＴＤは、ＣＣＤ素子が配置されている辺とは反対側のフォトダイオードＰＤの辺に配置されている。
　本実施形態では、ＣＣＤ１の直下のキャパシタ層Ｃｃ１が信号電荷Ｑ１を蓄積し、ＣＣｄ２の直下のキャパシタ層Ｃｃ２が信号電荷Ｑ２を蓄積する。第５８実施形態と同様に、信号電荷Ｑ１、Ｑ２は、別々に蓄積されてもよい。あるいは、まずキャパシタ層Ｃｃ１に信号電荷Ｑ１を蓄積し、キャパシタ層Ｃｃ１からオーバーフローした信号電荷を信号電荷Ｑ２としてキャパシタ層Ｃｃ２に蓄積してもよい。さらに、キャパシタ層Ｃｃ１およびＣｃ２からオーバーフローした信号電荷を、浮遊拡散領域ＦＤに蓄積してもよい。これにより、検出可能な信号電荷量を多くすることができるので、画素１０のダイナミックレンジを大きくすることができる。
　また、本実施形態においても、信号電荷をＱ１、Ｑ２は、同一の浮遊拡散領域ＦＤおよびソースフォロワ回路ＳＦ１を用いて検出される。よって、信号電荷Ｑ１、Ｑ２は、浮遊拡散領域およびソースフォロワ回路の特性のばらつきの影響を受けることなく検出される。
　第５９実施形態のその他の構成は、第５８実施形態の対応する構成と同様でよい。これにより、第５９実施形態は、第５８実施形態の効果も得ることができる。
　図９９～図１０８は、第５９実施形態による画素１０の動作を示すポテンシャル図である。図９９～図１０８は、図９８のＡ－Ａ線に沿った断面におけるポテンシャルを示す。横軸は、位置を示し、縦軸は、ポテンシャルを示している。尚、ポテンシャルは、下方が正極方向となっている。
　図９９～図１０８は、信号電荷Ｑ１、Ｑ２を別々に蓄積する例である。
　図９９に示すように、まず、リセットトランジスタＲＳＴおよび転送トランジスタＴＧ３のそれぞれのゲート電圧をハイレベルにして、リセットトランジスタＲＳＴおよび転送トランジスタＴＧ３をオンにする。これにより、浮遊拡散領域ＦＤ、ＣＣＤ１およびＣＣＤ２の電荷（例えば、電子）を排除してリセット状態にする。
　次に、図１００に示すように、リセットトランジスタＲＳＴおよび転送トランジスタＴＧ３をオフにして、信号電荷の蓄積動作が開始される。このとき、ＣＣＤ２のゲート電圧を転送トランジスタＴＧ３のゲート電圧よりもハイレベルにする。これにより、信号電荷Ｑ２がＣＣＤ２のキャパシタ層Ｃｃ２に蓄積される。また、このとき、ＣＣＤ２のゲート電圧は、ＣＣＤ１のゲート電圧よりもポテンシャルが低いので、キャパシタ層Ｃｃ１に信号電荷Ｑ１は蓄積されない。
　次に、図１０１に示すように、ＣＣＤ１のゲート電圧をハイレベルにし、ＣＣＤ１のキャパシタ層Ｃｃ２に信号電荷Ｑ１を蓄積する。
　信号電荷Ｑ１、Ｑ２の蓄積動作の後、図１０２に示すように、リセットトランジスタＲＳＴのゲート電圧をハイレベルにして、浮遊拡散領域ＦＤを再度リセット状態にする。これにより、浮遊拡散領域ＦＤにおけるＰＬＳのノイズ成分を排除することができる。リセットトランジスタＲＳＴをオフにした後、浮遊拡散領域ＦＤのリセット状態に応じた信号電圧がまずソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される。
　次に、図１０３に示すように、転送トランジスタＴＧ３のゲート電圧をハイレベルにする。これにより、転送トランジスタＴＧ３がオンになり、ＣＣＤ１の信号電荷Ｑ２が浮遊拡散領域ＦＤへ転送される。
　次に、図１０４に示すように、転送トランジスタＴＧ３のゲート電圧がロウレベルになり、転送トランジスタＴＧ３がオフになる。次に、浮遊拡散領域ＦＤに蓄積された信号電荷Ｑ２に応じた信号電圧がソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される。
　次に、図１０５に示すように、ＣＣＤ１のゲート電圧がＣＣＤ２のゲート電圧よりもロウレベルになり、キャパシタ層Ｃｃ１の信号電荷Ｑ１がＣＣＤ２に転送される。
　信号電荷Ｑ２に応じた信号電圧が読み出された後、リセットトランジスタＲＳＴを再度オンにして、図１０６に示すように、浮遊拡散領域ＦＤの信号電荷Ｑ２を排除してリセット状態にする。リセットトランジスタＲＳＴをオフにした後、浮遊拡散領域ＦＤのリセット状態に応じた信号電圧がまずソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される。
　次に、図１０７に示すように、転送トランジスタＴＧ３のゲート電圧をハイレベルにする。これにより、転送トランジスタＴＧ３がオンになり、ＣＣＤ１に転送された信号電荷Ｑ１が浮遊拡散領域ＦＤへさらに転送される。
　次に、図１０８に示すように、浮遊拡散領域ＦＤに蓄積された信号電荷Ｑ１に応じた信号電圧がソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される。
　その後、図９９を参照して説明したように、リセットトランジスタＲＳＴのゲート電圧がハイレベルになり、リセットトランジスタＲＳＴがオンになる。これにより、浮遊拡散領域ＦＤの信号電荷Ｑ１が排除されリセットされる。
　本実施形態では、浮遊拡散領域ＦＤのリセット状態を検出した後、キャパシタ層Ｃｃ１、Ｃｃ２の信号電荷Ｑ１、Ｑ２を検出することができる。従って、信号電荷Ｑ１、Ｑ２の読出しは、ＣＤＳ処理可能である。その結果、Ｓ／Ｎ比の向上につながる。
　このように、信号電荷Ｑ１、Ｑ２は、それぞれ別々にＣＣＤ１、ＣＣＤ２に蓄積された電荷であってもよい。しかし、ＣＣＤ１のキャパシタ層Ｃｃ１からオーバーフローした電荷を信号電荷Ｑ２としてＣＣＤ２に蓄積してもよい。この場合、信号電荷がキャパシタ層Ｃｃ１の容量より少ない場合、信号電荷はキャパシタ層Ｃｃ１をオーバーフローしないので、キャパシタ層Ｃｃ１のみに信号電荷Ｑ１が蓄積され、信号電荷Ｑ２はゼロとなる。一方、信号電荷がキャパシタ層Ｃｃ１の容量より多い場合、信号電荷は、キャパシタ層Ｃｃ１をオーバーフローし、キャパシタ層Ｃｃ２に蓄積される。この場合、キャパシタ層Ｃｃ１、Ｃｃ２の両方に信号電荷Ｑ１、Ｑ２が蓄積される。このようにキャパシタ層Ｃｃ１、Ｃｃ２を用いることによって、検出可能な信号電荷量を多くすることができるので、画素１０のダイナミックレンジを大きくすることができる。
（第６０実施形態）
　図１０９は、第６０実施形態による画素１０の構成の一例を示す等価回路図である。図１１０は、第６０実施形態による画素１０のレイアウトの一例を示す平面図である。本実施形態による画素１０は、ＣＣＤ１とフォトダイオードＰＤとの間に転送トランジスタＴＧ４をさらに備えている。転送トランジスタＴＧ４は、フォトダイオードＰＤの信号電荷をＣＣＤ１のキャパシタ層Ｃｃ１へ転送することができる。転送トランジスタＴＧ４を設けることによって、フォトダイオードＰＤからＣＣＤ１へ転送される信号電荷量の範囲を大きくすることができる。
　第６０実施形態のその他の構成は、第５９実施形態の対応する構成と同様でよい。これにより、第６０実施形態は、第５９実施形態の効果も得ることができる。
　図１１１は、第６０実施形態による画素１０の動作を示すタイミング図である。図１１２～図１２１は、第６０実施形態による画素１０の動作を示すポテンシャル図である。図１１２～図１２１は、図１１０のＡ－Ａ線に沿った断面におけるポテンシャルを示す。横軸は、位置を示し、縦軸は、ポテンシャルを示している。尚、ポテンシャルは、下方が正極方向となっている。図１１１～図１２１を参照して、本実施形態による画素１０の動作を説明する。
　図１１１～図１２１は、信号電荷Ｑ１、Ｑ２を別々に蓄積する例である。
　図１１２に示すように、まず、リセットトランジスタＲＳＴおよび転送トランジスタＴＧ３のそれぞれのゲート電圧をハイレベルにして、リセットトランジスタＲＳＴおよび転送トランジスタＴＧ３をオンにする。これにより、浮遊拡散領域ＦＤ、ＣＣＤ１およびＣＣＤ２の電荷（例えば、電子）を排除してリセット状態にする。
　次に、図１１３に示すように、リセットトランジスタＲＳＴおよび転送トランジスタＴＧ３をオフにして、信号電荷の蓄積を開始する。このとき、ＣＣＤ２および転送トランジスタＴＧ４のゲート電圧をハイレベルにして、ＣＣＤ２および転送トランジスタＴＧ４をオンにする。これにより、フォトダイオードＰＤからの信号電荷がＣＣＤ２のキャパシタ層Ｃｃ２に信号電荷Ｑ２として蓄積される（図１１１のｔ１以前）。このとき、ＣＣＤ１のゲート電圧は、ＣＣＤ２のゲート電圧よりも低いので、キャパシタ層Ｃｃ１に信号電荷Ｑ１は蓄積されない。尚、図１１１のｔ１以前において、電荷排出トランジスタＴＤ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、ＣＣＤ１は、オフになっている。
　次に、図１１４に示すように、ＣＣＤ１のゲート電圧をハイレベルにし、ＣＣＤ１のキャパシタ層Ｃｃ１に信号電荷Ｑ１を蓄積する（ｔ１～ｔ２）。信号電荷Ｑ１の蓄積動作の後、転送トランジスタＴＧ４のゲート電圧をロウレベルに戻し、転送トランジスタＴＧ４をオフにする（ｔ２）。また、このとき、電荷排出トランジスタＴＤをオンにして、フォトダイオードＰＤの電荷を排出する。次に、選択トランジスタＳＥＬがオンになる（ｔ３）。
　図１１５に示すように、リセットトランジスタＲＳＴのゲート電圧をハイレベルにして、浮遊拡散領域ＦＤをリセット状態にする。これにより、浮遊拡散領域ＦＤにおけるＰＬＳのノイズ成分を排除することができる。リセットトランジスタＲＳＴをオフにした後、浮遊拡散領域ＦＤのリセット状態に応じた信号電圧がソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される（ｔ４～ｔ５）。
　次に、図１１６に示すように、転送トランジスタＴＧ３のゲート電圧をハイレベルにする。これにより、転送トランジスタＴＧ３がオンになり、ＣＣＤ１の信号電荷Ｑ２が浮遊拡散領域ＦＤへ転送される（ｔ５～ｔ６）。
　次に、図１１７に示すように、転送トランジスタＴＧ３のゲート電圧がロウレベルになり、転送トランジスタＴＧ３がオフになる。次に、浮遊拡散領域ＦＤに蓄積された信号電荷Ｑ２に応じた信号電圧がソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される（ｔ６～ｔ７）。
　次に、図１１８に示すように、ＣＣＤ１のゲート電圧がＣＣＤ２のゲート電圧よりもロウレベルになり、キャパシタ層Ｃｃ１の信号電荷Ｑ１がＣＣＤ２に転送される（ｔ７）。
　信号電荷Ｑ２に応じた信号電圧が読み出された後、リセットトランジスタＲＳＴを再度オンにして、図１１９に示すように、浮遊拡散領域ＦＤの信号電荷Ｑ２を排除してリセット状態にする（ｔ８）。これにより、浮遊拡散領域ＦＤにおけるＰＬＳのノイズ成分を排除することができる。リセットトランジスタＲＳＴをオフにした後、浮遊拡散領域ＦＤのリセット状態に応じた信号電圧がソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される（ｔ８～ｔ９）。
　次に、図１２０に示すように、転送トランジスタＴＧ３のゲート電圧をハイレベルにする。このとき、ＣＣＤ２のゲート電圧をロウレベルにしてもよい。これにより、転送トランジスタＴＧ３がオンになり、ＣＣＤ２に転送された信号電荷Ｑ１が浮遊拡散領域ＦＤへさらに転送される（ｔ１０～ｔ１１）。
　次に、図１２１に示すように、転送トランジスタＴＧ３をオフにする（ｔ１１）。このとき、ＣＣＤ２のゲート電圧をハイレベルにする。次に、浮遊拡散領域ＦＤに蓄積された信号電荷Ｑ１に応じた信号電圧がソースフォロワ回路ＳＦ１を介して垂直信号線ＶＳＬに出力される（ｔ１１～ｔ１２）。
　その後、選択トランジスタＳＥＬ、ＣＣＤ１、電荷排出トランジスタＴＤがオフになり、転送トランジスタＴＧ４がオンになる。さらに、リセットトランジスタＲＳＴがオンになり、浮遊拡散領域ＦＤの信号電荷Ｑ１が排除され、リセットされる。その後、蓄積動作が繰り返される。
　このように、信号電荷Ｑ１、Ｑ２は、それぞれ別々に読み出されてもよい。また、信号電荷Ｑ２は、キャパシタ層Ｃｃからオーバーフローした信号電荷であってもよい。これより検出可能な信号電荷量を多くすることができるので、画素１０のダイナミックレンジを大きくすることができる。
　本実施形態では、浮遊拡散領域ＦＤのリセット状態を検出した後、キャパシタ層Ｃｃ１、Ｃｃ２の信号電荷Ｑ１、Ｑ２を検出することができる。従って、信号電荷Ｑ１、Ｑ２の読出しは、ＣＤＳ処理可能である。その結果、Ｓ／Ｎ比の向上につながる。
（第６１実施形態）
　図１２２は、第６１実施形態による画素１０の一例を示すレイアウト図とその略図である。図１２３は、第６１実施形態による画素領域２１における画素１０の配置例を示す概略図である。図１２４は、画素１０に対する光の入射方向を示す図である。図１２２の右側“Ｆ”は、左側の画素１０のレイアウトを示すものとする。以下、レイアウトＦは、図１２２の画素１０を便宜的に示す。尚、レイアウトＦは、図７１に示す構成を示しているが、他の実施形態の画素１０であってもよい。
　図１２３において、画素領域２１の中心線Ｌｃ１を境界として領域Ｒａでは、画素１０は、図１２２のレイアウトＦで配置されている。一方、領域Ｒｂにおいて、画素１０は、図１２２のレイアウトＦを左右反転（鏡面反転）させた鏡像レイアウトで配置されている。領域Ｒａ、Ｒｂは、画素領域２１の中心線Ｌｃ１において左右対称に設けられている。尚、画素１０の数は特に限定しない。
　通常、光は、画素領域２１の中心部においては画素領域２１の光入射面に対して略垂直方向に入射する。しかし、光は、画素領域２１の中心から離れるにしたがって、ＯＣＬ（On Chip Lens）の影響により、光入射面に対して傾斜して画素領域２１に入射する。この場合、画素領域２１における入射光は、同心円状のシェーディングを生じる。従って、画素領域２１における画素１０の中心から距離および位置に依存して、受光角度が変わり、各画素１０の感度がばらついたり、画素１０間における混色の問題が生じる。
　例えば、図１２２に示すように、画素１０において、フォトダイオードＰＤの配置が局所的に偏っている場合がある。上述のとおり、画素領域２１において、光は、画素領域２１の中心からの距離および位置に依存して画素１０に対して傾斜して入射する。光はフォトダイオードＰＤに入射すれば、信号電荷に変換される。しかし、フォトダイオードＰＤ以外の浮遊拡散領域ＦＤ等に入射するとノイズの原因となる。従って、光は、できるだけ多くフォトダイオードＰＤに入射させることが好ましい。
　しかし、フォトダイオードＰＤの配置は偏在するため、もし、画素１０を同一の向きに配置した場合、フォトダイオードＰＤへ入射する光量は、画素領域２１の中心からの距離および位置に依存して変化する。
　これに対し、本実施形態では、図１２３に示すように、画素領域２１の中心線Ｌｃ１を境界として左右対称のレイアウトで配置されている。領域ＲａおよびＲｂの両方の各画素１０において、フォトダイオードＰＤは、画素１０内の他の構成よりも中心線Ｌｃ１に近くなるように配置される。即ち、各画素１０は、フォトダイオードＰＤが中心線Ｌｃ１側に偏在するような向きに配置される。これにより、領域Ｒａ、Ｒｂのいずれにおいても、光は、図１２４の矢印Ａ１方向から入射する。その結果、画素領域２１の中心から傾斜する入射光が、画素１０内の他のトランジスタや浮遊拡散領域ＦＤよりもフォトダイオードＰＤに入射しやすくなる。これにより、画素領域２１が光の入射角の影響を受け難くし、シェーディングの影響、感度のばらつき、混色の問題を抑制することができる。また、この配置により、浮遊拡散領域ＦＤへの光の入射が或る程度抑制できるので、ＰＬＳによるノイズも抑制され得る。
　図１２５は、第６１実施形態による画素領域２１における画素１０の他の配置例を示す概略図である。図１２４では、画素領域２１の受光面内において、画素領域２１の中心線Ｌｃ１、Ｌｃ２によって、画素領域２１を４つの領域Ｒａ、Ｒｂ、Ｒｃ、Ｒｄに分割している。中心線Ｌｃ１、ＬＣ２は、互いに略直交する画素領域２１の中心線である。画素領域２１において、複数の画素１０は、中心線Ｌｃ１を境界に左右対称、かつ、中心線Ｌｃ２を境界に前後対称に配置されている。この例では、領域Ｒａ～Ｒｄの各画素１０において、フォトダイオードＰＤは、画素１０内の他の構成よりも中心線Ｌｃ１、Ｌｃ２（中心ＣＮＴ）に近くなるように配置される。即ち、各画素１０は、フォトダイオードＰＤが中心線Ｌｃ１、Ｌｃ２（中心ＣＮＴ）側に偏在するような向きに配置される。これにより、領域Ｒａ～Ｒｄのいずれにおいても、光は、図１２４の矢印Ａ１方向から入射する。その結果、画素領域２１の中心から傾斜する入射光が、画素１０内の他のトランジスタや浮遊拡散領域ＦＤよりもフォトダイオードＰＤに入射しやすくなる。これにより、画素領域２１が光の入射角の影響を受け難くし、シェーディングの影響、感度のばらつき、混色の問題を抑制することができる。また、この配置により、浮遊拡散領域ＦＤへの光の入射が或る程度抑制できるので、ＰＬＳによるノイズも抑制され得る。
　図１２３、図１２５の例では、画素１０のレイアウトは、２象限または４象限に分割されているが、３象限、５象限以上に分割されてもよい。この場合、中心ＣＮＴを通過する線で略均等に分割されることが好ましい。また、いずれの象限においても、画素１０のフォトダイオードＰＤが中心ＣＮＴ寄りに配置されることが好ましい。
（第６２実施形態）
　図１２６は、受光素子の構成例を示すブロック図である。受光素子１は、図２の構成に対してフレームメモリＦＭ１、ＦＭ２をさらに備えている。フレームメモリＦＭ１、ＦＭ２は、カラム処理部２３と、水平駆動部２４との間に設けられており、カラム処理部２３でＡＤ変換後のデジタル信号を格納する。フレームメモリＦＭ１、ＦＭ２は、それぞれ１フレーム分のデジタル信号を格納する。フレームは、画像を構成するデータであり、複数のフレームで動画を構成する。フレームレートが高い場合、単位時間に多くのフレームが必要とされる。例えば、画像は、１秒間に６０フレームまたは１２０フレームで構成される。フレームメモリの数は、画素１０のダイナミックレンジを拡大するために使用される。尚、フレームメモリの数は、特に限定しない。
　図１２７は、信号電荷Ｑ１、Ｑ２に応じたデジタル信号を格納可能な受光素子の構成例を示す斜視図である。
　画素１０は、第１半導体チップＣｈｉｐ１に設けられている。一方、カラム処理部２３、信号処理部２６、フレームメモリＦＭ１、ＦＭ２等の回路は、第２半導体チップＣｈｉｐ２に設けられている。半導体チップＣｈｉｐ１、Ｃｈｉｐ２は、相互に貼合されており、それぞれの垂直信号線ＶＳＬの配線同士が接合されている（Ｃｕ－Ｃｕ接合）。これにより、半導体チップＣｈｉｐ１、Ｃｈｉｐ２は、１つの受光素子として機能する。
　尚、カラム処理部２３、信号処理部２６、フレームメモリＦＭ１、ＦＭ２等の回路の一部は、半導体チップＣｈｉｐ１に設けてもよい。
（第６３実施形態）
　図１２８は、各フレームの信号強度の推定方法の一例を示す概念図である。１フレームの期間（例えば、１／６０秒）において、信号電荷は、画素１０内のフォトダイオードＰＤに蓄積される。しかし、入射光の光量が非常に大きい場合、１フレーム期間において、信号電荷が画素１０からオーバーフローするおそれがある。特に、画素１０が微細化されると、フォトダイオードＰＤの容量（飽和電荷量）が小さくなり、オーバーフローする可能性が高くなる。そこで、本実施形態によれば、画素１０内のフォトダイオードＰＤが１フレーム期間の一部の信号電荷を蓄積し、信号処理部２６がその一部の信号電荷を用いて、１フレーム全体の信号電荷を推測する。
　例えば、本実施形態による受光素子は、１フレーム期間を８分割して８回のシャッタ期間で信号電荷を蓄積するものとする。データＤＴ１～ＤＴ８は、８回のシャッタ期間で蓄積された信号電荷に対応する信号である。この場合、８回のシャッタ期間に対応するすべての信号電荷を蓄積すると、フォトダイオードＰＤがオーバーフローする場合がある。
　一方、本実施形態では、例えば、フォトダイオードＰＤは、最初の２回のシャッタ期間に対応する信号電荷のみを蓄積し、信号処理部２６は、この２つの信号電荷に対応するデータＤＴ１、ＤＴ２からデータＤＴ８を推定する。データＤＴ８は、データＤＴ１、ＤＴ２の略線形の延長線上にあると推定してもよい。推定方法は、平均二乗法の回帰直線を用いればよい。このように１フレームの一部のシャッタ期間の信号から該フレーム全体の信号を推定することによって、フォトダイオードＰＤの容量が小さくても、検出可能な光量のダイナミックレンジを実質的に拡大することができる。
　尚、フォトダイオードＰＤは、３回～ｋ回（ｋ＝３～７）のシャッタに対応する信号電荷を蓄積し、信号処理部２６は、これらの信号電荷に対応するデータＤＴ１～ＤＴｋからデータＤＴ８を推定してもよい。これにより、本実施形態による推定の精度がより高くなる。また、本実施形態では、１フレームを８分割しているが、１フレームの分割数は特に限定しない。１フレームを８より多く分割（例えば、１６分割）した場合、画素１０のダイナミックレンジをさらに拡大することができる。
（第６４実施形態）
　図１２９は、各フレームの信号強度の推定方法の他の例を示す概念図である。本実施形態では、フォトダイオードＰＤは、複数のフレーム期間（例えば、２／６０秒）の信号電荷を蓄積する。入射光の光量が非常に小さい場合、１フレーム期間において、信号電荷がフォトダイオードＰＤにあまり蓄積されない。この場合、フォトンショットノイズを抑制することができない。そこで、本実施形態では、フォトダイオードＰＤが、複数のフレーム期間の信号電荷をまとめて蓄積し、信号処理部２６は、その信号電荷を用いて、１フレームの信号を推測する。
　例えば、フレームＡ１～Ｂ３の蓄積期間は一定とする。フォトダイオードＰＤは、連続する２つのフレームＡ１、Ｂ１の信号電荷を蓄積する。信号処理部２６は、フレームＡ１、Ｂ１の信号電荷に対応する信号を平均化して、フレームＢ１の信号とする。また、フォトダイオードＰＤは、連続する２つのフレームＢ１、Ａ２の信号電荷を蓄積する。信号処理部２６は、フレームＢ１、Ａ２の信号電荷に対応する信号を平均化して、フレームＡ２の信号とする。同様に、信号処理部２６は、フレームＡ２、Ｂ２の信号を平均化して、フレームＢ２の信号とし、フレームＢ２、Ａ３の信号を平均化して、その平均値をフレームＡ３の信号とする。
　１画素からの１フレーム分の信号電荷が１００００電子からなるものとすると、Ｓ／Ｎ比は、２０×ｌｏｇ（１００００ｅ－／√１００００ｅ－）＝４０ｄＢとなる。なお、ｅ－は、電子の電荷素量である。本実施形態において、１画素の信号電荷は、２００００電子となるので、Ｓ／Ｎ比は、２０×ｌｏｇ（２００００ｅ－／√２００００ｅ－）＝４６ｄＢとなる。つまり、本実施形態のように、２フレームの信号電荷に基づいて１フレームの信号を推測することによって、６ｄＢほどＳ／Ｎ比を改善することができる。これは、フォトンショットノイズが抑制されていることを意味する。尚、最初のフレームＡ１の信号は、１フレームＡ１の信号電荷を用いて検出されるので、Ｓ／Ｎ比の改善はされていない。
　このように、最初のフレームＡ１を除いて、それ以降のフレームの信号は、当該フレームとその１つ前のフレームとの信号の平均化によって演算される。そのためには、各フレームＡ１～Ｂ３の信号は、それぞれ複数のノードに蓄積される必要がある。
　図１３０は、各フレームの信号の演算方法の一例を示す概念図である。まず、第１フレームＡ１の信号（以下、信号Ａ１ともいう）は、ノードＮＡ１に保持される。第２フレームＢ１の信号（以下、信号Ｂ１ともいう）は、２つのノードＮＢ１＿１、ＮＢ１＿２に保持される。信号処理部２６は、ノードＮＡ１の信号Ａ１とノードＮＢ１＿１の信号Ｂ１とを平均化して信号Ｂ１とする。
　次に、第３フレームＡ２の信号（以下、信号Ａ２ともいう）は、２つのノードＮＡ２＿１、ＮＡ２＿２に保持される。信号処理部２６は、ノードＮＢ１＿２の信号Ｂ１とノードＮＡ２＿１の信号Ａ２とを平均化して信号Ａ２とする。
　同様に、第４フレームＢ２の信号（以下、信号Ｂ２ともいう）は、２つのノードＮＢ２＿１、ＮＢ２＿２に保持される。信号処理部２６は、ノードＮＡ２＿２の信号Ａ２とノードＮＢ２＿１の信号Ｂ２とを平均化して信号Ｂ２とする。
　第５フレームＡ３の信号（以下、信号Ａ３ともいう）は、２つのノードＮＡ３＿１、ＮＡ３＿２に保持される。信号処理部２６は、ノードＮＢ２＿２の信号Ｂ２とノードＮＡ３＿１の信号Ｂ２とを平均化して信号Ａ３とする。
　以降、同様の動作を繰り返して、信号処理部２６は各フレームの信号を演算する。尚、本実施形態では、信号処理部２６は、２つのフレームの信号を平均化しているが、３つ以上のフレームの信号を平均化してもよい。これにより、フォトンショットノイズがさらに抑制され得る。
　また、信号処理部２６は複数のフレームの信号を用いて、平均二乗法の回帰直線から１フレームの信号を算出してもよい。例えば、信号処理部２６はフレームの信号Ａ１、Ｂ１、Ａ２、Ｂ２・・・を用いて平均二乗法の回帰直線を求め、その回帰直線の式から信号Ａ１を算出してもよい。
　本実施形態は、暗く光量が少ない場合、あるいは、フォトダイオードＰＤのサイズが比較的大きい場合に適用可能である。また、受光素子が、１つのモードとして本実施形態による駆動モードを有し、光量が閾値より少ない場合に、このモードで撮像してもよい。これにより、被写体が暗い場合であっても、受光素子は、フォトンショットノイズを削減したＳ／Ｎ比の良い画像得ることができる。
（変形例）
　第６３実施形態または第６４実施形態は、画素領域２１の一部の画素１０について適用してもよい。画素領域２１の他の画素１０は、各フレームの信号電荷に基づいて、該フレームの信号を生成する。
　例えば、画素領域２１の一部では、１フレーム期間の一部の信号電荷を蓄積し、信号処理部２６がその一部の信号電荷を用いて、１フレーム全体の信号電荷を推測する。画素領域２１の他の一部では、信号処理部２６は複数のフレームの信号を用いて、１フレームの信号を算出する。画素領域２１の残りの画素１０は、各フレームの信号電荷に基づいて該フレームの信号を生成する。これにより、画素領域２１について局所的に、ダイナミックレンジを拡大したり、あるいは、フォトンショットノイズを低減させたりすることができる。
　また、第６３実施形態または第６４実施形態は、画素１０ごとに適用してもよい。例えば、或る画素１０では、１フレーム期間の一部の信号電荷を蓄積し、信号処理部２６がその一部の信号電荷を用いて、１フレーム全体の信号電荷を推測する。他の画素１０では、信号処理部２６は複数のフレームの信号を用いて、１フレームの信号を算出する。残りの画素１０は、各フレームの信号電荷に基づいて該フレームの信号を生成する。これにより、画素１０ごとに、ダイナミックレンジを拡大したり、あるいは、フォトンショットノイズを低減させたりすることができる。
　また、第６３実施形態を適用する場合、１フレームの分割数は、画素領域２１の部分ごと、あるいは、画素１０ごとに設定してもよい。また、第６４実施形態を適用する場合、１フレームの信号を算出するために用いられるフレーム数は、画素領域２１の部分ごと、あるいは、画素１０ごとに設定してもよい。これにより、ダイナミックレンジの拡大、あるいは、フォトンショットノイズの低減を画素領域２１においてさらに詳細に設定することができる。
　第６３実施形態を適用する場合、１フレームの分割数は、画素領域２１の部分ごと、あるいは、画素１０ごとにランダムに設定してもよい。また、第６４実施形態を適用する場合、１フレームの信号を算出するために用いられるフレーム数は、画素領域２１の部分ごと、あるいは、画素１０ごとにランダムに設定してもよい。この場合、電荷の蓄積開始、蓄積期間、蓄積終了は画素領域２１の部分ごと、あるいは、画素１０ごとにランダムに設定され得る。従って、Ｓ／Ｎ比を改善した画像を得ることができる。このような受光素子は、イベントドリブンセンサ等に使用可能である。
　また、電荷の蓄積時間の開始と終了は、どのタイミングでもよく、画素１０ごとに最適な開始時点、蓄積時間、終了時点を設定すればよい。この動作は、ＡＤ変換処理を行単位に一括して処理する必要があるため、ＡＤ変換時間の整数倍でしか蓄積時間を設定できない制約がある。そのため、開始時点および終了時点は、任意に設定ができない。このため、画素１０ごとにＡＤ変換を行う方式に適している。さらに、イベントドリブンセンサのような動きのあるセンサに使用できる技術である。
　尚、画素ごとに、第６３または第６４実施形態を適用する場合、画素ごとにＡＤ変化を行う方式が好ましい。
　（移動体への応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１３１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１３１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１３１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１３２は、撮像部１２０３１の設置位置の例を示す図である。
　図１３２では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１３２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、撮像部１２０３１は、上記実施形態の効果を得ることができる。
　なお、本技術は、以下のような構成をとることができる。
　（１）
　複数の画素を有するセンサであって、
　前記画素はそれぞれ、
　第１面を有する第１導電型の半導体層と、
　前記半導体層内に設けられ該半導体層に入射した光を電荷に変換する光電変換部と、
　前記半導体層内の前記第１面側に設けられた第１導電型の第１チャネル層と、
　前記第１チャネル層の上方に設けられた第１ゲート電極と、
　前記第１チャネル層の下方に設けられ、前記電荷を蓄積する第２導電型の第１キャパシタ層とを備える、センサ。
　（２）
　前記画素は、
　前記半導体層内の前記第１面側に設けられた第１導電型の第２チャネル層と、
　前記第２チャネル層の上方に設けられた第２ゲート電極と、
　前記第２チャネル層の下方に設けられ、前記電荷を蓄積する第２導電型の第２キャパシタ層とをさらに備えた、（１）に記載のセンサ。
　（３）
　前記画素は、
　前記第１チャネル層および前記第１ゲート電極を含み、第１信号線に電気的に接続された第１増幅トランジスタをさらに備え、
　前記第１キャパシタ層に蓄積された前記電荷の量によって、前記第１増幅トランジスタの閾値が変調される、（１）に記載のセンサ。
　（４）
　前記画素は、
　前記第２チャネル層および前記第２ゲート電極を含み、第２信号線に電気的に接続された第２増幅トランジスタをさらに備え、
　前記第２キャパシタ層に蓄積された前記電荷の量によって、前記第２増幅トランジスタの閾値が変調される、（３）に記載のセンサ。
　（５）
　前記画素は、
　前記半導体層内の前記第１面側に設けられ、電源に接続される第２導電型の第１電源拡散層をさらに備えた、（１）から（４）のいずれか一項に記載のセンサ。
　（６）
　前記画素は、
　前記半導体層内の前記第１面側に設けられ、電源に接続される第２導電型の第２電源拡散層をさらに備えた、（５）のいずれか一項に記載のセンサ。
　（７）
　前記画素は、
　前記光電変換部の電荷を排出する電荷排出トランジスタをさらに備えた、（１）から（６）のいずれか一項に記載のセンサ。
　（８）
　前記画素は、
　前記第１信号線に接続された第１コンパレータと、
　前記第１コンパレータに電流を流す第１電流回路と、
　前記第２信号線に接続された第２コンパレータと、
　前記第２コンパレータに電流を流す第２電流回路とをさらに備えた、（４）に記載のセンサ。
　（９）
　前記画素は、
　前記第１増幅トランジスタの一端に接続され、前記第１増幅トランジスタからの電荷を蓄積する第１容量素子と、
　前記第１容量素子と前記第１信号線との間に接続され、前記第１容量素子の電荷に応じた電圧を前記第１信号線に伝達する第１ソースフォロワ回路と、
　前記第２増幅トランジスタの一端に接続され、前記第２増幅トランジスタからの電荷を蓄積する第２容量素子と、
　前記第２容量素子と前記第２信号線との間に接続され、前記第２容量素子の電荷に応じた電圧を前記第２信号線に伝達する第２ソースフォロワ回路とをさらに備えた（４）に記載のセンサ。
　（１０）
　前記半導体層への光の入射方向から見た平面視において、前記第１および第２キャパシタ層は、前記光電変換部の一方側および他方側のそれぞれに配置されており、
　前記第１および第２増幅トランジスタも、前記光電変換部の一方側および他方側のそれぞれに配置されている、（４）に記載のセンサ。
　（１１）
　光は、前記第１面とは反対側の前記半導体層の第２面から入射する、（１）から（１０）のいずれか一項に記載のセンサ。
　（１２）
　前記半導体層への光の入射方向から見た平面視において、前記第１および第２キャパシタ層に重複するように設けられ、前記光電変換部には重複しない遮光膜を備えた、（１１）に記載のセンサ。
　（１３）
　前記半導体層への光の入射方向から見た平面視において、前記第１および第２キャパシタ層に重複するように設けられ、前記光電変換部に光を反射する反射部を備えた、（１１）または（１２）に記載のセンサ。
　（１４）
　前記画素は、
　前記光電変換部からの電荷を前記第１キャパシタ層へ転送する第１転送トランジスタと、
　前記光電変換部からの電荷を前記第２キャパシタ層へ転送する第２転送トランジスタとを備えた、（２）または（４）のいずれか一項に記載のセンサ。
　（１５）
　前記画素は、
　前記第１増幅トランジスタと前記第１信号線との間に接続された第１選択トランジスタと、
　前記第２増幅トランジスタと前記第２信号線との間に接続された第２選択トランジスタとをさらに備えた、（４）に記載のセンサ。
　（１６）
　前記画素は、
　前記第１キャパシタ層と前記第１電源拡散層との間に設けられた第１リセットトランジスタと、
　前記第２キャパシタ層と前記第２電源拡散層との間に設けられた第２リセットトランジスタとをさらに備えた、（６）に記載のセンサ。
　（１７）
　前記複数の画素を含む第１半導体チップと、
　前記第１信号線に接続された第１コンパレータ、前記第１コンパレータに電流を流す第１電流回路、前記第２信号線に接続された第２コンパレータ、および、前記第２コンパレータに電流を流す第２電流回路とを含む第２半導体チップとを備え、
　前記第１半導体チップと前記第２半導体チップとは貼合されている、（４）に記載のセンサ。
　（１８）
　前記第１および前記第２半導体チップのそれぞれの前記第１信号線を接合し、前記第１および前記第２半導体チップのそれぞれの前記第２信号線を接合することによって、前記第１および第２半導体チップは電気的に接続されている、（１７）に記載のセンサ。
　（１９）
　前記複数の画素は、対象物の画像を取得する撮像画素で、前記対象物までの距離を測定する測距画素である、（１）から（１８）のいずれか一項に記載のセンサ。
　（２０）
　前記画素は、前記第１および第２キャパシタ層に信号電荷が蓄積された信号状態に応じた信号電圧を前記第１および第２信号線に伝達し、その後、前記信号電荷を排出した前記第１および第２キャパシタ層のリセット状態に応じたリセット電圧を前記第１および第２信号線に伝達し、
　前記信号電圧と前記リセット電圧とが相関二重サンプリング処理される、（１）から（１９）のいずれか一項に記載のセンサ。
　（２１）
　前記画素は、
　前記半導体層内の前記第１面側に設けられ、前記第１キャパシタ層からの電荷を蓄積する第２導電型の第１浮遊拡散領域と、
　前記半導体層内の前記第１面側に設けられ、前記第２キャパシタ層からの電荷を蓄積する第２導電型の第２浮遊拡散領域とをさらに備え、
　前記第１キャパシタ層の蓄積電荷に応じた信号を伝達する第１信号線と、
　前記第２キャパシタ層の蓄積電荷に応じた信号を伝達する第２信号線と、
　前記第１浮遊拡散領域の蓄積電荷に応じた信号を伝達する第３信号線と、
　前記第２浮遊拡散領域の蓄積電荷に応じた信号を伝達する第４信号線とをさらに備えた、（２）に記載のセンサ。
　（２２）
　前記第１浮遊拡散領域は、前記第１キャパシタ層からオーバーフローした電荷を蓄積し、
　前記第２浮遊拡散領域は、前記第２キャパシタ層からオーバーフローした電荷を蓄積する、（２１）に記載のセンサ。
　（２３）
　前記第１および第２キャパシタ層は、第１周波数で振り分けられた前記光電変換部からの電荷を蓄積した後に、前記第１および第２浮遊拡散領域へそれぞれ転送し、
　その後、前記第１および第２キャパシタ層は、第２周波数で振り分けられた前記光電変換部からの電荷を蓄積する、（２１）に記載のセンサ。
　（２４）
　複数の画素を有するセンサであって、
　前記画素はそれぞれ、
　入射した光を電荷に変換する光電変換部と、
　前記光電変換部からの電荷を交互に振り分ける第１および第２振分けトランジスタと、　前記第１および第２振分けトランジスタで振り分けられた電荷をそれぞれ蓄積する第１および第２メモリ部と、
　前記第１および第２メモリ部からの電荷をそれぞれ蓄積する第３および第４メモリ部とを備えた、センサ。
　（２５）
　前記第１および第２メモリ部の電荷を個別に、あるいは、まとめて蓄積する第１浮遊拡散領域と、
　前記第３および第４メモリ部の電荷を個別に、あるいは、まとめて蓄積する第２浮遊拡散領域と、
　前記第１浮遊拡散領域の電荷に応じた電圧を第１信号線に出力する第１増幅トランジスタと、
　前記第２浮遊拡散領域の電荷に応じた電圧を第２信号線に出力する第２増幅トランジスタとをさらに備えた、（２４）に記載のセンサ。
　（２６）
　前記第１および第２メモリ部の電荷を個別に、あるいは、まとめて蓄積し、かつ、前記第３および第４メモリ部の電荷を個別に、あるいは、まとめて蓄積する共通の浮遊拡散領域と、
　前記浮遊拡散領域の電荷に応じた電圧を信号線に出力する共通の増幅トランジスタとをさらに備えた、（２４）に記載のセンサ。
　（２７）
　前記第１および第２メモリ部は、前記第１振分けトランジスタと前記第１増幅トランジスタとの間に直列に接続され、
　前記第３および第４メモリ部は、前記第２振分けトランジスタと前記第２増幅トランジスタとの間に直列に接続されている、（２５）または（２６）に記載のセンサ。
　（２８）
　前記第１および第２メモリ部は、並列に接続され、
　前記第３および第４メモリ部は、並列に接続されている、（２４）から（２６）のいずれか一項に記載のセンサ。
　（２９）
　前記第１および第２メモリ部は、電荷をＣＣＤ転送し、
　前記第３および第４メモリ部は、電荷をＣＣＤ転送する、（２４）から（２８）のいずれか一項に記載のセンサ。
　（３０）
　前記半導体層内の前記第１面側に設けられ、前記第１キャパシタ層からの電荷を蓄積する第２導電型の第１浮遊拡散領域と、
　前記第１キャパシタ層の蓄積電荷に応じた信号を伝達する第１信号線と、
　前記第１浮遊拡散領域の蓄積電荷に応じた信号を伝達する第３信号線と、さらに備えた、（１）に記載のセンサ。
　（３１）
　前記第１浮遊拡散領域と前記第３信号線との間に設けられたソースフォロワ回路をさらに備えた、（３０）に記載のセンサ。
　（３２）
　前記画素は、
　前記光電変換部からの電荷を前記第１キャパシタ層へ転送する第１転送トランジスタをさらに備えた、（３０）または（３１）に記載のセンサ。
　（３３）
　前記画素は、
　前記第１増幅トランジスタと前記第１信号線との間に接続された第１選択トランジスタをさらに備えた、（３０）から（３２）のいずれか一項に記載のセンサ。
　（３４）
　前記画素は、
　前記第１キャパシタ層と前記第１浮遊拡散領域との間に設けられた第１リセットトランジスタと、
　前記第１浮遊拡散領域と電源との間に設けられた第２リセットトランジスタとをさらに備えた、（３０）から（３３）のいずれか一項に記載のセンサ。
　（３５）
　前記画素は、
　前記光電変換部と前記第１浮遊拡散領域との間に接続された第１転送トランジスタと、　前記光電変換部と前記第１浮遊拡散領域との間に直列に接続されたオーバーフロートランジスタおよび第２転送トランジスタと、
　前記オーバーフロートランジスタと前記第２転送トランジスタとの間のノードと基準電源との間に接続された第３容量素子とをさらに備えた、（３０）または（３１）に記載のセンサ。
　（３６）
　前記画素は、
　前記光電変換部と前記第１浮遊拡散領域との間に接続された第１転送トランジスタと、　前記光電変換部と前記第１浮遊拡散領域との間に設けられたオーバーフロートランジスタ、第２転送トランジスタと、
　前記オーバーフロートランジスタと前記第２転送トランジスタとの間に設けられたＣＣＤ素子とをさらに備えた、（３０）または（３１）に記載のセンサ。
　（３７）
　複数の画素を有するセンサであって、
　前記画素はそれぞれ、
　入射した光を電荷に変換する光電変換部と、
　前記光電変換部からの電荷を蓄積する第１キャパシタ層と、
　前記第１キャパシタ層の上方に設けられ、前記光電変換部から前記第１キャパシタ層へ電荷を蓄積する第１電荷トランジスタと、
　前記第１キャパシタ層からの電荷を蓄積する第１浮遊拡散領域と、
　前記第１浮遊拡散領域と前記第１電荷トランジスタとの間に設けられた第１転送トランジスタとを備えた、センサ。
　（３８）
　前記第１電荷トランジスタと前記第１転送トランジスタとの間に設けられ、前記第１キャパシタ層からの電荷を蓄積する第２キャパシタ層と、
　前記第２キャパシタ層の上方に設けられ、前記第１キャパシタ層から前記第２キャパシタ層へ電荷を送る第２電荷トランジスタとをさらに備えた、（３７）に記載のセンサ。
　（３９）
　前記光電変換部と前記第１電荷トランジスタとの間に設けられた第２転送トランジスタをさらに備えた、（３７）または（３８）に記載のセンサ。
　（４０）
　前記複数の画素は、前記光電変換部が画素領域の中心側へ偏在するように配置される、（１）から（３９）のいずれか一項に記載のセンサ。
　（４１）
　入射した光を電荷に変換し、該電荷に応じた画像を取得するセンサであって、
　前記画像を構成する１つのフレームの撮像期間を分割した複数のシャッタ期間のうち、一部のシャッタ期間において生成された電荷を蓄積する光電変換部と、
　前記一部のシャッタ期間の電荷から前記フレーム全体の信号を推定する信号処理部と、を備えたセンサ。
　（４２）
　前記信号処理部は、前記一部のシャッタ期間の電荷に応じた信号から略線形の延長線上に前記フレーム全体の信号があると推定する、（４１）に記載のセンサ。
　（４３）
　入射した光を電荷に変換し、該電荷に応じた画像を取得するセンサであって、
　前記画像を構成する複数のフレームの撮像期間において生成された電荷を蓄積する光電変換部と、
　前記複数のフレームの電荷から前記複数のフレームのうち１つの第１フレームの信号を推定する信号処理部と、を備えたセンサ。
　（４４）
　前記信号処理部は、前記複数のフレームの期間の電荷に対応する信号の平均値を前記第１フレームの信号として推定する、（４３）に記載のセンサ。
　尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
１０　画素、ＰＤ　フォトダイオード、ＡＭＰ１，ＡＭＰ２　増幅トランジスタ、Ｃ１，Ｃ２　キャパシタ層、ＶＤＤ　電源、ＶＳＬ１，ＶＳＬ２　垂直信号線、ＴＤ　電荷排出トランジスタ、ＴＲＳ１，ＴＲＳ２　転送トランジスタ、Ｃ３，Ｃ４　キャパシタ素子、ＲＳＴ１、ＲＳＴ２　リセットトランジスタ、ＳＦ１，ＳＦ２　ソースフォロワ回路、ＳＥＬ１，ＳＥＬ２　選択トランジスタ、ＶＳＬ１，ＶＳＬ２　垂直信号線、ＣＳ１，ＣＳ２　電流源

Claims (44)

  1. 　複数の画素を有するセンサであって、
    　前記画素はそれぞれ、
    　第１面を有する第１導電型の半導体層と、
    　前記半導体層内に設けられ該半導体層に入射した光を電荷に変換する光電変換部と、
    　前記半導体層内の前記第１面側に設けられた第１導電型の第１チャネル層と、
    　前記第１チャネル層の上方に設けられた第１ゲート電極と、
    　前記第１チャネル層の下方に設けられ、前記電荷を蓄積する第２導電型の第１キャパシタ層とを備える、センサ。
  2. 　前記画素は、
    　前記半導体層内の前記第１面側に設けられた第１導電型の第２チャネル層と、
    　前記第２チャネル層の上方に設けられた第２ゲート電極と、
    　前記第２チャネル層の下方に設けられ、前記電荷を蓄積する第２導電型の第２キャパシタ層とをさらに備えた、請求項１に記載のセンサ。
  3. 　前記画素は、
    　前記第１チャネル層および前記第１ゲート電極を含み、第１信号線に電気的に接続された第１増幅トランジスタをさらに備え、
    　前記第１キャパシタ層に蓄積された前記電荷の量によって、前記第１増幅トランジスタの閾値が変調される、請求項２に記載のセンサ。
  4. 　前記画素は、
    　前記第２チャネル層および前記第２ゲート電極を含み、第２信号線に電気的に接続された第２増幅トランジスタをさらに備え、
    　前記第２キャパシタ層に蓄積された前記電荷の量によって、前記第２増幅トランジスタの閾値が変調される、請求項３に記載のセンサ。
  5. 　前記画素は、
    　前記半導体層内の前記第１面側に設けられ、電源に接続される第２導電型の第１電源拡散層をさらに備えた、請求項１に記載のセンサ。
  6. 　前記画素は、
    　前記半導体層内の前記第１面側に設けられ、電源に接続される第２導電型の第２電源拡散層をさらに備えた、請求項５に記載のセンサ。
  7. 　前記画素は、
    　前記光電変換部の電荷を排出する電荷排出トランジスタをさらに備えた、請求項１に記載のセンサ。
  8. 　前記画素は、
    　前記第１信号線に接続された第１コンパレータと、
    　前記第１コンパレータに電流を流す第１電流回路と、
    　前記第２信号線に接続された第２コンパレータと、
    　前記第２コンパレータに電流を流す第２電流回路とをさらに備えた、請求項４に記載のセンサ。
  9. 　前記画素は、
    　前記第１増幅トランジスタの一端に接続され、前記第１増幅トランジスタからの電荷を蓄積する第１容量素子と、
    　前記第１容量素子と前記第１信号線との間に接続され、前記第１容量素子の電荷に応じた電圧を前記第１信号線に伝達する第１ソースフォロワ回路と、
    　前記第２増幅トランジスタの一端に接続され、前記第２増幅トランジスタからの電荷を蓄積する第２容量素子と、
    　前記第２容量素子と前記第２信号線との間に接続され、前記第２容量素子の電荷に応じた電圧を前記第２信号線に伝達する第２ソースフォロワ回路とをさらに備えた請求項４に記載のセンサ。
  10. 　前記半導体層への光の入射方向から見た平面視において、前記第１および第２キャパシタ層は、前記光電変換部の一方側および他方側のそれぞれに配置されており、
    　前記第１および第２増幅トランジスタも、前記光電変換部の一方側および他方側のそれぞれに配置されている、請求項４に記載のセンサ。
  11. 　光は、前記第１面とは反対側の前記半導体層の第２面から入射する、請求項１に記載のセンサ。
  12. 　前記半導体層への光の入射方向から見た平面視において、前記第１および第２キャパシタ層に重複するように設けられ、前記光電変換部には重複しない遮光膜を備えた、請求項１１に記載のセンサ。
  13. 　前記半導体層への光の入射方向から見た平面視において、前記第１および第２キャパシタ層に重複するように設けられ、前記光電変換部に光を反射する反射部を備えた、請求項１１に記載のセンサ。
  14. 　前記画素は、
    　前記光電変換部からの電荷を前記第１キャパシタ層へ転送する第１転送トランジスタと、
    　前記光電変換部からの電荷を前記第２キャパシタ層へ転送する第２転送トランジスタとを備えた、請求項２に記載のセンサ。
  15. 　前記画素は、
    　前記第１増幅トランジスタと前記第１信号線との間に接続された第１選択トランジスタと、
    　前記第２増幅トランジスタと前記第２信号線との間に接続された第２選択トランジスタとをさらに備えた、請求項４に記載のセンサ。
  16. 　前記画素は、
    　前記第１キャパシタ層と前記第１電源拡散層との間に設けられた第１リセットトランジスタと、
    　前記第２キャパシタ層と前記第２電源拡散層との間に設けられた第２リセットトランジスタとをさらに備えた、請求項６に記載のセンサ。
  17. 　前記複数の画素を含む第１半導体チップと、
    　前記第１信号線に接続された第１コンパレータ、前記第１コンパレータに電流を流す第１電流回路、前記第２信号線に接続された第２コンパレータ、および、前記第２コンパレータに電流を流す第２電流回路とを含む第２半導体チップとを備え、
    　前記第１半導体チップと前記第２半導体チップとは貼合されている、請求項４に記載のセンサ。
  18. 　前記第１および前記第２半導体チップのそれぞれの前記第１信号線を接合し、前記第１および前記第２半導体チップのそれぞれの前記第２信号線を接合することによって、前記第１および第２半導体チップは電気的に接続されている、請求項１７に記載のセンサ。
  19. 　前記複数の画素は、対象物の画像を取得する撮像画素で、前記対象物までの距離を測定する測距画素である、請求項１に記載のセンサ。
  20. 　前記画素は、前記第１および第２キャパシタ層に信号電荷が蓄積された信号状態に応じた信号電圧を前記第１および第２信号線に伝達し、その後、前記信号電荷を排出した前記第１および第２キャパシタ層のリセット状態に応じたリセット電圧を前記第１および第２信号線に伝達し、
    　前記信号電圧と前記リセット電圧とが相関二重サンプリング処理される、請求項４に記載のセンサ。
  21. 　前記画素は、
    　前記半導体層内の前記第１面側に設けられ、前記第１キャパシタ層からの電荷を蓄積する第２導電型の第１浮遊拡散領域と、
    　前記半導体層内の前記第１面側に設けられ、前記第２キャパシタ層からの電荷を蓄積する第２導電型の第２浮遊拡散領域とをさらに備え、
    　前記第１キャパシタ層の蓄積電荷に応じた信号を伝達する第１信号線と、
    　前記第２キャパシタ層の蓄積電荷に応じた信号を伝達する第２信号線と、
    　前記第１浮遊拡散領域の蓄積電荷に応じた信号を伝達する第３信号線と、
    　前記第２浮遊拡散領域の蓄積電荷に応じた信号を伝達する第４信号線とをさらに備えた、請求項２に記載のセンサ。
  22. 　前記第１浮遊拡散領域は、前記第１キャパシタ層からオーバーフローした電荷を蓄積し、
    　前記第２浮遊拡散領域は、前記第２キャパシタ層からオーバーフローした電荷を蓄積する、請求項２１に記載のセンサ。
  23. 　前記第１および第２キャパシタ層は、第１周波数で振り分けられた前記光電変換部からの電荷を蓄積した後に、前記第１および第２浮遊拡散領域へそれぞれ転送し、
    　その後、前記第１および第２キャパシタ層は、第２周波数で振り分けられた前記光電変換部からの電荷を蓄積する、請求項２１に記載のセンサ。
  24. 　複数の画素を有するセンサであって、
    　前記画素はそれぞれ、
    　入射した光を電荷に変換する光電変換部と、
    　前記光電変換部からの電荷を交互に振り分ける第１および第２振分けトランジスタと、　前記第１および第２振分けトランジスタで振り分けられた電荷をそれぞれ蓄積する第１および第２メモリ部と、
    　前記第１および第２メモリ部からの電荷をそれぞれ蓄積する第３および第４メモリ部とを備えた、センサ。
  25. 　前記第１および第２メモリ部の電荷を個別に、あるいは、まとめて蓄積する第１浮遊拡散領域と、
    　前記第３および第４メモリ部の電荷を個別に、あるいは、まとめて蓄積する第２浮遊拡散領域と、
    　前記第１浮遊拡散領域の電荷に応じた電圧を第１信号線に出力する第１増幅トランジスタと、
    　前記第２浮遊拡散領域の電荷に応じた電圧を第２信号線に出力する第２増幅トランジスタとをさらに備えた、請求項２４に記載のセンサ。
  26. 　前記第１および第２メモリ部の電荷を個別に、あるいは、まとめて蓄積し、かつ、前記第３および第４メモリ部の電荷を個別に、あるいは、まとめて蓄積する共通の浮遊拡散領域と、
    　前記浮遊拡散領域の電荷に応じた電圧を信号線に出力する共通の増幅トランジスタとをさらに備えた、請求項２４に記載のセンサ。
  27. 　前記第１および第２メモリ部は、前記第１振分けトランジスタと前記第１増幅トランジスタとの間に直列に接続され、
    　前記第３および第４メモリ部は、前記第２振分けトランジスタと前記第２増幅トランジスタとの間に直列に接続されている、請求項２５に記載のセンサ。
  28. 　前記第１および第２メモリ部は、並列に接続され、
    　前記第３および第４メモリ部は、並列に接続されている、請求項２４に記載のセンサ。
  29. 　前記第１および第２メモリ部は、電荷をＣＣＤ転送し、
    　前記第３および第４メモリ部は、電荷をＣＣＤ転送する、請求項２４に記載のセンサ。
  30. 　前記半導体層内の前記第１面側に設けられ、前記第１キャパシタ層からの電荷を蓄積する第２導電型の第１浮遊拡散領域と、
    　前記第１キャパシタ層の蓄積電荷に応じた信号を伝達する第１信号線と、
    　前記第１浮遊拡散領域の蓄積電荷に応じた信号を伝達する第３信号線と、さらに備えた、請求項１に記載のセンサ。
  31. 　前記第１浮遊拡散領域と前記第３信号線との間に設けられたソースフォロワ回路をさらに備えた、請求項３０に記載のセンサ。
  32. 　前記画素は、
    　前記光電変換部からの電荷を前記第１キャパシタ層へ転送する第１転送トランジスタをさらに備えた、請求項３０に記載のセンサ。
  33. 　前記画素は、
    　前記第１増幅トランジスタと前記第１信号線との間に接続された第１選択トランジスタをさらに備えた、請求項３０に記載のセンサ。
  34. 　前記画素は、
    　前記第１キャパシタ層と前記第１浮遊拡散領域との間に設けられた第１リセットトランジスタと、
    　前記第１浮遊拡散領域と電源との間に設けられた第２リセットトランジスタとをさらに備えた、請求項３０に記載のセンサ。
  35. 　前記画素は、
    　前記光電変換部と前記第１浮遊拡散領域との間に接続された第１転送トランジスタと、　前記光電変換部と前記第１浮遊拡散領域との間に直列に接続されたオーバーフロートランジスタおよび第２転送トランジスタと、
    　前記オーバーフロートランジスタと前記第２転送トランジスタとの間のノードと基準電源との間に接続された第３容量素子とをさらに備えた、請求項３０に記載のセンサ。
  36. 　前記画素は、
    　前記光電変換部と前記第１浮遊拡散領域との間に接続された第１転送トランジスタと、　前記光電変換部と前記第１浮遊拡散領域との間に設けられたオーバーフロートランジスタ、第２転送トランジスタと、
    　前記オーバーフロートランジスタと前記第２転送トランジスタとの間に設けられたＣＣＤ素子とをさらに備えた、請求項３０に記載のセンサ。
  37. 　複数の画素を有するセンサであって、
    　前記画素はそれぞれ、
    　入射した光を電荷に変換する光電変換部と、
    　前記光電変換部からの電荷を蓄積する第１キャパシタ層と、
    　前記第１キャパシタ層の上方に設けられ、前記光電変換部から前記第１キャパシタ層へ電荷を蓄積する第１電荷トランジスタと、
    　前記第１キャパシタ層からの電荷を蓄積する第１浮遊拡散領域と、
    　前記第１浮遊拡散領域と前記第１電荷トランジスタとの間に設けられた第１転送トランジスタとを備えた、センサ。
  38. 　前記第１電荷トランジスタと前記第１転送トランジスタとの間に設けられ、前記第１キャパシタ層からの電荷を蓄積する第２キャパシタ層と、
    　前記第２キャパシタ層の上方に設けられ、前記第１キャパシタ層から前記第２キャパシタ層へ電荷を送る第２電荷トランジスタとをさらに備えた、請求項３７に記載のセンサ。
  39. 　前記光電変換部と前記第１電荷トランジスタとの間に設けられた第２転送トランジスタをさらに備えた、請求項３７に記載のセンサ。
  40. 　前記複数の画素は、前記光電変換部が画素領域の中心側へ偏在するように配置される、請求項１に記載のセンサ。
  41. 　入射した光を電荷に変換し、該電荷に応じた画像を取得するセンサであって、
    　前記画像を構成する１つのフレームの撮像期間を分割した複数のシャッタ期間のうち、一部のシャッタ期間において生成された電荷を蓄積する光電変換部と、
    　前記一部のシャッタ期間の電荷から前記フレーム全体の信号を推定する信号処理部と、を備えたセンサ。
  42. 　前記信号処理部は、前記一部のシャッタ期間の電荷に応じた信号から略線形の延長線上に前記フレーム全体の信号があると推定する、請求項４１に記載のセンサ。
  43. 　入射した光を電荷に変換し、該電荷に応じた画像を取得するセンサであって、
    　前記画像を構成する複数のフレームの撮像期間において生成された電荷を蓄積する光電変換部と、
    　前記複数のフレームの電荷から前記複数のフレームのうち１つの第１フレームの信号を推定する信号処理部と、を備えたセンサ。
  44. 　前記信号処理部は、前記複数のフレームの期間の電荷に対応する信号の平均値を前記第１フレームの信号として推定する、請求項４３に記載のセンサ。
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