WO2022079381A1 - Dispositif semi-conducteur comprenant un empilement de puces et puces d'un tel empilement - Google Patents

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Definitions

  • the present invention relates to a semiconductor device formed from a stack of chips, the device exhibiting during its operation an improved thermal behavior.
  • Document US9269646 discloses a semiconductor device formed of a vertical stack of chips, interconnected to one another, this stack aiming to increase the integration density of the device. More specifically, the semiconductor device disclosed in this document comprises a plurality of DRAM (Dynamic Random Access Memory) chips which are precisely arranged on top of each other and interconnected with each other via vias crossings.
  • the DRAM chip arranged at the level of the first stage of the stack on which the other DRAM chips rest is itself assembled and electrically connected, by its lower face, to a logic chip of the “SOC” type (System On a Chip or system on a chip).
  • SOC System On a Chip or system on a chip
  • interconnection substrate interpose” according to the Anglo-Saxon term
  • interconnection pins formed by a matrix of balls (“BGA” or Ball Grid Array)
  • BGA Ball Grid Array
  • the logic chip includes a first portion having a relatively high power density and a second portion having a relatively low power density. Consequently, the first portion of the chip is likely to release more heat than the second.
  • the stack of DRAM chips is placed in contact with the second portion of the logic chip, so that the relatively high heat generated by the first portion can be evacuated without being transmitted to the stacking. This limits the heating of the DRAM chips, this heating being able to degrade their performance, or even affect their correct operation.
  • the present invention aims to at least partially overcome these limitations.
  • the object of the invention proposes a semiconductor device comprising a stack of chips arranged in successive stages along a stacking direction, each chip extending along a main plane perpendicular to the stacking direction, the stack comprising a plurality of chips of a first type comprising a first portion and a second portion each extending in the main plane, the first portion giving off more heat than the second portion when the chip is Operating .
  • each chip of the first type is arranged in mechanical contact with a chip of an adjacent stage of the stack by a stacking surface extending over its second portion only, so that its first portion forms a part protrusion that can be exposed to a cooling fluid.
  • the semiconductor device comprises an interconnection substrate, the substrate having a first face on which the stack is arranged and a second side, opposite the first, provided with connection pins; the chips of the stack are provided with through vias, the vias of a chip being in electrical contact with the vias of the chips arranged in adjacent stages, the stack of vias forming electrical lines of a bus; the stack comprises a buffer chip comprising buffer circuits respectively associated with the electrical lines of the bus; the stack is placed in the housing of a protection element; one stage of the stack comprises at least two chips.
  • the chips have an active face and a passive face opposite the active face, two chips arranged in adjacent stages of the stack being assembled by their passive faces or by their active faces;
  • the stack consists of chips of the first type, the first portion of the chips comprising a first circuit and the second portion of the chips comprising a second circuit, different from the first;
  • the first circuit is a processor and the second circuit is a memory array;
  • each chip of the stack comprises, in its second portion: o a plurality of groups of feed through vias connected to the first and to the second circuit and arranged on a first circle; o a plurality of groups of logic signal through-vias arranged along a second circle having the same center as the first circle, a group of logic signal through-vias being connected to the first circuit and to the second circuit and the other groups of through vias not being connected to the first circuit and to the second circuit;
  • two chips arranged in adjacent stages of the stack are angularly offset by an angle chosen from the list formed from 90°, 180° and 270
  • the object of the invention relates to a semiconductor chip extending along a main plane in which extends a first portion comprising a first circuit and a second portion comprising a second circuit, the first portion releasing more heat than the second portion when the chip is in operation.
  • the second portion also comprises: a plurality of groups of feed through vias connected to the first and to the second circuit and arranged at constant angular pitch on a first circle. a plurality of groups of logic signal through vias arranged along a second circle having the same center as the first circle , one group of logic signal through vias being connected to the first circuit and to the second circuit and the other groups of vias crossings not being connected to the first and to the second circuit.
  • the first circle and the second circle have different radii; the first circuit is a processor and the second circuit is a memory array; the semiconductor chip comprising at least one temperature sensor.
  • FIG. 1 represents a semiconductor device according to a first embodiment
  • FIG. 2a represents a top view of a chip conforming to a first type of chip of the first mode of implementation
  • FIG. 2b represents a sectional view of another chip conforming to a first type of chip of the first mode of implementation
  • FIG. 3 represents a top view of a chip conforming to a second type of chip of the first mode of implementation
  • Figures 4 and 5 respectively represent a semiconductor device according to variants of the first embodiment
  • FIGS. 6a and 6b represent two examples of a semiconductor device comprising a chip stack protection element
  • Figures 7 and 9 show a top view of chips of a first type of chip according to another mode of implementation
  • FIG. 10 Figures 8 and 10 show semiconductor devices according to another embodiment
  • FIG. 12 Figures 11 and 12 show semiconductor devices according to a variant of the other embodiment
  • Figures 13a and 13b respectively represent chips of the first type and a stacking configuration of these chips, in a configuration according to the present invention.
  • FIG. 1 represents a semiconductor device 1 according to a first embodiment and illustrates the general principles implemented by a semiconductor device 1 according to one invention.
  • the semiconductor device 1 comprises a stack E of chips C, C1 arranged in successive stages along a stacking direction.
  • the chips C, C1 are functional semiconductor elements generally extending in a main plane.
  • a chip generally has an active face (corresponding to the surface on which the microelectronic components have been etched) and a passive face, opposite the active face.
  • Chips C, Cl typically have, in the main plane, a length and a width of between 5000 microns and 15000 microns. Their thickness is typically between 30 microns and 75 microns.
  • the chips C, Cl can be of different types (of the first or the second type, as will be presented in later sections of this description) and the chips of the same type can be different between them, that is to say that they can implement functions and/or have different geometries between them.
  • a stack comprising chips of different types is said to be “heterogeneous”.
  • a first type of chip represented in top view in FIG. 2a, consists of chips Cl comprising a first portion PI capable of releasing more heat than a second portion P2 of the chip Cl, when the chip Cl is Operating .
  • a chip C1 of the first type can comprise several disjoined first portions P1. The heat produced by the first portion(s) PI of such a chip Cl, if it were transferred for example by conduction to the other chips of the stack E, would be capable of affecting the correct operation of the semi-automatic device. -driver 1. This is particularly true when a plurality of first type chips C1 is included in the stack E, or even when all the chips of the stack E are first type C1 chips.
  • Chips Cl of the first type are typically so-called "logic" chips, and the first portion PI of the chip is composed of microelectronic circuits having a power density relatively greater than the power density of the microelectronic circuits of the second portion P2 .
  • the first portion P1 can comprise microelectronic circuits implementing a microprocessor while the second portion P2 can consist of memory and/or interconnections.
  • the first type of chips C1 may themselves consist of an assembly of two elementary chips, and therefore result from the so-called “3D” integration of these two chips.
  • this integration can be carried out at the level of the elementary chip wafers, before the singularization of the chip C1 of the first type (or "wafer level 3D integration” according to the Anglo-Saxon expression) or at the level of the elementary chips themselves, after their singularization (“die to die 3D integration”, or in a mixed integration (“die to wafer 3D integration” for 3D integration from chip to wafer).
  • Such an assembly of elementary chips, forming a Chip Cl of the first type is thus represented in Figure 2b
  • Each elementary chip Cia, Clb has a first portion Pla, Pib capable of releasing more heat than a second portion P2a, P2b, when chip Cl is in operation.
  • the two elementary chips Cia, Clb are assembled, for example by molecular adhesion, by their active faces so as to place the first portions Pla, Pib opposite each other and the second ports. ons P2a, P2b between them.
  • a first portion PI composed of the first portions Pla, Pib of each elementary chip Cia, Clb, and a second portion P2 composed of the second portions P2a, P2b of these elementary chips.
  • the thickness of a chip of the first type C1 formed by assembly can be relatively greater than that of a chip C1 of the first type which is not formed by assembly. This thickness can in particular be doubled, typically between 60 and 150 microns to use the typical thicknesses given previously.
  • a chip Cl of the first type is provided with a plurality of conductive and traversing vias v, arranged in the second portion P2, for example at the periphery of the functional circuit incorporated in this second portion.
  • the vias extend in the thickness of the chip Cl, from one side of this chip Cl to the other. They are connected, for some of them at least, to the microelectronic circuits of the first portion PI and of the second portion P2, so as to supply them electrically and conduct the electrical signals allowing the implementation of the functionalities of these circuits.
  • a C chip of a second type of chip, distinct from the first type of chip, is represented in FIG. 3.
  • the C chips of the second type are not liable to release excessive heat by themselves which could affect their correct operation.
  • C chips of the second type can be stacked on top of each other without special precautions. These C chips can nevertheless be sensitive to heat, and their performance or their operation affected by an excessive temperature, exceeding a determined threshold temperature.
  • a C chip of the second type also has, like the C1 chips of the first type, a plurality of conductive and through vias.
  • the arrangements of the vias on the Cl chips of the first type and on the C chips of the second type are mutually compatible, so that it is possible to bring the vias of two chips into electrical contact, whether these chips are of the first type or of the second type, when they are arranged in contact with each other in adjacent stages of the stack E.
  • the latter therefore comprises a stack E formed of at least a plurality of C1 chips of the first type (and C chips of the second type).
  • Each of these chips Cl of the first type is arranged in mechanical contact with a chip C, Cl of an adjacent stage of the stack, the vias of the two chips C, Cl being in electrical contact.
  • the mechanical contact between the two chips C, Cl is made at the level of a stacking surface extending over (or to the right of) the second portion P2 only.
  • the stacking surface of a Cl chip of the first type that is to say the surface of the Cl chip in mechanical contact with the chip or chips C, Cl of the adjacent stages, does not s does not extend to the first portion PI of the Cl chip.
  • the first portion PI of the chips Cl of the first type is made projecting from the stack E, these projecting parts forming, as it were, cooling fins which can be exposed to a fluid.
  • the heat given off by the first portions PI of these chips can be evacuated in this way and in a very efficient manner, this heat possibly being relatively high.
  • the heat evacuated is not communicated directly to the other chips of the stack E.
  • the semiconductor device 1 also comprises an interconnection substrate S on a first face of which the stack E is arranged.
  • connection pins b On its second face, opposite the first, connection pins b have been provided, which can be of any natures, for example a ball matrix of the BGA type.
  • the connection pins b are connected to the stack E arranged on the first face of the interconnection substrate S by electrical tracks internal to the substrate, as is usual in complex electronic circuit packages.
  • two C chips of the second type can be stacked without any particular precaution, one on top of the other.
  • the two chips Cl of the first type are each arranged in the stack so that their first portion PI is projecting. Their stacking surfaces—in contact with the chips of the adjacent stages—do not extend beyond the second portion P2.
  • the semiconductor device 1 thus formed has micrometric recesses, which generally correspond to the thickness of a chip C, Cl of the first or second type depending on the organization of the stack E. These recesses can be traversed by a cooling fluid. This improves its thermal behavior. It is noted that when such a recess is formed by a chip of the first type Cl consisting of the assembly of two elementary chips as was presented with reference to FIG. 2a, this recess may have a relatively greater height, which can promote fluid flow and heat dissipation.
  • some chips of the stack E can be offset angularly (in a plane perpendicular to the stacking direction) with respect to the chips of the adjacent stages.
  • This angular offset can be obtained by rotation of these chips around an axis parallel to the stacking direction, passing through a point located in their second portion P2.
  • This angular shift between a chip C1 of the first type and the chips arranged in the adjacent stages is 180° on the stack of FIG. 1, but a shift of 90° or 270° could be provided for at least some of the chips Cl of the first type in the stack E, vis-à-vis the chips of the adjacent stages.
  • These offset angles also ensure that the first portion of the first type chips C1 project into the stack E.
  • Angularly offsetting the chips of successive adjacent stages by 90° is advantageous, because in this case two chips oriented in the same direction are separated by three stages of chips, which correspondingly increases the distance separating the projecting parts of these two stages and which promotes the flow of the fluid in this micrometric recess.
  • any other arrangement of the chips in the stack E can be envisaged insofar as it results in the first portion PI of the chips Cl conforming to the first type forming a projecting part of the stack E which can be exposed to a coolant.
  • the active faces of the first and the second chip can be assembled together or, alternatively, the passive faces of the first and the second chip can be assembled together.
  • the arrangement of the vias on each chip C, Cl of the stack E has been pre-established in such a way that the vias in contact in the stack carry the same electrical signal.
  • This continuity of electrical contact between the vias of each chip leads to defining a bus of the semiconductor device 1 extending vertically in the stack E, perpendicular to the main planes of the chips.
  • This bus is formed of electrical lines consisting of the stack of vias of each of the chips C, Cl of the stack E.
  • the bus when the number of chips is relatively large, may have a high electrical charge and in this case it is possible to provide in the stack E a buffer chip, for example disposed in a first stage of the stack directly on the substrate d interconnection.
  • the buffer chip may have buffer circuits ("buffer circuit" according to the usual terminology) respectively associated with the electrical lines forming the bus and making it possible to amplify the power supplies and the signals passing through them in such a way that they are correctly transmitted to the control chips. stacking.
  • the buffer chip can also make it possible to link certain lines of the bus together, for example to duplicate an electrical signal on two distinct lines.
  • Figures 4 and 5 show implementation variants of the first mode of implementation. In these variants, certain stages have several chips.
  • two Cl chips of the first type arranged in the same floor are laterally separated from each other, so that a central recess T is defined, forming a kind of tunnel crossing the device semiconductor 1, which makes it possible to circulate the fluid centrally in this device 1 and to very effectively evacuate the heat emitted during its operation.
  • the two chips C1 of the first type arranged in the same stage are laterally in contact with each other, and consequently the device 1 does not have this central recess.
  • FIGS. 13a and 13b represent respectively a chip C1 of the first type and a stacking configuration E of a plurality of such chips, in a configuration in accordance with the present invention.
  • the chips C1 of FIG. 13a are generally rectangular in shape.
  • the portion P2 which releases relatively little heat also has a rectangular shape (and advantageously square) whose dimensions are smaller than that of the chip Cl. It is arranged in one of the corners of the chip Cl of the first type, so that the first portion PI, which gives off relatively more heat, can be arranged in at least one of the two side bands of the chip Cl which are not occupied by the second portion P2.
  • a plurality of chips of the first type Cl are assembled to each other by bringing them into mechanical contact by a stacking surface s 'extending over the second portion P2 of the chips only.
  • FIG 11 presents a particularly interesting application example of a heterogeneous stack E.
  • This stack is arranged on an interconnection substrate S on which rests a buffer chip, designated “buffer” in the figure.
  • the rest of the stack E incorporates chips Cl of the first type having a first portion PI comprising a circuit consisting of a processor CPU.
  • Chips Cl of the first type also have a second portion P2 comprising a static memory circuit SRAM.
  • the SRAM static memory circuit is generally less dense (compared to a DRAM dynamic memory circuit), but very fast, and releases in any event a much lower amount of heat than the PI portion comprising the circuit formed by the processor CPU, when the chip is in operation.
  • the heterogeneous stack E also comprises chips C of the second type, formed in the example of chips comprising dynamic DRAM memory circuits. As is clearly visible in FIG. 11, the stacking surfaces of the chips C1 of the first type do not extend beyond the second portion P2 comprising the static memory circuit SRAM. The first portions PI of the first type Cl chips protrude well from the stack E.
  • the first portion PI of the chips Cl of the first type is arranged laterally to the second portion P2
  • the chips C of the second type of the stack E are chosen to have dimensions such that these chips can fit into the outline of the second central portion P2.
  • the stack then brings into contact, in two successive stages, an entire face of this chip of the second type C with at least part of the second central portion P2 of a chip Cl of the first type.
  • the contact face of the chip of the second type C does not, however, contact the first portion PI of this chip.
  • the first peripheral portion PI of each chip Cl of the first type of the stack is indeed projecting, over its entire extent, from the stack. It is noted that in the configuration of FIG. 11 and in the alternative configuration above, it is not necessary to offset angularly with respect to each other the chips C, C1 arranged in successive stages.
  • the stack E cannot be completely encapsulated using an electrically insulating material as is the case in the solution presented from the state of the art.
  • This encapsulating material would no longer allow the fluid to circulate against the protruding parts of the stack E.
  • this can be carried by the interconnection substrate S. It defines a volume surrounding the stack E, this volume being filled with the cooling fluid.
  • the housing may be provided with openings allowing the fluid F to circulate.
  • the stack E is placed via the interconnection substrate S on a support, for example a printed circuit, and the stack protected by a protective frame, for example metallic.
  • This frame forms a cage having a sufficiently open surface to allow the flow of a fluid F against the exposed surfaces of one stack.
  • the fluid can be of any suitable nature, a gas or a liquid. If it is air taken from the environment, care will be taken to filter this air to eliminate as many particles or dust as possible which could block the micrometric recesses of the stack E. In general, the fluid must be free of such particles.
  • each chip Cl of the stack therefore comprises at least a first portion PI capable of releasing more heat than a second portion P2 of the chips Cl.
  • the first portion can comprise or be composed of a processor CPU and the second can comprise or be composed of a dynamic memory circuit DRAM.
  • chip C1 may be referred to as a Processing In Memory (PIM) chip. Examples of such chips can be found in particular in the documents EP3259674 or EP3356945 in the names of the company UPMEM.
  • the embodiment that will be presented makes it possible to form a highly integrated semiconductor device 1 essentially composed of a stack E of such PIM chips.
  • the heat which results from the operation of the CPU processors can be efficiently evacuated, so that it does not cause the temperature of the device 1 to rise above a temperature threshold for which the operation of the DRAM memory circuits are susceptible to degradation.
  • this threshold temperature is of the order of 95° C., a temperature exceeding 85° C. already requiring a doubling of the frequency of the periodic refreshes of the DRAM memory.
  • FIG. 7 represents a chip C1 constituting the stack E of a semiconductor device 1 compatible with this embodiment.
  • a first portion PI here comprising a processor CPU, capable of releasing a relatively large quantity of heat
  • a second portion P2 here comprising a dynamic DRAM memory circuit, capable of releasing a lesser quantity heat.
  • the second portion P2 of the chip C1 is such that the chips can be arranged on top of each other in the stack E by contacting each other respectively at the level of a stacking surface which is square, the symmetry of this surface of stack making it possible to angularly offset the chips from one another by an angle of 0°, 90°, 180° and/or 270°.
  • a rectangular stacking surface could allow the chips to be offset angularly from one another by an angle of 0° and 180°. This surface extends over the entire second portion P2 of the chip in the example shown, but it could be otherwise. But, in all cases, the stacking surface does not extend into the first portion PI of the chip C1.
  • the chip C1 of FIG. 7 also comprises 8 groups of through vias referenced Va, Vb, Vc, Vd and Vp in the figure (represented by squares for reasons of visibility), the notation Vp collectively designating 4 groups of power vias used to convey the power supply of the chips.
  • the groups of vias Va, Vb, Vc and Vp are collectively referenced V in the remainder of this description.
  • Each group of vias comprises a plurality of independent vias, the vias of the group of vias Va collectively transporting the signals making it possible to operate the chip Cl.
  • Vd are identical to each other, and the signals carried by the 4 groups of so-called “power” vias Vp are also identical to each other.
  • the groups of vias emerge on the main faces on either side of the chip at the stacking surface, so that the groups of vias V of one chip can contact the groups of vias V of another chip arranged in an adjacent stage of the stack E.
  • the 4 groups of power vias Vp are spaced at a constant pitch of 90° on a circle (shown in dotted lines in FIG. 7) whose center Ce is here placed at the center of the square of the surface d stack (corresponding in the example shown to the second portion P2 of the chip C2).
  • These groups of power vias Vp are advantageously all connected to the active elements of the chip Cl, the dynamic memory circuit DRAM and the processor CPU to supply them electrically.
  • each via of a group of power vias Vp of one of the two chips Cl is in contact with a via intended to carry the same signal of a group of power vias Vp of the other chip Cl.
  • the groups of power vias Vp are not all interconnected in order to distribute the power to the chips of the stack via a plurality of power buses, distinct from each other, for example non-limiting, carrying different voltages.
  • the four groups of logic vias Va, Vb, Vc, Vd are also arranged at a constant angular pitch of 90° on a circle (also shown in dotted lines in FIG. 7) with the same center Ce, but which may have a different radius from the circle on which the power vias Vp are distributed.
  • the vias of a first group of logic vias Va are electrically connected to the functional elements of the chip, the dynamic memory circuit DRAM and the processor CPU. The electrical signals carried by the vias of the first logic group Va therefore make it possible to make these circuits of the chip functional.
  • the other groups of logic vias Vb, Vc, Vd are not connected to the functional elements and have the function of propagating the electrical signals through the chip Cl, from one main face to the other, so as to allow these signals between two Cl chips of stack E arranged in adjacent stages.
  • the groups of logic vias Va, Vb, Vc, Vd have the same number of vias and the vias of the logic groups collectively carry the same electrical signals.
  • the groups of logic vias Va, Vb, Vc, Vd of the chips Cl are in electrical contact with each other. More precisely, each via of a group of logic vias of one of the two chips Cl is in contact with a via intended to carry the same signal of another group of logic vias Va, Vb, Vc, Vd of the other Cl chip.
  • FIG. 8 An example of a semiconductor device 1 implementing a stack of eight C1 chips all conforming to those shown in Figure 7. These chips are arranged on top of each other, in contact mechanism at their respective stacking surface to form 8 stages referenced E1 to E8 in FIG. however remains optional) arranged directly on the interconnection substrate in an initial stage E0 of the stack.
  • the chip Cl of the first stage El of the stack is oriented in a reference direction (shown by an arrow in the figure) defining an orientation of 0°.
  • the chips of the following stages E2-E8 are stacked on the chip of the first stage E1, the centers Ce of the stacking surfaces of the chips of these stages being all aligned with the center Ce of the stacking surface of the chip of the first stage El. This alignment defines an axis of rotation of the stack E.
  • Two successive stage chips are angularly offset relative to each other by 90°, 180° or 270°.
  • the chip of a stage En is offset by 90° with respect to the chip En-1, therefore directly underlying.
  • each column of this table indicating the groups of logic vias electrically in contact with each other in the Cl chips of the E1-E8 stages:
  • This interconnection diagram therefore leads to the formation in device 1 of four buses BUS 1 to BUS 4 (2 buses BUSI, BUS3 being made visible in the diagram of FIG. 8), each bus being formed of interconnected vias of groups of logic vias of each chip Cl.
  • Each bus comprises the same electrical signals as the other buses, these signals being carried by vias constituting the various groups of vias Va, Vb, Vc, Vd.
  • the buffer chip when present, can allow to electrically connect the four buses together, so that the same electrical signals propagate vertically in each of the four buses of the device 1. If this chip is not present, the interconnection of the four buses can be achieved by suitably arranged tracks on or in the interconnection substrate S.
  • the connection of these 4 buses to each other is not necessary to the invention, and is only one embodiment option.
  • the first bus BUS 1 connects the functional circuits CPU, DRAM included in the chips of the first stage El and of the fifth stage E5 because, it will be recalled, only the vias of the first group of vias Va are electrically connected to these functional circuits.
  • the first bus BUS 1 merely crosses the chips of the other stages without being electrically connected to the functional circuits.
  • the second bus BUS 2 connects the functional circuits CPU, DRAM included in the chips of the second stage E2 and the sixth stage E6.
  • the third bus BUS 3 connects the functional circuits CPU, DRAM included in the chips of the third stage E3 and of the seventh stage E7.
  • the fourth bus BUS 4 connects the functional circuits CPU, DRAM included in the chips of the fourth stage E4 and of the eighth stage E8.
  • the interconnection structure of the chips C1 therefore implements a plurality of identical buses, that is to say formed of conductive lines carrying the same groups of signals. Each bus is connected to the functional circuits of some of the chips only, but the functional circuits of all the chips being connected to one of the buses.
  • the C1 chips can be freely stacked on top of each other, by angularly shifting two chips arranged on adjacent stages by an angle of 90°, 180° or 270°.
  • the stack represented in FIG. 8 is therefore only given by way of example. Whatever the chosen angular offset (90°, 180° or 270°) between two chips of adjacent stages of stack E, a fully functional semiconductor device is available.
  • FIG. 9 a chip Cl of the first type having a second portion P2 centrally disposed between two first portions PI, PI ', therefore disposed laterally vis-à-vis the second portion P2.
  • the first two portions PI, PI' here comprise two processors CPU0, CPU1
  • the second portion P2 comprises a DRAM memory circuit.
  • Found on chip C1 of FIG. 9 are four groups of power vias Vp arranged and having the same properties as the groups of power vias Vp of the example of FIG. However, only two or three of these groups of power vias Vp could be provided.
  • the arrangement of the Cl chip represented in FIG. 9 can be further simplified by providing it only with the first and the fourth group of vias Va, Vd and by exploiting an “inverted” assembly of some of the Cl chips of the stack E of figure 10 .
  • the chips arranged in the first and second stage E1, E2 are stacked active face against active face
  • the chips arranged in the third stage 3 and fourth stage E4 are stacked passive face against passive face, and so on.
  • a chip C1 able to be stacked according to one of the modes of implementation presented to form a semiconductor device 1 comprises a temperature sensor, for example a thermal diode.
  • a plurality of such sensors can be provided on a chip, for example integrated into the chip close to the boundary between the first portion P1 and the second portion P2 of this chip.
  • the temperature sensor can be used to check the correct cooling of the device 1 by the fluid.
  • the measurements provided by these sensors can also be exploited to reduce the execution speed of the circuits of the first portion of certain chips , in order to reduce the elevation of temperature. Or again, this measurement can make it possible to regulate the circulation of the fluid, for example its flow rate, in order to control this rise in temperature.
  • One of the advantages of the mode of implementation set out with reference to FIGS. 7 to 10 is that it advantageously makes it possible to stack chips C1 of the first type which are identical to one another.
  • the invention is in no way limited to this characteristic, and it also applies in the case where chips of different types are stacked (as was presented during the description of FIG. 1). It also applies when the chips of the first type of the stack are not identical to each other, in their functions or their geometries for example.
  • FIG. 12 There is thus represented in FIG. 12, four chips C11, C12, C13, C14 of the first type having different configurations. They have a whole first portion P1 and a second portion P2, here of square shape, this second portion P2 forming the stacking surface of the chips. Each portion P2 is provided with via V collectively defining a group of vias Va. These vias V are connected to the circuits contained in the first portion P1 and in the second portion P2 of the chips. Taking the first chip Cil of FIG. 12 as a reference chip, the second chip C12 is configured to be incorporated into the stack E in an angularly offset manner of 90° (clockwise) with respect to the first chip Cil.
  • a via V of the second chip C12 is in contact with the vias V carrying the same signal of the adjacent chips in the stack.
  • the third chip C13 of FIG. 12 is configured to be incorporated into the stack with an angular offset of 180° (clockwise) with respect to the first chip C11.
  • the fourth C14 chip is configured to be incorporated into the stack with a angular offset of 270° (clockwise) with respect to the first Cil chip.
  • this configuration in which the chips Cl of the first type are not identical to each other in the stack E has the advantage of forming a single bus in the semiconductor device 1.
  • the portions of the chips dissipating little heat are used, at least in part, as a stacking surface.

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Abstract

L'invention porte sur un dispositif semi-conducteur (1) comprenant un empilement de puces (C1; C) disposées en étages successifs selon une direction d'empilement, chaque puce s'étendant selon un plan principal perpendiculaire à la direction d'empilement. L'empilement (E) comprend une pluralité de puces (C1) d'un premier type comportant une première portion (P1) et une deuxième portion (P2) s'étendant chacune dans le plan principal, la première portion (P1) étant susceptible de dégager plus de chaleur que la deuxième portion (P2) lorsque la puce est en fonctionnement. Chaque puce du premier type (C1) est disposée en contact mécanique avec une puce d'un étage adjacent de l'empilement (E) par une surface d'empilement s'étendant sur sa deuxième portion (P2) seulement, de sorte que sa première portion (P1) forme une partie saillante pouvant être exposée à un fluide de refroidissement.

Description

DISPOSITIF SEMI-CONDUCTEUR COMPRENANT UN EMPILEMENT DE PUCES ET PUCES D'UN TEL EMPILEMENT
DOMAINE DE L'INVENTION
La présente invention porte sur un dispositif semi-conducteur formé d'un empilement de puces, le dispositif présentant au cours de son fonctionnement un comportement thermique amélioré.
ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION
On connaît du document US9269646 un dispositif semi-conducteur formé d'un empilement vertical de puces, interconnectées entre elles, cet empilement visant à accroître la densité d'intégration du dispositif. Plus spécifiquement, le dispositif semi-conducteur divulgué dans ce document comprend une pluralité de puces DRAM (Dynamic Random Access Memory, ou mémoire dynamique à accès aléatoire) qui sont précisément disposées les unes sur les autres et interconnectées entre elles par l'intermédiaire de vias traversants. La puce DRAM disposée au niveau du premier étage de l'empilement sur laquelle les autres puces DRAM reposent est elle-même assemblée et reliée électriquement, par sa face inférieure, à une puce logique du type « SOC » (System On a Chip ou système sur une puce) . L'ensemble est retenu sur un substrat d' interconnexion (« interposer » selon le terme anglo-saxon consacré) muni de broches d'interconnexion formées par une matrice de billes (« BGA » ou Ball Grid Array) , et encapsulé dans un matériau électriquement isolant, par exemple par surmoulage d'une résine plastique.
La puce logique comprend une première portion présentant une densité de puissance relativement importante et une deuxième portion présentant une densité de puissance relativement faible. En conséquence, la première portion de la puce est susceptible de dégager plus de chaleur que la deuxième. Dans la solution proposée par le document précité, l'empilement des puces DRAM est disposé en contact avec la deuxième portion de la puce logique, de manière à ce que la chaleur relativement importante générée par la première portion puisse être évacuée sans être transmise à l'empilement. On limite ainsi 1 ' échauf f ement des puces DRAM, cet échauffement pouvant dégrader leur performance, voire même affecter leur bon fonctionnement.
Cette solution présente toutefois des limitations. La densité d'intégration du dispositif est limitée, car il ne peut prévoir qu'une seule puce logique. De plus la présence de l'encapsulant limite l'évacuation possible de la chaleur qui se dégage des puces du dispositif.
OBJET DE L'INVENTION
La présente invention vise à surmonter au moins en partie ces limitations .
BREVE DESCRIPTION DE L'INVENTION
En vue de la réalisation de ce but, l'objet de l'invention propose un dispositif semi-conducteur comprenant un empilement de puces disposées en étages successifs selon une direction d'empilement, chaque puce s'étendant selon un plan principal perpendiculaire à la direction d'empilement, l'empilement comprenant une pluralité de puces d'un premier type comportant une première portion et une deuxième portion s'étendant chacune dans le plan principal, la première portion dégageant plus de chaleur que la deuxième portion lorsque la puce est en fonctionnement . Selon l'invention chaque puce du premier type est disposée en contact mécanique avec une puce d'un étage adjacent de l'empilement par une surface d'empilement s'étendant sur sa deuxième portion seulement, de sorte que sa première portion forme une partie saillante pouvant être exposée à un fluide de refroidissement .
Selon d'autres caractéristiques avantageuses et non limitatives de l'invention, prises seules ou selon toute combinaison techniquement réalisable : le dispositif semi-conducteur comprend un substrat d' interconnexion, le substrat présentant une première face sur laquelle est disposée l'empilement et une seconde face, opposée la première, munie de broches de connexion ; les puces de l'empilement sont munies de vias traversants, les vias d'une puce étant en contact électrique avec les vias des puces disposées dans des étages adjacents, l'empilement des vias formant des lignes électriques d'un bus ; l'empilement comprend une puce tampon comprenant des circuits tampons respectivement associés aux lignes électriques du bus ; l'empilement est disposé dans le logement d'un élément de protection ; un étage de l'empilement comprend au moins deux puces. les puces présentent une face active et une face passive opposée à la face active, deux puces disposées dans des étages adjacents de l'empilement étant assemblées par leurs faces passives ou par leurs faces actives ; l'empilement est constitué de puces du premier type, la première portion des puces comportant un premier circuit et la deuxième portion des puces comportant un deuxième circuit, différent du premier ; le premier circuit est un processeur et le deuxième circuit est un réseau de mémoire ; chaque puce de l'empilement comprend, dans sa deuxième portion : o une pluralité de groupes de vias traversants d'alimentation reliés au premier et au deuxième circuit et disposés sur un premier cercle ; o une pluralité de groupes de vias traversants de signaux logiques disposés le long d'un deuxième cercle présentant le même centre que le premier cercle, un groupe de vias traversants de signaux logiques étant relié au premier circuit et au deuxième circuit et les autres groupes de vias traversants n'étant pas reliés au premier circuit et au deuxième circuit ; deux puces disposées dans des étages adjacents de l'empilement sont décalées angulairement d'un angle choisi dans la liste formée de 90°, 180° et 270°.
Selon un autre aspect, l'objet de l'invention porte sur une puce à semi-conducteur s'étendant selon un plan principal dans lequel s'étend une première portion comprenant un premier circuit et une deuxième portion comprenant un deuxième circuit, la première portion dégageant plus de chaleur que la deuxième portion lorsque la puce est en fonctionnement .
Selon l ' invention, la deuxième portion comprend également : une pluralité de groupes de vias traversants d' alimentation reliés au premier et au deuxième circuit et disposés à pas angulaire constant sur un premier cercle . une pluralité de groupes de vias traversants de signaux logiques disposés le long d' un deuxième cercle présentant le même centre que le premier cercle , un groupe de vias traversants de signaux logiques étant relié au premier circuit et au deuxième circuit et les autres groupes de vias traversants n' étant pas reliés au premier et au deuxième circuit .
Selon d' autres caractéristiques avantageuses et non limitatives de cet aspect de l ' invention, prises seules ou selon toute combinaison techniquement réalisable : le premier cercle et le deuxième cercle présentent des rayons différents ; le premier circuit est un processeur et le deuxième circuit est un réseau de mémoire ; la puce à semi-conducteur comprenant au moins un capteur de température .
BREVE DESCRIPTION DES FIGURES
D' autres caractéristiques et avantages de l ' invention ressortiront de la description détaillée de l ' invention qui va suivre en référence aux figures annexées sur lesquels : [Fig. 1] La figure 1 représente un dispositif semi-conducteur selon un premier mode de réalisation ;
[Fig. 2a] La figure 2a représente une vue de dessus d'une puce conforme à un premier type de puces du premier mode de mise en œuvre ;
[Fig. 2b] La figure 2b représente une vue en coupe d'une autre puce conforme à un premier type de puces du premier mode de mise en œuvre ;
[Fig. 3] La figure 3 représente une vue de dessus d'une puce conforme à un deuxième type de puces du premier mode de mise en œuvre ;
[Fig. 4]
[Fig. 5] Les figures 4 et 5 représentent respectivement un dispositif semi-conducteur selon des variantes du premier mode de réalisation ;
[Fig. 6a]
[Fig. 6b] Les figures 6a et 6b représentent deux exemples d'un dispositif semi-conducteur comprenant un élément de protection de l'empilement de puces ;
[Fig. 7]
[Fig. 9] Les figures 7 et 9 représentent une vue de dessus de puces d'un premier type de puces conformes à un autre mode de mise en œuvre ;
[Fig. 8]
[Fig. 10] Les figures 8 et 10 représentent des dispositifs semi- conducteurs conformes à un autre mode de réalisation ; [Fig. 11]
[Fig. 12] Les figures 11 et 12 représentent des dispositifs semi- conducteurs conformes à une variante de l'autre mode de réalisation ;
[Fig. 13a]
[Fig. 13b] Les figures 13a et 13b représentent respectivement des puces du premier type et une configuration d'empilement de ces puces, dans une configuration conforme à la présente invention .
DESCRIPTION DETAILLEE DE L'INVENTION
La figure 1 représente un dispositif semi-conducteur 1 selon un premier mode de réalisation et illustre les principes généraux mis en œuvre par un dispositif semi-conducteur 1 conforme à 1 ' invention .
Le dispositif semi-conducteur 1 comprend un empilement E de puces C, Cl disposés en étages successifs selon une direction d'empilement. Comme cela est tout à fait usuel et connu, les puces C, Cl sont des éléments semi-conducteurs fonctionnels s'étendant généralement dans un plan principal. Une puce présente généralement une face active (correspondant à la surface sur laquelle les composants microélectroniques ont été gravés) et une face passive, opposée à la face active.
Dans l'empilement E de la figure 1, les puces sont disposées les unes sur les autres, le plan principal des puces étant perpendiculaire à la direction d'empilement. Les puces C, Cl présentent typiquement, dans le plan principal, une longueur et une largeur comprises entre 5000 microns et 15000 microns. Leur épaisseur est typiquement comprise entre 30 microns et 75 microns . Dans le cadre général de la figure 1 , les puces C, Cl peuvent être de différents types (du premier ou du deuxième type , comme cela sera présenté dans les sections ultérieures de cette description) et les puces d' un même type peuvent être différentes entre elles , c' est-à-dire qu' elles peuvent implémenter des fonctions et/ou présenter des géométries différentes entre elles . Un empilement comprenant des puces de différents types est dit « hétérogène » .
Ainsi , un premier type de puces , représenté en vue de dessus sur la figure 2a, est constitué de puces Cl comprenant une première portion PI susceptible de dégager plus de chaleur qu' une deuxième portion P2 de la puce Cl , lorsque la puce Cl est en fonctionnement . Une puce Cl du premier type peut comprendre plusieurs premières portions PI disj ointes . La chaleur produite par la ou les première ( s ) portion ( s ) PI d' une telle puce Cl , si elle était transférée par exemple par conduction aux autres puces de l ' empilement E serait susceptible d' affecter le bon fonctionnement du dispositif semi-conducteur 1 . C' est notamment vrai lorsqu' une pluralité de puces Cl de premier type est incluse dans l ' empilement E , voire que toutes les puces de l ' empilement E sont des puces Cl du premier type .
Les puces Cl du premier type sont typiquement des puces dites de « logique », et la première portion PI de la puce est composée de circuits microélectroniques présentant une densité de puissance relativement plus importante que la densité de puissance des circuits microélectroniques de la deuxième portion P2 . A titre d' exemple , la première portion PI peut comprendre des circuits microélectroniques mettant en œuvre un microprocesseur alors que la seconde portion P2 peut être constituée de mémoire et/ou d' interconnexions . On note que les puces Cl du premier type peuvent elles même être constituées d' un assemblage de deux puces élémentaires , et donc résulter de l ' intégration dite « 3D » de ces deux puces . Comme cela est bien connu en soi , cette intégration peut être réalisée au niveau des plaquettes de puces élémentaires , avant la singularisation de la puce Cl du premier type ( ou « wafer level 3D integration » selon l ' expression anglo-saxonne consacrée ) ou au niveau des puces élémentaires elles même , après leur singularisation (« die to die 3D integration », ou dans une intégration mixte (« die to wafer 3D integration » pour intégration 3D de puce à plaquette) . Un tel assemblage de puces élémentaires , formant une puce Cl du premier type , est ainsi représenté sur la figure 2b . Chaque puce élémentaire Cia, Clb présentent une première portion Pla, Pib susceptible de dégager plus de chaleur qu' une deuxième portion P2a, P2b, lorsque la puce Cl est en fonctionnement . Les deux puces élémentaires Cia, Clb sont assemblées , par exemple par adhésion moléculaire , par leur faces actives de manière à mettre en vis-à-vis les premières portions Pla, Pib entre elles et les deuxièmes portions P2a, P2b entre elles .
On retrouve donc bien, dans la puce Cl du premier type formée d' un tel assemblage , une première portion PI composée des premières portions Pla, Pib de chaque puce élémentaires Cia, Clb, et une seconde portion P2 composée des deuxièmes portions P2a, P2b de ces puces élémentaires . On note que l ' épaisseur d' une puce du premier type Cl formée par assemblage peut être relativement plus importante que celle d' une puce Cl du premier type qui n' est pas formée par assemblage . Cette épaisseur peut notamment être doublée , typiquement comprise entre 60 et 150 microns pour reprendre les épaisseurs typiques données précédemment . Poursuivant la description de la figure 2, une puce Cl du premier type est munie d'une pluralité de vias conducteurs et traversants v, disposés dans la deuxième portion P2, par exemple en périphérie du circuit fonctionnel incorporé dans cette deuxième portion. Les vias s'étendent dans l'épaisseur de la puce Cl, d'une face à l'autre de cette puce Cl. Ils sont reliés, pour certains d'entre eux au moins, aux circuits microélectroniques de la première portion PI et de la deuxième portion P2, de manière à les alimenter électriquement et conduire les signaux électriques permettant la mise en œuvre des fonctionnalités de ces circuits.
Une puce C d'un deuxième type de puces, distinct du premier type de puces, est représentée sur la figure 3. Les puces C du deuxième type ne sont pas susceptibles de dégager par elle-même une chaleur excessive pouvant affecter leur bon fonctionnement. Dans une certaine mesure, les puces C du deuxième type peuvent être empilées les unes sur les autres sans précaution particulière. Ces puces C peuvent néanmoins être sensibles à la chaleur, et leur performance ou leur fonctionnement affecté par une température excessive, dépassant une température seuil déterminée .
Une puce C du deuxième type présente également, comme les puces Cl du premier type, une pluralité de vias conducteurs et traversants. Les agencements des vias sur les puces Cl du premier type et sur les puces C du deuxième type sont compatibles entre eux, de sorte qu' il est possible de mettre en contact électrique les vias de deux puces, que ces puces soient du premier type ou du deuxième type, lorsqu'elles sont disposées en contact l'une avec l'autre dans des étages adjacents de l'empilement E.
Revenant à la description du dispositif semi-conducteur de la figure 1, celui-ci comprend donc un empilement E formé d'au moins une pluralité de puce Cl du premier type (et de puces C du deuxième type) . Chacune de ces puces Cl du premier type est disposée en contact mécanique avec une puce C, Cl d'un étage adjacent de l'empilement, les vias des deux puces C, Cl étant en contact électrique. Le contact mécanique entre les deux puces C, Cl est réalisé au niveau d'une surface d'empilement s'étendant sur (ou au droit de) la deuxième portion P2 seulement. En d'autres termes, la surface d'empilement d'une puce Cl du premier type, c'est-à-dire la surface de la puce Cl en contact mécanique avec la ou les puces C, Cl des étages adjacents, ne s'étend pas à la première portion PI de la puce Cl .
De la sorte, on rend saillant de l'empilement E la première portion PI des puces Cl du premier type, ces parties saillantes formant en quelque sorte des ailettes de refroidissement pouvant être exposées à un fluide. On peut évacuer de la sorte et de manière très efficace la chaleur dégagée par les premières portions PI de ces puces, cette chaleur pouvant être relativement importante. De plus, la chaleur évacuée n'est pas communiquée directement aux autres puces de l'empilement E.
Pour favoriser l'écoulement du fluide sur les surfaces exposées des puces (que ces puces soient du premier ou du deuxième type) on peut envisager de traiter leurs surfaces (et préférentiellement celle s'étendant au niveau de la première portion PI ou, plus généralement s'étendant en dehors de la surface d'empilement, chimiquement et/ou mécaniquement pour faciliter l'écoulement du fluide et la transmission de la chaleur. Il peut par exemple s'agir de former des rainures sur la surface exposée des puces du premier type, au niveau de leur première portion au moins. On évitera de traiter les surfaces d'empilement des puces, si ces traitements sont susceptibles de fragiliser la liaison mécanique entre les puces de l'empilement E . Le dispositif semi-conducteur 1 comprend également un substrat d' interconnexion S sur une première face duquel est disposé l'empilement E. Sur sa seconde face, opposée à la première, on a prévu des broches de connexion b, qui peuvent être de toutes natures, par exemple une matrice de bille du type BGA. Les broches de connexion b sont reliées à l'empilement E disposé sur la première face du substrat d' interconnexion S par des pistes électriques internes au substrat, comme cela est habituel dans les boîtiers de circuits électroniques complexes.
Dans l'exemple de la figure 1, on note que deux puces C du deuxième type peuvent être empilées sans précaution particulière l'une sur l'autre. Par contre, les deux puces Cl du premier type sont chacune disposées dans l'empilement pour que leur première portion PI soit saillante. Leurs surfaces d'empilement - en contact avec les puces des étages adjacents - ne s'étendent pas au-delà de la seconde portion P2.
Comme cela est bien visible sur la figure 1, le dispositif semi- conducteur 1 ainsi formé présente des évidements micrométriques, qui d'une manière générale corresponde à l'épaisseur d'une puce C, Cl du premier ou du deuxième type selon l'organisation de l'empilement E. Ces évidements peuvent être parcourus par un fluide de refroidissement. On améliore ainsi son comportement thermique. On note que lorsqu'un tel évidemment est formé par une puce du premier type Cl consistant en l'assemblage de deux puces élémentaires comme cela a été présenté en référence à la figure 2a, cet évidemment peut présenter une hauteur relativement plus importante, ce qui peut favoriser l'écoulement du fluide et l'évacuation de la chaleur.
Pour permettre cet agencement présentant des puces en saillie, certaines puces de l'empilement E peuvent être décalées angulairement (dans un plan perpendiculaire à la direction d'empilement) vis-à-vis des puces des étages adjacents. Ce décalage angulaire peut être obtenu par rotation de ces puces autour d'un axe parallèle à la direction d'empilement, passant par un point localisé dans leur deuxième portion P2. Ce décalage angulaire entre une puce Cl du premier type et les puces disposées dans les étages adjacents est de 180° sur l'empilement de la figure 1, mais on pourrait prévoir un décalage de 90° ou de 270° pour certaines au moins des puces Cl du premier type dans l'empilement E, vis-à-vis des puces des étages adjacents. Ces angles de décalage assurent également de rendre saillante la première portion des puces Cl du premier type dans l'empilement E. Décaler angulairement les puces d'étages adjacents successifs de 90° est avantageux, car dans ce cas deux puces orientées selon la même direction sont séparées par trois étages de puces, ce qui augmente d'autant la distance séparant les parties saillantes de ces deux étages et ce qui favorise l'écoulement du fluide dans cet évidemment micrométrique.
Bien entendu, tout autre agencement des puces dans l'empilement E peut être envisagé dans la mesure où l'on aboutit à ce que la première portion PI des puces Cl conformes au premier type forme une partie saillante de l'empilement E pouvant être exposée à un fluide de refroidissement.
On peut notamment prévoir qu'une première puce et une seconde puce respectivement disposées dans des étages adjacents de l'empilement E soient assemblées en mettant en contact la face active de la première puce avec la face passive de la seconde puce, mais toute autre configuration d'assemblage « retournée » est également envisageable. Ainsi, les faces actives de la première et de la seconde puce peuvent être assemblées entre elles ou, alternativement, les faces passives de la première et de la seconde puce peuvent être assemblées entre elles. Dans le cadre général de la figure 1, l'agencement des vias sur chaque puce C, Cl de l'empilement E a été préétabli de tel manière que des vias en contact dans l'empilement portent le même signal électrique. Cette continuité de contact électrique entre les vias de chaque puce conduit à définir un bus du dispositif semi-conducteur 1 s'étendant verticalement dans l'empilement E, perpendiculairement aux plans principaux des puces. Ce bus est formé de lignes électriques constituées de l'empilement des vias de chacune des puces C, Cl de l'empilement E .
Le bus, lorsque le nombre de puces est relativement important, peut présenter une charge électrique élevée et dans ce cas on pourra prévoir dans l'empilement E une puce tampon, par exemple disposée dans un premier étage de l'empilement directement sur le substrat d'interconnexion. La puce tampon peut présenter des circuits tampons (« buffer circuit » selon la terminologie usuelle) respectivement associés aux lignes électriques formant le bus et permettant d'amplifier les alimentations et les signaux les traversant de telle façon qu' ils soient correctement transmis aux puces de l'empilement. La puce tampon peut également permettre de relier entre elles certaines lignes du bus, par exemple pour dupliquer un signal électrique sur deux lignes distinctes .
Les figures 4 et 5 présentent des variantes de mise-en œuvre de du premier mode de mise en œuvre. Dans ces variantes, certains étages présentent plusieurs puces. Dans la variante de la figure 4, deux puces Cl du premier type disposées dans un même étage sont latéralement séparées l'une de l'autre, si bien que l'on définit un évidemment central T, formant une sorte de tunnel traversant le dispositif semi-conducteur 1, ce qui permet de faire circuler le fluide centralement dans ce dispositif 1 et de très efficacement évacuer la chaleur émise au cours de son fonctionnement .
Dans l ' exemple de la figure 5 , les deux puces Cl du premier type disposées dans un même étage sont latéralement en contact l ' une avec l ' autre , et en conséquence le dispositif 1 ne présente pas cet évidemment central .
Les figures 13a et 13b représentent respectivement une puce Cl du premier type et une configuration d' empilement E d' une pluralité de telles puces , dans une configuration conforme à la présente invention .
Les puces Cl de la figure 13a sont de formes générales rectangulaires . La portion P2 qui dégage relativement peu de chaleur présente également une forme rectangulaire (et avantageusement carrée ) dont les dimensions sont plus petites que celle de la puce Cl . Elle est disposée dans l ' un des coins de la puce Cl du premier type , si bien que la première portion PI , qui dégage relativement plus de chaleur, peut être disposée dans l ' une au moins des deux bandes latérales de la puce Cl qui ne sont pas occupées par la deuxième portion P2 .
Dans l ' empilement E représenté sur la figure 13b, une pluralité de puces du premier type Cl , toutes conformes à la configuration représentée sur la figure 13a, sont assemblées les unes aux autres en les mettant en contact mécanique par une surface d' empilement s ' étendant sur la deuxième portion P2 des puces seulement .
La figure 11 présente un exemple d' application particulièrement intéressant d' un empilement E hétérogène . Cet empilement est disposé sur un substrat d' interconnexion S sur lequel repose une puce tampon, désignée « buffer » sur la figure . Le reste de l'empilement E incorpore des puces Cl du premier type présentant une première portion PI comprenant un circuit constitué d'un processeur CPU. Les puces Cl du premier type présentent également une deuxième portion P2 comprenant un circuit de mémoire statique SRAM. Le circuit de mémoire statique SRAM est généralement moins dense (en comparaison avec un circuit de mémoire dynamique DRAM) , mais très rapide, et dégage en tout état de cause une quantité de chaleur bien moindre que la portion PI comprenant le circuit constitué par le processeur CPU, lorsque la puce est en fonctionnement. L'empilement E hétérogène comprend également des puces C du second type, formées dans l'exemple de puces comportant des circuits de mémoire dynamique DRAM. Comme cela est bien visible sur la figure 11, les surfaces d'empilement des puces Cl du premier type ne s'étendent pas au-delà de la deuxième portion P2 comprenant le circuit mémoire statique SRAM. Les premières portions PI des puces Cl du premier type sont bien en saillie de l'empilement E.
Alternativement à la configuration d'empilement représentée sur la figure 11 dans laquelle la première portion PI des puces Cl du premier type est disposée latéralement à la seconde portion P2, on peut prévoir que la première portion PI forme une couronne périphérique à la seconde portion P2, disposée donc centralement. Les puces C du second type de l'empilement E sont choisies pour présenter des dimensions telles que ces puces puissent s'inscrire dans le contour de la deuxième portion P2 centrale. L'empilement met alors en contact, dans deux étages successifs, une face entière de cette puce du deuxième type C avec une partie au moins de la seconde portion P2 centrale d'une puce Cl du premier type. La face en contact de la puce du deuxième type C ne contacte toutefois pas la première portion PI de cette puce. De la sorte, la première portion PI périphérique de chaque puce Cl du premier type de l'empilement est bien saillante, sur toute son étendue, de l'empilement. On note que dans la configuration de la figure 11 et dans la configuration alternative ci-dessus, il n'est pas nécessaire de décaler angulairement les unes par rapport aux autres les puces C, Cl disposées dans des étages successifs.
Bien entendu, on ne peut encapsuler entièrement l'empilement E à l'aide d'un matériau électriquement isolant comme c'est le cas dans la solution présentée de l'état de la technique. Ce matériau encapsulant ne permettrait plus de faire circuler le fluide contre les parties saillantes de l'empilement E. Pour néanmoins fournir une protection mécanique à l'empilement E de puces, on peut prévoir de le disposer dans le logement d'un boîtier (figure 6a) ou d'un châssis (figure 6b) , ces éléments de protection permettant l'un comme l'autre de faire circuler le fluide contre les parties saillantes pour évacuer la chaleur qui s'en dégage. Dans le cas du boîtier de la figure 6a, celui-ci peut être porté par le substrat d'interconnexion S. Il définit un volume entourant l'empilement E, ce volume étant empli du fluide de refroidissement. Le boîtier peut être muni d'ouvertures permettant de faire circuler le fluide F. Dans l'exemple de la figure 6b, l'empilement E est disposé par l'intermédiaire du substrat d'interconnexion S à un support, par exemple un support de circuit imprimé, et l'empilement protégé par un châssis de protection, par exemple métallique. Ce châssis forme une cage présentant une surface suffisamment ouverte pour permettre l'écoulement d'un fluide F contre les surfaces exposées de 1 ' empilement .
Le fluide peut être de toute nature qui convienne, un gaz ou un liquide. S'il s'agit d'air prélevé de l'environnement, on prendra soin de filtrer cet air pour éliminer un maximum de particules ou de poussières qui pourraient venir obturer les évidements micrométriques de l'empilement E. D'une manière générale, le fluide doit être exempt de telles particules.
En référence aux figures 7 et 8, on décrit maintenant un mode de mise en œuvre préféré et particulièrement avantageux dans lequel toutes les puces de l'empilement E, ou pour le moins une très grande majorité d'entre elles, sont du même premier type. On peut prévoir dans l'empilement, additionnellement aux puces Cl du premier type, au moins une puce tampon comme cela a été présenté dans un paragraphe antérieur. Les puces Cl du premier type qui composent essentiellement l'empilement E peuvent de plus présenter toutes les mêmes dimensions et le même agencement de vias traversants, ce qui facilite leur fabrication en volume. Chaque puce de Cl de l'empilement comprend donc au moins une première portion PI susceptible de dégager plus de chaleur qu'une deuxième portion P2 des puces Cl .
Comme on l'a déjà indiqué, la première portion peut comprendre ou être composée d'un processeur CPU et la deuxième comprendre ou être composée d'un circuit de mémoire dynamique DRAM. Dans cette configuration, la puce Cl peut être désignée comme une puce PIM (« Processing In Memory » ou puce de traitement dans la mémoire) . Des exemples de telles puces peuvent être notamment trouvés dans les documents EP3259674 ou EP3356945 aux noms de la société UPMEM.
Le mode de réalisation qui va être présenté permet de former un dispositif semi-conducteur 1 fortement intégré et essentiellement composé d'un empilement E de telles puces PIM. La chaleur qui résulte du fonctionnement des processeurs CPU (relativement élevée) peut être efficacement évacuée, de sorte qu'elle ne fait pas monter la température du dispositif 1 au- delà d'un seuil de température pour lequel le fonctionnement des circuits de mémoire DRAM est susceptible de se dégrader. Typiquement, cette température seuil est de l'ordre de 95°C, une température dépassant 85°C nécessitant déjà un doublement de la fréquence des rafraîchissements périodiques de la mémoire DRAM.
La figure 7 représente une puce Cl constituant l'empilement E d'un dispositif semi-conducteur 1 compatible avec ce mode de réalisation. On retrouve sur la puce de cette figure une première portion PI, ici comprenant un processeur CPU, susceptible de dégager une quantité de chaleur relativement importante, et une deuxième portion P2, ici comprenant un circuit de mémoire dynamique DRAM, susceptible de dégager une quantité moindre de chaleur .
La deuxième portion P2 de la puce Cl est telle que les puces peuvent être disposées les unes sur les autres dans l'empilement E en se contactant respectivement au niveau d'une surface d'empilement qui est carrée, la symétrie de cette surface d'empilement permettant de décaler angulairement les puces entre elles d'un angle de 0°, 90°, 180° et/ou 270°. Une surface d'empilement rectangulaire pourrait permettre de décaler angulairement les puces entre elles d'un angle de 0° et de 180°. Cette surface s'étend au niveau de toute la deuxième portion P2 de la puce sur l'exemple représenté, mais il pourrait en être autrement. Mais, dans tous les cas, la surface d'empilement ne s'étend pas dans la première portion PI de la puce Cl.
La puce Cl de la figure 7 comprend également 8 groupes de vias traversants référencés Va, Vb, Vc, Vd et Vp sur la figure (représentés par des carrés pour des raisons de visibilité) , la notation Vp désignant collectivement 4 groupes de vias de puissance servant à véhiculer l'alimentation électrique des puces. Les groupes de vias Va, Vb, Vc et Vp sont référencés collectivement V dans la suite de cette description. Chaque groupe de vias comprend une pluralité de vias indépendants, les vias du groupe de via Va transportant collectivement les signaux permettant de mettre en fonctionnement la puce Cl. Les signaux respectivement portés par les groupes de vias dit « logiques » Va, Vb, Vc, et Vd sont identiques entre eux, et les signaux portés par les 4 groupes de vias dit « de puissance » Vp sont également identiques entre eux. Les groupes de vias émergent sur les faces principales de part et d' autre de la puce au niveau de la surface d'empilement, de sorte que les groupes de vias V d'une puce puissent contacter les groupes de vias V d'une autre puce disposée dans un étage adjacent de l'empilement E.
Parmi les groupes de vias V, les 4 groupes de vias Vp de puissance sont espacés à pas constant de 90° sur un cercle (représenté en pointillé sur la figure 7) dont le centre Ce est ici disposé au centre du carré de la surface d'empilement (correspondant dans l'exemple représenté à la deuxième portion P2 de la puce C2) . Ces groupes de vias de puissance Vp sont avantageusement tous reliés aux éléments actifs de la puce Cl, le circuit de mémoire dynamique DRAM et le processeur CPU pour les alimenter électriquement. Lorsque l'on empile deux puces Cl l'une sur l'autre en les décalant angulairement de 90°, 180° ou 270° par rotation d'une des deux puces par rapport à l'autre autour d'un axe parallèle à la direction d'empilement passant par le centre Ce, les groupes de vias de puissance Vp des puces sont en contact électrique entre eux. Plus précisément, chaque via d'un groupe de vias de puissance Vp d'une des deux puces Cl est en contact avec un via destiné à porter le même signal d'un groupe de vias de puissance Vp de l'autre puce Cl. On pourrait naturellement prévoir que les groupes de vias de puissance Vp ne soient pas tous reliés entre eux afin de distribuer la puissance aux puces de l'empilement par l'intermédiaire d'une pluralité de bus de puissance, distincts les uns des autres, par exemple non limitatif, véhiculant des tensions différentes. Les quatre groupes de vias logiques Va, Vb, Vc, Vd sont également disposés à pas angulaire constant de 90° sur un cercle (égalemenr représenté en pointillé sur la figure 7) de même centre Ce, mais pouvant présenter un rayon différent du cercle sur lequel sont répartis les vias de puissance Vp . Les vias d'un premier groupe de vias logique Va sont électriquement reliés aux éléments fonctionnels de la puce, le circuit de mémoire dynamique DRAM et le processeur CPU. Les signaux électriques portés par les vias du premier groupe logique Va permettent donc de rendre fonctionnels ces circuits de la puce. Les autres groupes de vias logiques Vb, Vc, Vd ne sont pas reliés aux éléments fonctionnels et ont pour fonction de propager les signaux électriques à travers la puce Cl, d'une face principale à l'autre, de manière à permettre de transmettre ces signaux entre deux puces Cl de l'empilement E disposées dans des étages adjacents.
Les groupes de vias logiques Va, Vb, Vc, Vd présentent le même nombre de vias et les vias des groupes logiques portent collectivement les mêmes signaux électriques. Lorsque l'on empile deux puces Cl l'une sur l'autre en les décalant angulairement de 90°, 180° ou de 270° par rotation d'une des deux puces par rapport à l'autre autour d'un axe parallèle à la direction d'empilement passant par le centre Ce, les groupes de vias logiques Va, Vb, Vc, Vd des puces Cl sont en contact électrique entre eux. Plus précisément, chaque via d'un groupe de vias logiques d'une des deux puces Cl est en contact avec un via destiné à porter le même signal d'un autre groupe de vias logiques Va, Vb, Vc, Vd de l'autre puce Cl.
On a ainsi représenté sur la figure 8 un exemple de dispositif semi-conducteur 1 mettant en œuvre un empilement de huit puces Cl toutes conformes à celles représentées sur la figure 7. Ces puces sont disposées les unes sur les autres, en contact mécanique au niveau de leur surface d'empilement respective pour former 8 étages référencés El à E8 sur la figure 8. L'empilement est disposé sur le substrat d'interconnexion S, et on a prévu dans l'exemple représenté une puce tampon (qui reste toutefois optionnelle) disposée directement sur le substrat d'interconnexion dans un étage initial E0 de l'empilement.
La puce Cl du premier étage El de l'empilement est orientée selon une direction (matérialisée par une flèche sur la figure) de référence définissant une orientation de 0°. Les puces des étages suivants E2-E8 sont empilées sur la puce du premier étage El, les centres Ce des surfaces d'empilement des puces de ces étages étant tous alignés sur le centre Ce de la surface d'empilement de la puce du premier étage El. Cet alignement définit un axe de rotation de l'empilement E.
Deux puces d'étages successifs sont décalées angulairement l'une par rapport à l'autre de 90°, 180° ou 270°. Dans l'exemple représenté, la puce d'un étage En est décalée de 90° par rapport à la puce En-1, donc directement sous-jacente.
Dans la configuration représentée sur la figure 8, on a le schéma d'interconnexion suivant, chaque colonne de ce tableau indiquant les groupes de vias logiques électriquement en contact entre eux dans les puces Cl des étages E1-E8 :
[Table 1]
Figure imgf000025_0001
Ce schéma d' interconnexion conduit donc à former dans le dispositif 1 quatre bus BUS 1 à BUS 4 (2 bus BUSI, BUS3 étant rendus visibles sur le schéma de la figure 8) , chaque bus étant formé des vias interconnectés des groupes de vias logiques de chaque puce Cl. Chaque bus comporte les mêmes signaux électriques que les autres bus, ces signaux étant portés par des vias constituant les différents groupes de vias Va, Vb, Vc, Vd. La puce tampon, lorsqu'elle est présente, peut permettre de relier électriquement les quatre bus ensemble, de sorte que les mêmes signaux électriques se propagent verticalement dans chacun des quatre bus du dispositif 1. Si cette puce n'est pas présente, l'interconnexion des quatre bus peut être réalisée par des pistes adéquatement agencées sur ou dans le substrat d' interconnexion S. La connexion de ces 4 bus entre eux n'est pas nécessaire à l'invention, et n'est qu'une option de réalisation.
Le premier bus BUS 1 connecte les circuits fonctionnels CPU, DRAM compris dans les puces du premier étage El et du cinquième étage E5 car, on le rappelle, seuls les vias du premier groupe de vias Va sont électriquement reliés à ces circuits fonctionnels. Le premier bus BUS 1 se contente de traverser les puces des autres étages sans être électriquement relié aux circuits fonctionnels. Similairement, le deuxième bus BUS 2 connecte les circuits fonctionnels CPU, DRAM compris dans les puces du deuxième étage E2 et du sixième étage E6. Le troisième bus BUS 3 connecte les circuits fonctionnels CPU, DRAM compris dans les puces du troisième étage E3 et du septième étage E7. Le quatrième bus BUS 4 connecte les circuits fonctionnels CPU, DRAM compris dans les puces du quatrième étage E4 et du huitième étage E8.
La structure d' interconnexion des puces Cl met donc en œuvre une pluralité de bus identiques, c'est-à-dire formés de lignes conductrices portant les mêmes groupes de signaux. Chaque bus est connecté aux circuits fonctionnels de certaines des puces seulement, mais les circuits fonctionnels de toutes les puces étant reliés à un des bus. Avec cette structure d'interconnexion, on peut librement empiler les puces Cl les unes sur les autres, en décalant angulairement deux puces disposées sur des étages adjacents d'un angle de 90°, 180° ou 270°. L'empilement représenté sur la figure 8 n'est donc donné qu'à titre d'exemple. Quel que soit le décalage angulaire choisi (90°, 180° ou 270°) entre deux puces d'étages adjacents de l'empilement E, on dispose d'un dispositif semi-conducteur entièrement fonctionnel. On s'assure aussi que les premières portions PI des puces Cl de l'empilement E soient bien saillante de cet empilement, ce qui permet comme on l'a vue d'évacuer leur chaleur très efficacement. Cet empilage « rotatif » à également pour avantage d'augmenter la distance entre 2 portions saillantes PI, permettant un meilleur écoulement du fluide de refroidissement.
Selon l'étendue et la répartition de la première portion PI d'une puce selon son plan principal on peut prévoir d' autre agencement que celui qui vient d'être présenté. A titre exemple, on a représenté sur la figure 9, une puce Cl du premier type présentant une deuxième portion P2 disposée centralement entre deux premières portions PI, PI' , disposées donc latéralement vis-à-vis de la deuxième portion P2 . Les deux premières portions PI , PI ' comportent ici deux processeurs CPU0 , CPU1 , et la deuxième portion P2 comprend un circuit mémoire DRAM . On retrouve sur la puce Cl de la figure 9 , quatre groupes de vias de puissance Vp disposés et ayant les mêmes propriétés que les groupes de vias de puissance Vp de l ' exemple de la figure 7 . On pourrait toutefois prévoir uniquement deux ou trois de ces groupes de vias de puissance Vp . On retrouve trois groupes de vias logiques Va, Vb, Vd disposés corne décrit précédemment , le troisième groupe de vias logiques Vc étant omis , sur un cercle de même centre Ce , ici au centre de la puce , mais pouvant présenter un rayon différent du cercle sur lequel sont répartis les vias de puissance Vp . Seuls , les vias du premier groupe de vias logiques Va sont électriquement reliés aux éléments fonctionnels de la puce , le circuit de mémoire dynamique DRAM et les processeurs CPU0 , CPU1 . Les vias des deuxièmes et troisièmes groupes de vias logiques Vb, Vd sont traversants uniquement , sans interconnexion avec les éléments fonctionnels .
Avec l ' agencement de la puce Cl représenté sur la figure 9 , il est possible de réaliser un empilement dans lequel les puces sont successivement empilées et orientées selon la direction de référence ( 0 ° ) et selon la direction de 90 ° (horairement ) . On obtient alors un schéma d' interconnexion à deux bus BUS 1 , BUS 2 , organisé selon le tableau ci-dessous , lorsque 8 puces sont disposées selon 8 étages E1 -E8 ainsi que cela est illustré sur la figure 10 . [ Table 2 ]
Figure imgf000028_0001
On note que l ' agencement de la puce Cl représenté sur la figure 9 peut encore être simplifié en la munissant uniquement du premier et du quatrième groupe de vias Va, Vd et en exploitant un assemblage « retournée » de certaines des puces Cl de l ' empilement E de la figure 10 . Selon cette approche , les puces disposées dans le premier et deuxième étage El , E2 sont empilées face active contre face active , les puces disposées dans le troisième étage 3 et quatrième étage E4 sont empilées face passive contre face passive , et ainsi de suite .
Avantageusement , une puce Cl apte à être empilée selon l' un des modes de mis en œuvre présenté pour former un dispositif semi- conducteur 1 , comprend un capteur de température , par exemple une diode thermique . Avantageusement , on pourra prévoir une pluralité de tels capteurs sur une puce , par exemple intégrés dans la puce à proximité de la frontière entre la première portion PI et la deuxième portion P2 de cette puce . Le capteur de température peut être exploité pour vérifier le bon refroidissement du dispositif 1 par le fluide . Les mesures fournies par ces capteurs peuvent également être exploitées pour réduire la vitesse d' exécution des circuits de la première portion de certaines puces , afin de réduire l ' élévation de température. Ou encore, cette mesure peut permettre de réguler la circulation du fluide, par exemple son débit, pour contrôler cette élévation de température.
L'un des avantages du mode de mise en œuvre exposé en référence aux figures 7 à 10 est qu'il permet avantageusement d'empiler des puces Cl du premier type identiques entre elles. Toutefois l'invention n'est nullement limitée à cette caractéristique, et elle s'applique aussi dans le cas où des puces de types différents sont empilées (comme cela a été présenté lors de la description de la figure 1) . Elle s'applique également lorsque les puces du premier type de l'empilement ne sont pas identiques entre elles, dans leurs fonctions ou leurs géométries par exemple .
On a ainsi représenté sur la figure 12, quatre puces Cil, C12, C13, C14 du premier type présentant des configurations différentes. Elles présentent toute une première portion PI et une seconde portion P2, ici de forme carrée, cette seconde portion P2 formant la surface d'empilement des puces. Chaque portion P2 est munie de via V définissant collectivement un groupe de via Va. Ces vias V sont reliés aux circuits contenus dans la première portion PI et dans la seconde portion P2 des puces. En prenant la première puce Cil de la figure 12 comme puce de référence, la deuxième puce C12 est configurée pour être incorporée dans l'empilement E de manière décalée angulairement de 90° (horairement ) vis-à-vis de la première puce Cil. Dans cette configuration, un via V de la deuxième puce C12 est en contact avec les vias V portant le même signal des puces adjacentes dans l'empilement. Similairement, la troisième puce C13 de la figure 12 est configurée pour être incorporée dans l'empilement avec un décalage angulaire de 180° (horairement) vis-à-vis de la première puce Cil. Et la quatrième puce C14 est configurée pour être incorporée dans l'empilement avec un décalage angulaire de 270° (horairement ) vis-à-vis de la première puce Cil. On peut ainsi mixer des premières, deuxièmes, troisièmes et quatrièmes puces sans ordre particulier pour former un empilement conforme à ce mode de mise en œuvre, dans la mesure où deux puces disposées dans des étages successifs ne sont pas identiques. Dit autrement, on évite d'empiler dans des étages adjacents deux premières, deuxièmes, troisièmes ou quatrièmes puces.
On note que cette configuration dans laquelle les puces Cl du premier type ne sont pas identiques entre elles dans l'empilement E présente l'avantage de former un unique bus dans le dispositif semi-conducteur 1.
Dans tous les modes de mis en œuvre, les portions des puces dissipant peu de chaleur sont utilisées, au moins en partie, comme surface d'empilement. Les parties des puces générant beaucoup de chaleur sont saillantes dans l'empilement et sont donc exposées d'une façon optimale au fluide de refroidissement.
Bien entendu l'invention n'est pas limitée aux modes de mise en œuvre décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications .
On peut notamment mixer les deux variantes du mode de mise en œuvre et proposer des puces du premier type présentant un premier groupe de vias agencés sur la puce selon une orientation prédéterminée de la puce dans l'empilement ; et des groupes de vias additionnels placés à pas angulaire fixe sur le contour d'un cercle centré sur la surface d'empilement. On forme ainsi une pluralité de bus dans le dispositif, ces bus pouvant ou non porter des signaux identiques. Les caractéristiques des puces Cl du premier type présentées dans le second mode de mise en œuvre, et notamment l'arrangement des vias sur ces puces, peuvent également s'appliquer aux puces C du deuxième type. On peut donc former un empilement hétérogène de puces du premier et du deuxième type, comme cela a été présenté dans le premier mode de mise en œuvre, toutes les puces C, Cl de cet empilement reprenant un agencement de vias conformes aux exemples exposés dans le second mode de mis en œuvre.
On comprendra que les exemples précédents compatibles avec 4 orientations de puces (0°, 90°, 180° et 270°) peuvent être simplifiés quand un nombre plus restreint d'orientations est supporté. La surface d'empilement peut être rectangulaire (au lieu de carrée) , quand seules deux orientations (par exemple 0° et 180°) sont utilisées.

Claims

REVENDICATIONS
1. Dispositif semi-conducteur (1) comprenant un empilement de puces (Cl ; C) disposées en étages successifs selon une direction d'empilement, chaque puce s'étendant selon un plan principal perpendiculaire à la direction d'empilement, l'empilement comprenant une pluralité de puces (Cl) d'un premier type comportant au moins une première portion (PI) et une deuxième portion (P2) s'étendant chacune dans le plan principal, la première portion (PI) dégageant plus de chaleur que la deuxième portion (P2) lorsque la puce est en fonctionnement, et chaque puce du premier type (Cl) étant disposée en contact mécanique avec une puce d'un étage adjacent de l'empilement (E) par une surface d'empilement s'étendant sur sa deuxième portion (P2) seulement, de sorte que sa première portion (PI) forme une partie saillante de l'empilement exposée à un fluide de refroidissement.
2. Dispositif semi-conducteur (1) selon la revendication précédente comprenant un substrat d'interconnexion (S) , le substrat présentant une première face sur laquelle est disposée l'empilement (E) et une seconde face, opposée la première, munie de broches de connexion (b) .
3. Dispositif semi-conducteur (1) selon l'une des revendications précédentes dans lequel les puces de l'empilement (E) sont munis de vias traversants (v) , les vias (v) d'une puce étant en contact électrique avec les vias (v) des puces disposées dans des étages adjacents, l'empilement des vias (v) formant des lignes électriques d' un bus .
4. Dispositif semi-conducteur (1) selon la revendication précédente dans lequel l'empilement (E) comprend une puce tampon comprenant des circuits tampons respectivement associés aux lignes électriques du bus. Dispositif semi-conducteur (1) selon l'une des revendications précédentes dans lequel l'empilement (E) est disposé dans le logement d'un élément de protection. Dispositif semi-conducteur (1) selon l'une des revendications précédentes dans lequel un étage de l'empilement (E) comprend au moins deux puces. Dispositif semi-conducteur (1) selon l'une des revendications précédentes dans lequel les puces (C, Cl) présentent une face active et une face passive opposée à la face active, deux puces (C, Cl) disposées dans des étages adjacents de l'empilement étant assemblées par leurs faces passives ou par leurs faces actives. Dispositif semi-conducteur (1) selon l'une des revendications précédentes dans lequel l'empilement (E) est constitué de puces (Cl) du premier type, la première portion (PI) des puces comportant un premier circuit et la deuxième portion (P2) des puces comportant un deuxième circuit, différent du premier. Dispositif semi-conducteur (1) selon la revendication précédente dans lequel le premier circuit est un processeur (CPU) et le deuxième circuit est un réseau de mémoire (DRAM) . Dispositif semi-conducteur (1) selon l'une des deux revendications précédentes dans lequel chaque puce (Cl) de l'empilement (E) comprend, dans sa deuxième portion (P2) : une pluralité de groupes de vias traversants d'alimentation (Vp) reliés au premier et au deuxième circuit et disposés sur un premier cercle ; une pluralité de groupes de vias traversants de signaux logiques disposés le long d'un deuxième cercle présentant le même centre (Ce) que le premier cercle, un groupe de vias traversants de signaux logiques (Va) étant relié au premier circuit (CPU) et au deuxième circuit (DRAM) et les autres groupes de vias traversants n'étant pas reliés au premier circuit (CPU) et au deuxième circuit (DRAM) . Dispositif semi-conducteur (1) selon la revendication précédente dans lequel deux puces (Cl) disposées dans des étages adjacents de l'empilement sont décalées angulairement d'un angle choisi dans la liste formée de 90°, 180° et 270° . Puce à semi-conducteur (Cl) s'étendant selon un plan principal dans lequel s'étend au moins une première portion (PI) comprenant un premier circuit (CPU) et une deuxième portion (P2) comprenant un deuxième circuit (DRAM) , la première portion (PI) dégageant plus de chaleur que la deuxième portion (P2) lorsque la puce (Cl) est en fonctionnement, la deuxième portion (P2) comprenant également : une pluralité de groupes de vias traversants d'alimentation (Vp) reliés au premier et au deuxième circuit et disposés sur un premier cercle. une pluralité de groupes de vias traversants de signaux logiques disposés le long d'un deuxième cercle présentant le même centre (Ce) que le premier cercle, un groupe de vias traversants de signaux logiques (Va) étant relié au premier circuit (CPU) et au deuxième circuit (DRAM) et les autres groupes de vias traversants n'étant pas reliés au premier (CPU) et au deuxième circuit (DRAM) . Puce à semi-conducteur (Cl) selon la revendication précédente dans lequel le premier cercle et le deuxième cercle présentent des rayons différents.
Puce à semi-conducteur (Cl) selon l'une des deux revendications précédentes dans lequel le premier circuit est un processeur (CPU) et le deuxième circuit est un réseau de mémoire (DRAM) . Puce à semi-conducteur (Cl) selon l'une des trois revendications précédentes comprenant au moins un capteur de température.
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