WO2022065202A1 - 半導体装置 - Google Patents

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trench
separation
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肇 奥田
悠史 大隅
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Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, a thick oxide film, a thin oxide film, and a polysilicon layer.
  • the thick oxide film is locally formed on the semiconductor substrate.
  • the thin oxide film forms a high step with the thick oxide film on the semiconductor substrate.
  • the side wall angle of the thick oxide film is 70 ° to 80 °.
  • the polysilicon layer is formed on a thick oxide film and a thin oxide film. After the step of forming the polysilicon layer, a residue called a polysilicon stick remains attached to a high step between the thick oxide film and the thin oxide film. The polysilicon stick is completely removed by the dry etching method.
  • One embodiment of the present invention provides a semiconductor device capable of improving reliability.
  • One embodiment of the present invention is a field having a semiconductor chip having a main surface and an insulating side wall that partially covers the main surface and has an inclination angle of 20 ° or more and 40 ° or less.
  • a semiconductor device including an insulating film.
  • a semiconductor chip having a main surface, a separation trench formed on the main surface, a separation insulating film covering the inner wall of the separation trench, and the separation trench sandwiching the separation insulation film.
  • a trench separation structure that includes a separation electrode embedded in the main surface and partitions the device region on the main surface, a functional device formed on the main surface in the device region, and the functional device so as to be exposed in the device region.
  • a semiconductor device including a field insulating film having an insulating side wall having an inclination angle of 20 ° or more and 40 ° or less, which partially covers the main surface and forms an inclination angle with the main surface.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the structure of the semiconductor chip shown in FIG.
  • FIG. 4 is a block circuit diagram showing an electrical structure of the semiconductor device shown in FIG.
  • FIG. 5 is an equivalent circuit diagram of the power transistor shown in FIG.
  • FIG. 6 is a further equivalent circuit diagram of the power transistor shown in FIG.
  • FIG. 7 is a block circuit diagram showing a configuration example of the semiconductor device shown in FIG.
  • FIG. 8A is a circuit diagram for explaining an operation example of the power transistor.
  • FIG. 8B is a circuit diagram for explaining an operation example of the power transistor.
  • FIG. 8A is a circuit diagram for explaining an operation example of the power transistor.
  • FIG. 8B is a circuit diagram for explaining an operation example of the power transistor.
  • FIG. 8A is a circuit diagram for explaining an operation example of
  • FIG. 8C is a circuit diagram for explaining an operation example of the power transistor.
  • FIG. 9 is an enlarged view of the region IX shown in FIG.
  • FIG. 10 is an enlarged view of the region X shown in FIG.
  • FIG. 11 is an enlarged view showing the area XI shown in FIG. 9 with a part omitted.
  • FIG. 12 is a cross-sectional view taken along the line XII-XII shown in FIG.
  • FIG. 13 is a cross-sectional view taken along the line XIII-XIII shown in FIG.
  • FIG. 14A is an enlarged cross-sectional view of a main part of the structure shown in FIG. 14B is an enlarged cross-sectional view showing a main part of FIG. 14A.
  • FIG. 15 is a cross-sectional perspective view showing a main part of the first device region shown in FIG.
  • FIG. 16A is a cross-sectional perspective view showing a control example of the power transistor.
  • FIG. 16B is a cross-sectional perspective view showing a control example of the power transistor.
  • FIG. 16C is a cross-sectional perspective view showing a control example of the power transistor.
  • FIG. 17 is an enlarged view of the region XVII shown in FIG.
  • FIG. 18 is a cross-sectional view taken along the line XVIII-XVIII shown in FIG.
  • FIG. 19 is an enlarged cross-sectional view of a main part of the structure shown in FIG.
  • FIG. 20 is a cross-sectional view taken along the line XX-XX shown in FIG.
  • FIG. 20 is a cross-sectional view taken along the line XX-XX shown in FIG.
  • FIG. 21 is an enlarged cross-sectional view of a main part of the structure shown in FIG.
  • FIG. 22A corresponds to the region shown in FIG. 12 and is a cross-sectional view for explaining an example of a method for manufacturing a semiconductor device.
  • 22B is a cross-sectional view for explaining the process after FIG. 22A.
  • 22C is a cross-sectional view for explaining the process after FIG. 22B.
  • 22D is a cross-sectional view for explaining the process after FIG. 22C.
  • 22E is a cross-sectional view for explaining the process after FIG. 22D.
  • 22F is a cross-sectional view for explaining the process after FIG. 22E.
  • FIG. 22G is a cross-sectional view for explaining the process after FIG. 22F.
  • 22H is a cross-sectional view for explaining the process after FIG. 22G.
  • 22I is a cross-sectional view for explaining the process after FIG. 22H.
  • 22J is a cross-sectional view for explaining the process after FIG. 22I.
  • 22K is a cross-sectional view for explaining the process after FIG. 22J.
  • FIG. 22L is a cross-sectional view for explaining the process after FIG. 22K.
  • 22M is a cross-sectional view for explaining the process after FIG. 22L.
  • 22N is a cross-sectional view for explaining the process after FIG. 22M.
  • FIG. 22O is a cross-sectional view for explaining the process after FIG. 22N.
  • 22P is a cross-sectional view for explaining the process after FIG. 22O.
  • 22Q is a cross-sectional view for explaining the process after FIG. 22P.
  • 22R is a cross-sectional view for explaining the process after FIG. 22Q.
  • 22S is a cross-sectional view for explaining the process after FIG. 22R.
  • 22T is a cross-sectional view for explaining the process after FIG. 22S.
  • 22U is a cross-sectional view for explaining the process after FIG. 22T.
  • FIG. 23A corresponds to the region shown in FIG. 18 and is a cross-sectional view for explaining an example of a method for manufacturing a semiconductor device.
  • FIG. 23B is a cross-sectional view for explaining the process after FIG. 23A.
  • FIG. 23C is a cross-sectional view for explaining the process after FIG. 23B.
  • FIG. 23D is a cross-sectional view for explaining the process after FIG. 23C.
  • FIG. 23E is a cross-sectional view for explaining the process after FIG. 23D.
  • FIG. 23F is a cross-sectional view for explaining the process after FIG. 23E.
  • FIG. 23G is a cross-sectional view for explaining the process after FIG. 23F.
  • FIG. 23H is a cross-sectional view for explaining the process after FIG. 23G.
  • FIG. 23I is a cross-sectional view for explaining the process after FIG. 23H.
  • FIG. 23J is a cross-sectional view for explaining the process after FIG. 23I.
  • FIG. 23K is a cross-sectional view for explaining the process after FIG. 23J.
  • FIG. 23L is a cross-sectional view for explaining the process after FIG. 23K.
  • FIG. 23M is a cross-sectional view for explaining the process after FIG. 23L.
  • FIG. 23N is a cross-sectional view for explaining the process after FIG. 23M.
  • FIG. 23O is a cross-sectional view for explaining the process after FIG. 23N.
  • FIG. 23P is a cross-sectional view for explaining the process after FIG. 23O.
  • FIG. 23Q is a cross-sectional view for explaining the process after FIG. 23P.
  • FIG. 23R is a cross-sectional view for explaining the process after FIG. 23Q.
  • FIG. 23S is a cross-sectional view for explaining the process after FIG. 23R.
  • FIG. 23T is a cross-sectional view for explaining the process after FIG. 23S.
  • FIG. 23U is a cross-sectional view for explaining the process after FIG. 23T.
  • FIG. 24 is a cross-sectional view showing a modified example of the first trench separation structure corresponding to FIG.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the structure of the semiconductor chip 2 shown in FIG.
  • FIG. 4 is a block circuit diagram showing an electrical structure of the semiconductor device 1 shown in FIG.
  • FIG. 5 is an equivalent circuit diagram of the power transistor 8 shown in FIG.
  • FIG. 6 is a further equivalent circuit diagram of the power transistor 8 shown in FIG.
  • the semiconductor device 1 is composed of a switching device on the high side side
  • the semiconductor device 1 can be used as a switching device on the low side side by adjusting the electrical connection form and function of various structures. Can also be provided.
  • the semiconductor device 1 includes a semiconductor chip 2 formed in a rectangular parallelepiped shape in this embodiment.
  • the semiconductor chip 2 is made of a Si (silicon) chip.
  • the semiconductor chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. is doing.
  • the first main surface 3 and the second main surface 4 are formed in a rectangular shape in a plan view (hereinafter, simply referred to as “plan view”) viewed from their normal direction Z.
  • the first main surface 3 is a device surface on which a functional device is formed.
  • the second main surface 4 is a mounting surface, and may be a grinding surface having a grinding mark.
  • the first to fourth side surfaces 5A to 5D include a first side surface 5A, a second side surface 5B, a third side surface 5C, and a fourth side surface 5D.
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face the second direction Y intersecting (specifically, orthogonal to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the semiconductor device 1 includes a first device region 6 partitioned on a first main surface 3.
  • the first device area 6 is an output area in which an output signal to be output to the outside is generated.
  • the first device region 6 is partitioned into a region on the third side surface 5C side in the first main surface 3.
  • the arrangement and planar shape of the first device region 6 are arbitrary and are not limited to a specific form. However, from the viewpoint of obtaining good output characteristics, it is preferable that the first device region 6 occupies an area of one half or more of the first main surface 3.
  • the semiconductor device 1 includes a second device region 7 partitioned in a region different from the first device region 6 on the first main surface 3.
  • the second device area 7 is an input area in which an electric signal from the outside is input.
  • the second device region 7 is partitioned into a region on the 4th side surface 5D side with respect to the first device region 6.
  • the arrangement and planar shape of the second device region 7 are arbitrary and are not limited to a specific form.
  • the second device area 7 preferably has a flat area equal to or smaller than the flat area of the first device area 6.
  • the second device region 7 is preferably formed in an area ratio of 0.1 or more and 1 or less with respect to the first device region 6.
  • the area ratio is the ratio of the flat area of the second device region 7 to the flat area of the first device region 6.
  • the area ratio may be 0.1 or more and 0.25 or less, 0.25 or more and 0.5 or less, 0.5 or more and 0.75 or less, or 0.75 or more and 1 or less.
  • the area ratio is preferably less than 1.
  • the second device area 7 having a flat area exceeding the flat area of the first device area 6 may be adopted.
  • the semiconductor device 1 includes an n-system (n ⁇ 2) power transistor 8 as an example of an insulated gate type gate split transistor formed in the first device region 6.
  • the power transistor 8 may be referred to as a power MISFET (Metal Insulator Semiconductor Field Effect Transistor).
  • the power transistor 8 includes one main drain DM, one main source SM, and n (n ⁇ 2) main gate GMs.
  • the same or different n gate signals G are input to the n main gate GMs at arbitrary timings.
  • the gate signal G includes an on signal that controls the power transistor 8 in the on state and an off signal that controls the power transistor 8 in the off state.
  • the power transistor 8 outputs a single output current IOUT (output signal) from the main drain DM and the main source SM in response to the n gate signals G input to the n main gate GMs. That is, the power transistor 8 is composed of a multi-input single output type switching device.
  • the output current IOUT is specifically a drain source current flowing between the main drain DM and the main source SM.
  • the power transistor 8 specifically includes n (n ⁇ 2) system transistors 9 as individual control targets. More specifically, the power transistor 8 is composed of a parallel circuit of n system transistors 9 connected in parallel so that n gate signals G are individually input. In this embodiment, the n system transistors 9 are collectively formed in a single first device region 6. The n system transistors 9 are configured to be electrically controlled independently of each other in an on state and an off state. That is, the n-system power transistor 8 is configured so that the on-state system transistor 9 and the off-state system transistor 9 coexist at arbitrary timings.
  • the n system transistors 9 include a system drain DS, a system source SS, and a system gate GS, respectively.
  • the system drain DS of the n system transistors 9 is connected to the main drain DM, respectively.
  • the system source SS of the n system transistors 9 is connected to the main source SM, respectively.
  • the system gate GS of the n system transistors 9 is connected to the main gate GM in a one-to-one correspondence.
  • the main drain DM of the power transistor 8, the main source SM, and the n main gate GMs are composed of the system drain DS of the n system transistors 9, the system source SS, and the n system gates GS, respectively.
  • the n main gate GMs are substantially composed of n system gates GS.
  • the n system transistors 9 generate an electric signal for each system in response to the gate signal G and output it to the main drain DM and the main source SM.
  • the electric signal for each system is a drain source current flowing between the system drain DS and the system source SS of each system transistor 9.
  • the electrical signal for each system is added between the main drain DM and the main source SM. This produces a single output current IOUT.
  • the n system transistors 9 have gate threshold voltages substantially equal to each other.
  • the numerical value to be measured here, the gate threshold voltage of one system transistor 9
  • the numerical value to be compared here, the gate threshold voltage of the other system transistor 9.
  • the case where the value to be measured is within the range of 0.9 times or more and 1.1 times or less of the value to be compared is also included.
  • the n system transistors 9 may have substantially the same channel area as each other, or may have different channel areas from each other. That is, the n system transistors 9 may have on-resistance characteristics that are substantially equal to each other, or may have on-resistance characteristics that are different from each other.
  • the n system transistors 9 include one or more unit transistors 10 systematized (grouped) as individual control targets, respectively. Specifically, each of the n system transistors 9 is composed of a parallel circuit of one or a plurality of unit transistors 10. Even when the system transistor 9 is composed of a single unit transistor 10, it is included in the "parallel circuit" referred to here.
  • each system transistor 9 The number of unit transistors 10 included in each system transistor 9 is arbitrary, but it is preferable that at least one system transistor 9 out of n system transistors 9 includes a plurality of unit transistors 10.
  • the n system transistors 9 may be composed of the same number of unit transistors 10 or may be composed of different numbers of unit transistors 10.
  • Each unit transistor 10 includes a unit drain DU, a unit source SU, and a unit gate GU.
  • the unit drain DU of one or more unit transistors 10 is electrically connected to the system drain DS.
  • the unit source SU of one or more unit transistors 10 is electrically connected to the system source SS.
  • the unit gate GU of one or more unit transistors 10 is electrically connected to the system gate GS.
  • each system transistor 9 is each composed of a unit drain DU, a unit source SU, and a unit gate GU of one or more unit transistors 10.
  • the plurality of unit transistors 10 may be of a trench gate type or a planar gate type. It is preferable that the plurality of unit transistors 10 have gate threshold voltages substantially equal to each other. Further, the plurality of unit transistors 10 may have substantially the same channel area as each other, or may have different channel areas from each other. That is, the plurality of unit transistors 10 may have on-resistance characteristics that are substantially equal to each other, or may have on-resistance characteristics that are different from each other.
  • each system transistor 9 By adjusting the number of a plurality of unit transistors 10, the gate threshold voltage, the channel area, etc., the gate threshold voltage and the on-resistance characteristics (channel area) of each system transistor 9 can be precisely adjusted.
  • the electrical characteristics of each system transistor 9 are adjusted according to the electrical specifications of the power transistor 8 to be achieved. Examples of the electrical specifications of the power transistor 8 include channel utilization, on-resistance Ron, switching waveform, and the like.
  • the semiconductor device 1 includes a control IC 11 (Control Integrated Circuit) as an example of a control circuit formed in the second device region 7.
  • the control IC 11 includes a plurality of types of functional circuits that realize various functions in response to an electric signal input from the outside.
  • the plurality of types of functional circuits include a gate control circuit 12 that drives and controls the power transistor 8 in response to an electric signal from the outside.
  • the gate control circuit 12 is configured to generate n gate signals G that individually control n system transistors 9.
  • the control IC 11 forms a so-called IPD (Intelligent Power Device) together with the power transistor 8. IPD is also called IPM (Intelligent Power Module).
  • the semiconductor device 1 includes an interlayer insulating layer 13 that covers the first main surface 3.
  • the interlayer insulating layer 13 collectively covers the first device region 6 and the second device region 7.
  • the interlayer insulating layer 13 is composed of a multilayer wiring structure having a laminated structure in which a plurality of insulating layers and a plurality of wiring layers are alternately laminated.
  • Each insulating layer contains at least one of a SiO 2 film and a SiN film.
  • Each wiring layer may include at least one of an Al layer, a Cu layer, an AlCu alloy layer, an AlSiCu alloy layer and an AlSi alloy layer.
  • the semiconductor device 1 includes n gate wirings 14 as an example of control wirings formed on the first main surface 3 (anywhere above).
  • the n gate wirings 14 are composed of n wiring layers formed in the interlayer insulating layer 13.
  • the n gate wirings 14 are selectively routed in the interlayer insulating layer 13 and are electrically connected to the n main gate GMs of the power transistor 8 and the control IC 11 (gate control circuit 12), respectively.
  • the n gate wirings 14 are electrically connected to the n main gates GM (n system gates GS) of the power transistor 8 in a one-to-one correspondence state in a state of being electrically independent from each other. Has been done. As a result, the n gate wirings 14 individually transmit the n gate signals G generated by the control IC 11 (gate control circuit 12) to the n main gate GMs of the power transistor 8.
  • the n gate wirings 14 are electrically connected to the unit gate GU of one or a plurality of unit transistors 10 to be systematized as individual control targets from the aggregate composed of the plurality of unit transistors 10. ..
  • the n gate wirings 14 may include one or more gate wirings 14 electrically connected to one unit transistor 10 to be systematized as an individual control target. Further, the n gate wirings 14 may include one or a plurality of gate wirings 14 for connecting a plurality of unit transistors 10 to be systematized as individual control targets in parallel.
  • the semiconductor device 1 includes a plurality of (six in this form) terminal electrodes 15 to 20.
  • a plurality of terminal electrodes 15 to 20 are shown by hatching.
  • the number, arrangement, and planar shape of the plurality of terminal electrodes 15 to 20 are adjusted to any form according to the specifications of the power transistor 8 and the specifications of the control IC 11, and are not limited to the form shown in FIG.
  • the plurality of terminal electrodes 15 to 20 include a drain terminal 15 (power supply terminal VBB), a source terminal 16 (output terminal OUT), an input terminal 17, a reference terminal 18, an enable terminal 19, and a sense terminal 20.
  • the drain terminal 15 directly covers the second main surface 4 of the semiconductor chip 2 and is electrically connected to the second main surface 4.
  • the drain terminal 15 is electrically connected to the main drain DM of the power transistor 8 and the control IC 11.
  • the drain terminal 15 transmits the power supply voltage VB to the main drain DM of the power transistor 8 and various circuits of the control IC 11.
  • the drain terminal 15 may include at least one of a Ti layer, a Ni layer, an Au layer, an Ag layer and an Al layer.
  • the drain terminal 15 may have a laminated structure in which at least two of a Ti layer, a Ni layer, an Au layer, an Ag layer and an Al layer are laminated in any manner.
  • the source terminal 16, the input terminal 17, the reference terminal 18, the enable terminal 19, and the sense terminal 20 are formed on the interlayer insulating layer 13.
  • the source terminal 16 is formed on the first main surface 3 above the first device region 6.
  • the source terminal 16 is electrically connected to the main source SM of the power transistor 8 and the control IC 11.
  • the source terminal 16 transmits the output current IOUT generated by the power transistor 8 to the outside.
  • the input terminal 17, the reference terminal 18, the enable terminal 19, and the sense terminal 20 are formed on the first main surface 3 above (specifically, above) a region outside the first device region 6 (specifically, the second device region 7). Has been done.
  • the input terminal 17 transmits an input voltage for driving the control IC 11.
  • the reference terminal 18 transmits a reference voltage (for example, ground voltage GND) to the power transistor 8 and the control IC 11.
  • the enable terminal 19 transmits an electric signal for enabling or disabling a part or all of the functions of the control IC 11.
  • the sense terminal 20 transmits an electric signal for detecting an abnormality in the control IC 11.
  • the terminal electrodes 16 to 20 excluding the drain terminal 15 may include at least one of a pure Al layer, a pure Cu layer, an AlCu alloy layer, an AlSiCu alloy layer, and an AlSi alloy layer.
  • a plating layer may be formed on the outer surface of the terminal electrodes 16 to 20, respectively.
  • the plating layer may include at least one of a Ni layer, a Pd layer and an Au layer.
  • FIG. 7 is a block circuit diagram showing a configuration example of the semiconductor device 1 shown in FIG. In the following, a case where the semiconductor device 1 is mounted on a vehicle will be described as an example.
  • the semiconductor device 1 includes a drain terminal 15, a source terminal 16, an input terminal 17, a reference terminal 18, an enable terminal 19, a sense terminal 20, a power transistor 8, and a control IC 11.
  • the drain terminal 15 is connected to the power supply.
  • the power supply voltage VB may be 10 V or more and 20 V or less.
  • the source terminal 16 is connected to the inductive load L.
  • the inductive load L may be an inductance component of a coil, a solenoid, a harness, or the like.
  • the input terminal 17 is externally connected to an MCU (MicroControllerUnit), a DC / DC converter or an LDO (LowDropOut).
  • the input voltage may be 1 V or more and 10 V or less.
  • the reference terminal 18 is grounded to the ground.
  • the enable terminal 19 may be connected to the MCU. An electric signal for enabling or disabling a part or all of the functions of the control IC 11 is input to the enable terminal 19.
  • the sense terminal 20 may be connected to a resistor.
  • the main drain DM of the power transistor 8 is electrically connected to the drain terminal 15.
  • the main source SM of the power transistor 8 is electrically connected to the control IC 11 (current detection circuit 26 described later) and the source terminal 16.
  • the n main gate GMs of the power transistor 8 are electrically connected to the control IC 11 (specifically, the gate control circuit 12) via the n gate wiring 14.
  • n gate wirings 14 are shown simplified by one line.
  • the control IC 11 includes a gate control circuit 12, a sense transistor 21, an input circuit 22, a current / voltage control circuit 23, a protection circuit 24, an active clamp circuit 25, a current detection circuit 26, a power supply reverse connection protection circuit 27, and an abnormality detection circuit 28.
  • the sense transistor 21 includes a drain, a source and a gate. The gate of the sense transistor 21 is electrically connected to the gate control circuit 12. The drain of the sense transistor 21 is electrically connected to the drain terminal 15. The source of the sense transistor 21 is electrically connected to the current detection circuit 26.
  • the input circuit 22 is electrically connected to the input terminal 17 and the current / voltage control circuit 23.
  • the input circuit 22 may include a Schmitt trigger circuit.
  • the input circuit 22 shapes the waveform of the electric signal applied to the input terminal 17.
  • the signal generated by the input circuit 22 is input to the current / voltage control circuit 23.
  • the current / voltage control circuit 23 is electrically connected to the protection circuit 24, the gate control circuit 12, the power supply reverse connection protection circuit 27, and the abnormality detection circuit 28.
  • the current / voltage control circuit 23 may include a logic circuit.
  • the current / voltage control circuit 23 generates various voltages and currents in response to the electric signal from the input circuit 22 and the electric signal from the protection circuit 24.
  • the current / voltage control circuit 23 includes a drive voltage generation circuit 29, a first constant voltage generation circuit 30, a second constant voltage generation circuit 31, and a reference voltage / current generation circuit 32.
  • the drive voltage generation circuit 29 generates a drive voltage for driving the gate control circuit 12.
  • the drive voltage may be set to a value obtained by subtracting a predetermined value from the power supply voltage VB.
  • the drive voltage generation circuit 29 may generate a drive voltage of 5 V or more and 15 V or less obtained by subtracting 5 V from the power supply voltage VB.
  • the drive voltage is input to the gate control circuit 12.
  • the first constant voltage generation circuit 30 generates a first constant voltage for driving the protection circuit 24.
  • the first constant voltage generation circuit 30 may include a Zener diode or a regulator circuit (here, a Zener diode).
  • the first constant voltage may be 1 V or more and 5 V or less.
  • the first constant voltage is input to the protection circuit 24 (specifically, the load open detection circuit 34 and the like described later).
  • the second constant voltage generation circuit 31 generates a second constant voltage for driving the protection circuit 24.
  • the second constant voltage generation circuit 31 may include a Zener diode and a regulator circuit (here, a regulator circuit).
  • the second constant voltage may be 1 V or more and 5 V or less.
  • the second constant voltage is input to the protection circuit 24 (specifically, the overheat protection circuit 35 and the low voltage malfunction suppression circuit 36 described later).
  • the reference voltage / current generation circuit 32 generates reference voltage and reference current for various circuits.
  • the reference voltage may be 1 V or more and 5 V or less.
  • the reference current may be 1 mA or more and 1 A or less.
  • the reference voltage and reference current are input to various circuits. If the various circuits include a comparator, the reference voltage and reference current may be input to the comparator.
  • the protection circuit 24 is electrically connected to the current / voltage control circuit 23, the gate control circuit 12, the abnormality detection circuit 28, the source of the power transistor 8, and the source of the sense transistor 21.
  • the protection circuit 24 includes an overcurrent protection circuit 33, a load open detection circuit 34, an overheat protection circuit 35, and a low voltage malfunction suppression circuit 36.
  • the overcurrent protection circuit 33 is electrically connected to the source of the gate control circuit 12 and the sense transistor 21.
  • the overcurrent protection circuit 33 protects the power transistor 8 from overcurrent by detecting the output current flowing through the power transistor 8 and limiting the output current to a certain value or less.
  • the overcurrent protection circuit 33 may include a current monitor circuit.
  • the signal generated by the overcurrent protection circuit 33 is input to the gate control circuit 12 (specifically, a drive signal output circuit described later).
  • the load open detection circuit 34 is electrically connected to the current / voltage control circuit 23 and the main source SM of the power transistor 8.
  • the load open detection circuit 34 detects the open state of the load.
  • the signal generated by the load open detection circuit 34 is input to the current / voltage control circuit 23.
  • the overheat protection circuit 35 is electrically connected to the current / voltage control circuit 23.
  • the overheat protection circuit 35 monitors the temperature of the power transistor 8 and protects the power transistor 8 from an excessive temperature rise.
  • the overheat protection circuit 35 forcibly turns off the power transistor 8 when the temperature of the power transistor 8 reaches a predetermined threshold value or when the temperature difference between the power transistor 8 and other circuits reaches a predetermined threshold value. Control to state.
  • the superheat protection circuit 35 may include a temperature sensitive device such as a temperature sensitive diode or a thermistor.
  • the signal generated by the overheat protection circuit 35 is input to the current / voltage control circuit 23.
  • the low voltage malfunction suppression circuit 36 is electrically connected to the current / voltage control circuit 23.
  • the low voltage malfunction suppression circuit 36 suppresses the malfunction of the power transistor 8 when the power supply voltage VB is less than a predetermined value.
  • the signal generated by the low voltage malfunction suppression circuit 36 is input to the current / voltage control circuit 23.
  • the gate control circuit 12 is electrically connected to the current / voltage control circuit 23, the protection circuit 24, the n main gate GMs of the power transistor 8, and the gate of the sense transistor 21.
  • the gate control circuit 12 may include an oscillation circuit and a charge pump circuit.
  • the gate control circuit 12 controls the on / off of the power transistor 8 in response to the electric signal from the current / voltage control circuit 23 and the electric signal from the protection circuit 24.
  • the gate control circuit 12 generates n gate signals G to be output to the n gate wiring 14.
  • the n gate signals G are input to the power transistor 8 via the n gate wiring 14.
  • the gate control circuit 12 controls the on / off of the sense transistor 21.
  • the gate control circuit 12 generates a gate signal to be output to the gate of the sense transistor 21 in response to the electric signal from the current / voltage control circuit 23 and the electric signal from the protection circuit 24.
  • the on / off of the sense transistor 21 is controlled.
  • the sense transistor 21 is preferably controlled at the same time as the power transistor 8.
  • the active clamp circuit 25 is electrically connected to the drain terminal 15, the main gate GM of the power transistor 8, and the gate of the sense transistor 21.
  • the active clamp circuit 25 protects the power transistor 8 from counter electromotive force.
  • the active clamp circuit 25 may include a plurality of diodes.
  • the active clamp circuit 25 may have a diode pair including a first diode row and a second diode row connected in reverse bias.
  • the first diode row includes one or more diodes connected in series in the forward direction.
  • the second diode train contains one or more diodes connected in series in the forward direction and is reverse biased to the first diode train.
  • the one or more diodes constituting the first diode train may include at least one of a pn junction diode and a Zener diode.
  • the one or more diodes constituting the second diode train may include at least one of a pn junction diode and a Zener diode.
  • the current detection circuit 26 is electrically connected to the protection circuit 24, the abnormality detection circuit 28, the source of the power transistor 8, and the source of the sense transistor 21.
  • the current detection circuit 26 detects the current flowing through the power transistor 8 and the sense transistor 21 and generates a current detection signal.
  • the current detection signal is input to the abnormality detection circuit 28.
  • the power supply reverse connection protection circuit 27 is electrically connected to the reference terminal 18 and the current / voltage control circuit 23.
  • the power supply reverse connection protection circuit 27 protects the current / voltage control circuit 23, the power transistor 8 and the like from the reverse voltage when the power supply is reversely connected.
  • the abnormality detection circuit 28 is electrically connected to the current / voltage control circuit 23, the protection circuit 24, and the current detection circuit 26.
  • the abnormality detection circuit 28 monitors the voltage of the protection circuit 24.
  • an abnormality voltage fluctuation, etc.
  • the abnormality detection circuit 28 uses the voltage of the protection circuit 24. Generates an abnormality detection signal according to the above and outputs it to the outside.
  • the abnormality detection circuit 28 includes a first multiplexer circuit 37 and a second multiplexer circuit 38.
  • the first multiplexer circuit 37 includes two input units, one output unit, and one selective input unit.
  • a protection circuit 24 and a current detection circuit 26 are connected to the input portion of the first multiplexer circuit 37, respectively.
  • a second multiplexer circuit 38 is connected to the output unit of the first multiplexer circuit 37.
  • a current / voltage control circuit 23 is connected to the selective input unit of the first multiplexer circuit 37.
  • the first multiplexer circuit 37 generates an abnormality detection signal in response to an electric signal from the current / voltage control circuit 23, a voltage detection signal from the protection circuit 24, and a current detection signal from the current detection circuit 26.
  • the abnormality detection signal generated by the first multiplexer circuit 37 is input to the second multiplexer circuit 38.
  • the second multiplexer circuit 38 includes two input units and one output unit. An output unit of the first multiplexer circuit 37 and an enable terminal 19 are connected to the input unit of the second multiplexer circuit 38, respectively.
  • a sense terminal 20 is connected to the output unit of the second multiplexer circuit 38.
  • an on signal is input from the MCU to the enable terminal 19 and the resistor is connected to the sense terminal 20, an on signal is input from the MCU to the enable terminal 19, and an abnormality detection signal is taken out from the sense terminal 20.
  • the abnormality detection signal is converted into a voltage signal by a resistor electrically connected to the sense terminal 20.
  • the state abnormality of the semiconductor device 1 is detected based on this voltage signal.
  • FIGS. 5 are circuit diagrams for explaining an operation example of the power transistor 8.
  • a gate signal G that is, an on signal
  • all the system transistors 9 are turned on.
  • the power transistor 8 is turned on with all current paths open. Therefore, the channel utilization rate of the power transistor 8 is relatively increased, and the on-resistance Ron is relatively decreased.
  • a gate signal G (that is, an on signal) exceeding the gate threshold voltage is input to the x (1 ⁇ x ⁇ n) gate wirings 14, and the gates 14 are gated to the (nx) gate wirings 14.
  • a gate signal G that is, an off signal
  • the x system transistors 9 are turned on and the (nx) system transistors 9 are turned off.
  • the power transistor 8 is turned on with a part of the current path closed. Therefore, the channel utilization rate of the power transistor 8 is relatively reduced, and the on-resistance Ron is relatively increased.
  • FIG. 9 is an enlarged view of the region IX shown in FIG.
  • FIG. 10 is an enlarged view of the region X shown in FIG.
  • FIG. 11 is an enlarged view showing the area XI shown in FIG. 9 with a part omitted.
  • FIG. 12 is a cross-sectional view taken along the line XII-XII shown in FIG.
  • FIG. 13 is a cross-sectional view taken along the line XIII-XIII shown in FIG.
  • FIG. 14A is an enlarged cross-sectional view of a main part of the structure shown in FIG. 14B is an enlarged cross-sectional view showing a main part of FIG. 14A.
  • FIG. 15 is a cross-sectional perspective view showing a main part of the first device region 6 shown in FIG. In FIG. 14B, hatching is omitted for convenience. In FIG. 15, for convenience, the structure on the first main surface 3 is omitted, and the gate wiring 14 and the like are simplified.
  • the semiconductor device 1 is a first n-type (first conductive type) formed on the surface layer portion of the second main surface 4 of the semiconductor chip 2.
  • the semiconductor region 41 is included.
  • the first semiconductor region 41 forms the main drain DM of the power transistor 8.
  • the first semiconductor region 41 may be referred to as a drain region.
  • the first semiconductor region 41 is formed over the entire surface layer portion of the second main surface 4, and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the concentration of n-type impurities in the first semiconductor region 41 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the first semiconductor region 41 is formed of a semiconductor substrate (Si substrate).
  • the thickness of the first semiconductor region 41 may be 10 ⁇ m or more and 450 ⁇ m or less.
  • the thickness of the first semiconductor region 41 may be 10 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 150 ⁇ m or less, 150 ⁇ m or more and 250 ⁇ m or less, 250 ⁇ m or more and 350 ⁇ m or less, and 350 ⁇ m or more and 450 ⁇ m or less.
  • the thickness of the first semiconductor region 41 is preferably 50 ⁇ m or more and 150 ⁇ m or less.
  • the semiconductor device 1 includes an n-type second semiconductor region 42 formed on the surface layer portion of the first main surface 3 of the semiconductor chip 2.
  • the second semiconductor region 42 forms the main drain DM of the power transistor 8 together with the first semiconductor region 41.
  • the second semiconductor region 42 may be referred to as a drift region or a drain drift region.
  • the second semiconductor region 42 is formed over the entire surface layer portion of the first main surface 3 so as to be electrically connected to the first semiconductor region 41, and the first main surface 3 and the first to fourth side surfaces 5A to 5D. It is exposed from.
  • the second semiconductor region 42 has an n-type impurity concentration lower than the n-type impurity concentration of the first semiconductor region 41.
  • the concentration of n-type impurities in the second semiconductor region 42 may be 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the second semiconductor region 42 is formed by an epitaxial layer (Si epitaxial layer) in this form.
  • the second semiconductor region 42 has a thickness less than the thickness of the first semiconductor region 41.
  • the thickness of the second semiconductor region 42 may be 5 ⁇ m or more and 20 ⁇ m or less.
  • the thickness of the second semiconductor region 42 may be 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • the thickness of the second semiconductor region 42 is preferably 5 ⁇ m or more and 15 ⁇ m or less.
  • the semiconductor device 1 includes a first trench separation structure 43 (first trench separation structure) as an example of a region separation structure for partitioning the first device region 6 on the first main surface 3.
  • the first trench separation structure 43 may be referred to as a DTI (deep trench isolation) structure or an STI (shallow trench isolation) structure.
  • the first trench separation structure 43 is formed in an annular shape surrounding a part of the first main surface 3 in a plan view, and partitions the first device region 6 having a predetermined shape.
  • the first trench separation structure 43 is formed in a square ring having four sides parallel to the first to fourth side surfaces 5A to 5D in a plan view, and partitions the first device region 6 having a rectangular shape. ..
  • the planar shape of the first trench separation structure 43 is arbitrary, and may be formed in a polygonal annular shape.
  • the first device region 6 may be partitioned into a polygonal shape according to the planar shape of the first trench separation structure 43.
  • the first trench separation structure 43 has a separation width WI.
  • the separation width WI is a width in a direction orthogonal to the direction in which the first trench separation structure 43 extends.
  • the separation width WI may be 0.5 ⁇ m or more and 2.5 ⁇ m or less.
  • the separation width WI may be 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, or 2 ⁇ m or more and 2.5 ⁇ m or less.
  • the separation width WI is preferably 1.2 ⁇ m or more and 2 ⁇ m or less.
  • the first trench separation structure 43 has a separation depth DI.
  • the separation depth DI may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the separation depth DI may be 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m or more and 10 ⁇ m or less.
  • the separation depth DI is preferably 2 ⁇ m or more and 6 ⁇ m or less.
  • the aspect ratio DI / WI of the first trench separation structure 43 may be more than 1 and 5 or less.
  • the aspect ratio DI / WI is the ratio of the separation depth DI to the separation width WI.
  • the aspect ratio DI / WI is preferably 2 or more.
  • the bottom wall of the first trench separation structure 43 is preferably formed with an interval of 1 ⁇ m or more and 10 ⁇ m or less with respect to the bottom of the second semiconductor region 42. It is particularly preferable that the bottom wall of the first trench separation structure 43 is formed at intervals of 1 ⁇ m or more and 5 ⁇ m or less with respect to the bottom of the second semiconductor region 42.
  • the first trench separation structure 43 has a corner portion that connects a portion extending in the first direction X and a portion extending in the second direction Y in an arc shape.
  • the four corners of the first trench separation structure 43 are formed in an arc shape. That is, the first device region 6 is divided into a quadrangular shape having four corners extending in an arc shape. It is preferable that the corner portion of the first trench separation structure 43 has a constant separation width WI along the arc direction.
  • the first trench separation structure 43 has a single electrode structure including a separation trench 44, a separation insulating film 45 (separation insulator), and a separation electrode 46.
  • the separation trench 44 is dug down from the first main surface 3 to the second main surface 4.
  • the separation trench 44 is formed at intervals from the bottom of the second semiconductor region 42 to the first main surface 3 side.
  • the separation trench 44 includes a side wall and a bottom wall.
  • the angle formed by the side wall of the separation trench 44 with the first main surface 3 in the semiconductor chip 2 may be 90 ° or more and 92 ° or less.
  • the separation trench 44 may be formed in a tapered shape in which the opening width narrows from the opening toward the bottom wall.
  • the bottom wall corner of the separation trench 44 is preferably formed in a curved shape.
  • the entire bottom wall of the separation trench 44 may be formed in a curved shape toward the second main surface 4.
  • the separation insulating film 45 is formed on the wall surface of the separation trench 44. Specifically, the separation insulating film 45 is formed in a film shape over the entire wall surface of the separation trench 44, and partitions a U-shaped recess space in the separation trench 44.
  • the separation insulating film 45 includes a silicon oxide film in this form. Specifically, the separation insulating film 45 includes a silicon oxide film made of an oxide of the semiconductor chip 2.
  • the separation insulating film 45 has a separation thickness TI.
  • the separation thickness TI is the thickness of the separation insulating film 45 along the normal direction of the wall surface of the separation trench 44.
  • the separation thickness TI may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the separation thickness TI may be 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, or 0.75 ⁇ m or more and 1 ⁇ m or less.
  • the separation thickness TI is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the separation insulating film 45 includes a first portion 45a and a second portion 45b.
  • the first portion 45a is a portion that covers the side wall of the separation trench 44.
  • the second portion 45b is a portion that covers the bottom wall of the separation trench 44.
  • the first portion 45a has a first separation thickness TI1.
  • the first separation thickness TI1 is the thickness of the first portion 45a along the normal direction of the side wall of the separation trench 44.
  • the separation thickness TI of the separation insulating film 45 is defined by the first separation thickness TI1.
  • the second portion 45b has a second separation thickness TI2 (TI1 ⁇ TI2) different from the first separation thickness TI1.
  • the second separation thickness TI2 is the thickness of the second portion 45b along the normal direction of the bottom wall of the separation trench 44.
  • the second separation thickness TI2 is preferably less than the first separation thickness TI1 (TI2 ⁇ TI1).
  • the second separation thickness TI2 may be 0.6 times or more and less than 1 times the first separation thickness TI1.
  • the second separation thickness TI2 is preferably 0.7 times or more and 0.9 times or less the first separation thickness TI1.
  • the separation electrode 46 is embedded as an integral part in the separation trench 44 with the separation insulating film 45 interposed therebetween.
  • the separation electrode 46 in this form, comprises conductive polysilicon.
  • a source voltage (for example, a ground voltage) as a reference voltage may be applied to the separation electrode 46.
  • the semiconductor device 1 includes a p-type (second conductive type) body region 47 formed on the surface layer portion of the first main surface 3 in the first device region 6.
  • the concentration of p-type impurities in the body region 47 may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the body region 47 is formed in the entire surface layer portion of the first main surface 3 in the first device region 6 and is in contact with the first trench separation structure 43.
  • the body region 47 is formed in a region on the first main surface 3 side with respect to the bottom wall of the first trench separation structure 43. Specifically, the body region 47 is formed in a region on the first main surface 3 side with respect to the intermediate portion of the first trench separation structure 43.
  • the semiconductor device 1 includes a body space 48 formed along the inner peripheral wall of the first trench separation structure 43 in the first device region 6.
  • the body space 48 comprises a part of the body area 47.
  • the body space 48 is formed in an annular shape along the inner peripheral wall of the first trench separation structure 43 in a plan view, and surrounds the inside of the first device region 6.
  • the body space 48 has a space width WSP.
  • the space width WSP may be greater than or equal to the separation width WI (WI ⁇ WSP) or less than or equal to the separation width WI (WSP ⁇ WI).
  • the body space 48 preferably has a constant space width WSP along the inner peripheral wall of the first trench separation structure 43.
  • the space width WSP may be 1 ⁇ m or more and 2.5 ⁇ m or less.
  • the space width WSP may be 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, or 2 ⁇ m or more and 2.5 ⁇ m or less.
  • the space width WSP is preferably 1.2 ⁇ m or more and 2 ⁇ m or less.
  • the semiconductor device 1 includes a power transistor 8 formed on the first main surface 3 in the first device region 6.
  • the power transistor 8 is formed on the first main surface 3 with a space width WSP from the first trench separation structure 43. As a result, the power transistor 8 faces the first trench separation structure 43 with the body space 48 interposed therebetween.
  • the power transistor 8 includes a plurality of unit transistors 10 collectively formed on the first main surface 3 of the first device region 6.
  • FIG. 9 shows an example in which 16 unit transistors 10 are formed, but the number of unit transistors 10 is arbitrary.
  • the plurality of unit transistors 10 are each formed in a band shape (rectangular shape) extending in the first direction X in a plan view, and are arranged side by side in a row in the second direction Y. As a result, the plurality of unit transistors 10 are formed in a striped shape extending in the first direction X in a plan view.
  • each unit cell 50 includes one trench gate structure 51 and a channel cell 52 controlled by the trench gate structure 51.
  • the channel cell 52 is a region in which the opening / closing of the current path is controlled by the trench gate structure 51.
  • the unit cell 50 includes a pair of channel cells 52 formed on both sides of one trench gate structure 51.
  • the cell width of the unit cell 50 may be 1 ⁇ m or more and 5 ⁇ m or less.
  • the cell width is the width in the direction orthogonal to the direction in which the unit cell 50 extends (that is, the second direction Y).
  • the length of the unit cell 50 in the first direction X is arbitrary and is adjusted by the length of the trench gate structure 51.
  • the structure of one unit transistor 10 (unit cell 50) will be described, and then the arrangement of a plurality of unit transistors 10 (unit cell 50) will be described.
  • the trench gate structure 51 is formed in a band shape (rectangular shape) extending in the first direction X in a plan view.
  • the trench gate structure 51 has a first end portion 51A on one side and a second end portion 51B on the other side with respect to the first direction X (longitudinal direction).
  • the trench gate structure 51 has a first width W1.
  • the first width W1 is the width of the trench gate structure 51 in the lateral direction (second direction Y).
  • the first width W1 may be substantially equal to the separation width WI of the first trench separation structure 43 (W1 ⁇ WI).
  • the first width W1 is preferably less than the separation width WI (W1 ⁇ WI).
  • the first width W1 is preferably less than the space width WSP (W1 ⁇ WSP).
  • the first width W1 may be 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the first width W1 may be 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, or 1.5 ⁇ m or more and 2 ⁇ m or less.
  • the first width W1 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the trench gate structure 51 has a first depth D1.
  • the first depth D1 is substantially equal to the separation depth DI of the first trench separation structure 43 (D1 ⁇ DI).
  • the first depth D1 is preferably less than the separation depth DI (D1 ⁇ DI).
  • the first depth D1 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the first depth D1 may be 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m or more and 10 ⁇ m or less.
  • the first depth D1 is preferably 2 ⁇ m or more and 6 ⁇ m or less.
  • the aspect ratio D1 / W1 of the trench gate structure 51 may be more than 1 and 5 or less.
  • the aspect ratio D1 / W1 is the ratio of the first depth D1 to the first width W1. It is particularly preferable that the aspect ratio D1 / W1 is 2 or more.
  • the bottom wall of the trench gate structure 51 is preferably formed at a distance of 1 ⁇ m or more and 10 ⁇ m or less with respect to the bottom portion of the second semiconductor region 42. It is particularly preferable that the bottom wall of the trench gate structure 51 is formed at intervals of 1 ⁇ m or more and 5 ⁇ m or less with respect to the bottom portion of the second semiconductor region 42.
  • the trench gate structure 51 has a multi-electrode structure including a gate trench 53, an upper insulating film 54, a lower insulating film 55, an upper electrode 56, a lower electrode 57, and an intermediate insulating film 58.
  • the upper insulating film 54, the lower insulating film 55, and the intermediate insulating film 58 constitute the first insulating body.
  • the upper electrode 56 and the lower electrode 57 are embedded in the gate trench 53 so as to be vertically insulated and separated by the first insulator.
  • the gate trench 53 is dug down from the first main surface 3 to the second main surface 4.
  • the gate trench 53 penetrates the body region 47 and is formed at intervals from the bottom of the second semiconductor region 42 to the first main surface 3 side.
  • the gate trench 53 includes a side wall and a bottom wall.
  • the angle formed by the side wall of the gate trench 53 with the first main surface 3 in the semiconductor chip 2 may be 90 ° or more and 92 ° or less.
  • the gate trench 53 may be formed in a tapered shape in which the opening width narrows from the opening toward the bottom wall.
  • the bottom wall corner of the gate trench 53 is preferably formed in a curved shape.
  • the entire bottom wall of the gate trench 53 may be formed in a curved shape toward the second main surface 4.
  • the upper insulating film 54 covers the upper wall surface of the gate trench 53. Specifically, the upper insulating film 54 covers the upper wall surface located in the region on the opening side of the gate trench 53 with respect to the bottom portion of the body region 47. The lower portion of the upper insulating film 54 crosses the boundary between the second semiconductor region 42 and the body region 47.
  • the upper insulating film 54 has a portion that covers the body region 47 and a portion that covers the second semiconductor region 42.
  • the covering area of the upper insulating film 54 with respect to the body region 47 is larger than the covering area of the upper insulating film 54 with respect to the second semiconductor region 42.
  • the upper insulating film 54 contains silicon oxide in this form.
  • the upper insulating film 54 includes a silicon oxide film made of an oxide of the semiconductor chip 2.
  • the upper insulating film 54 is formed as a gate insulating film.
  • the upper insulating film 54 has a first thickness T1 (T1 ⁇ TI) that is less than the separation thickness TI of the separation insulating film 45.
  • the first thickness T1 is the thickness of the upper insulating film 54 along the normal direction of the wall surface of the gate trench 53.
  • the first thickness T1 may be 0.01 ⁇ m or more and 0.05 ⁇ m or less.
  • the first thickness T1 may be 0.01 ⁇ m or more and 0.02 ⁇ m or less, 0.02 ⁇ m or more and 0.03 ⁇ m or less, 0.03 ⁇ m or more and 0.04 ⁇ m or less, or 0.04 ⁇ m or more and 0.05 ⁇ m or less.
  • the first thickness T1 is preferably 0.02 ⁇ m or more and 0.04 ⁇ m or less.
  • the lower insulating film 55 covers the lower wall surface of the gate trench 53. Specifically, the lower insulating film 55 covers the lower wall surface located in the region on the bottom wall side of the gate trench 53 with respect to the bottom portion of the body region 47. The lower insulating film 55 partitions a U-shaped recess space in the region on the bottom wall side of the gate trench 53. The lower insulating film 55 is in contact with the second semiconductor region 42. The lower insulating film 55 contains silicon oxide in this form. Specifically, the lower insulating film 55 includes a silicon oxide film made of an oxide of the semiconductor chip 2. The lower insulating film 55 is formed as a field insulating film.
  • the lower insulating film 55 has a second thickness T2 (T1 ⁇ T2) that exceeds the first thickness T1 of the upper insulating film 54.
  • the second thickness T2 may be substantially equal to the separation thickness TI of the separation insulating film 45 (T2 ⁇ TI).
  • the second thickness T2 is the thickness of the lower insulating film 55 along the normal direction of the wall surface of the gate trench 53.
  • the second thickness T2 may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the second thickness T2 may be 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, or 0.75 ⁇ m or more and 1 ⁇ m or less.
  • the second thickness T2 is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the lower insulating film 55 includes a first portion 55a and a second portion 55b.
  • the first portion 55a is a portion that covers the side wall of the gate trench 53.
  • the second portion 55b is a portion that covers the bottom wall of the gate trench 53.
  • the first portion 55a has a first lower thickness T21.
  • the first lower thickness T21 is the thickness of the first portion 55a along the normal direction of the side wall of the gate trench 53.
  • the second thickness T2 of the lower insulating film 55 is defined by the first lower thickness T21.
  • the second portion 45b has a second lower thickness T22 (T21 ⁇ T22) different from the first lower thickness T21.
  • the second lower thickness T22 is the thickness of the second portion 45b along the normal direction of the bottom wall of the gate trench 53.
  • the second lower thickness T22 is preferably less than the first lower thickness T21 (T22 ⁇ T21).
  • the second lower thickness T22 may be 0.6 times or more and less than 1 times the first lower thickness T21.
  • the second lower thickness T22 is preferably 0.7 times or more and 0.9 times or less the first lower thickness T21.
  • the second lower thickness T22 may be substantially equal to the second separation thickness TI2 of the separation insulating film 45 (T22 ⁇ TI2).
  • the upper electrode 56 is embedded in the upper side (opening side) in the gate trench 53 with the upper insulating film 54 interposed therebetween.
  • the upper electrode 56 is formed in a band shape (rectangular shape) extending in the first direction X in a plan view.
  • the upper electrode 56 faces the body region 47 and the second semiconductor region 42 with the upper insulating film 54 interposed therebetween.
  • the area of the upper electrode 56 facing the body region 47 is larger than the area of the upper electrode 56 facing the second semiconductor region 42.
  • the upper electrode 56 in this form, comprises conductive polysilicon.
  • the upper electrode 56 is formed as a gate electrode. A gate signal G is applied to the upper electrode 56.
  • the lower electrode 57 is embedded in the lower side (bottom wall side) in the gate trench 53 with the lower insulating film 55 interposed therebetween.
  • the lower electrode 57 faces the second semiconductor region 42 with the lower insulating film 55 interposed therebetween.
  • the lower electrode 57 has an upper end portion protruding from the lower insulating film 55 toward the first main surface 3 side.
  • the upper end of the lower electrode 57 extends toward the upper electrode 56 so as to occlude with the bottom of the upper electrode 56.
  • the upper end portion of the lower electrode 57 faces the upper insulating film 54 with the bottom portion of the upper electrode 56 interposed therebetween in the second direction Y.
  • the lower electrode 57 contains conductive polysilicon in this form.
  • the lower electrode 57 is formed as a gate electrode in this form. Therefore, the gate signal G is applied to the lower electrode 57 at the same time as the upper electrode 56.
  • the upper electrode 56 and the lower electrode 57 arranged in the common gate trench 53 are controlled at the same time. As a result, the voltage drop between the upper electrode 56 and the lower electrode 57 can be suppressed, so that the electric field concentration between the upper electrode 56 and the lower electrode 57 can be suppressed. Further, the on-resistance Ron of the semiconductor chip 2 (particularly the second semiconductor region 42) can be reduced. This structure is particularly effective when the semiconductor device 1 is provided as an in-vehicle device.
  • the intermediate insulating film 58 is interposed between the upper electrode 56 and the lower electrode 57, and electrically insulates the upper electrode 56 and the lower electrode 57. Specifically, the intermediate insulating film 58 covers the lower electrode 57 (upper end portion) exposed from the lower insulating film 55 in the region between the upper electrode 56 and the lower electrode 57. The intermediate insulating film 58 is connected to the upper insulating film 54 and the lower insulating film 55.
  • the intermediate insulating film 58 contains silicon oxide in this form. Specifically, the intermediate insulating film 58 includes a silicon oxide film made of an oxide of the lower electrode 57.
  • the intermediate insulating film 58 has an intermediate thickness TM (TM ⁇ T2) that is less than the second thickness T2 of the lower insulating film 55 in the normal direction Z.
  • the intermediate thickness TM may be 0.01 ⁇ m or more and 0.05 ⁇ m or less.
  • the intermediate thickness TM may be 0.01 ⁇ m or more and 0.02 ⁇ m or less, 0.02 ⁇ m or more and 0.03 ⁇ m or less, 0.03 ⁇ m or more and 0.04 ⁇ m or less, or 0.04 ⁇ m or more and 0.05 ⁇ m or less.
  • the intermediate thickness TM is preferably 0.02 ⁇ m or more and 0.04 ⁇ m or less.
  • the pair of channel cells 52 are formed in a band shape extending in the first direction X on both sides of the trench gate structure 51.
  • Each of the pair of channel cells 52 has a channel width WC.
  • the channel width WC may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the pair of channel cells 52 each include an n-type source region 60 formed on the surface layer portion of the body region 47.
  • the number of source regions 60 included in the pair of channel cells 52 is arbitrary.
  • the pair of channel cells 52 in this embodiment, each include a plurality of source regions 60.
  • One or more source regions 60 included in the unit cell 50 form a unit source SU (a part of the main source SM of the power transistor 8) of the unit transistor 10.
  • the concentration of n-type impurities in the source region 60 exceeds the concentration of n-type impurities in the second semiconductor region 42.
  • the concentration of n-type impurities in the source region 60 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the plurality of source regions 60 are formed in each channel cell 52 at intervals in the first direction X.
  • the bottom of the plurality of source regions 60 is located in the region on the first main surface 3 side with respect to the bottom of the body region 47.
  • the pair of channel cells 52 each include a p-shaped contact region 61 formed in a region different from the source region 60 in the surface layer portion of the body region 47.
  • the number of contact regions 61 included in the pair of channel cells 52 is arbitrary.
  • the pair of channel cells 52 in this embodiment, each include a plurality of contact areas 61.
  • the p-type impurity concentration in the contact region 61 exceeds the p-type impurity concentration in the body region 47.
  • the concentration of p-type impurities in the contact region 61 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the plurality of contact regions 61 are formed in each channel cell 52 at intervals in the first direction X. Specifically, the plurality of contact regions 61 are formed alternately with the plurality of source regions 60 in the first direction X in a manner of sandwiching one source region 60. The bottom of the plurality of contact regions 61 is located in the region on the first main surface 3 side with respect to the bottom of the body region 47.
  • the pair of channel cells 52 includes a plurality of channel regions 62 defined between the plurality of source regions 60 and the second semiconductor region 42 in the body region 47.
  • the on / off of the plurality of channel regions 62 is simultaneously controlled by the trench gate structure 51. Therefore, the plurality of channel regions 62 form one channel of the unit transistor 10.
  • the plurality of unit cells 50 are formed so that a plurality of trench gate structures 51 are arranged side by side in a row with a first interval I1 in the second direction Y. That is, the plurality of trench gate structures 51 are each formed in a strip shape extending in the first direction X in the first device region 6 in a plan view, and are formed with a first interval I1 in the second direction Y. That is, the plurality of unit cells 50 (plural trench gate structures 51) are formed in a striped shape extending in the first direction X in a plan view.
  • plateau-shaped mesa portions 63 extending in the first direction X are respectively partitioned. That is, the plurality of trench gate structures 51 are formed alternately with the plurality of mesa portions 63 in the second direction Y in a manner of sandwiching one mesa portion 63.
  • the plurality of unit cells 50 are formed so that the channel cells 52 are integrated with each other in the mesa portion 63 located between a pair of adjacent unit cells 50.
  • a plurality of source regions 60 and a plurality of contact regions 61 are alternately formed along the first direction X on the surface layer portion of the body region 47.
  • the plurality of unit cells 50 are each formed by a region between the central portions of a pair of adjacent mesas portions 63 in this form.
  • each unit cell 50 functions as one unit transistor 10.
  • the trench gate structure 51 of the two unit cells 50 arranged on both sides is formed from the first trench separation structure 43 with a space width WSP in the first direction X, respectively.
  • the two unit cells 50 arranged on both sides do not include the source region 60 in the channel cell 52 on the first trench separation structure 43 side in this embodiment.
  • the main current path can be limited to the mesa portion 63, and at the same time, the leakage current between the trench gate structure 51 and the first trench separation structure 43 can be suppressed.
  • the two unit cells 50 arranged on both sides include only the contact region 61 (hereinafter referred to as "outermost contact region 61") in the channel cell 52 on the first trench separation structure 43 side.
  • the outermost contact region 61 is preferably formed at a distance from the first trench separation structure 43 to the trench gate structure 51 side.
  • the outermost contact area 61 is connected to the side wall of the corresponding trench gate structure 51.
  • the outermost contact region 61 may be formed in a strip extending along the side wall of the corresponding trench gate structure 51.
  • the first interval I1 corresponds to a value obtained by doubling the channel width WC in this embodiment.
  • the first interval I1 is preferably set to a value at which the depletion layer extending from the plurality of trench gate structures 51 is integrated below the bottom wall of the plurality of trench gate structures 51.
  • the first interval I1 may be 0.25 times or more the first width W1 and 1.5 times or less the first width W1.
  • the first interval I1 is preferably the first width W1 or less (I1 ⁇ W1).
  • the first interval I1 is preferably less than the space width WSP (I1 ⁇ WSP).
  • the first interval I1 may be 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the first interval I1 may be 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, or 1.5 ⁇ m or more and 2 ⁇ m or less.
  • the first interval I1 is preferably 0.4 ⁇ m or more and 1.6 ⁇ m or less.
  • the semiconductor device 1 includes a plurality of (32 in this embodiment) trench contact structures 71 formed on the first main surface 3 in the first device region 6.
  • the plurality of trench contact structures 71 are also components of the power transistor 8.
  • the plurality of trench contact structures 71 include a plurality of (16 in this form) first trench contact structure 71A and a plurality of (16 in this form) second trench contact structures 71B.
  • the plurality of first trench contact structures 71A are formed in the regions between the first end portion 51A and the first trench separation structure 43 of the plurality of trench gate structures 51, respectively.
  • the plurality of first trench contact structures 71A are connected to the first end portions 51A of the plurality of trench gate structures 51, respectively, and are formed in a strip shape (rectangular shape) extending in the first direction X.
  • the plurality of first trench contact structures 71A are formed at intervals of the space width WSP from the first trench separation structure 43 with respect to the first direction X.
  • the length of the plurality of first trench contact structures 71A in the first direction X is arbitrary.
  • the plurality of second trench contact structures 71B are formed in the regions between the second end portion 51B and the first trench separation structure 43 of the plurality of trench gate structures 51, respectively.
  • the plurality of second trench contact structures 71B are connected to the second end portions 51B of the plurality of trench gate structures 51, respectively, and are formed in a strip shape (rectangular shape) extending in the first direction X.
  • the plurality of second trench contact structures 71B are formed at intervals of the space width WSP from the first trench separation structure 43 with respect to the first direction X.
  • the length of the plurality of second trench contact structures 71B in the first direction X is arbitrary.
  • the plurality of trench contact structures 71 have a second width W2 and a second depth D2, respectively.
  • the second width W2 is the width in the direction (second direction Y) orthogonal to the direction in which the trench contact structure 71 extends (first direction X).
  • the second width W2 is substantially equal to the first width W1 of the trench gate structure 51 (W2 ⁇ W1).
  • the second depth D2 is substantially equal to the first depth D1 of the trench gate structure 51 in this embodiment (D2 ⁇ D1). Therefore, the aspect ratio D2 / W2 of the plurality of trench contact structures 71 is substantially equal to the aspect ratio D1 / W1 (D2 / W2 ⁇ D1 / W1) of the trench gate structure 51.
  • the plurality of trench contact structures 71 have a single electrode structure including a contact trench 72, a contact insulating film 73 (second insulator), and a contact electrode 74.
  • the contact trench 72 is dug from the first main surface 3 to the second main surface 4 so as to communicate with the gate trench 53.
  • the contact trench 72 is formed at a distance from the bottom of the second semiconductor region 42 to the first main surface 3 side.
  • the contact trench 72 includes a side wall and a bottom wall.
  • the angle formed by the side wall of the contact trench 72 with the first main surface 3 in the semiconductor chip 2 may be 90 ° or more and 92 ° or less.
  • the contact trench 72 may be formed in a tapered shape in which the opening width narrows from the opening toward the bottom wall.
  • the corners of the bottom wall of the contact trench 72 are preferably formed in a curved shape.
  • the entire bottom wall of the contact trench 72 may be formed in a curved shape toward the second main surface 4.
  • the bottom wall of the contact trench 72 is smoothly connected to the bottom wall of the gate trench 53.
  • the contact insulating film 73 is formed on the wall surface of the contact trench 72. Specifically, the contact insulating film 73 is formed in a film shape over the entire wall surface of the contact trench 72, and partitions a U-shaped recess space in the contact trench 72.
  • the contact insulating film 73 includes a silicon oxide film in this form. Specifically, the contact insulating film 73 includes a silicon oxide film made of an oxide of the semiconductor chip 2.
  • the contact insulating film 73 has a third thickness T3 (T1 ⁇ T3) that exceeds the first thickness T1 of the upper insulating film 54.
  • the third thickness T3 is the thickness of the contact insulating film 73 along the normal direction of the wall surface of the contact trench 72.
  • the third thickness T3 may be substantially equal to the separation thickness TI of the separation insulating film 45 (T3 ⁇ TI).
  • the third thickness T3 may be substantially equal to the second thickness T2 of the lower insulating film 55 (T3 ⁇ T2).
  • the third thickness T3 may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the third thickness T3 may be 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, or 0.75 ⁇ m or more and 1 ⁇ m or less.
  • the third thickness T3 is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the contact insulating film 73 includes a first portion 73a and a second portion 73b.
  • the first portion 73a is a portion that covers the side wall of the contact trench 72.
  • the second portion 73b is a portion that covers the bottom wall of the contact trench 72.
  • the first portion 73a has a first contact thickness T31.
  • the first contact thickness T31 is the thickness of the first portion 73a along the normal direction of the side wall of the contact trench 72.
  • the third thickness T3 of the contact insulating film 73 is defined by the first contact thickness T31.
  • the second portion 73b has a second contact thickness T32 (T31 ⁇ T32) different from the first contact thickness T31.
  • the second contact thickness T32 is the thickness of the second portion 73b along the normal direction of the bottom wall of the contact trench 72.
  • the second contact thickness T32 is preferably less than the first contact thickness T31 (T32 ⁇ T31).
  • the second contact thickness T32 may be 0.6 times or more and less than 1 times the first contact thickness T31.
  • the second contact thickness T32 is preferably 0.7 times or more and 0.9 times or less the first contact thickness T31.
  • the second contact thickness T32 may be substantially equal to the second separation thickness TI2 of the separation insulating film 45 (T32 ⁇ TI2).
  • the contact electrode 74 is embedded as an integral part in the contact trench 72 with the contact insulating film 73 interposed therebetween.
  • the contact electrode 74 in this form, comprises conductive polysilicon.
  • the contact electrode 74 is fixed at the same potential as the lower electrode 57 of the trench gate structure 51. That is, the contact electrode 74 is formed as a gate electrode, and the gate signal G is applied to the contact electrode 74.
  • the contact electrode 74 is connected to the lower electrode 57 of the trench gate structure 51 at the communication portion between the contact trench 72 and the gate trench 53. Further, the contact electrode 74 is electrically insulated from the upper electrode 56 of the trench gate structure 51 with the intermediate insulating film 58 interposed therebetween. That is, the contact electrode 74 includes a lead-out portion drawn from the gate trench 53 to the contact trench 72 with the contact insulating film 73 and the intermediate insulating film 58 interposed therebetween in the lower electrode 57.
  • the trench contact structure 71 is controlled at the same time as the connected trench gate structure 51 because of the structure including the contact electrode 74 fixed at the same potential as the lower electrode 57. Therefore, the total number of trench gate structures 51 (unit cells 50) that can be systematized as system transistors 9 (that is, the maximum number of power transistors 8) is determined by the trench contact structure 71.
  • each trench gate structure 51 is connected to both ends (first end 51A and second end 51B) of each trench gate structure 51. Therefore, each trench gate structure 51 is controlled at the same time as the two trench contact structures 71 at both ends. That is, in this form, the 16 trench gate structures 51 are configured to be electrically and independently controlled.
  • the total number of unit transistors 10 that can be systematized as the system transistor 9 is "16"
  • the maximum number of power transistors 8 is "16”.
  • the semiconductor device 1 includes a first field insulating film 80 that partially covers the first main surface 3 in the first device region 6.
  • the first field insulating film 80 includes a silicon oxide film in this form.
  • the first field insulating film 80 includes a silicon oxide film made of an oxide of the semiconductor chip 2.
  • the first field insulating film 80 is formed from the power transistor 8 (a plurality of trench gate structures 51 and a plurality of trench contact structures 71) at a distance from the power transistor 8 (a plurality of trench gate structures 51 and a plurality of trench contact structures 71) on the side of the first trench separation structure 43 in a plan view. It covers the periphery of 43.
  • the first field insulating film 80 covers the body region 47 (body space 48). That is, the first field insulating film 80 faces the second semiconductor region 42 (first semiconductor region 41) with the body region 47 (body space 48) interposed therebetween at the peripheral edge portion of the first device region 6.
  • the first field insulating film 80 extends in a strip shape along the inner wall surface of the first trench separation structure 43 in a plan view.
  • the first field insulating film 80 is formed in an annular shape extending along the inner peripheral wall of the first trench separation structure 43 in a plan view, and surrounds the inner portion of the first device region 6 over the entire circumference.
  • the first field insulating film 80 has a side extending in one direction (first direction X) and a side extending in an intersecting direction (second direction Y) intersecting in one direction in a plan view.
  • the first field insulating film 80 is connected to the separation insulating film 45 exposed from the inner peripheral wall of the first trench separation structure 43. That is, the first device region 6 is partitioned by the first trench separation structure 43 in the semiconductor chip 2, and is partitioned by the first field insulating film 80 on the semiconductor chip 2.
  • the first field insulating film 80 has a first insulating side wall 80a that partitions the inner portion of the first device region 6.
  • the first insulating side wall 80a is formed over the entire circumference of the inner peripheral edge of the first field insulating film 80. That is, the first insulating side wall 80a is formed on the side extending in one direction (first direction X) and the side extending in the intersecting direction (second direction Y) intersecting in one direction in the first field insulating film 80. There is.
  • the first insulating side wall 80a is located above the body region 47 (body space 48).
  • the first insulating side wall 80a is inclined downward so as to form an acute angle with respect to the first main surface 3.
  • the first insulating side wall 80a has an upper end portion located on the main surface side of the first field insulating film 80 and a lower end portion located on the first main surface 3 side, and has an upper end portion to a lower end portion. It is inclined down diagonally toward.
  • the first insulating side wall 80a forms a first inclination angle ⁇ 1 (20 ° ⁇ ⁇ 1 ⁇ 40 °) of 20 ° or more and 40 ° or less with the first main surface 3.
  • first inclination angle ⁇ 1 is formed by the straight line with respect to the first main surface 3 inside the first field insulating film 80.
  • the first inclination angle ⁇ 1 is preferably less than 40 ° ( ⁇ 1 ⁇ 40 °).
  • the first inclination angle ⁇ 1 is within the range of 30 ° ⁇ 6 ° (24 ° ⁇ ⁇ 1 ⁇ 36 °).
  • the first inclination angle ⁇ 1 typically falls within the range of 28 ° or more and 36 ° or less (28 ° ⁇ ⁇ 1 ⁇ 36 °).
  • the first insulating side wall 80a may be inclined in a curved shape recessed toward the first main surface 3 in the region between the upper end portion and the lower end portion.
  • the first inclination angle ⁇ 1 is the angle (absolute value) formed by the straight line with respect to the first main surface 3 when a straight line connecting the upper end portion and the lower end portion of the first insulating side wall 80a is set in the cross-sectional view. It becomes.
  • the first field insulating film 80 has a first field thickness TF1.
  • the first field thickness TF1 is a thickness along the normal direction Z of the portion of the first field insulating film 80 other than the portion forming the first insulating side wall 80a.
  • the first field thickness TF1 preferably exceeds the second separation thickness TI2 of the separation insulating film 45 (TI2 ⁇ TF1).
  • the first field thickness TF1 is preferably a first thickness T1 or more (T1 ⁇ TF1) of the upper insulating film 54. It is particularly preferred that the first field thickness TF1 exceeds the first thickness T1 (T1 ⁇ TF1).
  • the first field thickness TF1 preferably exceeds the second lower thickness T22 of the lower insulating film 55 (T22 ⁇ TF1).
  • the first field thickness TF1 preferably exceeds the intermediate thickness TM (TM ⁇ TF1).
  • the first field thickness TF1 preferably exceeds the second contact thickness T32 of the contact insulating film 73 (T32 ⁇ TF1).
  • the first field thickness TF1 may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the first field thickness TF1 may be 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, or 0.75 ⁇ m or more and 1 ⁇ m or less.
  • the first field thickness TF1 is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the semiconductor device 1 has a first hidden surface 81 and a first hidden surface formed on the first main surface 3 in the first device region 6. Includes an exposed surface 82.
  • the first concealing surface 81 is formed on a portion of the first main surface 3 covered with the first field insulating film 80.
  • the first exposed surface 82 is formed on the first main surface 3 in a portion exposed from the first field insulating film 80.
  • the first main surface 3 includes the first concealed surface 81 and the first exposed surface 82 partitioned by the first field insulating film 80 in the first device region 6, and the power transistor 8 (plural unit cells 50). Is formed on the first exposed surface 82.
  • the first exposed surface 82 is recessed in the thickness direction (second main surface 4 side) of the semiconductor chip 2 with respect to the first concealed surface 81. Specifically, the first exposed surface 82 is recessed one step in the thickness direction of the semiconductor chip 2 with respect to the first concealing surface 81 starting from the first insulating side wall 80a of the first field insulating film 80. The first exposed surface 82 is formed at a depth position between the bottom of the body region 47 and the first concealed surface 81 with respect to the normal direction Z. The first exposed surface 82 is preferably recessed in a range of more than 0 ⁇ m and 0.5 ⁇ m or less (preferably 0.2 ⁇ m or less) with respect to the first concealed surface 81 in the normal direction Z.
  • the semiconductor device 1 includes a first main surface insulating film 83 that selectively covers the first main surface 3 in the first device region 6.
  • the first main surface insulating film 83 includes a silicon oxide film in this form.
  • the first main surface insulating film 83 includes a silicon oxide film made of an oxide of the semiconductor chip 2.
  • the first main surface insulating film 83 covers the region outside the gate trench 53, the contact trench 72, and the first field insulating film 80 on the first main surface 3.
  • the first main surface insulating film 83 covers the first exposed surface 82 and is connected to the upper insulating film 54, the contact insulating film 73, and the first insulating side wall 80a of the first field insulating film 80.
  • the first main surface insulating film 83 is formed at a distance from the intermediate portion in the thickness direction of the first field insulating film 80 to the semiconductor chip 2 side (first exposed surface 82 side).
  • the first main surface insulating film 83 sets a line that passes through the intermediate portion in the thickness direction of the first field insulating film 80 along the first exposed surface 82 (first main surface 3) in a cross-sectional view. If so, they are formed at intervals from the line to the semiconductor chip 2 side.
  • the first main surface insulating film 83 includes a first region 83a and a second region 83b.
  • the first region 83a is located on the semiconductor chip 2 side with respect to the first concealing surface 81.
  • the second region 83b is located on the side opposite to the semiconductor chip 2 (the main surface side of the first field insulating film 80) with respect to the first concealing surface 81.
  • the first region 83a is located on the semiconductor chip 2 side with respect to the extension line when an extension line extending parallel to the first concealing surface 81 is set from above the first concealing surface 81 in a cross-sectional view. is doing.
  • the second region 83b is located on the side opposite to the first region 83a (that is, the side opposite to the semiconductor chip 2) with the extension line interposed therebetween.
  • the first main surface insulating film 83 has a first insulating thickness TMI1 (TMI1 ⁇ TF1) that is less than the first field thickness TF1 of the first field insulating film 80.
  • the first insulation thickness TMI1 is preferably not more than one-fifth of the first field thickness TF1 (TMI1 ⁇ 1/5 ⁇ TF1).
  • the first insulating thickness TMI1 may be substantially equal to the first thickness T1 of the upper insulating film 54 (TMI1 ⁇ T1).
  • the first insulation thickness TMI1 may be 0.01 ⁇ m or more and 0.05 ⁇ m or less.
  • the first insulation thickness TMI1 may be 0.01 ⁇ m or more and 0.02 ⁇ m or less, 0.02 ⁇ m or more and 0.03 ⁇ m or less, 0.03 ⁇ m or more and 0.04 ⁇ m or less, or 0.04 ⁇ m or more and 0.05 ⁇ m or less. ..
  • the first insulation thickness TMI1 is preferably 0.02 ⁇ m or more and 0.04 ⁇ m or less.
  • the semiconductor device 1 includes an outer field insulating film 84 that covers a region outside the first device region 6.
  • the outer field insulating film 84 covers the periphery of the first trench separation structure 43 in the region outside the first device region 6.
  • the outer field insulating film 84 surrounds the first trench separation structure 43 in a plan view in a region outside the first device region 6, and is continuous with the separation insulating film 45 exposed from the outer peripheral wall of the first trench separation structure 43. There is.
  • the outer field insulating film 84 has a first field thickness TF1 like the first field insulating film 80.
  • the semiconductor device 1 includes the above-mentioned interlayer insulating layer 13 that covers the first main surface 3.
  • the interlayer insulating layer 13 covers the first trench separation structure 43, the plurality of trench gate structures 51, the first field insulating film 80, and the first main surface insulating film 83 in the first device region 6.
  • the interlayer insulating layer 13 passes from above the first main surface insulating film 83, passes through the first insulating side wall 80a, and covers the first field insulating film 80.
  • the interlayer insulating layer 13 covers the first insulating side wall 80a over the entire circumference of the first insulating side wall 80a.
  • the semiconductor device 1 includes a plurality of plug electrodes 91 to 95 embedded in the interlayer insulating layer 13.
  • the plurality of plug electrodes 91 to 95 include a plurality of first plug electrodes 91, a plurality of second plug electrodes 92, a plurality of third plug electrodes 93, a plurality of fourth plug electrodes 94, and a plurality of fifth plug electrodes 95. ..
  • the plurality of plug electrodes 91 to 95 may each consist of a tungsten plug electrode having a laminated structure including a titanium-based metal film and a tungsten film.
  • a plurality of plug electrodes 91 to 95 are indicated by X marks. Further, in FIG. 15, the first plug electrode 91 and the fifth plug electrode 95 are shown simplified by lines.
  • the plurality of first plug electrodes 91 are each composed of a source plug electrode for the separation electrode 46.
  • the plurality of first plug electrodes 91 are each embedded in a portion of the interlayer insulating layer 13 that covers the first trench separation structure 43.
  • the plurality of first plug electrodes 91 are embedded at intervals along the separation electrode 46, and are electrically connected to the separation electrode 46, respectively.
  • the arrangement and shape of the plurality of first plug electrodes 91 are arbitrary.
  • One or more first plug electrodes 91 extending in a band shape or an annular shape in a plan view may be formed on the separation electrode 46.
  • the plurality of second plug electrodes 92 are each composed of a gate plug electrode for the upper electrode 56.
  • the plurality of second plug electrodes 92 are each embedded in a portion of the interlayer insulating layer 13 that covers the plurality of trench gate structures 51.
  • the plurality of second plug electrodes 92 are embedded at intervals along each upper electrode 56, and are electrically connected to each upper electrode 56, respectively. In this embodiment, the plurality of second plug electrodes 92 are electrically connected to both ends of each upper electrode 56.
  • the arrangement and shape of the plurality of second plug electrodes 92 are arbitrary. One or a plurality of second plug electrodes 92 extending in a band shape along the upper electrode 56 in a plan view may be formed on each upper electrode 56.
  • the plurality of third plug electrodes 93 are each composed of a source plug electrode for the source region 60 (contact region 61).
  • the plurality of third plug electrodes 93 are embedded in the portions of the interlayer insulating layer 13 that cover the plurality of mesa portions 63, respectively.
  • the plurality of third plug electrodes 93 are embedded in a band shape extending along the plurality of mesa portions 63 in a plan view.
  • Each third plug electrode 93 is electrically connected to a plurality of source regions 60 and a plurality of contact regions 61 in each mesa portion 63.
  • the arrangement and shape of the plurality of third plug electrodes 93 are arbitrary.
  • a plurality of third plug electrodes 93 may be formed on each mesa portion 63.
  • the plurality of fourth plug electrodes 94 are each composed of a source plug electrode for the outermost contact region 61.
  • the plurality of fourth plug electrodes 94 are each embedded in a portion of the interlayer insulating layer 13 that covers the plurality of outermost contact regions 61.
  • the plurality of fourth plug electrodes 94 are embedded at intervals along the outermost contact regions 61, and are electrically connected to the outermost contact regions 61, respectively.
  • the arrangement and shape of the plurality of fourth plug electrodes 94 are arbitrary.
  • One or a plurality of fourth plug electrodes 94 extending in a band shape along the outermost contact region 61 in a plan view may be formed on each outermost contact region 61.
  • the plurality of fifth plug electrodes 95 are each composed of a gate plug electrode for the contact electrode 74.
  • the plurality of fifth plug electrodes 95 are each embedded in a portion of the interlayer insulating layer 13 that covers the plurality of contact electrodes 74.
  • Each fifth plug electrode 95 is electrically connected to each contact electrode 74.
  • the arrangement and shape of the plurality of fifth plug electrodes 95 are arbitrary.
  • One or a plurality of fifth plug electrodes 95 extending in a band shape along the contact electrode 74 in a plan view may be formed on each contact electrode 74.
  • the semiconductor device 1 includes one or more source wirings 96 formed in the interlayer insulating layer 13.
  • the one or more source wirings 96 are composed of wiring layers formed in the interlayer insulating layer 13.
  • the one or more source wires 96 are selectively routed within the interlayer insulating layer 13 via a plurality of first plug electrodes 91, a plurality of third plug electrodes 93, and a plurality of fourth plug electrodes 94. It is electrically connected to the separation electrode 46, the source region 60 and the contact region 61.
  • the one or more source wires 96 are electrically connected to the source terminal 16 described above.
  • the semiconductor device 1 includes the above-mentioned n gate wirings 14 formed in the interlayer insulating layer 13.
  • the n gate wirings 14 are routed from the second device region 7 to the first device region 6 across the first trench separation structure 43 and the first field insulating film 80 in a plan view.
  • the n gate wirings 14 are electrically connected to the control IC 11 (gate control circuit 12) in the second device region 7.
  • the n gate wirings 14 are electrically connected to a plurality of second plug electrodes 92 and a plurality of fifth plug electrodes 95 in the first device region 6. That is, the n gate wirings 14 are electrically connected to the upper electrode 56, the lower electrode 57, and the contact electrode 74 in the first device region 6, respectively.
  • the n gate wirings 14 are electrically connected to one or a plurality of trench gate structures 51 (unit transistors 10) to be systematized as individual control targets.
  • the n gate wirings 14 may include one or more gate wirings 14 electrically connected to one trench gate structure 51 to be systematized as an individual control target.
  • the n gate wirings 14 may include one or a plurality of gate wirings 14 for connecting a plurality of trench gate structures 51 to be systematized as individual control targets in parallel.
  • the n gate wirings 14 are electrically connected to the upper electrode 56 and the lower electrode 57 of the trench gate structure 51, respectively. That is, the n gate wirings 14 are electrically connected to one or more trench gate structures 51 and one or more trench contact structures 71 connected to the one or more trench gate structures 51, respectively. Has been done.
  • One system transistor 9 is configured by a parallel circuit of one or a plurality of trench gate structures 51 (unit transistors 10) electrically connected to one gate wiring 14.
  • Each of the plurality of unit transistors 10 (unit cell 50) has a predetermined channel ratio RC.
  • the channel ratio RC is defined by the ratio of the channel area of the channel region 62 to the flat area of each unit transistor 10 when the flat area of the pair of channel cells 52 is 100%.
  • the channel area is defined by the sum of the flat areas of one or more source regions 60 in each unit transistor 10.
  • the plurality of unit transistors 10 each have a channel ratio RC of 50% in this form. Therefore, the total channel ratio RT of the plurality of unit transistors 10 is 50%.
  • the total channel ratio RT is defined by the ratio of the total channel area of all the channel regions 62 to the total flat area, assuming that the total flat area of the channel cell 52 is 100%.
  • the total channel ratio RT is divided into n system channel ratio RSs having the same or different values by the n system transistors 9. That is, the sum of the n system channel ratio RS is the total channel ratio RT.
  • the channel ratio RC of each unit transistor 10 can be adjusted in the range of 0% or more and 100% or less.
  • the channel ratio RC is 0%, the source region 60 is not formed in the pair of channel cells 52. In this case, one or both of the body region 47 and the contact region 61 are formed in the pair of channel cells 52.
  • the channel ratio RC is 100%, only the source region 60 is formed in the pair of channel cells 52, and the contact region 61 and the body region 47 are not formed.
  • the channel ratio RC is preferably adjusted in the range of more than 0% and less than 100%.
  • the channel ratio RC may be adjusted for each unit transistor 10. That is, the plurality of unit transistors 10 may have channel ratio RCs different from each other, or may have channel ratio RCs substantially equal to each other.
  • the n system transistors 9 include one or more unit transistors 10 systematized as individual control targets from an aggregate of a plurality of unit transistors 10 having the same or different channel ratio RC, respectively. May be good. Further, the n system transistors 9 may have the same or different system channel ratio RS, respectively.
  • the channel ratio RC is related to the temperature rise of the first device region 6 (semiconductor chip 2). For example, if the channel ratio RC is increased, the temperature of the first device region 6 tends to rise. On the other hand, if the channel ratio RC is reduced, it becomes difficult for the temperature of the first device region 6 to rise. Therefore, the channel ratio RC may be adjusted for each unit transistor 10 based on the temperature distribution of the first device region 6.
  • One or more unit transistors 10 having a relatively small channel ratio RC are placed in a region where the temperature is likely to rise, and one or more unit transistors 10 having a relatively large channel ratio RC are located in an area where the temperature is likely to rise. It may be placed in a difficult area.
  • the central portion of the first device region 6 is exemplified as a region where the temperature tends to rise.
  • the peripheral portion of the first device region 6 is exemplified as a region where the temperature does not easily rise.
  • One or more unit transistors 10 having a relatively low first channel ratio RC may be arranged in a region where the temperature tends to rise (for example, a central portion).
  • the first channel ratio RC may be 20% or more and 40% or less (for example, 25%).
  • One or more unit transistors 10 having a second channel ratio RC exceeding the first channel ratio RC may be arranged in a region where the temperature does not easily rise (for example, a peripheral portion).
  • the second channel ratio RC may be 60% or more and 80% or less (for example, 75%).
  • One or more unit transistors 10 having a third channel ratio RC above the first channel ratio RC and less than the second channel ratio RC are placed between the region where the temperature tends to rise and the region where the temperature does not rise easily. You may.
  • the third channel ratio RC may be greater than 40% and less than 60% (eg 50%).
  • the total channel ratio RT of the first to third channel ratio RC may be adjusted to 50%. That is, the total channel ratio RT may be adjusted while adjusting the channel ratio RC for each unit transistor 10 based on the temperature distribution of the first device region 6.
  • the unit transistor 10 having the first channel ratio RC, the unit transistor 10 having the second channel ratio RC, and the unit transistor 10 having the third channel ratio RC are repeatedly arranged in a regular order. You may.
  • the plurality of types of unit transistors 10 may be repeatedly arranged in this order in the second direction Y.
  • the total channel ratio RT may be adjusted to 50%. According to such a structure, it is possible to suppress the formation of a bias in the temperature distribution of the first device region 6 with a relatively simple design.
  • 16A to 16C are cross-sectional perspective views showing a control example of the power transistor 8.
  • the off channel (source region 60) is shown by fill hatching.
  • a gate signal G that is, an on signal
  • all the unit transistors 10 n system transistors 9) are simultaneously input. It is controlled to the on state.
  • the power transistor 8 is driven by the total channel ratio RT (that is, n system channel ratio RS). Therefore, the channel utilization rate of the power transistor 8 is relatively increased, and the on-resistance Ron is relatively decreased.
  • the total channel ratio RT determines the minimum value of the on-resistance Ron.
  • a gate signal G (that is, an on signal) exceeding the gate threshold voltage is input to the x (1 ⁇ x ⁇ n) gate wirings 14, and the gates 14 are gated to the (nx) gate wirings 14.
  • a gate signal G that is, an off signal
  • the x system transistors 9 are turned on, while the (nx) system transistors 9 are turned off.
  • the power transistor 8 is driven by x system channel ratio RS (that is, less than the total channel ratio RT). Therefore, the channel utilization rate of the power transistor 8 is relatively reduced, and the on-resistance Ron is relatively increased.
  • the power transistor 8 is electrically connected to, for example, an inductive load L. In this case, when a gate signal G exceeding the gate threshold voltage is input to the power transistor 8, the power transistor 8 goes from a stopped state to an on-transition operation and then to a normal operation.
  • the active clamping operation refers to an operation in which the back electromotive force caused by the inductive energy of the inductive load L is consumed (absorbed) by the power transistor 8.
  • the power transistor 8 goes into a stopped state after undergoing an active clamping operation.
  • the power transistor 8 is composed of at least two systems (that is, n ⁇ 2), and may include at least two system transistors 9. At least two system transistors 9 include one or more unit transistors 10, respectively. At least two system transistors 9 are electrically connected to at least two gate wirings 14, and are individually controlled by at least two gate signals G. Therefore, according to the two or more power transistors 8, at least two operation modes each consisting of different on-resistance Rons can be realized.
  • the two systems of power transistors 8 including the first to second system transistors 9 are controlled in the first operation mode, the second operation mode, and the third operation mode.
  • the first and second system transistors 9 are controlled to be on at the same time.
  • the second operation mode one of the first and second system transistors 9 is controlled to be in the on state, and the other is controlled to be in the off state.
  • the third operation mode the first and second system transistors 9 are controlled to be turned off at the same time.
  • the power transistor 8 is driven by the total channel ratio RT (for example, 50%) in the first operation mode. Further, the power transistor 8 is driven by the system channel ratio RS (for example, 25% less than the total channel ratio RT) of any one of the first and second system transistors 9 in the second operation mode. Further, the power transistor 8 is stopped in the third operation mode.
  • the total channel ratio RT for example, 50%
  • the power transistor 8 is driven by the system channel ratio RS (for example, 25% less than the total channel ratio RT) of any one of the first and second system transistors 9 in the second operation mode. Further, the power transistor 8 is stopped in the third operation mode.
  • the power transistor 8 may be driven in the first operation mode during the on-transition operation, the normal operation, and the off-transition operation.
  • the power transistor 8 may be driven in the second operation mode during the active clamp operation.
  • the power transistor 8 is driven by the on-resistance Ron that exceeds the on-resistance Ron in the normal operation during the active clamp operation.
  • the counter electromotive force can be consumed (absorbed) while suppressing a rapid temperature rise.
  • the active clamp withstand capacity can be improved.
  • the power transistor 8 is preferably composed of at least three systems (that is, n ⁇ 3) and preferably includes at least three system transistors 9. At least three system transistors 9 include one or more unit transistors 10, respectively. At least three system transistors 9 are electrically connected to at least three gate wirings 14, and are individually controlled by at least three gate signals G. Therefore, according to the three or more power transistors 8, at least three operation modes each consisting of different on-resistance Rons can be realized.
  • the three systems of power transistors 8 including the first to third system transistors 9 are controlled in the first operation mode, the second operation mode, the third operation mode, and the fourth operation mode.
  • the first operation mode the first to third system transistors 9 are controlled to be on at the same time.
  • the second operation mode only any two of the first to third system transistors 9 are controlled to be on at the same time.
  • the third operation mode only one of the first to third system transistors 9 is controlled to be in the ON state.
  • the fourth operation mode the first to third system transistors 9 are controlled to be turned off at the same time.
  • the power transistor 8 is driven by the total channel ratio RT (for example, 75%) in the first operation mode. Further, the power transistor 8 is driven by the sum of any two (for example, 50%) of the system channel ratio RS of the first to third system transistors 9 in the second operation mode. Further, the power transistor 8 is driven by any one (for example, 25%) of the system channel ratio RS of the first to third system transistors 9 in the third operation mode. Further, the power transistor 8 is stopped in the fourth operation mode.
  • the total channel ratio RT for example, 75%) in the first operation mode. Further, the power transistor 8 is driven by the sum of any two (for example, 50%) of the system channel ratio RS of the first to third system transistors 9 in the second operation mode. Further, the power transistor 8 is driven by any one (for example, 25%) of the system channel ratio RS of the first to third system transistors 9 in the third operation mode. Further, the power transistor 8 is stopped in the fourth operation mode.
  • the power transistor 8 may be driven in the first operation mode during the on-transition operation.
  • the on-resistance Ron can be reduced. Therefore, power consumption can be suppressed even in a situation where an excessive rush current may flow during the on-transition operation.
  • the power transistor 8 is driven by the on-resistance Ron that exceeds the on-resistance Ron in the normal operation during the active clamp operation.
  • the counter electromotive force can be consumed (absorbed) while suppressing a rapid temperature rise.
  • the active clamp withstand capacity can be improved.
  • FIG. 17 is an enlarged view of the region XVII shown in FIG.
  • FIG. 18 is a cross-sectional view taken along the line XVIII-XVIII shown in FIG.
  • FIG. 19 is an enlarged cross-sectional view of a main part of the structure shown in FIG.
  • FIG. 20 is a cross-sectional view taken along the line XX-XX shown in FIG.
  • FIG. 21 is an enlarged cross-sectional view of a main part of the structure shown in FIG.
  • the semiconductor device 1 includes a CMIS region 100 (Complementary Metal Insulator Semiconductor region) partitioned on the first main surface 3 in the second device region 7.
  • the CMIS region 100 is a region to which a voltage (potential) different from that of the first device region 6 is applied, and is a region in which the CMIS 100a constituting one circuit of the control IC 11 is formed. That is, the control IC 11 includes CMIS100a formed in an arbitrary region on the first main surface 3 of the second device region 7.
  • the CMIS100a includes an n-type first MISFET 101 and a p-type second MISFET 102 that are complementarily connected.
  • the first MISFET 101 is driven and controlled under a voltage application condition different from that of the power transistor 8.
  • the second MISFET 102 is driven and controlled under different voltage application conditions from the power transistor 8 and the first MISFET 101.
  • a specific structure in the CMIS region 100 will be described.
  • the semiconductor device 1 has a second trench separation structure 104 (second trench separation structure) as an example of a region separation structure for partitioning the first MIS region 103 on the first main surface 3 of the CMIS region 100. )including.
  • the first MIS region 103 is a device region controlled by a voltage application condition different from that of the first device region 6.
  • the second trench separation structure 104 may be referred to as a DTI (deep trench isolation) structure or an STI (shallow trench isolation) structure.
  • the second trench separation structure 104 is formed in an annular shape surrounding a part of the first main surface 3 in a plan view, and partitions the first MIS region 103 having a predetermined shape.
  • the second trench separation structure 104 is formed in a square ring shape having four sides parallel to the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D) in a plan view, and has a quadrangular first surface.
  • 1 MIS area 103 is partitioned.
  • the planar shape of the second trench separation structure 104 is arbitrary, and may be formed in a polygonal annular shape.
  • the first MIS region 103 may be partitioned into a polygonal shape according to the planar shape of the second trench separation structure 104.
  • the second trench separation structure 104 has a separation width WI and a separation depth DI (that is, an aspect ratio DI / WI), similarly to the first trench separation structure 43. It is particularly preferable that the bottom wall of the second trench separation structure 104 is formed at intervals of 1 ⁇ m or more and 5 ⁇ m or less with respect to the bottom of the second semiconductor region 42.
  • the second trench separation structure 104 has a corner portion that connects a portion extending in the first direction X and a portion extending in the second direction Y in an arc shape.
  • the four corners of the second trench separation structure 104 are formed in an arc shape. That is, the first MIS region 103 is divided into a quadrangular shape having four corners extending in an arc shape. It is preferable that the corner portion of the second trench separation structure 104 has a constant separation width WI along the arc direction.
  • the second trench separation structure 104 has a single electrode structure including a separation trench 44, a separation insulating film 45 (separation insulator), and a separation electrode 46, similarly to the first trench separation structure 43.
  • the "separation trench 44", “separation insulating film 45" and “separation electrode 46" of the second trench separation structure 104 are referred to as “second separation trench”, “second separation insulating film” and “second separation electrode”, respectively. May be referred to.
  • the description of the separation trench 44, the separation insulating film 45, and the separation electrode 46 of the second trench separation structure 104 applies to the description of the separation trench 44, the separation insulating film 45, and the separation electrode 46 of the first trench separation structure 43. Therefore, it is omitted.
  • the semiconductor device 1 includes a p-shaped first well region 105 formed on the surface layer portion of the first main surface 3 in the first MIS region 103.
  • the first well region 105 is formed in the entire surface layer portion of the first main surface 3 in the first MIS region 103, and is in contact with the second trench separation structure 104.
  • the first well region 105 is formed in a region on the first main surface 3 side with respect to the bottom wall of the second trench separation structure 104.
  • the bottom portion of the first well region 105 is formed in a region on the bottom wall side of the second trench separation structure 104 with respect to the intermediate portion of the second trench separation structure 104. That is, the bottom portion of the first well region 105 is formed in the region on the bottom wall side of the second trench separation structure 104 with respect to the depth position of the bottom portion of the body region 47.
  • the semiconductor device 1 includes an n-type first drift region 107 formed on the surface layer portion of the first well region 105.
  • the first drift region 107 is formed on the surface layer portion of the first well region 105 at intervals from the second trench separation structure 104.
  • the first drift region 107 may be formed in a band shape extending in one direction (first direction X) in a plan view.
  • the first drift region 107 is formed at intervals from the bottom of the first well region 105 to the first main surface 3 side.
  • the first drift region 107 faces the second semiconductor region 42 with a part of the first well region 105 interposed therebetween.
  • the semiconductor device 1 includes an n-type first drain region 108 formed on the surface layer portion of the first drift region 107.
  • the first drain region 108 has an n-type impurity concentration that exceeds the n-type impurity concentration of the first drift region 107.
  • the first drain region 108 is formed on the surface layer portion of the first drift region 107 at a distance from the peripheral edge of the first drift region 107.
  • the first drain region 108 may be formed in a band shape extending in one direction (first direction X) in a plan view.
  • the first drain region 108 is formed at intervals from the bottom of the first drift region 107 to the first main surface 3 side.
  • the first drain region 108 faces the first well region 105 with a part of the first drift region 107 interposed therebetween.
  • the semiconductor device 1 includes an n-type first source region 109 formed on the surface layer portion of the first well region 105 at intervals from the first drift region 107.
  • the first source region 109 has an n-type impurity concentration substantially equal to the n-type impurity concentration of the first drain region 108.
  • the first source region 109 is formed at a distance from the second trench separation structure 104.
  • the first source region 109 may be formed in a band shape extending in one direction (first direction X) in a plan view.
  • the first source region 109 is formed at a distance from the depth position of the bottom of the first drift region 107 to the first main surface 3 side.
  • the semiconductor device 1 includes a first channel region 110 formed in a region between the first drift region 107 and the first source region 109 in the surface layer portion of the first well region 105.
  • the first channel region 110 forms the channel of the first MISFET 101.
  • the semiconductor device 1 includes a p-type first contact region 111 formed on the surface layer portion of the first well region 105.
  • the first contact region 111 has a p-type impurity concentration that exceeds the p-type impurity concentration of the first well region 105.
  • the first contact region 111 is formed at a distance from the second trench separation structure 104.
  • the first contact region 111 is formed in a strip shape extending along the second trench separation structure 104 in a plan view.
  • the first contact region 111 is preferably formed in an annular shape surrounding the first drift region 107 and the first source region 109.
  • the first contact region 111 may be in contact with the second trench separation structure 104.
  • the semiconductor device 1 includes a second field insulating film 120 that partially covers the first main surface 3 in the first MIS region 103.
  • the second field insulating film 120 includes a silicon oxide film in this form.
  • the second field insulating film 120 includes a silicon oxide film made of an oxide of the semiconductor chip 2.
  • the second field insulating film 120 covers the first drift region 107.
  • the second field insulating film 120 covers the region between the first drain region 108 and the first contact region 111.
  • the second field insulating film 120 covers the region between the first source region 109 and the first contact region 111.
  • the second field insulating film 120 covers the region between the second trench separation structure 104 and the first contact region 111.
  • the second field insulating film 120 is connected to the separation insulating film 45 exposed from the inner peripheral wall of the second trench separation structure 104 at the peripheral edge of the first MIS region 103.
  • the second field insulating film 120 includes a plurality of first openings 121 that each expose the first main surface 3.
  • the plurality of first openings 121 include at least one first drain opening 121A, at least one first channel opening 121B, and at least one first contact opening 121C.
  • the first drain opening 121A exposes the first drain region 108.
  • the number of first drain openings 121A is arbitrary.
  • One first drain opening 121A may be formed, or a plurality of first drain openings 121A may be formed.
  • the first channel opening 121B exposes the first source region 109 and the first channel region 110.
  • the first channel opening 121B may expose the first drift region 107.
  • the number of first channel openings 121B is arbitrary.
  • One first channel opening 121B may be formed, or a plurality of first channel openings 121B may be formed.
  • the first contact opening 121C exposes the first contact area 111.
  • the number of first contact openings 121C is arbitrary.
  • One first contact opening 121C may be formed, or a plurality of first contact openings 121C may be formed. In this case, it is preferable that the plurality of first contact openings 121C are formed at intervals along the first contact region 111.
  • the plurality of first openings 121 may be formed in a rectangular shape in a plan view. That is, even if the plurality of first openings 121 have a side extending in one direction (first direction X) and a side extending in an intersecting direction (second direction Y) intersecting in one direction in a plan view, respectively. good.
  • the second field insulating film 120 has a plurality of second insulating side walls 120a for partitioning the plurality of first openings 121, respectively.
  • the plurality of second insulating side walls 120a are each formed over the entire circumference of the inner wall of the plurality of first openings 121. That is, the plurality of second insulating side walls 120a are on the side extending in one direction (first direction X) and the side extending in the intersecting direction (second direction Y) intersecting in one direction in the plurality of first openings 121, respectively. It is formed.
  • Each second insulating side wall 120a is inclined downward so as to form an acute angle with respect to the first main surface 3.
  • Each second insulating side wall 120a specifically has an upper end portion located on the main surface side of the second field insulating film 120 and a lower end portion located on the first main surface 3 side, and has an upper end portion to a lower end portion. It slopes diagonally downward toward the part.
  • Each second insulating side wall 120a forms a second inclination angle ⁇ 2 (20 ° ⁇ ⁇ 2 ⁇ 40 °) of 20 ° or more and 40 ° or less with the first main surface 3.
  • the second inclination angle ⁇ 2 is set to a straight line connecting the upper end portion and the lower end portion of each second insulating side wall 120a in a cross-sectional view, the straight line is with respect to the first main surface 3 inside the second field insulating film 120.
  • the angle absolute value
  • the second inclination angle ⁇ 2 is preferably less than 40 ° ( ⁇ 2 ⁇ 40 °). It is particularly preferable that the second inclination angle ⁇ 2 is within the range of 30 ° ⁇ 6 ° (24 ° ⁇ ⁇ 2 ⁇ 36 °). The second inclination angle ⁇ 2 typically falls within the range of 28 ° or more and 36 ° or less (28 ° ⁇ ⁇ 2 ⁇ 36 °). The second inclination angle ⁇ 2 is preferably substantially equal to the first inclination angle ⁇ 1 of the first field insulating film 80 ( ⁇ 1 ⁇ 2).
  • Each second insulating side wall 120a may be inclined in a curved shape recessed toward the first main surface 3 in the region between the upper end portion and the lower end portion.
  • the second inclination angle ⁇ 2 is the angle (absolute value) formed by the straight line with respect to the first main surface 3 when a straight line connecting the upper end portion and the lower end portion of each second insulating side wall 120a is set in the cross-sectional view. ).
  • the second field insulating film 120 has a second field thickness TF2.
  • the second field thickness TF2 is a thickness along the normal direction Z of the portion of the second field insulating film 120 other than the portion forming the second insulating side wall 120a.
  • the second field thickness TF2 may be substantially equal to the first separation thickness TI1 of the separation insulating film 45 (TF2 ⁇ TI1).
  • the second field thickness TF2 preferably exceeds the second separation thickness TI2 of the separation insulating film 45 (TI2 ⁇ TF2).
  • the second field thickness TF2 is preferably a first thickness T1 or more (T1 ⁇ TF2) of the upper insulating film 54. It is particularly preferred that the second field thickness TF2 exceeds the first thickness T1 (T1 ⁇ TF2).
  • the second field thickness TF2 preferably exceeds the second lower thickness T22 of the lower insulating film 55 (T22 ⁇ TF2).
  • the second field thickness TF2 preferably exceeds the intermediate thickness TM (TM ⁇ TF2).
  • the second field thickness TF2 preferably exceeds the second contact thickness T32 of the contact insulating film 73 (T32 ⁇ TF2).
  • the second field thickness TF2 is preferably substantially equal to the first field thickness TF1 of the first field insulating film 80 (TF1 ⁇ TF2).
  • the second field thickness TF2 may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the second field thickness TF2 may be 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, or 0.75 ⁇ m or more and 1 ⁇ m or less.
  • the second field thickness TF2 is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the semiconductor device 1 includes a second hidden surface 131 (hidden surface) and a second exposed surface 132 (exposed surface) formed on the first main surface 3 in the first MIS region 103.
  • the second concealing surface 131 is formed on a portion of the first main surface 3 covered with the second field insulating film 120.
  • the second exposed surface 132 is formed on the first main surface 3 in a portion exposed from the second field insulating film 120.
  • the first main surface 3 includes a second concealing surface 131 and a second exposed surface 132 partitioned by the second field insulating film 120 in the first MIS region 103.
  • the second exposed surface 132 is recessed in the thickness direction (second main surface 4 side) of the semiconductor chip 2 with respect to the second concealed surface 131. Specifically, the second exposed surface 132 is recessed one step in the thickness direction of the semiconductor chip 2 with respect to the second concealing surface 131 starting from each second insulating side wall 120a of the second field insulating film 120.
  • the second exposed surface 132 is located at a depth between the bottom of the first source region 109 (the bottom of the first drain region 108 and the bottom of the first contact region 111) and the second concealed surface 131 with respect to the normal direction Z. It is formed.
  • the second exposed surface 132 is preferably recessed in a range of more than 0 ⁇ m and 0.5 ⁇ m or less (preferably 0.2 ⁇ m or less) with respect to the second concealed surface 131 in the normal direction Z.
  • the semiconductor device 1 includes a second main surface insulating film 133 that selectively covers the first main surface 3 in the first MIS region 103.
  • the second main surface insulating film 133 includes a silicon oxide film in this form.
  • the second main surface insulating film 133 includes a silicon oxide film made of an oxide of the semiconductor chip 2.
  • the second main surface insulating film 133 covers a portion of the first main surface 3 exposed from the plurality of first openings 121. That is, the second main surface insulating film 133 covers at least the first drain region 108, the first source region 109, the first channel region 110, and the first contact region 111.
  • the second main surface insulating film 133 covers the second exposed surface 132 and is connected to each second insulating side wall 120a of the second field insulating film 120.
  • the second main surface insulating film 133 is formed at a distance from the intermediate portion in the thickness direction of the second field insulating film 120 to the semiconductor chip 2 side (second exposed surface 132 side).
  • the second main surface insulating film 133 sets a line that passes through the intermediate portion in the thickness direction of the second field insulating film 120 along the second exposed surface 132 (first main surface 3) in a cross-sectional view. If so, they are formed at intervals from the line to the semiconductor chip 2 side.
  • the second main surface insulating film 133 includes the first region 133a and the second region 133b.
  • the first region 133a is located on the semiconductor chip 2 side with respect to the second concealing surface 131.
  • the second region 133b is located on the side opposite to the semiconductor chip 2 (the main surface side of the second field insulating film 120) with respect to the second concealing surface 131.
  • the first region 133a is located on the semiconductor chip 2 side with respect to the extension line when an extension line extending parallel to the second concealed surface 131 is set from above the second concealed surface 131 in a cross-sectional view. is doing.
  • the second region 133b is located on the side opposite to the first region 133a (that is, the side opposite to the semiconductor chip 2) with the extension line interposed therebetween.
  • the second main surface insulating film 133 has a second insulating thickness TMI2 (TMI2 ⁇ TF2) that is less than the second field thickness TF2 of the second field insulating film 120.
  • the second insulation thickness TMI2 is preferably not more than one-fifth of the second field thickness TF2 (TMI2 ⁇ 1/5 ⁇ TF2).
  • the second insulating thickness TMI2 may be substantially equal to the first insulating thickness TMI1 of the first main surface insulating film 83 (TMI2 ⁇ TMI1).
  • the semiconductor device 1 includes the above-mentioned outer field insulating film 84 that covers the region outside the first MIS region 103.
  • the outer field insulating film 84 covers the periphery of the second trench separation structure 104 in the region outside the first MIS region 103.
  • the outer field insulating film 84 surrounds the second trench separation structure 104 in a plan view in a region outside the first MIS region 103, and is connected to the separation insulating film 45 exposed from the outer peripheral wall of the second trench separation structure 104. ..
  • the semiconductor device 1 includes a first gate electrode 134 (main surface electrode) facing the first channel region 110 with the second main surface insulating film 133 interposed therebetween in the first channel opening 121B.
  • the first gate electrode 134 in this form, comprises conductive polysilicon.
  • a gate potential is applied to the first gate electrode 134.
  • the first gate electrode 134 controls the on / off of the first channel region 110. Specifically, the first gate electrode 134 faces the first drift region 107, the first source region 109, and the first channel region 110 in a plan view.
  • the first gate electrode 134 is formed in a band shape extending along the first channel region 110 in a plan view.
  • the first gate electrode 134 is a first drawing portion drawn from above the second main surface insulating film 133 through the second insulating side wall 120a onto the second field insulating film 120 located on the first drain region 108 side. It has 135.
  • the first drawer portion 135 is formed at a distance from the first drain region 108 to the first source region 109 side, and faces the first drift region 107 with the second field insulating film 120 interposed therebetween.
  • the first gate electrode 134 has a side wall having a steeper inclination angle than the second insulating side wall 120a of the second field insulating film 120.
  • the inclination angle of the side wall of the first gate electrode 134 is set to a straight line connecting the upper end and the lower end of the side wall of the first gate electrode 134, the straight line is the first main surface 3 inside the first gate electrode 134. It is the angle (absolute value) made with respect to.
  • the inclination angle of the side wall of the first gate electrode 134 may be 45 ° or more and 90 ° or less.
  • the inclination angle of the side wall of the first gate electrode 134 is preferably 60 ° or more and 90 ° or less.
  • the semiconductor device 1 includes a first sidewall structure 136 that covers the side wall of the first gate electrode 134.
  • the first sidewall structure 136 is located on the second field insulating film 120 and the second main surface insulating film 133.
  • the first sidewall structure 136 comprises at least one of silicon oxide and silicon nitride.
  • the first sidewall structure 136 contains silicon oxide in this form.
  • the first sidewall structure 136 may contain silicon nitride. That is, the first sidewall structure 136 may include an insulator different from the second field insulating film 120 and the second main surface insulating film 133.
  • the semiconductor device 1 includes the above-mentioned interlayer insulating layer 13 that covers the first main surface 3 in the first MIS region 103.
  • the semiconductor device 1 includes a plurality of plug electrodes 141 to 145 embedded in the interlayer insulating layer 13.
  • the plurality of plug electrodes 141 to 145 may each consist of a tungsten plug electrode having a laminated structure including a titanium-based metal film and a tungsten film.
  • the plurality of plug electrodes 141 to 145 include at least one sixth plug electrode 141, at least one seventh plug electrode 142, at least one eighth plug electrode 143, at least one ninth plug electrode 144, and at least one.
  • the tenth plug electrode 145 is included.
  • the sixth plug electrode 141 is composed of a source plug electrode for the separation electrode 46.
  • the sixth plug electrode 141 is embedded in a portion of the interlayer insulating layer 13 that covers the second trench separation structure 104, and is electrically connected to the separation electrode 46.
  • the seventh plug electrode 142 includes a drain plug electrode for the first drain region 108.
  • the seventh plug electrode 142 is embedded in a portion of the interlayer insulating layer 13 that covers the first drain region 108, and is electrically connected to the first drain region 108.
  • the eighth plug electrode 143 comprises a source plug electrode for the first source region 109.
  • the eighth plug electrode 143 is embedded in a portion of the interlayer insulating layer 13 that covers the first source region 109, and is electrically connected to the first source region 109.
  • the ninth plug electrode 144 is composed of a source plug electrode for the first contact region 111.
  • the ninth plug electrode 144 is embedded in a portion of the interlayer insulating layer 13 that covers the first contact region 111, and is electrically connected to the first contact region 111.
  • the tenth plug electrode 145 is composed of a gate plug electrode for the first gate electrode 134.
  • the tenth plug electrode 145 is embedded in a portion of the interlayer insulating layer 13 that covers the first gate electrode 134, and is electrically connected to the first gate electrode 134.
  • the tenth plug electrode 145 may be connected to the first extraction portion 135 of the first gate electrode 134.
  • the semiconductor device 1 includes one or more first drain wirings 146 formed in the interlayer insulating layer 13.
  • the one or more first drain wirings 146 are composed of a wiring layer formed in the interlayer insulating layer 13.
  • the one or more first drain wires 146 are selectively routed in the interlayer insulating layer 13 and electrically connected to the first drain region 108 via the seventh plug electrode 142.
  • the semiconductor device 1 includes one or more first source wirings 147 formed in the interlayer insulating layer 13.
  • the one or more first source wirings 147 are composed of wiring layers formed in the interlayer insulating layer 13.
  • the one or more first source wires 147 are selectively routed in the interlayer insulating layer 13, via the sixth plug electrode 141, the eighth plug electrode 143, and the ninth plug electrode 144, and the separation electrode 46, It is electrically connected to the first source region 109 and the first contact region 111.
  • the semiconductor device 1 includes one or more first gate wirings 148 formed in the interlayer insulating layer 13.
  • the one or more first gate wirings 148 are composed of a wiring layer formed in the interlayer insulating layer 13.
  • the one or more first gate wirings 148 are selectively routed in the interlayer insulating layer 13 and electrically connected to the first gate electrode 134 via the tenth plug electrode 145.
  • the semiconductor device 1 has a third trench separation structure 154 (third) as an example of a region separation structure that partitions the second MIS region 153 on the first main surface 3 of the CMIS region 100. including trench separation structure).
  • the second MIS region 153 is a device region controlled under different voltage application conditions from the first device region 6 and the first MIS region 103.
  • the third trench separation structure 154 may be referred to as a DTI (deep trench isolation) structure or an STI (shallow trench isolation) structure.
  • the third trench separation structure 154 is formed in an annular shape surrounding a part of the first main surface 3 at a distance from the second trench separation structure 104 in a plan view, and partitions the second MIS region 153 having a predetermined shape. There is.
  • the third trench separation structure 154 may be integrally formed with the second trench separation structure 104 in the region between the first MIS region 103 and the second MIS region 153.
  • the third trench separation structure 154 is formed in a square ring shape having four sides parallel to the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D) in a plan view, and has a quadrangular first surface.
  • the 2MIS area 153 is partitioned.
  • the planar shape of the third trench separation structure 154 is arbitrary, and may be formed in a polygonal annular shape.
  • the second MIS region 153 may be partitioned into a polygonal shape according to the planar shape of the third trench separation structure 154.
  • the third trench separation structure 154 has a separation width WI and a separation depth DI (that is, an aspect ratio DI / WI), similarly to the first trench separation structure 43. It is particularly preferable that the bottom wall of the third trench separation structure 154 is formed at intervals of 1 ⁇ m or more and 5 ⁇ m or less with respect to the bottom of the second semiconductor region 42.
  • the third trench separation structure 154 has a corner portion that connects a portion extending in the first direction X and a portion extending in the second direction Y in an arc shape.
  • the four corners of the third trench separation structure 154 are formed in an arc shape. That is, the second MIS region 153 is divided into a quadrangular shape having four corners extending in an arc shape. It is preferable that the corner portion of the third trench separation structure 154 has a constant separation width WI along the arc direction.
  • the third trench separation structure 154 has a single electrode structure including a separation trench 44, a separation insulating film 45 (separation insulator), and a separation electrode 46, similarly to the first trench separation structure 43.
  • the "separation trench 44", “separation insulating film 45" and “separation electrode 46" of the third trench separation structure 154 are referred to as “third separation trench”, “third separation insulating film” and “third separation electrode”, respectively. May be referred to.
  • the description of the separation trench 44, the separation insulating film 45, and the separation electrode 46 of the third trench separation structure 154 applies to the description of the separation trench 44, the separation insulating film 45, and the separation electrode 46 of the first trench separation structure 43. Therefore, it is omitted.
  • the semiconductor device 1 includes a p-shaped second well region 155 formed on the surface layer portion of the first main surface 3 in the second MIS region 153.
  • the second well region 155 is formed in the entire surface layer portion of the first main surface 3 in the second MIS region 153, and is in contact with the third trench separation structure 154.
  • the second well region 155 is formed in a region on the first main surface 3 side with respect to the bottom wall of the third trench separation structure 154.
  • the bottom portion of the second well region 155 is formed in the region on the bottom wall side of the third trench separation structure 154 with respect to the intermediate portion of the third trench separation structure 154. That is, the bottom portion of the second well region 155 is formed in the region on the bottom wall side of the third trench separation structure 154 with respect to the depth position of the bottom portion of the body region 47.
  • the semiconductor device 1 includes an n-type third well region 156 formed on the surface layer portion of the second well region 155 at intervals from the third trench separation structure 154.
  • the third well region 156 may be formed in a rectangular shape having four sides parallel to the third trench separation structure 154 in a plan view.
  • the third well region 156 is formed in a region on the first main surface 3 side with respect to the bottom of the second well region 155.
  • the third well region 156 faces the second semiconductor region 42 with a part of the second well region 155 interposed therebetween.
  • the semiconductor device 1 includes a p-type second drift region 157 formed on the surface layer portion of the third well region 156.
  • the second drift region 157 is formed on the surface layer portion of the third well region 156 at a distance from the peripheral edge of the third well region 156.
  • the second drift region 157 may be formed in a band shape extending in one direction (first direction X) in a plan view.
  • the second drift region 157 is formed at a distance from the bottom of the third well region 156 to the first main surface 3 side.
  • the second drift region 157 faces the second well region 155 with a part of the third well region 156 interposed therebetween.
  • the semiconductor device 1 includes a p-type second drain region 158 formed on the surface layer portion of the second drift region 157.
  • the second drain region 158 has a p-type impurity concentration that exceeds the p-type impurity concentration of the second drift region 157.
  • the second drain region 158 is formed on the surface layer portion of the second drift region 157 at a distance from the peripheral edge of the second drift region 157.
  • the second drain region 158 may be formed in a band shape extending in one direction (first direction X) in a plan view.
  • the second drain region 158 is formed at a distance from the bottom of the second drift region 157 to the first main surface 3 side.
  • the second drain region 158 faces the second well region 155 with a part of the second drift region 157 interposed therebetween.
  • the semiconductor device 1 includes a p-type second source region 159 formed on the surface layer portion of the third well region 156 at intervals from the second drift region 157.
  • the second source region 159 has a p-type impurity concentration obtained by subtracting the p-type impurity concentration of the second drift region 157 from the p-type impurity concentration of the second drain region 158.
  • the second source region 159 is formed at a distance from the third trench separation structure 154.
  • the second source region 159 may be formed in a band shape extending in one direction (first direction X) in a plan view.
  • the second source region 159 is formed at a distance from the depth position of the bottom of the second drift region 157 to the first main surface 3 side.
  • the semiconductor device 1 includes a second channel region 160 formed in a region between the second drift region 157 and the second source region 159 in the surface layer portion of the second well region 155.
  • the second channel region 160 forms the channel of the second MISFET 102.
  • the semiconductor device 1 includes a p-type second contact region 161 formed on the surface layer portion of the second well region 155.
  • the second contact region 161 has a p-type impurity concentration that exceeds the p-type impurity concentration of the second well region 155.
  • the second contact region 161 is formed in a region between the third trench separation structure 154 and the third well region 156 at intervals from the third trench separation structure 154 and the third well region 156.
  • the second contact region 161 is formed in a strip shape extending along the third trench separation structure 154 in a plan view.
  • the second contact region 161 is preferably formed in an annular shape surrounding the third well region 156.
  • the second contact region 161 may be in contact with the third trench separation structure 154.
  • the semiconductor device 1 includes a third field insulating film 170 that partially covers the first main surface 3 in the second MIS region 153.
  • the third field insulating film 170 includes a silicon oxide film in this form.
  • the third field insulating film 170 includes a silicon oxide film made of an oxide of the semiconductor chip 2.
  • the third field insulating film 170 covers the second drift region 157.
  • the third field insulating film 170 covers the region between the second drain region 158 and the second contact region 161.
  • the third field insulating film 170 covers the region between the second source region 159 and the second contact region 161.
  • the third field insulating film 170 covers the region between the third trench separation structure 154 and the second contact region 161.
  • the third field insulating film 170 is connected to the separation insulating film 45 exposed from the inner peripheral wall of the third trench separation structure 154 at the peripheral edge of the second MIS region 153.
  • the third field insulating film 170 includes a plurality of second openings 171 that each expose the first main surface 3.
  • the plurality of second openings 171 include at least one second drain opening 171A, at least one second channel opening 171B, and at least one second contact opening 171C.
  • the second drain opening 171A exposes the second drain region 158.
  • the number of second drain openings 171A is arbitrary.
  • One second drain opening 171A may be formed, or a plurality of second drain openings 171A may be formed.
  • the second channel opening 171B exposes the second source region 159 and the second channel region 160.
  • the number of second channel openings 171B is arbitrary.
  • One second channel opening 171B may be formed, or a plurality of second channel openings 171B may be formed.
  • the second contact opening 171C exposes the second contact region 161.
  • the number of second contact openings 171C is arbitrary.
  • One second contact opening 171C may be formed, or a plurality of second contact openings 171C may be formed. In this case, it is preferable that a plurality of second contact openings 171C are formed at intervals along the second contact region 161.
  • the plurality of second openings 171 may be formed in a rectangular shape in a plan view. That is, even if the plurality of second openings 171 have a side extending in one direction (first direction X) and a side extending in the crossing direction (second direction Y) intersecting in one direction in a plan view, respectively. good.
  • the third field insulating film 170 has a plurality of third insulating side walls 170a for partitioning the plurality of second openings 171.
  • the plurality of third insulating side walls 170a are formed over the entire circumference of the inner wall of the plurality of second openings 171. That is, the plurality of third insulating side walls 170a are on the side extending in one direction (first direction X) and the side extending in the intersecting direction (second direction Y) intersecting in one direction in the plurality of second openings 171. It is formed.
  • Each third insulating side wall 170a is inclined downward so as to form an acute angle with respect to the first main surface 3.
  • Each third insulating side wall 170a specifically has an upper end portion located on the main surface side of the third field insulating film 170 and a lower end portion located on the first main surface 3 side, and has an upper end portion to a lower end portion. It slopes diagonally downward toward the part.
  • Each third insulating side wall 170a forms a third inclination angle ⁇ 3 (20 ° ⁇ ⁇ 3 ⁇ 40 °) of 20 ° or more and 40 ° or less with the first main surface 3.
  • the third inclination angle ⁇ 3 is set to a straight line connecting the upper end portion and the lower end portion of each third insulating side wall 170a in a cross-sectional view, the straight line is with respect to the first main surface 3 inside the third field insulating film 170.
  • the third inclination angle ⁇ 3 is preferably less than 40 ° ( ⁇ 3 ⁇ 40 °).
  • the third inclination angle ⁇ 3 is within the range of 30 ° ⁇ 6 ° (24 ° ⁇ ⁇ 3 ⁇ 36 °).
  • the third inclination angle ⁇ 3 typically falls within the range of 28 ° or more and 36 ° or less (28 ° ⁇ ⁇ 3 ⁇ 36 °).
  • the third inclination angle ⁇ 3 is substantially equal to the first inclination angle ⁇ 1 of the first field insulating film 80 ( ⁇ 1 ⁇ 3).
  • the third inclination angle ⁇ 3 is substantially equal to the second inclination angle ⁇ 2 of the second field insulating film 120 ( ⁇ 2 ⁇ 3).
  • Each third insulating side wall 170a may be inclined in a curved shape recessed toward the first main surface 3 in the region between the upper end portion and the lower end portion. Also in this case, the third inclination angle ⁇ 3 is the angle (absolute value) formed by the straight line with respect to the first main surface 3 when a straight line connecting the upper end portion and the lower end portion of each third insulating side wall 170a is set in the cross-sectional view. ).
  • the third field insulating film 170 has a third field thickness TF3.
  • the third field thickness TF3 is a thickness along the normal direction Z of the portion of the third field insulating film 170 other than the portion forming the third insulating side wall 170a.
  • the third field thickness TF3 may be substantially equal to the first separation thickness TI1 of the separation insulating film 45 (TF3 ⁇ TI1).
  • the third field thickness TF3 preferably exceeds the second separation thickness TI2 of the separation insulating film 45 (TI2 ⁇ TF3).
  • the third field thickness TF3 is preferably a first thickness T1 or more (T1 ⁇ TF3) of the upper insulating film 54. It is particularly preferable that the third field thickness TF3 exceeds the first thickness T1 (T1 ⁇ TF3).
  • the third field thickness TF3 preferably exceeds the second lower thickness T22 of the lower insulating film 55 (T22 ⁇ TF3).
  • the third field thickness TF3 preferably exceeds the intermediate thickness TM (TM ⁇ TF3).
  • the third field thickness TF3 preferably exceeds the second contact thickness T32 of the contact insulating film 73 (T32 ⁇ TF3).
  • the third field thickness TF3 is preferably substantially equal to the first field thickness TF1 of the first field insulating film 80 (TF1 ⁇ TF3).
  • the third field thickness TF3 is preferably substantially equal to the second field thickness TF2 of the second field insulating film 120 (TF2 ⁇ TF3).
  • the third field thickness TF3 may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the third field thickness TF3 may be 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, or 0.75 ⁇ m or more and 1 ⁇ m or less.
  • the third field thickness TF3 is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the semiconductor device 1 includes the above-mentioned outer field insulating film 84 that covers the region outside the second MIS region 153.
  • the outer field insulating film 84 covers the periphery of the third trench separation structure 154 in the region outside the second MIS region 153.
  • the outer field insulating film 84 surrounds the third trench separation structure 154 in a plan view in a region outside the second MIS region 153, and is connected to the separation insulating film 45 exposed from the outer peripheral wall of the third trench separation structure 154. ..
  • the semiconductor device 1 includes a third hidden surface 181 (hidden surface) and a third exposed surface 182 (exposed surface) formed on the first main surface 3 in the second MIS region 153.
  • the third concealing surface 181 is formed on a portion of the first main surface 3 covered with the third field insulating film 170.
  • the third exposed surface 182 is formed on the first main surface 3 in a portion exposed from the third field insulating film 170.
  • the first main surface 3 includes a third concealed surface 181 and a third exposed surface 182 partitioned by the third field insulating film 170 in the second MIS region 153.
  • the third exposed surface 182 is recessed in the thickness direction (second main surface 4 side) of the semiconductor chip 2 with respect to the third concealed surface 181. Specifically, the third exposed surface 182 is recessed one step in the thickness direction of the semiconductor chip 2 with respect to the third concealing surface 181 starting from each third insulating side wall 170a of the third field insulating film 170.
  • the third exposed surface 182 is located at a depth between the bottom of the second source region 159 (the bottom of the second drain region 158 and the bottom of the second contact region 161) and the third concealed surface 181 with respect to the normal direction Z. It is formed.
  • the third exposed surface 182 is preferably recessed in a range of more than 0 ⁇ m and 0.5 ⁇ m or less (preferably 0.2 ⁇ m or less) with respect to the third concealed surface 181 in the normal direction Z.
  • the semiconductor device 1 includes a third main surface insulating film 183 that selectively covers the first main surface 3 in the second MIS region 153.
  • the third main surface insulating film 183 includes a silicon oxide film in this form.
  • the third main surface insulating film 183 includes a silicon oxide film made of an oxide of the semiconductor chip 2.
  • the third main surface insulating film 183 covers the region outside the third field insulating film 170 on the first main surface 3.
  • the third main surface insulating film 183 covers the third exposed surface 182 and is connected to each third insulating side wall 170a of the third field insulating film 170.
  • the third main surface insulating film 183 is formed at intervals from the intermediate portion in the thickness direction of the third field insulating film 170 to the semiconductor chip 2 side (third exposed surface 182 side).
  • the third main surface insulating film 183 sets a line that passes through the intermediate portion in the thickness direction of the third field insulating film 170 along the third exposed surface 182 (first main surface 3) in a cross-sectional view. If so, they are formed at intervals from the line to the semiconductor chip 2 side.
  • the third main surface insulating film 183 includes a first region 183a and a second region 183b.
  • the first region 183a is located on the semiconductor chip 2 side with respect to the third concealed surface 181.
  • the second region 183b is located on the side opposite to the semiconductor chip 2 (the main surface side of the third field insulating film 170) with respect to the third concealing surface 181.
  • the first region 183a is located on the semiconductor chip 2 side with respect to the extension line when an extension line extending parallel to the third concealment surface 181 is set from above the third concealment surface 181 in a cross-sectional view. is doing.
  • the second region 183b is located on the side opposite to the first region 183a (that is, the side opposite to the semiconductor chip 2) with the extension line interposed therebetween.
  • the third main surface insulating film 183 has a third insulating thickness TMI3 (TMI3 ⁇ TF3) that is less than the third field thickness TF3 of the third field insulating film 170.
  • the third insulation thickness TMI3 is preferably not more than one-fifth of the third field thickness TF3 (TMI3 ⁇ 1/5 ⁇ TF3).
  • the third insulating thickness TMI3 may be substantially equal to the first insulating thickness TMI1 of the first main surface insulating film 83 (TMI3 ⁇ TMI1).
  • the semiconductor device 1 includes a second gate electrode 184 (main surface electrode) facing the second channel region 160 with the third main surface insulating film 183 interposed therebetween in the first channel opening 121B.
  • the second gate electrode 184 in this form, comprises conductive polysilicon.
  • a gate potential is applied to the second gate electrode 184.
  • the second gate electrode 184 controls the on / off of the second channel region 160. Specifically, the second gate electrode 184 faces the second drift region 157, the second source region 159, and the second channel region 160 in a plan view.
  • the second gate electrode 184 is formed in a band shape extending along the second channel region 160 in a plan view.
  • the second gate electrode 184 is a second lead-out portion drawn from above the third main surface insulating film 183 through the second insulating side wall 120a onto the third field insulating film 170 located on the second drain region 158 side. It has 185.
  • the second drawer portion 185 is formed at a distance from the second drain region 158 to the second source region 159 side, and faces the second drift region 157 with the third field insulating film 170 interposed therebetween.
  • the second gate electrode 184 has a side wall having a steeper inclination angle than the third insulating side wall 170a of the third field insulating film 170.
  • the inclination angle of the side wall of the second gate electrode 184 is set to a straight line connecting the upper end and the lower end of the side wall of the second gate electrode 184, the straight line is the first main surface 3 inside the second gate electrode 184. It is the angle (absolute value) made with respect to.
  • the inclination angle of the side wall of the second gate electrode 184 may be 45 ° or more and 90 ° or less.
  • the inclination angle of the side wall of the second gate electrode 184 is preferably 60 ° or more and 90 ° or less.
  • the semiconductor device 1 includes a second sidewall structure 186 that covers the side wall of the second gate electrode 184.
  • the second sidewall structure 186 is located on the third field insulating film 170 and the third main surface insulating film 183.
  • the second sidewall structure 186 contains at least one of silicon oxide and silicon nitride.
  • the second sidewall structure 186 contains silicon oxide in this form.
  • the second sidewall structure 186 may contain silicon nitride. That is, the second sidewall structure 186 may include an insulator different from the third field insulating film 170 and the third main surface insulating film 183.
  • the semiconductor device 1 includes the above-mentioned interlayer insulating layer 13 that covers the first main surface 3 in the second MIS region 153.
  • the semiconductor device 1 includes a plurality of plug electrodes 191 to 195 embedded in the interlayer insulating layer 13.
  • the plurality of plug electrodes 191 to 195 may each consist of a tungsten plug electrode having a laminated structure including a titanium-based metal film and a tungsten film.
  • the plurality of plug electrodes 191 to 195 include at least one 11th plug electrode 191 and at least one 12th plug electrode 192, at least one 13th plug electrode 193, at least one 14th plug electrode 194, and at least one.
  • the fifteenth plug electrode 195 is included.
  • the eleventh plug electrode 191 is composed of a source plug electrode for the separation electrode 46.
  • the eleventh plug electrode 191 is embedded in a portion of the interlayer insulating layer 13 that covers the third trench separation structure 154, and is electrically connected to the separation electrode 46.
  • the twelfth plug electrode 192 includes a drain plug electrode for the second drain region 158.
  • the twelfth plug electrode 192 is embedded in a portion of the interlayer insulating layer 13 that covers the second drain region 158, and is electrically connected to the second drain region 158.
  • the thirteenth plug electrode 193 comprises a source plug electrode for the second source region 159.
  • the thirteenth plug electrode 193 is embedded in a portion of the interlayer insulating layer 13 that covers the second source region 159, and is electrically connected to the second source region 159.
  • the 14th plug electrode 194 is composed of a source plug electrode for the second contact region 161.
  • the 14th plug electrode 194 is embedded in a portion of the interlayer insulating layer 13 that covers the second contact region 161 and is electrically connected to the second contact region 161.
  • the fifteenth plug electrode 195 comprises a gate plug electrode for the second gate electrode 184.
  • the fifteenth plug electrode 195 is embedded in a portion of the interlayer insulating layer 13 that covers the second gate electrode 184, and is electrically connected to the second gate electrode 184.
  • the tenth plug electrode 145 may be connected to the second lead-out portion 185 of the second gate electrode 184.
  • the semiconductor device 1 includes one or more second drain wirings 196 formed in the interlayer insulating layer 13.
  • the one or more second drain wiring 196 is composed of a wiring layer formed in the interlayer insulating layer 13.
  • the one or more second drain wires 196 are selectively routed in the interlayer insulating layer 13 and electrically connected to the second drain region 158 via the twelfth plug electrode 192.
  • the semiconductor device 1 includes one or more second source wirings 197 formed in the interlayer insulating layer 13.
  • the one or more second source wirings 197 are composed of a wiring layer formed in the interlayer insulating layer 13.
  • the one or more second source wirings 197 are selectively routed within the interlayer insulating layer 13, via the eleventh plug electrode 191 and the thirteenth plug electrode 193 and the fourteenth plug electrode 194, and the separation electrode 46, It is electrically connected to the second source region 159 and the second contact region 161.
  • the semiconductor device 1 includes one or more second gate wirings 198 formed in the interlayer insulating layer 13.
  • the one or more second gate wirings 198 are composed of a wiring layer formed in the interlayer insulating layer 13.
  • the one or more second gate wirings 198 are selectively routed in the interlayer insulating layer 13 and electrically connected to the second gate electrode 184 via the fifteenth plug electrode 195.
  • 22A to 22U are cross-sectional views for explaining an example of a manufacturing method of the semiconductor device 1 corresponding to the region shown in FIG. 12 (the region where the power transistor 8 is formed).
  • 23A to 23U are cross-sectional views for explaining an example of the manufacturing method of the semiconductor device 1 corresponding to the region shown in FIG. 18 (the region where the n-type MISFET 102 is formed).
  • a disk-shaped semiconductor wafer 201 as a base of the semiconductor chip 2 is prepared.
  • the semiconductor wafer 201 has a first wafer main surface 203 on one side and a second wafer main surface 204 on the other side.
  • the first wafer main surface 203 and the second wafer main surface 204 correspond to the first main surface 3 and the second main surface 4 of the semiconductor chip 2, respectively.
  • the semiconductor wafer 201 has an n-type first semiconductor region 41 on the surface layer portion of the second wafer main surface 204.
  • the first semiconductor region 41 is made of a disk-shaped semiconductor substrate.
  • the semiconductor wafer 201 has an n-type second semiconductor region 42 on the surface layer portion of the first wafer main surface 203.
  • the second semiconductor region 42 in this form, is composed of an epitaxial layer formed on the main surface of the semiconductor substrate.
  • a plurality of device forming regions 205 corresponding to the semiconductor devices 1 are set on the first wafer main surface 203.
  • 22A to 22U show a region corresponding to FIG. 12 in one device forming region 205
  • FIGS. 23A to 23U show a region corresponding to FIG. 18 in one device forming region 205.
  • the plurality of device forming regions 205 are set in a matrix in a plan view, for example, at intervals in the first direction X and the second direction Y.
  • the p-type first well region 105 and the n-type first drift region 107 are formed on the surface layer portion of the first wafer main surface 203.
  • the first well region 105 is formed by introducing a p-type impurity into the first wafer main surface 203 by an ion implantation method via an ion implantation mask (not shown).
  • the first drift region 107 is formed by introducing n-type impurities into the first wafer main surface 203 (specifically, the first well region 105) by an ion implantation method via an ion implantation mask (not shown). ..
  • a p-type second well region 155, an n-type third well region 156, and a p-type second drift region 157 are formed on the surface layer portion of the first wafer main surface 203.
  • the second well region 155 is formed by introducing a p-type impurity into the first wafer main surface 203 by an ion implantation method via an ion implantation mask (not shown).
  • the third well region 156 is formed by introducing an n-type impurity into the first wafer main surface 203 (specifically, the second well region 155) by an ion implantation method via an ion implantation mask (not shown). ..
  • the second drift region 157 is formed by introducing p-type impurities into the first wafer main surface 203 (specifically, the third well region 156) by an ion implantation method via an ion implantation mask (not shown). ..
  • the steps for forming the first well region 105, the first drift region 107, the second well region 155, the third well region 156, and the second drift region 157 do not necessarily have to be performed at this timing, but are carried out at any timing. Will be done.
  • a hard mask 206 having a predetermined pattern is formed on the first wafer main surface 203.
  • the hard mask 206 in this form, is made of a silicon oxide film.
  • the hard mask 206 may be formed by an oxidation treatment method (for example, a thermal oxidation treatment method) and / or a CVD (Chemical Vapor Deposition) method.
  • the hard mask 206 is formed by a thermal oxidation treatment method and is formed into a predetermined pattern by an etching method via a mask (not shown).
  • the hard mask 206 exposes a region on the main surface 203 of the first wafer on which a plurality of trenches 207 should be formed, and covers the other regions.
  • the plurality of trenches 207 include the separation trenches 44 of the first to third trench separation structures 43, 104 and 154, the gate trench 53 of the trench gate structure 51, and the contact trench 72 of the trench contact structure 71.
  • the etching method may be a wet etching method and / or a dry etching method.
  • the etching method is preferably an anisotropic dry etching (for example, RIE (Reactive Ion Etching)) method.
  • RIE Reactive Ion Etching
  • the first base insulating film 208 (first insulating film) is formed on the main surface 203 of the first wafer and the inner walls of the plurality of trenches 207.
  • the first base insulating film 208 serves as a base for the separation insulating film 45, the lower insulating film 55, the contact insulating film 73, the first to third field insulating films 80, 120, 170, and the outer field insulating film 84.
  • the first base insulating film 208 in this form, comprises an insulating film having a relatively low first etching rate.
  • the first base insulating film 208 is made of a silicon oxide film.
  • the first base insulating film 208 may be formed by an oxidation treatment method (for example, a thermal oxidation treatment method) and / or a CVD method.
  • the first base insulating film 208 is formed by a thermal oxidation treatment method in this form. That is, the first base insulating film 208 is made of an oxide of the semiconductor wafer 201, and is made of a silicon oxide film having a relatively high density.
  • the thickness of the first base insulating film 208 may be 0.1 ⁇ m or more and 1 ⁇ m or less. Even if the thickness of the first base insulating film 208 is 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, or 0.75 ⁇ m or more and 1 ⁇ m or less. good.
  • the thickness of the first base insulating film 208 is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the first base electrode film 209 is formed on the first base insulating film 208.
  • the first base electrode film 209 fills a plurality of trenches 207 with the first base insulating film 208 interposed therebetween, and covers the first wafer main surface 203 with the first base insulating film 208 interposed therebetween.
  • the first base electrode film 209 serves as a base for the separation electrode 46, the lower electrode 57, and the contact electrode 74.
  • the first base insulating film 208 is made of conductive polysilicon in this form.
  • the first base electrode film 209 may be formed by a CVD method.
  • unnecessary portions of the first base electrode film 209 are removed until the first base insulating film 208 is exposed.
  • the unnecessary portion of the first base electrode film 209 may be removed by an etching method.
  • the etching method may be a wet etching method and / or a dry etching method. As a result, a part of the first base electrode film 209 is embedded in the plurality of trenches 207 with the first base insulating film 208 interposed therebetween.
  • a first resist mask 210 having a predetermined pattern is formed on the first wafer main surface 203.
  • the first resist mask 210 exposes the region where the lower electrode 57 should be formed and covers the other regions.
  • the unnecessary portion of the first base electrode film 209 is removed by an etching method via the first resist mask 210.
  • the etching method may be a wet etching method and / or a dry etching method. As a result, the separation electrode 46, the lower electrode 57, and the contact electrode 74 are formed.
  • the first resist mask 210 is then removed.
  • a second base insulating film 211 (second insulating film) is formed on the first base insulating film 208, the separation electrode 46, the lower electrode 57, and the contact electrode 74.
  • the second base insulating film 211 together with the first base insulating film 208 forms the laminated insulating film 212 that is the base of the first to third field insulating films 80, 120, 170 and the outer field insulating film 84.
  • the second base insulating film 211 is made of an insulating film having a second etching rate higher than that of the first etching rate.
  • the second base insulating film 211 is made of a silicon oxide film having properties different from those of the first base insulating film 208. More specifically, the second base insulating film 211 is made of a TEOS (Tetraethyl orthosilicate) film. That is, the second base insulating film 211 is made of an oxide adhered to the first base insulating film 208 or the like from the outside (an oxide different from the oxide of the semiconductor wafer 201), and is more than the first base insulating film 208. It consists of a silicon oxide film having a low density. The second base insulating film 211 is formed by a CVD method.
  • TEOS Tetraethyl orthosilicate
  • the second base insulating film 211 has a thickness less than the thickness of the first base insulating film 208.
  • the second base insulating film 211 preferably has a thickness of 1/2 or less of the thickness of the first base insulating film 208. It is particularly preferable that the second base insulating film 211 has a thickness of 1/3 or less of the thickness of the first base insulating film 208.
  • the thickness of the second base insulating film 211 may be 0.01 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness of the second base insulating film 211 is 0.01 ⁇ m or more and 0.1 ⁇ m or less, 0.1 ⁇ m or more and 0.2 ⁇ m or less, 0.2 ⁇ m or more and 0.3 ⁇ m or less, 0.3 ⁇ m or more and 0.4 ⁇ m or less, or 0. It may be 0.4 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness of the second base insulating film 211 is preferably 0.01 ⁇ m or more and 0.2 ⁇ m or less.
  • the second base insulating film 211 is fired by a heat treatment method. As a result, the precision density of the second base insulating film 211 is increased.
  • the density of the second base insulating film 211 after firing is smaller than the density of the first base insulating film 208. Therefore, the second etching rate of the second base insulating film 211 after firing is higher than the first etching rate of the first base insulating film 208.
  • the heating step for the second base insulating film 211 may be omitted if necessary. When the second base insulating film 211 is removed by the wet etching method, the heating step for the second base insulating film 211 is effective in adjusting the second etching rate.
  • the second resist mask 213 includes an outer field insulating film 84, which is a region in which the first to third field insulating films 80, 120, 170 are to be formed in the laminated insulating film 212 (second base insulating film 211).
  • the region to be formed, the region to form the separation electrode 46, and the region to form the contact electrode 74 are covered, and the region to form the lower insulating film 55 (that is, a part of the gate trench 53) is exposed. There is.
  • the unnecessary portion of the laminated insulating film 212 is removed by an etching method via the second resist mask 213.
  • the second base insulating film 211 is removed by an etching method via a second resist mask 213.
  • the second base insulating film 211 is preferably removed by an isotropic wet etching method using an acidic etchant (for example, hydrofluoric acid).
  • the first base insulating film 208 is removed by an etching method via a second resist mask 213.
  • the first base insulating film 208 is preferably removed by an isotropic wet etching method using an acidic etchant (for example, hydrofluoric acid). It is particularly preferable that the removal step of the first base insulating film 208 is carried out under the same conditions as the removal step of the second base insulating film 211.
  • the removal speed of the first base insulating film 208 is lower than the removal speed of the second base insulating film 211. Therefore, in the step of removing the first base insulating film 208, the second base insulating film 211 is removed so as to spread in the plane direction of the first wafer main surface 203 before the first base insulating film 208. As a result, the area exposed from the second base insulating film 211 (second resist mask 213) in the first base insulating film 208 increases.
  • the amount of removal of the first base insulating film 208 starting from the main surface of the first base insulating film 208 increases as compared with the case where the second base insulating film 211 does not exist.
  • the first to third field insulating films 80, 120, 170 having the relatively slow first to third insulating side walls 80a, 120a, 170a, respectively, are formed on the first wafer main surface 203.
  • the lower insulating film 55 is formed on the inner wall of the gate trench 53.
  • the second resist mask 213 is then removed.
  • the second base insulating film 211 is removed.
  • the second base insulating film 211 is actually removed at an arbitrary timing after the steps of forming the first to third field insulating films 80, 120, 170.
  • the second base insulating film 211 is a step of peeling off the second resist mask 213, and a step of cleaning the semiconductor wafer 201, which is a chemical solution used when partially removing other structures (for example, the structure on the control IC 11 side). It may be naturally removed by a chemical solution or the like used in the above. In this case, it is preferable that the thickness of the second base insulating film 211 is preset to a value at which the second base insulating film 211 is completely removed naturally.
  • the second base insulating film 211 suppresses the thinning of the first to third field insulating films 80, 120, 170 and the like due to the chemical solution.
  • a part of the second base insulating film 211 may remain as a part of the first to third field insulating films 80, 120, 170. That is, the first to third field insulating films 80, 120, 170 are laminated including the first insulating film (silicon oxide film) and the second insulating film (TEOS film) having physical characteristics different from those of the first insulating film.
  • Each may have a structure.
  • the third base insulating film 214 is formed on the first wafer main surface 203, the separation electrode 46, the lower electrode 57, and the inner wall of the gate trench 53.
  • the third base insulating film 214 serves as a base for the upper insulating film 54, the intermediate insulating film 58, and the first to third main surface insulating films 83, 133, and 183.
  • the second base insulating film 211 is made of a silicon oxide film in this form.
  • the third base insulating film 214 may be formed by an oxidation treatment method (for example, a thermal oxidation treatment method) and / or a CVD method.
  • the third base insulating film 214 is formed by a thermal oxidation treatment method in this form. As a result, the upper insulating film 54, the intermediate insulating film 58, and the first to third main surface insulating films 83, 133, and 183 are formed.
  • the oxidation of the main surface 203 of the first wafer proceeds in the thickness direction of the semiconductor wafer 201.
  • the first to third exposed surfaces 82, 132, and 182 recessed in the thickness direction of the semiconductor wafer 201 are formed on the first wafer main surface 203 (see also FIGS. 14A, 14B, 19 and 21). ..
  • the first to third exposed surfaces 82, 132, and 182 are also portions of the first wafer main surface 203 that are concealed by the first to third main surface insulating films 83, 133, and 183.
  • the second base electrode film 215 is formed on the first wafer main surface 203.
  • the second base electrode film 215 fills a plurality of gate trenches 53 with the upper insulating film 54 and the intermediate insulating film 58 interposed therebetween, and insulates the first to third field insulating films 80, 120, 170 and the first to third main surfaces.
  • the first wafer main surface 203 is covered with the films 83, 133, and 183 interposed therebetween.
  • the second base electrode film 215 serves as a base for the upper electrode 56, the first gate electrode 134, and the second gate electrode 184.
  • the second base insulating film 211 is made of conductive polysilicon in this form.
  • the second base electrode film 215 may be formed by a CVD method.
  • a third resist mask 216 having a predetermined pattern is formed on the second base electrode film 215.
  • the third resist mask 216 covers the region where the first gate electrode 134 and the second gate electrode 184 are to be formed, and exposes the other regions.
  • unnecessary portions of the second base electrode film 215 are removed from the first to third field insulating films 80, 120, 170 and the first to third main surface insulating films 83. 133, 183 are removed until exposed.
  • the etching method may be a wet etching method and / or a dry etching method. As a result, the upper electrode 56, the first gate electrode 134, and the second gate electrode 184 are formed.
  • the first to third field insulating films 80, 120, 170 have relatively slow first to third insulating side walls 80a, 120a, 170a, respectively. Therefore, in this step, it is suppressed that the residue (residue) of the second base electrode film 215 remains attached to the first to third insulating side walls 80a, 120a, 170a. This makes it possible to suppress fluctuations in electrical characteristics caused by the residue. Further, after the step of removing the second base electrode film 215, the step of removing the residue of the second base electrode film 215 can be omitted. That is, the overetching step of the second base electrode film 215 can be omitted. As a result, it is possible to prevent the first to third field insulating films 80, 120, 170 and the first to third main surface insulating films 83, 133, 183 and the like from being thinned.
  • the fourth base insulating film 217 is formed on the first wafer main surface 203.
  • the fourth base insulating film 217 serves as a base for the first and second sidewall structures 136 and 186.
  • the fourth base insulating film 217 is made of a silicon nitride film in this form.
  • the fourth base insulating film 217 may be formed by a CVD method.
  • the unnecessary portion of the fourth base insulating film 217 is removed by an etching method.
  • the fourth base insulating film 217 is removed so that a part of the fourth base insulating film 217 remains on the side walls of the first and second gate electrodes 134 and 184.
  • the etching method may be a wet etching method and / or a dry etching method.
  • the etching method is preferably an anisotropic dry etching method.
  • the first and second sidewall structures 136 and 186 are formed in a self-aligned manner with respect to the first and second gate electrodes 134 and 184.
  • the first to second gate electrodes 134 and 184 have side walls having a steeper inclination angle than the first to third insulating side walls 80a, 120a and 170a of the first to third field insulating films 80, 120 and 170. ing. Therefore, in this step, a part of the fourth base insulating film 217 remains attached to the side walls of the first and second gate electrodes 134 and 184, while a part of the fourth base insulating film 217 remains in the first state. -It is suppressed that the third insulating side wall 80a, 120a, 170a remains attached to the third insulating side wall 80a, 120a, 170a.
  • the step of removing the residue of the fourth base insulating film 217 can be omitted. That is, the overetching step of the fourth base insulating film 217 can be omitted.
  • the first to second sidewall structures 136 and 186 can be formed, the first to third field insulating films 80, 120, 170 and the first to third main surface insulating films 83, 133, 183 and the like can be formed. Thinning can be suppressed.
  • the body region 47, the source region 60, and the contact region 61 are formed on the surface layer portion of the first wafer main surface 203.
  • the body region 47, the source region 60, and the contact region 61 are each formed on the surface layer portion of the first wafer main surface 203 via the side wall of the gate trench 53.
  • the steps of forming the body region 47, the source region 60, and the contact region 61 are performed in any order.
  • the body region 47 is formed by introducing a p-type impurity into the first wafer main surface 203 by an ion implantation method via an ion implantation mask (not shown).
  • the source region 60 is formed by introducing an n-type impurity into the first wafer main surface 203 by an ion implantation method via an ion implantation mask (not shown). The source region 60 is formed so as to be located on the surface layer portion of the body region 47.
  • the contact region 61 is formed on the surface layer portion of the first wafer main surface 203. The contact region 61 is formed by introducing a p-type impurity into the first wafer main surface 203 by an ion implantation method via an ion implantation mask (not shown). The contact region 61 is formed so as to be located on the surface layer portion of the body region 47.
  • the first drain region 108, the first source region 109, and the first contact region 111 are formed on the surface layer portion of the first wafer main surface 203.
  • the first drain region 108, the first source region 109, and the first contact region 111 are formed on the surface layer portion of the first wafer main surface 203 via the second main surface insulating film 133, respectively.
  • the steps of forming the first drain region 108, the first source region 109, and the first contact region 111 are performed in any order. In this embodiment, the first drain region 108 and the first source region 109 are formed at the same time.
  • the first drain region 108 and the first source region 109 are formed by introducing n-type impurities into the first wafer main surface 203 by an ion implantation method via an ion implantation mask (not shown).
  • the first drain region 108 is formed so as to be located on the surface layer portion of the first drift region 107.
  • the first source region 109 is formed so as to be located on the surface layer portion of the first well region 105.
  • the first contact region 111 is formed by introducing a p-type impurity into the first wafer main surface 203 by an ion implantation method via an ion implantation mask (not shown).
  • the first contact region 111 is formed on the surface layer portion of the first well region 105.
  • the second drain region 158, the second source region 159, and the second contact region 161 are formed on the surface layer portion of the first wafer main surface 203.
  • the second drain region 158, the second source region 159, and the second contact region 161 are each formed on the surface layer portion of the first wafer main surface 203 via the third main surface insulating film 183.
  • the steps of forming the second drain region 158, the second source region 159, and the second contact region 161 are performed in any order. In this embodiment, the second drain region 158 and the second source region 159 are formed at the same time.
  • the second drain region 158 and the second source region 159 are formed by introducing p-type impurities into the first wafer main surface 203 by an ion implantation method via an ion implantation mask (not shown).
  • the second drain region 158 is formed so as to be located on the surface layer portion of the second drift region 157.
  • the second source region 159 is formed so as to be located on the surface layer portion of the third well region 156.
  • the second contact region 161 is formed by introducing a p-type impurity into the first wafer main surface 203 by an ion implantation method via an ion implantation mask (not shown).
  • the second contact region 161 is formed on the surface layer portion of the second well region 155.
  • n-type impurities and p-type impurities are present in the structure in which the adhesion of residues to the first to third insulating side walls 80a, 120a, 170a of the first to third field insulating films 80, 120, 170 is suppressed. Can be introduced on the main surface 203 of the first wafer. Therefore, it is possible to prevent the introduction of n-type impurities and p-type impurities from being hindered by the residue. As a result, n-type impurities and p-type impurities can be appropriately introduced into the first wafer main surface 203.
  • the lowest insulating film 218 is formed on the first wafer main surface 203.
  • the lowest insulating film 218 forms the lowest layer of the interlayer insulating layer 13.
  • the bottom insulating film 218 may include at least one of a silicon oxide film and a silicon nitride film.
  • the lowermost insulating film 218 may be formed by a CVD method.
  • a fourth resist mask 219 having a predetermined pattern is formed on the lowermost insulating film 218.
  • the fourth resist mask 219 exposes the regions where the plurality of plug openings 220 for the plurality of plug electrodes 91 to 95, 141 to 145, and 191 to 195 should be formed in the lowermost insulating film 218, and exposes the other regions. It is covered.
  • the etching method may be a wet etching method and / or a dry etching method.
  • the etching method is preferably an anisotropic dry etching method.
  • the fourth base electrode film 221 is formed on the lowermost insulating film 218.
  • the fourth base electrode film 221 fills a plurality of plug openings 220 and covers the lowest insulating film 218.
  • the fourth base electrode film 221 may have a laminated structure including a titanium-based metal film and a tungsten film.
  • the fourth base electrode film 221 may be formed by a sputtering method and / or a CVD method.
  • an unnecessary portion of the fourth base electrode film 221 is removed by an etching method.
  • the fourth base electrode film 221 is removed until the bottom insulating film 218 is exposed.
  • the etching method may be a wet etching method and / or a dry etching method. As a result, a plurality of plug electrodes 91 to 95, 141 to 145, and 191 to 195 are embedded in the lowermost insulating film 218.
  • the fifth base electrode film 222 is formed on the lowermost insulating film 218.
  • the fifth base electrode film 222 serves as a base for the wiring layer forming a part of the multilayer wiring.
  • the fifth base electrode film 222 has a gate wiring 14, a source wiring 96, a first drain wiring 146, a first source wiring 147, a first gate wiring 148, a second drain wiring 196, and a second source wiring 197. And it becomes the base of the second gate wiring 198.
  • the fifth base electrode film 222 may include at least one of an Al layer, a Cu layer, an AlCu alloy layer, an AlSiCu alloy layer, and an AlSi alloy layer.
  • the fifth base electrode film 222 may be formed by a sputtering method and / or a CVD method.
  • the unnecessary portion of the fifth base electrode film 222 is removed by an etching method via a resist mask (not shown).
  • the unnecessary portion of the fifth base electrode film 222 is removed until the lowest insulating film 218 is exposed.
  • the etching method may be a wet etching method and / or a dry etching method.
  • the gate wiring 14, the source wiring 96, the first drain wiring 146, the first source wiring 147, the first gate wiring 148, the second drain wiring 196, the second source wiring 197, and the second gate wiring 198 are formed. Will be done.
  • the remaining portion of the interlayer insulating layer 13 is formed on the lowest insulating film 218.
  • the remaining portion of the interlayer insulating layer 13 may include at least one of a silicon oxide film and a silicon nitride film.
  • the remaining portion of the interlayer insulating layer 13 may be formed by the CVD method in the same manner as the lowest insulating film 218.
  • the wiring layer forming a part of the multilayer wiring may be formed through the same process as that of the fifth base electrode film 222.
  • a sixth base electrode film (not shown) is formed on the interlayer insulating layer 13.
  • the sixth base electrode film serves as a base for the plurality of terminal electrodes 16 to 20.
  • the sixth base electrode film may include at least one of a pure Al layer, a pure Cu layer, an AlCu alloy layer, an AlSiCu alloy layer, and an AlSi alloy layer.
  • the sixth base electrode film may be formed by a sputtering method and / or a CVD method.
  • an unnecessary portion of the sixth base electrode film is removed by an etching method via a resist mask (not shown). As a result, a plurality of terminal electrodes 16 to 20 are formed.
  • the drain terminal 15 is formed on the second wafer main surface 204.
  • the drain terminal 15 covers the entire area of the second wafer main surface 204.
  • the drain terminal 15 may include at least one of a Ti layer, a Ni layer, an Au layer, an Ag layer and an Al layer.
  • the drain terminal 15 may be formed by a sputtering method, a vapor deposition method and / or a plating method.
  • a step of thinning the semiconductor wafer 201 may be carried out prior to the step of forming the drain terminal 15.
  • the semiconductor wafer 201 may be thinned by grinding the second wafer main surface 204.
  • the second wafer main surface 204 may be ground by a CMP (Chemical Mechanical Polishing) method.
  • CMP Chemical Mechanical Polishing
  • the semiconductor wafer 201 is cut along the plurality of device forming regions 205. As a result, a plurality of semiconductor devices 1 are cut out from one semiconductor wafer 201.
  • the semiconductor device 1 is manufactured through the steps including the above.
  • the semiconductor device 1 includes the semiconductor chip 2 and the power transistor 8 of n systems (n ⁇ 2).
  • the n-system power transistor 8 includes n (n ⁇ 2) system transistors 9 individually controllably formed on the semiconductor chip 2, and a single output current IOUT by selective control of the n system transistors 9. Generates (output signal).
  • the n-system power transistor 8 is composed of a parallel circuit of n system transistors 9 connected in parallel so that n gate signals G are individually input.
  • the n system transistors 9 generate an electric signal for each system in response to the gate signal G.
  • the n-system power transistor 8 produces a single output current IOUT consisting of the sum of the n electrical signals generated by the n-system transistors 9.
  • the channel utilization rate and the on-resistance Ron change depending on the selective control of the n system transistors 9.
  • the power transistor 8 can be controlled in a plurality of operation modes each consisting of different on-resistance Rons. Therefore, it is possible to provide the semiconductor device 1 having a variable on-resistance. According to the semiconductor device 1, the power transistor 8 can be driven and controlled by an appropriate on-resistance Ron according to the operating condition.
  • the power transistor 8 may be controlled in at least two operation modes by selective control of at least two system transistors 9.
  • the power transistor 8 is preferably controlled in at least three operation modes by selective control of at least three system transistors 9.
  • the semiconductor device 1 includes a first device region 6 partitioned by a semiconductor chip 2.
  • the power transistor 8 has n system transistors 9 collectively formed in the first device region 6. According to this structure, since it is not necessary to arrange the n system transistors 9 discretely on the semiconductor chip 2, the wiring resistance can be reduced by shortening the wiring distance. As a result, variation in the switching speed of the n system transistors 9 can be suppressed, so that the power transistor 8 can be appropriately driven and controlled.
  • the n system transistors 9 include one or a plurality of unit transistors 10 systematized as individual control targets. According to this structure, the channel utilization rate and the on-resistance characteristics can be adjusted for each system transistor 9 by adjusting the number of unit transistors 10 and the channel ratio RC. Thereby, the on-resistance characteristic of the power transistor 8 can be appropriately adjusted.
  • Each unit transistor 10 may have a trench gate structure 51.
  • the trench gate structure 51 has an upper electrode 56 and a lower electrode 57 embedded in the gate trench 53 so as to be vertically insulated and separated by an insulator (upper insulating film 54, lower insulating film 55 and intermediate insulating film 58). It may have a multi-electrode structure including.
  • the lower electrode 57 is preferably fixed at the same potential as the upper electrode 56.
  • the voltage drop between the upper electrode 56 and the lower electrode 57 can be suppressed, so that the electric field concentration between the upper electrode 56 and the lower electrode 57 can be suppressed. Further, the on-resistance Ron of the semiconductor chip 2 (particularly the second semiconductor region 42) can be reduced. This structure is effective when the semiconductor device 1 is provided as an in-vehicle device.
  • the semiconductor device 1 includes a second device region 7 partitioned in a region different from the first device region 6 in the semiconductor chip 2, and a control IC 11 formed in the second device region 7. Further, the semiconductor device 1 includes n gate wirings 14 formed on the semiconductor chip 2 so as to be electrically connected to the power transistor 8 and the control IC 11.
  • the control IC 11 generates n gate signals G that individually control the n system transistors 9, and outputs them to the n gate wiring 14.
  • the n gate wirings 14 individually transmit the n gate signals G generated by the control IC 11 to the n system transistors 9. According to this structure, it is possible to provide a semiconductor device 1 having an IPD including a power transistor 8 and a control IC 11 integrally.
  • the semiconductor device 1 includes a semiconductor chip 2 and a first field insulating film 80.
  • the first field insulating film 80 partially covers the first main surface 3 of the semiconductor chip 2, and the first inclination angle ⁇ 1 formed with the first main surface 3 is 20 ° or more and 40 ° or less. It has an insulating side wall 80a. According to this structure, it is possible to prevent the residue from remaining on the first insulating side wall 80a in a state of being attached.
  • the step of removing the residue can be omitted, or the step of removing the residue can be shortened. Therefore, it is possible to suppress the thinning of the structure (for example, the first field insulating film 80) other than the residue caused by the step of removing the residue. Therefore, it is possible to suppress a decrease in reliability of the semiconductor device 1 due to the residue.
  • the first inclination angle ⁇ 1 is preferably less than 40 ° ( ⁇ 1 ⁇ 40 °). It is particularly preferable that the first inclination angle ⁇ 1 is within the range of 30 ° ⁇ 6 ° (24 ° ⁇ ⁇ 1 ⁇ 36 °). The first inclination angle ⁇ 1 typically falls within the range of 28 ° or more and 36 ° or less (28 ° ⁇ ⁇ 1 ⁇ 36 °).
  • the first field insulating film 80 is preferably made of an oxide of the semiconductor chip 2.
  • the semiconductor device 1 includes a first concealing surface 81 formed in a portion of the first main surface 3 covered with the first field insulating film 80.
  • the semiconductor device 1 has a first exposed surface 82 formed by recessing the first concealing surface 81 in the thickness direction of the semiconductor chip 2 in a portion of the first main surface 3 exposed from the first field insulating film 80. It may be included.
  • the semiconductor device 1 may include a first main surface insulating film 83 that covers the first exposed surface 82.
  • the first main surface insulating film 83 may have a first insulating thickness TMI1 (TMI1 ⁇ TF1) that is less than the first field thickness TF1 of the first field insulating film 80.
  • TMI1 TMI1 ⁇ TF1
  • the first main surface insulating film 83 is connected to the first insulating side wall 80a of the first field insulating film 80.
  • the first main surface insulating film 83 has a first region 83a located on the semiconductor chip 2 side with respect to the first concealing surface 81, and a side opposite to the semiconductor chip 2 with respect to the first concealing surface 81 (first field).
  • the second region 83b located on the main surface side of the insulating film 80) may be included.
  • the first main surface insulating film 83 may be formed at a distance from the intermediate portion in the thickness direction of the first field insulating film 80 to the semiconductor chip 2 side.
  • the first main surface insulating film 83 may have a thickness of one-fifth or less of that of the first field insulating film 80.
  • the first main surface insulating film 83 may further include a first trench separation structure 43 for partitioning the first device region 6 on the first main surface 3.
  • the first trench separation structure 43 is embedded in the separation trench 44 formed on the first main surface 3, the separation insulating film 45 covering the inner wall of the separation trench 44, and the separation insulation film 45.
  • the separation electrode 46 may be included.
  • the first field insulating film 80 covers the first main surface 3 in the first device region 6. According to this structure, since the reliability of the first field insulating film 80 can be improved, the reliability of the functional device (power transistor 8 in this form) formed in the first device region 6 can be improved.
  • the first field insulating film 80 is connected to the separation insulating film 45.
  • the separation insulating film 45 may include a first portion 45a covering the side wall of the separation trench 44 and a second portion 45b covering the bottom wall of the separation trench 44.
  • the first portion 45a has a first separation thickness TI1 and the second portion 45b has a second separation thickness TI2.
  • the first field insulating film 80 preferably has a first field thickness TF1 that exceeds the second separation thickness TI2.
  • the second separation thickness TI2 is preferably less than the first separation thickness TI1.
  • the semiconductor device 1 may include a functional device formed on the first main surface 3 in the first device region 6.
  • the first field insulating film 80 partially covers the first main surface 3 in the first device region 6 at a distance from the functional device.
  • the reliability of the functional device (power transistor 8 in this form) formed in the first device region 6 can be improved.
  • the first trench separation structure 43 partitions the first device region 6 in the semiconductor chip 2
  • the first field insulating film 80 partitions the first device region 6 on the semiconductor chip 2. ..
  • the first field insulating film 80 may be connected to the separation insulating film 45.
  • the functional device is contained in the gate trench 53 so as to be vertically insulated and separated by a gate trench 53 formed on the first main surface 3 and an insulator (upper insulating film 54, lower insulating film 55 and intermediate insulating film 58).
  • a trench gate structure 51 having a multi-electrode structure including an embedded upper electrode 56 and a lower electrode 57 may be included.
  • the first field insulating film 80 is preferably formed at a distance from the trench gate structure 51.
  • the functional device may include a plurality of unit transistors 10 each having a trench gate structure 51.
  • the functional device includes n (n ⁇ 2) system transistors 9 each composed of one or more unit transistors 10 systematized as individual control targets, and selection of n system transistors 9.
  • It may include an n-system power transistor 8 (gate split transistor) that generates a single output current IOUT by control.
  • the reliability of the first field insulating film 80 can be improved, so that the reliability of the n-system power transistor 8 can be improved.
  • the semiconductor device 1 may include a gate control circuit 12 that individually controls n system transistors 9. It is preferable that the gate control circuit 12 is formed in a region different from the first device region 6 on the first main surface 3.
  • the semiconductor device 1 includes a semiconductor chip 2 and second to third field insulating films 120 and 170.
  • the second to third field insulating films 120 and 170 partially cover the first main surface 3 of the semiconductor chip 2 and have second to third inclination angles ⁇ 2 and ⁇ 3 formed between the second and third field insulating films 120 and 170 with the first main surface 3.
  • It has second to third insulating side walls 120a and 170a having a temperature of 20 ° or more and 40 ° or less. According to this structure, it is possible to prevent the residue from remaining in the state of being attached to the second to third insulating side walls 120a and 170a.
  • the step of removing the residue can be omitted or the removal of the residue can be omitted.
  • the process time can be shortened. Therefore, it is possible to suppress the thinning of structures other than the residue (for example, the second to third field insulating films 120 and 170) caused by the step of removing the residue. Therefore, it is possible to suppress a decrease in reliability of the semiconductor device 1 due to the residue.
  • the second to third inclination angles ⁇ 2 and ⁇ 3 are preferably less than 40 ° ( ⁇ 1 ⁇ 40 °). It is particularly preferable that the second to third inclination angles ⁇ 2 and ⁇ 3 are within the range of 30 ° ⁇ 6 ° (24 ° ⁇ ⁇ 1 ⁇ 36 °). The second to third inclination angles ⁇ 2 and ⁇ 3 typically fall within the range of 28 ° or more and 36 ° or less (28 ° ⁇ ⁇ 1 ⁇ 36 °).
  • the second to third field insulating films 120 and 170 are preferably made of the oxide of the semiconductor chip 2.
  • the semiconductor device 1 includes second to third concealing surfaces 131 and 181 formed in portions of the first main surface 3 covered with the second to third field insulating films 120 and 170. In this case, the semiconductor device 1 is recessed in the portion exposed from the second to third field insulating films 120 and 170 on the first main surface 3 in the thickness direction of the semiconductor chip 2 from the second to third concealing surfaces 131 and 181.
  • the second to third exposed surfaces 132 and 182 formed in the above may be included.
  • the semiconductor device 1 may include the second to third main surface insulating films 133 and 183 that cover the second to third exposed surfaces 132 and 182.
  • the second to third main surface insulating films 133 and 183 have the second to third field thicknesses TF2 and the second to third insulating thicknesses less than TF3 of the second to third field insulating films 120 and 170. It may have TMI2, TMI3 (TMI2, TMI3 ⁇ TF2, TF3).
  • TMI2, TMI3 ⁇ TF2, TF3 TMI2, TMI3 ⁇ TF2, TF3
  • the second to third main surface insulating films 133 and 183 are preferably connected to the second to third insulating side walls 120a and 170a of the second to third field insulating films 120 and 170.
  • the second to third main surface insulating films 133 and 183 are the first regions 133a and 183a located on the semiconductor chip 2 side with respect to the second to third concealing surfaces 131 and 181, and the second to third concealing surfaces.
  • the second regions 133b and 183b located on the side opposite to the semiconductor chip 2 (the main surface side of the second to third field insulating films 120 and 170) with respect to 131 and 181 may be included.
  • the second to third main surface insulating films 133 and 183 may be formed at intervals from the intermediate portion in the thickness direction of the second to third field insulating films 120 and 170 to the semiconductor chip 2 side.
  • the second to third main surface insulating films 133 and 183 may have a thickness of one-fifth or less of the second to third field insulating films 120 and 170.
  • the second to third main surface insulating films 133 and 183 separate the second to third trenches that partition the CMIS region 100 (first to second MIS regions 103 and 153) as an example of the device region on the first main surface 3.
  • Structures 104 and 154 may be further included.
  • the second to third trench separation structures 104 and 154 include a separation trench 44 (second to third separation trench) formed on the first main surface 3 and a separation insulating film 45 (second) that covers the inner wall of the separation trench 44.
  • a third separation insulating film) and a separation electrode 46 (second to third separation electrodes) embedded in the separation trench 44 with the separation insulation film 45 interposed therebetween may be included.
  • the second to third field insulating films 120 and 170 cover the first main surface 3 in the first and second MIS regions 103 and 153. According to this structure, the reliability of the second to third field insulating films 120 and 170 can be improved, so that the functional devices formed in the first and second MIS regions 103 and 153 (in this form, the n-type first MISFET 101 and The reliability of CMIS100a) including the p-type second MISFET 102 can be improved.
  • the separation insulating film 45 may include a first portion 45a covering the side wall of the separation trench 44 and a second portion 45b covering the bottom wall of the separation trench 44.
  • the first portion 45a has a first separation thickness TI1 and the second portion 45b has a second separation thickness TI2.
  • the second to third field insulating films 120 and 170 preferably have second to third field thicknesses TF2 and TF3 (TI2 ⁇ TF2, TF3) exceeding the second separation thickness TI2.
  • the second separation thickness TI2 is preferably less than the first separation thickness TI1.
  • the semiconductor device 1 may further include first to second gate electrodes 134 and 184 that cover the second to third main surface insulating films 133 and 183.
  • first to second gate electrodes 134 and 184 that cover the second to third main surface insulating films 133 and 183.
  • the adhesion of the residue to the second to third insulating side walls 120a and 170a can be suppressed, the deterioration of the reliability of the first and second gate electrodes 134 and 184 due to the residue can be suppressed.
  • the first to second gate electrodes 134 and 184 pass through the second to third insulating side walls 120a and 170a from above the second to third main surface insulating films 133 and 183, and the second to third field insulating films 120,
  • the first and second drawers 135 and 185 may be provided on the 170. According to this structure, in the structure having the first and second extraction portions 135 and 185, it is possible to suppress the decrease in reliability of the first and second gate electrodes 134 and 184 due to the residue.
  • the present invention can be implemented in still another form.
  • the first to third field insulating films 80, 120, 170 having relatively slow first to third insulating side walls 80a, 120a, 170a are applied to various functional devices.
  • the LOCOS film may be replaced with the first to third field insulating films 80, 120, 170 having relatively slow first to third insulating side walls 80a, 120a, 170a. can.
  • a mode not provided with the power transistor 8 may be adopted. That is, the above-mentioned semiconductor device 1 may include only the control IC 11. In the above-described embodiment, a mode not provided with the control IC 11 may be adopted. That is, the above-mentioned semiconductor device 1 may include only the power transistor 8. Of course, the semiconductor device 1 provided with only the CMIS region 100 may be adopted.
  • the lower electrode 57 of the trench gate structure 51 and the contact electrode 74 of the trench contact structure 71 are formed as gate electrodes.
  • the lower electrode 57 and the contact electrode 74 may be formed as a source electrode. That is, the lower electrode 57 and the contact electrode 74 may be formed as field electrodes.
  • the source wiring 96 is electrically connected to the contact electrode 74 instead of the gate wiring 14. According to this structure, the parasitic capacitance between the trench gate structure 51 and the semiconductor chip 2 (specifically, the second semiconductor region 42) can be reduced, so that the switching speed can be improved.
  • the sense transistor 21 preferably has the same structure as the power transistor 8 in terms of the function of monitoring the current flowing through the power transistor 8. That is, the sense transistor 21 preferably includes one or a plurality of unit transistors 10 (unit cells 50).
  • the sense transistor 21 may be formed in the second device region 7 or may be formed in the first device region 6.
  • one or a plurality of unit transistors 10 (unit cell 50) among the plurality of unit transistors 10 may be used as the sense transistor 21.
  • the power transistor 8 is configured by the unit transistor 10 (unit cell 50) excluding the unit transistor 10 (unit cell 50) that functions as the sense transistor 21.
  • the semiconductor device 1 includes a p-type second well region 155, an n-type third well region 156, and a p-type second contact region 161 in the second MIS region 153 .
  • the semiconductor device 1 does not necessarily have to include the p-type second well region 155 and the n-type third well region 156 in the second MIS region 153.
  • the n-type contact region 161 may be adopted instead of the p-type contact region 161.
  • the n-type contact region 161 preferably has an n-type impurity concentration that exceeds the n-type impurity concentration of the second semiconductor region 42.
  • the first conductive type is n type and the second conductive type is p type has been described, but the first conductive type may be p type and the second conductive type may be n type.
  • the specific configuration in this case is obtained by replacing the n-type region with the p-type region and replacing the p-type region with the n-type region in the above description and the accompanying drawings.
  • FIG. 24 is a cross-sectional view showing a modified example of the first trench separation structure 51 corresponding to FIG. In FIG. 24, a specific description of the structure corresponding to the structure described in the above-described embodiment is omitted.
  • the first trench separation structure 43 has a separation depth DI (D1 ⁇ DI) that exceeds the first depth D1 of the trench gate structure 51.
  • the first trench separation structure 43 has a separation width WI (W1 ⁇ WI) that exceeds the first width W1 of the trench gate structure 51. Therefore, the total amount of etchants entering the separation trench 44 in the steps of FIGS. 22B and 23B described above is larger than the total amount of etchants entering the gate trench 53 (contact trench 72). As a result, the first trench separation structure 43 (separation trench 44) is formed deeper than the trench gate structure 51 (gate trench 53). According to such a structure, the first device region 6 can be appropriately partitioned from other regions by the first trench separation structure 43.
  • Such a structure can be applied not only to the first trench separation structure 43 but also to the second trench separation structure 104 and the third trench separation structure 154. That is, the second trench separation structure 104 and the third trench separation structure 154 may also have a separation depth DI (D1 ⁇ DI) that exceeds the first depth D1 of the trench gate structure 51, respectively. In this case, the second trench separation structure 104 and the third trench separation structure 154 may have a separation depth DI substantially equal to that of the first trench separation structure 51.
  • the second trench separation structure 104 and the third trench separation structure 154 may each have a separation width WI (W1 ⁇ WI) that exceeds the first width W1 of the trench gate structure 51.
  • the second trench separation structure 104 and the third trench separation structure 154 may have a separation width WI substantially equal to that of the first trench separation structure 51.
  • the first MIS region 101 can be appropriately partitioned from other regions by the second trench separation structure 104
  • the second MIS region 153 can be appropriately partitioned from other regions by the third trench separation structure 154.
  • the residue (residue) remains on the insulating side wall during the manufacturing process of the semiconductor device.
  • the electrical characteristics may be changed or the film forming property may be deteriorated due to the residue.
  • Such residues are removed by performing an overetching step on the film film that can leave the residue or an etching step on the residue.
  • the over-etching step refers to a step of performing an etching step on a film-forming film in excess of the etching amount (etching time) required for removing the film-forming film.
  • the structures other than the residue are also exposed to the chemical solution, so that the structures other than the residue are also slightly removed.
  • the reliability of the field insulating film is lowered.
  • the reliability of the semiconductor device is lowered.
  • the following [A1] to [A20] provide semiconductor devices capable of improving reliability.
  • the following [B1] to [B15] provide a method for manufacturing a semiconductor device capable of improving reliability.
  • a semiconductor device (1) comprising a field insulating film (80, 120, 170) having an insulating side wall (80a, 120a, 170a) having a temperature of 20 ° or more and 40 ° or less.
  • this semiconductor device has a structure in which the residue is suppressed from remaining in a state of being attached to the insulating side wall. Further, according to the relatively slow insulating side wall, for example, the step of removing the residue can be omitted, or the step of removing the residue can be shortened. Therefore, it is possible to suppress the thinning of structures other than the residue (for example, the field insulating film) caused by the step of removing the residue. Therefore, it is possible to suppress a decrease in reliability of the semiconductor device.
  • the field insulating film (80, 120, 170) has a thickness (TMI1, TMI2, TMI3) less than the thickness (TF1, TF2, TF3), and the exposed surface (82, 132, 182) is provided.
  • the main surface insulating film (83, 133, 183) is a first region (83a, 133a, 183a) located on the semiconductor chip (2) side with respect to the concealing surface (81, 131, 181).
  • the semiconductor device (1) according to the above.
  • the main surface insulating film (83, 133, 183) is formed at intervals from the intermediate portion in the thickness direction of the field insulating film (80, 120, 170) to the semiconductor chip (2) side.
  • the semiconductor device (1) according to any one of A3 to A5.
  • the main surface insulating film (83, 133, 183) has a thickness of one-fifth or less of the field insulating film (80, 120, 170), and is any one of A3 to A6.
  • the semiconductor device (1) according to the above.
  • the semiconductor device (1) according to any one of A3 to A7, further including a main surface electrode (134, 184) that covers the main surface insulating film (133, 183).
  • the main surface electrodes (134, 184) are placed on the field insulating film (120, 170) from above the main surface insulating film (133, 183) through the insulating side walls (120a, 170a).
  • the separation trench (44) formed on the main surface (3), the separation insulating film (45) covering the inner wall of the separation trench (44), and the separation insulation film (45) are interposed therebetween.
  • the separation electrode (46) embedded in the separation trench (44) is included, and the main surface (3) further includes a trench separation structure (43) for partitioning the device region (6, 7, 100, 103, 153).
  • the field insulating film (80, 120, 170) is described in any one of A1 to A9, which covers the main surface (3) in the device region (6, 7, 100, 103, 153).
  • Semiconductor device (1) is described in any one of A1 to A9, which covers the main surface (3) in the device region (6, 7, 100, 103, 153).
  • the separation insulating film (45) has a first portion (45a) that covers the side wall of the separation trench (44) and a second portion (45b) that covers the bottom wall of the separation trench (44).
  • the field insulating film (80, 120, 170) has a thickness (TF1, TF2, TF3) that exceeds the thickness (TI2) of the second portion (45b).
  • the semiconductor device (1) according to the above.
  • the field insulating film (80, 120, 170) has a first side extending in one direction (X) in a plan view and a second extending in an intersecting direction (Y) intersecting the one direction (X).
  • the insulating side wall (80a, 120a, 170a) has sides, and the insulating side wall (80a, 120a, 170a) is any one of A1 to A12 formed on the first side and the second side of the field insulating film (80, 120, 170).
  • the semiconductor device (1) according to one.
  • a semiconductor chip (2) having a main surface (3), a separation trench (44) formed on the main surface (3), and a separation insulating film (45) covering the inner wall of the separation trench (44).
  • 43) the functional device (8) formed on the main surface (3) in the device area (6), and the main surface (8) at intervals from the functional device (8) in the device area (6).
  • a field insulating film (80) having an insulating side wall (80a) having an inclination angle ( ⁇ 1) of 20 ° or more and 40 ° or less formed by partially covering 3) with the main surface (3).
  • this semiconductor device has a structure in which the residue is suppressed from remaining in a state of being attached to the insulating side wall. Further, according to the relatively slow insulating side wall, for example, the step of removing the residue can be omitted, or the step of removing the residue can be shortened. Therefore, it is possible to suppress the thinning of structures other than the residue (for example, the field insulating film) caused by the step of removing the residue. Further, since the reliability of the field insulating film can be improved, the reliability of the functional device formed in the device region can be improved. Therefore, it is possible to suppress a decrease in reliability of the semiconductor device.
  • the functional device (8) is vertically insulated and separated by a gate trench (53) and an insulator (54, 55, 58) formed on the main surface (3).
  • the field insulating film (80) includes a trench gate structure (51) having an upper electrode (56) and a lower electrode (57) embedded in 53), and the field insulating film (80) is spaced from the trench gate structure (51).
  • the semiconductor device (1) according to A15 or A16, which is formed.
  • the functional device (8) includes n (n ⁇ 2) system transistors (9) configured by one or a plurality of the unit transistors (10) systematized as individual control targets. ,
  • A20 The invention described in A19, further including a control circuit (11) formed in a region different from the device region (6) on the main surface (3) and individually controlling n said system transistors (9).
  • Semiconductor device (1)
  • a second insulating film (211) having a second etching rate higher than the first etching rate and covering the first insulating film (208) is formed, and the first insulating film (208) and the first insulating film (208) are formed.
  • a method for manufacturing a semiconductor device (1) which comprises a step of forming (80, 120, 170).
  • the first insulating film (208) has a first thickness
  • the second insulating film (211) has a second thickness less than the first thickness.
  • the first insulating film (208) is formed of an oxide film formed by an oxidation treatment method
  • the second insulating film (211) is formed of an oxide film formed by a CVD method, in B1 or B2.
  • the step of forming a trench (207, 44, 53, 72) on the main surface (203) is further included before the step of forming the first insulating film (208), and the main surface (203) and the trench are further included.
  • the electrodes (209, 46, 57, 74) are placed in the trenches (207, 44, 53, 72) with the first insulating film (208) interposed therebetween.
  • the field After the step of removing the field insulating film (80, 120, 170), the field has a thickness less than the thickness of the field insulating film (80, 120, 170), and the field is formed on the main surface (203).
  • the semiconductor device (1) according to any one of B1 to B9, further comprising a step of forming a main surface insulating film (83, 133, 183) that covers a portion exposed from the insulating film (80, 120, 170). ) Manufacturing method.
  • the main surface insulating film (83, 133, 183) is formed at intervals from the intermediate portion in the thickness direction of the field insulating film (80, 120, 170) toward the semiconductor wafer (201). , B10 or B11.
  • the main surface insulating film (83, 133, 183) has a thickness of one-fifth or less of the field insulating film (80, 120, 170), and is any one of B10 to B12.
  • B10 further comprises a step of forming a main surface electrode (134, 184) covering at least a part of the main surface insulating film (83, 133, 183) by partially removing (215).
  • the method for manufacturing the semiconductor device (1) according to any one of B13.
  • the second insulating film (211) is removed by an etching method, and the field insulating film (80) made of the first insulating film (208) is formed. , 120, 170).
  • the semiconductor chip (2) includes the first system transistor (9) and the second system transistor (9) formed on the semiconductor chip (2), and the first system transistor (9) and the second system transistor (9) are included.
  • the gate split transistor (8) is controlled in a plurality of operation modes in which the switching patterns of the first system transistor (9) and the second system transistor (9) are different during normal operation and active clamp operation.
  • the semiconductor device (1) according to C1.
  • the gate split transistor (8) becomes C2 or C3 which is controlled to be turned on by either the first system transistor (9) or the second system transistor (9) during the active clamping operation.
  • the semiconductor device (1) according to the above.
  • the gate split transistor (8) operates with a first on-resistance during the normal operation, and operates with a second on-resistance exceeding the first on-resistance during the active clamping operation, of C2 to C4.
  • the semiconductor device (1) according to any one.
  • the first gate signal (G) is individually input to the first system transistor (9), and the second gate signal (G) is individually input to the second system transistor (9).
  • the semiconductor device (1) according to any one.
  • the device region (6) partitioned by the semiconductor chip (2) is further included, and the first system transistor (9) and the second system transistor (9) are integrated into the device region (6).
  • the semiconductor device (1) according to any one of C1 to C7, which is formed of the above-mentioned semiconductor device (1).
  • a plurality of unit transistors (10) formed on the semiconductor chip (2) are further included, and the first system transistor (9) is systematized from the plurality of unit transistors (10) as individual control targets.
  • the second system transistor (9) includes one or more first unit transistors (10), and the second system transistor (9) is a system as an individual control target from the plurality of unit transistors (10) excluding the first unit transistor (10).
  • the semiconductor device (1) according to any one of C1 to C8, which comprises one or more second unit transistors (10).
  • C10 Any of C1 to C9, which is formed in a region different from the gate dividing transistor (8) in the semiconductor chip (2) and further includes a control circuit (11) for controlling the gate dividing transistor (8).
  • the semiconductor device (1) according to one.
  • the semiconductor chip (2) includes a first system transistor (9), a second system transistor (9), and a third system transistor (9) formed on the semiconductor chip (2), and the first system. Includes a transistor (9), a plurality of systems of gate splitting transistors (8) that generate a single output signal (IOUT) by selective control of the second system transistor (9) and the third system transistor (9). , Semiconductor device (1). According to this structure, it is possible to provide a semiconductor device including a transistor having a variable on-resistance.
  • the gate split transistor (8) has the first system transistor (9), the first system transistor (9), in at least two of the on-transition operation, the normal operation, the off-transition operation, and the active clamp operation.
  • the gate split transistor (8) is controlled to be turned on by all of the first system transistor (9), the second system transistor (9), and the third system transistor (9) during the on-transition operation.
  • the gate split transistor (8) is formed by any two of the first system transistor (9), the second system transistor (9), and the third system transistor (9) during the normal operation.
  • the semiconductor device (1) according to C12 or C13, which is controlled to be in the ON state.
  • the gate split transistor (8) is controlled to be turned on by all of the first system transistor (9), the second system transistor (9), and the third system transistor (9) during the off-transition operation.
  • the semiconductor device (1) according to any one of C12 to C14.
  • the gate split transistor (8) is one of the first system transistor (9), the second system transistor (9), and the third system transistor (9) during the active clamping operation.
  • the semiconductor device (1) according to any one of C12 to C15, which is controlled to be turned on by.
  • the gate split transistor (8) operates at the first on-resistance during the on-transition operation, operates at the second on-resistance exceeding the first on-resistance during the normal operation, and operates at the second on-resistance during the off-transition operation.
  • the first gate signal (G) is individually input to the first system transistor (9), the second gate signal (G) is individually input to the second system transistor (9), and the third system transistor is input.
  • the semiconductor device (1) according to any one of C11 to C17, wherein the third gate signal (G) is individually input to (9).
  • the device region (6) partitioned by the semiconductor chip (2) is further included, and the first system transistor (9), the second system transistor (9), and the third system transistor (9) are included.
  • the semiconductor device (1) according to any one of C11 to C19, which is collectively formed in the device region (6).
  • a plurality of unit transistors (10) formed on the semiconductor chip (2) are further included, and the first system transistor (9) is systematized from the plurality of unit transistors (10) as individual control targets.
  • the second system transistor (9) includes one or more first unit transistors (10), and the second system transistor (9) is a system as an individual control target from the plurality of unit transistors (10) excluding the first unit transistor (10).
  • the third system transistor (9) includes the one or more second unit transistors (10), and the third system transistor (9) is a plurality of the above excluding the first unit transistor (10) and the second unit transistor (10).
  • the semiconductor device (1) according to any one of C11 to C20, which includes one or a plurality of third unit transistors (10) systematized from the unit transistor (10) as individual control targets.
  • C22 Any of C11 to C21, which is formed in a region different from the gate dividing transistor (8) in the semiconductor chip (2) and further includes a control circuit (11) for controlling the gate dividing transistor (8).
  • the semiconductor device (1) according to one.

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半導体装置は、主面を有する半導体チップと、前記主面を部分的に被覆し、前記主面との間で成す傾斜角度が２０°以上４０°以下である絶縁側壁を有するフィールド絶縁膜と、を含む。

Description

半導体装置
　この出願は、２０２０年９月２５日に日本国特許庁に提出された特願２０２０－１６０８７５号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。
　特許文献１は、半導体基板、厚い酸化膜、薄い酸化膜およびポリシリコン層を含む半導体装置を開示している。厚い酸化膜は、半導体基板の上に局部的に形成されている。薄い酸化膜は、半導体基板の上で厚い酸化膜と高段差を形成している。厚い酸化膜の側壁角度は７０°～８０°である。ポリシリコン層は、厚い酸化膜および薄い酸化膜の上に形成されている。ポリシリコン層の形成工程後には、ポリシリコンスティックと称される残留物が、厚い酸化膜および薄い酸化膜の間の高段差に付着した状態で残存する。ポリシリコンスティックは、ドライエッチング法によって完全に除去される。
特開平１０－１１２４５６号公報
　本発明の一実施形態は、信頼性を向上できる半導体装置を提供する。
　本発明の一実施形態は、主面を有する半導体チップと、前記主面を部分的に被覆し、前記主面との間で成す傾斜角度が２０°以上４０°以下である絶縁側壁を有するフィールド絶縁膜と、を含む、半導体装置を提供する。
　本発明の一実施形態は、主面を有する半導体チップと、前記主面に形成された分離トレンチ、前記分離トレンチの内壁を被覆する分離絶縁膜、および、前記分離絶縁膜を挟んで前記分離トレンチに埋設された分離電極を含み、前記主面にデバイス領域を区画するトレンチ分離構造と、前記デバイス領域において前記主面に形成された機能デバイスと、前記デバイス領域において前記機能デバイスを露出させるように前記主面を部分的に被覆し、前記主面との間で成す傾斜角度が２０°以上４０°以下である絶縁側壁を有するフィールド絶縁膜と、を含む、半導体装置を提供する。
図１は、本発明の一実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図１に示す半導体チップの構造を示す平面図である。 図４は、図１に示す半導体装置の電気的構造を示すブロック回路図である。 図５は、図４に示すパワートランジスタの等価回路図である。 図６は、図５に示すパワートランジスタの更なる等価回路図である。 図７は、図１に示す半導体装置の一構成例を示すブロック回路図である。 図８Ａは、パワートランジスタの動作例を説明するための回路図である。 図８Ｂは、パワートランジスタの動作例を説明するための回路図である。 図８Ｃは、パワートランジスタの動作例を説明するための回路図である。 図９は、図３に示す領域IXの拡大図である。 図１０は、図９に示す領域Xの拡大図である。 図１１は、図９に示す領域XIを一部省略して示す拡大図である。 図１２は、図１０に示すXII-XII線に沿う断面図である。 図１３は、図１０に示すXIII-XIII線に沿う断面図である。 図１４Ａは、図１２に示す構造の要部の拡大断面図である。 図１４Ｂは、図１４Ａの要部を示す拡大断面図である。 図１５は、図９に示す第１デバイス領域の要部を示す断面斜視図である。 図１６Ａは、パワートランジスタの制御例を示す断面斜視図である。 図１６Ｂは、パワートランジスタの制御例を示す断面斜視図である。 図１６Ｃは、パワートランジスタの制御例を示す断面斜視図である。 図１７は、図３に示す領域XVIIの拡大図である。 図１８は、図１７に示すXVIII-XVIII線に沿う断面図である。 図１９は、図１８に示す構造の要部の拡大断面図である。 図２０は、図１７に示すXX-XX線に沿う断面図である。 図２１は、図２０に示す構造の要部の拡大断面図である。 図２２Ａは、図１２に示す領域に対応し、半導体装置の製造方法の一例を説明するための断面図である。 図２２Ｂは、図２２Ａの後の工程を説明するための断面図である。 図２２Ｃは、図２２Ｂの後の工程を説明するための断面図である。 図２２Ｄは、図２２Ｃの後の工程を説明するための断面図である。 図２２Ｅは、図２２Ｄの後の工程を説明するための断面図である。 図２２Ｆは、図２２Ｅの後の工程を説明するための断面図である。 図２２Ｇは、図２２Ｆの後の工程を説明するための断面図である。 図２２Ｈは、図２２Ｇの後の工程を説明するための断面図である。 図２２Ｉは、図２２Ｈの後の工程を説明するための断面図である。 図２２Ｊは、図２２Ｉの後の工程を説明するための断面図である。 図２２Ｋは、図２２Ｊの後の工程を説明するための断面図である。 図２２Ｌは、図２２Ｋの後の工程を説明するための断面図である。 図２２Ｍは、図２２Ｌの後の工程を説明するための断面図である。 図２２Ｎは、図２２Ｍの後の工程を説明するための断面図である。 図２２Ｏは、図２２Ｎの後の工程を説明するための断面図である。 図２２Ｐは、図２２Ｏの後の工程を説明するための断面図である。 図２２Ｑは、図２２Ｐの後の工程を説明するための断面図である。 図２２Ｒは、図２２Ｑの後の工程を説明するための断面図である。 図２２Ｓは、図２２Ｒの後の工程を説明するための断面図である。 図２２Ｔは、図２２Ｓの後の工程を説明するための断面図である。 図２２Ｕは、図２２Ｔの後の工程を説明するための断面図である。 図２３Ａは、図１８に示す領域に対応し、半導体装置の製造方法の一例を説明するための断面図である。 図２３Ｂは、図２３Ａの後の工程を説明するための断面図である。 図２３Ｃは、図２３Ｂの後の工程を説明するための断面図である。 図２３Ｄは、図２３Ｃの後の工程を説明するための断面図である。 図２３Ｅは、図２３Ｄの後の工程を説明するための断面図である。 図２３Ｆは、図２３Ｅの後の工程を説明するための断面図である。 図２３Ｇは、図２３Ｆの後の工程を説明するための断面図である。 図２３Ｈは、図２３Ｇの後の工程を説明するための断面図である。 図２３Ｉは、図２３Ｈの後の工程を説明するための断面図である。 図２３Ｊは、図２３Ｉの後の工程を説明するための断面図である。 図２３Ｋは、図２３Ｊの後の工程を説明するための断面図である。 図２３Ｌは、図２３Ｋの後の工程を説明するための断面図である。 図２３Ｍは、図２３Ｌの後の工程を説明するための断面図である。 図２３Ｎは、図２３Ｍの後の工程を説明するための断面図である。 図２３Ｏは、図２３Ｎの後の工程を説明するための断面図である。 図２３Ｐは、図２３Ｏの後の工程を説明するための断面図である。 図２３Ｑは、図２３Ｐの後の工程を説明するための断面図である。 図２３Ｒは、図２３Ｑの後の工程を説明するための断面図である。 図２３Ｓは、図２３Ｒの後の工程を説明するための断面図である。 図２３Ｔは、図２３Ｓの後の工程を説明するための断面図である。 図２３Ｕは、図２３Ｔの後の工程を説明するための断面図である。 図２４は、図１２に対応し、第１トレンチ分離構造の変形例を示す断面図である。
　図１は、本発明の一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示す半導体チップ２の構造を示す平面図である。図４は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。図５は、図４に示すパワートランジスタ８の等価回路図である。図６は、図５に示すパワートランジスタ８の更なる等価回路図である。
　以下では、半導体装置１がハイサイド側のスイッチングデバイスからなる形態例について説明するが、半導体装置１は、各種構造の電気的な接続形態や機能が調整されることにより、ローサイド側のスイッチングデバイスとしても提供されることができる。
　図１および図２を参照して、半導体装置１は、この形態（this embodiment）では、直方体形状に形成された半導体チップ２を含む。半導体チップ２は、具体的には、Ｓｉ（シリコン）チップからなる。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。
　第１主面３は、機能デバイスが形成されたデバイス面である。第２主面４は、実装面であり、研削痕を有する研削面からなっていてもよい。第１～第４側面５Ａ～５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　図３を参照して、半導体装置１は、第１主面３に区画された第１デバイス領域６を含む。第１デバイス領域６は、外部に出力される出力信号が生成される出力領域である。第１デバイス領域６は、この形態では、第１主面３において第３側面５Ｃ側の領域に区画されている。第１デバイス領域６の配置および平面形状は任意であり、特定の形態に限定されない。ただし、良好な出力特性を得る観点から、第１デバイス領域６は、第１主面３の２分の１以上の面積を占めていることが好ましい。
　半導体装置１は、第１主面３において第１デバイス領域６とは異なる領域に区画された第２デバイス領域７を含む。第２デバイス領域７は、外部からの電気信号が入力される入力領域である。第２デバイス領域７は、この形態では、第１デバイス領域６に対して第４側面５Ｄ側の領域に区画されている。第２デバイス領域７の配置および平面形状は任意であり、特定の形態に限定されない。
　第２デバイス領域７は、第１デバイス領域６の平面積以下の平面積を有していることが好ましい。第２デバイス領域７は、第１デバイス領域６に対して０．１以上１以下の面積比で形成されていることが好ましい。面積比は、第１デバイス領域６の平面積に対する第２デバイス領域７の平面積の比である。面積比は、０．１以上０．２５以下、０．２５以上０．５以下、０．５以上０．７５以下、または、０．７５以上１以下であってもよい。面積比は、１未満であることが好ましい。むろん、第１デバイス領域６の平面積を超える平面積を有する第２デバイス領域７が採用されてもよい。
　図３～図６を参照して、半導体装置１は、第１デバイス領域６に形成された絶縁ゲート型のゲート分割トランジスタの一例としてのｎ系統（ｎ≧２）のパワートランジスタ８を含む。パワートランジスタ８は、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と称されてもよい。パワートランジスタ８は、１つのメインドレインＤＭ、１つのメインソースＳＭおよびｎ個（ｎ≧２）のメインゲートＧＭを含む。
　ｎ個のメインゲートＧＭには、同一のまたは異なるｎ個のゲート信号Ｇが任意のタイミングで入力される。ゲート信号Ｇは、パワートランジスタ８をオン状態に制御するオン信号、および、パワートランジスタ８をオフ状態に制御するオフ信号を含む。パワートランジスタ８は、ｎ個のメインゲートＧＭに入力されたｎ個のゲート信号Ｇに応答して、メインドレインＤＭおよびメインソースＳＭから単一の出力電流ＩＯＵＴ（出力信号）を出力する。つまり、パワートランジスタ８は、マルチ入力シングル出力型のスイッチングデバイスからなる。出力電流ＩＯＵＴは、具体的には、メインドレインＤＭおよびメインソースＳＭの間を流れるドレイン・ソース電流である。
　図５を参照して、パワートランジスタ８は、具体的には、個別制御対象としてのｎ個（ｎ≧２）の系統トランジスタ９を含む。パワートランジスタ８は、さらに具体的には、ｎ個のゲート信号Ｇが個別入力されるように並列接続されたｎ個の系統トランジスタ９の並列回路によって構成されている。ｎ個の系統トランジスタ９は、この形態では、単一の第１デバイス領域６に集約して形成されている。ｎ個の系統トランジスタ９は、互いに電気的に独立してオン状態およびオフ状態に制御されるように構成されている。つまり、ｎ系統のパワートランジスタ８は、オン状態の系統トランジスタ９およびオフ状態の系統トランジスタ９が任意のタイミングで併存するように構成されている。
　ｎ個の系統トランジスタ９は、システムドレインＤＳ、システムソースＳＳおよびシステムゲートＧＳをそれぞれ含む。ｎ個の系統トランジスタ９のシステムドレインＤＳは、メインドレインＤＭにそれぞれ接続されている。ｎ個の系統トランジスタ９のシステムソースＳＳは、メインソースＳＭにそれぞれ接続されている。ｎ個の系統トランジスタ９のシステムゲートＧＳは、一対一の対応関係でメインゲートＧＭにそれぞれ接続されている。
　つまり、パワートランジスタ８のメインドレインＤＭ、メインソースＳＭおよびｎ個のメインゲートＧＭは、ｎ個の系統トランジスタ９のシステムドレインＤＳ、システムソースＳＳおよびｎ個のシステムゲートＧＳによってそれぞれ構成されている。ｎ個のメインゲートＧＭは、実質的には、ｎ個のシステムゲートＧＳからなる。
　ｎ個の系統トランジスタ９は、ゲート信号Ｇに応答して系統毎の電気信号を生成し、メインドレインＤＭおよびメインソースＳＭに出力する。系統毎の電気信号は、具体的には、各系統トランジスタ９のシステムドレインＤＳおよびシステムソースＳＳの間を流れるドレイン・ソース電流である。系統毎の電気信号は、メインドレインＤＭおよびメインソースＳＭの間で加算される。これにより、単一の出力電流ＩＯＵＴが生成される。
　ｎ個の系統トランジスタ９は、互いにほぼ等しいゲート閾値電圧を有していることが好ましい。以下、この明細書に係る「ほぼ等しい」の文言は、測定対象の数値（ここでは１つの系統トランジスタ９のゲート閾値電圧）が比較対象の数値（ここでは他の系統トランジスタ９のゲート閾値電圧）と完全に一致している場合を含む他、測定対象の数値が比較対象の数値の０．９倍以上１．１倍以下の範囲に収まっている場合も含む。ｎ個の系統トランジスタ９は、互いにほぼ等しいチャネル面積を有していてもよいし、互いに異なるチャネル面積を有していてもよい。つまり、ｎ個の系統トランジスタ９は、互いにほぼ等しいオン抵抗特性を有していてもよいし、互いに異なるオン抵抗特性を有していてもよい。
　図６を参照して、ｎ個の系統トランジスタ９は、個別制御対象として系統化（グループ化）された１つまたは複数の単位トランジスタ１０をそれぞれ含む。ｎ個の系統トランジスタ９は、具体的には、１つまたは複数の単位トランジスタ１０の並列回路によってそれぞれ構成されている。系統トランジスタ９が単一の単位トランジスタ１０からなる場合も、ここに言う「並列回路」に含まれるものとする。
　各系統トランジスタ９に含まれる単位トランジスタ１０の個数は任意であるが、ｎ個の系統トランジスタ９のうちの少なくとも１つの系統トランジスタ９は、複数の単位トランジスタ１０を含むことが好ましい。ｎ個の系統トランジスタ９は、同一個数の単位トランジスタ１０によって構成されていてもよいし、異なる個数の単位トランジスタ１０によって構成されていてもよい。
　各単位トランジスタ１０は、ユニットドレインＤＵ、ユニットソースＳＵおよびユニットゲートＧＵを含む。各系統トランジスタ９において、１つまたは複数の単位トランジスタ１０のユニットドレインＤＵは、システムドレインＤＳに電気的に接続されている。また、各系統トランジスタ９において、１つまたは複数の単位トランジスタ１０のユニットソースＳＵは、システムソースＳＳに電気的に接続されている。また、各系統トランジスタ９において、１つまたは複数の単位トランジスタ１０のユニットゲートＧＵは、システムゲートＧＳに電気的に接続されている。
　つまり、各系統トランジスタ９のシステムドレインＤＳ、システムソースＳＳおよびシステムゲートＧＳは、１つまたは複数の単位トランジスタ１０のユニットドレインＤＵ、ユニットソースＳＵおよびユニットゲートＧＵによってそれぞれ構成されている。
　複数の単位トランジスタ１０は、トレンチゲート型からなっていてもよいし、プレーナゲート型からなっていてもよい。複数の単位トランジスタ１０は、互いにほぼ等しいゲート閾値電圧を有していることが好ましい。また、複数の単位トランジスタ１０は、互いにほぼ等しいチャネル面積を有していてもよいし、互いに異なるチャネル面積を有していてもよい。つまり、複数の単位トランジスタ１０は、互いにほぼ等しいオン抵抗特性を有していてもよいし、互いに異なるオン抵抗特性を有していてもよい。
　複数の単位トランジスタ１０の個数、ゲート閾値電圧、チャネル面積等を調整することによって、各系統トランジスタ９のゲート閾値電圧やオン抵抗特性（チャネル面積）を精密に調整できる。各系統トランジスタ９の電気的特性は、達成すべきパワートランジスタ８の電気的仕様に応じて調整される。パワートランジスタ８の電気的仕様としては、チャネル利用率、オン抵抗Ｒｏｎ、スイッチング波形等が例示される。
　図３および図４を参照して、半導体装置１は、第２デバイス領域７に形成された制御回路の一例としてのコントロールＩＣ１１（Control Integrated Circuit）を含む。コントロールＩＣ１１は、外部から入力された電気信号に応答して種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に応答してパワートランジスタ８を駆動制御するゲート制御回路１２を含む。ゲート制御回路１２は、具体的には、ｎ個の系統トランジスタ９を個別制御するｎ個のゲート信号Ｇを生成するように構成されている。コントロールＩＣ１１は、パワートランジスタ８と共に、所謂ＩＰＤ（Intelligent Power Device）を形成している。ＩＰＤは、ＩＰＭ（Intelligent Power Module）とも称される。
　図２を参照して、半導体装置１は、第１主面３を被覆する層間絶縁層１３を含む。層間絶縁層１３は、第１デバイス領域６および第２デバイス領域７を一括して被覆している。層間絶縁層１３は、この形態では、複数の絶縁層および複数の配線層が交互に積層された積層構造を有する多層配線構造からなる。各絶縁層は、ＳｉＯ２膜およびＳｉＮ膜のうちの少なくとも１つを含む。各配線層は、Ａｌ層、Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。
　図３を参照して、半導体装置１は、第１主面３の上（anywhere above）に形成された制御配線の一例としてのｎ個のゲート配線１４を含む。ｎ個のゲート配線１４は、層間絶縁層１３内に形成されたｎ個の配線層からなる。ｎ個のゲート配線１４は、層間絶縁層１３内に選択的に引き回され、パワートランジスタ８のｎ個のメインゲートＧＭおよびコントロールＩＣ１１（ゲート制御回路１２）にそれぞれ電気的に接続されている。
　ｎ個のゲート配線１４は、具体的には、互いに電気的に独立した状態でパワートランジスタ８のｎ個のメインゲートＧＭ（ｎ個のシステムゲートＧＳ）に一対一の対応関係で電気的に接続されている。これにより、ｎ個のゲート配線１４は、コントロールＩＣ１１（ゲート制御回路１２）によって生成されたｎ個のゲート信号Ｇをパワートランジスタ８のｎ個のメインゲートＧＭに個別的に伝達する。
　つまり、ｎ個のゲート配線１４は、複数の単位トランジスタ１０からなる集合体の中から個別制御対象として系統化すべき１つまたは複数の単位トランジスタ１０のユニットゲートＧＵにそれぞれ電気的に接続されている。ｎ個のゲート配線１４は、個別制御対象として系統化すべき１つの単位トランジスタ１０に電気的に接続された１つまたは複数のゲート配線１４を含んでいてもよい。また、ｎ個のゲート配線１４は、個別制御対象として系統化すべき複数の単位トランジスタ１０を並列接続させる１つまたは複数のゲート配線１４を含んでいてもよい。
　半導体装置１は、複数（この形態では６個）の端子電極１５～２０を含む。図１では、複数の端子電極１５～２０がハッチングによって示されている。複数の端子電極１５～２０の個数、配置および平面形状は、パワートランジスタ８の仕様やコントロールＩＣ１１の仕様に応じて任意の形態に調整され、図１に示される形態に限定されない。複数の端子電極１５～２０は、この形態では、ドレイン端子１５（電源端子ＶＢＢ）、ソース端子１６（出力端子ＯＵＴ）、入力端子１７、基準端子１８、イネーブル端子１９およびセンス端子２０を含む。
　ドレイン端子１５は、半導体チップ２の第２主面４を直接被覆し、第２主面４に電気的に接続されている。ドレイン端子１５は、パワートランジスタ８のメインドレインＤＭおよびコントロールＩＣ１１に電気的に接続されている。ドレイン端子１５は、パワートランジスタ８のメインドレインＤＭや、コントロールＩＣ１１の各種回路に電源電圧ＶＢを伝達する。ドレイン端子１５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン端子１５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
　ソース端子１６、入力端子１７、基準端子１８、イネーブル端子１９およびセンス端子２０は、層間絶縁層１３の上に形成されている。ソース端子１６は、第１主面３において第１デバイス領域６の上（above）に形成されている。ソース端子１６は、パワートランジスタ８のメインソースＳＭおよびコントロールＩＣ１１に電気的に接続されている。ソース端子１６は、パワートランジスタ８によって生成された出力電流ＩＯＵＴを外部に伝達する。
　入力端子１７、基準端子１８、イネーブル端子１９およびセンス端子２０は、第１主面３において第１デバイス領域６外の領域（具体的には第２デバイス領域７）の上（above）にそれぞれ形成されている。入力端子１７は、コントロールＩＣ１１を駆動する入力電圧を伝達する。基準端子１８は、パワートランジスタ８およびコントロールＩＣ１１に基準電圧（たとえばグランド電圧ＧＮＤ）を伝達する。イネーブル端子１９は、コントロールＩＣ１１の一部または全部の機能を有効または無効にするための電気信号を伝達する。センス端子２０は、コントロールＩＣ１１の異常を検出するための電気信号を伝達する。
　ドレイン端子１５を除く端子電極１６～２０は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。端子電極１６～２０の外面には、めっき層がそれぞれ形成されていてもよい。めっき層は、Ｎｉ層、Ｐｄ層およびＡｕ層のうちの少なくとも１種を含んでいてもよい。
　図７は、図１に示す半導体装置１の一構成例を示すブロック回路図である。以下では、半導体装置１が車に搭載される場合を例にとって説明する。半導体装置１は、ドレイン端子１５、ソース端子１６、入力端子１７、基準端子１８、イネーブル端子１９、センス端子２０、パワートランジスタ８およびコントロールＩＣ１１を含む。
　ドレイン端子１５は、電源に接続される。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。ソース端子１６は、誘導性負荷Ｌに接続される。誘導性負荷Ｌは、コイル、ソレノイド、ハーネスのインダクタンス成分等であってもよい。入力端子１７は、ＭＣＵ（Micro Controller Unit）、ＤＣ／ＤＣコンバータまたはＬＤＯ（Low Drop Out）に外部接続される。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準端子１８は、グランド接地される。イネーブル端子１９は、ＭＣＵに接続されてもよい。イネーブル端子１９には、コントロールＩＣ１１の一部または全部の機能を有効または無効にするための電気信号が入力される。センス端子２０は、抵抗器に接続されてもよい。
　パワートランジスタ８のメインドレインＤＭは、ドレイン端子１５に電気的に接続されている。パワートランジスタ８のメインソースＳＭは、コントロールＩＣ１１（後述する電流検出回路２６）およびソース端子１６に電気的に接続されている。パワートランジスタ８のｎ個のメインゲートＧＭは、ｎ個のゲート配線１４を介してコントロールＩＣ１１（具体的にはゲート制御回路１２）に電気的に接続されている。図７では、ｎ個のゲート配線１４が１つのラインによって簡略化して示されている。
　コントロールＩＣ１１は、ゲート制御回路１２、センストランジスタ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、アクティブクランプ回路２５、電流検出回路２６、電源逆接続保護回路２７および異常検出回路２８を含む。センストランジスタ２１は、ドレイン、ソースおよびゲートを含む。センストランジスタ２１のゲートは、ゲート制御回路１２に電気的に接続されている。センストランジスタ２１のドレインは、ドレイン端子１５に電気的に接続されている。センストランジスタ２１のソースは、電流検出回路２６に電気的に接続されている。
　入力回路２２は、入力端子１７および電流・電圧制御回路２３に電気的に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力端子１７に印加された電気信号の波形を整形する。入力回路２２によって生成された信号は、電流・電圧制御回路２３に入力される。
　電流・電圧制御回路２３は、保護回路２４、ゲート制御回路１２、電源逆接続保護回路２７および異常検出回路２８に電気的に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応答して、種々の電圧および電流を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路２９、第１定電圧生成回路３０、第２定電圧生成回路３１および基準電圧・電流生成回路３２を含む。
　駆動電圧生成回路２９は、ゲート制御回路１２を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路２９は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路１２に入力される。
　第１定電圧生成回路３０は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３０は、ツェナダイオードやレギュレータ回路（ここではツェナダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（具体的には、後述する負荷オープン検出回路３４等）に入力される。
　第２定電圧生成回路３１は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３１は、ツェナダイオードやレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（具体的には、後述する過熱保護回路３５や低電圧誤動作抑制回路３６）に入力される。
　基準電圧・電流生成回路３２は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
　保護回路２４は、電流・電圧制御回路２３、ゲート制御回路１２、異常検出回路２８、パワートランジスタ８のソースおよびセンストランジスタ２１のソースに電気的に接続されている。保護回路２４は、過電流保護回路３３、負荷オープン検出回路３４、過熱保護回路３５および低電圧誤動作抑制回路３６を含む。
　過電流保護回路３３は、ゲート制御回路１２およびセンストランジスタ２１のソースに電気的に接続されている。過電流保護回路３３は、パワートランジスタ８を流れる出力電流を検出して一定値以下に制限することによって、過電流からパワートランジスタ８を保護する。過電流保護回路３３は、電流モニタ回路を含んでいてもよい。過電流保護回路３３によって生成された信号は、ゲート制御回路１２（具体的には、後述する駆動信号出力回路）に入力される。
　負荷オープン検出回路３４は、電流・電圧制御回路２３およびパワートランジスタ８のメインソースＳＭに電気的に接続されている。負荷オープン検出回路３４は、負荷のオープン状態を検出する。負荷オープン検出回路３４によって生成された信号は、電流・電圧制御回路２３に入力される。
　過熱保護回路３５は、電流・電圧制御回路２３に電気的に接続されている。過熱保護回路３５は、パワートランジスタ８の温度を監視し、過度な温度上昇からパワートランジスタ８を保護する。過熱保護回路３５は、パワートランジスタ８の温度が所定の閾値に達したとき、または、パワートランジスタ８および他の回路の温度差が所定の閾値に達したときに、パワートランジスタ８を強制的にオフ状態に制御する。過熱保護回路３５は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３５によって生成された信号は、電流・電圧制御回路２３に入力される。
　低電圧誤動作抑制回路３６は、電流・電圧制御回路２３に電気的に接続されている。低電圧誤動作抑制回路３６は、電源電圧ＶＢが所定値未満である場合にパワートランジスタ８が誤動作するのを抑制する。低電圧誤動作抑制回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
　ゲート制御回路１２は、電流・電圧制御回路２３、保護回路２４、パワートランジスタ８のｎ個のメインゲートＧＭ、および、センストランジスタ２１のゲートに電気的に接続されている。ゲート制御回路１２は、発振回路やチャージポンプ回路を含んでいてもよい。ゲート制御回路１２は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応答して、パワートランジスタ８のオンオフを制御する。
　ゲート制御回路１２は、ｎ個のゲート配線１４に出力すべきｎ個のゲート信号Ｇを生成する。ｎ個のゲート信号Ｇは、ｎ個のゲート配線１４を介してパワートランジスタ８に入力される。これにより、パワートランジスタ８のオンオフが制御される。また、ゲート制御回路１２は、センストランジスタ２１のオンオフを制御する。ゲート制御回路１２は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応答して、センストランジスタ２１のゲートに出力すべきゲート信号を生成する。これにより、センストランジスタ２１のオンオフが制御される。センストランジスタ２１は、パワートランジスタ８と同時に制御されることが好ましい。
　アクティブクランプ回路２５は、ドレイン端子１５、パワートランジスタ８のメインゲートＧＭおよびセンストランジスタ２１のゲートに電気的に接続されている。アクティブクランプ回路２５は、逆起電力からパワートランジスタ８を保護する。アクティブクランプ回路２５は、複数のダイオードを含んでいてもよい。アクティブクランプ回路２５は、逆バイアス接続された第１ダイオード列および第２ダイオード列を含むダイオード対を有していてもよい。
　第１ダイオード列は、順方向直列接続された１つまたは複数のダイオードを含む。第２ダイオード列は、順方向直列接続された１つまたは複数のダイオードを含み、第１ダイオード列に逆バイアス接続されている。第１ダイオード列を構成する１つまたは複数のダイオードは、ｐｎ接合ダイオードおよびツェナダイオードのうちの少なくとも１つを含んでいてもよい。第２ダイオード列を構成する１つまたは複数のダイオードは、ｐｎ接合ダイオードおよびツェナダイオードのうちの少なくとも１つを含んでいてもよい。
　電流検出回路２６は、保護回路２４、異常検出回路２８、パワートランジスタ８のソースおよびセンストランジスタ２１のソースに電気的に接続されている。電流検出回路２６は、パワートランジスタ８およびセンストランジスタ２１を流れる電流を検出し、電流検出信号を生成する。電流検出信号は、異常検出回路２８に入力される。
　電源逆接続保護回路２７は、基準端子１８および電流・電圧制御回路２３に電気的に接続されている。電源逆接続保護回路２７は、電源が逆接続された際に、逆電圧から電流・電圧制御回路２３やパワートランジスタ８等を保護する。
　異常検出回路２８は、電流・電圧制御回路２３、保護回路２４および電流検出回路２６に電気的に接続されている。異常検出回路２８は、保護回路２４の電圧を監視する。過電流保護回路３３、負荷オープン検出回路３４、過熱保護回路３５および低電圧誤動作抑制回路３６のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２８は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。
　異常検出回路２８は、具体的には、第１マルチプレクサ回路３７および第２マルチプレクサ回路３８を含む。第１マルチプレクサ回路３７は、２つの入力部、１つの出力部および１つの選択入力部を含む。第１マルチプレクサ回路３７の入力部には、保護回路２４および電流検出回路２６がそれぞれ接続されている。第１マルチプレクサ回路３７の出力部には、第２マルチプレクサ回路３８が接続されている。第１マルチプレクサ回路３７の選択入力部には、電流・電圧制御回路２３が接続されている。
　第１マルチプレクサ回路３７は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２６からの電流検出信号に応答して、異常検出信号を生成する。第１マルチプレクサ回路３７によって生成された異常検出信号は、第２マルチプレクサ回路３８に入力される。第２マルチプレクサ回路３８は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路３８の入力部には、第１マルチプレクサ回路３７の出力部およびイネーブル端子１９がそれぞれ接続されている。第２マルチプレクサ回路３８の出力部には、センス端子２０が接続されている。
　イネーブル端子１９にＭＣＵが接続され、センス端子２０に抵抗器が接続されている場合、ＭＣＵからイネーブル端子１９にオン信号が入力され、センス端子２０から異常検出信号が取り出される。異常検出信号は、センス端子２０に電気的に接続された抵抗器によって電圧信号に変換される。半導体装置１の状態異常は、この電圧信号に基づいて検出される。
　図８Ａ～図８Ｃは、図５にそれぞれ対応し、パワートランジスタ８の動作例を説明するための回路図である。図８Ａを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力されると、全ての系統トランジスタ９がオン状態になる。この場合、パワートランジスタ８は、全ての電流経路が解放された状態でオン状態になる。したがって、パワートランジスタ８のチャネル利用率が相対的に増加し、オン抵抗Ｒｏｎが相対的に減少する。
　図８Ｂを参照して、ｘ個（１≦ｘ＜ｎ）のゲート配線１４にゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力され、（ｎ－ｘ）個のゲート配線１４にゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力されると、ｘ個の系統トランジスタ９がオン状態になり、（ｎ－ｘ）個の系統トランジスタ９がオフ状態になる。この場合、パワートランジスタ８は、一部の電流経路が閉じた状態でオン状態になる。したがって、パワートランジスタ８のチャネル利用率が相対的に減少し、オン抵抗Ｒｏｎが相対的に増加する。
　図８Ｃを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力されると、全ての電流経路が閉じた状態になる。これにより、全ての系統トランジスタ９がオフ状態になり、パワートランジスタ８がオフ状態になる。
　次に、図９～図１５を参照して、第１デバイス領域６（パワートランジスタ８）の具体的な構造を説明する。図９は、図３に示す領域IXの拡大図である。図１０は、図９に示す領域Xの拡大図である。図１１は、図９に示す領域XIを一部省略して示す拡大図である。図１２は、図１０に示すXII-XII線に沿う断面図である。図１３は、図１０に示すXIII-XIII線に沿う断面図である。図１４Ａは、図１２に示す構造の要部の拡大断面図である。図１４Ｂは、図１４Ａの要部を示す拡大断面図である。図１５は、図９に示す第１デバイス領域６の要部を示す断面斜視図である。図１４Ｂでは、便宜上、ハッチングを省略している。図１５では、便宜上、第１主面３の上の構造を省略し、ゲート配線１４等を簡略化している。
　図９～図１５（特に図１２および図１３）を参照して、半導体装置１は、半導体チップ２の第２主面４の表層部に形成されたｎ型（第１導電型）の第１半導体領域４１を含む。第１半導体領域４１は、パワートランジスタ８のメインドレインＤＭを形成している。第１半導体領域４１は、ドレイン領域と称されてもよい。第１半導体領域４１は、第２主面４の表層部の全域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域４１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１半導体領域４１は、この形態では、半導体基板（Ｓｉ基板）によって形成されている。
　第１半導体領域４１の厚さは、１０μｍ以上４５０μｍ以下であってもよい。第１半導体領域４１の厚さは、１０μｍ以上５０μｍ以下、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、３５０μｍ以上４５０μｍ以下であってもよい。第１半導体領域４１の厚さは、５０μｍ以上１５０μｍ以下であることが好ましい。
　半導体装置１は、半導体チップ２の第１主面３の表層部に形成されたｎ型の第２半導体領域４２を含む。第２半導体領域４２は、第１半導体領域４１と共にパワートランジスタ８のメインドレインＤＭを形成している。第２半導体領域４２は、ドリフト領域またはドレインドリフト領域と称されてもよい。第２半導体領域４２は、第１半導体領域４１に電気的に接続されるように第１主面３の表層部の全域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。
　第２半導体領域４２は、第１半導体領域４１のｎ型不純物濃度未満のｎ型不純物濃度を有している。第２半導体領域４２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。第２半導体領域４２は、この形態では、エピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
　第２半導体領域４２は、第１半導体領域４１の厚さ未満の厚さを有している。第２半導体領域４２の厚さは、５μｍ以上２０μｍ以下であってもよい。第２半導体領域４２の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。第２半導体領域４２の厚さは、５μｍ以上１５μｍ以下であることが好ましい。
　半導体装置１は、第１主面３において第１デバイス領域６を区画する領域分離構造の一例としての第１トレンチ分離構造４３（first trench separation structure）を含む。第１トレンチ分離構造４３は、ＤＴＩ（deep trench isolation）構造、または、ＳＴＩ（shallow trench isolation）構造と称されてもよい。
　第１トレンチ分離構造４３は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第１デバイス領域６を区画している。第１トレンチ分離構造４３は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角環状に形成され、四角形状の第１デバイス領域６を区画している。第１トレンチ分離構造４３の平面形状は任意であり、多角環状に形成されていてもよい。第１デバイス領域６は、第１トレンチ分離構造４３の平面形状に応じて多角形状に区画されていてもよい。
　第１トレンチ分離構造４３は、分離幅ＷＩを有している。分離幅ＷＩは、第１トレンチ分離構造４３が延びる方向に直交する方向の幅である。分離幅ＷＩは、０．５μｍ以上２．５μｍ以下であってもよい。分離幅ＷＩは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、または、２μｍ以上２．５μｍ以下であってもよい。分離幅ＷＩは、１．２μｍ以上２μｍ以下であることが好ましい。
　第１トレンチ分離構造４３は、分離深さＤＩを有している。分離深さＤＩは、１μｍ以上１０μｍ以下であってもよい。分離深さＤＩは、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。分離深さＤＩは、２μｍ以上６μｍ以下であることが好ましい。
　第１トレンチ分離構造４３のアスペクト比ＤＩ／ＷＩは、１を超えて５以下であってもよい。アスペクト比ＤＩ／ＷＩは、分離幅ＷＩに対する分離深さＤＩの比である。アスペクト比ＤＩ／ＷＩは、２以上であることが好ましい。第１トレンチ分離構造４３の底壁は、第２半導体領域４２の底部に対して１μｍ以上１０μｍ以下の間隔を空けて形成されていることが好ましい。第１トレンチ分離構造４３の底壁は、第２半導体領域４２の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。
　第１トレンチ分離構造４３は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状に接続する角部を有している。この形態では、第１トレンチ分離構造４３の四隅が、円弧状に形成されている。つまり、第１デバイス領域６は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。第１トレンチ分離構造４３の角部は、円弧方向に沿って一定の分離幅ＷＩを有していることが好ましい。
　第１トレンチ分離構造４３は、分離トレンチ４４、分離絶縁膜４５（分離絶縁体）および分離電極４６を含むシングル電極構造を有している。分離トレンチ４４は、第１主面３から第２主面４に向けて掘り下がっている。分離トレンチ４４は、第２半導体領域４２の底部から第１主面３側に間隔を空けて形成されている。
　分離トレンチ４４は、側壁および底壁を含む。分離トレンチ４４の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。分離トレンチ４４は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。分離トレンチ４４の底壁角部は、湾曲状に形成されていることが好ましい。分離トレンチ４４の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
　分離絶縁膜４５は、分離トレンチ４４の壁面に形成されている。分離絶縁膜４５は、具体的には、分離トレンチ４４の壁面の全域に膜状に形成され、分離トレンチ４４内においてＵ字状のリセス空間を区画している。分離絶縁膜４５は、この形態では、酸化シリコン膜を含む。分離絶縁膜４５は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
　分離絶縁膜４５は、分離厚さＴＩを有している。分離厚さＴＩは、分離トレンチ４４の壁面の法線方向に沿う分離絶縁膜４５の厚さである。分離厚さＴＩは、０．１μｍ以上１μｍ以下であってもよい。分離厚さＴＩは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。分離厚さＴＩは、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
　分離絶縁膜４５は、具体的には、第１部分４５ａおよび第２部分４５ｂを含む。第１部分４５ａは、分離トレンチ４４の側壁を被覆する部分である。第２部分４５ｂは、分離トレンチ４４の底壁を被覆する部分である。第１部分４５ａは、第１分離厚さＴＩ１を有している。第１分離厚さＴＩ１は、分離トレンチ４４の側壁の法線方向に沿う第１部分４５ａの厚さである。分離絶縁膜４５の分離厚さＴＩは、第１分離厚さＴＩ１によって定義されている。
　第２部分４５ｂは、第１分離厚さＴＩ１とは異なる第２分離厚さＴＩ２（ＴＩ１≠ＴＩ２）を有している。第２分離厚さＴＩ２は、分離トレンチ４４の底壁の法線方向に沿う第２部分４５ｂの厚さである。第２分離厚さＴＩ２は、第１分離厚さＴＩ１未満（ＴＩ２＜ＴＩ１）であることが好ましい。第２分離厚さＴＩ２は、第１分離厚さＴＩ１の０．６倍以上１倍未満であってもよい。第２分離厚さＴＩ２は、第１分離厚さＴＩ１の０．７倍以上０．９倍以下であることが好ましい。
　分離電極４６は、分離絶縁膜４５を挟んで分離トレンチ４４に一体物として埋設されている。分離電極４６は、この形態では、導電性ポリシリコンを含む。分離電極４６には、基準電圧としてのソース電圧（たとえばグランド電圧）が印加されてもよい。
　半導体装置１は、第１デバイス領域６において第１主面３の表層部に形成されたｐ型（第２導電型）のボディ領域４７を含む。ボディ領域４７のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ボディ領域４７は、第１デバイス領域６において第１主面３の表層部の全域に形成され、第１トレンチ分離構造４３に接している。ボディ領域４７は、第１トレンチ分離構造４３の底壁に対して第１主面３側の領域に形成されている。ボディ領域４７は、具体的には、第１トレンチ分離構造４３の中間部に対して第１主面３側の領域に形成されている。
　半導体装置１は、第１デバイス領域６において第１トレンチ分離構造４３の内周壁に沿って形成されたボディスペース４８を含む。ボディスペース４８は、ボディ領域４７の一部からなる。ボディスペース４８は、平面視において第１トレンチ分離構造４３の内周壁に沿う環状に形成され、第１デバイス領域６の内方を取り囲んでいる。
　ボディスペース４８は、スペース幅ＷＳＰを有している。スペース幅ＷＳＰは、分離幅ＷＩ以上（ＷＩ≦ＷＳＰ）であってもよいし、分離幅ＷＩ未満（ＷＳＰ＜ＷＩ）であってもよい。ボディスペース４８は、第１トレンチ分離構造４３の内周壁に沿って一定のスペース幅ＷＳＰを有していることが好ましい。スペース幅ＷＳＰは、１μｍ以上２．５μｍ以下であってもよい。スペース幅ＷＳＰは、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、または、２μｍ以上２．５μｍ以下であってもよい。スペース幅ＷＳＰは、１．２μｍ以上２μｍ以下であることが好ましい。
　半導体装置１は、第１デバイス領域６において第１主面３に形成されたパワートランジスタ８を含む。パワートランジスタ８は、第１トレンチ分離構造４３からスペース幅ＷＳＰだけ間隔を空けて第１主面３に形成されている。これにより、パワートランジスタ８は、ボディスペース４８を挟んで第１トレンチ分離構造４３に対向している。
　パワートランジスタ８は、具体的には、第１デバイス領域６の第１主面３に集約して形成された複数の単位トランジスタ１０を含む。図９では、１６個の単位トランジスタ１０が形成された例が示されているが、単位トランジスタ１０の個数は任意である。複数の単位トランジスタ１０は、平面視において第１方向Ｘに延びる帯状（長方形状）にそれぞれ形成され、第２方向Ｙに一列に並んで配列されている。これにより、複数の単位トランジスタ１０は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
　図１０および図１１を参照して、複数の単位トランジスタ１０は、具体的には、単位セル５０によってそれぞれ構成されている。各単位セル５０は、１つのトレンチゲート構造５１、および、当該トレンチゲート構造５１によって制御されるチャネルセル５２を含む。チャネルセル５２は、トレンチゲート構造５１によって電流経路の開閉が制御される領域である。単位セル５０は、この形態では、１つのトレンチゲート構造５１の両サイドに形成された一対のチャネルセル５２を含む。
　単位セル５０のセル幅は、１μｍ以上５μｍ以下であってもよい。セル幅は、単位セル５０が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。単位セル５０の第１方向Ｘの長さは任意であり、トレンチゲート構造５１の長さによって調整される。以下、１つの単位トランジスタ１０（単位セル５０）の構造について説明した後、複数の単位トランジスタ１０（単位セル５０）の配置について説明する。
　トレンチゲート構造５１は、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されている。トレンチゲート構造５１は、第１方向Ｘ（長手方向）に関して、一方側の第１端部５１Ａおよび他方側の第２端部５１Ｂを有している。
　トレンチゲート構造５１は、第１幅Ｗ１を有している。第１幅Ｗ１は、トレンチゲート構造５１の短手方向（第２方向Ｙ）の幅である。第１幅Ｗ１は、第１トレンチ分離構造４３の分離幅ＷＩとほぼ等しくてもよい（Ｗ１≒ＷＩ）。第１幅Ｗ１は、分離幅ＷＩ未満（Ｗ１＜ＷＩ）であることが好ましい。第１幅Ｗ１は、スペース幅ＷＳＰ未満（Ｗ１＜ＷＳＰ）であることが好ましい。第１幅Ｗ１は、０．５μｍ以上２μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　トレンチゲート構造５１は、第１深さＤ１を有している。第１深さＤ１は、この形態では、第１トレンチ分離構造４３の分離深さＤＩとほぼ等しい（Ｄ１≒ＤＩ）。第１深さＤ１は、分離深さＤＩ未満（Ｄ１＜ＤＩ）であることが好ましい。第１深さＤ１は、１μｍ以上１０μｍ以下であってもよい。第１深さＤ１は、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第１深さＤ１は、２μｍ以上６μｍ以下であることが好ましい。
　トレンチゲート構造５１のアスペクト比Ｄ１／Ｗ１は、１を超えて５以下であってもよい。アスペクト比Ｄ１／Ｗ１は、第１幅Ｗ１に対する第１深さＤ１の比である。アスペクト比Ｄ１／Ｗ１は、２以上であることが特に好ましい。トレンチゲート構造５１の底壁は、第２半導体領域４２の底部に対して１μｍ以上１０μｍ以下の間隔を空けて形成されていることが好ましい。トレンチゲート構造５１の底壁は、第２半導体領域４２の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。
　トレンチゲート構造５１は、ゲートトレンチ５３、上絶縁膜５４、下絶縁膜５５、上電極５６、下電極５７および中間絶縁膜５８を含むマルチ電極構造を有している。上絶縁膜５４、下絶縁膜５５および中間絶縁膜５８は、第１絶縁体を構成している。これにより、上電極５６および下電極５７は、第１絶縁体によって上下方向に絶縁分離されるようにゲートトレンチ５３内に埋設されている。
　ゲートトレンチ５３は、第１主面３から第２主面４に向けて掘り下がっている。ゲートトレンチ５３は、ボディ領域４７を貫通し、第２半導体領域４２の底部から第１主面３側に間隔を空けて形成されている。ゲートトレンチ５３は、側壁および底壁を含む。ゲートトレンチ５３の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。
　ゲートトレンチ５３は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。ゲートトレンチ５３の底壁角部は、湾曲状に形成されていることが好ましい。ゲートトレンチ５３の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
　上絶縁膜５４は、ゲートトレンチ５３の上壁面を被覆している。上絶縁膜５４は、具体的には、ボディ領域４７の底部に対してゲートトレンチ５３の開口側の領域に位置する上壁面を被覆している。上絶縁膜５４の下方部は、第２半導体領域４２およびボディ領域４７の境界を横切っている。
　上絶縁膜５４は、ボディ領域４７を被覆する部分、および、第２半導体領域４２を被覆する部分を有している。ボディ領域４７に対する上絶縁膜５４の被覆面積は、第２半導体領域４２に対する上絶縁膜５４の被覆面積よりも大きい。上絶縁膜５４は、この形態では、酸化シリコンを含む。上絶縁膜５４は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。上絶縁膜５４は、ゲート絶縁膜として形成されている。
　上絶縁膜５４は、分離絶縁膜４５の分離厚さＴＩ未満の第１厚さＴ１（Ｔ１＜ＴＩ）を有している。第１厚さＴ１は、ゲートトレンチ５３の壁面の法線方向に沿う上絶縁膜５４の厚さである。第１厚さＴ１は、０．０１μｍ以上０．０５μｍ以下であってもよい。第１厚さＴ１は、０．０１μｍ以上０．０２μｍ以下、０．０２μｍ以上０．０３μｍ以下、０．０３μｍ以上０．０４μｍ以下、または、０．０４μｍ以上０．０５μｍ以下であってもよい。第１厚さＴ１は、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
　下絶縁膜５５は、ゲートトレンチ５３の下壁面を被覆している。下絶縁膜５５は、具体的には、ボディ領域４７の底部に対してゲートトレンチ５３の底壁側の領域に位置する下壁面を被覆している。下絶縁膜５５は、ゲートトレンチ５３の底壁側の領域においてＵ字状のリセス空間を区画している。下絶縁膜５５は、第２半導体領域４２に接している。下絶縁膜５５は、この形態では、酸化シリコンを含む。下絶縁膜５５は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。下絶縁膜５５は、フィールド絶縁膜として形成されている。
　下絶縁膜５５は、上絶縁膜５４の第１厚さＴ１を超える第２厚さＴ２（Ｔ１＜Ｔ２）を有している。第２厚さＴ２は、分離絶縁膜４５の分離厚さＴＩとほぼ等しくてもよい（Ｔ２≒ＴＩ）。第２厚さＴ２は、ゲートトレンチ５３の壁面の法線方向に沿う下絶縁膜５５の厚さである。第２厚さＴ２は、０．１μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
　下絶縁膜５５は、具体的には、第１部分５５ａおよび第２部分５５ｂを含む。第１部分５５ａは、ゲートトレンチ５３の側壁を被覆する部分である。第２部分５５ｂは、ゲートトレンチ５３の底壁を被覆する部分である。第１部分５５ａは、第１下厚さＴ２１を有している。第１下厚さＴ２１は、ゲートトレンチ５３の側壁の法線方向に沿う第１部分５５ａの厚さである。下絶縁膜５５の第２厚さＴ２は、第１下厚さＴ２１によって定義されている。
　第２部分４５ｂは、第１下厚さＴ２１とは異なる第２下厚さＴ２２（Ｔ２１≠Ｔ２２）を有している。第２下厚さＴ２２は、ゲートトレンチ５３の底壁の法線方向に沿う第２部分４５ｂの厚さである。第２下厚さＴ２２は、第１下厚さＴ２１未満（Ｔ２２＜Ｔ２１）であることが好ましい。第２下厚さＴ２２は、第１下厚さＴ２１の０．６倍以上１倍未満であってもよい。第２下厚さＴ２２は、第１下厚さＴ２１の０．７倍以上０．９倍以下であることが好ましい。第２下厚さＴ２２は、分離絶縁膜４５の第２分離厚さＴＩ２とほぼ等しくてもよい（Ｔ２２≒ＴＩ２）。
　上電極５６は、上絶縁膜５４を挟んでゲートトレンチ５３内の上側（開口側）に埋設されている。上電極５６は、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されている。上電極５６は、上絶縁膜５４を挟んでボディ領域４７および第２半導体領域４２に対向している。ボディ領域４７に対する上電極５６の対向面積は、第２半導体領域４２に対する上電極５６の対向面積よりも大きい。上電極５６は、この形態では、導電性ポリシリコンを含む。上電極５６は、ゲート電極として形成されている。上電極５６には、ゲート信号Ｇが印加される。
　下電極５７は、下絶縁膜５５を挟んでゲートトレンチ５３内の下側（底壁側）に埋設されている。下電極５７は、下絶縁膜５５を挟んで第２半導体領域４２に対向している。下電極５７は、下絶縁膜５５から第１主面３側に突出した上端部を有している。下電極５７の上端部は、上電極５６の底部に咬合するように上電極５６に向けて延びている。これにより、下電極５７の上端部は、第２方向Ｙに関して、上電極５６の底部を挟んで上絶縁膜５４に対向している。
　下電極５７は、この形態では、導電性ポリシリコンを含む。下電極５７は、この形態では、ゲート電極として形成されている。したがって、下電極５７には、上電極５６と同時にゲート信号Ｇが印加される。共通のゲートトレンチ５３内に配置された上電極５６および下電極５７は、同時に制御される。これにより、上電極５６および下電極５７の間の電圧降下を抑制できるから、上電極５６および下電極５７の間の電界集中を抑制できる。また、半導体チップ２（特に第２半導体領域４２）のオン抵抗Ｒｏｎを削減できる。この構造は、半導体装置１が車載用のデバイスとして提供される場合に特に有効である。
　中間絶縁膜５８は、上電極５６および下電極５７の間に介在し、上電極５６および下電極５７を電気的に絶縁させている。中間絶縁膜５８は、具体的には、上電極５６および下電極５７の間の領域において下絶縁膜５５から露出する下電極５７（上端部）を被覆している。中間絶縁膜５８は、上絶縁膜５４および下絶縁膜５５に連なっている。中間絶縁膜５８は、この形態では、酸化シリコンを含む。中間絶縁膜５８は、具体的には、下電極５７の酸化物からなる酸化シリコン膜を含む。
　中間絶縁膜５８は、法線方向Ｚに関して、下絶縁膜５５の第２厚さＴ２未満の中間厚さＴＭ（ＴＭ＜Ｔ２）を有している。中間厚さＴＭは、０．０１μｍ以上０．０５μｍ以下であってもよい。中間厚さＴＭは、０．０１μｍ以上０．０２μｍ以下、０．０２μｍ以上０．０３μｍ以下、０．０３μｍ以上０．０４μｍ以下、または、０．０４μｍ以上０．０５μｍ以下であってもよい。中間厚さＴＭは、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
　一対のチャネルセル５２は、トレンチゲート構造５１の両サイドにおいて、第１方向Ｘに延びる帯状にそれぞれ形成されている。一対のチャネルセル５２は、チャネル幅ＷＣをそれぞれ有している。チャネル幅ＷＣは、０．１μｍ以上１μｍ以下であってもよい。
　一対のチャネルセル５２は、ボディ領域４７の表層部に形成されたｎ型のソース領域６０をそれぞれ含む。一対のチャネルセル５２に含まれるソース領域６０の個数は任意である。一対のチャネルセル５２は、この形態では、複数のソース領域６０をそれぞれ含む。単位セル５０に含まれる１つまたは複数のソース領域６０は、単位トランジスタ１０のユニットソースＳＵ（パワートランジスタ８のメインソースＳＭの一部）を形成している。
　ソース領域６０のｎ型不純物濃度は、第２半導体領域４２のｎ型不純物濃度を超えている。ソース領域６０のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。複数のソース領域６０は、各チャネルセル５２において第１方向Ｘに間隔を空けて形成されている。複数のソース領域６０の底部は、ボディ領域４７の底部に対して第１主面３側の領域に位置している。
　一対のチャネルセル５２は、ボディ領域４７の表層部においてソース領域６０とは異なる領域に形成されたｐ型のコンタクト領域６１をそれぞれ含む。一対のチャネルセル５２に含まれるコンタクト領域６１の個数は任意である。一対のチャネルセル５２は、この形態では、複数のコンタクト領域６１をそれぞれ含む。コンタクト領域６１のｐ型不純物濃度は、ボディ領域４７のｐ型不純物濃度を超えている。コンタクト領域６１のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
　複数のコンタクト領域６１は、各チャネルセル５２において第１方向Ｘに間隔を空けて形成されている。複数のコンタクト領域６１は、具体的には、１つのソース領域６０を挟み込む態様で、第１方向Ｘに複数のソース領域６０と交互に形成されている。複数のコンタクト領域６１の底部は、ボディ領域４７の底部に対して第１主面３側の領域に位置している。
　一対のチャネルセル５２は、ボディ領域４７内において複数のソース領域６０および第２半導体領域４２の間に画定された複数のチャネル領域６２を含む。複数のチャネル領域６２のオンオフは、トレンチゲート構造５１によって同時に制御される。したがって、複数のチャネル領域６２は、単位トランジスタ１０の１つのチャネルを形成している。
　複数の単位セル５０は、複数のトレンチゲート構造５１が第２方向Ｙに第１間隔Ｉ１を空けて一列に並んで配列されるように形成されている。つまり、複数のトレンチゲート構造５１は、平面視において第１デバイス領域６において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに第１間隔Ｉ１を空けて形成されている。つまり、複数の単位セル５０（複数のトレンチゲート構造５１）は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
　近接する一対のトレンチゲート構造５１の間の領域には、第１方向Ｘに延びる台地状のメサ部６３がそれぞれ区画されている。つまり、複数のトレンチゲート構造５１は、１つのメサ部６３を挟み込む態様で、第２方向Ｙに複数のメサ部６３と交互に形成されている。
　複数の単位セル５０は、この形態では、近接する一対の単位セル５０の間に位置するメサ部６３においてチャネルセル５２同士が一体化するようにそれぞれ形成されている。各メサ部６３においてボディ領域４７の表層部には、複数のソース領域６０および複数のコンタクト領域６１が第１方向Ｘに沿って交互に形成されている。複数の単位セル５０は、この形態では、近接する一対のメサ部６３の中央部の間の領域によってそれぞれ形成されている。
　このような構造においても、各単位セル５０のチャネル領域６２のオンオフは、単位セル５０毎に制御される。近接する一対の単位セル５０について見ると、一方の単位セル５０（トレンチゲート構造５１）がオン状態に制御された場合、当該一方の単位セル５０のチャネル領域６２はオン状態になるが、他方の単位セル５０のチャネル領域６２はオン状態にならない。したがって、外部からの電気的な接続がない限り、複数の単位セル５０（トレンチゲート構造５１）は電気的に独立している。これにより、各単位セル５０が、１つの単位トランジスタ１０として機能している。
　第２方向Ｙに関して、両サイドに配置された２つの単位セル５０のトレンチゲート構造５１は、第１トレンチ分離構造４３から第１方向Ｘにスペース幅ＷＳＰを空けてそれぞれ形成されている。両サイドに配置された２つの単位セル５０は、この形態では、第１トレンチ分離構造４３側のチャネルセル５２においてソース領域６０を含まない。このような構造によれば、主要な電流経路をメサ部６３に制限できると同時に、トレンチゲート構造５１および第１トレンチ分離構造４３の間におけるリーク電流を抑制できる。
　両サイドに配置された２つの単位セル５０は、この形態では、第１トレンチ分離構造４３側のチャネルセル５２においてコンタクト領域６１（以下、「最外のコンタクト領域６１」という。）のみを含む。最外のコンタクト領域６１は、第１トレンチ分離構造４３からトレンチゲート構造５１側に間隔を空けて形成されていることが好ましい。最外のコンタクト領域６１は、対応するトレンチゲート構造５１の側壁に接続されている。最外のコンタクト領域６１は、対応するトレンチゲート構造５１の側壁に沿って延びる帯状に形成されていてもよい。
　図１０および図１１を参照して、第１間隔Ｉ１は、この形態では、チャネル幅ＷＣを２倍した値に相当する。第１間隔Ｉ１は、複数のトレンチゲート構造５１から拡がる空乏層が、複数のトレンチゲート構造５１の底壁よりも下方で一体化する値に設定されることが好ましい。第１間隔Ｉ１は、第１幅Ｗ１の０．２５倍以上、かつ、第１幅Ｗ１の１．５倍以下であってもよい。第１間隔Ｉ１は、第１幅Ｗ１以下（Ｉ１≦Ｗ１）であることが好ましい。第１間隔Ｉ１は、スペース幅ＷＳＰ未満（Ｉ１≦ＷＳＰ）であることが好ましい。
　第１間隔Ｉ１は、０．５μｍ以上２μｍ以下であってもよい。第１間隔Ｉ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。第１間隔Ｉ１は、０．４μｍ以上１．６μｍ以下であることが好ましい。
　図９～図１１を参照して、半導体装置１は、第１デバイス領域６において第１主面３に形成された複数（この形態では３２個）のトレンチコンタクト構造７１を含む。複数のトレンチコンタクト構造７１は、パワートランジスタ８の構成要素でもある。複数のトレンチコンタクト構造７１は、具体的には、複数（この形態では１６個）の第１トレンチコンタクト構造７１Ａ、および、複数（この形態では１６個）の第２トレンチコンタクト構造７１Ｂを含む。
　複数の第１トレンチコンタクト構造７１Ａは、複数のトレンチゲート構造５１の第１端部５１Ａおよび第１トレンチ分離構造４３の間の領域にそれぞれ形成されている。複数の第１トレンチコンタクト構造７１Ａは、複数のトレンチゲート構造５１の第１端部５１Ａにそれぞれ接続され、第１方向Ｘに延びる帯状（長方形状）にそれぞれ形成されている。複数の第１トレンチコンタクト構造７１Ａは、第１方向Ｘに関して、第１トレンチ分離構造４３からスペース幅ＷＳＰ分だけ間隔を空けて形成されている。複数の第１トレンチコンタクト構造７１Ａの第１方向Ｘの長さは任意である。
　複数の第２トレンチコンタクト構造７１Ｂは、複数のトレンチゲート構造５１の第２端部５１Ｂおよび第１トレンチ分離構造４３の間の領域にそれぞれ形成されている。複数の第２トレンチコンタクト構造７１Ｂは、複数のトレンチゲート構造５１の第２端部５１Ｂにそれぞれ接続され、第１方向Ｘに延びる帯状（長方形状）にそれぞれ形成されている。複数の第２トレンチコンタクト構造７１Ｂは、第１方向Ｘに関して、第１トレンチ分離構造４３からスペース幅ＷＳＰ分だけ間隔を空けて形成されている。複数の第２トレンチコンタクト構造７１Ｂの第１方向Ｘの長さは任意である。
　複数のトレンチコンタクト構造７１は、第２幅Ｗ２および第２深さＤ２をそれぞれ有している。第２幅Ｗ２は、トレンチコンタクト構造７１が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。第２幅Ｗ２は、この形態では、トレンチゲート構造５１の第１幅Ｗ１とほぼ等しい（Ｗ２≒Ｗ１）。また、第２深さＤ２は、この形態では、トレンチゲート構造５１の第１深さＤ１とほぼ等しい（Ｄ２≒Ｄ１）。したがって、複数のトレンチコンタクト構造７１のアスペクト比Ｄ２／Ｗ２は、トレンチゲート構造５１のアスペクト比Ｄ１／Ｗ１（Ｄ２／Ｗ２≒Ｄ１／Ｗ１）とほぼ等しい。
　複数のトレンチコンタクト構造７１は、具体的には、コンタクトトレンチ７２、コンタクト絶縁膜７３（第２絶縁体）およびコンタクト電極７４を含むシングル電極構造をそれぞれ有している。コンタクトトレンチ７２は、ゲートトレンチ５３に連通するように第１主面３から第２主面４に向けて掘り下がっている。コンタクトトレンチ７２は、第２半導体領域４２の底部から第１主面３側に間隔を空けて形成されている。
　コンタクトトレンチ７２は、側壁および底壁を含む。コンタクトトレンチ７２の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。コンタクトトレンチ７２は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。コンタクトトレンチ７２の底壁角部は、湾曲状に形成されていることが好ましい。コンタクトトレンチ７２の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。コンタクトトレンチ７２の底壁は、ゲートトレンチ５３の底壁に滑らかに接続されている。
　コンタクト絶縁膜７３は、コンタクトトレンチ７２の壁面に形成されている。コンタクト絶縁膜７３は、具体的には、コンタクトトレンチ７２の壁面の全域に膜状に形成され、コンタクトトレンチ７２内においてＵ字状のリセス空間を区画している。コンタクト絶縁膜７３は、この形態では、酸化シリコン膜を含む。コンタクト絶縁膜７３は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
　コンタクト絶縁膜７３は、上絶縁膜５４の第１厚さＴ１を超える第３厚さＴ３（Ｔ１＜Ｔ３）を有している。第３厚さＴ３は、コンタクトトレンチ７２の壁面の法線方向に沿うコンタクト絶縁膜７３の厚さである。第３厚さＴ３は、分離絶縁膜４５の分離厚さＴＩとほぼ等しくてもよい（Ｔ３≒ＴＩ）。第３厚さＴ３は、下絶縁膜５５の第２厚さＴ２とほぼ等しくてもよい（Ｔ３≒Ｔ２）。
　第３厚さＴ３は、０．１μｍ以上１μｍ以下であってもよい。第３厚さＴ３は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第３厚さＴ３は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
　コンタクト絶縁膜７３は、具体的には、第１部分７３ａおよび第２部分７３ｂを含む。第１部分７３ａは、コンタクトトレンチ７２の側壁を被覆する部分である。第２部分７３ｂは、コンタクトトレンチ７２の底壁を被覆する部分である。第１部分７３ａは、第１コンタクト厚さＴ３１を有している。第１コンタクト厚さＴ３１は、コンタクトトレンチ７２の側壁の法線方向に沿う第１部分７３ａの厚さである。コンタクト絶縁膜７３の第３厚さＴ３は、第１コンタクト厚さＴ３１によって定義されている。
　第２部分７３ｂは、第１コンタクト厚さＴ３１とは異なる第２コンタクト厚さＴ３２（Ｔ３１≠Ｔ３２）を有している。第２コンタクト厚さＴ３２は、コンタクトトレンチ７２の底壁の法線方向に沿う第２部分７３ｂの厚さである。第２コンタクト厚さＴ３２は、第１コンタクト厚さＴ３１未満（Ｔ３２＜Ｔ３１）であることが好ましい。第２コンタクト厚さＴ３２は、第１コンタクト厚さＴ３１の０．６倍以上１倍未満であってもよい。第２コンタクト厚さＴ３２は、第１コンタクト厚さＴ３１の０．７倍以上０．９倍以下であることが好ましい。第２コンタクト厚さＴ３２は、分離絶縁膜４５の第２分離厚さＴＩ２とほぼ等しくてもよい（Ｔ３２≒ＴＩ２）。
　コンタクト電極７４は、コンタクト絶縁膜７３を挟んでコンタクトトレンチ７２に一体物として埋設されている。コンタクト電極７４は、この形態では、導電性ポリシリコンを含む。コンタクト電極７４は、トレンチゲート構造５１の下電極５７と同電位に固定されている。つまり、コンタクト電極７４はゲート電極として形成され、ゲート信号Ｇがコンタクト電極７４に印加される。
　コンタクト電極７４は、具体的には、コンタクトトレンチ７２およびゲートトレンチ５３の連通部においてトレンチゲート構造５１の下電極５７に接続されている。また、コンタクト電極７４は、中間絶縁膜５８を挟んでトレンチゲート構造５１の上電極５６から電気的に絶縁されている。つまり、コンタクト電極７４は、下電極５７においてコンタクト絶縁膜７３および中間絶縁膜５８を挟んでゲートトレンチ５３からコンタクトトレンチ７２に引き出された引き出し部からなる。
　トレンチコンタクト構造７１は、下電極５７と同電位に固定されたコンタクト電極７４を含む構造上、接続されたトレンチゲート構造５１と同時に制御される。したがって、系統トランジスタ９として系統化可能なトレンチゲート構造５１（単位セル５０）の総数（つまり、パワートランジスタ８の最大系統数）は、トレンチコンタクト構造７１によって定まっている。
　この形態では、各トレンチゲート構造５１の両端部（第１端部５１Ａおよび第２端部５１Ｂ）にトレンチコンタクト構造７１が１つずつ接続されている。したがって、各トレンチゲート構造５１は、両端部の２つのトレンチコンタクト構造７１と同時に制御される。つまり、この形態では、１６個のトレンチゲート構造５１が電気的に独立して制御されるように構成されている。
　したがって、この形態では、系統トランジスタ９として系統化可能な単位トランジスタ１０の総数は「１６」であり、パワートランジスタ８の最大系統数は「１６」となる。複数のトレンチゲート構造５１に接続されるゲート配線１４の本数が調整されることにより、最大で１６個のゲート信号Ｇが１６個のトレンチゲート構造５１に一対一の対応関係で個別入力され得る。系統数を増加させることにより、ｎ個の系統トランジスタ９に入力されるゲート信号Ｇの組み合わせパターンを増加させることができる。
　図１２～図１４Ｂを参照して、半導体装置１は、第１デバイス領域６において第１主面３を部分的に被覆する第１フィールド絶縁膜８０を含む。第１フィールド絶縁膜８０は、この形態では、酸化シリコン膜を含む。第１フィールド絶縁膜８０は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
　第１フィールド絶縁膜８０は、平面視においてパワートランジスタ８（複数のトレンチゲート構造５１および複数のトレンチコンタクト構造７１）から第１トレンチ分離構造４３側に間隔を空けて形成され、第１トレンチ分離構造４３の周囲を被覆している。第１フィールド絶縁膜８０は、ボディ領域４７（ボディスペース４８）を被覆している。つまり、第１フィールド絶縁膜８０は、第１デバイス領域６の周縁部においてボディ領域４７（ボディスペース４８）を挟んで第２半導体領域４２（第１半導体領域４１）に対向している。
　第１フィールド絶縁膜８０は、平面視において第１トレンチ分離構造４３の内側の壁面に沿って帯状に延びている。第１フィールド絶縁膜８０は、この形態では、平面視において第１トレンチ分離構造４３の内周壁に沿って延びる環状に形成され、第１デバイス領域６の内方部を全周に亘って取り囲んでいる。つまり、第１フィールド絶縁膜８０は、平面視において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺を有している。
　第１フィールド絶縁膜８０は、第１トレンチ分離構造４３の内周壁から露出した分離絶縁膜４５に連なっている。つまり、第１デバイス領域６は、半導体チップ２内において第１トレンチ分離構造４３によって区画され、半導体チップ２の上において第１フィールド絶縁膜８０によって区画されている。
　第１フィールド絶縁膜８０は、第１デバイス領域６の内方部を区画する第１絶縁側壁８０ａを有している。第１絶縁側壁８０ａは、第１フィールド絶縁膜８０の内周縁の全周に亘って形成されている。つまり、第１絶縁側壁８０ａは、第１フィールド絶縁膜８０において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺に形成されている。
　第１絶縁側壁８０ａは、ボディ領域４７（ボディスペース４８）の上に位置している。第１絶縁側壁８０ａは、第１主面３に対して鋭角を成すように斜め下り傾斜している。第１絶縁側壁８０ａは、具体的には、第１フィールド絶縁膜８０の主面側に位置する上端部、および、第１主面３側に位置する下端部を有し、上端部から下端部に向けて斜め下り傾斜している。
　第１絶縁側壁８０ａは、第１主面３との間で２０°以上４０°以下の第１傾斜角度θ１（２０°≦θ１≦４０°）を成している。第１傾斜角度θ１は、断面視において第１絶縁側壁８０ａの上端部および下端部を結ぶ直線を設定した場合に、当該直線が第１フィールド絶縁膜８０内部において第１主面３に対して成す角度（絶対値）である。第１傾斜角度θ１は、４０°未満（θ１＜４０°）であることが好ましい。
　第１傾斜角度θ１は、３０°±６°の範囲（２４°≦θ１≦３６°）に収まることが特に好ましい。第１傾斜角度θ１は、典型的には、２８°以上３６°以下の範囲（２８°≦θ１≦３６°）に収まる。第１絶縁側壁８０ａは、上端部および下端部の間の領域において第１主面３に向かって窪んだ湾曲状に傾斜していてもよい。この場合も、第１傾斜角度θ１は、断面視において第１絶縁側壁８０ａの上端部および下端部を結ぶ直線を設定した場合に当該直線が第１主面３に対して成す角度（絶対値）となる。
　第１フィールド絶縁膜８０は、第１フィールド厚さＴＦ１を有している。第１フィールド厚さＴＦ１は、第１フィールド絶縁膜８０のうち第１絶縁側壁８０ａを形成する部分以外の部分の法線方向Ｚに沿う厚さである。第１フィールド厚さＴＦ１は、分離絶縁膜４５の第１分離厚さＴＩ１（＝分離厚さＴＩ）とほぼ等しくてもよい（ＴＦ１≒ＴＩ１）。第１フィールド厚さＴＦ１は、分離絶縁膜４５の第２分離厚さＴＩ２を超えている（ＴＩ２＜ＴＦ１）ことが好ましい。
　第１フィールド厚さＴＦ１は、上絶縁膜５４の第１厚さＴ１以上（Ｔ１≦ＴＦ１）であることが好ましい。第１フィールド厚さＴＦ１は、第１厚さＴ１を超えている（Ｔ１＜ＴＦ１）ことが特に好ましい。第１フィールド厚さＴＦ１は、下絶縁膜５５の第１下厚さＴ２１（＝第２厚さＴ２）とほぼ等しくてもよい（ＴＦ１≒Ｔ２１）。第１フィールド厚さＴＦ１は、下絶縁膜５５の第２下厚さＴ２２を超えている（Ｔ２２＜ＴＦ１）ことが好ましい。
　第１フィールド厚さＴＦ１は、中間厚さＴＭを超えている（ＴＭ＜ＴＦ１）ことが好ましい。第１フィールド厚さＴＦ１は、コンタクト絶縁膜７３の第１コンタクト厚さＴ３１（＝第３厚さＴ３）とほぼ等しくてもよい（ＴＦ１≒Ｔ３１）。第１フィールド厚さＴＦ１は、コンタクト絶縁膜７３の第２コンタクト厚さＴ３２を超えている（Ｔ３２＜ＴＦ１）ことが好ましい。
　第１フィールド厚さＴＦ１は、０．１μｍ以上１μｍ以下であってもよい。第１フィールド厚さＴＦ１は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第１フィールド厚さＴＦ１は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
　図１２～図１４Ｂ（特に図１４Ａおよび図１４Ｂ）を参照して、半導体装置１は、第１デバイス領域６において第１主面３に形成された第１隠蔽面８１（hidden surface）および第１露出面８２（exposed surface）を含む。第１隠蔽面８１は、第１主面３において第１フィールド絶縁膜８０によって被覆された部分に形成されている。
　第１露出面８２は、第１主面３において第１フィールド絶縁膜８０から露出した部分に形成されている。換言すると、第１主面３は、第１デバイス領域６において第１フィールド絶縁膜８０によって区画された第１隠蔽面８１および第１露出面８２を含み、パワートランジスタ８（複数の単位セル５０）は第１露出面８２に形成されている。
　第１露出面８２は、この形態では、第１隠蔽面８１に対して半導体チップ２の厚さ方向（第２主面４側）に窪んでいる。第１露出面８２は、具体的には、第１フィールド絶縁膜８０の第１絶縁側壁８０ａを起点に第１隠蔽面８１に対して半導体チップ２の厚さ方向に一段窪んでいる。第１露出面８２は、法線方向Ｚに関して、ボディ領域４７の底部および第１隠蔽面８１の間の深さ位置に形成されている。第１露出面８２は、法線方向Ｚに関して第１隠蔽面８１に対して０μｍを超えて０．５μｍ以下（好ましくは０．２μｍ以下）の範囲で窪んでいることが好ましい。
　図１２～図１４Ｂ（特に図１４Ａおよび図１４Ｂ）を参照して、半導体装置１は、第１デバイス領域６において第１主面３を選択的に被覆する第１主面絶縁膜８３を含む。第１主面絶縁膜８３は、この形態では、酸化シリコン膜を含む。第１主面絶縁膜８３は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。第１主面絶縁膜８３は、第１主面３においてゲートトレンチ５３、コンタクトトレンチ７２および第１フィールド絶縁膜８０外の領域を被覆している。
　第１主面絶縁膜８３は、第１露出面８２を被覆し、上絶縁膜５４、コンタクト絶縁膜７３および第１フィールド絶縁膜８０の第１絶縁側壁８０ａに連なっている。第１主面絶縁膜８３は、第１フィールド絶縁膜８０の厚さ方向中間部から半導体チップ２側（第１露出面８２側）に間隔を空けて形成されている。第１主面絶縁膜８３は、具体的には、断面視において第１フィールド絶縁膜８０の厚さ方向中間部を第１露出面８２（第１主面３）に沿って通過するラインを設定した場合、当該ラインから半導体チップ２側に間隔を空けて形成されている。
　第１主面絶縁膜８３は、第１領域８３ａおよび第２領域８３ｂを含む。第１領域８３ａは、第１隠蔽面８１に対して半導体チップ２側に位置している。第２領域８３ｂは、第１隠蔽面８１に対して半導体チップ２とは反対側（第１フィールド絶縁膜８０の主面側）に位置している。第１領域８３ａは、具体的には、断面視において第１隠蔽面８１の上から第１隠蔽面８１に平行に延びる延長線を設定した場合、当該延長線に対して半導体チップ２側に位置している。第２領域８３ｂは、前記延長線を挟んで第１領域８３ａとは反対側（つまり半導体チップ２とは反対側）に位置している。
　第１主面絶縁膜８３は、第１フィールド絶縁膜８０の第１フィールド厚さＴＦ１未満の第１絶縁厚さＴＭＩ１（ＴＭＩ１＜ＴＦ１）を有している。第１絶縁厚さＴＭＩ１は、第１フィールド厚さＴＦ１の５分の１以下（ＴＭＩ１≦１／５×ＴＦ１）であることが好ましい。第１絶縁厚さＴＭＩ１は、上絶縁膜５４の第１厚さＴ１とほぼ等しくてもよい（ＴＭＩ１≒Ｔ１）。
　第１絶縁厚さＴＭＩ１は、０．０１μｍ以上０．０５μｍ以下であってもよい。第１絶縁厚さＴＭＩ１は、０．０１μｍ以上０．０２μｍ以下、０．０２μｍ以上０．０３μｍ以下、０．０３μｍ以上０．０４μｍ以下、または、０．０４μｍ以上０．０５μｍ以下であってもよい。第１絶縁厚さＴＭＩ１は、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
　半導体装置１は、第１デバイス領域６外の領域を被覆する外側フィールド絶縁膜８４を含む。外側フィールド絶縁膜８４は、第１デバイス領域６外の領域において第１トレンチ分離構造４３の周囲を被覆している。外側フィールド絶縁膜８４は、第１デバイス領域６外の領域では、平面視において第１トレンチ分離構造４３を取り囲んでおり、第１トレンチ分離構造４３の外周壁から露出した分離絶縁膜４５に連なっている。外側フィールド絶縁膜８４は、第１フィールド絶縁膜８０と同様に、第１フィールド厚さＴＦ１を有している。
　半導体装置１は、第１主面３を被覆する前述の層間絶縁層１３を含む。層間絶縁層１３は、第１デバイス領域６において第１トレンチ分離構造４３、複数のトレンチゲート構造５１、第１フィールド絶縁膜８０および第１主面絶縁膜８３を被覆している。層間絶縁層１３は、第１主面絶縁膜８３の上から第１絶縁側壁８０ａを通過して第１フィールド絶縁膜８０を被覆している。層間絶縁層１３は、第１デバイス領域６では第１絶縁側壁８０ａの全周に亘って当該第１絶縁側壁８０ａを被覆している。
　半導体装置１は、層間絶縁層１３に埋設された複数のプラグ電極９１～９５を含む。複数のプラグ電極９１～９５は、複数の第１プラグ電極９１、複数の第２プラグ電極９２、複数の第３プラグ電極９３、複数の第４プラグ電極９４および複数の第５プラグ電極９５を含む。複数のプラグ電極９１～９５は、チタン系金属膜およびタングステン膜を含む積層構造を有するタングステンプラグ電極からそれぞれなっていてもよい。図９～図１１では、複数のプラグ電極９１～９５が、Ｘ印によって示されている。また、図１５では、第１プラグ電極９１および第５プラグ電極９５が、ラインによって簡略化して示されている。
　複数の第１プラグ電極９１は、分離電極４６用のソースプラグ電極からそれぞれなる。複数の第１プラグ電極９１は、層間絶縁層１３において第１トレンチ分離構造４３を被覆する部分にそれぞれ埋設されている。複数の第１プラグ電極９１は、分離電極４６に沿って間隔を空けて埋設され、分離電極４６にそれぞれ電気的に接続されている。複数の第１プラグ電極９１の配置や形状は任意である。平面視において帯状または環状に延びる１つまたは複数の第１プラグ電極９１が分離電極４６の上に形成されていてもよい。
　複数の第２プラグ電極９２は、上電極５６用のゲートプラグ電極からそれぞれなる。複数の第２プラグ電極９２は、層間絶縁層１３において複数のトレンチゲート構造５１を被覆する部分にそれぞれ埋設されている。複数の第２プラグ電極９２は、各上電極５６に沿って間隔を空けて埋設され、各上電極５６にそれぞれ電気的に接続されている。複数の第２プラグ電極９２は、この形態では、各上電極５６の両端部にそれぞれ電気的に接続されている。複数の第２プラグ電極９２の配置や形状は任意である。平面視において上電極５６に沿って帯状に延びる１つまたは複数の第２プラグ電極９２が各上電極５６の上に形成されていてもよい。
　複数の第３プラグ電極９３は、ソース領域６０（コンタクト領域６１）用のソースプラグ電極からそれぞれなる。複数の第３プラグ電極９３は、層間絶縁層１３において複数のメサ部６３を被覆する部分にそれぞれ埋設されている。複数の第３プラグ電極９３は、平面視において複数のメサ部６３に沿って延びる帯状にそれぞれ埋設されている。各第３プラグ電極９３は、各メサ部６３において複数のソース領域６０および複数のコンタクト領域６１にそれぞれ電気的に接続されている。複数の第３プラグ電極９３の配置や形状は任意である。複数の第３プラグ電極９３が、各メサ部６３の上に形成されていてもよい。
　複数の第４プラグ電極９４は、最外のコンタクト領域６１用のソースプラグ電極からそれぞれなる。複数の第４プラグ電極９４は、層間絶縁層１３において複数の最外のコンタクト領域６１を被覆する部分にそれぞれ埋設されている。複数の第４プラグ電極９４は、各最外のコンタクト領域６１に沿って間隔を空けて埋設され、各最外のコンタクト領域６１にそれぞれ電気的に接続されている。複数の第４プラグ電極９４の配置や形状は任意である。平面視において最外のコンタクト領域６１に沿って帯状に延びる１つまたは複数の第４プラグ電極９４が各最外のコンタクト領域６１の上に形成されていてもよい。
　複数の第５プラグ電極９５は、コンタクト電極７４用のゲートプラグ電極からそれぞれなる。複数の第５プラグ電極９５は、層間絶縁層１３において複数のコンタクト電極７４を被覆する部分にそれぞれ埋設されている。各第５プラグ電極９５は、各コンタクト電極７４に電気的に接続されている。複数の第５プラグ電極９５の配置や形状は任意である。平面視においてコンタクト電極７４に沿って帯状に延びる１つまたは複数の第５プラグ電極９５が各コンタクト電極７４の上に形成されていてもよい。
　半導体装置１は、層間絶縁層１３内に形成された１つまたは複数のソース配線９６を含む。１つまたは複数のソース配線９６は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数のソース配線９６は、層間絶縁層１３内に選択的に引き回され、複数の第１プラグ電極９１、複数の第３プラグ電極９３および複数の第４プラグ電極９４を介して、分離電極４６、ソース領域６０およびコンタクト領域６１に電気的に接続されている。１つまたは複数のソース配線９６は、前述のソース端子１６に電気的に接続されている。
　半導体装置１は、層間絶縁層１３内に形成された前述のｎ個のゲート配線１４を含む。ｎ個のゲート配線１４は、この形態では、平面視において第２デバイス領域７から第１トレンチ分離構造４３および第１フィールド絶縁膜８０を横切って第１デバイス領域６内に引き回されている。
　ｎ個のゲート配線１４は、第２デバイス領域７においてコントロールＩＣ１１（ゲート制御回路１２）に電気的に接続されている。ｎ個のゲート配線１４は、第１デバイス領域６において、複数の第２プラグ電極９２および複数の第５プラグ電極９５に電気的に接続されている。つまり、ｎ個のゲート配線１４は、第１デバイス領域６において上電極５６、下電極５７およびコンタクト電極７４にそれぞれ電気的に接続されている。
　ｎ個のゲート配線１４は、具体的には、個別制御対象として系統化すべき１つまたは複数のトレンチゲート構造５１（単位トランジスタ１０）にそれぞれ電気的に接続されている。ｎ個のゲート配線１４は、個別制御対象として系統化すべき１つのトレンチゲート構造５１に電気的に接続された１つまたは複数のゲート配線１４を含んでいてもよい。また、ｎ個のゲート配線１４は、個別制御対象として系統化すべき複数のトレンチゲート構造５１を並列接続させる１つまたは複数のゲート配線１４を含んでいてもよい。
　ｎ個のゲート配線１４は、トレンチゲート構造５１の上電極５６および下電極５７にそれぞれ電気的に接続されている。つまり、ｎ個のゲート配線１４は、１つまたは複数のトレンチゲート構造５１、および、当該１つまたは複数のトレンチゲート構造５１に接続された１つまたは複数のトレンチコンタクト構造７１にそれぞれ電気的にされている。１つのゲート配線１４に電気的に接続された１つまたは複数のトレンチゲート構造５１（単位トランジスタ１０）の並列回路によって１つの系統トランジスタ９が構成される。
　複数の単位トランジスタ１０（単位セル５０）は、所定のチャネル割合ＲＣをそれぞれ有している。チャネル割合ＲＣは、各単位トランジスタ１０において一対のチャネルセル５２の平面積を１００％としたとき、当該平面積に占めるチャネル領域６２のチャネル面積の割合によって定義される。チャネル面積は、各単位トランジスタ１０における１つまたは複数のソース領域６０の平面積の総和によって定義される。
　複数の単位トランジスタ１０は、この形態では、５０％のチャネル割合ＲＣをそれぞれ有している。したがって、複数の単位トランジスタ１０の総チャネル割合ＲＴは５０％である。総チャネル割合ＲＴは、チャネルセル５２の総平面積を１００％としたとき、当該総平面積に占める全てのチャネル領域６２の総チャネル面積の割合によって定義される。
　ｎ系統のパワートランジスタ８では、総チャネル割合ＲＴが、ｎ個の系統トランジスタ９によって同一のまたは異なる値からそれぞれなるｎ個に系統チャネル割合ＲＳに分割される。つまり、ｎ個の系統チャネル割合ＲＳの総和が、総チャネル割合ＲＴとなる。
　各単位トランジスタ１０のチャネル割合ＲＣは、０％以上１００％以下の範囲で調整可能である。チャネル割合ＲＣが０％の場合、一対のチャネルセル５２にソース領域６０は形成されない。この場合、一対のチャネルセル５２にボディ領域４７およびコンタクト領域６１のいずれか一方または双方が形成される。チャネル割合ＲＣが１００％の場合、一対のチャネルセル５２にソース領域６０のみが形成され、コンタクト領域６１およびボディ領域４７は形成されない。単位トランジスタ１０の電気的特性を鑑みると、チャネル割合ＲＣは、０％を超えて１００％未満の範囲で調整されることが好ましい。
　チャネル割合ＲＣは、単位トランジスタ１０毎に調整されてもよい。つまり、複数の単位トランジスタ１０は、互いに異なるチャネル割合ＲＣを有していてもよいし、互いにほぼ等しいチャネル割合ＲＣを有していてもよい。この場合、ｎ個の系統トランジスタ９は、同一のまたは異なるチャネル割合ＲＣをそれぞれ有する複数の単位トランジスタ１０の集合体から個別制御対象として系統化された１つまたは複数の単位トランジスタ１０を含んでいてもよい。また、ｎ個の系統トランジスタ９は、同一のまたは異なる系統チャネル割合ＲＳをそれぞれ有していてもよい。
　チャネル割合ＲＣは、第１デバイス領域６（半導体チップ２）の温度上昇に関係する。たとえば、チャネル割合ＲＣを増加させると、第１デバイス領域６の温度が上昇し易くなる。一方で、チャネル割合ＲＣを減少させると、第１デバイス領域６の温度が上昇し難くなる。したがって、チャネル割合ＲＣは、第１デバイス領域６の温度分布に基づいて単位トランジスタ１０毎に調整されてもよい。
　比較的小さい値のチャネル割合ＲＣを有する１つまたは複数の単位トランジスタ１０が温度の高まり易い領域に配置され、比較的大きい値のチャネル割合ＲＣを有する１つまたは複数の単位トランジスタ１０が温度の高まり難い領域に配置されてもよい。第１デバイス領域６の中央部が、温度の高まり易い領域として例示される。第１デバイス領域６の周縁部が、温度の高まり難い領域として例示される。
　比較的低い第１のチャネル割合ＲＣを有する１つまたは複数の単位トランジスタ１０を、温度の高まり易い領域（たとえば中央部）に配置してもよい。第１のチャネル割合ＲＣは、一例として、２０％以上４０％以下（たとえば２５％）であってもよい。第１のチャネル割合ＲＣを超える第２のチャネル割合ＲＣを有する１つまたは複数の単位トランジスタ１０を、温度の高まり難い領域（たとえば周縁部）に配置してもよい。第２のチャネル割合ＲＣは、一例として、６０％以上８０％以下（たとえば７５％）であってもよい。
　第１のチャネル割合ＲＣを超えて第２のチャネル割合ＲＣ未満の第３のチャネル割合ＲＣを有する１つまたは複数の単位トランジスタ１０を温度の高まり易い領域および温度の高まり難い領域の間に配置してもよい。第３のチャネル割合ＲＣは、４０％を超えて６０％未満（たとえば５０％）であってもよい。第１～第３のチャネル割合ＲＣの総チャネル割合ＲＴは、５０％に調整されてもよい。つまり、第１デバイス領域６の温度分布に基づいて単位トランジスタ１０毎にチャネル割合ＲＣを調整しながら、総チャネル割合ＲＴが調整されてもよい。
　また、第１のチャネル割合ＲＣを有する単位トランジスタ１０、第２のチャネル割合ＲＣを有する単位トランジスタ１０、および、第３のチャネル割合ＲＣを有する単位トランジスタ１０が、規則的な順序で繰り返し配列されていてもよい。複数種の単位トランジスタ１０は、第２方向Ｙに繰り返しこの順で配列されていてもよい。この場合、総チャネル割合ＲＴは、５０％に調整されてもよい。このような構造によれば、比較的簡単な設計で、第１デバイス領域６の温度分布に偏りが形成されるのを抑制できる。
　図１６Ａ～図１６Ｃは、パワートランジスタ８の制御例を示す断面斜視図である。図１６Ａ～図１６Ｃでは、オフ状態のチャネル（ソース領域６０）が塗りつぶしハッチングによって示されている。
　図１６Ａを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力された場合、全ての単位トランジスタ１０（ｎ個の系統トランジスタ９）が同時にオン状態に制御される。これにより、パワートランジスタ８は、総チャネル割合ＲＴ（つまりｎ個の系統チャネル割合ＲＳ）で駆動する。したがって、パワートランジスタ８のチャネル利用率が相対的に増加し、オン抵抗Ｒｏｎが相対的に減少する。総チャネル割合ＲＴは、オン抵抗Ｒｏｎの最小値を決定付ける。
　図１６Ｂを参照して、ｘ個（１≦ｘ＜ｎ）のゲート配線１４にゲート閾値電圧を超えるゲート信号Ｇ（つまりオン信号）が入力され、（ｎ－ｘ）個のゲート配線１４にゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力された場合、ｘ個の系統トランジスタ９がオン状態になる一方、（ｎ－ｘ）個の系統トランジスタ９がオフ状態になる。この場合、パワートランジスタ８は、ｘ個の系統チャネル割合ＲＳ（つまり総チャネル割合ＲＴ未満）で駆動する。したがって、パワートランジスタ８のチャネル利用率が相対的に減少し、オン抵抗Ｒｏｎが相対的に増加する。
　図１６Ｃを参照して、ｎ個のゲート配線１４の全てにゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力された場合、全ての単位トランジスタ１０（ｎ個の系統トランジスタ９）が同時にオフ状態になる。したがって、パワートランジスタ８は停止する。
　パワートランジスタ８は、たとえば、誘導性負荷Ｌに電気的に接続される。この場合、パワートランジスタ８にゲート閾値電圧を超えるゲート信号Ｇが入力されると、パワートランジスタ８は停止状態からオン遷移動作を経て通常動作に至る。
　一方、通常動作時のパワートランジスタ８にゲート閾値電圧未満のゲート信号Ｇが入力されると、パワートランジスタ８は通常動作からオフ遷移動作を経てアクティブクランプ動作に至る。アクティブクランプ動作とは、誘導性負荷Ｌの誘導性エネルギに起因する逆起電力をパワートランジスタ８によって消費（吸収）させる動作のことを言う。パワートランジスタ８は、アクティブクランプ動作を経て停止状態になる。
　パワートランジスタ８は、少なくとも２系統（つまりｎ≧２）からなり、少なくとも２つの系統トランジスタ９を含んでいてもよい。少なくとも２つの系統トランジスタ９は、１つまたは複数の単位トランジスタ１０をそれぞれ含む。少なくとも２つの系統トランジスタ９は、少なくとも２つのゲート配線１４にそれぞれ電気的に接続され、少なくとも２つのゲート信号Ｇによって個別制御される。したがって、２系統以上のパワートランジスタ８によれば、異なるオン抵抗Ｒｏｎからそれぞれなる少なくとも２つの動作モードを実現できる。
　第１～第２の系統トランジスタ９を含む２系統のパワートランジスタ８は、第１動作モード、第２動作モードおよび第３動作モードで制御される。第１動作モードでは、第１～第２の系統トランジスタ９が同時にオン状態に制御される。第２動作モードでは、第１～第２の系統トランジスタ９のいずれか一方がオン状態に制御され、他方がオフ状態に制御される。第３動作モードでは、第１～第２の系統トランジスタ９が同時にオフ状態に制御される。
　つまり、パワートランジスタ８は、第１動作モードにおいて総チャネル割合ＲＴ（たとえば５０％）で駆動される。また、パワートランジスタ８は、第２動作モードにおいて第１～第２の系統トランジスタ９のいずれか一方の系統チャネル割合ＲＳ（たとえば総チャネル割合ＲＴ未満の２５％）で駆動される。また、パワートランジスタ８は、第３動作モードにおいて停止状態になる。
　パワートランジスタ８は、オン遷移動作時、通常動作時およびオフ遷移動作時において第１動作モードで駆動されてもよい。この場合、第１～第２の系統トランジスタ９を利用して電流を流すことができる。つまり、パワートランジスタ８は、オン遷移動作時、通常動作時およびオフ遷移動作時において総チャネル割合ＲＴ（＝５０％）で駆動される。
　一方、パワートランジスタ８は、アクティブクランプ動作時において第２動作モードで駆動されてもよい。この場合、第１～第２の系統トランジスタ９のいずれか一方のみを利用して電流を流すことができる。つまり、パワートランジスタ８は、アクティブクランプ動作時において総チャネル割合ＲＴ（＝５０％）未満のチャネル割合（＝２５％）で駆動される。
　つまり、パワートランジスタ８は、アクティブクランプ動作時において通常動作時のオン抵抗Ｒｏｎを超えるオン抵抗Ｒｏｎによって駆動される。これにより、急激な温度上昇を抑制しながら、逆起電力を消費（吸収）できる。その結果、アクティブクランプ耐量を向上できる。誘導性負荷Ｌに起因する逆起電力の全てが消費されると、パワートランジスタ８は、第３動作モード（＝停止状態）になる。
　パワートランジスタ８は、少なくとも３系統（つまりｎ≧３）からなり、少なくとも３つの系統トランジスタ９を含むことが好ましい。少なくとも３つの系統トランジスタ９は、１つまたは複数の単位トランジスタ１０をそれぞれ含む。少なくとも３つの系統トランジスタ９は、少なくとも３つのゲート配線１４にそれぞれ電気的に接続され、少なくとも３つのゲート信号Ｇによって個別制御される。したがって、３系統以上のパワートランジスタ８によれば、異なるオン抵抗Ｒｏｎからそれぞれなる少なくとも３つの動作モードを実現できる。
　第１～第３の系統トランジスタ９を含む３系統のパワートランジスタ８は、第１動作モード、第２動作モード、第３動作モードおよび第４動作モードで制御される。第１動作モードでは、第１～第３の系統トランジスタ９が同時にオン状態に制御される。第２動作モードでは、第１～第３の系統トランジスタ９のいずれか２つのみが同時にオン状態に制御される。第３動作モードでは、第１～第３の系統トランジスタ９のいずれか１つのみがオン状態に制御される。第４動作モードでは、第１～第３の系統トランジスタ９が同時にオフ状態に制御される。
　つまり、パワートランジスタ８は、第１動作モードにおいて総チャネル割合ＲＴ（たとえば７５％）で駆動される。また、パワートランジスタ８は、第２動作モードにおいて第１～第３の系統トランジスタ９の系統チャネル割合ＲＳのいずれか２つの和（たとえば５０％）で駆動される。また、パワートランジスタ８は、第３動作モードにおいて第１～第３の系統トランジスタ９の系統チャネル割合ＲＳのいずれか１つ（たとえば２５％）で駆動される。また、パワートランジスタ８は、第４動作モードにおいて停止状態になる。
　パワートランジスタ８は、オン遷移動作時において第１動作モードで駆動されてもよい。この場合、第１～第３系統のトランジスタ９を利用して電流を流すことができる。つまり、パワートランジスタ８は、オン遷移動作時において総チャネル割合ＲＴ（＝７５％）で駆動される。これにより、オン抵抗Ｒｏｎを低減できる。したがって、オン遷移動作時に過大なラッシュ電流が流れ得る状況でも、消費電力を抑制できる。
　パワートランジスタ８は、通常動作時において第２動作モードで駆動されてもよい。この場合、第１～第３の系統トランジスタ９のいずれか２つのみを利用して電流を流すことができる。これにより、パワートランジスタ８は、通常動作時においてオン遷移動作時のチャネル割合（＝７５％）未満のチャネル割合（＝５０％）で駆動される。
　パワートランジスタ８は、オフ遷移動作時において第１動作モードで駆動されてもよい。この場合、第１～第３系統のトランジスタ９を利用して電流を流すことができる。つまり、パワートランジスタ８は、オフ遷移動作時において通常動作時のチャネル割合（＝５０％）を超える総チャネル割合ＲＴ（＝７５％）で駆動される。
　パワートランジスタ８は、アクティブクランプ動作時において第３動作モードで駆動されてもよい。この場合、第１～第３の系統トランジスタ９のいずれか１つのみを利用して電流を流すことができる。つまり、パワートランジスタ８は、アクティブクランプ動作時において通常動作時のチャネル割合（＝５０％）未満のチャネル割合（＝２５％）で駆動される。
　つまり、パワートランジスタ８は、アクティブクランプ動作時において通常動作時のオン抵抗Ｒｏｎを超えるオン抵抗Ｒｏｎによって駆動される。これにより、急激な温度上昇を抑制しながら、逆起電力を消費（吸収）できる。その結果、アクティブクランプ耐量を向上できる。誘導性負荷Ｌに起因する逆起電力の全てが消費されると、パワートランジスタ８は、第４動作モード（＝停止状態）になる。
　図１７は、図３に示す領域XVIIの拡大図である。図１８は、図１７に示すXVIII-XVIII線に沿う断面図である。図１９は、図１８に示す構造の要部の拡大断面図である。図２０は、図１７に示すXX-XX線に沿う断面図である。図２１は、図２０に示す構造の要部の拡大断面図である。
　図１７～図２１を参照して、半導体装置１は、第２デバイス領域７において第１主面３に区画されたＣＭＩＳ領域１００（Complementary Metal Insulator Semiconductor region）を含む。ＣＭＩＳ領域１００は、第１デバイス領域６とは異なる電圧（電位）が印加される領域であり、コントロールＩＣ１１のうちの一つの回路を構成するＣＭＩＳ１００ａが形成された領域である。つまり、コントロールＩＣ１１は、第２デバイス領域７の第１主面３において任意の領域に形成されたＣＭＩＳ１００ａを含む。
　ＣＭＩＳ１００ａは、具体的には、相補的に接続されたｎ型の第１ＭＩＳＦＥＴ１０１およびｐ型の第２ＭＩＳＦＥＴ１０２を含む。第１ＭＩＳＦＥＴ１０１は、パワートランジスタ８とは異なる電圧印加条件で駆動制御される。第２ＭＩＳＦＥＴ１０２は、パワートランジスタ８および第１ＭＩＳＦＥＴ１０１とは異なる電圧印加条件で駆動制御される。以下、ＣＭＩＳ領域１００内の具体的な構造について説明する。
　図１７～図１９を参照して、半導体装置１は、ＣＭＩＳ領域１００の第１主面３において第１ＭＩＳ領域１０３を区画する領域分離構造の一例としての第２トレンチ分離構造１０４（second trench separation structure）を含む。第１ＭＩＳ領域１０３は、第１デバイス領域６とは異なる電圧印加条件で制御されるデバイス領域である。第２トレンチ分離構造１０４は、ＤＴＩ（deep trench isolation）構造、または、ＳＴＩ（shallow trench isolation）構造と称されてもよい。
　第２トレンチ分離構造１０４は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第１ＭＩＳ領域１０３を区画している。第２トレンチ分離構造１０４は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する四角環状に形成され、四角形状の第１ＭＩＳ領域１０３を区画している。第２トレンチ分離構造１０４の平面形状は任意であり、多角環状に形成されていてもよい。第１ＭＩＳ領域１０３は、第２トレンチ分離構造１０４の平面形状に応じて多角形状に区画されていてもよい。
　第２トレンチ分離構造１０４は、第１トレンチ分離構造４３と同様に、分離幅ＷＩおよび分離深さＤＩ（つまりアスペクト比ＤＩ／ＷＩ）を有している。第２トレンチ分離構造１０４の底壁は、第２半導体領域４２の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。
　第２トレンチ分離構造１０４は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状に接続する角部を有している。この形態では、第２トレンチ分離構造１０４の四隅が、円弧状に形成されている。つまり、第１ＭＩＳ領域１０３は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。第２トレンチ分離構造１０４の角部は、円弧方向に沿って一定の分離幅ＷＩを有していることが好ましい。
　第２トレンチ分離構造１０４は、第１トレンチ分離構造４３と同様に、分離トレンチ４４、分離絶縁膜４５（分離絶縁体）および分離電極４６を含むシングル電極構造を有している。第２トレンチ分離構造１０４の「分離トレンチ４４」、「分離絶縁膜４５」および「分離電極４６」は、それぞれ「第２分離トレンチ」、「第２分離絶縁膜」および「第２分離電極」と称されてもよい。第２トレンチ分離構造１０４の分離トレンチ４４、分離絶縁膜４５および分離電極４６についての説明は、第１トレンチ分離構造４３の分離トレンチ４４、分離絶縁膜４５および分離電極４６についての説明が適用されるため、省略する。
　半導体装置１は、第１ＭＩＳ領域１０３において第１主面３の表層部に形成されたｐ型の第１ウェル領域１０５を含む。第１ウェル領域１０５は、第１ＭＩＳ領域１０３において第１主面３の表層部の全域に形成され、第２トレンチ分離構造１０４に接している。第１ウェル領域１０５は、第２トレンチ分離構造１０４の底壁に対して第１主面３側の領域に形成されている。第１ウェル領域１０５の底部は、第２トレンチ分離構造１０４の中間部に対して第２トレンチ分離構造１０４の底壁側の領域に形成されている。つまり、第１ウェル領域１０５の底部は、ボディ領域４７の底部の深さ位置に対して第２トレンチ分離構造１０４の底壁側の領域に形成されている。
　半導体装置１は、第１ウェル領域１０５の表層部に形成されたｎ型の第１ドリフト領域１０７を含む。第１ドリフト領域１０７は、第２トレンチ分離構造１０４から間隔を空けて第１ウェル領域１０５の表層部に形成されている。第１ドリフト領域１０７は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第１ドリフト領域１０７は、第１ウェル領域１０５の底部から第１主面３側に間隔を空けて形成されている。第１ドリフト領域１０７は、第１ウェル領域１０５の一部を挟んで第２半導体領域４２に対向している。
　半導体装置１は、第１ドリフト領域１０７の表層部に形成されたｎ型の第１ドレイン領域１０８を含む。第１ドレイン領域１０８は、第１ドリフト領域１０７のｎ型不純物濃度を超えるｎ型不純物濃度を有している。第１ドレイン領域１０８は、第１ドリフト領域１０７の周縁から間隔を空けて第１ドリフト領域１０７の表層部に形成されている。第１ドレイン領域１０８は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第１ドレイン領域１０８は、第１ドリフト領域１０７の底部から第１主面３側に間隔を空けて形成されている。第１ドレイン領域１０８は、第１ドリフト領域１０７の一部を挟んで第１ウェル領域１０５に対向している。
　半導体装置１は、第１ドリフト領域１０７から間隔を空けて第１ウェル領域１０５の表層部に形成されたｎ型の第１ソース領域１０９を含む。第１ソース領域１０９は、第１ドレイン領域１０８のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有している。第１ソース領域１０９は、第２トレンチ分離構造１０４から間隔を空けて形成されている。第１ソース領域１０９は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第１ソース領域１０９は、第１ドリフト領域１０７の底部の深さ位置から第１主面３側に間隔を空けて形成されている。
　半導体装置１は、第１ウェル領域１０５の表層部において第１ドリフト領域１０７および第１ソース領域１０９の間の領域に形成された第１チャネル領域１１０を含む。第１チャネル領域１１０は、第１ＭＩＳＦＥＴ１０１のチャネルを形成している。
　半導体装置１は、第１ウェル領域１０５の表層部に形成されたｐ型の第１コンタクト領域１１１を含む。第１コンタクト領域１１１は、第１ウェル領域１０５のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第１コンタクト領域１１１は、第２トレンチ分離構造１０４から間隔を空けて形成されている。第１コンタクト領域１１１は、平面視において第２トレンチ分離構造１０４に沿って延びる帯状に形成されている。第１コンタクト領域１１１は、第１ドリフト領域１０７、第１ソース領域１０９を取り囲む環状に形成されていることが好ましい。第１コンタクト領域１１１は、第２トレンチ分離構造１０４に接していてもよい。
　半導体装置１は、第１ＭＩＳ領域１０３において第１主面３を部分的に被覆する第２フィールド絶縁膜１２０を含む。第２フィールド絶縁膜１２０は、この形態では、酸化シリコン膜を含む。第２フィールド絶縁膜１２０は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
　第２フィールド絶縁膜１２０は、第１ドリフト領域１０７を被覆している。第２フィールド絶縁膜１２０は、第１ドレイン領域１０８および第１コンタクト領域１１１の間の領域を被覆している。第２フィールド絶縁膜１２０は、第１ソース領域１０９および第１コンタクト領域１１１の間の領域を被覆している。第２フィールド絶縁膜１２０は、第２トレンチ分離構造１０４および第１コンタクト領域１１１の間の領域を被覆している。第２フィールド絶縁膜１２０は、第１ＭＩＳ領域１０３の周縁部において第２トレンチ分離構造１０４の内周壁から露出した分離絶縁膜４５に連なっている。
　第２フィールド絶縁膜１２０は、第１主面３をそれぞれ露出させる複数の第１開口１２１を含む。複数の第１開口１２１は、少なくとも１つの第１ドレイン開口１２１Ａ、少なくとも１つの第１チャネル開口１２１Ｂ、および、少なくとも１つの第１コンタクト開口１２１Ｃを含む。
　第１ドレイン開口１２１Ａは、第１ドレイン領域１０８を露出させている。第１ドレイン開口１２１Ａの個数は任意である。１つの第１ドレイン開口１２１Ａが形成されていてもよいし、複数の第１ドレイン開口１２１Ａが形成されていてもよい。第１チャネル開口１２１Ｂは、第１ソース領域１０９および第１チャネル領域１１０を露出させている。第１チャネル開口１２１Ｂは、第１ドリフト領域１０７を露出させていてもよい。第１チャネル開口１２１Ｂの個数は任意である。１つの第１チャネル開口１２１Ｂが形成されていてもよいし、複数の第１チャネル開口１２１Ｂが形成されていてもよい。
　第１コンタクト開口１２１Ｃは、第１コンタクト領域１１１を露出させている。第１コンタクト開口１２１Ｃの個数は任意である。１つの第１コンタクト開口１２１Ｃが形成されていてもよいし、複数の第１コンタクト開口１２１Ｃが形成されていてもよい。この場合、複数の第１コンタクト開口１２１Ｃが第１コンタクト領域１１１に沿って間隔を空けて形成されていることが好ましい。
　複数の第１開口１２１は、平面視において四角形状にそれぞれ形成されていてもよい。つまり、複数の第１開口１２１は、平面視において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺をそれぞれ有していてもよい。
　第２フィールド絶縁膜１２０は、複数の第１開口１２１をそれぞれ区画する複数の第２絶縁側壁１２０ａを有している。複数の第２絶縁側壁１２０ａは、複数の第１開口１２１の内壁の全周に亘ってそれぞれ形成されている。つまり、複数の第２絶縁側壁１２０ａは、複数の第１開口１２１において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺にそれぞれ形成されている。各第２絶縁側壁１２０ａは、第１主面３に対して鋭角を成すように斜め下り傾斜している。各第２絶縁側壁１２０ａは、具体的には、第２フィールド絶縁膜１２０の主面側に位置する上端部、および、第１主面３側に位置する下端部を有し、上端部から下端部に向けて斜め下り傾斜している。
　各第２絶縁側壁１２０ａは、第１主面３との間で２０°以上４０°以下の第２傾斜角度θ２（２０°≦θ２≦４０°）を成している。第２傾斜角度θ２は、断面視において各第２絶縁側壁１２０ａの上端部および下端部を結ぶ直線を設定した場合に、当該直線が第２フィールド絶縁膜１２０の内部において第１主面３に対して成す角度（絶対値）である。
　第２傾斜角度θ２は、４０°未満（θ２＜４０°）であることが好ましい。第２傾斜角度θ２は、３０°±６°の範囲（２４°≦θ２≦３６°）に収まることが特に好ましい。第２傾斜角度θ２は、典型的には、２８°以上３６°以下の範囲（２８°≦θ２≦３６°）に収まる。第２傾斜角度θ２は、第１フィールド絶縁膜８０の第１傾斜角度θ１とほぼ等しい（θ１≒θ２）ことが好ましい。
　各第２絶縁側壁１２０ａは、上端部および下端部の間の領域において第１主面３に向かって窪んだ湾曲状に傾斜していてもよい。この場合も、第２傾斜角度θ２は、断面視において各第２絶縁側壁１２０ａの上端部および下端部を結ぶ直線を設定した場合に当該直線が第１主面３に対して成す角度（絶対値）となる。
　第２フィールド絶縁膜１２０は、第２フィールド厚さＴＦ２を有している。第２フィールド厚さＴＦ２は、第２フィールド絶縁膜１２０のうち第２絶縁側壁１２０ａを形成する部分以外の部分の法線方向Ｚに沿う厚さである。第２フィールド厚さＴＦ２は、分離絶縁膜４５の第１分離厚さＴＩ１とほぼ等しくてもよい（ＴＦ２≒ＴＩ１）。第２フィールド厚さＴＦ２は、分離絶縁膜４５の第２分離厚さＴＩ２を超えている（ＴＩ２＜ＴＦ２）であることが好ましい。
　第２フィールド厚さＴＦ２は、上絶縁膜５４の第１厚さＴ１以上（Ｔ１≦ＴＦ２）であることが好ましい。第２フィールド厚さＴＦ２は、第１厚さＴ１を超えている（Ｔ１＜ＴＦ２）ことが特に好ましい。第２フィールド厚さＴＦ２は、下絶縁膜５５の第１下厚さＴ２１（＝第２厚さＴ２）とほぼ等しくてもよい（ＴＦ２≒Ｔ２１）。第２フィールド厚さＴＦ２は、下絶縁膜５５の第２下厚さＴ２２を超えている（Ｔ２２＜ＴＦ２）ことが好ましい。
　第２フィールド厚さＴＦ２は、中間厚さＴＭを超えている（ＴＭ＜ＴＦ２）ことが好ましい。第２フィールド厚さＴＦ２は、コンタクト絶縁膜７３の第１コンタクト厚さＴ３１（＝第３厚さＴ３）とほぼ等しくてもよい（ＴＦ２≒Ｔ３１）。第２フィールド厚さＴＦ２は、コンタクト絶縁膜７３の第２コンタクト厚さＴ３２を超えている（Ｔ３２＜ＴＦ２）ことが好ましい。第２フィールド厚さＴＦ２は、第１フィールド絶縁膜８０の第１フィールド厚さＴＦ１とほぼ等しい（ＴＦ１≒ＴＦ２）ことが好ましい。
　第２フィールド厚さＴＦ２は、０．１μｍ以上１μｍ以下であってもよい。第２フィールド厚さＴＦ２は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第２フィールド厚さＴＦ２は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
　半導体装置１は、第１ＭＩＳ領域１０３において第１主面３に形成された第２隠蔽面１３１（hidden surface）および第２露出面１３２（exposed surface）を含む。第２隠蔽面１３１は、第１主面３において第２フィールド絶縁膜１２０によって被覆された部分に形成されている。第２露出面１３２は、第１主面３において第２フィールド絶縁膜１２０から露出した部分に形成されている。換言すると、第１主面３は、第１ＭＩＳ領域１０３において第２フィールド絶縁膜１２０によって区画された第２隠蔽面１３１および第２露出面１３２を含む。
　第２露出面１３２は、この形態では、第２隠蔽面１３１に対して半導体チップ２の厚さ方向（第２主面４側）に窪んでいる。第２露出面１３２は、具体的には、第２フィールド絶縁膜１２０の各第２絶縁側壁１２０ａを起点に第２隠蔽面１３１に対して半導体チップ２の厚さ方向に一段窪んでいる。
　第２露出面１３２は、法線方向Ｚに関して、第１ソース領域１０９の底部（第１ドレイン領域１０８の底部および第１コンタクト領域１１１の底部）および第２隠蔽面１３１の間の深さ位置に形成されている。第２露出面１３２は、法線方向Ｚに関して第２隠蔽面１３１に対して０μｍを超えて０．５μｍ以下（好ましくは０．２μｍ以下）の範囲で窪んでいることが好ましい。
　半導体装置１は、第１ＭＩＳ領域１０３において第１主面３を選択的に被覆する第２主面絶縁膜１３３を含む。第２主面絶縁膜１３３は、この形態では、酸化シリコン膜を含む。第２主面絶縁膜１３３は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。第２主面絶縁膜１３３は、第１主面３において複数の第１開口１２１から露出した部分を被覆している。つまり、第２主面絶縁膜１３３は、少なくとも第１ドレイン領域１０８、第１ソース領域１０９、第１チャネル領域１１０および第１コンタクト領域１１１を被覆している。
　第２主面絶縁膜１３３は、第２露出面１３２を被覆し、第２フィールド絶縁膜１２０の各第２絶縁側壁１２０ａに連なっている。第２主面絶縁膜１３３は、第２フィールド絶縁膜１２０の厚さ方向中間部から半導体チップ２側（第２露出面１３２側）に間隔を空けて形成されている。第２主面絶縁膜１３３は、具体的には、断面視において第２フィールド絶縁膜１２０の厚さ方向中間部を第２露出面１３２（第１主面３）に沿って通過するラインを設定した場合、当該ラインから半導体チップ２側に間隔を空けて形成されている。
　第２主面絶縁膜１３３は、第１領域１３３ａおよび第２領域１３３ｂを含む。第１領域１３３ａは、第２隠蔽面１３１に対して半導体チップ２側に位置している。第２領域１３３ｂは、第２隠蔽面１３１に対して半導体チップ２とは反対側（第２フィールド絶縁膜１２０の主面側）に位置している。第１領域１３３ａは、具体的には、断面視において第２隠蔽面１３１の上から第２隠蔽面１３１に平行に延びる延長線を設定した場合、当該延長線に対して半導体チップ２側に位置している。第２領域１３３ｂは、前記延長線を挟んで第１領域１３３ａとは反対側（つまり半導体チップ２とは反対側）に位置している。
　第２主面絶縁膜１３３は、第２フィールド絶縁膜１２０の第２フィールド厚さＴＦ２未満の第２絶縁厚さＴＭＩ２（ＴＭＩ２＜ＴＦ２）を有している。第２絶縁厚さＴＭＩ２は、第２フィールド厚さＴＦ２の５分の１以下（ＴＭＩ２≦１／５×ＴＦ２）であることが好ましい。第２絶縁厚さＴＭＩ２は、第１主面絶縁膜８３の第１絶縁厚さＴＭＩ１とほぼ等しくてもよい（ＴＭＩ２≒ＴＭＩ１）。
　半導体装置１は、第１ＭＩＳ領域１０３外の領域を被覆する前述の外側フィールド絶縁膜８４を含む。外側フィールド絶縁膜８４は、第１ＭＩＳ領域１０３外の領域において第２トレンチ分離構造１０４の周囲を被覆している。外側フィールド絶縁膜８４は、第１ＭＩＳ領域１０３外の領域では、平面視において第２トレンチ分離構造１０４を取り囲んでおり、第２トレンチ分離構造１０４の外周壁から露出した分離絶縁膜４５に連なっている。
　半導体装置１は、第１チャネル開口１２１Ｂ内において第２主面絶縁膜１３３を挟んで第１チャネル領域１１０に対向する第１ゲート電極１３４（主面電極）を含む。第１ゲート電極１３４は、この形態では、導電性ポリシリコンを含む。第１ゲート電極１３４には、ゲート電位が印加される。第１ゲート電極１３４は、第１チャネル領域１１０のオンオフを制御する。第１ゲート電極１３４は、具体的には、平面視において第１ドリフト領域１０７、第１ソース領域１０９および第１チャネル領域１１０に対向している。
　第１ゲート電極１３４は、平面視において第１チャネル領域１１０に沿って延びる帯状に形成されている。第１ゲート電極１３４は、第２主面絶縁膜１３３の上から第２絶縁側壁１２０ａを通って第１ドレイン領域１０８側に位置する第２フィールド絶縁膜１２０の上に引き出された第１引き出し部１３５を有している。第１引き出し部１３５は、第１ドレイン領域１０８から第１ソース領域１０９側に間隔を空けて形成され、第２フィールド絶縁膜１２０を挟んで第１ドリフト領域１０７に対向している。
　第１ゲート電極１３４は、第２フィールド絶縁膜１２０の第２絶縁側壁１２０ａよりも急峻な傾斜角度を有する側壁を有している。第１ゲート電極１３４の側壁の傾斜角度は、第１ゲート電極１３４の側壁の上端部および下端部を結ぶ直線を設定した場合に、当該直線が第１ゲート電極１３４の内部において第１主面３に対して成す角度（絶対値）である。第１ゲート電極１３４の側壁の傾斜角度は、４５°以上９０°以下であってもよい。第１ゲート電極１３４の側壁の傾斜角度は、６０°以上９０°以下であることが好ましい。
　半導体装置１は、第１ゲート電極１３４の側壁を被覆する第１サイドウォール構造１３６を含む。第１サイドウォール構造１３６は、第２フィールド絶縁膜１２０および第２主面絶縁膜１３３の上に位置している。第１サイドウォール構造１３６は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含む。第１サイドウォール構造１３６は、この形態では、酸化シリコンを含む。第１サイドウォール構造１３６は、窒化シリコンを含んでいてもよい。つまり、第１サイドウォール構造１３６は、第２フィールド絶縁膜１２０および第２主面絶縁膜１３３とは異なる絶縁体を含んでいてもよい。
　半導体装置１は、第１ＭＩＳ領域１０３において第１主面３を被覆する前述の層間絶縁層１３を含む。半導体装置１は、層間絶縁層１３に埋設された複数のプラグ電極１４１～１４５を含む。複数のプラグ電極１４１～１４５は、チタン系金属膜およびタングステン膜を含む積層構造を有するタングステンプラグ電極からそれぞれなっていてもよい。複数のプラグ電極１４１～１４５は、少なくとも１つの第６プラグ電極１４１、少なくとも１つの第７プラグ電極１４２、少なくとも１つの第８プラグ電極１４３、少なくとも１つの第９プラグ電極１４４、および、少なくとも１つの第１０プラグ電極１４５を含む。
　第６プラグ電極１４１は、分離電極４６用のソースプラグ電極からなる。第６プラグ電極１４１は、層間絶縁層１３において第２トレンチ分離構造１０４を被覆する部分に埋設され、分離電極４６に電気的に接続されている。第７プラグ電極１４２は、第１ドレイン領域１０８用のドレインプラグ電極からなる。
　第７プラグ電極１４２は、層間絶縁層１３において第１ドレイン領域１０８を被覆する部分に埋設され、第１ドレイン領域１０８に電気的に接続されている。第８プラグ電極１４３は、第１ソース領域１０９用のソースプラグ電極からなる。第８プラグ電極１４３は、層間絶縁層１３において第１ソース領域１０９を被覆する部分に埋設され、第１ソース領域１０９に電気的に接続されている。
　第９プラグ電極１４４は、第１コンタクト領域１１１用のソースプラグ電極からなる。第９プラグ電極１４４は、層間絶縁層１３において第１コンタクト領域１１１を被覆する部分に埋設され、第１コンタクト領域１１１に電気的に接続されている。第１０プラグ電極１４５は、第１ゲート電極１３４用のゲートプラグ電極からなる。第１０プラグ電極１４５は、層間絶縁層１３において第１ゲート電極１３４を被覆する部分に埋設され、第１ゲート電極１３４に電気的に接続されている。第１０プラグ電極１４５は、第１ゲート電極１３４の第１引き出し部１３５に接続されていてもよい。
　半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第１ドレイン配線１４６を含む。１つまたは複数の第１ドレイン配線１４６は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第１ドレイン配線１４６は、層間絶縁層１３内に選択的に引き回され、第７プラグ電極１４２を介して第１ドレイン領域１０８に電気的に接続されている。
　半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第１ソース配線１４７を含む。１つまたは複数の第１ソース配線１４７は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第１ソース配線１４７は、層間絶縁層１３内に選択的に引き回され、第６プラグ電極１４１、第８プラグ電極１４３および第９プラグ電極１４４を介して、分離電極４６、第１ソース領域１０９および第１コンタクト領域１１１に電気的に接続されている。
　半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第１ゲート配線１４８を含む。１つまたは複数の第１ゲート配線１４８は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第１ゲート配線１４８は、層間絶縁層１３内に選択的に引き回され、第１０プラグ電極１４５を介して、第１ゲート電極１３４に電気的に接続されている。
　図１７、図２０および図２１を参照して、半導体装置１は、ＣＭＩＳ領域１００の第１主面３において第２ＭＩＳ領域１５３を区画する領域分離構造の一例としての第３トレンチ分離構造１５４（third trench separation structure）を含む。第２ＭＩＳ領域１５３は、第１デバイス領域６および第１ＭＩＳ領域１０３とは異なる電圧印加条件で制御されるデバイス領域である。第３トレンチ分離構造１５４は、ＤＴＩ（deep trench isolation）構造、または、ＳＴＩ（shallow trench isolation）構造と称されてもよい。
　第３トレンチ分離構造１５４は、平面視において第２トレンチ分離構造１０４から間隔を空けて第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第２ＭＩＳ領域１５３を区画している。第３トレンチ分離構造１５４は、第１ＭＩＳ領域１０３および第２ＭＩＳ領域１５３の間の領域において第２トレンチ分離構造１０４と一体的に形成されていてもよい。
　第３トレンチ分離構造１５４は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する四角環状に形成され、四角形状の第２ＭＩＳ領域１５３を区画している。第３トレンチ分離構造１５４の平面形状は任意であり、多角環状に形成されていてもよい。第２ＭＩＳ領域１５３は、第３トレンチ分離構造１５４の平面形状に応じて多角形状に区画されていてもよい。
　第３トレンチ分離構造１５４は、第１トレンチ分離構造４３と同様に、分離幅ＷＩおよび分離深さＤＩ（つまりアスペクト比ＤＩ／ＷＩ）を有している。第３トレンチ分離構造１５４の底壁は、第２半導体領域４２の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。
　第３トレンチ分離構造１５４は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状に接続する角部を有している。この形態では、第３トレンチ分離構造１５４の四隅が、円弧状に形成されている。つまり、第２ＭＩＳ領域１５３は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。第３トレンチ分離構造１５４の角部は、円弧方向に沿って一定の分離幅ＷＩを有していることが好ましい。
　第３トレンチ分離構造１５４は、第１トレンチ分離構造４３と同様に、分離トレンチ４４、分離絶縁膜４５（分離絶縁体）および分離電極４６を含むシングル電極構造を有している。第３トレンチ分離構造１５４の「分離トレンチ４４」、「分離絶縁膜４５」および「分離電極４６」は、それぞれ「第３分離トレンチ」、「第３分離絶縁膜」および「第３分離電極」と称されてもよい。第３トレンチ分離構造１５４の分離トレンチ４４、分離絶縁膜４５および分離電極４６についての説明は、第１トレンチ分離構造４３の分離トレンチ４４、分離絶縁膜４５および分離電極４６についての説明が適用されるため、省略する。
　半導体装置１は、第２ＭＩＳ領域１５３において第１主面３の表層部に形成されたｐ型の第２ウェル領域１５５を含む。第２ウェル領域１５５は、第２ＭＩＳ領域１５３において第１主面３の表層部の全域に形成され、第３トレンチ分離構造１５４に接している。第２ウェル領域１５５は、第３トレンチ分離構造１５４の底壁に対して第１主面３側の領域に形成されている。第２ウェル領域１５５の底部は、第３トレンチ分離構造１５４の中間部に対して第３トレンチ分離構造１５４の底壁側の領域に形成されている。つまり、第２ウェル領域１５５の底部は、ボディ領域４７の底部の深さ位置に対して第３トレンチ分離構造１５４の底壁側の領域に形成されている。
　半導体装置１は、第３トレンチ分離構造１５４から間隔を空けて第２ウェル領域１５５の表層部に形成されたｎ型の第３ウェル領域１５６を含む。第３ウェル領域１５６は、平面視において第３トレンチ分離構造１５４に平行な４辺を有する四角形状に形成されていてもよい。第３ウェル領域１５６は、第２ウェル領域１５５の底部に対して第１主面３側の領域に形成されている。第３ウェル領域１５６は、第２ウェル領域１５５の一部を挟んで第２半導体領域４２に対向している。
　半導体装置１は、第３ウェル領域１５６の表層部に形成されたｐ型の第２ドリフト領域１５７を含む。第２ドリフト領域１５７は、第３ウェル領域１５６の周縁から間隔を空けて第３ウェル領域１５６の表層部に形成されている。第２ドリフト領域１５７は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第２ドリフト領域１５７は、第３ウェル領域１５６の底部から第１主面３側に間隔を空けて形成されている。第２ドリフト領域１５７は、第３ウェル領域１５６の一部を挟んで第２ウェル領域１５５に対向している。
　半導体装置１は、第２ドリフト領域１５７の表層部に形成されたｐ型の第２ドレイン領域１５８を含む。第２ドレイン領域１５８は、第２ドリフト領域１５７のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第２ドレイン領域１５８は、第２ドリフト領域１５７の周縁から間隔を空けて第２ドリフト領域１５７の表層部に形成されている。第２ドレイン領域１５８は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第２ドレイン領域１５８は、第２ドリフト領域１５７の底部から第１主面３側に間隔を空けて形成されている。第２ドレイン領域１５８は、第２ドリフト領域１５７の一部を挟んで第２ウェル領域１５５に対向している。
　半導体装置１は、第２ドリフト領域１５７から間隔を空けて第３ウェル領域１５６の表層部に形成されたｐ型の第２ソース領域１５９を含む。第２ソース領域１５９は、第２ドレイン領域１５８のｐ型不純物濃度から第２ドリフト領域１５７のｐ型不純物濃度を差し引いたｐ型不純物濃度を有している。第２ソース領域１５９は、第３トレンチ分離構造１５４から間隔を空けて形成されている。第２ソース領域１５９は、平面視において一方方向（第１方向Ｘ）に延びる帯状に形成されていてもよい。第２ソース領域１５９は、第２ドリフト領域１５７の底部の深さ位置から第１主面３側に間隔を空けて形成されている。
　半導体装置１は、第２ウェル領域１５５の表層部において第２ドリフト領域１５７および第２ソース領域１５９の間の領域に形成された第２チャネル領域１６０を含む。第２チャネル領域１６０は、第２ＭＩＳＦＥＴ１０２のチャネルを形成している。
　半導体装置１は、第２ウェル領域１５５の表層部に形成されたｐ型の第２コンタクト領域１６１を含む。第２コンタクト領域１６１は、第２ウェル領域１５５のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第２コンタクト領域１６１は、第３トレンチ分離構造１５４および第３ウェル領域１５６から間隔を空けて第３トレンチ分離構造１５４および第３ウェル領域１５６の間の領域に形成されている。第２コンタクト領域１６１は、平面視において第３トレンチ分離構造１５４に沿って延びる帯状に形成されている。第２コンタクト領域１６１は、第３ウェル領域１５６を取り囲む環状に形成されていることが好ましい。第２コンタクト領域１６１は、第３トレンチ分離構造１５４に接していてもよい。
　半導体装置１は、第２ＭＩＳ領域１５３において第１主面３を部分的に被覆する第３フィールド絶縁膜１７０を含む。第３フィールド絶縁膜１７０は、この形態では、酸化シリコン膜を含む。第３フィールド絶縁膜１７０は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。
　第３フィールド絶縁膜１７０は、第２ドリフト領域１５７を被覆している。第３フィールド絶縁膜１７０は、第２ドレイン領域１５８および第２コンタクト領域１６１の間の領域を被覆している。第３フィールド絶縁膜１７０は、第２ソース領域１５９および第２コンタクト領域１６１の間の領域を被覆している。第３フィールド絶縁膜１７０は、第３トレンチ分離構造１５４および第２コンタクト領域１６１の間の領域を被覆している。第３フィールド絶縁膜１７０は、第２ＭＩＳ領域１５３の周縁部において第３トレンチ分離構造１５４の内周壁から露出した分離絶縁膜４５に連なっている。
　第３フィールド絶縁膜１７０は、第１主面３をそれぞれ露出させる複数の第２開口１７１を含む。複数の第２開口１７１は、少なくとも１つの第２ドレイン開口１７１Ａ、少なくとも１つの第２チャネル開口１７１Ｂ、および、少なくとも１つの第２コンタクト開口１７１Ｃを含む。
　第２ドレイン開口１７１Ａは、第２ドレイン領域１５８を露出させている。第２ドレイン開口１７１Ａの個数は任意である。１つの第２ドレイン開口１７１Ａが形成されていてもよいし、複数の第２ドレイン開口１７１Ａが形成されていてもよい。第２チャネル開口１７１Ｂは、第２ソース領域１５９および第２チャネル領域１６０を露出させている。第２チャネル開口１７１Ｂの個数は任意である。１つの第２チャネル開口１７１Ｂが形成されていてもよいし、複数の第２チャネル開口１７１Ｂが形成されていてもよい。
　第２コンタクト開口１７１Ｃは、第２コンタクト領域１６１を露出させている。第２コンタクト開口１７１Ｃの個数は任意である。１つの第２コンタクト開口１７１Ｃが形成されていてもよいし、複数の第２コンタクト開口１７１Ｃが形成されていてもよい。この場合、複数の第２コンタクト開口１７１Ｃが第２コンタクト領域１６１に沿って間隔を空けて形成されていることが好ましい。
　複数の第２開口１７１は、平面視において四角形状にそれぞれ形成されていてもよい。つまり、複数の第２開口１７１は、平面視において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺をそれぞれ有していてもよい。
　第３フィールド絶縁膜１７０は、複数の第２開口１７１をそれぞれ区画する複数の第３絶縁側壁１７０ａを有している。複数の第３絶縁側壁１７０ａは、複数の第２開口１７１の内壁の全周に亘ってそれぞれ形成されている。つまり、複数の第３絶縁側壁１７０ａは、複数の第２開口１７１において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺にそれぞれ形成されている。各第３絶縁側壁１７０ａは、第１主面３に対して鋭角を成すように斜め下り傾斜している。各第３絶縁側壁１７０ａは、具体的には、第３フィールド絶縁膜１７０の主面側に位置する上端部、および、第１主面３側に位置する下端部を有し、上端部から下端部に向けて斜め下り傾斜している。
　各第３絶縁側壁１７０ａは、第１主面３との間で２０°以上４０°以下の第３傾斜角度θ３（２０°≦θ３≦４０°）を成している。第３傾斜角度θ３は、断面視において各第３絶縁側壁１７０ａの上端部および下端部を結ぶ直線を設定した場合に、当該直線が第３フィールド絶縁膜１７０の内部において第１主面３に対して成す角度（絶対値）である。第３傾斜角度θ３は、４０°未満（θ３＜４０°）であることが好ましい。
　第３傾斜角度θ３は、３０°±６°の範囲（２４°≦θ３≦３６°）に収まることが特に好ましい。第３傾斜角度θ３は、典型的には、２８°以上３６°以下の範囲（２８°≦θ３≦３６°）に収まる。第３傾斜角度θ３は、第１フィールド絶縁膜８０の第１傾斜角度θ１とほぼ等しい（θ１≒θ３）ことが好ましい。第３傾斜角度θ３は、第２フィールド絶縁膜１２０の第２傾斜角度θ２とほぼ等しい（θ２≒θ３）ことが好ましい。
　各第３絶縁側壁１７０ａは、上端部および下端部の間の領域において第１主面３に向かって窪んだ湾曲状に傾斜していてもよい。この場合も、第３傾斜角度θ３は、断面視において各第３絶縁側壁１７０ａの上端部および下端部を結ぶ直線を設定した場合に当該直線が第１主面３に対して成す角度（絶対値）となる。
　第３フィールド絶縁膜１７０は、第３フィールド厚さＴＦ３を有している。第３フィールド厚さＴＦ３は、第３フィールド絶縁膜１７０のうち第３絶縁側壁１７０ａを形成する部分以外の部分の法線方向Ｚに沿う厚さである。第３フィールド厚さＴＦ３は、分離絶縁膜４５の第１分離厚さＴＩ１とほぼ等しくてもよい（ＴＦ３≒ＴＩ１）。第３フィールド厚さＴＦ３は、分離絶縁膜４５の第２分離厚さＴＩ２を超えている（ＴＩ２＜ＴＦ３）であることが好ましい。
　第３フィールド厚さＴＦ３は、上絶縁膜５４の第１厚さＴ１以上（Ｔ１≦ＴＦ３）であることが好ましい。第３フィールド厚さＴＦ３は、第１厚さＴ１を超えている（Ｔ１＜ＴＦ３）ことが特に好ましい。第３フィールド厚さＴＦ３は、下絶縁膜５５の第１下厚さＴ２１（＝第２厚さＴ２）とほぼ等しくてもよい（ＴＦ３≒Ｔ２１）。第３フィールド厚さＴＦ３は、下絶縁膜５５の第２下厚さＴ２２を超えている（Ｔ２２＜ＴＦ３）ことが好ましい。
　第３フィールド厚さＴＦ３は、中間厚さＴＭを超えている（ＴＭ＜ＴＦ３）ことが好ましい。第３フィールド厚さＴＦ３は、コンタクト絶縁膜７３の第１コンタクト厚さＴ３１（＝第３厚さＴ３）とほぼ等しくてもよい（ＴＦ３≒Ｔ３１）。第３フィールド厚さＴＦ３は、コンタクト絶縁膜７３の第２コンタクト厚さＴ３２を超えている（Ｔ３２＜ＴＦ３）ことが好ましい。第３フィールド厚さＴＦ３は、第１フィールド絶縁膜８０の第１フィールド厚さＴＦ１とほぼ等しい（ＴＦ１≒ＴＦ３）ことが好ましい。第３フィールド厚さＴＦ３は、第２フィールド絶縁膜１２０の第２フィールド厚さＴＦ２とほぼ等しい（ＴＦ２≒ＴＦ３）ことが好ましい。
　第３フィールド厚さＴＦ３は、０．１μｍ以上１μｍ以下であってもよい。第３フィールド厚さＴＦ３は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第３フィールド厚さＴＦ３は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
　半導体装置１は、第２ＭＩＳ領域１５３外の領域を被覆する前述の外側フィールド絶縁膜８４を含む。外側フィールド絶縁膜８４は、第２ＭＩＳ領域１５３外の領域において第３トレンチ分離構造１５４の周囲を被覆している。外側フィールド絶縁膜８４は、第２ＭＩＳ領域１５３外の領域では、平面視において第３トレンチ分離構造１５４を取り囲んでおり、第３トレンチ分離構造１５４の外周壁から露出した分離絶縁膜４５に連なっている。
　半導体装置１は、第２ＭＩＳ領域１５３において第１主面３に形成された第３隠蔽面１８１（hidden surface）および第３露出面１８２（exposed surface）を含む。第３隠蔽面１８１は、第１主面３において第３フィールド絶縁膜１７０によって被覆された部分に形成されている。第３露出面１８２は、第１主面３において第３フィールド絶縁膜１７０から露出した部分に形成されている。換言すると、第１主面３は、第２ＭＩＳ領域１５３において第３フィールド絶縁膜１７０によって区画された第３隠蔽面１８１および第３露出面１８２を含む。
　第３露出面１８２は、この形態では、第３隠蔽面１８１に対して半導体チップ２の厚さ方向（第２主面４側）に窪んでいる。第３露出面１８２は、具体的には、第３フィールド絶縁膜１７０の各第３絶縁側壁１７０ａを起点に第３隠蔽面１８１に対して半導体チップ２の厚さ方向に一段窪んでいる。
　第３露出面１８２は、法線方向Ｚに関して、第２ソース領域１５９の底部（第２ドレイン領域１５８の底部および第２コンタクト領域１６１の底部）および第３隠蔽面１８１の間の深さ位置に形成されている。第３露出面１８２は、法線方向Ｚに関して第３隠蔽面１８１に対して０μｍを超えて０．５μｍ以下（好ましくは０．２μｍ以下）の範囲で窪んでいることが好ましい。
　半導体装置１は、第２ＭＩＳ領域１５３において第１主面３を選択的に被覆する第３主面絶縁膜１８３を含む。第３主面絶縁膜１８３は、この形態では、酸化シリコン膜を含む。第３主面絶縁膜１８３は、具体的には、半導体チップ２の酸化物からなる酸化シリコン膜を含む。第３主面絶縁膜１８３は、第１主面３において第３フィールド絶縁膜１７０外の領域を被覆している。
　第３主面絶縁膜１８３は、第３露出面１８２を被覆し、第３フィールド絶縁膜１７０の各第３絶縁側壁１７０ａに連なっている。第３主面絶縁膜１８３は、第３フィールド絶縁膜１７０の厚さ方向中間部から半導体チップ２側（第３露出面１８２側）に間隔を空けて形成されている。第３主面絶縁膜１８３は、具体的には、断面視において第３フィールド絶縁膜１７０の厚さ方向中間部を第３露出面１８２（第１主面３）に沿って通過するラインを設定した場合、当該ラインから半導体チップ２側に間隔を空けて形成されている。
　第３主面絶縁膜１８３は、第１領域１８３ａおよび第２領域１８３ｂを含む。第１領域１８３ａは、第３隠蔽面１８１に対して半導体チップ２側に位置している。第２領域１８３ｂは、第３隠蔽面１８１に対して半導体チップ２とは反対側（第３フィールド絶縁膜１７０の主面側）に位置している。第１領域１８３ａは、具体的には、断面視において第３隠蔽面１８１の上から第３隠蔽面１８１に平行に延びる延長線を設定した場合、当該延長線に対して半導体チップ２側に位置している。第２領域１８３ｂは、前記延長線を挟んで第１領域１８３ａとは反対側（つまり半導体チップ２とは反対側）に位置している。
　第３主面絶縁膜１８３は、第３フィールド絶縁膜１７０の第３フィールド厚さＴＦ３未満の第３絶縁厚さＴＭＩ３（ＴＭＩ３＜ＴＦ３）を有している。第３絶縁厚さＴＭＩ３は、第３フィールド厚さＴＦ３の５分の１以下（ＴＭＩ３≦１／５×ＴＦ３）であることが好ましい。第３絶縁厚さＴＭＩ３は、第１主面絶縁膜８３の第１絶縁厚さＴＭＩ１とほぼ等しくてもよい（ＴＭＩ３≒ＴＭＩ１）。
　半導体装置１は、第１チャネル開口１２１Ｂ内において第３主面絶縁膜１８３を挟んで第２チャネル領域１６０に対向する第２ゲート電極１８４（主面電極）を含む。第２ゲート電極１８４は、この形態では、導電性ポリシリコンを含む。第２ゲート電極１８４には、ゲート電位が印加される。第２ゲート電極１８４は、第２チャネル領域１６０のオンオフを制御する。第２ゲート電極１８４は、具体的には、平面視において第２ドリフト領域１５７、第２ソース領域１５９および第２チャネル領域１６０に対向している。
　第２ゲート電極１８４は、平面視において第２チャネル領域１６０に沿って延びる帯状に形成されている。第２ゲート電極１８４は、第３主面絶縁膜１８３の上から第２絶縁側壁１２０ａを通って第２ドレイン領域１５８側に位置する第３フィールド絶縁膜１７０の上に引き出された第２引き出し部１８５を有している。第２引き出し部１８５は、第２ドレイン領域１５８から第２ソース領域１５９側に間隔を空けて形成され、第３フィールド絶縁膜１７０を挟んで第２ドリフト領域１５７に対向している。
　第２ゲート電極１８４は、第３フィールド絶縁膜１７０の第３絶縁側壁１７０ａよりも急峻な傾斜角度を有する側壁を有している。第２ゲート電極１８４の側壁の傾斜角度は、第２ゲート電極１８４の側壁の上端部および下端部を結ぶ直線を設定した場合に、当該直線が第２ゲート電極１８４の内部において第１主面３に対して成す角度（絶対値）である。第２ゲート電極１８４の側壁の傾斜角度は、４５°以上９０°以下であってもよい。第２ゲート電極１８４の側壁の傾斜角度は、６０°以上９０°以下であることが好ましい。
　半導体装置１は、第２ゲート電極１８４の側壁を被覆する第２サイドウォール構造１８６を含む。第２サイドウォール構造１８６は、第３フィールド絶縁膜１７０および第３主面絶縁膜１８３の上に位置している。第２サイドウォール構造１８６は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含む。第２サイドウォール構造１８６は、この形態では、酸化シリコンを含む。第２サイドウォール構造１８６は、窒化シリコンを含んでいてもよい。つまり、第２サイドウォール構造１８６は、第３フィールド絶縁膜１７０および第３主面絶縁膜１８３とは異なる絶縁体を含んでいてもよい。
　半導体装置１は、第２ＭＩＳ領域１５３において第１主面３を被覆する前述の層間絶縁層１３を含む。半導体装置１は、層間絶縁層１３に埋設された複数のプラグ電極１９１～１９５を含む。複数のプラグ電極１９１～１９５は、チタン系金属膜およびタングステン膜を含む積層構造を有するタングステンプラグ電極からそれぞれなっていてもよい。複数のプラグ電極１９１～１９５は、少なくとも１つの第１１プラグ電極１９１、少なくとも１つの第１２プラグ電極１９２、少なくとも１つの第１３プラグ電極１９３、少なくとも１つの第１４プラグ電極１９４、および、少なくとも１つの第１５プラグ電極１９５を含む。
　第１１プラグ電極１９１は、分離電極４６用のソースプラグ電極からなる。第１１プラグ電極１９１は、層間絶縁層１３において第３トレンチ分離構造１５４を被覆する部分に埋設され、分離電極４６に電気的に接続されている。第１２プラグ電極１９２は、第２ドレイン領域１５８用のドレインプラグ電極からなる。第１２プラグ電極１９２は、層間絶縁層１３において第２ドレイン領域１５８を被覆する部分に埋設され、第２ドレイン領域１５８に電気的に接続されている。第１３プラグ電極１９３は、第２ソース領域１５９用のソースプラグ電極からなる。第１３プラグ電極１９３は、層間絶縁層１３において第２ソース領域１５９を被覆する部分に埋設され、第２ソース領域１５９に電気的に接続されている。
　第１４プラグ電極１９４は、第２コンタクト領域１６１用のソースプラグ電極からなる。第１４プラグ電極１９４は、層間絶縁層１３において第２コンタクト領域１６１を被覆する部分に埋設され、第２コンタクト領域１６１に電気的に接続されている。第１５プラグ電極１９５は、第２ゲート電極１８４用のゲートプラグ電極からなる。第１５プラグ電極１９５は、層間絶縁層１３において第２ゲート電極１８４を被覆する部分に埋設され、第２ゲート電極１８４に電気的に接続されている。第１０プラグ電極１４５は、第２ゲート電極１８４の第２引き出し部１８５に接続されていてもよい。
　半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第２ドレイン配線１９６を含む。１つまたは複数の第２ドレイン配線１９６は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第２ドレイン配線１９６は、層間絶縁層１３内に選択的に引き回され、第１２プラグ電極１９２を介して第２ドレイン領域１５８に電気的に接続されている。
　半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第２ソース配線１９７を含む。１つまたは複数の第２ソース配線１９７は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第２ソース配線１９７は、層間絶縁層１３内に選択的に引き回され、第１１プラグ電極１９１、第１３プラグ電極１９３および第１４プラグ電極１９４を介して、分離電極４６、第２ソース領域１５９および第２コンタクト領域１６１に電気的に接続されている。
　半導体装置１は、層間絶縁層１３内に形成された１つまたは複数の第２ゲート配線１９８を含む。１つまたは複数の第２ゲート配線１９８は、層間絶縁層１３内に形成された配線層からなる。１つまたは複数の第２ゲート配線１９８は、層間絶縁層１３内に選択的に引き回され、第１５プラグ電極１９５を介して、第２ゲート電極１８４に電気的に接続されている。
　図２２Ａ～図２２Ｕは、図１２に示す領域（パワートランジスタ８が形成された領域）に対応し、半導体装置１の製造方法の一例を説明するための断面図である。図２３Ａ～図２３Ｕは、図１８に示す領域（ｎ型ＭＩＳＦＥＴ１０２が形成された領域）に対応し、半導体装置１の製造方法の一例を説明するための断面図である。
　図２２Ａおよび図２３Ａを参照して、半導体チップ２のベースとなる円盤状の半導体ウエハ２０１が用意される。半導体ウエハ２０１は、一方側の第１ウエハ主面２０３および他方側の第２ウエハ主面２０４を有している。第１ウエハ主面２０３および第２ウエハ主面２０４は、半導体チップ２の第１主面３および第２主面４にそれぞれ対応している。
　半導体ウエハ２０１は、第２ウエハ主面２０４の表層部にｎ型の第１半導体領域４１を有している。第１半導体領域４１は、この形態では、円盤状の半導体基板からなる。半導体ウエハ２０１は、第１ウエハ主面２０３の表層部にｎ型の第２半導体領域４２を有している。第２半導体領域４２は、この形態では、半導体基板の主面の上に形成されたエピタキシャル層からなる。
　次に、半導体装置１にそれぞれ対応した複数のデバイス形成領域２０５が、第１ウエハ主面２０３に設定される。図２２Ａ～図２２Ｕでは、１つのデバイス形成領域２０５において図１２に対応する領域が示され、図２３Ａ～図２３Ｕでは、１つのデバイス形成領域２０５において図１８に対応する領域が示されている。複数のデバイス形成領域２０５は、たとえば、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に設定される。
　次に、第１ＭＩＳ領域１０３において、ｐ型の第１ウェル領域１０５およびｎ型の第１ドリフト領域１０７が、第１ウエハ主面２０３の表層部に形成される。第１ウェル領域１０５は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。第１ドリフト領域１０７は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３（具体的には第１ウェル領域１０５）にｎ型不純物を導入することによって形成される。
　また、第２ＭＩＳ領域１５３において、ｐ型の第２ウェル領域１５５、ｎ型の第３ウェル領域１５６およびｐ型の第２ドリフト領域１５７が、第１ウエハ主面２０３の表層部に形成される。第２ウェル領域１５５は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。第３ウェル領域１５６は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３（具体的には第２ウェル領域１５５）にｎ型不純物を導入することによって形成される。
　第２ドリフト領域１５７は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３（具体的には第３ウェル領域１５６）にｐ型不純物を導入することによって形成される。第１ウェル領域１０５、第１ドリフト領域１０７、第２ウェル領域１５５、第３ウェル領域１５６および第２ドリフト領域１５７の形成工程は、必ずしもこのタイミングで実施される必要はなく、任意のタイミングで実施される。
　次に、図２２Ｂおよび図２３Ｂを参照して、第１ウエハ主面２０３の上に所定パターンを有するハードマスク２０６が形成される。ハードマスク２０６は、この形態では、酸化シリコン膜からなる。ハードマスク２０６は、酸化処理法（たとえば熱酸化処理法）および／またはＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。ハードマスク２０６は、この形態では、熱酸化処理法によって形成され、マスク（図示せず）を介するエッチング法によって所定パターンに成形されている。
　ハードマスク２０６は、具体的には、第１ウエハ主面２０３において複数のトレンチ２０７を形成すべき領域を露出させ、それら以外の領域を被覆している。複数のトレンチ２０７は、第１～第３トレンチ分離構造４３、１０４、１５４の分離トレンチ４４、トレンチゲート構造５１のゲートトレンチ５３、および、トレンチコンタクト構造７１のコンタクトトレンチ７２を含む。
　次に、半導体ウエハ２０１の不要な部分が、ハードマスク２０６を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、異方性のドライエッチング（たとえばＲＩＥ（Reactive Ion Etching））法であることが好ましい。これにより、複数のトレンチ２０７が形成される。ハードマスク２０６は、その後、除去される。
　次に、図２２Ｃおよび図２３Ｃを参照して、第１ベース絶縁膜２０８（第１絶縁膜）が、第１ウエハ主面２０３および複数のトレンチ２０７の内壁に形成される。第１ベース絶縁膜２０８は、分離絶縁膜４５、下絶縁膜５５、コンタクト絶縁膜７３、第１～第３フィールド絶縁膜８０、１２０、１７０および外側フィールド絶縁膜８４のベースとなる。第１ベース絶縁膜２０８は、この形態では、比較的低い第１エッチングレートを有する絶縁膜からなる。
　第１ベース絶縁膜２０８は、具体的には、酸化シリコン膜からなる。第１ベース絶縁膜２０８は、酸化処理法（たとえば熱酸化処理法）および／またはＣＶＤ法によって形成されてもよい。第１ベース絶縁膜２０８は、この形態では、熱酸化処理法によって形成される。つまり、第１ベース絶縁膜２０８は、半導体ウエハ２０１の酸化物からなり、比較的高い緻密度を有する酸化シリコン膜からなる。
　第１ベース絶縁膜２０８の厚さは、０．１μｍ以上１μｍ以下であってもよい。第１ベース絶縁膜２０８の厚さは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第１ベース絶縁膜２０８の厚さは、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
　次に、図２２Ｄおよび図２３Ｄを参照して、第１ベース電極膜２０９が、第１ベース絶縁膜２０８の上に形成される。第１ベース電極膜２０９は、第１ベース絶縁膜２０８を挟んで複数のトレンチ２０７を埋め、第１ベース絶縁膜２０８を挟んで第１ウエハ主面２０３を被覆する。第１ベース電極膜２０９は、分離電極４６、下電極５７およびコンタクト電極７４のベースとなる。第１ベース絶縁膜２０８は、この形態では、導電性ポリシリコンからなる。第１ベース電極膜２０９は、ＣＶＤ法によって形成されてもよい。
　次に、図２２Ｅおよび図２３Ｅを参照して、第１ベース電極膜２０９の不要な部分が、第１ベース絶縁膜２０８が露出するまで除去される。第１ベース電極膜２０９の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１ベース電極膜２０９の一部が、第１ベース絶縁膜２０８を挟んで複数のトレンチ２０７に埋設される。
　次に、図２２Ｆおよび図２３Ｆを参照して、所定パターンを有する第１レジストマスク２１０が、第１ウエハ主面２０３の上に形成される。第１レジストマスク２１０は、下電極５７を形成すべき領域を露出させ、それ以外の領域を被覆している。次に、第１ベース電極膜２０９の不要な部分が、第１レジストマスク２１０を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、分離電極４６、下電極５７およびコンタクト電極７４が形成される。第１レジストマスク２１０は、その後、除去される。
　次に、図２２Ｇおよび図２３Ｇを参照して、第２ベース絶縁膜２１１（第２絶縁膜）が、第１ベース絶縁膜２０８、分離電極４６、下電極５７およびコンタクト電極７４の上に形成される。第２ベース絶縁膜２１１は、第１ベース絶縁膜２０８と共に第１～第３フィールド絶縁膜８０、１２０、１７０および外側フィールド絶縁膜８４のベースとなる積層絶縁膜２１２を形成する。第２ベース絶縁膜２１１は、この形態では、第１エッチングレートよりも高い第２エッチングレートを有する絶縁膜からなる。
　第２ベース絶縁膜２１１は、具体的には、第１ベース絶縁膜２０８とは異なる性質を有する酸化シリコン膜からなる。第２ベース絶縁膜２１１は、さらに具体的には、ＴＥＯＳ（Tetraethyl orthosilicate）膜からなる。つまり、第２ベース絶縁膜２１１は、第１ベース絶縁膜２０８等に外部から付着された酸化物（半導体ウエハ２０１の酸化物とは別の酸化物）からなり、第１ベース絶縁膜２０８よりも低い緻密度を有する酸化シリコン膜からなる。第２ベース絶縁膜２１１は、ＣＶＤ法によって形成される。
　第２ベース絶縁膜２１１は、第１ベース絶縁膜２０８の厚さ未満の厚さを有している。第２ベース絶縁膜２１１は、第１ベース絶縁膜２０８の厚さの１／２以下の厚さを有していることが好ましい。第２ベース絶縁膜２１１は、第１ベース絶縁膜２０８の厚さの１／３以下の厚さを有していることが特に好ましい。
　第２ベース絶縁膜２１１の厚さは、０．０１μｍ以上０．５μｍ以下であってもよい。第２ベース絶縁膜２１１の厚さは、０．０１μｍ以上０．１μｍ以下、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。第２ベース絶縁膜２１１の厚さは、０．０１μｍ以上０．２μｍ以下であることが好ましい。
　次に、第２ベース絶縁膜２１１が、加熱処理法によって焼成される。これにより、第２ベース絶縁膜２１１の緻密度が高められる。焼成後の第２ベース絶縁膜２１１の緻密度は、第１ベース絶縁膜２０８の緻密度よりも小さい。したがって、焼成後の第２ベース絶縁膜２１１の第２エッチングレートは、第１ベース絶縁膜２０８の第１エッチングレートよりも高い。第２ベース絶縁膜２１１に対する加熱工程は、必要に応じて省略されてもよい。ウエットエッチング法によって第２ベース絶縁膜２１１を除去する場合、第２ベース絶縁膜２１１に対する加熱工程は、第２エッチングレートを調整する上で有効である。
　次に、図２２Ｈおよび図２３Ｈを参照して、所定パターンを有する第２レジストマスク２１３が、第２ベース絶縁膜２１１の上に形成される。第２レジストマスク２１３は、具体的には、積層絶縁膜２１２（第２ベース絶縁膜２１１）において第１～第３フィールド絶縁膜８０、１２０、１７０を形成すべき領域、外側フィールド絶縁膜８４を形成すべき領域、分離電極４６を形成すべき領域、および、コンタクト電極７４を形成すべき領域を被覆し、下絶縁膜５５を形成すべき領域（つまりゲートトレンチ５３の一部）を露出させている。
　次に、積層絶縁膜２１２の不要な部分が、第２レジストマスク２１３を介するエッチング法によって除去される。この工程では、まず、第２ベース絶縁膜２１１が、第２レジストマスク２１３を介するエッチング法によって除去される。第２ベース絶縁膜２１１は、酸性エッチャント（たとえばフッ酸）を用いた等方性のウエットエッチング法によって除去されることが好ましい。次に、第１ベース絶縁膜２０８が、第２レジストマスク２１３を介するエッチング法によって除去される。第１ベース絶縁膜２０８は、酸性エッチャント（たとえばフッ酸）を用いた等方性のウエットエッチング法によって除去されることが好ましい。第１ベース絶縁膜２０８の除去工程は、第２ベース絶縁膜２１１の除去工程と同時に同一条件で実施されることが特に好ましい。
　第１ベース絶縁膜２０８の除去速度は、第２ベース絶縁膜２１１の除去速度よりも低い。したがって、第１ベース絶縁膜２０８の除去工程時では、第２ベース絶縁膜２１１が第１ベース絶縁膜２０８よりも先に第１ウエハ主面２０３の面方向に拡がるように除去される。これにより、第１ベース絶縁膜２０８において第２ベース絶縁膜２１１（第２レジストマスク２１３）から露出する面積が増加する。
　その結果、第２ベース絶縁膜２１１が存在しない場合と比較して、第１ベース絶縁膜２０８の主面を起点とする第１ベース絶縁膜２０８の除去量が増加する。これにより、比較的緩慢な第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａをそれぞれ有する第１～第３フィールド絶縁膜８０、１２０、１７０が、第１ウエハ主面２０３の上に形成される。また、これにより、下絶縁膜５５が、ゲートトレンチ５３の内壁の上に形成される。第２レジストマスク２１３は、その後、除去される。
　次に、図２２Ｉおよび図２３Ｉを参照して、第２ベース絶縁膜２１１が除去される。第２ベース絶縁膜２１１は、実際には、第１～第３フィールド絶縁膜８０、１２０、１７０の形成工程後に、任意のタイミングで除去される。第２ベース絶縁膜２１１は、第２レジストマスク２１３の剥離工程、他の構造物（たとえば、コントロールＩＣ１１側の構造物）を部分的に除去する際に使用される薬液、半導体ウエハ２０１の洗浄工程に使用される薬液等によって自然に除去されてもよい。この場合、第２ベース絶縁膜２１１の厚さは、自然に完全に除去される値に予め設定されていることが好ましい。
　第２ベース絶縁膜２１１は、第１～第３フィールド絶縁膜８０、１２０、１７０等が薬液に起因して薄化されることを抑制する。むろん、第２ベース絶縁膜２１１の一部が、第１～第３フィールド絶縁膜８０、１２０、１７０の一部として残存してもよい。つまり、第１～第３フィールド絶縁膜８０、１２０、１７０は、第１絶縁膜（酸化シリコン膜）、および、第１絶縁膜とは異なる物性を有する第２絶縁膜（ＴＥＯＳ膜）を含む積層構造をそれぞれ有していてもよい。
　次に、図２２Ｊおよび図２３Ｊを参照して、第３ベース絶縁膜２１４が、第１ウエハ主面２０３、分離電極４６、下電極５７、および、ゲートトレンチ５３の内壁の上に形成される。第３ベース絶縁膜２１４は、上絶縁膜５４、中間絶縁膜５８、および、第１～第３主面絶縁膜８３、１３３、１８３のベースとなる。第２ベース絶縁膜２１１は、この形態では、酸化シリコン膜からなる。第３ベース絶縁膜２１４は、酸化処理法（たとえば熱酸化処理法）および／またはＣＶＤ法によって形成されてもよい。第３ベース絶縁膜２１４は、この形態では、熱酸化処理法によって形成される。これにより、上絶縁膜５４、中間絶縁膜５８、および、第１～第３主面絶縁膜８３、１３３、１８３が形成される。
　酸化処理法では、第１ウエハ主面２０３の酸化が半導体ウエハ２０１の厚さ方向に進行する。これにより、第１～第３フィールド絶縁膜８０、１２０、１７０によって隠蔽された第１～第３隠蔽面８１、１３１、１８１、および、第１～第３隠蔽面８１、１３１、１８１に対して半導体ウエハ２０１の厚さ方向に窪んだ第１～第３露出面８２、１３２、１８２が第１ウエハ主面２０３に形成される（図１４Ａ、図１４Ｂ、図１９および図２１も併せて参照）。第１～第３露出面８２、１３２、１８２は、第１ウエハ主面２０３において第１～第３主面絶縁膜８３、１３３、１８３によって隠蔽された部分でもある。
　次に、図２２Ｋおよび図２３Ｋを参照して、第２ベース電極膜２１５が、第１ウエハ主面２０３の上に形成される。第２ベース電極膜２１５は、上絶縁膜５４および中間絶縁膜５８を挟んで複数のゲートトレンチ５３を埋め、第１～第３フィールド絶縁膜８０、１２０、１７０および第１～第３主面絶縁膜８３、１３３、１８３を挟んで第１ウエハ主面２０３を被覆する。第２ベース電極膜２１５は、上電極５６、第１ゲート電極１３４および第２ゲート電極１８４のベースとなる。第２ベース絶縁膜２１１は、この形態では、導電性ポリシリコンからなる。第２ベース電極膜２１５は、ＣＶＤ法によって形成されてもよい。
　次に、図２２Ｌおよび図２３Ｌを参照して、所定パターンを有する第３レジストマスク２１６が、第２ベース電極膜２１５の上に形成される。第３レジストマスク２１６は、第１ゲート電極１３４および第２ゲート電極１８４を形成すべき領域を被覆し、それら以外の領域を露出させている。次に、第３レジストマスク２１６を介するエッチング法によって、第２ベース電極膜２１５の不要な部分が、第１～第３フィールド絶縁膜８０、１２０、１７０および第１～第３主面絶縁膜８３、１３３、１８３が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、上電極５６、第１ゲート電極１３４および第２ゲート電極１８４が形成される。
　第１～第３フィールド絶縁膜８０、１２０、１７０は、比較的緩慢な第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａをそれぞれ有している。したがって、この工程では、第２ベース電極膜２１５の残渣物（残留物）が第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａに付着した状態で残存することが抑制される。これにより、残渣物に起因する電気的特性の変動を抑制できる。また、第２ベース電極膜２１５の除去工程後、第２ベース電極膜２１５の残渣物の除去工程を省略できる。つまり、第２ベース電極膜２１５のオーバーエッチング工程を省略できる。これにより、第１～第３フィールド絶縁膜８０、１２０、１７０および第１～第３主面絶縁膜８３、１３３、１８３等が薄化することを抑制できる。
　次に、図２２Ｍおよび図２３Ｍを参照して、第４ベース絶縁膜２１７が、第１ウエハ主面２０３の上に形成される。第４ベース絶縁膜２１７は、第１～第２サイドウォール構造１３６、１８６のベースとなる。第４ベース絶縁膜２１７は、この形態では、窒化シリコン膜からなる。第４ベース絶縁膜２１７は、ＣＶＤ法によって形成されてもよい。
　次に、図２２Ｎおよび図２３Ｎを参照して、第４ベース絶縁膜２１７の不要な部分が、エッチング法によって除去される。第４ベース絶縁膜２１７は、第１～第２ゲート電極１３４、１８４の側壁に第４ベース絶縁膜２１７の一部が残存するように除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、異方性のドライエッチング法であることが好ましい。これにより、第１～第２サイドウォール構造１３６、１８６が、第１～第２ゲート電極１３４、１８４に対して自己整合的に形成される。
　第１～第２ゲート電極１３４、１８４は、第１～第３フィールド絶縁膜８０、１２０、１７０の第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａよりも急峻な傾斜角度を有する側壁を有している。したがって、この工程では、第４ベース絶縁膜２１７の一部が第１～第２ゲート電極１３４、１８４の側壁に付着した状態で残存する一方で、第４ベース絶縁膜２１７の一部が第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａに付着した状態で残存することが抑制される。
　したがって、第４ベース絶縁膜２１７の除去工程後、第４ベース絶縁膜２１７の残渣物の除去工程を省略できる。つまり、第４ベース絶縁膜２１７のオーバーエッチング工程を省略できる。これにより、第１～第２サイドウォール構造１３６、１８６を形成できる一方で、第１～第３フィールド絶縁膜８０、１２０、１７０および第１～第３主面絶縁膜８３、１３３、１８３等の薄化を抑制できる。
　次に、図２２Ｏおよび図２３Ｏを参照して、第１デバイス領域６において、ボディ領域４７、ソース領域６０およびコンタクト領域６１が、第１ウエハ主面２０３の表層部に形成される。ボディ領域４７、ソース領域６０およびコンタクト領域６１は、ゲートトレンチ５３の側壁を介して第１ウエハ主面２０３の表層部にそれぞれ形成される。ボディ領域４７、ソース領域６０およびコンタクト領域６１の形成工程は、任意の順序で実施される。ボディ領域４７は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。
　ソース領域６０は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｎ型不純物を導入することによって形成される。ソース領域６０は、ボディ領域４７の表層部に位置するように形成される。コンタクト領域６１は、第１ウエハ主面２０３の表層部に形成される。コンタクト領域６１は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。コンタクト領域６１は、ボディ領域４７の表層部に位置するように形成される。
　また、第２デバイス領域７の第１ＭＩＳ領域１０３において、第１ドレイン領域１０８、第１ソース領域１０９および第１コンタクト領域１１１が、第１ウエハ主面２０３の表層部に形成される。第１ドレイン領域１０８、第１ソース領域１０９および第１コンタクト領域１１１は、第２主面絶縁膜１３３を介して第１ウエハ主面２０３の表層部にそれぞれ形成される。第１ドレイン領域１０８、第１ソース領域１０９および第１コンタクト領域１１１の形成工程は、任意の順序で実施される。この形態では、第１ドレイン領域１０８および第１ソース領域１０９が同時に形成される。
　第１ドレイン領域１０８および第１ソース領域１０９は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｎ型不純物を導入することによって形成される。第１ドレイン領域１０８は、第１ドリフト領域１０７の表層部に位置するように形成される。第１ソース領域１０９は、第１ウェル領域１０５の表層部に位置するように形成される。第１コンタクト領域１１１は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。第１コンタクト領域１１１は、第１ウェル領域１０５の表層部に形成される。
　また、第２デバイス領域７の第２ＭＩＳ領域１５３において、第２ドレイン領域１５８、第２ソース領域１５９および第２コンタクト領域１６１が、第１ウエハ主面２０３の表層部に形成される。第２ドレイン領域１５８、第２ソース領域１５９および第２コンタクト領域１６１は、第３主面絶縁膜１８３を介して第１ウエハ主面２０３の表層部にそれぞれ形成される。第２ドレイン領域１５８、第２ソース領域１５９および第２コンタクト領域１６１の形成工程は、任意の順序で実施される。この形態では、第２ドレイン領域１５８および第２ソース領域１５９が同時に形成される。
　第２ドレイン領域１５８および第２ソース領域１５９は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。第２ドレイン領域１５８は、第２ドリフト領域１５７の表層部に位置するように形成される。第２ソース領域１５９は、第３ウェル領域１５６の表層部に位置するように形成される。第２コンタクト領域１６１は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面２０３にｐ型不純物を導入することによって形成される。第２コンタクト領域１６１は、第２ウェル領域１５５の表層部に形成される。
　これらの工程では、第１～第３フィールド絶縁膜８０、１２０、１７０の第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａに残渣物の付着が抑制された構造において、ｎ型不純物およびｐ型不純物を第１ウエハ主面２０３に導入できる。したがって、ｎ型不純物およびｐ型不純物の導入が、残渣物によって妨げられることを抑制できる。これにより、ｎ型不純物およびｐ型不純物を第１ウエハ主面２０３に適切に導入できる。
　次に、図２２Ｐおよび図２３Ｐを参照して、最下絶縁膜２１８が、第１ウエハ主面２０３の上に形成される。最下絶縁膜２１８は、層間絶縁層１３の最下層を形成する。最下絶縁膜２１８は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。最下絶縁膜２１８は、ＣＶＤ法によって形成されてもよい。
　次に、図２２Ｑおよび図２３Ｑを参照して、所定パターンを有する第４レジストマスク２１９が、最下絶縁膜２１８の上に形成される。第４レジストマスク２１９は、最下絶縁膜２１８において複数のプラグ電極９１～９５、１４１～１４５、１９１～１９５用の複数のプラグ開口２２０を形成すべき領域をそれぞれ露出させ、それら以外の領域を被覆している。
　次に、最下絶縁膜２１８の不要な部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、異方性のドライエッチング法であることが好ましい。これにより、最下絶縁膜２１８に複数のプラグ開口２２０が形成される。第４レジストマスク２１９は、その後、除去される。
　次に、図２２Ｒおよび図２３Ｒを参照して、第４ベース電極膜２２１が、最下絶縁膜２１８の上に形成される。第４ベース電極膜２２１は、複数のプラグ開口２２０を埋めて最下絶縁膜２１８を被覆する。第４ベース電極膜２２１は、チタン系金属膜およびタングステン膜を含む積層構造を有していてもよい。第４ベース電極膜２２１は、スパッタ法および／またはＣＶＤ法によって形成されてもよい。
　次に、図２２Ｓおよび図２３Ｓを参照して、第４ベース電極膜２２１の不要な部分が、エッチング法によって除去される。第４ベース電極膜２２１は、最下絶縁膜２１８が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、複数のプラグ電極９１～９５、１４１～１４５、１９１～１９５が、最下絶縁膜２１８に埋め込まれる。
　次に、図２２Ｔおよび図２３Ｔを参照して、第５ベース電極膜２２２が、最下絶縁膜２１８の上に形成される。第５ベース電極膜２２２は、多層配線の一部を形成する配線層のベースとなる。第５ベース電極膜２２２は、この形態では、ゲート配線１４、ソース配線９６、第１ドレイン配線１４６、第１ソース配線１４７、第１ゲート配線１４８、第２ドレイン配線１９６、第２ソース配線１９７、および、第２ゲート配線１９８のベースとなる。第５ベース電極膜２２２は、Ａｌ層、Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。第５ベース電極膜２２２は、スパッタ法および／またはＣＶＤ法によって形成されてもよい。
　次に、図２２Ｕおよび図２３Ｕを参照して、第５ベース電極膜２２２の不要な部分が、レジストマスク（図示せず）を介するエッチング法によって除去される。第５ベース電極膜２２２の不要な部分は、最下絶縁膜２１８が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート配線１４、ソース配線９６、第１ドレイン配線１４６、第１ソース配線１４７、第１ゲート配線１４８、第２ドレイン配線１９６、第２ソース配線１９７、および、第２ゲート配線１９８が形成される。
　次に、層間絶縁層１３の残りの部分が、最下絶縁膜２１８の上に形成される。層間絶縁層１３の残りの部分は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁層１３の残りの部分は、最下絶縁膜２１８と同様に、ＣＶＤ法によって形成されてもよい。層間絶縁層１３の残りの部分の形成工程途中に、多層配線の一部を形成する配線層が、第５ベース電極膜２２２と同様の工程を経て形成されてもよい。
　次に、第６ベース電極膜（図示せず）が、層間絶縁層１３の上に形成される。第６ベース電極膜は、複数の端子電極１６～２０のベースとなる。第６ベース電極膜は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。第６ベース電極膜は、スパッタ法および／またはＣＶＤ法によって形成されてもよい。次に、第６ベース電極膜の不要な部分が、レジストマスク（図示せず）を介するエッチング法によって除去される。これにより、複数の端子電極１６～２０が形成される。
　次に、ドレイン端子１５が、第２ウエハ主面２０４の上に形成される。ドレイン端子１５は、第２ウエハ主面２０４の全域を被覆する。ドレイン端子１５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン端子１５は、スパッタ法、蒸着法および／またはめっき法によって形成されてもよい。ドレイン端子１５の形成工程に先立って、半導体ウエハ２０１の薄化工程が実施されてもよい。この場合、半導体ウエハ２０１は、第２ウエハ主面２０４の研削によって薄化されてもよい。第２ウエハ主面２０４は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削されてもよい。
　その後、半導体ウエハ２０１が、複数のデバイス形成領域２０５に沿って切断される。これにより、１枚の半導体ウエハ２０１から複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
　以上、半導体装置１は、半導体チップ２およびｎ系統（ｎ≧２）のパワートランジスタ８を含む。ｎ系統のパワートランジスタ８は、半導体チップ２に個別制御可能にそれぞれ形成されたｎ個（ｎ≧２）の系統トランジスタ９を含み、ｎ個の系統トランジスタ９の選択制御によって単一の出力電流ＩＯＵＴ（出力信号）を生成する。
　ｎ系統のパワートランジスタ８は、具体的には、ｎ個のゲート信号Ｇが個別入力されるように並列接続されたｎ個の系統トランジスタ９の並列回路によって構成されている。ｎ個の系統トランジスタ９は、ゲート信号Ｇに応答して系統毎の電気信号を生成する。ｎ系統のパワートランジスタ８は、ｎ個の系統トランジスタ９によって生成されたｎ個の電気信号の加算値からなる単一の出力電流ＩＯＵＴを生成する。
　ｎ系統のパワートランジスタ８は、ｎ個の系統トランジスタ９の選択制御によってチャネル利用率およびオン抵抗Ｒｏｎが変化する。これにより、パワートランジスタ８は、異なるオン抵抗Ｒｏｎからそれぞれなる複数の動作モードで制御可能になる。よって、オン抵抗可変型の半導体装置１を提供できる。この半導体装置１によれば、動作状況に応じた適切なオン抵抗Ｒｏｎでパワートランジスタ８を駆動制御できる。
　パワートランジスタ８は、少なくとも２つの系統トランジスタ９の選択制御によって少なくとも２種の動作モードで制御されてもよい。パワートランジスタ８は、少なくとも３つの系統トランジスタ９の選択制御によって少なくとも３種の動作モードで制御されることが好ましい。
　半導体装置１は、半導体チップ２に区画された第１デバイス領域６を含む。パワートランジスタ８は、第１デバイス領域６に集約して形成されたｎ個の系統トランジスタ９を有している。この構造によれば、ｎ個の系統トランジスタ９を半導体チップ２に離散的に配置せずに済むので、配線距離の短縮によって配線抵抗を削減できる。これにより、ｎ個の系統トランジスタ９のスイッチング速度のバラつきを抑制できるから、パワートランジスタ８を適切に駆動制御できる。
　ｎ個の系統トランジスタ９は、個別制御対象として系統化された１つまたは複数の単位トランジスタ１０をそれぞれ含むことが好ましい。この構造によれば、単位トランジスタ１０の個数やチャネル割合ＲＣを調整することにより、系統トランジスタ９毎にチャネル利用率およびオン抵抗特性を調整できる。これにより、パワートランジスタ８のオン抵抗特性を適切に調整できる。
　各単位トランジスタ１０は、トレンチゲート構造５１を有していてもよい。トレンチゲート構造５１は、絶縁体（上絶縁膜５４、下絶縁膜５５および中間絶縁膜５８）によって上下方向に絶縁分離されるようにゲートトレンチ５３内に埋設された上電極５６および下電極５７を含むマルチ電極構造を有していてもよい。この構造において、下電極５７は上電極５６と同電位に固定されていることが好ましい。
　この構造によれば、上電極５６および下電極５７の間の電圧降下を抑制できるから、上電極５６および下電極５７の間の電界集中を抑制できる。また、半導体チップ２（特に第２半導体領域４２）のオン抵抗Ｒｏｎを削減できる。この構造は、半導体装置１が車載用のデバイスとして提供される場合に有効である。
　半導体装置１は、半導体チップ２において第１デバイス領域６とは異なる領域に区画された第２デバイス領域７、および、第２デバイス領域７に形成されたコントロールＩＣ１１を含む。また、半導体装置１は、パワートランジスタ８およびコントロールＩＣ１１に電気的に接続されるように半導体チップ２の上に形成されたｎ個のゲート配線１４を含む。
　コントロールＩＣ１１は、ｎ個の系統トランジスタ９を個別制御するｎ個のゲート信号Ｇを生成し、ｎ個のゲート配線１４に出力する。ｎ個のゲート配線１４は、コントロールＩＣ１１で生成されたｎ個のゲート信号Ｇをｎ個の系統トランジスタ９に個別に伝達する。この構造によれば、パワートランジスタ８およびコントロールＩＣ１１を一体的に含むＩＰＤを有する半導体装置１を提供できる。
　半導体装置１は、半導体チップ２および第１フィールド絶縁膜８０を含む。第１フィールド絶縁膜８０は、半導体チップ２の第１主面３を部分的に被覆し、第１主面３との間で成す第１傾斜角度θ１が２０°以上４０°以下である第１絶縁側壁８０ａを有している。この構造によれば、第１絶縁側壁８０ａに残渣物が付着した状態で残存することを抑制できる。
　また、比較的緩慢な第１傾斜角度θ１を有する第１絶縁側壁８０ａによれば、たとえば、残渣物の除去工程を省略できるか、または、残渣物の除去工程の時短を図ることができる。したがって、残渣物の除去工程に起因する残渣物以外の構造物（たとえば第１フィールド絶縁膜８０）の薄化を抑制できる。よって、残渣物に起因する半導体装置１の信頼性の低下を抑制できる。
　第１傾斜角度θ１は、４０°未満（θ１＜４０°）であることが好ましい。第１傾斜角度θ１は、３０°±６°の範囲（２４°≦θ１≦３６°）に収まることが特に好ましい。第１傾斜角度θ１は、典型的には、２８°以上３６°以下の範囲（２８°≦θ１≦３６°）に収まる。第１フィールド絶縁膜８０は、半導体チップ２の酸化物からなることが好ましい。
　半導体装置１は、第１主面３において第１フィールド絶縁膜８０で被覆された部分に形成された第１隠蔽面８１を含む。この場合、半導体装置１は、第１主面３において第１フィールド絶縁膜８０から露出する部分に第１隠蔽面８１から半導体チップ２の厚さ方向に窪んで形成された第１露出面８２を含んでいてもよい。
　半導体装置１は、第１露出面８２を被覆する第１主面絶縁膜８３を含んでいてもよい。この場合、第１主面絶縁膜８３は、第１フィールド絶縁膜８０の第１フィールド厚さＴＦ１未満の第１絶縁厚さＴＭＩ１（ＴＭＩ１＜ＴＦ１）を有していてもよい。この構造によれば、残渣物の除去工程に起因する比較的薄い第１絶縁厚さＴＭＩ１を有する第１主面絶縁膜８３の薄化を抑制できる。この場合、第１主面絶縁膜８３は、第１フィールド絶縁膜８０の第１絶縁側壁８０ａに連なっていることが好ましい。
　第１主面絶縁膜８３は、第１隠蔽面８１に対して半導体チップ２側に位置する第１領域８３ａ、および、第１隠蔽面８１に対して半導体チップ２とは反対側（第１フィールド絶縁膜８０の主面側）に位置する第２領域８３ｂを含んでいてもよい。第１主面絶縁膜８３は、第１フィールド絶縁膜８０の厚さ方向中間部から半導体チップ２側に間隔を空けて形成されていてもよい。第１主面絶縁膜８３は、第１フィールド絶縁膜８０の５分の１以下の厚さを有していてもよい。
　第１主面絶縁膜８３は、第１主面３に第１デバイス領域６を区画する第１トレンチ分離構造４３をさらに含んでいてもよい。第１トレンチ分離構造４３は、第１主面３に形成された分離トレンチ４４、分離トレンチ４４の内壁を被覆する分離絶縁膜４５、および、分離絶縁膜４５を挟んで分離トレンチ４４に埋設された分離電極４６を含んでいてもよい。
　この場合、第１フィールド絶縁膜８０は、第１デバイス領域６において第１主面３を被覆していることが好ましい。この構造によれば、第１フィールド絶縁膜８０の信頼性を向上できるので、第１デバイス領域６に形成される機能デバイス（この形態ではパワートランジスタ８）の信頼性を向上できる。
　この場合、第１フィールド絶縁膜８０は、分離絶縁膜４５に連なっていることが好ましい。分離絶縁膜４５は、分離トレンチ４４の側壁を被覆する第１部分４５ａ、および、分離トレンチ４４の底壁を被覆する第２部分４５ｂを含んでいてもよい。第１部分４５ａは第１分離厚さＴＩ１を有し、第２部分４５ｂは第２分離厚さＴＩ２を有している。第１フィールド絶縁膜８０は、第２分離厚さＴＩ２を超える第１フィールド厚さＴＦ１を有していることが好ましい。第２分離厚さＴＩ２は、第１分離厚さＴＩ１未満であることが好ましい。
　半導体装置１は、第１デバイス領域６において第１主面３に形成された機能デバイスを含んでいてもよい。この場合、第１フィールド絶縁膜８０は、第１デバイス領域６において機能デバイスから間隔を空けて第１主面３を部分的に被覆していることが好ましい。この場合、第１フィールド絶縁膜８０の信頼性を向上できるので、第１デバイス領域６に形成される機能デバイス（この形態ではパワートランジスタ８）の信頼性を向上できる。
　この場合、第１トレンチ分離構造４３は半導体チップ２内において第１デバイス領域６を区画し、第１フィールド絶縁膜８０は半導体チップ２の上において第１デバイス領域６を区画していることが好ましい。第１フィールド絶縁膜８０は、分離絶縁膜４５に連なっていてもよい。
　機能デバイスは、第１主面３に形成されたゲートトレンチ５３、絶縁体（上絶縁膜５４、下絶縁膜５５および中間絶縁膜５８）によって上下方向に絶縁分離されるようにゲートトレンチ５３内に埋設された上電極５６および下電極５７を含むマルチ電極構造を有するトレンチゲート構造５１を含んでいてもよい。この場合、第１フィールド絶縁膜８０は、トレンチゲート構造５１から間隔を空けて形成されていることが好ましい。
　機能デバイスは、トレンチゲート構造５１をそれぞれ有する複数の単位トランジスタ１０を含んでいてもよい。この場合、機能デバイスは、個別制御対象として系統化された１つまたは複数の単位トランジスタ１０によってそれぞれ構成されたｎ個（ｎ≧２）の系統トランジスタ９を含み、ｎ個の系統トランジスタ９の選択制御によって単一の出力電流ＩＯＵＴを生成するｎ系統のパワートランジスタ８（ゲート分割トランジスタ）を含んでいてもよい。この構造によれば、第１フィールド絶縁膜８０の信頼性を向上できるので、ｎ系統のパワートランジスタ８の信頼性を向上できる。
　半導体装置１は、ｎ個の系統トランジスタ９を個別制御するゲート制御回路１２を含んでいてもよい。ゲート制御回路１２は、第１主面３において第１デバイス領域６とは異なる領域に形成されていることが好ましい。
　半導体装置１は、半導体チップ２および第２～第３フィールド絶縁膜１２０、１７０を含む。第２～第３フィールド絶縁膜１２０、１７０は、半導体チップ２の第１主面３を部分的に被覆し、第１主面３との間で成す第２～第３傾斜角度θ２、θ３が２０°以上４０°以下である第２～第３絶縁側壁１２０ａ、１７０ａを有している。この構造によれば、第２～第３絶縁側壁１２０ａ、１７０ａに残渣物が付着した状態で残存することを抑制できる。
　また、比較的緩慢な第２～第３傾斜角度θ２、θ３を有する第２～第３絶縁側壁１２０ａ、１７０ａによれば、たとえば、残渣物の除去工程を省略できるか、または、残渣物の除去工程の時短を図ることができる。したがって、残渣物の除去工程に起因する残渣物以外の構造物（たとえば第２～第３フィールド絶縁膜１２０、１７０）の薄化を抑制できる。よって、残渣物に起因する半導体装置１の信頼性の低下を抑制できる。
　第２～第３傾斜角度θ２、θ３は、４０°未満（θ１＜４０°）であることが好ましい。第２～第３傾斜角度θ２、θ３は、３０°±６°の範囲（２４°≦θ１≦３６°）に収まることが特に好ましい。第２～第３傾斜角度θ２、θ３は、典型的には、２８°以上３６°以下の範囲（２８°≦θ１≦３６°）に収まる。第２～第３フィールド絶縁膜１２０、１７０は、半導体チップ２の酸化物からなることが好ましい。
　半導体装置１は、第１主面３において第２～第３フィールド絶縁膜１２０、１７０で被覆された部分に形成された第２～第３隠蔽面１３１、１８１を含む。この場合、半導体装置１は、第１主面３において第２～第３フィールド絶縁膜１２０、１７０から露出する部分に第２～第３隠蔽面１３１、１８１から半導体チップ２の厚さ方向に窪んで形成された第２～第３露出面１３２、１８２を含んでいてもよい。
　半導体装置１は、第２～第３露出面１３２、１８２を被覆する第２～第３主面絶縁膜１３３、１８３を含んでいてもよい。この場合、第２～第３主面絶縁膜１３３、１８３は、第２～第３フィールド絶縁膜１２０、１７０の第２～第３フィールド厚さＴＦ２、ＴＦ３未満の第２～第３絶縁厚さＴＭＩ２、ＴＭＩ３（ＴＭＩ２、ＴＭＩ３＜ＴＦ２、ＴＦ３）を有していてもよい。この構造によれば、残渣物の除去工程に起因する比較的薄い第２～第３絶縁厚さＴＭＩ２、ＴＭＩ３を有する第２～第３主面絶縁膜１３３、１８３の薄化を抑制できる。この場合、第２～第３主面絶縁膜１３３、１８３は、第２～第３フィールド絶縁膜１２０、１７０の第２～第３絶縁側壁１２０ａ、１７０ａに連なっていることが好ましい。
　第２～第３主面絶縁膜１３３、１８３は、第２～第３隠蔽面１３１、１８１に対して半導体チップ２側に位置する第１領域１３３ａ、１８３ａ、および、第２～第３隠蔽面１３１、１８１に対して半導体チップ２とは反対側（第２～第３フィールド絶縁膜１２０、１７０の主面側）に位置する第２領域１３３ｂ、１８３ｂを含んでいてもよい。第２～第３主面絶縁膜１３３、１８３は、第２～第３フィールド絶縁膜１２０、１７０の厚さ方向中間部から半導体チップ２側に間隔を空けて形成されていてもよい。第２～第３主面絶縁膜１３３、１８３は、第２～第３フィールド絶縁膜１２０、１７０の５分の１以下の厚さを有していてもよい。
　第２～第３主面絶縁膜１３３、１８３は、第１主面３にデバイス領域の一例としてのＣＭＩＳ領域１００（第１～第２ＭＩＳ領域１０３、１５３）を区画する第２～第３トレンチ分離構造１０４、１５４をさらに含んでいてもよい。第２～第３トレンチ分離構造１０４、１５４は、第１主面３に形成された分離トレンチ４４（第２～第３分離トレンチ）、分離トレンチ４４の内壁を被覆する分離絶縁膜４５（第２～第３分離絶縁膜）、および、分離絶縁膜４５を挟んで分離トレンチ４４に埋設された分離電極４６（第２～第３分離電極）を含んでいてもよい。
　この場合、第２～第３フィールド絶縁膜１２０、１７０は、第１～第２ＭＩＳ領域１０３、１５３において第１主面３を被覆していることが好ましい。この構造によれば、第２～第３フィールド絶縁膜１２０、１７０の信頼性を向上できるので、第１～第２ＭＩＳ領域１０３、１５３に形成される機能デバイス（この形態ではｎ型の第１ＭＩＳＦＥＴ１０１およびｐ型の第２ＭＩＳＦＥＴ１０２を含むＣＭＩＳ１００ａ）の信頼性を向上できる。
　この場合、第２～第３フィールド絶縁膜１２０、１７０は、分離絶縁膜４５に連なっていることが好ましい。分離絶縁膜４５は、分離トレンチ４４の側壁を被覆する第１部分４５ａ、および、分離トレンチ４４の底壁を被覆する第２部分４５ｂを含んでいてもよい。第１部分４５ａは第１分離厚さＴＩ１を有し、第２部分４５ｂは第２分離厚さＴＩ２を有している。第２～第３フィールド絶縁膜１２０、１７０は、第２分離厚さＴＩ２を超える第２～第３フィールド厚さＴＦ２、ＴＦ３（ＴＩ２＜ＴＦ２、ＴＦ３）を有していることが好ましい。第２分離厚さＴＩ２は、第１分離厚さＴＩ１未満であることが好ましい。
　半導体装置１は、第２～第３主面絶縁膜１３３、１８３を被覆する第１～第２ゲート電極１３４、１８４をさらに含んでいてもよい。この構造によれば、第２～第３絶縁側壁１２０ａ、１７０ａに対する残渣物の付着を抑制できるので、残渣物に起因する第１～第２ゲート電極１３４、１８４の信頼性の低下を抑制できる。たとえば、第１～第２ゲート電極１３４、１８４の成膜性や、残渣物に起因するゲート閾値電圧の変動等を抑制できる。
　第１～第２ゲート電極１３４、１８４は、第２～第３主面絶縁膜１３３、１８３の上から第２～第３絶縁側壁１２０ａ、１７０ａを通って第２～第３フィールド絶縁膜１２０、１７０の上に引き出された第１～第２引き出し部１３５、１８５を有していてもよい。この構造によれば、第１～第２引き出し部１３５、１８５を有する構造において、残渣物に起因する第１～第２ゲート電極１３４、１８４の信頼性の低下を抑制できる。
　本発明は、さらに他の形態で実施できる。
　前述の実施形態の通り、比較的緩慢な第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａを有する第１～第３フィールド絶縁膜８０、１２０、１７０は、種々の機能デバイスに適用される。たとえば、ＬＯＣＯＳ膜を備えた半導体装置において、当該ＬＯＣＯＳ膜を比較的緩慢な第１～第３絶縁側壁８０ａ、１２０ａ、１７０ａを有する第１～第３フィールド絶縁膜８０、１２０、１７０に置き換えることができる。
　前述の実施形態において、パワートランジスタ８を備えていない形態が採用されてもよい。つまり、前述の半導体装置１は、コントロールＩＣ１１のみを備えていてもよい。前述の実施形態において、コントロールＩＣ１１を備えていない形態が採用されてもよい。つまり、前述の半導体装置１は、パワートランジスタ８のみを備えていてもよい。むろん、ＣＭＩＳ領域１００のみを備えた半導体装置１が採用されてもよい。
　前述の実施形態では、トレンチゲート構造５１の下電極５７およびトレンチコンタクト構造７１のコンタクト電極７４がゲート電極として形成されていた。しかし、下電極５７およびコンタクト電極７４は、ソース電極として形成されていてもよい。つまり、下電極５７およびコンタクト電極７４は、フィールド電極として形成されていてもよい。この場合、コンタクト電極７４にゲート配線１４に代えてソース配線９６が電気的に接続される。この構造によれば、トレンチゲート構造５１および半導体チップ２（具体的には第２半導体領域４２）の間の寄生容量を低下させることができるから、スイッチング速度の向上できる。
　前述の実施形態では、コントロールＩＣ１１がセンストランジスタ２１を含む例について説明した。センストランジスタ２１は、パワートランジスタ８を流れる電流を監視する機能上、パワートランジスタ８と同様の構造を有していることが好ましい。つまり、センストランジスタ２１は、１つまたは複数の単位トランジスタ１０（単位セル５０）を含むことが好ましい。
　センストランジスタ２１は、第２デバイス領域７に形成されていてもよいし、第１デバイス領域６に形成されていてもよい。センストランジスタ２１が第１デバイス領域６に形成されている場合、複数の単位トランジスタ１０のうちの１つまたは複数の単位トランジスタ１０（単位セル５０）をセンストランジスタ２１として利用してもよい。この場合、センストランジスタ２１として機能する単位トランジスタ１０（単位セル５０）を除く単位トランジスタ１０（単位セル５０）によってパワートランジスタ８が構成される。
　前述の実施形態では、半導体装置１が、第２ＭＩＳ領域１５３においてｐ型の第２ウェル領域１５５、ｎ型の第３ウェル領域１５６およびｐ型の第２コンタクト領域１６１を含む例について説明した。しかし、半導体装置１は、必ずしも第２ＭＩＳ領域１５３においてｐ型の第２ウェル領域１５５およびｎ型の第３ウェル領域１５６を含んでいる必要はない。この場合、ｐ型のコンタクト領域１６１に代えてｎ型のコンタクト領域１６１が採用されてもよい。ｎ型のコンタクト領域１６１は、第２半導体領域４２のｎ型不純物濃度を超えるｎ型不純物濃度を有していることが好ましい。
　前述の実施形態では、第１導電型がｎ型、第２導電型がｐ型の例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
　前述の実施形態では、トレンチゲート構造５１の第１深さＤ１が第１トレンチ分離構造４３の分離深さＤＩ未満（Ｄ１＜ＤＩ）であることが好ましい旨を説明した。この具体的な構造が図２４に示される。図２４は、図１２に対応し、第１トレンチ分離構造５１の変形例を示す断面図である。図２４において前述の実施形態において説明した構造に対応する構造についての具体的な説明は省略される。
　図２４を参照して、第１トレンチ分離構造４３は、トレンチゲート構造５１の第１深さＤ１を超える分離深さＤＩ（Ｄ１＜ＤＩ）を有している。第１トレンチ分離構造４３は、トレンチゲート構造５１の第１幅Ｗ１を超える分離幅ＷＩ（Ｗ１＜ＷＩ）を有している。したがって、前述の図２２Ｂおよび図２３Ｂの工程において分離トレンチ４４に入り込むエッチャントの総量は、ゲートトレンチ５３（コンタクトトレンチ７２）に入り込むエッチャントの総量よりも多くなる。その結果、第１トレンチ分離構造４３（分離トレンチ４４）はトレンチゲート構造５１（ゲートトレンチ５３）よりも深く形成される。このような構造によれば、第１トレンチ分離構造４３によって第１デバイス領域６を他の領域から適切に区画できる。
　このような構造は、第１トレンチ分離構造４３に限らず、第２トレンチ分離構造１０４および第３トレンチ分離構造１５４にも適用できる。つまり、第２トレンチ分離構造１０４および第３トレンチ分離構造１５４も、トレンチゲート構造５１の第１深さＤ１を超える分離深さＤＩ（Ｄ１＜ＤＩ）をそれぞれ有していてもよい。この場合、第２トレンチ分離構造１０４および第３トレンチ分離構造１５４は、第１トレンチ分離構造５１とほぼ等しい分離深さＤＩを有していてもよい。
　また、第２トレンチ分離構造１０４および第３トレンチ分離構造１５４は、トレンチゲート構造５１の第１幅Ｗ１を超える分離幅ＷＩ（Ｗ１＜ＷＩ）をそれぞれ有していてもよい。この場合、第２トレンチ分離構造１０４および第３トレンチ分離構造１５４は、第１トレンチ分離構造５１とほぼ等しい分離幅ＷＩを有していてもよい。このような構造によれば、第２トレンチ分離構造１０４によって第１ＭＩＳ領域１０１を他の領域から適切に区画でき、第３トレンチ分離構造１５４によって第２ＭＩＳ領域１５３を他の領域から適切に区画できる。
　以下、この明細書および図面から抽出される特徴の例を示す。
　絶縁側壁の傾斜角度が比較的急峻な場合（たとえば傾斜角度が４５°を超える場合）、半導体装置の製造工程中において、絶縁側壁に残渣物（残留物）が付着した状態で残存する。絶縁側壁に残渣物が付着した場合、当該残渣物に起因して電気的特性が変動したり、成膜性が低下したりすることがある。
　このような残渣物は、残渣物を残存させ得る成膜物に対するオーバーエッチング工程や、残渣物に対するエッチング工程を実施することによって除去される。オーバーエッチング工程とは、成膜物の除去に必要なエッチング量（エッチング時間）を超えて成膜物に対してエッチング工程を実施する工程のことを言う。
　残渣物の除去工程では、残渣物以外の構造物も薬液に暴露されるため、残渣物以外の構造物も僅かながら除去される。たとえば、残渣物の除去工程に起因してフィールド絶縁膜が薄化した場合、当該フィールド絶縁膜の信頼性が低下する。その結果、半導体装置の信頼性が低下する。以下の［Ａ１］～［Ａ２０］は、信頼性を向上できる半導体装置を提供する。以下の［Ｂ１］～［Ｂ１５］は、信頼性を向上できる半導体装置の製造方法を提供する。
　［Ａ１］主面（３）を有する半導体チップ（２）と、前記主面（３）を部分的に被覆し、前記主面（３）との間で成す傾斜角度（θ１、θ２、θ３）が２０°以上４０°以下である絶縁側壁（８０ａ、１２０ａ、１７０ａ）を有するフィールド絶縁膜（８０、１２０、１７０）と、を含む、半導体装置（１）。
　この半導体装置によれば、絶縁側壁に残渣物が付着した状態で残存することが抑制された構造を有している。また、比較的緩慢な絶縁側壁によれば、たとえば、残渣物の除去工程を省略できるか、または、残渣物の除去工程の時短を図ることができる。したがって、残渣物の除去工程に起因する残渣物以外の構造物（たとえばフィールド絶縁膜）の薄化を抑制できる。よって、半導体装置の信頼性の低下を抑制できる。
　［Ａ２］前記主面（３）において前記フィールド絶縁膜（８０、１２０、１７０）で被覆された部分に形成された隠蔽面（８１、１３１、１８１）と、前記主面（３）において前記フィールド絶縁膜（８０、１２０、１７０）から露出する部分に前記隠蔽面（８１、１３１、１８１）から前記半導体チップ（２）の厚さ方向に窪んで形成された露出面（８２、１３２、１８２）と、をさらに含む、Ａ１に記載の半導体装置（１）。
　［Ａ３］前記フィールド絶縁膜（８０、１２０、１７０）の厚さ（ＴＦ１、ＴＦ２、ＴＦ３）未満の厚さ（ＴＭＩ１、ＴＭＩ２、ＴＭＩ３）を有し、前記露出面（８２、１３２、１８２）を被覆する主面絶縁膜（８３、１３３、１８３）をさらに含む、Ａ２に記載の半導体装置（１）。
　［Ａ４］前記主面絶縁膜（８３、１３３、１８３）は、前記フィールド絶縁膜（８０、１２０、１７０）の前記絶縁側壁（８０ａ、１２０ａ、１７０ａ）に連なっている、Ａ３に記載の半導体装置（１）。
　［Ａ５］前記主面絶縁膜（８３、１３３、１８３）は、前記隠蔽面（８１、１３１、１８１）に対して前記半導体チップ（２）側に位置する第１領域（８３ａ、１３３ａ、１８３ａ）、および、前記隠蔽面（８１、１３１、１８１）に対して前記フィールド絶縁膜（８０、１２０、１７０）の上端部側に位置する第２領域（８３ｂ、１３３ｂ、１８３ｂ）を含む、Ａ３またはＡ４に記載の半導体装置（１）。
　［Ａ６］前記主面絶縁膜（８３、１３３、１８３）は、前記フィールド絶縁膜（８０、１２０、１７０）の厚さ方向中間部から前記半導体チップ（２）側に間隔を空けて形成されている、Ａ３～Ａ５のいずれか一つに記載の半導体装置（１）。
　［Ａ７］前記主面絶縁膜（８３、１３３、１８３）は、前記フィールド絶縁膜（８０、１２０、１７０）の５分の１以下の厚さを有している、Ａ３～Ａ６のいずれか一つに記載の半導体装置（１）。
　［Ａ８］前記主面絶縁膜（１３３、１８３）を被覆する主面電極（１３４、１８４）をさらに含む、Ａ３～Ａ７のいずれか一つに記載の半導体装置（１）。
　［Ａ９］前記主面電極（１３４、１８４）は、前記主面絶縁膜（１３３、１８３）の上から前記絶縁側壁（１２０ａ、１７０ａ）を通って前記フィールド絶縁膜（１２０、１７０）の上に引き出されている、Ａ８に記載の半導体装置（１）。
　［Ａ１０］前記主面（３）に形成された分離トレンチ（４４）、前記分離トレンチ（４４）の内壁を被覆する分離絶縁膜（４５）、および、前記分離絶縁膜（４５）を挟んで前記分離トレンチ（４４）に埋設された分離電極（４６）を含み、前記主面（３）にデバイス領域（６、７、１００、１０３、１５３）を区画するトレンチ分離構造（４３）をさらに含み、前記フィールド絶縁膜（８０、１２０、１７０）は、前記デバイス領域（６、７、１００、１０３、１５３）において前記主面（３）を被覆している、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１）。
　［Ａ１１］前記フィールド絶縁膜（８０、１２０、１７０）は、前記分離絶縁膜（４５）に連なっている、Ａ１０に記載の半導体装置（１）。
　［Ａ１２］前記分離絶縁膜（４５）は、前記分離トレンチ（４４）の側壁を被覆する第１部分（４５ａ）、および、前記分離トレンチ（４４）の底壁を被覆する第２部分（４５ｂ）を含み、前記フィールド絶縁膜（８０、１２０、１７０）は、前記第２部分（４５ｂ）の厚さ（ＴＩ２）を超える厚さ（ＴＦ１、ＴＦ２、ＴＦ３）を有している、Ａ１０またはＡ１１に記載の半導体装置（１）。
　［Ａ１３］前記フィールド絶縁膜（８０、１２０、１７０）は、平面視において一方方向（Ｘ）に延びる第１辺、および、前記一方方向（Ｘ）に交差する交差方向（Ｙ）に延びる第２辺を有し、前記絶縁側壁（８０ａ、１２０ａ、１７０ａ）は、前記フィールド絶縁膜（８０、１２０、１７０）の前記第１辺および前記第２辺に形成されている、Ａ１～Ａ１２のいずれか一つに記載の半導体装置（１）。
　［Ａ１４］前記フィールド絶縁膜（８０、１２０、１７０）は、前記半導体チップ（２）の酸化物からなる、Ａ１～Ａ１３のいずれか一つに記載の半導体装置（１）。
　［Ａ１５］主面（３）を有する半導体チップ（２）と、前記主面（３）に形成された分離トレンチ（４４）、前記分離トレンチ（４４）の内壁を被覆する分離絶縁膜（４５）、および、前記分離絶縁膜（４５）を挟んで前記分離トレンチ（４４）に埋設された分離電極（４６）を含み、前記主面（３）にデバイス領域（６）を区画するトレンチ分離構造（４３）と、前記デバイス領域（６）において前記主面（３）に形成された機能デバイス（８）と、前記デバイス領域（６）において前記機能デバイス（８）から間隔を空けて前記主面（３）を部分的に被覆し、前記主面（３）との間で成す傾斜角度（θ１）が２０°以上４０°以下である絶縁側壁（８０ａ）を有するフィールド絶縁膜（８０）と、を含む、半導体装置（１）。
　この半導体装置によれば、絶縁側壁に残渣物が付着した状態で残存することが抑制された構造を有している。また、比較的緩慢な絶縁側壁によれば、たとえば、残渣物の除去工程を省略できるか、または、残渣物の除去工程の時短を図ることができる。したがって、残渣物の除去工程に起因する残渣物以外の構造物（たとえばフィールド絶縁膜）の薄化を抑制できる。また、フィールド絶縁膜の信頼性を向上できるので、デバイス領域に形成される機能デバイスの信頼性を向上できる。よって、半導体装置の信頼性の低下を抑制できる。
　［Ａ１６］前記フィールド絶縁膜（８０、１２０、１７０）は、前記分離絶縁膜（４５）に連なっている、Ａ１５に記載の半導体装置（１）。
　［Ａ１７］前記機能デバイス（８）は、前記主面（３）に形成されたゲートトレンチ（５３）、絶縁体（５４、５５、５８）によって上下方向に絶縁分離されるように前記ゲートトレンチ（５３）内に埋設された上電極（５６）および下電極（５７）を有するトレンチゲート構造（５１）を含み、前記フィールド絶縁膜（８０）は、前記トレンチゲート構造（５１）から間隔を空けて形成されている、Ａ１５またはＡ１６に記載の半導体装置（１）。
　［Ａ１８］前記機能デバイス（８）は、複数の前記トレンチゲート構造（５１）をそれぞれ有する複数の単位トランジスタ（１０）を含む、Ａ１７に記載の半導体装置。
　［Ａ１９］前記機能デバイス（８）は、個別制御対象として系統化された１つまたは複数の前記単位トランジスタ（１０）によってそれぞれ構成されたｎ個（ｎ≧２）の系統トランジスタ（９）を含み、ｎ個の前記系統トランジスタ（９）の選択制御によって単一の出力信号を生成するｎ系統のゲート分割トランジスタ（８）を含む、Ａ１８に記載の半導体装置（１）。
　［Ａ２０］前記主面（３）において前記デバイス領域（６）とは異なる領域に形成され、ｎ個の前記系統トランジスタ（９）を個別制御する制御回路（１１）をさらに含む、Ａ１９に記載の半導体装置（１）。
　［Ｂ１］主面（２０３）を有する半導体ウエハ（２０１）を用意する工程と、第１エッチングレートを有し、前記主面（２０３）を被覆する第１絶縁膜（２０８）を形成する工程と、前記第１エッチングレートよりも高い第２エッチングレートを有し、前記第１絶縁膜（２０８）を被覆する第２絶縁膜（２１１）を形成し、前記第１絶縁膜（２０８）および前記第２絶縁膜（２１１）を含む積層構造を有する積層絶縁膜（２１２）を形成する工程と、前記積層絶縁膜（２１２）を部分的に被覆するマスク（２１３）を形成する工程と、前記マスク（２１３）を介するエッチング法によって前記積層絶縁膜（２１２）を部分的に除去することによって、前記主面（２０３）を部分的に被覆し、前記主面（２０３）の上に絶縁側壁（８０ａ、１２０ａ、１７０ａ）を有し、前記主面（２０３）および前記絶縁側壁（８０ａ、１２０ａ、１７０ａ）の間で成す傾斜角度（θ１、θ２、θ３）が２０°以上４０°以下であるフィールド絶縁膜（８０、１２０、１７０）を形成する工程と、を含む、半導体装置（１）の製造方法。
　［Ｂ２］前記第１絶縁膜（２０８）は、第１厚さを有し、前記第２絶縁膜（２１１）は、前記第１厚さ未満の第２厚さを有している、Ｂ１に記載の半導体装置（１）の製造方法。
　［Ｂ３］前記第１絶縁膜（２０８）は、酸化処理法によって形成された酸化膜からなり、前記第２絶縁膜（２１１）は、ＣＶＤ法によって形成された酸化膜からなる、Ｂ１またはＢ２に記載の半導体装置（１）の製造方法。
　［Ｂ４］前記マスク（２１３）の形成工程前に前記第２絶縁膜（２１１）を焼成する工程をさらに含む、Ｂ３に記載の半導体装置（１）の製造方法。
　［Ｂ５］ウエットエッチング法によって、前記第２絶縁膜（２１１）が部分的に除去される、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１）の製造方法。
　［Ｂ６］ウエットエッチング法によって、前記第１絶縁膜（２０８）が部分的に除去される、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１）の製造方法。
　［Ｂ７］前記第１絶縁膜（２０８）の除去工程は、前記第２絶縁膜（２１１）の除去工程と同一条件で実施される、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１）の製造方法。
　［Ｂ８］前記第１絶縁膜（２０８）の形成工程前に前記主面（２０３）にトレンチ（２０７、４４、５３、７２）を形成する工程をさらに含み、前記主面（２０３）および前記トレンチ（２０７、４４、５３、７２）の内壁を被覆する前記第１絶縁膜（２０８）が形成される、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１）の製造方法。
　［Ｂ９］前記第２絶縁膜（２１１）の形成工程前に前記第１絶縁膜（２０８）を挟んで前記トレンチ（２０７、４４、５３、７２）に電極（２０９、４６、５７、７４）を埋め込む工程をさらに含み、前記第２絶縁膜（２１１）は、前記第１絶縁膜（２０８）および前記電極（２０９、４６、５７、７４）を被覆する、Ｂ８に記載の半導体装置（１）の製造方法。
　［Ｂ１０］前記フィールド絶縁膜（８０、１２０、１７０）の除去工程後、前記フィールド絶縁膜（８０、１２０、１７０）の厚さ未満の厚さを有し、前記主面（２０３）において前記フィールド絶縁膜（８０、１２０、１７０）から露出した部分を被覆する主面絶縁膜（８３、１３３、１８３）を形成する工程をさらに含む、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置（１）の製造方法。
　［Ｂ１１］前記主面絶縁膜（８３、１３３、１８３）は、酸化処理法によって形成された酸化膜からなる、Ｂ１０に記載の半導体装置（１）の製造方法。
　［Ｂ１２］前記主面絶縁膜（８３、１３３、１８３）は、前記フィールド絶縁膜（８０、１２０、１７０）の厚さ方向中間部から前記半導体ウエハ（２０１）側に間隔を空けて形成される、Ｂ１０またはＢ１１に記載の半導体装置（１）の製造方法。
　［Ｂ１３］前記主面絶縁膜（８３、１３３、１８３）は、前記フィールド絶縁膜（８０、１２０、１７０）の５分の１以下の厚さを有している、Ｂ１０～Ｂ１２のいずれか一つに記載の半導体装置（１）の製造方法。
　［Ｂ１４］前記主面絶縁膜（８３、１３３、１８３）、前記第１絶縁膜（２０８）および前記第２絶縁膜（２１１）を被覆する電極膜（２１５）を形成する工程と、前記電極膜（２１５）を部分的に除去することによって、少なくとも前記主面絶縁膜（８３、１３３、１８３）の一部を被覆する主面電極（１３４、１８４）を形成する工程と、をさらに含む、Ｂ１０～Ｂ１３のいずれか一つに記載の半導体装置（１）の製造方法。
　［Ｂ１５］前記フィールド絶縁膜（８０、１２０、１７０）の形成工程後、エッチング法によって前記第２絶縁膜（２１１）を除去し、前記第１絶縁膜（２０８）からなる前記フィールド絶縁膜（８０、１２０、１７０）を形成する工程を含む、Ｂ１０～Ｂ１４のいずれか一つに記載の半導体装置（１）の製造方法。
　以下の［Ｃ１］～［Ｃ２２］は、オン抵抗可変のトランジスタを備えた半導体装置を提供する。
　［Ｃ１］半導体チップ（２）と、前記半導体チップ（２）に形成された第１系統トランジスタ（９）および第２系統トランジスタ（９）を含み、前記第１系統トランジスタ（９）および前記第２系統トランジスタ（９）の選択制御によって単一の出力信号（ＩＯＵＴ）を生成する複数系統のゲート分割トランジスタ（８）と、を含む、半導体装置（１）。この構造によれば、オン抵抗可変のトランジスタを備えた半導体装置を提供できる。
　［Ｃ２］前記ゲート分割トランジスタ（８）は、通常動作時およびアクティブクランプ動作時において、前記第１系統トランジスタ（９）および前記第２系統トランジスタ（９）のスイッチングパターンが異なる複数の動作モードで制御される、Ｃ１に記載の半導体装置（１）。
　［Ｃ３］前記ゲート分割トランジスタ（８）は、前記通常動作時に前記第１系統トランジスタ（９）および前記第２系統トランジスタ（９）の双方によってオン状態に制御される、Ｃ２に記載の半導体装置（１）。
　［Ｃ４］前記ゲート分割トランジスタ（８）は、前記アクティブクランプ動作時に前記第１系統トランジスタ（９）および前記第２系統トランジスタ（９）のいずれか一方によってオン状態に制御される、Ｃ２またはＣ３に記載の半導体装置（１）。
　［Ｃ５］前記ゲート分割トランジスタ（８）は、前記通常動作時において第１オン抵抗で動作し、前記アクティブクランプ動作時において前記第１オン抵抗を超える第２オン抵抗で動作する、Ｃ２～Ｃ４のいずれか一つに記載の半導体装置（１）。
　［Ｃ６］前記第１系統トランジスタ（９）に第１ゲート信号（Ｇ）が個別入力され、前記第２系統トランジスタ（９）に第２ゲート信号（Ｇ）が個別入力される、Ｃ１～Ｃ５のいずれか一つに記載の半導体装置（１）。
　［Ｃ７］前記半導体チップ（２）の上で前記第１系統トランジスタ（９）に接続された第１ゲート配線（１４）と、前記半導体チップ（２）の上で前記第２系統トランジスタ（９）に接続された第２ゲート配線（１４）と、をさらに含む、Ｃ１～Ｃ６のいずれか一つに記載の半導体装置（１）。
　［Ｃ８］前記半導体チップ（２）に区画されたデバイス領域（６）をさらに含み、前記第１系統トランジスタ（９）および前記第２系統トランジスタ（９）は、前記デバイス領域（６）に集約して形成されている、Ｃ１～Ｃ７のいずれか一つに記載の半導体装置（１）。
　［Ｃ９］前記半導体チップ（２）に形成された複数の単位トランジスタ（１０）をさらに含み、前記第１系統トランジスタ（９）は、複数の前記単位トランジスタ（１０）から個別制御対象として系統化された１つまたは複数の第１単位トランジスタ（１０）を含み、前記第２系統トランジスタ（９）は、前記第１単位トランジスタ（１０）を除く複数の前記単位トランジスタ（１０）から個別制御対象として系統化された１つまたは複数の第２単位トランジスタ（１０）を含む、Ｃ１～Ｃ８のいずれか一つに記載の半導体装置（１）。
　［Ｃ１０］前記半導体チップ（２）において前記ゲート分割トランジスタ（８）とは異なる領域に形成され、前記ゲート分割トランジスタ（８）を制御する制御回路（１１）をさらに含む、Ｃ１～Ｃ９のいずれか一つに記載の半導体装置（１）。
　［Ｃ１１］半導体チップ（２）と、前記半導体チップ（２）に形成された第１系統トランジスタ（９）、第２系統トランジスタ（９）および第３系統トランジスタ（９）を含み、前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）の選択制御によって単一の出力信号（ＩＯＵＴ）を生成する複数系統のゲート分割トランジスタ（８）と、を含む、半導体装置（１）。この構造によれば、オン抵抗可変のトランジスタを備えた半導体装置を提供できる。
　［Ｃ１２］前記ゲート分割トランジスタ（８）は、オン遷移動作時、通常動作時、オフ遷移動作時およびアクティブクランプ動作時のうちの少なくとも２つの動作時において、前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）のスイッチングパターンがそれぞれ異なる複数の動作モードで制御される、Ｃ１１に記載の半導体装置（１）。
　［Ｃ１３］前記ゲート分割トランジスタ（８）は、前記オン遷移動作時に前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）の全てによってオン状態に制御される、Ｃ１２に記載の半導体装置（１）。
　［Ｃ１４］前記ゲート分割トランジスタ（８）は、前記通常動作時に前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）のうちのいずれか２つによってオン状態に制御される、Ｃ１２またはＣ１３に記載の半導体装置（１）。
　［Ｃ１５］前記ゲート分割トランジスタ（８）は、前記オフ遷移動作時に前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）の全てによってオン状態に制御される、Ｃ１２～Ｃ１４のいずれか一つに記載の半導体装置（１）。
　［Ｃ１６］前記ゲート分割トランジスタ（８）は、前記アクティブクランプ動作時に前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）のうちのいずれか１つによってオン状態に制御される、Ｃ１２～Ｃ１５のいずれか一つに記載の半導体装置（１）。
　［Ｃ１７］前記ゲート分割トランジスタ（８）は、前記オン遷移動作時に第１オン抵抗で動作し、前記通常動作時において第１オン抵抗を超える第２オン抵抗で動作し、前記オフ遷移動作時において前記第２オン抵抗未満の第３オン抵抗で動作し、前記アクティブクランプ動作時において前記第２オン抵抗を超える第４オン抵抗で動作する、Ｃ１２～Ｃ１６のいずれか一つに記載の半導体装置（１）。
　［Ｃ１８］前記第１系統トランジスタ（９）に第１ゲート信号（Ｇ）が個別入力され、前記第２系統トランジスタ（９）に第２ゲート信号（Ｇ）が個別入力され、前記第３系統トランジスタ（９）に第３ゲート信号（Ｇ）が個別入力される、Ｃ１１～Ｃ１７のいずれか一つに記載の半導体装置（１）。
　［Ｃ１９］前記半導体チップ（２）の上で前記第１系統トランジスタ（９）に接続された第１ゲート配線（１４）と、前記半導体チップ（２）の上で前記第２系統トランジスタ（９）に接続された第２ゲート配線（１４）と、前記半導体チップ（２）の上で前記第３系統トランジスタ（９）に接続された第３ゲート配線（１４）と、をさらに含む、Ｃ１１～Ｃ１８のいずれか一つに記載の半導体装置（１）。
　［Ｃ２０］前記半導体チップ（２）に区画されたデバイス領域（６）をさらに含み、前記第１系統トランジスタ（９）、前記第２系統トランジスタ（９）および前記第３系統トランジスタ（９）は、前記デバイス領域（６）に集約して形成されている、Ｃ１１～Ｃ１９のいずれか一つに記載の半導体装置（１）。
　［Ｃ２１］前記半導体チップ（２）に形成された複数の単位トランジスタ（１０）をさらに含み、前記第１系統トランジスタ（９）は、複数の前記単位トランジスタ（１０）から個別制御対象として系統化された１つまたは複数の第１単位トランジスタ（１０）を含み、前記第２系統トランジスタ（９）は、前記第１単位トランジスタ（１０）を除く複数の前記単位トランジスタ（１０）から個別制御対象として系統化された１つまたは複数の第２単位トランジスタ（１０）を含み、前記第３系統トランジスタ（９）は、前記第１単位トランジスタ（１０）および前記第２単位トランジスタ（１０）を除く複数の前記単位トランジスタ（１０）から個別制御対象として系統化された１つまたは複数の第３単位トランジスタ（１０）を含む、Ｃ１１～Ｃ２０のいずれか一つに記載の半導体装置（１）。
　［Ｃ２２］前記半導体チップ（２）において前記ゲート分割トランジスタ（８）とは異なる領域に形成され、前記ゲート分割トランジスタ（８）を制御する制御回路（１１）をさらに含む、Ｃ１１～Ｃ２１のいずれか一つに記載の半導体装置（１）。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１　　　　半導体装置
２　　　　半導体チップ
３　　　　第１主面
６　　　　第１デバイス領域
８　　　　パワートランジスタ（ゲート分割トランジスタ）
９　　　　系統トランジスタ
１０　　　単位トランジスタ
１２　　　ゲート制御回路（制御回路）
４３　　　第１トレンチ分離構造
４４　　　分離トレンチ
４５　　　分離絶縁膜
４５ａ　　分離絶縁膜の第１部分
４５ｂ　　分離絶縁膜の第２部分
４６　　　分離電極
５１　　　トレンチゲート構造
５３　　　ゲートトレンチ
５４　　　上絶縁膜
５５　　　下絶縁膜
５６　　　上電極
５７　　　下電極
５８　　　中間絶縁膜
８０　　　第１フィールド絶縁膜
８０ａ　　第１絶縁側壁
８１　　　第１隠蔽面
８２　　　第１露出面
８３　　　第１主面絶縁膜
８３ａ　　第１主面絶縁膜の第１領域
８３ｂ　　第１主面絶縁膜の第２領域
１００　　ＣＭＩＳ領域
１０１　　第１ＭＩＳ領域
１０４　　第２トレンチ分離構造
１２０　　第２フィールド絶縁膜
１２０ａ　第２絶縁側壁
１３１　　第２隠蔽面
１３２　　第２露出面
１３３　　第２主面絶縁膜
１３３ａ　第２主面絶縁膜の第１領域
１３３ｂ　第２主面絶縁膜の第２領域
１３４　　第２ゲート電極（電極）
１５３　　第２ＭＩＳ領域
１５４　　第３トレンチ分離構造
１７０　　第３フィールド絶縁膜
１７０ａ　第３絶縁側壁
１８１　　第３隠蔽面
１８２　　第３露出面
１８３　　第３主面絶縁膜
１８３ａ　第１領域
１８３ｂ　第２領域
１８４　　第２ゲート電極（電極）
ＩＯＵＴ　出力電流（出力信号）
ＴＦ１　　第１フィールド厚さ
ＴＦ２　　第２フィールド厚さ
ＴＦ３　　第３フィールド厚さ
ＴＩ１　　第１分離厚さ
ＴＩ２　　第２分離厚さ
ＴＭＩ１　第１絶縁厚さ
ＴＭＩ２　第２絶縁厚さ
ＴＭＩ３　第３絶縁厚さ
θ１　　　第１傾斜角度
θ２　　　第２傾斜角度
θ３　　　第３傾斜角度

Claims (20)

  1. 　主面を有する半導体チップと、
    　前記主面を部分的に被覆し、前記主面との間で成す傾斜角度が２０°以上４０°以下である絶縁側壁を有するフィールド絶縁膜と、を含む、半導体装置。
  2. 　前記主面において前記フィールド絶縁膜で被覆された部分に形成された隠蔽面と、
    　前記主面において前記フィールド絶縁膜から露出する部分に前記隠蔽面から前記半導体チップの厚さ方向に窪んで形成された露出面と、をさらに含む、請求項１に記載の半導体装置。
  3. 　前記フィールド絶縁膜の厚さ未満の厚さを有し、前記露出面を被覆する主面絶縁膜をさらに含む、請求項２に記載の半導体装置。
  4. 　前記主面絶縁膜は、前記フィールド絶縁膜の前記絶縁側壁に連なっている、請求項３に記載の半導体装置。
  5. 　前記主面絶縁膜は、前記隠蔽面に対して前記半導体チップ側に位置する第１領域、および、前記隠蔽面に対して前記半導体チップとは反対側に位置する第２領域を含む、請求項３または４に記載の半導体装置。
  6. 　前記主面絶縁膜は、前記フィールド絶縁膜の厚さ方向中間部から間隔を空けて前記半導体チップ側に形成されている、請求項３～５のいずれか一項に記載の半導体装置。
  7. 　前記主面絶縁膜は、前記フィールド絶縁膜の５分の１以下の厚さを有している、請求項３～６のいずれか一項に記載の半導体装置。
  8. 　前記主面絶縁膜を被覆する主面電極をさらに含む、請求項３～７のいずれか一項に記載の半導体装置。
  9. 　前記主面電極は、前記主面絶縁膜の上から前記絶縁側壁を通って前記フィールド絶縁膜の上に引き出されている、請求項８に記載の半導体装置。
  10. 　前記主面に形成された分離トレンチ、前記分離トレンチの内壁を被覆する分離絶縁膜、および、前記分離絶縁膜を挟んで前記分離トレンチに埋設された分離電極を含み、前記主面にデバイス領域を区画するトレンチ分離構造をさらに含み、
    　前記フィールド絶縁膜は、前記デバイス領域において前記主面を被覆している、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記フィールド絶縁膜は、前記分離絶縁膜に連なっている、請求項１０に記載の半導体装置。
  12. 　前記分離絶縁膜は、前記分離トレンチの側壁を被覆する第１部分、および、前記分離トレンチの底壁を被覆する第２部分を含み、
    　前記フィールド絶縁膜は、前記第２部分の厚さを超える厚さを有している、請求項１０または１１に記載の半導体装置。
  13. 　前記フィールド絶縁膜は、平面視において一方方向に延びる第１辺、および、前記一方方向に交差する交差方向に延びる第２辺を有し、
    　前記絶縁側壁は、前記フィールド絶縁膜の前記第１辺および前記第２辺に形成されている、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記フィールド絶縁膜は、前記半導体チップの酸化物を含む、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　主面を有する半導体チップと、
    　前記主面に形成された分離トレンチ、前記分離トレンチの内壁を被覆する分離絶縁膜、および、前記分離絶縁膜を挟んで前記分離トレンチに埋設された分離電極を含み、前記主面にデバイス領域を区画するトレンチ分離構造と、
    　前記デバイス領域において前記主面に形成された機能デバイスと、
    　前記デバイス領域において前記機能デバイスから間隔を空けて前記主面を部分的に被覆し、前記主面との間で成す傾斜角度が２０°以上４０°以下である絶縁側壁を有するフィールド絶縁膜と、を含む、半導体装置。
  16. 　前記フィールド絶縁膜は、前記分離絶縁膜に連なっている、請求項１５に記載の半導体装置。
  17. 　前記機能デバイスは、前記主面に形成されたゲートトレンチ、絶縁体によって上下方向に絶縁分離されるように前記ゲートトレンチ内に埋設された上電極および下電極を有するトレンチゲート構造を含み、
    　前記フィールド絶縁膜は、前記トレンチゲート構造から間隔を空けて形成されている、請求項１５または１６に記載の半導体装置。
  18. 　前記機能デバイスは、複数の前記トレンチゲート構造をそれぞれ含む複数の単位トランジスタを含む、請求項１７に記載の半導体装置。
  19. 　前記機能デバイスは、個別制御対象として系統化された１つまたは複数の前記単位トランジスタによってそれぞれ構成されたｎ個（ｎ≧２）の系統トランジスタを含み、ｎ個の前記系統トランジスタの選択制御によって単一の出力信号を生成するｎ系統のゲート分割トランジスタを含む、請求項１８に記載の半導体装置。
  20. 　前記主面において前記デバイス領域とは異なる領域に形成され、ｎ個の前記系統トランジスタを個別制御する制御回路をさらに含む、請求項１９に記載の半導体装置。
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