WO2022058682A1 - Carte électronique comprenant des composants enterrés dans des cavités - Google Patents

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cavity
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Philippe CHOCTEAU
Denis LECORDIER
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Safran Electronics and Defense SAS
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    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • TITLE Electronic board including components buried in cavities
  • the invention relates to the field of electronic cards, in particular when these electronic cards are intended to be integrated into a portable and on-board device, for example in any field having strong space constraints such as the field of aeronautics and space. , and more specifically the attachment of components to printed circuits.
  • an electronic card can comprise surface-mounted components (CMS), that is to say electronic components soldered directly to the surface of the printed circuit of an electronic card, through-hole components, or even printed circuits.
  • CMS surface-mounted components
  • SMDs are soldered on the surface either by reflow (“reflow soldering” in English) or by wave (“solder wave” in English).
  • the bare circuit board is first screen printed by covering the conductive layers of the circuit board (usually copper) with a solder paste using a screen printing screen (or stencil) so that only the locations intended to receive the terminations of the components are covered by the solder paste.
  • the solder paste comprises, in a manner known per se, a metal alloy in suspension in a soldering flux.
  • CMS component terminations
  • document US 2014/158414 proposes to bury components in the printed circuit. More precisely, a cavity is produced by laser cutting in the printed circuit, after its manufacture, so as to reveal soldering areas at the bottom of the cavity. The component is then placed at the bottom of the cavity and soldered on the soldering pads, then the electronic board is screen-printed in order to embed the component in an insulating layer. That solution thus makes it possible to declutter the skin layer of the electronic card.
  • the insulating layer in which the component is embedded prevents replacement of the components in the event of their failure and complicates the development phase of the electronic card.
  • Document FR 3069 127 in the name of the Applicant has also proposed a method for manufacturing an electronic card comprising a multilayer printed circuit having at least four conductive layers separated two by two by insulating layers, including:
  • a cavity is formed in one of the conductive skin layers and in the associated insulating layer, opposite the soldering pad of the internal conductive layer, so that at least part of the soldering pad is exposed.
  • This cavity is then filled with a metal alloy accompanied by a soldering flux, for example solder paste, then an electronic component is placed in front of the cavity.
  • a reflow-type heat treatment is applied to the printed circuit on which the component is placed in order to transform the metal alloy accompanied by the soldering flux into a solder joint so as to fix the component to the printed circuit.
  • This process thus makes it possible to effectively increase the density of implantation and the mix of surface-mounted components by creating cavities making it possible to reduce the size of the electronic card, while allowing the replacement of defective SMDs.
  • BGAs American acronym for Ball Grid Array for matrix of balls
  • LGAs Land Grid Array for matrix of pellets
  • components electronics such as decoupling capacities on numerous inputs/outputs of the component.
  • terminations of BGAs and LGAs are often very close, while the number of abilities to connect can be important. This leads to complex routings that take up a lot of space. It has therefore been proposed to place the electronic components on the other side of the printed circuit using a system of laser vias and/or buried vias.
  • An object of the invention is to remedy the drawbacks of the prior art.
  • an object of the invention is to propose an industrializable solution making it possible to improve the density of implantation of electronic components on an electronic card, to reduce the complexity of printed circuits, in particular when they comprise one or more BGAs and/or or LGA, and therefore reduce their manufacturing cost.
  • an electronic card according to claim 1 and a method of manufacturing an electronic card according to claim 9 are proposed.
  • Embodiments are described in the dependent claims.
  • the electronic card comprising:
  • a printed circuit comprising: at least one insulating layer; and a first and a second conductive skin layer on either side of the insulating layer;
  • a second electronic component housed in the cavity comprising a face of greater surface and a termination connected to the termination of the first electronic component, the second electronic component being placed in the cavity so that the face of greater surface extends perpendicularly to the first conductive layer of skin in the cavity.
  • the printed circuit has a determined thickness and the face with the largest surface area of the capacitor has a length, along an axis normal to the first conductive skin layer, which is at most equal to the thickness of the printed circuit;
  • the termination of the second electronic component is connected to the termination of the first electronic component via a solder joint and/or via a via;
  • the termination of the first electronic component is soldered to the termination of the second electronic component;
  • the second electronic component comprises an additional termination which is connected to the second conductive skin layer via a solder joint and/or via a via;
  • the cavity is positioned opposite the termination of the first electronic component;
  • the cavity is offset with respect to the termination of the first electronic component, the termination of the second electronic component being connected to the termination of the first electronic component via a via or the first conductive skin layer;
  • the first electronic component comprises one of the following components: a BGA, an LGA, a surface mount connector; and
  • the second electronic component comprises one of the following components:
  • the invention proposes a method for manufacturing an electronic card according to claim 9. Embodiments of the method are defined in the dependent claims.
  • the method includes the following steps:
  • a printed circuit comprising: an insulating layer having two opposite faces; and a first and a second conductive skin layer, each conductive skin layer being attached to a corresponding face of the insulating layer;
  • step S2 comprises the formation of at least one of the following vias: a through via; a blind via; step S2 successively comprises: the formation of a first blind via open on one of the first conductive skin layer and the second conductive skin layer, said first blind via revealing at least one internal conductive layer buried in the layer insulating; and forming a second blind via connected to the first blind via via the internal conductive layer; the second blind via is either offset from the first blind via, or aligned with the first blind via; the second electronic component further comprises an additional termination, the method further comprising a step during which the additional termination of the second electronic component is connected to the second conductive skin layer; step S6 is performed by screen printing a solder paste on the printed circuit and/or by dipping the first electronic component in solder paste; and/or the method further comprises a step of connecting the printed circuit to an additional printed circuit via the second conductive skin layer.
  • FIG. 1 schematically illustrates a first example of an electronic card conforming to a first embodiment, on which six decoupling capacitors and a BGA have been illustrated, each decoupling capacitor being connected to a termination of the BGA according to a configuration different ;
  • Figure 2 schematically illustrates an example of an electronic card according to a second embodiment comprising the electronic card of Figure 1 soldered to an additional printed circuit;
  • Figure 3 illustrates the screen printing of a second electronic component in a through cavity, the second electronic component and the printed circuit being placed on a carrier;
  • Figure 4 illustrates the production of a blind via in a stack of layers of an embodiment of a printed circuit before pressing and the introduction of a second electronic component dipped in solder paste into the via blind obtained;
  • Figure 5 is a flowchart of steps of a method of manufacturing an electronic card according to one embodiment of the invention.
  • An electronic card 1 comprises a printed circuit 2 comprising conductive layers separated by insulating layers on which electronic components are fixed.
  • a printed circuit 2 can be of the monolayer type (also called single layer) and only include a single conductive layer, double layer (also called double face) and include a conductive layer on either side of an insulating layer 3 or multilayer and include at least four conductive layers.
  • the insulating layers may comprise, in a manner known per se, an epoxy resin and glass fibers.
  • the conductive layers can be made of copper (or a copper-based alloy).
  • an electronic component may comprise a discrete electronic component such as a surface-mounted component (SMT) (typically a resistor, a capacitor, a BGA (English acronym for Ball Grid Array for ball array) , etc.) or a through-hole component, or even a printed circuit on which one or more discrete electronic components are fixed.
  • SMT surface-mounted component
  • BGA American acronym for Ball Grid Array for ball array
  • An electronic card 1 comprises a printed circuit 2 comprising:
  • first and a second conductive skin layer 4, 5 on either side of the insulating layer 3, at least one of the first and the second conductive layer of skin 4, 5 being treated so as to form at least one soldering area, preferably several.
  • the printed circuit 2 can be monolayer, bilayer or multilayer.
  • the electronic card 1 further comprises a first electronic component 6 comprising at least one termination 7 which is fixed to the first conductive skin layer 4, and a second electronic component 8 comprising a face 11 of larger surface and a first termination 9 connected at the end 7 of the first electronic component 6.
  • the second electronic component 8 is placed in a cavity 12 so that its face 11 of largest surface, or largest face 11, extends perpendicularly to the first conductive skin layer 4 in the cavity 12.
  • the first termination 9 of the second electronic component 8 preferably extends laterally relative to the second electronic component 8, that is to say on one side which is substantially normal with respect to its largest face 11.
  • both the first termination 9 and the second termination 10 are lateral.
  • This configuration also makes it possible to reduce the length of the connection tracks between the first electronic component 6 and the second electronic component 8, which improves the electrical performance.
  • the first electronic component 6 comprises a BGA 6
  • this configuration also makes it possible to facilitate routing between the BGA 6 and the second electronic component 8, since the decoupling capacitors 8 can be placed in the cavities 12 (they correspond then to the second electronic component 8 described above), in the printed circuit 2, instead of being placed on the second conductive skin layer 5, with the routing difficulties and the size described above.
  • the first electronic component 6 comprises a BGA 6 and the second electronic component 8 comprises a decoupling capacitor 8 (hereinafter: a capacity 8).
  • a capacity 8 the first electronic component 6 being able to comprise any highly integrated surface-mounted electronic component (CMS) bringing together multiple electrical signals, such as a matrix of LGA pads
  • the second component electronics 8 which may include any electronic component comprising at least two terminations 9, 10, such as a decoupling capacitor, a bias resistor (pull up - connection to high voltage, or pull down - connection to low voltage), a network of resistors or capacitors, a diode, etc.
  • Capacitor 8 is placed vertically in cavity 12. More specifically, capacitor 8 has a face with a larger surface, or large face 11 . In order to facilitate the connection of the capacitor 8 to the BGA 6 and to the soldering pad of the second conductive skin layer 5, the capacitor 8 is placed in the cavity 12 so that its large face 11 extends substantially perpendicular to the first conductive layer of skin 4.
  • Cavity 12 can lead to a soldering area of one of the conductive skin layers 4, 5, in which case this soldering area forms a collar, that is to say it at least partially surrounds cavity 12.
  • the printed circuit 2 has a determined thickness (between the first and the second skin layer). Furthermore, the large face 11 of the capacitor 8 has a length, along an axis normal to the first conductive skin layer 4, which is at most equal to the thickness of the printed circuit 2 in order to prevent the capacitor 8 from protrudes from the printed circuit 2.
  • FIGS. 1 and 2 illustrate examples of capacitors 8 having a large face 11 whose length is substantially equal to the thickness of the printed circuit 2 (configurations C4 to C6), as well only examples of capacitors 8 having a large face 11 whose length is less than the thickness of the printed circuit 2 (configurations C1 to C3).
  • connection of the BGA 6 and of the capacitor 8 to the soldering pads of the first and of the second skin layer of the printed circuit 2 can be carried out in accordance with several embodiments: the BGA 6 can be soldered directly on the soldering pad the first conductive skin layer 4 (configurations C1 to 04 and 06); the BGA 6 can be soldered directly to the first termination 9 of the capacitor 8 (configurations 01, 04 and 05); BGA 6 can be connected to first termination 9 of capacitor 8 via one or more vias 13 (configurations 02 and 03). Capacitor 8 can then be positioned under termination 7 of BGA 6 (configuration 03) or offset with respect to termination 7 of BGA 6.
  • BGA 6 can be connected to the first termination 9 of capacitor 8 by the intermediary of at least two stacked vias 13; BGA 6 can be connected to first termination 9 of capacitor 8 via the soldering pad of first conductive skin layer 4 (configuration 06). Capacitor 8 can then be offset with respect to termination 7 of BGA 6; capacitor 8 can be soldered directly to the soldering pad of second conductive skin layer 5 (configurations 03, 04 and 06), or as a variant via one or more vias 13 (configuration 01); capacitor 8 may not be soldered to the soldering pad of second conductive skin layer 5 (configurations 02 and 05).
  • the second termination 10 of capacitor 8 can then be soldered to another electronic component or an additional printed circuit, for example; termination 7 of BGA 6 can be soldered to first termination 9 of capacitor 8 without being connected to the first soldering pad (configuration 05).
  • the soldering area of the first conductive layer of skin 4 can comprise a flange (configurations 01, 04 and 06) or, as a variant, be devoid of a flange (configuration 05).
  • the soldering area of the second conductive layer of skin 5 can include a flange (03, 04 and 06) or, as a variant, be devoid of a flange (configurations 02 and 05).
  • connection configurations of the BGA 6 with capacity 8 (with/without) flange, directly or via one or more vias 13 can of course be combined with all of the connection configurations of the capacitor 8 to the printed circuit 2 (soldering pad of the second conductive skin layer 5 with or without collar, direct soldering or connection via one or more vias 13 to the soldering pad of the second conductive layer of skin 5, soldering or not on the soldering pad of the second conductive layer of skin 5).
  • the configuration chosen depends in particular on the desired routing between the BGA 6, the terminations 9, 10 of the capacitor 8 and the soldering pads of the first and second conductive skin layers 5, as well as the type of capacitor 8 connected to terminal 7 of BGA 6.
  • the electronic cards 1 illustrated in FIGS. 1 and 2 comprise a printed circuit 2 comprising three insulating layers 3, 3a, 3b separated two by two by an internal conductive layer 15, 16, two conductive layers of skin 4, 5 on either side of the insulating layers and seven capacitors 8, soldered in accordance with seven different configurations:
  • a cavity 12 is formed in the insulating layer 3 and open onto the first conductive skin layer 4.
  • a collar is formed around the cavity 12 in the soldering pad of the first conductive skin layer 4.
  • the cavity 12 is not through and reveals, at its bottom, a first internal conductive layer 15.
  • This first internal conductive layer 15 is connected to the soldering pad of the second conductive skin layer 5 via a via 13.
  • the capacitor 8 is placed vertically in the cavity 12.
  • the first termination 9 of the capacitor 8 is soldered directly to one of the terminations 7 of the BGA 6 and to the flange of the soldering area of the first layer of skin.
  • the second termination 10 of the capacitor 8 is soldered to the soldering pad of the second conductive skin layer 5 via the first internal conductive layer 15 and the laser via 13.
  • a cavity 12 is formed in the insulating layer 3 and open to the second conductive skin layer 5, without collar.
  • the cavity 12 is not through and reveals, at its bottom, a second internal conductive layer 16.
  • This second internal conductive layer 16 is connected to the soldering pad of the first conductive skin layer 4 via a via 13.
  • the cavity 12 and the via 13 are offset relative to each other, so that the via 13 and the cavity 12 are not aligned.
  • Capacitor 8 is placed vertically in cavity 12.
  • First termination 9 of capacitor 8 is soldered directly to second internal conductive layer 16.
  • Second termination 10 of capacitor 8 is not soldered at the level of the soldering pad of the second conductive skin layer 5 (but could be soldered to any suitable electronic component).
  • One of the terminations 7 of BGA 6 is connected to the first termination 9 of capacitor 8 via via 13. Termination 7 of BGA 6 is therefore positioned opposite via 13, but capacitor 8 is not not aligned is offset from this termination 7 of the BGA 6.
  • Configuration C3 This configuration 3 is identical to configuration C2 with the following exceptions: cavity 12, via 13 and termination 7 of BGA 6 are aligned with each other and the second termination 10 of capacitor 8 is on the soldering pad of the second conductive skin layer 5 via a collar.
  • Configuration C4 A cavity 12 is formed in insulating layer 3 and open to first conductive skin layer 4 and to second conductive skin layer 5. This cavity 12 is therefore through. A flange is formed around cavity 12 in the soldering pads of the first and second conductive skin layers 4 and 5. Capacitor 8 is placed vertically in cavity 12. First termination 9 of capacitor 8 is soldered directly on one of the terminations 7 of the BGA 6 and on the flange of the soldering pad of the first skin layer. The second termination 10 of the capacitor 8 is soldered directly to the flange of the soldering pad of the second conductive skin layer 5.
  • Configuration C5 This configuration 5 is identical to configuration 4 with the following exceptions: the cavity 12 is open to the first and the second conductive skin layer 4, 5, but without a flange.
  • This C6 configuration is identical to the C4 configuration except that the cavity 12 is offset with respect to the termination 7 of the BGA 6 so that the termination 7 of the BGA 6 is soldered on the soldering pad of the first conductive skin layer 4 and is connected to capacitor 8 via this soldering pad.
  • the first internal conductive layer 15 can be connected to the soldering pad of the second conductive skin layer 5 by any means, including in particular: a laser via 13 (as illustrated in configuration 02); a conductive track connected to another electronic component (of the same BGA or of another BGA); another through through the electronic card 1; a via buried elsewhere on the electronic board 1; a ground plane, which could be the inner layer 15, which is connected by a large number of laser and through vias.
  • the soldering of the capacitors 8 vertically under the BGA thus makes it possible to drastically simplify the routing and to reduce the size of the components in the electronic board 1 .
  • the 7 terminations of a BGA 6 are very close. The same is true for an LGA.
  • the spacing between two adjacent terminations 7 is generally greater than the thickness of a capacitor 8. It is therefore difficult to solder several capacitors 8 directly under the BGA 6.
  • the printed circuit 2 can be connected to an additional printed circuit 17 comprising an additional skin conductive layer 18 (step S7).
  • the printed circuit 2 then serves as an interposer (see figure 2).
  • capacitor 8 can then be soldered, directly or indirectly (that is to say via one or more vias 13), on a soldering pad formed in the conductive layer of additional skin 18 of the additional printed circuit 17. If necessary, as has been illustrated in the case of configurations 02 and 06 of FIG. 2, the second termination 10 of the capacitors 8 can be soldered only to the additional soldering area 18 of the printed circuit additional 17.
  • the second termination 10 of all or part of the capacitors 8 is soldered either on the soldering pad of the second conductive skin layer 5, or on the soldering pad of the additional conductive skin layer 18.
  • the capacitors 8 are soldered via via 13 on the termination 7 corresponding to the BGA and on the conductive layer of additional skin 18 of the additional printed circuit 17.
  • This embodiment corresponds to the configurations C1, C2 and C3 of FIG. 2.
  • Several vias 13 can be superimposed if necessary.
  • vias thus makes it possible (i) to electrically connect a capacitor whose length is less than the thickness of the interposer 2 to the corresponding termination 7 of the BGA and to the additional conductive skin layer 18; (ii) to offset the capacitor 8 with respect to the corresponding termination 7 of the BGA (see configuration C2 for example), which facilitates assembly when two capacitors 88 must be connected to two adjacent terminations 7 of the BGA.
  • FIG. 2 illustrates an electronic card 1 comprising printed circuit 2 of FIG. 1 soldered to an additional printed circuit 17.
  • Capacitors 8 of configurations 02 and C5, which are not soldered to of the second conductive skin layer 5, are then soldered on the soldering pads of the additional conductive skin layer 18 of the additional printed circuit 17.
  • An electronic card 1 in accordance with the invention can for example be obtained in accordance with the following steps:
  • a printed circuit 2 comprising: at least one insulating layer 3; and a first and a second conductive skin layer 4, 5 on either side of the insulating layer 3 and comprising at least one soldering pad;
  • capacitor 8 place capacitor 8 in cavity 12 so that a larger surface face of capacitor 8 extends perpendicularly to first conductive skin layer 4;
  • cavity 12 can be formed in insulating layer 3 by any appropriate means.
  • the cavity 12 can be made by laser drilling, by milling, by punching the insulating layer 3.
  • a through hole can be formed in the conductive layers intended to be crossed by the cavity 12, in particular by laser drilling or by milling.
  • the conductive layers are then stacked and pressed so as to obtain the printed circuit 2, in which the cavity 12 is formed.
  • first conductive skin layer 4 and the first internal conductive layer 15 are drilled (or milled), then these layers 3, 3a are stacked with the second internal conductive layer 16 on the insulating layer 3b located between the first internal conductive layer 15 and the second conductive layer of skin 5 by aligning the bores so as to obtain, after pressing, the printed circuit 2 comprising the cavity 12.
  • This cavity 12 therefore opens onto the first internal conductive layer 15, which it reveals.
  • soldering of the terminations 7, 9, 10 of the capacitor 8 and of the BGA 6 depends on the configuration of their respective connections.
  • the capacitor 8 and the BGA 6 are fixed on the printed circuit 2 in accordance with the following steps, following step S2 of forming the cavity 12:
  • step S3 placement of capacitor 8 in cavity 12 (step S3), by placing it vertically on carrier 19 (see Figure 3);
  • solder paste comprises, in a manner known per se, a metal alloy in suspension in a soldering flux
  • the BGA 6 can be dipped in solder paste; - laying of the termination 7 of the BGA 6 on the solder paste (above the first termination 9 of the capacitor 8 in the configurations 04, next to the first termination 9 in the configuration C6);
  • soldering of the first termination 9 of the capacitor 8 and of the termination 7 of the BGA 6 can be carried out before the soldering of the second termination 10 on the second conductive skin layer 5.
  • the printed circuit 2 is placed on a carrier 19 at the level of its second conductive layer of skin 5, capacitor 8 is placed vertically on carrier 19 in cavity 12, then terminations 9, 10, 7 of capacitor 8 and of BGA 6 are soldered onto printed circuit 2 by screen printing of first termination 9 and optionally of the first conductive skin layer 4 (presence of a collar) and heat treatment by reflow (in accordance with the steps described above).
  • the second termination 10 of capacitor 8 can then be used as a soldering pad for a third electronic component.
  • the Capacitor 8 and BGA 6 are attached to printed circuit 2 in accordance with the following steps, following step S2 of formation of cavity 12:
  • solder paste can be applied using a syringe and needle;
  • step S3 placement of the capacitor 8 in the cavity 12 (step S3), by placing it vertically on the bottom of the cavity 12 and by placing the termination 9, 10 which is coated with solder cream against the internal conductive layer 15, 16 ( Figure 4);
  • the method S however further comprises the screen printing of the second termination 10 of the capacitor 8, which can be simultaneous or successive to the screen printing of the via 13, preferably prior to the reflow heat treatment.
  • the method comprises the following steps:
  • Steps S1-S3 and S5-S6 have already been described. Steps S3 and S5 can in particular be carried out by dipping the termination 9 of the capacitor 8 in solder paste (or deposit deposited using a syringe and a needle) and placing the capacitor 8 in cavity 12, placing it vertically on the bottom of cavity 12 and placing termination 9, which is coated with solder paste, against internal conductive layer 15, 16 (FIG. 4).
  • Step S7 can then be performed by turning printed circuit board 2 over and performing the following steps:
  • a similar process is applied when it is the termination 10 of the capacitor which is connected to the additional conductive skin layer 18.
  • the cavity is however opened on the first conductive skin layer 4 and the solder paste is screen printed on this second conductive skin layer 5 before deposition of the BGA 6 and heat treatment.

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Abstract

La présente invention concerne une carte électronique (1) comprenant : - un circuit imprimé (2) comprenant une couche isolante (3, 3a, 3b) et une première et une deuxième couche conductrice de peau (4, 5) de part et d'autre de la couche isolante (3, 3a, 3b); - un BGA (6) étant fixé sur la première couche conductrice de peau (4); - une cavité (12), formée dans la couche isolante (3, 3a, 3b) sous BGA (6), la cavité (12) étant ouverte sur l'une parmi la première et la deuxième couche conductrice de peau (4, 5);et - un composant électronique (8) logé verticalement dans la cavité (12).

Description

DESCRIPTION
TITRE : Carte électronique comprenant des composants enterrés dans des cavités
DOMAINE DE L'INVENTION
L’invention concerne le domaine des cartes électroniques, en particulier lorsque ces cartes électroniques sont destinées à être intégrées dans un dispositif portable et embarqué, par exemple dans tout domaine présentant de fortes contraintes d’encombrement tel que le domaine de l’aéronautique et spatial, et plus précisément la fixation de composants à des circuits imprimés.
ETAT DE LA TECHNIQUE
De manière connue en soi, une carte électronique peut comprendre des composants montés en surface (CMS), c’est-à-dire des composants électroniques brasés directement à la surface du circuit imprimé d’une carte électronique, des composants traversants, ou encore des circuits imprimés.
Habituellement, les CMS sont brasés en surface soit par refusion (« reflow soldering » en anglais), soit à la vague (« solder wave » en anglais).
Dans le cas du brasage par refusion, le circuit imprimé nu est tout d’abord sérigraphié en recouvrant les couches conductrices du circuit imprimés (généralement en cuivre) par une crème à braser à l’aide d’un écran de sérigraphie (ou pochoir) de sorte que seuls les emplacements destinés à recevoir les terminaisons des composants sont recouverts par la crème à braser. La crème à braser comprend, de manière connue en soi, un alliage métallique en suspension dans un flux de brasage. Puis les terminaisons des composants (CMS) sont posées sur la crème à braser avant de subir un traitement thermique de refusion, au cours duquel la chaleur fait refondre l’alliage et évaporer le flux de brasage de manière à former des joints de brasure à partir de l’alliage métallique présent dans la crème à braser.
Afin d’augmenter la densité d’implantation des composant d’un circuit imprimé comprenant des composants montés en surface, il a déjà été proposé de diminuer la taille du boîtier des composants électroniques, de changer de technologie d’interconnexion, d’empiler des puces électroniques, de les rapprocher ou encore de les enterrer dans les couches internes du circuit imprimé.
Ainsi, le document US 2014/158414 propose d’enterrer des composants dans le circuit imprimé. Plus précisément, une cavité est réalisée par découpe laser dans le circuit imprimé, après sa fabrication, de sorte à dévoiler des plages de brasage au fond de la cavité. Le composant est ensuite placé au fond de la cavité et brasé sur les plages de brasage, puis la carte électronique est sérigraphiée afin de noyer le composant une couche isolante. Cette solution permet ainsi de désencombrer la couche de peau de la carte électronique. Toutefois, la couche isolante dans laquelle est noyé le composant empêche le remplacement des composants en cas de défaillance de ceux-ci et complexifie la phase de développement de la carte électronique.
Il a également été proposé dans le document FR 3069 127 au nom de la Demanderesse un procédé de fabrication d’une carte électronique comprenant un circuit imprimé multicouche ayant au moins quatre couches conductrices séparées deux à deux par des couches isolantes, dont :
- deux couches conductrices de peau fixées chacune sur une couche isolante associée,
- des couches conductrices internes, s'étendant entre les couches isolantes et séparées par une couche isolante centrale, l’une au moins des couches conductrices internes étant traitée de manière à former au moins une plage de brasage.
Une cavité est formée dans l’une des couches conductrices de peau et dans la couche isolante associée, en face de la plage de brasage de la couche conductrice interne, de sorte qu’au moins une partie de la plage de brasage soit dévoilée. Cette cavité est ensuite remplie avec un alliage métallique accompagné d’un flux de brasage, par exemple de la crème à braser, puis un composant électronique est placé en face de la cavité. Enfin, un traitement thermique type refusion est appliqué au circuit imprimé sur lequel est placé le composant afin de transformer l’alliage métallique accompagné du flux de brasage en joint de brasure de manière à fixer le composant au circuit imprimé.
Ce procédé permet ainsi d’augmenter efficacement la densité d’implantation et la mixité des composants montés en surface en créant des cavités permettant de réduire l’encombrement de la carte électronique, tout en permettant le remplacement des CMS défectueux.
De plus, il ressort que les gains de taille de boitier font partie des choix déjà utilisés et que l’empilement des puces n’est possible que pour une petite partie des composants électronique et concerne plutôt des composants grand public qui ne sont pas forcément compatibles avec des environnements plus sévères, notamment en termes de vibrations, de plages de température et de variations de température.
Ces procédés ont donc déjà permis d’augmenter la densité d’implantation de composants dans une carte électronique. Toutefois, l’industrie de l’aéronautique et du spatial reste en perpétuelle recherche d’amélioration des cartes électroniques.
C’est en particulier le cas dans le domaine des BGA (acronyme anglais de Ball Grid Array pour matrice de billes) et des LGA (acronyme anglais de Land Grid Array pour matrice de pastilles), pour lesquels il est souvent requis de placer des composants électroniques tels que des capacités de découplage sur de nombreuse entrées/sorties du composant. De plus, les terminaisons de BGA et des LGA sont souvent très proches, tandis que le nombre de capacités à connecter peut s’avérer important. Ceci conduit à des routages complexes qui prennent beaucoup de place. Il a donc été proposé de placer les composants électroniques de l’autre côté du circuit imprimé en utilisant un système de vias lasers et/ou de vias enterrés. Il en découle que les contraintes de routage de ce type de composants sont souvent les plus dimensionnantes pour le nombre de couches du circuit imprimé, le nombre de niveaux de vias lasers et la présence de vias enterrés. Le prix du circuit imprimé peut ainsi être augmenté drastiquement uniquement en raison des contraintes de routage imposées par un seul composant, le BGA et/ou le LGA.
EXPOSE DE L'INVENTION
Un but de l’invention est de remédier aux inconvénients de l’art antérieur.
Ainsi, un but de l’invention est de proposer une solution industrialisable permettant d’améliorer la densité d’implantation des composants électronique sur une carte électronique, de réduire la complexité des circuits imprimés, notamment lorsqu’ils comprennent un ou plusieurs BGA et/ou LGA, et donc de réduire leur coût de fabrication.
Il est à cet effet proposé, selon un premier aspect de l’invention une carte électronique conforme à la revendication 1 et un procédé de fabrication d’une carte électronique selon la revendication 9. Des modes de réalisation sont décrits dans les revendications dépendantes.
Dans une forme de réalisation, la carte électronique comprenant :
- un circuit imprimé comprenant : au moins une couche isolante ; et une première et une deuxième couche conductrice de peau de part et d’autre de la couche isolante ;
- un premier composant électronique comprenant au moins une terminaison et étant fixé sur la première couche conductrice de peau ;
- une cavité, formée dans la couche isolante sous le premier composant électronique, la cavité étant ouverte sur l’une parmi la première et la deuxième couche conductrice de peau ; et
- un deuxième composant électronique logé dans la cavité comprenant une face de plus grande surface et une terminaison connectée à la terminaison du premier composant électronique, le deuxième composant électronique étant placé dans la cavité de sorte que la face de plus grande surface s’étend perpendiculairement à la première couche conductrice de peau dans la cavité.
Certaines caractéristiques préférées mais non limitatives de la carte électronique selon le premier aspect sont les suivantes, prises individuellement ou en combinaison : le circuit imprimé présente une épaisseur déterminée et la face de plus grande surface de la capacité présente une longueur, suivant un axe normal à la première couche conductrice de peau, qui est au plus égale à l’épaisseur du circuit imprimé ; la terminaison du deuxième composant électronique est connectée à la terminaison du premier composant électronique par l’intermédiaire d’un joint de brasure et/ou par l’intermédiaire d’un via ; la terminaison du premier composant électronique est brasée sur la terminaison du deuxième composant électronique ; le deuxième composant électronique comprend une terminaison supplémentaire qui est connectée à la deuxième couche conductrice de peau par l’intermédiaire d’un joint de brasure et/ou par l’intermédiaire d’un via ; la cavité est positionnée en face de la terminaison du premier composant électronique ; la cavité est décalée par rapport à la terminaison du premier composant électronique, la terminaison du deuxième composant électronique étant connectée à la terminaison du premier composant électronique par l’intermédiaire d’un via ou de la première couche conductrice de peau ; le premier composant électronique comprend l’un des composants suivants : un BGA, un LGA, un connecteur monté en surface ; et le deuxième composant électronique comprend l’un des composants suivants : une capacité d’adaptation, une résistance de polarisation, un réseau de résistances, un réseau de capacités, une diode ; et/ou la carte électronique comprend en outre un circuit imprimé supplémentaire, le circuit imprimé étant connecté sur le circuit imprimé supplémentaire au niveau de la deuxième couche conductrice de peau.
Selon un deuxième aspect, l’invention propose un procédé de fabrication d’une carte électronique conforme à la revendication 9. Des modes de réalisation du procédé sont définis dans les revendications dépendantes.
Dans une forme de réalisation, le procédé comprend les étapes suivantes :
51 : fournir un circuit imprimé comprenant : une couche isolante présentant deux faces opposées ; et une première et une deuxième couche conductrice de peau, chaque couche conductrice de peau étant fixée sur une face correspondante de la couche isolante ;
52 : former une cavité dans la couche isolante, la cavité étant ouverte sur l’une parmi la première et la deuxième couche conductrice de peau ;
53 : placer un deuxième composant électronique dans la cavité de sorte qu’une face de plus grande surface du deuxième composant électronique s’étend perpendiculairement à la première couche conductrice de peau, le deuxième composant électronique comprenant une terminaison ;
55 : placer un premier composant électronique comprenant au moins une terminaison sur la première couche conductrice de peau ; et
56 : connecter la terminaison du deuxième composant électronique à la terminaison du premier composant électronique.
Certaines caractéristiques préférées mais non limitatives du procédé de fabrication selon le deuxième aspect sont les suivantes, prises individuellement ou en combinaison : l’étape S2 comprend la formation de l’un au moins des vias suivants : un via traversant ; un via borgne ; l’étape S2 comprend successivement : la formation d’un premier via borgne ouvert sur l’une parmi la première couche conductrice de peau et la deuxième couche conductrice de peau, ledit premier via borgne dévoilant au moins une couche conductrice interne enterrée dans la couche isolante ; et la formation d’un deuxième via borgne connecté au premier via borgne via la couche conductrice interne ; le deuxième via borgne est soit décalé par rapport au premier via borgne, soit aligné avec le premier via borgne ; le deuxième composant électronique comprend en outre une terminaison supplémentaire, le procédé comprenant en outre une étape au cours de laquelle la terminaison supplémentaire du deuxième composant électronique est connectée à la deuxième couche conductrice de peau ; l’étape S6 est réalisée par sérigraphie d’une crème à braser sur le circuit imprimé et/ou par trempage du premier composant électronique dans de la crème à braser ; et/ou le procédé comprend en outre une étape de connexion du circuit imprimé sur un circuit imprimé supplémentaire par l’intermédiaire de la deuxième couche conductrice de peau.
DESCRIPTION DES FIGURES
D’autres caractéristiques, buts et avantages de l’invention ressortiront de la description qui suit, qui est purement illustrative et non limitative, et qui doit être lue en regard des dessins annexés sur lesquels :
[Fig. 1] La figure 1 illustre de façon schématique un premier exemple de carte électronique conforme à un premier mode de réalisation, sur laquelle ont été illustrées six capacités de découplage et un BGA, chaque capacité de découplage étant connectée à une terminaison du BGA selon une configuration différente ; [Fig. 2] La figure 2 illustre de façon schématique un exemple de carte électronique conforme à un deuxième mode de réalisation comprenant la carte électronique de la figure 1 brasée sur un circuit imprimé supplémentaire ;
[Fig. 3] La figure 3 illustre la sérigraphie d’un deuxième composant électronique dans une cavité traversante, le deuxième composant électronique et le circuit imprimé étant posés sur un porteur ;
[Fig. 4] La figure 4 illustre la réalisation d’un via borgne dans un empilement de couche d’un exemple de réalisation d’un circuit imprimé avant pressage et l’introduction d’un deuxième composant électronique trempé dans de la crème à braser dans le via borgne obtenu ;
[Fig. 5] La figure 5 est un organigramme d’étapes d’un procédé de fabrication d’une carte électronique selon un mode de réalisation de l’invention.
Sur l’ensemble des figures, les éléments similaires portent des références identiques.
DESCRIPTION DETAILLEE DE L'INVENTION
Une carte électronique 1 comprend un circuit imprimé 2 comportant des couches conductrices séparées par des couches isolantes sur lequel sont fixés des composants électroniques.
De manière générale, un circuit imprimé 2 peut être du type monocouche (également appelé simple couche) et ne comprendre qu’une seule couche conductrice, double couche (également appelé double face) et comprendre une couche conductrice de part et d’autre d’une couche isolante 3 ou multicouche et comprendre au moins quatre couches conductrices.
Les couches isolantes peuvent comprendre, de manière connue en soi, une résine epoxy et des fibres de verre. Les couches conductrices quant à elles peuvent être en cuivre (ou dans un alliage à base de cuivre).
Par composant électronique, on comprendra dans ce qui suit tout élément destiné à être assemblé avec d'autres afin de réaliser une ou plusieurs fonctions électroniques. A titre d’exemple non limitatif, un composant électronique peut comprendre un composant électronique discret tel qu’un composant monté en surface (CMS) (typiquement une résistance, un condensateur, un BGA (acronyme anglais de Ball Grid Array pour matrice de billes), etc.) ou un composant traversant, ou encore un circuit imprimé sur lequel sont fixés un ou plusieurs composants électroniques discrets.
Une carte électronique 1 comprend un circuit imprimé 2 comprenant :
- au moins une couche isolante 3 ; et
- une première et une deuxième couche conductrice de peau 4, 5 de part et d’autre de la couche isolante 3, l’une au moins parmi la première et la deuxième couche conductrice de peau 4, 5 étant traitée de sorte à former au moins une plage de brasage, de préférence plusieurs.
Le circuit imprimé 2 peut être monocouche, bicouche ou multicouche.
La carte électronique 1 comprend en outre un premier composant électronique 6 comprenant au moins une terminaison 7 qui est fixé sur la première couche conductrice de peau 4, et un deuxième composant électronique 8 comprenant une face 11 de plus grande surface et une première terminaison 9 connectée à la terminaison 7 du premier composant électronique 6.
Afin d’augmenter la densité d’implantation des composants électroniques sur la carte électronique 1 , le deuxième composant électronique 8 est placé dans une cavité 12 de sorte que sa face 11 de plus grande surface, ou plus grande face 11 , s’étend perpendiculairement à la première couche conductrice de peau 4 dans la cavité 12. En plaçant le deuxième composant électronique 8 dans une cavité 12 en position verticale (puisque sa plus grande face 11 est perpendiculaire à la première couche conductrice de peau 4), il est ainsi possible de profiter de l’espace habituellement non utilisé sous le premier composant électronique 6 et de gagner ainsi en place et en densité d’implantation.
On comprendra que, pour placer le deuxième composant électronique 8 verticalement dans la cavité 12, la première terminaison 9 du deuxième composant électronique 8 s’étend de préférence latéralement par rapport au deuxième composant électronique 8, c’est-à-dire sur une face qui est sensiblement normale par rapport à sa plus grande face 11. De préférence, à la fois la première terminaison 9 et la deuxième terminaison 10 sont latérales.
Cette configuration permet en outre de réduire la longueur des pistes de connexion entre le premier composant électronique 6 et le deuxième composant électronique 8, ce qui améliore les performances électriques.
Dans le cas où le premier composant électronique 6 comprend un BGA 6, cette configuration permet en outre de faciliter les routages entre le BGA 6 et le deuxième composant électronique 8, puisque les capacités 8 de découplage peuvent être placée dans les cavités 12 (elles correspondent alors au deuxième composant électronique 8 décrit ci- dessus), dans le circuit imprimé 2, au lieu d’être placées sur la deuxième couche conductrice de peau 5, avec les difficultés de routage et l’encombrement décrits plus haut.
Dans ce qui suit, afin de faciliter la lecture de la description, l’invention sera décrite dans le cas où le premier composant électronique 6 comprend un BGA 6 et le deuxième composant électronique 8 comprend une capacité 8 de découplage (ci-après : une capacité 8). Ceci n’est cependant pas limitatif, le premier composant électronique 6 pouvant comprendre tout composant électronique monté en surface (CMS) fortement intégré rassemblant de multiples signaux électriques, tel qu’une matrice de pastilles LGA, et le deuxième composant électronique 8 pouvant comprendre tout composant électronique comprenant au moins deux terminaisons 9, 10, tel qu’une capacité de découplage, une résistance de polarisation (pull up - connexion à la tension élevée, ou pull down - connexion à la tension basse), un réseau de résistances ou de capacités, une diode, etc.
La capacité 8 est placée verticalement dans la cavité 12. Plus précisément, la capacité 8 présente une face de plus grande surface, ou grande face 11 . Afin de faciliter la connexion de la capacité 8 au BGA 6 et à la plage de brasage de la deuxième couche conductrice de peau 5, la capacité 8 est placée dans la cavité 12 de sorte que sa grande face 11 s’étend sensiblement perpendiculairement à la première couche conductrice de peau 4.
La cavité 12 peut déboucher sur une plage de brasage d’une des couches conductrices de peau 4, 5, auquel cas cette plage de brasage forme une collerette, c’est-à-dire qu’elle entoure au moins partiellement la cavité 12.
Dans une forme de réalisation, le circuit imprimé 2 présente une épaisseur (entre la première et la deuxième couche de peau) déterminée. Par ailleurs, la grande face 11 de la capacité 8 présente une longueur, suivant un axe normal à la première couche conductrice de peau 4, qui est au plus égale à l’épaisseur du circuit imprimé 2 afin d’éviter que la capacité 8 ne fasse saillie du circuit imprimé 2. Typiquement, on a illustré sur les figures 1 et 2 des exemples de capacités 8 ayant une grande face 11 dont la longueur est sensiblement égale à l’épaisseur du circuit imprimé 2 (configurations C4 à C6), ainsi que des exemples de capacités 8 ayant une grande face 11 dont la longueur est inférieure à l’épaisseur du circuit imprimé 2 (configurations C1 à C3).
La connexion du BGA 6 et de la capacité 8 aux plages de brasage de la première et de la deuxième couche de peau du circuit imprimé 2 peut être réalisée conformément à plusieurs modes de réalisation : le BGA 6 peut être brasé directement sur la plage de brasage de la première couche conductrice de peau 4 (configurations C1 à 04 et 06) ; le BGA 6 peut être brasé directement sur la première terminaison 9 de la capacité 8 (configurations 01 , 04 et 05) ; le BGA 6 peut être connecté à la première terminaison 9 de la capacité 8 par l’intermédiaire d’un ou de plusieurs vias 13 (configurations 02 et 03). La capacité 8 peut alors être positionnée sous la terminaison 7 du BGA 6 (configuration 03) ou décalée par rapport à la terminaison 7 du BGA 6. De plus, le BGA 6 peut être connecté à la première terminaison 9 de la capacité 8 par l’intermédiaire d’au moins deux vias 13 empilés ; le BGA 6 peut être connecté à la première terminaison 9 de la capacité 8 par l’intermédiaire de la plage de brasage de la première couche conductrice de peau 4 (configuration 06). La capacité 8 peut alors être décalée par rapport à la terminaison 7 du BGA 6 ; la capacité 8 peut être brasée directement sur la plage de brasage de la deuxième couche conductrice de peau 5 (configurations 03, 04 et 06), ou en variante par l’intermédiaire d’un ou de plusieurs vias 13 (configuration 01 ) ; la capacité 8 peut ne pas être brasée sur la plage de brasage de la deuxième couche conductrice de peau 5 (configurations 02 et 05). La deuxième terminaison 10 de la capacité 8 peut ensuite être brasée sur un autre composant électronique ou un circuit imprimé supplémentaire par exemple ; la terminaison 7 du BGA 6 peut être brasée sur la première terminaison 9 de la capacité 8 sans être connectée à la première plage de brasage (configuration 05). la plage de brasage de la première couche conductrice de peau 4 peut comprendre une collerette (configurations 01 , 04 et 06) ou en variante être dépourvue de collerette (configuration 05). la plage de brasage de la deuxième couche conductrice de peau 5 peut comprendre une collerette (03, 04 et 06) ou en variante être dépourvue de collerette (configurations 02 et 05).
L’ensemble des configurations de connexion du BGA 6 avec la capacité 8 (avec/sans) collerette, directement ou par l’intermédiaire d’un ou de plusieurs vias 13 peuvent bien entendu être combinées avec l’ensemble des configurations de connexion de la capacité 8 au circuit imprimé 2 (plage de brasage de la deuxième couche conductrice de peau 5 avec ou sans collerette, brasage direct ou connexion par l’intermédiaire d’un ou de plusieurs vias 13 à la plage de brasage de la deuxième couche conductrice de peau 5, brasage ou non sur la plage de brasage de la deuxième couche conductrice de peau 5). La configuration choisie dépend en particulier du routage désiré entre le BGA 6, les terminaisons 9, 10 de la capacité 8 et les plages de brasage de la première et de la deuxième couche conductrice de peau 5, ainsi que du type de capacité 8 connectée à la terminaison 7 du BGA 6.
Ainsi, à titre d’exemple non limitatif, les cartes électroniques 1 illustrées en figures 1 et 2 comprennent un circuit imprimé 2 comprenant trois couches isolantes 3, 3a, 3b séparées deux à deux par une couche conductrice interne 15, 16, deux couches conductrices de peau 4, 5 de part et d’autre des couches isolantes et sept capacités 8, brasées conformément à sept configurations différentes :
Configuration C1 : Une cavité 12est formée dans la couche isolante 3 et ouverte sur la première couche conductrice de peau 4. Une collerette est formée autour de la cavité 12 dans la plage de brasage de la première couche conductrice de peau 4. La cavité 12 n’est pas traversante et dévoile, au niveau de son fond, une première couche conductrice interne 15. Cette première couche conductrice interne 15 est connectée à la plage de brasage de la deuxième couche conductrice de peau 5 par l’intermédiaire d’un via 13. La capacité 8 est placée verticalement dans la cavité 12. La première terminaison 9 de la capacité 8 est brasée directement sur une des terminaisons 7 du BGA 6 et sur la collerette de la plage de brasage de la première couche de peau. La deuxième terminaison 10 de la capacité 8 est brasée la plage de brasage de la deuxième couche conductrice de peau 5 par l’intermédiaire de la première couche conductrice interne 15 et du via laser 13.
Configuration C2 : Une cavité 12 est formée dans la couche isolante 3 et ouverte sur la deuxième couche conductrice de peau 5, sans collerette. La cavité 12 n’est pas traversante et dévoile, au niveau de son fond, une deuxième couche conductrice interne 16. Cette deuxième couche conductrice interne 16 est connectée à la plage de brasage de la première couche conductrice de peau 4 par l’intermédiaire d’un via 13. La cavité 12 et le via 13 sont décalés l’un par rapport à l’autre, de sorte que le via 13 et la cavité 12 ne sont pas alignés. La capacité 8 est placée verticalement dans la cavité 12. La première terminaison 9 de la capacité 8 est brasée directement sur la deuxième couche conductrice interne 16. La deuxième terminaison 10 de la capacité 8 n’est pas brasée au niveau de la plage de brasage de la deuxième couche conductrice de peau 5 (mais pourra être brasée sur tout composant électronique adapté). L’une des terminaisons 7 du BGA 6 est connectée à la première terminaison 9 de la capacité 8 par l’intermédiaire du via 13. La terminaison 7 du BGA 6 est donc positionnée en face du via 13, mais la capacité 8 n’est pas alignée est décalée par rapport à cette terminaison 7 du BGA 6.
Configuration C3 : Cette configuration 3 est identique à la configuration C2 aux exceptions suivantes : la cavité 12, le via 13 et la terminaison 7 du BGA 6 sont alignés l’un par rapport à l’autre et la deuxième terminaison 10 de la capacité 8 est sur la plage de brasage de la deuxième couche conductrice de peau 5 par l’intermédiaire d’une collerette.
Configuration C4 : Une cavité 12 est formée dans la couche isolante 3 et ouverte sur la première couche conductrice de peau 4 et sur la deuxième couche conductrice de peau 5. Cette cavité 12 est donc traversante. Une collerette est formée autour de la cavité 12 dans les plages de brasage de la première et de la deuxième couche conductrice de peau 4 et 5. La capacité 8 est placée verticalement dans la cavité 12. La première terminaison 9 de la capacité 8 est brasée directement sur une des terminaisons 7 du BGA 6 et sur la collerette de la plage de brasage de la première couche de peau. La deuxième terminaison 10 de la capacité 8 est brasée directement sur la collerette de la plage de brasage de la deuxième couche conductrice de peau 5. Configuration C5 : Cette configuration 5 est identique à la configuration 4 aux exceptions suivantes : la cavité 12 est ouverte sur la première et la deuxième couche conductrice de peau 4, 5, mais sans collerette.
Configuration C6 : Cette configuration C6 est identique à la configuration C4 à l’exception près que la cavité 12 est décalée par rapport à la terminaison 7 du BGA 6 de sorte que la terminaison 7 du BGA 6 est brasée sur la plage de brasage de la première couche conductrice de peau 4 et est connectée à la capacité 8 par l’intermédiaire de cette plage de brasage.
On notera que, la première couche conductrice interne 15 peut être connectée à la plage de brasage de la deuxième couche conductrice de peau 5 par tous moyens, dont notamment : un via laser 13 (comme illustré dans la configuration 02) ; une piste conductrice reliée à un autre composant électronique (du même BGA ou d’un autre BGA) ; un autre via traversant de la carte électronique 1 ; un via enterré ailleurs sur la carte électronique 1 ; un plan de masse, qui pourrait être la couche interne 15, qui est relié par un grand nombre de vias lasers et traversants.
Le brasage des capacités 8 verticalement sous le BGA permet ainsi de simplifier drastiquement le routage et de réduire l’encombrement des composants dans la carte électronique 1 .
Les terminaisons 7 d’un BGA 6 sont très proches. Il en est de même pour un LGA. En particulier, l’écartement entre deux terminaisons 7 adjacentes est généralement supérieur à l’épaisseur d’une capacité 8. Il est donc difficile de braser plusieurs capacités 8 directement sous le BGA 6. Afin de faciliter encore davantage le routage, le circuit imprimé 2 peut être connecté à un circuit imprimé supplémentaire 17 comprenant une couche conductrice de peau supplémentaire 18 (étape S7). Le circuit imprimé 2 sert alors d’interposeur (voir figure 2).
Dans ce cas, la capacité 8 peut alors être brasée, directement ou indirectement (c’est- à-dire par l’intermédiaire d’un ou de plusieurs vias 13), sur une plage de brasage formée dans la couche conductrice de peau supplémentaire 18 du circuit imprimé supplémentaire 17. Le cas échéant, comme cela a été illustré dans le cas des configurations 02 et 06 de la figure 2, la deuxième terminaison 10 des capacités 8 peut être brasée uniquement sur la plage de brasage supplémentaire 18 du circuit imprimé supplémentaire 17.
Ainsi, dans le cas où le circuit imprimé 2 est un interposeur, la deuxième terminaison 10 de tout ou partie des capacités 8 est brasée soit sur la plage de brasage de la deuxième couche conductrice de peau 5, soit sur la plage de brasage de la couche conductrice de peau supplémentaire 18.
Par ailleurs, afin de tenir compte de l’espace disponible sous le BGA 6, du faible espacement entre ses terminaisons 7 et de la différence de longueur des différentes capacités 8, les capacités 8 sont brasés par l’intermédiaire de via 13 sur la terminaison 7 correspondante du BGA et sur la couche conductrice de peau supplémentaire 18 du circuit imprimé supplémentaire 17. Ce mode de réalisation correspond aux configurations C1 , C2 et C3 de la figure 2. Plusieurs vias 13 peuvent être superposés le cas échéant. L’utilisation de vias permet ainsi (i) de connecter électriquement une capacité dont la longueur est inférieure à l’épaisseur de l’interposeur 2 à la terminaison 7 correspondante du BGA et à la couche conductrice de peau supplémentaire 18 ; (ii) de décaler la capacité 8 par rapport à la terminaison 7 correspondante du BGA (voir la configuration C2 par exemple), ce qui facilite le montage lorsque deux capacités 88 doivent être connectées à deux terminaisons 7 adjacentes du BGA.
A titre d’exemple non limitatif, la figure 2 illustre une carte électronique 1 comprenant le circuit imprimé 2 de la figure 1 brasé sur un circuit imprimé supplémentaire 17. Les capacités 8 des configurations 02 et C5, qui ne sont pas brasées sur la plage de brasage de la deuxième couche conductrice de peau 5, sont alors brasées sur des plages de brasage de la couche conductrice de peau supplémentaire 18 du circuit imprimé supplémentaire 17.
Une carte électronique 1 conforme à l’invention peut par exemple être obtenue conformément aux étapes suivantes :
51 : fournir un circuit imprimé 2 comprenant : au moins une couche isolante 3 ; et une première et une deuxième couche conductrice de peau 4, 5 de part et d’autre de la couche isolante 3 et comprenant au moins une plage de brasage ;
52 : former une cavité 12 dans la couche isolante 3, la cavité 12 étant ouverte sur l’une parmi la première et la deuxième couche conductrice de peau 4, 5 ;
53 : placer la capacité 8 dans la cavité 12 de sorte qu’une face de plus grande surface de la capacité 8 s’étend perpendiculairement à la première couche conductrice de peau 4 ;
55 : placer un BGA 6 sur la première couche conductrice de peau 4 ; et
56 : connecter la première terminaison 9 de la capacité 8 à la terminaison 7 du BGA 6.
Au cours de l’étape S2, la cavité 12 peut être formée dans la couche isolante 3 par tout moyen approprié. Par exemple, la cavité 12 peut être réalisée par perçage laser, par fraisage, par poinçonnage de la couche isolante 3. Lorsque la cavité 12 est borgne, un orifice traversant peut-être formé dans les couches conductrices destinées à être traversées par la cavité 12, notamment par perçage laser ou par fraisage. Les couches conductrices sont ensuite empilées et pressées de sorte à obtenir le circuit imprimé 2, dans lequel est formée la cavité 12. Par exemple, on a illustré sur la figure 4 un exemple de réalisation dans lequel les deux couches isolantes 3, 3a s’étendant entre la première couche conductrice de peau 4 et la première couche conductrice interne 15 sont percées (ou fraisées), puis ces couches 3, 3a sont empilées avec la deuxième couche conductrice interne 16 sur la couche isolante 3b située entre la première couche conductrice interne 15 et la deuxième couche conductrice de peau 5 en alignant les perçages de sorte à obtenir, après pressage, le circuit imprimé 2 comprenant la cavité 12. Cette cavité 12 débouche donc bien sur la première couche conductrice interne 15, qu’elle dévoile.
Le brasage des terminaisons 7, 9, 10 de la capacité 8 et du BGA 6 dépend de la configuration de leurs connexions respectives.
Lorsque la cavité 12 est traversante et est entourée par une collerette au niveau de la plage de brasage de la deuxième couche conductrice de peau 5 (configurations C4 et C6) et éventuellement au niveau de la première couche conductrice de peau 4, la capacité 8 et le BGA 6 sont fixés sur le circuit imprimé 2 conformément aux étapes suivantes, suite à l’étape S2 de formation de la cavité 12 :
- placement du circuit imprimé 2 sur un porteur 19 ;
- placement de la capacité 8 dans la cavité 12 (étape S3), en la posant verticalement sur le porteur 19 (voir Figure 3);
- sérigraphie d’une crème à braser sur la deuxième couche conductrice de peau 5 et la deuxième terminaison 10 de la capacité 8. La crème à braser comprend, de manière connue en soi, un alliage métallique en suspension dans un flux de brasage ;
- traitement thermique de refusion de la carte électronique 1 comprenant le circuit imprimé 2 et la capacité 8, de sorte à former un premier joint de brasure 14 entre la deuxième terminaison 10 de la capacité 8 et la collerette au niveau de la plage de brasage de la deuxième couche conductrice de peau 5 ;
- retournement du circuit imprimé 2 comprenant la capacité 8 brasée. La capacité 8 étant brasée, le porteur 19 n’est alors plus nécessaire ;
- dépôt d’une crème à braser par sérigraphie ou jet sur la première terminaison 9 de la capacité 8 et au niveau de la plage de brasage de la première couche conductrice de peau 4 dans les configurations C4 et C6 ; En variante, le BGA 6 peut être trempé dans de la crème à braser ; - pose de la terminaison 7 du BGA 6 sur la crème à braser (au-dessus de la première terminaison 9 de la capacité 8 dans les configurations 04, à côté de la première terminaison 9 dans la configuration C6) ;
- traitement thermique de refusion de la carte électronique 1 comprenant le circuit imprimé 2, le BGA 6 et la capacité 8, de sorte à former un deuxième joint de brasure 14 entre la première terminaison 9 de la capacité 8 et la terminaison 7 du BGA 6, le cas échéant à travers un via 13 et la plage de brasage de la première couche conductrice de peau 4.
Par traitement thermique de refusion, on comprendra ici un traitement thermique au cours duquel la chaleur fait refondre l'alliage de la crème à braser et évaporer le flux de brasage de manière à former des joints de brasure à partir de l'alliage métallique présent dans la crème à braser. On pourra se référer notamment au document FR 3 069 128 au nom de la Demanderesse pour plus de détails sur le brasage par refusion.
Bien entendu, le brasage de la première terminaison 9 de la capacité 8 et de la terminaison 7 du BGA 6 peut être réalisé avant le brasage de la deuxième terminaison 10 sur la deuxième couche conductrice de peau 5.
Dans le cas où la deuxième terminaison 10 n’est pas brasée sur la deuxième couche conductrice de peau 5 (absence de collerette sur cette couche - configuration C5), le circuit imprimé 2 est posé sur un porteur 19 au niveau de sa deuxième couche conductrice de peau 5, la capacité 8 est placée verticalement sur le porteur 19 dans la cavité 12, puis les terminaisons 9, 10, 7 de la capacité 8 et du BGA 6 sont brasées sur le circuit imprimé 2 par sérigraphie de la première terminaison 9 et éventuellement de la première couche conductrice de peau 4 (présence d’une collerette) et traitement thermique par refusion (conformément aux étapes décrites ci-avant). La deuxième terminaison 10 de la capacité 8 peut ensuite être utilisée comme plage de brasage pour un troisième composant électronique.
Lorsque la cavité 12 est borgne, c’est-à-dire qu’elle n’est ouverte que sur l’une parmi la première couche conductrice de peau 4 et la deuxième couche conductrice de peau 5 (configurations C1 à C3), la capacité 8 et le BGA 6 sont fixés sur le circuit imprimé 2 conformément aux étapes suivantes, suite à l’étape S2 de formation de la cavité 12 :
- trempage de l’une des terminaisons 9, 10 de la capacité 8 dans de la crème à braser ; En variante, de la crème à braser peut être déposée à l’aide d’une seringue et d’une aiguille ;
- placement de la capacité 8 dans la cavité 12 (étape S3), en la posant verticalement sur le fond de la cavité 12 et en plaçant la terminaison 9, 10 qui est enduite de crème à brasée contre la couche conductrice interne 15, 16 (Figure 4) ;
- sérigraphie d’une crème à braser sur la première couche conductrice de peau 4, au niveau de l’autre terminaison 10, 9 de la capacité 8 ; - pose de la terminaison 7 du BGA 6 sur la crème à braser sérigraphiée ;
- traitement thermique de refusion de la carte électronique 1 comprenant le circuit imprimé 2, le BGA 6 et la capacité 8 de sorte à former un joint de brasure 14 entre la capacité 8 et le BGA 6 d’une part et un joint de brasure 14 entre la capacité 8 et la couche conductrice interne d’autre part.
Ce procédé S s’applique aussi bien dans :
- la configuration C1 , dans laquelle c’est la deuxième terminaison 10 de la capacité 8 qui est trempée et la première terminaison 9 de la capacité 8 qui est sérigraphiée, le BGA 6 étant placé sur la première terminaison 9 de la capacité 8 ;
- les configurations C2 et C3, dans lesquelles c’est la première terminaison 9 de la capacité 8 qui est trempée et c’est le via 13, qui s’étend entre la capacité 8 et le BGA 6, qui est sérigraphié, le BGA 6 étant placé sur la crème à braser au droit du via 13. Lorsque la deuxième couche conductrice de peau 5 comprend une collerette (comme dans la configuration 03), le procédé S comprend toutefois en outre la sérigraphie de la deuxième terminaison 10 de la capacité 8, qui peut être simultanée ou successive à la sérigraphie du via 13, de préférence préalablement au traitement thermique de refusion.
Lorsque la carte électronique 1 comprend en outre un circuit imprimé supplémentaire 17 et que la capacité 8 est connectée à la terminaison 7 du BGA 6 par l’intermédiaire d’un via 13, le procédé comprend les étapes suivantes :
- fournir le premier circuit imprimé 2 (S1 ) ;
- former une cavité 12 dans la ou les couches isolantes 3, 3a, 3b, la cavité 12 étant ouverte sur la deuxième couche conductrice de peau 5 (S2) ;
- former un via 13 dans le premier circuit imprimé 2 de sorte que le via 13 débouche sur la première couche conductrice de peau 4 ;
- placer verticalement la capacité 8 dans la cavité 12 (S3) ;
- placer le BGA 6 sur la première couche conductrice de peau 4 du premier circuit imprimé 2 (S5) ;
- connecter électriquement la terminaison 9 de la capacité et la terminaison 7 du BGA par l’intermédiaire du via 13 (S6) ; et
- connecter électriquement la terminaison supplémentaire 10 et la couche conductrice de peau supplémentaire 18, le cas échéant par l’intermédiaire du via 13 (S7).
Les étapes S1-S3 et S5-S6 ont déjà été décrites. Les étapes S3 et S5 peuvent en particulier être réalisées par trempage de la terminaison 9 de la capacité 8 dans de la crème à braser (ou dépôt déposée à l’aide d’une seringue et d’une aiguille) et placement de la capacité 8 dans la cavité 12, en la posant verticalement sur le fond de la cavité 12 et en plaçant la terminaison 9 qui est enduite de crème à brasée contre la couche conductrice interne 15, 16 (Figure 4).
L’étape S7 quant à elle peut ensuite être réalisée en retournant le circuit imprimé 2 et en réalisant les étapes suivantes :
- sérigraphie d’une crème à braser sur la deuxième couche conductrice de peau 5, au niveau de la terminaison 10 de la capacité 8 ;
- pose du circuit imprimé supplémentaire 18 sur la crème à braser sérigraphiée ;
- traitement thermique de refusion de la carte électronique 1 comprenant le circuit imprimé 2, le BGA 6, la capacité 8 et le circuit imprimé supplémentaire 18 de sorte à former un joint de brasure 14 entre la capacité 8 et le BGA 6 d’une part et un joint de brasure 14 entre la capacité 8 et la couche conductrice de peau supplémentaire d’autre part.
Un procédé similaire est appliqué lorsque c’est la terminaison 10 de la capacité qui est connectée à la couche conductrice de peau supplémentaire 18. La cavité est toutefois ouverture sur la première couche conductrice de peau 4 et la crème à braser est sérigraphiée sur cette deuxième couche conductrice de peau 5 avant dépôt du BGA 6 et traitement thermique.

Claims

REVENDICATIONS
1. Carte électronique (1 ) comprenant :
- un premier circuit imprimé (2) comprenant : au moins une couche isolante (3, 3a, 3b) ; et une première et une deuxième couche conductrice de peau (4, 5) de part et d’autre de la couche isolante (3, 3a, 3b) ;
- un premier composant électronique (6) comprenant au moins une terminaison (7) et étant fixé sur la première couche conductrice de peau (4), le premier composant électronique (6) comprenant un BGA ou un LGA ;
- un deuxième circuit imprimé (17) comprenant une couche conductrice de peau supplémentaire (18) ;
- une cavité (12), formée dans la couche isolante (3, 3a, 3b) sous le premier composant électronique (6), la cavité (12) étant ouverte sur la première et la deuxième couche conductrice de peau (4, 5) ; et
- un deuxième composant électronique (8) logé dans la cavité (12) comprenant une face (11 ) de plus grande surface, une terminaison (9) connectée à la terminaison (7) du premier composant électronique (6) et une terminaison supplémentaire (10) connectée à la couche conductrice de peau supplémentaire (18), le deuxième composant électronique (8) étant placé dans la cavité (12) de sorte que la face (11 ) de plus grande surface s’étend perpendiculairement à la première couche conductrice de peau (4) dans la cavité (12), l’une au moins parmi la terminaison (9) et la terminaison supplémentaire (10) du deuxième composant électronique (8) étant connectée par l’intermédiaire d’un via (13) à la terminaison (7) du premier composant électronique (6) ou à la couche conductrice de peau supplémentaire (18), respectivement.
2. Carte électronique (1 ) selon la revendication 1 , dans laquelle le premier circuit imprimé (2) présente une épaisseur déterminée et la face (11 ) de plus grande surface de la capacité présente une longueur, suivant un axe normal à la première couche conductrice de peau (4), qui est au plus égale à l’épaisseur du premier circuit imprimé (2).
3. Carte électronique (1 ) selon l’une des revendications 1 ou 2, dans laquelle la terminaison (9) du deuxième composant électronique (8) est connectée à la terminaison (7) du premier composant électronique (6) par l’intermédiaire d’un joint de brasure.
4. Carte électronique (1 ) selon la revendication 3, dans laquelle la terminaison (7) du premier composant électronique (6) est brasée sur la terminaison (9) du deuxième composant électronique (8).
5. Carte électronique (1 ) selon l’une des revendications 1 à 3, dans laquelle la terminaison supplémentaire (10) est connectée à la couche conductrice de peau supplémentaire (18) par l’intermédiaire d’un joint de brasure (14).
6. Carte électronique (1 ) selon l’une des revendications 1 à 5, dans laquelle la cavité (12) est positionnée en face de la terminaison (7) du premier composant électronique (6).
7. Carte électronique (1 ) selon l’une des revendications 1 à 5, dans laquelle la cavité (12) est décalée par rapport à la terminaison (7) du premier composant électronique (6), la terminaison (9) du deuxième composant électronique (8) étant connectée à la terminaison (7) du premier composant électronique (6) par l’intermédiaire d’un via (13) ou de la première couche conductrice de peau (4).
8. Carte électronique (1 ) selon l’une des revendications 1 à 7, dans laquelle le deuxième composant électronique (8) comprend l’un des composants suivants : une capacité d’adaptation, une résistance de polarisation, un réseau de résistances, un réseau de capacités, une diode.
9. Procédé de fabrication d’une carte électronique (1 ) comprenant les étapes suivantes : fournir un premier circuit imprimé (2) comprenant une couche isolante (3, 3a, 3b) présentant deux faces opposées, et une première et une deuxième couche conductrice de peau (4, 5), chaque couche conductrice de peau étant fixée sur une face correspondante de la couche isolante (3, 3a, 3b) ; former une cavité (12) dans la couche isolante (3, 3a, 3b), la cavité (12) étant ouverte sur l’une parmi la première et la deuxième couche conductrice de peau (5) former un via (13) dans le premier circuit imprimé (2) de sorte que le via (13) débouche sur l’une parmi la première et la deuxième couche conductrice de peau (4, 5) ; placer un deuxième composant électronique (8) dans la cavité (12) de sorte qu’une face (11 ) de plus grande surface du deuxième composant électronique (8) s’étend perpendiculairement à la première couche conductrice de peau (4), le deuxième composant électronique (8) comprenant une terminaison (9) et une terminaison supplémentaire (10) ; fournir un deuxième circuit imprimé (17) comprenant une couche conductrice de peau supplémentaire (18) ; 19 placer un premier composant électronique (6) comprenant au moins une terminaison sur la première couche conductrice de peau (4), le premier composant électronique (6) comprenant un BGA ou un LGA ; connecter l’une au moins parmi la terminaison (9) et la terminaison supplémentaire (10) du deuxième composant électronique (8) par l’intermédiaire du via (13) à la terminaison (7) du premier composant électronique (6) ou à la couche conductrice de peau supplémentaire (18), respectivement.
10. Procédé de fabrication selon la revendication 9, dans lequel le composant (8) est décalé par rapport à la terminaison (7) du premier composant.
11 . Procédé selon la revendication 10, dans lequel l’étape de formation du via comprend successivement : la formation d’un premier via (13) borgne ouvert sur l’une parmi la première couche conductrice de peau (4) et la deuxième couche conductrice de peau (5), ledit premier via (13) borgne dévoilant au moins une couche conductrice interne enterrée dans la couche isolante (3, 3a, 3b) ; et la formation d’un deuxième via (13) borgne connecté au premier via (13) borgne via la couche conductrice interne.
12. Procédé selon la revendication 11 , dans lequel le deuxième via (13) borgne est soit décalé par rapport au premier via (13) borgne, soit aligné avec le premier via (13) borgne.
13. Procédé selon l’une des revendications 9 à 12, dans lequel l’étape de connexion est réalisée par sérigraphie d’une crème à braser sur le premier circuit imprimé (2) et/ou par trempage du premier composant électronique (6) dans de la crème à braser.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3135376B1 (fr) 2022-05-16 2024-05-10 Kuhn Sas Procédé et installation de travail d’une parcelle avec au moins deux robots agricoles

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1360721A2 (fr) * 2000-06-29 2003-11-12 Intel Corporation Boitier electronique a condensateurs integres et son procede de fabrication
US20100112826A1 (en) * 2008-11-05 2010-05-06 Dialogic Corporation Interconnect device with discrete in-line components
US20140158414A1 (en) 2012-12-11 2014-06-12 Chris Baldwin Recessed discrete component mounting on organic substrate
FR3069128A1 (fr) 2017-07-13 2019-01-18 Safran Electronics & Defense Fixation d'un cms sur une couche isolante avec un joint de brasure dans une cavite realisee dans une couche isolante
FR3069127A1 (fr) 2017-07-13 2019-01-18 Safran Electronics & Defense Carte electronique comprenant des cms brases sur des plages de brasage enterrees
US20190208643A1 (en) * 2016-09-30 2019-07-04 Intel Corporation Vertical embedded component in a printed circuit board blind hole

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1360721A2 (fr) * 2000-06-29 2003-11-12 Intel Corporation Boitier electronique a condensateurs integres et son procede de fabrication
US20100112826A1 (en) * 2008-11-05 2010-05-06 Dialogic Corporation Interconnect device with discrete in-line components
US20140158414A1 (en) 2012-12-11 2014-06-12 Chris Baldwin Recessed discrete component mounting on organic substrate
US20190208643A1 (en) * 2016-09-30 2019-07-04 Intel Corporation Vertical embedded component in a printed circuit board blind hole
FR3069128A1 (fr) 2017-07-13 2019-01-18 Safran Electronics & Defense Fixation d'un cms sur une couche isolante avec un joint de brasure dans une cavite realisee dans une couche isolante
FR3069127A1 (fr) 2017-07-13 2019-01-18 Safran Electronics & Defense Carte electronique comprenant des cms brases sur des plages de brasage enterrees

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