FR3123147A1 - Boîtier de circuit intégré à puce retournée de type à matrice de billes pour fonctionnement à très haute fréquence. - Google Patents

Boîtier de circuit intégré à puce retournée de type à matrice de billes pour fonctionnement à très haute fréquence. Download PDF

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Abstract

L’invention concerne un boîtier (2) de circuit intégré à puce retournée de type à matrice de billes, dans lequel : - la face inférieure du boîtier comprend une pluralité de plages d’accueil (15, 26) pour des billes de soudure de signal et de masse; - des empilements de vias dits de signal (11, 13) et de masse (22), reliés électriquement à des plages d’accueil respectives traversent verticalement le corps diélectrique (6) du boîtier, formant une structure quasi-coaxiale; caractérisé en ce que, dans une partie supérieure du corps du boîtier : - les vias de signal (11, 13) sont reliés électriquement à un nombre inférieur de bosses conductrices (9) de signal faisant saillie de la surface supérieure du corps diélectrique du boîtier ; - au moins deux vias de masse (22) sont reliés, par l’intermédiaire de saillies conductrices (30), à des bosses conductrices (20) respectives, dites de masse, formant une couronne autour des bosses conductrices de signal (9). Figure pour l’abrégé : Fig. 2

Description

Boîtier de circuit intégré à puce retournée de type à matrice de billes pour fonctionnement à très haute fréquence.
L’invention se situe dans le domaine des boîtiers pour circuit intégré. Plus particulièrement elle concerne un boîtier de type FCBGA, c’est-à-dire adapté pour porter une puce retournée (« flip chip » en anglais, d’où l’acronyme « FC ») et pour se connecter à une carte de circuit imprimé par l’intermédiaire d’une matrice de billes de soudure (« bill grid array » en anglais, d’où l’acronyme « BGA »).
Une matrice de billes de soudure (BGA) est un type de boîtier à montage en surface utilisé pour les circuits intégrés. Un boîtier BGA peut présenter plus de broches d'interconnexion qu’un boîtier plat ou de type DIP (« dual inline ») toute la surface inférieure de l'appareil peut être utilisée pour l’interconnexion, au lieu du seul périmètre. Les interconnexions peuvent en outre être plus courtes que dans d’autres types de boîtiers, et donc présenter une plus faible inductance parasite, conduisant à des meilleures performances à haute fréquence.
La technologie des puces retournées (FC) est un procédé pour interconnecter des circuits intégrés (ou « puces électroniques ») à des circuits externes au moyen de bosses de soudure déposées sur des pastilles situées sur la face supérieure de puce. Les bosses de soudure sont déposées sur les pastilles de la puce pendant l'étape finale de fabrication de cette dernière. Ensuite la puce est retournée de sorte que sa face supérieure soit tournée vers le bas, et alignée de sorte que les bosses s'alignent avec des plots correspondants sur le circuit externe ; puis les bosses sont refondues pour terminer l'interconnexion. Cela contraste avec la liaison par fil, dans laquelle la puce est montée debout et des fils sont utilisés pour interconnecter les plots de puce à des circuits externes. Par rapport à la technique conventionnelle du pontage, cette approche permet une miniaturisation plus poussée et une réduction des inductances parasites, conduisant à des meilleures performances à haute fréquence.
Les boîtiers FCBGA combinent les deux technologies : ils portent sur leur face inférieure une matrice de billes de soudure pour permettre leur interconnexion à un circuit externe (typiquement une carte de circuit imprimé) et, sur leur face supérieure, des bosses conductrices pour l’interconnexion à une puce retournée.
Les bosses d’interconnexion d’une puce retournée présentent un espacement qui est très inférieur à celui des billes de soudure de la matrice BGA. Le boîtier FCBGA doit gérer ce changement de pas sans provoquer des ruptures d’impédance qui seraient préjudiciables à un bon fonctionnement à très haute fréquence (1 GHZ ou plus, voire 10 GHz ou plus).
Le document US 9,059,490 divulgue un boîtier FCBGA prévu pour un fonctionnement jusqu’à 60 GHz. La face inférieure du boîtier porte une bille « de signal » entourée de billes « de masse » ; la bille de signal est connectée au conducteur central d’une ligne de transmission « microstrip » portée par une carte de circuit imprimé, et les billes de masse à ses conducteurs de masse. Une interconnexion verticale (« via ») traversant le corps diélectrique du boîtier et émergeant de sa surface supérieure est reliée à chaque bille ; l’ensemble de vias forme ainsi une structure quasi-coaxiale bien adaptée à la transmission de signaux hyperfréquence. Le via central vient connecter le conducteur de signal d’une ligne de transmission « stripline » portée par un substrat céramique, et les vias périphériques les plans de masse de cette ligne de transmission. Une autre structure quasi-coaxiale de vias traversant le substrat céramique, de plus petit diamètre, relie cette ligne à une puce retournée fixée à la face inférieure du substrat céramique, qui dépasse latéralement du corps diélectrique du boîtier. L’utilisation d’une ligne de transmission interconnectant deux structures quasi-coaxiales de vias permet de réaliser l’adaptation du pas de la matrice BGA et de la puce retournée, mais au prix d’une certaine complexité de fabrication et d’un encombrement relativement important.
Les documents US 6,891,266 et US 2006/0038633 divulguent des boîtiers BGA comportant des structures quasi-coaxiales de vias qui relient une matrice de billes de soudure sur la face inférieure du boîtier à une ligne de transmission planaire sur sa face supérieure. Là encore, la nécessité de prévoir une ligne de transmission planaire sur la face supérieure du boîtier augmente l’encombrement de ce dernier.
L’invention vise à surmonter, en tout ou en partie, les inconvénients précités de l’art antérieur. Plus particulièrement, elle vise à procurer des boîtiers FCBGA plus simples et/ou moins encombrants tout en assurant un fonctionnement à des fréquences pouvant dépasser 10 GHz, voire 20 GHz, par exemple jusqu’à 59 GHz.
Conformément à l’invention, ce but est atteint par l’utilisation d’une structure quasi-coaxiale de vias dont le diamètre se réduit dans la partie supérieure du boîtier pour correspondre à l’espacement entre les bosses d’interconnexion d’une puce retournée. En outre, le signal est porté par une pluralité de vias au centre de la structure, dont le nombre diminue en même temps que le diamètre de cette dernière, ce qui permet de garder une impédance constante. De cette façon, le changement d’espacement se fait au sein de l’ensemble de vias, sans besoin de passer par une ligne de transmission, ce qui permet de réduire la complexité et l’encombrement du boîtier, tout en préservant un bon comportement à très haute fréquence.
Un objet de l’invention est donc un boîtier de circuit intégré à puce retournée de type à matrice de billes, comprenant un corps diélectrique ayant une face supérieure et une face inférieure dans lequel :
- la face inférieure du corps diélectrique comprend une pluralité de plages d’accueil pour des moyens de connexion, comprenant une plage d’accueil centrale dite de signal et des plages d’accueil périphériques dites de masse entourant ladite plage d’accueil de signal ;
- une pluralité d’empilements de vias dits de signal, reliés électriquement à la plage d’accueil de signal, traversent verticalement ledit corps diélectrique;
- une pluralité d’empilement de vias dits de masse, reliés électriquement aux plages d’accueil de masse, traversent verticalement ledit corps diélectrique et formant une couronne autour des vias de signal ;
caractérisé en ce que, dans une partie supérieure du corps diélectrique :
- les vias de signal sont reliés électriquement à un nombre inférieur de bosses conductrices dites de signal faisant saillie de la face supérieure du corps diélectrique ;
- au moins deux vias de masse sont reliés, par l’intermédiaire de saillies conductrices, à des bosses conductrices respectives, dites de masse faisant saillie de la face supérieure du corps diélectrique et formant une couronne autour des bosses conductrices de signal.
Selon des modes de réalisation particuliers de l’invention :
Ledit corps diélectrique peut être constitué d’un empilement de couches diélectriques.
Des plans de masse conducteurs peuvent être agencés entre au moins certaines desdites couches diélectriques, les plans de masse présentant des ouvertures ayant sensiblement un même diamètre et étant alignées selon une direction, dite verticale, perpendiculaire aux plans de masse ; les empilement de vias dits de signal, reliés électriquement à la plage d’accueil de signal, peuvent traverser verticalement lesdites couches diélectriques en correspondance d’une région centrale des ouvertures des plans de masse ; les empilement de vias dits de masse, reliés électriquement aux plages d’accueil de masse, peuvent traverser verticalement lesdites couches diélectriques à l’extérieur des ouvertures des plans de masse ; et les vias de masse reliés, par l’intermédiaire de saillies conductrices, à des bosses conductrices respectives, peuvent être situés de part et d’autre de l’ouverture d’un dit plan de masse. Dans ce cas, tous les vias de masse peuvent être reliés, par l’intermédiaire desdites saillies conductrices, à des bosses conductrices respectives situées à l’intérieur de ladite ouverture.
Les vias de signal peuvent être reliés entre eux par des ponts conducteurs
Les empilements de vias de masse peuvent ne pas s’étendre à travers une partie inférieure du boîtier, la connexion électrique avec les plage d’accueil de masse étant alors assurée par d’autres empilements de vias, formant une couronne de plus grand diamètre autour des vias de signal.
Le corps diélectrique peut être en matériau céramique ou bien en matériau organique.
Le boîtier peut comprendre une seule bosse conductrice de signal.
Le diamètre des ouvertures des plans de masse, le nombre d’empilements de vias de signal, le diamètre de la ou des couronnes de vias autour des vias de signal, le nombre de bosses conductrices de masse et le diamètre de la couronne que ces dernières formes autour de la ou des bosses de signal peuvent être choisis pour assurer une continuité d’impédance entre les plages d’accueil pour des billes de soudure et les bosses conductrices faisant saillie de la face supérieure du corps diélectrique.
Le boîtier peut porter une puce semi-conductrice retournée, reliée électriquement aux bosses conductrices faisant saillie de la face supérieure du corps diélectrique.
Un autre objet de l’invention est une carte de circuit imprimé comprenant un conducteur de signal et au moins un plan de masse formant une ligne de transmission pour des signaux hyperfréquence, la carte de circuit intégré portant un boîtier tel que défini ci-dessus, la plage d’accueil de signal dudit boîtier étant connecté audit conducteur de signal par l’intermédiaire d’une bille de soudure et les plages d’accueil de masse dudit boîtier étant connectées audit ou auxdits plans de masse, également par l’intermédiaire de billes de soudure.
D’autres caractéristiques, détails et avantages de l’invention ressortiront à la lecture de la description faite en référence aux dessins annexés donnés à titre d’exemple et qui représentent, respectivement :
, une vue en perspective d’un boîtier selon l’invention ;
, une première vue en coupe du boîtier de la selon un premier mode de réalisation de l’invention, basé sur une technologie céramique ;
, une deuxième vue en coupe du boîtier de la selon ledit premier mode de réalisation de l’invention ;
, une troisième vue en coupe du boîtier de la selon ledit premier mode de réalisation de l’invention ;
, une vue en transparence du boîtier de la selon ledit premier mode de réalisation de l’invention ;
, une première vue en coupe du boîtier de la selon un deuxième mode de réalisation de l’invention, basé sur une technologie organique ;
, une deuxième vue en coupe du boîtier de la selon ledit deuxième mode de réalisation de l’invention ;
, une vue en transparence du boîtier de la selon ledit deuxième mode de réalisation de l’invention ; et
, une vue de détail d’un empilement de vias selon ledit deuxième mode de réalisation de l’invention.
La montre un boîtier FCBGA 2 selon l’invention monté sur une carte de circuit imprimé (PCB, de l’anglais « Printed Circuit Board ») 5 par l’intermédiaire d’une matrice de bille de soudure 4 sur sa face inférieure et portant une puce retournée 1 sur sa face supérieure.
Les , et montrent trois vues en coupe – selon les coupes A-A, B-B et C-C respectivement – du boîtier 2 selon un premier mode de réalisation réalisé en matériau céramique. La est une vue par transparence de ce même boîtier.
Le PCB 5 comprend un corps diélectrique 7 à l’intérieur duquel est agencée une ligne de signal 18 agencée entre un plan de masse supérieur 29a, à la surface supérieure du PCB, et un plan de masse inférieur 29b, à la surface inférieure du PCB, et est encadrée par des vias d’écrantage 21 reliant les deux plans de masse. La ligne de signal 18 est reliée par l’intermédiaire d’un microvia 17 à une plage d’interconnexion (« land ») 19 située sur la face supérieure du PCB et isolée des plans de masse ; une bille de soudure 19, dite « de signal », est agencée sur cette plage d’interconnexion. Des billes de soudure 27 dites « de masse » sont agencées sur le plan de masse supérieur 29a de manière à entourer la bille de signal 16. En correspondance des billes de masse, des vias de masse 28 relient le plan de masse supérieur 29a au plan de masse inférieur 29b.
Le corps du boîtier 5 est constitué d’un empilement de couches diélectriques (en matériau céramique, dans les modes de réalisation des ). Optionnellement, toutes ou certaines de ces couches diélectriques, et notamment la couche diélectrique supérieure de l’empilement, portent sur leur face supérieure un plan de masse conducteur 23. Ces plans de masse conducteurs présentent des ouvertures centrales 31 alignées verticalement. La face inférieure du boîtier porte des plages conductrice d’accueil en correspondance des billes de soudure : une plage d’accueil centrale 15 (« de signal ») pour l’interconnexion avec la bille de signal 19 et des plages d’accueil périphériques 26 (« de masse ») entourant ladite plage d’accueil de signal et destinées à l’interconnexion avec les billes de masse 27. La face supérieure du boîtier porte des bosses conductrices 9, 20 destinés à permettre l’interconnexion avec la face active 8 de la puce retournée 1. Plus précisément, une ou plusieurs bosses conductrices de signal 9 sont entourée par des bosses conductrices de masse 20. Des vias s’étendant à travers l’empilement diélectrique 5 relient le ou les bosses conductrices de signal 9 aux plages d’accueil de signal 15 sur la face inférieure, et les bosses conductrices de masse 20 aux plages d’accueil de masse 26. L’espace entre la surface supérieure du boîtier, les bosses conductrices et la puce 1 est remplie d’une résine de sous-remplissage (« underfill ») 10.
Le signal se propageant le long de la ligne de signal 18 est routé verticalement, directement vers la puce 1 par une pluralité de vias de signal empilés 11, deux dans le mode de réalisation illustré, reliés entre eux par des ponts conducteurs 12. Dans la partie supérieure de l’empilement (c’est-à-dire dans la couche diélectrique supérieure) ces vias – identifiés par la référence 13 – présentent un rayon réduit pour des raisons de faisabilité.
L’utilisation des ponts 12, qui n’est pas essentielle, permet d’augmenter la fréquence d’une résonance limitant la bande passante RF de l’interconnexion, cette résonance étant produite par le rebond du signal entre un éventuel défaut d’impédance à la traversée de l’interface PCB – boîtier et à la traversée de l’interface boîtier - puce, se matérialisant par une rotation de la densité surfacique de courant autour d’un axe horizontal à l’intérieur de la pluralité de vias de signal 11 agissant alors à la manière d’une cavité résonante. En effet ces ponts réduisent le volume de la cavité résonante et donc la longueur d’onde de la fréquence de résonance, et augmentent donc la fréquence maximale d’utilisation du boîtier.
L’empilement de vias de signal 11 est entouré par une couronne, idéalement concentrique, composée d’une pluralité de vias de masse empilés 22, huit dans le mode de réalisation illustré. Le nombre d’empilements de vias de signal 11 et le diamètre (plus généralement : les dimensions latérales) de la couronne d’empilement de vias de masse 22 sont choisis de telle sorte que l’impédance caractéristique de la structure quasi-coaxiale 11, 22 soit sensiblement identique à celle de la ligne de transmission 18, 29a, 29b, typiquement 50 Ohm. Plus particulièrement, pour une valeur donnée d’impédance caractéristique, plus élevé est le nombre d’empilement de vias de signal 11, plus éloignés devront être les empilements de vias de masse 22.
Si les couches diélectriques du corps du boîtier portent des plans de masse 23 avec des ouvertures centrales 31, les empilements de vias de masse 22 se trouvent à l’extérieur desdites ouvertures, par exemple en position tangente à leurs bords. Les empilements de vias de signal 11, par contre, se trouvent au centre desdites ouvertures.
L’espacement des bosses conductrices de masse 20, qui correspond à celui des pastilles sur la face active 8 de la puce 1 (non représentées) est typiquement plus petit que celui des empilements de vias de masse 22. Si ce n’était pas le cas, la puce devrait présenter une surface inutilement élevée, ce qui en augmenterait le coût. Comme on peut le voir sur la , les empilements de vias 22 s’arrêtent avant d’atteindre la couche supérieure (ou, plus généralement, un groupe de couches supérieures) de l’empilement diélectrique. Cette dernière couche est traversé par des vias de masse 24 formant eux aussi une couronne autour des vias de signal, mais de diamètre inférieur pour correspondre au positionnement de pastilles respectives sur la face active 8 de la puce 1. Plus particulièrement, les vias 24 se trouvent à l’intérieur de l’ouverture 31 du plan de masse 23 situé entre la couche diélectrique supérieure et celle qui lui est immédiatement inférieure, et sont reliés à ce plan de masse (ou à l’extrémité supérieure des empilements de vias 22) par des saillies conductrices 30. Les bosses conductrices de masse 20 sont agencées en correspondance des extrémités supérieures des vias 24.
Le rétrécissement de la couronne circulaire de vias de masse tend à diminuer l’impédance caractéristique de la structure quasi-coaxiale. Pour éviter une rupture d’impédance, une seule bosse conductrice de signal 9 est posée sur le pont 12 de la couche supérieure (plus généralement, le nombre de bosses de signal sera inférieur à celui des vias de signal 11).
Le découplage du rayon de la couronne de vias de masse 24 de la partie supérieure du corps du boîtier avec le rayon de la couronne de vias de masse 22 de la partie centrale du corps du boîtier permet donc d’éviter l’apparition d’un défaut d’impédance à proximité de l’interconnexion de la puce. Il convient de noter que le fait que la liaison électrique entre les vias de masse 22 et 24 soit réalisée par une largeur de cuivre faible (saillies 30) d’éviter de créer un défaut capacitif (diminution d’impédance capacitive) qui serait produit par un rétrécissement de l’ouverture 31, et donc un rapprochement entre le plan de mase 23 et les vias de signal 11.
Dans la partie inférieure du corps du boîtier, la couronne de vias de masse 22 de la partie central laisse place à une autre couronne de vias de masse 25, de diamètre plus grand. Cela permet d’une part de s’aligner sur l’espacement, relativement, des billes de masse 27, et d’autre part de compenser le défaut capacitif causé par la proximité entre les plages d’accueils 26 des billes de masse et la plage d’accueil 15 de la bille de signal ; cette proximité, à son tour, est due à la grande taille de ces places d’accueil comparé à l’empreinte des billes, typique des technologie de substrat céramique.
Les et montrent deux vues en coupe – selon les coupes A-A, et B-B respectivement – du boîtier 2 selon un deuxième mode de réalisation, réalisé en matériau organique. La est une vue par transparence de ce même boîtier.
Comme dans le cas du boîtier céramique des , le corps du boîtier 6 est constitué d’un empilement de couches diélectriques, cette fois-ci en matériau organique. Plus précisément on distingue une partie centrale 34 constitué de couches plus épaisses, voire d’une couche épaisse unique, et des parties d’extrémité supérieure et inférieure 33 constituées de couches plus fines. Une couche de masque de soudure (« soldermask ») 32 peut couvrir les faces supérieure et inférieure, en dégageant seulement les régions d’interconnexion électrique.
Par rapport au mode de réalisation en matériau céramique, le boîtier en matériau organique des peut présenter des plages d’accueil 15, 26 pour les billes de soudure de plus petites dimensions. Pour cette raison, il n’est pas nécessaire de prévoir un élargissement de la couronne de vias de masse dans la partie inférieure du boîtier. Dans la partie supérieure du boîtier, le signal peut être transporté par un seul empilement de vias 13.
Les vias 22, 11 traversant le corps de boîtier en matériau organique peuvent être réalisés par ablation laser (comme illustré) ou mécaniquement. Les différents empilements de vias de masse 25, 24 et de signal 13, 11 peuvent être brisés de sorte que les vias ne soient pas strictement empilés mais légèrement décalés rapport à leur homologue dans la couche supérieure et/ou inférieure, idéalement décalés d’un diamètre de pad de capture, afin d’améliorer la fiabilité de l’ensemble et plus particulièrement la résistance aux contraintes thermomécaniques. La illustre la structure d’un tel empilement de vias.
Certaines caractéristiques du boîtier des ne découlent pas directement lié à l’utilisation d’un matériau organique, mais constituent des choix de conception. Il s’agit essentiellement du fait que l’ouverture dans les plans de masse est plus large et de forme carrée, et surtout que seulement certaines des bosses de soudure de masse sont rapprochées de la bosse de soudure de signal, les autres bosses de soudure de masse formant une couronne de mêmes dimensions latérales que la structure quasi-coaxiale de vias 22. Plus particulièrement, trois bosses de soudure de masse de part et d’autre de la bosse de signal 9 sont rapprochées de cette dernière (il aurait été possible d’en rapprocher seulement deux, mais il est préférable d’en « dédoubler » une pour ménager un passage pour une ligne de signal). Le dimensionnement de l’interconnexion (détermination du nombre de bosses de masse à rapprocher de la bosse de signal et leur position exacte) doit être effectué de manière à assurer une continuité de l’impédance caractéristique entre le PCB et la puce retournée.
L’invention a été décrite en référence à deux modes de réalisation particuliers, mais des variantes peuvent être envisagées. Différents matériaux diélectriques et conducteurs peuvent être mis en œuvre, et différentes techniques de fabrication être employées. Le nombre, l’espacement, la position relative des vias de signal et de masse dans les différentes parties du corps du boîtier (inférieure, centrale, supérieure) peuvent être déterminés par le concepteur en fonction des contraintes spécifiques de chaque application, tout en veillant à assurer l’absence de défauts d’impédance tout au long de l’interconnexion. Par ailleurs, le corps diélectrique du boîtier peut être massif, même si une structure multicouches est généralement préférée. En outre, le boîtier peut ne pas être destiné à être relié à une carte de circuit imprimé par l’intermédiaire de billes de soudure, mais à être placé dans un « socket » adaptateur, auquel cas les plages d’accueil 15, 26 rentrent en contact avec des connecteurs à ressort.

Claims (12)

  1. Boîtier (2) de circuit intégré à puce retournée de type à matrice de billes, comprenant un corps diélectrique (6) ayant une face supérieure et une face inférieure dans lequel :
    - la face inférieure du corps diélectrique comprend une pluralité de plages d’accueil (15, 26) pour des moyens de connexion (16, 27), comprenant une plage d’accueil centrale (15) dite de signal et des plages d’accueil périphériques (26) dites de masse entourant ladite plage d’accueil de signal ;
    - une pluralité d’empilements de vias dits de signal (11, 13), reliés électriquement à la plage d’accueil de signal (15), traversent verticalement ledit corps diélectrique (6);
    - une pluralité d’empilement de vias dits de masse (22), reliés électriquement aux plages d’accueil de masse (26), traversent verticalement ledit corps diélectrique (6) et formant une couronne autour des vias de signal ;
    caractérisé en ce que, dans une partie supérieure du corps diélectrique :
    - les vias de signal (11, 13) sont reliés électriquement à un nombre inférieur de bosses conductrices (9) dites de signal faisant saillie de la face supérieure du corps diélectrique ;
    - au moins deux vias de masse (22) sont reliés, par l’intermédiaire de saillies conductrices (30), à des bosses conductrices (20) respectives, dites de masse faisant saillie de la face supérieure du corps diélectrique et formant une couronne autour des bosses conductrices de signal (9).
  2. Boîtier (2) selon la revendication 1 dans lequel ledit corps diélectrique est constitué d’un empilement de couches diélectriques.
  3. Boîtier (2) selon la revendication 2 dans lequel :
    - des plans de masse conducteurs (23) sont agencés entre au moins certaines desdites couches diélectriques, les plans de masse présentant des ouvertures (31) ayant sensiblement un même diamètre et étant alignées selon une direction, dite verticale, perpendiculaire aux plans de masse ;
    - les empilement de vias dits de signal (11, 13), reliés électriquement à la plage d’accueil de signal (15), traversent verticalement lesdites couches diélectriques (6) en correspondance d’une région centrale des ouvertures (31) des plans de masse (23) ;
    - les empilement de vias dits de masse (22), reliés électriquement aux plages d’accueil de masse (26), traversent verticalement lesdites couches diélectriques (6) à l’extérieur des ouvertures (31) des plans de masse (23) ; et
    - les vias de masse (22) reliés, par l’intermédiaire de saillies conductrices (30), à des bosses conductrices (20) respectives, sont situés de part et d’autre de l’ouverture (31) d’un dit plan de masse.
  4. Boîtier selon la revendication 3 dans lequel tous les vias de masse (22) sont reliés, par l’intermédiaire desdites saillies conductrices (30), à des bosses conductrices (20) respectives situées à l’intérieur de ladite ouverture.
  5. Boîtier (2) selon l’une des revendications précédentes dans lequel les vias de signal (11) sont reliés entre eux par des ponts conducteurs (12).
  6. Boîtier (2) selon l’une des revendications précédentes dans lequel les empilements de vias de masse (22) ne s’étendent pas à travers une partie inférieure du boîtier, la connexion électrique avec les plage d’accueil de masse (26) étant assurée par d’autres empilements de vias (25), formant une couronne de plus grand diamètre autour des vias de signal (11).
  7. Boîtier (2) selon la revendication 6 dans lequel le corps diélectrique (6) est en matériau céramique.
  8. Boîtier (2) selon l’une des revendications 1 à 4 dans lequel le corps diélectrique (6) sont en matériau organique.
  9. Boîtier (20) selon l’une des revendications précédentes comprenant une seule bosse conductrice de signal (9).
  10. Boîtier (2) selon l’une des revendications précédentes dans lequel le diamètre des ouvertures (31) des plans de masse (23), le nombre d’empilements de vias de signal (11), le diamètre de la ou des couronnes de vias (22, 25) autour des vias de signal, le nombre de bosses conductrices de masse (20) et le diamètre de la couronne que ces dernières formes autour de la ou des bosses de signal (9) sont choisis pour assurer une continuité d’impédance entre les plages d’accueil (15, 26) pour des billes de soudure et les bosses conductrices (9, 20) faisant saillie de la face supérieure du corps diélectrique.
  11. Boîtier (2) selon l’une des revendications précédentes portant une puce semi-conductrice retournée (1), reliée électriquement aux bosses conductrices (9, 20) faisant saillie de la face supérieure du corps diélectrique.
  12. Carte de circuit imprimé (5) comprenant un conducteur de signal (18) et au moins un plan de masse (29a, 29b) formant une ligne de transmission pour des signaux hyperfréquence, la carte de circuit intégré portant un boîtier (2) selon l’une des revendications précédentes, la plage d’accueil de signal (15) dudit boîtier étant connecté audit conducteur de signal par l’intermédiaire d’une bille de soudure (16) et les plages d’accueil de masse (26) dudit boîtier étant connectées audit ou auxdits plans de masse, également par l’intermédiaire de billes de soudure (27).
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812576B1 (en) * 2002-05-14 2004-11-02 Applied Micro Circuits Corporation Fanned out interconnect via structure for electronic package substrates
US6891266B2 (en) 2002-02-14 2005-05-10 Mia-Com RF transition for an area array package
US20050098348A1 (en) * 2002-06-27 2005-05-12 Kyocera Corporation High-frequency signal transmitting device
US20060038633A1 (en) 2004-08-23 2006-02-23 Kyocera America, Inc. Impedence matching along verticle path of microwave vias in multilayer packages
US20090077523A1 (en) * 2007-09-19 2009-03-19 Xiaohong Jiang Vertically tapered transmission line for optimal signal transition in high-speed multi-layer ball grid array packages
US9059490B2 (en) 2013-10-08 2015-06-16 Blackberry Limited 60 GHz integrated circuit to printed circuit board transitions

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891266B2 (en) 2002-02-14 2005-05-10 Mia-Com RF transition for an area array package
US6812576B1 (en) * 2002-05-14 2004-11-02 Applied Micro Circuits Corporation Fanned out interconnect via structure for electronic package substrates
US20050098348A1 (en) * 2002-06-27 2005-05-12 Kyocera Corporation High-frequency signal transmitting device
US20060038633A1 (en) 2004-08-23 2006-02-23 Kyocera America, Inc. Impedence matching along verticle path of microwave vias in multilayer packages
US20090077523A1 (en) * 2007-09-19 2009-03-19 Xiaohong Jiang Vertically tapered transmission line for optimal signal transition in high-speed multi-layer ball grid array packages
US9059490B2 (en) 2013-10-08 2015-06-16 Blackberry Limited 60 GHz integrated circuit to printed circuit board transitions

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