WO2022055005A1 - 지연동기처리 장치 및 이를 구비하는 신호처리장치 - Google Patents

지연동기처리 장치 및 이를 구비하는 신호처리장치 Download PDF

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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising

Definitions

  • the present invention relates to a delay synchronization processing apparatus and a signal processing apparatus having the same, and more particularly, to a delay synchronization processing apparatus capable of detecting an error in processing an asynchronous bit signal, and a signal processing apparatus having the same .
  • a signal processing device is a device for processing a signal, and is a hardware device in which various types of circuit elements are integrated.
  • the clock frequency of the first circuit and the clock frequency of the second circuit may be asynchronous, and in the second circuit, To synchronize the desynchronization, a synchronization processing circuit is used.
  • a synchronization processing circuit includes three flip-flops and one switch.
  • input N-bit data is sent to the first flip-flop and the second flip-flop, and the result of the first flip-flop or the result of the second flip-flop is determined by a switch randomly determined. The result is passed to the third flip-flop.
  • another object of the present invention is to provide a delay synchronization processing apparatus capable of detecting an error in processing an asynchronous bit signal at a register transistor level (Register Transfer Level), and a signal processing apparatus having the same.
  • another object of the present invention is to provide a delay synchronization processing apparatus capable of realizing a variable clock number delay by using a delay apparatus using a delay time that does not depend on a clock, and a signal processing apparatus having the same.
  • a delay synchronization processing apparatus and a signal processing apparatus having the same generate a random number, and according to the generated random number, a delay for delaying an input asynchronous N-bit signal and a synchronization processing unit for synchronizing the asynchronous N-bit signal delayed in the delay apparatus.
  • the delay device may delay and output each bit of the input asynchronous N-bit signal based on the generated random number.
  • the delay device sets each delay time of each bit of the input asynchronous N-bit signal based on the generated random number, and each delay time may be different for each bit.
  • the delay device may set the random number of each bit of the input asynchronous N-bit signal to a multiple of the clock period.
  • the delay device may output a normal bit signal without bit error when the input asynchronous N-bit signal is a gray code signal.
  • the delay device may receive the random generation control signal and generate a random number based on the random generation control signal.
  • the delay device may generate a random number at a variable period or adjust a generation range of the random number based on the random generation control signal.
  • the delay device may enable or disable some of the random number generation based on the random generation control signal.
  • the delay device may generate a random number based on random seed information included in the random generation control signal.
  • a delay synchronization processing apparatus includes: a second synchronization processing unit that synchronizes an input asynchronous N-bit signal; It may further include a first switch for transmitting to the synchronization processing unit.
  • a second switch connected to the output terminal of the second synchronization processing unit and the output terminal of the synchronization processing unit may further include a second switch selectively outputting an output of the second synchronization processing unit or an output of the synchronization processing unit.
  • a delay synchronization processing apparatus includes a third switch that receives a clock signal and selectively outputs the clock signal to a synchronization processing unit or a second synchronization processing unit, receives a reset signal, and synchronizes the reset signal
  • a fourth switch for selectively outputting to the processing unit or the second synchronization processing unit may be further included.
  • the synchronization processing unit includes: a first flip-flop; a second flip-flop connected to an output terminal of the first flip-flop; A fifth switch selectively outputting the output of the two flip-flops may be included.
  • the delay synchronization processing apparatus may further include a third flip-flop connected to the output terminal of the fifth switch.
  • a signal processing apparatus for achieving the above object includes a first circuit that operates based on a first clock frequency and transmits an asynchronous N-bit signal, and a second clock that is different from the first clock frequency
  • a second circuit that operates based on frequency and receives an asynchronous N-bit signal from the first circuit, and a delay synchronization processing device, wherein the delay synchronization processing apparatus is disposed in front of the second circuit.
  • the first circuit as a second circuit, includes a data transmission unit for transmitting an asynchronous N-bit signal, a request signal generation unit for generating a request signal, and a second delay synchronization processing device for delay-synchronizing the request signal can do.
  • the second circuit may include, from the first circuit, a data receiving unit for receiving an asynchronous N-bit signal, an acknowledgment signal generating unit for generating an acknowledgment signal, and a third delay synchronization processing device for delay-synchronizing the acknowledgment signal.
  • a delay synchronization processing apparatus and a signal processing apparatus having the same include: a delay apparatus for generating a random number and delaying an input asynchronous N-bit signal according to the generated random number; and a synchronization processing unit for synchronizing the delayed asynchronous N-bit signal. Accordingly, it is possible to detect an error in processing the asynchronous bit signal. In particular, it is possible to detect an error in processing an asynchronous bit signal at the register transistor level (Register Transfer Level). Furthermore, it is possible to implement a variable clock number delay by using a delay device using a delay time that does not depend on a clock.
  • the delay device may delay and output each bit of the input asynchronous N-bit signal based on the generated random number. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device sets each delay time of each bit of the input asynchronous N-bit signal based on the generated random number, and each delay time may be different for each bit. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device may set the random number of each bit of the input asynchronous N-bit signal to a multiple of the clock period. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device may output a normal bit signal without bit error when the input asynchronous N-bit signal is a gray code signal. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device may receive the random generation control signal and generate a random number based on the random generation control signal. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device may generate a random number at a variable period or adjust a generation range of the random number based on the random generation control signal. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device may enable or disable some of the random number generation based on the random generation control signal. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device may generate a random number based on random seed information included in the random generation control signal. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • a delay synchronization processing apparatus includes: a second synchronization processing unit that synchronizes an input asynchronous N-bit signal; It may further include a first switch for transmitting to the synchronization processing unit. Accordingly, the second synchronization processing unit or the delay device is selectively operated. Accordingly, it is possible to detect an error in the processing of the asynchronous bit signal.
  • a second switch connected to the output terminal of the second synchronization processing unit and the output terminal of the synchronization processing unit may further include a second switch selectively outputting an output of the second synchronization processing unit or an output of the synchronization processing unit. Accordingly, the second synchronization processing unit or the synchronization processing unit is selectively operated. Accordingly, it is possible to detect an error in the processing of the asynchronous bit signal.
  • a delay synchronization processing apparatus includes a third switch that receives a clock signal and selectively outputs the clock signal to a synchronization processing unit or a second synchronization processing unit, receives a reset signal, and synchronizes the reset signal
  • a fourth switch for selectively outputting to the processing unit or the second synchronization processing unit may be further included. Accordingly, the delay synchronization processing apparatus may be operated based on the clock signal or the reset signal. As a result, it becomes possible to detect an error in the processing of the asynchronous bit signal.
  • the synchronization processing unit includes: a first flip-flop; a second flip-flop connected to an output terminal of the first flip-flop; A fifth switch selectively outputting the output of the two flip-flops may be included. Accordingly, synchronization processing for an asynchronous N-bit signal is possible.
  • the delay synchronization processing apparatus may further include a third flip-flop connected to the output terminal of the fifth switch. Accordingly, synchronization processing for an asynchronous N-bit signal is possible.
  • a signal processing apparatus for achieving the above object includes a first circuit that operates based on a first clock frequency and transmits an asynchronous N-bit signal, and a second clock that is different from the first clock frequency
  • a second circuit that operates based on frequency and receives an asynchronous N-bit signal from the first circuit, and a delay synchronization processing device, wherein the delay synchronization processing apparatus is disposed in front of the second circuit. Accordingly, delay synchronization processing between the first circuit and the second circuit can be performed. As a result, it becomes possible to detect an error in the processing of the asynchronous bit signal.
  • the first circuit as a second circuit, includes a data transmission unit for transmitting an asynchronous N-bit signal, a request signal generation unit for generating a request signal, and a second delay synchronization processing device for delay-synchronizing the request signal can do. Accordingly, it is possible to detect an error in transmitting the request signal.
  • the second circuit may include, from the first circuit, a data receiving unit for receiving an asynchronous N-bit signal, an acknowledgment signal generating unit for generating an acknowledgment signal, and a third delay synchronization processing device for delay-synchronizing the acknowledgment signal. can Accordingly, it is possible to detect an error in transmitting the acknowledgment signal.
  • FIG. 1 is a diagram illustrating an image display device according to an embodiment of the present invention.
  • FIG. 2 is an example of an internal block diagram of the image display device of FIG. 1 .
  • FIG. 3 is an example of an internal block diagram of the signal processing unit of FIG. 2 .
  • FIG. 4 is a diagram illustrating a first circuit and a second circuit in a signal processing apparatus according to an embodiment of the present invention.
  • 5A to 5B are diagrams referred to in the description of the synchronization processing apparatus related to the present invention.
  • 6A is an example of an internal circuit diagram of a delay synchronization processing apparatus according to an embodiment of the present invention.
  • FIG. 6B is a diagram referenced in the operation description of FIG. 6A .
  • FIG. 7 is an example of an operation flowchart of a delayed synchronization processing apparatus according to an embodiment of the present invention.
  • FIG. 8 to 13C are diagrams referred to in the description of the operation of FIG. 7 .
  • module and “part” for the components used in the following description are given simply in consideration of the ease of writing the present specification, and do not impart a particularly important meaning or role by themselves. Accordingly, the terms “module” and “unit” may be used interchangeably.
  • FIG. 1 is a diagram illustrating an image display device according to an embodiment of the present invention.
  • the image display apparatus 100 may include a display 180 .
  • the image display apparatus 100 may receive image signals from various external devices, process them, and display them on the display 180 .
  • Various external devices may be, for example, a computer (PC), a mobile terminal 600 such as a smart phone, a set-top box (STB), a game console (GSB), a server (SVR), and the like.
  • PC computer
  • mobile terminal 600 such as a smart phone, a set-top box (STB), a game console (GSB), a server (SVR), and the like.
  • STB set-top box
  • GBB game console
  • SVR server
  • the display 180 may be implemented as any one of various panels.
  • the display 180 may be any one of self-luminous panels such as an organic light emitting panel (OLED panel), an inorganic light emitting panel (LED panel), and a micro LED panel.
  • OLED panel organic light emitting panel
  • LED panel inorganic light emitting panel
  • micro LED panel micro LED panel
  • the image display device 100 of FIG. 1 may be a TV, a monitor, a tablet PC, a mobile terminal, a vehicle display device, and the like.
  • FIG. 2 is an example of an internal block diagram of the image display device of FIG. 1 .
  • an image display device 100 includes an image receiving unit 105 , an external device interface unit 130 , a storage unit 140 , a user input interface unit 150 , It may include a sensor unit (not shown), a signal processing unit 170 , a display 180 , and an audio output unit 185 .
  • the image receiver 105 may include a tuner unit 110 , a demodulator unit 120 , a network interface unit 130 , and an external device interface unit 130 .
  • the image receiving unit 105 may include only the tuner unit 110 , the demodulator 120 , and the external device interface unit 130 , unlike the drawing. That is, the network interface unit 130 may not be included.
  • the tuner unit 110 selects an RF broadcast signal corresponding to a channel selected by a user or all channels previously stored among RF (Radio Frequency) broadcast signals received through an antenna (not shown).
  • the selected RF broadcast signal is converted into an intermediate frequency signal or a baseband video or audio signal.
  • the tuner unit 110 may include a plurality of tuners in order to receive broadcast signals of a plurality of channels.
  • a single tuner that simultaneously receives broadcast signals of a plurality of channels is also possible.
  • the demodulator 120 receives the digital IF signal DIF converted by the tuner 110 and performs a demodulation operation.
  • the demodulator 120 may output a stream signal TS after demodulation and channel decoding are performed.
  • the stream signal may be a signal obtained by multiplexing an image signal, an audio signal, or a data signal.
  • the stream signal output from the demodulator 120 may be input to the signal processing unit 170 .
  • the signal processing unit 170 outputs an image to the display 180 after performing demultiplexing, image/audio signal processing, and the like, and outputs an audio to the audio output unit 185 .
  • the external device interface unit 130 may transmit or receive data with a connected external device (not shown), for example, a set-top box (STB). To this end, the external device interface unit 130 may include an A/V input/output unit (not shown).
  • a connected external device for example, a set-top box (STB).
  • STB set-top box
  • the external device interface unit 130 may include an A/V input/output unit (not shown).
  • the external device interface unit 130 may be connected to an external device such as a DVD (Digital Versatile Disk), Blu-ray, game device, camera, camcorder, computer (laptop), set-top box, and the like by wire/wireless, , it is also possible to perform input/output operations with an external device.
  • an external device such as a DVD (Digital Versatile Disk), Blu-ray, game device, camera, camcorder, computer (laptop), set-top box, and the like by wire/wireless, it is also possible to perform input/output operations with an external device.
  • the A/V input/output unit may receive video and audio signals from an external device. Meanwhile, the wireless communication unit (not shown) may perform short-range wireless communication with other electronic devices.
  • the external device interface unit 130 may exchange data with the adjacent mobile terminal 600 .
  • the external device interface unit 130 may receive device information, executed application information, an application image, and the like, from the mobile terminal 600 in the mirroring mode.
  • the network interface unit 135 provides an interface for connecting the image display device 100 to a wired/wireless network including an Internet network.
  • the network interface unit 135 may receive content or data provided by the Internet or a content provider or network operator through a network.
  • the network interface unit 135 may include a wireless communication unit (not shown).
  • the storage unit 140 may store a program for processing and controlling each signal in the signal processing unit 170 , or may store a signal-processed image, audio, or data signal.
  • the storage unit 140 may perform a function for temporarily storing an image, audio, or data signal input to the external device interface unit 130 . Also, the storage unit 140 may store information about a predetermined broadcast channel through a channel storage function such as a channel map.
  • the storage unit 140 of FIG. 2 may be included in the signal processing unit 170 .
  • the user input interface unit 150 transmits a signal input by the user to the signal processing unit 170 or transmits a signal from the signal processing unit 170 to the user.
  • transmit/receive user input signals such as power on/off, channel selection, and screen setting from the remote control device 200, or local keys (not shown) such as power key, channel key, volume key, and setting value transmits a user input signal input to the signal processing unit 170 , or transmits a user input signal input from a sensor unit (not shown) for sensing a user's gesture to the signal processing unit 170 , or from the signal processing unit 170 . may be transmitted to the sensor unit (not shown).
  • the signal processing unit 170 demultiplexes an input stream or processes the demultiplexed signals through the tuner unit 110 or the demodulator 120 , the network interface unit 135 or the external device interface unit 130 . Thus, it is possible to generate and output a signal for video or audio output.
  • the signal processing unit 170 receives the broadcast signal or HDMI signal received from the image receiving unit 105 , and performs signal processing based on the received broadcast signal or HDMI signal to receive the signal-processed image signal.
  • the signal processing unit 170 receives the broadcast signal or HDMI signal received from the image receiving unit 105 , and performs signal processing based on the received broadcast signal or HDMI signal to receive the signal-processed image signal.
  • the image signal processed by the signal processing unit 170 may be input to the display 180 and displayed as an image corresponding to the image signal. Also, the image signal processed by the signal processing unit 170 may be input to an external output device through the external device interface unit 130 .
  • the audio signal processed by the signal processing unit 170 may be outputted to the audio output unit 185 . Also, the audio signal processed by the signal processing unit 170 may be input to an external output device through the external device interface unit 130 .
  • the signal processing unit 170 may include a demultiplexer, an image processing unit, and the like. That is, the signal processing unit 170 may perform various signal processing, and thus may be implemented in the form of a system on chip (SOC). This will be described later with reference to FIG. 3 .
  • SOC system on chip
  • the signal processing unit 170 may control overall operations in the image display apparatus 100 .
  • the signal processing unit 170 may control the tuner unit 110 to select (tuning) a channel selected by the user or an RF broadcast corresponding to a pre-stored channel.
  • the signal processing unit 170 may control the image display apparatus 100 according to a user command input through the user input interface unit 150 or an internal program.
  • the signal processing unit 170 may control the display 180 to display an image.
  • the image displayed on the display 180 may be a still image or a moving image, and may be a 2D image or a 3D image.
  • the signal processing unit 170 may cause a predetermined object to be displayed in the image displayed on the display 180 .
  • the object may be at least one of an accessed web screen (newspaper, magazine, etc.), an Electronic Program Guide (EPG), various menus, widgets, icons, still images, moving pictures, and text.
  • EPG Electronic Program Guide
  • the signal processing unit 170 may recognize the location of the user based on the image captured by the photographing unit (not shown). For example, the distance (z-axis coordinate) between the user and the image display apparatus 100 may be determined. In addition, an x-axis coordinate and a y-axis coordinate in the display 180 corresponding to the user's location may be identified.
  • the display 180 converts an image signal, a data signal, an OSD signal, a control signal, or an image signal, a data signal, and a control signal received from the external device interface unit 130 processed by the signal processing unit 170 to a driving signal to create
  • the display 180 may be configured as a touch screen and used as an input device in addition to an output device.
  • the audio output unit 185 receives the audio signal processed by the signal processing unit 170 and outputs the audio signal.
  • the photographing unit (not shown) photographs the user.
  • the photographing unit (not shown) may be implemented with one camera, but is not limited thereto, and may be implemented with a plurality of cameras. Image information captured by the photographing unit (not shown) may be input to the signal processing unit 170 .
  • the signal processing unit 170 may detect a user's gesture based on each or a combination of an image captured by a photographing unit (not shown) or a signal sensed from a sensor unit (not shown).
  • the power supply unit 190 supplies the corresponding power to the entire image display device 100 .
  • the power supply unit 190 includes a signal processing unit 170 that may be implemented in the form of a system on chip (SOC), a display 180 for displaying an image, and an audio output unit for outputting audio (185), etc. can be supplied with power.
  • SOC system on chip
  • a display 180 for displaying an image
  • an audio output unit for outputting audio (185), etc. can be supplied with power.
  • the power supply unit 190 may include a converter that converts AC power into DC power, and a dc/dc converter that converts the level of DC power.
  • the remote control device 200 transmits a user input to the user input interface unit 150 .
  • the remote control device 200 may use Bluetooth (Bluetooth), Radio Frequency (RF) communication, infrared (IR) communication, Ultra Wideband (UWB), ZigBee, or the like.
  • the remote control device 200 may receive an image, audio, or data signal output from the user input interface unit 150 , and display it or output the audio signal from the remote control device 200 .
  • the above-described image display device 100 may be a digital broadcasting receiver capable of receiving fixed or mobile digital broadcasting.
  • the block diagram of the image display device 100 shown in FIG. 2 is a block diagram for an embodiment of the present invention.
  • Each component of the block diagram may be integrated, added, or omitted according to the specifications of the image display device 100 that are actually implemented. That is, two or more components may be combined into one component, or one component may be subdivided into two or more components as needed.
  • the function performed by each block is for explaining the embodiment of the present invention, and the specific operation or device does not limit the scope of the present invention.
  • FIG. 3 is an example of an internal block diagram of the signal processing unit of FIG. 2 .
  • the signal processing unit 170 may include a demultiplexer 310 , an image processing unit 320 , a processor 330 , and an audio processing unit 370 . . In addition, it may further include a data processing unit (not shown).
  • the demultiplexer 310 demultiplexes an input stream. For example, when MPEG-2 TS is input, it can be demultiplexed and separated into video, audio and data signals, respectively.
  • the stream signal input to the demultiplexer 310 may be a stream signal output from the tuner unit 110 , the demodulator 120 , or the external device interface unit 130 .
  • the image processing unit 320 may perform signal processing on an input image.
  • the image processing unit 320 may perform image processing on the image signal demultiplexed by the demultiplexer 310 .
  • the image processing unit 320 includes an image decoder 325 , a scaler 335 , an image quality processing unit 635 , an image encoder (not shown), an OSD processing unit 340 , a frame rate converter 350 , and a formatter. (360) and the like.
  • the image decoder 325 decodes the demultiplexed image signal, and the scaler 335 performs scaling to output the resolution of the decoded image signal on the display 180 .
  • the video decoder 325 may include decoders of various standards. For example, it may include an MPEG-2, H,264 decoder, a 3D image decoder for a color image and a depth image, a decoder for a multi-view image, and the like.
  • the scaler 335 may scale an input image signal that has been decoded by the image decoder 325 or the like.
  • the scaler 335 may upscale when the size or resolution of the input image signal is small, and downscale when the size or resolution of the input image signal is large.
  • the image quality processing unit 635 may perform image quality processing on an input image signal that has been decoded by the image decoder 325 or the like.
  • the image quality processing unit 635 performs noise removal processing on the input image signal, expands the resolution of the gray scale of the input image signal, improves image resolution, or performs high dynamic range (HDR)-based signal processing.
  • the frame rate can be varied, and panel characteristics, in particular, image quality processing corresponding to the organic light emitting panel can be performed.
  • the OSD processing unit 340 generates an OSD signal according to a user input or by itself. For example, a signal for displaying various types of information as graphics or text on the screen of the display 180 may be generated based on a user input signal.
  • the generated OSD signal may include various data such as a user interface screen of the image display device 100 , various menu screens, widgets, and icons. Also, the generated OSD signal may include a 2D object or a 3D object.
  • the OSD processing unit 340 may generate a pointer that can be displayed on a display based on a pointing signal input from the remote control device 200 .
  • a pointer may be generated by a pointing signal processing unit, and the OSD processing unit 240 may include such a pointing signal processing unit (not shown).
  • the pointing signal processing unit (not shown) may be provided separately instead of being provided in the OSD processing unit 240 .
  • a frame rate converter (FRC) 350 may convert a frame rate of an input image. On the other hand, the frame rate converter 350 may output as it is without a separate frame rate conversion.
  • the formatter 360 may change the format of an input image signal into an image signal for display on a display and output the changed format.
  • the formatter 360 may change the format of the image signal to correspond to the display panel.
  • the processor 330 may control overall operations in the image display apparatus 100 or in the signal processing unit 170 .
  • the processor 330 may control the tuner unit 110 to select a channel selected by the user or an RF broadcast corresponding to a pre-stored channel (tuning).
  • the processor 330 may control the image display apparatus 100 according to a user command input through the user input interface unit 150 or an internal program.
  • the processor 330 may perform data transmission control with the network interface unit 135 or the external device interface unit 130 .
  • the processor 330 may control operations of the demultiplexer 310 and the image processor 320 in the signal processor 170 .
  • the audio processing unit 370 in the signal processing unit 170 may perform audio processing of the demultiplexed audio signal.
  • the audio processing unit 370 may include various decoders.
  • the audio processing unit 370 in the signal processing unit 170 may process a base (Base), a treble (Treble), volume control, and the like.
  • a data processing unit (not shown) in the signal processing unit 170 may perform data processing of the demultiplexed data signal.
  • the demultiplexed data signal is an encoded data signal, it may be decoded.
  • the encoded data signal may be electronic program guide information including broadcast information such as start time and end time of a broadcast program aired on each channel.
  • FIG. 3 a block diagram of the signal processing unit 170 shown in FIG. 3 is a block diagram for an embodiment of the present invention. Each component of the block diagram may be integrated, added, or omitted according to the specifications of the signal processing unit 170 that are actually implemented.
  • the frame rate converter 350 and the formatter 360 may be separately provided in addition to the image processor 320 .
  • FIG. 4 is a diagram illustrating a first circuit and a second circuit in a signal processing apparatus according to an embodiment of the present invention.
  • the signal processing apparatus 170 operates based on a first clock frequency and generates an asynchronous N-bit signal.
  • a first circuit 410 that transmits, and a second circuit 420 that operates based on a second clock frequency different from the first clock frequency and receives an asynchronous N-bit signal from the first circuit 410 may be provided. there is.
  • error checking may be performed by the verification apparatus for RTL simulation.
  • the verification apparatus for RTL simulation may be included in the synchronization processing apparatus 500x of FIG. 5A or the delayed synchronization processing apparatus 500 of FIG. 6A .
  • 5A to 5B are diagrams referred to in the description of the synchronization processing apparatus related to the present invention.
  • FIG. 5A is an example of an internal circuit diagram of a synchronization processing apparatus related to the present invention.
  • the synchronization processing apparatus 500x of FIG. 5A transmits the asynchronous input signal to the first synchronization processing unit 520 according to the first synchronization processing unit 520 , the second synchronization processing unit 510 , and the selection signal Scx. ) or a switch 503 for outputting to the second synchronization processing unit 510, a switch 549 for selecting the output of the first synchronization processing unit 520 or the output of the second synchronization processing unit 510, and a clock signal switch 506 , a reset signal switch 509 may be included.
  • the asynchronous input signal is transmitted to the second synchronization processing unit 510, and when the level of the selection signal Scx is a low level or '0', The asynchronous input signal may be transmitted to the first synchronization processing unit 520 .
  • the first synchronization processing unit 520 includes a first flip-flop 522 , a second flip-flop 524 connected to an output terminal of the first flip-flop 522 , and an output terminal and a second flip-flop of the first flip-flop 522 .
  • a switch 527 connected to the output terminal of the second flip-flop 524 and selectively outputting the output of the first flip-flop 522 or the output of the second flip-flop 524 may be included.
  • the switch 527 may selectively output the output of the first flip-flop 522 or the output of the second flip-flop 524 according to the input selection signal Scy.
  • the first synchronization processing unit 520 may further include a third flip-flop 528 connected to an output terminal of the switch 527 .
  • the first synchronization processing unit 520 may operate as a verification device for RTL simulation.
  • the input N-bit data is sent to the first flip-flop 522 and the second flip-flop 524 , and the randomly determined switch 527 is turned on. can be sent to the third flip-flop 528 .
  • FIG. 5B is a diagram referenced in the description of the operation of the first synchronization processing unit 520 .
  • FIG. 5B shows the first flip-flop 522 , the second flip-flop 524 , and the third flip-flop 528 in the first synchronization processing unit 520 when 3-bit data is continuously transmitted from the outside. show action
  • the output terminal of the first synchronization processing unit 520 may sequentially output 3-bit data of “001”, “101”, “010”, “110”, and “110”. At this time, glitch occurs in “101” and “010” among the output data.
  • a malfunction may be detected in the RTL simulation even though the circuit structure is normal in terms of the actual circuit structure.
  • the present invention proposes a delay synchronization processing apparatus capable of realizing a variable clock number delay by using a delay apparatus using a delay time that does not depend on a clock. This will be described with reference to FIG. 6A and below.
  • 6A is an example of an internal circuit diagram of a delay synchronization processing apparatus according to an embodiment of the present invention.
  • a delay synchronization processing apparatus 500 includes a delay apparatus 615 for generating a random number and delaying an input asynchronous N-bit signal according to the generated random number; A synchronization processing unit 620 for synchronizing the asynchronous N-bit signal delayed by the delay device 615 is included.
  • the delay device 615 may delay and output each bit of the input asynchronous N-bit signal based on the generated random number.
  • the delay device 615 sets each delay time of each bit of the input asynchronous N-bit signal based on the generated random number, and each delay time may be different for each bit. Alternatively, each delay time may be the same for each bit. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device 615 may set the random number of each bit of the input asynchronous N-bit signal to a multiple of the clock period. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device 615 may be set to any one of 1 to 3 times the clock period.
  • the delay device 615 may be set to any one of 1 to 5 times the clock period.
  • the delay device 615 may set the multiple of the clock period to be diversified as the size of the input asynchronous N bits increases, and the multiple may be set to increase.
  • the delay device 615 may output a normal bit signal without a bit error. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device 615 may receive the random generation control signal Src and generate a random number based on the random generation control signal Src. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device 615 may generate a random number at a variable cycle or adjust a generation range of the random number based on the random generation control signal Src. Accordingly, it is possible to detect an error in the processing of the asynchronous bit signal.
  • the delay device 615 may enable or disable some of the random number generation based on the random generation control signal Src. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay device 615 may generate a random number based on random seed information included in the random generation control signal Src. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delay synchronization processing apparatus 500 includes a second synchronization processing unit 610 for synchronizing an input asynchronous N-bit signal, and asynchronous N input according to a delay synchronization selection signal Sdc.
  • a first switch 603 for transmitting the bit signal to the delay device 615 or the second synchronization processing unit 610 may be further included. Accordingly, the second synchronization processing unit 610 or the delay device 615 is selectively operated. Accordingly, it is possible to detect an error in the processing of the asynchronous bit signal.
  • the asynchronous input signal when the level of the delay synchronization selection signal Sdc is a high level or '1', the asynchronous input signal is transmitted to the delay device 615 , and the level of the delay synchronization selection signal Sdc is a low level or In the case of '0', the asynchronous input signal may be transmitted to the second synchronization processing unit 510 .
  • a second switch 649 connected to the output terminal of the second synchronization processing unit 610 and the output terminal of the synchronization processing unit 620 and selectively outputting the output of the second synchronization processing unit 610 or the output of the synchronization processing unit 620 may include more. Accordingly, the second synchronization processing unit 610 or the synchronization processing unit 620 is selectively operated. Accordingly, it is possible to detect an error in the processing of the asynchronous bit signal.
  • the delay synchronization processing apparatus 500 receives a clock signal and selectively outputs the clock signal to the synchronization processing unit 620 or the second synchronization processing unit 610.
  • a third switch 506 and a fourth switch 609 that receives a reset signal and selectively outputs the reset signal to the synchronization processing unit 620 or the second synchronization processing unit 610 .
  • the delay synchronization processing apparatus 500 may operate based on the clock signal or the reset signal. As a result, it becomes possible to detect an error in the processing of the asynchronous bit signal.
  • the synchronization processing unit 620 includes a first flip-flop 522 , a second flip-flop 524 connected to an output terminal of the first flip-flop 522 , an output terminal of the first flip-flop 522 , and a second flip A fifth switch 527 connected to the output terminal of the flop 524 and selectively outputting the output of the first flip-flop 522 or the output of the second flip-flop 524 may be included. Accordingly, synchronization processing for an asynchronous N-bit signal is possible.
  • the fifth switch 527 may selectively output the output of the first flip-flop 522 or the output of the second flip-flop 524 according to the input selection signal Scy.
  • the delay synchronization processing apparatus 500 may further include a third flip-flop 528 connected to an output terminal of the fifth switch 527 . Accordingly, synchronization processing for an asynchronous N-bit signal is possible.
  • FIG. 6B is a diagram referred to in the description of the operation of FIG. 6A. Specifically, FIG. 6B is a diagram referenced in the description of the operation of the delay device 625 of FIG. 6A .
  • FIG. 6B shows the operation of the delay device 625 when 3-bit data is continuously transmitted from the outside.
  • the delay device 625 in a state in which an external transmitter (not shown) transmits 3-bit data of “000”, “001”, “011”, “111”, and “110” in order, the delay device 625 ) can perform a delay operation from 1 clock to 3 clocks.
  • the delay device 625 may be set so that a random number of each bit is generated as a multiple of a clock period.
  • the random number of each bit may be one, two, or three times the clock period.
  • the output terminal of the delay device 625 may sequentially output 3-bit data of “001”, “111”, “110”, “110”, and “110”. At this time, unlike FIG. 5B , a glitch does not occur.
  • FIG. 7 is an example of an operation flowchart of a delayed synchronization processing apparatus according to an embodiment of the present invention.
  • the delay synchronization processing apparatus 500 receives an asynchronous signal (S705).
  • the first switch 530 in the delay synchronization processing apparatus 500 may receive an asynchronous N-bit signal as an asynchronous signal.
  • step 715 ( S715 ) is performed .
  • the first switch 530 is asynchronous N bits
  • the signal is passed to a delay device 615 .
  • step 735 S735 .
  • the first switch 530 is asynchronous N bits
  • the signal is transmitted to the second synchronization processing unit 510 .
  • the delay device 615 is, from the outside, a random The generation control signal Src may be received, and the random number generation and random number may be controlled based on the random generation control signal Src (S715).
  • the delay device 615 when the delay synchronization selection signal Sdc is input to the first switch 530 and the level of the delay synchronization selection signal Sdc is a high level or '1', the delay device 615 includes a random number. A random generation control signal Src may be generated.
  • the delay device 615 may delay and output each bit of the input asynchronous N-bit signal based on the generated random number (S730).
  • the delay device 615 delays each bit of the input asynchronous N-bit signal by a unit time based on the generated random number, and repeats the delay of the unit time until the generated random number is reached.
  • each bit of the input asynchronous N-bit signal may be delayed and outputted.
  • the delay device 615 may generate a random number in a variable cycle or adjust a generation range of the random number based on the random generation control signal Src.
  • the delay device 615 may set the random number of each bit of the input asynchronous N-bit signal to a multiple of the clock period. Accordingly, it is possible to detect an error in processing the asynchronous bit signal.
  • the delayed asynchronous bit signal output from the delay device 615 is input to the synchronization processing unit 620 .
  • the synchronization processing unit 620 performs synchronization processing (S735).
  • the synchronization processing unit 620 may receive the delayed asynchronous bit signal from the delay device 615 and perform synchronization processing on the delayed asynchronous bit signal.
  • the synchronization processing unit 620 includes a first flip-flop 522 , a second flip-flop 524 connected to an output terminal of the first flip-flop 522 , and an output terminal and a second flip-flop of the first flip-flop 522 .
  • a fifth switch 527 connected to the output terminal of the second flip-flop 524 and selectively outputting the output of the first flip-flop 522 or the output of the second flip-flop 524;
  • a third flip-flop 528 connected to the output terminal may be included. Accordingly, synchronization processing for an asynchronous N-bit signal is possible.
  • the fifth switch 527 may selectively output the output of the first flip-flop 522 or the output of the second flip-flop 524 according to the input selection signal Scy.
  • the synchronization processing unit 620 may receive the asynchronous N-bit signal from the first switch 603 and perform synchronization processing on the asynchronous N-bit signal according to operation S710 .
  • the synchronization processing may be the same as the description of FIG. 5A or FIG. 6A .
  • FIG. 8 to 13C are diagrams referred to in the description of the operation of FIG. 7 .
  • FIG. 8 is a diagram illustrating an example of a signal processing apparatus according to an embodiment of the present invention.
  • the signal processing apparatus 170a operates based on a first clock frequency (eg, CLK_x), and a first circuit 410a for transmitting an asynchronous N-bit signal. and a second circuit 420a that operates based on a second clock frequency (eg, CLK_B) different from the first clock frequency and receives an asynchronous N-bit signal from the first circuit 410a. .
  • a first clock frequency eg, CLK_x
  • a first circuit 410a for transmitting an asynchronous N-bit signal.
  • a second circuit 420a that operates based on a second clock frequency (eg, CLK_B) different from the first clock frequency and receives an asynchronous N-bit signal from the first circuit 410a.
  • the first circuit 410a may include a data transmitter 810 that transmits an asynchronous N-bit signal to the second circuit 420a.
  • the second circuit 420a may include a data receiver 830 that receives an asynchronous N-bit signal from the first circuit 410a.
  • the second circuit 420a may include the delay synchronization processing device 500 described with reference to FIGS. 6A to 7 for detecting an error when receiving an asynchronous N-bit signal.
  • the delay synchronization processing unit 500 generates a random number, and according to the generated random number, a delay unit 615 for delaying an input asynchronous N-bit signal, and the delay unit 615 It may include a synchronization processing unit 620 and the like for synchronizing the asynchronous N-bit signal.
  • FIG. 9 is a diagram illustrating another example of a signal processing apparatus according to an embodiment of the present invention.
  • the signal processing apparatus 170b operates based on a first clock frequency (eg, CLK_b), and a first circuit 410b for transmitting an asynchronous N-bit signal. and a second circuit 420b that operates based on a second clock frequency (eg, CLK_B) different from the first clock frequency and receives an asynchronous N-bit signal from the first circuit 410b. .
  • a first clock frequency eg, CLK_b
  • a second circuit 420b that operates based on a second clock frequency (eg, CLK_B) different from the first clock frequency and receives an asynchronous N-bit signal from the first circuit 410b.
  • the first circuit 410b may include a data transmitter 810 that transmits an asynchronous N-bit signal to the second circuit 420b.
  • the second circuit 420b may include a data receiver 830 that receives an asynchronous N-bit signal from the first circuit 410b.
  • the second circuit 420b for detecting an error upon receiving an asynchronous N-bit signal, the delay synchronization processing device 500a and the delay synchronization processing device 500 . can be provided.
  • the delay synchronization processing unit 500a generates a random number, and according to the generated random number, a delay unit 615 for delaying an input asynchronous N-bit signal, and the delay unit 615 It may include a synchronization processing unit 620 and the like for synchronizing the asynchronous N-bit signal.
  • the first circuit 410b includes a request signal generator 815 for generating a request signal for transmission to the second circuit 420b, and a second delay synchronization processing device 500b for delay-synchronizing the request signal. can be provided.
  • the second delay synchronization processing apparatus 500b it is possible to detect an error in transmission of the request signal.
  • the second circuit 420b includes an acknowledgment signal generator 835 that generates an acknowledgment signal for transmission to the first circuit 410b, and a third delay synchronization processing unit 500b' that delay-synchronizes the acknowledgment signal. ) can be provided.
  • the third delayed synchronization processing apparatus 500b' it is possible to detect an error in transmitting the acknowledgment signal.
  • FIG. 10 is a diagram referred to in the description of the operation of FIG. 9 .
  • the request signal of the CLK_A region in the first circuit 410b is raised to '1', the request signal passes through the second delay synchronization processing unit 500b to the CLK_B in the second circuit 420b. reach the area
  • the second circuit 420b raises the acknowledgment signal to '1', and the acknowledgment signal arrives at the CLK_A region within the first circuit 410b through the third delayed synchronization processing unit 500b'.
  • the timing at which the acknowledgment signal is '1' is a timing at which N-bit data can be safely used in the CLK_B region within the second circuit 420b.
  • the request signal is lowered to '0' by using the acknowledgment signal in the CLK_A region within the first circuit 410b.
  • the request signal of the CLK_A region within the first circuit 410b is reduced to ‘0’
  • the request signal arrives at the CLK_B region within the second circuit 420b through the second delay synchronization processing unit 500b.
  • the acknowledgment signal is lowered to '0' in the CLK_B region within the second circuit 420b, and the acknowledgment signal arrives at the CLK_A region within the first circuit 410b through the third delayed synchronization processing unit 500b'.
  • the PTa timing of the CLK_A region within the first circuit 410b is a time when the request signal is switched to a high level “1”, and may correspond to the PTa′ timing of the CLK_B region within the second circuit 420b. .
  • the CLK_B region within the second circuit 420b may receive a request signal that is switched to a high level of “1” at the PTa′ timing through the second delay synchronization processing unit 500b.
  • the PTb timing of the CLK_A region within the first circuit 410b is the time when the request signal is switched to “0”, which is a low level, and is at the PTb' timing of the CLK_B region within the second circuit 420b.
  • the CLK_B region within the second circuit 420b may receive a request signal that is converted to a low level of “0” at a timing PTb′ through the second delay synchronization processing unit 500b.
  • the PTc timing of the CLK_B region within the second circuit 420b is a time when the acknowledgment signal is switched to the high level “1”, and may correspond to the PTc' timing of the CLK_A region within the first circuit 410a. there is.
  • the CLK_A region within the first circuit 410a may receive an acknowledgment signal that is switched to a high level of “1” at the PTc' timing through the third delay synchronization processing unit 500b'.
  • the PTd timing of the CLK_B region within the second circuit 420b is the time when the acknowledgment signal is switched to “0”, which is a low level, and the PTd' timing of the CLK_A region within the first circuit 410a. can respond to
  • the CLK_A region within the first circuit 410a may receive an acknowledgment signal that is switched to a low level of “0” at a timing PTd' through the third delay synchronization processing unit 500b'.
  • 11A to 11B are diagrams illustrating various examples of a signal processing apparatus according to an embodiment of the present invention.
  • a signal processing apparatus 170c operates based on a first clock frequency (eg, CLK_b), and a first circuit for transmitting an asynchronous N-bit signal a second circuit 420c that operates based on a second clock frequency (eg, CLK_B) different from the first clock frequency and receives an asynchronous N-bit signal from the first circuit 410c; can do.
  • a first clock frequency eg, CLK_b
  • a second circuit 420c that operates based on a second clock frequency (eg, CLK_B) different from the first clock frequency and receives an asynchronous N-bit signal from the first circuit 410c
  • the first circuit 410c may include a plurality of flip-flops 1112 and 1114 , a plurality of logics 1113 and 1115 , and a transmission logic 1118 .
  • the second circuit 420c includes a delay synchronization processing device 500c for delay-synchronizing the asynchronous N-bit signal from the first circuit 410c, and a flip-flop 1122 disposed at the output terminal of the delay synchronization processing device 500c. can be provided. Accordingly, it is possible to detect a transmission error of the asynchronous N-bit signal.
  • the signal processing apparatus 170d operates based on a first clock frequency (eg, CLK_b), and a first circuit for transmitting an asynchronous N-bit signal a second circuit 420d that operates based on a second clock frequency (eg, CLK_B) different from the first clock frequency and receives an asynchronous N-bit signal from the first circuit 410d; can do.
  • a first clock frequency eg, CLK_b
  • a second circuit 420d that operates based on a second clock frequency (eg, CLK_B) different from the first clock frequency and receives an asynchronous N-bit signal from the first circuit 410d
  • the first circuit 410d may include a plurality of flip-flops 1112 and 1114 .
  • the second circuit 420d includes a plurality of delay synchronization processing units 500d and 500d' for delay-synchronizing each of the plurality of asynchronous N-bit signals from the first circuit 410d, and delay synchronization processing apparatuses 500d and 500d'.
  • ) may include buffers 1142 and 1144 disposed at each output terminal, logic 1145 disposed at output terminals of the buffers 1142 and 1144 , and a flip-flop 1146 . Accordingly, it is possible to detect transmission errors of a plurality of asynchronous N-bit signals.
  • 12A is a diagram illustrating an image display device 1200x related to the present invention.
  • the image display device 1200x related to the present invention may include a signal processing device 170ym and a memory 1210 operating asynchronously.
  • the first circuit 1230x of the signal processing apparatus 170ym operates based on a first clock frequency such as CLK_A, and the second circuit 1230x operates based on a second clock frequency such as CLK_B.
  • the first circuit 1230x may operate to write data to the memory 1210
  • the second circuit 1230x may operate to read data from the memory 1210 .
  • the first circuit 1230x may include a pointer generating unit 1232x, a ready generating unit 1234x, and a synchronization processing unit 500xa.
  • the second circuit 1240x may include a pointer generating unit 1242x, a ready generating unit 1244x, and a synchronization processing unit 500xb.
  • N-bit data from the pointer generating unit 1242x of the second circuit 1240x is input to the synchronization processing unit 500xa of the first circuit 1230x, but error detection of data transmission cannot be performed.
  • N-bit data from the pointer generating unit 1232x of the first circuit 1230x is input to the synchronization processing unit 500xb of the second circuit 1240x, but error detection of data transmission cannot be performed.
  • 12B is a diagram illustrating an image display device 1200 according to an embodiment of the present invention.
  • an image display device 1200 may include a signal processing device 170m and a memory 1210 operating asynchronously.
  • the first circuit 1230 of the signal processing apparatus 170m operates based on a first clock frequency such as CLK_A, and the second circuit 1230 operates based on a second clock frequency such as CLK_B.
  • the first circuit 1230 may operate to write data to the memory 1210
  • the second circuit 1230 may operate to read data from the memory 1210 .
  • the first circuit 1230 may include a pointer generation unit 1232 , a ready generation unit 1234 , and a delay synchronization processing unit 500ma.
  • the second circuit 1240 may include a pointer generation unit 1242 , a ready generation unit 1244 , and a delay synchronization processing unit 500mb.
  • N-bit data from the pointer generator 1242 of the second circuit 1240 is input to the delay synchronization processing device 500ma of the first circuit 1230, and error detection of data transmission is performed by delay and synchronization processing can be performed.
  • N-bit data from the pointer generator 1232 of the first circuit 1230 is input to the delay synchronization processing device 500mb of the second circuit 1240, and by delay and synchronization processing, data transmission is Error detection can be performed.
  • FIG. 13A is a diagram illustrating another example of a signal processing apparatus according to an embodiment of the present invention.
  • the signal processing apparatus 170p includes a first circuit 410P operating based on a first clock frequency, such as CLK_A, and a second clock frequency, such as CLK_B.
  • a second circuit 420P may be provided.
  • the first circuit 410P may include an image processing unit 1310 for processing an image signal, and delay synchronization processing units CDC_B and CDCR for performing delay synchronization processing.
  • the second circuit 420P may include a buffer 1320 that stores an image signal from the image processing unit 1310 and delay synchronization processing units CDC_B and CDCR that perform delay synchronization processing.
  • some 1332 and 1352 of the delay synchronization processing devices CDC_B and CDCR are disposed in the first circuit 410P, and other parts 1334 and 1354 are disposed in the second circuit 420P. possible.
  • the delay synchronization processing unit 500 of FIG. 6A instead of the synchronization processing unit 520 of FIG. 5A used in the asynchronous structure.
  • FIG. 13B is a diagram illustrating a timing diagram when the synchronization processing unit 520 of FIG. 5A is used in the signal processing apparatus 170p.
  • a valid signal of the same timing is applied to the inputs of CDC_B and CDC_R. Also, in the CLK_B region, a ready signal with the same timing is applied to the inputs of CDC_B and CDC_R.
  • FIG. 13C is a diagram illustrating a timing diagram when the synchronization processing unit 520 of FIG. 5A is used in the signal processing apparatus 170p.
  • asynchronous operation occurs in CDC_B and CDC_R of the CLK_A area, respectively, so that their respective states are not identical to each other, and each ready signal is generated differently.

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Abstract

본 발명은 지연동기처리 장치 및 이를 구비하는 신호처리장치에 관한 것이다. 본 발명의 일 실시예에 따른 지연동기처리 장치는, 랜덤수를 생성하고, 생성된 랜덤수에 따라, 입력되는 비동기 N 비트 신호를 지연하는 지연 장치와, 지연 장치에서 지연된 비동기 N 비트 신호를 동기화 처리하는 동기 처리부를 포함한다. 이에 의해, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.

Description

지연동기처리 장치 및 이를 구비하는 신호처리장치
본 발명은 지연동기처리 장치 및 이를 구비하는 신호처리장치에 관한 것이며, 더욱 상세하게는, 비동기 비트 신호의 처리시의 오류를 검출할 수 있는 지연동기처리 장치 및 이를 구비하는 신호처리장치에 관한 것이다.
신호처리장치는, 신호 처리를 위한 장치로서, 각 종 회로 소자가 집약된 하드웨어 장치이다.
한편, 신호처리장치의 내부에 제1 회로와 제2 회로의 설계시, 제1 회로의 클럭 주파수와 제2 회로의 클럭 주파수가 비동기일 수 있으며, 제2 회로 내에 제1 회로의 클럭 주파수에 따른 비동기화를 동기화하기 위해, 동기화 처리 회로가 사용된다
선행기술에 따른 동기화 처리 회로는, 3개의 플립플롭과 1개의 스위치를 구비한다.
선행기술에 따른 동기화 처리 회로에 의하면, 입력되는 N 비트 데이터가, 제1 플립플롭과 제2 플립플롭으로 보내지고, 랜덤하게 결정되는 스위치에 의해, 제1 플립플롭의 결과 또는 제2 플립플롭의 결과가, 제3 플립플롭으로 전달된다.
결과적으로, 어떤 비트는, 제1 플립플롭을 통과하고, 다른 비트는, 제1 플립플롭 및 제2 플립플롭을 통과하므로, N 비트 데이터 중 일부 비트의 타이밍이 1 클럭 만큼 틀어지게 되며, 결국, 글리치(glitch)가 발생하게 된다.
또한, 선행기술에 따르면, 복수개의 플립플롭을 사용하므로, 정상 동작하여야 하는 경우에도, 의도치 않은 글리치가 발생할 수 있게 된다.
본 발명의 목적은, 비동기 비트 신호의 처리시의 오류를 검출할 수 있는 지연동기처리 장치 및 이를 구비하는 신호처리장치를 제공함에 있다.
한편, 본 발명의 다른 목적은, 레지스터 트랜지스터 레벨(Register Transfer Level)에서 비동기 비트 신호의 처리시의 오류를 검출할 수 있는 지연동기처리 장치 및 이를 구비하는 신호처리장치를 제공함에 있다.
한편, 본 발명의 또 다른 목적은, 클럭에 의존하지 않는 지연 시간을 사용하는 지연 장치를 이용하여, 가변 클럭수 지연을 구현할 수 있는 지연동기처리 장치 및 이를 구비하는 신호처리장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 지연동기처리 장치 및 이를 구비하는 신호처리장치는, 랜덤수를 생성하고, 생성된 랜덤수에 따라, 입력되는 비동기 N 비트 신호를 지연하는 지연 장치와, 지연 장치에서 지연된 비동기 N 비트 신호를 동기화 처리하는 동기 처리부를 포함한다.
한편, 지연 장치는, 생성되는 랜덤수에 기초하여, 입력되는 비동기 N 비트 신호의 각 비트의 각각을 지연시켜 출력할 수 있다.
한편, 지연 장치는, 생성되는 랜덤수에 기초하여, 입력되는 비동기 N 비트 신호의 각 비트의 각 지연 시간을 설정하며, 각 지연 시간은, 각 비트 별로 다를 수 있다.
한편, 지연 장치는, 입력되는 비동기 N 비트 신호의 각 비트의 랜덤수를, 클럭 주기의 배수로 설정할 수 있다.
한편, 지연 장치는, 입력되는 비동기 N 비트 신호가 그레이 코드 신호인 경우, 비트 오류 없는 정상 비트 신호를 출력할 수 있다.
한편, 지연 장치는, 랜덤 생성 제어 신호를 수신하고, 랜덤 생성 제어 신호에 기초하여, 랜덤수를 생성할 수 있다.
한편, 지연 장치는, 랜덤 생성 제어 신호에 기초하여, 가변 주기로 랜덤수를 생성하거나 랜덤수의 생성 범위를 조절할 수 있다.
한편, 지연 장치는, 랜덤 생성 제어 신호에 기초하여, 랜덤수 생성 중 일부를 동작시키거나 동작시키지 않을 수 있다.
한편, 지연 장치는, 랜덤 생성 제어 신호 내에 포함되는 랜덤 씨드 정보에 기초하여, 랜덤수를 생성할 수 있다.
한편. 본 발명의 일 실시예에 따른 지연동기처리 장치는, 입력되는 비동기 N 비트 신호를 동기화 처리하는 제2 동기 처리부와, 지연 동기 선택 신호에 따라, 입력되는 비동기 N 비트 신호를, 지연 장치 또는 제2 동기 처리부로 전달하는 제1 스위치를 더 포함할 수 있다.
한편. 제2 동기 처리부의 출력단 및 동기 처리부의 출력단에 연결되며, 제2 동기 처리부의 출력 또는 동기 처리부의 출력을 선택적으로 출력하는 제2 스위치를 더 포함할 수 있다.
한편. 본 발명의 일 실시예에 따른 지연동기처리 장치는, 클럭 신호를 입력받으며, 클럭 신호를 동기 처리부 또는 제2 동기 처리부로 선택적으로 출력하는 제3 스위치와, 리셋 신호를 입력받으며, 리셋 신호를 동기 처리부 또는 제2 동기 처리부로 선택적으로 출력하는 제4 스위치를 더 포함할 수 있다.
한편. 동기 처리부는, 제1 플립플롭과, 제1 플립플롭의 출력단에 접속되는 제2 플립플롭과, 제1 플립플롭의 출력단 및 제2 플립플롭의 출력단에 접속되며, 제1 플립플롭의 출력 또는 제2 플립플롭의 출력을 선택적으로 출력하는 제5 스위치를 포함할 수 있다.
한편. 본 발명의 일 실시예에 따른 지연동기처리 장치는, 제5 스위치의 출력단에 접속되는 제3 플립플롭을 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 신호처리장치는, 제1 클럭 주파수에 기초하여 동작하며, 비동기 N 비트 신호를 전송하는 제1 회로와, 제1 클럭 주파수와 다른 제2 클럭 주파수에 기초하여 동작하며, 제1 회로로부터 비동기 N 비트 신호를 수신하는 제2 회로와, 지연동기처리를 구비하며, 지연동기처리 장치는, 제2 회로의 전단에 배치된다.
한편, 제1 회로는, 제2 회로로, 비동기 N 비트 신호를 전송하는 데이터 전송부와, 요청 신호를 생성하는 요청 신호 생성부와, 요청 신호를 지연동기처리하는 제2 지연동기처리 장치를 구비할 수 있다.
한편, 제2 회로는, 제1 회로부터, 비동기 N 비트 신호를 수신하는 데이터 수신부와, 승인 신호를 생성하는 승인 신호 생성부와, 승인 신호를 지연동기처리하는 제3 지연동기처리 장치를 구비할 수 있다.
본 발명의 일 실시예에 따른 지연동기처리 장치 및 이를 구비하는 신호처리장치는, 랜덤수를 생성하고, 생성된 랜덤수에 따라, 입력되는 비동기 N 비트 신호를 지연하는 지연 장치와, 지연 장치에서 지연된 비동기 N 비트 신호를 동기화 처리하는 동기 처리부를 포함한다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다. 특히, 레지스터 트랜지스터 레벨(Register Transfer Level)에서 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다. 나아가, 클럭에 의존하지 않는 지연 시간을 사용하는 지연 장치를 이용하여, 가변 클럭수 지연을 구현할 수 있게 된다.
한편, 지연 장치는, 생성되는 랜덤수에 기초하여, 입력되는 비동기 N 비트 신호의 각 비트의 각각을 지연시켜 출력할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치는, 생성되는 랜덤수에 기초하여, 입력되는 비동기 N 비트 신호의 각 비트의 각 지연 시간을 설정하며, 각 지연 시간은, 각 비트 별로 다를 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치는, 입력되는 비동기 N 비트 신호의 각 비트의 랜덤수를, 클럭 주기의 배수로 설정할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치는, 입력되는 비동기 N 비트 신호가 그레이 코드 신호인 경우, 비트 오류 없는 정상 비트 신호를 출력할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치는, 랜덤 생성 제어 신호를 수신하고, 랜덤 생성 제어 신호에 기초하여, 랜덤수를 생성할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치는, 랜덤 생성 제어 신호에 기초하여, 가변 주기로 랜덤수를 생성하거나 랜덤수의 생성 범위를 조절할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치는, 랜덤 생성 제어 신호에 기초하여, 랜덤수 생성 중 일부를 동작시키거나 동작시키지 않을 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치는, 랜덤 생성 제어 신호 내에 포함되는 랜덤 씨드 정보에 기초하여, 랜덤수를 생성할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편. 본 발명의 일 실시예에 따른 지연동기처리 장치는, 입력되는 비동기 N 비트 신호를 동기화 처리하는 제2 동기 처리부와, 지연 동기 선택 신호에 따라, 입력되는 비동기 N 비트 신호를, 지연 장치 또는 제2 동기 처리부로 전달하는 제1 스위치를 더 포함할 수 있다. 이에 따라, 선택적으로 제2 동기 처리부 또는 지연 장치가 동작하게 된다. 따라서, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편. 제2 동기 처리부의 출력단 및 동기 처리부의 출력단에 연결되며, 제2 동기 처리부의 출력 또는 동기 처리부의 출력을 선택적으로 출력하는 제2 스위치를 더 포함할 수 있다. 이에 따라, 선택적으로 제2 동기 처리부 또는 동기 처리부가 동작하게 된다. 따라서, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편. 본 발명의 일 실시예에 따른 지연동기처리 장치는, 클럭 신호를 입력받으며, 클럭 신호를 동기 처리부 또는 제2 동기 처리부로 선택적으로 출력하는 제3 스위치와, 리셋 신호를 입력받으며, 리셋 신호를 동기 처리부 또는 제2 동기 처리부로 선택적으로 출력하는 제4 스위치를 더 포함할 수 있다. 이에 따라, 클럭 신호 또는 리셋 신호에 기초하여, 지연동기처리 장치가 동작할 수 있게 된다. 결국, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편. 동기 처리부는, 제1 플립플롭과, 제1 플립플롭의 출력단에 접속되는 제2 플립플롭과, 제1 플립플롭의 출력단 및 제2 플립플롭의 출력단에 접속되며, 제1 플립플롭의 출력 또는 제2 플립플롭의 출력을 선택적으로 출력하는 제5 스위치를 포함할 수 있다. 이에 따라, 비동기 N 비트 신호에 대한 동기화처리가 가능하게 된다.
한편. 본 발명의 일 실시예에 따른 지연동기처리 장치는, 제5 스위치의 출력단에 접속되는 제3 플립플롭을 더 포함할 수 있다. 이에 따라, 비동기 N 비트 신호에 대한 동기화처리가 가능하게 된다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 신호처리장치는, 제1 클럭 주파수에 기초하여 동작하며, 비동기 N 비트 신호를 전송하는 제1 회로와, 제1 클럭 주파수와 다른 제2 클럭 주파수에 기초하여 동작하며, 제1 회로로부터 비동기 N 비트 신호를 수신하는 제2 회로와, 지연동기처리를 구비하며, 지연동기처리 장치는, 제2 회로의 전단에 배치된다. 이에 따라, 제1 회로와, 제2 회로 사이의 지연동기처리를 수행할 수 있게 된다. 결국, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 제1 회로는, 제2 회로로, 비동기 N 비트 신호를 전송하는 데이터 전송부와, 요청 신호를 생성하는 요청 신호 생성부와, 요청 신호를 지연동기처리하는 제2 지연동기처리 장치를 구비할 수 있다. 이에 따라, 요청 신호 전송시의 오류를 검출할 수 있게 된다.
한편, 제2 회로는, 제1 회로부터, 비동기 N 비트 신호를 수신하는 데이터 수신부와, 승인 신호를 생성하는 승인 신호 생성부와, 승인 신호를 지연동기처리하는 제3 지연동기처리 장치를 구비할 수 있다. 이에 따라, 승인 신호 전송시의 오류를 검출할 수 있게 된다.
도 1은 본 발명의 일 실시예 따른 영상표시장치를 도시한 도면이다.
도 2는 도 1의 영상표시장치의 내부 블록도의 일예이다.
도 3은 도 2의 신호 처리부의 내부 블록도의 일예이다.
도 4는 본 발명의 일 실시예 따른 신호처리장치 내의 제1 회로와 제2 회로를 도시한 도면이다.
도 5a 내지 도 5b는 본 발명과 관련된 동기처리 장치의 설명에 참조되는 도면이다.
도 6a는 본 발명의 일 실시예 따른 지연동기처리 장치의 내부 회로도의 일예이다.
도 6b는 도 6a의 동작 설명에 참조되는 도면이다.
도 7은 본 발명의 일 실시예 따른 지연동기처리 장치의 동작 순서도의 일예이다.
도 8 내지 도 13c는 도 7의 동작 설명에 참조되는 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 단순히 본 명세서 작성의 용이함만이 고려되어 부여되는 것으로서, 그 자체로 특별히 중요한 의미 또는 역할을 부여하는 것은 아니다. 따라서, 상기 "모듈" 및 "부"는 서로 혼용되어 사용될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 영상표시장치를 도시한 도면이다.
도면을 참조하면, 영상표시장치(100)는, 디스플레이(180)를 포함할 수 있다.
영상표시장치(100)는, 외부의 다양한 기기 등으로부터 영상 신호를 수신하고, 이를 신호 처리하여, 디스플레이(180)에 표시할 수 있다.
외부의 다양한 기기는, 예를 들어, 컴퓨터(PC), 스마트 폰과 같은 이동 단말기(600), 셋탑 박스(STB), 게임 콘솔(GSB), 서버(SVR) 등일 수 있다.
한편, 디스플레이(180)는 다양한 패널 중 어느 하나로 구현될 수 있다. 예를 들어, 디스플레이(180)는, 유기발광패널(OLED 패널), 무기발광패널(LED 패널), 마이크로 LED 패널 등의 자발광 패널 중 어느 하나일 수 있다.
한편, 도 1의 영상표시장치(100)는, TV, 모니터, 태블릿 PC, 이동 단말기, 차량용 디스플레이 장치 등이 가능하다.
도 2는 도 1의 영상표시장치의 내부 블록도의 일예이다.
도 2를 참조하면, 본 발명의 일실시예에 의한 영상표시장치(100)는, 영상 수신부(105), 외부장치 인터페이스부(130), 저장부(140), 사용자입력 인터페이스부(150), 센서부(미도시), 신호 처리부(170), 디스플레이(180), 오디오 출력부(185)를 포함할 수 있다.
영상 수신부(105)는, 튜너부(110), 복조부(120), 네트워크 인터페이스부(130), 외부장치 인터페이스부(130)를 포함할 수 있다.
한편, 영상 수신부(105)는, 도면과 달리, 튜너부(110), 복조부(120)와, 외부장치 인터페이스부(130)만을 포함하는 것도 가능하다. 즉, 네트워크 인터페이스부(130)를 포함하지 않을 수도 있다.
튜너부(110)는, 안테나(미도시)를 통해 수신되는 RF(Radio Frequency) 방송 신호 중 사용자에 의해 선택된 채널 또는 기저장된 모든 채널에 해당하는 RF 방송 신호를 선택한다. 또한, 선택된 RF 방송 신호를 중간 주파수 신호 혹은 베이스 밴드 영상 또는 음성신호로 변환한다.
한편, 튜너부(110)는, 복수 채널의 방송 신호를 수신하기 위해, 복수의 튜너를 구비하는 것이 가능하다. 또는, 복수 채널의 방송 신호를 동시에 수신하는 단일 튜너도 가능하다.
복조부(120)는 튜너부(110)에서 변환된 디지털 IF 신호(DIF)를 수신하여 복조 동작을 수행한다.
복조부(120)는 복조 및 채널 복호화를 수행한 후 스트림 신호(TS)를 출력할 수 있다. 이때 스트림 신호는 영상 신호, 음성 신호 또는 데이터 신호가 다중화된 신호일 수 있다.
복조부(120)에서 출력한 스트림 신호는 신호 처리부(170)로 입력될 수 있다. 신호 처리부(170)는 역다중화, 영상/음성 신호 처리 등을 수행한 후, 디스플레이(180)에 영상을 출력하고, 오디오 출력부(185)로 음성을 출력한다.
외부장치 인터페이스부(130)는, 접속된 외부 장치(미도시), 예를 들어, 셋탑 박스(STB)와 데이터를 송신 또는 수신할 수 있다. 이를 위해, 외부장치 인터페이스부(130)는, A/V 입출력부(미도시)를 포함할 수 있다.
외부장치 인터페이스부(130)는, DVD(Digital Versatile Disk), 블루레이(Blu ray), 게임기기, 카메라, 캠코더, 컴퓨터(노트북), 셋탑 박스 등과 같은 외부 장치와 유/무선으로 접속될 수 있으며, 외부 장치와 입력/출력 동작을 수행할 수도 있다.
A/V 입출력부는, 외부 장치의 영상 및 음성 신호를 입력받을 수 있다. 한편, 무선 통신부(미도시)는, 다른 전자기기와 근거리 무선 통신을 수행할 수 있다.
이러한 무선 통신부(미도시)를 통해, 외부장치 인터페이스부(130)는, 인접하는 이동 단말기(600)와 데이터를 교환할 수 있다. 특히, 외부장치 인터페이스부(130)는, 미러링 모드에서, 이동 단말기(600)로부터 디바이스 정보, 실행되는 애플리케이션 정보, 애플리케이션 이미지 등을 수신할 수 있다.
네트워크 인터페이스부(135)는, 영상표시장치(100)를 인터넷망을 포함하는 유/무선 네트워크와 연결하기 위한 인터페이스를 제공한다. 예를 들어, 네트워크 인터페이스부(135)는, 네트워크를 통해, 인터넷 또는 컨텐츠 제공자 또는 네트워크 운영자가 제공하는 컨텐츠 또는 데이터들을 수신할 수 있다.
한편, 네트워크 인터페이스부(135)는, 무선 통신부(미도시)를 포함할 수 있다.
저장부(140)는, 신호 처리부(170) 내의 각 신호 처리 및 제어를 위한 프로그램이 저장될 수도 있고, 신호 처리된 영상, 음성 또는 데이터 신호를 저장할 수도 있다.
또한, 저장부(140)는 외부장치 인터페이스부(130)로 입력되는 영상, 음성 또는 데이터 신호의 임시 저장을 위한 기능을 수행할 수도 있다. 또한, 저장부(140)는, 채널 맵 등의 채널 기억 기능을 통하여 소정 방송 채널에 관한 정보를 저장할 수 있다.
도 2의 저장부(140)가 신호 처리부(170)와 별도로 구비된 실시예를 도시하고 있으나, 본 발명의 범위는 이에 한정되지 않는다. 저장부(140)는 신호 처리부(170) 내에 포함될 수 있다.
사용자입력 인터페이스부(150)는, 사용자가 입력한 신호를 신호 처리부(170)로 전달하거나, 신호 처리부(170)로부터의 신호를 사용자에게 전달한다.
예를 들어, 원격제어장치(200)로부터 전원 온/오프, 채널 선택, 화면 설정 등의 사용자 입력 신호를 송신/수신하거나, 전원키, 채널키, 볼륨키, 설정치 등의 로컬키(미도시)에서 입력되는 사용자 입력 신호를 신호 처리부(170)에 전달하거나, 사용자의 제스처를 센싱하는 센서부(미도시)로부터 입력되는 사용자 입력 신호를 신호 처리부(170)에 전달하거나, 신호 처리부(170)로부터의 신호를 센서부(미도시)로 송신할 수 있다.
신호 처리부(170)는, 튜너부(110) 또는 복조부(120) 또는 네트워크 인터페이스부(135) 또는 외부장치 인터페이스부(130)를 통하여, 입력되는 스트림을 역다중화하거나, 역다중화된 신호들을 처리하여, 영상 또는 음성 출력을 위한 신호를 생성 및 출력할 수 있다.
예를 들어, 신호 처리부(170)는, 영상 수신부(105)에서 수신된 방송 신호 또는 HDMI 신호 등을 수신하고, 수신되는 방송 신호 또는 HDMI 신호에 기초한 신호 처리를 수행하여, 신호 처리된 영상 신호를 출력할 수 있다.
신호 처리부(170)에서 영상 처리된 영상 신호는 디스플레이(180)로 입력되어, 해당 영상 신호에 대응하는 영상으로 표시될 수 있다. 또한, 신호 처리부(170)에서 영상 처리된 영상 신호는 외부장치 인터페이스부(130)를 통하여 외부 출력장치로 입력될 수 있다.
신호 처리부(170)에서 처리된 음성 신호는 오디오 출력부(185)로 음향 출력될 수 있다. 또한, 신호 처리부(170)에서 처리된 음성 신호는 외부장치 인터페이스부(130)를 통하여 외부 출력장치로 입력될 수 있다.
도 2에는 도시되어 있지 않으나, 신호 처리부(170)는 역다중화부, 영상처리부 등을 포함할 수 있다. 즉, 신호 처리부(170)는, 다양한 신호 처리를 수행할 수 있으며, 이에 따라, 시스템 온 칩(System On Chip,SOC)의 형태로 구현될 수 있다. 이에 대해서는 도 3을 참조하여 후술한다.
그 외, 신호 처리부(170)는, 영상표시장치(100) 내의 전반적인 동작을 제어할 수 있다. 예를 들어, 신호 처리부(170)는 튜너부(110)를 제어하여, 사용자가 선택한 채널 또는 기저장된 채널에 해당하는 RF 방송을 선택(Tuning)하도록 제어할 수 있다.
또한, 신호 처리부(170)는 사용자입력 인터페이스부(150)를 통하여 입력된 사용자 명령 또는 내부 프로그램에 의하여 영상표시장치(100)를 제어할 수 있다.
한편, 신호 처리부(170)는, 영상을 표시하도록 디스플레이(180)를 제어할 수 있다. 이때, 디스플레이(180)에 표시되는 영상은, 정지 영상 또는 동영상일 수 있으며, 2D 영상 또는 3D 영상일 수 있다.
한편, 신호 처리부(170)는 디스플레이(180)에 표시되는 영상 내에, 소정 오브젝트가 표시되도록 할 수 있다. 예를 들어, 오브젝트는, 접속된 웹 화면(신문, 잡지 등), EPG(Electronic Program Guide), 다양한 메뉴, 위젯, 아이콘, 정지 영상, 동영상, 텍스트 중 적어도 하나일 수 있다.
한편, 신호 처리부(170)는, 촬영부(미도시)로부터 촬영된 영상에 기초하여, 사용자의 위치를 인식할 수 있다. 예를 들어, 사용자와 영상표시장치(100) 간의 거리(z축 좌표)를 파악할 수 있다. 그 외, 사용자 위치에 대응하는 디스플레이(180) 내의 x축 좌표, 및 y축 좌표를 파악할 수 있다.
디스플레이(180)는, 신호 처리부(170)에서 처리된 영상 신호, 데이터 신호, OSD 신호, 제어 신호 또는 외부장치 인터페이스부(130)에서 수신되는 영상 신호, 데이터 신호, 제어 신호 등을 변환하여 구동 신호를 생성한다.
한편, 디스플레이(180)는, 터치 스크린으로 구성되어 출력 장치 이외에 입력 장치로 사용되는 것도 가능하다.
오디오 출력부(185)는, 신호 처리부(170)에서 음성 처리된 신호를 입력 받아 음성으로 출력한다.
촬영부(미도시)는 사용자를 촬영한다. 촬영부(미도시)는 1 개의 카메라로 구현되는 것이 가능하나, 이에 한정되지 않으며, 복수 개의 카메라로 구현되는 것도 가능하다. 촬영부(미도시)에서 촬영된 영상 정보는 신호 처리부(170)에 입력될 수 있다.
신호 처리부(170)는, 촬영부(미도시)로부터 촬영된 영상, 또는 센서부(미도시)로부터의 감지된 신호 각각 또는 그 조합에 기초하여 사용자의 제스처를 감지할 수 있다.
전원 공급부(190)는, 영상표시장치(100) 전반에 걸쳐 해당 전원을 공급한다. 특히, 전원 공급부(190)는, 시스템 온 칩(System On Chip,SOC)의 형태로 구현될 수 있는 신호 처리부(170)와, 영상 표시를 위한 디스플레이(180), 및 오디오 출력을 위한 오디오 출력부(185) 등에 전원을 공급할 수 있다.
구체적으로, 전원 공급부(190)는, 교류 전원을 직류 전원으로 변환하는 컨버터와, 직류 전원의 레벨을 변환하는 dc/dc 컨버터를 구비할 수 있다.
원격제어장치(200)는, 사용자 입력을 사용자입력 인터페이스부(150)로 송신한다. 이를 위해, 원격제어장치(200)는, 블루투스(Bluetooth), RF(Radio Frequency) 통신, 적외선(IR) 통신, UWB(Ultra Wideband), 지그비(ZigBee) 방식 등을 사용할 수 있다. 또한, 원격제어장치(200)는, 사용자입력 인터페이스부(150)에서 출력한 영상, 음성 또는 데이터 신호 등을 수신하여, 이를 원격제어장치(200)에서 표시하거나 음성 출력할 수 있다.
한편, 상술한 영상표시장치(100)는, 고정형 또는 이동형 디지털 방송 수신 가능한 디지털 방송 수신기일 수 있다.
한편, 도 2에 도시된 영상표시장치(100)의 블록도는 본 발명의 일실시예를 위한 블록도이다. 블록도의 각 구성요소는 실제 구현되는 영상표시장치(100)의 사양에 따라 통합, 추가, 또는 생략될 수 있다. 즉, 필요에 따라 2 이상의 구성요소가 하나의 구성요소로 합쳐지거나, 혹은 하나의 구성요소가 2 이상의 구성요소로 세분되어 구성될 수 있다. 또한, 각 블록에서 수행하는 기능은 본 발명의 실시예를 설명하기 위한 것이며, 그 구체적인 동작이나 장치는 본 발명의 권리범위를 제한하지 아니한다.
도 3은 도 2의 신호 처리부의 내부 블록도의 일예이다.
도면을 참조하여 설명하면, 본 발명의 일실시예에 의한 신호 처리부(170)는, 역다중화부(310), 영상 처리부(320), 프로세서(330), 오디오 처리부(370)를 포함할 수 있다. 그 외 , 데이터 처리부(미도시)를 더 포함할 수 있다.
역다중화부(310)는, 입력되는 스트림을 역다중화한다. 예를 들어, MPEG-2 TS가 입력되는 경우 이를 역다중화하여, 각각 영상, 음성 및 데이터 신호로 분리할 수 있다. 여기서, 역다중화부(310)에 입력되는 스트림 신호는, 튜너부(110) 또는 복조부(120) 또는 외부장치 인터페이스부(130)에서 출력되는 스트림 신호일 수 있다.
영상 처리부(320)는, 입력되는 영상에 대한 신호 처리를 수행할 수 있다. 예를 들어, 영상 처리부(320)는, 역다중화부(310)로부터 역다중화된 영상 신호의 영상 처리를 수행할 수 있다.
이를 위해, 영상 처리부(320)는, 영상 디코더(325), 스케일러(335), 화질 처리부(635), 영상 인코더(미도시), OSD 처리부(340), 프레임 레이트 변환부(350), 및 포맷터(360) 등을 포함할 수 있다.
영상 디코더(325)는, 역다중화된 영상신호를 복호화하며, 스케일러(335)는, 복호화된 영상신호의 해상도를 디스플레이(180)에서 출력 가능하도록 스케일링(scaling)을 수행한다.
영상 디코더(325)는 다양한 규격의 디코더를 구비하는 것이 가능하다. 예를 들어, MPEG-2, H,264 디코더, 색차 영상(color image) 및 깊이 영상(depth image)에 대한 3D 영상 디코더, 복수 시점 영상에 대한 디코더 등을 구비할 수 있다.
스케일러(335)는, 영상 디코더(325) 등에서 영상 복호 완료된, 입력 영상 신호를 스케일링할 수 있다.
예를 들어, 스케일러(335)는, 입력 영상 신호의 크기 또는 해상도가 작은 경우, 업 스케일링하고, 입력 영상 신호의 크기 또는 해상도가 큰 경우, 다운 스케일링할 수 있다.
화질 처리부(635)는, 영상 디코더(325) 등에서 영상 복호 완료된, 입력 영상 신호에 대한 화질 처리를 수행할 수 있다.
예를 들어, 화질 처리부(635)는, 입력 영상 신호의 노이즈 제거 처리를 하거나, 입력 영상 신호의 도계조의 해상를 확장하거나, 영상 해상도 향상을 수행하거나, 하이 다이나믹 레인지(HDR) 기반의 신호 처리를 하거나, 프레임 레이트를 가변하거나, 패널 특성, 특히 유기발광패널에 대응하는 화질 처리 등을 할 수 있다.
OSD 처리부(340)는, 사용자 입력에 따라 또는 자체적으로 OSD 신호를 생성한다. 예를 들어, 사용자 입력 신호에 기초하여, 디스플레이(180)의 화면에 각종 정보를 그래픽(Graphic)이나 텍스트(Text)로 표시하기 위한 신호를 생성할 수 있다. 생성되는 OSD 신호는, 영상표시장치(100)의 사용자 인터페이스 화면, 다양한 메뉴 화면, 위젯, 아이콘 등의 다양한 데이터를 포함할 수 있다. 또한, 생성되는 OSD 신호는, 2D 오브젝트 또는 3D 오브젝트를 포함할 수 있다.
또한, OSD 처리부(340)는, 원격제어장치(200)로부터 입력되는 포인팅 신호에 기초하여, 디스플레이에 표시 가능한, 포인터를 생성할 수 있다. 특히, 이러한 포인터는, 포인팅 신호 처리부에서 생성될 수 있으며, OSD 처리부(240)는, 이러한 포인팅 신호 처리부(미도시)를 포함할 수 있다. 물론, 포인팅 신호 처리부(미도시)가 OSD 처리부(240) 내에 구비되지 않고 별도로 마련되는 것도 가능하다.
프레임 레이트 변환부(Frame Rate Conveter, FRC)(350)는, 입력되는 영상의 프레임 레이트를 변환할 수 있다. 한편, 프레임 레이트 변환부(350)는, 별도의 프레임 레이트 변환 없이, 그대로 출력하는 것도 가능하다.
한편, 포맷터(Formatter)(360)는, 입력되는 영상 신호의 포맷을, 디스플레이에 표시하기 위한 영상 신호로 변화시켜 출력할 수 있다.
특히, 포맷터(Formatter)(360)는, 디스플레이 패널에 대응하도록 영상 신호의 포맷을 변화시킬 수 있다.
프로세서(330)는, 영상표시장치(100) 내 또는 신호 처리부(170) 내의 전반적인 동작을 제어할 수 있다.
예를 들어, 프로세서(330)는 튜너부(110)를 제어하여, 사용자가 선택한 채널 또는 기저장된 채널에 해당하는 RF 방송을 선택(Tuning)하도록 제어할 수 있다.
또한, 프로세서(330)는, 사용자입력 인터페이스부(150)를 통하여 입력된 사용자 명령 또는 내부 프로그램에 의하여 영상표시장치(100)를 제어할 수 있다.
또한, 프로세서(330)는, 네트워크 인터페이스부(135) 또는 외부장치 인터페이스부(130)와의 데이터 전송 제어를 수행할 수 있다.
또한, 프로세서(330)는, 신호 처리부(170) 내의 역다중화부(310), 영상 처리부(320) 등의 동작을 제어할 수 있다.
한편, 신호 처리부(170) 내의 오디오 처리부(370)는, 역다중화된 음성 신호의 음성 처리를 수행할 수 있다. 이를 위해 오디오 처리부(370)는 다양한 디코더를 구비할 수 있다.
또한, 신호 처리부(170) 내의 오디오 처리부(370)는, 베이스(Base), 트레블(Treble), 음량 조절 등을 처리할 수 있다.
신호 처리부(170) 내의 데이터 처리부(미도시)는, 역다중화된 데이터 신호의 데이터 처리를 수행할 수 있다. 예를 들어, 역다중화된 데이터 신호가 부호화된 데이터 신호인 경우, 이를 복호화할 수 있다. 부호화된 데이터 신호는, 각 채널에서 방영되는 방송프로그램의 시작시간, 종료시간 등의 방송정보를 포함하는 전자 프로그램 가이드 정보(Electronic Program Guide) 정보일 수 있다.
한편, 도 3에 도시된 신호 처리부(170)의 블록도는 본 발명의 일실시예를 위한 블록도이다. 블록도의 각 구성요소는 실제 구현되는 신호 처리부(170)의 사양에 따라 통합, 추가, 또는 생략될 수 있다.
특히, 프레임 레이트 변환부(350), 및 포맷터(360)는 영상 처리부(320) 외에 별도로 마련될 수도 있다.
도 4는 본 발명의 일 실시예 따른 신호처리장치 내의 제1 회로와 제2 회로를 도시한 도면이다.
도면을 참조하면, 시스템 온 칩(System On Chip,SOC)의 형태로 구현되는 본 발명의 일 실시예 따른 신호처리장치(170)는, 제1 클럭 주파수에 기초하여 동작하며, 비동기 N 비트 신호를 전송하는 제1 회로(410)와, 제1 클럭 주파수와 다른 제2 클럭 주파수에 기초하여 동작하며, 제1 회로(410)로부터 비동기 N 비트 신호를 수신하는 제2 회로(420)를 구비할 수 있다.
제1 회로(410)와 제2 회로(420)가, 서로 다른 클럭 주파수로 동작하는 경우, 비동기 처리 타이밍을 동기화 처리하는 것이 필요하다.
특히, 레지스터 트랜지스터 레벨(Register Transfer Level)에서 신호처리장치(170)가 설계되는 경우, RTL 시뮬레이션(simulation)용 검증 장치에 의해, 오류 점검이 수행될 수 있다.
한편, RTL 시뮬레이션(simulation)용 검증 장치는, 도 5a의 동기처리장치(500x) 또는 도 6a의 지연동기처리 장치(500) 내에 포함될 수 있다.
도 5a 내지 도 5b는 본 발명과 관련된 동기처리 장치의 설명에 참조되는 도면이다.
먼저, 도 5a는 본 발명과 관련된 동기처리 장치의 내부 회로도의 일예이다.
도면을 참조하면, 도 5a의 동기처리장치(500x)는, 제1 동기 처리부(520), 제2 동기 처리부(510), 선택 신호(Scx)에 의해, 비동기 입력 신호를 제1 동기 처리부(520) 또는 제2 동기 처리부(510)로 출력하는 스위치(503), 제1 동기 처리부(520)의 출력 또는 제2 동기 처리부(510)의 출력을 선택하는 스위치(549), 클럭 신호 스위치(506), 리셋 신호 스위치(509)를 포함할 수 있다.
선택 신호(Scx)의 레벨이 하이 레벨 또는 '1'인 경우, 비동기 입력 신호는, 제2 동기 처리부(510)로 전달되며, 선택 신호(Scx)의 레벨이 로우 레벨 또는 '0'인 경우, 비동기 입력 신호는, 제1 동기 처리부(520)로 전달될 수 있다.
제1 동기 처리부(520)는, 제1 플립플롭(522)과, 제1 플립플롭(522)의 출력단에 접속되는 제2 플립플롭(524)과, 제1 플립플롭(522)의 출력단 및 제2 플립플롭(524)의 출력단에 접속되며, 제1 플립플롭(522)의 출력 또는 제2 플립플롭(524)의 출력을 선택적으로 출력하는 스위치(527)를 포함할 수 있다.
스위치(527)는, 입력되는 선택 신호(Scy)에 따라, 제1 플립플롭(522)의 출력 또는 제2 플립플롭(524)의 출력을 선택적으로 출력할 수 있다.
한편, 제1 동기 처리부(520)는, 스위치(527)의 출력단에 접속되는 제3 플립플롭(528)을 더 포함할 수 있다.
한편, 제1 동기 처리부(520)는, RTL 시뮬레이션(simulation)용 검증 장치로 동작할 수 있다.
예를 들어, 비동기 입력 신호가, N 비트 데이터인 경우, 입력된 N-비트 데이터는, 제1 플립플롭(522)과 제2 플립플롭(524)으로 보내지고, 랜덤하게 결정된 스위치(527)를 이용하여, 제3 플립플롭(528)으로 보내질 수 있다.
결과적으로 어떤 비트는 제1 플립플롭(522)만 통과하고, 어떤 비트는 제1 플립플롭(522)과 제2 플립플롭(524)을 통과하기 때문에, 제3 플립플롭(528)을 통과한 N 비트 데이터 중 서로 간의 비트의 타이밍이 1 클럭의 지연이 발생하여, 글리치(glitch)가 발생한다.
도 5b는 제1 동기 처리부(520)의 동작 설명에 참조되는 도면이다.
특히, 도 5b는 3 비트 데이터가 연속적으로 외부로부터 전송되는 경우의, 제1 동기 처리부(520) 내의 제1 플립플롭(522), 제2 플립플롭(524), 제3 플립플롭(528)의 동작을 나타낸다
도면을 참조하면, 외부의 전송부(미도시)가, “000”, “001”, “011”, “111”, “110”의 3 비트 데이터를 순서대로 전송하는 상태에서, 각 비트의 랜덤수가 비트에 관계없이 설정되며, 제1 동기 처리부(520) 내의 제1 플립플롭(522), 제2 플립플롭(524), 제3 플립플롭(528)은 도면과 같이 동작할 수 있다.
이에 따라, 제1 동기 처리부(520)의 출력단은, “001”, “101”, “010”, “110”, “110”의 3 비트 데이터를 순서대로 출력할 수 있다. 이때, 출력하는 데이터 중, “101” 과 “010”에서 글리치(glitch)가 발생한다.
한편, RTL 시뮬레이션에서, 그레이 코드의 전송은 왜곡이 없어야 하나, 이러한 글리치로 인하여, 그레이 코드의 왜곡이 발생할 수 있다.
이에 따라, 실제 회로 구조상 정상 구조임에도 불구하고, RTL 시뮬레이션에서 오동작이 검출될 수 있다.
이러한 글리치를 제거하기 위해서는, 여러 개의 플립플롭(F/F)을 추가해야 하며, 이런 경우, 정상 동작해야 하는 상황에서도 의도하지 않은 글리치가 발생할 수 있다.
이에 본 발명에서는, 클럭에 의존하지 않는 지연 시간을 사용하는 지연 장치를 이용하여, 가변 클럭수 지연을 구현할 수 있는 지연동기처리 장치를 제안한다. 이에 대해서는, 도 6a 이하를 참조하여 기술한다.
도 6a는 본 발명의 일 실시예 따른 지연동기처리 장치의 내부 회로도의 일예이다.
도면을 참조하면, 본 발명의 일 실시예 따른 지연동기처리 장치(500)는, 랜덤수를 생성하고, 생성된 랜덤수에 따라, 입력되는 비동기 N 비트 신호를 지연하는 지연 장치(615)와, 지연 장치(615)에서 지연된 비동기 N 비트 신호를 동기화 처리하는 동기 처리부(620)를 포함한다.
한편, 지연 장치(615)는, 생성되는 랜덤수에 기초하여, 입력되는 비동기 N 비트 신호의 각 비트의 각각을 지연시켜 출력할 수 있다.
이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다. 특히, 레지스터 트랜지스터 레벨(Register Transfer Level)에서 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다. 나아가, 클럭에 의존하지 않는 지연 시간을 사용하는 지연 장치를 이용하여, 가변 클럭수 지연을 구현할 수 있게 된다.
한편, 지연 장치(615)는, 생성되는 랜덤수에 기초하여, 입력되는 비동기 N 비트 신호의 각 비트의 각 지연 시간을 설정하며, 각 지연 시간은, 각 비트 별로 다를 수 있다. 또는 각 지연 시간은 비트 별로 동일할 수도 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치(615)는, 입력되는 비동기 N 비트 신호의 각 비트의 랜덤수를, 클럭 주기의 배수로 설정할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
예를 들어, 비동기 3 비트 신호가 입력되는 경우, 지연 장치(615)는, 클럭 주기의 1 배 내지 3 배 중 어느 하나로 설정할 수 있다.
다른 예로, 비동기 5 비트 신호가 입력되는 경우, 지연 장치(615)는, 클럭 주기의 1 배 내지 5 배 중 어느 하나로 설정할 수 있다.
즉, 지연 장치(615)는, 입력되는 비동기 N 비트의 크기가 클수록, 클럭 주기의 배수가 다양해지며, 그 배수가 커지도록 설정할 수 있다.
한편, 지연 장치(615)는, 입력되는 비동기 N 비트 신호가 그레이 코드 신호인 경우, 비트 오류 없는 정상 비트 신호를 출력할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치(615)는, 랜덤 생성 제어 신호(Src)를 수신하고, 랜덤 생성 제어 신호(Src)에 기초하여, 랜덤수를 생성할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치(615)는, 랜덤 생성 제어 신호(Src)에 기초하여, 가변 주기로 랜덤수를 생성하거나 랜덤수의 생성 범위를 조절할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치(615)는, 랜덤 생성 제어 신호(Src)에 기초하여, 랜덤수 생성 중 일부를 동작시키거나 동작시키지 않을 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편, 지연 장치(615)는, 랜덤 생성 제어 신호(Src) 내에 포함되는 랜덤 씨드 정보에 기초하여, 랜덤수를 생성할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편. 본 발명의 일 실시예에 따른 지연동기처리 장치(500)는, 입력되는 비동기 N 비트 신호를 동기화 처리하는 제2 동기 처리부(610)와, 지연 동기 선택 신호(Sdc)에 따라, 입력되는 비동기 N 비트 신호를, 지연 장치(615) 또는 제2 동기 처리부(610)로 전달하는 제1 스위치(603)를 더 포함할 수 있다. 이에 따라, 선택적으로 제2 동기 처리부(610) 또는 지연 장치(615)가 동작하게 된다. 따라서, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
예를 들어, 지연 동기 선택 신호(Sdc)의 레벨이 하이 레벨 또는 '1'인 경우, 비동기 입력 신호는, 지연 장치(615)로 전달되며, 지연 동기 선택 신호(Sdc)의 레벨이 로우 레벨 또는 '0'인 경우, 비동기 입력 신호는, 제2 동기 처리부(510)로 전달될 수 있다.
한편. 제2 동기 처리부(610)의 출력단 및 동기 처리부(620)의 출력단에 연결되며, 제2 동기 처리부(610)의 출력 또는 동기 처리부(620)의 출력을 선택적으로 출력하는 제2 스위치(649)를 더 포함할 수 있다. 이에 따라, 선택적으로 제2 동기 처리부(610) 또는 동기 처리부(620)가 동작하게 된다. 따라서, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편. 본 발명의 일 실시예에 따른 지연동기처리 장치(500)는, 클럭 신호를 입력받으며, 클럭 신호를 동기 처리부(620) 또는 제2 동기 처리부(610)로 선택적으로 출력하는 제3 스위치(506)와, 리셋 신호를 입력받으며, 리셋 신호를 동기 처리부(620) 또는 제2 동기 처리부(610)로 선택적으로 출력하는 제4 스위치(609)를 더 포함할 수 있다. 이에 따라, 클럭 신호 또는 리셋 신호에 기초하여, 지연동기처리 장치(500)가 동작할 수 있게 된다. 결국, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
한편. 동기 처리부(620)는, 제1 플립플롭(522)과, 제1 플립플롭(522)의 출력단에 접속되는 제2 플립플롭(524)과, 제1 플립플롭(522)의 출력단 및 제2 플립플롭(524)의 출력단에 접속되며, 제1 플립플롭(522)의 출력 또는 제2 플립플롭(524)의 출력을 선택적으로 출력하는 제5 스위치(527)를 포함할 수 있다. 이에 따라, 비동기 N 비트 신호에 대한 동기화처리가 가능하게 된다.
제5 스위치(527)는, 입력되는 선택 신호(Scy)에 따라, 제1 플립플롭(522)의 출력 또는 제2 플립플롭(524)의 출력을 선택적으로 출력할 수 있다.
한편. 본 발명의 일 실시예에 따른 지연동기처리 장치(500)는, 제5 스위치(527)의 출력단에 접속되는 제3 플립플롭(528)을 더 포함할 수 있다. 이에 따라, 비동기 N 비트 신호에 대한 동기화처리가 가능하게 된다.
도 6b는 도 6a의 동작 설명에 참조되는 도면이다. 구체적으로 도 6b는 도 6a의 지연 장치(625)의 동작 설명에 참조되는 도면이다.
특히, 도 6b는 3 비트 데이터가 연속적으로 외부로부터 전송되는 경우의, 지연 장치(625)의 동작을 나타낸다
도면을 참조하면, 외부의 전송부(미도시)가, “000”, “001”, “011”, “111”, “110”의 3 비트 데이터를 순서대로 전송하는 상태에서, 지연 장치(625)는 1 클럭에서 3 클럭까지의 지연 동작을 수행할 수 있다.
특히, 지연 장치(625)는, 각 비트의 랜덤수가, 클럭 주기의 배수로 생성되도록 설정할 수 있다. 예를 들어, 각 비트의 랜덤수는, 클럭 주기의 1 배이거나, 2 배이거나, 3배일 수 있다.
이에 따라, 지연 장치(625)의 출력단은, “001”, “111”, “110”, “110”, “110”의 3 비트 데이터를 순서대로 출력할 수 있다. 이때, 도 5b와 달리, 글리치가 발생하지 않게 된다.
한편, RTL 시뮬레이션에서, 그레이 코드의 전송시에도 왜곡이 발생하지 않으므로, 실제 회로 구조상 정상 구조임인 경우, RTL 시뮬레이션에서 정상 동작으로 검출될 수 있다.
도 7은 본 발명의 일 실시예 따른 지연동기처리 장치의 동작 순서도의 일예이다.
도면을 참조하면, 지연동기처리 장치(500)는, 비동기 신호를 입력받는다(S705). 예를 들어, 지연동기처리 장치(500) 내의 제1 스위치(530)는 비동기 신호로서, 비동기 N 비트 신호를 입력받을 수 있다.
다음, 지연동기처리 장치(500)에 지연 동기 선택 신호(Sdc)가 입력되는 지 여부를 판단한다(S710).
예를 들어, 제1 스위치(530)에 지연 동기 선택 신호(Sdc)가 입력되며, 지연 동기 선택 신호(Sdc)의 레벨이 하이 레벨 또는 '1'인 경우, 제715 단계(S715)가 수행된다.
즉, 제1 스위치(530)에 지연 동기 선택 신호(Sdc)가 입력되며, 지연 동기 선택 신호(Sdc)의 레벨이 하이 레벨 또는 '1'인 경우, 제1 스위치(530)는, 비동기 N 비트 신호를 지연 장치(615)로 전달한다.
다른 예로, 제1 스위치(530)에 지연 동기 선택 신호(Sdc)가 입력되며, 지연 동기 선택 신호(Sdc)의 레벨이 로우 레벨 또는 '0'인 경우, 제735 단계(S735)가 수행된다.
즉, 제1 스위치(530)에 지연 동기 선택 신호(Sdc)가 입력되며, 지연 동기 선택 신호(Sdc)의 레벨이 로우 레벨 또는 '0'인 경우, 제1 스위치(530)는, 비동기 N 비트 신호를 제2 동기 처리부(510)로 전달한다.
다음, 제1 스위치(530)에 지연 동기 선택 신호(Sdc)가 입력되며, 지연 동기 선택 신호(Sdc)의 레벨이 하이 레벨 또는 '1'인 경우, 지연 장치(615)는, 외부로부터, 랜덤 생성 제어 신호(Src)를 수신하고, 랜덤 생성 제어 신호(Src)에 기초하여 랜덤수 생성 및 랜덤수를 제어할 수 있다(S715).
또는, 제1 스위치(530)에 지연 동기 선택 신호(Sdc)가 입력되며, 지연 동기 선택 신호(Sdc)의 레벨이 하이 레벨 또는 '1'인 경우, 지연 장치(615)는, 랜덤수를 포함하는 랜덤 생성 제어 신호(Src)를 생성할 수 있다.
그리고, 지연 장치(615)는, 생성되는 랜덤수에 기초하여, 입력되는 비동기 N 비트 신호의 각 비트의 각각을 지연시켜 출력할 수 있다(S730).
한편, 지연 장치(615)는, 생성되는 랜덤수에 기초하여, 입력되는 비동기 N 비트 신호의 각 비트를 단위 시간만큼 지연시키며, 생성되는 랜덤수에 도달할때까지, 단위 시간의 지연을 반복할 수 있다.
이에 따라, 입력되는 비동기 N 비트 신호의 각 비트의 각각을 지연시켜 출력할 수 있다.
예를 들어, 지연 장치(615)는, 랜덤 생성 제어 신호(Src)에 기초하여, 가변 주기로 랜덤수를 생성하거나 랜덤수의 생성 범위를 조절할 수 있다.
한편, 지연 장치(615)는, 입력되는 비동기 N 비트 신호의 각 비트의 랜덤수를, 클럭 주기의 배수로 설정할 수 있다. 이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다.
다음, 지연 장치(615)에서 출력되는 지연된 비동기 비트 신호는, 동기 처리부(620)에 입력된다.
동기 처리부(620)는, 동기화 처리를 수행한다(S735).
예를 들어, 동기 처리부(620)는, 지연 장치(615)로부터의 지연된 비동기 비트 신호를 수신하고, 지연된 비동기 비트 신호에 대해 동기화 처리를 수행할 수 있다.
한편, 동기 처리부(620)는, 제1 플립플롭(522)과, 제1 플립플롭(522)의 출력단에 접속되는 제2 플립플롭(524)과, 제1 플립플롭(522)의 출력단 및 제2 플립플롭(524)의 출력단에 접속되며, 제1 플립플롭(522)의 출력 또는 제2 플립플롭(524)의 출력을 선택적으로 출력하는 제5 스위치(527)와, 5 스위치(527)의 출력단에 접속되는 제3 플립플롭(528)를 포함할 수 있다. 이에 따라, 비동기 N 비트 신호에 대한 동기화처리가 가능하게 된다.
제5 스위치(527)는, 입력되는 선택 신호(Scy)에 따라, 제1 플립플롭(522)의 출력 또는 제2 플립플롭(524)의 출력을 선택적으로 출력할 수 있다.
이에 따라, 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다. 특히, 레지스터 트랜지스터 레벨(Register Transfer Level)에서 비동기 비트 신호의 처리시의 오류를 검출할 수 있게 된다. 나아가, 클럭에 의존하지 않는 지연 시간을 사용하는 지연 장치를 이용하여, 가변 클럭수 지연을 구현할 수 있게 된다.
다른 예로, 동기 처리부(620)는, 제710 단계(S710)에 따라, 제1 스위치(603)로부터의 비동기 N 비트 신호를 수신하고, 비동기 N 비트 신호에 대해 동기화 처리를 수행할 수 있다. 동기화 처리 내용은, 도 5a 또는 도 6a의 설명과 동일할 수 있다.
도 8 내지 도 13c는 도 7의 동작 설명에 참조되는 도면이다.
도 8은 본 발명의 실시예에 따른 신호처리장치의 일예를 도시한 도면이다.
도면을 참조하면, 본 발명의 실시예에 따른 신호처리장치(170a)는, 제1 클럭 주파수(예를 들어, CLK_x)에 기초하여 동작하며, 비동기 N 비트 신호를 전송하는 제1 회로(410a)와, 제1 클럭 주파수와 다른 제2 클럭 주파수(예를 들어, CLK_B)에 기초하여 동작하며, 제1 회로(410a)로부터 비동기 N 비트 신호를 수신하는 제2 회로(420a)를 구비할 수 있다.
한편, 제1 회로(410a)는, 제2 회로(420a)로, 비동기 N 비트 신호를 전송하는 데이터 전송부(810)를 구비할 수 있다.
한편, 제2 회로(420a)는, 제1 회로(410a)로부터, 비동기 N 비트 신호를 수신하는 데이터 수신부(830)를 구비할 수 있다.
한편, 제2 회로(420a)는, 비동기 N 비트 신호 수신시의 오류 검출 등을 위해, 도 6a 내지 도 7에서 기술한 지연동기처리 장치(500)를 구비할 수 있다.
지연동기처리 장치(500)는, 상술한 바와 같이, 랜덤수를 생성하고, 생성된 랜덤수에 따라, 입력되는 비동기 N 비트 신호를 지연하는 지연 장치(615)와, 지연 장치(615)에서 지연된 비동기 N 비트 신호를 동기화 처리하는 동기 처리부(620) 등을 포함할 수 있다.
이에 따라, 서로 다른 클럭 주파수로 동작하는 제1 회로(410a)와 제2 회로(420a) 사이의 오류를 검출할 수 있게 된다.
도 9는 본 발명의 실시에에 따른 신호처리장치의 다른 예를 도시한 도면이다.
도면을 참조하면, 본 발명의 실시에에 따른 신호처리장치(170b)는, 제1 클럭 주파수(예를 들어, CLK_b)에 기초하여 동작하며, 비동기 N 비트 신호를 전송하는 제1 회로(410b)와, 제1 클럭 주파수와 다른 제2 클럭 주파수(예를 들어, CLK_B)에 기초하여 동작하며, 제1 회로(410b)로부터 비동기 N 비트 신호를 수신하는 제2 회로(420b)를 구비할 수 있다.
한편, 제1 회로(410b)는, 제2 회로(420b)로, 비동기 N 비트 신호를 전송하는 데이터 전송부(810)를 구비할 수 있다.
한편, 제2 회로(420b)는, 제1 회로(410b)로부터, 비동기 N 비트 신호를 수신하는 데이터 수신부(830)를 구비할 수 있다.
한편, 제2 회로(420b)는, 비동기 N 비트 신호 수신시의 오류 검출 등을 위해, 도 6a 내지 도 7에서 기술한 바와 같이, 지연동기처리 장치(500)와 동일한 지연동기처리 장치(500a)를 구비할 수 있다.
지연동기처리 장치(500a)는, 상술한 바와 같이, 랜덤수를 생성하고, 생성된 랜덤수에 따라, 입력되는 비동기 N 비트 신호를 지연하는 지연 장치(615)와, 지연 장치(615)에서 지연된 비동기 N 비트 신호를 동기화 처리하는 동기 처리부(620) 등을 포함할 수 있다.
이에 따라, 서로 다른 클럭 주파수로 동작하는 제1 회로(410b)와 제2 회로(420b) 사이의 오류를 검출할 수 있게 된다.
한편, 제1 회로(410b)는, 제2 회로(420b)로의 전송을 위한 요청 신호를 생성하는 요청 신호 생성부(815)와, 요청 신호를 지연동기처리하는 제2 지연동기처리 장치(500b)를 구비할 수 있다.
특히, 제2 지연동기처리 장치(500b)에 따라, 요청 신호 전송시의 오류를 검출할 수 있게 된다.
한편, 제2 회로(420b)는, 제1 회로(410b)로의 전송을 위한 승인 신호를 생성하는 승인 신호 생성부(835)와, 승인 신호를 지연동기처리하는 제3 지연동기처리 장치(500b')를 구비할 수 있다.
특히, 제3 지연동기처리 장치(500b')에 따라, 승인 신호 전송시의 오류를 검출할 수 있게 된다.
도 10은 도 9의 동작 설명에 참조되는 도면이다.
도면을 참조하면, 제1 회로(410b) 내인 CLK_A 영역의 요청(request) 신호를 ‘1’로 올리면, 이 요청 신호는 제2 지연동기처리 장치(500b)를 거쳐 제2 회로(420b) 내인 CLK_B 영역으로 도달한다.
이에 따라, 제1 회로(410b)에서 제2 회로(420b)로 N-비트 데이터의 전송을 시작한다.
다음, 제2 회로(420b)는 승인(ack) 신호를 ‘1’로 올리고, 이 승인 신호는 제3 지연동기처리 장치(500b')를 거쳐 제1 회로(410b) 내인 CLK_A 영역으로 도달한다.
또한, 승인 신호가 ‘1’인 타이밍은 제2 회로(420b) 내인 CLK_B 영역에서 N-비트 데이터를 안전하게 사용할 수 있는 타이밍이다.
다음, 제1 회로(410b) 내인 CLK_A 영역에서 승인 신호를 사용하여 요청 신호를 ‘0’으로 내린다.
다음, 제1 회로(410b) 내인 CLK_A 영역의 요청 신호를 ‘0’으로 내리면, 이 요청 신호는 제2 지연동기처리 장치(500b)를 거쳐 제2 회로(420b) 내인 CLK_B 영역으로 도달한다.
다음, 제2 회로(420b) 내인 CLK_B 영역에서 승인 신호를 ‘0’으로 내리고, 이 승인 신호는 제3 지연동기처리 장치(500b')를 거쳐 제1 회로(410b) 내인 CLK_A 영역으로 도달한다.
도면에서의 제1 회로(410b) 내인 CLK_A 영역의 PTa 타이밍은, 요청 신호가, 하이 레벨인 "1"로 전환되는 시점으로서, 제2 회로(420b) 내인 CLK_B 영역의 PTa' 타이밍에 대응할 수 있다.
즉, 제2 회로(420b) 내인 CLK_B 영역은, 제2 지연동기처리 장치(500b)를 거쳐, PTa' 타이밍에, 하이 레벨인 "1"로 전환되는 요청 신호를 수신할 수 있다.
한편, 도면에서의, 제1 회로(410b) 내인 CLK_A 영역의 PTb 타이밍은, 요청 신호가, 로우 레벨인 "0"으로 전환되는 시점으로서, 제2 회로(420b) 내인 CLK_B 영역의 PTb' 타이밍에 대응할 수 있다.
즉, 제2 회로(420b) 내인 CLK_B 영역은, 제2 지연동기처리 장치(500b)를 거쳐, PTb' 타이밍에, 로우 레벨인 "0"으로 전환되는 요청 신호를 수신할 수 있다.
도면에서의 제2 회로(420b) 내인 CLK_B 영역 영역의 PTc 타이밍은, 승인 신호가, 하이 레벨인 "1"로 전환되는 시점으로서, 제1 회로(410a) 내인 CLK_A 영역의 PTc' 타이밍에 대응할 수 있다.
즉, 제1 회로(410a) 내인 CLK_A 영역은, 제3 지연동기처리 장치(500b')를 거쳐, PTc' 타이밍에, 하이 레벨인 "1"로 전환되는 승인 신호를 수신할 수 있다.
한편, 도면에서의, 제2 회로(420b) 내인 CLK_B 영역 영역의 PTd 타이밍은, 승인 신호가, 로우 레벨인 "0"으로 전환되는 시점으로서, 제1 회로(410a) 내인 CLK_A 영역의 PTd' 타이밍에 대응할 수 있다.
즉, 제1 회로(410a) 내인 CLK_A 영역은, 제3 지연동기처리 장치(500b')를 거쳐, PTd' 타이밍에, 로우 레벨인 "0"으로 전환되는 승인 신호를 수신할 수 있다.
이러한 타이밍도에 의하면, 도 9의 신호처리장치(170b)에서, 비동기 N 비트 신호 전송시의 오류 검출, 요청 신호 전송시의 오류 검출, 승인 신호 전송시의 오류 검출 등이 가능하게 된다.
도 11a 내지 도 11b는 본 발명의 실시에에 따른 신호처리장치의 다양한 예를 도시한 도면이다.
먼저, 도 11a를 참조하면, 본 발명의 실시에에 따른 신호처리장치(170c)는, 제1 클럭 주파수(예를 들어, CLK_b)에 기초하여 동작하며, 비동기 N 비트 신호를 전송하는 제1 회로(410c)와, 제1 클럭 주파수와 다른 제2 클럭 주파수(예를 들어, CLK_B)에 기초하여 동작하며, 제1 회로(410c)로부터 비동기 N 비트 신호를 수신하는 제2 회로(420c)를 구비할 수 있다.
제1 회로(410c)는, 복수의 플립플롭(1112,1114), 복수의 로직(1113,1115), 및 전송 로직(1118)을 구비할 수 있다.
제2 회로(420c)는, 제1 회로(410c)로부터 비동기 N 비트 신호를 지연동기 처리하는 지연동기처리 장치(500c)와, 지연동기처리 장치(500c)의 출력단에 배치되는 플립플롭(1122)를 구비할 수 있다. 이에 따라, 비동기 N 비트 신호의 전송 오류를 검출할 수 있게 된다.
다음, 도 11b를 참조하면, 본 발명의 실시에에 따른 신호처리장치(170d)는, 제1 클럭 주파수(예를 들어, CLK_b)에 기초하여 동작하며, 비동기 N 비트 신호를 전송하는 제1 회로(410d)와, 제1 클럭 주파수와 다른 제2 클럭 주파수(예를 들어, CLK_B)에 기초하여 동작하며, 제1 회로(410d)로부터 비동기 N 비트 신호를 수신하는 제2 회로(420d)를 구비할 수 있다.
제1 회로(410d)는, 복수의 플립플롭(1112,1114)을 구비할 수 있다.
제2 회로(420d)는, 제1 회로(410d)로부터 복수의 비동기 N 비트 신호 각각을 지연동기 처리하는 복수의 지연동기처리 장치(500d,500d')와, 지연동기처리 장치(500d,500d')의 각 출력단에 배치되는 버퍼(1142,1144), 버퍼(1142,1144)의 출력단에 배치되는 로직(1145), 및 플립플롭(1146)를 구비할 수 있다. 이에 따라, 복수의 비동기 N 비트 신호의 전송 오류를 검출할 수 있게 된다.
도 12a는 본 발명과 관련된 영상표시장치(1200x)를 도시한 도면이다.
도면을 참조하면, 본 발명과 관련된 영상표시장치(1200x)는, 신호처리장치(170ym)와, 비동기로 동작하는 메모리(1210)를 구비할 수 있다.
신호처리장치(170ym)의 제1 회로(1230x)는, CLK_A 와 같은 제1 클럭 주파수 기반으로 동작하며, 제2 회로(1230x)는, CLK_B 와 같은 제2 클럭 주파수 기반으로 동작한다.
제1 회로(1230x)는, 메모리(1210)로 데이터를 기록(write)하기 위해 동작하며, 제2 회로(1230x)는, 메모리(1210)로부터 데이터를 독출(read)하기 위해 동작할 수 있다.
이를 위해, 제1 회로(1230x)는, 포인터 생성부(1232x), 레디 생성부(1234x), 동기 처리부(500xa)를 구비할 수 있다.
한편, 제2 회로(1240x)는, 포인터 생성부(1242x), 레디 생성부(1244x), 동기 처리부(500xb)를 구비할 수 있다.
제2 회로(1240x)의 포인터 생성부(1242x)로부터의 N 비트 데이터는, 제1 회로(1230x)의 동기 처리부(500xa)로 입력되나, 데이터 전송의 오류 검출을 수행할 수 없다.
한편, 제1 회로(1230x)의 포인터 생성부(1232x)로부터의 N 비트 데이터는, 제2 회로(1240x)의 동기 처리부(500xb)로 입력되나, 데이터 전송의 오류 검출을 수행할 수 없다.
도 12b는 본 발명의 실시예에 따른 영상표시장치(1200)를 도시한 도면이다.
도면을 참조하면, 본 발명의 실시예에 따른 영상표시장치(1200)는, 신호처리장치(170m)와, 비동기로 동작하는 메모리(1210)를 구비할 수 있다.
신호처리장치(170m)의 제1 회로(1230)는, CLK_A 와 같은 제1 클럭 주파수 기반으로 동작하며, 제2 회로(1230)는, CLK_B 와 같은 제2 클럭 주파수 기반으로 동작한다.
제1 회로(1230)는, 메모리(1210)로 데이터를 기록(write)하기 위해 동작하며, 제2 회로(1230)는, 메모리(1210)로부터 데이터를 독출(read)하기 위해 동작할 수 있다.
이를 위해, 제1 회로(1230)는, 포인터 생성부(1232), 레디 생성부(1234), 지연동기처리 장치(500ma)를 구비할 수 있다.
한편, 제2 회로(1240)는, 포인터 생성부(1242), 레디 생성부(1244), 지연동기처리 장치(500mb)를 구비할 수 있다.
제2 회로(1240)의 포인터 생성부(1242)로부터의 N 비트 데이터는, 제1 회로(1230)의 지연동기처리 장치(500ma)로 입력되며, 지연 및 동기 처리에 의해, 데이터 전송의 오류 검출을 수행할 수 있다.
한편, 제1 회로(1230)의 포인터 생성부(1232)로부터의 N 비트 데이터는, 제2 회로(1240)의 지연동기처리 장치(500mb)로 입력되며, 지연 및 동기 처리에 의해, 데이터 전송의 오류 검출을 수행할 수 있다.
도 13a는 본 발명의 실시에에 따른 신호처리장치의 또 다른 예를 도시한 도면이다.
도면을 참조하면, 본 발명의 실시에에 따른 신호처리장치(170p)는, CLK_A 와 같은 제1 클럭 주파수 기반으로 동작하는 제1 회로(410P)와, CLK_B 와 같은 제2 클럭 주파수 기반으로 동작하는 제2 회로(420P)를 구비할 수 있다.
제1 회로(410P)는, 영상 신호를 처리하는 영상 처리부(1310)와, 지연 동기 처리를 수행하는 지연동기처리 장치(CDC_B,CDCR)를 구비할 수 있다.
제2 회로(420P)는, 영상 처리부(1310)로부터의 영상 신호를 저장하는 버퍼(1320)와, 지연 동기 처리를 수행하는 지연동기처리 장치(CDC_B,CDCR)를 구비할 수 있다.
도면에서와 같이, 지연동기처리 장치(CDC_B,CDCR) 중 일부(1332,1352)는 제1 회로(410P)에 배치되며, 다른 일부(1334,1354)는 제2 회로(420P)에 배치되는 것이 가능하다.
예를 들어, 영상 신호의 C 성분의 데이터를 서로 다른 clock 영역에서 전송할 때, 비동기 구조에서 사용하는 도 5a의 동기 처리부(520) 대신 도 6a의 지연동기처리 장치(500)를 사용하는 것이 바람직하다.
왜냐하면, CDC_B와 CDC_R이 동일한 상태라는 것을 가정하여 CDC_R의 ready를 연결하지 않은 경우, 도 6a의 지연동기처리 장치(500)에 의해 비동기 처리 구조의 오동작을 검출할 수 있기 때문이다.
도 13b는 신호처리장치(170p) 내에 도 5a의 동기 처리부(520)를 사용한 경우의 타이밍도를 도시한 도면이다.
도면을 참조하면, CLK_A 영역에서는 CDC_B 와 CDC_R 의 입력으로 동일한 타이밍의 valid 신호가 인가된다. 또한, CLK_B 영역에서는 CDC_B 와 CDC_R 의 입력으로 동일한 타이밍의 ready 신호가 인가된다.
동일한 타이밍의 신호가 인가됨에도 불구하고, 도 5a의 동기 처리부(520)의 비동기 동작으로 인해 CDC_B 와 CDC_R 의 내부 상태가 서로 다르게 발생해야 하나, RTL 시뮬레이션에서는 비동기 동작이 재현되지 않기 때문에, 2개의 CDC_B 와 CDC_R 의 상태가 동일하게 변하게 된다.
이로 인해, CDC_R 의 ready 신호가 아닌 CDC_B 의 ready 신호에 의해 CDC_B 와 CDC_R 에는 동일한 valid 와 데이터가 입력되게 되고, CDC_R 의 ready 신호가, 도면에서의 Arpa와 같이, 데이터를 받을 상태이기 때문에, CDC_R 의 데이터 A는 저장되어, CRC_R 의 데이터가 최종 출력될 때, 데이터 B는 정상 출력된다.
결국, 도 11a에서 잘못 설계된 부분(DTa)은 CDC_R 의 ready 신호를 연결하지 않아, CDC_R의 상태를 C 영상 신호 처리부에 알릴 수 없기 때문에 데이터의 오동작이 발생해야 하나, 앞서 말한 이유로 인해 기존의 RTL 시뮬레이션 에서 CDC_R의 비동기 동작이 재현되지 않아, 비동기 처리구조의 오동작을 검출되지 않는다.
도 13c는 신호처리장치(170p) 내에 도 5a의 동기 처리부(520)를 사용한 경우의 타이밍도를 도시한 도면이다.
도면을 참조하면, CLK_A 영역의 CDC_B 와 CDC_R 는 각각 비동기 동작이 발생해, 각각의 상태는 서로 동일하지 않은 상태가 되고, 각각의 ready 신호는 서로 다르게 발생한다.
그럼에도 불구하고, CDC_R 의 ready 신호가 아닌 CDC_B 의 ready 신호에 의해 CDC_B 와 CDC_R 에는 동일한 valid 와 데이터가 입력되게 되고, CDC_R 의 ready 신호가, 도면에서의 Arpb와 같이, 데이터를 받지 못하는 상태이기 때문에, CDC_R 의 데이터 B 는 저장되지 못하고, CDC_R 의 데이터가 최종 출력될 때, 데이터 B 는 누락된 채 출력된다.
따라서, 잘못 설계된 비동기 처리 구조임을 알 수 있고, RTL 시뮬레이션에서 오류 검출이 가능하게 된다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (18)

  1. 랜덤수를 생성하고, 생성된 랜덤수에 따라, 입력되는 비동기 N 비트 신호를 지연하는 지연 장치;
    상기 지연 장치에서 지연된 비동기 N 비트 신호를 동기화 처리하는 동기 처리부;를 포함하는 것을 특징으로 하는 지연동기처리 장치.
  2. 제1항에 있어서,
    상기 지연 장치는,
    상기 생성되는 랜덤수에 기초하여, 상기 입력되는 비동기 N 비트 신호의 각 비트의 각각을 지연시켜 출력하는 것을 특징으로 하는 지연동기처리 장치.
  3. 제1항에 있어서,
    상기 지연 장치는,
    상기 생성되는 랜덤수에 기초하여, 상기 입력되는 비동기 N 비트 신호의 각 비트의 각 지연 시간을 설정하며,
    상기 각 지연 시간은, 상기 각 비트 별로 다른 것을 특징으로 하는 지연동기처리 장치.
  4. 제1항에 있어서,
    상기 지연 장치는,
    상기 입력되는 비동기 N 비트 신호의 각 비트의 랜덤수를, 클럭 주기의 배수로 설정하는 것을 특징으로 하는 지연동기처리 장치.
  5. 제1항에 있어서,
    상기 지연 장치는,
    상기 입력되는 비동기 N 비트 신호가 그레이 코드 신호인 경우, 비트 오류 없는 정상 비트 신호를 출력하는 것을 특징으로 하는 지연동기처리 장치.
  6. 제1항에 있어서,
    상기 지연 장치는,
    랜덤 생성 제어 신호를 수신하고, 상기 랜덤 생성 제어 신호에 기초하여, 상기 랜덤수를 생성하는 것을 특징으로 하는 지연동기처리 장치.
  7. 제6항에 있어서,
    상기 지연 장치는,
    상기 랜덤 생성 제어 신호에 기초하여, 가변 주기로 상기 랜덤수를 생성하거나 상기 랜덤수의 생성 범위를 조절하는 것을 특징으로 하는 지연동기처리 장치.
  8. 제6항에 있어서,
    상기 지연 장치는,
    상기 랜덤 생성 제어 신호에 기초하여, 상기 랜덤수 생성 중 일부를 동작시키거나 동작시키지 않는 것을 특징으로 하는 지연동기처리 장치.
  9. 제6항에 있어서,
    상기 지연 장치는,
    상기 랜덤 생성 제어 신호 내에 포함되는 랜덤 씨드 정보에 기초하여, 상기 랜덤수를 생성하는 것을 특징으로 하는 지연동기처리 장치.
  10. 제1항에 있어서,
    상기 입력되는 비동기 N 비트 신호를 동기화 처리하는 제2 동기 처리부;
    지연 동기 선택 신호에 따라, 상기 입력되는 상기 비동기 N 비트 신호를, 상기 지연 장치 또는 상기 제2 동기 처리부로 전달하는 제1 스위치;를 더 포함하는 것을 특징으로 하는 지연동기처리 장치.
  11. 제10항에 있어서,
    상기 제2 동기 처리부의 출력단 및 상기 동기 처리부의 출력단에 연결되며, 상기 제2 동기 처리부의 출력 또는 상기 동기 처리부의 출력을 선택적으로 출력하는 제2 스위치;를 더 포함하는 것을 특징으로 하는 지연동기처리 장치.
  12. 제11항에 있어서,
    클럭 신호를 입력받으며, 클럭 신호를 상기 동기 처리부 또는 상기 제2 동기 처리부로 선택적으로 출력하는 제3 스위치;
    리셋 신호를 입력받으며, 리셋 신호를 상기 동기 처리부 또는 상기 제2 동기 처리부로 선택적으로 출력하는 제4 스위치;를 더 포함하는 것을 특징으로 하는 지연동기처리 장치.
  13. 제1항에 있어서,
    상기 동기 처리부는,
    제1 플립플롭;
    상기 제1 플립플롭의 출력단에 접속되는 제2 플립플롭;
    상기 제1 플립플롭의 출력단 및 상기 제2 플립플롭의 출력단에 접속되며, 상기 제1 플립플롭의 출력 또는 상기 제2 플립플롭의 출력을 선택적으로 출력하는 제5 스위치;를 포함하는 것을 특징으로 하는 지연동기처리 장치.
  14. 제13항에 있어서,
    상기 제5 스위치의 출력단에 접속되는 제3 플립플롭;을 더 포함하는 것을 특징으로 하는 지연동기처리 장치.
  15. 제1항 내지 제14항 중 어느 한 항의 지연동기처리 장치;를 구비하는 신호처리장치.
  16. 제15항에 있어서,
    제1 클럭 주파수에 기초하여 동작하며, 상기 비동기 N 비트 신호를 전송하는 제1 회로;
    상기 제1 클럭 주파수와 다른 제2 클럭 주파수에 기초하여 동작하며, 상기 제1 회로로부터 상기 비동기 N 비트 신호를 수신하는 제2 회로;를 구비하며,
    상기 지연동기처리 장치는, 상기 제2 회로의 전단에 배치되는 것을 특징으로 하는 신호처리장치.
  17. 제16항에 있어서,
    상기 제1 회로는,
    상기 제2 회로로, 상기 비동기 N 비트 신호를 전송하는 데이터 전송부;
    요청 신호를 생성하는 요청 신호 생성부;
    상기 요청 신호를 지연동기처리하는 제2 지연동기처리 장치;를 구비하는 것을 특징으로 하는 신호처리장치.
  18. 제16항에 있어서,
    상기 제2 회로는,
    상기 제1 회로부터, 상기 비동기 N 비트 신호를 수신하는 데이터 수신부;
    승인 신호를 생성하는 승인 신호 생성부;
    상기 승인 신호를 지연동기처리하는 제3 지연동기처리 장치;를 구비하는 것을 특징으로 하는 신호처리장치.
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