WO2022052231A1 - 一种高效测试系统实时状态检测装置 - Google Patents

一种高效测试系统实时状态检测装置 Download PDF

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WO2022052231A1
WO2022052231A1 PCT/CN2020/124076 CN2020124076W WO2022052231A1 WO 2022052231 A1 WO2022052231 A1 WO 2022052231A1 CN 2020124076 W CN2020124076 W CN 2020124076W WO 2022052231 A1 WO2022052231 A1 WO 2022052231A1
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邵凌明
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南京宏泰半导体科技有限公司
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass

Definitions

  • the present application relates to the technical field of semiconductor testing, and in particular, to a real-time state detection device for an efficient testing system.
  • the current state detection circuit of the test system can usually only implement simple state monitoring such as power supply and temperature, and cannot implement complex state detection. Insufficient detection coverage will cause the test system to work with diseases, which will lead to system failure or the risk of false detection of the device under test. If failures are not detected in time, unnecessary losses will be incurred when testing applications for mass production in test factories.
  • the existing state detection mode usually adopts the polling sampling mode for state detection.
  • the process is to collect the actual state of a parameter for comparison and judgment. If it is judged to be normal, the next parameter state is collected until an abnormal state is detected to trigger an interrupt.
  • the total state acquisition time will be very long. In order to reduce the risk of false detection caused by system failure, the sampling interval of functional detection should be minimized in the actual test process, which will inevitably increase the total test time, seriously affect the test efficiency of the system, and increase the test cost.
  • the technical problem to be solved by the present application is to provide a real-time state detection device of an efficient test system for the problems of insufficient detection coverage and low detection efficiency in the background art.
  • a real-time state detection device for an efficient test system comprising a comparator L1, a comparator L2, a buffer Q1, a buffer Q2, an AND gate U1, an AND gate U2, an AND gate U3, an AND gate U4, an AND gate U5, and an AND gate U6 , flip-flop T1, flip-flop T2, flip-flop T3,
  • the non-inverting input terminal of comparator L1 is connected to VCH;
  • the inverting input terminal of the comparator L2 is connected to VCL;
  • Monitor1 is respectively connected to the inverting input terminal of the comparator L1 and the non-inverting input terminal of the comparator L2;
  • the output end of the comparator L1 is connected with the input end of the buffer Q1;
  • the output end of the comparator L2 is connected with the input end of the buffer Q2;
  • the output end of the buffer Q1 is connected to the 0 port of the AND gate U1;
  • the output end of the buffer Q2 is connected with the 1 port of the AND gate U2;
  • the output end of the AND gate is connected to the S end of the flip-flop T1;
  • the S end of the trigger T2 is connected to Monitor2;
  • the Q end of the flip-flop T1 is connected to the 0 port of the AND gate U2;
  • the Q end of the flip-flop T2 is connected to the 1 port of the AND gate U2;
  • Port 1 of AND gate U3 is connected to Monitor n;
  • the output end of the AND gate U2 is connected to the 0 port of the AND gate U4;
  • the output end of the AND gate U3 is connected to the 1 port of the AND gate U4;
  • the output end of the AND gate U4 is connected with the 0 port of the AND gate U6;
  • the Q terminal of the flip-flop T3 accesses the interrupt response
  • the output end of the AND gate U6 is connected with the S end of the flip-flop T3 and is connected with the computer through the data bus.
  • a real-time state detection device for an efficient test system comprising a detection state parameter setting module, a state parameter database module, a test running module, a system state detection module, a system state bit judgment module, a board state bit judgment module, a unit status bit judgment module, Function-level status identification and interrupt response module, status parameter display module, AD sampling circuit,
  • the detection state parameter setting module is used for setting parameters and design results
  • the state parameter database module is used to save parameters and design results,
  • test running module is used for mass production testing
  • the system state detection module is used to read system-level state data bits in real time
  • the system status bit judging module is used for judging system data bits
  • the board status bit judging module is used for judging the data bits of the board
  • the unit status bit judging module is used for judging unit data bits
  • the functional-level status recognition and interrupt response module is used to start the interrupt response mechanism and the status flag recognition mechanism when the abnormal status flag is read,
  • the state parameter display module is used to display the detailed information of abnormal state parameters,
  • the detection state parameter setting module should set the upper limit level, the lower limit level, the initial state bit, and the enable bit for whether the monitoring function is turned on,
  • the AD sampling circuit is used to read the actual value of the state parameter.
  • the AD sampling circuit includes a buffer L, an operational amplifier U, an analog-to-digital converter J, and a data bus;
  • the input end of the buffer L is connected to the Monitor, and the Monitor represents the monitoring point;
  • the output end of the buffer L is connected to the non-inverting input end of the operational amplifier U;
  • the output end of the operational amplifier is connected to the Vin port of the analog/digital converter J;
  • the B1 to B8 pins of the analog-to-digital converter J are connected to the data bus;
  • the data bus is connected to the computer.
  • the application has the advantages of good ease of use and portability, and the detection status parameters are in database format, which is convenient for parameter function increase and decrease settings and version update management;
  • the detection efficiency of this application is high. During the system operation, the system only reads the system-level status bit data, and the use time is very short, which reduces the impact on the test time;
  • the fault location accuracy of this application is high.
  • the system will trigger the interrupt mechanism only when the abnormal status bit is identified, and identify the faulty board status bit according to the read system-level status bit, and then further read the board-level status bit. Identify the status bit of the faulty functional unit, and finally read the status parameters of the functional unit module to identify and determine the fault location, and realize the ability to accurately locate errors.
  • Fig. 1 is the state sampling latch module diagram of the present application
  • Fig. 2 is the process control diagram of the present application
  • Fig. 3 is the structural principle diagram of the present application.
  • FIG. 4 is an AD sampling circuit of the present application.
  • a real-time state detection device for an efficient test system includes a comparator L1, a comparator L2, a buffer Q1, a buffer Q2, an AND gate U1, an AND gate U2, an AND gate U3, an AND gate U4, AND gate U5, AND gate U6, flip-flop T1, flip-flop T2, flip-flop T3, wherein,
  • the non-inverting input terminal of comparator L1 is connected to VCH;
  • the inverting input terminal of the comparator L2 is connected to VCL;
  • Monitor1 is respectively connected to the inverting input terminal of the comparator L1 and the non-inverting input terminal of the comparator L2;
  • the output end of the comparator L1 is connected with the input end of the buffer Q1;
  • the output end of the comparator L2 is connected with the input end of the buffer Q2;
  • the output end of the buffer Q1 is connected to the 0 port of the AND gate U1;
  • the output end of the buffer Q2 is connected with the 1 port of the AND gate U2;
  • the output end of the AND gate U1 is connected to the S end of the flip-flop T1;
  • the S end of the trigger T2 is connected to Monitor2;
  • the Q end of the flip-flop T1 is connected to the 0 port of the AND gate U2;
  • the Q end of the flip-flop T2 is connected to the 1 port of the AND gate U2;
  • Port 1 of AND gate U3 is connected to Monitor n;
  • the output end of the AND gate U2 is connected to the 0 port of the AND gate U4;
  • the output end of the AND gate U3 is connected to the 1 port of the AND gate U4;
  • the output end of the AND gate U4 is connected with the 0 port of the AND gate U6;
  • the Q terminal of the flip-flop T3 accesses the interrupt response
  • the output end of the AND gate U6 is connected with the S end of the flip-flop T3 and is connected with the computer through the data bus.
  • an efficient test system real-time state detection device includes a detection state parameter setting module, a state parameter database module, a test running module, a system state detection module, a system state bit judgment module, a board status bit judgment module, Unit status bit judgment module, functional level status identification and interrupt response module, status parameter display module, AD sampling circuit (not shown in the figure),
  • the detection state parameter setting module is used for setting parameters and design results
  • the state parameter database module is used to save parameters and design results
  • test running module is used for mass production testing
  • the system state detection module is used to read system-level state data bits in real time
  • the system status bit judging module is used for judging system data bits
  • the board state bit judging module is used for judging the board card data bit
  • the unit status bit judging module is used for judging unit data bits
  • the functional-level state identification and interrupt response module is used to start the interrupt response mechanism and the state identification mechanism when the state flag is abnormal;
  • the state parameter display module is used to display detailed information of abnormal state parameters
  • the detection state parameter setting module should set the upper limit level, the lower limit level, the initial state bit, and the enable bit for whether the monitoring function is turned on;
  • the AD sampling circuit is used to read the actual value of the state parameter.
  • the test system is initially set through the state parameter setting software interface before starting the test;
  • each hardware function module of the system will collect and latch the status bits of the function modules in real time.
  • the function module status bits are combined into the board status bits, and then the board status bits are combined into the system status bits.
  • each state parameter is converted into a state bit by the detection sampling circuit and then latched by the state register in the FPGA, and finally collected into a group of 16 or 32-bit system state bit data;
  • the system-level status detection module will read the system-level status data bits in real time, and the system will judge the data bits according to the read system status data bits;
  • the system will start the interrupt response mechanism and the status flag identification mechanism.
  • the test system reads the system state bits in real time according to the preset detection interval.
  • the system-level status flag bit is first read, and the abnormal data bit read is based on the order of the digits of the 0 value to determine the corresponding board;
  • the user can continue to work after troubleshooting the system fault according to the error prompt.
  • the AD sampling circuit includes a buffer L, an operational amplifier U, an analog-to-digital converter J, and a data bus;
  • the input end of the buffer L is connected to the Monitor, and the Monitor represents the monitoring point;
  • the output end of the buffer L is connected to the non-inverting input end of the operational amplifier U;
  • the output end of the operational amplifier is connected to the Vin port of the analog/digital converter J;
  • the B1 to B8 pins of the analog-to-digital converter J are connected to the data bus;
  • the data bus is connected to the computer.
  • connection should be understood in a broad sense, and may be mechanical connection. or electrical connection, or internal communication between two components, or direct connection, "up”, “down”, “left”, “right”, etc. are only used to indicate relative positional relationship, when the absolute position of the object being described changes, the relative positional relationship may change;

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

一种高效测试系统实时状态检测装置，包括比较器L1、比较器L2、缓冲器Q1、缓冲器Q2、与门U1、与门U2、与门U3、与门U4、与门U5、与门U6、触发器T1、触发器T2、触发器T3。用于检测测试系统运行时的状态，每次检测只需读取一次系统级状态标志位判断系统功能是否正常，如有异常再读取下级状态标志位，避免每次读取所有状态位造成时间浪费；可精准快速的进行状态识别，触发响应系统的保护功能，通过读取到的状态位生成状态识别码作为系统诊断的依据；状态检测模块具有使能预设功能，用于后期对测试系统的调试与检修。

Description

一种高效测试系统实时状态检测装置 技术领域
本申请涉及半导体测试技术领域，尤其涉及一种高效测试系统实时状态检测装置。
背景技术
目前的测试系统状态检测电路通常只能实现简单的电源与温度等简单状态监控，不能实行复杂状态检测。检测覆盖面不足将会导致测试系统带病工作，会导致系统故障或者被测器件存在误测的风险，将良品测成不良品，将不良品测成良品。如果不能及时发现故障，在测试工厂的量产测试应用时将会造成不必要的损失。
另外，现有的状态检测模式通常采用轮询采样模式进行状态检测，其过程为采集一个参数的实际状态进行比较判断，判断正常则进行下一个参数状态的采集直到检测到异常状态触发中断，状态参数或板卡较多时，总的状态采集时间会非常长。为了降低系统故障导致的误测风险，实际测试过程中尽量减少功能检测的抽检时间间隔，这必然会增加总的测试时间，严重的影响系统的测试效率，增加了测试成本。
发明内容
本申请所要解决的技术问题是针对背景技术中检测覆盖面不足和检测效率低的问题提供一种高效测试系统实时状态检测装置。
本申请为解决上述技术问题采用以下技术方案：
一种高效测试系统实时状态检测装置，包含比较器L1、比较器L2、缓冲器Q1、缓冲器Q2、与门U1、与门U2、与门U3、与门U4、与门U5、与门U6、触发器T1、触发器T2、触发器T3、
其中，
比较器L1的同相输入端接入VCH；
比较器L2的反相输入端接入VCL；
Monitor1分别接入比较器L1的反相输入端和比较器L2的同相输入端；
比较器L1的输出端与缓冲器Q1的输入端连接；
比较器L2的输出端与缓冲器Q2的输入端连接；
缓冲器Q1的输出端与与门U1的0端口连接；
缓冲器Q2的输出端与与门U2的1端口连接；
与门的输出端连接触发器T1的S端；
触发器T2的S端接入Monitor2；
触发器T1的Q端与与门U2的0端口连接；
触发器T2的Q端与与门U2的1端口连接；
与门U3的0端口接入Monitor n-1；
与门U3的1端口接入Monitor n；
与门U2的输出端与与门U4的0端口连接；
与门U3的输出端与与门U4的1端口连接；
与门U4的输出端与与门U6的0端口连接；
触发器T3的Q端接入中断响应；
与门U6的输出端与触发器T3的S端连接并通过数据总线与计算机连接。
一种高效测试系统实时状态检测装置，包含检测状态参数设置模块、状态参数数据库模块、测试运行模块、系统状态检测模块、系统状态位判断模块、板卡状态位判断模块、单元状态位判断模块、功能级状态识别及中断响应模块、状态参数显示模块、AD采样电路，
其中，
所述检测状态参数设置模块用于设置参数、设计结果，
所述状态参数数据库模块用于保存参数、设计结果，
所述测试运行模块用于量产测试，
所述系统状态检测模块用于实时读取系统级状态数据位
所述系统状态位判断模块用于系统数据位的判断，
所述板卡状态位判断模块用于板卡数据位的判断，
所述单元状态位判断模块用于单元数据位的判断，
所述功能级状态识别及中断响应模块用于读取到状态标志位异常时，启动中断响应机制及状态标识位识别机制，
所述状态参数显示模块用于显示异常状态参数的详细信息，
所述检测状态参数设置模块要设置上限电平，下限电平，初始状态位，以及此监测功能是否开启的使能位，
所述AD采样电路用于读取状态参数的实际值。
作为本申请提供的一种高效测试系统实时状态检测装置的进一步优选方案，所述AD采样电路包含缓冲器L、运算放大器U、模拟数字转换器J、数据总线；
其中，
缓冲器L的输入端连接Monitor，Monitor表示监测点；
缓冲器L的输出端连接运算放大器U的同相输入端；
运算放大器的输出端连接模拟/数字转换器J的Vin端口；
模拟数字转换器J的B1至B8引脚均连接至数据总线；
数据总线连接至计算机。
本申请采用的以上技术方案与现有技术相比，具有以下特点：
1、本申请具有易用性和可移植性好的优点，检测状态参数采用数据库格式，方便参数功能增减设置与版本更新管理；
2、本申请的检测效率高，系统运行过程中系统只读取系统级的状态位数据，使用时间非常短，降低对测试时间的影响；
3、本申请的故障定位精度高，系统只有在识别到异常状态位是，才会触发中断机制，根据读取到系统级状态位识别故障板卡状态位，再进一步读取板卡级状态位识别故障功能单元状态位，最后再读取功能单元模块的状态参数识别判断故障部位，实现报错精准定位能力。
附图说明
图1是本申请的状态采样锁存模块图；
图2是本申请的过程控制图；
图3是本申请的结构原理图；
图4是本申请的AD采样电路。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如图1所示，一种高效测试系统实时状态检测装置，其中包括比较器L1、比较器L2、缓冲器Q1、缓冲器Q2、与门U1、与门U2、与门U3、与门U4、与门U5、与门U6、触发器T1、触发器T2、触发器T3，其中，
比较器L1的同相输入端接入VCH；
比较器L2的反相输入端接入VCL；
Monitor1分别接入比较器L1的反相输入端和比较器L2的同相输入端；
比较器L1的输出端与缓冲器Q1的输入端连接；
比较器L2的输出端与缓冲器Q2的输入端连接；
缓冲器Q1的输出端与与门U1的0端口连接；
缓冲器Q2的输出端与与门U2的1端口连接；
与门U1的输出端连接触发器T1的S端；
触发器T2的S端接入Monitor2；
触发器T1的Q端与与门U2的0端口连接；
触发器T2的Q端与与门U2的1端口连接；
与门U3的0端口接入Monitor n-1；
与门U3的1端口接入Monitor n；
与门U2的输出端与与门U4的0端口连接；
与门U3的输出端与与门U4的1端口连接；
与门U4的输出端与与门U6的0端口连接；
触发器T3的Q端接入中断响应；
与门U6的输出端与触发器T3的S端连接并通过数据总线与计算机连接。
如图2所示，一种高效测试系统实时状态检测装置，包括检测状态参数设置模块、状态参数数据库模块、测试运行模块、系统状态检测模块、系统状态位判断模块、板卡状态位判断模块、单元状态位判断模块、功能级状态识别及中断响应模块、状态参数显示模块、AD采样电路(图中未示)，
其中，
所述检测状态参数设置模块用于设置参数、设计结果；
所述状态参数数据库模块用于保存参数、设计结果；
所述测试运行模块用于量产测试；
所述系统状态检测模块用于实时读取系统级状态数据位；
所述系统状态位判断模块用于系统数据位的判断；
所述板卡状态位判断模块用于板卡数据位的判断；
所述单元状态位判断模块用于单元数据位的判断；
所述功能级状态识别及中断响应模块用于读取到状态标志位异常时，启动中断响应机制及状态标识位识别机制；
所述状态参数显示模块用于显示异常状态参数的详细信息；
所述检测状态参数设置模块要设置上限电平、下限电平、初始状态位，以及此监测功能是否开启的使能位；
所述AD采样电路用于读取状态参数的实际值。
测试系统在启动测试之前通过状态参数设置软件界面进行初始设置；
设置保存后参数设计结果将更新到状态参数数据库中；
此后用户启动测试运行软件开始量产测试。
在量产测试过程中，系统各硬件功能模块会实时采集并锁存功能模块的状态位，功能模块状态位组合成板卡状态位，再由板卡状态位组合 成系统状态位。
如图1所示，各个状态参数通过检测采样电路转换为状态位后由FPGA中的状态寄存器锁存，最终汇集为一组16或32位的系统状态位数据；
系统级状态检测模块将实时读取系统级状态数据位，根据读取到的系统状态数据位系统会进行判断数据位；
全1位则为正常，有一个0则有异常；
如果状态正常则继续下一次测试；
如果读取到的系统级状态标志位异常，那么系统将会启动中断响应机制及状态标识位识别机制。
最终在软件界面会弹窗新式系统异常状态参数的详细信息测试系统根据预设的检测间隔时间实时读取系统状态位，
如图3所示，首先读取系统级状态标志位，读取到的异常数据位根据0值所在位数顺序，判断其所对应的板卡；
再读取故障板卡的状态数据位，根据状态数据位内的0值位置与板内的功能模块编码，判断所对应的故障功能单元模块，最后再通过AD采样电路实时采集电路读取到状态参数的实际值。
使用人员可以根据报错提示排除系统故障后才能继续工作。
如图4所示，所述AD采样电路包含缓冲器L、运算放大器U、模拟数字转换器J、数据总线；
其中，
缓冲器L的输入端连接Monitor，Monitor表示监测点；
缓冲器L的输出端连接运算放大器U的同相输入端；
运算放大器的输出端连接模拟/数字转换器J的Vin端口；
模拟数字转换器J的B1至B8引脚均连接至数据总线；
数据总线连接至计算机。
最后应说明的几点是：首先，在本申请的描述中，需要说明的是，除非另有规定和限定，术语“安装”、“相连”、“连接”应做广义理解，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描 述对象的绝对位置改变，则相对位置关系可能发生改变；
其次，本申请公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计，在不冲突情况下，本申请同一实施例及不同实施例可以相互组合；
最后，以上所述仅为本申请的优选实施例而已，并不用于限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (3)

  1. 一种高效测试系统实时状态检测装置，包括：比较器L1、比较器L2、缓冲器Q1、缓冲器Q2、与门U1、与门U2、与门U3、与门U4、与门U5、与门U6、触发器T1、触发器T2、触发器T3；
    其中，
    所述比较器L1的同相输入端接入VCH；
    所述比较器L2的反相输入端接入VCL；
    Monitor1分别接入所述比较器L1的反相输入端和所述比较器L2的同相输入端；
    所述比较器L1的输出端与所述缓冲器Q1的输入端连接；
    所述比较器L2的输出端与所述缓冲器Q2的输入端连接；
    所述缓冲器Q1的输出端与所述与门U1的0端口连接；
    所述缓冲器Q2的输出端与所述与门U2的1端口连接；
    所述与门U1的输出端连接所述触发器T1的S端；
    所述触发器T2的S端接入Monitor2；
    所述触发器T1的Q端与所述与门U2的0端口连接；
    所述触发器T2的Q端与所述与门U2的1端口连接；
    所述与门U3的0端口接入Monitor n-1；
    所述与门U3的1端口接入Monitor n；
    所述与门U2的输出端与所述与门U4的0端口连接；
    所述与门U3的输出端与所述与门U4的1端口连接；
    所述与门U4的输出端与所述与门U6的0端口连接；
    所述触发器T3的Q端接入中断响应；
    所述与门U6的输出端与所述触发器T3的S端连接并通过数据总线与计算机连接。
  2. 一种高效测试系统实时状态检测装置，包括检测状态参数设置模块、状态参数数据库模块、测试运行模块、系统状态检测模块、系统状态位判断模块、板卡状态位判断模块、单元状态位判断模块、功能级 状态识别及中断响应模块、状态参数显示模块、AD采样电路，其中，
    所述检测状态参数设置模块用于设置参数、设计结果；
    所述状态参数数据库模块用于保存参数、设计结果，所述测试运行模块用于量产测试；
    所述系统状态检测模块用于实时读取系统级状态数据位；
    所述系统状态位判断模块用于系统数据位的判断；
    所述板卡状态位判断模块用于板卡数据位的判断；
    所述单元状态位判断模块用于单元数据位的判断；
    所述功能级状态识别及中断响应模块用于读取到状态标志位异常时，启动中断响应机制及状态标识位识别机制；
    所述状态参数显示模块用于显示异常状态参数的详细信息；
    所述检测状态参数设置模块要设置上限电平，下限电平，初始状态位，以及此监测功能是否开启的使能位；
    所述AD采样电路用于读取状态参数的实际值。
  3. 根据权利要求2所述的一种高效测试系统实时状态检测装置，其中：所述AD采样电路包括缓冲器L、运算放大器U、模拟/数字转换器J、数据总线；
    其中，
    所述缓冲器L的输入端连接Monitor，Monitor表示监测点；
    所述缓冲器L的输出端连接所述运算放大器U的同相输入端；
    所述运算放大器的输出端连接所述模拟/数字转换器J的Vin端口；
    所述模拟/数字转换器J的B1至B8引脚均连接至所述数据总线；
    所述数据总线连接至计算机。
PCT/CN2020/124076 2020-09-13 2020-10-27 一种高效测试系统实时状态检测装置 WO2022052231A1 (zh)

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