WO2022029942A1 - 光受信機 - Google Patents

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WO2022029942A1
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esd clamp
clamp circuit
optical receiver
capacity
esd
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PCT/JP2020/030093
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Inventor
雄一郎 伊熊
宗彦 長谷
真 地蔵堂
Original Assignee
日本電信電話株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H04B10/66—Non-coherent receivers, e.g. using direct detection
    • H04B10/69—Electrical arrangements in the receiver

Definitions

  • the present invention relates to an optical receiver, and more particularly to a technique of using an optical receiver using a photodetector in the L band in the communication wavelength band.
  • GePD germanium photodetector
  • Non-Patent Document 1 In order to compensate for this decrease in sensitivity, there is a method of applying a high voltage to GePD and keeping the sensitivity of GePD high even in the L band by the Franz-Keldysh effect (Non-Patent Document 1). In this method, it is necessary to apply a drive voltage of about 4 to 15 V between the anode and the cathode to the GePD. Since the drive voltage to a general GePD is 1 to 3V, 4 to 15V is a relatively high voltage.
  • the optical receiver used in the optical communication system and the optical information processing system includes electronic circuits such as a transimpedance amplifier (TIA), a limiting amplifier, and a digital signal processor.
  • TIA transimpedance amplifier
  • limiting amplifier a limiting amplifier
  • digital signal processor a digital signal processor
  • FIG. 1 is a diagram showing an example of an electronic circuit of a conventional optical receiver.
  • the TIA is an analog electronic circuit connected to the GePD.
  • the optical receivers are GePD101, TIA102, DC power supply 103, pad 104 connecting the cathode of GePD101 and TIA102, pad 105 connecting the anode of GePD101 and TIA102, pad 106 connecting DC power supply 103 and TIA102, and ground (potential).
  • 109 is provided with a pad 110 and a silicon optical circuit (silicon optical chip) 111.
  • silicon optical circuit silicon optical chip
  • the DC power supply 103 and the cathode of the GePD 101 are connected through the pads 104 to 106, and the anode of the GePD 101 is connected to the amplifier portion 112 that amplifies the RF signal input from the GePD 101 through the pad 105.
  • a voltage is applied through the TIA 102 to bias the GePD 101.
  • the voltage supply to the cathode is applied from the pads 104 to 106, so the wiring between the pads has a withstand voltage of about 5 to 15 V.
  • ESD electrostatic discharge
  • the pads 104 to 106 are rarely simply short-circuited, and an electrostatic discharge (ESD: electrostatic discharge) clamp circuit 107, a bypass capacitor 108, or the like is connected to the pads 104 to 106.
  • ESD electrostatic discharge
  • These elements have other DC levels and are connected to ground (potential) 109. Generally, the ground (potential) 109 is grounded. Therefore, these circuits also need to have a withstand voltage of 5 to 15V.
  • the withstand voltage depends on the circuit process.
  • a process with a relatively low withstand voltage such as SiCMOS or SiGeBiCMOS is adopted for the TIA of the receiver using GePD, and the withstand voltage of the pad 106 for supplying voltage to the cathode of a general GePD is 3 to 4 V. Degree. Therefore, when the operation in the L band is attempted, the withstand voltage of the voltage supply pad 106 is exceeded, so that there is a problem that circuits such as the clamp circuit 107 and the bypass capacitor 108 are destroyed.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide an optical receiver having an ESD protection circuit such as an ESD clamp circuit group 202 and a capacitor group 201 connected in series and in parallel.
  • ESD protection circuit such as an ESD clamp circuit group 202 and a capacitor group 201 connected in series and in parallel.
  • the optical receiver of the present disclosure includes a photodiode using germanium as an optical detector and a transimpedance amplifier connected to the anode and cathode of the photodiode, and either the anode or the wiring connected to the cathode.
  • One is connected to a pad for connecting to the outside, and a capacitance or ESD clamp circuit is provided in series between the wiring connecting the pad and the anode or cathode and between the DC power supply or ground, and the capacitance or the ESD is provided.
  • the clamp circuit is characterized in that two or more are connected in series or in parallel.
  • the voltage is dispersed by connecting in series elements such as the element group (capacitor group) 201 and the ESD clamp circuit group 202, each of which has a withstand voltage of only about 3 to 4 V, and the entire element group is 4 to 4 to 4. It can withstand a drive voltage of 15V.
  • the performance of the ESD protection circuit is deteriorated by simply connecting them in series, such as a decrease in the capacitance seen in the entire element group and a change in the threshold voltage. To compensate for this, it is possible to prevent deterioration of the performance of the ESD protection circuit by connecting the same series elements in parallel.
  • the connection diagram of the conventional GePD and TIA is shown. It is a figure which shows the structure of the optical receiver of this invention. It is a figure which shows the structure of the optical receiver of Example 1. FIG. It is a figure which shows the structure of the optical receiver of Example 2. It is a figure which shows the structure of the optical receiver of Example 3. FIG. It is a figure which shows the structure of the optical receiver of Example 4. It is a figure which shows the structure of the optical receiver of Example 5. It is a figure which shows the structure of the optical receiver of Example 6. It is a figure which shows the structure of the optical receiver of Example 7.
  • FIG. 3 is an example in which the ESD clamp circuit group 202 in FIG. 2 is configured by the Zener diode group 302.
  • the Zener diode is a clamp element generally used for ESD countermeasures, and when ESD stress is applied to the DC power supply 103, a current flows between the DC power supply 103 and the ground (potential) 109 at once, and the GePD 101 in FIG. 3 has a high voltage. Prevents voltage from being applied. Since it is difficult to maintain the operating rated voltage of 4 to 15 V or higher with a Zener diode manufactured by CMOS or SiGeBiCMOS process alone, the voltage applied to each element is dispersed by arranging them in series.
  • the bypass capacitor group 201 and the Zener diode group 302 are located in the TIA 102, and even if the voltage applied between the anode and cathode of the GePD 101 (DC power supply 103 to pad 105) becomes 4 to 15 V, the capacitor group 201 and the Zener diode group 302 are ESD. Operates as a protection circuit.
  • the number of parallels is determined to disperse the ESD load voltage to prevent power or current disruption. Specifically, the current flowing through the Zener diode group 302 is a fraction of the number in parallel.
  • the number of parallels is determined so that the value of the current does not exceed the current rating when the Zener diode is driven as a protection circuit with respect to the assumed ESD load voltage.
  • the number of series and the number of parallels in the circuit of each of the following embodiments can be determined in the same manner.
  • the ESD clamp circuit group does not clamp even when a potential of reverse bias 4 to 15 V is applied between the anode and cathode of the photodiode.
  • the optical receiver includes a photodiode 101 using germanium as an optical detector and a transimpedance amplifier 102 connected to the anode and cathode of the photodiode 101, and the transimpedance amplifier 102 is a transimpedance amplifier 102.
  • the wiring (line) connected to the ground 109 is connected to the ground 109 via the element group 201, and the wiring is connected to the ground 109 via the ESD clamp circuit group 302, and the first capacitance and the second capacity of the element group 201 are connected.
  • Capacities are connected in series, and a third capacitance and a fourth capacitance of the element group 201 are connected in series, the first capacitance, the second capacitance, the third capacitance, and the fourth capacitance thereof.
  • the capacitance of the ESD clamp circuit group 302 is connected in parallel, and the first ESD clamp circuit and the second ESD clamp circuit of the ESD clamp circuit group 302 are connected in series, and the third ESD clamp circuit of the ESD clamp circuit group is connected.
  • the fourth ESD clamp circuit is connected in series, and the first ESD clamp circuit, the second ESD clamp circuit, the third ESD clamp circuit, and the fourth ESD clamp circuit are connected in parallel.
  • the voltage is dispersed by connecting in series elements such as the element group (capacitor group) 201 and the ESD clamp circuit group 202, each of which has a withstand voltage of only about 3 to 4 V.
  • the entire group can withstand a drive voltage of 4 to 15 V.
  • the performance of the ESD protection circuit is deteriorated by simply connecting them in series, such as a decrease in the capacitance seen in the entire element group and a change in the threshold voltage. To compensate for this, it is possible to prevent deterioration of the performance of the ESD protection circuit by connecting the same series elements in parallel.
  • FIG. 4 is an example in which the ESD clamp circuit group 202 in FIG. 2 is configured by the retrograde diode group 402.
  • the diodes constituting the retrograde diode group 402 have a feature that almost no current flows in a small forward bias of about several hundred mV.
  • the retrograde diode group 402 also has a forward path in the DC power supply 103 to the ground (potential) 109, but it is designed so that the divided voltage applied to each element is within the above-mentioned range in which almost no current flows in the voltage during this period. By doing so, the current flowing between the DC power supply 103 and the ground (potential) 109 can be suppressed.
  • each element of the retrograde diode group 402 is forward-biased, and the current can be released.
  • the number of parallel and series of the retrograde diode group 402 does not have to be 2.
  • FIG. 5 is an example in which the ESD clamp circuit group 202 in FIG. 2 is composed of an NFET group (n-type field effect transistor: n-type Field Effect Transistor) 502.
  • the NFET may also protect the contact between the source and drain with silicide.
  • the NFET has a large NPN between the source and the drain, and when a high voltage is applied during this period, the NP (or PN) junction to which the reverse bias is applied operates as a Zener and current flows at once. As a result, it operates as an ESD clamp circuit.
  • the gate may be floating, grounded, or may have an electric potential. However, the NFET needs to be off.
  • the number of parallel and series of NFET group 502 does not have to be 2.
  • the NFET group 502 may be composed of a PFET (p-type field effect transistor: p-type Field Effect Transistor), a PNP or an NPN bipolar transistor.
  • the ESD clamp circuit is a FET whose connection point is the source and drain, or a bipolar transistor whose connection point is the collector and emitter.
  • FIG. 6 is an example in which the ESD clamp circuit group 202 in FIG. 2 is configured by the RC trigger clamp 602.
  • the RC trigger clamp 602 is composed of a resistance group 604, a capacitance group 605, an inverter group 603, and an NFET group 606, and each element group is connected in series and in parallel in order to increase the withstand voltage from 4 to 15V.
  • the NFET group 606 is written with one element for the sake of simplification of the figure, but is actually serialized and parallelized like the NFET group 607. When ESD stress is applied to the DC power supply 103, the NFET group 606 is turned on, and the current escapes between the DC power supply 103 and the ground 109.
  • the resistance value R of the resistance group 604 and the capacity value of the capacity group 605 determine the speed at which the inverter group 603 is switched by the CR time constant.
  • the NFET group 606 may be composed of a PFET, PNP or NPN bipolar transistor group.
  • FIG. 7 is an example in which the ESD clamp circuit group 202 in FIG. 2 is composed of the thyristor group 702.
  • Each element group is serialized and parallelized in order to increase the withstand voltage from 4 to 15V.
  • Each gate may be floating, grounded, or have an electric potential. However, the thyristor must be off.
  • the number of parallel and series of thyristor group 502 does not have to be 2.
  • FIG. 8 is an example in which the bypass capacitor 201 group and the ESD clamp circuit group 202 in FIG. 2 are integrated not in the TIA 102 but in the silicon optical circuit (silicon optical chip) 111.
  • the DC power supply 109 is connected from the pad 801 on the silicon optical chip 111. Since the area of the elements in parallel and in series is large, it may be difficult to put them in the TIA 102.
  • the ESD clamp circuit and the bypass capacitor are arranged between the pads 104, 106, 110 in FIG. 1 arranged at a pitch of 100 to 150 um. Since a plurality of transistors must be connected in series and in parallel in order to maintain a high rated operating voltage, it may not be possible to arrange them in the above space.
  • the silicon optical circuit 111 has a lower degree of integration than the TIA 102 and has a margin in area, the bypass capacitor 201 group and the ESD clamp circuit group 202 are integrated in the silicon optical circuit 111 to maintain a high operating rated voltage. It is possible to increase the degree of freedom in the layout of the TIA 102. Further, since the GePD 101 can be protected even when the TIA 102 and the silicon optical chip 111 are connected, ESD protection can be performed even in the mounting process.
  • the photodiode 101 and the transimpedance amplifier 102 are on different chips, and the element group including the capacitance or the ESD clamp circuit group including the ESD clamp circuit is on the same chip as the photodiode 101.
  • the bypass capacitor group and the ESD clamp circuit group can be integrated on the same SiPh chip to suppress the expansion of the area of the TIA 102.
  • the ESD clamp circuit group 202 may use the configurations of Examples 2 to 5.
  • FIG. 9 is an example in which the TIA 102 and the silicon optical chip 111 in FIG. 2 are monolithically integrated on one chip 901.
  • the pads connecting the chips have disappeared, and the DC power supply 103, the pads 106 connecting the ground 109, and the pads 110 have become pads connected to the outside.
  • the process of connecting the TIA 102 and the silicon optical chip 111 is eliminated, there is no possibility that ESD stress will be applied at the time of mounting, and the possibility of GePD destruction in the mounting process will be zero.
  • the photodiode 101 and the transimpedance amplifier 102 are on the same chip.
  • the photodiode 101 is also integrated in the transimpedance amplifier 102 in SiPh, which has the effect of eliminating the possibility of ESD stress being applied at the time of connection.
  • the ESD clamp circuit group is an RC trigger clamp.
  • the ESD clamp circuit group 202 may use the configurations of Examples 2 to 5.

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Abstract

容量・閾値電圧・性能を従来と変化させることなく耐電圧を向上せしめることで、L帯でＧｅＰＤを用いた光受信機を実現することを課題とする。本発明の光受信機は、光検出器としてゲルマニウムを用いたフォトダイオードと、前記フォトダイオードのアノードとカソードとに接続するトランスインピーダンスアンプと、を備えた光受信機であって、前記トランスインピーダンスアンプは、静電気放電(ＥＳＤ)クランプ回路やバイパスコンデンサを、直列または並列に複数接続することを特徴とする。

Description

光受信機
　本発明は、光受信機に関し、特に、光検出器を用いた光受信機を通信波長帯におけるＬ帯で使用する技術に関する。
　光通信装置の光検出器として、モノリシック集積が可能なゲルマニウム光検出器（ＧｅＰＤ：ｐｈｏｔｏｄｅｔｅｃｔｏｒ）がある。ＧｅＰＤは通信波長帯におけるＣ帯では十分な受光感度を示すが、Ｌ帯においては一般に感度が落ちる。
　この感度の低下を補うため、高い電圧をＧｅＰＤに印加し、Ｆｒａｎｚ－Ｋｅｌｄｙｓｈ効果によってＧｅＰＤの感度をＬ帯でも高く保つ方法がある（非特許文献１）。この方法では、ＧｅＰＤにはアノード‐カソード間で４～１５Ｖ程度の駆動電圧を印可する必要ある。一般的なＧｅＰＤへの駆動電圧は１～３Ｖであことから、４～１５Ｖは比較的高い電圧となる。
　ところで、光通信システムや光情報処理システムにおいて用いられる光受信機は、ＧｅＰＤ光検出器の他に、トランスインピーダンスアンプ（ＴＩＡ）やリミッティングアンプ、デジタルシグナルプロセッサなど、電子回路が構成部品となる。
　図１は、従来の光受信機の電子回路の一例を示す図である。この電子回路において、ＴＩＡはＧｅＰＤと接続するアナログ電子回路である。図１において、光受信機は、ＧｅＰＤ１０１、ＴＩＡ１０２、ＤＣ電源１０３、ＧｅＰＤ１０１のカソードとＴＩＡ１０２を繋ぐパッド１０４、ＧｅＰＤ１０１のアノードとＴＩＡ１０２を繋ぐパッド１０５、ＤＣ電源１０３とＴＩＡ１０２を繋ぐパッド１０６、グランド（電位）１０９とをつなぐパッド１１０、シリコン光回路（シリコン光チップ）１１１とを備える。図１の例では、ＤＣ電源１０３とＧｅＰＤ１０１のカソードがパッド１０４～１０６を通して繋がっており、ＧｅＰＤ１０１のアノードはパッド１０５を通してＧｅＰＤ１０１から入力されるＲＦ信号を増幅するアンプ部分１１２と接続している。図１の例では、ＧｅＰＤ１０１にバイアスを与えるためにＴＩＡ１０２を通して電圧を印加する。
K. Takeda, T. Hiraki, T. Tsuchizawa, H. Nishi, R. Kou, H. Fukuda, T. Yamamoto, Y. Ishikawa, K. Wada, and K. Yamada, "Contributions of Franz.Keldysh and Avalanche Effects to Responsivity of a Germanium Waveguide Photodiode in the L-Band", IEEE Journal of Selected Topics in Quantum Electronics, vol.20, no.4, 2014.
　Ｌ帯でのＧｅＰＤ動作を目的とした時、従来の光受信機では、カソードへの電圧供給はパッド１０４から１０６を介して印加されるため、このパッド間の配線は５～１５Ｖ程度の耐圧を持つ必要がある。パッド１０４から１０６は単純に短絡されていることは一般的に少なく、静電気放電（ＥＳＤ：ｅｌｅｃｔｒｏ－ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）クランプ回路１０７やバイパスコンデンサ１０８などが接続されている。これらの素子は他のＤＣレベルを持ち、グランド（電位）１０９と接続されている。グランド（電位）１０９は接地されている場合が一般的である。従ってこれらの回路も同様に５～１５Ｖの耐圧を持つ必要がある。一般的にＥＳＤクランプ回路はダイオードやトランジスタを用いて作られるため、耐圧は回路のプロセスに依存する。ＧｅＰＤを用いた受信機のＴＩＡにはＳｉ ＣＭＯＳやＳｉＧｅ ＢｉＣＭＯＳといった比較的耐圧の低いプロセスが採用されることが多く、一般的なＧｅＰＤのカソードへの電圧供給用のパッド１０６の耐圧は３～４Ｖ程度である。従ってＬ帯での動作を行おうとした場合、電圧供給用のパッド１０６の耐圧を上回るため、クランプ回路１０７やバイパスコンデンサ１０８のような回路は破壊されてしまうという問題がある。
　本発明は、このような事情に鑑みなされたもので、直列および並列接続したＥＳＤクランプ回路群２０２やコンデンサ群２０１などのＥＳＤ保護回路を持つ光受信機を提供することにある。
　本開示の光受信機は、光検出器としてゲルマニウムを用いたフォトダイオードと、前記フォトダイオードのアノードとカソードに接続するトランスインピーダンスアンプとを備え、前記アノードまたは前記カソードと接続した配線のうちいずれか一方が外部と接続するためのパッドと接続し、前記パッドとアノードまたはカソードをつなぐ配線の間と、ＤＣ電源又はグランドとの間に、容量またはＥＳＤクランプ回路を直列に備え、前記容量または前記ＥＳＤクランプ回路は２つ以上直列または並列に接続されている、ことを特徴とする。
　本発明により、素子群（コンデンサ群）２０１，ＥＳＤクランプ回路群２０２の様に各々は耐圧が３～４Ｖ程度しかない素子を直列接続することによって、電圧を分散させ、素子群全体においては４～１５Ｖの駆動電圧にも耐えることが可能となる。また、直列にしただけでは素子群全体で見た容量が落ちる、閾値電圧が変わる、などＥＳＤ保護回路としての性能を劣化させてしまう。これを補うため、同一の直列素子群を並列に接続することによってＥＳＤ保護回路としての性能の劣化を防ぐことができる。
従来のＧｅＰＤとＴＩＡの接続図を示す。 本発明の光受信機の構成を示す図である。 実施例１の光受信機の構成を示す図である。 実施例２の光受信機の構成を示す図である。 実施例３の光受信機の構成を示す図である。 実施例４の光受信機の構成を示す図である。 実施例５の光受信機の構成を示す図である。 実施例６の光受信機の構成を示す図である。 実施例７の光受信機の構成を示す図である。
　以下、本発明の光検出器の形態について、好適例を用いて詳細に説明する。
　図３は図２におけるＥＳＤクランプ回路群２０２をツェナーダイオード群３０２で構成した例である。ツェナーダイオードはＥＳＤ対策に一般的に用いられるクランプ素子であり、ＤＣ電源１０３にＥＳＤストレスが加わると一気にＤＣ電源１０３と～グランド（電位）１０９との間に電流が流れ、図３におけるＧｅＰＤ１０１に高電圧がかかることを防ぐ。ＣＭＯＳやＳｉＧｅ ＢｉＣＭＯＳプロセスで作製されたツェナーダイオード単独では動作定格電圧を４～１５Ｖ以上に保つことは難しいため、直列に配列することで、各素子に掛かる電圧を分散させている。直列に並べるだけではＤＣ電源１０３～グランド（電位）１０９間の寄生抵抗値が上がってしまうため、並列に同様の素子を並べている。バイパスコンデンサ群２０１やツェナーダイオード群３０２はＴＩＡ１０２の中にあり、ＧｅＰＤ１０１のアノードカソード間（ＤＣ電源１０３～パッド１０５）に掛かる電圧が４～１５Ｖになってもコンデンサ群２０１，ツェナーダイオード群３０２がＥＳＤ保護回路として動作する。
　上述したツェナーダイオード群３０２における接続の直列数および並列数は、次のように定めることが望ましい。例えば、ＧｅＰＤ１０１の駆動電圧を８Ｖとし、ツェナーダイオード群における個々のツェナーダイオード３０２の耐圧を４Ｖとすると、８Ｖ／４Ｖ＝２で、ツェナーダイオード３０２の数を２個とする。すなわち、ツェナーダイオード３０２の直列数を２とすることができる。一方、並列数は、ＥＳＤ負荷電圧を分散して電力または電流破壊を防ぐように決定する。具体的には、ツェナーダイオード群３０２に流れる電流は並列数分の１になる。そして、想定するＥＳＤ負荷電圧に対して、ツェナーダイオードが保護回路として駆動したときに、電流定格を超えない電流の値となるように並列数を決定する。以下の各実施形態の回路における直列数および並列数も同様に決定することができる。
　ＥＳＤクランプ回路群はフォトダイオードのアノードとカソード間に逆バイアス４～１５Ｖの電位が掛かった時にも、クランプ動作しない。
　本実施例では、光検出器としてゲルマニウムを用いたフォトダイオード１０１と、フォトダイオード１０１のアノードとカソードとに接続するトランスインピーダンスアンプ１０２と、を備えた光受信機であって、トランスインピーダンスアンプ１０２は、外部と接続するためのパッド１０６と、素子群２０１と、素子群２０１と並列に接続したＥＳＤクランプ回路群３０２と、を備え、外部と接続するためのパッド１０６と、そのアノードまたはそのカソードとに接続した配線（ライン）は、素子群２０１を介してグランド１０９に接続し、その配線は、ＥＳＤクランプ回路群３０２を介してグランド１０９と接続し、素子群２０１の第１の容量と第２の容量とが直列に接続し、素子群２０１の第３の容量と第４の容量とが直列に接続し、その第１の容量及びその第２の容量とその第３の容量及びその第４の容量とが並列に接続し、かつ、ＥＳＤクランプ回路群３０２の第１のＥＳＤクランプ回路と第２のＥＳＤクランプ回路とが直列に接続し、そのＥＳＤクランプ回路群の第３のＥＳＤクランプ回路と第４のＥＳＤクランプ回路とが直列に接続し、その第１のＥＳＤクランプ回路及びその第２のＥＳＤクランプ回路とその第３のＥＳＤクランプ回路及びその第４のＥＳＤクランプ回路とが並列に接続する、ことを特徴とする光受信機が提供される。
　本発明の実施例に係る発明により、素子群（コンデンサ群）２０１，ＥＳＤクランプ回路群２０２の様に各々は耐圧が３～４Ｖ程度しかない素子を直列接続することによって、電圧を分散させ、素子群全体においては４～１５Ｖの駆動電圧にも耐えることが可能となる。また、直列にしただけでは素子群全体で見た容量が落ちる、閾値電圧が変わる、などＥＳＤ保護回路としての性能を劣化させてしまう。これを補うため、同一の直列素子群を並列に接続することによってＥＳＤ保護回路としての性能の劣化を防ぐことができる。
　図４は図２におけるＥＳＤクランプ回路群２０２を、逆行ダイオード群４０２で構成した例である。逆行ダイオード群４０２を構成するダイオードは数１００ｍＶ程度の小さい順バイアスにおいてはほぼ電流を流さないという特徴を持っている。逆行ダイオード群４０２はＤＣ電源１０３～グランド（電位）１０９において順方向のパスも持っているが、この間の電圧において、各素子に掛かる分圧が上述のほぼ電流が流れない範囲になるように設計することで、ＤＣ電源１０３～グランド（電位）１０９間に流れる電流を抑える事が出来る。一方でＤＣ電源１０３、グランド（電位）１０９、パッド１０５等にＥＳＤストレスがかかった場合は、逆行ダイオード群４０２の各素子に順バイアスがかかり、電流を逃すことが可能となる。逆行ダイオード群４０２の並列、直列数は２である必要は無い。
　図５は図２におけるＥＳＤクランプ回路群２０２をＮＦＥＴ群（ｎ型電界効果トランジスタ：ｎ―ｔｙｐｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）５０２で構成した例である。ＮＦＥＴはソースとドレインの接点間をシリサイドで保護する場合もある。ＮＦＥＴはソースとドレイン間で大きなＮＰＮを持ち、この間に高い電圧がかかると、逆バイアスがかかっている方のＮＰ（またはＰＮ）接合がツェナー動作をして電流が一気に流れる。結果、ＥＳＤクランプ回路として動作する。ゲートは浮いていても良いし、接地していても、電位を持っていても良い。ただし、ＮＦＥＴがｏｆｆになっている必要がある。ＮＦＥＴ群５０２の並列、直列数は２である必要は無い。ＮＦＥＴ群５０２はＰＦＥＴ（ｐ型電界効果トランジスタ：ｐ―ｔｙｐｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＰＮＰまたはＮＰＮのバイポーラトランジスタで構成されていても良い。
　ＥＳＤクランプ回路はソースとドレインを接続点とするＦＥＴ、またはコレクタとエミッタを接続点とするバイポーラトランジスタである。
　図６は図２におけるＥＳＤクランプ回路群２０２をＲＣトリガークランプ６０２で構成した例である。
　ＲＣトリガークランプ６０２は抵抗群６０４、容量群６０５、インバータ群６０３、ＮＦＥＴ群６０６で構成されており、各素子群は４～１５Ｖまで耐圧を高めるため、直列および並列化されている。ＮＦＥＴ群６０６は図の簡略化のために一つの素子で書いてあるが、実際にはＮＦＥＴ群６０７の様に直列、並列化されている。ＤＣ電源１０３にＥＳＤストレスがかかるとＮＦＥＴ群６０６がＯＮになり、電流がＤＣ電源１０３～グランド１０９間に逃れるようになっている。抵抗群６０４の抵抗値Ｒと容量群６０５の容量値 はインバータ群６０３が切り替わる速度をＣＲ時定数で決定する。ＮＦＥＴ群６０６はＰＦＥＴ、ＰＮＰまたはＮＰＮのバイポーラトランジスタ群で構成されていても良い。
　図７は、図２におけるＥＳＤクランプ回路群２０２をサイリスタ群７０２で構成した例である。各素子群は４～１５Ｖまで耐圧を高めるため、直列および並列化されている。各ゲートは浮いていても良いし、接地していても、電位を持っていても良い。ただし、サイリスタがｏｆｆになっている必要がある。サイリスタ群５０２の並列、直列数は２である必要は無い。
　図８は図２におけるバイパスコンデンサ２０１群、ＥＳＤクランプ回路群２０２をＴＩＡ１０２の中では無く、シリコン光回路（シリコン光チップ）１１１に集積した例である。ＤＣ電源１０９はシリコン光チップ１１１上に有るパッド８０１から接続される。並列および直列化した素子群は面積が大きくなるため、ＴＩＡ１０２に入れることが困難な場合がある。一般にＥＳＤクランプ回路やバイパスコンデンサは１００～１５０ｕｍピッチで配置された図１におけるパッド１０４，１０６，１１０の間に配置される。高い動作定格電圧を保つためには複数のトランジスタを直列および並列化しなければいけないため、上述のスペースに配置しきれない場合がある。これはＴＩＡ１０２に集積することが困難となる例である。シリコン光回路１１１がＴＩＡ１０２に比べ集積度が低く、面積に余裕がある場合は、バイパスコンデンサ２０１群、ＥＳＤクランプ回路群２０２をシリコン光回路１１１に集積することで、高い動作定格電圧を保ったままＴＩＡ１０２のレイアウトの自由度を上げることが可能となる。またＴＩＡ１０２とシリコン光チップ１１１を接続する際にも、ＧｅＰＤ１０１を保護することが可能となるため、実装工程においてもＥＳＤ保護が可能となる。
　フォトダイオード１０１と、トランスインピーダンスアンプ１０２は各々別のチップ上にあり、容量を含む素子群またはＥＳＤクランプ回路を含むＥＳＤクランプ回路群はフォトダイオード１０１と同一のチップ上にある。バイパスコンデンサ群、ＥＳＤクランプ回路群を同一のＳｉＰｈチップ上に集積しＴＩＡ１０２の面積拡大化を抑制することができる。
　ＥＳＤクランプ回路群２０２は、実施例２～５の構成を用いても良い。
　図９は図２におけるＴＩＡ１０２とシリコン光チップ１１１を1枚のチップ９０１上にモノリシック集積した例である。チップ間を繋いでいたパッドが消え、ＤＣ電源１０３、グランド１０９をつなぐパッド１０６，パッド１１０が外部とつながるパッドとなっている。他の実施例とは異なり、ＴＩＡ１０２とシリコン光チップ１１１を接続する行程が無くなるため、実装時におけるＥＳＤストレスが掛かる可能性が無くなり、実装工程におけるＧｅＰＤ破壊の可能性がゼロとなる。
　フォトダイオード１０１と、トランスインピーダンスアンプ１０２は同一のチップ上にある。フォトダイオード１０１をトランスインピーダンスアンプ１０２もＳｉＰｈに集積させ、接続時にＥＳＤストレスがかかる可能性がなくなるといった効果がある。
　ＥＳＤクランプ回路群はＲＣトリガークランプである。
　ＥＳＤクランプ回路群２０２は、実施例２～５の構成を用いても良い。

Claims (10)

  1. 　光検出器としてゲルマニウムを用いたフォトダイオードと、
    　前記フォトダイオードのアノードとカソードに接続するトランスインピーダンスアンプとを備え、
    　前記アノードまたは前記カソードと接続した配線のうちいずれか一方が外部と接続するためのパッドと接続し、
    　前記パッドとアノードまたはカソードをつなぐ配線の間と、ＤＣ電源又はグランドとの間に、容量またはＥＳＤクランプ回路を直列に備え、
    　前記容量または前記ＥＳＤクランプ回路は２つ以上直列または並列に接続されている、
    ことを特徴とする光受信機。
  2. 　前記フォトダイオードの駆動電圧の値と、前記２つ以上のＥＳＤクランプ回路における個々の前記ＥＳＤクランプ回路の耐圧の値との比により、前記ＥＳＤクランプ回路の直列数を決定し、
    　想定するＥＳＤ負荷電圧に対して、前記ＥＳＤクランプ回路が保護回路として駆動したときに、電流定格を超えない電流の値となるように並列数を決定し、前記２つ以上のＥＳＤクランプ回路に流れる前記電流は前記並列数分の１である、
    　ことを特徴とする請求項１に記載の光受信機。
  3. 　　前記容量と、ＥＳＤクランプ回路とが並列に接続し、
    　　前記外部と接続するためのパッドと、前記アノードまたは前記カソードとに接続した配線は、前記容量を介してグランドに接続し、
    　　前記配線は、前記ＥＳＤクランプ回路を介して前記グランドと接続し、
    　前記２つ以上の容量は、第１の容量と第２の容量と第３の容量と第４の容量からなり、
    　前記第１の容量と前記第２の容量とが直列に接続し、前記第３の容量と前記第４の容量とが直列に接続し、前記第１の容量及び前記第２の容量と前記第３の容量及び前記第４の容量とが並列に接続し、かつ、
    　前記２つ以上のＥＳＤクランプ回路は，第１のＥＳＤクランプ回路と第２のＥＳＤクランプ回路と第３のＥＳＤクランプ回路と第４のＥＳＤクランプ回路からなり、
    　前記第１のＥＳＤクランプ回路と前記第２のＥＳＤクランプ回路とが直列に接続し、前記第３のＥＳＤクランプ回路と前記第４のＥＳＤクランプ回路とが直列に接続し、前記第１のＥＳＤクランプ回路及び前記第２のＥＳＤクランプ回路と前記第３のＥＳＤクランプ回路及び前記第４のＥＳＤクランプ回路とが並列に接続する、
    　ことを特徴とする請求項１又は２に記載の光受信機。
  4. 　前記フォトダイオードと、前記トランスインピーダンスアンプは各々別のチップ上にあり、
    　前記容量または前記ＥＳＤクランプ回路は前記フォトダイオードと同じチップ上にある、
    ことを特徴とする請求項１乃至３いずれか一項に記載の光受信機。
  5. 　前記フォトダイオードと、前記トランスインピーダンスアンプは同一のチップ上にある、
    ことを特徴とする請求項１乃至３いずれか一項に記載の光受信機。
  6. 　前記ＥＳＤクランプ回路は前記フォトダイオードのアノードとカソード間に逆バイアス４～１５Ｖの電位が掛かった時にも、クランプ動作しない、
    ことを特徴とする請求項１乃至５いずれか一項に記載の光受信機。
  7. 　前記２つ以上のＥＳＤクランプ回路は、ダイオード群である、
    ことを特徴とする請求項６に記載の光受信機。
  8. 　前記２つ以上のＥＳＤクランプ回路はソースとドレインを接続点とする電界効果トランジスタ、またはコレクタとエミッタを接続点とするバイポーラトランジスタである、
    ことを特徴とする請求項６に記載の光受信機。
  9. 　前記２つ以上のＥＳＤクランプ回路はＲＣトリガークランプである、
    ことを特徴とする請求項６に記載の光受信機。
  10. 　前記２つ以上のＥＳＤクランプ回路はサイリスタ群である、
    ことを特徴とする請求項６に記載の光受信機。
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