WO2022009482A1 - パワー半導体モジュール及び電力変換装置 - Google Patents

パワー半導体モジュール及び電力変換装置 Download PDF

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WO2022009482A1
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power semiconductor
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gate
semiconductor element
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一也 岡田
誠次 岡
翔太 森崎
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Definitions

  • This disclosure relates to a power semiconductor module and a power conversion device.
  • Patent Document 1 discloses a power module including a first insulating substrate, a first semiconductor device, a second insulating substrate, a first columnar electrode, and a second columnar electrode. ing.
  • the first insulating substrate includes a first conductive layer.
  • the first semiconductor device is arranged on the first conductive layer.
  • One of the main electrodes of the first semiconductor device is connected to the first conductive layer.
  • the second insulating substrate is arranged above the first insulating substrate and facing the first semiconductor device.
  • the second insulating substrate includes a second conductive layer provided on the front surface of the second insulating substrate and a third conductive layer provided on the back surface of the second insulating substrate.
  • the first columnar electrode connects the first conductive layer and the second conductive layer.
  • the second columnar electrode connects the other of the main electrodes of the first semiconductor device to the third conductive layer.
  • the second conductive layer is one of a positive electrode pattern or a negative electrode pattern that supplies a voltage to the first semiconductor device.
  • the third conductive layer is the other of the positive electrode pattern or the negative electrode pattern that supplies voltage to the first semiconductor device.
  • the power semiconductor module needs to include a plurality of power semiconductor elements.
  • a plurality of power semiconductor elements are turned on, an excessive current flows through one of the plurality of power semiconductor elements, and one of the plurality of power semiconductor elements may be damaged. Therefore, the life of the power semiconductor module is short.
  • the present disclosure has been made in view of the above problems, and the purpose of the first aspect is to increase the power capacity of the power semiconductor module and extend the life of the power semiconductor module.
  • An object of the second aspect of the present disclosure is to increase the power capacity of the power converter and extend the life of the power converter.
  • the power semiconductor module of the present disclosure includes an insulating circuit board, a first power semiconductor element, a second power semiconductor element, and a printed wiring board.
  • the insulating circuit board includes an insulating plate including a first main surface and a conductive pattern provided on the first main surface of the insulating plate.
  • the first power semiconductor element includes a first emitter electrode and a first gate electrode.
  • the second power semiconductor element includes a second emitter electrode and a second gate electrode.
  • the printed wiring board is arranged so as to face the first main surface of the insulating board.
  • the printed wiring board includes an insulating board, an emitter conductive pattern, and a first gate conductive pattern.
  • the insulating substrate includes a second main surface and a third main surface opposite to the second main surface.
  • the first power semiconductor element and the second power semiconductor element are fixed to the conductive pattern.
  • the first emitter electrode and the second emitter electrode are electrically connected to the emitter conductive pattern.
  • the first gate electrode and the second gate electrode are electrically connected to the first gate conductive pattern.
  • the emitter conductive pattern is provided on the second main surface.
  • the first gate conductive pattern is provided on the third main surface, and is arranged along the first edge of the emitter conductive pattern in the plan view of the third main surface of the insulating substrate.
  • the power conversion device of the present disclosure includes a main conversion circuit that converts and outputs the input power, and a control circuit that outputs a control signal for controlling the main conversion circuit to the main conversion circuit.
  • the main conversion circuit has the power semiconductor module of the present disclosure.
  • the power semiconductor module of the present disclosure includes a second power semiconductor element in addition to the first power semiconductor element. Therefore, the power capacity of the power semiconductor module can be increased. Further, the first gate conductive pattern is arranged along the first edge of the emitter conductive pattern in the plan view of the third main surface of the insulating substrate. Therefore, at least a part of the fluctuation of the emitter voltage between the first power semiconductor element and the second power semiconductor element is canceled by the fluctuation of the gate voltage between the first power semiconductor element and the second power semiconductor element. The collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of the power semiconductor module can be extended.
  • the power conversion device of the present disclosure includes the power semiconductor module of the present disclosure. Therefore, according to the power conversion device of the present disclosure, it is possible to increase the power capacity of the power conversion device and extend the life of the power conversion device.
  • FIG. FIG. 5 is a schematic cross-sectional view taken along the cross-sectional line II-II shown in FIG. 1 of the power semiconductor module of the first embodiment.
  • FIG. 3 is a schematic cross-sectional view taken along the cross-sectional line III-III shown in FIG. 1 of the power semiconductor module of the first embodiment.
  • FIG. 5 is a schematic cross-sectional view taken along the cross-sectional line IV-IV shown in FIG. 1 of the power semiconductor module of the first embodiment.
  • It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of Embodiment 1.
  • FIG. It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of Embodiment 1.
  • FIG. It is an equivalent circuit diagram from the emitter control terminal to the 1st electrode terminal of the power semiconductor module of Embodiment 1 and the comparative example. It is a figure which shows the time waveform of the collector-emitter current which flows in the power semiconductor element when the power semiconductor element is turned on in the power semiconductor module of the comparative example. It is an equivalent circuit diagram from the gate control terminal to the gate electrode of the power semiconductor element of the power semiconductor module of Embodiment 1. FIG. It is a figure which shows the time waveform of the collector-emitter current which flows in the power semiconductor element when the power semiconductor element is turned on in the power semiconductor module of Embodiment 1. FIG.
  • FIG. 11 is a schematic partially enlarged cross-sectional view taken along the cross-sectional line XIII-XIII shown in FIG. 11 of the power semiconductor module of the first modification of the first embodiment.
  • FIG. 11 is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of the 2nd modification of Embodiment 1.
  • FIG. It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of the 2nd modification of Embodiment 1.
  • FIG. 5 is a schematic cross-sectional view taken along the cross-sectional line XXI-XXI shown in FIG.
  • FIG. 5 is a schematic cross-sectional view taken along the cross-sectional line XXII-XXII shown in FIG. 20 of the power semiconductor module of the second embodiment.
  • It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of Embodiment 2.
  • FIG. 2 It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of Embodiment 2.
  • FIG. 2 It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of the 1st modification of Embodiment 2.
  • FIG. It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of the 1st modification of Embodiment 2.
  • FIG. 5 is a schematic partially enlarged cross-sectional view taken along the cross-sectional line XXVII-XXVII shown in FIG. 25 of the power semiconductor module of the first modification of the second embodiment. It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of the 2nd modification of Embodiment 2.
  • FIG. It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of the 2nd modification of Embodiment 2.
  • FIG. It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of the 3rd modification of Embodiment 2.
  • FIG. It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of the 3rd modification of Embodiment 2.
  • FIG. 5 is a schematic partially enlarged cross-sectional view taken along the cross-sectional line XXVII-XXVII shown in FIG. 25 of the power semiconductor module of the first modification of the second embodiment.
  • FIG. It is
  • FIG. 3 is a schematic cross-sectional view of the power semiconductor module of the third embodiment in the cross-sectional line XXXV-XXXV shown in FIG. 34.
  • FIG. 3 is a schematic cross-sectional view of the power semiconductor module of the third embodiment in the cross-sectional line XXXVI-XXXVI shown in FIG. 34.
  • FIG. 3 is a schematic cross-sectional view taken along the cross-sectional line XL-XL shown in FIG. 39 of the power semiconductor module of the fourth embodiment.
  • FIG. 3 is a schematic cross-sectional view taken along the cross-sectional line XLI-XLI shown in FIG. 39 of the power semiconductor module of the fourth embodiment.
  • FIG. 3 is a schematic cross-sectional view taken along the cross-sectional line XLII-XLII shown in FIG.
  • FIG. 39 of the power semiconductor module of the fourth embodiment It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of Embodiment 4.
  • FIG. It is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of Embodiment 4.
  • FIG. It is a schematic plan view of the power semiconductor module of Embodiment 5.
  • FIG. 5 is a schematic cross-sectional view of the power semiconductor module of the fifth embodiment in the cross-sectional line XLVI-XLVI shown in FIG. 45.
  • FIG. 5 is a schematic cross-sectional view of the power semiconductor module of the fifth embodiment in the cross-sectional line XLVII-XLVII shown in FIG. 45.
  • FIG. 5 is a schematic cross-sectional view taken along the cross-sectional line LL shown in FIG. 49 of the power semiconductor module of the first modification of the fifth embodiment.
  • FIG. 5 is a schematic partial enlarged plan view of the printed wiring board included in the power semiconductor module of the 1st modification of Embodiment 5.
  • It is the schematic sectional drawing of the power semiconductor module of the 2nd modification of Embodiment 5. It is a block diagram which shows the structure of the power conversion system which concerns on Embodiment 6.
  • the power semiconductor module 1 of the first embodiment will be described with reference to FIGS. 1 to 6.
  • the power semiconductor module 1 mainly includes an insulating circuit board 10, power semiconductor elements 20a, 20b, 20c, a printed wiring board 30, and a conductive wire 50.
  • the power semiconductor module 1 may further include a conductive post 40, a first electrode terminal 42, a second electrode terminal 44, an emitter control terminal 46, and a gate control terminal 48.
  • the insulating circuit board 10 includes an insulating plate 12 and a conductive circuit pattern 13.
  • the insulating circuit board 10 may further include a base plate 11.
  • the insulating plate 12 includes the main surface 12a.
  • the main surface 12a of the insulating plate 12 extends in the first direction (x direction) and the second direction (y direction).
  • the insulating plate 12 is not particularly limited, but is an inorganic ceramic such as alumina (Al 2 O 3 ), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), silicon dioxide (SiO 2 ) or boron nitride (BN). It may be formed of a material.
  • the insulating plate 12 may be formed of a resin material in which at least one of fine particles and a filler is dispersed.
  • At least one of fine particles and filler for example, alumina (Al 2 O 3), aluminum nitride (AlN), silicon nitride (Si 3 N 4), silicon dioxide (SiO 2), boron nitride (BN), diamond (C ), Silicon carbide (SiC) or boron oxide (B 2 O 3 ) may be formed of an inorganic ceramic material, or may be formed of a resin material such as a silicone resin or an acrylic resin.
  • the resin in which at least one of the fine particles and the filler is dispersed is not particularly limited, but may be formed of an epoxy resin, a polyimide resin, a silicone resin, or an acrylic resin.
  • the conductive circuit pattern 13 is provided on the main surface 12a of the insulating plate 12.
  • the conductive circuit pattern 13 is made of a metal such as copper or aluminum.
  • the base plate 11 is provided on the main surface of the insulating plate 12 on the side opposite to the main surface 12a of the insulating plate 12.
  • the base plate 11 is made of a metal such as copper or aluminum.
  • the power semiconductor elements 20a, 20b, and 20c are power semiconductor elements such as an insulated gate bipolar transistor (IGBT) or a metal oxide semiconductor field effect transistor (MOSFET), respectively.
  • the power semiconductor elements 20a, 20b, and 20c each include a collector electrode 21, an emitter electrode 22, and a gate electrode 23, respectively.
  • the power semiconductor devices 20a, 20b, and 20c are mainly formed of silicon (Si) or a wide bandgap semiconductor material such as silicon carbide (SiC), gallium nitride (GaN), or diamond, respectively.
  • the power semiconductor elements 20a, 20b, and 20c are fixed to the conductive circuit pattern 13. Specifically, the collector electrodes 21 of the power semiconductor devices 20a, 20b, and 20c are bonded to the conductive circuit pattern 13 by using a conductive bonding member 15 such as a solder, a metal fine particle sintered body, or a conductive adhesive. There is.
  • the power semiconductor elements 20a, 20b, and 20c are electrically connected to the first emitter conductive pattern 33.
  • the emitter electrodes 22 of the power semiconductor devices 20a, 20b, and 20c are bonded to the first emitter conductive pattern 33 by using a conductive bonding member 25 such as a solder, a metal fine particle sintered body, or a conductive adhesive. Has been done.
  • the solder of the present specification is, for example, Sn-Ag-In-based solder, Sn-Ag-Cu-based solder, or the like.
  • the metal fine particle sintered body of the present specification is, for example, a silver nanoparticle sintered body.
  • the gate electrodes 23 of the power semiconductor elements 20a, 20b, 20c are electrically connected to the first gate conductive pattern 36.
  • the power semiconductor elements 20a, 20b, and 20c are electrically connected in parallel to each other.
  • the printed wiring board 30 is separated from the insulating circuit board 10 in the third direction (z direction) perpendicular to the first direction (x direction) and the second direction (y direction), and is the main component of the insulating plate 12. It is arranged so as to face the surface 12a.
  • the printed wiring board 30 includes an insulating substrate 31, a first emitter conductive pattern 33, a first gate conductive pattern 36, and a first collector conductive pattern 35.
  • the printed wiring board 30 may further include a first conductive pad 34, a second conductive pad 37, and a first conductive via 38.
  • the insulating substrate 31 is, for example, a glass epoxy base material or a glass composite base material.
  • the glass epoxy base material is formed by, for example, thermosetting a glass woven fabric impregnated with an epoxy resin.
  • the glass composite base material is formed by, for example, thermosetting a glass nonwoven fabric impregnated with an epoxy resin.
  • the insulating substrate 31 includes a main surface 31a and a main surface 31b on the opposite side of the main surface 31a.
  • the longitudinal direction of the insulating substrate 31 is the first direction (x direction)
  • the lateral direction of the insulating substrate 31 is the second direction (y direction).
  • the plan view of the main surface 31b of the insulating substrate 31 is the same as the plan view of the main surface 31a of the insulating substrate 31.
  • the lateral direction (y direction) of the insulating substrate 31 is perpendicular to the longitudinal direction (x direction) of the insulating substrate 31.
  • the main surface 31a and the main surface 31b extend in the first direction (x direction) and the second direction (y direction).
  • the longitudinal direction of the main surface 31a and the longitudinal direction of the main surface 31b are each in the first direction (x direction).
  • the lateral direction of the main surface 31a and the lateral direction of the main surface 31b are each a second direction (y direction).
  • the main surface 31a of the insulating substrate 31 faces the conductive circuit pattern 13.
  • the main surface 31a of the insulating substrate 31 faces the main surface 12a of the insulating plate 12.
  • the insulating substrate 31 includes an edge 31c, an edge 31d opposite to the edge 31c, an edge 31e, and an edge 31f opposite to the edge 31e.
  • the edge 31c of the insulating substrate 31 may extend along the longitudinal direction (first direction (x direction)) of the insulating substrate 31, and is the long side of the insulating substrate 31 in the plan view of the main surface 31b of the insulating substrate 31. It may be.
  • the edge 31d of the insulating substrate 31 may extend along the longitudinal direction (first direction (x direction)) of the insulating substrate 31, and is the long side of the insulating substrate 31 in the plan view of the main surface 31b of the insulating substrate 31. It may be.
  • the edge 31c and the edge 31d face each other in the lateral direction (second direction (y direction)) of the insulating substrate 31.
  • the edge 31e of the insulating substrate 31 connects the edge 31c and the edge 31d.
  • the edge 31e of the insulating substrate 31 may extend along the lateral direction (second direction (y direction)) of the insulating substrate 31, and is short of the insulating substrate 31 in a plan view of the main surface 31b of the insulating substrate 31. It may be a side.
  • the edge 31f of the insulating substrate 31 connects the edge 31c and the edge 31d.
  • the edge 31f of the insulating substrate 31 may extend along the lateral direction (second direction (y direction)) of the insulating substrate 31, and is short of the insulating substrate 31 in a plan view of the main surface 31b of the insulating substrate 31. It may be a side.
  • the edge 31e and the edge 31f face each other in the longitudinal direction (first direction (x direction)) of the insulating substrate 31.
  • the first emitter conductive pattern 33, the first gate conductive pattern 36, the first collector conductive pattern 35, the first conductive pad 34, and the second conductive pad 37 are formed of a metal such as copper or aluminum. There is.
  • the first emitter conductive pattern 33 and the first conductive pad 34 are provided on the main surface 31a.
  • the main surface 31a of the insulating substrate 31 provided with the first emitter conductive pattern 33 faces the conductive circuit pattern 13.
  • the main surface 31a of the insulating substrate 31 provided with the first emitter conductive pattern 33 faces the main surface 12a of the insulating plate 12.
  • the first emitter conductive pattern 33 and the first conductive pad 34 are separated from each other and electrically insulated from each other.
  • the first gate conductive pattern 36, the first collector conductive pattern 35, and the second conductive pad 37 are provided on the main surface 31b.
  • the first gate conductive pattern 36, the first collector conductive pattern 35, and the second conductive pad 37 are separated from each other and electrically insulated from each other.
  • the printed wiring board 30 is, for example, a double-sided copper-clad laminate.
  • the first emitter conductive pattern 33 extends in the first direction (x direction) and the second direction (y direction).
  • the longitudinal direction of the first emitter conductive pattern 33 is the first direction (x direction), and the lateral direction of the first emitter conductive pattern 33 is the second direction (y direction).
  • the first emitter conductive pattern 33 includes a first edge 33a extending along the longitudinal direction (first direction (x direction)) of the first emitter conductive pattern 33.
  • the first edge 33a of the first emitter conductive pattern 33 is arranged along the edge 31c of the insulating substrate 31.
  • the first edge 33a of the first emitter conductive pattern 33 extends in the longitudinal direction (first direction (x direction)) of the insulating substrate 31.
  • the first emitter conductive pattern 33 is connected to the first conductive via 38.
  • the first conductive via 38 penetrates the insulating substrate 31.
  • the first conductive via 38 electrically connects the first emitter conductive pattern 33 and the second conductive pad 37.
  • the first conductive via 38 is made of a metal such as copper or aluminum.
  • the first collector conductive pattern 35 extends in the first direction (x direction) and the second direction (y direction).
  • the longitudinal direction of the first collector conductive pattern 35 is the first direction (x direction), and the lateral direction of the first collector conductive pattern 35 is the second direction (y direction).
  • the first collector conductive pattern 35 is connected to the conductive post 40.
  • the conductive post 40 penetrates the printed wiring board 30.
  • the conductive post 40 is electrically connected to the conductive circuit pattern 13 and the first collector conductive pattern 35.
  • the conductive post 40 is made of a metal such as copper or aluminum.
  • the conductive post 40 supports the printed wiring board 30. Specifically, the conductive post 40 is fixed to the conductive circuit pattern 13 by using a conductive joining member (not shown) such as solder.
  • the conductive post 40 is fixed to the first collector conductive pattern 35 and the first conductive pad 34 by using a conductive joining member (not shown) such as solder.
  • the longitudinal direction of the first gate conductive pattern 36 is the first direction (x direction), and the lateral direction of the first gate conductive pattern 36 is the second direction (y direction).
  • the longitudinal direction of the first gate conductive pattern 36 is the first direction (x direction) in which the edge 31c of the insulating substrate 31 extends.
  • the longitudinal direction of the first gate conductive pattern 36 is the first direction (x direction) in which the first edge 33a of the first emitter conductive pattern 33 extends.
  • the first gate conductive pattern 36 is arranged along the edge 31c of the insulating substrate 31 in the plan view of the main surface 31b of the insulating substrate 31.
  • the first gate conductive pattern 36 is arranged along the first edge 33a of the first emitter conductive pattern 33 in a plan view of the main surface 31b of the insulating substrate 31.
  • the first gate conductive pattern 36 overlaps with the first edge 33a of the first emitter conductive pattern 33.
  • the center line of the first gate conductive pattern 36 in the lateral direction (second direction (y direction)) of the first gate conductive pattern 36 is the first. 1 It overlaps with the first edge 33a of the emitter conductive pattern 33.
  • the first width w g1 of the first gate conductive pattern 36 is the longitudinal direction (first direction (x direction)) of the first gate conductive pattern 36 in the plan view of the main surface 31b of the insulating substrate 31 among the first emitter conductive patterns 33. )) Is smaller than the width w e1 of the first portion 33p corresponding to the first gate conductive pattern 36.
  • the first width w g1 of the first gate conductive pattern 36 may be less than half the width w e1 of the first portion 33p of the first emitter conductive pattern 33, and the first portion of the first emitter conductive pattern 33.
  • the width w e1 of 33p may also be one-third or less of the width w e1 of 33p, may also be a quarter or less of the width w e1 of the first portion 33p of the first emitter conductive pattern 33, the first emitter conductive pattern 33 It may be less than one-fifth of the width w e1 of the first portion 33p of the above.
  • the first width w g1 of the first gate conductive pattern 36 is defined as the length of the first gate conductive pattern 36 in the lateral direction (second direction (y direction)) of the first gate conductive pattern 36.
  • the width w e1 of the first portion 33p of the first emitter conductive pattern 33 is the length of the first portion 33p of the first emitter conductive pattern 33 in the lateral direction (second direction (y direction)) of the first emitter conductive pattern 33. Defined as a conductor.
  • the inductance of the conductive pattern increases.
  • the first width w g1 of the first gate conductive pattern 36 is narrower than the width w e1 of the first portion 33p of the first emitter conductive pattern 33. Therefore, the parasitic inductances 65 and 66 (see FIG. 9) of the first gate conductive pattern 36 can be made larger than the parasitic inductances 60 and 61 (see FIG. 7) of the first emitter conductive pattern 33.
  • the conductive wire 47 is bonded to the emitter electrode 22 of the power semiconductor element 20a and the emitter control terminal 46.
  • the power semiconductor element 20a to which the conductive wire 47 is connected is a power semiconductor element most distal to the first electrode terminal 42 or the edge 31e of the insulating substrate 31 among the power semiconductor elements 20a, 20b, 20c.
  • the power semiconductor element 20a to which the conductive wire 47 is connected is a power semiconductor element most proximal to the edge 31f of the insulating substrate 31 among the power semiconductor elements 20a, 20b, 20c.
  • the conductive wire 47 is made of a metal such as gold, silver, copper or aluminum.
  • the emitter control terminal 46 is provided on, for example, an insulating block (not shown) placed on the base plate 11. An emitter voltage is supplied to the emitter control terminal 46 from the outside of the power semiconductor module 1.
  • the emitter control terminal 46 is made of a metal such as copper or aluminum.
  • the emitter control terminal 46 is connected to the emitter electrode 22 of the power semiconductor element 20a via a conductive wire 47.
  • the emitter control terminal 46 is connected to the emitter electrodes 22 of the power semiconductor devices 20b and 20c via the conductive wire 47, the emitter electrode 22 of the power semiconductor element 20a, and the first emitter conductive pattern 33.
  • the power semiconductor elements 20a, 20b, and 20c are arranged along the first edge 33a of the first emitter conductive pattern 33.
  • the power semiconductor elements 20a, 20b, and 20c are arranged along the first gate conductive pattern 36.
  • the power semiconductor elements 20a, 20b, and 20c are arranged along the edge 31c of the insulating substrate 31.
  • the longitudinal direction (first direction (x direction)) of the first gate conductive pattern 36 is the arrangement direction of the power semiconductor elements 20a, 20b, 20c (first direction (x direction)). )).
  • the arrangement direction (first direction (x direction)) of the power semiconductor elements 20a, 20b, 20c is the longitudinal direction (first direction (x direction)) of the insulating substrate 31. be.
  • the gate electrodes 23 of the power semiconductor elements 20a, 20b, 20c are exposed from the insulating substrate 31 (printed wiring board 30).
  • the conductive wire 50 is bonded to the gate electrode 23 of the power semiconductor elements 20a, 20b, 20c and the first gate conductive pattern 36.
  • the conductive wire 50 is made of a metal such as gold, silver, copper or aluminum.
  • the gate electrodes 23 of the power semiconductor elements 20a, 20b, and 20c are electrically connected to the first gate conductive pattern 36 via the conductive wire 50.
  • the conductive wire 49 is bonded to the first gate conductive pattern 36 and the gate control terminal 48.
  • the conductive wire 49 is made of a metal such as gold, silver, copper or aluminum.
  • the first gate conductive pattern 36 is electrically connected to the gate control terminal 48 via the conductive wire 49.
  • a gate voltage is supplied to the gate control terminal 48 from the outside of the power semiconductor module 1.
  • the gate control terminal 48 is provided, for example, on an insulating block (not shown) placed on the base plate 11.
  • the gate control terminal 48 is made of a metal such as copper or aluminum.
  • the gate control terminal 48 is electrically connected to the gate electrodes 23 of the power semiconductor elements 20a, 20b, 20c via the conductive wire 49, the first gate conductive pattern 36, and the conductive wire 50.
  • An emitter-gate voltage is supplied between the emitter control terminal 46 and the gate control terminal 48 from the outside of the power semiconductor module 1. Depending on the emitter-gate voltage, the power semiconductor devices 20a, 20b, 20c are switched between the on state and the off state.
  • the first electrode terminal 42 and the second electrode terminal 44 are made of a metal such as copper or aluminum, for example. In a plan view of the main surface 31b of the insulating substrate 31, the first electrode terminal 42 and the second electrode terminal 44 are arranged on the edge 31e of the insulating substrate 31.
  • the first electrode terminal 42 is fixed to the second conductive pad 37 by using a conductive joining member 43 such as solder. As shown in FIG. 3, the first electrode terminal 42 is connected to the power semiconductor elements 20a, 20b, 20c via the second conductive pad 37, the first conductive via 38, the first emitter conductive pattern 33, and the conductive bonding member 25. It is electrically connected to the emitter electrode 22 of the above.
  • the first electrode terminal 42 functions as an emitter electrode terminal.
  • the second electrode terminal 44 is fixed to the first collector conductive pattern 35 by using a conductive joining member 45 such as solder. As shown in FIGS. 3 and 4, the second electrode terminal 44 has the power semiconductor elements 20a, 20b, 20c via the first collector conductive pattern 35, the conductive post 40, the conductive circuit pattern 13, and the conductive joining member 15. It is electrically connected to the collector electrode 21 of the above.
  • the second electrode terminal 44 functions as a collector electrode terminal.
  • a part of the conductive circuit pattern 13 functions as a collector conductive pattern. That is, the conductive circuit pattern 13 includes a collector conductive pattern.
  • the operation of the power semiconductor module 1 of the present embodiment will be described with reference to FIGS. 5 to 10 in comparison with the power semiconductor module of the comparative example.
  • the first gate conductive pattern 36 is the first edge of the first emitter conductive pattern 33 in the plan view of the main surface 31b of the insulating substrate 31. Not arranged along 33a.
  • the gate-emitter voltage applied to each of the power semiconductor devices 20a, 20b, 20c (that is, the difference between the gate voltage applied to the gate control terminal 48 and the emitter voltage applied to the emitter control terminal 46).
  • the power semiconductor elements 20a, 20b, and 20c are turned on by making the voltage larger than the threshold voltage.
  • the main current 55 is from the second electrode terminal 44 to the first collector conductive pattern 35, the conductive post 40, the conductive circuit pattern 13, the power semiconductor elements 20a, 20b, 20c, the first emitter conductive pattern 33, the first conductive via 38, and the like. It flows through the second conductive pad 37 to the first electrode terminal 42.
  • the main current 55 flows in the order of the power semiconductor element 20a, the power semiconductor element 20b, and the power semiconductor element 20c.
  • the edge of the conductive pattern is the part of the conductive pattern where the most current flows. Therefore, as shown in FIGS. 5 and 6, the main current 55 flows along the first edge 33a proximal to the power semiconductor elements 20a, 20b, 20c of the first emitter conductive pattern 33.
  • the main current 55 flowing through the first emitter conductive pattern 33 forms a magnetic flux ⁇ around the main current 55 (for example, in the first emitter conductive pattern 33).
  • the main current 55 increases with time (see FIG. 8 or 10), and the magnetic flux ⁇ formed by the main current 55 also increases with time.
  • the first emitter conductive pattern 33 has parasitic inductances 60 and 61. Therefore, the time change d ⁇ / dt of the magnetic flux ⁇ formed by the main current 55 flowing along the first edge 33a of the first emitter conductive pattern 33 is the first induced electromotive force 62, 63 (1st induced electromotive force 62, 63) in the first emitter conductive pattern 33. (See FIG. 7).
  • the first induced electromotive force 62, 63 fluctuates the emitter voltage among the power semiconductor elements 20a, 20b, 20c.
  • the first induced electromotive forces 62 and 63 are the first gate-emitter voltage V gea of the power semiconductor element 20a, the second gate-emitter voltage V geb of the power semiconductor element 20b, and the third gate of the power semiconductor element 20c.
  • the voltage between emitters V gec and the voltage V gec are made different from each other.
  • the collector-emitter current of one of the power semiconductor devices 20a, 20b, and 20c of the power semiconductor device 20c rapidly increases.
  • the collector-emitter current of the power semiconductor device 20c is higher than that of the collector-emitter current I cea of the power semiconductor device 20a and the collector-emitter current I ceb of the power semiconductor device 20b. I cec surges.
  • the collector-emitter current Icec of the power semiconductor element 20c exceeds the rated current of the power semiconductor element 20c, and the power semiconductor element 20c is destroyed.
  • the life of the power semiconductor module of the comparative example is relatively short.
  • the first gate conductive pattern 36 is arranged along the first edge 33a of the first emitter conductive pattern 33 in the plan view of the main surface 31b of the insulating substrate 31. Has been done. Therefore, the main current 55 flowing through the first emitter conductive pattern 33 also forms a magnetic flux ⁇ in the first gate conductive pattern 36.
  • the first gate conductive pattern 36 has parasitic inductances 65 and 66.
  • the time variation d ⁇ / dt of the magnetic flux ⁇ formed by the main current 55 flowing along the first edge 33a of the first emitter conductive pattern 33 is the second induced electromotive force 67,68 (FIG. 9) in the first gate conductive pattern 36. See).
  • the second induced electromotive force 67, 68 fluctuates the gate voltage between the power semiconductor elements 20a, 20b, 20c.
  • the fluctuation of the gate voltage between the power semiconductor elements 20a, 20b and 20c cancels at least a part of the fluctuation of the emitter voltage between the power semiconductor elements 20a, 20b and 20c.
  • the fluctuation of the gate voltage between the power semiconductor elements 20a, 20b and 20c completely cancels the fluctuation of the emitter voltage between the power semiconductor elements 20a, 20b and 20c.
  • the difference between the second gate-emitter voltage V gea of the power semiconductor device 20b and the first gate-emitter voltage V gea of the power semiconductor device 20a is reduced.
  • the difference between the third gate-emitter voltage V gec of the power semiconductor element 20c and the second gate-emitter voltage V geb of the power semiconductor element 20b is reduced.
  • the first gate-emitter voltage V gea of the power semiconductor device 20a, the second gate-emitter voltage V geb of the power semiconductor device 20b, and the third gate-emitter voltage V gec of the power semiconductor device 20c. are equal to each other.
  • the parasitic inductances 65 and 66 of the first gate conductive pattern 36 are made larger than the parasitic inductances 60 and 61 of the first emitter conductive pattern 33.
  • the parasitism of the first gate conductive pattern 36 The inductances 65 and 66 can be made larger than the parasitic inductances 60 and 61 of the first emitter conductive pattern 33.
  • the fluctuation of the gate voltage between the power semiconductor elements 20a, 20b and 20c can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20a, 20b and 20c. Fluctuations between the first gate-emitter voltage V gea of the power semiconductor device 20a, the second gate-emitter voltage V geb of the power semiconductor device 20b, and the third gate-emitter voltage V gec of the power semiconductor device 20c. It can be made even smaller.
  • the first gate conductive pattern 36 is the first emitter conductive pattern 33. It may be separated from one edge 33a.
  • the distance d 1 is 3.0 mm or less. Therefore, the fluctuation of the gate voltage between the power semiconductor elements 20a, 20b, and 20c increases. The fluctuation of the gate voltage between the power semiconductor elements 20a, 20b and 20c can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20a, 20b and 20c. The collector-emitter current of the power semiconductor elements 20a, 20b, and 20c is prevented from suddenly increasing. The life of the power semiconductor module 1 can be extended.
  • the first center line and the first emitter conductive pattern 33 in the lateral direction (second direction (y direction)) of the first gate conductive pattern 36 The second maximum distance d 2 between them is 7 times or less the thickness T of the insulating substrate 31. Therefore, the fluctuation of the gate voltage between the power semiconductor elements 20a, 20b, and 20c increases. The fluctuation of the gate voltage between the power semiconductor elements 20a, 20b and 20c can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20a, 20b and 20c. The collector-emitter current of the power semiconductor elements 20a, 20b, and 20c is prevented from suddenly increasing. The life of the power semiconductor module 1 can be extended.
  • the third maximum distance d 3 between the first gate conductive pattern 36 and the first emitter conductive pattern 33 is the thickness T of the insulating substrate 31. It is less than 5 times. Therefore, the fluctuation of the gate voltage between the power semiconductor elements 20a, 20b, and 20c increases. The fluctuation of the gate voltage between the power semiconductor elements 20a, 20b and 20c can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20a, 20b and 20c. The collector-emitter current of the power semiconductor elements 20a, 20b, and 20c is prevented from suddenly increasing. The life of the power semiconductor module 1 can be extended.
  • the first emitter conductive pattern 33 is provided with the first slit 33s along the first edge 33a of the first emitter conductive pattern 33. ing.
  • the outer edge of the first slit 33s is also the edge of the first emitter conductive pattern 33.
  • the main current 55 flowing through the first emitter conductive pattern 33 is applied to the first region of the first emitter conductive pattern 33 between the first edge 33a and the first slit 33s of the first emitter conductive pattern 33. It flows intensively.
  • the magnetic flux ⁇ formed by the main current 55 in the first gate conductive pattern 36 increases.
  • the magnitude of the time change d ⁇ / dt of the magnetic flux ⁇ in the first gate conductive pattern 36 increases.
  • the magnitude of the second induced electromotive force 67,68 (see FIG. 9) generated in the first gate conductive pattern 36 increases. Fluctuations in the gate voltage between the power semiconductor devices 20a, 20b, and 20c increase. The fluctuation of the gate voltage between the power semiconductor elements 20a, 20b and 20c can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20a, 20b and 20c. The collector-emitter current of the power semiconductor elements 20a, 20b, and 20c is prevented from suddenly increasing. The life of the power semiconductor module 1 can be extended.
  • the first width w g1 of the first gate conductive pattern 36 is the first edge 33a and the first slit 33s of the first emitter conductive pattern 33 among the first emitter conductive patterns 33. It may be narrower than the second width w r1 of the first region between and.
  • the second width w r1 of the first region of the first emitter conductive pattern 33 is the length of the first region of the first emitter conductive pattern 33 in the lateral direction (second direction (y direction)) of the first gate conductive pattern 36. Defined as a conductor.
  • the first width w g1 of the first gate conductive pattern 36 is the first emitter conductive pattern among the first emitter conductive patterns 33. It is wider than the second width w r1 of the first region between the first edge 33a of 33 and the first slit 33s.
  • the magnetic flux ⁇ formed by the main current 55 in the first gate conductive pattern 36 increases.
  • the magnitude of the second induced electromotive force 67, 68 (see FIG. 9) generated in the first gate conductive pattern 36 increases. Fluctuations in the gate voltage between the power semiconductor devices 20a, 20b, and 20c increase.
  • the fluctuation of the gate voltage between the power semiconductor elements 20a, 20b and 20c can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20a, 20b and 20c.
  • the collector-emitter current of the power semiconductor elements 20a, 20b, and 20c is prevented from suddenly increasing. The life of the power semiconductor module 1 can be extended.
  • a portion 33h is provided.
  • at least one of the power semiconductor elements 20a, 20b, 20c corresponding to at least one first retracting portion 33h is the first emitter in at least one first retracting portion 33h. It may be exposed from the conductive pattern 33.
  • At least one first retracting portion 33h increases the distance between the main current 55b flowing through the first emitter conductive pattern 33 and the first gate conductive pattern 36. At least one first retracting portion 33h reduces the magnetic flux ⁇ formed by the main current 55 in the first gate conductive pattern 36. At least one first retracting portion 33h reduces the magnitude of the second induced electromotive force 67,68 (see FIG. 9) generated in the first gate conductive pattern 36, and is between the power semiconductor elements 20a, 20b, and 20c. Reduces fluctuations in the gate voltage of. The at least one first retracting portion 33h prevents the fluctuation of the gate voltage between the power semiconductor elements 20a, 20b and 20c from excessively canceling the fluctuation of the emitter voltage between the power semiconductor elements 20a, 20b and 20c.
  • At least one first retracting portion 33h may be a plurality of first retracting portions 33h.
  • the plurality of first retracting portions 33h are provided on the first edge 33a of the first emitter conductive pattern 33 so as to correspond to the power semiconductor elements 20a, 20b, and 20c, respectively.
  • the power semiconductor elements 20a, 20b, 20c may be exposed from the first emitter conductive pattern 33 in the plurality of first retracting portions 33h.
  • the plurality of first retreating portions 33h prevent the fluctuation of the gate voltage between the power semiconductor elements 20a, 20b and 20c from excessively canceling the fluctuation of the emitter voltage between the power semiconductor elements 20a, 20b and 20c.
  • the power semiconductor module 1 of the present embodiment includes an insulating circuit substrate 10, a first power semiconductor element (for example, a power semiconductor element 20a), a second power semiconductor element (for example, a power semiconductor element 20c), and a printed wiring substrate. 30 and are provided.
  • the insulating circuit board 10 includes an insulating plate 12 including a first main surface (main surface 12a) and a conductive circuit pattern 13 provided on the first main surface of the insulating plate 12.
  • the first power semiconductor element includes a first emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20a) and a first gate electrode (for example, the gate electrode 23 of the power semiconductor element 20a).
  • the second power semiconductor element includes a second emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20c) and a second gate electrode (for example, the gate electrode 23 of the power semiconductor element 20c).
  • the printed wiring board 30 is arranged so as to face the first main surface of the insulating plate 12.
  • the printed wiring board 30 includes an insulating substrate 31, a first emitter conductive pattern 33, and a first gate conductive pattern 36.
  • the insulating substrate 31 includes a second main surface (for example, the main surface 31a) and a third main surface (for example, the main surface 31b) opposite to the second main surface.
  • the first power semiconductor element and the second power semiconductor element are fixed to the conductive circuit pattern 13.
  • the first emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20a) and the second emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20c) are electrically connected to the first emitter conductive pattern 33.
  • the first gate electrode (for example, the gate electrode 23 of the power semiconductor element 20a) and the second gate electrode (for example, the gate electrode 23 of the power semiconductor element 20c) are electrically connected to the first gate conductive pattern 36.
  • the first emitter conductive pattern 33 is provided on the second main surface (for example, the main surface 31a).
  • the first gate conductive pattern 36 is provided on the third main surface (for example, the main surface 31b), and is the first emitter in a plan view of the third main surface (for example, the main surface 31b) of the insulating substrate 31. It is arranged along the first edge 33a of the conductive pattern 33.
  • the power semiconductor module 1 includes a second power semiconductor element (for example, a power semiconductor element 20c) in addition to a first power semiconductor element (for example, a power semiconductor element 20a). Therefore, the power capacity of the power semiconductor module 1 can be increased.
  • a second power semiconductor element for example, a power semiconductor element 20c
  • a first power semiconductor element for example, a power semiconductor element 20a
  • the first gate conductive pattern 36 is arranged along the first edge 33a of the first emitter conductive pattern 33 in a plan view of the third main surface (for example, the main surface 31b) of the insulating substrate 31. Therefore, the main current 55 flowing through the first emitter conductive pattern 33 forms a magnetic flux ⁇ not only in the first emitter conductive pattern 33 but also in the first gate conductive pattern 36.
  • the time change d ⁇ / dt of the magnetic flux ⁇ at the time of turn-on of the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) is first in the first emitter conductive pattern 33. Induced electromotive forces 62,63 (see FIG. 7) are generated, and second induced electromotive forces 67,68 (see FIG. 9) are generated in the first gate conductive pattern 36.
  • the first induced electromotive force 62, 63 generated in the first emitter conductive pattern 33 is between a first power semiconductor element (for example, a power semiconductor element 20a) and a second power semiconductor element (for example, a power semiconductor element 20c). It causes fluctuations in the emitter voltage.
  • the second induced electromotive force 67,68 (see FIG. 9) generated in the first gate conductive pattern 36 causes a variation in the gate voltage between the first power semiconductor element and the second power semiconductor element. At least a part of the fluctuation of the emitter voltage between the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) is the first power semiconductor element and the second power. It is canceled by the fluctuation of the gate voltage between the semiconductor element and the device.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of the power semiconductor module 1 can be extended.
  • the first gate conductive pattern 36 and the first emitter conductive pattern 33 in the cross section perpendicular to the first longitudinal direction (first direction (x direction)) of the first gate conductive pattern 36.
  • the first maximum distance d 1 between and is 3.0 mm or less.
  • the first power semiconductor element for example, the power semiconductor element 20a
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the first power semiconductor element and the second power semiconductor element.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of the power semiconductor module 1 can be extended.
  • the first lateral direction (first direction (x direction)) of the first gate conductive pattern 36 is 7 times or less the thickness T of the insulating substrate 31.
  • the first power semiconductor element for example, the power semiconductor element 20a
  • the second power semiconductor element for example, the power semiconductor element 20c
  • the third gate conductive pattern 36 and the first emitter conductive pattern 33 are located in the plan view of the third main surface (for example, the main surface 31b) of the insulating substrate 31.
  • the maximum distance d 3 is 5 times or less the thickness T of the insulating substrate 31.
  • the third maximum distance d 3 is 5 times or less the thickness T of the insulating substrate 31, the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c)
  • the fluctuation of the gate voltage between increases.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the first power semiconductor element and the second power semiconductor element.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of the power semiconductor module 1 can be extended.
  • the first gate conductive pattern 36 is the first edge 33a of the first emitter conductive pattern 33. It overlaps with.
  • the magnetic flux ⁇ formed by the main current 55 flowing through the first emitter conductive pattern 33 in the first gate conductive pattern 36 increases.
  • the fluctuation of the gate voltage between the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) increases.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the first power semiconductor element and the second power semiconductor element.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of the power semiconductor module 1 can be extended.
  • the lateral direction (second direction (y direction)) of the first gate conductive pattern 36 in the plan view of the third main surface (for example, the main surface 31b) of the insulating substrate 31, the lateral direction (second direction (y direction)) of the first gate conductive pattern 36.
  • the center line of the first gate conductive pattern 36 in the above overlaps with the first edge 33a of the first emitter conductive pattern 33.
  • the magnetic flux ⁇ formed in the first gate conductive pattern 36 by the main current 55 flowing through the first emitter conductive pattern 33 further increases.
  • the fluctuation of the gate voltage between the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) increases.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the first power semiconductor element and the second power semiconductor element.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of the power semiconductor module 1 can be extended.
  • the first emitter conductive pattern 33 is provided with a first slit 33s along the first edge 33a of the first emitter conductive pattern 33.
  • the main current 55 flowing through the first emitter conductive pattern 33 is concentrated in the first region of the first emitter conductive pattern 33 between the first edge 33a and the first slit 33s of the first emitter conductive pattern 33. It flows.
  • the magnetic flux ⁇ formed by the main current 55 flowing through the first emitter conductive pattern 33 in the first gate conductive pattern 36 increases.
  • the fluctuation of the gate voltage between the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) increases. This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the first power semiconductor element and the second power semiconductor element.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of the power semiconductor module 1 can be extended.
  • the first width w g1 of the first gate conductive pattern 36 is the first edge 33a and the first slit 33s of the first emitter conductive pattern 33 among the first emitter conductive patterns 33. It is wider than the second width w r1 of the first region between and.
  • the magnetic flux ⁇ formed by the main current 55 flowing through the first emitter conductive pattern 33 in the first gate conductive pattern 36 increases.
  • the fluctuation of the gate voltage between the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) increases.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the first power semiconductor element and the second power semiconductor element.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of the power semiconductor module 1 can be extended.
  • At least one first retracting portion 33h recessed from the first edge 33a is provided on the first edge 33a of the first emitter conductive pattern 33.
  • At least one first retracting portion 33h reduces the magnetic flux ⁇ formed in the first gate conductive pattern 36 by the main current 55 flowing through the first emitter conductive pattern 33.
  • the fluctuation of the gate voltage between the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) is the first power. It prevents the fluctuation of the emitter voltage between the semiconductor element and the second power semiconductor element from being excessively canceled.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of the power semiconductor module 1 can be extended.
  • At least one first retracting portion 33h is a plurality of first retracting portions 33h.
  • the plurality of first retracting portions 33h of the first emitter conductive pattern 33 correspond to the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c). It is provided on the first edge 33a.
  • the plurality of first retracting portions 33h reduce the magnetic flux ⁇ formed in the first gate conductive pattern 36 by the main current 55 flowing through the first emitter conductive pattern 33.
  • the fluctuation of the gate voltage between the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) causes the fluctuation of the gate voltage to be the first power semiconductor. It prevents the fluctuation of the emitter voltage between the element and the second power semiconductor element from being excessively canceled.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of the power semiconductor module 1 can be extended.
  • the first edge 33a and the first gate conductive pattern 36 of the first emitter conductive pattern 33 are a first power semiconductor element (for example, a power semiconductor element 20a) and a second power semiconductor. It is arranged along an element (for example, a power semiconductor element 20c). Therefore, the electrical connection between the gate electrode 23 of the first power semiconductor element and the second power semiconductor element and the first gate conductive pattern 36 becomes easy. The electrical connection between the emitter electrode 22 of the first power semiconductor element and the second power semiconductor element and the first emitter conductive pattern 33 becomes easy.
  • the second main surface (for example, the main surface 31a) of the insulating substrate 31 faces the conductive circuit pattern 13. Therefore, the power capacity of the power semiconductor module 1 can be increased, and the life of the power semiconductor module 1 can be extended.
  • the first width w g1 of the first gate conductive pattern 36 is the third in the plan view of the third main surface (for example, the main surface 31b) of the first emitter conductive pattern 33. It is smaller than the width w e1 of the first portion 33p corresponding to the first gate conductive pattern 36 in the first longitudinal direction (x direction) of the one gate conductive pattern 36.
  • the parasitic inductances 65 and 66 of the first gate conductive pattern 36 can be made larger than the parasitic inductances 60 and 61 of the first emitter conductive pattern 33.
  • the fluctuation of the gate voltage between the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) increases.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the first power semiconductor element and the second power semiconductor element.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing.
  • the life of the power semiconductor module 1 can be extended. Further, the adverse effect of noise generated during the switching operation of the first power semiconductor element and the second power semiconductor element on the first gate conductive pattern 36 can be reduced.
  • Embodiment 2 The power semiconductor module 1e of the second embodiment will be described with reference to FIGS. 20 to 24.
  • the power semiconductor module 1e of the present embodiment has the same configuration as the power semiconductor module 1 of the first embodiment, but is mainly different in the following points.
  • the power semiconductor module 1e further includes power semiconductor elements 20d, 20e, 20f, a conductive post 40e, and a conductive wire 50e.
  • the printed wiring board 30 further includes a second gate conductive pattern 36b and a first conductive pad 34e.
  • the printed wiring board 30 may further include a third gate conductive pattern 36c.
  • the power semiconductor elements 20d, 20e, and 20f are power semiconductor elements such as an insulated gate bipolar transistor (IGBT) or a metal oxide semiconductor field effect transistor (MOSFET), respectively.
  • the power semiconductor elements 20d, 20e, and 20f each include an emitter electrode 22, a gate electrode 23, and a collector electrode 21, respectively.
  • the power semiconductor devices 20d, 20e, and 20f are mainly formed of silicon (Si) or a wide bandgap semiconductor material such as silicon carbide (SiC), gallium nitride (GaN), or diamond, respectively.
  • the power semiconductor elements 20d, 20e, and 20f are fixed to the conductive circuit pattern 13. Specifically, the collector electrodes 21 of the power semiconductor devices 20d, 20e, and 20f are bonded to the conductive circuit pattern 13 by using a conductive bonding member 15 such as a solder, a metal fine particle sintered body, or a conductive adhesive. There is.
  • the emitter electrodes 22 of the power semiconductor elements 20d, 20e, and 20f are electrically connected to the first emitter conductive pattern 33. Specifically, the emitter electrodes 22 of the power semiconductor devices 20d, 20e, and 20f are bonded to the first emitter conductive pattern 33 by using a conductive bonding member 25 such as a solder, a metal fine particle sintered body, or a conductive adhesive.
  • the gate electrodes 23 of the power semiconductor elements 20d, 20e, 20f are electrically connected to the first gate conductive pattern 36.
  • the power semiconductor elements 20d, 20e, and 20f are electrically connected in parallel to each other.
  • the power semiconductor elements 20a, 20b, 20c and the power semiconductor elements 20d, 20e, 20f are electrically connected in parallel to each other.
  • the numbers of the power semiconductor elements 20a, 20b, 20c, 20d, 20e, 20f included in the power semiconductor module 1e of the present embodiment are the power semiconductor elements 20a, 20b, 20c included in the power semiconductor module 1 of the first embodiment. More than the number of.
  • the power semiconductor module 1e of the present embodiment has a larger current capacity than the power semiconductor module 1 of the first embodiment. Therefore, the power semiconductor module 1e of the present embodiment includes more conductive posts 40 and 40e than the power semiconductor module 1 of the first embodiment. Specifically, the power semiconductor module 1e further includes a conductive post 40e in addition to the conductive post 40.
  • the first conductive pad 34e is provided on the main surface 31a of the insulating substrate 31.
  • the first conductive pad 34e is separated from the first emitter conductive pattern 33 and the first conductive pad 34, and is electrically insulated from the first emitter conductive pattern 33 and the first conductive pad 34.
  • the first conductive pad 34e is made of a metal such as copper or aluminum.
  • the first collector conductive pattern 35 is connected to the conductive post 40e.
  • the conductive post 40e penetrates the printed wiring board 30.
  • the conductive post 40e is electrically connected to the conductive circuit pattern 13 and the first collector conductive pattern 35.
  • the conductive post 40e is made of a metal such as copper or aluminum.
  • the conductive post 40e supports the printed wiring board 30. Specifically, the conductive post 40e is fixed to the conductive circuit pattern 13 by using a conductive joining member (not shown) such as solder.
  • the conductive post 40e is fixed to the first collector conductive pattern 35 and the first conductive pad 34e by using a conductive joining member (not shown) such as solder.
  • the first emitter conductive pattern 33 includes a second edge 33b extending along the longitudinal direction (first direction (x direction)) of the first emitter conductive pattern 33.
  • the second edge 33b of the first emitter conductive pattern 33 is arranged along the edge 31d of the insulating substrate 31.
  • the second edge 33b of the first emitter conductive pattern 33 extends in the longitudinal direction (first direction (x direction)) of the insulating substrate 31.
  • the second edge 33b of the first emitter conductive pattern 33 faces the first edge 33a of the first emitter conductive pattern 33 in the lateral direction (second direction (y direction)) of the first emitter conductive pattern 33. ..
  • the second gate conductive pattern 36b is provided on the main surface 31b.
  • the second gate conductive pattern 36b is made of a metal such as copper or aluminum.
  • the second gate conductive pattern 36b is separated from the first collector conductive pattern 35 and the second conductive pad 37, and is electrically insulated from the first collector conductive pattern 35 and the second conductive pad 37. ..
  • the longitudinal direction of the second gate conductive pattern 36b is the first direction (x direction), and the lateral direction of the second gate conductive pattern 36b is the second direction (y direction).
  • the longitudinal direction of the second gate conductive pattern 36b is the first direction (x direction) in which the edge 31d of the insulating substrate 31 extends.
  • the longitudinal direction of the second gate conductive pattern 36b is the first direction (x direction) in which the second edge 33b of the first emitter conductive pattern 33 extends.
  • the second gate conductive pattern 36b is arranged along the edge 31d of the insulating substrate 31.
  • the second gate conductive pattern 36b is arranged along the second edge 33b of the first emitter conductive pattern 33 opposite to the first edge 33a in the plan view of the main surface 31b of the insulating substrate 31.
  • the second gate conductive pattern 36b overlaps with the second edge 33b of the first emitter conductive pattern 33.
  • the second center line of the second gate conductive pattern 36b in the lateral direction (second direction (y direction)) of the second gate conductive pattern 36b is , It overlaps with the second edge 33b of the first emitter conductive pattern 33.
  • the third width w g2 of the second gate conductive pattern 36b is the longitudinal direction (first direction (x direction)) of the second gate conductive pattern 36b in the plan view of the main surface 31b of the insulating substrate 31 among the first emitter conductive patterns 33. )) Is smaller than the width w e2 of the second portion 33q corresponding to the second gate conductive pattern 36b.
  • the third width w g2 of the second gate conductive pattern 36b may be less than half the width w e2 of the second portion 33q of the first emitter conductive pattern 33, and the second portion of the first emitter conductive pattern 33.
  • the width of the second portion 33q of the above may be less than one-fifth of the width w e2.
  • the third width w g2 of the second gate conductive pattern 36b is defined as the length of the second gate conductive pattern 36b in the lateral direction (second direction (y direction)) of the second gate conductive pattern 36b.
  • the width w e2 of the second portion 33q of the first emitter conductive pattern 33 is the length of the second portion 33q of the first emitter conductive pattern 33 in the lateral direction (second direction (y direction)) of the first emitter conductive pattern 33. Defined as a conductor.
  • the second portion 33q of the first emitter conductive pattern 33 is the same as the first portion 33p of the first emitter conductive pattern 33.
  • the inductance of the conductive pattern increases.
  • the third width w g2 of the second gate conductive pattern 36b is narrower than the width w e2 of the second portion 33q of the first emitter conductive pattern 33. Therefore, the parasitic inductance of the second gate conductive pattern 36b can be made larger than the parasitic inductance of the first emitter conductive pattern 33.
  • the second gate conductive pattern 36b is electrically connected to the first gate conductive pattern 36.
  • the third gate conductive pattern 36c connects the first gate conductive pattern 36 and the second gate conductive pattern 36b.
  • the second gate conductive pattern 36b is electrically connected to the first gate conductive pattern 36 via the third gate conductive pattern 36c.
  • the second gate conductive pattern 36b is electrically connected to the gate control terminal 48 via the conductive wire 49, the first gate conductive pattern 36, and the third gate conductive pattern 36c.
  • the third gate conductive pattern 36c is separated from the first collector conductive pattern 35 and the second conductive pad 37, and is electrically insulated from the first collector conductive pattern 35 and the second conductive pad 37. ..
  • the third gate conductive pattern 36c is made of a metal such as copper or aluminum. Specifically, the third gate conductive pattern 36c is arranged along the edge 31f of the insulating substrate 31.
  • the third gate conductive pattern 36c is arranged along the edge of the first emitter conductive pattern 33. More specifically, in the plan view of the main surface 31b of the insulating substrate 31, the third gate conductive pattern 36c overlaps the edge of the first emitter conductive pattern 33. In a plan view of the main surface 31b of the insulating substrate 31, the first gate conductive pattern 36, the second gate conductive pattern 36b, and the third gate conductive pattern 36c face the three sides of the first collector conductive pattern 35.
  • the third gate conductive pattern 36c connects the first end of the first gate conductive pattern 36 and the second end of the second gate conductive pattern 36b.
  • the first end of the first gate conductive pattern 36 is the end of the first gate conductive pattern 36 proximal to the edge 31f of the insulating substrate 31.
  • the first end of the first gate conductive pattern 36 is the end of the first gate conductive pattern 36 distal to the first electrode terminal 42 and the second electrode terminal 44.
  • the first end of the first gate conductive pattern 36 is the end of the end of the first gate conductive pattern 36 proximal to the power semiconductor element 20a to which the conductive wire 47 extending from the emitter control terminal 46 is bonded.
  • the second end of the second gate conductive pattern 36b is the end of the second gate conductive pattern 36b proximal to the edge 31f of the insulating substrate 31.
  • the second end of the second gate conductive pattern 36b is the end of the second gate conductive pattern 36b distal to the first electrode terminal 42 and the second electrode terminal 44.
  • the second end of the second gate conductive pattern 36b is the end of the first gate conductive pattern 36 proximal to the power semiconductor element 20a to which the conductive wire 47 extending from the emitter control terminal 46 is bonded.
  • the emitter control terminal 46 is connected to the emitter electrodes 22 of the power semiconductor elements 20d, 20e, 20f via the conductive wire 47, the emitter electrode 22 of the power semiconductor element 20a, and the first emitter conductive pattern 33.
  • the power semiconductor elements 20d, 20e, and 20f are arranged along the second edge 33b of the first emitter conductive pattern 33.
  • the power semiconductor elements 20d, 20e, and 20f are arranged along the second gate conductive pattern 36b.
  • the power semiconductor elements 20d, 20e, and 20f are arranged along the edge 31d of the insulating substrate.
  • the longitudinal direction (first direction (x direction)) of the second gate conductive pattern 36b is the arrangement direction of the power semiconductor elements 20d, 20e, 20f (first direction (x direction)). )).
  • the arrangement direction (first direction (x direction)) of the power semiconductor elements 20d, 20e, 20f is the longitudinal direction (first direction (x direction)) of the insulating substrate 31. be.
  • the gate electrodes 23 of the power semiconductor elements 20d, 20e, 20f are exposed from the insulating substrate 31 (printed wiring board 30).
  • the conductive wire 50e is bonded to the gate electrodes 23 of the power semiconductor elements 20d, 20e, 20f and the second gate conductive pattern 36b.
  • the conductive wire 50e is made of a metal such as gold, silver, copper or aluminum.
  • the gate electrodes 23 of the power semiconductor elements 20d, 20e, and 20f are electrically connected to the second gate conductive pattern 36b via the conductive wire 50e.
  • the gate control terminal 48 is a gate electrode 23 of the power semiconductor elements 20d, 20e, 20f via the conductive wire 49, the first gate conductive pattern 36, the third gate conductive pattern 36c, the second gate conductive pattern 36b, and the conductive wire 50e. Is electrically connected to.
  • An emitter-gate voltage is supplied between the emitter control terminal 46 and the gate control terminal 48 from the outside of the power semiconductor module 1.
  • the power semiconductor devices 20a, 20b, 20c, 20d, 20e, 20f are switched between the on state and the off state.
  • the action of the power semiconductor module 1e of the present embodiment has the following actions in addition to the action of the power semiconductor module 1 of the first embodiment.
  • the gate-emitter voltage applied to each of the power semiconductor elements 20d, 20e, 20f is made larger than the threshold voltage, and the power semiconductor elements 20d, 20e, 20f are all turned on. From the second electrode terminal 44, the first collector conductive pattern 35, the conductive posts 40, 40e, the conductive circuit pattern 13, the power semiconductor elements 20d, 20e, 20f, the first emitter conductive pattern 33, the first conductive via 38, the second conductive.
  • the main current 55b flows through the pad 37 to the first electrode terminal 42. As shown in FIGS. 23 and 24, the main current 55b flows in the power semiconductor element 20d, 20e, 20f in the order of the power semiconductor element 20d, the power semiconductor element 20e, and the power semiconductor element 20f.
  • the edge of the conductive pattern is the part of the conductive pattern where the most current flows. Therefore, as shown in FIGS. 23 and 24, the main current 55b flows along the second edge 33b proximal to the power semiconductor elements 20d, 20e, 20f in the first emitter conductive pattern 33.
  • the main current 55 flowing through the first emitter conductive pattern 33 forms a magnetic flux ⁇ around the main current 55 (for example, in the first emitter conductive pattern 33).
  • the main current 55b flowing through the first emitter conductive pattern 33 forms a magnetic flux ⁇ around the main current 55b.
  • the main current 55b increases with time, and the magnetic flux formed by the main current 55b also increases with time.
  • the first emitter conductive pattern 33 has a parasitic inductance. Therefore, the time change d ⁇ / dt of the magnetic flux ⁇ formed by the main current 55b flowing along the second edge 33b of the first emitter conductive pattern 33 causes the first emitter conductive pattern 33 to generate a third induced electromotive force.
  • the third induced electromotive force fluctuates the emitter voltage among the power semiconductor elements 20d, 20e, and 20f.
  • the third induced electromotive force is between the fourth gate-emitter voltage V ged of the power semiconductor element 20d, the fifth gate-emitter voltage V gee of the power semiconductor element 20e, and the sixth gate-emitter of the power semiconductor element 20f. Make the voltage V gef different from each other.
  • the second gate conductive pattern 36b is arranged along the second edge 33b of the first emitter conductive pattern 33 in the plan view of the main surface 31b of the insulating substrate 31. Therefore, the main current 55b flowing through the first emitter conductive pattern 33 also forms a magnetic flux ⁇ in the second gate conductive pattern 36b.
  • the second gate conductive pattern 36b has a parasitic inductance. The time change d ⁇ / dt of the magnetic flux ⁇ formed by the main current 55b flowing along the second edge 33b of the first emitter conductive pattern 33 causes the second gate conductive pattern 36b to generate a fourth induced electromotive force.
  • the fourth induced electromotive force fluctuates the gate voltage among the power semiconductor elements 20d, 20e, and 20f.
  • the fluctuation of the gate voltage between the power semiconductor elements 20d, 20e and 20f cancels at least a part of the fluctuation of the emitter voltage between the power semiconductor elements 20d, 20e and 20f.
  • the fluctuation of the gate voltage between the power semiconductor elements 20d, 20e and 20f completely cancels the fluctuation of the emitter voltage between the power semiconductor elements 20d, 20e and 20f.
  • the difference between the fifth gate-emitter voltage V gee of the power semiconductor device 20e and the fourth gate-emitter voltage V ged of the power semiconductor device 20d is reduced.
  • the fourth gate-emitter voltage V ged of the power semiconductor device 20d, the fifth gate-emitter voltage V gee of the power semiconductor device 20e, and the sixth gate-emitter voltage V gef of the power semiconductor device 20f. are equal to each other.
  • the parasitic inductance of the second gate conductive pattern 36b is made larger than the parasitic inductance of the first emitter conductive pattern 33.
  • the second gate conductive pattern 36b by making the third width w g2 of the second gate conductive pattern 36b smaller than the width w e2 of the second portion 33q of the first emitter conductive pattern 33, the second gate conductive pattern 36b
  • the parasitic inductance can be made larger than the parasitic inductance of the first emitter conductive pattern 33.
  • the fluctuation of the gate voltage between the power semiconductor elements 20d, 20e and 20f can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20d, 20e and 20f. Fluctuations between the 4th gate-emitter voltage V ged of the power semiconductor device 20d, the 5th gate-emitter voltage V gee of the power semiconductor device 20e, and the 6th gate-emitter voltage V gef of the power semiconductor device 20f. It can be made even smaller.
  • the second gate conductive pattern 36b is the first emitter conductive pattern 33. It may be separated from the two edges 33b.
  • the distance d 4 is 3.0 mm or less. Therefore, the fluctuation of the gate voltage between the power semiconductor elements 20d, 20e, and 20f increases. The fluctuation of the gate voltage between the power semiconductor elements 20d, 20e and 20f can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20d, 20e and 20f. The collector-emitter current of the power semiconductor elements 20d, 20e, and 20f is prevented from suddenly increasing. The life of the power semiconductor module 1e can be extended.
  • the second center line and the first emitter conductive pattern 33 in the lateral direction (second direction (y direction)) of the second gate conductive pattern 36b are The fifth maximum distance d 5 between them is 7 times or less the thickness T of the insulating substrate 31. Therefore, the fluctuation of the gate voltage between the power semiconductor elements 20d, 20e, and 20f increases. The fluctuation of the gate voltage between the power semiconductor elements 20d, 20e and 20f can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20d, 20e and 20f. The collector-emitter current of the power semiconductor elements 20d, 20e, and 20f is prevented from suddenly increasing. The life of the power semiconductor module 1e can be extended.
  • the sixth maximum distance d 6 between the second gate conductive pattern 36b and the first emitter conductive pattern 33 is the thickness T of the insulating substrate 31. It is less than 5 times. Therefore, the fluctuation of the gate voltage between the power semiconductor elements 20d, 20e, and 20f increases. The fluctuation of the gate voltage between the power semiconductor elements 20d, 20e and 20f can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20d, 20e and 20f. The collector-emitter current of the power semiconductor elements 20d, 20e, and 20f is prevented from suddenly increasing. The life of the power semiconductor module 1e can be extended.
  • the first emitter conductive pattern 33 is provided with a second slit 33t along the second edge 33b of the first emitter conductive pattern 33. ing.
  • the outer edge of the second slit 33t is also the edge of the first emitter conductive pattern 33.
  • the main current 55b flowing through the first emitter conductive pattern 33 is applied to the second region of the first emitter conductive pattern 33 between the second edge 33b of the first emitter conductive pattern 33 and the second slit 33t. It flows intensively.
  • the magnetic flux ⁇ formed by the main current 55b in the second gate conductive pattern 36b increases.
  • the magnitude of the time change d ⁇ / dt of the magnetic flux ⁇ in the second gate conductive pattern 36b increases.
  • the magnitude of the fourth induced electromotive force generated in the second gate conductive pattern 36b increases. Fluctuations in the gate voltage between the power semiconductor devices 20d, 20e, and 20f increase. The fluctuation of the gate voltage between the power semiconductor elements 20d, 20e and 20f can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20d, 20e and 20f. The collector-emitter current of the power semiconductor elements 20d, 20e, and 20f is prevented from suddenly increasing. The life of the power semiconductor module 1e can be extended.
  • the third width w g2 of the second gate conductive pattern 36b is the second edge 33b of the first emitter conductive pattern 33 and the second slit 33t of the first emitter conductive pattern 33. It may be narrower than the fourth width w r2 of the second region between and.
  • the fourth width w r2 of the second region of the first emitter conductive pattern 33 is the length of the second region of the first emitter conductive pattern 33 in the lateral direction (second direction (y direction)) of the second gate conductive pattern 36b. Defined as.
  • the third width w g2 of the second gate conductive pattern 36b is the first emitter conductive pattern among the first emitter conductive patterns 33. It is wider than the fourth width w r2 of the second region between the second edge 33b of 33 and the second slit 33t.
  • the magnetic flux ⁇ formed by the main current 55b in the second gate conductive pattern 36b increases.
  • the magnitude of the fourth induced electromotive force generated in the second gate conductive pattern 36b increases. Fluctuations in the gate voltage between the power semiconductor devices 20d, 20e, and 20f increase.
  • the fluctuation of the gate voltage between the power semiconductor elements 20d, 20e and 20f can further cancel the fluctuation of the emitter voltage between the power semiconductor elements 20d, 20e and 20f.
  • the collector-emitter current of the power semiconductor elements 20d, 20e, and 20f is prevented from suddenly increasing. The life of the power semiconductor module 1e can be extended.
  • a portion 33j is provided.
  • at least one of the power semiconductor elements 20d, 20e, 20f corresponding to at least one second retracting portion 33j is the first emitter in at least one second retracting portion 33j. It may be exposed from the conductive pattern 33.
  • At least one second retracting portion 33j increases the distance between the main current 55b flowing through the first emitter conductive pattern 33 and the second gate conductive pattern 36b. At least one second retracting portion 33j reduces the magnetic flux ⁇ formed by the main current 55b in the second gate conductive pattern 36b. At least one second retracting portion 33j reduces the magnitude of the fourth induced electromotive force generated in the second gate conductive pattern 36b, and reduces the fluctuation of the gate voltage between the power semiconductor elements 20d, 20e, and 20f. The at least one second retreat portion 33j prevents the fluctuation of the gate voltage between the power semiconductor elements 20d, 20e and 20f from excessively canceling the fluctuation of the emitter voltage between the power semiconductor elements 20d, 20e and 20f.
  • At least one second retreat portion 33j may be a plurality of second retreat portions 33j.
  • the plurality of second receding portions 33j are provided on the second edge 33b of the first emitter conductive pattern 33 so as to correspond to the power semiconductor elements 20d, 20e, and 20f, respectively.
  • the power semiconductor elements 20d, 20e, and 20f may be exposed from the first emitter conductive pattern 33 in the plurality of second receding portions 33j.
  • the plurality of second retreating portions 33j prevent the fluctuation of the gate voltage between the power semiconductor elements 20d, 20e and 20f from excessively canceling the fluctuation of the emitter voltage between the power semiconductor elements 20d, 20e and 20f.
  • the power semiconductor module 1e of the present embodiment has the following effects in addition to the effects of the power semiconductor module 1 of the first embodiment.
  • the power semiconductor module 1e of the present embodiment further includes a third power semiconductor element (for example, a power semiconductor element 20d) and a fourth power semiconductor element (for example, a power semiconductor element 20f).
  • the third power semiconductor element includes a third emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20d) and a third gate electrode (for example, the gate electrode 23 of the power semiconductor element 20d).
  • the fourth power semiconductor element includes a fourth emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20f) and a fourth gate electrode (for example, the gate electrode 23 of the power semiconductor element 20f).
  • the printed wiring board 30 further includes a second gate conductive pattern 36b that is electrically connected to the first gate conductive pattern 36.
  • the third power semiconductor element and the fourth power semiconductor element are fixed to the conductive circuit pattern 13.
  • the third emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20d) and the fourth emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20f) are electrically connected to the first emitter conductive pattern 33.
  • the third gate electrode (for example, the gate electrode 23 of the power semiconductor element 20d) and the fourth gate electrode (for example, the gate electrode 23 of the power semiconductor element 20f) are electrically connected to the second gate conductive pattern 36b.
  • the second gate conductive pattern 36b is provided on the third main surface (main surface 31b), and the first edge 33a is viewed in a plan view of the third main surface (for example, the main surface 31b) of the insulating substrate 31. It is arranged along the second edge 33b of the first emitter conductive pattern 33 on the opposite side of the above.
  • the power semiconductor module 1e includes a third power semiconductor element (for example, a power semiconductor element 20d) and a fourth power semiconductor element (for example, a power semiconductor element 20f). I have. Therefore, the power capacity of the power semiconductor module 1e can be increased.
  • the second gate conductive pattern 36b is arranged along the second edge 33b of the first emitter conductive pattern 33 in a plan view of the third main surface (for example, the main surface 31b) of the insulating substrate 31. Therefore, the main current 55b flowing through the first emitter conductive pattern 33 forms a magnetic flux ⁇ not only in the first emitter conductive pattern 33 but also in the second gate conductive pattern 36b.
  • the time change d ⁇ / dt of the magnetic flux ⁇ at the time of turn-on of the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f) is set to the first emitter conductive pattern 33.
  • the third induced electromotive force is generated, and the fourth induced electromotive force is generated in the second gate conductive pattern 36b.
  • the third induced electromotive force generated in the first emitter conductive pattern 33 is the emitter voltage between the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f). Brings fluctuations.
  • the fourth induced electromotive force generated in the second gate conductive pattern 36b causes a variation in the gate voltage between the third power semiconductor element and the fourth power semiconductor element. At least a part of the fluctuation of the emitter voltage between the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f) is the third power semiconductor element and the fourth power. It is canceled by the fluctuation of the gate voltage between the semiconductor element and the device. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing. The life of the power semiconductor module 1e can be extended.
  • the printed wiring board 30 further includes a third gate conductive pattern 36c that connects the first end of the first gate conductive pattern 36 and the second end of the second gate conductive pattern 36b. include. Therefore, the power capacity of the power semiconductor module 1e can be increased, and the life of the power semiconductor module 1e can be extended.
  • the fourth maximum distance d between the second gate conductive pattern 36b and the first emitter conductive pattern 33 in the cross section perpendicular to the second longitudinal direction of the second gate conductive pattern 36b. 4 is 3.0 mm or less.
  • the third power semiconductor element for example, the power semiconductor element 20d
  • the fourth power semiconductor Fluctuations in the gate voltage between the device for example, the power semiconductor device 20f
  • the device for example, the power semiconductor device 20f
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the third power semiconductor element and the fourth power semiconductor element. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing. The life of the power semiconductor module 1e can be extended.
  • the second gate conductive pattern 36b is in the second lateral direction (first direction (x direction)).
  • the fifth maximum distance d 5 between the second center line and the first emitter conductive pattern 33 is 7 times or less the thickness T of the insulating substrate 31 (see FIG. 13).
  • the third power semiconductor element for example, the power semiconductor element 20d
  • the fourth power semiconductor element for example, the power semiconductor element 20f
  • the fluctuation of the gate voltage between increases.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the third power semiconductor element and the fourth power semiconductor element. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing. The life of the power semiconductor module 1e can be extended.
  • the sixth between the second gate conductive pattern 36b and the first emitter conductive pattern 33 in the plan view of the third main surface (for example, the main surface 31b) of the insulating substrate 31, the sixth between the second gate conductive pattern 36b and the first emitter conductive pattern 33.
  • the maximum distance d 6 is 5 times or less the thickness T (see FIG. 13) of the insulating substrate 31.
  • the third power semiconductor element for example, the power semiconductor element 20d
  • the fourth power semiconductor element for example, the power semiconductor element 20f
  • the fluctuation of the gate voltage between increases.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the third power semiconductor element and the fourth power semiconductor element. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing. The life of the power semiconductor module 1e can be extended.
  • the second gate conductive pattern 36b is the second edge 33b of the first emitter conductive pattern 33. It overlaps with.
  • the magnetic flux ⁇ formed by the main current 55b flowing through the first emitter conductive pattern 33 in the second gate conductive pattern 36b increases.
  • the fluctuation of the gate voltage between the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f) increases.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the third power semiconductor element and the fourth power semiconductor element. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing. The life of the power semiconductor module 1e can be extended.
  • the second gate conductive pattern 36b is in the second lateral direction (second direction (y direction)). )), The second center line of the second gate conductive pattern 36b overlaps with the second edge 33b of the first emitter conductive pattern 33.
  • the magnetic flux ⁇ formed by the main current 55b flowing through the first emitter conductive pattern 33 in the second gate conductive pattern 36b is further increased.
  • the fluctuation of the gate voltage between the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f) is further increased.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the third power semiconductor element and the fourth power semiconductor element. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing.
  • the life of the power semiconductor module 1e can be extended.
  • the first emitter conductive pattern 33 is provided with a second slit 33t along the second edge 33b of the first emitter conductive pattern 33.
  • the main current 55b flowing through the first emitter conductive pattern 33 is concentrated in the second region of the first emitter conductive pattern 33 between the second edge 33b of the first emitter conductive pattern 33 and the second slit 33t. It flows.
  • the magnetic flux ⁇ formed by the main current 55b in the second gate conductive pattern 36b increases.
  • the fluctuation of the gate voltage between the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f) is further increased. This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the third power semiconductor element and the fourth power semiconductor element. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing.
  • the life of the power semiconductor module 1e can be extended.
  • the third width w g2 of the second gate conductive pattern 36b is the second edge 33b of the first emitter conductive pattern 33 and the second slit 33t of the first emitter conductive pattern 33. It is wider than the fourth width w r2 of the second region between and.
  • the magnetic flux ⁇ formed by the main current 55b flowing through the first emitter conductive pattern 33 in the second gate conductive pattern 36b increases.
  • the fluctuation of the gate voltage between the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f) is further increased.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the third power semiconductor element and the fourth power semiconductor element. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing.
  • the life of the power semiconductor module 1e can be extended.
  • At least one second retreating portion 33j retreating from the second edge 33b is provided on the second edge 33b of the first emitter conductive pattern 33.
  • At least one second retracting portion 33j reduces the magnetic flux ⁇ formed by the main current 55b flowing through the first emitter conductive pattern 33 in the second gate conductive pattern 36b.
  • the fluctuation of the gate voltage between the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f) is the third power semiconductor. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing, which prevents the fluctuation of the emitter voltage between the element and the fourth power semiconductor element from being excessively canceled. The life of the power semiconductor module 1e can be extended.
  • At least one second retracting portion 33j is a plurality of second retracting portions 33j.
  • the plurality of second recessed portions 33j of the first emitter conductive pattern 33 correspond to the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f). It is provided on the second edge 33b.
  • the plurality of second receding portions 33j reduce the magnetic flux ⁇ formed in the second gate conductive pattern 36b by the main current 55b flowing through the first emitter conductive pattern 33.
  • the fluctuation of the gate voltage between the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f) is the third power semiconductor element. It prevents the fluctuation of the emitter voltage between the device and the fourth power semiconductor device from being excessively canceled. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing. The life of the power semiconductor module 1e can be extended.
  • the second edge 33b of the first emitter conductive pattern 33 and the second gate conductive pattern 36b are a third power semiconductor element (for example, a power semiconductor element 20d) and a fourth power semiconductor. It is arranged along an element (for example, a power semiconductor element 20f). Therefore, the electrical connection between the gate electrode 23 of the third power semiconductor element and the fourth power semiconductor element and the second gate conductive pattern 36b becomes easy. The electrical connection between the emitter electrode 22 of the third power semiconductor element and the fourth power semiconductor element and the first emitter conductive pattern 33 becomes easy.
  • the third width w g2 of the second gate conductive pattern 36b is the third in the plan view of the third main surface (for example, the main surface 31b) of the first emitter conductive pattern 33.
  • the width w e2 of the second portion 33q corresponding to the second gate conductive pattern 36b in the second longitudinal direction (first direction (x direction)) of the two-gate conductive pattern 36b is smaller.
  • the parasitic inductance of the second gate conductive pattern 36b can be made larger than the parasitic inductance of the first emitter conductive pattern 33.
  • the fluctuation of the gate voltage between the third power semiconductor element (for example, the power semiconductor element 20d) and the fourth power semiconductor element (for example, the power semiconductor element 20f) is further increased.
  • This fluctuation in the gate voltage can further cancel the fluctuation in the emitter voltage between the third power semiconductor element and the fourth power semiconductor element. It is possible to prevent the collector-emitter current of the third power semiconductor element and the fourth power semiconductor element from rapidly increasing.
  • the life of the power semiconductor module 1e can be extended. Further, the adverse effect of noise generated during the switching operation of the third power semiconductor element and the fourth power semiconductor element on the second gate conductive pattern 36b can be reduced.
  • Embodiment 3 The power semiconductor module 1f of the third embodiment will be described with reference to FIGS. 34 to 38.
  • the power semiconductor module 1f of the present embodiment has the same configuration as the power semiconductor module 1e of the second embodiment, but is mainly different in the following points.
  • the third gate conductive pattern 36c connects the first central portion of the first gate conductive pattern 36 and the second central portion of the second gate conductive pattern 36b.
  • the first central portion of the first gate conductive pattern 36 is when the first gate conductive pattern 36 is divided into three equal parts in the longitudinal direction (first direction (x direction)) of the first gate conductive pattern 36.
  • the second central portion of the second gate conductive pattern 36b is when the second gate conductive pattern 36b is divided into three equal parts in the longitudinal direction (first direction (x direction)) of the second gate conductive pattern 36b.
  • the printed wiring board 30 further includes a second collector conductive pattern 35f.
  • the second collector conductive pattern 35f is made of a metal such as copper or aluminum.
  • the second collector conductive pattern 35f is provided on the main surface 31b of the insulating substrate 31.
  • the second collector conductive pattern 35f is proximal to the edge 31f of the insulating substrate 31 with respect to the third gate conductive pattern 36c.
  • the second collector conductive pattern 35f is distal to the edge 31e of the insulating substrate 31 with respect to the third gate conductive pattern 36c.
  • the second collector conductive pattern 35f is distal to the first electrode terminal 42, the second electrode terminal 44, and the second conductive pad 37 with respect to the third gate conductive pattern 36c.
  • the first collector conductive pattern 35 is proximal to the edge 31e of the insulating substrate 31 with respect to the third gate conductive pattern 36c.
  • the first collector conductive pattern 35 is distal to the edge 31f of the insulating substrate 31 with respect to the third gate conductive pattern 36c.
  • the first collector conductive pattern 35 is proximal to the first electrode terminal 42, the second electrode terminal 44, and the second conductive pad 37.
  • the first collector conductive pattern 35 is proximal to the first electrode terminal 42 and the second electrode terminal 44 with respect to the third gate conductive pattern 36c.
  • the first collector conductive pattern 35 and the second collector conductive pattern 35f are separated from the first gate conductive pattern 36, the second gate conductive pattern 36b, and the third gate conductive pattern 36c, and are separated from the first gate conductive pattern 36. , Is electrically isolated from the second gate conductive pattern 36b and the third gate conductive pattern 36c.
  • the second collector conductive pattern 35f is connected to the conductive post 40e.
  • the conductive post 40e penetrates the printed wiring board 30.
  • the conductive post 40e is electrically connected to the conductive circuit pattern 13 and the second collector conductive pattern 35f.
  • the conductive post 40e is fixed to the conductive circuit pattern 13 by using a conductive joining member (not shown) such as solder.
  • the conductive post 40e is fixed to the second collector conductive pattern 35f and the first conductive pad 34e by using a conductive joining member (not shown) such as solder.
  • the power semiconductor module 1f of the present embodiment has the same following effects as the power semiconductor module 1e of the second embodiment.
  • the printed wiring board 30 has a third gate conductive pattern 36c that connects the first central portion of the first gate conductive pattern 36 and the second central portion of the second gate conductive pattern 36b. Including further. Therefore, the power capacity of the power semiconductor module 1f can be increased, and the life of the power semiconductor module 1f can be extended.
  • Embodiment 4 The power semiconductor module 1g of the fourth embodiment will be described with reference to FIGS. 39 to 44.
  • the power semiconductor module 1g of the present embodiment has the same configuration as the power semiconductor module 1 of the first embodiment, but is mainly different in the following points.
  • the printed wiring board 30 includes a second emitter conductive pattern 72 in place of the first conductive pad 34 (see FIG. 6).
  • the power semiconductor module 1g further includes a conductive block 74 (see FIG. 42) and a gate terminal 70 (see FIG. 39).
  • the first collector conductive pattern 35, the second emitter conductive pattern 72, and the first gate conductive pattern 36 are provided on the main surface 31a of the insulating substrate 31.
  • the main surface 31a of the insulating substrate 31 provided with the first gate conductive pattern 36 faces the conductive circuit pattern 13.
  • the main surface 31a of the insulating substrate 31 provided with the first gate conductive pattern 36 faces the main surface 12a of the insulating plate 12.
  • the first collector conductive pattern 35, the second emitter conductive pattern 72, and the first gate conductive pattern 36 are separated from each other and are electrically insulated from each other.
  • the second emitter conductive pattern 72 is made of a metal such as copper or aluminum.
  • the first emitter conductive pattern 33 and the second conductive pad 37 are provided on the main surface 31b of the insulating substrate 31.
  • the first emitter conductive pattern 33 and the second conductive pad 37 are separated from each other and electrically insulated from each other.
  • the first collector conductive pattern 35 includes a third edge 35a extending along the longitudinal direction (first direction (x direction)) of the first collector conductive pattern 35.
  • the third edge 35a of the first collector conductive pattern 35 is the edge of the first collector conductive pattern 35 proximal to the edge 31c of the insulating substrate 31.
  • the third edge 35a of the first collector conductive pattern 35 is arranged along the edge 31c of the insulating substrate 31.
  • the third edge 35a of the first collector conductive pattern 35 extends in the longitudinal direction (first direction (x direction)) of the insulating substrate 31.
  • a third retracting portion 35r retracting from the third edge 35a is provided on the third edge 35a of the first collector conductive pattern 35.
  • the second emitter conductive pattern 72 and the first gate conductive pattern 36 are arranged on the main surface 31a of the insulating substrate 31 exposed from the first collector conductive pattern 35 by the third retracting portion 35r.
  • the first gate conductive pattern 36 is proximal to the third edge 35a of the first collector conductive pattern 35 from the second emitter conductive pattern 72.
  • the first gate conductive pattern 36 is proximal to the first edge 33a of the first emitter conductive pattern 33 from the second emitter conductive pattern 72.
  • the first gate conductive pattern 36 is proximal to the edge 31c of the insulating substrate 31 from the second emitter conductive pattern 72.
  • the first collector conductive pattern 35 is connected to the first conductive via 38.
  • the first conductive via 38 penetrates the insulating substrate 31.
  • the first conductive via 38 electrically connects the first collector conductive pattern 35 and the second conductive pad 37.
  • the conductive block 74 electrically connects the first collector conductive pattern 35 and the conductive circuit pattern 13.
  • the conductive block 74 supports the printed wiring board 30. Specifically, the conductive block 74 is fixed to the first collector conductive pattern 35 and the conductive circuit pattern 13 by using a conductive joining member (not shown) such as solder.
  • the first emitter conductive pattern 33 is connected to the conductive post 40.
  • the conductive post 40 penetrates the printed wiring board 30.
  • the conductive post 40 is electrically connected to the first emitter conductive pattern 33 and the second emitter conductive pattern 72.
  • the emitter electrodes 22 of the power semiconductor elements 20a, 20b, and 20c are electrically connected to the second emitter conductive pattern 72.
  • the emitter electrodes 22 of the power semiconductor devices 20a, 20b, and 20c are bonded to the second emitter conductive pattern 72 by using a conductive bonding member 25 such as solder, a metal fine particle sintered body, or a conductive adhesive. Has been done.
  • the gate electrodes 23 of the power semiconductor elements 20a, 20b and 20c are attached to the insulating substrate 31 (printed wiring board 30). It is covered.
  • the gate terminal 70 is exposed from the insulating substrate 31 (printed wiring board 30).
  • the gate terminal 70 is provided, for example, on an insulating block (not shown) placed on the base plate 11.
  • the gate terminal 70 is made of a metal such as copper or aluminum.
  • the gate terminal 70 is electrically connected to the first gate conductive pattern 36. Specifically, the gate terminal 70 is bonded to the first gate conductive pattern 36 by using a conductive bonding member (not shown) such as solder, a metal fine particle sintered body, or a conductive adhesive.
  • the conductive wire 49 is bonded to the gate terminal 70 and the gate control terminal 48.
  • the gate terminal 70 is electrically connected to the gate control terminal 48 via the conductive wire 49.
  • the gate electrodes 23 of the power semiconductor devices 20a, 20b, and 20c are fixed to the first gate conductive pattern 36 by using a conductive bonding member 25 such as solder, a metal fine particle sintered body, or a conductive adhesive.
  • the first electrode terminal 42 is fixed to the first emitter conductive pattern 33 by using a conductive bonding member 43 such as solder.
  • the first electrode terminal 42 is electrically connected to the emitter electrodes 22 of the power semiconductor devices 20a, 20b, 20c via the first emitter conductive pattern 33, the conductive post 40, and the second emitter conductive pattern 72.
  • the first electrode terminal 42 functions as an emitter electrode terminal.
  • the second electrode terminal 44 is fixed to the second conductive pad 37 by using a conductive joining member 45 such as solder.
  • the second electrode terminal 44 is electrically connected to the collector electrodes 21 of the power semiconductor devices 20a, 20b, 20c via the second conductive pad 37, the first conductive via 38, the first collector conductive pattern 35, and the conductive block 74. Has been done.
  • the first electrode terminal 42 functions as a collector electrode terminal.
  • the emitter control terminal 46 is electrically connected to the emitter electrodes 22 of the power semiconductor devices 20a, 20b, 20c via the conductive wire 47, the first emitter conductive pattern 33, the conductive post 40, and the second emitter conductive pattern 72. There is.
  • the gate control terminal 48 is electrically connected to the gate electrodes 23 of the power semiconductor elements 20a, 20b, 20c via the conductive wire 49, the gate terminal 70, and the first gate conductive pattern 36.
  • the power semiconductor module 1g of the present embodiment has the same following effects as the power semiconductor module 1 of the first embodiment.
  • the power semiconductor module 1g of the present embodiment includes an insulating circuit substrate 10, a first power semiconductor element (for example, a power semiconductor element 20a), a second power semiconductor element (for example, a power semiconductor element 20c), and a printed wiring substrate. 30 and are provided.
  • the insulating circuit board 10 includes an insulating plate 12 including a first main surface (main surface 12a) and a conductive circuit pattern 13 provided on the first main surface of the insulating plate 12.
  • the first power semiconductor element includes a first emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20a) and a first gate electrode (for example, the gate electrode 23 of the power semiconductor element 20a).
  • the second power semiconductor element includes a second emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20c) and a second gate electrode (for example, the gate electrode 23 of the power semiconductor element 20c).
  • the printed wiring board 30 is arranged so as to face the first main surface of the insulating plate 12.
  • the printed wiring board 30 includes an insulating substrate 31, a first emitter conductive pattern 33, and a first gate conductive pattern 36.
  • the insulating substrate 31 includes a second main surface (for example, the main surface 31b) and a third main surface (for example, the main surface 31a) opposite to the second main surface.
  • the first power semiconductor element and the second power semiconductor element are fixed to the conductive circuit pattern 13.
  • the first emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20a) and the second emitter electrode (for example, the emitter electrode 22 of the power semiconductor element 20c) are electrically connected to the first emitter conductive pattern 33.
  • the first gate electrode (for example, the gate electrode 23 of the power semiconductor element 20a) and the second gate electrode (for example, the gate electrode 23 of the power semiconductor element 20c) are electrically connected to the first gate conductive pattern 36.
  • the first emitter conductive pattern 33 is provided on the second main surface (for example, the main surface 31b).
  • the first gate conductive pattern 36 is provided on the third main surface (for example, the main surface 31a).
  • the first gate conductive pattern 36 is arranged along the first edge 33a of the first emitter conductive pattern 33.
  • the first gate conductive pattern 36 is arranged along the edge 31c of the insulating substrate 31.
  • the power semiconductor module 1g includes a second power semiconductor element (for example, a power semiconductor element 20c) in addition to a first power semiconductor element (for example, a power semiconductor element 20a). Therefore, the power capacity of the power semiconductor module 1 g can be increased.
  • a second power semiconductor element for example, a power semiconductor element 20c
  • a first power semiconductor element for example, a power semiconductor element 20a
  • the first gate conductive pattern 36 is arranged along the first edge 33a of the first emitter conductive pattern 33 in a plan view of the third main surface (for example, the main surface 31a) of the insulating substrate 31. Therefore, at least a part of the fluctuation of the emitter voltage between the first power semiconductor element (for example, the power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) is the first power semiconductor element (for example). , The power semiconductor element 20a) and the second power semiconductor element (for example, the power semiconductor element 20c) are canceled by the fluctuation of the gate voltage. The collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing. The life of 1 g of the power semiconductor module can be extended.
  • the third main surface faces the conductive circuit pattern 13. Therefore, the power capacity of the power semiconductor module 1g can be increased, and the life of the power semiconductor module 1g can be extended.
  • Embodiment 5 The power semiconductor module 1h of the fifth embodiment will be described with reference to FIGS. 45 to 48.
  • the power semiconductor module 1h of the present embodiment has the same configuration as the power semiconductor module 1 of the first embodiment, but is mainly different in the following points.
  • the printed wiring board 30 has at least one inner gate conductive pattern (eg, inner gate conductive pattern 81b) arranged between the main surface 31a and the main surface 31b of the insulating substrate 31. , 81c).
  • the at least one inner gate conductive pattern may be a plurality of inner gate conductive patterns (for example, inner gate conductive patterns 81b, 81c).
  • at least one inner gate conductive pattern is the inner gate conductive patterns 81b, 81c.
  • the inner gate conductive patterns 81b and 81c are separated from the first emitter conductive pattern 33 and the first gate conductive pattern 36 in the thickness direction (z direction) of the printed wiring board 30.
  • At least one inner gate conductive pattern (eg, inner gate conductive patterns 81b, 81c) is made of a metal such as copper or aluminum.
  • the printed wiring board 30 is, for example, a multilayer copper-clad laminate.
  • At least one inner gate conductive pattern (eg, inner gate conductive patterns 81b, 81c) is provided corresponding to at least one of the plurality of power semiconductor devices 20a, 20b, 20c. ing.
  • the inner gate conductive pattern 81b is provided corresponding to the power semiconductor element 20b.
  • the inner gate conductive pattern 81c is provided corresponding to the power semiconductor element 20c.
  • the inner gate conductive pattern 81b may overlap with the power semiconductor element 20b.
  • the inner gate conductive pattern 81c may overlap with the power semiconductor element 20c.
  • At least one inner gate conductive pattern (eg, inner gate conductive patterns 81b, 81c) is electrically connected to the first gate conductive pattern 36.
  • the inner gate conductive pattern 81b is electrically connected to the first gate conductive pattern 36 by using the conductive via 82b.
  • the inner gate conductive pattern 81c is electrically connected to the first gate conductive pattern 36 by using the conductive via 82c.
  • the conductive vias 82b, 82c are made of a metal such as copper or aluminum, for example.
  • At least one inner gate conductive pattern (for example, inner gate conductive patterns 81b, 81c) is arranged along the first edge 33a of the first emitter conductive pattern 33 in a plan view of the main surface 31b of the insulating substrate 31.
  • the inner gate conductive patterns 81b and 81c overlap with the first edge 33a of the first emitter conductive pattern 33.
  • the lateral direction of the inner gate conductive patterns 81b, 81c (for example, the lateral direction of the first gate conductive pattern 36, the second direction (y direction)). ),
  • the center lines of the inner gate conductive patterns 81b and 81c overlap with the first edge 33a of the first emitter conductive pattern 33.
  • the width wig of at least one inner gate conductive pattern is the main surface 31b of the insulating substrate 31 in the first emitter conductive pattern 33. It is smaller than the width w e1 (see FIG. 6) of the first portion 33p corresponding to the first gate conductive pattern 36 in the longitudinal direction (first direction (x direction)) of the first gate conductive pattern 36 in the plan view of. Therefore, the parasitic inductance of at least one inner gate conductive pattern can be made larger than the parasitic inductances 60 and 61 (see FIG. 7) of the first emitter conductive pattern 33.
  • the width w ig of at least one inner gate conductive pattern may be less than half of the width w e1 of the first portion 33p of the first emitter conductive pattern 33, and the first portion 33p of the first emitter conductive pattern 33. may also be one-third or less of the width w e1, it may also be a quarter or less of the width w e1 of the first portion 33p of the first emitter conductive pattern 33, the first emitter conductive pattern 33 It may be less than one-fifth of the width w e1 of the first portion 33p.
  • the width w ig of at least one inner gate conductive pattern may be larger than the first width w g 1 of the first gate conductive pattern 36.
  • the width w ig of at least one inner gate conductive pattern may be equal to the first width w g1 of the first gate conductive pattern 36, or may be smaller than the first width w g 1 of the first gate conductive pattern 36.
  • the first width wig of the at least one inner gate conductive pattern (for example, the inner gate conductive patterns 81b, 81c) is the lateral direction of the at least one inner gate conductive pattern (the lateral direction of the first gate conductive pattern 36, the first). It is defined as the length of at least one inner gate conductive pattern in two directions (y direction).
  • At least one inner gate conductive pattern (for example, inner gate conductive patterns 81b, 81c) is arranged closer to the first emitter conductive pattern 33 than the first gate conductive pattern 36.
  • the magnetic flux ⁇ formed by the main current 55 flowing through the first emitter conductive pattern 33 in at least one inner gate conductive pattern is larger than the magnetic flux ⁇ formed by the main current 55 in the first gate conductive pattern 36.
  • the second induced electromotive force generated in at least one inner gate conductive pattern is larger than the second induced electromotive force generated in the first gate conductive pattern 36.
  • the printed wiring board 30 has a shield pattern 84 arranged between the main surface 31a and the main surface 31b of the insulating substrate 31. Further included.
  • the shield pattern 84 is provided, for example, corresponding to the power semiconductor element 20a. In the plan view of the main surface 31b of the insulating substrate 31, the shield pattern 84 may overlap with the power semiconductor element 20a.
  • the shield pattern 84 is electrically insulated from the first gate conductive pattern 36.
  • the shield pattern 84 is electrically isolated from the first emitter conductive pattern 33.
  • the shield pattern 84 is arranged along the first edge 33a of the first emitter conductive pattern 33 in a plan view of the main surface 31b of the insulating substrate 31. Specifically, in the plan view of the main surface 31b of the insulating substrate 31, the shield pattern 84 overlaps the first edge 33a of the first emitter conductive pattern 33. More specifically, in the plan view of the main surface 31b of the insulating substrate 31, the shield pattern in the lateral direction of the shield pattern 84 (for example, the lateral direction of the first gate conductive pattern 36, the second direction (y direction)). The center line of 84 overlaps the first edge 33a of the first emitter conductive pattern 33.
  • the width w s of the shield pattern 84 is equal to or greater than the first width w g 1 of the first gate conductive pattern 36. Therefore, the shield pattern 84 shields at least a part of the magnetic flux ⁇ formed by the main current 55 flowing through the first emitter conductive pattern 33.
  • the shield pattern 84 reduces the magnetic flux ⁇ at the portion of the first gate conductive pattern 36 corresponding to the shield pattern 84.
  • the shield pattern 84 reduces the second induced electromotive force generated in the portion of the first gate conductive pattern 36.
  • the width w s of the shield pattern 84 is defined as the length of the shield pattern 84 in the lateral direction of the shield pattern 84 (the lateral direction of the first gate conductive pattern 36, the second direction (y direction)).
  • the width w s of the shield pattern 84 may be equal to the width ig (see FIG. 48) of at least one inner gate conductive pattern (eg, inner gate conductive patterns 81b, 81c).
  • the width w s of the shield pattern 84 may be greater than the width w ig of at least one inner gate conductive pattern.
  • the width w s of the shield pattern 84 is the first in the longitudinal direction (first direction (x direction)) of the first gate conductive pattern 36 in the plan view of the main surface 31b of the insulating substrate 31 among the first emitter conductive patterns 33. It is smaller than the width w e1 (see FIG. 6) of the first portion 33p corresponding to the gate conductive pattern 36.
  • At least one inner gate conductive pattern is provided corresponding to the first power semiconductor element (for example, the power semiconductor element 20b).
  • the inner gate conductive pattern for example, the inner gate conductive pattern 81b
  • the second inner gate conductive pattern for example, the inner gate conductive pattern 81c
  • the first emitter conductive pattern in the direction in which the second main surface (for example, the main surface 31a) and the third main surface (for example, the main surface 31b) are separated from each other (thickness direction of the insulating substrate 31, z direction).
  • the first distance between the 33 and the first inner gate conductive pattern is different from the second distance between the first emitter conductive pattern 33 and the second inner gate conductive pattern.
  • the first emitter is used in the direction in which the second main surface (for example, the main surface 31a) and the third main surface (for example, the main surface 31b) are separated from each other (thickness direction of the insulating substrate 31, z direction).
  • the first distance between the conductive pattern 33 and the first inner gate conductive pattern is such that the first emitter conductive pattern 33 and the second inner gate conductive pattern (eg, the inner gate conductive pattern 81c). Greater than the second distance between.
  • the first inner gate conductive pattern is arranged farther than the inner gate conductive pattern 81c.
  • the magnetic flux ⁇ formed by the main current 55 flowing through the first emitter conductive pattern 33 in the first inner gate conductive pattern is smaller than the magnetic flux ⁇ formed by the main current 55 in the second inner gate conductive pattern.
  • the second induced electromotive force generated in the first inner gate conductive pattern is smaller than the second induced electromotive force generated in the second inner gate conductive pattern.
  • the power semiconductor module 1h of the present embodiment has the following effects in addition to the effects of the power semiconductor module 1 of the first embodiment.
  • the printed wiring board 30 is arranged between the second main surface (for example, the main surface 31a) and the third main surface (for example, the main surface 31b) of the insulating substrate 31.
  • Includes at least one inner gate conductive pattern eg, inner gate conductive patterns 81b, 81c).
  • the at least one inner gate conductive pattern is provided corresponding to at least one of the first power semiconductor element (for example, the power semiconductor element 20b) or the second power semiconductor element (for example, the power semiconductor element 20c).
  • At least one inner gate conductive pattern is electrically connected to the first gate conductive pattern 36.
  • At least one inner gate conductive pattern is arranged along the first edge 33a of the emitter conductive pattern (first emitter conductive pattern 33) in the plan view of the third main surface of the insulating substrate 31.
  • At least one inner gate conductive pattern (for example, inner gate conductive patterns 81b, 81c) is arranged closer to the first emitter conductive pattern 33 than the first gate conductive pattern 36.
  • the second induced electromotive force generated in at least one inner gate conductive pattern can be increased.
  • the fluctuation of the emitter voltage between the first power semiconductor element and the second power semiconductor element is more appropriately canceled by the fluctuation of the gate voltage between the first power semiconductor element and the second power semiconductor element.
  • the gate voltage between the power semiconductor device and the second power semiconductor device can be adjusted.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing.
  • the life of the power semiconductor module 1h can be extended.
  • At least one inner gate conductive pattern (for example, the inner gate conductive pattern 81b) is provided corresponding to the first power semiconductor element (for example, the power semiconductor element 20b).
  • the printed wiring board 30 further includes a shield pattern 84 arranged between the second main surface (for example, the main surface 31a) and the third main surface (for example, the main surface 31b) of the insulating substrate 31.
  • the shield pattern 84 is provided corresponding to the second power semiconductor element (for example, the power semiconductor element 20a).
  • the shield pattern 84 is electrically insulated from the first gate conductive pattern 36.
  • the shield pattern 84 is arranged along the first edge 33a of the emitter conductive pattern (first emitter conductive pattern 33) in the plan view of the third main surface of the insulating substrate 31.
  • the shield pattern 84 reduces the magnetic flux ⁇ formed by the main current 55 flowing through the first emitter conductive pattern 33 in the portion of the first gate conductive pattern 36 corresponding to the shield pattern 84.
  • the shield pattern 84 reduces the second induced electromotive force generated in the portion of the first gate conductive pattern 36.
  • the fluctuation of the emitter voltage between the first power semiconductor element and the second power semiconductor element is more appropriately canceled by the fluctuation of the gate voltage between the first power semiconductor element and the second power semiconductor element.
  • the gate voltage between the power semiconductor device and the second power semiconductor device can be adjusted.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing.
  • the life of the power semiconductor module 1h can be extended.
  • At least one inner gate conductive pattern is a first inner gate conductive pattern (for example, for example) provided corresponding to the first power semiconductor element (for example, the power semiconductor element 20b).
  • the inner gate conductive pattern 81b) and the second inner gate conductive pattern (for example, the inner gate conductive pattern 81c) provided corresponding to the second power semiconductor element (for example, the power semiconductor element 20c) are included.
  • the emitter conductive pattern first
  • the first distance between the 1 emitter conductive pattern 33) and the first inner gate conductive pattern is different from the second distance between the emitter conductive pattern and the second inner gate conductive pattern.
  • the fluctuation of the emitter voltage between the first power semiconductor element and the second power semiconductor element is more appropriately canceled by the fluctuation of the gate voltage between the first power semiconductor element and the second power semiconductor element.
  • the gate voltage between the first power semiconductor device and the second power semiconductor device can be adjusted.
  • the collector-emitter current of the first power semiconductor element and the second power semiconductor element is prevented from rapidly increasing.
  • the life of the power semiconductor module 1h can be extended.
  • Embodiment 6 the power semiconductor modules 1, 1e, 1f, 1g, 1h of the above-described first to fifth embodiments are applied to a power conversion device.
  • the present disclosure is not limited to a specific power conversion device, the case where the power semiconductor modules 1, 1e, 1f, 1g, 1h of the present disclosure are applied to a three-phase inverter as the fifth embodiment is described below. explain.
  • the power conversion system shown in FIG. 53 includes a power supply 100, a power conversion device 200, and a load 300.
  • the power supply 100 is a DC power supply, and supplies DC power to the power conversion device 200.
  • the power supply 100 is not particularly limited, but may be composed of, for example, a DC system, a solar cell, or a storage battery, or may be composed of a rectifier circuit or an AC / DC converter connected to an AC system.
  • the power supply 100 may be configured by a DC / DC converter that converts the DC power output from the DC system into another DC power.
  • the power conversion device 200 is a three-phase inverter connected between the power supply 100 and the load 300, converts the DC power supplied from the power supply 100 into AC power, and supplies AC power to the load 300. As shown in FIG. 53, the power conversion device 200 has a main conversion circuit 201 that converts DC power into AC power and outputs it, and a control circuit that outputs a control signal for controlling the main conversion circuit 201 to the main conversion circuit 201. It is equipped with 203.
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power conversion device 200.
  • the load 300 is not limited to a specific application, and is an electric motor mounted on various electric devices.
  • the load 300 is used as an electric motor for a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 201 includes a switching element (not shown) and a freewheeling diode (not shown). By switching the voltage supplied from the power supply 100 by the switching element, the main conversion circuit 201 converts the DC power supplied from the power supply 100 into AC power and supplies it to the load 300.
  • the main conversion circuit 201 of the present embodiment is a two-level three-phase full bridge circuit, and is opposite to the six switching elements and each switching element. It may consist of six freewheeling diodes in parallel.
  • At least one of the switching elements of the main conversion circuit 201 is the switching included in the semiconductor device 202 corresponding to the power semiconductor modules 1, 1e, 1f, 1g, 1h according to any one of the above-described first to fifth embodiments. It is an element.
  • the six switching elements are connected in series for each of the two switching elements to form an upper and lower arm, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit. Then, the output terminals of each upper and lower arm, that is, the three output terminals of the main conversion circuit 201 are connected to the load 300.
  • the main conversion circuit 201 includes a drive circuit (not shown) for driving each switching element.
  • the drive circuit may be built in the semiconductor device 202 or may be provided outside the semiconductor device 202.
  • the drive circuit generates a drive signal for driving the switching element of the main conversion circuit 201, and supplies the drive signal to the control electrode of the switching element of the main conversion circuit 201.
  • a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrodes of each switching element.
  • the drive signal When the switching element is kept on, the drive signal is a voltage signal (on signal) equal to or higher than the threshold voltage of the switching element, and when the switching element is kept off, the drive signal is a voltage equal to or lower than the threshold voltage of the switching element. It becomes a signal (off signal).
  • the control circuit 203 controls the switching element of the main conversion circuit 201 so that power is supplied to the load 300. Specifically, the time (on time) in which each switching element of the main conversion circuit 201 should be in the on state is calculated based on the electric power to be supplied to the load 300.
  • the main conversion circuit 201 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output to the load 300.
  • a control command is output to the drive circuit provided in the main conversion circuit 201 so that an on signal is output to the switching element that should be turned on at each time point and an off signal is output to the switching element that should be turned off. Is output.
  • the drive circuit outputs an on signal or an off signal as a drive signal to the control electrode of each switching element according to this control signal.
  • the power semiconductor modules 1, 1e, 1f, 1g, 1h according to any one of the first to fifth embodiments are applied as the semiconductor device 202 constituting the main conversion circuit 201. Ru. Therefore, the power capacity of the power conversion device can be increased and the life of the power conversion device can be extended.
  • the present disclosure is not limited to this, and can be applied to various power conversion devices.
  • a two-level power conversion device is used, but a three-level power conversion device or a multi-level power conversion device may be used, and when the power conversion device supplies power to a single-phase load, the power conversion device may be used.
  • the present disclosure may apply to single-phase inverters.
  • the present disclosure may apply to a DC / DC converter or an AC / DC converter when the power converter supplies power to a DC load or the like.
  • the power conversion device to which the present disclosure is applied is not limited to the case where the above-mentioned load is an electric motor, and is used, for example, as a power supply device for an electric discharge machine, a laser machine, an induction heating cooker, or a contactless power supply system. It can also be used as a power conditioner for a photovoltaic power generation system, a power storage system, or the like.

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Abstract

パワー半導体モジュール（１）は、パワー半導体素子（２０ａ）と、パワー半導体素子（２０ｃ）と、プリント配線基板（３０）とを備える。プリント配線基板（３０）は、絶縁基板（３１）と、絶縁基板（３１）の主面（３１ａ）上に設けられている第１エミッタ導電パターン（３３）と、絶縁基板（３１）の主面（３１ｂ）上に設けられている第１ゲート導電パターン（３６）とを含む。第１ゲート導電パターン（３６）は、絶縁基板（３１）の主面（３１ｂ）の平面視において第１エミッタ導電パターン（３３）の第１縁（３３ａ）に沿って配置されている。

Description

パワー半導体モジュール及び電力変換装置
　本開示は、パワー半導体モジュール及び電力変換装置に関する。
　国際公開第２０１７／１７５６８６号（特許文献１）は、第１絶縁基板と、第１半導体デバイスと、第２絶縁基板と、第１柱状電極と、第２柱状電極とを備えるパワーモジュールを開示している。
　第１絶縁基板は、第１導電層を含む。第１半導体デバイスは、第１導電層の上に配置されている。第１半導体デバイスの主電極の一方は、第１導電層と接続されている。第２絶縁基板は、第１絶縁基板の上方に、かつ、第１半導体デバイスと対向して、配置されている。第２絶縁基板は、第２絶縁基板のおもて面上に設けられている第２導電層と、第２絶縁基板の裏面上に設けられている第３導電層とを含む。第１柱状電極は、第１導電層と第２導電層とを接続する。第２柱状電極は、第１半導体デバイスの主電極の他方と第３導電層とを接続する。第２導電層は、第１半導体デバイスに電圧を供給する正極パターンまたは負極パターンのうちの一方である。第３導電層は、第１半導体デバイスに電圧を供給する正極パターンまたは負極パターンのうちの他方である。
国際公開第２０１７／１７５６８６号
　パワー半導体モジュールの電力容量を増加させるために、パワー半導体モジュールが複数のパワー半導体素子を含む必要がある。しかし、複数のパワー半導体素子をターンオンさせると、複数のパワー半導体素子のうちの一つに過大な電流が流れて、複数のパワー半導体素子のうちの一つが壊れることがあった。そのため、パワー半導体モジュールの寿命が短かった。
　本開示は、上記の課題を鑑みてなされたものであり、その第一局面の目的は、パワー半導体モジュールの電力容量を増加させるとともに、パワー半導体モジュールの寿命を延ばすことである。本開示の第二局面の目的は、電力変換装置の電力容量を増加させるとともに、電力変換装置の寿命を延ばすことである。
　本開示のパワー半導体モジュールは、絶縁回路基板と、第１パワー半導体素子と、第２パワー半導体素子と、プリント配線基板とを備える。絶縁回路基板は、第１主面を含む絶縁板と、絶縁板の第１主面上に設けられている導電パターンとを含む。第１パワー半導体素子は、第１エミッタ電極と、第１ゲート電極とを含む。第２パワー半導体素子は、第２エミッタ電極と、第２ゲート電極とを含む。プリント配線基板は、絶縁基板の第１主面に対向して配置されている。プリント配線基板は、絶縁基板と、エミッタ導電パターンと、第１ゲート導電パターンとを含む。絶縁基板は、第２主面と、第２主面とは反対側の第３主面とを含む。第１パワー半導体素子及び第２パワー半導体素子は、導電パターンに固定されている。第１エミッタ電極及び第２エミッタ電極は、エミッタ導電パターンに電気的に接続されている。第１ゲート電極及び第２ゲート電極は、第１ゲート導電パターンに電気的に接続されている。エミッタ導電パターンは、第２主面上に設けられている。第１ゲート導電パターンは、第３主面上に設けられており、かつ、絶縁基板の第３主面の平面視においてエミッタ導電パターンの第１縁に沿って配置されている。
　本開示の電力変換装置は、入力される電力を変換して出力する主変換回路と、主変換回路を制御する制御信号を主変換回路に出力する制御回路とを備える。主変換回路は、本開示のパワー半導体モジュールを有する。
　本開示のパワー半導体モジュールは、第１パワー半導体素子に加えて、第２パワー半導体素子を備えている。そのため、パワー半導体モジュールの電力容量を増加させることができる。また、第１ゲート導電パターンは、絶縁基板の第３主面の平面視においてエミッタ導電パターンの第１縁に沿って配置されている。そのため、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動の少なくとも一部は、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動によって打ち消される。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュールの寿命を延ばすことができる。
　本開示の電力変換装置は、本開示のパワー半導体モジュールを含む。そのため、本開示の電力変換装置によれば、電力変換装置の電力容量を増加させるとともに、電力変換装置の寿命を延ばすことができる。
実施の形態１のパワー半導体モジュールの概略平面図である。 実施の形態１のパワー半導体モジュールの、図１に示される断面線ＩＩ－ＩＩにおける概略断面図である。 実施の形態１のパワー半導体モジュールの、図１に示される断面線ＩＩＩ－ＩＩＩにおける概略断面図である。 実施の形態１のパワー半導体モジュールの、図１に示される断面線ＩＶ－ＩＶにおける概略断面図である。 実施の形態１のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１及び比較例のパワー半導体モジュールの、エミッタ制御端子から第１電極端子までの等価回路図である。 比較例のパワー半導体モジュールにおいてパワー半導体素子をターンオンした時にパワー半導体素子に流れるコレクタ－エミッタ間電流の時間波形を示す図である。 実施の形態１のパワー半導体モジュールの、ゲート制御端子からパワー半導体素子のゲート電極までの等価回路図である。 実施の形態１のパワー半導体モジュールにおいてパワー半導体素子をターンオンした時にパワー半導体素子に流れるコレクタ－エミッタ間電流の時間波形を示す図である。 実施の形態１の第１変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第１変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第１変形例のパワー半導体モジュールの、図１１に示される断面線ＸＩＩＩ－ＸＩＩＩにおける概略部分拡大断面図である。 実施の形態１の第２変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第２変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第３変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第３変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第４変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第４変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２のパワー半導体モジュールの概略平面図である。 実施の形態２のパワー半導体モジュールの、図２０に示される断面線ＸＸＩ－ＸＸＩにおける概略断面図である。 実施の形態２のパワー半導体モジュールの、図２０に示される断面線ＸＸＩＩ－ＸＸＩＩにおける概略断面図である。 実施の形態２のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第１変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第１変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第１変形例のパワー半導体モジュールの、図２５に示される断面線ＸＸＶＩＩ－ＸＸＶＩＩにおける概略部分拡大断面図である。 実施の形態２の第２変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第２変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第３変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第３変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第４変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第４変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態３のパワー半導体モジュールの概略平面図である。 実施の形態３のパワー半導体モジュールの、図３４に示される断面線ＸＸＸＶ－ＸＸＸＶにおける概略断面図である。 実施の形態３のパワー半導体モジュールの、図３４に示される断面線ＸＸＸＶＩ－ＸＸＸＶＩにおける概略断面図である。 実施の形態３のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態３のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態４のパワー半導体モジュールの概略平面図である。 実施の形態４のパワー半導体モジュールの、図３９に示される断面線ＸＬ－ＸＬにおける概略断面図である。 実施の形態４のパワー半導体モジュールの、図３９に示される断面線ＸＬＩ－ＸＬＩにおける概略断面図である。 実施の形態４のパワー半導体モジュールの、図３９に示される断面線ＸＬＩＩ－ＸＬＩＩにおける概略断面図である。 実施の形態４のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態４のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態５のパワー半導体モジュールの概略平面図である。 実施の形態５のパワー半導体モジュールの、図４５に示される断面線ＸＬＶＩ－ＸＬＶＩにおける概略断面図である。 実施の形態５のパワー半導体モジュールの、図４５に示される断面線ＸＬＶＩＩ－ＸＬＶＩＩにおける概略断面図である。 実施の形態５のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態５の第１変形例のパワー半導体モジュールの概略平面図である。 実施の形態５の第１変形例のパワー半導体モジュールの、図４９に示される断面線Ｌ－Ｌにおける概略断面図である。 実施の形態５の第１変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態５の第２変形例のパワー半導体モジュールの概略断面図である。 実施の形態６に係る電力変換システムの構成を示すブロック図である。
　以下、本開示の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
　実施の形態１．
　図１から図６を参照して、実施の形態１のパワー半導体モジュール１を説明する。パワー半導体モジュール１は、絶縁回路基板１０と、パワー半導体素子２０ａ，２０ｂ，２０ｃと、プリント配線基板３０と、導電ワイヤ５０とを主に備える。パワー半導体モジュール１は、導電ポスト４０と、第１電極端子４２と、第２電極端子４４と、エミッタ制御端子４６と、ゲート制御端子４８とをさらに備えてもよい。
　絶縁回路基板１０は、絶縁板１２と、導電回路パターン１３とを含む。絶縁回路基板１０は、さらに、ベース板１１を含んでもよい。
　絶縁板１２は、主面１２ａを含む。絶縁板１２の主面１２ａは、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。
　絶縁板１２は、特に限定されないが、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ3Ｎ4）、二酸化ケイ素（ＳｉＯ2）または窒化ホウ素（ＢＮ）のような無機セラミックス材料で形成されてもよい。絶縁板１２は、微粒子及びフィラーの少なくとも１つが分散された樹脂材料で形成されてもよい。微粒子及びフィラーの少なくとも１つは、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ3Ｎ4）、二酸化ケイ素（ＳｉＯ2）、窒化ホウ素（ＢＮ）、ダイヤモンド（Ｃ）、炭化ケイ素（ＳｉＣ）または酸化ホウ素（Ｂ2Ｏ3）のような無機セラミックス材料で形成されてもよいし、シリコーン樹脂またはアクリル樹脂のような樹脂材料で形成されてもよい。微粒子及びフィラーの少なくとも１つが分散される樹脂は、特に限定されないが、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂またはアクリル樹脂で形成されてもよい。
　導電回路パターン１３は、絶縁板１２の主面１２ａ上に設けられている。導電回路パターン１３は、銅またはアルミニウムのような金属で形成されている。
　ベース板１１は、絶縁板１２の主面１２ａとは反対側の絶縁板１２の主面上に設けられている。ベース板１１は、銅またはアルミニウムのような金属で形成されている。
　パワー半導体素子２０ａ，２０ｂ，２０ｃは、各々、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなパワー半導体素子である。パワー半導体素子２０ａ，２０ｂ，２０ｃは、各々、コレクタ電極２１と、エミッタ電極２２と、ゲート電極２３とを含む。パワー半導体素子２０ａ，２０ｂ，２０ｃは、各々、主に、シリコン（Ｓｉ）、または、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）もしくはダイヤモンドのようなワイドバンドギャップ半導体材料で形成されている。
　パワー半導体素子２０ａ，２０ｂ，２０ｃは、導電回路パターン１３に固定されている。具体的には、パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ電極２１は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５を用いて、導電回路パターン１３に接合されている。パワー半導体素子２０ａ，２０ｂ，２０ｃは、第１エミッタ導電パターン３３に電気的に接続されている。具体的には、パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５を用いて、第１エミッタ導電パターン３３に接合されている。本明細書のはんだは、例えば、Ｓｎ－Ａｇ－Ｉｎ系はんだ、または、Ｓｎ－Ａｇ－Ｃｕ系はんだなどである。本明細書の金属微粒子焼結体は、例えば、銀ナノ粒子焼結体などである。後に詳しく述べるように、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３は、第１ゲート導電パターン３６に電気的に接続されている。パワー半導体素子２０ａ，２０ｂ，２０ｃは、互いに電気的に並列接続されている。
　プリント配線基板３０は、第１方向（ｘ方向）及び第２方向（ｙ方向）に垂直な第３方向（ｚ方向）において、絶縁回路基板１０から離間されており、かつ、絶縁板１２の主面１２ａに対向して配置されている。プリント配線基板３０は、絶縁基板３１と、第１エミッタ導電パターン３３と、第１ゲート導電パターン３６と、第１コレクタ導電パターン３５とを含む。プリント配線基板３０は、第１導電パッド３４と、第２導電パッド３７と、第１導電ビア３８とをさらに含んでもよい。
　絶縁基板３１は、例えば、ガラスエポキシ基材又はガラスコンポジット基材である。ガラスエポキシ基材は、例えば、エポキシ樹脂を含浸したガラス織布が熱硬化されて形成される。ガラスコンポジット基材は、例えば、エポキシ樹脂を含浸したガラス不織布が熱硬化されて形成される。
　絶縁基板３１は、主面３１ａと、主面３１ａとは反対側の主面３１ｂとを含む。絶縁基板３１の主面３１ｂの平面視において、絶縁基板３１の長手方向は第１方向（ｘ方向）であり、絶縁基板３１の短手方向は第２方向（ｙ方向）である。なお、絶縁基板３１の主面３１ｂの平面視は、絶縁基板３１の主面３１ａの平面視と同様である。絶縁基板３１の短手方向（ｙ方向）は、絶縁基板３１の長手方向（ｘ方向）に垂直である。主面３１ａと主面３１ｂとは、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。主面３１ａの長手方向と主面３１ｂの長手方向とは、各々、第１方向（ｘ方向）である。主面３１ａの短手方向と主面３１ｂの短手方向とは、各々、第２方向（ｙ方向）である。本実施の形態では、絶縁基板３１の主面３１ａは、導電回路パターン１３に面している。絶縁基板３１の主面３１ａは、絶縁板１２の主面１２ａに対向している。
　絶縁基板３１の主面３１ｂの平面視において、絶縁基板３１は、縁３１ｃと、縁３１ｃとは反対側の縁３１ｄと、縁３１ｅと、縁３１ｅとは反対側の縁３１ｆとを含む。絶縁基板３１の縁３１ｃは、絶縁基板３１の長手方向（第１方向（ｘ方向））に沿って延在してもよく、絶縁基板３１の主面３１ｂの平面視における絶縁基板３１の長辺であってもよい。絶縁基板３１の縁３１ｄは、絶縁基板３１の長手方向（第１方向（ｘ方向））に沿って延在してもよく、絶縁基板３１の主面３１ｂの平面視における絶縁基板３１の長辺であってもよい。縁３１ｃと縁３１ｄとは、絶縁基板３１の短手方向（第２方向（ｙ方向））において、互いに対向している。
　絶縁基板３１の縁３１ｅは、縁３１ｃと縁３１ｄとを接続している。絶縁基板３１の縁３１ｅは、絶縁基板３１の短手方向（第２方向（ｙ方向））に沿って延在してもよく、絶縁基板３１の主面３１ｂの平面視における絶縁基板３１の短辺であってもよい。絶縁基板３１の縁３１ｆは、縁３１ｃと縁３１ｄとを接続している。絶縁基板３１の縁３１ｆは、絶縁基板３１の短手方向（第２方向（ｙ方向））に沿って延在してもよく、絶縁基板３１の主面３１ｂの平面視における絶縁基板３１の短辺であってもよい。縁３１ｅと縁３１ｆとは、絶縁基板３１の長手方向（第１方向（ｘ方向））において、互いに対向している。
　第１エミッタ導電パターン３３と、第１ゲート導電パターン３６と、第１コレクタ導電パターン３５と、第１導電パッド３４と、第２導電パッド３７とは、銅またはアルミニウムのような金属で形成されている。第１エミッタ導電パターン３３と、第１導電パッド３４とは、主面３１ａ上に設けられている。第１エミッタ導電パターン３３が設けられている絶縁基板３１の主面３１ａが、導電回路パターン１３に面している。第１エミッタ導電パターン３３が設けられている絶縁基板３１の主面３１ａが、絶縁板１２の主面１２ａに対向している。第１エミッタ導電パターン３３と第１導電パッド３４とは、互いに離間されており、かつ、互いに電気的に絶縁されている。
　第１ゲート導電パターン３６と、第１コレクタ導電パターン３５と、第２導電パッド３７とは、主面３１ｂ上に設けられている。第１ゲート導電パターン３６と第１コレクタ導電パターン３５と第２導電パッド３７とは、互いに離間されており、かつ、互いに電気的に絶縁されている。プリント配線基板３０は、例えば、両面銅張積層板である。
　第１エミッタ導電パターン３３は、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。第１エミッタ導電パターン３３の長手方向は、第１方向（ｘ方向）であり、第１エミッタ導電パターン３３の短手方向は、第２方向（ｙ方向）である。第１エミッタ導電パターン３３は、第１エミッタ導電パターン３３の長手方向（第１方向（ｘ方向））に沿って延在する第１縁３３ａを含む。絶縁基板３１の主面３１ｂの平面視において、第１エミッタ導電パターン３３の第１縁３３ａは、絶縁基板３１の縁３１ｃに沿って配置されている。第１エミッタ導電パターン３３の第１縁３３ａは、絶縁基板３１の長手方向（第１方向（ｘ方向））に延在している。
　第１エミッタ導電パターン３３は、第１導電ビア３８に接続されている。第１導電ビア３８は、絶縁基板３１を貫通している。第１導電ビア３８は、第１エミッタ導電パターン３３と第２導電パッド３７とを電気的に接続している。第１導電ビア３８は、例えば、銅またはアルミニウムのような金属で形成されている。
　第１コレクタ導電パターン３５は、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。第１コレクタ導電パターン３５の長手方向は、第１方向（ｘ方向）であり、第１コレクタ導電パターン３５の短手方向は、第２方向（ｙ方向）である。
　第１コレクタ導電パターン３５は、導電ポスト４０に接続されている。導電ポスト４０は、プリント配線基板３０を貫通している。導電ポスト４０は、導電回路パターン１３と第１コレクタ導電パターン３５とに電気的に接続されている。導電ポスト４０は、銅またはアルミニウムのような金属で形成されている。導電ポスト４０は、プリント配線基板３０を支持している。具体的には、導電ポスト４０は、はんだのような導電接合部材（図示せず）を用いて、導電回路パターン１３に固定されている。導電ポスト４０は、はんだのような導電接合部材（図示せず）を用いて、第１コレクタ導電パターン３５と第１導電パッド３４とに固定されている。
　第１ゲート導電パターン３６の長手方向は、第１方向（ｘ方向）であり、第１ゲート導電パターン３６の短手方向は、第２方向（ｙ方向）である。第１ゲート導電パターン３６の長手方向は、絶縁基板３１の縁３１ｃが延在する第１方向（ｘ方向）である。第１ゲート導電パターン３６の長手方向は、第１エミッタ導電パターン３３の第１縁３３ａが延在する第１方向（ｘ方向）である。
　図１、図５及び図６に示されるように、第１ゲート導電パターン３６は、絶縁基板３１の主面３１ｂの平面視において絶縁基板３１の縁３１ｃに沿って配置されている。第１ゲート導電パターン３６は、絶縁基板３１の主面３１ｂの平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。特定的には、絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。さらに特定的には、絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６の短手方向（第２方向（ｙ方向））における第１ゲート導電パターン３６の中心線は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。
　第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３のうち、絶縁基板３１の主面３１ｂの平面視において第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））で第１ゲート導電パターン３６に対応する第１部分３３ｐの幅ｗe1より小さい。第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の二分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の三分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の四分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の五分の一以下であってもよい。
　第１ゲート導電パターン３６の第１幅ｗg1は、第１ゲート導電パターン３６の短手方向（第２方向（ｙ方向））における第１ゲート導電パターン３６の長さとして定義される。第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1は、第１エミッタ導電パターン３３の短手方向（第２方向（ｙ方向））における第１エミッタ導電パターン３３の第１部分３３ｐの長さとして定義される。
　一般に、導電パターンの幅が減少するにつれて、導電パターンのインダクタンスは増加する。第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1より狭い。そのため、第１ゲート導電パターン３６の寄生インダクタンス６５，６６（図９を参照）を、第１エミッタ導電パターン３３の寄生インダクタンス６０，６１（図７を参照）よりも大きくすることができる。
　導電ワイヤ４７は、パワー半導体素子２０ａのエミッタ電極２２とエミッタ制御端子４６とにボンディングされている。導電ワイヤ４７が接続されるパワー半導体素子２０ａは、パワー半導体素子２０ａ，２０ｂ，２０ｃのうち、第１電極端子４２または絶縁基板３１の縁３１ｅから最も遠位するパワー半導体素子である。導電ワイヤ４７が接続されるパワー半導体素子２０ａは、パワー半導体素子２０ａ，２０ｂ，２０ｃのうち、絶縁基板３１の縁３１ｆに最も近位するパワー半導体素子である。導電ワイヤ４７は、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。
　エミッタ制御端子４６は、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。パワー半導体モジュール１の外部から、エミッタ制御端子４６に、エミッタ電圧が供給される。エミッタ制御端子４６は、例えば、銅またはアルミニウムのような金属で形成されている。エミッタ制御端子４６は、導電ワイヤ４７を介して、パワー半導体素子２０ａのエミッタ電極２２に接続されている。エミッタ制御端子４６は、導電ワイヤ４７、パワー半導体素子２０ａのエミッタ電極２２及び第１エミッタ導電パターン３３を介して、パワー半導体素子２０ｂ，２０ｃのエミッタ電極２２に接続されている。
　パワー半導体素子２０ａ，２０ｂ，２０ｃは、第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。パワー半導体素子２０ａ，２０ｂ，２０ｃは、第１ゲート導電パターン３６に沿って配置されている。パワー半導体素子２０ａ，２０ｂ，２０ｃは、絶縁基板３１の縁３１ｃに沿って配置されている。絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））は、パワー半導体素子２０ａ，２０ｂ，２０ｃの配列方向（第１方向（ｘ方向））である。絶縁基板３１の主面３１ｂの平面視において、パワー半導体素子２０ａ，２０ｂ，２０ｃの配列方向（第１方向（ｘ方向））は、絶縁基板３１の長手方向（第１方向（ｘ方向））である。絶縁基板３１の主面３１ｂの平面視において、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３は、絶縁基板３１（プリント配線基板３０）から露出している。
　導電ワイヤ５０は、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３と第１ゲート導電パターン３６とにボンディングされている。導電ワイヤ５０は、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３は、導電ワイヤ５０を介して、第１ゲート導電パターン３６に電気的に接続されている。
　導電ワイヤ４９は、第１ゲート導電パターン３６とゲート制御端子４８とにボンディングされている。導電ワイヤ４９は、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。第１ゲート導電パターン３６は、導電ワイヤ４９を介して、ゲート制御端子４８に電気的に接続されている。パワー半導体モジュール１の外部から、ゲート制御端子４８に、ゲート電圧が供給される。ゲート制御端子４８は、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。ゲート制御端子４８は、例えば、銅またはアルミニウムのような金属で形成されている。ゲート制御端子４８は、導電ワイヤ４９、第１ゲート導電パターン３６及び導電ワイヤ５０を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３に電気的に接続されている。
　パワー半導体モジュール１の外部から、エミッタ制御端子４６とゲート制御端子４８との間に、エミッタ－ゲート間電圧が供給される。エミッタ－ゲート間電圧に応じて、パワー半導体素子２０ａ，２０ｂ，２０ｃはオン状態とオフ状態との間でスイッチングされる。
　第１電極端子４２と第２電極端子４４とは、例えば、銅またはアルミニウムのような金属で形成されている。絶縁基板３１の主面３１ｂの平面視において、第１電極端子４２と第２電極端子４４とは、絶縁基板３１の縁３１ｅに配置されている。
　第１電極端子４２は、はんだのような導電接合部材４３を用いて、第２導電パッド３７に固定されている。図３に示されるように、第１電極端子４２は、第２導電パッド３７及び第１導電ビア３８、第１エミッタ導電パターン３３及び導電接合部材２５を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２に電気的に接続されている。第１電極端子４２は、エミッタ電極端子として機能する。
　第２電極端子４４は、はんだのような導電接合部材４５を用いて、第１コレクタ導電パターン３５に固定されている。図３及び図４に示されるように、第２電極端子４４は、第１コレクタ導電パターン３５、導電ポスト４０、導電回路パターン１３及び導電接合部材１５を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ電極２１に電気的に接続されている。第２電極端子４４は、コレクタ電極端子として機能する。導電回路パターン１３の一部はコレクタ導電パターンとして機能する。すなわち、導電回路パターン１３は、コレクタ導電パターンを含む。
　図５から図１０を参照して、比較例のパワー半導体モジュールと対比しながら、本実施の形態のパワー半導体モジュール１の作用を説明する。比較例のパワー半導体モジュールは、本実施の形態のパワー半導体モジュール１と異なり、第１ゲート導電パターン３６が、絶縁基板３１の主面３１ｂの平面視において、第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されていない。
　パワー半導体素子２０ａ，２０ｂ，２０ｃの各々に印加されるゲート－エミッタ間電圧（すなわち、ゲート制御端子４８に印加されるゲート電圧とエミッタ制御端子４６に印加されるエミッタ電圧との間の差）を閾値電圧よりも大きくして、パワー半導体素子２０ａ，２０ｂ，２０ｃをターンオンさせる。主電流５５は、第２電極端子４４から、第１コレクタ導電パターン３５、導電ポスト４０、導電回路パターン１３、パワー半導体素子２０ａ，２０ｂ，２０ｃ、第１エミッタ導電パターン３３、第１導電ビア３８及び第２導電パッド３７を通って、第１電極端子４２に流れる。図５から図７に示されるように、パワー半導体素子２０ａ，２０ｂ，２０ｃでは、主電流５５は、パワー半導体素子２０ａ、パワー半導体素子２０ｂ、パワー半導体素子２０ｃの順に流れる。
　一般に、導電パターンの縁が、導電パターンのうち、電流が最も多く流れる部分である。そのため、図５及び図６に示されるように、主電流５５は、第１エミッタ導電パターン３３のうちパワー半導体素子２０ａ，２０ｂ，２０ｃに近位する第１縁３３ａに沿って流れる。第１エミッタ導電パターン３３を流れる主電流５５は、主電流５５の周りに（例えば、第１エミッタ導電パターン３３に）磁束Φを形成する。
　パワー半導体素子２０ａ，２０ｂ，２０ｃをターンオンさせると、主電流５５は時間が経つにつれて増加し（図８または図１０を参照）、主電流５５が形成する磁束Φも時間が経つにつれて増加する。図７に示されるように、第１エミッタ導電パターン３３は、寄生インダクタンス６０，６１を有している。そのため、第１エミッタ導電パターン３３の第１縁３３ａに沿って流れる主電流５５が形成する磁束Φの時間変化ｄΦ／ｄｔは、第１エミッタ導電パターン３３に、第１誘導起電力６２，６３（図７を参照）を発生させる。
　第１誘導起電力６２，６３は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間でエミッタ電圧を変動させる。第１誘導起電力６２，６３は、パワー半導体素子２０ａの第１ゲート－エミッタ間電圧Ｖgeaと、パワー半導体素子２０ｂの第２ゲート－エミッタ間電圧Ｖgebと、パワー半導体素子２０ｃの第３ゲート－エミッタ間電圧Ｖgecとを互いに異ならせる。例えば、第３ゲート－エミッタ間電圧Ｖgecは第２ゲート－エミッタ間電圧Ｖgebよりも大きくなり、第２ゲート－エミッタ間電圧Ｖgebは第１ゲート－エミッタ間電圧Ｖgeaよりも大きくなる。
　そのため、パワー半導体素子２０ａ，２０ｂ，２０ｃのうちの一つのパワー半導体素子２０ｃのコレクタ－エミッタ間電流が急増する。例えば、図８に示されるように、パワー半導体素子２０ａのコレクタ－エミッタ間電流Ｉceaとパワー半導体素子２０ｂのコレクタ－エミッタ間電流Ｉcebとに比べて、パワー半導体素子２０ｃのコレクタ－エミッタ間電流Ｉcecが急増する。比較例では、パワー半導体素子２０ｃのコレクタ－エミッタ間電流Icecがパワー半導体素子２０ｃの定格電流を超えて、パワー半導体素子２０ｃが破壊されてしまう。比較例のパワー半導体モジュールの寿命は相対的に短い。
　これに対し、本実施の形態のパワー半導体モジュール１では、第１ゲート導電パターン３６は、絶縁基板３１の主面３１ｂの平面視において、第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。そのため、第１エミッタ導電パターン３３を流れる主電流５５は、第１ゲート導電パターン３６にも磁束Φを形成する。第１ゲート導電パターン３６は、寄生インダクタンス６５，６６を有している。第１エミッタ導電パターン３３の第１縁３３ａに沿って流れる主電流５５が形成する磁束Φの時間変化ｄΦ／ｄｔは、第１ゲート導電パターン３６に、第２誘導起電力６７，６８（図９を参照）を発生させる。
　第２誘導起電力６７，６８は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間でゲート電圧を変動させる。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動の少なくとも一部を打ち消す。特定的には、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動を完全に打ち消す。例えば、パワー半導体素子２０ｂの第２ゲート－エミッタ間電圧Ｖgebとパワー半導体素子２０ａの第１ゲート－エミッタ間電圧Ｖgeaとの間の差が減少する。パワー半導体素子２０ｃの第３ゲート－エミッタ間電圧Ｖgecとパワー半導体素子２０ｂの第２ゲート－エミッタ間電圧Ｖgebとの間の差が減少する。特定的には、パワー半導体素子２０ａの第１ゲート－エミッタ間電圧Ｖgeaとパワー半導体素子２０ｂの第２ゲート－エミッタ間電圧Ｖgebとパワー半導体素子２０ｃの第３ゲート－エミッタ間電圧Ｖgecとは、互いに等しくなる。
　そのため、図１０に示されるように、パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。本実施の形態では、パワー半導体素子２０ａ，２０ｂ，２０ｃが破壊されることが防止されて、パワー半導体モジュール１の寿命を延ばすことができる。
　第１ゲート導電パターン３６の寄生インダクタンス６５，６６を第１エミッタ導電パターン３３の寄生インダクタンス６０，６１より大きくする。例えば、先に記載したとおり、第１ゲート導電パターン３６の第１幅ｗg1を第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1より小さくすることによって、第１ゲート導電パターン３６の寄生インダクタンス６５，６６を第１エミッタ導電パターン３３の寄生インダクタンス６０，６１より大きくすることができる。
　そうすると、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａの第１ゲート－エミッタ間電圧Ｖgeaとパワー半導体素子２０ｂの第２ゲート－エミッタ間電圧Ｖgebとパワー半導体素子２０ｃの第３ゲート－エミッタ間電圧Ｖgecとの間の変動をより一層小さくすることができる。
　図１１から図１９を参照して、本実施の形態のいくつかの変形例を説明する。
　図１１から図１３に示されるように、本実施の形態の第１変形例では、絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６は、第１エミッタ導電パターン３３の第１縁３３ａから離間されてもよい。
　第一の例では、第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））に垂直な断面における、第１ゲート導電パターン３６と第１エミッタ導電パターン３３との間の第１最大距離ｄ1は、３．０ｍｍ以下である。そのため、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　第二の例では、絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６の短手方向（第２方向（ｙ方向））における第１中心線と第１エミッタ導電パターン３３との間の第２最大距離ｄ2は、絶縁基板３１の厚さＴの７倍以下である。そのため、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　第三の例では、絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６と第１エミッタ導電パターン３３との間の第３最大距離ｄ3は、絶縁基板３１の厚さＴの５倍以下である。そのため、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　図１４及び図１５に示されるように、本実施の形態の第２変形例では、第１エミッタ導電パターン３３に、第１エミッタ導電パターン３３の第１縁３３ａに沿う第１スリット３３ｓが設けられている。第１スリット３３ｓの外縁は、第１エミッタ導電パターン３３の縁でもある。一般に、導電パターンのうち、導電パターンの縁には、より多く電流が流れる。そのため、第１エミッタ導電パターン３３を流れる主電流５５は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第１縁３３ａと第１スリット３３ｓとの間の第１領域に、より集中的に流れる。主電流５５が第１ゲート導電パターン３６に形成する磁束Φが増加する。第１ゲート導電パターン３６における磁束Φの時間変化ｄΦ／ｄｔの大きさが増加する。
　そのため、第１ゲート導電パターン３６に発生する第２誘導起電力６７，６８（図９を参照）の大きさが増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態の第２変形例では、第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第１縁３３ａと第１スリット３３ｓとの間の第１領域の第２幅ｗr1より狭くてもよい。第１エミッタ導電パターン３３の第１領域の第２幅ｗr1は、第１ゲート導電パターン３６の短手方向（第２方向（ｙ方向））における第１エミッタ導電パターン３３の第１領域の長さとして定義される。
　図１６及び図１７に示されるように、本実施の形態の第３変形例では、第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第１縁３３ａと第１スリット３３ｓとの間の第１領域の第２幅ｗr1より広い。
　そのため、主電流５５が第１ゲート導電パターン３６に形成する磁束Φが増加する。第１ゲート導電パターン３６に発生する第２誘導起電力６７，６８（図９を参照）の大きさが増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　図１８及び図１９に示されるように、本実施の形態の第４変形例では、第１エミッタ導電パターン３３の第１縁３３ａに、第１縁３３ａから後退している少なくとも一つの第１後退部３３ｈが設けられている。絶縁基板３１の主面３１ｂの平面視において、少なくとも一つの第１後退部３３ｈでは、少なくとも一つの第１後退部３３ｈに対応するパワー半導体素子２０ａ，２０ｂ，２０ｃの少なくとも一つは、第１エミッタ導電パターン３３から露出してもよい。
　少なくとも一つの第１後退部３３ｈは、第１エミッタ導電パターン３３を流れる主電流５５ｂと第１ゲート導電パターン３６との間の距離を増加させる。少なくとも一つの第１後退部３３ｈは、主電流５５が第１ゲート導電パターン３６に形成する磁束Φを減少させる。少なくとも一つの第１後退部３３ｈは、第１ゲート導電パターン３６に発生する第２誘導起電力６７，６８（図９を参照）の大きさを減少させて、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動を減少させる。少なくとも一つの第１後退部３３ｈは、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動を過度に打ち消すことを防止する。
　少なくとも一つの第１後退部３３ｈは、複数の第１後退部３３ｈであってもよい。複数の第１後退部３３ｈは、それぞれパワー半導体素子２０ａ，２０ｂ，２０ｃに対応するように、第１エミッタ導電パターン３３の第１縁３３ａに設けられている。絶縁基板３１の主面３１ｂの平面視において、複数の第１後退部３３ｈでは、パワー半導体素子２０ａ，２０ｂ，２０ｃは、第１エミッタ導電パターン３３から露出してもよい。複数の第１後退部３３ｈは、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動を過度に打ち消すことを防止する。
　本実施の形態のパワー半導体モジュール１の効果を説明する。
　本実施の形態のパワー半導体モジュール１は、絶縁回路基板１０と、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）と、プリント配線基板３０とを備える。絶縁回路基板１０は、第１主面（主面１２ａ）を含む絶縁板１２と、絶縁板１２の第１主面上に設けられている導電回路パターン１３とを含む。第１パワー半導体素子は、第１エミッタ電極（例えば、パワー半導体素子２０ａのエミッタ電極２２）と、第１ゲート電極（例えば、パワー半導体素子２０ａのゲート電極２３）とを含む。第２パワー半導体素子は、第２エミッタ電極（例えば、パワー半導体素子２０ｃのエミッタ電極２２）と、第２ゲート電極（例えば、パワー半導体素子２０ｃのゲート電極２３）とを含む。プリント配線基板３０は、絶縁板１２の第１主面に対向して配置されている。プリント配線基板３０は、絶縁基板３１と、第１エミッタ導電パターン３３と、第１ゲート導電パターン３６とを含む。絶縁基板３１は、第２主面（例えば、主面３１ａ）と第２主面とは反対側の第３主面（例えば、主面３１ｂ）とを含む。第１パワー半導体素子及び第２パワー半導体素子は、導電回路パターン１３に固定されている。
　第１エミッタ電極（例えば、パワー半導体素子２０ａのエミッタ電極２２）及び第２エミッタ電極（例えば、パワー半導体素子２０ｃのエミッタ電極２２）は、第１エミッタ導電パターン３３に電気的に接続されている。第１ゲート電極（例えば、パワー半導体素子２０ａのゲート電極２３）及び第２ゲート電極（例えば、パワー半導体素子２０ｃのゲート電極２３）は、第１ゲート導電パターン３６に電気的に接続されている。第１エミッタ導電パターン３３は、第２主面（例えば、主面３１ａ）上に設けられている。第１ゲート導電パターン３６は、第３主面（例えば、主面３１ｂ）上に設けられており、かつ、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。
　パワー半導体モジュール１は、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）に加えて、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）を備えている。そのため、パワー半導体モジュール１の電力容量を増加させることができる。
　また、第１ゲート導電パターン３６は、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。そのため、第１エミッタ導電パターン３３を流れる主電流５５は、第１エミッタ導電パターン３３だけでなく、第１ゲート導電パターン３６にも磁束Φを形成する。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）及び第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）のターンオン時における磁束Φの時間変化ｄΦ／ｄｔは、第１エミッタ導電パターン３３に第１誘導起電力６２，６３（図７を参照）を発生させるとともに、第１ゲート導電パターン３６に第２誘導起電力６７，６８（図９を参照）を発生させる。
　第１エミッタ導電パターン３３に発生する第１誘導起電力６２，６３は、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のエミッタ電圧の変動をもたらす。第１ゲート導電パターン３６に発生する第２誘導起電力６７，６８（図９を参照）は、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動をもたらす。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のエミッタ電圧の変動の少なくとも一部は、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動によって打ち消される。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、第１ゲート導電パターン３６の第１長手方向（第１方向（ｘ方向））に垂直な断面における、第１ゲート導電パターン３６と第１エミッタ導電パターン３３との間の第１最大距離ｄ1は、３．０ｍｍ以下である。
　第１ゲート導電パターン３６と第１エミッタ導電パターン３３との間の第１最大距離ｄ1が３．０ｍｍ以下であるため、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第１ゲート導電パターン３６の第１短手方向（第１方向（ｘ方向））における第１中心線と第１エミッタ導電パターン３３との間の第２最大距離ｄ2は、絶縁基板３１の厚さＴの７倍以下である。
　第２最大距離ｄ2が絶縁基板３１の厚さＴの７倍以下であるため、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第１ゲート導電パターン３６と第１エミッタ導電パターン３３との間の第３最大距離ｄ3は、絶縁基板３１の厚さＴの５倍以下である。
　第３最大距離ｄ3が絶縁基板３１の厚さＴの５倍以下であるため、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第１ゲート導電パターン３６は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。
　そのため、第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φが増加する。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第１ゲート導電パターン３６の短手方向（第２方向（ｙ方向））における第１ゲート導電パターン３６の中心線は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。
　そのため、第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φがさらに増加する。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、第１エミッタ導電パターン３３に、第１エミッタ導電パターン３３の第１縁３３ａに沿う第１スリット３３ｓが設けられている。
　第１エミッタ導電パターン３３を流れる主電流５５は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第１縁３３ａと第１スリット３３ｓとの間の第１領域に、集中的に流れる。第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φが増加する。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第１縁３３ａと第１スリット３３ｓとの間の第１領域の第２幅ｗr1より広い。
　そのため、第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φが増加する。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、第１エミッタ導電パターン３３の第１縁３３ａに、第１縁３３ａから後退している少なくとも一つの第１後退部３３ｈが設けられている。
　少なくとも一つの第１後退部３３ｈは、第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φを減少させる。少なくとも一つの第１後退部３３ｈは、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動を過度に打ち消すことを防止する。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、少なくとも一つの第１後退部３３ｈは、複数の第１後退部３３ｈである。複数の第１後退部３３ｈは、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）とに対応するように、第１エミッタ導電パターン３３の第１縁３３ａに設けられている。
　複数の第１後退部３３ｈは、第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φを減少させる。複数の第１後退部３３ｈは、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動を過度に打ち消すことを防止する。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、第１エミッタ導電パターン３３の第１縁３３ａと第１ゲート導電パターン３６とは、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）及び第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）に沿って配置されている。そのため、第１パワー半導体素子及び第２パワー半導体素子のゲート電極２３と第１ゲート導電パターン３６との間の電気的接続が容易になる。第１パワー半導体素子及び第２パワー半導体素子のエミッタ電極２２と第１エミッタ導電パターン３３との間の電気的接続が容易になる。
　本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第２主面（例えば、主面３１ａ）は、導電回路パターン１３に面している。そのため、パワー半導体モジュール１の電力容量を増加させることができるとともに、パワー半導体モジュール１の寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１では、第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３のうち、第３主面（例えば、主面３１ｂ）の平面視において第１ゲート導電パターン３６の第１長手方向（ｘ方向）で第１ゲート導電パターン３６に対応する第１部分３３ｐの幅ｗe1より小さい。
　そのため、第１ゲート導電パターン３６の寄生インダクタンス６５，６６を第１エミッタ導電パターン３３の寄生インダクタンス６０，６１より大きくすることができる。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。また、第１パワー半導体素子及び第２パワー半導体素子のスイッチング動作の際に発生するノイズが第１ゲート導電パターン３６に及ぼす悪影響が低減され得る。
　実施の形態２．
　図２０から図２４を参照して、実施の形態２のパワー半導体モジュール１ｅを説明する。本実施の形態のパワー半導体モジュール１ｅは、実施の形態１のパワー半導体モジュール１と同様の構成を備えるが、以下の点で主に異なる。
　パワー半導体モジュール１ｅは、パワー半導体素子２０ｄ，２０ｅ，２０ｆと、導電ポスト４０ｅと、導電ワイヤ５０ｅとをさらに備える。プリント配線基板３０は、第２ゲート導電パターン３６ｂと、第１導電パッド３４ｅとをさらに含む。プリント配線基板３０は、第３ゲート導電パターン３６ｃをさらに含んでもよい。
　パワー半導体素子２０ｄ，２０ｅ，２０ｆは、各々、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなパワー半導体素子である。パワー半導体素子２０ｄ，２０ｅ，２０ｆは、各々、エミッタ電極２２と、ゲート電極２３、コレクタ電極２１とを含む。パワー半導体素子２０ｄ，２０ｅ，２０ｆは、各々、主に、シリコン（Ｓｉ）、または、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）もしくはダイヤモンドのようなワイドバンドギャップ半導体材料で形成されている。
　パワー半導体素子２０ｄ，２０ｅ，２０ｆは、導電回路パターン１３に固定されている。具体的には、パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ電極２１は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５を用いて、導電回路パターン１３に接合されている。パワー半導体素子２０ｄ，２０ｅ，２０ｆのエミッタ電極２２は、第１エミッタ導電パターン３３に電気的に接続されている。具体的には、パワー半導体素子２０ｄ，２０ｅ，２０ｆのエミッタ電極２２は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５を用いて、第１エミッタ導電パターン３３に接合されている。後に詳しく述べるように、パワー半導体素子２０ｄ，２０ｅ，２０ｆのゲート電極２３は、第１ゲート導電パターン３６に電気的に接続されている。パワー半導体素子２０ｄ，２０ｅ，２０ｆは、互いに電気的に並列接続されている。パワー半導体素子２０ａ，２０ｂ，２０ｃとパワー半導体素子２０ｄ，２０ｅ，２０ｆとは、互いに電気的に並列接続されている。
　本実施の形態のパワー半導体モジュール１ｅに含まれるパワー半導体素子２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆの数は、実施の形態１のパワー半導体モジュール１に含まれるパワー半導体素子２０ａ，２０ｂ，２０ｃの数よりも多い。本実施の形態のパワー半導体モジュール１ｅは、実施の形態１のパワー半導体モジュール１より大きな電流容量を有している。そのため、本実施の形態のパワー半導体モジュール１ｅは、実施の形態１のパワー半導体モジュール１より多くの導電ポスト４０，４０ｅを備えている。具体的には、パワー半導体モジュール１ｅは、導電ポスト４０に加えて、導電ポスト４０ｅをさらに備えている。
　第１導電パッド３４ｅは、絶縁基板３１の主面３１ａ上に設けられている。第１導電パッド３４ｅは、第１エミッタ導電パターン３３及び第１導電パッド３４から離間されており、かつ、第１エミッタ導電パターン３３及び第１導電パッド３４から電気的に絶縁されている。第１導電パッド３４ｅは、銅またはアルミニウムのような金属で形成されている。
　第１コレクタ導電パターン３５は、導電ポスト４０ｅに接続されている。導電ポスト４０ｅは、プリント配線基板３０を貫通している。導電ポスト４０ｅは、導電回路パターン１３と第１コレクタ導電パターン３５とに電気的に接続されている。導電ポスト４０ｅは、銅またはアルミニウムのような金属で形成されている。導電ポスト４０ｅは、プリント配線基板３０を支持している。具体的には、導電ポスト４０ｅは、はんだのような導電接合部材（図示せず）を用いて、導電回路パターン１３に固定されている。導電ポスト４０ｅは、はんだのような導電接合部材（図示せず）を用いて、第１コレクタ導電パターン３５と第１導電パッド３４ｅとに固定されている。
　第１エミッタ導電パターン３３は、第１エミッタ導電パターン３３の長手方向（第１方向（ｘ方向））に沿って延在する第２縁３３ｂを含む。絶縁基板３１の主面３１ｂの平面視において、第１エミッタ導電パターン３３の第２縁３３ｂは、絶縁基板３１の縁３１ｄに沿って配置されている。第１エミッタ導電パターン３３の第２縁３３ｂは、絶縁基板３１の長手方向（第１方向（ｘ方向））に延在している。第１エミッタ導電パターン３３の第２縁３３ｂは、第１エミッタ導電パターン３３の短手方向（第２方向（ｙ方向））において、第１エミッタ導電パターン３３の第１縁３３ａに対向している。
　第２ゲート導電パターン３６ｂは、主面３１ｂ上に設けられている。第２ゲート導電パターン３６ｂは、銅またはアルミニウムのような金属で形成されている。第２ゲート導電パターン３６ｂは、第１コレクタ導電パターン３５と第２導電パッド３７とから離間されており、かつ、第１コレクタ導電パターン３５と第２導電パッド３７とから電気的に絶縁されている。
　第２ゲート導電パターン３６ｂの長手方向は、第１方向（ｘ方向）であり、第２ゲート導電パターン３６ｂの短手方向は、第２方向（ｙ方向）である。第２ゲート導電パターン３６ｂの長手方向は、絶縁基板３１の縁３１ｄが延在する第１方向（ｘ方向）である。第２ゲート導電パターン３６ｂの長手方向は、第１エミッタ導電パターン３３の第２縁３３ｂが延在する第１方向（ｘ方向）である。
　図２０、図２３及び図２４に示されるように、第２ゲート導電パターン３６ｂは、絶縁基板３１の縁３１ｄに沿って配置されている。第２ゲート導電パターン３６ｂは、絶縁基板３１の主面３１ｂの平面視において、第１縁３３ａとは反対側の第１エミッタ導電パターン３３の第２縁３３ｂに沿って配置されている。特定的には、絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂは、第１エミッタ導電パターン３３の第２縁３３ｂに重なっている。さらに特定的には、絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））における第２ゲート導電パターン３６ｂの第２中心線は、第１エミッタ導電パターン３３の第２縁３３ｂに重なっている。
　第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３のうち、絶縁基板３１の主面３１ｂの平面視において第２ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））で第２ゲート導電パターン３６ｂに対応する第２部分３３ｑの幅ｗe2より小さい。第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2の二分の一以下であってもよく、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2の三分の一以下であってもよく、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2の四分の一以下であってもよく、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2の五分の一以下であってもよい。
　第２ゲート導電パターン３６ｂの第３幅ｗg2は、第２ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））における第２ゲート導電パターン３６ｂの長さとして定義される。第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2は、第１エミッタ導電パターン３３の短手方向（第２方向（ｙ方向））における第１エミッタ導電パターン３３の第２部分３３ｑの長さとして定義される。本実施の形態では、第１エミッタ導電パターン３３の第２部分３３ｑは、第１エミッタ導電パターン３３の第１部分３３ｐと同じである。
　一般に、導電パターンの幅が減少するにつれて、導電パターンのインダクタンスは増加する。第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2より狭い。そのため、第２ゲート導電パターン３６ｂの寄生インダクタンスを、第１エミッタ導電パターン３３の寄生インダクタンスより大きくすることができる。
　第２ゲート導電パターン３６ｂは、第１ゲート導電パターン３６に電気的に接続されている。例えば、第３ゲート導電パターン３６ｃは、第１ゲート導電パターン３６と第２ゲート導電パターン３６ｂとを接続する。第２ゲート導電パターン３６ｂは、第３ゲート導電パターン３６ｃを介して、第１ゲート導電パターン３６に電気的に接続されている。第２ゲート導電パターン３６ｂは、導電ワイヤ４９と第１ゲート導電パターン３６と第３ゲート導電パターン３６ｃとを介して、ゲート制御端子４８に電気的に接続されている。
　第３ゲート導電パターン３６ｃは、第１コレクタ導電パターン３５と第２導電パッド３７とから離間されており、かつ、第１コレクタ導電パターン３５と第２導電パッド３７とから電気的に絶縁されている。第３ゲート導電パターン３６ｃは、銅またはアルミニウムのような金属で形成されている。特定的には、第３ゲート導電パターン３６ｃは、絶縁基板３１の縁３１ｆに沿って配置されている。第３ゲート導電パターン３６ｃは、第１エミッタ導電パターン３３の縁に沿って配置されている。さらに特定的には、絶縁基板３１の主面３１ｂの平面視において、第３ゲート導電パターン３６ｃは、第１エミッタ導電パターン３３の縁に重なっている。絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６、第２ゲート導電パターン３６ｂ及び第３ゲート導電パターン３６ｃは、第１コレクタ導電パターン３５の三辺に対向している。
　具体的には、第３ゲート導電パターン３６ｃは、第１ゲート導電パターン３６の第１端と第２ゲート導電パターン３６ｂの第２端とを接続する。第１ゲート導電パターン３６の第１端は、絶縁基板３１の縁３１ｆに近位する第１ゲート導電パターン３６の端である。第１ゲート導電パターン３６の第１端は、第１ゲート導電パターン３６の端のうち、第１電極端子４２及び第２電極端子４４から遠位する端である。第１ゲート導電パターン３６の第１端は、第１ゲート導電パターン３６の端のうち、エミッタ制御端子４６から延びる導電ワイヤ４７がボンディングされるパワー半導体素子２０ａに近位する端である。第２ゲート導電パターン３６ｂの第２端は、絶縁基板３１の縁３１ｆに近位する第２ゲート導電パターン３６ｂの端である。第２ゲート導電パターン３６ｂの第２端は、第２ゲート導電パターン３６ｂの端のうち、第１電極端子４２及び第２電極端子４４から遠位する端である。第２ゲート導電パターン３６ｂの第２端は、第１ゲート導電パターン３６の端のうち、エミッタ制御端子４６から延びる導電ワイヤ４７がボンディングされるパワー半導体素子２０ａに近位する端である。
　エミッタ制御端子４６は、導電ワイヤ４７、パワー半導体素子２０ａのエミッタ電極２２及び第１エミッタ導電パターン３３を介して、パワー半導体素子２０ｄ，２０ｅ，２０ｆのエミッタ電極２２に接続されている。
　パワー半導体素子２０ｄ，２０ｅ，２０ｆは、第１エミッタ導電パターン３３の第２縁３３ｂに沿って配置されている。パワー半導体素子２０ｄ，２０ｅ，２０ｆは、第２ゲート導電パターン３６ｂに沿って配置されている。パワー半導体素子２０ｄ，２０ｅ，２０ｆは、絶縁基板の縁３１ｄに沿って配置されている。絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））は、パワー半導体素子２０ｄ，２０ｅ，２０ｆの配列方向（第１方向（ｘ方向））である。絶縁基板３１の主面３１ｂの平面視において、パワー半導体素子２０ｄ，２０ｅ，２０ｆの配列方向（第１方向（ｘ方向））は、絶縁基板３１の長手方向（第１方向（ｘ方向））である。絶縁基板３１の主面３１ｂの平面視において、パワー半導体素子２０ｄ，２０ｅ，２０ｆのゲート電極２３は、絶縁基板３１（プリント配線基板３０）から露出している。
　導電ワイヤ５０ｅは、パワー半導体素子２０ｄ，２０ｅ，２０ｆのゲート電極２３と第２ゲート導電パターン３６ｂとにボンディングされている。導電ワイヤ５０ｅは、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。パワー半導体素子２０ｄ，２０ｅ，２０ｆのゲート電極２３は、導電ワイヤ５０ｅを介して、第２ゲート導電パターン３６ｂに電気的に接続されている。ゲート制御端子４８は、導電ワイヤ４９、第１ゲート導電パターン３６、第３ゲート導電パターン３６ｃ、第２ゲート導電パターン３６ｂ及び導電ワイヤ５０ｅを介して、パワー半導体素子２０ｄ，２０ｅ，２０ｆのゲート電極２３に電気的に接続されている。
　パワー半導体モジュール１の外部から、エミッタ制御端子４６とゲート制御端子４８との間に、エミッタ－ゲート間電圧が供給される。エミッタ－ゲート間電圧に応じて、パワー半導体素子２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆはオン状態とオフ状態との間でスイッチングされる。
　本実施の形態のパワー半導体モジュール１ｅの作用は、実施の形態１のパワー半導体モジュール１の作用に加えて、以下の作用を奏する。
　パワー半導体素子２０ｄ，２０ｅ，２０ｆの各々に印加されるゲート－エミッタ間電圧を閾値電圧よりも大きくして、パワー半導体素子２０ｄ，２０ｅ，２０ｆをいずれもターンオンさせる。第２電極端子４４から、第１コレクタ導電パターン３５、導電ポスト４０，４０ｅ、導電回路パターン１３、パワー半導体素子２０ｄ，２０ｅ，２０ｆ、第１エミッタ導電パターン３３、第１導電ビア３８、第２導電パッド３７を通って、第１電極端子４２に主電流５５ｂが流れる。図２３及び図２４に示されるように、主電流５５ｂは、パワー半導体素子２０ｄ，２０ｅ，２０ｆでは、パワー半導体素子２０ｄ、パワー半導体素子２０ｅ、パワー半導体素子２０ｆの順に流れる。
　一般に、導電パターンの縁が、導電パターンのうち、電流が最も多く流れる部分である。そのため、図２３及び図２４に示されるように、主電流５５ｂは、第１エミッタ導電パターン３３のうちパワー半導体素子２０ｄ，２０ｅ，２０ｆに近位する第２縁３３ｂに沿って流れる。第１エミッタ導電パターン３３を流れる主電流５５は、主電流５５の周りに（例えば、第１エミッタ導電パターン３３に）磁束Φを形成する。第１エミッタ導電パターン３３を流れる主電流５５ｂは、主電流５５ｂの周りに磁束Φを形成する。
　パワー半導体素子２０ｄ，２０ｅ，２０ｆをターンオンさせると、主電流５５ｂは時間が経つにつれて増加し、主電流５５ｂが形成する磁束も時間が経つにつれて増加する。第１エミッタ導電パターン３３は、寄生インダクタンスを有している。そのため、第１エミッタ導電パターン３３の第２縁３３ｂに沿って流れる主電流５５ｂが形成する磁束Φの時間変化ｄΦ／ｄｔは、第１エミッタ導電パターン３３に、第３誘導起電力を発生させる。
　第３誘導起電力は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間でエミッタ電圧を変動させる。第３誘導起電力は、パワー半導体素子２０ｄの第４ゲート－エミッタ間電圧Ｖgedと、パワー半導体素子２０ｅの第５ゲート－エミッタ間電圧Ｖgeeと、パワー半導体素子２０ｆの第６ゲート－エミッタ間電圧Ｖgefとを互いに異ならせる。
　しかし、第２ゲート導電パターン３６ｂは、絶縁基板３１の主面３１ｂの平面視において、第１エミッタ導電パターン３３の第２縁３３ｂに沿って配置されている。そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂは、第２ゲート導電パターン３６ｂにも磁束Φを形成する。第２ゲート導電パターン３６ｂは、寄生インダクタンスを有している。第１エミッタ導電パターン３３の第２縁３３ｂに沿って流れる主電流５５ｂが形成する磁束Φの時間変化ｄΦ／ｄｔは、第２ゲート導電パターン３６ｂに、第４誘導起電力を発生させる。
　第４誘導起電力は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間でゲート電圧を変動させる。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動の少なくとも一部を打ち消す。特定的には、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動を完全に打ち消す。例えば、パワー半導体素子２０ｅの第５ゲート－エミッタ間電圧Ｖgeeとパワー半導体素子２０ｄの第４ゲート－エミッタ間電圧Ｖgedとの間の差が減少する。パワー半導体素子２０ｆの第６ゲート－エミッタ間電圧Ｖgefとパワー半導体素子２０ｅの第５ゲート－エミッタ間電圧Ｖgeeとの間の差が減少する。特定的には、パワー半導体素子２０ｄの第４ゲート－エミッタ間電圧Ｖgedとパワー半導体素子２０ｅの第５ゲート－エミッタ間電圧Ｖgeeとパワー半導体素子２０ｆの第６ゲート－エミッタ間電圧Ｖgefとは、互いに等しくなる。
　そのため、パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体素子２０ｄ，２０ｅ，２０ｆが破壊されることが防止されて、パワー半導体モジュール１ｅの寿命を延ばすことができる。
　第２ゲート導電パターン３６ｂの寄生インダクタンスを第１エミッタ導電パターン３３の寄生インダクタンスより大きくする。例えば、先に記載したとおり、第２ゲート導電パターン３６ｂの第３幅ｗg2を、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2より小さくすることによって、第２ゲート導電パターン３６ｂの寄生インダクタンスを第１エミッタ導電パターン３３の寄生インダクタンスより大きくすることができる。
　そうすると、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄの第４ゲート－エミッタ間電圧Ｖgedとパワー半導体素子２０ｅの第５ゲート－エミッタ間電圧Ｖgeeとパワー半導体素子２０ｆの第６ゲート－エミッタ間電圧Ｖgefとの間の変動をより一層小さくすることができる。
　図２５から図３３を参照して、本実施の形態のいくつかの変形例を説明する。
　図２５から図２７に示されるように、本実施の形態の第１変形例では、絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂは、第１エミッタ導電パターン３３の第２縁３３ｂから離間されてもよい。
　第一の例では、第２ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））に垂直な断面における、第２ゲート導電パターン３６ｂと第１エミッタ導電パターン３３との間の第４最大距離ｄ4は、３．０ｍｍ以下である。そのため、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　第二の例では、絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））における第２中心線と第１エミッタ導電パターン３３との間の第５最大距離ｄ5は、絶縁基板３１の厚さＴの７倍以下である。そのため、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　第三の例では、絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂと第１エミッタ導電パターン３３との間の第６最大距離ｄ6は、絶縁基板３１の厚さＴの５倍以下である。そのため、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　図２８及び図２９に示されるように、本実施の形態の第２変形例では、第１エミッタ導電パターン３３に、第１エミッタ導電パターン３３の第２縁３３ｂに沿う第２スリット３３ｔが設けられている。第２スリット３３ｔの外縁は、第１エミッタ導電パターン３３の縁でもある。一般に、導電パターンのうち、導電パターンの縁には、より多く電流が流れる。そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂは、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第２縁３３ｂと第２スリット３３ｔとの間の第２領域に、より集中的に流れる。主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φが増加する。第２ゲート導電パターン３６ｂにおける磁束Φの時間変化ｄΦ／ｄｔの大きさが増加する。
　そのため、第２ゲート導電パターン３６ｂに発生する第４誘導起電力の大きさが増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態の第２変形例では、第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第２縁３３ｂと第２スリット３３ｔとの間の第２領域の第４幅ｗr2より狭くてもよい。第１エミッタ導電パターン３３の第２領域の第４幅ｗr2は、第２ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））における第１エミッタ導電パターン３３の第２領域の長さとして定義される。
　図３０及び図３１に示されるように、本実施の形態の第３変形例では、第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第２縁３３ｂと第２スリット３３ｔとの間の第２領域の第４幅ｗr2より広い。
　そのため、主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φが増加する。第２ゲート導電パターン３６ｂに発生する第４誘導起電力の大きさが増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　図３２及び図３３に示されるように、本実施の形態の第４変形例では、第１エミッタ導電パターン３３の第２縁３３ｂに、第２縁３３ｂから後退している少なくとも一つの第２後退部３３ｊが設けられている。絶縁基板３１の主面３１ｂの平面視において、少なくとも一つの第２後退部３３ｊでは、少なくとも一つの第２後退部３３ｊに対応するパワー半導体素子２０ｄ，２０ｅ，２０ｆの少なくとも一つは、第１エミッタ導電パターン３３から露出してもよい。
　少なくとも一つの第２後退部３３ｊは、第１エミッタ導電パターン３３を流れる主電流５５ｂと第２ゲート導電パターン３６ｂとの間の距離を増加させる。少なくとも一つの第２後退部３３ｊは、主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φを減少させる。少なくとも一つの第２後退部３３ｊは、第２ゲート導電パターン３６ｂに発生する第４誘導起電力の大きさを減少させて、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動を減少させる。少なくとも一つの第２後退部３３ｊは、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動を過度に打ち消すことを防止する。
　少なくとも一つの第２後退部３３ｊは、複数の第２後退部３３ｊであってもよい。複数の第２後退部３３ｊは、それぞれパワー半導体素子２０ｄ，２０ｅ，２０ｆに対応するように、第１エミッタ導電パターン３３の第２縁３３ｂに設けられている。絶縁基板３１の主面３１ｂの平面視において、複数の第２後退部３３ｊでは、パワー半導体素子２０ｄ，２０ｅ，２０ｆは、第１エミッタ導電パターン３３から露出してもよい。複数の第２後退部３３ｊは、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動を過度に打ち消すことを防止する。
　本実施の形態のパワー半導体モジュール１ｅは、実施の形態１のパワー半導体モジュール１の効果に加えて、以下の効果を奏する。
　本実施の形態のパワー半導体モジュール１ｅは、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と、第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）とをさらに備える。第３パワー半導体素子は、第３エミッタ電極（例えば、パワー半導体素子２０ｄのエミッタ電極２２）と、第３ゲート電極（例えば、パワー半導体素子２０ｄのゲート電極２３）とを含む。第４パワー半導体素子は、第４エミッタ電極（例えば、パワー半導体素子２０ｆのエミッタ電極２２）と、第４ゲート電極（例えば、パワー半導体素子２０ｆのゲート電極２３）とを含む。プリント配線基板３０は、第１ゲート導電パターン３６に電気的に接続されている第２ゲート導電パターン３６ｂをさらに含む。第３パワー半導体素子及び第４パワー半導体素子は、導電回路パターン１３に固定されている。
　第３エミッタ電極（例えば、パワー半導体素子２０ｄのエミッタ電極２２）及び第４エミッタ電極（例えば、パワー半導体素子２０ｆのエミッタ電極２２）は、第１エミッタ導電パターン３３に電気的に接続されている。第３ゲート電極（例えば、パワー半導体素子２０ｄのゲート電極２３）及び第４ゲート電極（例えば、パワー半導体素子２０ｆのゲート電極２３）は、第２ゲート導電パターン３６ｂに電気的に接続されている。第２ゲート導電パターン３６ｂは、第３主面（主面３１ｂ）上に設けられており、かつ、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第１縁３３ａとは反対側の第１エミッタ導電パターン３３の第２縁３３ｂに沿って配置されている。
　パワー半導体モジュール１ｅは、第１パワー半導体素子及び第２パワー半導体素子に加えて、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）とを備えている。そのため、パワー半導体モジュール１ｅの電力容量を増加させることができる。
　また、第２ゲート導電パターン３６ｂは、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において第１エミッタ導電パターン３３の第２縁３３ｂに沿って配置されている。そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂは、第１エミッタ導電パターン３３だけでなく、第２ゲート導電パターン３６ｂにも磁束Φを形成する。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）及び第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）のターンオン時における磁束Φの時間変化ｄΦ／ｄｔは、は、第１エミッタ導電パターン３３に第３誘導起電力を発生させるとともに、第２ゲート導電パターン３６ｂに第４誘導起電力を発生させる。
　第１エミッタ導電パターン３３に発生する第３誘導起電力は、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のエミッタ電圧の変動をもたらす。第２ゲート導電パターン３６ｂに発生する第４誘導起電力は、第３パワー半導体素子と第４パワー半導体素子との間のゲート電圧の変動をもたらす。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のエミッタ電圧の変動の少なくとも一部は、第３パワー半導体素子と第４パワー半導体素子との間のゲート電圧の変動によって打ち消される。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、プリント配線基板３０は、第１ゲート導電パターン３６の第１端と第２ゲート導電パターン３６ｂの第２端とを接続する第３ゲート導電パターン３６ｃをさらに含む。そのため、パワー半導体モジュール１ｅの電力容量を増加させることができるとともに、パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、第２ゲート導電パターン３６ｂの第２長手方向に垂直な断面における、第２ゲート導電パターン３６ｂと第１エミッタ導電パターン３３との間の第４最大距離ｄ4は、３．０ｍｍ以下である。
　第２ゲート導電パターン３６ｂと第１エミッタ導電パターン３３との間の第４最大距離ｄ4が３．０ｍｍ以下であるため、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第２ゲート導電パターン３６ｂの第２短手方向（第１方向（ｘ方向））における第２中心線と第１エミッタ導電パターン３３との間の第５最大距離ｄ5は、絶縁基板３１の厚さＴ（図１３を参照）の７倍以下である。
　第５最大距離ｄ5が絶縁基板３１の厚さＴの７倍以下であるため、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第２ゲート導電パターン３６ｂと第１エミッタ導電パターン３３との間の第６最大距離ｄ6は、絶縁基板３１の厚さＴ（図１３を参照）の５倍以下である。
　第６最大距離ｄ6が絶縁基板３１の厚さＴの５倍以下であるため、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第２ゲート導電パターン３６ｂは、第１エミッタ導電パターン３３の第２縁３３ｂに重なっている。
　そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φが増加する。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第２ゲート導電パターン３６ｂの第２短手方向（第２方向（ｙ方向））における第２ゲート導電パターン３６ｂの第２中心線は、第１エミッタ導電パターン３３の第２縁３３ｂに重なっている。
　そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φがさらに増加する。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動がさらに増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、第１エミッタ導電パターン３３に、第１エミッタ導電パターン３３の第２縁３３ｂに沿う第２スリット３３ｔが設けられている。
　第１エミッタ導電パターン３３を流れる主電流５５ｂは、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第２縁３３ｂと第２スリット３３ｔとの間の第２領域に、集中的に流れる。主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φが増加する。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動がさらに増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第２縁３３ｂと第２スリット３３ｔとの間の第２領域の第４幅ｗr2より広い。
　そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φが増加する。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動がさらに増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、第１エミッタ導電パターン３３の第２縁３３ｂに、第２縁３３ｂから後退している少なくとも一つの第２後退部３３ｊが設けられている。
　少なくとも一つの第２後退部３３ｊは、第１エミッタ導電パターン３３を流れる主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φを減少させる。少なくとも一つの第２後退部３３ｊは、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動を過度に打ち消すことを防止する第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、少なくとも一つの第２後退部３３ｊは、複数の第２後退部３３ｊである。複数の第２後退部３３ｊは、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）とに対応するように、第１エミッタ導電パターン３３の第２縁３３ｂに設けられている。
　複数の第２後退部３３ｊは、第１エミッタ導電パターン３３を流れる主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φを減少させる。複数の第２後退部３３ｊは、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動を過度に打ち消すことを防止する。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｅでは、第１エミッタ導電パターン３３の第２縁３３ｂと第２ゲート導電パターン３６ｂとは、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）及び第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）に沿って配置されている。そのため、第３パワー半導体素子及び第４パワー半導体素子のゲート電極２３と第２ゲート導電パターン３６ｂとの間の電気的接続が容易になる。第３パワー半導体素子及び第４パワー半導体素子のエミッタ電極２２と第１エミッタ導電パターン３３との間の電気的接続が容易になる。
　本実施の形態のパワー半導体モジュール１ｅでは、第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３のうち、第３主面（例えば、主面３１ｂ）の平面視において第２ゲート導電パターン３６ｂの第２長手方向（第１方向（ｘ方向））で第２ゲート導電パターン３６ｂに対応する第２部分３３ｑの幅ｗe2より小さい。
　そのため、第２ゲート導電パターン３６ｂの寄生インダクタンスを第１エミッタ導電パターン３３の寄生インダクタンスより大きくすることができる。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動がさらに増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。また、第３パワー半導体素子及び第４パワー半導体素子のスイッチング動作の際に発生するノイズが第２ゲート導電パターン３６ｂに及ぼす悪影響が低減され得る。
　実施の形態３．
　図３４から図３８を参照して、実施の形態３のパワー半導体モジュール１ｆを説明する。本実施の形態のパワー半導体モジュール１ｆは、実施の形態２のパワー半導体モジュール１ｅと同様の構成を備えるが、以下の点で主に異なる。
　パワー半導体モジュール１ｆでは、第３ゲート導電パターン３６ｃは、第１ゲート導電パターン３６の第１中央部と第２ゲート導電パターン３６ｂの第２中央部とを接続している。第１ゲート導電パターン３６の第１中央部は、第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））において第１ゲート導電パターン３６を三等分された部分に分けたときの中央部分である。第２ゲート導電パターン３６ｂの第２中央部は、第２ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））において第２ゲート導電パターン３６ｂを三等分された部分に分けたときの中央部分である。
　プリント配線基板３０は、第２コレクタ導電パターン３５ｆをさらに含む。第２コレクタ導電パターン３５ｆは、銅またはアルミニウムのような金属で形成されている。第２コレクタ導電パターン３５ｆは、絶縁基板３１の主面３１ｂ上に設けられている。第２コレクタ導電パターン３５ｆは、第３ゲート導電パターン３６ｃに対して、絶縁基板３１の縁３１ｆに近位している。第２コレクタ導電パターン３５ｆは、第３ゲート導電パターン３６ｃに対して、絶縁基板３１の縁３１ｅから遠位している。第２コレクタ導電パターン３５ｆは、第３ゲート導電パターン３６ｃに対して、第１電極端子４２、第２電極端子４４及び第２導電パッド３７から遠位している。
　第１コレクタ導電パターン３５は、第３ゲート導電パターン３６ｃに対して、絶縁基板３１の縁３１ｅに近位している。第１コレクタ導電パターン３５は、第３ゲート導電パターン３６ｃに対して、絶縁基板３１の縁３１ｆから遠位している。第１コレクタ導電パターン３５は、第１電極端子４２、第２電極端子４４及び第２導電パッド３７に近位している。第１コレクタ導電パターン３５は、第３ゲート導電パターン３６ｃに対して、第１電極端子４２及び第２電極端子４４に近位している。第１コレクタ導電パターン３５と第２コレクタ導電パターン３５ｆとは、第１ゲート導電パターン３６、第２ゲート導電パターン３６ｂ及び第３ゲート導電パターン３６ｃから離間されており、かつ、第１ゲート導電パターン３６、第２ゲート導電パターン３６ｂ及び第３ゲート導電パターン３６ｃから電気的に絶縁されている。
　第２コレクタ導電パターン３５ｆは、導電ポスト４０ｅに接続されている。導電ポスト４０ｅは、プリント配線基板３０を貫通している。導電ポスト４０ｅは、導電回路パターン１３と第２コレクタ導電パターン３５ｆとに電気的に接続されている。導電ポスト４０ｅは、はんだのような導電接合部材（図示せず）を用いて、導電回路パターン１３に固定されている。導電ポスト４０ｅは、はんだのような導電接合部材（図示せず）を用いて、第２コレクタ導電パターン３５ｆと第１導電パッド３４ｅとに固定されている。
　本実施の形態のパワー半導体モジュール１ｆは、実施の形態２のパワー半導体モジュール１ｅと同様の以下の効果を奏する。
　本実施の形態のパワー半導体モジュール１ｆでは、プリント配線基板３０は、第１ゲート導電パターン３６の第１中央部と第２ゲート導電パターン３６ｂの第２中央部とを接続する第３ゲート導電パターン３６ｃをさらに含む。そのため、パワー半導体モジュール１ｆの電力容量を増加させることができるとともに、パワー半導体モジュール１ｆの寿命を延ばすことができる。
　実施の形態４．
　図３９から図４４を参照して、実施の形態４のパワー半導体モジュール１ｇを説明する。本実施の形態のパワー半導体モジュール１ｇは、実施の形態１のパワー半導体モジュール１と同様の構成を備えるが、以下の点で主に異なる。
　プリント配線基板３０は、第１導電パッド３４（図６を参照）に代えて、第２エミッタ導電パターン７２を含む。パワー半導体モジュール１ｇは、導電ブロック７４（図４２を参照）とゲート端子７０（図３９を参照）とをさらに備える。
　第１コレクタ導電パターン３５と第２エミッタ導電パターン７２と第１ゲート導電パターン３６とは、絶縁基板３１の主面３１ａ上に設けられている。第１ゲート導電パターン３６が設けられている絶縁基板３１の主面３１ａが、導電回路パターン１３に面している。第１ゲート導電パターン３６が設けられている絶縁基板３１の主面３１ａが、絶縁板１２の主面１２ａに対向している。第１コレクタ導電パターン３５と第２エミッタ導電パターン７２と第１ゲート導電パターン３６とは、互いに離間されており、かつ、互いに電気的に絶縁されている。第２エミッタ導電パターン７２は、銅またはアルミニウムのような金属で形成されている。
　第１エミッタ導電パターン３３と第２導電パッド３７とは、絶縁基板３１の主面３１ｂ上に設けられている。第１エミッタ導電パターン３３と第２導電パッド３７とは、互いに離間されており、かつ、互いに電気的に絶縁されている。
　図４３及び図４４に示されるように、第１コレクタ導電パターン３５は、第１コレクタ導電パターン３５の長手方向（第１方向（ｘ方向））に沿って延在する第３縁３５ａを含む。第１コレクタ導電パターン３５の第３縁３５ａは、絶縁基板３１の縁３１ｃに近位する第１コレクタ導電パターン３５の縁である。絶縁基板３１の主面３１ｂの平面視において、第１コレクタ導電パターン３５の第３縁３５ａは、絶縁基板３１の縁３１ｃに沿って配置されている。第１コレクタ導電パターン３５の第３縁３５ａは、絶縁基板３１の長手方向（第１方向（ｘ方向））に延在している。
　第１コレクタ導電パターン３５の第３縁３５ａに、第３縁３５ａから後退している第３後退部３５ｒが設けられている。第３後退部３５ｒによって第１コレクタ導電パターン３５から露出した絶縁基板３１の主面３１ａ上に、第２エミッタ導電パターン７２と第１ゲート導電パターン３６とが配置されている。絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６は、第２エミッタ導電パターン７２より、第１コレクタ導電パターン３５の第３縁３５ａに近位している。絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６は、第２エミッタ導電パターン７２より、第１エミッタ導電パターン３３の第１縁３３ａに近位している。絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６は、第２エミッタ導電パターン７２より、絶縁基板３１の縁３１ｃに近位している。
　図４２に示されるように、第１コレクタ導電パターン３５は、第１導電ビア３８に接続されている。第１導電ビア３８は、絶縁基板３１を貫通している。第１導電ビア３８は、第１コレクタ導電パターン３５と第２導電パッド３７とを電気的に接続している。導電ブロック７４は、第１コレクタ導電パターン３５と導電回路パターン１３とを電気的に接続している。導電ブロック７４は、プリント配線基板３０を支持している。具体的には、導電ブロック７４は、はんだのような導電接合部材（図示せず）を用いて、第１コレクタ導電パターン３５と導電回路パターン１３とに固定されている。
　図４１に示されるように、第１エミッタ導電パターン３３は、導電ポスト４０に接続されている。導電ポスト４０は、プリント配線基板３０を貫通している。導電ポスト４０は、第１エミッタ導電パターン３３と第２エミッタ導電パターン７２とに電気的に接続されている。パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２は、第２エミッタ導電パターン７２に電気的に接続されている。具体的には、パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５を用いて、第２エミッタ導電パターン７２に接合されている。
　図３９、図４３及び図４４に示されるように、絶縁基板３１の主面３１ｂの平面視において、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３は、絶縁基板３１（プリント配線基板３０）に覆われている。絶縁基板３１の主面３１ｂの平面視において、ゲート端子７０は、絶縁基板３１（プリント配線基板３０）から露出している。ゲート端子７０は、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。ゲート端子７０は、例えば、銅またはアルミニウムのような金属で形成されている。ゲート端子７０は、第１ゲート導電パターン３６に電気的に接続されている。具体的には、ゲート端子７０は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材（図示せず）を用いて、第１ゲート導電パターン３６に接合されている。
　導電ワイヤ４９は、ゲート端子７０とゲート制御端子４８とにボンディングされている。ゲート端子７０は、導電ワイヤ４９を介して、ゲート制御端子４８に電気的に接続されている。パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５を用いて、第１ゲート導電パターン３６に固定されている。
　第１電極端子４２は、はんだのような導電接合部材４３を用いて、第１エミッタ導電パターン３３に固定されている。第１電極端子４２は、第１エミッタ導電パターン３３、導電ポスト４０及び第２エミッタ導電パターン７２を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２に電気的に接続されている。第１電極端子４２は、エミッタ電極端子として機能する。
　第２電極端子４４は、はんだのような導電接合部材４５を用いて、第２導電パッド３７に固定されている。第２電極端子４４は、第２導電パッド３７及び第１導電ビア３８、第１コレクタ導電パターン３５及び導電ブロック７４を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ電極２１に電気的に接続されている。第１電極端子４２は、コレクタ電極端子として機能する。
　エミッタ制御端子４６は、導電ワイヤ４７、第１エミッタ導電パターン３３、導電ポスト４０、第２エミッタ導電パターン７２を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２に電気的に接続されている。ゲート制御端子４８は、導電ワイヤ４９、ゲート端子７０、第１ゲート導電パターン３６を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３に電気的に接続されている。
　本実施の形態のパワー半導体モジュール１ｇは、実施の形態１のパワー半導体モジュール１と同様の以下の効果を奏する。
　本実施の形態のパワー半導体モジュール１ｇは、絶縁回路基板１０と、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）と、プリント配線基板３０とを備える。絶縁回路基板１０は、第１主面（主面１２ａ）を含む絶縁板１２と、絶縁板１２の第１主面上に設けられている導電回路パターン１３とを含む。第１パワー半導体素子は、第１エミッタ電極（例えば、パワー半導体素子２０ａのエミッタ電極２２）と、第１ゲート電極（例えば、パワー半導体素子２０ａのゲート電極２３）とを含む。第２パワー半導体素子は、第２エミッタ電極（例えば、パワー半導体素子２０ｃのエミッタ電極２２）と、第２ゲート電極（例えば、パワー半導体素子２０ｃのゲート電極２３）とを含む。プリント配線基板３０は、絶縁板１２の第１主面に対向して配置されている。プリント配線基板３０は、絶縁基板３１と、第１エミッタ導電パターン３３と、第１ゲート導電パターン３６とを含む。絶縁基板３１は、第２主面（例えば、主面３１ｂ）と第２主面とは反対側の第３主面（例えば、主面３１ａ）とを含む。第１パワー半導体素子及び第２パワー半導体素子は、導電回路パターン１３に固定されている。
　第１エミッタ電極（例えば、パワー半導体素子２０ａのエミッタ電極２２）及び第２エミッタ電極（例えば、パワー半導体素子２０ｃのエミッタ電極２２）は、第１エミッタ導電パターン３３に電気的に接続されている。第１ゲート電極（例えば、パワー半導体素子２０ａのゲート電極２３）及び第２ゲート電極（例えば、パワー半導体素子２０ｃのゲート電極２３）は、第１ゲート導電パターン３６に電気的に接続されている。第１エミッタ導電パターン３３は、第２主面（例えば、主面３１ｂ）上に設けられている。第１ゲート導電パターン３６は、第３主面（例えば、主面３１ａ）上に設けられている。第１ゲート導電パターン３６は、第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。第１ゲート導電パターン３６は、絶縁基板３１の縁３１ｃに沿って配置されている。
　パワー半導体モジュール１ｇは、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）に加えて、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）を備えている。そのため、パワー半導体モジュール１ｇの電力容量を増加させることができる。
　また、第１ゲート導電パターン３６は、絶縁基板３１の第３主面（例えば、主面３１ａ）の平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。そのため、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のエミッタ電圧の変動の少なくとも一部は、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動によって打ち消される。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｇの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｇでは、第３主面（例えば、主面３１ａ）は、導電回路パターン１３に面している。そのため、パワー半導体モジュール１ｇの電力容量を増加させることができるとともに、パワー半導体モジュール１ｇの寿命を延ばすことができる。
　実施の形態５．
　図４５から図４８を参照して、実施の形態５のパワー半導体モジュール１ｈを説明する。本実施の形態のパワー半導体モジュール１ｈは、実施の形態１のパワー半導体モジュール１と同様の構成を備えるが、以下の点で主に異なる。
　図４６及び図４７を参照して、プリント配線基板３０は、絶縁基板３１の主面３１ａと主面３１ｂとの間に配置されている少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）を含む。少なくとも一つの内側ゲート導電パターンは、複数の内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）であってもよい。本実施の形態では、少なくとも一つの内側ゲート導電パターンは、内側ゲート導電パターン８１ｂ，８１ｃである。内側ゲート導電パターン８１ｂ，８１ｃは、プリント配線基板３０の厚さ方向（ｚ方向）において、第１エミッタ導電パターン３３と第１ゲート導電パターン３６とから離間されている。少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、銅またはアルミニウムのような金属で形成されている。プリント配線基板３０は、例えば、多層銅張積層板である。
　図４５から図４８を参照して、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、複数のパワー半導体素子２０ａ，２０ｂ，２０ｃの少なくとも一つに対応して設けられている。例えば、内側ゲート導電パターン８１ｂは、パワー半導体素子２０ｂに対応して設けられている。内側ゲート導電パターン８１ｃは、パワー半導体素子２０ｃに対応して設けられている。絶縁基板３１の主面３１ｂの平面視において、内側ゲート導電パターン８１ｂは、パワー半導体素子２０ｂに重なってもよい。絶縁基板３１の主面３１ｂの平面視において、内側ゲート導電パターン８１ｃは、パワー半導体素子２０ｃに重なってもよい。
　図４６及び図４７を参照して、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、第１ゲート導電パターン３６に電気的に接続されている。例えば、内側ゲート導電パターン８１ｂは、導電ビア８２ｂを用いて、第１ゲート導電パターン３６に電気的に接続されている。内側ゲート導電パターン８１ｃは、導電ビア８２ｃを用いて、第１ゲート導電パターン３６に電気的に接続されている。導電ビア８２ｂ，８２ｃは、例えば、銅またはアルミニウムのような金属で形成されている。
　少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、絶縁基板３１の主面３１ｂの平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。特定的には、絶縁基板３１の主面３１ｂの平面視において、内側ゲート導電パターン８１ｂ，８１ｃは、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。さらに特定的には、絶縁基板３１の主面３１ｂの平面視において、内側ゲート導電パターン８１ｂ，８１ｃの短手方向（例えば、第１ゲート導電パターン３６の短手方向、第２方向（ｙ方向））における内側ゲート導電パターン８１ｂ，８１ｃの中心線は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。
　図４５及び図４８を参照して、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）の幅ｗigは、第１エミッタ導電パターン３３のうち、絶縁基板３１の主面３１ｂの平面視において第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））で第１ゲート導電パターン３６に対応する第１部分３３ｐの幅ｗe1（図６を参照）より小さい。そのため、少なくとも一つの内側ゲート導電パターンの寄生インダクタンスを、第１エミッタ導電パターン３３の寄生インダクタンス６０，６１（図７を参照）よりも大きくすることができる。少なくとも一つの内側ゲート導電パターンの幅ｗigは、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の二分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の三分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の四分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の五分の一以下であってもよい。
　少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）の幅ｗigは、第１ゲート導電パターン３６の第１幅ｗg1より大きくてもよい。少なくとも一つの内側ゲート導電パターンの幅ｗigは、第１ゲート導電パターン３６の第１幅ｗg1に等しくてもよいし、第１ゲート導電パターン３６の第１幅ｗg1より小さくてもよい。少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）の第１幅ｗigは、少なくとも一つの内側ゲート導電パターンの短手方向（第１ゲート導電パターン３６の短手方向、第２方向（ｙ方向））における少なくとも一つの内側ゲート導電パターンの長さとして定義される。
　少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、第１ゲート導電パターン３６より、第１エミッタ導電パターン３３の近くに配置されている。第１エミッタ導電パターン３３を流れる主電流５５が少なくとも一つの内側ゲート導電パターンにおいて形成する磁束Φは、主電流５５が第１ゲート導電パターン３６において形成する磁束Φより大きい。少なくとも一つの内側ゲート導電パターンに発生する第２誘導起電力は、第１ゲート導電パターン３６に発生する第２誘導起電力より大きくなる。
　図４９から図５１を参照して、本実施の形態の第１変形例では、プリント配線基板３０は、絶縁基板３１の主面３１ａと主面３１ｂとの間に配置されているシールドパターン８４をさらに含む。シールドパターン８４は、例えば、パワー半導体素子２０ａに対応して設けられている。絶縁基板３１の主面３１ｂの平面視において、シールドパターン８４は、パワー半導体素子２０ａに重なってもよい。シールドパターン８４は、第１ゲート導電パターン３６から電気的に絶縁されている。シールドパターン８４は、第１エミッタ導電パターン３３から電気的に絶縁されている。
　シールドパターン８４は、絶縁基板３１の主面３１ｂの平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。特定的には、絶縁基板３１の主面３１ｂの平面視において、シールドパターン８４は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。さらに特定的には、絶縁基板３１の主面３１ｂの平面視において、シールドパターン８４の短手方向（例えば、第１ゲート導電パターン３６の短手方向、第２方向（ｙ方向））におけるシールドパターン８４の中心線は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。
　シールドパターン８４の幅ｗsは、第１ゲート導電パターン３６の第１幅ｗg1に等しいまたはより大きい。そのため、シールドパターン８４は、第１エミッタ導電パターン３３を流れる主電流５５が形成する磁束Φの少なくとも一部を遮蔽する。シールドパターン８４は、シールドパターン８４に対応する第１ゲート導電パターン３６の部分において磁束Φを減少させる。シールドパターン８４は、第１ゲート導電パターン３６の当該部分に発生する第２誘導起電力を減少させる。シールドパターン８４の幅ｗsは、シールドパターン８４の短手方向（第１ゲート導電パターン３６の短手方向、第２方向（ｙ方向））におけるシールドパターン８４の長さとして定義される。
　シールドパターン８４の幅ｗsは、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）の幅ｗig（図４８を参照）に等しくてもよい。シールドパターン８４の幅ｗsは、少なくとも一つの内側ゲート導電パターンの幅ｗigより大きくてもよい。シールドパターン８４の幅ｗsは、第１エミッタ導電パターン３３のうち、絶縁基板３１の主面３１ｂの平面視において第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））で第１ゲート導電パターン３６に対応する第１部分３３ｐの幅ｗe1（図６を参照）より小さい。
　図５２を参照して、本実施の形態の第２変形例では、少なくとも一つの内側ゲート導電パターンは、第１パワー半導体素子（例えば、パワー半導体素子２０ｂ）に対応して設けられている第１内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ）と、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）に対応して設けられている第２内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｃ）とを含む。第２主面（例えば、主面３１ａ）と第３主面（例えば、主面３１ｂ）とが互いに離間されている方向（絶縁基板３１の厚さ方向、ｚ方向）において、第１エミッタ導電パターン３３と第１内側ゲート導電パターンとの間の第１距離は、第１エミッタ導電パターン３３と第２内側ゲート導電パターンとの間の第２距離と異なっている。
　例えば、第２主面（例えば、主面３１ａ）と第３主面（例えば、主面３１ｂ）とが互いに離間されている方向（絶縁基板３１の厚さ方向、ｚ方向）において、第１エミッタ導電パターン３３と第１内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ）との間の第１距離は、第１エミッタ導電パターン３３と第２内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｃ）との間の第２距離より大きい。第１内側ゲート導電パターンは、内側ゲート導電パターン８１ｃより遠くに配置されている。第１エミッタ導電パターン３３を流れる主電流５５が第１内側ゲート導電パターンにおいて形成する磁束Φは、主電流５５が第２内側ゲート導電パターンにおいて形成する磁束Φより小さい。第１内側ゲート導電パターンに発生する第２誘導起電力は、第２内側ゲート導電パターンに発生する第２誘導起電力より小さくなる。
　本実施の形態のパワー半導体モジュール１ｈは、実施の形態１のパワー半導体モジュール１の効果に加えて、以下の効果を奏する。
　本実施の形態のパワー半導体モジュール１ｈでは、プリント配線基板３０は、絶縁基板３１の第２主面（例えば、主面３１ａ）と第３主面（例えば、主面３１ｂ）との間に配置されている少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）を含む。少なくとも一つの内側ゲート導電パターンは、第１パワー半導体素子（例えば、パワー半導体素子２０ｂ）または第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）の少なくとも一つに対応して設けられている。少なくとも一つの内側ゲート導電パターンは、第１ゲート導電パターン３６に電気的に接続されている。少なくとも一つの内側ゲート導電パターンは、絶縁基板３１の第３主面の平面視においてエミッタ導電パターン（第１エミッタ導電パターン３３）の第１縁３３ａに沿って配置されている。
　そのため、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、第１ゲート導電パターン３６より、第１エミッタ導電パターン３３の近くに配置されている。少なくとも一つの内側ゲート導電パターンに発生する第２誘導起電力は増加し得る。第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動が第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動によってより適切に打ち消されるように、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧は調整され得る。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｈの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｈでは、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ）は、第１パワー半導体素子（例えば、パワー半導体素子２０ｂ）に対応して設けられている。プリント配線基板３０は、絶縁基板３１の第２主面（例えば、主面３１ａ）と第３主面（例えば、主面３１ｂ）との間に配置されているシールドパターン８４をさらに含む。シールドパターン８４は、第２パワー半導体素子（例えば、パワー半導体素子２０ａ）に対応して設けられている。シールドパターン８４は、第１ゲート導電パターン３６から電気的に絶縁されている。シールドパターン８４は、絶縁基板３１の第３主面の平面視においてエミッタ導電パターン（第１エミッタ導電パターン３３）の第１縁３３ａに沿って配置されている。
　シールドパターン８４は、シールドパターン８４に対応する第１ゲート導電パターン３６の部分において、第１エミッタ導電パターン３３を流れる主電流５５が形成する磁束Φを減少させる。シールドパターン８４は、第１ゲート導電パターン３６の当該部分に発生する第２誘導起電力を減少させる。第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動が第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動によってより適切に打ち消されるように、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧は調整され得る。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｈの寿命を延ばすことができる。
　本実施の形態のパワー半導体モジュール１ｈでは、少なくとも一つの内側ゲート導電パターンは、第１パワー半導体素子（例えば、パワー半導体素子２０ｂ）に対応して設けられている第１内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ）と、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）に対応して設けられている第２内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｃ）とを含む。第２主面（例えば、主面３１ａ）と第３主面（例えば、主面３１ｂ）とが互いに離間されている方向（絶縁基板３１の厚さ方向、ｚ方向）において、エミッタ導電パターン（第１エミッタ導電パターン３３）と第１内側ゲート導電パターンとの間の第１距離は、エミッタ導電パターンと第２内側ゲート導電パターンとの間の第２距離と異なっている。
　そのため、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動が第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動によってより適切に打ち消されるように、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧は調整され得る。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｈの寿命を延ばすことができる。
　実施の形態６．
　本実施の形態は、上述した実施の形態１から実施の形態５のパワー半導体モジュール１，１ｅ，１ｆ，１ｇ，１ｈを電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに本開示のパワー半導体モジュール１，１ｅ，１ｆ，１ｇ，１ｈを適用した場合について説明する。
　図５３に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は、特に限定されないが、例えば、直流系統、太陽電池または蓄電池で構成されてもよいし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成されてもよい。電源１００は、直流系統から出力される直流電力を別の直流電力に変換するＤＣ／ＤＣコンバータによって構成されてもよい。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図５３に示されるように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子（図示せず）と還流ダイオード（図示せず）を備えている。スイッチング素子が電源１００から供給される電圧をスイッチングすることによって、主変換回路２０１は、電源１００から供給される直流電力を交流電力に変換して、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態の主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成され得る。主変換回路２０１の各スイッチング素子の少なくともいずれかは、上述した実施の形態１から実施の形態５のいずれかのパワー半導体モジュール１，１ｅ，１ｆ，１ｇ，１ｈに相当する半導体装置２０２が有するスイッチング素子である。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示せず）を備えている。駆動回路は、半導体装置２０２に内蔵されていてもよいし、半導体装置２０２の外部に設けられてもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成して、主変換回路２０１のスイッチング素子の制御電極に駆動信号を供給する。具体的には、制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に電力が供給されるように主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、負荷３００に出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって、主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
　本実施の形態の電力変換装置では、主変換回路２０１を構成する半導体装置２０２として、実施の形態１から実施の形態５のいずれかのパワー半導体モジュール１，１ｅ，１ｆ，１ｇ，１ｈが適用される。そのため、電力変換装置の電力容量を増加させるとともに、電力変換装置の寿命を延ばすことができる。
　本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では２レベルの電力変換装置としたが、３レベルの電力変換装置またはマルチレベルの電力変換装置であってもよいし、電力変換装置が単相負荷に電力を供給する場合には、単相のインバータに本開示が適用されてもよい。電力変換装置が直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本開示が適用され得る。
　本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
　今回開示された実施の形態１から実施の形態６及びそれらの変形例はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態１から実施の形態６及びそれらの変形例の少なくとも２つを組み合わせてもよい。本開示の範囲は、上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
　１，１ｅ，１ｆ，１ｇ，１ｈ　パワー半導体モジュール、１０　絶縁回路基板、１１　ベース板、１２　絶縁板、１２ａ　主面、１３　導電回路パターン、１５，２５，４３，４５　導電接合部材、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ　パワー半導体素子、２１　コレクタ電極、２２　エミッタ電極、２３　ゲート電極、３０　プリント配線基板、３１　絶縁基板、３１ａ，３１ｂ　主面、３１ｃ，３１ｄ，３１ｅ，３１ｆ　縁、３３　第１エミッタ導電パターン、３３ａ　第１縁、３３ｂ　第２縁、３３ｈ　第１後退部、３３ｊ　第２後退部、３３ｐ　第１部分、３３ｑ　第２部分、３３ｓ　第１スリット、３３ｔ　第２スリット、３４，３４ｅ　第１導電パッド、３５　第１コレクタ導電パターン、３５ａ　第３縁、３５ｆ　第２コレクタ導電パターン、３５ｒ　第３後退部、３６　第１ゲート導電パターン、３６ｂ　第２ゲート導電パターン、３６ｃ　第３ゲート導電パターン、３７　第２導電パッド、３８　第１導電ビア、４０，４０ｅ　導電ポスト、４２　第１電極端子、４４　第２電極端子、４６　エミッタ制御端子、４７，４９，５０，５０ｅ　導電ワイヤ、４８　ゲート制御端子、５５，５５ｂ　主電流、６０，６１，６５，６６　寄生インダクタンス、６２，６３　第１誘導起電力、６７，６８　第２誘導起電力、７０　ゲート端子、７２　第２エミッタ導電パターン、７４　導電ブロック、８１ｂ，８１ｃ　内側ゲート導電パターン、８２ｂ，８２ｃ　導電ビア、８４　シールドパターン、１００　電源、２００　電力変換装置、２０１　主変換回路、２０２　半導体装置、２０３　制御回路、３００　負荷。

Claims (20)

  1. 　第１主面を含む絶縁板と、前記第１主面上に設けられている導電パターンとを含む絶縁回路基板と、
    　第１エミッタ電極と、第１ゲート電極とを含む第１パワー半導体素子と、
    　第２エミッタ電極と、第２ゲート電極とを含む第２パワー半導体素子と、
    　前記第１主面に対向して配置されているプリント配線基板とを備え、
    　前記プリント配線基板は、絶縁基板と、エミッタ導電パターンと、第１ゲート導電パターンとを含み、
    　前記絶縁基板は、第２主面と、前記第２主面とは反対側の第３主面とを含み、
    　前記第１パワー半導体素子及び前記第２パワー半導体素子は、前記導電パターンに固定されており、
    　前記第１エミッタ電極及び前記第２エミッタ電極は、前記エミッタ導電パターンに電気的に接続されており、
    　前記第１ゲート電極及び前記第２ゲート電極は、前記第１ゲート導電パターンに電気的に接続されており、
    　前記エミッタ導電パターンは、前記第２主面上に設けられており、
    　前記第１ゲート導電パターンは、前記第３主面上に設けられており、かつ、前記第３主面の平面視において前記エミッタ導電パターンの第１縁に沿って配置されている、パワー半導体モジュール。
  2. 　前記第１ゲート導電パターンの第１長手方向に垂直な断面における、前記第１ゲート導電パターンと前記エミッタ導電パターンとの間の第１最大距離は、３．０ｍｍ以下である、請求項１に記載のパワー半導体モジュール。
  3. 　前記第３主面の前記平面視において、前記第１ゲート導電パターンの第１短手方向における第１中心線と前記エミッタ導電パターンとの間の第２最大距離は、前記絶縁基板の厚さの７倍以下である、請求項１または請求項２に記載のパワー半導体モジュール。
  4. 　前記第３主面の前記平面視において、前記第１ゲート導電パターンと前記エミッタ導電パターンとの間の第３最大距離は、前記絶縁基板の厚さの５倍以下である、請求項１から請求項３のいずれか一項に記載のパワー半導体モジュール。
  5. 　前記第３主面の前記平面視において、前記第１ゲート導電パターンは、前記エミッタ導電パターンの前記第１縁に重なっている、請求項１または請求項２に記載のパワー半導体モジュール。
  6. 　前記第３主面の前記平面視において、前記第１ゲート導電パターンの短手方向における前記第１ゲート導電パターンの中心線は、前記エミッタ導電パターンの前記第１縁に重なっている、請求項５に記載のパワー半導体モジュール。
  7. 　前記エミッタ導電パターンに、前記エミッタ導電パターンの前記第１縁に沿う第１スリットが設けられている、請求項１から請求項６のいずれか一項に記載のパワー半導体モジュール。
  8. 　前記第１ゲート導電パターンの第１幅は、前記エミッタ導電パターンのうち、前記エミッタ導電パターンの前記第１縁と前記第１スリットとの間の第１領域の第２幅より広い、請求項７に記載のパワー半導体モジュール。
  9. 　前記エミッタ導電パターンの前記第１縁に、前記第１縁から後退している少なくとも一つの第１後退部が設けられている、請求項１から請求項６のいずれか一項に記載のパワー半導体モジュール。
  10. 　前記少なくとも一つの第１後退部は、複数の第１後退部であり、
    　前記複数の第１後退部は、前記第１パワー半導体素子と前記第２パワー半導体素子とに対応するように、前記エミッタ導電パターンの前記第１縁に設けられている、請求項９に記載のパワー半導体モジュール。
  11. 　前記エミッタ導電パターンの前記第１縁と前記第１ゲート導電パターンとは、前記第１パワー半導体素子及び前記第２パワー半導体素子に沿って配置されている、請求項１から請求項１０のいずれか一項に記載のパワー半導体モジュール。
  12. 　前記第２主面は、前記導電パターンに面している、請求項１から請求項１１のいずれか一項に記載のパワー半導体モジュール。
  13. 　前記第３主面は、前記導電パターンに面している、請求項１から請求項１１のいずれか一項に記載のパワー半導体モジュール。
  14. 　前記第１ゲート導電パターンの第１幅は、前記エミッタ導電パターンのうち、前記第３主面の前記平面視において前記第１ゲート導電パターンの第１長手方向で前記第１ゲート導電パターンに対応する第１部分の幅より小さい、請求項１に記載のパワー半導体モジュール。
  15. 　第３エミッタ電極と、第３ゲート電極とを含む第３パワー半導体素子と、
    　第４エミッタ電極と、第４ゲート電極とを含む第４パワー半導体素子とをさらに備え、
    　前記プリント配線基板は、前記第１ゲート導電パターンに電気的に接続されている第２ゲート導電パターンをさらに含み、
    　前記第３パワー半導体素子及び前記第４パワー半導体素子は、前記導電パターンに固定されており、
    　前記第３エミッタ電極及び前記第４エミッタ電極は、前記エミッタ導電パターンに電気的に接続されており、
    　前記第３ゲート電極及び前記第４ゲート電極は、前記第２ゲート導電パターンに電気的に接続されており、
    　前記第２ゲート導電パターンは、前記第３主面上に設けられており、かつ、前記第３主面の前記平面視において、前記第１縁とは反対側の前記エミッタ導電パターンの第２縁に沿って配置されている、請求項１から請求項１４のいずれか一項に記載のパワー半導体モジュール。
  16. 　前記プリント配線基板は、前記第１ゲート導電パターンの第１端と前記第２ゲート導電パターンの第２端とを接続する第３ゲート導電パターンをさらに含む、請求項１５に記載のパワー半導体モジュール。
  17. 　前記プリント配線基板は、前記第２主面と前記第３主面との間に配置されている少なくとも一つの内側ゲート導電パターンを含み、
    　前記少なくとも一つの内側ゲート導電パターンは、前記第１パワー半導体素子または前記第２パワー半導体素子の少なくとも一つに対応して設けられており、前記第１ゲート導電パターンに電気的に接続されており、かつ、前記第３主面の前記平面視において前記エミッタ導電パターンの前記第１縁に沿って配置されている、請求項１から請求項１６のいずれか一項に記載のパワー半導体モジュール。
  18. 　前記少なくとも一つの内側ゲート導電パターンは、前記第１パワー半導体素子に対応して設けられており、
    　前記プリント配線基板は、前記第２主面と前記第３主面との間に配置されているシールドパターンをさらに含み、
    　前記シールドパターンは、前記第２パワー半導体素子に対応して設けられており、前記第１ゲート導電パターンから電気的に絶縁されており、かつ、前記第３主面の前記平面視において前記エミッタ導電パターンの前記第１縁に沿って配置されている、請求項１７に記載のパワー半導体モジュール。
  19. 　前記少なくとも一つの内側ゲート導電パターンは、前記第１パワー半導体素子に対応して設けられている第１内側ゲート導電パターンと、前記第２パワー半導体素子に対応して設けられている第２内側ゲート導電パターンとを含み、
    　前記第２主面と前記第３主面とが互いに離間されている方向において、前記エミッタ導電パターンと前記第１内側ゲート導電パターンとの間の第１距離は、前記エミッタ導電パターンと前記第２内側ゲート導電パターンとの間の第２距離と異なっている、請求項１７に記載のパワー半導体モジュール。
  20. 　請求項１から請求項１９のいずれか一項に記載の前記パワー半導体モジュールを有し、入力される電力を変換して出力する主変換回路と、
    　前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備える、電力変換装置。
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