WO2021255850A1

WO2021255850A1 - 電力変換装置

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Publication number: WO2021255850A1
Application number: PCT/JP2020/023727
Authority: WO
Inventors: 隆義三木; 航平恩田
Original assignee: 三菱電機株式会社
Priority date: 2020-06-17
Filing date: 2020-06-17
Publication date: 2021-12-23
Also published as: US20230223834A1; JP7214052B2; DE112020007328T5; JPWO2021255850A1

Abstract

上下アームの各半導体スイッチング素子（５Ａ）、（５Ｂ）を駆動するとともに、上下アームの各半導体スイッチング素子（５Ａ）、（５Ｂ）の主端子電圧が基準電圧（Ｘ）、（Ｙ）を交差した時刻を検出する上下アームの時刻検出回路（２０Ａ）、（２０Ｂ）を有する上下アームの各ゲート駆動回路（９Ａ）、（９Ｂ）と、インバータ出力電圧の変化時刻を演算する演算器（３０）と、演算器（３０）が演算した時刻情報に基づいて上アームのゲート駆動回路（９Ａ）及び下アームのゲート駆動回路（９Ｂ）に与えるＰＷＭ指令パルスを生成するＰＷＭ指令パルス生成器（８）を有する制御器（７）を備える。

Description

電力変換装置

　本願は、電力変換装置に関するものである。

　インバータは、電力変換装置の一種であり、入力は直流電圧、出力は交流電圧である。２レベル３相インバータを用いて誘導電動機を回転駆動する技術が広く知られている。２レベル３相インバータは、制御器が生成したＰＷＭ指令パルスを受けて２レベルの電圧を出力する。しかしインバータの出力電圧が変化する時刻は、ＰＷＭ指令パルスが変化する時刻に対して差異を持つ。差異が大きいと、誘導電動機の回転むらが生じたり、あるいは電磁ノイズが増加するというような問題が生じることがある。即ちインバータは交流波形（正弦波）を生成するものであるが、理想的な正弦波からのずれ（高調波）が回転むらを生じさせたり、あるいはノイズの増加をもたらす。元来指令と出力の差異を補正して正弦波に近い波形になるように指令を出しているが、補正しきれない差異が正弦波からのずれを生む。
　差異の原因の１つは、インバータの上下アームの半導体スイッチング素子が同時にオンすることを防止するために設けられるデッドタイムである。差異の別の原因としては、各部品の動作の遅延時間の存在、あるいは遅延時間のばらつきである。

　上記問題を解決するための技術として特許文献１がある。特許文献１においては、インバータの出力に電圧検出回路を接続する。そしてインバータの直流入力に分圧抵抗を接続し、比較基準電圧を生成する。比較基準電圧は、インバータの直流入力電圧の略１／２とする。そして電圧検出回路は、比較基準電圧を用いて、インバータの出力電圧の変化時刻を検出する。更に電圧検出回路の時刻検出結果を受け、制御器はデッドタイムの補償を行う。

　又別の技術として、特許文献２に示されている技術がある。特許文献２においては、インバータの出力に、上アームの半導体スイッチング素子および下アームの半導体スイッチング素子のオン状態（５Ｖから１０Ｖ）をそれぞれ検出する上アームオン検出回路、下アームオン検出回路を接続する。インバータの出力電圧が変化すると、上アームオン検出回路、下アームオン検出回路はそれぞれ検出パルスを送出する。制御器は２個の検出パルスの時刻差の１／２の時間を演算する。この演算に基づき、制御器はインバータの直流入力電圧の１／２を基準とした場合のインバータ出力電圧の変化時刻に相当する変化時刻を得る。演算で得られた変化時刻に基づいて、制御器はデッドタイム補償を行う。

特開平６―１２１５４４号公報特開２０００―２９５８６０号公報

　上記特許文献１に示されている技術では、インバータの出力とインバータの入力の双方に部品を取り付けており、電力変換装置が複雑な構成となり、大型化してしまう。
　上記特許文献２に示されている技術であれば、インバータの入力には部品が取り付けられておらず、電力変換装置を簡単な構成とすることができる。しかし、半導体の構造の進歩、又は半導体の新材料の採用などによって、電力変換装置の半導体スイッチング素子のスイッチング速度の高速化が進んでおり、スイッチング速度が高速化すると、電力変換装置の寄生インダクタンス成分、寄生容量成分によって、半導体スイッチング素子の主端子間の電圧が振動することがある。特許文献２に示されている技術では、上アームオン検出回路、下アームオン検出回路が誤動作し、検出パルスを複数回送出してしまう。そのため電力変換装置の出力電圧の変化時刻の検出精度が悪化するという問題がある。

　本願は、上記のような課題を解決するための技術を開示するものであり、簡単な構成とし、更に半導体スイッチング素子のスイッチング速度が高速化したとしても電力変換装置の出力電圧の変化時刻の検出精度の悪化を抑制することを目的とするものである。

　本願に開示される電力変換装置は、正側入力端子と負側入力端子の間に直列に接続された上アームの半導体スイッチング素子と下アームの半導体スイッチング素子と、
前記上アームの半導体スイッチング素子を駆動するとともに、前記上アームの半導体スイッチング素子の主端子電圧が第１の基準電圧を交差した時刻を検出する上アームの時刻検出回路を有する上アームのゲート駆動回路と、
前記下アームの半導体スイッチング素子を駆動するとともに、前記下アームの半導体スイッチング素子の主端子電圧が第２の基準電圧を交差した時刻を検出する下アームの時刻検出回路を有する下アームのゲート駆動回路と、
前記上アームの半導体スイッチング素子と前記下アームの半導体スイッチング素子の接続部から出力される出力電圧の変化時刻を演算する演算器と、前記演算器が演算した時刻情報に基づいて前記上アームのゲート駆動回路及び前記下アームのゲート駆動回路に与えるＰＷＭ指令パルスを生成するＰＷＭ指令パルス生成器を有する制御器を備え、
前記上アームの時刻検出回路と前記下アームの時刻検出回路はそれぞれ各半導体スイッチング素子の主端子の電圧を分圧または減圧する分圧回路と、前記分圧回路の出力に基づいて前記第１の基準電圧及び前記第２の基準電圧と比較し、各半導体スイッチング素子の主端子の電圧が変化した時刻を検出して出力するコンパレータと、前記分圧回路と前記コンパレータの間に配置され、各半導体スイッチング素子の主端子電圧の変化時間未満の時定数を持つフィルタを備えたものである。

　本願に開示される電力変換装置によれば、構成を簡素化することができるとともに、半導体スイッチング素子のスイッチング速度が高速化したとしても電力変換装置の出力電圧の変化時刻の検出精度の悪化を抑制することができる。

実施の形態１による電力変換装置を示す構成図である。実施の形態１による電力変換装置の動作を説明するための時系列による波形図である。実施の形態２による電力変換装置のゲート駆動回路を示す構成図である。実施の形態２によるマスク回路を示す構成図である。実施の形態２による電力変換装置のゲート駆動回路を示す構成図である。実施の形態３による電力変換装置を示す構成図である。

実施の形態１．
　図１は実施の形態１による電力変換装置を示す構成図であり、図２は実施の形態１による電力変換装置の動作を説明するための時系列による波形図である。電力変換装置１は２レベルのインバータ回路を有している。電力変換装置１の入力は直流電圧であり、電力変換装置は、正側のインバータ入力（正側入力端子）２と負側のインバータ入力（負側入力端子）３の２個の入力を持つ。正側のインバータ入力２の電位が１０００Ｖ、負側のインバータ入力３の電位が０Ｖの場合を想定し以下説明を行う。正側のインバータ入力２と負側のインバータ入力３の間にはコンデンサ４が存在し、１０００Ｖの直流電圧を蓄える。

　さらに正側のインバータ入力２と負側のインバータ入力３の間には上アームの半導体スイッチング素子５Ａと下アームの半導体スイッチング素子５Ｂが直列に接続され、それぞれ上アーム回路、下アーム回路を構成する。上アームの半導体スイッチング素子５Ａと下アームの半導体スイッチング素子５Ｂの接続部５Ｃから、電力変換装置１の出力として、インバータ出力６が出力されている。尚図１には示していないが、インバータ出力６の先には例えば誘導電動機が接続される。そして誘導電動機として３相誘導電動機を構成した場合、図１は３相の内の１相、例えばＵ相のインバータ回路が示され、他に同一のインバータ回路がＶ相、Ｗ相についても設けられ、これらの回路が３相誘導電動機の固定子巻線に接続されるということになる。又電動機としては誘導電動機以外のものであってもよい。

　上アームの半導体スイッチング素子５Ａがオンすると、インバータ出力６の電位は、正側のインバータ入力２の電位と等しくなり、１０００Ｖとなる。下アームの半導体スイッチング素子５Ｂがオンすると、インバータ出力６の電位は、負側のインバータ入力３の電位と等しくなり、０Ｖとなる。このように、インバータ出力の電位はＨｉｇｈとＬｏｗの２レベルとなる。
　なお半導体スイッチング素子としては、ＭＯＳＦＥＴ（ＭＥＴＡＬ－ＯＸＩＤＥ－ＳＥＭＩＣＯＮＤＵＣＴＯＲ　ＦＩＥＬＤ－ＥＦＦＥＣＴ－ＴＲＡＮＳＩＳＴＯＲ）などのユニポーラデバイスを用いてもよいし、ＩＧＢＴ（ＩＮＳＵＬＡＴＥＤ－ＧＡＴＥ　ＢＩＰＯＬＡＲ－ＴＲＡＮＳＩＳＴＯＲ）などのバイポーラデバイスを用いてもよい。半導体スイッチング素子の材料としては、広く使われているＳｉ（珪素）でもよいし、ＳｉＣ（炭化珪素）などのワイドバンドギャップ半導体材料を用いてもよい。

　半導体の構造の進歩、あるいは半導体の新材料の採用などによって、電力変換装置の半導体スイッチング素子のスイッチング速度の高速化が進んでいる。ＩＧＢＴ（ＩＮＳＵＬＡＴＥＤ－ＧＡＴＥ　ＢＩＰＯＬＡＲ－ＴＲＡＮＳＩＳＴＯＲ）などのバイポーラデバイスでは、キャリア消滅時間が短くなり、ダンピング抵抗成分の影響が相対的に弱くなり、相対的に寄生容量成分の影響が強くなっている。また、小電流スイッチングであれば、蓄積されているキャリア量が少ないのでダンピング抵抗成分の影響が相対的に弱い一方で、相対的に寄生容量成分の影響が強い。ＭＯＳＦＥＴ（ＭＥＴＡＬ－ＯＸＩＤＥ－ＳＥＭＩＣＯＮＤＵＣＴＯＲ　ＦＩＥＬＤ－ＥＦＦＥＣＴ－ＴＲＡＮＳＩＳＴＯＲ）などのユニポーラデバイスでは、ワイドバンドギャップ半導体材料の適用によって、高耐圧の半導体スイッチング素子の実用化が進んでいる。ユニポーラデバイスでは、原理的に少数キャリアの影響が無く、ダンピング抵抗成分の影響が相対的に弱い一方で、相対的に寄生容量成分の影響が強い。よって、半導体スイッチング素子の寄生容量成分と電力変換装置の配線の寄生インダクタンス成分によって、スイッチング時に半導体スイッチング素子の主端子間の電圧が振動することがある。これに伴いインバータの出力の電位も振動することとなる。

　図１において、電力変換装置１は制御器７を備える。制御器７は、ＰＷＭ（ＰＵＬＳＥ　ＷＩＤＴＨ　ＭＯＤＵＬＡＴＩＯＮ）指令パルスを生成するＰＷＭ指令パルス生成器８を備える。ＰＷＭ指令パルスとは、インバータ出力６がＨｉｇｈからＬｏｗへ変化するべき時刻、ＬｏｗからＨｉｇｈへ変化するべき時刻を指令する信号である。上アームのゲート駆動回路９Ａは、信号絶縁回路１０Ａを介してＰＷＭ指令パルスを受け取る。上アームのゲート駆動回路９Ａは、駆動回路１１Ａを備える。図２において、ＡはＰＷＭ指令パルスの波形を示し、Ｂは上アームのゲート駆動回路の動作波形を示し、Ｃは下アームのゲート駆動回路の動作波形を示し、Ｄは上アームの半導体スイッチング素子の主端子電圧の波形を示し、Ｅは下アームの半導体スイッチング素子の主端子電圧の波形を示し、Ｆはインバータの出力の電圧値を示している。
　図２に示すように、ＰＷＭ指令パルスＡがＨｉｇｈからＬｏｗへ変化すれば、駆動回路１１Ａは、上アームの半導体スイッチング素子５Ａのゲートへ直ちに負のゲート電圧を印加し、上アームの半導体スイッチング素子５Ａはオフ駆動する。ＰＷＭ指令パルスがＬｏｗからＨｉｇｈへ変化すれば、駆動回路１１Ａは、一定の遅延時間τの後、上アームの半導体スイッチング素子５Ａのゲートへ正のゲート電圧を印加し、オン駆動する。

　下アームのゲート駆動回路９Ｂも、信号絶縁回路１０Ｂを介してＰＷＭ指令パルスを受け取る。下アームのゲート駆動回路９Ｂも、駆動回路１１Ｂを備える。図２に示すように、ＰＷＭ指令パルスがＬｏｗからＨｉｇｈへ変化すれば、駆動回路１１Ｂは下アームの半導体スイッチング素子５Ｂのゲートへ直ちに負のゲート電圧を印加し、オフ駆動する。ＰＷＭ指令パルスがＨｉｇｈからＬｏｗへ変化すれば、駆動回路１１Ｂは、一定の遅延時間τの後、下アームの半導体スイッチング素子５Ｂのゲートへ正のゲート電圧を印加し、オン駆動する。

　一定の遅延時間τがあるため、上アームの半導体スイッチング素子５Ａ、及び下アームの半導体スイッチング素子５Ｂがともにオフ駆動される期間が存在する。この期間τはデッドタイム（ＤＥＡＤ　ＴＩＭＥ）と呼ばれる。デッドタイムが存在するので、インバータの上下アームの半導体スイッチング素子が同時にオンすることを防止することができる。なお上記においては、ゲート駆動回路にてデッドタイムを設ける構成について説明したが、制御器７においてデッドタイムを設ける構成としてもよい。制御器７からのＰＷＭ指令パルスは、ＰＷＭ指令パルスを生成した後、デッドタイムを設け、上アームのゲート駆動回路９Ａ用のデッドタイム付きＰＷＭ指令パルスと、下アームのゲート駆動回路９Ｂ用のデッドタイム付きＰＭＷ指令パルスを生成すればよい。

　さらに、半導体スイッチング素子のゲートの電圧が変化したとしても、半導体スイッチング素子の主端子の電圧が変化するまでには遅延時間（図２におけるＴ１＋Ｔ２）が存在する。この遅延時間とは自アーム（下アーム）が還流状の時に、対向するアーム（上アーム）がオンすることでダイオードがオフするまでの遅延時間を意味する。ここでＴ１とは実際にゲート電圧が下がるまでの遅延時間であり、Ｔ２とは対抗するアームがオンすることによってダイオードがオフするまでの遅延時間である。
　この遅延時間は、コンデンサ電圧又は温度などが変化すると変化する。このように、インバータの出力電圧が、ＨｉｇｈからＬｏｗへ変化する時刻、ＬｏｗからＨｉｇｈへ変化する時刻は、ＰＷＭ指令パルスの変化時刻に対して差異がある。インバータの出力電圧がＨｉｇｈである時間幅、Ｌｏｗである時間幅はＰＷＭ指令パルスの時間幅に対して差異がある。これらの差異が大きいと、誘導電動機の回転むらが生じたり、あるいは電磁ノイズが増加するという問題が生じることがある。

　そこで実施の形態１による電力変換装置では、上アームのゲート駆動回路９Ａは、上アームの半導体スイッチング素子５Ａの主端子電圧が基準電圧（第１の基準電圧）を交差した時刻を検出する上アームの時刻検出回路２０Ａを備える。図２において、Ｘは上アームの時刻検出回路の基準電圧であり、Ｙは下アームの時刻検出回路の基準電圧（第２の基準電圧）であり、Ｚはインバータの直流入力電圧の１／２の電圧である。一般に電圧を測定するためには、２個の電圧測定点を設ける必要がある。従来技術では、電圧測定点の１つをインバータ出力に設けており、半導体スイッチング素子から離れている。よって半導体スイッチング素子の電圧を高精度に測定することができなかった。本実施の形態であれば、２個の電圧測定点を、半導体スイッチング素子の主端子に設けている。このように半導体スイッチング素子の近くに設けているので、半導体スイッチング素子の電圧を高精度に測定することができる。

　基準電圧Ｘは上アームの半導体スイッチング素子５Ａのオン時のゲート駆動電圧以上の大きさに設定する。半導体スイッチング素子の製造者は、半導体スイッチング素子のゲートに印加可能な電圧を制限している。制限値は多くの場合、プラスマイナス２０Ｖである。ゲート駆動回路は半導体スイッチング素子のゲートに正負のゲート電圧を印加するが、その電圧値は、半導体スイッチング素子の製造者が指定する制限値に収まる値とする。多くの場合オン時のゲート駆動電圧値は、プラス１０Ｖからプラス１８Ｖであり、オフ時のゲート駆動電圧値は０Ｖからマイナス１８Ｖである。

　上アームのゲート駆動回路９Ａがオフ駆動からオン駆動に切り替わる場合を考える。上述のように、スイッチング時に半導体スイッチング素子の主端子電圧が振動することがある。本実施の形態であれば、図２に示すように、上アームの時刻検出回路２０Ａは、半導体スイッチング素子の主端子の電圧がオン時のゲート駆動電圧未満になる前に、半導体スイッチング素子の主端子電圧が基準電圧Ｘを交差した時刻を検出することができる。半導体スイッチング素子は、完全なオン状態になる前の状態にあり、振動はまだ始まっていない。よって、上アームの時刻検出回路２０Ａは複数回検出を行うことなく、誤動作することはない。従って半導体スイッチング素子のスイッチング速度が高速化したとしても、電力変換装置の出力電圧の変化時刻の検出精度の悪化を抑制することができる。

　上アームの時刻検出回路２０Ａは、抵抗、コンデンサあるいはインダクタなどの受動部品からなる分圧回路２１Ａを備える。分圧回路２１Ａは、半導体スイッチング素子の主端子の電圧を分圧または減圧し、相対的に小さな電圧に変換する。よって分圧回路２１Ａに続いて接続される回路の部品は低耐圧部品を用いることができる。半導体スイッチング素子の主端子電圧がＨｉｇｈからＬｏｗへ変化する場合と、ＬｏｗからＨｉｇｈへ変化する場合で、分圧回路は対称的に動作する。分圧回路のもっとも簡単な例としては、抵抗分圧回路が該当する。ここで抵抗分圧とは、抵抗を複数直列接続することにより電圧を減圧させる回路である。そして動作とは分圧した電圧の動きを指しており、対称的に動作するとは、電圧が上昇する時定数と降下する時定数が同じという意味である。
　このように構成することにより、電力変換装置の出力電圧の変化時刻の検出精度の悪化を抑制することができる。

　ここで分圧回路が、ダイオード又はトランジスタなどの半導体部品からなる場合を考える。半導体部品であっても分圧または減圧することができるが、半導体部品はオン時の動作とオフ時の動作が一般に非対称である。よって、半導体スイッチング素子の主端子電圧がＨｉｇｈからＬｏｗへ変化する場合とＬｏｗからＨｉｇｈへ変化する場合で、分圧回路は非対称に動作する。そのため電力変換装置の出力電圧の変化時刻の検出精度が悪化してしまう。

　上アームの時刻検出回路２０Ａは、更にコンパレータ２２Ａと、コンパレータ２２Ａと分圧回路２１Ａの間に配置され、半導体スイッチング素子の主端子電圧の変化時間未満の時定数を持つフィルタ２３Ａ（ローパスフィルタ）を備える。コンパレータ２２Ａは、分圧回路２１Ａの出力を受けて基準電圧Ｘと比較し、上アームの半導体スイッチング素子５Ａの主端子の電圧が変化した時刻を検出して出力する。コンパレータ２０Ａの出力は、ゲート駆動回路の信号絶縁回路１０Ａを介して制御器７に入力される。
　信号絶縁回路１０Ａとしては、時刻情報専用の回路を用意してもよい。即ち時刻情報を専用に送る信号絶縁回路を設ける。あるいは、信号絶縁回路として、ゲート駆動回路のエラー情報を制御器７へ伝達する回路を利用し、時刻情報を重畳してもよい。即ちエラー情報を送信するための信号絶縁回路にエラー情報と時刻情報の両方を送ることとなる。ゲート駆動回路のエラー情報を制御器７へ伝達する回路を利用した場合、信号絶縁回路の大型化を抑制することができる。

　本実施の形態によるフィルタ２３Ａは、ローパスフィルタであるので、半導体スイッチング素子の主端子電圧の変化時間未満の時間幅の短パルス（高い周波数を有するパルス）をフィルタ２３Ａに入力すると、コンパレータ２２Ａは高周波数パルスに対して反応しない。半導体スイッチング素子の主端子電圧の変化時間以上の時間幅の短パルス（低い周波数を有するパルス）をフィルタ２３Ａに入力すると、コンパレータ２２ＡはＨｉｇｈ期間（図２参照）に対して反応する。即ち半導体スイッチング素子の主端子電圧の変化時間未満の時間幅のノイズ（高周波）は、フィルタ２３Ａに入力されたとしても、フィルタ２３Ａによって取り除かれる。このようにフィルタ２３Ａの動作によって失われる情報は、半導体スイッチング素子の主端子電圧の変化時間未満の情報である。半導体スイッチング素子の主端子電圧の変化時間以上の情報は残るので、電力変換装置１の出力電圧の変化時刻の検出精度の悪化を抑制することができる。

　以上においては、上アームのゲート駆動回路９Ａの構成及び動作について説明したが、下アームのゲート駆動回路９Ｂの構成及び動作も上アームのゲート駆動回路９Ａと同様である。即ち下アームのゲート駆動回路９Ｂは下アームの時刻検出回路２０Ｂを備え、下アームの時刻検出回路２０Ｂは分圧回路２１Ｂ、コンパレータ２２Ｂ、フィルタ２３Ｂを備える。

　制御器７はインバータ出力電圧の変化時刻を演算する演算器３０を備える。演算器３０は、上アームのゲート駆動回路９Ａから上アームの半導体スイッチング素子５Ａの主端子の電圧が基準電圧Ｘを交差した時刻情報を受け取り、下アームのゲート駆動回路９Ｂから下アームの半導体スイッチング素子５Ｂの主端子の電圧が基準電圧Ｙを交差した時刻情報を受け取る。演算器３０は、２個の時刻情報の差の１／２の時刻を演算する。２個の時刻情報の差の１／２の時刻を演算することにより、インバータ出力パルスの実効的な幅が判る。そして演算に基づき、制御器７は、インバータの直流入力電圧の１／２の電圧Ｚを基準とした場合のインバータ出力電圧の変化時刻に相当する変化時刻を認識する。制御側で推定するパルス幅と実際に出力されるパルス幅に乖離があると波形歪みの原因になる。このような波形歪みをなくすために、インバータの出力電圧が直流入力電圧の１／２に到達した時刻を認識することは有効となる。このように演算器３０はインバータ出力電圧が変化した時刻を演算する。なお、多くの場合は基準電圧Ｘと基準電圧Ｙとを等しく設定することでインバータの出力電圧が直流入力電圧の１／２に到達した時刻を認識できるが、半導体スイッチング素子のターンオン時とターンオフ時で主端子電圧の時間変化率ｄＶ／ｄｔの絶対値が大きく乖離する場合は、基準電圧Ｘと基準電圧Ｙの差異を調整することでこれを実現できる。

　制御器７は、ＰＷＭ指令パルス生成器８を備える。ＰＷＭ指令パルス生成器８は、演算器３０が演算した時刻情報を受けて上アームのゲート駆動回路９Ａ及び下アームのゲート駆動回路９Ｂに送信するＰＷＭ指令パルスを生成する。インバータ出力電圧が、ＨｉｇｈからＬｏｗへ変化する時刻、ＬｏｗからＨｉｇｈへ変化する時刻は、ＰＷＭ指令パルスの変化時刻に対して差異があるが、その差異を補償するように演算器３０が演算した時刻情報に基づいてＰＷＭ指令パルスを生成する。具体的にはパルス幅を調整する。より詳しくいうとパルス幅を調整するためにパルスの切り替わりタイミングを調整する。例えば、ＨｉｇｈからＬｏｗへ変化する時刻を前倒しするか、ＬｏｗからＨｉｇｈへ変化する時刻を後ろ倒しにするか、あるいは両方採用することもある。尚上記以外にもＰＷＭ指令パルスを生成する方法はある。

　従来技術であれば、インバータの出力とインバータの入力の双方に部品を取り付けており、電力変換装置が複雑な構成となり、大型化していた。本実施の形態であれば、インバータの入力には部品が取り付けられておらず、電力変換装置を簡単な構成とすることができる。

実施の形態２．
　図３は、実施の形態２による電力変換装置におけるゲート駆動回路を示す構成図である。ゲート駆動回路以外の構成は実施の形態１と同様であり、説明を省略する。また、上アームのゲート駆動回路９Ａと下アームのゲート駆動回路９Ｂは構成が同様であり、以下上アームのゲート駆動回路９Ａについて説明を行う。ゲート駆動回路の時刻検出回路の構成及び動作は実施の形態１と同様であり、説明を省略する。

　本実施の形態の特徴は、ゲート駆動回路が、半導体スイッチング素子の短絡事故の発生有無を検出する短絡検出回路を備えることである。短絡検出回路は、時刻検出回路と部品を共用しており、それらの部品を共用部品と呼ぶ。そして、共用部品には少なくとも分圧回路が含まれる。

　電力変換装置の動作が正常な場合、即ち、半導体スイッチング素子の短絡事故が発生していない場合を考える。ここで半導体スイッチング素子の短絡事故とは、上アームの半導体スイッチング素子５Ａと下アームの半導体スイッチング素子５Ｂが同時に導通することをいう。図３において、上アームのゲート駆動回路９Ａが上アームの半導体スイッチング素子５Ａをオン駆動すると、上アームの半導体スイッチング素子５Ａはオン状態になる。よって、上アームの半導体スイッチング素子５Ａの主端子の電圧は相対的に小さな電圧となる。一方、半導体スイッチング素子の短絡事故が発生した場合を考える。上アームのゲート駆動回路９Ａが上アームの半導体スイッチング素子５Ａをオン駆動しているが、上アームの半導体スイッチング素子５Ａに大きな短絡電流が流れる。よって、上アームの半導体スイッチング素子５Ａの主端子間の電圧は相対的に大きな電圧となる。

　分圧回路２１Ａは、上アームの半導体スイッチング素子５Ａの主端子間の電圧を分圧または減圧し、相対的に小さな電圧に変換する。よって、上アームの短絡検出回路４０Ａは、上アームの時刻検出回路２０Ａと分圧回路２１Ａを共用し、分圧回路２１Ａの出力を受けることで、上アームの半導体スイッチング素子５Ａの主端子間の電圧の情報を得ることができる。図３に示された上アームの短絡検出回路４０Ａの構成では、短絡検出用コンパレータ４１Ａが、短絡検出用フィルタ４２Ａを介して分圧回路２１Ａの出力を受ける。短絡検出用フィルタ４２Ａの時定数は、短絡事故が発生していないにもかかわらず短絡事故発生を検出する誤動作が起きないよう、大きくする必要がある。半導体スイッチング素子の主端子電圧の変化時間以上の時定数に設定することが多い。

　一方、短絡検出用フィルタ４２Ａの時定数は、早期に短絡事故の発生を検出できるよう、小さくする必要もある。短絡検出用フィルタ４２Ａの時定数は、このように短絡検出に適切なように調整される。短絡検出用コンパレータ４１Ａは、短絡検出用基準電圧４３Ａを有する。上記において、短絡事故の発生の有無で、半導体スイッチング素子の主端子間の電圧が相対的に大きな電圧、又は小さな電圧となることを説明した。短絡検出用基準電圧４３Ａは、短絡事故の発生の有無を判別できるよう調整される。

　図３に示された上アームの短絡検出回路４０Ａの構成では、短絡検出用コンパレータ４１Ａからの出力はマスク回路４４Ａ、上アームのゲート駆動回路９Ａの信号絶縁回路１０Ａを介して制御器７へと伝達される。図４はマスク回路４４Ａを示す構成図である。ここでマスク回路とは、信号が出ないようにする回路のことであり、本実施の形態の場合、短絡が発生していない場合に短絡検知信号が出ないようにするものである。
　半導体スイッチング素子がオフ駆動時であれば、半導体スイッチング素子はオフ状態にある。半導体スイッチング素子の主端子間の電圧が相対的に大きな電圧となっていたとしても、これは異常ではなく、短絡事故が発生しているわけではない。また、半導体スイッチング素子をオフ駆動からオン駆動に切り替える途中過程では、半導体スイッチング素子の主端子間の電圧が相対的に大きな電圧となっている。これは異常ではなく、短絡事故が発生しているわけではない。マスク回路４４Ａは、半導体スイッチング素子の駆動状態の情報を受け、短絡事故が発生しているわけではない状況では、短絡検出用コンパレータ４１Ａの出力が信号絶縁回路１０Ａに伝達しないよう、マスク動作する。

　このようにして、上アームの短絡検出回路４０Ａは、上アームの半導体スイッチング素子５Ａの短絡事故の発生を検出することができる。制御器７は、上アームの短絡検出回路４０Ａから短絡事故の発生情報を受けた場合には、全ての半導体スイッチング素子にオフ指令を送出するなどの対応を行い、短絡電流の通流を解消する。なお、上アームの短絡検出回路４０Ａは、駆動回路１１Ａに短絡事故の発生情報を直接伝達し、駆動回路１１Ａが上アームの半導体スイッチング素子５Ａをオフ駆動するようにしてもよい。

　ここで、時刻検出回路が分圧回路を備える一方で、短絡検出回路も短絡検出用の分圧回路を備える場合を考える。２個の分圧回路には、半導体スイッチング素子の主端子間の電圧がかかるので、絶縁距離を設ける必要がある。従って分圧回路と半導体スイッチング素子の主端子との距離が離れてしまう。よって、時刻検出回路は、半導体スイッチング素子の電圧を高精度に測定することができない。図３に示された上アームのゲート駆動回路９Ａの構成であれば、上アームの半導体スイッチング素子５Ａの短絡事故の発生有無を検出する上アームの短絡検出回路４０Ａを備え、上アームの短絡検出回路４０Ａは、上アームの時刻検出回路２０Ａと部品を共用し、共用部品としては分圧回路２１Ａが含まれる。よって、上アームのゲート駆動回路９Ａを小型化することができる。そして分圧回路２１Ａを上アームの半導体スイッチング素子５Ａの主端子の近傍に配置することができる。従って短絡事故の発生を検出することでき、かつ電力変換装置１の出力電圧の変化時刻の検出精度の悪化を抑制することができる。

　図５は、実施の形態２による電力変換装置における別のゲート駆動回路を示す構成図である。上アームのゲート駆動回路９Ａにおける上アームの時刻検出回路２０Ａの構成及び動作は図３に示したものと同様であり、説明を省略する。図３に示されたゲート駆動回路との違いは、共用部品が分圧回路だけではないことである。図５における上アームの短絡検出回路５０Ａは、共用部品として、上アームの時刻検出回路２０Ａの分圧回路２１Ａ、フィルタ２３Ａ、コンパレータ２０Ａ及び基準電圧Ｘを共用している。上アームの時刻検出回路２０Ａは、上アームの半導体スイッチング素子５Ａの主端子間の電圧の変化した時刻を検出する。よって、上アームの短絡検出回路５０Ａの短絡検出用基準電圧値を上アームの時刻検出回路２０Ａの基準電圧値として採用しても、上アームの時刻検出回路２０Ａは検出動作を行うことができる。よって、図５に示す構成のように部品を共用することができる。

　ただし、上アームの短絡検出回路５０Ａにおける短絡検出用フィルタ５１Ａは、短絡検出向けに調整する必要があり、共用部品とすることはできない。相対的に時定数の小さい時刻検出回路用のフィルタ２３Ａを前段に接続し、相対的に時定数の大きい短絡検出用フィルタ５１Ａを後段に配置すれば、時刻検出回路と短絡検出回路の双方を成立させることができる。よって図５に示すように、上アームの短絡検出回路５０Ａは、短絡検出用フィルタ５１Ａ及びマスク回路５２Ａを備える。そして短絡検出用フィルタ５１Ａは半導体スイッチング素子５Ａの主端子電圧の変化時間以上の時定数を有する。上アームの時刻検出回路２０Ａのコンパレータ２２Ａの出力は、短絡検出用フィルタ５１Ａ、マスク回路５２Ａを介して信号絶縁回路１０Ａを通り、制御器７へ伝達される。
このようにして上アームのゲート駆動回路９Ａは半導体スイッチング素子５Ａの短絡事故の発生を検出する短絡検出回路５０Ａを備える。更に短絡検出回路５０Ａはコンパレータ２２Ａの出力を半導体スイッチング素子５Ａの主端子電圧の変化時間以上の時定数を持つ短絡検出用フィルタ５１Ａを介して受ける。

　図５に示される構成であれば、共用部品が多いので、上アームの時刻検出回路２０Ａ及び上アームの短絡検出回路５０Ａの両者を上アームの半導体スイッチング素子５Ａの主端子の近傍に配置することができる。従って上アームのゲート駆動回路９Ａを小型化することができる。そして短絡事故の発生を検出することでき、かつ電力変換装置１の出力電圧の変化時刻の検出精度の悪化を抑制することができる。

実施の形態３．
　図６は実施の形態３による電力変換装置を示す構成図である。本実施の形態においては、第１の電力変換装置１Ａと第２の電力変換装置１Ｂと制御器７がある。第１の電力変換装置１Ａ及び第２の電力変換装置１Ｂの構成は、実施の形態１で説明した電力変換装置１の構成と同様であるので説明を省略する。
　第１の電力変換装置１Ａの正側のインバータ入力２Ａと第２の電力変換装置１Ｂの正側のインバータ入力２Ｂを接続するとともに、第１の電力変換装置１Ａの負側のインバータ入力３Ａと第２の電力変換装置１Ｂの負側のインバータ入力３Ｂを接続してもよい。この場合、第１の電力変換装置１Ａの入力の直流電圧値と第２の電力変換装置１Ｂの入力の直流電圧値は一致する。さらに２個の入力の間にあるコンデンサ４Ａ、４Ｂを第１の電力変換装置１Ａと第２の電力変換装置１Ｂで共有するようにしてもよい。
　第１の電力変換装置１Ａのインバータ出力６Ａと第２の電力変換装置１Ｂのインバータ出力６Ｂは例えば２重３相誘導電動機に接続することができる。

　制御器７は第１の電力変換装置１Ａの出力電圧が変化した時刻を演算する第１の演算器３０Ａと、第２の電力変換装置１Ｂの出力電圧が変化した時刻を演算する第２の演算器３０Ｂを備える。制御器７は、第１の演算器３０Ａ及び第２の演算器３０Ｂが演算した時刻情報を受け、第１の電力変換装置１Ａと第２の電力変換装置１Ｂに与えるＰＷＭ指令パルスを生成するＰＷＭ指令パルス生成器８を備える。
　第１の電力変換装置１Ａのインバータ出力電圧が変化する時刻と、第２の電力変換装置１Ｂのインバータ出力電圧が変化する時刻とは差異があるが、その差異を補償するようにＰＷＭ指令パルス生成器８はＰＷＭパルスを生成する。

　従って第１の電力変換装置１Ａのインバータ出力電圧がＨｉｇｈからＬｏｗへ変化する時刻と、第２の電力変換装置１Ｂのインバータ出力電圧がＨｉｇｈからＬｏｗへ変化する時刻とを揃えることができる。あるいは第１の電力変換装置１Ａのインバータ出力電圧がＨｉｇｈからＬｏｗへ変化する時刻と、第２の電力変換装置１Ｂのインバータ出力電圧がＬｏｗからＨｉｇｈへ変化する時刻とを揃えることもできる。よって、第１の電力変換装置１Ａと第２の電力変換装置１Ｂを備えた場合、誘導電動機の回転むらを抑制することができる。更には電磁ノイズを抑制することができる。
　尚上記においては２つの第１の電力変換装置１Ａと第２の電力変換装置１Ｂを備えた場合について説明したが、３つ以上の複数の電力変換装置を設けても良い。

　上記実施の形態１～３によれば、簡単な構成が可能であり、更に半導体スイッチング素子のスイッチング速度が高速化したとしても、電力変換装置の出力電圧の変化時刻の検出精度の悪化を抑制することができる。
上述したそれぞれの実施の形態で説明したように、電力変換装置は、半導体スイッチング素子の電圧が変化した時刻を検出する検出回路を備えたゲート駆動回路と制御器を備え、インバータ出力電圧が変化する時刻を高精度に検出し、時刻の差異を補正する。そのためデッドタイム補正、あるいは複数インバータの協調制御に有用である。

　例えば、鉄道車両には複数の電動機が使用され、電動機を制御する電力変換装置も多数使用される場合がある。こうした場合には、個々の電動機の回転むらを抑制して複数の電動機の回転を揃えることが求められる。本願はこのような要求に応えるものである。
　また、航空機の電動化が想定される場合にも本願は有用である。即ち電力変換装置の出力電圧の変化時刻の検出精度が向上するので、ゲート駆動回路を小型化することができる。従って装置全体の軽量化を図ることができ、また短絡事故の発生を検出することもできるので信頼性の向上も期待できる。同様にして、電気推進船などに使用される場合を想定すると、複数の推進用モータを協調して制御する際にも有用である。

　以上、本願の開示は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
　従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１，１Ａ，１Ｂ　電力変換装置、２　正側のインバータ入力、３　負側のインバータ入力、５Ａ，５Ｂ　半導体スイッチング素子、７　制御器、８　ＰＷＭ指令パルス生成器、９Ａ　上アームのゲート駆動回路、９Ｂ　下アームのゲート駆動回路、２０Ａ　上アームの時刻検出回路、２０Ｂ　下アームの時刻検出回路、２１Ａ，２１Ｂ　分圧回路、２２Ａ，２２Ｂ　コンパレータ、２３Ａ，２３Ｂ　フィルタ、３０　演算器、４０，５０　短絡検出回路。

Claims

　正側入力端子と負側入力端子の間に直列に接続された上アームの半導体スイッチング素子と下アームの半導体スイッチング素子と、
前記上アームの半導体スイッチング素子を駆動するとともに、前記上アームの半導体スイッチング素子の主端子電圧が第１の基準電圧を交差した時刻を検出する上アームの時刻検出回路を有する上アームのゲート駆動回路と、
前記下アームの半導体スイッチング素子を駆動するとともに、前記下アームの半導体スイッチング素子の主端子電圧が第２の基準電圧を交差した時刻を検出する下アームの時刻検出回路を有する下アームのゲート駆動回路と、
前記上アームの半導体スイッチング素子と前記下アームの半導体スイッチング素子の接続部から出力される出力電圧の変化時刻を演算する演算器と、前記演算器が演算した時刻情報に基づいて前記上アームのゲート駆動回路及び前記下アームのゲート駆動回路に与えるＰＷＭ指令パルスを生成するＰＷＭ指令パルス生成器を有する制御器を備え、
前記上アームの時刻検出回路と前記下アームの時刻検出回路はそれぞれ各半導体スイッチング素子の主端子の電圧を分圧または減圧する分圧回路と、前記分圧回路の出力に基づいて前記第１の基準電圧及び前記第２の基準電圧と比較し、各半導体スイッチング素子の主端子の電圧が変化した時刻を検出して出力するコンパレータと、前記分圧回路と前記コンパレータの間に配置され、各半導体スイッチング素子の主端子電圧の変化時間未満の時定数を持つフィルタを備えた電力変換装置。
前記第１の基準電圧及び前記第２の基準電圧は各半導体スイッチング素子のオン時のゲート駆動電圧以上の大きさに設定される請求項１記載の電力変換装置。
前記上アームのゲート駆動回路及び前記下アームのゲート駆動回路は各半導体スイッチング素子の短絡事故の発生を検出する短絡検出回路を備えるとともに、前記短絡検出回路は前記上アームの時刻検出回路と前記下アームの時刻検出回路と部品を共用しており、共用部品としては少なくとも前記分圧回路が含まれる請求項１又は請求項２に記載の電力変換装置。
前記上アームのゲート駆動回路及び前記下アームのゲート駆動回路は各半導体スイッチング素子の短絡事故の発生を検出する短絡検出回路を備えるとともに、前記短絡検出回路は前記コンパレータの出力を前記各半導体スイッチング素子の主端子電圧の変化時間以上の時定数を持つ短絡検出用フィルタを介して受ける請求項１又は請求項２に記載の電力変換装置。
請求項１から請求項４のいずれか１項に記載の電力変換装置を複数設け、
前記制御器は、前記複数の電力変換装置の出力電圧が変化した時刻を演算する複数の演算器と、
前記複数の演算器が演算した時刻情報に基づいて前記複数の電力変換装置に与えるＰＷＭ指令パルスを生成するＰＷＭ指令パルス生成器を備える電力変換装置。