WO2021192542A1 - 配線基板及び表示装置 - Google Patents

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WO2021192542A1
WO2021192542A1 PCT/JP2021/001597 JP2021001597W WO2021192542A1 WO 2021192542 A1 WO2021192542 A1 WO 2021192542A1 JP 2021001597 W JP2021001597 W JP 2021001597W WO 2021192542 A1 WO2021192542 A1 WO 2021192542A1
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light emitting
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健一 武政
泰 中野
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Japan Display Inc
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    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H05K1/00—Printed circuits
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    • H10H20/01—Manufacture or treatment
    • H10H20/036—Manufacture or treatment of packages
    • H10H20/0364—Manufacture or treatment of packages of interconnections

Definitions

  • the present invention relates to a wiring board and a display device.
  • examples of the display device include an inorganic EL display using an inorganic light emitting diode (mini LED or micro LED).
  • the inorganic EL display includes an array substrate in which thin film transistors (TFTs: Thin Film Transistors) are arranged in an array as a wiring substrate.
  • TFTs Thin Film Transistors
  • the array substrate has a pad (electrode) for joining the anode and cathode of the inorganic light emitting diode. Therefore, the anode, cathode, and pad form a connection portion that connects the array substrate and the inorganic light emitting diode.
  • the mounting position of the inorganic light emitting diode with respect to the wiring board (array board) shifts, the contact area of the anode or cathode with respect to the pad decreases.
  • the resistance value of the connecting portion increases, which is not preferable.
  • miniaturized parts such as mini LEDs and micro LEDs, the allowable range of misalignment is narrow, and the resistance value of the connection portion tends to increase.
  • An object of the present invention is to provide a wiring board and a display device capable of suppressing an increase in the resistance value of a connection portion even if the mounting position of the inorganic light emitting diode deviates from a predetermined position.
  • the wiring substrate of one aspect of the present invention includes a substrate, an insulating film laminated on the substrate, and an anode pad laminated on the first surface of the insulating film and electrically connected to the anode of the inorganic light emitting diode.
  • the auxiliary pad is arranged in a floating state in the vicinity of the anode pad or the edge portion of the cathode pad.
  • the display device of one aspect of the present invention includes the wiring substrate, the molten anode pad, and an inorganic light emitting diode in which the anode and the cathode are pressed against and bonded to the cathode pad.
  • the auxiliary pad has a bulge that connects to the anode pad or the cathode pad adjacent in the plane direction or to another auxiliary pad adjacent in the plane direction.
  • the display device of one aspect of the present invention is fused with the wiring board, the anisotropic conductive film containing a plurality of metal particles, and laminated over the anode pad, the cathode pad, and the auxiliary pad.
  • the anode and the anode of an inorganic light emitting diode bonded by pressing the cathode to the anisotropic conductive film are provided.
  • the inorganic light emitting diode is electrically connected to the anode pad, the cathode pad, and the auxiliary pad via a plurality of the metal particles.
  • the auxiliary pad is electrically connected to the anode pad and the cathode pad via a plurality of the metal particles.
  • FIG. 1 is a plan view schematically showing a display device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a pixel circuit of a display device.
  • FIG. 3 is a cross-sectional view taken along the line III-III'of FIG.
  • FIG. 4 is an enlarged view of the connection portion between the array substrate and the light emitting element.
  • FIG. 5 is a plan view of FIG.
  • FIG. 6 is a diagram showing a state in which the fifth auxiliary pad of the first embodiment is crushed by the anode 3b.
  • FIG. 7 is a view when the center of the light emitting element in the first direction is misaligned toward the first pad and mounted.
  • FIG. 1 is a plan view schematically showing a display device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a pixel circuit of a display device.
  • FIG. 3 is a cross-sectional view taken along the line III-III'of FIG.
  • FIG. 4 is an enlarged view of the
  • FIG. 8 is a view when the center of the light emitting element in the first direction is misaligned toward the second pad and mounted.
  • FIG. 9 is an enlarged view of an enlarged connection portion between the array substrate and the light emitting element in the display device according to the second embodiment.
  • FIG. 10 is an enlarged view showing a state before the light emitting element is bonded to the array substrate in the display device according to the third embodiment.
  • FIG. 11 is an enlarged view showing a state in which a light emitting element is bonded to an array substrate in the display device according to the third embodiment.
  • FIG. 12 is a plan view of the auxiliary pad according to the first modification.
  • FIG. 13 is a plan view of the auxiliary pad according to the second modification.
  • FIG. 14 is a plan view of the auxiliary pad according to the third modification.
  • FIG. 15 is a plan view of the auxiliary pad according to the modified example 4 in a plan view.
  • FIG. 16 is a plan view of the auxiliary pad according to the modified example 5 in a plan view.
  • FIG. 17 is a plan view of the auxiliary pad according to the modified example 6 in a plan view.
  • FIG. 1 is a plan view schematically showing a display device according to the first embodiment.
  • the display device 1 includes an array substrate 2, a plurality of pixel Pix, a drive circuit 12, a drive IC (Integrated Circuit) 200, and a cathode wiring 26.
  • the array board 2 is a wiring board for driving each pixel Pix.
  • the array substrate 2 is also referred to as a backplane or active matrix substrate.
  • the wiring board of the present disclosure is not limited to the array board 2.
  • the array substrate 2 includes a substrate 21, a first transistor Tr1, a second transistor Tr2, etc., a transistor TrG (see FIG. 4), various wirings, and the like.
  • the first transistor Tr1, the second transistor Tr2, and the like are switching elements provided for each pixel Pix.
  • the transistor TrG is a switching element included in the drive circuit 12.
  • the display device 1 has a display area AA and a peripheral area GA.
  • the display area AA is an area that is arranged so as to overlap the plurality of pixels Pix and displays an image.
  • the peripheral area GA is an area that does not overlap with the plurality of pixels Pix, and is arranged outside the display area AA.
  • the plurality of pixel Pix are arranged in the first direction Dx and the second direction Dy in the display area AA of the substrate 21.
  • the first direction Dx and the second direction Dy are directions parallel to the surface of the substrate 21.
  • the direction parallel to the surface including the first direction Dx and the second direction Dy may be referred to as a plane direction.
  • the first direction Dx is orthogonal to the second direction Dy. Therefore, the second direction Dy may be referred to as an orthogonal direction.
  • the first direction Dx includes a case where the first direction Dx intersects the second direction Dy without being orthogonal to each other.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy, and may be referred to as a stacking direction.
  • the drive circuit 12 is a circuit that drives a plurality of gate lines based on various control signals from the drive IC 200.
  • the plurality of gate lines include the first gate line GCL1 and the second gate line GCL2 shown in FIG.
  • the drive circuit 12 selects a plurality of gate lines sequentially or simultaneously, and supplies a gate drive signal to the selected gate lines. As a result, the drive circuit 12 selects a plurality of pixel Pix connected to the gate line.
  • the drive IC 200 is a circuit that controls the display of the display device 1.
  • the drive IC 200 is mounted as a COG (Chip On Glass) in the peripheral region GA of the substrate 21.
  • the drive IC 200 may be mounted as a COF (Chip On Film) on a flexible printed circuit board or a rigid substrate connected to the peripheral region GA of the substrate 21.
  • the cathode wiring 26 is provided in the peripheral region GA of the substrate 21.
  • the cathode wiring 26 is provided so as to surround the plurality of pixels Pix in the display area AA and the drive circuit 12 in the peripheral area GA.
  • the cathodes of the plurality of light emitting elements 3 are connected to a common cathode wiring 26, and for example, a ground potential is supplied.
  • Pixel Pix has a light emitting element 3.
  • the light emitting element 3 is provided corresponding to the pixel Pix, and includes a first light emitting element 3R, a second light emitting element 3G, and a third light emitting element 3B that emit light of different colors.
  • the first light emitting element 3R emits red light.
  • the second light emitting element 3G emits green light.
  • the third light emitting element 3B emits blue light.
  • the pixel Pix may include four or more light emitting elements 3 and emit four or more different colors of light.
  • the pixel Pix is arranged repeatedly in the first direction Dx in the order of the pixel Pix having the first light emitting element 3R, the pixel Pix having the second light emitting element 3G, and the pixel Pix having the third light emitting element 3B. That is, the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B are repeatedly arranged in the first direction Dx in this order. Further, a plurality of the first light emitting element 3R, the second light emitting element 3G, and the third light emitting element 3B are arranged in the second direction Dy, respectively.
  • the light emitting element 3 is an inorganic light emitting diode (LED: Light Emitting Diode) chip having a size of about 3 ⁇ m or more and 300 ⁇ m or less in a plan view, and is called a micro LED.
  • a display device provided with a micro LED in each pixel is also called a micro LED display device.
  • the micro of the micro LED does not limit the size of the inorganic light emitting diode. Further, the light emitting element 3 may be a mini LED.
  • FIG. 2 is a circuit diagram showing a pixel circuit of a display device.
  • the pixel circuit 28 is a drive circuit that drives the light emitting element 3.
  • the pixel circuit 28 includes a plurality of switching elements (first transistor Tr1, second transistor Tr2, third transistor Tr3 and fourth transistor Tr4), a first gate line GCL1 and a second gate line GCL2. , Signal line SGL and power line LVdd.
  • Each transistor is a thin film transistor (TFT).
  • the first transistor Tr1 is a driving TFT.
  • the second transistor Tr2 is a TFT for switching between a light emitting period and a non-light emitting period.
  • the third transistor Tr3 and the fourth transistor Tr4 are current switching TFTs.
  • the signal line SGL is connected to a constant current source.
  • the power line LVdd is connected to a constant voltage source.
  • a holding capacitance CS1 is formed between the drain of the second transistor Tr2 and the anode of the light emitting element 3. Further, a holding capacitance CS2 is formed between the anode of the light emitting element 3 and the power supply line LVdd.
  • the pixel circuit 28 suppresses fluctuations in the gate voltage due to the parasitic capacitance of the second transistor Tr2 and the leakage current by the stray capacitance CS1 and the stray capacitance CS2.
  • the drive circuit 12 sets the potential of the first gate line GCL1 to a high level and the potential of the second gate line GCL2 to a low level.
  • the second transistor Tr2 and the third transistor Tr3 are turned on, and the fourth transistor Tr4 is turned off.
  • a current Idata is supplied from the signal line SGL to the anode of the light emitting element 3.
  • the drive circuit 12 sets the potential of the first gate line GCL1 to a low level and the potential of the second gate line GCL2 to a high level.
  • the second transistor Tr2 and the third transistor Tr3 are turned off, and the fourth transistor Tr4 is turned on.
  • a current Id is supplied to the anode of the light emitting element 3 from the constant power supply line LVdd.
  • FIG. 2 is just an example, and the configuration of the pixel circuit 28 and the operation of the display device 1 can be appropriately changed.
  • FIG. 3 is a cross-sectional view taken along the line III-III'of FIG. As shown in FIG. 3, the light emitting element 3 is provided on the array substrate 2.
  • the array substrate 2 has a substrate 21, switching elements such as a first transistor Tr1 and a second transistor Tr2, various wirings, and various insulating films.
  • Transistors TrG included in the drive circuit 12 are provided as a plurality of transistors in the peripheral region GA of the substrate 21.
  • the substrate 21 is an insulating substrate, and for example, a glass substrate, a resin substrate, a resin film, or the like is used.
  • the direction from the substrate 21 toward the upper surface 27a of the flattening film 27 in the direction perpendicular to the surface of the substrate 21 is referred to as "upper side”. Further, the direction from the upper surface 27a of the flattening film 27 toward the substrate 21 is defined as the “lower side”. Further, the “planar view” indicates a case where the substrate 21 is viewed from a direction perpendicular to the surface of the substrate 21.
  • the first transistor Tr1, the second transistor Tr2, and the transistor TrG are provided on one surface side of the substrate 21.
  • the first transistor Tr1 includes a semiconductor 61, a source electrode 62, a drain electrode 63, a first gate electrode 64A, and a second gate electrode 64B.
  • the first gate electrode 64A is provided on the substrate 21 via the first insulating film 91.
  • an inorganic insulating material such as a silicon oxide film (SiO), a silicon nitride film (SiN) or a silicon oxide nitride film (SiON) is used.
  • each inorganic insulating film is not limited to a single layer and may be a laminated film.
  • the second insulating film 92 is provided on the first insulating film 91 so as to cover the first gate electrode 64A.
  • the semiconductor 61 is provided on the second insulating film 92.
  • the third insulating film 93 covers the semiconductor 61 and is provided on the second insulating film 92.
  • the second gate electrode 64B is provided on the third insulating film 93.
  • the semiconductor 61 is provided between the first gate electrode 64A and the second gate electrode 64B in the third direction Dz. In the semiconductor 61, a channel region is formed in a portion sandwiched between the first gate electrode 64A and the second gate electrode 64B.
  • the first transistor Tr1 has a so-called dual gate structure.
  • the first transistor Tr1 may have a bottom gate structure in which the first gate electrode 64A is provided and the second gate electrode 64B is not provided, and the first gate electrode 64A is not provided and only the second gate electrode 64B is provided.
  • the top gate structure may be used.
  • the semiconductor 61 is composed of, for example, amorphous silicon, microcrystalline oxide semiconductor, amorphous oxide semiconductor, polysilicon, low temperature polysilicon (LTPS: Low Temperature Polycrystalline Silicone) or gallium nitride (GaN).
  • oxide semiconductors include IGZO, zinc oxide (ZnO), and ITZO.
  • IGZO is an indium gallium zinc oxide.
  • ITZO is an indium tin oxide zinc oxide.
  • the fourth insulating film 94 is provided on the third insulating film 93 so as to cover the second gate electrode 64B.
  • the source electrode 62 and the drain electrode 63 are provided on the fourth insulating film 94.
  • the source electrode 62 is electrically connected to the semiconductor 61 via the contact hole H5.
  • the drain electrode 63 is electrically connected to the semiconductor 61 via the contact hole H3.
  • the fifth insulating film 95 is provided on the fourth insulating film 94 so as to cover the source electrode 62 and the drain electrode 63.
  • the fifth insulating film 95 is a flattening film that flattens the irregularities formed by the first transistor Tr1 and various wirings.
  • the second transistor Tr2 includes a semiconductor 65, a source electrode 66, a drain electrode 67, a first gate electrode 68A, and a second gate electrode 68B.
  • the second transistor Tr2 has a layer structure similar to that of the first transistor Tr1, and detailed description thereof will be omitted.
  • the drain electrode 67 of the second transistor Tr2 is connected to the connection wiring 69 via the contact hole H8.
  • the connection wiring 69 is connected to the first gate electrode 64A and the second gate electrode 64B of the first transistor Tr1.
  • the semiconductor 65, the source electrode 66, the drain electrode 67, the first gate electrode 68A, and the second gate electrode 68B are the semiconductor 61, the source electrode 62, the drain electrode 63, and the first gate electrode 64A of the first transistor Tr1, respectively.
  • the second gate electrode 64B is provided in the same layer, but may be provided in a different layer.
  • the transistor TrG includes a semiconductor 71, a source electrode 72, a drain electrode 73, a first gate electrode 74A, and a second gate electrode 74B.
  • the transistor TrG is a switching element included in the drive circuit 12.
  • the transistor TrG also has a layer structure similar to that of the first transistor Tr1, and detailed description thereof will be omitted.
  • the third transistor Tr3 and the fourth transistor Tr4 also have a layer structure similar to that of the first transistor Tr1.
  • FIG. 4 is an enlarged view of the connection portion between the array substrate and the light emitting element.
  • the light emitting element 3 has a light emitting layer in which an n-type clad layer, an active layer, and a p-type clad layer are laminated in this order, and for example, a compound semiconductor such as gallium nitride (GaN) or aluminum indium phosphide (AlInP) is used.
  • the light emitting element 3 has a so-called face-down structure in which a cathode 3a connected to the n-type clad layer and an anode 3b are provided on the p-type clad layer on the lower side.
  • a known LED chip can be used as the light emitting element 3.
  • the array substrate 2 has a first electrode 22, a second electrode 23, a third electrode 24, a fourth electrode 25, and a plurality of auxiliary pads 30.
  • the first electrode 22 and the second electrode 23 are provided between the substrate 21 and the light emitting element 3.
  • the first electrode 22 is provided on the first surface 96a of the sixth insulating film 96, and is electrically connected to the cathode wiring 26 (see FIG. 1) provided in the peripheral region GA. Further, as shown in FIG. 4, the first electrode 22 is connected to the cathode 3a of the light emitting element 3.
  • the first electrode 22 has a first pad 22a as an electrode to be joined to the cathode 3a of the light emitting element 3.
  • the first pad 22a is joined to the cathode 3a of the light emitting element 3 by welding. That is, at the time of joining, the first pad 22a is heated by a laser device or the like and melts. After that, the end portion of the cathode 3a of the light emitting element 3 is pushed into the melted first pad 22a to join them.
  • the first pad 22a may be called a cathode pad.
  • the second electrode 23 is connected to the anode 3b of the light emitting element 3.
  • the second electrode 23 has a second pad 23a as an electrode for joining with the anode 3b of the light emitting element 3.
  • the second pad 23a is joined to the anode 3b of the light emitting element 3 by welding.
  • the second pad 23a may be referred to as an anode pad.
  • the second electrode 23 is provided on the first surface 96a of the sixth insulating film 96. As shown in FIG. 3, the second electrode 23 is connected to the third electrode 24 via the contact hole H7.
  • the third electrode 24 is provided on the fifth insulating film 95 and is connected to the drain electrode 63 via the contact hole H2. In this way, the second electrode 23 and the third electrode 24 connect the anode of the light emitting element 3 and the drain electrode 63 of the first transistor Tr1. Further, the fourth electrode 25 is provided in the same layer as the third electrode 24, and is connected to the source electrode 62 via the contact hole H4.
  • the fourth electrode 25 extends on the fifth insulating film 95 and faces the first electrode 22 via the sixth insulating film 96 in the third direction Dz. As a result, a capacitance is formed between the first electrode 22 and the fourth electrode 25. The capacitance formed between the first electrode 22 and the fourth electrode 25 is used as the holding capacitance CS of the pixel circuit 28.
  • the seventh insulating film 97 is provided on the first electrode 22, the second electrode 23, and the sixth insulating film 96. Further, the seventh insulating film 97 has an opening 97a for enabling connection between the first electrode 22, the second electrode 23, and the light emitting element 3.
  • a flattening film 27 is provided on the seventh insulating film 97.
  • the flattening film 27 is provided from the display region AA to the peripheral region GA.
  • the flattening film 27 is a translucent organic insulating film, and for example, a resin material such as a silicone resin, an epoxy resin, an acrylic resin, or a polyimide resin is used. Further, on the flattening film 27, a cover portion 5 made of a member that transmits light, such as glass, is provided.
  • the auxiliary pad 30 is manufactured of a conductive material and has conductivity. Further, in the present embodiment, the auxiliary pad 30 is manufactured of a metal material that is melted by heating of a laser device or the like.
  • the auxiliary pad 30 is provided on the first surface 96a of the sixth insulating film 96.
  • the auxiliary pad 30 is arranged between the first pad 22a and the second pad 23a, and is arranged in the vicinity of the edges of the first pad 22a and the second pad 23a.
  • the vicinity of the edges of the first pad 22a and the second pad 23a is arranged in a range exposed from the opening 97a of the seventh insulating film 97, and has an insulating property with the first pad 22a and the second pad 23a.
  • first pad 22a and the second pad 23a are separated from the edges to the extent that they can be secured. This is because if the auxiliary pad 30 is not exposed from the opening 97a of the seventh insulating film 97, the anode 3b and the like cannot be electrically connected to the auxiliary pad 30 when the light emitting element 3 is mounted on the array substrate 2.
  • FIG. 5 is a plan view of FIG. As shown in FIG. 5, the distance W1 between the first pad 22a and the second pad 23a is larger than the width W2 of the first direction Dx of the cathode 3a and the anode 3b of the light emitting element 3. Therefore, even if the mounting position of the light emitting element 3 is displaced in the first direction Dx, it is avoided that the cathode 3a or the anode 3b is connected across the first pad 22a and the second pad 23a. It has become.
  • Each auxiliary pad 30 has a rectangular shape that is longer in the second direction Dy than the first direction Dx when viewed from the third direction Dz. Further, each auxiliary pad 30 is in an island shape and is in an electrically floating state in the pre-process in which the light emitting element 3 is mounted.
  • the five auxiliary pads 30 are arranged in the first direction Dx with an interval W3.
  • the first auxiliary pad 31, the second auxiliary pad 32, the third auxiliary pad 33, and the fourth auxiliary pad are arranged in this order from the first pad 22a to the second pad 23a. 34, may be referred to as a fifth auxiliary pad 35.
  • the auxiliary pad 30 when explaining the properties common to the first auxiliary pad 31, the second auxiliary pad 32, the third auxiliary pad 33, the fourth auxiliary pad 34, and the fifth auxiliary pad 35, they are collectively referred to as the auxiliary pad 30. Call.
  • the first pad 22a and the first auxiliary pad 31 are separated from each other in the first direction Dx.
  • the distance between the first pad 22a and the first auxiliary pad 31 is the same as the distance between the five auxiliary pads 30 and is W3.
  • the second pad 23a and the fifth auxiliary pad 35 are separated from each other in the first direction Dx.
  • the distance between the second pad 23a and the fifth auxiliary pad 35 is W3. From the above, the distance between the first pad 22a, the first auxiliary pad 31, the second auxiliary pad 32, the third auxiliary pad 33, the fourth auxiliary pad 34, the fifth auxiliary pad 35, and the second pad 23a in the first direction Dx. Are all W3 and are evenly spaced.
  • FIG. 6 is a diagram showing a state in which the fifth auxiliary pad of the first embodiment is crushed by the anode 3b.
  • the auxiliary pad 30 is heated by a laser device or the like and melts. Therefore, as shown in FIG. 6, when the mounting position of the light emitting element 3 is displaced in the first direction Dx, the auxiliary pad 30 (see the fifth auxiliary pad 35 in FIG. 6) is crushed by the cathode 3a or the anode 3b. May be The light emitting elements 3 shown in FIGS. 4 and 5 are not displaced.
  • the auxiliary pad 30 has a gap in the first direction Dx, when it is crushed by the cathode 3a or the anode 3b, the auxiliary pad 30 bulges in the first direction Dx. From the above, the auxiliary pad 30 generates a bulging portion 30a (see the bulging portion 35a in FIG. 6) that bulges in the first direction Dx due to the misalignment of the light emitting element 3.
  • the bulging portion 30a (see the bulging portion 35a in FIG. 6) has a first bulging amount of W4 in the first direction Dx.
  • the amount of swelling indicates the amount of swelling in one of the first directions Dx with reference to the auxiliary pad 30 before being crushed.
  • the distance W3 between the first pad 22a, the second pad 23a, and the five auxiliary pads 30 is smaller than the first bulging amount W4. Therefore, when the bulging portion 30a is generated, the auxiliary pad 30 comes into contact with the first pad 22a or the second pad 23a adjacent to the first direction Dx, or another auxiliary pad 30.
  • the array substrate 2 includes the substrate 21 to the seventh insulating film 97 covering the first electrode 22 and the second electrode 23.
  • the array substrate 2 does not include the flattening film 27, the light emitting element 3, and the cover portion 5.
  • FIG. 7 is a diagram when the center of the light emitting element in the first direction is misaligned toward the first pad and mounted.
  • FIG. 8 is a view when the center of the light emitting element in the first direction is misaligned toward the second pad and mounted.
  • the light emitting element 3 mounted on the array substrate 2 is displaced.
  • the anode 3b of the light emitting element 3 is, for example, the fourth auxiliary pad 34 and the fifth auxiliary pad 35. Crush.
  • the bulging portion of the fourth auxiliary pad 34 see the bulging portion 30a in FIG.
  • the bulging portion (see FIG. 6) 35a generated in the fifth auxiliary pad 35 comes into contact with the second pad 23a adjacent to the first direction Dx. Further, as shown in FIG. 7, the second pad 23a is also crushed by the anode 3b. Therefore, the second pad 23a has a bulging portion 23b that bulges toward the fifth auxiliary pad 35, and the contact with the fifth auxiliary pad 35 is ensured. From the above, the portion of the anode 3b that is not in contact with the second pad 23a conducts with the second pad 23a via the fourth auxiliary pad 34 and the fifth auxiliary pad 35.
  • the cathode 3a of the light emitting element is, for example, the first auxiliary pad 31 and the second auxiliary as shown in FIG. Crush the pad 32.
  • the bulging portion of the second auxiliary pad 32 comes into contact with the first auxiliary pad 31 and the third auxiliary pad 33 adjacent to each other in the first direction Dx.
  • the bulging portion of the first auxiliary pad 31 comes into contact with the first pad 22a adjacent to the first direction Dx.
  • the first pad 22a is also crushed by the cathode 3a. Therefore, the first pad 22a has a bulging portion 22b that bulges toward the first auxiliary pad 31, and the contact with the first auxiliary pad 31 is ensured. From the above, the portion of the cathode 3a that is not in contact with the first pad 22a conducts with the first pad 22a via the first auxiliary pad 31 and the second auxiliary pad 32.
  • the display device 1 and the array substrate (wiring substrate) 2 of the first embodiment even if the mounting position of the light emitting element 3 is displaced, the electrical resistance of the connection portion composed of the cathode 3a and the first pad 22a. Is suppressed. Further, an increase in electrical resistance of the connection portion including the anode 3b and the second pad 23a is suppressed.
  • the bonding between the anode 3b and the cathode 3a and the pads is welding, but the wiring board and display device of the present disclosure are not limited to this.
  • ACF Anisotropic Conductive Film
  • FIG. 9 is an enlarged view of an enlarged connection portion between the array substrate and the light emitting element in the display device according to the second embodiment.
  • the display device 1A differs from the display device 1 of the first embodiment in that it has an anisotropic conductive film 40.
  • the anisotropic conductive film 40 is arranged so as to straddle the first pad 22a, the plurality of auxiliary pads 30, and the second pad 23a.
  • the intervals between the first pad 22a, the plurality of auxiliary pads 30, and the first direction Dx in the second pad 23a are W5, which are equal intervals.
  • the anisotropic conductive film 40 includes a plurality of metal particles 42 inside the sheet-shaped thermosetting resin 41, and has conductivity in the third direction Dz.
  • the anisotropic conductive film 40 is arranged so as to straddle the first pad 22a, the plurality of auxiliary pads 30, and the second pad 23a before curing, and the first pad 22a, the plurality of auxiliary pads 30, and the second pad are arranged. It is welded to each of 23a. Further, in the anisotropic conductive film 40, before curing, the anode 3b and the cathode 3a of the light emitting element 3 are pushed in and welded to each of the anode 3b and the cathode 3a.
  • the portion of the anode 3b and the cathode 3a that overlaps the first pad 22a and the second pad 23a when viewed from the third direction Dz is the first pad 22a via the metal particles 42.
  • the second pad 23a is conductive.
  • the distance W5 of the first direction Dx between the first pad 22a, the plurality of auxiliary pads 30, and the second pad 23a is smaller than the particle size of the metal particles 42. Therefore, when the center of the first direction Dx of the light emitting element 3 is displaced toward the first pad 22a, the metal particles 42 are pushed into the anode 3b and the anode 3b and the fourth auxiliary pad 34 are pushed as shown in FIG. It is interposed between the anode 3b and the fifth auxiliary pad 35. Further, the metal particles 42 are interposed between the 4th auxiliary pad 34 and the 5th auxiliary pad 35, and between the 5th auxiliary pad 35 and the 2nd pad 23a.
  • the portion of the anode 3b that does not overlap with the second pad when viewed from the third direction Dz is electrically connected to the fourth auxiliary pad 34 and the fifth auxiliary pad 35 via the metal particles 42, and the second pad Conducts with 23a. From the above, the increase in the electrical resistance of the connection portion can be suppressed even in the second embodiment.
  • FIG. 10 is an enlarged view showing a state before the light emitting element is bonded to the array substrate in the display device according to the third embodiment.
  • FIG. 11 is an enlarged view showing a state in which a light emitting element is bonded to an array substrate in the display device according to the third embodiment.
  • the display device 1B of the third embodiment is different from the display device 1 of the first embodiment and the display device 1B of the second embodiment in that it has the conductive material 50.
  • the conductive material 50 is a solder material such as Sn.
  • the conductive material 50 is welded to the end faces of the anode 3b and the cathode 3a of the light emitting element 3.
  • the conductive material 50 is heated and adheres to the end faces of the anode 3b and the cathode 3a in a molten state. Then, the anode 3b and the cathode 3a are pressed toward the first pad 22a and the second pad 23a while maintaining the molten state of the conductive material 50. When the conductive material 50 is cured, the anode 3b and the cathode 3a are joined to the first pad 22a and the second pad 23a.
  • auxiliary pads arranged at equal intervals are given as an example, but the auxiliary pads of the present disclosure are not limited to this.
  • An example of arranging the auxiliary pads will be described below.
  • FIG. 12 is a plan view of the auxiliary pad according to the first modification.
  • Four auxiliary pads 30A of the array substrate 2 according to the first modification are provided.
  • the auxiliary pad 30A is different from the auxiliary pad 30 of the first embodiment in that it does not include the third auxiliary pad 33 (see FIG. 5).
  • the distance W6 between the second auxiliary pad 32 and the fourth auxiliary pad 34 has a length that does not come into contact with each other even if it straddles the second auxiliary pad 32 and the fourth auxiliary pad 34 and is crushed by the anode 3b or the cathode 3a. It has become. In other words, the distance between the bulging portion 30a formed on the second auxiliary pad 32 (see FIG. 6) and the bulging portion 30a formed on the fourth auxiliary pad 34 (see FIG. 6) does not come into contact with each other. ing. That is, the interval W6 is longer than the length obtained by doubling the first bulging amount W4 of the bulging portion 30a.
  • the second auxiliary pad 32 and the fourth auxiliary pad 34 are not electrically connected, and a short circuit between the first pad 22a and the second pad 23a can be reliably avoided. If the bonding method between the anode 3b and the like and the second pad and the like is not welding and the anisotropic conductive film 40 (see FIG. 9), the interval W6 is larger than the particle size of the metal particles 42, the insulating property. Is secured.
  • FIG. 13 is a plan view of the auxiliary pad according to the second modification.
  • Five auxiliary pads 30B of the array substrate 2 according to the second modification are provided as in the first embodiment.
  • the distance between the first pad 22a and the first auxiliary pad 31 and the distance between the second pad 23a and the fifth auxiliary pad 35 are both W11.
  • the distance between the first auxiliary pad 31 and the second auxiliary pad 32 and the distance between the fourth auxiliary pad 34 and the fifth auxiliary pad 35 are both W12.
  • the distance between the second auxiliary pad 32 and the third auxiliary pad 33 and the distance between the third auxiliary pad 33 and the fourth auxiliary pad 34 are both W13.
  • FIG. 14 is a plan view of the auxiliary pad according to the third modification.
  • Five auxiliary pads 30C of the array substrate 2 according to the third modification are provided.
  • the first auxiliary pad 31C, the second auxiliary pad 32C, the third auxiliary pad 33C, the fourth auxiliary pad 34C, and the fifth auxiliary pad 35C are respectively from one end to the other end of the second direction Dy in the first direction Dx. It has a wavy shape that protrudes alternately from one side to the other. Therefore, the auxiliary pad of the present disclosure is not limited to the rectangular shape, and may correspond to the shape of the edge portion of the first pad 22a and the second pad 23a.
  • FIG. 15 is a plan view of the auxiliary pad according to the modified example 4 in a plan view.
  • the auxiliary pad 30D of the array substrate 2 according to the modified example 4 is a square auxiliary pad 36 forming a square in a plan view.
  • a plurality of square auxiliary pads 36 are provided, and are arranged at equal intervals in the first direction Dx and the second direction Dy. According to the square auxiliary pad 36, when it is crushed by the anode 3b or the cathode 3a, it bulges in the first direction Dx or the second direction Dy.
  • FIG. 16 is a plan view of the auxiliary pad according to the modified example 5 in a plan view.
  • the auxiliary pad 30E of the array substrate 2 according to the modified example 5 is composed of a plurality of peripheral auxiliary pads 37a, 37b, 37c, 37d, 38a, 38b, 38c, 38d that surround the first pad 22a and the second pad 23a.
  • the peripheral auxiliary pads 37a and 37c sandwich the first pad 22a from the first direction Dx while being separated from the first pad 22a.
  • the peripheral auxiliary pads 37b and 37d sandwich the first pad 22a from the second direction Dy while being separated from the first pad 22a.
  • the peripheral auxiliary pads 38a and 38c sandwich the second pad 23a from the first direction Dx while being separated from the second pad 23a.
  • the peripheral auxiliary pads 38b and 38d sandwich the second pad 23a from the second direction Dy while being separated from the second pad 23a.
  • FIG. 17 is a plan view of the auxiliary pad according to the modified example 6 in a plan view.
  • the auxiliary pad 30F of the array substrate 2 according to the modification 6 is a rectangular frame-shaped auxiliary pad 39 that surrounds the periphery of the first pad 22a and the second pad 23a. Even with this frame-shaped auxiliary pad 39, the same effect as that of the modified example 5 can be obtained.
  • the wiring board and the display device according to the embodiment and the modified example have been described above, if there is at least one auxiliary pad of the present disclosure, an increase in electrical resistance of the connection portion can be suppressed. Therefore, the wiring board and display device of the present disclosure also include one in which one auxiliary pad is arranged near the edge of the first pad 22a (cathode pad) or the second pad 23a (anode pad).

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Abstract

配線基板は、基板と、前記基板に積層される絶縁膜と、前記絶縁膜の第１面に積層され、無機発光ダイオードのアノードと電気的に接続されるアノード用パッドと、前記絶縁膜の第１面に積層され、前記無機発光ダイオードのカソードと電気的に接続されるカソード用パッドと、前記絶縁膜の第１面に設けられ、かつ導電性を有する補助パッドと、を備え、前記補助パッドは、前記アノード用パッド又は前記カソード用パッドの縁部の近傍にフローティング状態で配置されている。

Description

配線基板及び表示装置
　本発明は、配線基板及び表示装置に関する。
　特許文献１に示すように、表示装置として、無機発光ダイオード（ミニＬＥＤやマイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ））を用いた無機ＥＬディスプレイが挙げられる。また、無機ＥＬディスプレイは、配線基板として、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）がアレイ状に配列したアレイ基板を備える。特許文献２や特許文献３に示すように、アレイ基板は、無機発光ダイオードのアノードとカソードとを接合するためのパッド（電極）を有している。よって、アノードとカソードとパッドは、アレイ基板と無機発光ダイオードとを接続する接続部を構成している。
特表２０１７－５２９５５７号公報 米国特許出願公開第２０１８／０１４５２３６号明細書 中国特許出願公開第１１０１９００８５号明細書
　配線基板（アレイ基板）に対する無機発光ダイオードの搭載位置がずれてしまうと、パッドに対するアノード又はカソードの接触面積が低減する。この結果、接続部の抵抗値が増加し、好ましくない。特に、ミニＬＥＤやマイクロＬＥＤなど小型化した部品において、位置ずれの許容範囲が狭く、接続部の抵抗値の増加を招き易い。
　本発明は、無機発光ダイオードの搭載位置が所定の位置からずれても、接続部の抵抗値の増加を抑制できる配線基板及び表示装置を提供することを目的とする。
　本発明の一態様の配線基板は、基板と、前記基板に積層される絶縁膜と、前記絶縁膜の第１面に積層され、無機発光ダイオードのアノードと電気的に接続されるアノード用パッドと、前記絶縁膜の第１面に積層され、前記無機発光ダイオードのカソードと電気的に接続されるカソード用パッドと、前記絶縁膜の第１面に設けられ、かつ導電性を有する補助パッドと、を備え、前記補助パッドは、前記アノード用パッド又は前記カソード用パッドの縁部の近傍にフローティング状態で配置されている。
　本発明の一態様の表示装置は、前記配線基板と、溶融した前記アノード用パッド及び前記カソード用パッドに前記アノード及び前記カソードが押し付けて接合した無機発光ダイオードと、を備える。前記補助パッドは、前記平面方向に隣り合う前記アノード用パッド又は前記カソード用パッドに接続する、若しくは前記平面方向に隣り合う他の前記補助パッドに接続する、膨出部を有する。
　本発明の一態様の表示装置は、前記配線基板と、複数の金属粒子を含み、前記アノード用パッド及び前記カソード用パッドと前記補助パッドに跨って積層された異方性導電フィルムと、溶融した前記異方性導電フィルムに前記アノードと前記カソードを押し付けて接合した無機発光ダイオードのアノードと、を備える。前記無機発光ダイオードは、複数の前記金属粒子を介して前記アノード用パッドと前記カソード用パッドと前記補助パッドと電気的に接続している。前記補助パッドは、複数の前記金属粒子を介して前記アノード用パッドと前記カソード用パッドと電気的に接続している。
図１は、実施形態１に係る表示装置を模式的に示す平面図である。 図２は、表示装置の画素回路を示す回路図である。 図３は、図１のＩＩＩ－ＩＩＩ’線の矢視断面図である。 図４は、アレイ基板と発光素子との接続部を拡大した拡大図である。 図５は、図４の平面図である。 図６は、実施形態１の第５補助パッドがアノード３ｂに押し潰された状態を示す図である。 図７は、発光素子における第１方向の中心が第１パッド寄りに位置ずれして搭載された場合の図である。 図８は、発光素子における第１方向の中心が第２パッド寄りに位置ずれして搭載された場合の図である。 図９は、実施形態２に係る表示装置において、アレイ基板と発光素子との接続部を拡大した拡大図である。 図１０は、実施形態３に係る表示装置において、アレイ基板に対して発光素子が接合する前の状態を示す拡大図である。 図１１は、実施形態３に係る表示装置において、アレイ基板に対して発光素子が接合した状態を示す拡大図である。 図１２は、変形例１に係る補助パッドを平面視した平面図である。 図１３は、変形例２に係る補助パッドを平面視した平面図である。 図１４は、変形例３に係る補助パッドを平面視した平面図である。 図１５は、変形例４に係る補助パッドを平面視した平面図である。 図１６は、変形例５に係る補助パッドを平面視した平面図である。 図１７は、変形例６に係る補助パッドを平面視した平面図である。
　発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施形態１）
　図１は、実施形態１に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、複数の画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）２００と、カソード配線２６と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための配線基板である。アレイ基板２は、バックプレーン又はアクティブマトリックス基板とも呼ばれる。なお、本開示の配線基板は、アレイ基板２に限定されない。アレイ基板２は、基板２１と、第１トランジスタＴｒ１、第２トランジスタＴｒ２等と、トランジスタＴｒＧ（図４参照）と、各種配線等を含む。第１トランジスタＴｒ１、第２トランジスタＴｒ２等は、画素Ｐｉｘ毎に設けられたスイッチング素子である。トランジスタＴｒＧは、駆動回路１２に含まれるスイッチング素子である。
　図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
　複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘと第２方向Ｄｙとを含む面と平行な方向を平面方向ということがある。第１方向Ｄｘは、第２方向Ｄｙと直交する。よって、第２方向Ｄｙを直交方向という場合がある。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差する場合を含む。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、積層方向という場合がある。
　駆動回路１２は、駆動ＩＣ２００からの各種制御信号に基づいて複数のゲート線を駆動する回路である。複数のゲート線には、図２に示す第１ゲート線ＧＣＬ１及び第２ゲート線ＧＣＬ２が含まれる。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
　駆動ＩＣ２００は、表示装置１の表示を制御する回路である。駆動ＩＣ２００は、基板２１の周辺領域ＧＡにＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）として実装される。これに限定されず、駆動ＩＣ２００は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）として実装されてもよい。
　カソード配線２６は、基板２１の周辺領域ＧＡに設けられる。カソード配線２６は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線２６に接続され、例えば、グランド電位が供給される。
　画素Ｐｉｘは、発光素子３を有する。発光素子３は、画素Ｐｉｘに対応して設けられ、異なる色の光を出射する第１発光素子３Ｒ、第２発光素子３Ｇ、及び第３発光素子３Ｂを含む。第１発光素子３Ｒは、赤色の光を出射する。第２発光素子３Ｇは、緑色の光を出射する。第３発光素子３Ｂは、青色の光を出射する。なお、以下の説明において、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂを区別して説明する必要がない場合には、単に発光素子３と表す。なお、画素Ｐｉｘは、４つ以上の発光素子３を備え、４色以上の異なる光を出射してもよい。
　画素Ｐｉｘの配列は、第１発光素子３Ｒを有する画素Ｐｉｘ、第２発光素子３Ｇを有する画素Ｐｉｘ、第３発光素子３Ｂを有する画素Ｐｉｘ、の順で第１方向Ｄｘに繰り返し配列される。つまり、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、この順で第１方向Ｄｘに繰り返し配列される。また、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、それぞれ第２方向Ｄｙに複数配列される。
　発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、無機発光ダイオードの大きさを限定するものではない。また、発光素子３は、ミニＬＥＤであってもよい。
　図２は、表示装置の画素回路を示す回路図である。画素回路２８は、発光素子３を駆動する駆動回路である。図２に示すように、画素回路２８は、複数のスイッチング素子（第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒ３及び第４トランジスタＴｒ４）と、第１ゲート線ＧＣＬ１、第２ゲート線ＧＣＬ２、信号線ＳＧＬ及び電源線ＬＶｄｄを有する。各トランジスタは、それぞれ薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）である。
　第１トランジスタＴｒ１は駆動用ＴＦＴである。第２トランジスタＴｒ２は、発光期間と、非発光期間とのスイッチング用ＴＦＴである。第３トランジスタＴｒ３及び第４トランジスタＴｒ４は、電流切替用ＴＦＴである。信号線ＳＧＬは、定電流源に接続されている。電源線ＬＶｄｄは、定電圧源に接続されている。
　また、第２トランジスタＴｒ２のドレインと、発光素子３のアノードとの間に保持容量ＣＳ１が形成される。また、発光素子３のアノードと電源線ＬＶｄｄとの間に保持容量ＣＳ２が形成される。画素回路２８は、保持容量ＣＳ１と保持容量ＣＳ２により、第２トランジスタＴｒ２の寄生容量とリーク電流とによるゲート電圧の変動を抑制する。
　非発光期間では、駆動回路１２（図１参照）は、第１ゲート線ＧＣＬ１の電位を高レベルとし、第２ゲート線ＧＣＬ２の電位を低レベルとする。これにより、第２トランジスタＴｒ２及び第３トランジスタＴｒ３がオンとなり、第４トランジスタＴｒ４がオフとなる。発光素子３のアノードには、信号線ＳＧＬから電流Ｉｄａｔａが供給される。
　発光期間では、駆動回路１２（図１参照）は、第１ゲート線ＧＣＬ１の電位を低レベルとし、第２ゲート線ＧＣＬ２の電位を高レベルとする。これにより、第２トランジスタＴｒ２及び第３トランジスタＴｒ３がオフとなり、第４トランジスタＴｒ４がオンとなる。発光素子３のアノードには、定電源線ＬＶｄｄから電流Ｉｄが供給される。なお、図２は、あくまで一例であり、画素回路２８の構成及び表示装置１の動作は適宜変更することができる。
　図３は、図１のＩＩＩ－ＩＩＩ’線の矢視断面図である。図３に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１と、第１トランジスタＴｒ１、第２トランジスタＴｒ２等のスイッチング素子と、各種配線及び各種絶縁膜を有する。基板２１の周辺領域ＧＡには、複数のトランジスタとして、駆動回路１２に含まれるトランジスタＴｒＧが設けられている。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。
　本明細書において、基板２１の表面に垂直な方向において、基板２１から平坦化膜２７の上面２７ａに向かう方向を「上側」とする。また、平坦化膜２７の上面２７ａから基板２１に向かう方向を「下側」とする。また、「平面視」とは、基板２１の表面に垂直な方向から見た場合を示す。
　第１トランジスタＴｒ１、第２トランジスタＴｒ２、及びトランジスタＴｒＧは、基板２１の一方の面側に設けられる。第１トランジスタＴｒ１は、半導体６１、ソース電極６２、ドレイン電極６３、第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂを含む。第１ゲート電極６４Ａは、第１絶縁膜９１を介して基板２１の上に設けられる。第１絶縁膜９１等の絶縁膜は、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）又はシリコン酸化窒化膜（ＳｉＯＮ）等の無機絶縁材料が用いられる。また、各無機絶縁膜は、単層に限定されず積層膜であってもよい。
　第２絶縁膜９２は、第１ゲート電極６４Ａを覆って第１絶縁膜９１の上に設けられる。半導体６１は、第２絶縁膜９２の上に設けられる。第３絶縁膜９３は、半導体６１を覆って第２絶縁膜９２の上に設けられる。第２ゲート電極６４Ｂは、第３絶縁膜９３の上に設けられる。半導体６１は、第３方向Ｄｚにおいて、第１ゲート電極６４Ａと第２ゲート電極６４Ｂとの間に設けられる。半導体６１において、第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂで挟まれた部分にチャネル領域が形成される。
　図３に示す例では、第１トランジスタＴｒ１は、いわゆるデュアルゲート構造である。ただし、第１トランジスタＴｒ１は、第１ゲート電極６４Ａが設けられ、第２ゲート電極６４Ｂが設けられないボトムゲート構造でもよく、第１ゲート電極６４Ａが設けられず、第２ゲート電極６４Ｂのみが設けられるトップゲート構造でもよい。
　半導体６１は、例えば、アモルファスシリコン、微結晶酸化物半導体、アモルファス酸化物半導体、ポリシリコン、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ　Ｓｉｌｉｃｏｎｅ）又は窒化ガリウム（ＧａＮ）で構成される。酸化物半導体としては、ＩＧＺＯ、酸化亜鉛（ＺｎＯ）、ＩＴＺＯが例示される。ＩＧＺＯは、インジウムガリウム亜鉛酸化物である。ＩＴＺＯは、インジウムスズ亜鉛酸化物である。
　第４絶縁膜９４は、第２ゲート電極６４Ｂを覆って第３絶縁膜９３の上に設けられる。ソース電極６２及びドレイン電極６３は、第４絶縁膜９４の上に設けられる。本実施形態では、ソース電極６２は、コンタクトホールＨ５を介して半導体６１と電気的に接続される。ドレイン電極６３は、コンタクトホールＨ３を介して半導体６１と電気的に接続される。
　第５絶縁膜９５は、ソース電極６２及びドレイン電極６３を覆って、第４絶縁膜９４の上に設けられる。第５絶縁膜９５は、第１トランジスタＴｒ１や、各種配線で形成される凹凸を平坦化する平坦化膜である。
　第２トランジスタＴｒ２は、半導体６５、ソース電極６６、ドレイン電極６７、第１ゲート電極６８Ａ及び第２ゲート電極６８Ｂを含む。第２トランジスタＴｒ２は第１トランジスタＴｒ１と類似した層構成を有しており、詳細な説明は省略する。第２トランジスタＴｒ２のドレイン電極６７は、コンタクトホールＨ８を介して接続配線６９に接続される。接続配線６９は、第１トランジスタＴｒ１の、第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂに接続される。
　なお、半導体６５、ソース電極６６、ドレイン電極６７、第１ゲート電極６８Ａ及び第２ゲート電極６８Ｂは、それぞれ、第１トランジスタＴｒ１の、半導体６１、ソース電極６２、ドレイン電極６３、第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂと同層に設けられているが、異なる層に設けられていてもよい。
　トランジスタＴｒＧは、半導体７１、ソース電極７２、ドレイン電極７３、第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂを含む。トランジスタＴｒＧは、駆動回路１２に含まれるスイッチング素子である。トランジスタＴｒＧも第１トランジスタＴｒ１と類似した層構成を有しており、詳細な説明は省略する。また、第３トランジスタＴｒ３及び第４トランジスタＴｒ４（図２参照）も第１トランジスタＴｒ１と類似した層構成を有する。
　図４は、アレイ基板と発光素子との接続部を拡大した拡大図である。発光素子３は、ｎ型クラッド層、活性層、ｐ型クラッド層が順に積層された発光層を有し、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）等の化合物半導体が用いられる。図４に示すように、発光素子３は、ｎ型クラッド層に接続するカソード３ａと、ｐ型クラッド層にアノード３ｂと、が下側に設けられた、いわゆるフェースダウン構造である。なお、発光素子３は公知のＬＥＤチップを用いることができる。
　図３に示すように、アレイ基板２は、第１電極２２、第２電極２３、第３電極２４、第４電極２５、及び複数の補助パッド３０を有する。
　第１電極２２及び第２電極２３は、基板２１と発光素子３との間に設けられる。第１電極２２は、第６絶縁膜９６の第１面９６ａに設けられ、周辺領域ＧＡに設けられたカソード配線２６（図１参照）に電気的に接続される。また、図４に示すように、第１電極２２は、発光素子３のカソード３ａと接続される。第１電極２２は、発光素子３のカソード３ａと接合する電極として、第１パッド２２ａを有する。第１パッド２２ａは、発光素子３のカソード３ａと溶着により接合している。つまり、接合時、第１パッド２２ａは、レーザ装置等により加熱されて溶融する。その後、溶融している第１パッド２２ａに発光素子３のカソード３ａの端部が押し込まれて接合している。なお、第１パッド２２ａは、カソード用パッドと呼ばれることがある。
　第２電極２３は、発光素子３のアノード３ｂと接続される。第２電極２３は、発光素子３のアノード３ｂと接合する電極として、第２パッド２３ａを有する。第２パッド２３ａは、カソード３ａと同様に、発光素子３のアノード３ｂと溶着により接合している。なお、第２パッド２３ａは、アノード用パッドと呼ばれることがある。また、第２電極２３は、第６絶縁膜９６の第１面９６ａに設けられる。第２電極２３は、図３に示すように、コンタクトホールＨ７を介して第３電極２４と接続される。
　第３電極２４は、第５絶縁膜９５の上に設けられ、コンタクトホールＨ２を介してドレイン電極６３と接続される。このように、第２電極２３及び第３電極２４は、発光素子３のアノードと、第１トランジスタＴｒ１のドレイン電極６３とを接続する。また、第４電極２５は第３電極２４と同層に設けられ、コンタクトホールＨ４を介してソース電極６２と接続される。
　第４電極２５は、第５絶縁膜９５の上で延在して、第３方向Ｄｚにおいて第６絶縁膜９６を介して第１電極２２と対向する。これにより、第１電極２２と第４電極２５との間に容量が形成される。第１電極２２と第４電極２５との間に形成される容量は、画素回路２８の保持容量ＣＳとして用いられる。
　第７絶縁膜９７は、第１電極２２と、第２電極２３と、第６絶縁膜９６との上に設けられる。また、第７絶縁膜９７は、第１電極２２及び第２電極２３と、発光素子３と、の接続を可能とするための開口９７ａを有している。
　第７絶縁膜９７の上には、平坦化膜２７が設けられている。平坦化膜２７は、表示領域ＡＡから周辺領域ＧＡに亘って設けられている。平坦化膜２７は、透光性を有する有機絶縁膜であり、例えば、シリコーン樹脂、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂等の樹脂材料が用いられる。また、平坦化膜２７の上には、例えばガラスなど、光を透過する部材で構成されるカバー部５が設けられている。
　図４に示すように、補助パッド３０は、導電性材料により製造されており、導電性を有している。また、本実施形態では、補助パッド３０は、レーザ装置等の加熱により溶融する金属材料により製造されている。補助パッド３０は、第６絶縁膜９６の第１面９６ａに設けられている。補助パッド３０は、第１パッド２２ａと第２パッド２３ａとの間に配置され、第１パッド２２ａ及び第２パッド２３ａの縁部の近傍に配置されている。なお、第１パッド２２ａ及び第２パッド２３ａの縁部の近傍とは、第７絶縁膜９７の開口９７ａから露出した範囲に配置され、かつ第１パッド２２ａ及び第２パッド２３ａとの絶縁性を確保できる程度に第１パッド２２ａ及び第２パッド２３ａの縁部から離隔している、という意味である。なお、補助パッド３０が第７絶縁膜９７の開口９７ａから露出していないと、アレイ基板２に発光素子３を搭載する際、アノード３ｂ等が補助パッド３０と電気的に接続できないからである。
　図５は、図４の平面図である。図５に示すように、第１パッド２２ａと第２パッド２３ａとの間の距離Ｗ１は、発光素子３のカソード３ａ及びアノード３ｂの第１方向Ｄｘの幅Ｗ２よりも大きい。よって、仮に発光素子３の搭載位置が第１方向Ｄｘにずれしたとしても、カソード３ａ又はアノード３ｂが第１パッド２２ａと第２パッド２３ａとに跨って接続する、ということが回避されるようになっている。
　補助パッド３０は、５つ設けられている。各補助パッド３０は、第３方向Ｄｚから視た場合、第１方向Ｄｘよりも第２方向Ｄｙに長い長方形状を成している。また、各補助パッド３０は発光素子３が実装される前工程において、島状であり、電気的にフローティングな状態である。５つの補助パッド３０は、間隔Ｗ３を空けながら、第１方向Ｄｘに配列している。以下、必要に応じて、５つの補助パッド３０について、第１パッド２２ａから第２パッド２３ａに向かって順に、第１補助パッド３１、第２補助パッド３２、第３補助パッド３３、第４補助パッド３４、第５補助パッド３５、と呼ぶ場合がある。また、第１補助パッド３１、第２補助パッド３２、第３補助パッド３３、第４補助パッド３４、及び第５補助パッド３５において共通する性質を説明する場合には、総称して補助パッド３０と呼ぶ。
　第１パッド２２ａと第１補助パッド３１とは、第１方向Ｄｘに離隔している。第１パッド２２ａと第１補助パッド３１との間隔は、５つの補助パッド３０の間隔と同じでＷ３となっている。同様に、第２パッド２３ａと第５補助パッド３５とは、第１方向Ｄｘに離隔している。第２パッド２３ａと第５補助パッド３５との間隔はＷ３となっている。以上から、第１パッド２２ａ、第１補助パッド３１、第２補助パッド３２、第３補助パッド３３、第４補助パッド３４、第５補助パッド３５、及び第２パッド２３ａにおける第１方向Ｄｘの間隔は、全てＷ３であり、等間隔となっている。
　図６は、実施形態１の第５補助パッドがアノード３ｂに押し潰された状態を示す図である。補助パッド３０は、アレイ基板２に対し発光素子３を搭載する際、レーザ装置等により加熱されて溶融する。よって、図６に示すように、発光素子３の搭載位置が第１方向Ｄｘにずれた場合、補助パッド３０（図６の第５補助パッド３５を参照）は、カソード３ａ又はアノード３ｂに押し潰される可能性がある。なお、図４、図５に示す発光素子３は位置ずれしていない。また、補助パッド３０は、第１方向Ｄｘに隙間があることから、カソード３ａ又はアノード３ｂによる押し潰された場合、第１方向Ｄｘへ膨出する。以上から、補助パッド３０は、発光素子３の位置ずれにより、第１方向Ｄｘに膨出する膨出部３０ａ（図６の膨出部３５ａを参照）が発生する。
　また、膨出部３０ａ（図６の膨出部３５ａを参照）は、第１方向Ｄｘへの第１膨出量がＷ４となっている。なお、膨出量は、潰される前の補助パッド３０を基準として第１方向Ｄｘの一方に膨らんだ量を示す。一方で、第１パッド２２ａと第２パッド２３ａと５つの補助パッド３０のそれぞれの間隔Ｗ３は、第１膨出量Ｗ４よりも小さい。よって、補助パッド３０は、膨出部３０ａが発生すると、第１方向Ｄｘに隣り合う第１パッド２２ａ又は第２パッド２３ａ、或は他の補助パッド３０と接触する。
　なお、上記した表示装置１において、アレイ基板２は、基板２１から第１電極２２及び第２電極２３を覆う第７絶縁膜９７までを含む。アレイ基板２には、平坦化膜２７、発光素子３、カバー部５は含まれない。
　図７は、発光素子における第１方向の中心が第１パッド寄りに位置ずれして搭載された場合の図である。図８は、発光素子における第１方向の中心が第２パッド寄りに位置ずれして搭載された場合の図である。次に、アレイ基板２に搭載する発光素子３が位置ずれした場合を説明する。図７に示すように、発光素子３の第１方向Ｄｘの中心Ｏが第１パッド２２ａ寄りとなった場合、発光素子３のアノード３ｂは、例えば、第４補助パッド３４と第５補助パッド３５を押し潰す。これにより、第４補助パッド３４の膨出部（図６の膨出部３０ａを参照）は、隣り合う第３補助パッド３３と第５補助パッド３５と接触する。また、第５補助パッド３５に発生した膨出部（図６参照）３５ａは、第１方向Ｄｘに隣り合う第２パッド２３ａと接触する。さらに、図７に示すように、第２パッド２３ａもアノード３ｂに押し潰されている。よって、第２パッド２３ａは、第５補助パッド３５に向かって膨出する膨出部２３ｂが生じ、第５補助パッド３５との接触が確実となっている。以上から、アノード３ｂにおいて第２パッド２３ａに接触していない部分は、第４補助パッド３４及び第５補助パッド３５を介して第２パッド２３ａと導通する。
　一方で、発光素子３の第１方向Ｄｘの中心Ｏが第２パッド２３ａ寄りとなった場合、発光素子のカソード３ａは、図８に示すように、例えば、第１補助パッド３１、第２補助パッド３２を押し潰す。これにより、第２補助パッド３２の膨出部（図６の膨出部３０ａを参照）は、第１方向Ｄｘに隣り合う第１補助パッド３１と第３補助パッド３３と接触する。また、第１補助パッド３１の膨出部（図６の膨出部３０ａを参照）は、第１方向Ｄｘに隣り合う第１パッド２２ａと接触する。さらに、図８に示すように、第１パッド２２ａもカソード３ａに押し潰されている。よって、第１パッド２２ａは、第１補助パッド３１に向かって膨出する膨出部２２ｂが生じ、第１補助パッド３１との接触が確実となっている。以上から、カソード３ａのうち第１パッド２２ａに接触していない部分は、第１補助パッド３１及び第２補助パッド３２を介して第１パッド２２ａと導通する。
　以上から、実施形態１の表示装置１及びアレイ基板（配線基板）２によれば、発光素子３の搭載位置にずれが生じても、カソード３ａと第１パッド２２ａとから成る接続部の電気抵抗の増加が抑制される。また、アノード３ｂと第２パッド２３ａとから成る接続部の電気抵抗の増加が抑制される。
　なお、実施形態１では、アノード３ｂ及びカソード３ａとパッド（第１パッド２２ａ、第２パッド２３ａ）との接合は溶着であったが、本開示の配線基板及び表示装置は、これに限定されない。次の実施形態２では、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）を用いて接合した例を説明する。なお、以下の説明においては、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
（実施形態２）
　図９は、実施形態２に係る表示装置において、アレイ基板と発光素子との接続部を拡大した拡大図である。図９に示すように、表示装置１Ａは、異方性導電フィルム４０を有している点で、実施形態１の表示装置１と異なる。異方性導電フィルム４０は、第１パッド２２ａと、複数の補助パッド３０と、第２パッド２３ａと、の上に跨って配置されている。なお、実施形態２において、第１パッド２２ａと複数の補助パッド３０と第２パッド２３ａにおける第１方向Ｄｘの各間隔は、Ｗ５であり、等間隔である。
　異方性導電フィルム４０は、シート状の熱硬化性樹脂４１の内部に複数の金属粒子４２を含んで成り、第３方向Ｄｚに導電性を有している。異方性導電フィルム４０は、硬化前に、第１パッド２２ａと複数の補助パッド３０と第２パッド２３ａとの上に跨って配置され、第１パッド２２ａと複数の補助パッド３０と第２パッド２３ａのそれぞれに溶着している。また、異方性導電フィルム４０は、硬化前に、発光素子３のアノード３ｂとカソード３ａとが押し込まれ、アノード３ｂとカソード３ａとのそれぞれに溶着している。さらに、アノード３ｂとカソード３ａとが押し込みにより、複数の金属粒子４２のうち一部の金属粒子４２は、第１パッド２２ａ及び第２パッド２３ａの方に押し込まれている。なお、図９においては、明確化を図るため、アノード３ｂ又はカソード３ａに押し込まれている金属粒子４２の内部にドットを付している。よって、実施形態２の表示装置１Ａにおいて、アノード３ｂ及びカソード３ａにおいて第３方向Ｄｚから視て第１パッド２２ａ及び第２パッド２３ａと重なっている部分は、金属粒子４２を介して第１パッド２２ａ及び第２パッド２３ａと導通している。
　また、実施形態２において、第１パッド２２ａと複数の補助パッド３０と第２パッド２３ａにおける第１方向Ｄｘの間隔Ｗ５は、金属粒子４２の粒径よりも小さい。よって、発光素子３の第１方向Ｄｘの中心が第１パッド２２ａ寄りに位置ずれした場合、図９に示すように、金属粒子４２は、アノード３ｂに押し込まれてアノード３ｂと第４補助パッド３４との間や、アノード３ｂと第５補助パッド３５との間に介在する。さらには、金属粒子４２は、第４補助パッド３４と第５補助パッド３５との間や、第５補助パッド３５と第２パッド２３ａとの間に介在する。よって、アノード３ｂのうち第３方向Ｄｚから視て第２パッドと重なっていない部分は、金属粒子４２を介して第４補助パッド３４及び第５補助パッド３５と電気的に接続し、第２パッド２３ａと導通する。以上から、実施形態２によっても、接続部の電気抵抗の増加が抑えられる。
（実施形態３）
　図１０は、実施形態３に係る表示装置において、アレイ基板に対して発光素子が接合する前の状態を示す拡大図である。図１１は、実施形態３に係る表示装置において、アレイ基板に対して発光素子が接合した状態を示す拡大図である。図１６、図１７に示すように、実施形態３の表示装置１Ｂは、導電性材料５０を有している点で実施形態１の表示装置１及び実施形態２の表示装置１Ｂと異なる。導電性材料５０は、例えばＳｎなどのはんだ材料である。導電性材料５０は、発光素子３のアノード３ｂやカソード３ａの端面に溶着している。また、発光素子３の実装時、導電性材料５０は、加熱されて、溶融した状態でアノード３ｂやカソード３ａの端面に付着する。そして、導電性材料５０の溶融した状態を維持しながら、アノード３ｂ及びカソード３ａを第１パッド２２ａ及び第２パッド２３ａに向かって押し付ける。導電性材料５０が硬化すると、アノード３ｂ及びカソード３ａは、第１パッド２２ａ及び第２パッド２３ａと接合する。
　このような構成によれば、図１７に示すように、発光素子３の第１方向Ｄｘの中心が第１パッド２２ａ寄りに位置ずれした場合、アノード３ｂに端面に付いている導電性材料５０は、第２パッド２３ａと第５補助パッド３５との間、第５補助パッド３５と第４補助パッド３４との間、及び第４補助パッド３４と第３補助パッド３３との間に進入し、硬化する。よって、アノード３ｂのうち第３方向Ｄｚから視て第２パッド２３ａと重なっていない部分は、導電性材料５０を介して第４補助パッド３４及び第５補助パッド３５と電気的に接続し、第２パッド２３ａと導通する。以上から、実施形態３によっても、接続部の電気抵抗の増加が抑えられる。
　以上、実施形態１、実施形態２、及び実施形態３では、等間隔で配置された複数の補助パッドを例に挙げたが、本開示の補助パッドは、これに限定されない。以下、補助パッドの配置例について説明する。
（変形例１）
　図１２は、変形例１に係る補助パッドを平面視した平面図である。変形例１に係るアレイ基板２の補助パッド３０Ａは、４つ設けられている。言い換えると、補助パッド３０Ａは、第３補助パッド３３（図５参照）を備えていない点で、実施形態１の補助パッド３０と相違する。
　第２補助パッド３２と第４補助パッド３４との間の間隔Ｗ６は、第２補助パッド３２と第４補助パッド３４と跨ってアノード３ｂ又はカソード３ａに押し潰されても、互いに接触しない長さとなっている。言い換えると、第２補助パッド３２に生じた膨出部３０ａ（図６参照）と、第４補助パッド３４に生じた膨出部３０ａ（図６参照）とが、互いに接触しないような距離となっている。つまり、間隔Ｗ６は、膨出部３０ａの第１膨出量Ｗ４を２倍した長さよりも長い。これによれば、第２補助パッド３２と第４補助パッド３４とが電気的に接続せず、第１パッド２２ａと第２パッド２３ａとのショートを確実に回避できる。なお、アノード３ｂ等と第２パッド等との接合方法が溶着でなく、異方性導電フィルム４０（図９参照）の場合、間隔Ｗ６は、金属粒子４２の粒径よりも大きければ、絶縁性が確保される。
（変形例２）
　図１３は、変形例２に係る補助パッドを平面視した平面図である。変形例２に係るアレイ基板２の補助パッド３０Ｂは、実施形態１と同様に５つ設けられている。一方で、第１パッド２２ａと第１補助パッド３１との間隔と、第２パッド２３ａと第５補助パッド３５との間隔は、共にＷ１１である。第１補助パッド３１と第２補助パッド３２の間隔と、第４補助パッド３４と第５補助パッド３５との間隔は、共にＷ１２である。第２補助パッド３２と第３補助パッド３３との間隔と、第３補助パッド３３と第４補助パッド３４との間隔は、共にＷ１３である。そして、間隔Ｗ１１、Ｗ１２、Ｗ１３の順で距離が長くなっている。よって、補助パッド３０Ｂの配列する第１方向Ｄｘの中央部に向かうにつれて間隔が大きくなっている。つまり、本開示の補助パッドは、隣り合う補助パッド３０等との距離が一定でなくてもよい。
（変形例３）
　図１４は、変形例３に係る補助パッドを平面視した平面図である。変形例３に係るアレイ基板２の補助パッド３０Ｃは、５つ設けられている。第１補助パッド３１Ｃ、第２補助パッド３２Ｃ、第３補助パッド３３Ｃ、第４補助パッド３４Ｃ、及び第５補助パッド３５Ｃは、それぞれ、第２方向Ｄｙの一端から他端に向かって第１方向Ｄｘの一方と他方に交互に突出する波状となっている。よって、本開示の補助パッドは、長方形状のものに限定されず、第１パッド２２ａや第２パッド２３ａの縁部の形状に対応したものであってもよい。
（変形例４）
　図１５は、変形例４に係る補助パッドを平面視した平面図である。変形例４に係るアレイ基板２の補助パッド３０Ｄは、平面視で正方形を成す正方形補助パッド３６である。正方形補助パッド３６は、複数設けられており、第１方向Ｄｘ及び第２方向Ｄｙに等間隔で配置されている。この正方形補助パッド３６によれば、アノード３ｂやカソード３ａに押し潰された場合、第１方向Ｄｘや第２方向Ｄｙに膨出するようになる。
（変形例５）
　図１６は、変形例５に係る補助パッドを平面視した平面図である。変形例５に係るアレイ基板２の補助パッド３０Ｅは、第１パッド２２ａと第２パッド２３ａの周囲を囲む複数の周辺補助パッド３７ａ、３７ｂ、３７ｃ、３７ｄ、３８ａ、３８ｂ、３８ｃ、３８ｄから構成される。周辺補助パッド３７ａ、３７ｃは、第１パッド２２ａから離隔しつつ、第１パッド２２ａを第１方向Ｄｘから挟んでいる。周辺補助パッド３７ｂ、３７ｄは、第１パッド２２ａから離隔しつつ、第１パッド２２ａを第２方向Ｄｙから挟んでいる。周辺補助パッド３８ａ、３８ｃは、第２パッド２３ａから離隔しつつ、第２パッド２３ａを第１方向Ｄｘから挟んでいる。周辺補助パッド３８ｂ、３８ｄは、第２パッド２３ａから離隔しつつ、第２パッド２３ａを第２方向Ｄｙから挟んでいる。実施形態や他の変形例によれば、アノード３ｂ及びカソード３ａが、第１パッド２２ａと第２パッド２３ａとの間に位置ずれした場合、補助パッドと接触するようになっているが、この変形例５によれば、第１パッド２２ａと第２パッド２３ａとの間に以外の個所に、アノード３ｂ及びカソード３ａが位置ずれしても、第１パッド２２ａや第２パッド２３ａとの導通が可能となる。
（変形例６）
　図１７は、変形例６に係る補助パッドを平面視した平面図である。変形例６に係るアレイ基板２の補助パッド３０Ｆは、第１パッド２２ａと第２パッド２３ａの周囲を囲む矩形枠状の枠状補助パッド３９である。この枠状補助パッド３９であっても、変形例５と同様な効果を得ることができる。
　以上、実施形態と変形例に係る配線基板、表示装置について説明したが、本開示の補助パッドは少なくても１つ有していれば、接続部の電気抵抗の増加を抑制できる。よって、第１パッド２２ａ（カソード用パッド）又は第２パッド２３ａ（アノード用パッド）の縁部の近傍に補助パッドが一つの配置されているものも本開示の配線基板、表示装置に含まれる。
　１、１Ａ、１Ｂ　表示装置
　２　　　アレイ基板（配線基板）
　３　　　発光素子
　３ａ　　カソード
　３ｂ　　アノード
　２１　　基板
　２２　　第１電極
　２２ａ　第１パッド（カソード用パッド）
　２３　　第２電極
　２３ａ　第２パッド（アノード用パッド）
　３０、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３０Ｅ、３０Ｆ　補助パッド
　３０ａ、３５ａ　膨出部
　３１、３１Ｃ　第１補助パッド
　３２、３２Ｃ　第２補助パッド
　３３、３３Ｃ　第３補助パッド
　３４、３４Ｃ　第４補助パッド
　３５、３５Ｃ　第５補助パッド
　３６　　正方形補助パッド
　３７ａ、３７ｂ、３７ｃ、３７ｄ、３８ａ、３８ｂ、３８ｃ、３８ｄ　周辺補助パッド
　３９　　枠状補助パッド
　５０　　導電性材料
　９６　　第６絶縁膜（絶縁膜）
　９６ａ　第１面
　９７　　第７絶縁膜

Claims (7)

  1. 　基板と、
    　前記基板に積層される絶縁膜と、
    　前記絶縁膜の第１面に積層され、無機発光ダイオードのアノードと電気的に接続されるアノード用パッドと、
    　前記絶縁膜の第１面に積層され、前記無機発光ダイオードのカソードと電気的に接続されるカソード用パッドと、
    　前記絶縁膜の第１面に設けられ、かつ導電性を有する補助パッドと、
    　を備え、
    　前記補助パッドは、前記アノード用パッド又は前記カソード用パッドの縁部の近傍にフローティング状態で配置されている
    　配線基板。
  2. 　前記補助パッドは、溶融された場合、前記アノード又は前記カソードに押し潰されて前記絶縁膜の第１面と平行な平面方向に膨出し、かつ前記平面方向に膨出したときの量が第１膨出量を有しており、
    　前記補助パッドは、前記平面方向に隣り合う前記アノード用パッド又は前記カソード用パッドとの距離と、前記平面方向に隣り合う他の前記補助パッドとの距離と、が前記第１膨出量よりも小さい
    　請求項１に記載の配線基板。
  3. 　前記補助パッドは、前記絶縁膜の第１面と平行な平面方向に隣り合う前記アノード用パッド又は前記カソード用パッドとの距離と、前記平面方向に隣り合う他の前記補助パッドとの距離と、が異方性導電フィルムに含まれる金属粒子の粒径よりも小さい
    　請求項１に記載の配線基板。
  4. 　前記補助パッドは、前記絶縁膜の第１面に前記アノード用パッドが積層される積層方向から視て、前記アノード用パッドと前記カソード用パッドとが配置される方向と直交する直交方向に長く、
    　前記補助パッドは、前記アノード用パッドと前記カソード用パッドとの間に、複数配列している
    　請求項１から請求項３のいずれか１項に記載の配線基板。
  5. 　複数の前記補助パッドは、前記アノード用パッドと前記カソード用パッドとが配置される方向に等間隔で配置されている
    　請求項４に記載の配線基板。
  6. 　請求項２に記載の配線基板と、
    　溶融した前記アノード用パッド及び前記カソード用パッドに前記アノード及び前記カソードが押し付けて接合した無機発光ダイオードと、
    　を備え、
    　前記補助パッドは、前記平面方向に隣り合う前記アノード用パッド又は前記カソード用パッドに接続する、若しくは前記平面方向に隣り合う他の前記補助パッドに接続する、膨出部を有する
    　表示装置。
  7. 　請求項３に記載の配線基板と、
    　複数の金属粒子を含み、前記アノード用パッド及び前記カソード用パッドと前記補助パッドに跨って積層された異方性導電フィルムと、
    　溶融した前記異方性導電フィルムに前記アノードと前記カソードを押し付けて接合した無機発光ダイオードのアノードと、
    　を備え、
    　前記無機発光ダイオードは、複数の前記金属粒子を介して前記アノード用パッドと前記カソード用パッドと前記補助パッドと電気的に接続し、
    　前記補助パッドは、複数の前記金属粒子を介して前記アノード用パッドと前記カソード用パッドと電気的に接続している
    　表示装置。
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