WO2021182223A1 - プロセッサ及びデータ経路再構成方法 - Google Patents

プロセッサ及びデータ経路再構成方法 Download PDF

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WO2021182223A1
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arithmetic
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invalidated
failure
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広津　鉄平
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Denso Corp
NSI Texe Inc
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Denso Corp
NSI Texe Inc
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/177—Initialisation or configuration control

Definitions

  • This disclosure relates to a processor and a data path reconstruction method.
  • a multi-core processor equipped with a plurality of arithmetic units such as a CPU (Central Processing Unit) and a GPU (Graphics Processing Unit) has become common.
  • core processors such as a CPU (Central Processing Unit) and a GPU (Graphics Processing Unit)
  • DCLS Dual Core Lock-Step
  • PE Processing Element
  • Such a PE array is designed on the premise that all PEs operate normally. Therefore, if any one of the PEs constituting the PE array fails, the operation is generally not stopped or functioned. For example, in a processor composed of a CPU and a GPU, if the PE constituting the GPU fails, the function of the GPU is lost, so that the performance as a processor is significantly deteriorated. In addition, if a PE failure is discovered during the manufacturing stage of the processor, the PE array containing the PE may be shipped as a lower grade processor that does not function.
  • the processor of one aspect of the present disclosure is a processor in which a plurality of arithmetic units are arranged in a two-dimensional manner to perform parallel processing, and the failure detection unit for detecting the failure of the arithmetic units and the calculation by the failure detection unit.
  • the invalidated machine is provided with an invalidation unit for invalidating all of the machines included in at least one of a row and a column including the failed machine. Execute the process without using it.
  • FIG. 1 is a schematic configuration diagram of a processor of the embodiment.
  • FIG. 2 is a schematic diagram showing the reconstruction of the data path of the embodiment, (A) shows the data path in the normal state, and (B) shows the data path when a failure occurs in PE.
  • FIG. 3 is a schematic configuration diagram of the PE array of the embodiment.
  • FIG. 4 is a schematic configuration diagram of PE of the embodiment.
  • FIG. 5 is a schematic diagram showing a failure detection signal output from the PE failure detection unit of the embodiment.
  • FIG. 6 is a flowchart showing the flow of the data path reconstruction process of the embodiment.
  • FIG. 7A and 7B are schematic views showing the operating state of the PE array of the embodiment, FIG. 7A shows the operating state of the PE array under normal conditions, and FIG. 7B shows the operating state of the PC array when one row of arrays is invalidated. The operating state is shown, and (C) shows the operating state of the PE array when the array in one row is invalidated.
  • FIG. 8 is a schematic diagram showing a data pattern corresponding to the operating state of the PE array of the embodiment, (A) shows a data pattern corresponding to the PE array in the normal state, and (B) invalidates the array in one row. The data pattern when the data pattern is changed is shown, and (C) shows the data pattern when the array in one row is invalidated.
  • FIG. 1 is a schematic configuration diagram of the processor 10 of the present embodiment.
  • the processor 10 of the present embodiment is a multi-core processor composed of four CPUs (Central Processing Units) 12 and one GPU (Graphics Processing Unit) 14 as arithmetic units (core processors).
  • CPUs Central Processing Units
  • GPU Graphics Processing Unit
  • the GPU 14 is composed of a PE array 18 in which a plurality of processing elements (hereinafter referred to as “PE”) 16 which are arithmetic units are arranged two-dimensionally.
  • the PE array 18 performs parallel distributed processing while adjacent PE 16s exchange data.
  • the processor 10 of the present embodiment processes the image data input from the storage device 20 and outputs the processing result.
  • the data exchanged between the PEs 16 constituting the GPU 14 (PE array 18) is, for example, an overlapping region, a weighting coefficient, and the like used for the convolution calculation in the image data processing.
  • the processing performed by the processor 10 may be used not only for image data processing but also for other processing such as machine learning using a neural network.
  • 16 PE 16s are arranged two-dimensionally in 4 rows ⁇ 4 columns, but this is an example, and the PE 16 constituting the PE array 18
  • the number, number of rows and number of columns are not limited.
  • the PE array 18 performs parallel distributed processing by a plurality of PEs 16. Therefore, if even one PE 16 fails, conventionally, the entire PE array 18 is invalidated, and the performance of the processor 10 is significantly reduced.
  • the processor 10 of the present embodiment invalidates all of the PE 16 included in at least one of the row and the column including the failed PE 16, and processes without using the invalidated PE 16 (hereinafter referred to as “invalidated PE”). To execute. As a result, the processor 10 can be used even if any of the plurality of PE16s arranged in two dimensions fails.
  • FIG. 2 is a schematic diagram showing the reconstruction of the data path of the present embodiment.
  • FIG. 2 only the data path from the leftmost PE 16 to the adjacent PE 16 on the right side is shown, but this merely omits the data path of the other PE 16, and the other adjacent PE 16 Data can be exchanged between each other.
  • FIG. 2A shows a data path when the PE 16 constituting the PE array 18 has not failed, that is, when it is normal. As shown in FIG. 2A, when no failure has occurred, the PE 16 exchanges data with the adjacent PE 16.
  • FIG. 2B shows a data path when a failure occurs in PE16.
  • all PE16s included in the column including PE16X in which a failure has occurred are invalidated (PE16s hatched by diagonal lines).
  • the invalidated PE and the adjacent PE 16 do not exchange data with the invalidated PE, but exchange data with another PE 16 sandwiching the invalidated PE.
  • the processor 10 of the present embodiment invalidates all the PE 16s included in the row or column including the failed PE 16, and exchanges data between the non-failed PE 16s so as to bypass the invalidated PE.
  • FIG. 3 is a schematic configuration diagram of the PE array 18 of the present embodiment.
  • the PE 16 constituting the PE array 18 has the PE 16 in the upper left direction of the paper surface as PE 00, the right direction of the paper surface as the x direction, and the lower direction of the paper surface as the y direction, and the arrangement position is indicated as PExy. Further, in FIG. 3, in each PE16, the upward direction of the paper surface is described as "N”, the downward direction of the paper surface is described as “S”, the right direction of the paper surface is described as "E”, and the left direction of the paper surface is described as "W”. Notated.
  • the PE 16 of the present embodiment has a normal data path 30A for exchanging data with another adjacent PE 16 and an invalid data path 30B for exchanging data with every other adjacent PE 16.
  • a normal data path 30A for exchanging data with another adjacent PE 16
  • an invalid data path 30B for exchanging data with every other adjacent PE 16.
  • PE16 adjacent to each other on the left and right is connected to the path E0-W0 by the normal data path 30A
  • PE16 adjacent to each other on the upper and lower sides is connected to the path S0-N0 by the normal data path 30A. Will be done.
  • the PE16s that are two adjacent to each other on the left and right are connected to the path E1-W1 by the invalid data path 30B
  • the PE16s that are two adjacent to each other on the upper and lower sides are connected to the path S1-N1 by the invalid data path 30B.
  • the PE array 18 includes a PE enable generator 32.
  • the PE enable generator 32 invalidates all the PE 16s contained in the row or column containing the failed PE 16.
  • the PE enable generator 32 generates an enable signal PExy_EN for this purpose and outputs it to the PE 16 for invalidating it.
  • the enable signal PExy_EN is “0”, the operation of the PE 16 to which the enable signal PExy_EN is input is stopped.
  • the PE enable generator 32 is invalid so as to exchange data with another PE 16 using the invalid data path 30B without exchanging data with the invalidated PE using the normal data path 30A.
  • the PE enable generator 32 generates an interface selection signal for this purpose and outputs it to the PE 16.
  • the PE 16 to which the interface selection signal is input switches the data exchange path from the normal data path 30A to the invalid data path 30B. The details of the interface selection signal will be described later.
  • the PE enable generator 32 notifies the user that a failure has occurred in the PE array 18 via the user interface (not shown) when the PE 16 is disabled. As a result, the user can recognize the failure of the PE array 18 and take measures such as repair.
  • the normal data path 30A and the invalid data path 30B for exchanging data between PE16s adjacent to each other in the oblique direction are not shown, but the PE array 18 exchanges data in the oblique direction.
  • a data path may be provided.
  • FIG. 4 is a schematic configuration diagram of PE16 of the present embodiment.
  • the PE 16 includes an ALU (Arithmetic and Logic Unit) 40, a register 42, a RAM (Random Access Memory) 44, a PE failure detection unit 46, an interface unit 48N, 48E, 48W, 48S, and a control unit 50.
  • ALU Arimetic and Logic Unit
  • register 42 a register for storing data
  • RAM Random Access Memory
  • the ALU40 performs an operation based on the data from the register 42 and outputs the operation result to the register 42.
  • the register 42 inputs / outputs data to / from the ALU 40, the RAM 44, and the interface unit 48, and stores the data.
  • the RAM 44 inputs and outputs data to and from the register 42 and the interface unit 48, and stores the data.
  • the PE failure detection unit 46 detects a failure of the PE 16 and outputs the detection result as a failure detection signal to the PE enable generator 32.
  • FIG. 5 is a schematic diagram showing an example of a failure detection signal output from the PE failure detection unit 46.
  • the failure detection signal PExy_Diag is composed of PExy that specifies the arrangement position xy of the PE 16 that includes itself, and "0" to "5" that are identifiers that indicate the presence or absence of a failure.
  • the PE failure detection unit 46 outputs "0" as a failure detection signal together with the arrangement position xy of the PE 16 when there is no failure in the PE 16. On the other hand, when a failure occurs in the PE 16, the PE failure detection unit 46 outputs any of "1” to "5" together with the arrangement position xy of the PE 16 as a failure detection signal.
  • the "1" to “5" indicate the faulty part, and the “1" indicates that the faulty part is one of the control unit 50, the ALU40, the register 42, and the RAM 44. That is, when the failure detection signal is "1", it means that the PE 16 itself is out of order.
  • failure detection signal When the failure detection signal is "2", it indicates that the failure location is the N0 path, and when the failure detection signal is "3", it indicates that the failure location is the S0 path, and the failure detection signal is "4". When the case is, it indicates that the failure point is the W0 path, and when the failure detection signal is “5”, it indicates that the failure point is the E0 path. That is, when the failure detection signal is "2" to "5", it means that any one of the normal data paths 30A has failed.
  • the PE failure detection signal can identify not only the presence or absence of failure of PE16 itself but also the failure route.
  • the PE failure detection signal shown in FIG. 4 is an example and is not limited to this.
  • the interface unit 48 is an input / output unit for exchanging data with another PE 16 adjacent to one or two.
  • the interface unit 48 of the present embodiment has two systems, one input / output unit (N0, E0, W0, S0) for one adjacency and one input / output unit (N1, E1, W1, S1) for two adjacencies.
  • the control unit 50 decodes the program for PE16, generates control signals to the ALU 40, the register 42, and the RAM 44, and outputs the control signals to these. Further, the control unit 50 receives the input of the enable signal PExy_EN from the PE enable generator 32. Then, for example, when the enable signal is "0", the control unit 50 stops the operation of the PE 16 including itself and invalidates it.
  • control unit 50 receives an interface selection signal from the PE enable generator 32.
  • interface selection signals there are four types of interface selection signals, PExy_Nsel, PExy_Esel, PExy_Wsel, and PExy_Ssel, and Nsel, Esel, Wsel, and Ssel correspond to the interface units 48N, 48E, 48W, and 48S, respectively.
  • the interface selection signal is "0"
  • the normal data path 30A connected to the input / output units N0, E0, W0, S0 for 1 adjacency is used.
  • the interface selection signal is "1”
  • the invalid data path 30B connected to the two adjacent input / output units N1, E1, W1, S1 is used.
  • FIG. 6 is a flowchart showing the flow of the data path reconstruction process of the present embodiment.
  • the PE failure detection unit 46 included in any of the PE 16s constituting the PE array 18 detects the failure of the PE 16, and the failure detection signal PExy_Diag is input to the PE enable generator 32. If so, it is executed by the PE enable generator 32. Further, the data path reconstruction process is executed by a program stored in the recording medium included in the processor 10. When this program is executed, the method corresponding to the program is executed.
  • step 100 the failed PE 16 and its fault location are identified based on the fault detection signal PExy_Diag from the PE fault detection unit 46.
  • step 102 it is determined whether or not the PE 16 itself has failed based on the failure detection signal PExy_Diag, and if the determination is affirmative, the process proceeds to step 104, and if the determination is negative, the process proceeds to step 106.
  • step 104 an enable signal is output to the corresponding PE 16 so as to invalidate all the PE 16s in the row or column including the failed PE 16, and the process proceeds to step 108.
  • the control unit 50 of the PE 16 to which the enable signal is input stops the operation of the PE 16 including itself.
  • whether the invalidation PE16 is a row or a column may be determined by a preset method. For example, for the first PE16 failure, all PE16s in the column containing the failed PE16 are invalidated, and for the second PE16 failure, the row containing the failed PE16 is invalidated. It is assumed that all PE16s are invalidated. This makes it possible to prevent all PE16s in the two adjacent rows or the two adjacent columns from being invalidated even if the two PE16s constituting the PE array 18 fail. That is, the PE enable generator 32 determines the PE 16 to be invalidated so that when a plurality of PE 16s fail, the rows and columns to be invalidated intersect each other without being adjacent to each other.
  • whether the invalidated PE is a row or a column may be determined by the configuration of the PE array 18. For example, in the case of the PE array 18 of N rows> M columns, the invalidated PE is set as the row, and in the case of the PE array 18 of N rows ⁇ M columns, the invalidated PE is set as the column.
  • step 106 which is the migration destination in this case, the PE enable generator 32 is the target PE 16 so as to invalidate all the PE 16 in the row or column including the PE 16 of the data exchange destination via the normal data path 30A.
  • the enable signal is output to, and the process proceeds to step 108.
  • step 106 An example of the process according to step 106 will be described with reference to FIG. For example, if a failure is detected in PE11 and it is the normal data path 30A of the S0 path, PE16 of PE02 to PE22, which is the line below PE11, is regarded as an invalidated PE. If a failure is found in the normal data path 30A of the E0 path of PE11, PE16 of PE20 to PE23, which is the right column of PE11, is regarded as an invalidated PE.
  • the PE enable generator 32 outputs an interface selection signal for selecting the invalid data path 30B for the PE 16 adjacent to the invalidated PE.
  • the control unit 50 to which the interface selection signal is input selects the invalid data path 30B as the data path of the PE 16 including itself, and ends the data path reconstruction process.
  • the PE 16 to which the interface selection signal is input bypasses the invalidated PE and exchanges data with other PE 16s adjacent to each other.
  • the processor 10 of the present embodiment changes the data path so as to bypass the invalidated PE and exchange data between the PEs 16, so that even if a failure occurs in any of the plurality of PEs 16, the PE array 18 can be used.
  • FIG. 7 is a schematic view showing an operating state of the PE array 18 of N rows and M columns of the present embodiment.
  • FIG. 7A shows the operating state of the PE array 18 in the normal state, and all 16 PE16s in 4 rows and 4 columns are operating.
  • FIG. 7 (B) shows the operating state of the PE array 18 when one row of PE 16 is disabled
  • FIG. 7 (C) shows the operating state of the PE array 18 when one row of PE 16 is disabled.
  • the PE array 18 when one row of PE16 is invalidated, the PE array 18 becomes N-1 row and M column, and in the example of FIG. 7B, a total of 12 PE16s of 3 rows and 4 columns are formed. It will work. Further, as shown in FIG. 7 (C), when the PE 16 in one column is invalidated, the PE array 18 becomes N rows and M-1 columns, and in the example of FIG. 7 (B), a total of 12 in 4 rows and 3 columns. PE16 will operate.
  • FIG. 8 is a schematic diagram showing a data pattern 60 corresponding to the operating state of the PE array 18 of the present embodiment.
  • the data pattern 60 shows a mode of dividing the data processed by each of the plurality of PEs 16, and is stored in the storage device 20 as an example.
  • the data pattern 60 is not limited to this, and the data pattern 60 is stored in the processor 10. It may be stored in the provided storage medium.
  • the data pattern 60 shown in FIG. 8 is, for example, a division pattern for dividing one image data acquired by an in-vehicle camera into a plurality of areas, and each image data area divided by the data pattern 60 is divided into a plurality of areas. Distributed parallel processing is performed on each of the plurality of PE16s.
  • the area indicated by the diagonal line in the data pattern 60 is an overlapping area used by a convolution operation or the like.
  • the data pattern 60 of the present embodiment includes a data pattern 60A used when the PE 16 constituting the PE array 18 has no failure, and data patterns 60B and 60C used when the PE 16 is invalidated. That is, FIG. 8 (A) shows the data pattern 60A corresponding to the PE array 18 in the normal state, FIG. 8 (B) shows the data pattern 60B when one row of PE 16 is invalidated, and FIG. 8 (C) shows the data pattern 60B. The data pattern 60C when one row of PE16 is invalidated is shown.
  • FIG. 8 (A), (B), (C) corresponds to the above-mentioned FIGS. 7 (A), (B), (C). That is, the data pattern 60A is a data pattern 60 used when the plurality of PE 16s constituting the PE array 18 have no failure, and the data patterns 60B and 60C are included in the row or column in which the failure of the PE 16 is detected. It is a data pattern 60 used when all of PE 16 is invalidated.
  • the processor 10 of the present embodiment prepares the data patterns 60B and 60C corresponding to the case where the PE 16 is invalidated in advance, so that the use of the PE array 18 in which the row or column is invalidated PE can be performed by a simple process. You can continue. Further, in reality, it is difficult to assume that a plurality of PE16s will fail. Therefore, as an example, in addition to the data pattern 60A, when one row is an invalidated PE and one column is an invalidated PE.
  • the two types of data patterns 60 of the data pattern 60C may be stored in the storage device 20.
  • Whether to use the data pattern 60B or the data pattern 60C when the PE 16 is invalidated is selected by the PE enable generator 32 as an example.
  • the processor 10 may be provided with at least one arithmetic unit composed of the PE array 18, and the number of arithmetic units such as the CPU 12 and the GPU 14 is not limited.

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Abstract

複数のＰＥ（１６）が２次元状に配列されて並列処理を行うプロセッサ（１０）が、ＰＥ（１６）の故障が検出された場合に、故障したＰＥ（１６）を含む行及び列の少なくとも一方に含まれるＰＥ（１６）の全てを無効化し、無効化したＰＥ（１６）を用いることなく処理を実行する。このため、ＰＥ（１６）は、隣接する他のＰＥ（１６）とデータ交換を行う正常時データ経路（３０Ａ）と、一つ置きで隣接する他のＰＥ（１６）とデータ交換を行う無効時データ経路（３０Ｂ）とを有する。そして、無効化されたＰＥ（１６）と隣接するＰＥ（１６）は、無効化されたＰＥ（１６）とのデータ交換を正常時データ経路（３０Ａ）を用いて行わずに、無効時データ経路（３０Ｂ）を用いて他のＰＥ（１６）とのデータ交換を行う。

Description

プロセッサ及びデータ経路再構成方法 関連出願への相互参照
　本出願は、２０２０年３月１１日に出願された特許出願番号２０２０－０４２１７４号に基づくものであって、その優先権の利益を主張するものであり、その特許出願のすべての内容が、参照により本明細書に組み入れられる。
　本開示は、プロセッサ及びデータ経路再構成方法に関する。
　近年、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等の演算装置（コアプロセッサ）を複数備えたマルチコアプロセッサが一般的となっている。このようなプロセッサには、特許文献１に開示されているように、コアの動作を監視するためにＤＣＬＳ（Dual Core Lock-Step)のような故障検知機構を備えたものもある。そして、故障が検出されたコアプロセッサは、その動作が停止される。
国際公開第２０１８／１９８１８４号
　ここで、ＧＰＵのように２次元状に複数の演算機（Processing Element、以下「ＰＥ」という。）が配列されて構成されるＰＥアレイは、複数のＰＥによる並列処理を可能としている。
　このようなＰＥアレイは、全てのＰＥが正常に動作することを前提として設計されている。このため、ＰＥアレイを構成するＰＥのうち一つでも故障すると、一般的に動作を停止又は機能させない。例えば、ＣＰＵとＧＰＵで構成されるプロセッサでは、ＧＰＵを構成するＰＥが故障した場合にＧＰＵの機能が失われるので、プロセッサとしての性能が大幅に低下してしまう。また、プロセッサの製造段階でＰＥの故障が発見されると、そのＰＥを含むＰＥアレイを機能させない下位グレードのプロセッサとして出荷されたりもする。
　本開示は、２次元状に配列された複数の演算機の何れかに故障が発生しても使用を可能とする、プロセッサ及びデータ経路再構成方法を提供することを目的とする。
　本開示の一態様のプロセッサは、複数の演算機が２次元状に配列されて並列処理を行うプロセッサであって、前記演算機の故障を検出する故障検出部と、前記故障検出部によって前記演算機の故障が検出された場合に、故障した前記演算機を含む行及び列の少なくとも一方に含まれる前記演算機の全てを無効化する無効化部と、を備え、無効化した前記演算機を用いることなく処理を実行する。
　本開示によれば、２次元状に配列された複数の演算機の何れかに故障が発生しても使用を可能とする。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、実施形態のプロセッサの概略構成図である。 図２は、実施形態のデータ経路の再構成を示す模式図であり、（Ａ）は正常時のデータ経路を示し、（Ｂ）はＰＥに故障が発生した場合のデータ経路を示す。 図３は、実施形態のＰＥアレイの概略構成図である。 図４は、実施形態のＰＥの概略構成図である。 図５は、実施形態のＰＥ故障検出部から出力される故障検出信号を示す模式図である。 図６は、実施形態のデータ経路再構成処理の流れを示すフローチャートである。 図７は、実施形態のＰＥアレイの動作状態を示す模式図であり、（Ａ）は正常時のＰＥアレイにおける動作状態を示し、（Ｂ）は一行のアレイを無効化した場合のＰＣアレイの動作状態を示し、（Ｃ）は一列のアレイを無効化した場合のＰＥアレイの動作状態を示す。 図８は、実施形態のＰＥアレイの動作状態に対応するデータパターンを示す模式図であり、（Ａ）は正常時のＰＥアレイに対応するデータパターンを示し、（Ｂ）は一行のアレイを無効化した場合のデータパターンを示し、（Ｃ）は一列のアレイを無効化した場合のデータパターンを示す。
　以下、図面を参照して本開示の実施形態を説明する。なお、以下に説明する実施形態は、本開示を実施する場合の一例を示すものであって、本開示を以下に説明する具体的構成に限定するものではない。本開示の実施にあたっては、実施形態に応じた具体的構成が適宜採用されてよい。
　図１は、本実施形態のプロセッサ１０の概略構成図である。本実施形態のプロセッサ１０は、一例として、演算装置（コアプロセッサ）として４つのＣＰＵ（Central Processing Unit）１２と一つのＧＰＵ（Graphics Processing Unit）１４によって構成されるマルチコアプロセッサである。
　ここで、ＧＰＵ１４は、演算機である複数のプロセッシングエレメント（Processing Element、以下「ＰＥ」という。）１６を２次元状に配列したＰＥアレイ１８によって構成される。ＰＥアレイ１８は、隣接するＰＥ１６がデータ交換をしながら、並列分散処理を行う。
　本実施形態のプロセッサ１０は、一例として、記憶装置２０から入力される画像データに対して処理を行い、処理結果を出力する。そして、ＧＰＵ１４（ＰＥアレイ１８）を構成するＰＥ１６同士が交換するデータは、一例として、画像データ処理における畳み込み演算に用いる重複領域や重み係数等である。なお、プロセッサ１０が行う処理は、画像データ処理だけでなく、例えば、ニューラルネットワークを用いた機械学習等、他の処理に用いられてもよい。
　また、図１等に示される本実施形態のＰＥアレイ１８は、１６個のＰＥ１６が４行×４列で２次元配列されているが、これは一例であり、ＰＥアレイ１８を構成するＰＥ１６の数、行数及び列数は限定されない。
　ＰＥアレイ１８は、上述のように、複数のＰＥ１６によって並列分散処理を行うものである。このため、一つでもＰＥ１６が故障すると、従来では、ＰＥアレイ１８全体が無効化され、プロセッサ１０としての性能が大幅に低下する。
　このため、ＰＥ１６が故障した場合であっても、故障したＰＥ１６のみを無効化してＰＥアレイ１８の使用を継続することも考えられるものの、どのＰＥ１６が故障するかを事前に予測することはできない。このため、無効化したＰＥ１６を除外したＰＥアレイ１８に対応するデータの配置方法やプログラムのパターンをｎ行×ｍ列通り予め設計する必要がある。このような手法は、ＰＥアレイ１８を構成するＰＥ１６の数が増加すると、設計するべきパターンの数が膨大となり、現実的ではない。
　そこで、本実施形態のプロセッサ１０は、故障したＰＥ１６を含む行及び列の少なくとも一方に含まれるＰＥ１６の全てを無効化し、無効化したＰＥ１６（以下「無効化ＰＥ」という。）を用いることなく処理を実行する。これにより、プロセッサ１０は、２次元状に配列された複数のＰＥ１６の何れかに故障が発生しても使用可能となる。
　図２は、本実施形態のデータ経路の再構成を示す模式図である。なお、図２では、最も左側のＰＥ１６から右側に隣接するＰＥ１６へのデータ経路のみが表記されているが、これは他のＰＥ１６のデータ経路を省略しているに過ぎず、他の隣接するＰＥ１６同士等でもデータ交換が可能とされている。
　図２（Ａ）はＰＥアレイ１８を構成するＰＥ１６に故障が発生していない場合、すなわち正常時のデータ経路を示す。図２（Ａ）に示されるように、故障が発生していない場合には、ＰＥ１６は隣接するＰＥ１６との間でデータ交換を行う。
　一方、図２（Ｂ）はＰＥ１６に故障が発生した場合のデータ経路を示す。図２（Ｂ）の例では、一例として故障が発生したＰＥ１６Ｘを含む列に含まれる全てのＰＥ１６が無効とされる（斜線でハッチングされたＰＥ１６）。そして、無効化ＰＥと隣接するＰＥ１６は、無効化ＰＥとはデータ交換を行わずに、無効化ＰＥを挟んだ他のＰＥ１６との間でデータ交換を行う。このように、本実施形態のプロセッサ１０は、故障したＰＥ１６を含む行又は列に含まれるＰＥ１６全てを無効化し、故障していないＰＥ１６同士が無効化ＰＥをバイパスするようにデータ交換を行う。
　図３は、本実施形態のＰＥアレイ１８の概略構成図である。
　図３においてＰＥアレイ１８を構成するＰＥ１６は、紙面左上方向のＰＥ１６をＰＥ００として、紙面右方向をｘ方向とし、紙面下方向をｙ方向とし、ＰＥｘｙとのように配置位置が表記される。また、図３では、各ＰＥ１６において紙面上方向が“Ｎ”と表記され、紙面下方向が“Ｓ”と表記され、紙面右方向が“Ｅ”と表記され、紙面左方向が“Ｗ”と表記される。
　本実施形態のＰＥ１６は、隣接する他のＰＥ１６とデータ交換を行う正常時データ経路３０Ａと、一つ置きで隣接する他のＰＥ１６とデータ交換を行う無効時データ経路３０Ｂとを有している。なお、以下の説明では、ＰＥ１６が隣接することを１隣接といい、ＰＥ１６が一つ置きで隣接することを２隣接という。
　図３を参照すると、左右同士で１隣接するＰＥ１６は、正常時データ経路３０Ａによって経路Ｅ０－Ｗ０が接続され、上下同士で１隣接するＰＥ１６は、正常時データ経路３０Ａによって経路Ｓ０－Ｎ０が接続される。一方、左右同士で２隣接するＰＥ１６は、無効時データ経路３０Ｂによって経路Ｅ１－Ｗ１が接続され、上下同士で２隣接するＰＥ１６は、無効時データ経路３０Ｂによって経路Ｓ１－Ｎ１が接続される。
　また、ＰＥアレイ１８は、ＰＥイネーブル生成器３２を備える。ＰＥイネーブル生成器３２は、ＰＥ１６の故障が検出された場合に、故障したＰＥ１６を含む行又は列に含まれるＰＥ１６の全てを無効化する。なお、ＰＥイネーブル生成器３２は、このためのイネーブル信号PExy_ENを生成し、無効化させるＰＥ１６へ出力する。一例として、イネーブル信号PExy_ENが“０”の場合に、イネーブル信号PExy_ENが入力されたＰＥ１６の動作が停止される。
　また、ＰＥイネーブル生成器３２は、正常時データ経路３０Ａを用いて無効化ＰＥとのデータ交換を行わずに、無効時データ経路３０Ｂを用いて他のＰＥ１６とのデータ交換を行うように、無効化ＰＥに隣接するＰＥ１６へ出力する。なお、ＰＥイネーブル生成器３２は、このためにインターフェース選択信号を生成し、ＰＥ１６へ出力する。インターフェース選択信号が入力されたＰＥ１６は、データ交換を行う経路を正常時データ経路３０Ａから無効時データ経路３０Ｂへ切り替える。インターフェース選択信号の詳細は後述する。
　また、ＰＥイネーブル生成器３２は、ＰＥ１６を無効化した場合に、ユーザインタフェース（不図示）を介して、ユーザにＰＥアレイ１８に故障が発生したことを報知する。これにより、ユーザは、ＰＥアレイ１８の故障を認識し、修理等の対応を行うことが可能となる。
　なお、図３の例では、斜め方向に隣接するＰＥ１６同士でデータ交換を行う正常時データ経路３０Ａ及び無効時データ経路３０Ｂは図示されていないが、ＰＥアレイ１８には斜め方向でデータ交換を行うデータ経路が設けられてもよい。
　図４は、本実施形態のＰＥ１６の概略構成図である。ＰＥ１６は、ＡＬＵ（Arithmeticand Logic Unit）４０、レジスタ４２、ＲＡＭ（Random Access Memory）４４、ＰＥ故障検出部４６、インターフェース部４８Ｎ，４８Ｅ，４８Ｗ，４８Ｓ、及び制御部５０を備える。なお、以下の説明において、各インターフェース部４８Ｎ，４８Ｅ，４８Ｗ，４８Ｓの各々を区別しない場合は、末尾のアルファベットを省略する。
　ＡＬＵ４０は、レジスタ４２からのデータに基づいて演算を行い、演算結果をレジスタ４２に出力する。
　レジスタ４２は、ＡＬＵ４０、ＲＡＭ４４、及びインターフェース部４８との間でデータの入出力を行い、データを記憶する。
　ＲＡＭ４４は、レジスタ４２及びインターフェース部４８との間でデータの入出力を行い、データを記憶する。
　ＰＥ故障検出部４６は、ＰＥ１６の故障を検出し、その検出結果を故障検出信号としてＰＥイネーブル生成器３２へ出力する。
　図５は、ＰＥ故障検出部４６から出力される故障検出信号の例を示す模式図である。一例として、故障検出信号PExy_Diagは、自身を備えるＰＥ１６の配置位置ｘｙを特定するPExyと共に、故障の有無を示す識別子Diagである“０”から“５”で構成される。
　具体的には、ＰＥ故障検出部４６は、ＰＥ１６に故障がない場合に故障検出信号としてＰＥ１６の配置位置ｘｙと共に“０”を出力する。一方、ＰＥ１６に故障が発生した場合、ＰＥ故障検出部４６は、故障検出信号としてＰＥ１６の配置位置ｘｙと共に“１”～“５”の何れかを出力する。
　この“１”～“５”は故障個所を示しており、“１”は故障個所が制御部５０、ＡＬＵ４０、レジスタ４２、及びＲＡＭ４４の何れかであることを示す。すなわち、故障検出信号が“１”の場合は、ＰＥ１６そのものが故障している場合である。
　故障検出信号が“２”の場合は故障個所がＮ０経路であることを示し、故障検出信号が“３”の場合は故障個所がＳ０経路であることを示し、故障検出信号が“４”の場合は故障個所がＷ０経路であることを示し、故障検出信号が“５”の場合は故障個所がＥ０経路であることを示す。すなわち、故障検出信号が“２”～“５”の場合は、正常時データ経路３０Ａの何れかが故障している場合である。
　このように、ＰＥ故障検出信号は、ＰＥ１６そのものの故障の有無だけでなく、故障経路も特定可能とされている。なお、図４に示されるＰＥ故障検出信号は、一例であり、これに限られない。
　インターフェース部４８は、１隣接又は２隣接する他のＰＥ１６とのデータ交換を行うための入出力部である。本実施形態のインターフェース部４８は、1隣接用の入出力部（Ｎ０，Ｅ０，Ｗ０，Ｓ０）と２隣接用の入出力部（Ｎ１，Ｅ１，Ｗ１，Ｓ１)との２系統を有する。
　制御部５０は、ＰＥ１６に対するプログラムを解読して、ＡＬＵ４０、レジスタ４２、及びＲＡＭ４４への制御信号を生成し、これらへ出力する。また、制御部５０は、ＰＥイネーブル生成器３２からのイネーブル信号PExy_ENの入力を受け付ける。そして、制御部５０は、例えば、イネーブル信号が“０”の場合には、自身を備えるＰＥ１６の動作を停止させて無効化する。
　また、制御部５０は、ＰＥイネーブル生成器３２からのインターフェース選択信号が入力される。一例として、インターフェース選択信号には、PExy_Nsel，PExy_Esel，PExy_Wsel，PExy_Sselの４種類があり、Nsel，Esel，Wsel，Sselは、各々インターフェース部４８Ｎ，４８Ｅ，４８Ｗ，４８Ｓに対応している。そして、インターフェース選択信号が“０”の場合には、1隣接用の入出力部Ｎ０，Ｅ０，Ｗ０，Ｓ０に接続される正常時データ経路３０Ａが用いられる。一方、インターフェース選択信号が“１”の場合には、２隣接用の入出力部Ｎ１，Ｅ１，Ｗ１，Ｓ１に接続される無効時データ経路３０Ｂが用いられる。
　図６は、本実施形態のデータ経路再構成処理の流れを示すフローチャートである。図６に示されるデータ経路再構成処理は、ＰＥアレイ１８を構成するＰＥ１６の何れかが備えるＰＥ故障検出部４６がＰＥ１６の故障を検出し、ＰＥイネーブル生成器３２に故障検出信号PExy_Diagが入力された場合にＰＥイネーブル生成器３２によって実行される。また、データ経路再構成処理は、プロセッサ１０が備える記録媒体に格納されたプログラムによって実行される。なお、このプログラムが実行されることで、プログラムに対応する方法が実行される。
　まず、ステップ１００では、ＰＥ故障検出部４６からの故障検出信号PExy_Diagに基づいて、故障したＰＥ１６及びその故障個所を特定する。
　次のステップ１０２では、故障検出信号PExy_Diagに基づいて、ＰＥ１６そのものが故障しているか否かを判定し、肯定判定の場合はステップ１０４へ移行し、否定判定の場合はステップ１０６へ移行する。
　ステップ１０４では、故障したＰＥ１６が含まれる行又は列のＰＥ１６全てを無効化するように、該当するＰＥ１６へイネーブル信号を出力し、ステップ１０８へ移行する。イネーブル信号が入力されたＰＥ１６の制御部５０は、自身を備えるＰＥ１６の動作を停止させる。
　なお、無効化ＰＥ１６を行とするか列とするかは、予め設定された方法で決定されればよい。例えば、最初に発生したＰＥ１６の故障に対しては、故障したＰＥ１６が含まれる列のＰＥ１６全てを無効化するとし、２回目に発生したＰＥ１６の故障に対しては故障したＰＥが含まれる行のＰＥ１６全てを無効化するとする。これにより、ＰＥアレイ１８を構成する２つのＰＥ１６に故障が生じても、隣り合う２つの行又は隣り合う２つの列の全てのＰＥ１６が無効化されることを防止できる。すなわち、ＰＥイネーブル生成器３２は、複数のＰＥ１６が故障した場合、無効化する行と列とが隣り合うことなく交差するように、無効化するＰＥ１６を決定する。
　また、無効化ＰＥを行とするか列とするかは、ＰＥアレイ１８の構成により決定されてもよい。例えば、Ｎ行＞Ｍ列のＰＥアレイ１８の場合には無効化ＰＥが行とされ、Ｎ行＜Ｍ列のＰＥアレイ１８の場合には無効化ＰＥが列とされる。
　ステップ１０２で否定判定となる場合は、正常時データ経路３０Ａに故障が発生している場合である。この場合の移行先であるステップ１０６では、正常時データ経路３０Ａを介したデータ交換先のＰＥ１６が含まれる行又は列のＰＥ１６全てを無効化するように、ＰＥイネーブル生成器３２が対象となるＰＥ１６へイネーブル信号を出力し、ステップ１０８へ移行する。
　図３を参照してステップ１０６による処理の例を説明する。例えば、ＰＥ１１に故障が検出され、それがＳ０経路の正常時データ経路３０Ａであった場合、ＰＥ１１の下の行であるＰＥ０２～ＰＥ２２のＰＥ１６が無効化ＰＥとされる。また、ＰＥ１１のＥ０経路の正常時データ経路３０Ａに故障が発見された場合、ＰＥ１１の右側の列であるＰＥ２０～ＰＥ２３のＰＥ１６が無効化ＰＥとされる。
　次のステップ１０８では、無効化ＰＥに隣接するＰＥ１６に対してＰＥイネーブル生成器３２が無効時データ経路３０Ｂを選択させるインターフェース選択信号を出力する。これにより、インターフェース選択信号が入力された制御部５０は、自身を備えるＰＥ１６のデータ経路として無効時データ経路３０Ｂを選択し、本データ経路再構成処理を終了する。これにより、このインターフェース選択信号が入力されたＰＥ１６は、無効化ＰＥをバイパスして２隣接する他のＰＥ１６とデータ交換を行うこととなる。
　このように、本実施形態のプロセッサ１０は、無効化ＰＥをバイパスしてＰＥ１６同士でデータ交換を行うようにデータ経路を変化させるので、複数のＰＥ１６の何れかに故障が発生してもＰＥアレイ１８を使用することができる。
　図７は、本実施形態のＮ行Ｍ列のＰＥアレイ１８の動作状態を示す模式図である。図７（Ａ）は正常時のＰＥアレイ１８における動作状態を示しており、４行４列の計１６個のＰＥ１６が全て動作している。一方、図７（Ｂ）は一行のＰＥ１６を無効化した場合のＰＥアレイ１８の動作状態を示し、図７（Ｃ）は一列のＰＥ１６を無効化した場合のＰＥアレイ１８の動作状態を示す。
　図７（Ｂ）に示されるように、一行のＰＥ１６を無効化するとＰＥアレイ１８は、Ｎ－１行Ｍ列となり、図７（Ｂ）の例では３行４列の計１２個のＰＥ１６が動作することとなる。また、図７（Ｃ）に示されるように、一列のＰＥ１６を無効化するとＰＥアレイ１８は、Ｎ行Ｍ－１列となり、図７（Ｂ）の例では４行３列の計１２個のＰＥ１６が動作することとなる。
　図８は、本実施形態のＰＥアレイ１８の動作状態に対応するデータパターン６０を示す模式図である。データパターン６０は、複数のＰＥ１６の各々で処理されるデータの分割態様を示したものであり、一例として、記憶装置２０に記憶されているが、これに限らず、データパターン６０はプロセッサ１０に備えられた記憶媒体に記憶されてもよい。
　図８に示されるデータパターン６０は、一例として、車載カメラで取得された一つの画像データを複数の領域に分割するための分割パターンであり、このデータパターン６０で分割された各画像データ領域が複数のＰＥ１６の各々で分散並列処理される。なお、データパターン６０において斜線で示される領域は、畳み込み演算等により用いられる重複領域である。
　本実施形態のデータパターン６０は、ＰＥアレイ１８を構成するＰＥ１６に故障がない場合に用いられるデータパターン６０Ａ、及びＰＥ１６が無効化された場合に用いられるデータパターン６０Ｂ，６０Ｃを含む。すなわち、図８（Ａ）は正常時のＰＥアレイ１８に対応するデータパターン６０Ａを示し、図８（Ｂ）は一行のＰＥ１６を無効化した場合のデータパターン６０Ｂを示し、図８（Ｃ）は一列のＰＥ１６を無効化した場合のデータパターン６０Ｃを示す。
　この図８（Ａ），（Ｂ），（Ｃ）は、上述の図７（Ａ），（Ｂ），（Ｃ）に対応している。すなわち、データパターン６０Ａは、ＰＥアレイ１８を構成する複数のＰＥ１６に故障がない場合に用いられるデータパターン６０であり、データパターン６０Ｂ，６０Ｃは、ＰＥ１６の故障が検出された行又は列に含まれるＰＥ１６の全てが無効化された場合に用いられるデータパターン６０である。
　このように、ＰＥ１６が故障した場合には、無効化ＰＥとした行又は列に応じたデータパターン６０が用いられることとなる。すなわち、本実施形態のプロセッサ１０は、ＰＥ１６を無効化した場合に対応するデータパターン６０Ｂ，６０Ｃを予め準備することにより、行又は列を無効化ＰＥとしたＰＥアレイ１８の使用を簡易な処理で継続することができる。また、現実的には、複数のＰＥ１６が故障することは想定し難いため、一例として、データパターン６０Ａに加え、一行を無効化ＰＥとした場合のデータパターン６０Ｂと一列を無効化ＰＥとした場合のデータパターン６０Ｃの２種類のデータパターン６０を記憶装置２０に記憶させればよい。
　なお、ＰＥ１６を無効化した場合にデータパターン６０Ｂとデータパターン６０Ｃの何れを用いるかは、一例として、ＰＥイネーブル生成器３２によって選択される。
　以上、本開示を、上記実施形態を用いて説明したが、本開示の技術的範囲は上記実施形態に記載の範囲には限定されない。開示の要旨を逸脱しない範囲で上記実施形態に多様な変更又は改良を加えることができ、該変更又は改良を加えた形態も本開示の技術的範囲に含まれる。
　例えば、上記実施形態では、プロセッサ１０が４つのＣＰＵ１２及び一つのＧＰＵ１４で構成される形態について説明したが、本開示は、これに限定されるものではない。プロセッサ１０は、ＰＥアレイ１８で構成される演算装置が少なくとも一つ備えられていればよく、ＣＰＵ１２やＧＰＵ１４等の演算装置の数は限定されない。

 

Claims (5)

  1. 　複数の演算機（１６）が２次元状に配列されて並列処理を行うプロセッサ（１０）であって、
    　前記演算機の故障を検出する故障検出部（４６）と、
    　前記故障検出部によって前記演算機の故障が検出された場合に、故障した前記演算機を含む行及び列の少なくとも一方に含まれる前記演算機の全てを無効化する無効化部（３２）と、
    を備え、
    　無効化した前記演算機を用いることなく処理を実行する、プロセッサ。
  2. 　前記演算機は、隣接する他の前記演算機とデータ交換を行う第１経路（３０Ａ）と、少なくとも一つ置きで隣接する他の前記演算機とデータ交換を行う第２経路（３０Ｂ）とを有し、
    　無効化された前記演算機と隣接する前記演算機は、無効化された前記演算機とのデータ交換を前記第１経路を用いて行わずに、前記第２経路を用いて他の前記演算機とのデータ交換を行う、
    請求項１記載のプロセッサ。
  3. 　前記無効化部は、前記第１経路が故障した場合、前記第１経路を介したデータ交換先の前記演算機を含む行及び列の少なくとも一方に含まれる前記演算機の全てを無効化する、請求項２記載のプロセッサ。
  4. 　複数の前記演算機の各々で処理されるデータの分割態様を示したデータパターン（６０）が記憶部（２０）に記憶され、
    　前記データパターンは、２次元状に配列された複数の前記演算機に故障がない場合に用いられる第１データパターン（６０Ａ）、及び前記演算機が無効化された場合に用いられる第２データパターン（６０Ｂ、６０Ｃ）を含む、請求項１から請求項３の何れか１項記載のプロセッサ。
  5. 　複数の演算機が２次元状に配列されて並列処理を行うプロセッサのデータ経路再構成方法であって、
    　前記演算機の故障を故障検出部によって検出する第１工程と、
    　前記故障検出部によって前記演算機の故障が検出された場合に、故障した前記演算機を含む行及び列の少なくとも一方に含まれる前記演算機の全てを無効化する第２工程と、
    　無効化した前記演算機をバイパスして前記演算機同士でデータ交換を行うようにデータ経路を変化させる第３工程と、
    を有するデータ経路再構成方法。

     
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