WO2021136202A1 - 一种上行数据处理方法、接收机、装置及存储介质 - Google Patents

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WO2021136202A1
WO2021136202A1 PCT/CN2020/140318 CN2020140318W WO2021136202A1 WO 2021136202 A1 WO2021136202 A1 WO 2021136202A1 CN 2020140318 W CN2020140318 W CN 2020140318W WO 2021136202 A1 WO2021136202 A1 WO 2021136202A1
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WO
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uplink data
offset
bit
preset range
adjusted
Prior art date
Application number
PCT/CN2020/140318
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English (en)
French (fr)
Inventor
陈见飞
阮俊冰
丁宝国
Original Assignee
京信网络系统股份有限公司
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
    • H04W88/08—Access point devices
    • H04W88/10—Access point devices adapted for operation in multiple networks, e.g. multi-mode access points
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W28/00—Network traffic management; Network resource management
    • H04W28/02—Traffic management, e.g. flow control or congestion control
    • H04W28/10—Flow control between communication endpoints
    • H04W28/14—Flow control between communication endpoints using intermediate storage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W56/00—Synchronisation arrangements
    • H04W56/004—Synchronisation arrangements compensating for timing error of reception due to propagation delay
    • H04W56/005—Synchronisation arrangements compensating for timing error of reception due to propagation delay compensating for timing error by adjustment in the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W56/00—Synchronisation arrangements
    • H04W56/0055—Synchronisation arrangements determining timing error of reception due to propagation delay

Definitions

  • This application relates to the field of communication technology, and in particular to an uplink data processing method, device, receiver, and storage medium.
  • NB-IoT Narrow Band Internet of Things
  • LTE Long Term Evolution
  • Different communication modes need to establish corresponding sites, and the communication cost is relatively high.
  • receivers that can support multiple communication modes are gradually available.
  • the receiver may fail to decode when demodulating and decoding uplink data in different communication modes.
  • the embodiments of the present application provide an uplink data processing method, receiver, device, and storage medium, which are used to reduce decoding failures when the receiver receives uplink data.
  • an uplink data processing method is provided, which is applied to a receiver, including:
  • the uplink data can be successfully demodulated and decoded, thereby achieving the purpose of receiving uplink data transmitted in different communication modes.
  • the receiver receives uplink data in different communication modes, which improves the utilization of hardware devices and saves hardware costs.
  • the operator does not need to establish different base stations for different communication modes, which saves the operator's cost.
  • a receiver including:
  • the radio frequency module is used to receive the uplink data in the first communication mode among the multiple communication modes, and send the uplink data to the field programmable logic gate array FPGA module;
  • the FPGA module is used to receive the uplink data, buffer the uplink data, adjust the time domain position of the uplink data according to the pre-stored delay value, and send the adjusted uplink data to the digital signal processing DSP module ;
  • the delay value is used to indicate the processing delay of the radio frequency module and the FPGA module;
  • the DSP module is used to receive the adjusted uplink data, and demodulate and decode the adjusted uplink data.
  • FIG. 1 is a schematic diagram of a situation in which uplink data is divided into two symbols according to an embodiment of the application
  • FIG. 2 is a schematic diagram of an application scenario of an uplink data processing method provided by an embodiment of the application
  • FIG. 3 is a schematic structural diagram of a receiver provided by an embodiment of the application.
  • FIG. 4 is a flowchart of an uplink data processing method provided by an embodiment of the application.
  • FIG. 5 is a schematic diagram of an uplink data processing method provided by an embodiment of this application.
  • FIG. 6 is a schematic diagram of another uplink data processing method provided by an embodiment of the application.
  • FIG. 7 is a schematic diagram of an uplink data transmission format in LTE mode according to an embodiment of this application.
  • FIG. 8 is a schematic diagram of an uplink data transmission format in NB-IoT mode according to an embodiment of the application.
  • FIG. 9 is a schematic diagram of an adjusted transmission format of uplink data in NB-IoT mode according to an embodiment of the application.
  • FIG. 10 is a schematic diagram of a process of determining a jitter offset provided by an embodiment of the application.
  • FIG. 11 is a schematic structural diagram of a receiver provided by an embodiment of the application.
  • FIG. 1 is a schematic diagram of a situation where uplink data is divided into two symbols.
  • Fig. 1 takes three subframes in a radio frame as an example to show a situation where uplink data is divided into two subframes.
  • the start position of the air interface data of the first symbol should be the same as the reference bit of the corresponding subframe.
  • the reference bit is used to characterize the start position of a subframe.
  • the baseband sampling rate of LTE technology is different from the baseband sampling rate of NB-IoT technology, which may cause uplink data in NB-IoT mode to be transmitted to the baseband chip, the uplink data will be divided into two phases of the wireless frame. Adjacent symbols, or, will be divided into two symbols in different subframes of the radio frame, and so on. As a result, when the receiver demodulates and decodes the uplink data, the decoding fails.
  • this application proposes an uplink data processing method, which is executed by a receiver, and the receiver can be applied to a network device.
  • the network equipment can be a base station (Base Transceiver Station, BTS) in GSM or CDMA, a base station (NodeB, NB) in a WCDMA system, or an evolved base station (Evolutional NodeB, eNB) in an LTE system. Or eNodeB), it can also be a wireless controller in Cloud Radio Access Network (CRAN) scenarios, or the network device can be a relay station, access point, in-vehicle device, wearable device, and in the future 5G network
  • BTS Base Transceiver Station
  • NodeB NodeB
  • eNB evolved base station
  • the network device can be a relay station, access point, in-vehicle device, wearable device, and in the future 5G network
  • the network equipment in the PLMN network or the network equipment in the future evolved PLMN network, etc., are not limited in the embodiment of the present application.
  • FIG. 2 is a schematic diagram of an application scenario of an uplink data processing method according to an embodiment of the application.
  • This application scenario includes a network device 201 and a terminal device 203.
  • the network device 201 includes a receiver 202, and the receiver 202 is used to receive, process, and demodulate and decode uplink data sent by other devices.
  • the terminal device 203 includes a first terminal device 203 and a second terminal device 203.
  • the first terminal device 203 is a terminal device 203 that communicates in the first communication mode, for example, a smart door lock, a smart air conditioner, or a smart car.
  • the second terminal device 203 is a terminal device 203 that communicates in the second communication mode, for example, a mobile phone or a computer.
  • the first communication mode is, for example, the NB-IoT mode
  • the second communication mode is, for example, the LTE or 5G mode.
  • the network device 201 and the first terminal device 203 can communicate through the first communication mode, and the network device and the second terminal device 203 can communicate through the second communication mode.
  • the receiver 202 includes a radio frequency module 301, a field programmable gate array (FPGA) module 302, and a DSP module 303.
  • the radio frequency module 301 is connected to the FPGA module 302, and the FPGA module 302 is connected to the DSP module 303.
  • the radio frequency module 301 may be implemented by a remote radio unit (RRU).
  • the FPGA module 302 may include three parts: a Configurable Logic Block (CLB), an Input Output Block (IOB), and an interconnect (Interconnect), and is a programmable device.
  • the DSP module 303 is a microprocessor with data processing capability and high operating speed, which can quickly process a large number of digital signals.
  • the hardware modules in the receiver 202 used to implement the uplink data processing method provided in this application. It should be noted that FIG. 3 is an example of the hardware structure of the receiver 202, but the hardware structure of the receiver 202 is not limited in fact.
  • the following uses the application scenario of FIG. 2 and the structure of the receiver 202 in FIG. 3 as an example to introduce the uplink data processing method involved in the embodiment of the present application.
  • FIG 4 is a flow chart of receiving uplink data, which specifically includes the following steps:
  • S42 Buffer the uplink data, and adjust the time domain position of the uplink data according to the pre-stored delay value to obtain the adjusted uplink data;
  • S43 Perform demodulation and decoding on the adjusted uplink data.
  • the radio frequency module 301 receives uplink data sent from other devices, performs corresponding processing on the received uplink data, and sends the processed uplink data to the FPGA module 302.
  • the FPGA module 302 After the FPGA module 302 receives the uplink data from the radio frequency module 301, it buffers the uplink data and adjusts the time domain position of the uplink data according to the delay value.
  • the time domain position of the uplink data can be understood as the actual reception of the uplink data.
  • the time domain location of the data The FPGA module 302 sends the adjusted uplink data to the DSP module 303. After the DSP module 303 receives the data from the FPGA module 302, it demodulates and decodes the uplink data.
  • the receiver 202 completes the reception, processing, demodulation and decoding of the uplink data sent from other devices.
  • the radio frequency module 301 can receive uplink data in multiple communication modes of the receiver 202, and the multiple communication modes may be communication modes such as LTE, 5G, or NB-IoT.
  • the following description takes the receiver 202 receiving uplink data in the first communication mode as an example.
  • the first communication mode represents any one of multiple communication modes, and the embodiment of the present application does not limit the specific type of the first communication mode.
  • the radio frequency module 301 receives uplink data sent by other devices, such as the terminal device 203.
  • the receiver 202 processes the received uplink data through the radio frequency module 301, for example, performs analog-to-digital conversion processing.
  • the radio frequency module 301 sends the processed uplink data to the FPGA module 302.
  • the FPGA module 302 After the FPGA module 302 receives the uplink data sent by the radio frequency module 301, it executes S42, buffers the uplink data, and adjusts the time domain position of the uplink data in the first communication mode according to the pre-stored delay value to obtain the adjusted uplink data.
  • the FPGA module 302 can adjust the time domain position of the uplink data by buffering the uplink data. After the FPGA module 302 receives the uplink data from the radio frequency module 301, the uplink data is buffered in the FPGA module 302. After the FPGA module 302 buffers the uplink data, the FPGA module 302 can adjust the time domain position of the uplink data according to the pre-stored delay value. There are many methods for obtaining the pre-stored delay value. The method for obtaining the pre-stored delay value by the FPGA module 302 is introduced below.
  • the FPGA module 302 can obtain the delay value according to the processing delay when the radio frequency module 301 and the FPGA module 302 process data.
  • the radio frequency module 301 receives the uplink data and performs corresponding processing, and sends the processed uplink data to the FPGA module 302, and in the process of the FPGA module 302 receiving and buffering the uplink data, the hardware module processes The process will cause a certain delay in the transmission of uplink data. Since the radio frequency module 301 and the FPGA module 302 process different data basically the same, the delay of the uplink data received each time is basically the same. Therefore, the FPGA module 302 or the test equipment can determine the delay value of the radio frequency module 301 and the FPGA module 302 through the process of receiving the uplink data of the test. The FPGA module 302 or the test equipment can store the pre-calculated delay value in the FPGA module 302, which is equivalent to that the FPGA module 302 obtains the pre-stored delay value.
  • the FPGA module 302 After the FPGA module 302 obtains the pre-stored delay value, it can adjust the time domain position of the uplink data in the buffer according to the pre-stored delay value. There are many methods for the FPGA module 302 to adjust the time-domain position of the buffered uplink data. The following two adjustment methods are used as examples to introduce.
  • the FPGA module 302 According to the pre-stored delay value, the FPGA module 302 generates a digital sequence and inserts the sequence into the uplink data to adjust the time domain position of the uplink data.
  • the FPGA module 302 generates a digital sequence of a corresponding length according to the pre-stored delay value, and inserts the digital sequence into the start position/end position of the uplink data in the buffer, so as to offset the transmission delay of the uplink data.
  • the number sequence can be a predetermined fixed number composition, such as all 0s or all 1s, or it can be a generated random number, which is not specifically limited.
  • the FPGA module 302 determines the length of the digital sequence according to its processing data rate and delay value.
  • the length of the digital sequence is positively correlated with the absolute value of the delay value, that is, the greater the absolute value of the delay value, the greater the delay value that needs to be compensated. Therefore, the FPGA module 302 can be based on the delay value. The value is multiplied by its own processing rate to obtain the length of the digital sequence that needs to be inserted.
  • the FPGA module 302 can determine the delay state of the uplink data.
  • the delay status is used to indicate whether the uplink data is delayed or advanced. If the uplink data is advanced, the digital sequence is inserted into the start position of the uplink data, and if the uplink data is delayed, the digital sequence is inserted into the end position of the uplink data.
  • FIG. 5 is a schematic diagram of adjusting the delay value of uplink data. It is agreed that the digital sequence is a digital sequence of all 0s, then according to the pre-stored delay value, if the upstream data is delayed, then the digital sequence “0000” needs to be inserted at the end of the upstream data “123456” to adjust the upstream data and offset the upstream data The purpose of the transmission delay.
  • the FPGA module 302 adjusts the start pointer for indicating the start position of the subframe to the actual start position of the uplink data in the buffer, so as to adjust the time domain position of the uplink data.
  • the FPGA module 302 adjusts the start pointer used to indicate the start position of the subframe to the actual start position of the line data, thereby adjusting the time domain position of the uplink data to eliminate the uplink data due to radio frequency.
  • Figure 6 is a schematic diagram of another method for adjusting uplink data.
  • the FPGA module 302 is used to indicate that the start pointer of the start position of a subframe is not aligned with the actual start position of the uplink data.
  • the FPGA module 302 adjusts the start pointer to the position "1" of the upstream data "123456" according to the pre-stored delay value, so as to adjust the upstream data and eliminate the transmission delay of the upstream data.
  • the FPGA module 302 may adjust the transmission format of the adjusted uplink data according to the preset transmission format.
  • the transmission format may include, for example, the data length of one symbol in the uplink data, and/or include a flag bit used to characterize the characteristics of the uplink data, for example, a start bit used to characterize the start position of the uplink data.
  • the preset transmission format may be the transmission format corresponding to the current communication mode; or, for different communication modes, the preset transmission format may be a preset transmission format , No specific restrictions.
  • the receiver 202 can use the transmission format corresponding to the current communication mode to receive, process, demodulate and decode the uplink data.
  • the receiver 202 can directly call the current communication mode without additional adjustments to the uplink data.
  • the receiver 202 may receive, process, demodulate and decode the uplink data based on the same preset transmission format.
  • the preset transmission format may be any of a variety of communication modes.
  • the receiver 202 adjusts the uplink data transmitted in multiple communication modes accordingly, so that the adjusted uplink data can meet the preset transmission format.
  • the receiver 202 may also adjust in addition to the communication mode corresponding to a preset transmission format, that is, only adjust the communication mode other than the communication mode.
  • the FPGA module 302 adds a start bit to the uplink data, which is used to determine the start position of the valid data in the adjusted uplink data. It is also possible to add an end bit to the uplink data after adjusting the time domain position to determine the end position of the valid data in the adjusted uplink data. Or, other flag bits can be added, and there is no specific limitation.
  • the data length may be supplemented for the uplink data transmitted in the first communication mode according to the preset transmission format.
  • the process of adjusting the transmission format of the uplink data by the FPGA module 302 is illustrated below.
  • the first communication mode is the NB-IoT mode
  • the transmission format of the uplink data transmitted in the second communication mode is the preset transmission format.
  • the communication mode is the LTE mode as an example.
  • the transmission format of the uplink data transmitted in the LTE mode and the transmission format of the uplink data transmitted in the NB-IoT mode are introduced.
  • FIG. 7 is a schematic diagram of an uplink data transmission format in LTE mode.
  • the transmission format of uplink data in the FDD mode of LTE can be introduced by taking a radio frame as an example.
  • a symbol of a radio frame includes a cyclic prefix (CP) and a data packet.
  • CP cyclic prefix
  • the CP of the first symbol in a subframe includes 160 air interface data
  • the CP of the remaining symbols includes 144 air interface data.
  • the data packet of each symbol in a subframe includes 2048 air interface data.
  • FIG 8 is a schematic diagram of the uplink data transmission format in the NB-IoT mode.
  • the transmission format of uplink data in NB-IoT mode can be introduced by taking a wireless frame as an example.
  • a symbol of the radio frame includes the cyclic prefix CP and the data packet.
  • the CP of the first symbol in a subframe includes 10 air interface data
  • the CP of the remaining symbols includes 9 air interface data.
  • the data packet of each symbol in a subframe includes 128 air interface data.
  • the uplink data transmission format in the LTE mode includes 160 air interface data CPs and 2048 air interface data packets.
  • the FPGA module 302 can add a flag bit for the uplink data in the NB-IoT mode, for example, add a start bit before the first bit of the uplink data in the NB-IoT mode, and add a start bit to the last bit of the uplink data in the NB-IoT mode Add 1 stop bit after the data.
  • the uplink data of the NB-IoT mode after adding the flag bit includes 1 start bit, 1 end bit, 10 air interface data cyclic prefixes, and 128 air interface data packets.
  • the uplink data in the NB-IoT mode needs to be supplemented with 2068 air interface data.
  • the supplementary air interface data may be pre-appointed data, such as all 0s or all 1s, or may be other data, such as random data, etc., which is not specifically limited.
  • the FPGA module 302 After adjusting the buffered uplink data in the first communication mode according to the transmission format of the second communication mode, the FPGA module 302 sends the adjusted uplink data to the DSP module 303.
  • the FPGA module 302 adds a reference bit to the starting position of the adjusted uplink data.
  • a left-right shift may occur due to jitter.
  • This jitter offset has little effect on the uplink data in the LTE transmission mode and can be ignored.
  • the uplink data in the NB-IoT mode because the NB-IoT mode transmission occupies less bandwidth and the sampling rate is low, there is relatively little data included in one symbol of the wireless frame, so during the uplink data transmission process, It is easily affected by the jitter offset, which will cause the subsequent DSP module 303 to fail to decode the uplink data.
  • the DSP module 303 may further adjust the received adjusted uplink data to further reduce the uplink data. A situation in which the data fails to decode due to jitter.
  • the DSP module 303 receives the uplink data from the FPGA module 302, it can determine the jitter offset of the uplink data.
  • the DSP module 303 further adjusts the uplink data according to the jitter offset.
  • the following describes the process of the DSP module 303 determining the jitter offset of the uplink data.
  • the DSP module 303 determines the offset of the start bit of the uplink data relative to the reference bit as the jitter offset of the uplink data.
  • the time-domain position of the uplink data is adjusted according to the jitter offset.
  • the specific adjustment method can refer to the adjustment methods listed above, which will not be repeated here.
  • the DSP module 303 when the DSP module 303 receives uplink data, after receiving the uplink data of a subframe, it determines whether the subframe is the frame header of a radio frame, that is, it determines whether the subframe is the first radio frame. Subframes. If the subframe is the frame header of a radio frame, determine the position of the start bit in the first symbol in the subframe.
  • the first preset range and the second preset range may be the value ranges of the two offsets that are preset according to empirical values, or may be other ways to determine the value ranges of the two offsets, and the specifics are not limited .
  • the first preset range and the second preset range may be two adjacent value ranges, or may be two non-adjacent value ranges, which are not specifically limited. Wherein, the start value of the second preset range is greater than the end value of the first preset range, that is, each value in the second preset range is greater than each value in the first preset range.
  • the DSP module 303 starts from the first air interface data to determine whether the air interface data is the start bit. The offset of the current air interface data relative to the reference bit is determined as the first offset. If the air interface data is not the start bit, then the second air interface data is judged until it is before the end value of the second preset range. The DSP module 303 determines that the i-th air interface data is the start bit. The first offset of the i-th air interface data relative to the reference bit is determined as the jitter offset.
  • the DSP module 303 does not determine such a value of i until the end value of the second preset range, it means that the position of the start bit in the symbol is neither in the first preset range nor in the second preset range.
  • the upstream data offset is too large, which is unadjustable upstream data, and a corresponding prompt is given.
  • the prompt method can be audio prompt or text prompt, etc. The specific prompt method is not limited.
  • the value of i may be within the first preset range.
  • the first offset is the delay; or, it may be in the first preset range. 2. Within the preset range, at this time, the first offset is the advance amount.
  • the DSP module 303 may further determine the range of the i value.
  • the DSP module 303 determines whether the value of i is within the first preset range. If the value of i is within the first preset range, the DSP module 303 determines the first offset i as the jitter offset of the uplink data, indicating that the uplink data is delayed.
  • the DSP module 303 determines whether the value of i is within the second preset range. If the value of i is within the second preset range, the DSP module 303 determines the first offset i as the jitter offset of the uplink data, indicating that the uplink data is advanced.
  • the first symbol in the wireless frame of the uplink data transmitted in the NB-IoT mode includes 138 air interface data.
  • FIG. 10 is a flow chart for determining the jitter offset. The following describes the process of determining the jitter offset involved in the embodiment of the present application with reference to FIG. 10:
  • the DSP module 303 determines the jitter offset of the uplink data according to the jitter offset of the uplink data of the first subframe.
  • the value of i starts from 1, and it is judged whether the first offset of the first air interface data relative to the reference bit is within the first preset range 1-64. Among them, the first offset is the value 1 of i.
  • the DSP module 303 determines that the first offset of the i-th slot data relative to the reference bit is within the first preset range, the DSP module 303 executes S1003 to determine whether the i-th slot data is the start bit. The DSP module 303 judges whether the first empty interface data is the start bit to be added. If the first bit of air interface data is the start bit, the DSP module 303 executes S1004 to determine the first offset as the jitter offset relative to the reference bit delay. If the first bit of air data is not the start bit, the DSP module 303 executes S1002 to determine whether the first offset of the second bit of air data relative to the reference bit is within the first preset range. The DSP module 303 increments i by 1, and executes S1002 again.
  • the DSP module 303 determines that the first offset of the i-th slot data relative to the reference bit is not within the first preset range, the DSP module 303 executes S1005 to determine the first offset of the i-th slot data relative to the reference bit. Whether the displacement is within the second preset range. If the DSP module 303 determines that the first offset of the 66th bit of air data relative to the reference bit is not within the first preset range 1-64, then it is determined whether the first offset of the 66th bit of air data relative to the reference bit is Within the second preset range 65-130.
  • the DSP module 303 determines that the first offset of the i-th slot data relative to the reference bit is within the second preset range, the DSP module 303 executes S1006 to determine whether the i-th slot data is the start bit. The DSP module 303 judges whether the 66th empty interface data is the start bit to be added.
  • the DSP module 303 executes S1007 to determine the first offset as the jitter offset ahead of the reference bit. If the 66th air interface data is not the start bit, the DSP module 303 executes S1005 to determine whether the first offset of the 67th air interface data relative to the reference bit is within the second preset range. The DSP module 303 increments i by 1, and executes S1005 again.
  • the DSP module 303 determines that the first offset of the i-th slot data relative to the reference bit is not within the second preset range. If the DSP module 303 determines that the first offset of the i-th slot data relative to the reference bit is not within the second preset range, the DSP module 303 executes S1008 to determine that the jitter offset of the upstream data is zero. The DSP module 303 determines that the first offset of the 132nd empty interface data relative to the reference bit is not within the second preset range of 65-130, then the DSP module 303 determines that the jitter offset of the uplink data is zero.
  • the DSP module 303 executes S43 to demodulate and decode the adjusted uplink data.
  • the demodulation and decoding process of the DSP module 303 also includes fast Fourier transform (FFT), equalization processing, etc., which is not specifically limited.
  • FFT fast Fourier transform
  • an embodiment of the present application provides a receiver, which can implement the functions corresponding to the uplink data processing method discussed above.
  • the receiver is equivalent to a part of the network equipment discussed above. Please continue to refer to FIG. 3.
  • the receiver includes a radio frequency module 301, an FPGA module 302, and a DSP module 303. among them:
  • the radio frequency module 301 is configured to receive uplink data in the first communication mode among multiple communication modes, and send the uplink data in the first communication mode to the field programmable logic gate array FPGA module 302;
  • the FPGA module 302 is used to receive the uplink data in the first communication mode, buffer the uplink data in the first communication mode, and adjust the time domain position of the uplink data in the first communication mode according to the pre-stored delay value, and adjust The subsequent uplink data is sent to the digital signal processing DSP module 303; among them, the delay value is used to represent the processing delay of the radio frequency module 301 and the FPGA module 302;
  • the DSP module 303 is used to receive the adjusted uplink data, and demodulate and decode the adjusted uplink data.
  • the FPGA module 302 is also used to:
  • the adjusted uplink data length is adjusted to the data length corresponding to the preset transmission format corresponding to the second communication mode; wherein the second communication mode belongs to one of the multiple communication modes.
  • the FPGA module 302 is further configured to fill a start bit in the adjusted uplink data according to a preset transmission format
  • the DSP module 303 is specifically configured to: determine the jitter offset of the start bit relative to the reference bit in the adjusted uplink data of the first subframe;
  • the jitter offset adjust the time domain position of the adjusted uplink data.
  • the DSP module 303 is specifically configured to:
  • the first offset is determined as the jitter offset of the start bit delay relative to the reference start bit.
  • the DSP module 303 is specifically configured to:
  • the first offset is not within the first preset range, determining whether the i-th bit is within the second preset range; wherein the start value of the second preset range is greater than the end value of the first preset range;
  • the first offset is determined as the jitter offset that the start bit advances relative to the reference start bit.
  • an embodiment of the present application also provides a receiver, which is equivalent to the receiver discussed above. Please refer to FIG. 11.
  • the receiver includes a receiving module 1101, a processing module 1102, and a demodulation module 1103. :
  • the receiving module 1101 is configured to receive uplink data in the first communication mode among multiple communication modes;
  • the processing module 1102 is used to buffer the uplink data, and adjust the time domain position of the uplink data according to the prestored delay value to obtain the adjusted uplink data; wherein, the delay value is used to represent the processing delay of the receiver 202;
  • the demodulation module 1103 is used to demodulate and decode the adjusted uplink data.
  • processing module 1102 is further configured to:
  • the adjusted uplink data length is adjusted to the data length corresponding to the preset transmission format corresponding to the second communication mode; wherein the second communication mode belongs to one of the multiple communication modes.
  • processing module 1102 is further configured to:
  • the jitter offset adjust the time domain position of the adjusted uplink data.
  • processing module 1102 is specifically configured to:
  • the first offset is determined as the jitter offset of the start bit delay relative to the reference start bit.
  • processing module 1102 is specifically configured to:
  • the first offset is not within the first preset range, determining whether the i-th bit is within the second preset range; wherein the start value of the second preset range is greater than the end value of the first preset range;
  • the first offset is determined as the jitter offset that the start bit advances relative to the reference start bit.
  • the processing module 1102 in FIG. 11 may implement the functions of the FPGA module 302 and the DSP module 303 in FIG. 3 discussed above.
  • the transceiver module 1101 in FIG. 11 can implement the function of the radio frequency module 301 in FIG. 3.
  • embodiments of the present application also provide a storage medium that stores computer instructions, and when the computer instructions run on the computer, the computer executes the uplink data processing method discussed above.

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Abstract

本申请提供一种上行数据处理方法、装置、接收机及存储介质，用于减少接收机接收上行数据时，解码失败的情况。该方法包括：接收多种通信模式中第一通信模式下的上行数据；缓存所述上行数据，并根据预存的时延值，调整所述第一通信模式下的上行数据的时域位置，获得调整后的上行数据；其中，所述时延值用于表示所述接收机的处理时延；对所述调整后的上行数据进行解调解码。

Description

一种上行数据处理方法、接收机、装置及存储介质 技术领域
本申请涉及通信技术领域，尤其涉及一种上行数据处理方法、装置、接收机及存储介质。
背景技术
随着通信技术的不断发展，出现了多种通信模式，例如窄带物联网(Narrow Band Internet of Things，NB-IoT)或长期演进(long term evolution，LTE)等。
不同的通信模式需要建立对应的站点，通信成本较高。目前，逐渐有能够支持多种通信模式的接收机，但是由于不同的通信模式的通信参数不同，例如采样率不同，接收机在解调解码不同通信模式的上行数据时可能出现解码失败的情况。
发明内容
本申请实施例提供一种上行数据处理方法、接收机、装置及存储介质，用于减少接收机接收上行数据时，解码失败的情况。
第一方面，提供一种上行数据处理方法，应用于接收机中，包括：
接收多种通信模式中第一通信模式下的上行数据；
缓存所述上行数据，并根据预存的时延值，调整所述上行数据的时域位置，获得调整后的上行数据；其中，所述时延值用于表示所述接收机的处理时延；
对所述调整后的上行数据进行解调解码。
本申请实施例中，通过调整接收的上行数据的时域位置，使得上行数据可以成功解调解码，从而达到了接收以不同通信模式传输的上行数据的目的。相较于传统的一种接收机接收一种通信模式的上行数据的方式，本申请实施例中，实现了接收机接收不同通信模式的上行数据，提高了硬件设备的利用率，节约了硬件成本。且，运营商无需针对不同通信模式建立不同的基站，节省运营商成本。
第二方面，提供一种接收机，包括：
射频模块，用于接收多种通信模式中第一通信模式下的上行数据，并向现场可编程逻辑门阵列FPGA模块发送所述上行数据；
所述FPGA模块，用于接收所述上行数据，缓存所述上行数据，以及根据预存的时延值，调整所述上行数据的时域位置，将调整后的上行数据发送给数字信号处理DSP模块；其中，所述时延值用于表示所述射频模块和所述FPGA模块的处理时延；
所述DSP模块，用于接收所述调整后的上行数据，并对所述调整后的上行数据进行解调解码。
附图说明
图1为本申请实施例提供的一种上行数据被分割到两个符号上的情况的示意图；
图2为本申请实施例提供的上行数据处理方法的应用场景示意图；
图3为本申请实施例提供的接收机的一种结构示意图；
图4为本申请实施例提供的上行数据处理方法的一种流程图；
图5为本申请实施例提供的一种上行数据处理方法的示意图；
图6为本申请实施例提供的另一种上行数据处理方法的示意图；
图7为本申请实施例提供的一种LTE模式下上行数据传输格式示意图；
图8为本申请实施例提供的一种NB-IoT模式下上行数据传输格式示意图；
图9为本申请实施例提供的一种调整后的NB-IoT模式的上行数据的传输格式的示意图；
图10为本申请实施例提供的确定抖动偏移量的过程示意图；
图11为本申请实施例提供的一种接收机的结构示意图。
具体实施方式
具体的，请参考图1，为一种上行数据被分割到两个符号上的情况的示意图。图1中以一个无线帧中的三个子帧为例，展示了一种上行数据被分割到两个子帧的情况。理想的上行数据中，第一个符号的空口数据的起始位置应该与对应的子帧的参考位相同。参考位用于表征一个子帧的开始位置。
经过硬件处理后的上行数据中，第一个符号的空口数据的起始位置与对应的子帧的参考位存在一定时延，如图1中所示，即第一个符号的空口数据的起始位置与对应的子帧的参考位没有对齐，从而造成图1中第14个符号的空口数据被分割到两个子帧中，使得在后续以符号为单位解调解码的过程中，容易产生解码失败的情况。
具体的，LTE技术的基带采样率与NB-IoT技术的基带采样率不同，可能导致在NB-IoT模式下的上行数据传输到基带芯片上时，上行数据会被分割到无线帧的两个相邻的符号上，或者，会被分割到无线帧的不同子帧中的两个符号上，等等。从而，造成接收机在解调解码上行数据时，发生解码失败的情况。
鉴于此，本申请提出一种上行数据处理方法，该方法通过接收机执行，该接收机可以应用于网络设备中。
其中，该网络设备可以是GSM或CDMA中的基站(Base Transceiver Station，BTS)，也可以是WCDMA系统中的基站(NodeB，NB)，还可以是LTE系统中的演进型基站(Evolutional NodeB，eNB或eNodeB)，还可以是云无线接入网络(Cloud Radio Access Network，CRAN)场景下的无线控制器，或者该网络设备可以为中继站、接入点、车载设备、可穿戴设备以及未来5G网络中的网络设备或未来演进的PLMN网络中的网络设备等，本申请实施例中并不限定。
请参考图2，为本申请实施例的一种上行数据处理方法的应用场景示意图。该应用场景中包括网络设备201和终端设备203。其中，网络设备201中包括接收机202，接收机202用于接收、处理和解调解码其它设备发送的上行数据。终端设备203包括第一终端设备203和第二终端设备203。第一终端设备203是以第一通信模式进行通信的终端设备203，例如，智能门锁、智能空调或智能汽车等。第二终端设备203是以第二通信模式进行通信的终端设备203，例如，手机或电脑等。第一通信模式例如是NB-IoT模式，第二通信模式例如是LTE或5G模式。
具体的，网络设备201和第一终端设备203之间可以通过第一通信模式进行通信，网络设备和第二终端设备203之间可以通过第二通信模式进行通信。
基于图2的应用场景，下面对本申请实施例中的接收机202的结构进行介绍。
请参照图3，为接收机202中的主要模块的一种结构示例。接收机202中 包括射频模块301、可编程逻辑门阵列(field programmable gate array，FPGA)模块302和DSP模块303。射频模块301与FPGA模块302相连，FPGA模块302与DSP模块303相连。射频模块301可以通过射频拉远单元(Remote Radio Unit，RRU)实现。FPGA模块302可以包括可配置逻辑模块(Configurable Logic Block，CLB)、输出输入模块(Input Output Block，IOB)和内部连线(Interconnect)三个部分，是一个可编程器件。DSP模块303是一个具有数据处理能力和高运行速度的微处理器，可以快速的处理大量数字信号。接收机202中用于实现本申请提供的上行数据处理方法的硬件模块，应当说明的是，图3为接收机202的硬件结构的举例，但实际上不限制接收机202的硬件结构。
下面以图2的应用场景，以及图3中的接收机202的结构为例，介绍本申请实施例中涉及的上行数据处理方法。
请参照图4，为接收上行数据的一种流程图，具体包括以下步骤：
S41：接收多种通信模式中第一通信模式下的上行数据；
S42：缓存上行数据，并根据预存的时延值，调整上行数据的时域位置，获得调整后的上行数据；
S43：对调整后的上行数据进行解调解码。
下面先对本申请实施例中的总体思路进行介绍：
射频模块301接收来自其它设备发送的上行数据，对接收到的上行数据进行相应的处理后，将处理后的上行数据发送给FPGA模块302。FPGA模块302接收来自射频模块301的上行数据后，对该上行数据进行缓存，并根据时延值，调整该上行数据的时域位置，这里上行数据的时域位置可以理解为实际接收到 该上行数据的时域位置。FPGA模块302向DSP模块303发送调整后的上行数据。DSP模块303接收来自FPGA模块302的数据后，对该上行数据进行解调解码处理。从而，完成了接收机202对来自其它设备发送的上行数据的接收、处理和解调解码。
在介绍完本申请实施例的总体思路之后，下面对各个步骤的具体实施方式进行详细说明。
S41，接收多种通信模式中第一通信模式下的上行数据。
具体的，射频模块301可以接收该接收机202多种通信模式下的上行数据，多种通信模式可以是LTE、5G或NB-IoT等通信模式。下面以接收机202接收第一通信模式下的上行数据为例进行说明，第一通信模式表示多种通信模式中的任意一种通信模式，本申请实施例不限制第一通信模式的具体类型。射频模块301接收其它设备发送的上行数据，其它设备例如终端设备203。
接收机202通过射频模块301中对接收到的上行数据进行处理，例如，进行模数转换处理等。射频模块301将处理后的上行数据发送给FPGA模块302。
FPGA模块302接收射频模块301发送的上行数据之后，执行S42，缓存上行数据，并根据预存的时延值，调整第一通信模式下的上行数据的时域位置，获得调整后的上行数据。
由于射频模块301和FPGA模块302在处理上行数据的过程中，会对上行数据造成一定的时延，使得接收机202在对上行数据解调解码的过程中，产生解调性能差，从而造成解码失败的情况。因此，FPGA模块302可以通过缓存上行数据，对上行数据的时域位置进行调整。FPGA模块302接收来自射频模块301的上行数据之后，在FPGA模块302中缓存该上行数据。在FPGA模块 302缓存该上行数据之后，FPGA模块302可以根据预存的时延值，调整该上行数据的时域位置。获得预存的时延值的方法有多种，下面对FPGA模块302获得预存的时延值的方法进行介绍。
一种获得预存的时延值的方式为：
FPGA模块302可以根据射频模块301和FPGA模块302处理数据时的处理时延得到时延值。
具体的，射频模块301接收上行数据并进行相应的处理，将该处理后的上行数据发送给FPGA模块302的过程中，以及，FPGA模块302接收并缓存该上行数据的过程中，硬件模块的处理过程会造成上行数据的传输存在一定的时延。由于射频模块301和FPGA模块302的处理不同数据的过程基本相同，因此造成每次接收的上行数据时延基本相同。因此，FPGA模块302或测试设备可以通过接收测试的上行数据的过程，确定出该射频模块301和FPGA模块302的时延值。FPGA模块302或测试设备可以将该预先计算的时延值存储在FPGA模块302中，也就相当于FPGA模块302获得了预存的时延值。
在FPGA模块302获得预存的时延值之后，可以根据预存的时延值，调整缓存中的上行数据的时域位置。FPGA模块302调整缓存的上行数据的时域位置的方法有很多种，下面以其中的两种调整方法为例，进行介绍。
调整方法一：
根据预存的时延值，FPGA模块302生成数字序列，将该序列插入上行数据中，以调整上行数据的时域位置。
具体的，FPGA模块302根据预存的时延值，生成一段对应长度的数字序列，将该数字序列插入缓存中的上行数据的起始位置/结束位置，从而抵消上行 数据的传输时延。数字序列可以是预先约定的固定数字组成，例如全0或全1等，或者，可以是生成的一段随机数字，具体不作限制。
在一种可能的实施例中，FPGA模块302根据自身的处理数据速率以及时延值，确定数字序列的长度。
具体的，数字序列的长度与时延值的绝对值正相关，也就是说，时延值的绝对值越大，那么需要补偿的时延值也就越大，因此FPGA模块302可以根据时延值乘以自身的处理速率，获得需要插入的数字序列的长度。
其中，涉及到如何确定数字序列插入缓存中的上行数据的起始位置还是结束位置。
具体的，FPGA模块302可以该上行数据的时延状态决定。时延状态用于表示上行数据为延迟还是提前。若该上行数据提前，那么将数字序列插入上行数据的起始位置，若该上行数据延迟，那么将数字序列插入上行数据的结束位置。
例如，请参考图5，为一种调整上行数据的时延值的示意图。约定数字序列为全0的数字序列，那么根据预存的时延值，如果该上行数据为延迟，那么需要在上行数据“123456”结束位置插入数字序列“0000”，达到调整上行数据，抵消上行数据的传输时延的目的。
调整方法二：
根据预存的时延值，FPGA模块302将用于指示子帧的开始位置的起始指针调整为缓存中的上行数据实际开始的位置，以调整上行数据的时域位置。
具体的，根据预存的时延值，FPGA模块302将用于指示子帧的开始位置的起始指针调整至实际上行数据开始的位置，从而调整上行数据的时域位置， 以消除上行数据由于射频模块301和FPGA模块302造成的接收时延。
例如，请参考图6，为另一种调整上行数据的方法的示意图。FPGA模块302用于指示一个子帧开始的位置的起始指针与上行数据的实际开始的位置未对齐。FPGA模块302根据预存的时延值，将起始指针调整至上行数据″123456”的数据开始“1”的位置，达到调整上行数据，消除上行数据的传输时延的目的。
在一种可能的实施例中，根据预存的时延值调整上行数据的时域位置之后，FPGA模块302可以按照预设的传输格式，对调整后的上行数据的传输格式进行调整。传输格式可以包括例如上行数据中一个符号的数据长度，和/或包括用于表征上行数据特征的标志位，例如，用于表征上行数据开始位置的起始位等。
下面对FPGA模块302调整上行数据的传输格式的过程进行介绍。
作为一种实施例，针对不同的通信模式，预设的传输格式可以是当前通信模式对应的传输格式；或者，针对不同的通信模式，预设的传输格式可以是一种预先设定的传输格式，具体不作限制。
具体的，针对不同的通信模式，接收机202可以采用当前通信模式对应的传输格式对上行数据进行接收、处理和解调解码，接收机202可以不对上行数据进行额外调整，直接调用当前通信模式对应的硬件设备进行处理；
或者，针对不同的通信模式，接收机202可以以同一预设的传输格式为依据对上行数据进行接收、处理和解调解码，该预设的传输格式可以是多种通信模式中的任意一种通信模式所对应的传输格式。接收机202对多种通信模式传输的上行数据进行相应的调整，使得调整后的上行数据可以满足预设的传输格式。接收机202也可以是对除了预先设置的一种传输格式所对应的通信模式之 外做调整，也就是说，只对处理该通信模式之外的通信模式进行调整。
具体的，FPGA模块302为上行数据添加起始位，用于确定调整后的上行数据中，有效数据的起始位置。还可以为调整时域位置之后的上行数据添加结束位，用于确定调整后的上行数据中，有效数据的结束位置。或者，可以添加其它标志位，具体不作限制。
在一种可能的实施例中，在添加起始位、结束位或其他标志位之后，可以按照预设的传输格式为以第一通信模式传输的上行数据补充数据长度。
下面对FPGA模块302调整上行数据的传输格式的过程进行示例说明，以第一通信模式为NB-IoT模式，以第二通信模式传输的上行数据的传输格式为预设的传输格式，第二通信模式为LTE模式为例。
首先，对以LTE模式传输的上行数据的传输格式，以及以NB-IoT模式传输的上行数据的传输格式进行介绍。
请参考图7，为LTE模式的上行数据传输格式示意图。LTE的FDD模式下的上行数据的传输格式可以以一个无线帧为例进行介绍。无线帧的一个符号，包括循环前缀(cyclic prefix，CP)和数据包。其中，一个子帧中第一个符号的CP中包括160个空口数据，其余符号的CP中包括144个空口数据。一个子帧中每个符号的数据包中包括2048个空口数据。
请参考图8，为NB-IoT模式的上行数据传输格式示意图。NB-IoT模式的上行数据的传输格式可以以一个无线帧为例进行介绍。无线帧的一个符号中，包括循环前缀CP和数据包。其中，一个子帧中第一个符号的CP中包括10个空口数据，其余符号的CP中包括9个空口数据。一个子帧中每个符号的数据包中包括128个空口数据。
其次，按照以LTE模式传输的上行数据的传输格式调整以NB-IoT模式传输的上行数据的过程可以描述如下。
请参考图9，为调整后的NB-IoT模式的上行数据的传输格式的示意图。以无线帧中的第一个符号为例，LTE模式下的上行数据传输格式包括160个空口数据的CP和2048个空口数据的数据包。FPGA模块302可以为NB-IoT模式的上行数据添加标志位，例如，在NB-IoT模式的上行数据第一位数据之前添加1个起始位，在NB-IoT模式的上行数据的最后一位数据之后添加1个结束位。添加标志位后的NB-IoT模式的上行数据包括1个起始位、1个结束位、10个空口数据的循环前缀和128个空口数据的数据包。按照LTE模式的上行数据的传输格式，NB-IoT模式的上行数据还需要补充2068个空口数据。补充的空口数据可以是预先约定的数据，例如全0或全1，或者，可以是其他数据，例如随机数据等，具体不作限制。
将缓存的第一通信模式下的上行数据，按照第二通信模式的传输格式进行调整后，FPGA模块302将调整后的上行数据发送给DSP模块303。
FPGA模块302在调整后的上行数据的起始位置增加参考位，在上行数据的传输过程当中，可能由于抖动，产生左右偏移的情况。这种抖动偏移对于LTE传输模式的上行数据来说，影响不大，可以忽略。而对于NB-IoT模式的上行数据来说，由于NB-IoT模式传输占用带宽少，采样率低，在无线帧的一个符号中，包括的数据相对较少，所以上行数据的传输过程中，容易受到抖动偏移的影响，该抖动偏移会造成后续DSP模块303解码上行数据失败。
在一种可能的实施例中，DSP模块303在执行S43，对调整后的上行数据进行解调解码之前，DSP模块303可以对接收到的调整后的上行数据进行进一 步调整，进一步减小该上行数据因抖动而出现的解码失败的情况。
具体的，DSP模块303接收来自FPGA模块302的上行数据之后，可以确定该上行数据的抖动偏移量。DSP模块303根据该抖动偏移量，对上行数据进行进一步调整。
下面对DSP模块303确定上行数据的抖动偏移量的过程进行介绍。
DSP模块303将上行数据的起始位相对于参考位的偏移量确定为上行数据的抖动偏移量。根据抖动偏移量调整上行数据的时域位置，具体调整方法可以参照前文列举的调整方法，在此不再赘述。
具体的，DSP模块303在接收上行数据时，每当接收完一个子帧的上行数据后，确定该子帧是否为一个无线帧的帧头，即确定该子帧是否为一个无线帧的第一个子帧。如果该子帧是一个无线帧的帧头，那么确定该子帧中第一个符号中，起始位的位置。
如果确定出的起始位相对于参考位的偏移量在第一预设范围内，则表示该上行数据延后，如果确定出的起始位相对于参考位的偏移量在第二预设范围内，则表示该上行数据提前。第一预设范围和第二预设范围可以是根据经验值预先设定的两个偏移量的取值范围，或者，可以是其他方式确定两个偏移量的取值范围，具体不作限制。第一预设范围和第二预设范围可以是两个相邻的取值范围，或者，可以是两个不相邻的取值范围，具体不作限制。其中，第二预设范围的起始值大于第一预设范围的终点值，也就是说，第二预设范围内的每个取值均大于第一预设范围内的每个取值。
在一种可能的实施例中，在一个无线帧的第一个子帧的第一个符号中，DSP模块303从第一个空口数据开始判断，确定该空口数据是否为起始位。当 前空口数据相对于参考位的偏移量确定为第一偏移量，如果该空口数据不是起始位，那么对第二个空口数据进行判断，直到在第二预设范围的终点值之前，DSP模块303确定出第i个空口数据为起始位为止。将该第i个空口数据相对于参考位的第一偏移量确定为抖动偏移量。
或者，直到在第二预设范围的终点值之前，DSP模块303未确定出这样一个i值，则表示在该符号中，起始位的位置既不在第一预设范围内，也不在第二预设范围内，该上行数据偏移量过大，为不可调整的上行数据，并给出相应的提示，提示方式可以是音频提示或文字提示等方式，具体提示方式不作限制。
具体的，如果在第二预设范围的终点值之前确定出这样一个i值，该i值可以在第一预设范围内，此时，第一偏移量为延迟量；或者，可以在第二预设范围内，此时，第一偏移量为提前量。DSP模块303可以进一步确定该i值所在的范围。
DSP模块303确定i值是否在第一预设范围内。如果i值在第一预设范围内，那么DSP模块303将第一偏移量i确定为上行数据的抖动偏移量，表示该上行数据延后。
如果i值不在第一预设范围内，那么DSP模块303确定i值是否在第二预设范围内。如果i值在第二预设范围内，那么DSP模块303将第一偏移量i确定为上行数据的抖动偏移量，表示该上行数据提前。
以NB-IoT模式传输的上行数据的无线帧中第一个符号中包括138个空口数据，以第一预设范围为1-64，第二预设范围为65-130为例，对确定抖动偏移量的过程进行介绍，请参考图10，为确定抖动偏移量的一种流程图，下面结合图10，对本申请实施例涉及的确定抖动偏移量的流程进行示例说明：
S1001，确定上行数据中第一子帧的上行数据。
DSP模块303根据第一子帧的上行数据的抖动偏移量，确定上行数据的抖动偏移量。
S1002，确定第i位空口数据相对于参考位的第一偏移量是否在第一预设范围内。
i从1开始取值，判断第1个空口数据相对于参考位的第一偏移量是否在第一预设范围1-64内。其中，第一偏移量为i的取值1。
如果DSP模块303确定第i位空口数据相对于参考位的第一偏移量在第一预设范围内，那么DSP模块303执行S1003，确定该第i位空口数据是否是起始位。DSP模块303判断第1位空口数据是否是添加的起始位。如果第1位空口数据是起始位，那么DSP模块303执行S1004，将第一偏移量确定为相对于参考位延迟的抖动偏移量。如果第1位空口数据不是起始位，那么DSP模块303执行S1002，判断第2位空口数据相对于参考位的第一偏移量是否在第一预设范围内。DSP模块303令i加1，并重新执行S1002。
如果DSP模块303确定第i位空口数据相对于参考位的第一偏移量不在第一预设范围内，那么DSP模块303执行S1005，确定该第i位空口数据相对于参考位的第一偏移量是否在第二预设范围内。如果DSP模块303确定第66位空口数据相对于参考位的第一偏移量不在第一预设范围1-64内，那么确定该第66位空口数据相对于参考位的第一偏移量是否在第二预设范围65-130内。
如果DSP模块303确定第i位空口数据相对于参考位的第一偏移量在第二预设范围内，那么DSP模块303执行S1006，确定该第i位空口数据是否是起始位。DSP模块303判断第66位空口数据是否是添加的起始位。
如果第66位空口数据是起始位，那么DSP模块303执行S1007，将第一偏移量确定为相对于参考位提前的抖动偏移量。如果第66位空口数据不是起始位，那么DSP模块303执行S1005，判断第67位空口数据相对于参考位的第一偏移量是否在第二预设范围内。DSP模块303令i加1，并重新执行S1005。
如果DSP模块303确定第i位空口数据相对于参考位的第一偏移量不在第二预设范围内，那么DSP模块303执行S1008，确定该上行数据的抖动偏移量为0。DSP模块303确定第132位空口数据相对于参考位的第一偏移量不在第二预设范围65-130内，那么DSP模块303确定该上行数据的抖动偏移量为0。
在DSP模块303调整完上行数据之后，DSP模块303执行S43，对调整后的上行数据进行解调解码。DSP模块303的解调解码过程还包括快速傅里叶变换(fast Fourier transform，FFT)、均衡处理等，具体不作限制。
基于同一发明构思，本申请实施例提供一种接收机，该接收机能够实现前文论述的上行数据处理方法对应的功能。该接收机相当于前文论述的网络设备中的一部分，请继续参照图3，该接收机包括射频模块301、FPGA模块302和DSP模块303。其中：
射频模块301，用于接收多种通信模式中第一通信模式下的上行数据，并向现场可编程逻辑门阵列FPGA模块302发送第一通信模式下的上行数据；
FPGA模块302，用于接收第一通信模式下的上行数据，缓存第一通信模式下的上行数据，以及根据预存的时延值，调整第一通信模式下的上行数据的时域位置，将调整后的上行数据发送给数字信号处理DSP模块303；其中，时延值用于表示射频模块301和FPGA模块302的处理时延；
DSP模块303，用于接收调整后的上行数据，并对调整后的上行数据进行 解调解码。
在一种可能的实施例中，FPGA模块302还用于：
将调整后的上行数据的长度调整为第二通信模式所对应的预设的传输格式所对应的数据长度；其中，第二通信模式属于多种通信模式中的一种通信模式。
在一种可能的实施例中，FPGA模块302，还用于按照预设的传输格式，在调整后的上行数据中填充起始位；
DSP模块303，具体用于：确定在第一个子帧的调整后的上行数据中，确定起始位相对于参考位的抖动偏移量；
根据抖动偏移量，调整调整后的上行数据的时域位置。
在一种可能的实施例中，DSP模块303具体用于：
确定调整后的上行数据的第i位相对于参考位的偏移量为第一偏移量；其中，i为正整数；
若第一偏移量在第一预设范围内，以及第i位为起始位，则将第一偏移量确定为起始位相对于参考起始位延迟的抖动偏移量。
在一种可能的实施例中，DSP模块303具体用于：
若第一偏移量不在第一预设范围内，则确定第i位是否在第二预设范围内；其中，第二预设范围的起始值大于第一预设范围的终点值；
若第一偏移量在第二预设范围内，以及第i位为起始位，则将第一偏移量确定为起始位相对于参考起始位提前的抖动偏移量。
基于同一发明构思，本申请实施例还提供一种接收机，该接收机相当于前文论述的接收机，请参考图11，该接收机包括接收模块1101、处理模块1102和解调模块1103，其中：
接收模块1101，用于接收多种通信模式中第一通信模式下的上行数据；
处理模块1102，用于缓存上行数据，并根据预存的时延值，调整上行数据的时域位置，获得调整后的上行数据；其中，时延值用于表示接收机202的处理时延；
解调模块1103，用于对调整后的上行数据进行解调解码。
在一种可能的实施例中，处理模块1102还用于：
将调整后的上行数据的长度调整为第二通信模式所对应的预设的传输格式所对应的数据长度；其中，第二通信模式属于多种通信模式中的一种通信模式。
在一种可能的实施例中，处理模块1102还用于：
按照预设的传输格式，在调整后的上行数据中填充起始位；
确定在第一个子帧的调整后的上行数据中，确定起始位相对于参考位的抖动偏移量；
根据抖动偏移量，调整调整后的上行数据的时域位置。
在一种可能的实施例中，处理模块1102具体用于：
确定调整后的上行数据的第i位相对于参考位的偏移量为第一偏移量；其中，i为正整数；
若第一偏移量在第一预设范围内，以及第i位为起始位，则将第一偏移量确定为起始位相对于参考起始位延迟的抖动偏移量。
在一种可能的实施例中，处理模块1102具体用于：
若第一偏移量不在第一预设范围内，则确定第i位是否在第二预设范围内；其中，第二预设范围的起始值大于第一预设范围的终点值；
若第一偏移量在第二预设范围内，以及第i位为起始位，则将第一偏移量 确定为起始位相对于参考起始位提前的抖动偏移量。
作为一种实施例，图11中的处理模块1102可以实现前文论述图3中的FPGA模块302和DSP模块303的功能。图11中的收发模块1101可以实现图3中的射频模块301的功能。
基于同一发明构思，本申请实施例还提供一种存储介质，该存储介质存储有计算机指令，当该计算机指令在计算机上运行时，使得计算机执行前文论述上行数据处理方法。

Claims (10)

  1. 一种上行数据处理方法，应用于接收机，其特征在于，包括：
    接收多种通信模式中第一通信模式下的上行数据；
    缓存所述上行数据，并根据预存的时延值，调整所述上行数据的时域位置，获得调整后的上行数据；其中，所述时延值用于表示所述接收机的处理时延；
    对所述调整后的上行数据进行解调解码。
  2. 根据权利要求1所述的一种上行数据处理方法，其特征在于，在根据预存的时延值，调整所述上行数据的时域位置之后，包括：
    将调整后的上行数据的长度调整为第二通信模式所对应的预设的传输格式所对应的数据长度；
    其中，所述第二通信模式属于所述多种通信模式中的一种通信模式。
  3. 根据权利要求1所述的一种上行数据处理方法，其特征在于，在根据预存的时延值，调整所述上行数据的时域位置，获得调整后的上行数据之后，包括：
    按照预设的传输格式，在所述调整后的上行数据中填充起始位；
    确定在第一个子帧的所述调整后的上行数据中，所述起始位相对于参考位的抖动偏移量；
    根据所述抖动偏移量，调整所述调整后的上行数据的时域位置。
  4. 根据权利要求3所述的一种上行数据处理方法，其特征在于，确定在第一个子帧的所述调整后的上行数据中，所述起始位相对于参考位的抖动偏移量，包括：
    确定所述调整后的上行数据的第i位相对于所述参考位的偏移量为第一偏 移量；其中，i为正整数；
    若所述第一偏移量在第一预设范围内，以及第i位为所述起始位，则将所述第一偏移量确定为所述起始位相对于参考位延迟的抖动偏移量。
  5. 根据权利要求3或4所述的一种上行数据处理方法，其特征在于，确定在第一个子帧的所述调整后的上行数据中，所述起始位相对于参考位的抖动偏移量，包括：
    若所述第一偏移量不在所述第一预设范围内，则确定所述第i位是否在第二预设范围内；其中，所述第二预设范围的起始值大于所述第一预设范围的终点值；
    若所述第一偏移量在第二预设范围内，以及第i位为所述起始位，则将所述第一偏移量确定为所述起始位相对于参考位提前的抖动偏移量。
  6. 一种接收机，其特征在于，包括：
    射频模块，用于接收多种通信模式中第一通信模式下的上行数据，并向现场可编程逻辑门阵列FPGA模块发送所述上行数据；
    所述FPGA模块，用于接收所述上行数据，缓存所述上行数据，以及根据预存的时延值，调整所述上行数据的时域位置，将调整后的上行数据发送给数字信号处理DSP模块；其中，所述时延值用于表示所述射频模块和所述FPGA模块的处理时延；
    所述DSP模块，用于接收所述调整后的上行数据，并对所述调整后的上行数据进行解调解码。
  7. 根据权利要求6所述的接收机，其特征在于，所述FPGA模块还用于：
    将所述调整后的上行数据的长度调整为第二通信模式所对应的预设的传输 格式所对应的数据长度；其中，所述第二通信模式属于所述多种通信模式中的一种通信模式。
  8. 根据权利要求6所述的接收机，其特征在于，
    所述FPGA模块，还用于按照预设的传输格式，在所述调整后的上行数据中填充起始位；
    所述DSP模块，还用于确定在第一个子帧的所述调整后的上行数据中，所述起始位相对于参考位的抖动偏移量；以及，根据所述抖动偏移量，调整所述调整后的上行数据的时域位置。
  9. 根据权利要求8所述的接收机，其特征在于，所述DSP模块具体用于：
    确定所述调整后的上行数据的第i位相对于所述参考位的偏移量为第一偏移量；其中，i为正整数；
    若所述第一偏移量在第一预设范围内，以及第i位为所述起始位，则将所述第一偏移量确定为所述起始标位相对于参考位延迟的抖动偏移量。
  10. 根据权利要求8或9所述的接收机，其特征在于，所述DSP模块具体用于：
    若所述第一偏移量不在所述第一预设范围内，则确定所述第i位是否在第二预设范围内；其中，所述第二预设范围的起始值大于所述第一预设范围的终点值；
    若确定所述第i位在第二预设范围内，以及第i位为所述起始位，则将所述第一偏移量确定为所述起始位相对于参考位提前的抖动偏移量。
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