WO2021095877A1 - 半導体デバイスおよびその製造方法 - Google Patents

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metal
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レデゥック アイン
真悟 金田
忍 大矢
田中　雅明
宗俊 関
田畑　仁
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    • H10D8/50—PIN diodes 

Definitions

  • the present invention relates to a semiconductor device.
  • Semiconductor devices such as transistors, diodes, light emitting diodes, optical sensors and solar cells are configured by utilizing the junction of n-type semiconductors and p-type semiconductors.
  • impurities are doped into a Si substrate (wafer) to form a p-type semiconductor (p-type region) and an n-type semiconductor (n-type region).
  • the mainstream of impurity doping is ion implantation in which a beam of atoms, which is an impurity, is implanted into a semiconductor substrate.
  • the current ion implantation method destroys crystals on the Si substrate by colliding ions with high energy with the Si substrate.
  • impurities diffuse in the depth direction, so that there is a limit to the formation of low-resistance n-type and p-type regions. Further, the high temperature heat treatment hinders the cost reduction of the semiconductor device.
  • STO selectiveium titanate: SrTIO 3
  • STO is a standard substrate.
  • STO is useful because it has much higher mobility than Si and Ge.
  • Non-Patent Document 5 reports that a very thin n-type region (that is, two-dimensional electron gas 2DEG) is formed at the interface between the STO and the metal by vacuum-depositing the metal on the STO substrate at room temperature. Has been done. This technique has the advantages that an expensive ion implanter can be replaced with an inexpensive vacuum vapor deposition apparatus and that high temperature treatment is not required.
  • n-type region that is, two-dimensional electron gas 2DEG
  • the present invention has been made in view of the above problems, and an exemplary purpose of the embodiment is to provide an STO semiconductor device provided with a p-type region.
  • the STO semiconductor device is a p-type region formed on an STO substrate, a first metal oxide film formed on the STO substrate and having a thickness smaller than a predetermined threshold value, and an interface between the STO substrate and the first metal oxide film. And.
  • Another aspect of the present invention relates to a method for manufacturing an STO (SrTIO 3 ) semiconductor device.
  • This manufacturing method includes a step of depositing a first metal film having a thickness smaller than a predetermined threshold value on a portion of the STO substrate on which a p-type region should be formed, and a step of oxidizing the first metal film to form a first metal film.
  • a step of forming a p-type region is provided at the interface between the STO substrate and the STO substrate.
  • a p-type region can be formed on an STO semiconductor device.
  • FIG. 4 (a) is an RHEED (reflection high energy electron diffraction) during the manufacturing process (in-Situ)
  • FIG. 4 (b) is a scanning transmission electron microscope (STEM) image of the sample A10.
  • 5 (a) and 5 (b) are diagrams showing the measurement results of samples A20, A40, and A60 by X-ray photoelectron spectroscopy (XPS).
  • FIG. 6 (a) to 6 (e) are diagrams showing the measurement results of the Hall effect of the samples A10 to A40. It is a figure which shows the measurement result of the sheet resistance of samples A10 to A40.
  • FIG. 8 (a) is a diagram showing the measurement results of the mobility ⁇ of the samples A10 to A40, and FIG. 8 (b) shows the film thickness (t) of the mobility (left axis) and the sheet carrier density (right axis). It is a figure which shows the measurement result of Fe) dependence.
  • FIG. 9 (a) is a diagram showing the relationship between the reciprocal B -1 of the external magnetic field and the change d 2 R xx / dB 2 of the sheet resistance R xx in the sample A10, and FIG.
  • FIG. 9 (b) is a diagram showing the relationship between the vertical magnetic field and the vertical magnetic field. It is a figure which shows the spectrum when B // [001] and the in-plane magnetic field B // [100] are applied. It is a figure which plotted the work function ⁇ and the oxide formation enthalpy change ⁇ H f of a metal element M of a typical element M. It is an equivalent circuit diagram of the STO semiconductor device of FIG. It is sectional drawing of the semiconductor device which concerns on Example 1.
  • FIG. It is a figure explaining the manufacturing method of the STO semiconductor device of FIG. It is sectional drawing of the semiconductor device which concerns on Example 2.
  • FIG. is sectional drawing of the STO semiconductor device which concerns on Example 3.
  • FIG. It is sectional drawing of the semiconductor device which concerns on Example 4.
  • FIG. It is sectional drawing of the FET which concerns on Example 5.
  • FIG. It is a figure which shows the I DS- V GS curve (measurement result) of the FET of FIG.
  • FIG. It is a figure which shows the I DS- V DS curve (measurement result) of the FET of FIG.
  • FIG. Figure 21 (a)
  • ⁇ (c) is a diagram showing the I DS -V DS characteristics of the FET of FIG. 17 (measurement result).
  • FIG. Figure 23 (a) ⁇ (c) is a diagram showing the I DS -V DS characteristics of the FET of FIG.
  • FIG. 22 (measurement result).
  • 24 (a) to 24 (d) are diagrams showing the measurement results of the Hall effect of the FET of FIG. 22.
  • FIG. 25 (a) is a diagram showing the relationship between the back gate voltage V BG and the Hall resistance R yx
  • FIG. 25 (b) is a diagram showing the relationship between the back gate voltage V BG and the carrier density. It is a figure which shows the back gate voltage dependence of the hole mobility ⁇ Hall of FIG. 17 of FIG. It is a band diagram of FET which concerns on embodiment. It is a figure which shows the measurement result of the Hall effect of the FET of FIG. Figure 29 (a) ⁇ (c) are diagrams showing the dependence of the back gate voltage V BG of the FET of Figure 17.
  • FIG. 25 (a) is a diagram showing the relationship between the back gate voltage V BG and the Hall resistance R yx
  • FIG. 25 (b) is a diagram showing the relationship between the back gate voltage V BG and the carrier density. It is a figure
  • FIG. 30A is a diagram showing the temperature dependence of the FET of FIG. 17, and FIG. 30B is a diagram showing the temperature dependence of the FET of FIG. 22.
  • 31 (a) to 31 (d) are cross-sectional views of FETs according to Examples 7 to 10.
  • FIG. 1 is a cross-sectional view showing the structure of the STO semiconductor device 100.
  • the STO semiconductor device 100 includes an STO substrate 102, a metal oxide film 104, a p-type region 106, and a cap layer 108.
  • the metal oxide film 104 is formed on the STO substrate 102.
  • the metal oxide film 104 has a thickness t M smaller than a predetermined threshold value t TH .
  • the p-type region 106 is a two-dimensional hall gas (2DHG) and is formed at the interface between the metal oxide film 104 and the STO substrate 102.
  • the threshold value t TH will be described later.
  • the cap layer 108 is formed on the metal oxide film 104 in order to stabilize the chemical properties of the device.
  • the cap layer 108 can be a metal oxide film like the metal oxide film 104. It should be noted that the cap layer 108 is not an essential configuration for realizing the semiconductor characteristics.
  • FIG. 2A and 2 (b) are diagrams showing a manufacturing method of the STO semiconductor device 100.
  • the metal film 110 is formed by depositing a metal element (here, Fe) on the STO substrate 102 under vacuum. Further, another metal element (here, Al) is deposited on the metal film 110 to form the metal film 112.
  • a metal element here, Fe
  • another metal element here, Al
  • the metal element (Fe) contained in the metal film 110 deprives the STO substrate 102 of the oxygen element and oxidizes due to its high oxygen affinity, so that the metal film 110 of FIG. 2 (a) becomes the metal film 110 of FIG. 2 (b). It becomes a metal oxide film 104 (FeO x). Further, the metal element (Al) contained in the metal film 112 is also oxidized to form the cap layer 108 of the metal oxide film.
  • the above is the basic configuration and manufacturing method of the STO semiconductor device 100 having a p-type region. Next, the reason why the p-type region is formed will be described.
  • 3 (a) and 3 (b) are band diagrams of the interface between the STO semiconductor device 100 and the metal oxide film 104 (metal film 110).
  • FIG. 3 (a) shows the oxidation process.
  • oxygen O is taken from the STO substrate 102.
  • the amount of oxygen increases, the amount of oxygen deficiency in the STO substrate 102 increases.
  • a two-dimensional electron gas (2DEG) that is, an n-type region is formed at the interface between the STO substrate 102 and the metal oxide film 104 by increasing the amount of oxygen deficiency.
  • 2DEG two-dimensional electron gas
  • the present inventors have focused on the fact that a process (hereinafter referred to as a bonding process) different from the oxidation process occurs with respect to the charge transfer at the interface between the STO substrate 102 and the metal film 110.
  • FIG. 3 (b) When the STO ((001) plane) and the metal M are joined as shown in FIG. 3 (b), holes h + are supplied from the metal M to the STO. Further, the conduction band CB and the valence band VB are bent due to the difference in the work function ⁇ between the metal M and STO.
  • the joining process of FIG. 3 (b) occurs prior to the oxidation process of FIG. 3 (a). Ignoring the oxidation process of the metal M in FIG. 3 (a), the joining process should form a two-dimensional whole gas (2DHG), or p-type region, in the STO.
  • 2DHG two-dimensional whole gas
  • the present inventors have decided that the bonding process of FIG. 3 (b) does not depend on the film thickness t M of the metal M, while the oxidation process of FIG. 3 (a) depends on the film thickness t M of the metal M. Attention is paid, and therefore, in the region where the film thickness t M is large, the oxidation process becomes dominant and an n-type region is formed, and when the film thickness t M is reduced, the joining process becomes dominant and a p-type region is formed. I came to realize that. That is, which of the two processes becomes dominant depends on the film thickness t M of the metal film 110, and it can be said that there is a threshold value t TH that is a boundary between the p-type and the n-type. .. In the STO semiconductor device 100 of FIG. 1, a p-type region can be formed by making the film thickness t M of the metal film 110 (metal oxide film 104) smaller than the threshold value t TH.
  • a metal film 110 of Fe having a thickness of t Fe was vapor-deposited on the (001) surface of the STO substrate 102, and a metal film 112 of Al having a thickness of 1 nm was deposited on the metal film 110.
  • Deposition temperature T S 50 °C
  • background pressure is approximately 10 -8 Pa.
  • six samples A10 to A60 having a thickness t Fe of the metal film 110 of 0.1, 0.15, 0.2, 0.3, 0.4, 0.6 nm were prepared, and their characteristics. Was evaluated.
  • the metal film 110 and the metal film 112 are oxidized to become the metal oxide film 104 and the cap layer 108.
  • FIG. 4 (a) is RHEED (reflection high energy electron diffraction) during the manufacturing process (in-Situ), and
  • FIG. 4 (b) is a scanning transmission electron microscope (STEM) image of sample A10.
  • the STO surface is flat at the atomic level.
  • FIG. 5 (a) and 5 (b) are diagrams showing the measurement results of samples A20, A40, and A60 by X-ray photoelectron spectroscopy (XPS).
  • FIG. 5A shows the state of Fe
  • FIG. 5B shows the state of Al.
  • XPS X-ray photoelectron spectroscopy
  • 6 (a) to 6 (e) are diagrams showing the measurement results of the Hall effect of the samples A10 to A40.
  • the horizontal axis represents the applied magnetic field
  • the vertical axis represents the Hall resistance R xy .
  • the hole resistance R xy shows a straight line rising to the right, which confirms that the p-type semiconductor can be formed.
  • the Hall resistance R xy is downward-sloping and shows non-linearity. This indicates that p-type and n-type are mixed.
  • the hole resistance R xy is a straight line with a downward slope to the right, indicating that it is n-type. From FIGS.
  • the carrier type in the STO substrate 102 can be selectively controlled by p-type and n-type according to the film thickness t Fe of the metal oxide film 104.
  • the p-type region is formed by setting 0.3 nm as the threshold value t TH and t Fe ⁇ t TH
  • the n-type region is formed by setting t Fe > t TH. It should be noted that this threshold value t TH is determined according to the type of element and the conditions of vapor deposition.
  • FIG. 7 is a diagram showing the measurement results of the sheet resistance of the samples A10 to A40.
  • Samples A10, A15, A20 in which the p-type region is formed, or sample A40 in which the n-type region is formed have substantially similar sheet resistance, and a sample in which the p-type region and the n-type region coexist. In A30, the sheet resistance is large.
  • FIG. 8B is a diagram showing measurement results of film thickness (tFe ) dependence of mobility (left axis) and sheet carrier density (right axis).
  • the p-type property is obtained at t Fe ⁇ 0.2 nm, and the n-type property is obtained at t Fe ⁇ 0.4 nm. Therefore, it can be said that the above-mentioned threshold value t TH exists between 0.2 nm and 0.4 nm. ..
  • FIG. 9A is a diagram showing the relationship between the reciprocal B -1 of the external magnetic field and the change d 2 R xx / dB 2 of the sheet resistance R xx in the sample A10.
  • FIG. 9B is a diagram showing spectra when a vertical magnetic field B // [001] and an in-plane magnetic field B // [100] are applied. Only when the magnetic field B // [001] in the [001] direction, that is, the direction perpendicular to the surface of the STO substrate, is applied, the Shubnikov-de Haas oscillation is observed, and the magnetic field is observed in the [100] direction, that is, the in-plane direction of the STO substrate. This vibration was not observed when B // [100] was applied. This measurement result confirms that the holes are confined in the two-dimensional system of the STO substrate, that is, 2DHG is formed.
  • the selection of the metal element M of the metal oxide film 104 can be determined in consideration of the second condition and the third condition described later.
  • the metal M causes a large amount of oxygen deficiency during STO and generates many electron carriers, thereby realizing p-type conduction. Hinder. From this point of view, as the metal element M, it is preferable to select an element having an oxide formation enthalpy change ⁇ H f of ⁇ 8 eV / O 2 to -4.8 eV / O 2.
  • FIG. 10 is a diagram in which the work function ⁇ of the representative element M and the oxide formation enthalpy change ⁇ H f of the metal element M are plotted.
  • the metal element M contained in the solid line (i) Specifically, in addition to Fe, W (tungsten), Mo (molybdenum), V (vanadium), Mn (manganese), Cr (chromium), Nb (niobium) and the like may be used.
  • FIG. 11 is an equivalent circuit diagram of the STO semiconductor device 100 of FIG.
  • the two-terminal device is represented as a parallel connection circuit of the metal oxide film 104 and the p-type region 106.
  • the resistance value R M of the metal oxide film 104 is too small, p-type region 106 is bypassed, it disappears characteristics as a semiconductor device.
  • the resistance value R M of the metal oxide film 104 is sufficiently higher than the resistance value R S of the p-type region 106 is obtained.
  • the sheet resistance of the metal oxide film 104 is preferably greater than 10 times the sheet resistance of the p-type region 106, and is 100 ⁇ / ⁇ or more. It is good to choose metal M.
  • the actual semiconductor device is not a two-terminal device as shown in FIG. 11, but has a more complicated configuration including a pn junction, and the fourth condition may be relaxed depending on the configuration of the semiconductor device. is there.
  • Fe used in the above sample satisfies all the first to fourth conditions.
  • FIG. 12 is a cross-sectional view of the semiconductor device 200 according to the first embodiment.
  • the semiconductor device 200 includes an STO substrate 202, a first metal oxide film 204, a second metal oxide film 206, a cap layer 208, a p-type region 210, and an n-type region 212.
  • the first metal oxide film 204 is formed on the STO substrate 202 and has a thickness t M1 ( ⁇ t TH ) smaller than a predetermined threshold value t TH. Therefore, a p-type region 210 is formed at the interface between the STO substrate 202 and the first metal oxide film 204.
  • the threshold value t TH is unique to the metal element constituting the first metal oxide film 204.
  • the second metal oxide film 206 is formed on the STO substrate 202 adjacent to the first metal oxide film 204.
  • the second metal oxide film 206 has a thickness t M2 larger than the first metal oxide film 204 and the threshold value t TH (t M2 > t TH ). Therefore, an n-type region 212 is formed at the interface between the STO substrate 202 and the second metal oxide film 206.
  • the cap layer 208 is configured to cover the first metal oxide film 204 and the second metal oxide film 206.
  • the first metal oxide film 204 and the second metal oxide film 206 contain the same metal element, and the p-type region 210 and the n-type region 212 are selectively formed by controlling the film thickness t. Can be done.
  • FIG. 13 is a diagram illustrating a method of manufacturing the STO semiconductor device 200 of FIG.
  • a metal element having a first film thickness t M1 is vapor-deposited, and the metal film 220 is deposited.
  • the manufacturing method of the STO semiconductor device 200 is not limited to that shown in FIG.
  • a mask in which only the region containing the first metal oxide film 204 is opened is used to deposit a metal element having a first film thickness t M1 and only the region containing the second metal oxide film 206 is opened. May be used to deposit a metal element having a thickness of t M2.
  • FIG. 14 is a cross-sectional view of the semiconductor device 300 according to the second embodiment.
  • the STO semiconductor device 300 includes an STO substrate 302, a first metal oxide film 304, a second metal oxide film 306, a cap layer 308, a p-type region 310, and an n-type region 312.
  • the first metal oxide film 304 and the second metal oxide film 306 contain the same metal element.
  • the first metal oxide film 304 has a thickness t M1 smaller than the threshold value t TH , and therefore a p-type region 310 is formed at the interface between the first metal oxide film 304 and the STO substrate 302.
  • a metal film having a constant film thickness is formed on a portion corresponding to the first metal oxide film 304 and the second metal oxide film 306.
  • a p-type region is formed at the interface between the metal film and the STO substrate 302.
  • only the region corresponding to the n-type region 312 is selectively heated by laser irradiation or the like to selectively promote the oxidation of the portion of the metal film corresponding to the n-type region 312.
  • the heated portion changes to the n-type region, while the unheated portion maintains the p-type.
  • a metal film is formed on the portion corresponding to the second metal oxide film 306 so that the film thickness is t M2.
  • an n-type region 312 is formed.
  • a metal film is formed on the portion corresponding to the first metal oxide film 304 by vacuum vapor deposition at room temperature so that the film thickness is t M1.
  • a p-type region is formed at the interface between the metal film and the STO substrate 302.
  • FIG. 15 is a cross-sectional view of the STO semiconductor device 400 according to the third embodiment.
  • the first metal oxide film and the second metal oxide film contain the same metal element, but this is not the case.
  • the STO semiconductor device 400 includes an STO substrate 402, a first metal oxide film 404, a second metal oxide film 406, a cap layer 408, a p-type region 410, and an n-type region 412.
  • the first metal oxide film 404 contains a first metal element
  • the second metal oxide film 406 contains a second metal element different from the first metal element.
  • the first metal oxide film 404 has a thickness t M1 smaller than the threshold value t TH1 peculiar to the first metal element, and therefore, a p-type region is formed at the interface between the first metal oxide film 404 and the STO substrate 402. 410 is formed.
  • the second metal oxide film 406 has a thickness t M2 larger than the threshold value t TH2 peculiar to the second metal element, and therefore, an n-type region is formed at the interface between the second metal oxide film 406 and the STO substrate 402. 412 is formed.
  • the magnitude relationship between t M1 and t M2 is determined according to the type of metal.
  • FIG. 16 is a cross-sectional view of the semiconductor device 500 according to the fourth embodiment.
  • the first metal oxide film 504 and the second metal oxide film 506 are formed on different surfaces of the STO substrate 502.
  • a cap layer 508 is formed on the first metal oxide film 504, and a cap layer 509 is formed on the second metal oxide film 506. Then, the p-type region 510 and the n-type region 512 are joined in the vertical direction.
  • STO semiconductor device As above is an example of the STO semiconductor device. According to those skilled in the art, it is understood that various devices such as transistors, diodes, light emitting diodes, optical sensors and solar cells can be configured by combining the p-type region and the n-type region, and the application of the present invention is specific. It is not limited to the use of.
  • FET Field Effect Transistor
  • FIG. 17 is a cross-sectional view of the FET 600 according to the fifth embodiment.
  • the basic structure of the FET 600 is as described above, and includes an STO substrate 602, a metal oxide film 604, a p-type region 606, and a cap layer 608.
  • the STO substrate 602 used was an easily available substrate having a thickness of 500 ⁇ m.
  • the thickness t M of the metal oxide film 604 is 0.75 ⁇ , which is thinner than the above-mentioned threshold value t TH , and therefore, a p-type region 606 (two-dimensional Hall gas 2DHG) is formed under the metal oxide film 604. Will be done.
  • the cap layer 608 formed on the upper side of the metal oxide film 604 is aluminum oxide (AlO x ) having a thickness of 1 nm.
  • the length of the metal oxide film 604, that is, the channel length (gate length) L is 0.6 mm
  • the width of the metal oxide film 604, that is, the channel width (gate width) W is 0.1 mm.
  • the FET 600 has a back gate structure, and further includes a drain electrode 620, a source electrode 622, and a back gate electrode 624.
  • the drain electrode 620 and the source electrode 622 are formed in a region adjacent to the metal oxide film 604 of the STO substrate 602.
  • the drain electrode 620 and the source electrode 622 are, for example, aluminum and can be formed by metal deposition.
  • N-type regions (two-dimensional electron gas 2DEG) 626,628 are formed directly below the drain electrode 620 and the source electrode 622.
  • the back gate electrode 624 is also made of aluminum and can be formed by metal vapor deposition on the back surface side of the STO substrate 602. Since the drain and the source of this device are symmetrical, the names of the drain and the source are only for convenience.
  • FIG. 19 is a diagram showing an I DS- V DS curve (measurement result) of the FET 600 of FIG.
  • FIG. 20 is a diagram showing an I DS- V DS curve (measurement result) of the FET 600 of FIG. Only the range of -7V ⁇ V GS ⁇ -4.5V is plotted. The gate-source voltage V GS is at lower than -4.5V regions, negative resistance is observed. As shown in FIG. 17, a PN junction occurs between the n-type region 626 directly below the drain electrode 620 and the p-type region 606, which is a channel region, and a so-called Esaki diode is generated. Similarly, a PN junction is formed between the n-type region 628 directly below the source electrode 622 and the p-type region 606, which is a channel region, and an Esaki diode is formed.
  • the negative resistance seen in FIG. 20 can be explained by the fact that the FET 600 behaves as a tunnel FET device.
  • Figure 21 (a) ⁇ (c) is a diagram showing the FET600 of I DS -V DS characteristics of FIG. 17 (measurement result).
  • FIG. 22 is a cross-sectional view of the FET 700 according to the sixth embodiment.
  • the FET 700 includes an STO substrate 702, a metal oxide film 704, an n-type region 706, and a cap layer 708.
  • the thickness t M of the metal oxide film 704 is 4 ⁇ , which is thicker than the above-mentioned threshold value t TH , and therefore an n-type region 706 (two-dimensional electron gas 2DEG) is formed under the metal oxide film 704.
  • the cap layer 708 formed on the upper side of the metal oxide film 704 is aluminum oxide (AlO x ) having a thickness of 1 nm.
  • the FET 700 has a back gate structure, and further includes a drain electrode 720, a source electrode 722, and a back gate electrode 724.
  • the drain electrode 720 and the source electrode 722 are formed in a region adjacent to the metal oxide film 704 of the STO substrate 702.
  • the drain electrode 720 and the source electrode 722 are, for example, aluminum and can be formed by metal deposition.
  • an n-type region (two-dimensional electron gas 2DEG) 726,728 is formed. Therefore, the PN junction described in Example 5 does not exist.
  • the back gate electrode 724 is also made of aluminum and can be formed by metal vapor deposition on the back surface side of the STO substrate 702. Since the drain and the source of this device are symmetrical, the names of the drain and the source are only for convenience.
  • Figure 23 (a) ⁇ (c) is a diagram showing the I DS -V DS characteristics of FET700 of FIG. 22 (measurement result). As shown in FIGS. 23 (b) and 23 (c), no tunnel effect is observed. This is consistent with the absence of a PN junction between the drain and channel regions and between the source and channel regions in the FET 700 of FIG.
  • 24 (a) to 24 (d) are diagrams showing the measurement results of the Hall effect of the FET 700 of FIG. 22. Measurements gate-source voltage V GS, i.e. went back gate voltage V BG is changed from 0,2,3,4,6,10,15,20,40,45,50,60V.
  • FIG. 24 (b) is a plot of the characteristics when the back gate voltage V BG is 0, 2, 3, 4, 6, 10 V
  • FIG. 24 (c) is a plot of the characteristics when the back gate voltage V BG is 15, 20, 20.
  • FIG 24 (d) the back gate voltage V BG is a plot when the 50,60V.
  • FIG. 25 (a) is a diagram showing the relationship between the back gate voltage V BG and the Hall resistance R yx
  • FIG. 25 (b) is a diagram showing the relationship between the back gate voltage V BG and the carrier density.
  • FIG. 25 (b) shows.
  • the carrier type is n type.
  • the carrier type changes from n type to p type.
  • FIG. 26 is a diagram showing the back gate voltage dependence of the hole mobility ⁇ Hall of the FET 600 of FIG.
  • VBG backgate voltage
  • the mobility ⁇ Hall of holes which are carriers in the P-type region, and when it is raised from 0V to 200V, the mobility ⁇ Hall increases five times, and the high-speed operation of the transistor increases. You can expect it.
  • FIG. 27 is a band diagram of the FET 600 of FIG.
  • VBG positive backgate voltage
  • the potential to bind holes two-dimensionally distributed to a shallow depth becomes steep, the hole concentration decreases, and the electron correlation weakens, which is a positive backgate. It is considered to be one of the causes that the mobility ⁇ Hall increases according to the voltage VBG.
  • the decrease in interband scattering is also considered to be one of the factors that increase the mobility ⁇ Hall.
  • FIG. 28 is a diagram showing a measurement result of the Hall effect of the FET 600 of FIG. The measurement was performed by changing the back gate voltage VBG from 0 V to 200 V.
  • Figure 29 (a) ⁇ (c) is a diagram showing the dependence of the FET600 the back gate voltage V BG of Fig.
  • FIG. 29 (a) shows the Hall resistance R yx
  • FIG. 29 (b) shows the carrier density.
  • Increasing the backgate voltage VBG increases the mobility ⁇ Hall, but decreases the carrier density.
  • FIG. 29 (c) shows the sheet resistance, and the sheet resistance decreases by applying the gate voltage. This is a behavior different from that of a general transistor.
  • FIG. 30 (a) is a diagram showing the temperature dependence of the FET 600 of FIG. 17, and FIG. 30 (b) is a diagram showing the temperature dependence of the FET 700 of FIG. 22. All FETs 600 and 700 were measured in an environment of 3.5,4,5,10,20,22,25,30,50K.
  • the horizontal axis is the back gate voltage V BG
  • the vertical axis is the drain current I DS .
  • the thickness of the STO substrate is as thick as 500 ⁇ m. Therefore, the voltage range of the gate voltage V BG (that is, the gate-source voltage V GS ) is increased, but by using a thinner substrate or by adopting the front gate structure described in the seventh embodiment, Since the voltage range can be reduced, there is no problem in practical use. Similarly, the voltage range of the drain voltage V D (that is, the drain-source voltage V DS ) can be reduced by shortening the channel length.
  • 31 (a) to 31 (d) are cross-sectional views of FETs 800A to 800D according to Examples 7 to 10.
  • the FETs 800A to 800D commonly include an STO substrate 802, a metal oxide film 804 (or 805), a cap layer 808, a gate electrode 809, a drain electrode 820, and a source electrode 822.
  • the FETs 800A to 800D have a front gate structure, and the gate electrode 809 is formed not on the back surface of the substrate 802 but on the upper surface of the cap layer 808.
  • the cap layer 808 functions as an oxide insulating film, and therefore the FETs 800A to 800E have a MOS (Metal Oxide Semiconductor) structure.
  • MOS Metal Oxide Semiconductor
  • n-type region 823,828 is formed directly under each of the drain electrode 820 and the source electrode 822.
  • the FET 800A of FIG. 31 (a) is a front gate of the FET 600 of FIG. 17, and the thickness of the metal oxide film 804 is thinner than the metal-specific threshold value t TH . Therefore, a p-type region is directly below the metal oxide film 804. 806 is formed.
  • the FET 800B of FIG. 31 (b) is a front gate of the FET 700 of FIG. 22, and the thickness of the metal oxide film 805 is thicker than the metal-specific threshold value t TH. Region 807 is formed.
  • the FETs 800C and 800D shown in FIGS. 31 (c) and 31 (d) are obtained by adding carrier type control electrodes 824 and 825 to the FET 800B shown in FIG. 31 (b).
  • the carrier type control electrodes 824 and 825 are provided to apply an electric potential to the STO substrate from the outside.
  • the carrier type control electrode 824 is formed on the back surface side of the STO substrate 802
  • the carrier type control electrode 825 is formed on the front surface side of the STO substrate 802.
  • VBG back gate voltage
  • a back gate electrode may be provided in the same manner as the MOSFET having a front gate structure.
  • the present invention relates to a semiconductor device.
  • STO semiconductor device 102 STO substrate 104 metal oxide film 106 p-type region 108 cap layer 110, 112 metal film 200
  • STO semiconductor device 202 STO substrate 204 first metal oxide film 206 second metal oxide film 208 cap layer 210 p-type region 212 n-type region 220 metal film 224 metal film 250 region 252 mask 254 region 256 mask 300
  • STO semiconductor device 302 STO substrate 304 first metal oxide film 306 second metal oxide film 308 cap layer 310 p-type region 312 n-type region 400
  • STO semiconductor Device 402 STO substrate 404 1st metal oxide film 406 2nd metal oxide film 408 Cap layer 410 p-type region 412 n-type region 500
  • STO semiconductor device 502 STO substrate 504 1st metal oxide film 506 2nd metal oxide film 508,509 cap Layer 510 p-type region 512 n-type region 600
  • FET 602 STO substrate 604
  • Metal oxide film 606 p-type region 608 Cap layer

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

ＳＴＯ基板１０２に、金属酸化膜１０４が形成される。金属酸化膜１０４は、所定のしきい値ｔＴＨより小さい厚みｔＭを有する。ＳＴＯ基板１０２と金属酸化膜１０４の界面には、ｐ型領域１０６が形成される。

Description

半導体デバイスおよびその製造方法
　本発明は、半導体デバイスに関する。
　トランジスタ、ダイオード、発光ダイオード、光センサや太陽電池などの半導体デバイスは、ｎ型半導体とｐ型半導体との接合を利用して構成される。現在主流のシリコン（Ｓｉ）プロセスでは、Ｓｉ基板（ウェーハ）に不純物をドープし、ｐ型半導体（ｐ型領域）とｎ型半導体（ｎ型領域）を形成する。不純物のドープは、不純物となる原子のビームを半導体基板に打ち込むイオン注入が主流である。
　近年の半導体デバイスの高速化、微細化にともない、浅くかつ高濃度なｎ型およびｐ型領域を形成する技術が求められている。
　現在のイオン注入方法は、高いエネルギーを有するイオンがＳｉ基板に衝突することにより、Ｓｉ基板の結晶を破壊する。破壊された結晶を高温の熱処理によって修復する際に、不純物が深さ方向に拡散することから、低抵抗なｎ型、ｐ型領域の形成には限界がある。また高温の熱処理は、半導体デバイスのコスト削減の妨げとなる。
　近年、高温超伝導材料、強磁性酸化物、強誘電体、高移動度材料などの分野で、酸化物エレクトロニクスが注目されており、その中で、ＳＴＯ（チタン酸ストロンチウム：ＳｒＴｉＯ３）はスタンダード基板として用いられており、さまざまな研究成果が報告されている（非特許文献１～４参照）。ＳＴＯは、ＳｉやＧｅに比べて非常に高い移動度を有することから有用である。
　非特許文献５には、ＳＴＯ基板上に、金属を室温で真空蒸着することにより、ＳＴＯと金属の界面に、非常に薄いｎ型領域（すなわち二次元電子ガス２ＤＥＧ）が形成されることが報告されている。この技術は、高価なイオン注入装置を、安価な真空蒸着装置に置換できること、また高温処理が不要であるといった利点がある。
Mannhart, J. & Schlom, D. G. , Science 327, pp1607-1611 (2010),"Oxide Interfaces-An Opportunity for Electronics" D. Lu et al, Nature Mater. 15, 1255 (2016) D. Ji et al., Nature 570, pp.87-90 (2019) A. Ohtomo & H. Hwang, Nature 427, pp423-426 (2004) P. Lomker et al., Phys. Rev. Mater. 1, 062001(R) (2017).
　しかしながら、現在まで、ＳＴＯ基板上にｐ型領域を形成したという報告はなく、ＳＴＯ基板において、ｐ－ｎ接合を有する半導体デバイスは実現できていない。
　本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的は、ｐ型領域を備えるＳＴＯ半導体デバイスの提供にある。
　本発明のある態様は、ＳＴＯ（ＳｒＴｉＯ３）半導体デバイスに関する。ＳＴＯ半導体デバイスは、ＳＴＯ基板と、ＳＴＯ基板上に形成され、所定のしきい値より小さい厚みを有する第１金属酸化膜と、ＳＴＯ基板と第１金属酸化膜の界面に形成されるｐ型領域と、を備える。
　本発明の別の態様は、ＳＴＯ（ＳｒＴｉＯ３）半導体デバイスの製造方法に関する。この製造方法は、ＳＴＯ基板のｐ型領域を形成すべき部分に、所定のしきい値より小さい厚みを有する第１金属膜を蒸着するステップと、第１金属膜を酸化させ、第１金属膜とＳＴＯ基板の界面に、ｐ型領域を形成するステップと、を備える。
　なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。
　本発明によれば、ＳＴＯ半導体デバイス上にｐ型領域を形成できる。
ＳＴＯ半導体デバイスの構造を示す断面図である。 図２（ａ）、（ｂ）は、ＳＴＯ半導体デバイスの製造方法を示す図である。 図３（ａ）、（ｂ）は、ＳＴＯ半導体基板と金属酸化膜（金属膜）の界面のバンド図である。 図４（ａ）は、製造プロセス中（in-Situ）のＲＨＥＥＤ（反射高エネルギー電子線回折）であり、図４（ｂ）は、サンプルＡ１０の走査型透過電子顕微鏡（ＳＴＥＭ）画像である。 図５（ａ）、（ｂ）は、サンプルＡ２０，Ａ４０，Ａ６０のＸ線光電子分光法（ＸＰＳ）による測定結果を示す図である。 図６（ａ）～（ｅ）は、サンプルＡ１０～Ａ４０のホール効果の測定結果を示す図である。 サンプルＡ１０～Ａ４０のシート抵抗の測定結果を示す図である。 図８（ａ）は、サンプルＡ１０～Ａ４０の移動度μの測定結果を示す図であり、図８（ｂ）は、移動度（左軸）とシートキャリア密度（右軸）の膜厚（ｔＦｅ）依存性の測定結果を示す図である。 図９（ａ）は、サンプルＡ１０における、外部磁場の逆数Ｂ－１と、シート抵抗Ｒｘｘの変化ｄ２Ｒｘｘ／ｄＢ２の関係を示す図であり、図９（ｂ）は、垂直磁場Ｂ//［００１］および面内磁場Ｂ//［１００］を印加したときのスペクトルを示す図である。 代表的な元素Ｍの、仕事関数φおよび金属元素Ｍの酸化物生成エンタルピー変化ΔＨｆをプロットした図である。 図１のＳＴＯ半導体デバイスの等価回路図である。 実施例１に係る半導体デバイスの断面図である。 図１２のＳＴＯ半導体デバイスの製造方法を説明する図である。 実施例２に係る半導体デバイスの断面図である。 実施例３に係るＳＴＯ半導体デバイスの断面図である。 実施例４に係る半導体デバイスの断面図である。 実施例５に係るＦＥＴの断面図である。 図１７のＦＥＴのＩＤＳ－ＶＧＳ曲線（測定結果）を示す図である。 図１７のＦＥＴのＩＤＳ－ＶＤＳ曲線（測定結果）を示す図である。 図１７のＦＥＴのＩＤＳ－ＶＤＳ曲線（測定結果）を示す図である。 図２１（ａ）～（ｃ）は、図１７のＦＥＴのＩＤＳ－ＶＤＳ特性（測定結果）を示す図である。 実施例６に係るＦＥＴの断面図である。 図２３（ａ）～（ｃ）は、図２２のＦＥＴのＩＤＳ－ＶＤＳ特性（測定結果）を示す図である。 図２４（ａ）～（ｄ）は、図２２のＦＥＴのホール効果の測定結果を示す図である。 図２５（ａ）は、バックゲート電圧ＶＢＧとホール抵抗Ｒｙｘの関係を示す図であり、図２５（ｂ）は、バックゲート電圧ＶＢＧとキャリア密度の関係を示す図である。 図１７のＦＥＴの正孔の移動度μＨａｌｌのバックゲート電圧依存性を示す図である。 実施形態に係るＦＥＴのバンド図である。 図１７のＦＥＴのホール効果の測定結果を示す図である。 図２９（ａ）～（ｃ）は、図１７のＦＥＴのバックゲート電圧ＶＢＧの依存性を示す図である。 図３０（ａ）は、図１７のＦＥＴの温度依存性を示す図であり、図３０（ｂ）は、図２２のＦＥＴの温度依存性を示す図である。 図３１（ａ）～（ｄ）は、実施例７～実施例１０に係るＦＥＴの断面図である。
（実施の形態）
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　また各図面における部材の寸法は、理解を容易にするために適宜拡大、縮小して示される。
（ＳＴＯ半導体基板上へのｐ型領域の形成）
　上述のように、ＳＴＯ基板上にｎ型領域を形成した報告はあるが、ｐ型領域を形成するには至っていない。そこではじめに、ｐ型領域を備えるＳＴＯ半導体デバイスの基本構成を説明する。
　図１は、ＳＴＯ半導体デバイス１００の構造を示す断面図である。ＳＴＯ半導体デバイス１００は、ＳＴＯ基板１０２、金属酸化膜１０４、ｐ型領域１０６、キャップ層１０８を備える。金属酸化膜１０４は、ＳＴＯ基板１０２上に形成される。金属酸化膜１０４は、所定のしきい値ｔＴＨより小さい厚みｔＭを有する。ｐ型領域１０６は二次元ホールガス（２ＤＨＧ）であり、金属酸化膜１０４とＳＴＯ基板１０２の界面に形成される。しきい値ｔＴＨについては後述する。
　キャップ層１０８は、デバイスの化学的特性の安定化のために、金属酸化膜１０４上に形成される。たとえばキャップ層１０８は、金属酸化膜１０４と同様に、金属酸化膜とすることができる。キャップ層１０８は、半導体特性を実現するために必須の構成ではないことに留意されたい。
　図２（ａ）、（ｂ）は、ＳＴＯ半導体デバイス１００の製造方法を示す図である。図２（ａ）に示すように、金属元素（ここではＦｅ）を、真空下でＳＴＯ基板１０２上に蒸着することにより金属膜１１０が形成される。さらに金属膜１１０の上に、別の金属元素（ここではＡｌ）を蒸着することにより、金属膜１１２が形成される。
　金属膜１１０に含まれる金属元素（Ｆｅ）が、その高い酸素親和力によって、ＳＴＯ基板１０２から酸素元素を奪い取って酸化することにより、図２（ａ）の金属膜１１０が、図２（ｂ）の金属酸化膜１０４（ＦｅＯｘ）となる。また金属膜１１２に含まれる金属元素（Ａｌ）も酸化して金属酸化膜のキャップ層１０８が形成される。
　以上が、ｐ型領域を有するＳＴＯ半導体デバイス１００の基本構成および製造方法である。続いてｐ型領域が形成される理由を説明する。
　図３（ａ）、（ｂ）は、ＳＴＯ半導体デバイス１００と金属酸化膜１０４（金属膜１１０）の界面のバンド図である。
　図３（ａ）には、酸化プロセスが示される。金属膜１１０内の金属元素が酸化して金属酸化膜１０４に変化する際に、ＳＴＯ基板１０２から酸素Ｏを奪い取る。この酸素の量が増えると、ＳＴＯ基板１０２中の酸素欠損の量が増える。酸素欠損は、電子キャリアを供給するドナーとして働くため、酸素欠損の量を増やすことにより、ＳＴＯ基板１０２と金属酸化膜１０４の界面に、二次元電子ガス（２ＤＥＧ）、すなわちｎ型領域が形成される。非特許文献で報告されるＳＴＯ基板上のｎ型領域は、この酸化プロセスによって形成されている。
　本発明者らは、ＳＴＯ基板１０２と金属膜１１０の界面における電荷移動に関して、酸化プロセスとは別のプロセス（以下、接合プロセスと称する）が生じていることに着目した。
　図３（ｂ）に示すようにＳＴＯ（（００１）面）と金属Ｍを接合すると、金属ＭからＳＴＯに正孔ｈ＋が供給される。また金属ＭとＳＴＯの仕事関数φの差から、伝導バンドＣＢと価電子バンドＶＢが曲げられる。図３（ｂ）の接合プロセスは、図３（ａ）の酸化プロセスに先立って生じている。図３（ａ）の金属Ｍの酸化プロセスを無視すれば、ＳＴＯには、接合プロセスによって、二次元ホールガス（２ＤＨＧ）、すなわちｐ型領域が形成されるはずである。
　本発明者らは、図３（ｂ）の接合プロセスは、金属Ｍの膜厚ｔＭには依存しない一方、図３（ａ）の酸化プロセスは金属Ｍの膜厚ｔＭに依存することに着目し、したがって膜厚ｔＭが大きい領域では、酸化プロセスが支配的となり、ｎ型領域が形成され、膜厚ｔＭを小さくすれば、接合プロセスが支配的となり、ｐ型領域が形成されることを認識するに至った。つまり、２つのプロセスのいずれかが支配的となるかは、金属膜１１０の膜厚ｔＭに応じて決まるものであり、ｐ型とｎ型の境界となるしきい値ｔＴＨが存在すると言える。図１のＳＴＯ半導体デバイス１００は、金属膜１１０（金属酸化膜１０４）の膜厚ｔＭをしきい値ｔＴＨより小さくすることで、ｐ型領域を形成することができている。
　膜厚ｔＭの依存性に関する実験結果を説明する。ＳＴＯ基板１０２の（００１）面上に、厚みｔＦｅのＦｅの金属膜１１０を蒸着し、その上に厚み１ｎｍのＡｌの金属膜１１２を蒸着した。蒸着温度はＴＳ＝５０℃、背景圧力は略１０－８Ｐａである。実験では、金属膜１１０の厚みｔＦｅが、０．１，０．１５，０．２，０．３，０．４，０．６ｎｍである６個のサンプルＡ１０～Ａ６０を作製し、その特性を評価した。上述のように金属膜１１０および金属膜１１２は酸化して金属酸化膜１０４、キャップ層１０８となる。
　図４（ａ）は、製造プロセス中（in-Situ）のＲＨＥＥＤ（反射高エネルギー電子線回折）であり、図４（ｂ）は、サンプルＡ１０の走査型透過電子顕微鏡（ＳＴＥＭ）画像である。ＳＴＯ表面は原子レベルで平坦である。
　図５（ａ）、（ｂ）は、サンプルＡ２０，Ａ４０，Ａ６０のＸ線光電子分光法（ＸＰＳ）による測定結果を示す図である。図５（ａ）はＦｅの状態を、図５（ｂ）はＡｌの状態を示している。ｔＦｅ≦０．４ｎｍのサンプルでは、ＦｅとＡｌは酸化されてアモルファスとなっていることがわかる。金属酸化膜１０４およびキャップ層１０８中において、Ｆｅ３＋とＡｌ３＋となっている。
　図６（ａ）～（ｅ）は、サンプルＡ１０～Ａ４０のホール効果の測定結果を示す図である。横軸は印加した磁界を、縦軸はホール抵抗Ｒｘｙを示す。サンプルＡ１０，Ａ１５，Ａ２０では、ホール抵抗Ｒｘｙは右肩上がりの直線を示しており、ｐ型半導体が形成できていることが裏付けられる。サンプルＡ３０では、ホール抵抗Ｒｘｙは右肩下がりであり、また非線形性を示している。これは、ｐ型とｎ型が混在していることを示す。サンプルＡ４０では、ホール抵抗Ｒｘｙは右肩下がりの直線であり、ｎ型であることを示す。図６（ａ）～（ｅ）から、金属酸化膜１０４の膜厚ｔＦｅに応じて、ＳＴＯ基板１０２内のキャリアタイプを、ｐ型とｎ型で選択的に制御できることがわかる。この例では、０．３ｎｍをしきい値ｔＴＨとして、ｔＦｅ＜ｔＴＨとすることでｐ型領域を、ｔＦｅ＞ｔＴＨとすることでｎ型領域が形成されることが分かる。なおこのしきい値ｔＴＨは、元素の種類や蒸着の条件に応じて決まることに留意されたい。
　図７は、サンプルＡ１０～Ａ４０のシート抵抗の測定結果を示す図である。ｐ型領域が形成されるサンプルＡ１０，Ａ１５，Ａ２０、あるいはｎ型領域が形成されるサンプルＡ４０では、概ね似たようなシート抵抗が得られており、ｐ型領域とｎ型領域が混在するサンプルＡ３０では、シート抵抗が大きくなっている。
　図８（ａ）は、サンプルＡ１０～Ａ４０の移動度μの測定結果を示す図である。実験結果から、ｔＦｅ＝０．１ｎｍのサンプルＡ１０では、２Ｋの低温状態において、２４０００ｃｍ２／Ｖｓもの非常に大きな正孔の移動度μが実現できていることが分かる。
　図８（ｂ）は、移動度（左軸）とシートキャリア密度（右軸）の膜厚（ｔＦｅ）依存性の測定結果を示す図である。ｔＦｅ≦０．２ｎｍにおいてｐ型の、ｔＦｅ≧０．４ｎｍにおいてｎ型の特性が得られており、したがって上述のしきい値ｔＴＨは０．２ｎｍと０．４ｎｍの間に存在すると言える。
　図９（ａ）は、サンプルＡ１０における、外部磁場の逆数Ｂ－１と、シート抵抗Ｒｘｘの変化ｄ２Ｒｘｘ／ｄＢ２の関係を示す図である。図９（ｂ）は、垂直磁場Ｂ//［００１］および面内磁場Ｂ//［１００］を印加したときのスペクトルを示す図である。［００１］方向、すなわちＳＴＯ基板の表面と垂直方向の磁場Ｂ//［００１］を印加した場合のみ、Ｓｈｕｂｎｉｋｏｖ－ｄｅ　Ｈａａｓ振動が観測され、［１００］方向、すなわちＳＴＯ基板の面内方向に磁場Ｂ//［１００］を印加した場合にはこの振動は観測されなかった。この測定結果は、正孔はＳＴＯ基板の二次元系に閉じ込められていること、すなわち２ＤＨＧが形成されていることを裏付ける。
　続いて、図１のＳＴＯ半導体デバイス１００を作製するための条件を説明する。これらの条件のいくつかは、ＳＴＯ半導体デバイス１００の製造方法や用途などによっては、必ずしも必須とは限らないことに留意されたい。
（第１条件）
　ｐ型領域を有するＳＴＯ半導体デバイス１００を、真空蒸着で作製する際には、真空蒸着の温度は３００℃以下とすることが望ましい。これは蒸着時に、ＳＴＯの酸素が真空中に放出し、酸素欠損が発生するのを抑制するためである。真空蒸着は室温３０℃でも可能であるから、この条件は容易に満たすことができる。
（第２条件）
　金属酸化膜１０４の金属元素Ｍの選択に関しては、第２条件および後述の第３条件を考慮して決めることができる。
　図３（ｂ）に示すように、金属ＭとＳＴＯの接合において、バンドを曲げて、ＳＴＯにホールを供給するためには、金属Ｍの仕事関数φが、ＳＴＯのそれφＳＴＯ（３．９Ｖ）よりも十分に高いことが要求される。さらに酸化プロセスによって金属Ｍが酸化した後も、このバンドの曲がりは維持される必要があるから、酸化物ＭＯｘの仕事関数も、ＳＴＯの仕事関数φＳＴＯ＝３．９Ｖよりも十分に高いことが要求される。
（第３条件）
　図２に示すように、ＳＴＯ基板１０２上に金属Ｍを含む金属膜１１０を蒸着した後、金属Ｍを酸化させて絶縁化する必要がある。金属Ｍを、図３（ａ）の酸化プロセスによって酸化物ＭＯｘに変化させるためには、金属元素Ｍの酸化物生成エンタルピー変化ΔＨｆの絶対値が、ＳＴＯの酸素欠損形成エネルギー（４．８ｅＶ／酸素欠損）より大きいことが求められる。一方で、金属Ｍの酸化物生成エンタルピー変化ΔＨｆの絶対値が大き過ぎると、金属ＭがＳＴＯ中に大量の酸素欠損を発生させ、多くの電子キャリアを生成してしまいｐ型伝導の実現を妨げる。この観点から、金属元素Ｍは、その酸化物生成エンタルピー変化ΔＨｆが－８ｅＶ／Ｏ２～－４．８ｅＶ／Ｏ２の元素を選ぶとよい。
　図１０は、代表的な元素Ｍの、仕事関数φおよび金属元素Ｍの酸化物生成エンタルピー変化ΔＨｆをプロットした図である。第２条件および第３条件を考慮すると、実線（i）に含まれる金属元素Ｍを用いるとよい。具体的には、Ｆｅの他に、Ｗ（タングステン），Ｍｏ（モリブデン）、Ｖ（バナジウム）、Ｍｎ（マンガン）、Ｃｒ（クロム）、Ｎｂ（ニオブ）などを用いてもよい。
（第４条件）
　図１１は、図１のＳＴＯ半導体デバイス１００の等価回路図である。ＳＴＯ半導体デバイス１００を２端子デバイスとみなすとき、２端子デバイスは、金属酸化膜１０４とｐ型領域１０６の並列接続回路として表される。ここで金属酸化膜１０４の抵抗値ＲＭが小さすぎると、ｐ型領域１０６がバイパスされ、半導体デバイスとしての特性が見えなくなる。したがって金属酸化膜１０４の抵抗値ＲＭは、ｐ型領域１０６の抵抗値ＲＳよりも十分に高いことが求められる。
　ｐ型領域１０６のシート抵抗は、～１０Ω／□のオーダーであるから、金属酸化膜１０４のシート抵抗は、ｐ型領域１０６のシート抵抗の１０倍より大きいことが望ましく、１００Ω／□以上となる金属Ｍを選ぶとよい。
　なお実際の半導体デバイスは、図１１のような２端子デバイスではなく、ｐ－ｎ接合を含むより複雑な構成を有しており、半導体デバイスの構成によっては、第４条件が緩和される場合もある。
　上述のサンプルで用いたＦｅは、第１条件～第４条件をすべて満たしている。
　実用上は、ｐ領域とｎ領域の両方をＳＴＯ基板上に形成する必要がある。以下、ｐ領域とｎ領域を備える半導体デバイスの実施例を説明する。
（実施例１）
　図１２は、実施例１に係る半導体デバイス２００の断面図である。半導体デバイス２００は、ＳＴＯ基板２０２、第１金属酸化膜２０４、第２金属酸化膜２０６、キャップ層２０８、ｐ型領域２１０、ｎ型領域２１２を備える。
　第１金属酸化膜２０４は、ＳＴＯ基板２０２上に形成され、所定のしきい値ｔＴＨより小さい厚みｔＭ１（＜ｔＴＨ）有する。したがって、ＳＴＯ基板２０２と第１金属酸化膜２０４の界面にはｐ型領域２１０が形成される。なおしきい値ｔＴＨは第１金属酸化膜２０４の構成する金属元素に固有のものである。
　第２金属酸化膜２０６は、ＳＴＯ基板２０２上に、第１金属酸化膜２０４と隣接して形成される。第２金属酸化膜２０６は第１金属酸化膜２０４およびしきい値ｔＴＨより大きな厚みｔＭ２を有する（ｔＭ２＞ｔＴＨ）。したがって、ＳＴＯ基板２０２と第２金属酸化膜２０６の界面には、ｎ型領域２１２が形成される。
　キャップ層２０８は、第１金属酸化膜２０４および第２金属酸化膜２０６を覆うように構成される。
　実施例１では、第１金属酸化膜２０４と第２金属酸化膜２０６は同じ金属元素を含み、膜厚ｔを制御することにより、ｐ型領域２１０とｎ型領域２１２を選択的に形成することができる。
　図１３は、図１２のＳＴＯ半導体デバイス２００の製造方法を説明する図である。たとえばＳＴＯ基板２０２上の第１金属酸化膜２０４と第２金属酸化膜２０６を含む領域２５０が開口されたマスク２５２を用いて、第１の膜厚ｔＭ１の金属元素を蒸着し、金属膜２２０を形成する。続いて、第２金属酸化膜２０６を含む領域２５４のみが開口されたマスク２５６を用いて、厚さΔｔ＝ｔＭ２－ｔＭ１の金属元素を蒸着し、金属膜２２４を形成してもよい。
　当業者によれば、ＳＴＯ半導体デバイス２００の製造方法が図１３のそれに限定されないことが理解される。たとえば、第１金属酸化膜２０４を含む領域のみが開口されたマスクを用いて、第１の膜厚ｔＭ１の金属元素を蒸着し、第２金属酸化膜２０６を含む領域のみが開口されたマスクを用いて、厚さｔＭ２の金属元素を蒸着してもよい。
（実施例２）
　図１４は、実施例２に係る半導体デバイス３００の断面図である。ＳＴＯ半導体デバイス３００は、ＳＴＯ基板３０２、第１金属酸化膜３０４、第２金属酸化膜３０６、キャップ層３０８、ｐ型領域３１０、ｎ型領域３１２を備える。
　第１金属酸化膜３０４および第２金属酸化膜３０６は、同じ金属元素を含む。第１金属酸化膜３０４は、しきい値ｔＴＨより小さい厚みｔＭ１を有しており、したがって第１金属酸化膜３０４とＳＴＯ基板３０２の界面には、ｐ型領域３１０が形成される。
　第２金属酸化膜３０６は、第１金属酸化膜３０４と同じ金属元素を有し、同じ厚みｔＭ２＝ｔＭ１を有しているが、第２金属酸化膜３０６は、第１金属酸化膜３０４より多くの酸素を含んでいる。第２金属酸化膜３０６に含まれる酸素は、ＳＴＯ基板３０２から供給されたものであり、ＳＴＯ基板３０２の第２金属酸化膜３０６とオーバーラップする領域には、より多くの酸素欠損が生じることとなり、ｎ型領域３１２が形成される。
　図１４のＳＴＯ半導体デバイス３００の製造方法を説明する。
　第１の製造方法では、はじめに、第１金属酸化膜３０４および第２金属酸化膜３０６に対応する部分に、膜厚が一定の金属膜を形成する。この状態では、この金属膜とＳＴＯ基板３０２の界面には、ｐ型領域が形成される。続いて、ｎ型領域３１２に対応する領域のみを、レーザ照射などによって選択的に加熱し、金属膜のｎ型領域３１２に対応する部分の酸化を選択的に促進させる。これにより、加熱された部分がｎ型領域に変化する一方、加熱されなかった部分はｐ型を維持する。
　第２の製造方法では、はじめに第２金属酸化膜３０６に対応する部分に、膜厚がｔＭ２となるように金属膜を形成する。この状態で加熱し、酸化を促進することで、ｎ型領域３１２が形成される。続いて、室温で真空蒸着によって、第１金属酸化膜３０４に対応する部分に、膜厚がｔＭ１となるように金属膜を形成する。これによりこの金属膜とＳＴＯ基板３０２の界面に、ｐ型領域が形成される。
（実施例３）
　図１５は、実施例３に係るＳＴＯ半導体デバイス４００の断面図である。実施例１、２では、第１金属酸化膜と第２金属酸化膜が同一の金属元素を含んだが、その限りでない。
　ＳＴＯ半導体デバイス４００は、ＳＴＯ基板４０２、第１金属酸化膜４０４、第２金属酸化膜４０６、キャップ層４０８、ｐ型領域４１０、ｎ型領域４１２を備える。
　第１金属酸化膜４０４は、第１金属元素を含み、第２金属酸化膜４０６は第１金属元素とは異なる第２金属元素を含む。第１金属酸化膜４０４は、第１金属元素に固有のしきい値ｔＴＨ１より小さい厚みｔＭ１を有しており、したがって第１金属酸化膜４０４とＳＴＯ基板４０２の界面には、ｐ型領域４１０が形成される。
　第２金属酸化膜４０６は、第２金属元素に固有のしきい値ｔＴＨ２より大きい厚みｔＭ２を有しており、したがって第２金属酸化膜４０６とＳＴＯ基板４０２の界面には、ｎ型領域４１２が形成される。実施例３では、ｔＭ１とｔＭ２の大小関係は、金属の種類に応じて定まることとなる。
（実施例４）
　実施例１～３では、第１金属酸化膜と第２金属膜がＳＴＯ基板の同一面に形成され、したがってｐ型領域とｎ型領域が横方向に接合されたが、その限りでない。図１６は、実施例４に係る半導体デバイス５００の断面図である。この半導体デバイス５００において、第１金属酸化膜５０４と第２金属酸化膜５０６は、ＳＴＯ基板５０２の異なる面に形成される。第１金属酸化膜５０４の上にはキャップ層５０８が、第２金属酸化膜５０６の上にはキャップ層５０９が形成される。そして、ｐ型領域５１０とｎ型領域５１２は縦方向に接合される。
　以上がＳＴＯ半導体デバイスの実施例である。当業者によれば、ｐ型領域とｎ型領域を組み合わせることにより、トランジスタ、ダイオード、発光ダイオード、光センサや太陽電池などさまざまなデバイスを構成しうることが理解され、本発明の適用は、特定の用途に限定されるものではない。
　最後にＳＴＯ半導体デバイスの利点をまとめると、第１に、真空蒸着により製造できるため、低コスト化や大面積化が容易である。
　第２に、高温工程が不要であるため、プラスチック基板などを用いてフレキシブルデバイスやフレキシブル回路を作製することも可能である。
　第３に、同一のＳＴＯ基板上に、複数のトランジスタやダイオードなどを形成し、さらにそれらを接続する配線を、真空蒸着によって形成することが可能である。この場合、すべての工程を真空蒸着のみで行うことが可能となる。
　第４に、非常に薄く、また電気伝導が良好なｐ型領域とｎ型領域を形成できるため、将来のより微細なデバイスへの適用が期待できる。
（電界効果トランジスタ）
　上述の半導体デバイスの実証のために、ＦＥＴ（電界効果トランジスタ）を作成し、その特性を評価した。
（実施例５）
　図１７は、実施例５に係るＦＥＴ６００の断面図である。このＦＥＴ６００の基本構造は上述した通りであり、ＳＴＯ基板６０２、金属酸化膜６０４、ｐ型領域６０６、キャップ層６０８を備える。原理実証を目的としているため、ＳＴＯ基板６０２は入手が容易な厚み５００μｍの基板を用いた。
　金属酸化膜６０４の厚みｔＭは、０．７５Åであり、上述のしきい値ｔＴＨより薄く、したがって金属酸化膜６０４の下側には、ｐ型領域６０６（二次元ホールガス２ＤＨＧ）が形成される。金属酸化膜６０４の上側に形成されるキャップ層６０８は、厚さ１ｎｍの酸化アルミニウム（ＡｌＯｘ）である。金属酸化膜６０４の長さ、すなわちチャンネル長（ゲート長）Ｌは０．６ｍｍ、金属酸化膜６０４の幅すなわちチャンネル幅（ゲート幅）Ｗは０．１ｍｍである。
　ＦＥＴ６００は、バックゲート構造を有しており、ドレイン電極６２０、ソース電極６２２、バックゲート電極６２４をさらに備える。ドレイン電極６２０とソース電極６２２は、ＳＴＯ基板６０２の金属酸化膜６０４と隣接する領域に形成される。ドレイン電極６２０とソース電極６２２はたとえばアルミニウムであり、金属蒸着により形成することができる。ドレイン電極６２０とソース電極６２２の直下には、ｎ型領域（二次元電子ガス２ＤＥＧ）６２６，６２８が形成される。
　バックゲート電極６２４もアルミニウムであり、ＳＴＯ基板６０２の裏面側に金属蒸着によって形成することができる。なおこのデバイスは、ドレインとソースが対称であるため、ドレイン、ソースの名称は便宜的なものに過ぎない。
　図１８は、図１７のＦＥＴ６００のＩＤＳ－ＶＧＳ曲線（測定結果）を示す図である。測定は３．５Ｋという極低温で、ソース電圧ＶＳを基準電位０Ｖとして、ＶＤＳ（＝ＶＤ－ＶＳ）＝０．５Ｖの条件で行った。この条件下でのしきい値ＶＴＨは－７Ｖであり、ノーマリオンの特性が得られている。この曲線は、ヒステリシス特性を示しており、サブスレッショルドスイング値（Ｓ値）は、２０．０ｍＶ／ｄｅｃおよび３８．１ｍＶ／ｄｅｃであり、またオン・オフ比ＩＯＮ／ＩＯＦＦは１０８であり、室温の最新のＭＯＳＦＥＴと遜色ない特性が得られていることがわかる。
　図１９は、図１７のＦＥＴ６００のＩＤＳ－ＶＤＳ曲線（測定結果）を示す図である。ゲート電圧ＶＧＳ（＝ＶＢＧ－ＶＳ）が、６０，４０，２０，１５，１０，５，１，－１，－５，－１０ＶのときのＩＶ特性がプロットされており、左側の縦軸はリニアスケール、右側の縦軸はログスケールである。基本的には、ゲート電圧ＶＧＳを大きくするほど、ドレイン電流ＩＤＳは増加する傾向が見られる。
　図２０は、図１７のＦＥＴ６００のＩＤＳ－ＶＤＳ曲線（測定結果）を示す図である。－７Ｖ＜ＶＧＳ＜－４．５Ｖの範囲のみをプロットしたものである。ゲートソース間電圧ＶＧＳが－４．５Ｖより低い領域では、負性抵抗が観測される。図１７に示すように、ドレイン電極６２０の直下のｎ型領域６２６と、チャンネル領域であるｐ型領域６０６の間にＰＮ接合が生じ、いわゆる江崎ダイオードが生成される。同様にソース電極６２２の直下のｎ型領域６２８と、チャンネル領域であるｐ型領域６０６の間にＰＮ接合が生じ、江崎ダイオードが形成される。図２０に見られる負性抵抗は、ＦＥＴ６００がトンネルＦＥＴデバイスとして振る舞うことから説明できる。
　図２１（ａ）～（ｃ）は、図１７のＦＥＴ６００のＩＤＳ－ＶＤＳ特性（測定結果）を示す図である。図２１（ｃ）は、ＶＧＳ＝－５．２Ｖの特性がプロットされており、逆バイアスにおける明確なトンネル効果が見られる。
（実施例６）
　図２２は、実施例６に係るＦＥＴ７００の断面図である。このＦＥＴ７００は、ＳＴＯ基板７０２、金属酸化膜７０４、ｎ型領域７０６、キャップ層７０８を備える。ＳＴＯ基板７０２は入手が容易な厚み５００μｍの基板を用いた。
　金属酸化膜７０４の厚みｔＭは４Åであり、上述のしきい値ｔＴＨより厚く、したがって金属酸化膜７０４の下側には、ｎ型領域７０６（二次元電子ガス２ＤＥＧ）が形成される。金属酸化膜７０４の上側に形成されるキャップ層７０８は、厚さ１ｎｍの酸化アルミニウム（ＡｌＯｘ）である。
　ＦＥＴ７００は、バックゲート構造を有しており、ドレイン電極７２０、ソース電極７２２、バックゲート電極７２４をさらに備える。ドレイン電極７２０とソース電極７２２は、ＳＴＯ基板７０２の金属酸化膜７０４と隣接する領域に形成される。ドレイン電極７２０とソース電極７２２はたとえばアルミニウムであり、金属蒸着により形成することができる。ドレイン電極７２０とソース電極７２２の直下には、ｎ型領域（二次元電子ガス２ＤＥＧ）７２６，７２８が形成される。したがって、実施例５で説明したＰＮ接合は存在しない。
　バックゲート電極７２４もアルミニウムであり、ＳＴＯ基板７０２の裏面側に金属蒸着によって形成することができる。なおこのデバイスは、ドレインとソースが対称であるため、ドレイン、ソースの名称は便宜的なものに過ぎない。
　図２３（ａ）～（ｃ）は、図２２のＦＥＴ７００のＩＤＳ－ＶＤＳ特性（測定結果）を示す図である。図２３（ｂ）、（ｃ）に示すように、トンネル効果は見られない。これは、図２２のＦＥＴ７００では、ドレインとチャンネル領域間、ソースとチャンネル領域間に、ＰＮ接合が存在しないことと整合する。
　続いて、実施例６に係るＦＥＴ７００のキャリアタイプの制御について説明する。
　図２４（ａ）～（ｄ）は、図２２のＦＥＴ７００のホール効果の測定結果を示す図である。測定は、ゲートソース間電圧ＶＧＳ、すなわちバックゲート電圧ＶＢＧを０，２，３，４，６，１０，１５，２０，４０，４５，５０，６０Ｖと変化させて行った。
　図２４（ｂ）は、バックゲート電圧ＶＢＧが０，２，３，４，６，１０Ｖのときの特性のプロットであり、図２４（ｃ）は、バックゲート電圧ＶＢＧが１５，２０，４０，４５Ｖのときのプロットであり、図２４（ｄ）は、バックゲート電圧ＶＢＧが５０，６０Ｖのときのプロットである。
　図２５（ａ）は、バックゲート電圧ＶＢＧとホール抵抗Ｒｙｘの関係を示す図であり、図２５（ｂ）は、バックゲート電圧ＶＢＧとキャリア密度の関係を示す図である。
　上述のように、金属酸化膜７０４の厚みｔＭがしきい値ｔＴＨより厚い場合、金属酸化膜７０４の直下には、ｎ型領域が形成されることが分かっており、図２５（ｂ）に示すように、バックゲート電圧ＶＢＧが０～１０Ｖの範囲では、キャリアタイプはｎ型となっている。ところが、バックゲート電圧ＶＢＧをさらに上昇させたところ、バックゲート電圧ＶＢＧが５０Ｖを超えると、キャリアタイプがｎ型からｐ型に変化する。
　つまり、従来では、金属酸化膜７０４が厚い場合、ｎ型領域しか形成することしかできなかったが、高いバックゲート電圧ＶＢＧを印加することにより、金属酸化膜７０４の直下にｐ型領域を形成することができるようになるという知見が得られている。
　続いて、実施例５に戻り、図１７のＦＥＴ６００のホール効果の測定結果を説明する。図２６は、図１７のＦＥＴ６００の正孔の移動度μＨａｌｌのバックゲート電圧依存性を示す図である。バックゲート電圧ＶＢＧを高くするほど、Ｐ型領域のキャリアである正孔の移動度μＨａｌｌが上昇し、０Ｖから２００Ｖまで上昇させると、移動度μＨａｌｌは５倍となり、トランジスタの高速動作が期待できる。
　図２７は、図１７のＦＥＴ６００のバンド図である。正のバックゲート電圧ＶＢＧを与えると、浅い深さに二次元に分布する正孔を束縛するポテンシャルが急峻になり、正孔濃度が減少し、電子相関が弱くなることが、正のバックゲート電圧ＶＢＧに応じて移動度μＨａｌｌが高くなる原因のひとつと考えられる。また量子準位の数が減少するので、バンド間散乱が減少することも、移動度μＨａｌｌが高くなる要因のひとつと考えられる。
　図２８は、図１７のＦＥＴ６００のホール効果の測定結果を示す図である。測定はバックゲート電圧ＶＢＧを０Ｖから２００Ｖまで変化させて行った。
　図２９（ａ）～（ｃ）は、図１７のＦＥＴ６００のバックゲート電圧ＶＢＧの依存性を示す図である。図２９（ａ）は、ホール抵抗Ｒｙｘを、図２９（ｂ）は、キャリア密度を示す。バックゲート電圧ＶＢＧを増加させると移動度μＨａｌｌが増加する反面、キャリア密度は低下する。
　図２９（ｃ）はシート抵抗を示し、ゲート電圧の印加により、シート抵抗は減少する。これは一般的なトランジスタとは異なる振る舞いである。
　続いて、実施例５および実施例６に係るＦＥＴ６００，７００の温度依存性を説明する。図３０（ａ）は、図１７のＦＥＴ６００の温度依存性を示す図であり、図３０（ｂ）は、図２２のＦＥＴ７００の温度依存性を示す図である。いずれのＦＥＴ６００，７００についても、３．５，４，５，１０，２０，２２，２５，３０，５０Ｋの環境で測定した。横軸はバックゲート電圧ＶＢＧ、縦軸はドレイン電流ＩＤＳである。
　実施例５，６では、バックゲート構造である上に、ＳＴＯ基板の厚みが５００μｍと厚い。そのために、ゲート電圧ＶＢＧ（すなわちゲートソース間電圧ＶＧＳ）の電圧レンジが大きくなっているが、より薄い基板を用いることにより、あるいは実施例７で説明するフロントゲート構造を採用することで、電圧レンジは小さくすることができため、実用上、問題となることはない。同様に、ドレイン電圧ＶＤ（すなわちドレインソース間電圧ＶＤＳ）の電圧レンジについても、チャンネル長を短くすることで、小さくすることができる。
（実施例７）
　図３１（ａ）～（ｄ）は、実施例７～実施例１０に係るＦＥＴ８００Ａ～ＦＥＴ８００Ｄの断面図である。ＦＥＴ８００Ａ～８００Ｄは、ＳＴＯ基板８０２、金属酸化膜８０４（または８０５）、キャップ層８０８、ゲート電極８０９、ドレイン電極８２０、ソース電極８２２を共通して備える。ＦＥＴ８００Ａ～８００Ｄはフロントゲート構造を有しており、ゲート電極８０９は、基板８０２の裏面ではなく、キャップ層８０８の上面に形成される。このキャップ層８０８は酸化絶縁膜として機能し、したがってこのＦＥＴ８００Ａ～８００Ｅは、ＭＯＳ（Metal Oxide Semiconductor）構造を有している。
　またドレイン電極８２０、ソース電極８２２それぞれの直下には、ｎ型領域８２６，８２８が形成される。
　図３１（ａ）のＦＥＴ８００Ａは、図１７のＦＥＴ６００をフロントゲート化したものであり、金属酸化膜８０４の厚みは、金属固有のしきい値ｔＴＨより薄く、したがってその直下には、ｐ型領域８０６が形成される。
　図３１（ｂ）のＦＥＴ８００Ｂは、図２２のＦＥＴ７００をフロントゲート化したものであり、金属酸化膜８０５の厚みは、、金属固有のしきい値ｔＴＨより厚く、したがってその直下には、ｎ型領域８０７が形成される。
　図３１（ｃ）、（ｄ）のＦＥＴ８００Ｃ、８００Ｄは、図３１（ｂ）のＦＥＴ８００Ｂに、キャリアタイプ制御電極８２４、８２５を追加したものである。キャリアタイプ制御電極８２４，８２５は、ＳＴＯ基板に外部から電位を印加するために設けられる。図３１（ｃ）では、キャリアタイプ制御電極８２４は、ＳＴＯ基板８０２の裏面側に形成され、図３１（ｄ）では、キャリアタイプ制御電極８２５は、ＳＴＯ基板８０２の表面側に形成される。実施例６で説明したように、バックゲート電圧ＶＢＧすなわち基板電位を大きくすることで、ゲート直下のチャンネルのキャリアタイプを、ｎ型とｐ型とで切りかえることが可能となる。
　なお、図３１（ａ）、（ｂ）のＦＥＴ８００Ａ，８００Ｂのフロントゲート構造のＦＥＴにおいても、キャリアタイプを制御する目的ではなく、基板電位を電源電圧あるいは接地電圧に固定するために、一般的なフロントゲート構造のＭＯＳＦＥＴと同様にバックゲート電極を設けてもよい。
　実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
　本発明は、半導体デバイスに関する。
　１００　ＳＴＯ半導体デバイス
　１０２　ＳＴＯ基板
　１０４　金属酸化膜
　１０６　ｐ型領域
　１０８　キャップ層
　１１０，１１２　金属膜
　２００　ＳＴＯ半導体デバイス
　２０２　ＳＴＯ基板
　２０４　第１金属酸化膜
　２０６　第２金属酸化膜
　２０８　キャップ層
　２１０　ｐ型領域
　２１２　ｎ型領域
　２２０　金属膜
　２２４　金属膜
　２５０　領域
　２５２　マスク
　２５４　領域
　２５６　マスク
　３００　ＳＴＯ半導体デバイス
　３０２　ＳＴＯ基板
　３０４　第１金属酸化膜
　３０６　第２金属酸化膜
　３０８　キャップ層
　３１０　ｐ型領域
　３１２　ｎ型領域
　４００　ＳＴＯ半導体デバイス
　４０２　ＳＴＯ基板
　４０４　第１金属酸化膜
　４０６　第２金属酸化膜
　４０８　キャップ層
　４１０　ｐ型領域
　４１２　ｎ型領域
　５００　ＳＴＯ半導体デバイス
　５０２　ＳＴＯ基板
　５０４　第１金属酸化膜
　５０６　第２金属酸化膜
　５０８，５０９　キャップ層
　５１０　ｐ型領域
　５１２　ｎ型領域
　６００　ＦＥＴ
　６０２　ＳＴＯ基板
　６０４　金属酸化膜
　６０６　ｐ型領域
　６０８　キャップ層
　６２０　ドレイン電極
　６２２　ソース電極
　６２４　バックゲート電極
　６２６　ｎ型領域
　６２８　ｎ型領域
　７００　ＦＥＴ
　７０２　ＳＴＯ基板
　７０４　金属酸化膜
　７０６　ｎ型領域
　７０８　キャップ層
　７２０　ドレイン電極
　７２２　ソース電極
　７２４　バックゲート電極
　８００Ａ　ＦＥＴ
　８００Ｂ　ＦＥＴ
　８００Ｃ　ＦＥＴ
　８００Ｄ　ＦＥＴ
　８０２　ＳＴＯ基板
　８０４　金属酸化膜
　８０５　金属酸化膜
　８０６　ｐ型領域
　８０７　ｎ型領域
　８０８　キャップ層
　８０９　ゲート電極
　８２０　ドレイン電極
　８２２　ソース電極
　８２４，８２５　キャリアタイプ制御電極
　８２６，８２８　ｎ型領域

Claims (14)

  1. 　ＳＴＯ（ＳｒＴｉＯ３）基板と、
    　前記ＳＴＯ基板上に形成され、所定のしきい値より小さい厚みを有する第１金属酸化膜と、
    　前記ＳＴＯ基板と前記第１金属酸化膜の界面に形成されるｐ型領域と、
    　を備えることを特徴とするＳＴＯ半導体デバイス。
  2. 　前記第１金属酸化膜に含まれる金属元素Ｍは、前記金属元素Ｍとその酸化物ＭＯｘの仕事関数が、３．９ｅＶより高いことを特徴とする請求項１に記載のＳＴＯ半導体デバイス。
  3. 　前記第１金属酸化膜に含まれる金属元素Ｍの酸化物生成エンタルピー変化ΔＨｆが－８ｅＶ／Ｏ２～－４．８ｅＶ／Ｏ２の範囲に含まれることを特徴とする請求項１または２に記載のＳＴＯ半導体デバイス。
  4. 　前記金属元素ＭはＦｅであり、前記しきい値は０．３ｎｍであることを特徴とする請求項３に記載のＳＴＯ半導体デバイス。
  5. 　前記ｐ型領域を挟むように、前記ＳＴＯ基板の表面に形成されるドレイン電極およびソース電極をさらに備えることを特徴とする請求項１から４のいずれかに記載のＳＴＯ半導体デバイス。
  6. 　前記ＳＴＯ基板上に形成され、前記しきい値より大きい厚みを有し、前記第１金属酸化膜と同じ金属元素を含む第２金属酸化膜と、
    　前記ＳＴＯ基板と前記第２金属酸化膜の界面に形成されるｎ型領域と、
    　をさらに備えることを特徴とする請求項１から５のいずれかに記載のＳＴＯ半導体デバイス。
  7. 　前記ＳＴＯ基板上に形成され、前記第１金属酸化膜と同じ金属元素を含み、前記第１金属酸化膜と同じ厚みを有する第２金属酸化膜と、
    　前記ＳＴＯ基板と前記第２金属酸化膜の界面に形成されるｎ型領域と、
    　をさらに備え、
    　前記第２金属酸化膜は、前記第１金属酸化膜よりも多く酸素を含むことを特徴とする請求項１から６のいずれかに記載のＳＴＯ半導体デバイス。
  8. 　前記ＳＴＯ基板上に形成され、前記第１金属酸化膜と異なる金属元素を含む第２金属酸化膜と、
    　前記ＳＴＯ基板と前記第２金属酸化膜の界面に形成されるｎ型領域と、
    　をさらに備えることを特徴とする請求項１から５のいずれかに記載のＳＴＯ半導体デバイス。
  9. 　前記ＳＴＯ基板上に形成され、前記しきい値より大きい厚みを有する第２金属酸化膜と、
    　前記ＳＴＯ基板と前記第２金属酸化膜の界面に形成されるキャリア領域と、
    　前記ＳＴＯ基板の電位を制御するキャリアタイプ制御電極と、
    　をさらに備え、
    　前記キャリアタイプ制御電極に印加する電圧に応じて、前記キャリア領域のキャリアタイプが制御可能であることを特徴とする請求項１から５のいずれかに記載のＳＴＯ半導体デバイス。
  10. 　前記第１金属酸化膜と前記第２金属酸化膜が前記ＳＴＯ基板の同一面に形成され、前記ｐ型領域と前記ｎ型領域が横方向に接合されることを特徴とする請求項６から９のいずれかに記載のＳＴＯ半導体デバイス。
  11. 　前記第１金属酸化膜と前記第２金属酸化膜が前記ＳＴＯ基板の異なる面に形成され、前記ｐ型領域と前記ｎ型領域が縦方向に接合されることを特徴とする請求項６から９のいずれかに記載のＳＴＯ半導体デバイス。
  12. 　ＳＴＯ（ＳｒＴｉＯ３）基板と、
    　前記ＳＴＯ基板上に形成され、所定のしきい値より大きい厚みを有する金属酸化膜と、
    　前記ＳＴＯ基板と前記金属酸化膜の界面に形成されるキャリア領域と、
    　前記ＳＴＯ基板の電位を制御するキャリアタイプ制御電極と、
    　を備え、
    　前記キャリアタイプ制御電極に印加する電圧に応じて、前記キャリア領域のキャリアタイプが制御可能であることを特徴とするＳＴＯ半導体デバイス。
  13. 　ＳＴＯ（ＳｒＴｉＯ３）半導体デバイスの製造方法であって、
    　前記ＳＴＯ基板のｐ型領域を形成すべき部分に、所定のしきい値より小さい厚みを有する第１金属膜を蒸着するステップと、
    　前記第１金属膜を酸化させ、前記第１金属膜と前記ＳＴＯ基板の界面に、ｐ型領域を形成するステップと、
    　を備えることを特徴とする製造方法。
  14. 　前記ＳＴＯ基板のｎ型領域を形成すべき部分に、前記第１金属膜と同一の金属元素を含み、前記しきい値より大きい厚みを有する第２金属膜を蒸着するステップと、
    　前記第２金属膜を酸化させ、前記第２金属膜と前記ＳＴＯ基板の界面に、ｎ型領域を形成するステップと、
    　をさらに備えることを特徴とする請求項１３に記載の製造方法。
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