WO2021054617A1 - Thin-film transistor and manufacturing method for same - Google Patents

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WO2021054617A1
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insulating layer
film transistor
thin film
interlayer insulating
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PCT/KR2020/010874
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Korean (ko)
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지광환
박상희
장기석
이광흠
김도형
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엘지디스플레이 주식회사
한국과학기술원
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present specification relates to a thin film transistor, and more particularly, to provide a thin film transistor having excellent switching characteristics while reducing an area occupied in a plane, and a method of manufacturing the same.
  • the display device includes a display panel in which a plurality of subpixels are arranged, and various driving circuits such as a source driving circuit and a gate driving circuit for driving the display panel.
  • a display panel includes transistors, various electrodes, and various signal wirings formed on a glass substrate, and driving circuits that can be implemented as integrated circuits are mounted on a printed circuit, and electrically connected to the display panel through the printed circuit. Connected.
  • driving circuits that can be implemented as integrated circuits are mounted on a printed circuit, and electrically connected to the display panel through the printed circuit. Connected.
  • such an existing structure is suitable for a large display device, but is not suitable for a small display device.
  • TFTs thin film transistors
  • the etching process for the trench structure extending in the vertical direction is difficult, and when the oxide semiconductor is used as the active layer, the surface is often damaged or etched together during the process of forming the insulating layer. Occurs.
  • the inventors of the present specification invented a thin film transistor having excellent switching characteristics while reducing an occupied area by forming a buffer layer between an interlayer insulating layer and an active layer on a semiconductor substrate, and a method of manufacturing the same.
  • the thin film transistor according to the exemplary embodiment of the present specification includes a semiconductor substrate, an interlayer insulating layer having a trench structure disposed on the semiconductor substrate, a source electrode and a drain electrode disposed spaced apart from the top of the interlayer insulating layer, and an interlayer insulating layer.
  • a buffer layer disposed on the inner sidewall, an active layer having a trench structure disposed above the source electrode and drain electrode, and the buffer layer, a gate insulating layer having a trench structure disposed above the active layer, and a trench structure disposed above the gate insulating layer It consists of a gate electrode.
  • the interlayer insulating layer is made of at least one insulating material of silicon oxide (SiOx), silicon nitride (SiNx), and aluminum oxide (Al 2 O 3 ).
  • the buffer layer is made of an insulating material having excellent interfacial properties.
  • the buffer layer extends to a central portion of the trench structure of the interlayer insulating layer.
  • the active layer is made of an oxide semiconductor or low-temperature polysilicon.
  • the thin film transistor according to the exemplary embodiment of the present specification further includes a protective layer between the active layer and the gate insulating layer.
  • the gate insulating layer is made of at least one insulating material of silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (AlOx), and hafnium oxide (HfOx).
  • a vertical channel length from the lower surface of the source electrode or the drain electrode to the lower surface of the active layer has a value of 100 nm to 1,000 nm.
  • a method of manufacturing a thin film transistor includes the steps of sequentially laminating a semiconductor substrate, an interlayer insulating layer, and an electrode metal, and etching a part of the interlayer insulating layer and the electrode metal to obtain a spaced apart source electrode.
  • Forming an interlayer insulating layer having a drain electrode and a trench structure forming a buffer layer on the inner sidewall of the interlayer insulating layer, forming an active layer having a trench structure on top of the source electrode and drain electrode, and the buffer layer, and the active layer And forming a gate insulating layer having a trench structure to cover the trench structure, and forming a gate electrode having a trench structure over the gate insulating layer.
  • the interlayer insulating layer is one of plasma chemical vapor deposition (PECVD), atomic layer deposition (ALD) for depositing a thin film using a surface chemical reaction, and sputtering. Evaporation is carried out in the above manner.
  • PECVD plasma chemical vapor deposition
  • ALD atomic layer deposition
  • the interlayer insulating layer and the electrode metal are etched using the same mask.
  • an interlayer insulating layer and a metal for an electrode are etched by a dry etching method or a wet etching method.
  • the buffer layer is formed by etching a central portion of an insulating material deposited by a plasma chemical vapor deposition (PECVD) or plasma atomic layer deposition (PEALD) method, and an inner sidewall of the interlayer insulating layer. It is formed by leaving only the insulating material.
  • PECVD plasma chemical vapor deposition
  • PEALD plasma atomic layer deposition
  • the buffer layer is a plasma chemical vapor deposition (PECVD) or plasma atomic layer deposition (PEALD) etching a central portion of the deposited insulating material, the inside of the interlayer insulating layer It is formed by leaving an insulating material on the sidewall and the upper part of the interlayer insulating layer.
  • PECVD plasma chemical vapor deposition
  • PEALD plasma atomic layer deposition
  • the active layer is deposited by sputtering or plasma atomic layer deposition (PEALD).
  • PEALD plasma atomic layer deposition
  • the method of manufacturing a thin film transistor according to an exemplary embodiment of the present specification further includes forming a protective layer having a trench structure on an upper portion of the active layer by using a plasma atomic layer deposition (PEALD) method.
  • PEALD plasma atomic layer deposition
  • the gate insulating layer is formed by plasma atomic layer deposition (PEALD) or plasma chemical vapor deposition (PECVD).
  • PEALD plasma atomic layer deposition
  • PECVD plasma chemical vapor deposition
  • the gate electrode is formed by dry etching.
  • a thin film transistor includes a semiconductor substrate, an interlayer insulating layer having a trench structure disposed on the semiconductor substrate, a buffer layer disposed along the inner sidewall of the interlayer insulating layer, and a trench structure disposed to cover the buffer layer. Protection disposed between the active layer of, the source electrode and the drain electrode spaced apart from the top of the active layer, the gate insulating layer and the gate electrode sequentially stacked in the trench structure of the active layer, and the source electrode, the drain electrode, and the gate electrode. Includes layers.
  • the buffer layer is disposed to cover the interlayer insulating layer.
  • the thin film transistor according to the exemplary embodiment of the present specification includes a semiconductor substrate, an interlayer insulating layer having a trench structure disposed on the semiconductor substrate, an active layer having a trench structure disposed above the interlayer insulating layer, and spaced apart from the upper or lower portion of the active layer.
  • the source electrode and the drain electrode are disposed, and the gate insulating layer and the gate electrode disposed between the source electrode and the drain electrode at the upper or lower part of the active layer, and between the interlayer insulating layer and the active layer, along the inner sidewall of the interlayer insulating layer. It includes the arranged buffer layer.
  • 1 is a graph showing a change in a threshold voltage according to a drain voltage in a case where the channel length of a thin film transistor is long (long channel) and short (short channel),
  • DIBL drain induction barrier reduction
  • FIG. 3 is a cross-sectional view of a thin film transistor according to an embodiment of the present specification
  • FIG. 4 is a plan view of a thin film transistor according to an embodiment of the present specification.
  • FIG. 5 is a flowchart illustrating a method of manufacturing a thin film transistor according to an embodiment of the present specification
  • 6A to 6G are cross-sectional views illustrating a manufacturing process of a thin film transistor according to an exemplary embodiment of the present specification
  • FIG. 7 is a cross-sectional view of a thin film transistor according to another embodiment of the present specification.
  • FIG. 8 is a diagram showing a change in resistance values corresponding to a horizontal channel length and a vertical channel length in a thin film transistor according to an embodiment of the present specification
  • FIG. 9 is a graph showing a change in driving current according to a change in a vertical channel length in a thin film transistor according to an embodiment of the present specification
  • FIG. 10 is a graph illustrating a change in driving current according to a change in a horizontal channel length in a thin film transistor according to an exemplary embodiment of the present specification.
  • node A passes through another node
  • it may include a case where a signal is transmitted to the B node.
  • First, second, etc. are used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another component. Therefore, the first component mentioned below may be a second component within the technical idea of the present specification.
  • the thin film transistor When a thin film transistor is used in a display device, the thin film transistor may play a role of switching a subpixel that is a basic unit for displaying an image.
  • the area occupied by the thin film transistor directly determines the size of the subpixel of the display device, and thus, as the size of the thin film transistor is reduced, the degree of integration and resolution of the display device can be improved.
  • a short channel structure in which a channel between a source electrode and a drain electrode is formed short is used.
  • DIBL Drain Induced Barrier Lowering
  • 1 is a graph showing a change in a threshold voltage according to a drain voltage in a case where the channel length of a thin film transistor is long (long channel) and short (short channel).
  • the threshold voltage Vt is kept constant without being affected by the magnitude of the voltage applied to the drain electrode.
  • the thin film transistor has a threshold voltage (Vt) of about 0.7 V.
  • the barrier between the drain electrode and the source electrode is lowered, so that the thermoelectric current moving from the source electrode to the drain electrode increases.
  • DIBL drain induction barrier reduction
  • FIG 3 is a cross-sectional view of a thin film transistor according to an exemplary embodiment of the present specification.
  • the thin film transistor 100 includes a semiconductor substrate 110, an interlayer insulating layer 120, a source electrode 130 and a drain electrode 140 disposed spaced apart from each other, and an interlayer.
  • a buffer layer 150 positioned on an inner sidewall of the insulating layer 120, an active layer 160 and a protective layer 170 having a trench structure, a gate insulating layer 180 having a trench structure, and a gate electrode 190 may be included. .
  • the semiconductor substrate 110 may be a growth substrate of various types, such as a sapphire substrate, a gallium nitride (GaN) substrate, a silicon carbide (SiC) substrate, a silicon (Si) substrate, an aluminum nitride (AlN) substrate, and the like.
  • the interlayer insulating layer 120 is laminated on the semiconductor substrate 110, and is made of an insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (Al 2 O 3 ), or a stacked structure thereof. Can be done.
  • SiOx silicon oxide
  • SiNx silicon nitride
  • Al 2 O 3 aluminum oxide
  • the interlayer insulating layer 120 can be deposited at high speed through a plasma enhanced chemical vapor deposition (PECVD) method, but plasma enhanced atomic layer deposition (PEALD) or sputtering, etc. You could also use the method. In this case, the thickness of the interlayer insulating layer 120 may be adjusted according to the characteristics of the thin film transistor 100.
  • PECVD plasma enhanced chemical vapor deposition
  • PEALD plasma enhanced atomic layer deposition
  • sputtering etc. You could also use the method.
  • the thickness of the interlayer insulating layer 120 may be adjusted according to the characteristics of the thin film transistor 100.
  • the source electrode 130 and the drain electrode 140 disposed on the interlayer insulating layer 120 are indium tin oxide (ITO) and indium zinc oxide according to the structure and performance of the thin film transistor 100.
  • ITO indium tin oxide
  • Zinc Oxide; IZO Zinc Oxide
  • a metal or alloy such as molybdenum (Mo), aluminum (Al), titanium (Ti), titanium nitride (TiN), tungsten titanium (TiW), or a laminated structure thereof Can be done.
  • the source electrode 130 and the drain electrode 140 may be formed by patterning an electrode material stacked on the interlayer insulating layer 120. In this process, a trench structure is formed by etching the center portion of the source electrode 130 and the drain electrode 140 and a part of the interlayer insulating layer 120 positioned therein using the same mask, thereby forming a trench structure. ) To form the buffer layer 150 on the inner sidewall.
  • a dry etching method may be used to remove a part of the interlayer insulating layer 120 positioned between the source electrode 130 and the drain electrode 140, but a wet etch method is used. You could also use it.
  • the buffer layer 150 is disposed in a vertical direction along the inner sidewall of the interlayer insulating layer 120 having a trench structure.
  • the buffer layer 150 improves the surface quality of the interlayer insulating layer 120 damaged in the etching process, and is applied to the drain electrode 140 even if the channel length between the source electrode 130 and the drain electrode 140 is shortened.
  • the effect of reducing the drain induction barrier (DIBL) in which the conductive band of the source electrode 130 is lowered by the voltage may be weakened.
  • DIBL drain induction barrier
  • an insulating material having excellent interfacial properties is deposited on the surface of the interlayer insulating layer 120 formed through etching, and the central portion of the interlayer insulating layer 120 is removed through dry etching. It can be formed only on the inner sidewall.
  • the insulating material for forming the buffer layer 150 may be deposited by a plasma chemical vapor deposition (PECVD) or plasma atomic layer deposition (PEALD) method.
  • interlayer insulation is performed by not removing the central portion of the interlayer insulating layer 120. It may be formed to extend to the central portion as well as the inner sidewall of the layer 120.
  • the active layer 160 is formed to cover partial regions of the source electrode 130 and the drain electrode 140, the buffer layer 150 inside the trench structure, and the interlayer insulating layer 120, and thus the source electrode 130 and the drain electrode A channel between 140 is formed. As such, a vertical channel is formed between the source electrode 130 and the drain electrode 140 due to the active layer 160 formed in a trench structure.
  • the active layer 160 is less affected by the drain-inducing barrier reduction (DIBL) effect, and has excellent operating characteristics indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), indium gallium zinc tin oxide (IGZTO), and indium zinc. It may be made of an oxide semiconductor such as oxide (IZO), indium oxide (InOx), indium aluminum oxide (InAlOx), indium silicon oxide (InSiOx), and zinc tin oxide (ZTO). Alternatively, low temperature poly-silicon (LTPS) may be used depending on the performance of the thin film transistor 100.
  • DIBL drain-inducing barrier reduction
  • the active layer 160 may be deposited by a sputtering method, but may also be deposited by a plasma atomic layer deposition (PEALD) method.
  • PEALD plasma atomic layer deposition
  • excellent step coverage can be provided to the thin film transistor 100 with a short channel length, and the oxidation effect of the metal electrode can be reduced during the oxide semiconductor formation process. There is an advantage.
  • the protective layer 170 is an active layer 160 in order to minimize damage during a subsequent photolithography, photoresist (PR) peeling process (PR strip), or deposition of the gate insulating layer 180. ) Can be formed on top of.
  • PR photoresist
  • the protective layer 170 may be formed at a level of about 10 nm by a plasma atomic layer deposition (PEALD) method. Alternatively, the protective layer 170 may be omitted.
  • PEALD plasma atomic layer deposition
  • the gate insulating layer 180 is insulated from silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (AlOx), and hafnium oxide (HfOx) after patterning the protective layer 170 by a method such as wet etching. It can be formed in a single layer or stacked form using a material.
  • the gate insulating layer 180 may be formed by a plasma atomic layer deposition (PEALD) or plasma chemical vapor deposition (PECVD) method, and the channel length, threshold voltage, leakage current, and drain induction barrier of the thin film transistor 100 are reduced ( The deposition thickness may be determined in consideration of the DIBL) effect.
  • PEALD plasma atomic layer deposition
  • PECVD plasma chemical vapor deposition
  • the gate electrode 190 may be formed of a metal or alloy similar to the source electrode 130 and the drain electrode 140 on the gate insulating layer 180.
  • the thickness of the trench region may be reduced due to poor step coverage of the inner sidewall portion forming the trench structure. Therefore, when the pattern of the gate electrode 190 is formed by wet etching, there is a possibility that a pattern defect or a short circuit may occur on the inner sidewall of the trench structure due to the isotropic etch property, so that the gate electrode 190 is dry-etched. It is preferable to form the pattern.
  • FIG. 4 is a plan view of a thin film transistor according to an exemplary embodiment of the present specification.
  • the thin film transistor 100 includes an interlayer insulating layer 120, an active layer 160 formed between the source electrode 130 and the drain electrode 140, and a gate insulating layer. Since (180) and the gate electrode 190 are formed in a trench structure elongated in the vertical direction, the channel length L between the source electrode 130 and the drain electrode 140 is reduced.
  • DIBL drain induction barrier reduction
  • the buffer layer 150 is formed along the inner sidewall of the interlayer insulating layer 120 formed in a trench structure.
  • the surface quality may be improved and a drain induction barrier reduction (DIBL) effect caused by a short channel length L between the source electrode 130 and the drain electrode 140 may be weakened.
  • DIBL drain induction barrier reduction
  • FIG. 5 is a flowchart illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present specification.
  • 6A to 6G are cross-sectional views illustrating a manufacturing process of a thin film transistor according to an exemplary embodiment of the present specification.
  • a method of manufacturing a thin film transistor includes sequentially stacking a semiconductor substrate 110, an interlayer insulating layer 120, and a metal for an electrode (S100), and interlayer insulation. Etching the layer 120 and the electrode metal to form the source electrode 130 and the drain electrode 140 (S200), forming the buffer layer 150 on the inner sidewall of the interlayer insulating layer 120 (S300) ), forming the active layer 160 and the protective layer 170 having a trench structure (S400), forming the gate insulating layer 180 to cover the active layer 160 and the protective layer 170 (S500), And forming the gate electrode 190 (S600 ).
  • the step of sequentially stacking the semiconductor substrate 110, the interlayer insulating layer 120, and the electrode metal (S100) is, as shown in FIG. 6A, the semiconductor substrate 110 is disposed and the upper portion of the semiconductor substrate 110 After depositing the interlayer insulating layer 120 made of an insulating material on the layer, the electrode metal 135 for forming the source electrode 130 and the drain electrode 140 is stacked thereon.
  • the interlayer insulating layer 120 may be deposited through a method such as plasma chemical vapor deposition (PECVD), plasma atomic layer deposition (PEALD), or sputtering.
  • PECVD plasma chemical vapor deposition
  • PEALD plasma atomic layer deposition
  • sputtering a method such as sputtering.
  • the step of forming the source electrode 130 and the drain electrode 140 by etching the interlayer insulating layer 120 and the electrode metal 135 (S200) is an electrode using a single mask as shown in FIG. 6B. This is a process of forming a trench structure by etching a central portion of the molten metal 135 and a portion of the interlayer insulating layer 120 corresponding thereto.
  • the electrode metal 135 and the interlayer insulating layer 120 may be etched by dry etching or wet etching.
  • an insulating material having excellent interfacial properties is applied to the surface of the interlayer insulating layer 120 formed through etching. After deposition, the central portion of the interlayer insulating layer 120 is removed through dry etching.
  • the insulating material for forming the buffer layer 150 may be deposited by a plasma chemical vapor deposition (PECVD) or plasma atomic layer deposition (PEALD) method.
  • PECVD plasma chemical vapor deposition
  • PEALD plasma atomic layer deposition
  • the interlayer insulating layer 120 When the interlayer insulating layer 120 is formed in a trench structure in order to reduce the channel length between the source electrode 130 and the drain electrode 140 in the thin film transistor 100, the source electrode 130 and the drain electrode 140 There may be a drain induction barrier reduction (DIBL) phenomenon.
  • DIBL drain induction barrier reduction
  • the interlayer insulating layer damaged in the etching process ( 120) can improve the surface quality and weaken the drain induction barrier reduction (DIBL) effect.
  • the buffer layer 150 may be formed not only on the inner sidewall of the interlayer insulating layer 120 but also on the central portion. 6D illustrates a case where the buffer layer 150 extends to the central portion of the interlayer insulating layer 120 as described above.
  • step S400 of forming the active layer 160 and the protective layer 170 having a trench structure as shown in FIG. 6E, a partial region of the source electrode 130 and the drain electrode 140 and the buffer layer inside the trench structure ( 150) and the trench-structured active layer 160 and the protective layer 170 to cover the interlayer insulating layer 120 in sequence.
  • the active layer 160 may be deposited using an oxide semiconductor or low-temperature polysilicon (LTPS) by sputtering or plasma atomic layer deposition (PEALD).
  • LTPS oxide semiconductor or low-temperature polysilicon
  • PEALD plasma atomic layer deposition
  • the protective layer 170 may be deposited by a plasma atomic layer deposition (PEALD) method, or may be omitted.
  • PEALD plasma atomic layer deposition
  • Forming the gate insulating layer 180 to cover the active layer 160 and the passivation layer 170 (S500) is a single layer on the passivation layer 170 using an insulating material, as shown in FIG. 6F. Alternatively, it is a process of forming the gate insulating layer 180 having a trench structure in a stacked form.
  • the gate insulating layer 180 may be formed by plasma atomic layer deposition (PEALD) or plasma chemical vapor deposition (PECVD).
  • PEALD plasma atomic layer deposition
  • PECVD plasma chemical vapor deposition
  • Forming the gate electrode 190 is a process of forming a trench structure by dry etching after depositing an electrode metal on the gate insulating layer 180, as shown in FIG. 6G.
  • a step coverage defect may occur in an inner sidewall portion of the trench structure, and thus a trench structure is formed by dry etching.
  • the thin film transistor 100 manufactured through this process improves the surface quality of the interlayer insulating layer 120 by forming the buffer layer 150 along the inner sidewall of the interlayer insulating layer 120 having a trench structure. Even in the case of a vertical channel in which the channel length L between the source electrode 130 and the drain electrode 140 is shortened due to the active layer 160 having a trench structure formed as a long length, the effect of reducing the drain induction barrier (DIBL) may be weakened. You will be able to.
  • DIBL drain induction barrier
  • the top gate structure in which the gate electrode 190 is formed on the channel layer 160 and the gate insulating layer 180 has been described as an example, but the source electrode 130 and the drain electrode 140 ), and a coplanar structure in which the gate electrode 190 is positioned on the same plane, or a bottom gate in which the gate electrode 190 is positioned below the channel layer 160 and the gate insulating layer 180 ) Structure, and a self-align structure using an etch stopper. The same may be applied to various thin film transistor structures.
  • FIG. 7 is a cross-sectional view of a thin film transistor according to another exemplary embodiment of the present specification.
  • a thin film transistor 100 includes a semiconductor substrate 110, an interlayer insulating layer 120 having a trench structure, a buffer layer 150, an active layer 160, and an active layer ( The source electrode 130 and the drain electrode 140 are spaced apart from the top of the 160, the gate insulating layer 180 and the gate electrode 190, and the source electrode 130 disposed inside the trench structure of the active layer 160. ), the drain electrode 140, and the passivation layer 170 disposed between the gate electrode 190.
  • the gate electrode 190 is disposed inside the trench structure, the source electrode 130 and the drain electrode 140 are disposed at a higher position than the gate electrode 190.
  • the buffer layer 150 and the channel layer 160 having a predetermined thickness may be formed on the interlayer insulating layer 120 in a trench structure.
  • the buffer layer 150 may be formed on a vertical sidewall inside the trench structure in which the gate electrode 190 is disposed, or may extend to a central portion of the trench structure including the vertical sidewall inside the trench structure as shown here. .
  • a gate insulating layer 180 and a gate electrode 190 are sequentially stacked inside the trench structure.
  • the source electrode 130 and the drain electrode 140 may be formed on the left and right upper portions of the trench structure, respectively.
  • the source electrode 130 and the drain electrode 140 use an etch stopper to form the source electrode 130. It may be formed in a self-aligned structure so that no overlap between the and the drain electrode 140 occurs.
  • a protective layer 170 made of an Inter Layer Dielectric (ILD) may be disposed.
  • a vertical channel is formed between the source electrode 130 and the drain electrode 140 due to the active layer 160 having a trench structure that is elongated in the vertical direction. It may mean that a channel is formed so that charges moving from 130) to the drain electrode 140 move in a direction including an up-down direction.
  • the vertical channel means not only the case where the active layer 160 is formed perpendicular to the same reference plane as the semiconductor substrate 110, but also the case where the active layer 160 is inclined at a predetermined angle with respect to the reference plane. Can be used.
  • the inclination varies depending on the etching process, but may have a gradient of about 30 to 90 degrees depending on the lattice surface.
  • the thin film transistor 100 forms the buffer layer 150 along the inner sidewall of the interlayer insulating layer 120 formed in a trench structure, so that the interlayer insulating layer 120 damaged in the etching process. Even if the surface quality of is improved and the channel length L between the source electrode 130 and the drain electrode 140 is shortened, the effect of reducing the drain induction barrier (DIBL) may be weakened.
  • DIBL drain induction barrier
  • the resistance value between the source electrode 130 and the drain electrode 140 varies according to the horizontal channel length in the horizontal direction and the vertical channel length in the vertical direction.
  • the transistor 100 It may affect the driving current flowing in the turned-on state.
  • FIG. 8 is a diagram illustrating a change in resistance values corresponding to a horizontal channel length and a vertical channel length in a thin film transistor according to an exemplary embodiment of the present specification.
  • a channel having a trench structure has a vertical channel length L1 formed in a vertical direction and a horizontal channel length L2 formed in the trench in a horizontal direction. ).
  • the vertical channel length L1 may be defined as a length from the lower surface of the source electrode 130 or the drain electrode 140 to the lower surface of the active layer 160 located inside the trench.
  • the horizontal channel length L2 may be defined as a length between the source electrode 130 and the drain electrode 140.
  • the length between the buffer layers 150 formed inside the trench may be defined as the horizontal channel length L2, but here, the source electrode 130 and the drain electrode 140 may correspond to the channel length L disclosed in FIG. 4. ) Is represented by the horizontal channel length (L2).
  • the driving current Id flowing through the source electrode 130 and the drain electrode 140 is influenced by the vertical channel length L1 and the horizontal channel length L2. Can be received.
  • the horizontal channel length L2 maintains a distance that can minimize the drain induction barrier reduction (DIBL) phenomenon, while maintaining a constant vertical channel length L1. It can be effective to reduce to within range.
  • DIBL drain induction barrier reduction
  • FIG. 9 is a graph showing a change in driving current according to a change in a vertical channel length in a thin film transistor according to an exemplary embodiment of the present specification
  • FIG. 10 is a graph showing a change in driving current according to a change in a horizontal channel length.
  • the vertical channel length L1 of the trench structure in the thin film transistor 100 is 420 nm (in the case of (a)) and in the case of 210 nm ((b) In the case of ), it can be seen that the driving current Id of the thin film transistor 100 increases when the vertical channel length L1 is 210 nm.
  • the vertical channel length L1 may vary depending on the material or size of each layer constituting the thin film transistor 100, but may be formed in the range of 100 nm to 1,000 nm, more preferably 100 nm to 300 nm. It can be formed in a range.
  • the vertical channel length L1 of the trench structure is formed to have the same value (eg, 210 nm), and the horizontal channel length L2 Even if) is changed to the case of 10 ⁇ m (in the case of (a)) and the case of 15 ⁇ m (in the case of (b)), it can be seen that the driving current Id of the driving transistor 100 hardly changes.
  • the thin film transistor 100 having a trench structure it will be effective to form the horizontal channel length L2 to have a sufficient size within a range that can minimize the drain induction barrier reduction (DIBL) phenomenon.
  • DIBL drain induction barrier reduction

Abstract

Disclosed is a thin-film transistor comprising: a semiconductor substrate; an inter-layer insulation layer of a trench structure; a source electrode and a drain electrode disposed spaced apart from each other; a buffer layer positioned on an internal sidewall of the inter-layer insulation layer; an activation layer and a protection layer of the trench structure; and a gate insulation layer and a gate electrode of the trench structure.

Description

박막 트랜지스터 및 그 제조 방법 Thin film transistor and its manufacturing method
본 명세서는 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 평면에서 차지하는 면적을 감소시키면서도 우수한 스위칭 특성을 가지는 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.The present specification relates to a thin film transistor, and more particularly, to provide a thin film transistor having excellent switching characteristics while reducing an area occupied in a plane, and a method of manufacturing the same.
디스플레이 장치는 다수의 서브픽셀들이 배열된 디스플레이 패널과, 이를 구동하기 위한 소스 구동 회로, 게이트 구동 회로 등의 각종 구동 회로들을 포함한다. 이러한 디스플레이 장치에서, 디스플레이 패널은 유리 기판 상에 트랜지스터들, 각종 전극 및 각종 신호 배선들이 형성되며, 집적 회로로 구현될 수 있는 구동 회로들은 인쇄 회로에 실장되고, 인쇄 회로를 통해 디스플레이 패널과 전기적으로 연결된다. 그러나, 이러한 기존 구조는 대형 디스플레이 장치에는 적합하지만, 소형 디스플레이 장치에는 적합하지 않다.The display device includes a display panel in which a plurality of subpixels are arranged, and various driving circuits such as a source driving circuit and a gate driving circuit for driving the display panel. In such a display device, a display panel includes transistors, various electrodes, and various signal wirings formed on a glass substrate, and driving circuits that can be implemented as integrated circuits are mounted on a printed circuit, and electrically connected to the display panel through the printed circuit. Connected. However, such an existing structure is suitable for a large display device, but is not suitable for a small display device.
한편, 가상 현실(Virtual Reality, VR) 디바이스, 증강 현실(Augmented Reality, AR) 디바이스 등과 같이, 소형 디스플레이 장치를 필요로 하는 많은 다양한 전자 기기들이 생겨나고 있으며, 특히 휴대가 간편한 모바일 디스플레이 장치가 널리 이용되는 추세에 있다.On the other hand, many various electronic devices that require small display devices, such as virtual reality (VR) devices and augmented reality (AR) devices, are emerging, and in particular, mobile display devices that are easy to carry are widely used. There is a tendency to become.
이러한 모바일 디스플레이 장치는 소형화와 함께 고해상도를 요구하기 때문에, 서브픽셀을 구성하는 박막 트랜지스터(Thin Film Transistor, TFT)의 집적도를 향상시키는 동시에, 전력 소모를 줄이는 구조가 중요한 요소가 된다.Since such a mobile display device requires miniaturization and high resolution, a structure that reduces power consumption while improving the integration degree of thin film transistors (TFTs) constituting subpixels becomes an important factor.
그러나, 박막 트랜지스터의의 크기가 감소함에 따라, 박막 트랜지스터를 구동하는 스위칭 특성을 안정적으로 확보하기가 어려워지게 되며, 짧은 채널 길이로 인해 누설 전류가 증가하고 스위칭 특성이 저하되는 한계가 나타나고 있다.However, as the size of the thin film transistor decreases, it becomes difficult to stably secure the switching characteristics for driving the thin film transistor, and the leakage current increases and the switching characteristics decrease due to a short channel length.
이를 해결하기 위한 방법으로서 최근에는 수직형 채널(vertical channel)을 가지는 수직형 채널의 박막 트랜지스터가 제안되기도 하였다.As a method for solving this problem, a vertical channel thin film transistor having a vertical channel has recently been proposed.
그러나, 종래의 수직형 채널 박막 트랜지스터는 수직 방향으로 연장되는 트렌치 구조를 위한 식각 공정이 어려우며, 산화물 반도체를 활성층으로 사용하는 경우에 절연층을 형성하는 과정에서 표면이 손상되거나 함께 식각되는 경우가 자주 발생한다.However, in the conventional vertical channel thin film transistor, the etching process for the trench structure extending in the vertical direction is difficult, and when the oxide semiconductor is used as the active layer, the surface is often damaged or etched together during the process of forming the insulating layer. Occurs.
또한, 활성층에 이온을 주입하는 경우에, 트렌치 구조의 깊이나 양쪽 수직 단차의 각도에 따라 활성층 내에 균일하게 이온을 주입하기 어려운 문제가 있다.In addition, in the case of implanting ions into the active layer, there is a problem in that it is difficult to uniformly implant ions into the active layer depending on the depth of the trench structure or the angle of the vertical step on both sides.
이에, 본 명세서의 발명자들은 반도체 기판 상부의 층간 절연층과 활성층 사이에 버퍼층을 형성함으로써, 차지하는 면적을 감소시키면서도 우수한 스위칭 특성을 가지는 박막 트랜지스터 및 그 제조 방법을 발명하였다.Accordingly, the inventors of the present specification invented a thin film transistor having excellent switching characteristics while reducing an occupied area by forming a buffer layer between an interlayer insulating layer and an active layer on a semiconductor substrate, and a method of manufacturing the same.
이하에서 설명하게 될 본 명세서의 실시예들에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The problems to be solved according to the embodiments of the present specification to be described below are not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.
본 명세서의 일 실시예에 따른 박막 트랜지스터는 반도체 기판과, 반도체 기판 상부에 배치된 트렌치 구조의 층간 절연층과, 층간 절연층의 상부에서 이격되어 배치된 소스 전극 및 드레인 전극과, 층간 절연층의 내부 측벽에 배치된 버퍼층과, 소스 전극 및 드레인 전극과 버퍼층의 상부에 배치된 트렌치 구조의 활성층과, 활성층의 상부에 배치된 트렌치 구조의 게이트 절연층과, 게이트 절연층의 상부에 배치된 트렌치 구조의 게이트 전극으로 이루어진다.The thin film transistor according to the exemplary embodiment of the present specification includes a semiconductor substrate, an interlayer insulating layer having a trench structure disposed on the semiconductor substrate, a source electrode and a drain electrode disposed spaced apart from the top of the interlayer insulating layer, and an interlayer insulating layer. A buffer layer disposed on the inner sidewall, an active layer having a trench structure disposed above the source electrode and drain electrode, and the buffer layer, a gate insulating layer having a trench structure disposed above the active layer, and a trench structure disposed above the gate insulating layer It consists of a gate electrode.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서, 층간 절연층은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 및 산화 알루미늄(Al2O3) 중 적어도 하나 이상의 절연 물질로 이루어진다. In the thin film transistor according to the exemplary embodiment of the present specification, the interlayer insulating layer is made of at least one insulating material of silicon oxide (SiOx), silicon nitride (SiNx), and aluminum oxide (Al 2 O 3 ).
본 명세서의 일 실시예에 따른 박막 트랜지스터에서, 버퍼층은 계면 특성이 우수한 절연 물질로 이루어진다.In the thin film transistor according to the exemplary embodiment of the present specification, the buffer layer is made of an insulating material having excellent interfacial properties.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서, 버퍼층은 층간 절연막의 트렌치 구조 중앙 부분까지 연장된다.In the thin film transistor according to the exemplary embodiment of the present specification, the buffer layer extends to a central portion of the trench structure of the interlayer insulating layer.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서, 활성층은 산화물 반도체 또는 저온 폴리 실리콘으로 이루어진다.In the thin film transistor according to the exemplary embodiment of the present specification, the active layer is made of an oxide semiconductor or low-temperature polysilicon.
본 명세서의 일 실시예에 따른 박막 트랜지스터는 활성층과 게이트 절연층 사이에 보호층을 더 포함한다.The thin film transistor according to the exemplary embodiment of the present specification further includes a protective layer between the active layer and the gate insulating layer.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서, 게이트 절연층은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx), 및 산화 하프늄(HfOx) 중 적어도 하나 이상의 절연 물질로 이루어진다.In the thin film transistor according to the exemplary embodiment of the present specification, the gate insulating layer is made of at least one insulating material of silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (AlOx), and hafnium oxide (HfOx).
본 명세서의 일 실시예에 따른 박막 트랜지스터에서, 소스 전극 또는 드레인 전극의 하부면에서부터 활성층의 하부면까지의 수직 채널 길이는 100nm 내지 1,000nm 의 값을 가진다.In the thin film transistor according to the exemplary embodiment of the present specification, a vertical channel length from the lower surface of the source electrode or the drain electrode to the lower surface of the active layer has a value of 100 nm to 1,000 nm.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법은 반도체 기판, 층간 절연층, 및 전극용 금속을 순차적으로 적층하는 단계와, 층간 절연층과 전극용 금속의 일부를 식각하여, 이격된 소스 전극과 드레인 전극, 트렌치 구조의 층간 절연층을 형성하는 단계와, 층간 절연층의 내부 측벽에 버퍼층을 형성하는 단계와, 소스 전극 및 드레인 전극, 버퍼층의 상부에 트렌치 구조의 활성층을 형성하는 단계와, 활성층을 덮도록 트렌치 구조의 게이트 절연층을 형성하는 단계와, 게이트 절연층의 상부에 트렌치 구조의 게이트 전극을 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor according to an exemplary embodiment of the present specification includes the steps of sequentially laminating a semiconductor substrate, an interlayer insulating layer, and an electrode metal, and etching a part of the interlayer insulating layer and the electrode metal to obtain a spaced apart source electrode. Forming an interlayer insulating layer having a drain electrode and a trench structure, forming a buffer layer on the inner sidewall of the interlayer insulating layer, forming an active layer having a trench structure on top of the source electrode and drain electrode, and the buffer layer, and the active layer And forming a gate insulating layer having a trench structure to cover the trench structure, and forming a gate electrode having a trench structure over the gate insulating layer.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법에서, 층간 절연층은 플라즈마 화학 기상 증착(PECVD), 표면 화학 반응을 이용하여 박막을 증착하는 원자층 증착(ALD), 및 스퍼터링(Sputtering) 중 하나 이상의 방법으로 증착한다.In the method of manufacturing a thin film transistor according to an embodiment of the present specification, the interlayer insulating layer is one of plasma chemical vapor deposition (PECVD), atomic layer deposition (ALD) for depositing a thin film using a surface chemical reaction, and sputtering. Evaporation is carried out in the above manner.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법에서, 층간 절연층과 전극용 금속은 동일한 마스크를 사용하여 식각이 이루어진다.In the method of manufacturing a thin film transistor according to an exemplary embodiment of the present specification, the interlayer insulating layer and the electrode metal are etched using the same mask.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법에서, 층간 절연층과 전극용 금속은 건식 에칭(dry etch) 또는 습식 에칭(wet etch) 방법으로 식각이 이루어진다.In a method of manufacturing a thin film transistor according to an exemplary embodiment of the present specification, an interlayer insulating layer and a metal for an electrode are etched by a dry etching method or a wet etching method.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법에서, 버퍼층은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착된 절연 물질의 중앙 부분을 식각하고, 층간 절연층의 내부 측벽에만 절연 물질을 남겨둠으로써 형성된다.In the method of manufacturing a thin film transistor according to an embodiment of the present specification, the buffer layer is formed by etching a central portion of an insulating material deposited by a plasma chemical vapor deposition (PECVD) or plasma atomic layer deposition (PEALD) method, and an inner sidewall of the interlayer insulating layer. It is formed by leaving only the insulating material.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법에서, 버퍼층은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착된 절연 물질의 중앙 부분을 식각하되, 상기 층간 절연층의 내부 측벽과 상기 층간 절연층의 상부에 절연 물질을 남겨둠으로써 형성된다.In the method of manufacturing a thin film transistor according to an embodiment of the present specification, the buffer layer is a plasma chemical vapor deposition (PECVD) or plasma atomic layer deposition (PEALD) etching a central portion of the deposited insulating material, the inside of the interlayer insulating layer It is formed by leaving an insulating material on the sidewall and the upper part of the interlayer insulating layer.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법에서, 활성층은 스퍼터링(sputtering) 또는 플라즈마 원자층 증착(PEALD) 방식으로 증착된다.In the method of manufacturing a thin film transistor according to an exemplary embodiment of the present specification, the active layer is deposited by sputtering or plasma atomic layer deposition (PEALD).
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법은 활성층의 상부에 플라즈마 원자층 증착(PEALD) 방식으로 트렌치 구조의 보호층을 형성하는 단계를 더 포함한다.The method of manufacturing a thin film transistor according to an exemplary embodiment of the present specification further includes forming a protective layer having a trench structure on an upper portion of the active layer by using a plasma atomic layer deposition (PEALD) method.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법에서, 게이트 절연층은 플라즈마 원자층 증착(PEALD), 또는 플라즈마 화학 기상 증착(PECVD) 방식으로 형성된다.In the method of manufacturing a thin film transistor according to an exemplary embodiment of the present specification, the gate insulating layer is formed by plasma atomic layer deposition (PEALD) or plasma chemical vapor deposition (PECVD).
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법에서, 게이트 전극은 건식 에칭으로 형성된다.In the method of manufacturing a thin film transistor according to an embodiment of the present specification, the gate electrode is formed by dry etching.
본 명세서의 일 실시예에 따른 박막 트랜지스터는 반도체 기판과, 반도체 기판 상부에 배치된 트렌치 구조의 층간 절연층과, 층간 절연층의 내부 측벽을 따라 배치된 버퍼층과, 버퍼층을 덮도록 배치된 트렌치 구조의 활성층과, 활성층의 상부에 이격되어 배치된 소스 전극 및 드레인 전극과, 활성층의 트렌치 구조 내부에 순차적으로 적층된 게이트 절연층 및 게이트 전극과, 소스 전극, 드레인 전극, 게이트 전극 사이에 배치된 보호층을 포함한다.A thin film transistor according to an embodiment of the present specification includes a semiconductor substrate, an interlayer insulating layer having a trench structure disposed on the semiconductor substrate, a buffer layer disposed along the inner sidewall of the interlayer insulating layer, and a trench structure disposed to cover the buffer layer. Protection disposed between the active layer of, the source electrode and the drain electrode spaced apart from the top of the active layer, the gate insulating layer and the gate electrode sequentially stacked in the trench structure of the active layer, and the source electrode, the drain electrode, and the gate electrode. Includes layers.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서, 버퍼층은 층간 절연층을 덮도록 배치된다.In the thin film transistor according to the exemplary embodiment of the present specification, the buffer layer is disposed to cover the interlayer insulating layer.
본 명세서의 일 실시예에 따른 박막 트랜지스터는 반도체 기판과, 반도체 기판 상부에 배치된 트렌치 구조의 층간 절연층과, 층간 절연층의 상부에 배치된 트렌치 구조의 활성층과, 활성층의 상부 또는 하부에서 이격되어 배치된 소스 전극 및 드레인 전극과, 활성층의 상부 또는 하부에서 소스 전극 및 드레인 전극의 사이에 배치된 게이트 절연층 및 게이트 전극과, 층간 절연층과 활성층 사이에서, 층간 절연층의 내부 측벽을 따라 배치된 버퍼층을 포함한다.The thin film transistor according to the exemplary embodiment of the present specification includes a semiconductor substrate, an interlayer insulating layer having a trench structure disposed on the semiconductor substrate, an active layer having a trench structure disposed above the interlayer insulating layer, and spaced apart from the upper or lower portion of the active layer. The source electrode and the drain electrode are disposed, and the gate insulating layer and the gate electrode disposed between the source electrode and the drain electrode at the upper or lower part of the active layer, and between the interlayer insulating layer and the active layer, along the inner sidewall of the interlayer insulating layer. It includes the arranged buffer layer.
본 명세서의 실시예들에 따르면, 층간 절연층과 활성층 사이에 버퍼층을 형성함으로써 차지하는 면적을 감소시키면서도 우수한 스위칭 특성을 가지는 박막 트랜지스터를 제조할 수 있는 효과가 있다.According to the embodiments of the present specification, by forming a buffer layer between an interlayer insulating layer and an active layer, there is an effect of manufacturing a thin film transistor having excellent switching characteristics while reducing an occupied area.
본 명세서에 개시된 실시예들의 효과는 이상에서 언급한 효과들로 제한되지 않다. 또한, 본 명세서에 개시된 실시예들은 위에서 언급되지 않은 또 다른 효과를 발생시킬 수 있으며, 이는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the embodiments disclosed in the present specification are not limited to the above-mentioned effects. In addition, the embodiments disclosed in the present specification may produce another effect not mentioned above, which will be clearly understood by those skilled in the art from the following description.
도 1은 박막 트랜지스터의 채널 길이가 긴 경우(장채널)와 짧은 경우(단채널)에 대해서 드레인 전압에 따라 문턱 전압의 변화를 나타낸 그래프이고,1 is a graph showing a change in a threshold voltage according to a drain voltage in a case where the channel length of a thin film transistor is long (long channel) and short (short channel),
도 2는 박막 트랜지스터의 채널 길이가 짧은 경우에 발생하는 드레인 유도 장벽 감소(DIBL) 현상을 나타낸 그래프이고,2 is a graph showing a drain induction barrier reduction (DIBL) phenomenon that occurs when the channel length of a thin film transistor is short,
도 3은 본 명세서의 일 실시예에 따른 박막 트랜지스터에 대한 단면도이고,3 is a cross-sectional view of a thin film transistor according to an embodiment of the present specification,
도 4는 본 명세서의 일 실시예에 따른 박막 트랜지스터에 대한 평면도이고,4 is a plan view of a thin film transistor according to an embodiment of the present specification,
도 5는 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법을 나타낸 흐름도이고,5 is a flowchart illustrating a method of manufacturing a thin film transistor according to an embodiment of the present specification,
도 6a 내지 도 6g는 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 과정을 나타낸 단면도이고,6A to 6G are cross-sectional views illustrating a manufacturing process of a thin film transistor according to an exemplary embodiment of the present specification,
도 7은 본 명세서의 또 다른 일 실시예에 따른 박막 트랜지스터에 대한 단면도이고,7 is a cross-sectional view of a thin film transistor according to another embodiment of the present specification,
도 8은 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 수평 채널 길이와 수직 채널 길이에 대응되는 저항값의 변화를 나타낸 도면이고,8 is a diagram showing a change in resistance values corresponding to a horizontal channel length and a vertical channel length in a thin film transistor according to an embodiment of the present specification,
도 9는 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 수직 채널 길이의 변화에 따른 구동 전류의 변화를 나타낸 그래프이고,9 is a graph showing a change in driving current according to a change in a vertical channel length in a thin film transistor according to an embodiment of the present specification,
도 10은 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 수평 채널 길이의 변화에 따른 구동 전류의 변화를 나타낸 그래프이다.10 is a graph illustrating a change in driving current according to a change in a horizontal channel length in a thin film transistor according to an exemplary embodiment of the present specification.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present specification, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present specification is not limited to the embodiments disclosed below, but will be implemented in various different forms. It is provided to fully inform the scope of the invention to those who have it, and this specification is only defined by the scope of the claims.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present specification are exemplary, and the present specification is not limited to the illustrated matters. The same reference numerals refer to the same elements throughout the specification. In addition, in describing the present specification, when it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present specification, the detailed description thereof will be omitted. When "include", "have", "consists of" and the like mentioned in the present specification are used, other parts may be added unless "only" is used. In the case of expressing the constituent elements in the singular, it includes the case of including the plural unless specifically stated otherwise.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description.
위치 관계에 대한 설명일 경우, 예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, when the positional relationship of two parts is described as "on the top", "upper of the", "lower of the", and "the side of the", "right" Alternatively, one or more other parts may be located between the two parts unless "direct" is used.
시간 관계에 대한 설명일 경우, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간 적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, "after", "following", "after", "before", etc., when a temporal predecessor relationship is described, "right" or "directly" It may also include non-contiguous cases unless "is used.
신호의 흐름 관계에 대한 설명일 경우, 예를 들어, "A 노드에서 B 노드로 신호가 전달된다"는 경우에도, "바로" 또는 "직접"이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.In the case of a description of the signal flow relationship, for example, even in the case of "a signal is transmitted from node A to node B", unless "directly" or "directly" is used, node A passes through another node Thus, it may include a case where a signal is transmitted to the B node.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.First, second, etc. are used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another component. Therefore, the first component mentioned below may be a second component within the technical idea of the present specification.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each of the features of the various embodiments of the present specification can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be independently implemented with respect to each other or can be implemented together in an association relationship. May be.
이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present specification will be described in detail with reference to the accompanying drawings.
박막 트랜지스터가 디스플레이 장치에 사용되는 경우, 박막 트랜지스터는 이미지를 표시하는 기본 단위인 서브픽셀(Subpixel)을 스위칭하는 역할을 담당할 수 있다.When a thin film transistor is used in a display device, the thin film transistor may play a role of switching a subpixel that is a basic unit for displaying an image.
따라서, 박막 트랜지스터가 차지하는 면적이 곧 디스플레이 장치의 서브픽셀의 크기를 결정하며, 이로 인해 박막 트랜지스터의 크기를 작게 할수록 디스플레이 장치의 집적도 및 해상도를 향상시킬 수 있게 된다. Accordingly, the area occupied by the thin film transistor directly determines the size of the subpixel of the display device, and thus, as the size of the thin film transistor is reduced, the degree of integration and resolution of the display device can be improved.
이를 위하여, 박막 트랜지스터에서 소스 전극과 드레인 전극 사이의 채널을 짧게 형성하는 단채널(short channel) 구조가 사용되고 있다.To this end, in a thin film transistor, a short channel structure in which a channel between a source electrode and a drain electrode is formed short is used.
그러나, 소스 전극과 드레인 전극 사이의 채널 길이가 짧아지는 경우에는 드레인 전극에 인가되는 드레인 전압(Vds)이 소스 전극에 영향을 미쳐서, 박막 트랜지스터의 문턱 전압(Vt)이 낮아지는 드레인 유도 장벽 감소(Drain Induced Barrier Lowering; DIBL) 현상이 발생하게 된다.However, when the channel length between the source electrode and the drain electrode is shortened, the drain voltage Vds applied to the drain electrode affects the source electrode, so that the threshold voltage Vt of the thin film transistor is reduced. Drain Induced Barrier Lowering (DIBL) phenomenon occurs.
도 1은 박막 트랜지스터의 채널 길이가 긴 경우(장채널)와 짧은 경우(단채널)에 대해서 드레인 전압에 따라 문턱 전압의 변화를 나타낸 그래프이다.1 is a graph showing a change in a threshold voltage according to a drain voltage in a case where the channel length of a thin film transistor is long (long channel) and short (short channel).
도 1을 참조하면, 박막 트랜지스터의 채널 길이가 긴 경우(a의 경우), 드레인 전극과 소스 전극 사이에 인가되는 전압(Vds)이 높은 값(5 V)을 가지더라도, 드레인 전극의 가까이에 있는 채널의 전위(potential)는 낮아지더라도 소스 전극의 가까이에 있는 채널의 전위에는 영향을 미치지 못한다.Referring to FIG. 1, when the channel length of the thin film transistor is long (in the case of a), even if the voltage (Vds) applied between the drain electrode and the source electrode has a high value (5 V), Although the potential of the channel is lowered, it does not affect the potential of the channel adjacent to the source electrode.
따라서, 드레인 전극 부근의 전도성 밴드(conduction band)는 낮아지는 반면에 소스 전극 부근의 전도성 밴드는 유지되기 때문에, 문턱 전압(Vt)은 드레인 전극에 인가되는 전압의 크기에 영향을 받지 않고 일정하게 유지될 수 있다. 일반적으로 박막 트랜지스터는 0.7 V 정도의 문턱 전압(Vt)을 가지게 된다.Therefore, since the conductive band near the drain electrode is lowered while the conductive band near the source electrode is maintained, the threshold voltage Vt is kept constant without being affected by the magnitude of the voltage applied to the drain electrode. Can be. In general, the thin film transistor has a threshold voltage (Vt) of about 0.7 V.
이에 반해, 박막 트랜지스터의 채널 길이가 짧은 경우(b의 경우)에는 드레인 전극과 소스 전극 사이에 인가되는 전압(Vds)이 높아지면(5 V) 드레인 전극에 형성되는 전기장이 소스 전극에 영향을 미치게 되어 소스 전극 부근의 전도성 밴드가 함께 낮아지게 된다.On the other hand, when the channel length of the thin film transistor is short (in the case of b), when the voltage (Vds) applied between the drain electrode and the source electrode increases (5 V), the electric field formed in the drain electrode affects the source electrode. As a result, the conductive band near the source electrode is lowered together.
그 결과, 드레인 전극과 소스 전극 사이의 장벽(barrier)이 낮아지게 되어, 소스 전극으로부터 드레인 전극으로 이동하는 열전자 전류(thermionic current)가 증가하게 된다.As a result, the barrier between the drain electrode and the source electrode is lowered, so that the thermoelectric current moving from the source electrode to the drain electrode increases.
도 2는 박막 트랜지스터의 채널 길이가 짧은 경우에 발생하는 드레인 유도 장벽 감소(DIBL) 현상을 나타낸 그래프이다.2 is a graph showing a drain induction barrier reduction (DIBL) phenomenon that occurs when the channel length of a thin film transistor is short.
도 2를 참조하면, 박막 트랜지스터의 소스 전극과 드레인 전극 사이의 채널 길이가 약 0.15 ㎛ 이하가 되는 경우에 소스 전극 부근의 전도성 밴드가 낮아지는 것을 확인할 수 있다.Referring to FIG. 2, when the channel length between the source electrode and the drain electrode of the thin film transistor is less than or equal to about 0.15 μm, it can be seen that the conductive band near the source electrode is lowered.
따라서, 디스플레이 장치의 집적도를 향상시키고 해상도를 증가시키기 위해서 박막 트랜지스터의 간격을 축소시키는 경우에도, 이러한 드레인 유도 장벽 감소 현상을 방지할 수 있는 구조를 마련할 필요가 발생한다.Accordingly, even when the spacing of the thin film transistors is reduced in order to improve the degree of integration and increase the resolution of the display device, there is a need to provide a structure capable of preventing such a decrease in the drain induction barrier.
도 3은 본 명세서의 일 실시예에 따른 박막 트랜지스터에 대한 단면도이다.3 is a cross-sectional view of a thin film transistor according to an exemplary embodiment of the present specification.
도 3을 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터(100)는 반도체 기판(110), 층간 절연층(120), 이격되어 배치된 소스 전극(130)과 드레인 전극(140), 층간 절연층(120)의 내부 측벽에 위치하는 버퍼층(150), 트렌치 구조의 활성층(160)과 보호층(170), 트렌치 구조의 게이트 절연층(180)과 게이트 전극(190)을 포함할 수 있다.Referring to FIG. 3, the thin film transistor 100 according to the exemplary embodiment of the present specification includes a semiconductor substrate 110, an interlayer insulating layer 120, a source electrode 130 and a drain electrode 140 disposed spaced apart from each other, and an interlayer. A buffer layer 150 positioned on an inner sidewall of the insulating layer 120, an active layer 160 and a protective layer 170 having a trench structure, a gate insulating layer 180 having a trench structure, and a gate electrode 190 may be included. .
반도체 기판(110)은 사파이어 기판, 잘화 갈륨(GaN) 기판, 탄화 규소(SiC) 기판, 실리콘(Si) 기판, 질화 알루미늄(AlN) 기판 등과 같은 다양한 형태의 성장 기판일 수 있다.The semiconductor substrate 110 may be a growth substrate of various types, such as a sapphire substrate, a gallium nitride (GaN) substrate, a silicon carbide (SiC) substrate, a silicon (Si) substrate, an aluminum nitride (AlN) substrate, and the like.
층간 절연층(120)은 반도체 기판(110)의 상부에 적층되며, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(Al2O3) 등의 절연 물질로 이루어지거나 이들의 적층 구조로 이루어질 수 있다. The interlayer insulating layer 120 is laminated on the semiconductor substrate 110, and is made of an insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (Al 2 O 3 ), or a stacked structure thereof. Can be done.
층간 절연층(120)은 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법을 통해 고속으로 증착할 수 있지만, 플라즈마 원자층 증착(Plasma Enhanced Atomic Layer Deposition; PEALD) 또는 스퍼터링(Sputtering) 등의 방식을 사용할 수도 있을 것이다. 이 때, 층간 절연층(120)의 두께는 박막 트랜지스터(100)의 특성에 따라 조절될 수 있을 것이다.The interlayer insulating layer 120 can be deposited at high speed through a plasma enhanced chemical vapor deposition (PECVD) method, but plasma enhanced atomic layer deposition (PEALD) or sputtering, etc. You could also use the method. In this case, the thickness of the interlayer insulating layer 120 may be adjusted according to the characteristics of the thin film transistor 100.
층간 절연층(120)의 상부에 배치되는 소스 전극(130)과 드레인 전극(140)은 박막 트랜지스터(100)의 구조 및 성능에 따라 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO) 등의 산화물로 이루어지거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 텅스텐 티타늄(TiW) 등의 금속이나 합금, 또는 이들의 적층 구조로 이루어질 수 있다.The source electrode 130 and the drain electrode 140 disposed on the interlayer insulating layer 120 are indium tin oxide (ITO) and indium zinc oxide according to the structure and performance of the thin film transistor 100. Zinc Oxide; IZO), or a metal or alloy such as molybdenum (Mo), aluminum (Al), titanium (Ti), titanium nitride (TiN), tungsten titanium (TiW), or a laminated structure thereof Can be done.
소스 전극(130)과 드레인 전극(140)은 층간 절연층(120)에 적층된 전극 물질을 패터닝하여 형성될 것이다. 이 과정에서, 동일한 마스크를 사용하여 소스 전극(130)과 드레인 전극(140)의 중앙 부분과 여기에 위치하는 층간 절연층(120)의 일부를 식각하여 트렌치 구조를 형성함으로써, 층간 절연층(120)의 내부 측벽에 버퍼층(150)을 형성할 수 있도록 한다.The source electrode 130 and the drain electrode 140 may be formed by patterning an electrode material stacked on the interlayer insulating layer 120. In this process, a trench structure is formed by etching the center portion of the source electrode 130 and the drain electrode 140 and a part of the interlayer insulating layer 120 positioned therein using the same mask, thereby forming a trench structure. ) To form the buffer layer 150 on the inner sidewall.
이 때, 소스 전극(130)과 드레인 전극(140) 사이에 위치하는 층간 절연층(120)의 일부를 제거하기 위해서 건식 에칭(dry etch) 방법을 사용할 수도 있지만, 습식 에칭(wet etch) 방법을 사용할 수도 있을 것이다.In this case, a dry etching method may be used to remove a part of the interlayer insulating layer 120 positioned between the source electrode 130 and the drain electrode 140, but a wet etch method is used. You could also use it.
버퍼층(150)은 트렌치 구조의 층간 절연층(120) 내부 측벽을 따라 수직 방향으로 배치된다. 이러한 버퍼층(150)은 에칭 과정에서 손상된 층간 절연층(120)의 표면 품질을 개선하고, 소스 전극(130)과 드레인 전극(140) 사이의 채널 길이가 짧아지더라도 드레인 전극(140)에 인가되는 전압에 의해서 소스 전극(130)의 전도성 밴드가 낮아지는 드레인 유도 장벽 감소(DIBL) 효과를 약화시킬 수 있다.The buffer layer 150 is disposed in a vertical direction along the inner sidewall of the interlayer insulating layer 120 having a trench structure. The buffer layer 150 improves the surface quality of the interlayer insulating layer 120 damaged in the etching process, and is applied to the drain electrode 140 even if the channel length between the source electrode 130 and the drain electrode 140 is shortened. The effect of reducing the drain induction barrier (DIBL) in which the conductive band of the source electrode 130 is lowered by the voltage may be weakened.
버퍼층(150)은 에칭을 통해서 형성된 층간 절연층(120)의 표면에 계면 특성이 우수한 절연 물질을 증착하고, 건식 에칭을 통해 층간 절연층(120)의 중앙 부분을 제거함으로써 층간 절연막(120)의 내부 측벽에만 형성할 수 있다. 이 때, 버퍼층(150)을 형성하기 위한 절연 물질은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착될 수 있다.In the buffer layer 150, an insulating material having excellent interfacial properties is deposited on the surface of the interlayer insulating layer 120 formed through etching, and the central portion of the interlayer insulating layer 120 is removed through dry etching. It can be formed only on the inner sidewall. In this case, the insulating material for forming the buffer layer 150 may be deposited by a plasma chemical vapor deposition (PECVD) or plasma atomic layer deposition (PEALD) method.
한편, 여기에서는 버퍼층(150)이 트렌치 구조를 가지는 층간 절연층(120)의 내부 측벽에 수직 구조로 형성하는 경우를 설명하였지만, 층간 절연층(120)의 중앙 부분을 제거하지 않음으로써, 층간 절연층(120)의 내부 측벽뿐만 아니라 중앙 부분까지 연장되어 형성될 수도 있을 것이다.Meanwhile, although the case where the buffer layer 150 is formed in a vertical structure on the inner sidewall of the interlayer insulating layer 120 having a trench structure has been described, interlayer insulation is performed by not removing the central portion of the interlayer insulating layer 120. It may be formed to extend to the central portion as well as the inner sidewall of the layer 120.
활성층(160)은 소스 전극(130)과 드레인 전극(140)의 일부 영역과 트렌치 구조 내부의 버퍼층(150), 및 층간 절연층(120)을 덮도록 형성되어, 소스 전극(130)과 드레인 전극(140) 사이의 채널을 형성하게 된다. 이와 같이, 트렌치 구조로 형성되는 활성층(160)으로 인해 소스 전극(130)과 드레인 전극(140) 사이에는 수직형 채널이 형성된다.The active layer 160 is formed to cover partial regions of the source electrode 130 and the drain electrode 140, the buffer layer 150 inside the trench structure, and the interlayer insulating layer 120, and thus the source electrode 130 and the drain electrode A channel between 140 is formed. As such, a vertical channel is formed between the source electrode 130 and the drain electrode 140 due to the active layer 160 formed in a trench structure.
활성층(160)은 드레인 유도 장벽 감소(DIBL) 효과에 영향을 적게 받으며, 동작 특성이 우수한 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 아연 산화물(ITZO), 인듐 갈륨 아연 주석 산화물(IGZTO), 인듐 아연 산화물(IZO), 인듐 산화물(InOx), 인듐 알루미늄 산화물(InAlOx), 인듐 실리콘 산화물(InSiOx), 아연 주석 산화물(ZTO) 등의 산화물 반도체로 이루어질 수 있다. 또는, 박막 트랜지스터(100)의 성능에 따라 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 사용할 수도 있다.The active layer 160 is less affected by the drain-inducing barrier reduction (DIBL) effect, and has excellent operating characteristics indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), indium gallium zinc tin oxide (IGZTO), and indium zinc. It may be made of an oxide semiconductor such as oxide (IZO), indium oxide (InOx), indium aluminum oxide (InAlOx), indium silicon oxide (InSiOx), and zinc tin oxide (ZTO). Alternatively, low temperature poly-silicon (LTPS) may be used depending on the performance of the thin film transistor 100.
활성층(160)은 스퍼터링(sputtering) 방법으로 증착될 수 있지만, 플라즈마 원자층 증착(PEALD) 방식으로 증착될 수도 있다. 플라즈마 원자층 증착(PEALD) 방식으로 증착하는 경우, 채널 길이가 짧은 박막 트랜지스터(100)에 우수한 단차 피복성(step coverage)을 제공하고, 산화물 반도체 형성 공정 과정에서 금속 전극의 산화 영향을 감소시킬 수 있는 장점이 있다.The active layer 160 may be deposited by a sputtering method, but may also be deposited by a plasma atomic layer deposition (PEALD) method. In the case of deposition by the plasma atomic layer deposition (PEALD) method, excellent step coverage can be provided to the thin film transistor 100 with a short channel length, and the oxidation effect of the metal electrode can be reduced during the oxide semiconductor formation process. There is an advantage.
보호층(170)은 이후의 포토리소그래피(photolithography), 포토레지스트(Photo Resist; PR) 박리 공정(PR strip), 또는 게이트 절연층(180) 증착 과정에서 손상이 발생하는 것을 최소화 하기 위해서 활성층(160)의 상부에 형성될 수 있다.The protective layer 170 is an active layer 160 in order to minimize damage during a subsequent photolithography, photoresist (PR) peeling process (PR strip), or deposition of the gate insulating layer 180. ) Can be formed on top of.
보호층(170)은 플라즈마 원자층 증착(PEALD) 방식으로 약 10 nm 수준으로 형성될 수 있다. 또는, 보호층(170)은 생략될 수도 있다.The protective layer 170 may be formed at a level of about 10 nm by a plasma atomic layer deposition (PEALD) method. Alternatively, the protective layer 170 may be omitted.
게이트 절연층(180)은 습식 에칭 등의 방법으로 보호층(170)을 패터닝한 다음에, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx), 산화 하프늄(HfOx) 등의 절연 물질을 이용하여 단일층 또는 적층 형태로 형성할 수 있다.The gate insulating layer 180 is insulated from silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (AlOx), and hafnium oxide (HfOx) after patterning the protective layer 170 by a method such as wet etching. It can be formed in a single layer or stacked form using a material.
게이트 절연층(180)은 플라즈마 원자층 증착(PEALD), 플라즈마 화학 기상 증착(PECVD) 방식으로 형성될 수 있으며, 박막 트랜지스터(100)의 채널 길이, 문턱 전압, 누설 전류, 및 드레인 유도 장벽 감소(DIBL) 영향 등을 고려하여 증착 두께가 결정될 수 있을 것이다.The gate insulating layer 180 may be formed by a plasma atomic layer deposition (PEALD) or plasma chemical vapor deposition (PECVD) method, and the channel length, threshold voltage, leakage current, and drain induction barrier of the thin film transistor 100 are reduced ( The deposition thickness may be determined in consideration of the DIBL) effect.
게이트 전극(190)은 게이트 절연층(180)의 상부에 소스 전극(130) 및 드레인 전극(140)과 유사한 금속이나 합금으로 형성될 수 있을 것이다.The gate electrode 190 may be formed of a metal or alloy similar to the source electrode 130 and the drain electrode 140 on the gate insulating layer 180.
이 때, 게이트 전극(190)을 스퍼터링(sputtering)으로 증착하는 경우, 트렌치 구조를 형성하는 내부 측벽 부분의 단차 피복성 불량으로 인해 트렌치 영역의 두께가 감소할 수 있다. 따라서, 습식 에칭으로 게이트 전극(190)의 패턴을 형성하는 경우에는 등방성 식각(isotropic etch) 특성으로 인해 트렌치 구조의 내부 측벽에 패턴 불량이나 단락이 발생할 가능성이 있으므로, 게이트 전극(190)은 건식 에칭으로 패턴을 형성하는 것이 바람직하다.In this case, when the gate electrode 190 is deposited by sputtering, the thickness of the trench region may be reduced due to poor step coverage of the inner sidewall portion forming the trench structure. Therefore, when the pattern of the gate electrode 190 is formed by wet etching, there is a possibility that a pattern defect or a short circuit may occur on the inner sidewall of the trench structure due to the isotropic etch property, so that the gate electrode 190 is dry-etched. It is preferable to form the pattern.
도 4는 본 명세서의 일 실시예에 따른 박막 트랜지스터에 대한 평면도이다.4 is a plan view of a thin film transistor according to an exemplary embodiment of the present specification.
도 4를 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터(100)는 층간 절연층(120), 소스 전극(130)과 드레인 전극(140) 사이에 형성되는 활성층(160), 게이트 절연층(180), 및 게이트 전극(190)을 수직 방향으로 길게 연장된 트렌치 구조로 형성하기 때문에, 소스 전극(130)과 드레인 전극(140) 사이의 채널 길이(L)가 줄어들게 된다.Referring to FIG. 4, the thin film transistor 100 according to the exemplary embodiment of the present specification includes an interlayer insulating layer 120, an active layer 160 formed between the source electrode 130 and the drain electrode 140, and a gate insulating layer. Since (180) and the gate electrode 190 are formed in a trench structure elongated in the vertical direction, the channel length L between the source electrode 130 and the drain electrode 140 is reduced.
이로 인해, 박막 트랜지스터(100)의 크기가 감소되고 집적도를 향상시킬 수 있게 되지만, 소스 전극(130)과 드레인 전극(140) 사이의 채널 길이(L)가 감소됨으로써, 드레인 전극(140)에 인가되는 전압에 의해 소스 전극(130)의 전도성 밴드가 낮아지는 드레인 유도 장벽 감소(DIBL) 효과가 야기된다.Due to this, the size of the thin film transistor 100 can be reduced and the degree of integration can be improved, but the channel length L between the source electrode 130 and the drain electrode 140 is reduced, so that it is applied to the drain electrode 140. A drain induction barrier reduction (DIBL) effect in which the conductive band of the source electrode 130 is lowered is caused by the applied voltage.
그러나, 본 명세서의 일 실시예에 따른 박막 트랜지스터(100)는 트렌치 구조로 형성된 층간 절연층(120)의 내부 측벽을 따라 버퍼층(150)을 형성함으로써, 에칭 과정에서 손상된 층간 절연층(120)의 표면 품질을 개선하고 소스 전극(130)과 드레인 전극(140) 사이의 채널 길이(L)가 짧아짐으로써 야기되는 드레인 유도 장벽 감소(DIBL) 효과를 약화시킬 수 있게 된다.However, in the thin film transistor 100 according to the exemplary embodiment of the present specification, the buffer layer 150 is formed along the inner sidewall of the interlayer insulating layer 120 formed in a trench structure. The surface quality may be improved and a drain induction barrier reduction (DIBL) effect caused by a short channel length L between the source electrode 130 and the drain electrode 140 may be weakened.
도 5는 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법을 나타낸 흐름도이다. 또한, 도 6a 내지 도 6g는 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 과정을 나타낸 단면도이다.5 is a flowchart illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present specification. 6A to 6G are cross-sectional views illustrating a manufacturing process of a thin film transistor according to an exemplary embodiment of the present specification.
이하에서는 도 5 및 도 6을 참조하여 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법을 단계적으로 살펴보기로 한다.Hereinafter, a method of manufacturing a thin film transistor according to an exemplary embodiment of the present specification will be described step by step with reference to FIGS. 5 and 6.
먼저, 도 5를 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법은 반도체 기판(110), 층간 절연층(120), 및 전극용 금속을 순차적으로 적층하는 단계(S100), 층간 절연층(120)과 전극용 금속을 식각하여 소스 전극(130)과 드레인 전극(140)을 형성하는 단계(S200), 층간 절연층(120)의 내부 측벽에 버퍼층(150)을 형성하는 단계(S300), 트렌치 구조의 활성층(160) 및 보호층(170)을 형성하는 단계(S400), 활성층(160) 및 보호층(170)을 덮도록 게이트 절연층(180)을 형성하는 단계(S500), 및 게이트 전극(190)을 형성하는 단계(S600)를 포함할 수 있다.First, referring to FIG. 5, a method of manufacturing a thin film transistor according to an embodiment of the present specification includes sequentially stacking a semiconductor substrate 110, an interlayer insulating layer 120, and a metal for an electrode (S100), and interlayer insulation. Etching the layer 120 and the electrode metal to form the source electrode 130 and the drain electrode 140 (S200), forming the buffer layer 150 on the inner sidewall of the interlayer insulating layer 120 (S300) ), forming the active layer 160 and the protective layer 170 having a trench structure (S400), forming the gate insulating layer 180 to cover the active layer 160 and the protective layer 170 (S500), And forming the gate electrode 190 (S600 ).
반도체 기판(110), 층간 절연층(120), 및 전극용 금속을 순차적으로 적층하는 단계(S100)는 도 6a에 도시된 바와 같이, 반도체 기판(110)을 배치하고 반도체 기판(110)의 상부에 절연 물질로 이루어진 층간 절연층(120)을 증착한 후에, 그 상부에 소스 전극(130)과 드레인 전극(140)을 형성하기 위한 전극용 금속(135)을 적층하는 과정이다.The step of sequentially stacking the semiconductor substrate 110, the interlayer insulating layer 120, and the electrode metal (S100) is, as shown in FIG. 6A, the semiconductor substrate 110 is disposed and the upper portion of the semiconductor substrate 110 After depositing the interlayer insulating layer 120 made of an insulating material on the layer, the electrode metal 135 for forming the source electrode 130 and the drain electrode 140 is stacked thereon.
층간 절연층(120)은 플라즈마 화학 기상 증착(PECVD), 플라즈마 원자층 증착(PEALD) 또는 스퍼터링(Sputtering) 등의 방법을 통해 증착될 수 있다.The interlayer insulating layer 120 may be deposited through a method such as plasma chemical vapor deposition (PECVD), plasma atomic layer deposition (PEALD), or sputtering.
층간 절연층(120)과 전극용 금속(135)을 식각하여 소스 전극(130)과 드레인 전극(140)을 형성하는 단계(S200)는 도 6b에 도시된 바와 같이, 하나의 마스크를 사용하여 전극용 금속(135)의 중앙 부분 및 여기에 해당하는 층간 절연층(120)의 일부를 식각하여 트렌치 구조를 형성하는 과정이다.The step of forming the source electrode 130 and the drain electrode 140 by etching the interlayer insulating layer 120 and the electrode metal 135 (S200) is an electrode using a single mask as shown in FIG. 6B. This is a process of forming a trench structure by etching a central portion of the molten metal 135 and a portion of the interlayer insulating layer 120 corresponding thereto.
전극용 금속(135)과 층간 절연막(120)은 건식 에칭(dry etch) 또는 습식 에칭(wet etch) 방법으로 식각될 수 있다.The electrode metal 135 and the interlayer insulating layer 120 may be etched by dry etching or wet etching.
층간 절연층(120)의 내부 측벽에 버퍼층(150)을 형성하는 단계(S300)는 도 6c에 도시된 바와 같이, 에칭을 통해서 형성된 층간 절연층(120)의 표면에 계면 특성이 우수한 절연 물질을 증착한 후에, 건식 에칭을 통해 층간 절연층(120)의 중앙 부분을 제거하는 과정이다.In the step of forming the buffer layer 150 on the inner sidewall of the interlayer insulating layer 120 (S300), as shown in FIG. 6C, an insulating material having excellent interfacial properties is applied to the surface of the interlayer insulating layer 120 formed through etching. After deposition, the central portion of the interlayer insulating layer 120 is removed through dry etching.
이 때, 버퍼층(150)을 형성하기 위한 절연 물질은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착될 수 있다.In this case, the insulating material for forming the buffer layer 150 may be deposited by a plasma chemical vapor deposition (PECVD) or plasma atomic layer deposition (PEALD) method.
박막 트랜지스터(100)에서 소스 전극(130)과 드레인 전극(140) 사이의 채널 길이를 축소시키기 위해서 층간 절연층(120)을 트렌치 구조로 형성하는 경우에는 소스 전극(130)과 드레인 전극(140) 사이에 드레인 유도 장벽 감소(DIBL) 현상이 나타날 수 있는데, 본 명세서의 실시예와 같이 소스 전극(130)과 드레인 전극(140) 사이에 버퍼층(150)을 배치함으로써 에칭 과정에서 손상된 층간 절연층(120)의 표면 품질을 개선하고 드레인 유도 장벽 감소(DIBL) 효과를 약화시킬 수 있게 된다.When the interlayer insulating layer 120 is formed in a trench structure in order to reduce the channel length between the source electrode 130 and the drain electrode 140 in the thin film transistor 100, the source electrode 130 and the drain electrode 140 There may be a drain induction barrier reduction (DIBL) phenomenon. As in the embodiment of the present specification, by disposing the buffer layer 150 between the source electrode 130 and the drain electrode 140, the interlayer insulating layer damaged in the etching process ( 120) can improve the surface quality and weaken the drain induction barrier reduction (DIBL) effect.
한편, 에칭 과정에서 층간 절연층(120)의 중앙 부분에 증착된 절연 물질의 일부를 남겨둠으로써, 층간 절연층(120)의 내부 측벽뿐만 아니라 중앙 부분에도 버퍼층(150)이 형성되도록 할 수도 있는데, 도 6d는 이와 같이 층간 절연층(120)의 중앙 부분까지 버퍼층(150)이 연장된 경우를 도시하였다.Meanwhile, by leaving a part of the insulating material deposited on the central portion of the interlayer insulating layer 120 during the etching process, the buffer layer 150 may be formed not only on the inner sidewall of the interlayer insulating layer 120 but also on the central portion. 6D illustrates a case where the buffer layer 150 extends to the central portion of the interlayer insulating layer 120 as described above.
트렌치 구조의 활성층(160) 및 보호층(170)을 형성하는 단계(S400)는 도 6e에 도시된 바와 같이, 소스 전극(130)과 드레인 전극(140)의 일부 영역과 트렌치 구조 내부의 버퍼층(150), 및 층간 절연층(120)을 덮도록 트렌치 구조의 활성층(160)과 보호층(170)을 순차적으로 증착하는 과정이다.In the step S400 of forming the active layer 160 and the protective layer 170 having a trench structure, as shown in FIG. 6E, a partial region of the source electrode 130 and the drain electrode 140 and the buffer layer inside the trench structure ( 150) and the trench-structured active layer 160 and the protective layer 170 to cover the interlayer insulating layer 120 in sequence.
활성층(160)은 산화물 반도체 또는 저온 폴리 실리콘(LTPS)을 사용하여, 스퍼터링(sputtering) 또는 플라즈마 원자층 증착(PEALD) 방식으로 증착될 수 있다.The active layer 160 may be deposited using an oxide semiconductor or low-temperature polysilicon (LTPS) by sputtering or plasma atomic layer deposition (PEALD).
보호층(170)은 플라즈마 원자층 증착(PEALD) 방식으로 증착될 수 있으며, 생략될 수도 있다.The protective layer 170 may be deposited by a plasma atomic layer deposition (PEALD) method, or may be omitted.
활성층(160) 및 보호층(170)을 덮도록 게이트 절연층(180)을 형성하는 단계(S500)는 도 6f에 도시된 바와 같이, 절연 물질을 이용하여 보호층(170)의 상부에 단일층 또는 적층 형태로 트렌치 구조의 게이트 절연층(180)을 형성하는 과정이다.Forming the gate insulating layer 180 to cover the active layer 160 and the passivation layer 170 (S500) is a single layer on the passivation layer 170 using an insulating material, as shown in FIG. 6F. Alternatively, it is a process of forming the gate insulating layer 180 having a trench structure in a stacked form.
게이트 절연층(180)은 플라즈마 원자층 증착(PEALD), 플라즈마 화학 기상 증착(PECVD) 방식으로 형성될 수 있다.The gate insulating layer 180 may be formed by plasma atomic layer deposition (PEALD) or plasma chemical vapor deposition (PECVD).
게이트 전극(190)을 형성하는 단계(S600)는 도 6g에 도시된 바와 같이, 게이트 절연층(180)의 상부에 전극용 금속을 증착한 후에 건식 에칭으로 트렌치 구조를 형성하는 과정이다.Forming the gate electrode 190 (S600) is a process of forming a trench structure by dry etching after depositing an electrode metal on the gate insulating layer 180, as shown in FIG. 6G.
게이트 전극(190)은 트렌치 구조의 내부 측벽 부분에 단차 피복성 불량이 발생할 수 있으므로, 건식 에칭으로 트렌치 구조를 형성한다.In the gate electrode 190, a step coverage defect may occur in an inner sidewall portion of the trench structure, and thus a trench structure is formed by dry etching.
이러한 과정을 통해 제조된 박막 트랜지스터(100)는 트렌치 구조를 가지는 층간 절연층(120)의 내부 측벽을 따라 버퍼층(150)을 형성함으로써 층간 절연층(120)의 표면 품질을 개선하기 때문에, 수직 방향으로 길게 형성된 트렌치 구조의 활성층(160)으로 인해 소스 전극(130)과 드레인 전극(140) 사이의 채널 길이(L)가 짧아지는 수직형 채널의 경우에도 드레인 유도 장벽 감소(DIBL) 효과를 약화시킬 수 있게 된다.The thin film transistor 100 manufactured through this process improves the surface quality of the interlayer insulating layer 120 by forming the buffer layer 150 along the inner sidewall of the interlayer insulating layer 120 having a trench structure. Even in the case of a vertical channel in which the channel length L between the source electrode 130 and the drain electrode 140 is shortened due to the active layer 160 having a trench structure formed as a long length, the effect of reducing the drain induction barrier (DIBL) may be weakened. You will be able to.
한편, 위에서는 채널층(160) 및 게이트 절연층(180)의 상부에 게이트 전극(190)이 형성되는 탑 게이트(top gate) 구조를 예시로 설명하였지만, 소스 전극(130)과 드레인 전극(140), 및 게이트 전극(190)이 동일 평면에 위치하는 코플래너(coplanar) 구조, 또는 게이트 전극(190)이 채널층(160)과 게이트 절연층(180)의 하부에 위치하는 바텀 게이트(bottom gate) 구조, 및 에치 스토퍼(etch stopper)를 이용한 자기 정렬(Self align) 구조 등 다양한 박막 트랜지스터 구조에도 동일하게 적용될 수 있을 것이다.Meanwhile, the top gate structure in which the gate electrode 190 is formed on the channel layer 160 and the gate insulating layer 180 has been described as an example, but the source electrode 130 and the drain electrode 140 ), and a coplanar structure in which the gate electrode 190 is positioned on the same plane, or a bottom gate in which the gate electrode 190 is positioned below the channel layer 160 and the gate insulating layer 180 ) Structure, and a self-align structure using an etch stopper. The same may be applied to various thin film transistor structures.
도 7은 본 명세서의 또 다른 일 실시예에 따른 박막 트랜지스터에 대한 단면도이다.7 is a cross-sectional view of a thin film transistor according to another exemplary embodiment of the present specification.
도 7을 참조하면, 본 명세서의 또 다른 일 실시예에 따른 박막 트랜지스터(100)는 반도체 기판(110), 트렌치 구조의 층간 절연층(120)과 버퍼층(150) 및 활성층(160), 활성층(160)의 상부에 이격되어 배치된 소스 전극(130)과 드레인 전극(140), 활성층(160)의 트렌치 구조 내부에 배치된 게이트 절연층(180)과 게이트 전극(190), 및 소스 전극(130), 드레인 전극(140), 게이트 전극(190) 사이에 배치된 보호층(170)을 포함할 수 있다.Referring to FIG. 7, a thin film transistor 100 according to another exemplary embodiment of the present specification includes a semiconductor substrate 110, an interlayer insulating layer 120 having a trench structure, a buffer layer 150, an active layer 160, and an active layer ( The source electrode 130 and the drain electrode 140 are spaced apart from the top of the 160, the gate insulating layer 180 and the gate electrode 190, and the source electrode 130 disposed inside the trench structure of the active layer 160. ), the drain electrode 140, and the passivation layer 170 disposed between the gate electrode 190.
여기에서는 게이트 전극(190)이 트렌치 구조 내부에 배치되기 때문에, 소스 전극(130) 및 드레인 전극(140)이 게이트 전극(190)보다 높은 위치에 배치되게 된다.Here, since the gate electrode 190 is disposed inside the trench structure, the source electrode 130 and the drain electrode 140 are disposed at a higher position than the gate electrode 190.
따라서, 층간 절연층을 트렌치 구조로 형성한 후에, 층간 절연층(120)의 상부에 일정한 두께의 버퍼층(150)과 채널층(160)을 트렌치 구조로 형성할 수 있다. Accordingly, after forming the interlayer insulating layer in a trench structure, the buffer layer 150 and the channel layer 160 having a predetermined thickness may be formed on the interlayer insulating layer 120 in a trench structure.
버퍼층(150)은 게이트 전극(190)이 배치되는 트렌치 구조 내부의 수직 측벽에 형성될 수도 있고, 여기에 도시된 바와 같이 트렌치 구조 내부의 수직 측벽을 포함하여 트렌치 구조의 중앙 부분까지 연장될 수도 있다.The buffer layer 150 may be formed on a vertical sidewall inside the trench structure in which the gate electrode 190 is disposed, or may extend to a central portion of the trench structure including the vertical sidewall inside the trench structure as shown here. .
버퍼층(150)과 채널층(160)을 트렌치 구조로 형성한 이후에는 트렌치 구조 내부에 게이트 절연층(180)과 게이트 전극(190)을 순차적으로 적층시킨다.After forming the buffer layer 150 and the channel layer 160 in a trench structure, a gate insulating layer 180 and a gate electrode 190 are sequentially stacked inside the trench structure.
한편, 소스 전극(130)과 드레인 전극(140)은 트렌치 구조의 좌측과 우측 상부에 각각 형성될 수 있는데, 소스 전극(130)과 드레인 전극(140)은 에치 스토퍼를 이용하여 소스 전극(130)과 드레인 전극(140) 사이의 오버랩이 발생하지 않도록 자기 정렬 구조로 형성될 수 있다.Meanwhile, the source electrode 130 and the drain electrode 140 may be formed on the left and right upper portions of the trench structure, respectively. The source electrode 130 and the drain electrode 140 use an etch stopper to form the source electrode 130. It may be formed in a self-aligned structure so that no overlap between the and the drain electrode 140 occurs.
또한, 게이트 전극(190)이 채널층(160) 또는 소스 전극(130)/드레인 전극(140)에 접촉되지 않도록, 게이트 전극(190)과 소스 전극(130)/드레인 전극(140) 사이에는 층간 유전체(Inter Layer Dielectric; ILD)로 이루어진 보호층(170)이 배치될 수 있을 것이다.In addition, an interlayer between the gate electrode 190 and the source electrode 130 / drain electrode 140 so that the gate electrode 190 does not contact the channel layer 160 or the source electrode 130 / drain electrode 140 A protective layer 170 made of an Inter Layer Dielectric (ILD) may be disposed.
한편, 본 명세서에서는 수직 방향으로 길게 형성되는 트렌치 구조의 활성층(160)으로 인해 소스 전극(130)과 드레인 전극(140) 사이에 수직형 채널이 형성되는데, 수직형 채널의 의미는, 소스 전극(130)으로부터 드레인 전극(140)으로 이동하는 전하가 상하 방향을 포함하는 방향으로 움직이도록 채널이 형성된다는 의미일 수 있다. Meanwhile, in the present specification, a vertical channel is formed between the source electrode 130 and the drain electrode 140 due to the active layer 160 having a trench structure that is elongated in the vertical direction. It may mean that a channel is formed so that charges moving from 130) to the drain electrode 140 move in a direction including an up-down direction.
따라서, 수직형 채널은 활성층(160)이 반도체 기판(110)과 같은 기준면에 대하여 수직으로 형성되는 경우뿐만 아니라, 활성층(160)이 기준면에 대하여 소정의 각도로 경사진 경우를 모두 포함하는 의미로 사용될 수 있다. 경사도는 식각 공정에 따라 다르지만 격자면에 따라 약 30 내지 90도의 경사도를 가질 수 있을 것이다. Therefore, the vertical channel means not only the case where the active layer 160 is formed perpendicular to the same reference plane as the semiconductor substrate 110, but also the case where the active layer 160 is inclined at a predetermined angle with respect to the reference plane. Can be used. The inclination varies depending on the etching process, but may have a gradient of about 30 to 90 degrees depending on the lattice surface.
이와 같이, 본 명세서의 일 실시예에 따른 박막 트랜지스터(100)는 트렌치 구조로 형성된 층간 절연층(120)의 내부 측벽을 따라 버퍼층(150)을 형성함으로써, 에칭 과정에서 손상된 층간 절연층(120)의 표면 품질을 개선하고 소스 전극(130)과 드레인 전극(140) 사이의 채널 길이(L)가 짧아지더라도 드레인 유도 장벽 감소(DIBL) 효과를 약화시킬 수 있다.As described above, the thin film transistor 100 according to the exemplary embodiment of the present specification forms the buffer layer 150 along the inner sidewall of the interlayer insulating layer 120 formed in a trench structure, so that the interlayer insulating layer 120 damaged in the etching process. Even if the surface quality of is improved and the channel length L between the source electrode 130 and the drain electrode 140 is shortened, the effect of reducing the drain induction barrier (DIBL) may be weakened.
이 때, 트렌치 구조로 이루어지는 채널은 수평 방향의 수평 채널 길이와 수직 방향의 수직 채널 길이에 따라 소스 전극(130)과 드레인 전극(140) 사이의 저항값이 달라지고, 그 결과 트랜지스터(100)가 턴-온된 상태에서 흐르는 구동 전류에 영향을 미칠 수 있다.At this time, in the channel formed of the trench structure, the resistance value between the source electrode 130 and the drain electrode 140 varies according to the horizontal channel length in the horizontal direction and the vertical channel length in the vertical direction. As a result, the transistor 100 It may affect the driving current flowing in the turned-on state.
따라서, 안정적인 구동 전류를 확보할 수 있는 채널 길이의 범위를 확인할 필요가 있다.Therefore, it is necessary to check the range of the channel length in which a stable driving current can be secured.
도 8은 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 수평 채널 길이와 수직 채널 길이에 대응되는 저항값의 변화를 나타낸 도면이다.8 is a diagram illustrating a change in resistance values corresponding to a horizontal channel length and a vertical channel length in a thin film transistor according to an exemplary embodiment of the present specification.
도 8을 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터(100)에서 트렌치 구조의 채널은 수직 방향으로 형성되는 수직 채널 길이(L1)와 트렌치 내부에서 수평 방향으로 형성되는 수평 채널 길이(L2)로 나타낼 수 있을 것이다.Referring to FIG. 8, in the thin film transistor 100 according to an exemplary embodiment of the present specification, a channel having a trench structure has a vertical channel length L1 formed in a vertical direction and a horizontal channel length L2 formed in the trench in a horizontal direction. ).
예를 들어, 수직 채널 길이(L1)는 소스 전극(130) 또는 드레인 전극(140)의 하부면에서부터 트렌치 내부에 위치하는 활성층(160)의 하부면까지의 길이로 정의할 수 있다. For example, the vertical channel length L1 may be defined as a length from the lower surface of the source electrode 130 or the drain electrode 140 to the lower surface of the active layer 160 located inside the trench.
또한, 수평 채널 길이(L2)는 소스 전극(130)과 드레인 전극(140) 사이의 길이로 정의할 수 있다. 또는, 트렌치 내부에 형성된 버퍼층(150) 사이의 길이를 수평 채널 길이(L2)로 정의할 수도 있지만, 여기에서는 도 4에서 개시된 채널 길이(L)에 대응되도록 소스 전극(130)과 드레인 전극(140) 사이의 길이를 수평 채널 길이(L2)로 나타내었다.Also, the horizontal channel length L2 may be defined as a length between the source electrode 130 and the drain electrode 140. Alternatively, the length between the buffer layers 150 formed inside the trench may be defined as the horizontal channel length L2, but here, the source electrode 130 and the drain electrode 140 may correspond to the channel length L disclosed in FIG. 4. ) Is represented by the horizontal channel length (L2).
이 때, 박막 트랜지스터(100)가 턴-온된 상태에서 소스 전극(130)과 드레인 전극(140)을 통해 흐르는 구동 전류(Id)는 수직 채널 길이(L1)와 수평 채널 길이(L2)에 의해 영향을 받을 수 있다.At this time, when the thin film transistor 100 is turned on, the driving current Id flowing through the source electrode 130 and the drain electrode 140 is influenced by the vertical channel length L1 and the horizontal channel length L2. Can be received.
그러나, 수직 채널 길이(L1)와 수평 채널 길이(L2)를 비교해 보면, 수직 채널 길이(L1)가 증가함에 따라 소스 전극(130)과 드레인 전극(140) 사이의 저항값을 증가하여 구동 전류(Id)의 크기가 감소되지만, 수평 채널 길이(L2)의 증가는 구동 전류(Id)의 크기에 상대적으로 적은 영향을 미치는 것으로 확인되었다.However, when comparing the vertical channel length L1 and the horizontal channel length L2, as the vertical channel length L1 increases, the resistance value between the source electrode 130 and the drain electrode 140 increases and the driving current ( Although the size of Id) decreases, it was confirmed that the increase of the horizontal channel length L2 has a relatively small effect on the size of the driving current Id.
이는 소스 전극(130)과 드레인 전극(140)의 수평 배열 및 트렌치 구조의 수직 버퍼층(150)에 의한 영향으로 볼 수 있을 것이다.This can be seen as an effect of the horizontal arrangement of the source electrode 130 and the drain electrode 140 and the vertical buffer layer 150 having a trench structure.
따라서, 박막 트랜지스터(100)에 트렌치 구조의 채널을 형성하는 경우에는 수평 채널 길이(L2)는 드레인 유도 장벽 감소(DIBL) 현상을 최소화할 수 있는 거리를 유지하면서, 수직 채널 길이(L1)를 일정한 범위 이내로 축소하는 것이 효과적일 수 있다.Therefore, in the case of forming a trench-structured channel in the thin film transistor 100, the horizontal channel length L2 maintains a distance that can minimize the drain induction barrier reduction (DIBL) phenomenon, while maintaining a constant vertical channel length L1. It can be effective to reduce to within range.
도 9는 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 수직 채널 길이의 변화에 따른 구동 전류의 변화를 나타낸 그래프이고, 도 10은 수평 채널 길이의 변화에 따른 구동 전류의 변화를 나타낸 그래프이다.9 is a graph showing a change in driving current according to a change in a vertical channel length in a thin film transistor according to an exemplary embodiment of the present specification, and FIG. 10 is a graph showing a change in driving current according to a change in a horizontal channel length.
먼저, 도 9를 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터(100)에서 트랜치 구조의 수직 채널 길이(L1)가 420nm 인 경우((a)의 경우)와 210nm 인 경우((b)의 경우)를 비교하면, 수직 채널 길이(L1)가 210nm 인 경우에 박막 트랜지스터(100)의 구동 전류(Id)가 증가하는 것을 볼 수 있다.First, referring to FIG. 9, in the case where the vertical channel length L1 of the trench structure in the thin film transistor 100 according to the exemplary embodiment of the present specification is 420 nm (in the case of (a)) and in the case of 210 nm ((b) In the case of ), it can be seen that the driving current Id of the thin film transistor 100 increases when the vertical channel length L1 is 210 nm.
이 때, 수직 채널 길이(L1)는 박막 트랜지스터(100)를 구성하는 각 레이어의 재질이나 크기에 따라 달라질 수 있지만, 100nm 내지 1,000nm 의 범위에서 형성될 수 있으며, 보다 바람직하게는 100nm 내지 300nm 의 범위에서 형성될 수 있다.At this time, the vertical channel length L1 may vary depending on the material or size of each layer constituting the thin film transistor 100, but may be formed in the range of 100 nm to 1,000 nm, more preferably 100 nm to 300 nm. It can be formed in a range.
또한, 도 10을 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터(100)에서 트랜치 구조의 수직 채널 길이(L1)가 동일한 값(예를 들어, 210nm)으로 형성된 상태에서 수평 채널 길이(L2)를 10um 인 경우((a)의 경우)와 15um 인 경우((b)의 경우)로 변경하더라도, 구동 트랜지스터(100)의 구동 전류(Id)는 거의 변하지 않는 것을 볼 수 있다.Further, referring to FIG. 10, in the thin film transistor 100 according to the exemplary embodiment of the present specification, the vertical channel length L1 of the trench structure is formed to have the same value (eg, 210 nm), and the horizontal channel length L2 Even if) is changed to the case of 10 μm (in the case of (a)) and the case of 15 μm (in the case of (b)), it can be seen that the driving current Id of the driving transistor 100 hardly changes.
따라서, 트렌치 구조의 박막 트랜지스터(100)에서 수평 채널 길이(L2)는 드레인 유도 장벽 감소(DIBL) 현상을 최소화할 수 있는 범위에서 충분한 크기를 가지도록 형성하는 것이 효과적일 것이다.Accordingly, in the thin film transistor 100 having a trench structure, it will be effective to form the horizontal channel length L2 to have a sufficient size within a range that can minimize the drain induction barrier reduction (DIBL) phenomenon.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present specification have been described in more detail with reference to the accompanying drawings, the present specification is not necessarily limited to these embodiments, and various modifications may be made without departing from the spirit of the present specification. . Accordingly, the embodiments disclosed in the present specification are not intended to limit the technical idea of the present specification, but to describe, and the scope of the technical idea of the present specification is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative and non-limiting in all respects. The scope of protection of the present specification should be interpreted by the claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present specification.
[부호의 설명] [Explanation of code]
100: 박막 트랜지스터100: thin film transistor
110: 반도체 기판110: semiconductor substrate
120: 층간 절연층120: interlayer insulating layer
130: 소스 전극130: source electrode
140: 드레인 전극140: drain electrode
150: 버퍼층150: buffer layer
160: 활성층160: active layer
170: 보호층170: protective layer
180: 게이트 절연층180: gate insulating layer
190: 게이트 전극190: gate electrode
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본 특허출원은 2019년 09월 19일 한국에 출원한 특허출원번호 제 10-2019-0115605 호 및 2020년 05월 19일 한국에 출원한 특허출원번호 제 10-2020-0059831 호에 에 대해 미국 특허법 119(a)조 (35 U.S.C § 119(a))에 따라 우선권을 주장하며, 그 모든 내용은 참고문헌으로 본 특허출원에 병합된다. 아울러, 본 특허출원은 미국 이외에 국가에 대해서도 위와 동일한 이유로 우선권을 주장하면 그 모든 내용은 참고문헌으로 본 특허출원에 병합된다.This patent application is based on the U.S. Patent Law for Patent Application No. 10-2019-0115605 filed in Korea on September 19, 2019 and Patent Application No. 10-2020-0059831 filed in Korea on May 19, 2020. Priority is claimed pursuant to section 119(a) (35 USC § 119(a)), all of which are incorporated by reference into this patent application. In addition, if this patent application claims priority for countries other than the United States for the same reason as above, all the contents are incorporated into this patent application as references.

Claims (23)

  1. 반도체 기판;A semiconductor substrate;
    상기 반도체 기판 상부에 배치된 트렌치 구조의 층간 절연층;An interlayer insulating layer having a trench structure disposed on the semiconductor substrate;
    상기 층간 절연층의 상부에서 이격되어 배치된 소스 전극과 드레인 전극;A source electrode and a drain electrode disposed to be spaced apart from above the interlayer insulating layer;
    상기 층간 절연층의 내부 측벽에 배치된 버퍼층;A buffer layer disposed on an inner sidewall of the interlayer insulating layer;
    상기 소스 전극, 상기 드레인 전극, 상기 버퍼층의 상부에 배치된 트렌치 구조의 활성층;An active layer having a trench structure disposed on the source electrode, the drain electrode, and the buffer layer;
    상기 활성층의 상부에 배치된 트렌치 구조의 게이트 절연층; 및A gate insulating layer having a trench structure disposed on the active layer; And
    상기 게이트 절연층의 상부에 배치된 트렌치 구조의 게이트 전극을 포함하는 박막 트랜지스터.A thin film transistor including a gate electrode having a trench structure disposed on the gate insulating layer.
  2. 제1 항에 있어서,The method of claim 1,
    상기 층간 절연층은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 및 산화 알루미늄(Al2O3) 중 적어도 하나 이상의 절연 물질로 이루어진 박막 트랜지스터.The interlayer insulating layer is a thin film transistor made of at least one insulating material of silicon oxide (SiOx), silicon nitride (SiNx), and aluminum oxide (Al 2 O 3 ).
  3. 제1 항에 있어서,The method of claim 1,
    상기 버퍼층은 계면 특성이 우수한 절연 물질로 이루어진 박막 트랜지스터.The buffer layer is a thin film transistor made of an insulating material having excellent interfacial properties.
  4. 제3 항에 있어서,The method of claim 3,
    상기 버퍼층은 상기 층간 절연막의 트렌치 구조 중앙 부분까지 연장된 박막 트랜지스터.The buffer layer is a thin film transistor extending to a central portion of the trench structure of the interlayer insulating layer.
  5. 제1 항에 있어서,The method of claim 1,
    상기 활성층은 산화물 반도체 또는 저온 폴리 실리콘으로 이루어진 박막 트랜지스터.The active layer is a thin film transistor made of an oxide semiconductor or low-temperature polysilicon.
  6. 제1 항에 있어서,The method of claim 1,
    상기 활성층과 상기 게이트 절연층 사이에 보호층을 더 포함하는 박막 트랜지스터.A thin film transistor further comprising a protective layer between the active layer and the gate insulating layer.
  7. 제1 항에 있어서,The method of claim 1,
    상기 게이트 절연층은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx), 및 산화 하프늄(HfOx) 중 적어도 하나 이상의 절연 물질로 이루어진 박막 트랜지스터.The gate insulating layer is a thin film transistor made of at least one insulating material of silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (AlOx), and hafnium oxide (HfOx).
  8. 제1 항에 있어서,The method of claim 1,
    상기 소스 전극 또는 상기 드레인 전극의 하부면에서부터 상기 활성층의 하부면까지의 수직 채널 길이는 100nm 내지 1,000nm 의 값을 가지는 박막 트랜지스터.A thin film transistor having a vertical channel length of 100 nm to 1,000 nm from a lower surface of the source electrode or the drain electrode to the lower surface of the active layer.
  9. 반도체 기판, 층간 절연층, 및 전극용 금속을 순차적으로 적층하는 단계;Sequentially laminating a semiconductor substrate, an interlayer insulating layer, and an electrode metal;
    상기 층간 절연층과 전극용 금속의 일부를 식각하여, 이격된 소스 전극과 드레인 전극, 트렌치 구조의 층간 절연층을 형성하는 단계;Etching a portion of the interlayer insulating layer and the electrode metal to form an interlayer insulating layer having a spaced apart source electrode, a drain electrode, and a trench structure;
    상기 층간 절연층의 내부 측벽에 버퍼층을 형성하는 단계;Forming a buffer layer on an inner sidewall of the interlayer insulating layer;
    상기 소스 전극과 상기 드레인 전극, 상기 버퍼층의 상부에 트렌치 구조의 활성층을 형성하는 단계;Forming an active layer having a trench structure over the source electrode, the drain electrode, and the buffer layer;
    상기 활성층을 덮도록 트렌치 구조의 게이트 절연층을 형성하는 단계; 및Forming a gate insulating layer having a trench structure to cover the active layer; And
    상기 게이트 절연층의 상부에 트렌치 구조의 게이트 전극을 형성하는 단계를 포함하는Including the step of forming a gate electrode having a trench structure on top of the gate insulating layer
    박막 트랜지스터 제조 방법.Thin film transistor manufacturing method.
  10. 제9 항에 있어서,The method of claim 9,
    상기 층간 절연층은 플라즈마 화학 기상 증착(PECVD), 플라즈마 원자층 증착(PEALD), 및 스퍼터링(Sputtering) 중 하나 이상의 방법으로 증착하는 박막 트랜지스터 제조 방법.The interlayer insulating layer is deposited by one or more of plasma chemical vapor deposition (PECVD), plasma atomic layer deposition (PEALD), and sputtering.
  11. 제9 항에 있어서,The method of claim 9,
    상기 층간 절연층과 상기 전극용 금속은 동일한 마스크를 사용하여 식각이 이루어지는 박막 트랜지스터 제조 방법.The method of manufacturing a thin film transistor in which the interlayer insulating layer and the electrode metal are etched using the same mask.
  12. 제9 항에 있어서, The method of claim 9,
    상기 층간 절연층과 상기 전극용 금속은 건식 에칭(dry etch) 또는 습식 에칭(wet etch) 방법으로 식각이 이루어지는 박막 트랜지스터 제조 방법.The method of manufacturing a thin film transistor in which the interlayer insulating layer and the electrode metal are etched by dry etching or wet etching.
  13. 제9 항에 있어서,The method of claim 9,
    상기 버퍼층은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착된 절연 물질의 중앙 부분을 식각하고, 상기 층간 절연층의 내부 측벽에만 절연 물질을 남겨둠으로써 형성되는 박막 트랜지스터 제조 방법.The buffer layer is formed by etching the central portion of the insulating material deposited by the plasma chemical vapor deposition (PECVD) or plasma atomic layer deposition (PEALD) method, and leaving the insulating material only on the inner sidewalls of the interlayer insulating layer. Way.
  14. 제9 항에 있어서,The method of claim 9,
    상기 버퍼층은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착된 절연 물질의 중앙 부분을 식각하되, 상기 층간 절연층의 내부 측벽과 상기 층간 절연층의 상부에 절연 물질을 남겨둠으로써 형성되는 박막 트랜지스터 제조 방법.In the buffer layer, the central portion of the insulating material deposited by the plasma chemical vapor deposition (PECVD) or plasma atomic layer deposition (PEALD) method is etched, but the insulating material is left on the inner sidewall of the interlayer insulating layer and the interlayer insulating layer Thin film transistor manufacturing method formed by placing.
  15. 제9 항에 있어서, The method of claim 9,
    상기 활성층은 스퍼터링(sputtering) 또는 플라즈마 원자층 증착(PEALD) 방식으로 증착되는 박막 트랜지스터 제조 방법.The method of manufacturing a thin film transistor in which the active layer is deposited by sputtering or plasma atomic layer deposition (PEALD).
  16. 제9 항에 있어서,The method of claim 9,
    상기 활성층의 상부에 플라즈마 원자층 증착(PEALD) 방식으로 트렌치 구조의 보호층을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.The method of manufacturing a thin film transistor further comprising forming a protective layer having a trench structure on top of the active layer by using a plasma atomic layer deposition (PEALD) method.
  17. 제9 항에 있어서,The method of claim 9,
    상기 게이트 절연층은 플라즈마 원자층 증착(PEALD), 또는 플라즈마 화학 기상 증착(PECVD) 방식으로 형성되는 박막 트랜지스터 제조 방법.The gate insulating layer is a method of manufacturing a thin film transistor formed by plasma atomic layer deposition (PEALD) or plasma chemical vapor deposition (PECVD).
  18. 제9 항에 있어서,The method of claim 9,
    상기 게이트 전극은 건식 에칭으로 형성되는 박막 트랜지스터 제조 방법.The gate electrode is a method of manufacturing a thin film transistor formed by dry etching.
  19. 반도체 기판;A semiconductor substrate;
    상기 반도체 기판 상부에 배치된 트렌치 구조의 층간 절연층;An interlayer insulating layer having a trench structure disposed on the semiconductor substrate;
    상기 층간 절연층의 내부 측벽을 따라 배치된 버퍼층;A buffer layer disposed along the inner sidewall of the interlayer insulating layer;
    상기 버퍼층을 덮도록 배치된 트렌치 구조의 활성층;An active layer having a trench structure disposed to cover the buffer layer;
    상기 활성층의 상부에 이격되어 배치된 소스 전극과 드레인 전극;A source electrode and a drain electrode disposed to be spaced apart from each other on the active layer;
    상기, 활성층의 트렌치 구조 내부에 순차적으로 적층된 게이트 절연층과 게이트 전극; 및A gate insulating layer and a gate electrode sequentially stacked in the trench structure of the active layer; And
    상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극 사이에 배치된 보호층을 포함하는 박막 트랜지스터.A thin film transistor comprising a protective layer disposed between the source electrode, the drain electrode, and the gate electrode.
  20. 제19 항에 있어서,The method of claim 19,
    상기 버퍼층은 상기 층간 절연층을 덮도록 배치된 트렌치 구조로 형성되는 박막 트랜지스터.The buffer layer is a thin film transistor formed in a trench structure disposed to cover the interlayer insulating layer.
  21. 제19 항에 있어서,The method of claim 19,
    상기 소스 전극 또는 상기 드레인 전극의 하부면에서부터 상기 활성층의 하부면까지의 수직 채널 길이는 100nm 내지 1,000nm 의 값을 가지는 박막 트랜지스터.A thin film transistor having a vertical channel length of 100 nm to 1,000 nm from a lower surface of the source electrode or the drain electrode to the lower surface of the active layer.
  22. 반도체 기판;A semiconductor substrate;
    상기 반도체 기판 상부에 배치된 트렌치 구조의 층간 절연층;An interlayer insulating layer having a trench structure disposed on the semiconductor substrate;
    상기 층간 절연층의 상부에 배치된 트렌치 구조의 활성층;An active layer having a trench structure disposed on the interlayer insulating layer;
    상기 활성층의 상부 또는 하부에서 이격되어 배치된 소스 전극과 드레인 전극;A source electrode and a drain electrode disposed to be spaced apart from above or below the active layer;
    상기 활성층의 상부 또는 하부에서 상기 소스 전극과 상기 드레인 전극의 사이에 배치된 게이트 절연층과 게이트 전극; 및A gate insulating layer and a gate electrode disposed between the source electrode and the drain electrode on or below the active layer; And
    상기 층간 절연층과 상기 활성층 사이에서, 상기 층간 절연층의 내부 측벽을 따라 배치된 버퍼층을 포함하는 박막 트랜지스터.A thin film transistor comprising a buffer layer between the interlayer insulating layer and the active layer and disposed along an inner sidewall of the interlayer insulating layer.
  23. 제22 항에 있어서,The method of claim 22,
    상기 소스 전극 또는 상기 드레인 전극의 하부면에서부터 상기 활성층의 하부면까지의 수직 채널 길이는 100nm 내지 1,000nm 의 값을 가지는 박막 트랜지스터.A thin film transistor having a vertical channel length of 100 nm to 1,000 nm from a lower surface of the source electrode or the drain electrode to the lower surface of the active layer.
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