WO2021054321A1 - Semiconductor device and method for manufacturing same - Google Patents
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Abstract
[Problem] To provide a method for manufacturing a semiconductor device having a contact electrode capable of reducing the contact resistance thereof with a group III nitride. [Solution] A method for manufacturing a semiconductor device according to the present invention comprises: forming, a first inorganic film and a second inorganic film, which are made of silicon oxide, for example, on a group III nitride layer; patterning the second inorganic film; isotropically etching the first inorganic film, for example, with hydrofluoric acid, to pattern the first inorganic film using the second inorganic film as a mask; forming an n-type GaN and a conductive film using a PLD method; and forming a laminated electrode with the n-type GaN and the conductive film in a self-aligned manner by removing the first inorganic film and the second inorganic film. The present manufacturing method can be applied to various semiconductor devices.
Description
本発明は、半導体装置及びその製造方法、特に半導体エピ層と導電層との自己整合積層電極を有する半導体装置及びその製造方法に関する。
The present invention relates to a semiconductor device and a method for manufacturing the same, particularly a semiconductor device having a self-aligned laminated electrode of a semiconductor epi layer and a conductive layer and a method for manufacturing the same.
ＧａＮに代表されるＩＩＩ族窒化物ワイドギャップ半導体は、高耐圧で、高電子移動度を有するという特長により、高出力、高電圧動作を必要とするパワーデバイスへの応用が進められている。このようなＩＩＩ族窒化物半導体はバンドギャップが大きいため、ＩＩＩ族窒化物半導体上でオーミック接触するコンタクト電極の開発は重要な課題の１つである。
Group III nitride wide-gap semiconductors represented by GaN are being applied to power devices that require high output and high voltage operation due to their features of high withstand voltage and high electron mobility. Since such a group III nitride semiconductor has a large band gap, the development of an ohmic contact electrode on the group III nitride semiconductor is one of the important issues.
ＩＩＩ族窒化物と接するコンタクト電極の形成方法としては、リフトオフ法による形成方法が知られている。特許文献１にはトランジスタのソース、ドレインにリフトオフ法を用いてアロイコンタクトを形成する方法が開示されている。コンタクト電極に用いられる金属膜は、オーミック接触を実現するため、下地の導電型に合わせたワークファンクションを有する材料が用いられる。しかし、コンタクト抵抗低減については、さらなる改良が必要である。また、ｎ型半導体及びｐ型半導体上で異なる電極材料を使用するため、コンタクト電極形成工程が複雑になるという課題もある。
また最近では、高濃度ｎ型層を積層することでトンネル効果を用いるコンタクト形成法が開発されている。この場合には、コンタクト電極として同じ金属を用いることができるが、金属層をマスク合わせによってパターニングする必要があるため、マスク合わせのマージン部が抵抗削減の障害になるばかりでなく、工程が複雑化する問題が生じる。 As a method for forming a contact electrode in contact with a Group III nitride, a method for forming a contact electrode by a lift-off method is known.Patent Document 1 discloses a method of forming alloy contacts at the source and drain of a transistor by using a lift-off method. For the metal film used for the contact electrode, a material having a work function suitable for the conductive type of the base is used in order to realize ohmic contact. However, further improvements are needed to reduce contact resistance. Further, since different electrode materials are used on the n-type semiconductor and the p-type semiconductor, there is also a problem that the contact electrode forming process becomes complicated.
Recently, a contact forming method using a tunnel effect has been developed by laminating high-concentration n-type layers. In this case, the same metal can be used as the contact electrode, but since the metal layer needs to be patterned by mask alignment, the margin portion of mask alignment not only hinders resistance reduction, but also complicates the process. Problems arise.
また最近では、高濃度ｎ型層を積層することでトンネル効果を用いるコンタクト形成法が開発されている。この場合には、コンタクト電極として同じ金属を用いることができるが、金属層をマスク合わせによってパターニングする必要があるため、マスク合わせのマージン部が抵抗削減の障害になるばかりでなく、工程が複雑化する問題が生じる。 As a method for forming a contact electrode in contact with a Group III nitride, a method for forming a contact electrode by a lift-off method is known.
Recently, a contact forming method using a tunnel effect has been developed by laminating high-concentration n-type layers. In this case, the same metal can be used as the contact electrode, but since the metal layer needs to be patterned by mask alignment, the margin portion of mask alignment not only hinders resistance reduction, but also complicates the process. Problems arise.
上記課題を鑑み、ＩＩＩ族窒化物との接触抵抗を低減できるコンタクト電極を有する半導体装置の製造方法を提供することを課題とする。
In view of the above problems, it is an object to provide a method for manufacturing a semiconductor device having a contact electrode capable of reducing the contact resistance with the Group III nitride.
本発明に係る半導体装置の製造方法は、
ＩＩＩ族窒化物層上に第１の無機膜及び第２の無機膜をこの順に形成する第１の工程と、
前記第２の無機膜をパターニングする第２の工程と、
パターニングされた前記第２の無機膜をマスクに前記第１の無機膜を選択的に等方的にエッチングする第３の工程と、
ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型ＧａＮを成膜する第４の工程と、
ＰＬＤ法又は真空蒸着法により導電性膜を成膜する第５の工程と、
前記第１の無機膜及び第２の無機膜を除去する第６の工程とを含むことを特徴とする。 The method for manufacturing a semiconductor device according to the present invention is as follows.
The first step of forming the first inorganic film and the second inorganic film on the Group III nitride layer in this order, and
The second step of patterning the second inorganic film and
A third step of selectively isotropically etching the first inorganic film using the patterned second inorganic film as a mask, and
The fourth step of forming an n-type GaN film by the PLD (Pulse Laser Deposition) method, and
The fifth step of forming a conductive film by the PLD method or the vacuum vapor deposition method, and
It is characterized by including a sixth step of removing the first inorganic film and the second inorganic film.
ＩＩＩ族窒化物層上に第１の無機膜及び第２の無機膜をこの順に形成する第１の工程と、
前記第２の無機膜をパターニングする第２の工程と、
パターニングされた前記第２の無機膜をマスクに前記第１の無機膜を選択的に等方的にエッチングする第３の工程と、
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ＰＬＤ法又は真空蒸着法により導電性膜を成膜する第５の工程と、
前記第１の無機膜及び第２の無機膜を除去する第６の工程とを含むことを特徴とする。 The method for manufacturing a semiconductor device according to the present invention is as follows.
The first step of forming the first inorganic film and the second inorganic film on the Group III nitride layer in this order, and
The second step of patterning the second inorganic film and
A third step of selectively isotropically etching the first inorganic film using the patterned second inorganic film as a mask, and
The fourth step of forming an n-type GaN film by the PLD (Pulse Laser Deposition) method, and
The fifth step of forming a conductive film by the PLD method or the vacuum vapor deposition method, and
It is characterized by including a sixth step of removing the first inorganic film and the second inorganic film.
また、本発明に係る半導体装置の製造方法は、
前記第１の無機膜が、酸化シリコンから構成され、
前記導電性膜がフッ酸耐性を有し、
前記第６の工程において前記第１の無機膜をフッ酸によりウェットエッチングすることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The first inorganic film is composed of silicon oxide and is composed of silicon oxide.
The conductive film has hydrofluoric acid resistance and
The sixth step is characterized in that the first inorganic film is wet-etched with hydrofluoric acid.
前記第１の無機膜が、酸化シリコンから構成され、
前記導電性膜がフッ酸耐性を有し、
前記第６の工程において前記第１の無機膜をフッ酸によりウェットエッチングすることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The first inorganic film is composed of silicon oxide and is composed of silicon oxide.
The conductive film has hydrofluoric acid resistance and
The sixth step is characterized in that the first inorganic film is wet-etched with hydrofluoric acid.
このような半導体装置の製造方法とすることで、ＩＩＩ族窒化物層上にｎ型ＧａＮと導電性膜との自己整合的に積層された電極を形成することができ、良好なコンタクト抵抗を実現することができる。
By adopting such a method for manufacturing a semiconductor device, it is possible to form an electrode in which an n-type GaN and a conductive film are self-aligned laminated on a group III nitride layer, and good contact resistance is realized. can do.
また、本発明に係る半導体装置の製造方法は、
前記第２の無機膜が、Ｓｉ、Ｇｅ又はこれらの混合から構成されていることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The second inorganic film is characterized by being composed of Si, Ge or a mixture thereof.
前記第２の無機膜が、Ｓｉ、Ｇｅ又はこれらの混合から構成されていることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The second inorganic film is characterized by being composed of Si, Ge or a mixture thereof.
このような半導体装置の製造方法とすることで、第４の工程において、ＩＩＩ族窒化物層を加熱した際におけるＳｉやＧｅの蒸気圧でｎ型ＧａＮへｎ型不純物の導入（オートドーピング）がなされ、ｎ型ＧａＮの不純物濃度をさらに高濃度化することができる。
By adopting such a method for manufacturing a semiconductor device, in the fourth step, n-type impurities can be introduced into n-type GaN (autodoping) by the vapor pressure of Si or Ge when the group III nitride layer is heated. Therefore, the impurity concentration of n-type GaN can be further increased.
また、本発明に係る半導体装置の製造方法は、
前記第２の無機膜が、Ｒｕ、Ｒｅ又はＷＮ（窒化タングステン）から構成されていることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The second inorganic film is characterized by being composed of Ru, Re or WN (tungsten nitride).
前記第２の無機膜が、Ｒｕ、Ｒｅ又はＷＮ（窒化タングステン）から構成されていることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The second inorganic film is characterized by being composed of Ru, Re or WN (tungsten nitride).
このような半導体装置の製造方法とすることで、ｎ型ＧａＮがＲｕ、Ｒｅ又はＷＮ膜上に成膜しない選択成長が可能になり、量産性の向上効果を得られる。
By adopting such a method for manufacturing a semiconductor device, selective growth without forming n-type GaN on a Ru, Re or WN film becomes possible, and an effect of improving mass productivity can be obtained.
また、本発明に係る半導体装置の製造方法は、
前記導電性膜が、ＴｉＮ、ＷＮ又はＴａＮから構成されていることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The conductive film is characterized in that it is composed of TiN, WN or TaN.
前記導電性膜が、ＴｉＮ、ＷＮ又はＴａＮから構成されていることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The conductive film is characterized in that it is composed of TiN, WN or TaN.
このような半導体装置の製造方法とすることで、ｎ型ＧａＮ上で密着性のよい導電性膜を形成することができる。
By adopting such a method for manufacturing a semiconductor device, it is possible to form a conductive film having good adhesion on n-type GaN.
また、本発明に係る半導体装置の製造方法は、
前記ＩＩＩ族窒化物層は、前記ｎ型ＧａＮと接触するｐ型ＩＩＩ族窒化物層を少なくとも含み、
前記ｎ型ＧａＮのキャリア濃度が、前記ｐ型ＩＩＩ族窒化物層のアクセプタ活性化エネルギーをＥＡとして、以下の計算式
ｎｅ＝２×１０２０ＥＡ ０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The group III nitride layer contains at least a p-type group III nitride layer in contact with the n-type GaN.
The carrier concentration of the n-type GaN is, the acceptor activation energy of the p-type Group III nitride layer as E A, the following equation n e = 2 × 10 20 E A 0.9 [/ cm 3]
It is characterized in that it is equal to or greater than ne determined by.
前記ＩＩＩ族窒化物層は、前記ｎ型ＧａＮと接触するｐ型ＩＩＩ族窒化物層を少なくとも含み、
前記ｎ型ＧａＮのキャリア濃度が、前記ｐ型ＩＩＩ族窒化物層のアクセプタ活性化エネルギーをＥＡとして、以下の計算式
ｎｅ＝２×１０２０ＥＡ ０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The group III nitride layer contains at least a p-type group III nitride layer in contact with the n-type GaN.
The carrier concentration of the n-type GaN is, the acceptor activation energy of the p-type Group III nitride layer as E A, the following equation n e = 2 × 10 20 E A 0.9 [/ cm 3]
It is characterized in that it is equal to or greater than ne determined by.
このような半導体装置の製造方法とすることで、ｐ型のＩＩＩ族窒化物層とｎ型ＧａＮとの間においてもオーミック接触を実現することができる。
By adopting such a method for manufacturing a semiconductor device, ohmic contact can be realized even between the p-type III nitride layer and the n-type GaN.
また、本発明に係る半導体装置の製造方法は、
前記ＩＩＩ族窒化物層が、ダイオードのカソード及びアノードであることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The group III nitride layer is a cathode and an anode of a diode.
前記ＩＩＩ族窒化物層が、ダイオードのカソード及びアノードであることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The group III nitride layer is a cathode and an anode of a diode.
このような半導体装置の製造方法とすることで、ダイオードの特性を向上することができる。
By adopting such a method for manufacturing a semiconductor device, the characteristics of the diode can be improved.
また、本発明に係る半導体装置の製造方法は、
前記ＩＩＩ族窒化物層が、ＦＥＴのソース及びドレインであることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The group III nitride layer is a source and a drain of the FET.
前記ＩＩＩ族窒化物層が、ＦＥＴのソース及びドレインであることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The group III nitride layer is a source and a drain of the FET.
このような半導体装置の製造方法とすることで、ＦＥＴのソース・ドレイン電極の間隔が短縮され、オン抵抗を低減できる。
By adopting such a method for manufacturing a semiconductor device, the distance between the source and drain electrodes of the FET can be shortened, and the on-resistance can be reduced.
また、本発明に係る半導体装置の製造方法は、
前記ＩＩＩ族窒化物層が、ＬＥＤのｎ型の導電型を有する第１のクラッド層及びｐ型の導電型を有する第２のクラッド層であることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The group III nitride layer is characterized by being a first clad layer having an n-type conductive type of LED and a second clad layer having a p-type conductive type.
前記ＩＩＩ族窒化物層が、ＬＥＤのｎ型の導電型を有する第１のクラッド層及びｐ型の導電型を有する第２のクラッド層であることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The group III nitride layer is characterized by being a first clad layer having an n-type conductive type of LED and a second clad layer having a p-type conductive type.
このような半導体装置の製造方法とすることで、ＬＥＤの製造工程の簡略化が可能となる。
By adopting such a semiconductor device manufacturing method, it is possible to simplify the LED manufacturing process.
また、本発明に係る半導体装置の製造方法は、
前記ＬＥＤが紫外光ＬＥＤであり、
前記第４の工程で成膜される前記ｎ型ＧａＮの光学的バンドギャップがバースタインモスシフト効果によって増大していることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The LED is an ultraviolet LED,
The n-type GaN film formed in the fourth step is characterized in that the optical bandgap is increased by the Bernstein moss shift effect.
前記ＬＥＤが紫外光ＬＥＤであり、
前記第４の工程で成膜される前記ｎ型ＧａＮの光学的バンドギャップがバースタインモスシフト効果によって増大していることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The LED is an ultraviolet LED,
The n-type GaN film formed in the fourth step is characterized in that the optical bandgap is increased by the Bernstein moss shift effect.
また、本発明に係る半導体装置の製造方法は、
前記第４の工程で成膜される前記ｎ型ＧａＮのキャリア濃度が、
前記ＬＥＤが放射する波長をλとして、以下の計算式
ｎｅ＝２×１０２０（１２４０／λ－３．４）０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The carrier concentration of the n-type GaN formed in the fourth step is
Let the wavelength emitted by the LED be λ, and the following formula: ne = 2 × 10 20 (1240 / λ-3.4) 0.9 [/ cm 3 ]
It is characterized in that it is equal to or greater than ne determined by.
前記第４の工程で成膜される前記ｎ型ＧａＮのキャリア濃度が、
前記ＬＥＤが放射する波長をλとして、以下の計算式
ｎｅ＝２×１０２０（１２４０／λ－３．４）０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is as follows.
The carrier concentration of the n-type GaN formed in the fourth step is
Let the wavelength emitted by the LED be λ, and the following formula: ne = 2 × 10 20 (1240 / λ-3.4) 0.9 [/ cm 3 ]
It is characterized in that it is equal to or greater than ne determined by.
このような半導体装置の製造方法とすることで、紫外光ＬＥＤの発光効率を向上させることができる。
By adopting such a method for manufacturing a semiconductor device, the luminous efficiency of the ultraviolet LED can be improved.
本発明に係る半導体装置は、
ｐ型ＩＩＩ族窒化物層上にＥｐｉ－ｎ型ＧａＮ層と導電性膜との積層膜からなるパターンが形成された電極構造を具備する半導体装置であって、
前記積層膜の界面の断面において、前記Ｅｐｉ－ｎ型ＧａＮ層の上面に対して前記導電性膜の下面が左右対称であることを特徴とする。 The semiconductor device according to the present invention is
A semiconductor device having an electrode structure in which a pattern consisting of a laminated film of an Epi-n type GaN layer and a conductive film is formed on a p-type Group III nitride layer.
In the cross section of the interface of the laminated film, the lower surface of the conductive film is symmetrical with respect to the upper surface of the Epi-n type GaN layer.
ｐ型ＩＩＩ族窒化物層上にＥｐｉ－ｎ型ＧａＮ層と導電性膜との積層膜からなるパターンが形成された電極構造を具備する半導体装置であって、
前記積層膜の界面の断面において、前記Ｅｐｉ－ｎ型ＧａＮ層の上面に対して前記導電性膜の下面が左右対称であることを特徴とする。 The semiconductor device according to the present invention is
A semiconductor device having an electrode structure in which a pattern consisting of a laminated film of an Epi-n type GaN layer and a conductive film is formed on a p-type Group III nitride layer.
In the cross section of the interface of the laminated film, the lower surface of the conductive film is symmetrical with respect to the upper surface of the Epi-n type GaN layer.
このような構成とすることで、コンタクト面積の低下を防止でき、幾何学的原因によるコンタクト抵抗の増大を防止できる。
With such a configuration, it is possible to prevent a decrease in the contact area and prevent an increase in contact resistance due to a geometrical cause.
また、本発明に係る半導体装置は、
前記導電性膜はフッ酸耐性を有する金属又は金属化合物であることを特徴とする。 Further, the semiconductor device according to the present invention is
The conductive film is characterized by being a metal or a metal compound having hydrofluoric acid resistance.
前記導電性膜はフッ酸耐性を有する金属又は金属化合物であることを特徴とする。 Further, the semiconductor device according to the present invention is
The conductive film is characterized by being a metal or a metal compound having hydrofluoric acid resistance.
このような構成とすることで、容易にコンタクト抵抗の増大を防止できるコンタクト電極の形成が可能となる。
With such a configuration, it is possible to form a contact electrode that can easily prevent an increase in contact resistance.
また、本発明に係る半導体装置は、
前記Ｅｐｉ－ｎ型ＧａＮのキャリア濃度が、前記ｐ型ＩＩＩ族窒化物のアクセプタ活性化エネルギーをＥＡとして、以下の計算式
ｎｅ＝２×１０２０ＥＡ ０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする。 Further, the semiconductor device according to the present invention is
The carrier concentration of the Epi-n-type GaN is, the acceptor activation energy of the p-type group III nitride as a E A, the following equation n e = 2 × 10 20 E A 0.9 [/ cm 3]
It is characterized in that it is equal to or greater than ne determined by.
前記Ｅｐｉ－ｎ型ＧａＮのキャリア濃度が、前記ｐ型ＩＩＩ族窒化物のアクセプタ活性化エネルギーをＥＡとして、以下の計算式
ｎｅ＝２×１０２０ＥＡ ０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする。 Further, the semiconductor device according to the present invention is
The carrier concentration of the Epi-n-type GaN is, the acceptor activation energy of the p-type group III nitride as a E A, the following equation n e = 2 × 10 20 E A 0.9 [/ cm 3]
It is characterized in that it is equal to or greater than ne determined by.
このような構成とすることで、ｐ型ＧａＮ層とＥｐｉ－ｎ型ＧａＮとの間でトンネル接合を実現できる。
With such a configuration, a tunnel junction can be realized between the p-type GaN layer and the Epi-n type GaN.
また、本発明に係る半導体装置は、
前記Ｅｐｉ－ｎ型ＧａＮ層は、バースタインモスシフト効果によって光学的バンドギャップが増大していることを特徴とする。 Further, the semiconductor device according to the present invention is
The Epi-n type GaN layer is characterized in that the optical bandgap is increased by the Burstein Moss shift effect.
前記Ｅｐｉ－ｎ型ＧａＮ層は、バースタインモスシフト効果によって光学的バンドギャップが増大していることを特徴とする。 Further, the semiconductor device according to the present invention is
The Epi-n type GaN layer is characterized in that the optical bandgap is increased by the Burstein Moss shift effect.
このような構成とすることで、Ｅｐｉ－ｎ型ＧａＮ層による紫外光の吸収を低減し、ＬＥＤ（発光ダイオード）のクラッド層のコンタクト電極としても好適に適用できる。
With such a configuration, the absorption of ultraviolet light by the Epi-n type GaN layer is reduced, and it can be suitably applied as a contact electrode of the clad layer of an LED (light emitting diode).
本発明によれば、ＩＩＩ族窒化物との接触抵抗を低減できるコンタクト電極を有する半導体装置及びその製造方法を提供することができる。
According to the present invention, it is possible to provide a semiconductor device having a contact electrode capable of reducing contact resistance with a group III nitride and a method for manufacturing the same.
以下、図面を参照して本発明の実施形態について説明する。但し、以下の実施形態は、いずれも本発明の要旨の認定において限定的な解釈を与えるものではない。また、同一又は同種の部材については同じ参照符号を付して、説明を省略することがある。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, none of the following embodiments give a limiting interpretation in finding the gist of the present invention. Further, the same or the same type of members may be designated by the same reference numerals and the description thereof may be omitted.
（実施形態１）
図１は、自己整合コンタクト電極の主要な製造工程を示す断面図である。
図１（ａ）に示すように、基板１００（例えば、ＧａＮのエピ層１上にｐ＋ＧａＮ層２を形成したエピ基板）を準備する。 (Embodiment 1)
FIG. 1 is a cross-sectional view showing a main manufacturing process of a self-aligned contact electrode.
As shown in FIG. 1 (a), a substrate 100 (for example, an epi substrate in which p + GaN layer 2 is formed on the epi layer 1 of GaN) is prepared.
図１は、自己整合コンタクト電極の主要な製造工程を示す断面図である。
図１（ａ）に示すように、基板１００（例えば、ＧａＮのエピ層１上にｐ＋ＧａＮ層２を形成したエピ基板）を準備する。 (Embodiment 1)
FIG. 1 is a cross-sectional view showing a main manufacturing process of a self-aligned contact electrode.
As shown in FIG. 1 (a), a substrate 100 (for example, an epi substrate in which p + GaN layer 2 is formed on the epi layer 1 of GaN) is prepared.
次に図１（ｂ）に示すように、例えばＣＶＤ法（例えばＴＥＯＳを用いたＰＥＣＶＤ又はオゾンと組合わせた熱ＣＶＤ等）により、第１の無機膜３（例えば、酸化シリコン（ＳｉＯ２）、膜厚５０－２００［ｎｍ］）及び、ＣＶＤ法（ＳｉＨ４やＧｅＨ４を用いたＣＶＤ）又はＰＶＤ法（蒸着又はスパッタ）により、第２の無機膜４（例えば、Ｓｉ、Ｇｅ又はＳｉとＧｅの混合から構成され、膜厚２００－５００［ｎｍ］）を成膜する。
なお、上記のように無機膜を使用することで、以後のＰＬＤ法や真空蒸着法による成膜工程で、有機成分が不要に蒸発することを防止できる。 Next, as shown in FIG. 1 (b), for example, by a CVD method (for example, PECVD using TEOS or thermal CVD in combination with ozone), the first inorganic film 3 (for example, silicon oxide (SiO 2 )). A second inorganic film 4 (for example, Si, Ge or Si and Ge) by a film thickness of 50-200 [nm]) and a CVD method (CVD using SiH 4 or GeH 4) or a PVD method (deposition or sputtering). It is composed of a mixture of 200-500 [nm]) to form a film.
By using the inorganic film as described above, it is possible to prevent the organic component from being unnecessarily evaporated in the subsequent film forming step by the PLD method or the vacuum vapor deposition method.
なお、上記のように無機膜を使用することで、以後のＰＬＤ法や真空蒸着法による成膜工程で、有機成分が不要に蒸発することを防止できる。 Next, as shown in FIG. 1 (b), for example, by a CVD method (for example, PECVD using TEOS or thermal CVD in combination with ozone), the first inorganic film 3 (for example, silicon oxide (SiO 2 )). A second inorganic film 4 (for example, Si, Ge or Si and Ge) by a film thickness of 50-200 [nm]) and a CVD method (CVD using SiH 4 or GeH 4) or a PVD method (deposition or sputtering). It is composed of a mixture of 200-500 [nm]) to form a film.
By using the inorganic film as described above, it is possible to prevent the organic component from being unnecessarily evaporated in the subsequent film forming step by the PLD method or the vacuum vapor deposition method.
次に図１（ｃ）に示すように、リソグラフィー法によりフォトレジスト膜のパターンを形成し、フォトレジスト膜のパターンをマスクに第２の無機膜４を、例えば好適には異方性ドライエッチング等によりエッチングすることによってパターニングし、パターニングされた第２の無機４ａ（以下、単に第２の無機４ａと称することがある。）を得る。その後フォトレジスト膜はアッシング等により除去する。
Next, as shown in FIG. 1 (c), a pattern of the photoresist film is formed by a lithography method, and the second inorganic film 4 is preferably used by using the pattern of the photoresist film as a mask, for example, anisotropic dry etching or the like. The second inorganic 4a (hereinafter, may be simply referred to as the second inorganic 4a) is obtained by patterning by etching with the above. After that, the photoresist film is removed by ashing or the like.
次に図１（ｄ）に示すように、第２の無機膜４ａをマスクに、等方性エッチング（例えばフッ酸を用いたウェットエッチング等）により、第１の無機膜３を選択的に等方性エッチングし、パターニングされた第１の無機膜３ａ（以下、単に第１の無機３ａと称することがある。）を得る。
従って、第２の無機４ａと第１の無機膜３ａとは、上面から見て、同一のパターン形状を有することとなる。
なお、ウェットエッチングはバッチ方式でも枚葉方式でもよい。
また、ＧａＮ系半導体及び第２の無機膜４（Ｓｉ、Ｇｅ）は、フッ酸耐性を有するため本工程においてエッチングされない。 Next, as shown in FIG. 1 (d), the firstinorganic film 3 is selectively equalized by isotropic etching (for example, wet etching using hydrofluoric acid) with the second inorganic film 4a as a mask. A first inorganic film 3a (hereinafter, may be simply referred to as a first inorganic 3a) that is anisotropically etched to be patterned is obtained.
Therefore, the second inorganic 4a and the firstinorganic film 3a have the same pattern shape when viewed from the upper surface.
The wet etching may be a batch method or a single-wafer method.
Further, since the GaN-based semiconductor and the second inorganic film 4 (Si, Ge) have hydrofluoric acid resistance, they are not etched in this step.
従って、第２の無機４ａと第１の無機膜３ａとは、上面から見て、同一のパターン形状を有することとなる。
なお、ウェットエッチングはバッチ方式でも枚葉方式でもよい。
また、ＧａＮ系半導体及び第２の無機膜４（Ｓｉ、Ｇｅ）は、フッ酸耐性を有するため本工程においてエッチングされない。 Next, as shown in FIG. 1 (d), the first
Therefore, the second inorganic 4a and the first
The wet etching may be a batch method or a single-wafer method.
Further, since the GaN-based semiconductor and the second inorganic film 4 (Si, Ge) have hydrofluoric acid resistance, they are not etched in this step.
なお、等方性エッチングにより、第１の無機膜３ａの側面が後退し、第２の無機膜４ａの断面は、第１の無機膜３の側面に対して庇状に突出したオーバーハング形状となる。また、第１の無機膜３ａで覆われていない領域には、ｐ＋ＧａＮ層（ｐ型ＧａＮ層）２が露出する。
なお、等方エッチングであればよく、等方性ドライエッチングを用いてもよい。 The side surface of the firstinorganic film 3a is retracted by isotropic etching, and the cross section of the second inorganic film 4a has an overhang shape protruding from the side surface of the first inorganic film 3 in an eaves shape. Become. Further, the p + GaN layer (p-type GaN layer) 2 is exposed in the region not covered by the first inorganic film 3a.
It should be noted that isotropic etching may be used, and isotropic dry etching may be used.
なお、等方エッチングであればよく、等方性ドライエッチングを用いてもよい。 The side surface of the first
It should be noted that isotropic etching may be used, and isotropic dry etching may be used.
次に、図２（ａ）に示すように、窒素ラジカル照射装置を備えたＰＬＤ装置、例えば特許文献２に開示されるようなＰＬＤ装置を用い、ｎ型のＧａＮ膜（ｎ＋＋ＧａＮ膜）（例えば膜厚１０［ｎｍ］以上、ｎ型不純物濃度５×１０２０［／ｃｍ３］以上）を基板１００上に形成する。このとき、露出したＧａＮ層（図中ｐ＋ＧａＮ層２）上ではエピタキシャル成長し、単結晶のＥｐｉ－ｎ＋＋ＧａＮ層（Ｅｐｉ－ｎ型ＧａＮ層）５１が形成されるが、第２の無機膜４ａ上では多結晶のｐｏｌｙ－ｎ＋＋ＧａＮ層（ｐｏｌｙ－ｎ型ＧａＮ層）５２が形成される。
Next, as shown in FIG. 2A, an n-type GaN film (n ++ GaN film) (n-type GaN film) (n-type GaN film) using a PLD device provided with a nitrogen radical irradiation device, for example, a PLD device as disclosed in Patent Document 2. For example, a film thickness of 10 [nm] or more and an n-type impurity concentration of 5 × 10 20 [/ cm 3 ] or more) are formed on the substrate 100. At this time, it grows epitaxially on the exposed GaN layer (p + GaN layer 2 in the figure) to form a single crystal Epi-n ++ GaN layer (Epi-n type GaN layer) 51, but the second inorganic film. On 4a, a polycrystalline poly-n ++ GaN layer (poly-n type GaN layer) 52 is formed.
なお、後述するように、ｐ＋ＧａＮ層２上でＥｐｉ－ｎ＋＋ＧａＮ層５１はｐｎ接合となるが、トンネル接合によってオーミック接触となる。
As will be described later, the Epi-n ++ GaN layer 51 becomes a pn junction on the p ++ GaN layer 2, but becomes an ohmic contact due to the tunnel junction.
この場合、ターゲットとしてｎ型のドーパントであるＳｉやＧｅを含有するＧａ又はＧａＮを用い、窒素ラジカルを供給しながら、パルスレーザー（例えばピコ秒レーザー）によりターゲットを蒸発させることで、ｎ型のＧａＮを成膜できる。
また、基板１００上に形成された第２の無機膜４ａがＳｉ又はＧｅにより構成されているため、ＰＬＤ法によりｎ型ＧａＮを形成する際に、第２の無機膜４ａから蒸発したＳｉ又はＧｅがｎ型ＧａＮにドーピングされる。その結果、ＧａＮ中のｎ型不純物濃度を増大させることができる。
なお、ＧｅはＳｉと比較して低い温度での蒸気圧が高いため、ｎ型のＧａＮ成膜時のドーピング材としては、より好適に使用できる。 In this case, Ga or GaN containing n-type dopant Si or Ge is used as the target, and the target is evaporated by a pulse laser (for example, a picosecond laser) while supplying nitrogen radicals, thereby n-type GaN. Can be formed.
Further, since the secondinorganic film 4a formed on the substrate 100 is composed of Si or Ge, Si or Ge evaporated from the second inorganic film 4a when the n-type GaN is formed by the PLD method. Is doped into n-type GaN. As a result, the concentration of n-type impurities in GaN can be increased.
Since Ge has a higher vapor pressure at a lower temperature than Si, it can be more preferably used as a doping material for n-type GaN film formation.
また、基板１００上に形成された第２の無機膜４ａがＳｉ又はＧｅにより構成されているため、ＰＬＤ法によりｎ型ＧａＮを形成する際に、第２の無機膜４ａから蒸発したＳｉ又はＧｅがｎ型ＧａＮにドーピングされる。その結果、ＧａＮ中のｎ型不純物濃度を増大させることができる。
なお、ＧｅはＳｉと比較して低い温度での蒸気圧が高いため、ｎ型のＧａＮ成膜時のドーピング材としては、より好適に使用できる。 In this case, Ga or GaN containing n-type dopant Si or Ge is used as the target, and the target is evaporated by a pulse laser (for example, a picosecond laser) while supplying nitrogen radicals, thereby n-type GaN. Can be formed.
Further, since the second
Since Ge has a higher vapor pressure at a lower temperature than Si, it can be more preferably used as a doping material for n-type GaN film formation.
ＰＬＤ法は、パルスレーザーが照射された箇所においてターゲット材料が瞬時に蒸発し、被成膜対象である基板に成膜を行うものであり、他の蒸着法と比べて成膜粒子の指向性が高い。そのため、オーバーハング形状の第２の無機膜４によって、Ｅｐｉ－ｎ＋＋ＧａＮ層５１とｐｏｌｙ－ｎ＋＋ＧａＮ層５２とが接することはない。
In the PLD method, the target material evaporates instantly at the location irradiated with the pulse laser to form a film on the substrate to be deposited, and the directivity of the film-formed particles is higher than that of other vapor deposition methods. high. Therefore, the Epi-n ++ GaN layer 51 and the poly-n ++ GaN layer 52 do not come into contact with each other due to the overhang-shaped second inorganic film 4.
次に図２（ｂ）に示すように、図２（ａ）の工程後、連続してＰＬＤ法により電極用導電性膜６（例えばＮｉ、Ｗ、ＴｉＮ、ＷＮ、ＴａＮ等のフッ酸耐性のある金属、合金若しくは金属化合物又はこれらの積層膜）を成膜する。ＰＬＤ装置内にＧａ（ＧａＮ）ターゲット及び金属ターゲットを準備しておき、ＰＬＤ装置内でターゲットを入れ替えれば、真空を保持したまま連続的にｎ＋＋ＧａＮ層（Ｅｐｉ－ｎ＋＋ＧａＮ層５１、ｐｏｌｙ－ｎ＋＋ＧａＮ層５２）と導電性膜６とを形成できる。
なお、ＴｉＮ、ＷＮ、ＴａＮのような金属窒化物は、窒素ラジカルを照射しながらＰＬＤ法により金属（Ｔｉ、Ｗ、Ｔａ）を蒸発させ、窒素ラジカルと金属（Ｔｉ、Ｗ、Ｔａ）とを反応させることで成膜することができる。ＴｉＮ、ＷＮ、ＴａＮは窒素ラジカルを中断することなく成膜が可能であるため、ＧａＮ層からの窒素抜けが防止できる。さらに、フッ酸耐性のある金属は、一般にＥｐｉ－ｎ＋＋ＧａＮ層５１との付着力が弱い傾向があるが、ＴｉＮ、ＷＮ、ＴａＮのような金属窒化物は、付着強度が極めて高いという特長を有し、Ｅｐｉ－ｎ＋＋ＧａＮ層５１直上に好適に形成することができる。 Next, as shown in FIG. 2 (b), after the step of FIG. 2 (a), theconductive film 6 for electrodes (for example, Ni, W, TiN, WN, TaN, etc.) is continuously subjected to the PLD method to resist hydrofluoric acid. A certain metal, alloy or metal compound, or a laminated film thereof) is formed. If a Ga (GaN) target and a metal target are prepared in the PLD device and the targets are replaced in the PLD device, the n ++ GaN layer (Epi-n ++ GaN layer 51, poly-) is continuously maintained while maintaining the vacuum. The n ++ GaN layer 52) and the conductive film 6 can be formed.
For metal nitrides such as TiN, WN, and TaN, the metal (Ti, W, Ta) is evaporated by the PLD method while irradiating the nitrogen radical, and the nitrogen radical reacts with the metal (Ti, W, Ta). A film can be formed by allowing the film to be formed. Since TiN, WN, and TaN can be formed without interrupting nitrogen radicals, nitrogen escape from the GaN layer can be prevented. Further, hydrofluoric acid-resistant metals generally tend to have weak adhesion to the Epi-n ++GaN layer 51, whereas metal nitrides such as TiN, WN, and TaN have an extremely high adhesion strength. It has and can be suitably formed directly above the Epi-n ++ GaN layer 51.
なお、ＴｉＮ、ＷＮ、ＴａＮのような金属窒化物は、窒素ラジカルを照射しながらＰＬＤ法により金属（Ｔｉ、Ｗ、Ｔａ）を蒸発させ、窒素ラジカルと金属（Ｔｉ、Ｗ、Ｔａ）とを反応させることで成膜することができる。ＴｉＮ、ＷＮ、ＴａＮは窒素ラジカルを中断することなく成膜が可能であるため、ＧａＮ層からの窒素抜けが防止できる。さらに、フッ酸耐性のある金属は、一般にＥｐｉ－ｎ＋＋ＧａＮ層５１との付着力が弱い傾向があるが、ＴｉＮ、ＷＮ、ＴａＮのような金属窒化物は、付着強度が極めて高いという特長を有し、Ｅｐｉ－ｎ＋＋ＧａＮ層５１直上に好適に形成することができる。 Next, as shown in FIG. 2 (b), after the step of FIG. 2 (a), the
For metal nitrides such as TiN, WN, and TaN, the metal (Ti, W, Ta) is evaporated by the PLD method while irradiating the nitrogen radical, and the nitrogen radical reacts with the metal (Ti, W, Ta). A film can be formed by allowing the film to be formed. Since TiN, WN, and TaN can be formed without interrupting nitrogen radicals, nitrogen escape from the GaN layer can be prevented. Further, hydrofluoric acid-resistant metals generally tend to have weak adhesion to the Epi-n ++
導電性膜６は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及びｐｏｌｙ－ｎ＋＋ＧａＮ層５２上に形成されるが、上記のようにＰＬＤ法による成膜は、他のＰＶＤ法と比較して指向性が高いため、これらの膜上に形成された導電性膜６が互いに接する（繋がる）ことはない。
なお、指向性が高いとは、ターゲット表面から放出される粒子の角度分布が急峻であり、成膜対象物の表面に対して垂直に入射する粒子成分が多い（入射角が垂直に近い）ことを意味する。
なお、導電性膜６は真空蒸着法により形成してもよいが、ＰＬＤ法による形成は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１との界面を清浄に維持でき、また指向性が高く、製造工程において特に好適に使用できる。 Theconductive film 6 is formed on the Epi-n ++ GaN layer 51 and the poly-n ++ GaN layer 52, but as described above, the film formation by the PLD method has a directivity as compared with other PVD methods. Since it is high, the conductive films 6 formed on these films do not come into contact with (connect to) each other.
High directivity means that the angular distribution of particles emitted from the target surface is steep, and there are many particle components that are vertically incident on the surface of the film-forming object (incident angle is close to vertical). Means.
Theconductive film 6 may be formed by the vacuum vapor deposition method, but the formation by the PLD method can maintain the interface with the Epi-n ++ GaN layer 51 cleanly and has high directivity, and is particularly high in the manufacturing process. Can be preferably used.
なお、指向性が高いとは、ターゲット表面から放出される粒子の角度分布が急峻であり、成膜対象物の表面に対して垂直に入射する粒子成分が多い（入射角が垂直に近い）ことを意味する。
なお、導電性膜６は真空蒸着法により形成してもよいが、ＰＬＤ法による形成は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１との界面を清浄に維持でき、また指向性が高く、製造工程において特に好適に使用できる。 The
High directivity means that the angular distribution of particles emitted from the target surface is steep, and there are many particle components that are vertically incident on the surface of the film-forming object (incident angle is close to vertical). Means.
The
次に図２（ｃ）に示すように、フッ酸によるウェットエッチングにより、第１の無機膜３ａを除去し、リフトオフ法により、基板１００上にＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層を残置する。
以下、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層は、下層の半導体層との間で電気的接続を行うために使用されるため、積層電極と称することがある。 Next, as shown in FIG. 2C, the firstinorganic film 3a is removed by wet etching with hydrofluoric acid, and the Epi-n ++ GaN layer 51 and the conductive film 6 are formed on the substrate 100 by the lift-off method. Leave the laminate.
Hereinafter, the lamination of the Epi-n ++ GaN layer 51 and theconductive film 6 is sometimes referred to as a laminated electrode because it is used for making an electrical connection with the underlying semiconductor layer.
以下、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層は、下層の半導体層との間で電気的接続を行うために使用されるため、積層電極と称することがある。 Next, as shown in FIG. 2C, the first
Hereinafter, the lamination of the Epi-n ++ GaN layer 51 and the
以上の工程により、自己整合的に導電性膜６をＥｐｉ－ｎ＋＋ＧａＮ層５１に形成することができる。この場合、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６とがこの順に自己整合的積層であるため、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との界面の断面において、Ｅｐｉ－ｎ＋＋ＧａＮ層５１の上面に対して導電性膜６の下面が左右対称に配置される。
By the above steps, the conductive film 6 can be formed on the Epi-n ++ GaN layer 51 in a self-aligned manner. In this case, since the Epi-n ++ GaN layer 51 and the conductive film 6 are self-aligned in this order, the Epi-n ++ in the cross section of the interface between the Epi-n ++ GaN layer 51 and the conductive film 6 is Epi-n ++. The lower surface of the conductive film 6 is arranged symmetrically with respect to the upper surface of the GaN layer 51.
Ｅｐｉ－ｎ＋＋ＧａＮ層５１上でリソグラフィープロセスを実行して導電性膜６をパターニングする必要がないため、アライメントエラーを考慮したマージンを導電性膜６のパターンに設ける必要がない。
その結果、実質的なコンタクト面積の低下を防止でき、幾何学的原因によるコンタクト抵抗の増大を防止できる。さらに、リソグラフィー工程を削減できるため、工期の短縮も可能である。 Since it is not necessary to execute the lithography process on the Epi-n ++ GaN layer 51 to pattern theconductive film 6, it is not necessary to provide a margin in consideration of the alignment error in the pattern of the conductive film 6.
As a result, it is possible to prevent a substantial decrease in the contact area and prevent an increase in contact resistance due to a geometrical cause. Furthermore, since the lithography process can be reduced, the construction period can be shortened.
その結果、実質的なコンタクト面積の低下を防止でき、幾何学的原因によるコンタクト抵抗の増大を防止できる。さらに、リソグラフィー工程を削減できるため、工期の短縮も可能である。 Since it is not necessary to execute the lithography process on the Epi-n ++ GaN layer 51 to pattern the
As a result, it is possible to prevent a substantial decrease in the contact area and prevent an increase in contact resistance due to a geometrical cause. Furthermore, since the lithography process can be reduced, the construction period can be shortened.
さらに、Ｅｐｉ－ｎ＋＋ＧａＮ層５１上でフォトレジストの形成、及び除去を行う必要がなく、Ｅｐｉ－ｎ＋＋ＧａＮ層５１上に連続的に導電性膜６を成膜するため、導電性膜６とＥｐｉ－ｎ＋＋ＧａＮ層５１との界面は清浄であり、Ｅｐｉ－ｎ＋＋ＧａＮ層５１表面の結晶性に対する損傷が抑制され、汚染等によるコンタクト抵抗の増大を抑制することができ、良好なオーミックコンタクトを実現できる。
Furthermore, formation of the photoresist on Epi-n ++ GaN layer 51, and there is no need for removing, for forming a continuous conductive film 6 on the Epi-n ++ GaN layer 51, the conductive film 6 The interface between and the Epi-n ++ GaN layer 51 is clean, damage to the crystallinity of the surface of the Epi-n ++ GaN layer 51 is suppressed, and an increase in contact resistance due to contamination or the like can be suppressed, which is a good ohmic. Contact can be realized.
なお、Ｅｐｉ－ｎ＋＋ＧａＮ層５１が形成される下地層としてｐ＋ＧａＮ層２を例として説明したが、これに限定するものではなく、下地層はＩＩＩ族窒化物であってもよい。
このように本発明によれば、ＩＩＩ族窒化物、又はＮ（窒素）極性面又はＩＩＩ族（例えばＧａ）極性面または非極性面であるｍ面、即ち（１１－２０）面とａ面、即ち（１１－０－０）面などや半極性面である（１０－１１）面と（１０－１２）面、（１１－２２）面を表面に有するＩＩＩ族窒化物との接触抵抗を低減するという効果を提供することができる。 Although the p ++GaN layer 2 has been described as an example of the base layer on which the Epi-n ++ GaN layer 51 is formed, the base layer is not limited to this, and the base layer may be a Group III nitride.
Thus, according to the present invention, the m-plane, which is a Group III nitride, or N (nitrogen) polar plane or Group III (eg Ga) polar plane or non-polar plane, that is, the (11-20) plane and the a-plane, That is, the contact resistance between the (10-11) plane and the (10-12) plane and the (11-22) plane, which are semipolar planes such as the (11-0-0) plane, and the Group III nitride having the (11-22) plane as the surface is reduced. Can provide the effect of doing.
このように本発明によれば、ＩＩＩ族窒化物、又はＮ（窒素）極性面又はＩＩＩ族（例えばＧａ）極性面または非極性面であるｍ面、即ち（１１－２０）面とａ面、即ち（１１－０－０）面などや半極性面である（１０－１１）面と（１０－１２）面、（１１－２２）面を表面に有するＩＩＩ族窒化物との接触抵抗を低減するという効果を提供することができる。 Although the p ++
Thus, according to the present invention, the m-plane, which is a Group III nitride, or N (nitrogen) polar plane or Group III (eg Ga) polar plane or non-polar plane, that is, the (11-20) plane and the a-plane, That is, the contact resistance between the (10-11) plane and the (10-12) plane and the (11-22) plane, which are semipolar planes such as the (11-0-0) plane, and the Group III nitride having the (11-22) plane as the surface is reduced. Can provide the effect of doing.
（実施形態２）
本実施形態では、第１の無機膜３上に形成する膜として、Ｒｕ等の触媒作用のある金属膜を使用するものである。
以下、詳細に説明する。 (Embodiment 2)
In the present embodiment, as the film formed on the firstinorganic film 3, a metal film having a catalytic action such as Ru is used.
Hereinafter, a detailed description will be given.
本実施形態では、第１の無機膜３上に形成する膜として、Ｒｕ等の触媒作用のある金属膜を使用するものである。
以下、詳細に説明する。 (Embodiment 2)
In the present embodiment, as the film formed on the first
Hereinafter, a detailed description will be given.
図３（ａ）に示すように、図１（ｂ）の工程において、第２の無機膜４に代えて、基板１００上に、蒸着法、スパッタ等のＰＶＤ法等により、Ｒｕ、Ｒｅ又はＷＮ等の触媒作用のある金属からなる第３の無機膜７（例えば、膜厚２００－５００［ｎｍ］）を成膜する。
なお、ＰＬＤ法により第３の無機膜７を形成してもよい。 As shown in FIG. 3 (a), in the step of FIG. 1 (b), instead of the secondinorganic film 4, Ru, Re or WN was placed on the substrate 100 by a vapor deposition method, a PVD method such as sputtering, or the like. A third inorganic film 7 (for example, a film thickness of 200 to 500 [nm]) made of a metal having a catalytic action such as is formed.
The thirdinorganic film 7 may be formed by the PLD method.
なお、ＰＬＤ法により第３の無機膜７を形成してもよい。 As shown in FIG. 3 (a), in the step of FIG. 1 (b), instead of the second
The third
次に図３（ｂ）に示すように、まずは図１（ｃ）の工程と同様に、リソグラフィー法によりフォトレジスト膜のパターンを形成し、フォトレジスト膜のパターンをマスクに第３の無機膜７を、例えば好適には異方性ドライエッチング等によりエッチングし、パターニングされた第３の無機膜７ａ（以下、単に第３の無機７ａと称することがある。）を得、その後フォトレジスト膜はアッシング等により除去する。
その後、図１（ｄ）の工程と同様に、第３の無機膜７ａをマスクに、等方性エッチング（例えばフッ酸を用いたウェットエッチング等）により、第１の無機膜３を等方性エッチングし、パターニングされた第１の無機膜３ａを得る。その結果、第３の無機膜７ａの断面は、第１の無機膜３ａの側面に対して庇状に突出したオーバーハング形状となる。 Next, as shown in FIG. 3 (b), first, as in the step of FIG. 1 (c), a pattern of the photoresist film is formed by a lithography method, and the pattern of the photoresist film is used as a mask to form a thirdinorganic film 7. Is preferably etched by, for example, anisotropic dry etching or the like to obtain a patterned third inorganic film 7a (hereinafter, may be simply referred to as a third inorganic film 7a), after which the photoresist film is ashed. Remove by etching.
Then, as in the step of FIG. 1D, the firstinorganic film 3 is isotropically etched (for example, wet etching using hydrofluoric acid) with the third inorganic film 7a as a mask. Etching is performed to obtain a patterned first inorganic film 3a. As a result, the cross section of the third inorganic film 7a has an overhang shape that protrudes like a canopy with respect to the side surface of the first inorganic film 3a.
その後、図１（ｄ）の工程と同様に、第３の無機膜７ａをマスクに、等方性エッチング（例えばフッ酸を用いたウェットエッチング等）により、第１の無機膜３を等方性エッチングし、パターニングされた第１の無機膜３ａを得る。その結果、第３の無機膜７ａの断面は、第１の無機膜３ａの側面に対して庇状に突出したオーバーハング形状となる。 Next, as shown in FIG. 3 (b), first, as in the step of FIG. 1 (c), a pattern of the photoresist film is formed by a lithography method, and the pattern of the photoresist film is used as a mask to form a third
Then, as in the step of FIG. 1D, the first
次に図３（ｃ）に示すように、図２（ａ）の工程と同様に、ＰＬＤ法により、ｎ型のＧａＮ膜（ｎ＋＋ＧａＮ膜）を基板１００上に形成する。このとき、第３の無機膜７ａに到達したＧａＮは、第３の無機膜７ａの表面の触媒作用によって分解再蒸発する。そのため、図２（ａ）の工程とは異なり、露出したＧａＮ層（図中ｐ＋ＧａＮ層２）上のみに、Ｅｐｉ－ｎ＋＋ＧａＮ層５１が選択的にエピタキシャル成長するが、第３の無機膜７ａ上にはｎ＋＋ＧａＮの膜は形成されない。
Next, as shown in FIG. 3 (c), an n-type GaN film (n ++ GaN film) is formed on the substrate 100 by the PLD method in the same manner as in the step of FIG. 2 (a). At this time, the GaN that has reached the third inorganic film 7a is decomposed and re-evaporated by the catalytic action of the surface of the third inorganic film 7a. Therefore, unlike the step of FIG. 2A, the Epi-n ++ GaN layer 51 selectively grows epitaxially only on the exposed GaN layer (p + GaN layer 2 in the figure), but the third inorganic film No n ++ GaN film is formed on 7a.
次に図３（ｄ）に示すように、図２（ｂ）の工程と同様に、図３（ｃ）の工程後、連続してＰＬＤ法により電極用導電性膜６、例えばＮｉ、Ｗ、ＴｉＮ、ＷＮ、ＴａＮ等のフッ酸耐性のある金属、合金又は金属化合物を成膜する。
導電性膜６は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及び第３の無機膜７ａ上に形成されるが、指向性の高いＰＬＤ法により成膜を行うため、これらの膜上に形成された導電性膜６が互いに接することはない。 Next, as shown in FIG. 3 (d), similarly to the step of FIG. 2 (b), after the step of FIG. 3 (c), theconductive film 6 for electrodes, for example, Ni, W, is continuously subjected to the PLD method. A metal, alloy, or metal compound resistant to hydrofluoric acid such as TiN, WN, and TaN is formed.
Theconductive film 6 is formed on the Epi-n ++ GaN layer 51 and the third inorganic film 7a, but since the film is formed by the highly directional PLD method, the conductive film 6 is formed on these films. The films 6 do not touch each other.
導電性膜６は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及び第３の無機膜７ａ上に形成されるが、指向性の高いＰＬＤ法により成膜を行うため、これらの膜上に形成された導電性膜６が互いに接することはない。 Next, as shown in FIG. 3 (d), similarly to the step of FIG. 2 (b), after the step of FIG. 3 (c), the
The
次に図２（ｃ）に示す工程と同様に、フッ酸によるウェットエッチングにより、第１の無機膜３ａを除去し、リフトオフ法により、基板１００上にＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層を残置する。
特に厚膜のＧａＮを形成する場合、図２（ｃ）に示す工程と異なり、ｐｏｌｙ－ＧａＮが無いため、ウェットエッチング工程において、ｐｏｌｙ－ＧａＮの再付着による歩留まり低下リスクを防止できる。 Next, as in the step shown in FIG. 2C, the firstinorganic film 3a is removed by wet etching with hydrofluoric acid, and the Epi-n ++ GaN layer 51 and the conductive film are placed on the substrate 100 by the lift-off method. The stack of 6 is left behind.
In particular, when forming a thick film of GaN, unlike the step shown in FIG. 2C, since there is no poly-GaN, it is possible to prevent the risk of yield decrease due to the reattachment of poly-GaN in the wet etching step.
特に厚膜のＧａＮを形成する場合、図２（ｃ）に示す工程と異なり、ｐｏｌｙ－ＧａＮが無いため、ウェットエッチング工程において、ｐｏｌｙ－ＧａＮの再付着による歩留まり低下リスクを防止できる。 Next, as in the step shown in FIG. 2C, the first
In particular, when forming a thick film of GaN, unlike the step shown in FIG. 2C, since there is no poly-GaN, it is possible to prevent the risk of yield decrease due to the reattachment of poly-GaN in the wet etching step.
なお、図３（ｄ）の工程後、第３の無機膜７ａを構成する材料（例えばＲｕ）を選択的に除去する薬液により、選択的に第３の無機膜７ａを除去してもよい。この場合、第１の無機膜３ａを残置し、層間絶縁膜又は保護膜として利用することができる。
After the step of FIG. 3D, the third inorganic film 7a may be selectively removed by a chemical solution that selectively removes the material (for example, Ru) constituting the third inorganic film 7a. In this case, the first inorganic film 3a can be left behind and used as an interlayer insulating film or a protective film.
（実施形態３）
本発明により形成できる自己整合的なＧａＮ半導体膜と導電性膜の積層は、ＰＮダイオードに対して、好適に適用可能である。
従来、ｐ型ＧａＮにはＮｉ／Ａｕ積層膜、ｎ型ＧａＮにはＴｉ／Ａｕ積層膜がオーミック電極として使用されてきた。しかし、本発明の自己整合型のＥｐｉ－ｎ＋＋ＧａＮ層と導電性膜６との積層の電極を使用することで、両導電型のＧａＮ層に対して同時にオーミックコンタクトを実現できる。ダイオード特性が改善（例えば、順方向の電流値の増大）される。 (Embodiment 3)
The stacking of a self-aligned GaN semiconductor film and a conductive film that can be formed by the present invention is suitably applicable to a PN diode.
Conventionally, a Ni / Au laminated film has been used for p-type GaN, and a Ti / Au laminated film has been used for n-type GaN as an ohmic electrode. However, by using the electrode in which the self-aligned Epi-n ++ GaN layer of the present invention and theconductive film 6 are laminated, ohmic contact can be realized simultaneously with both conductive GaN layers. The diode characteristics are improved (eg, the forward current value is increased).
本発明により形成できる自己整合的なＧａＮ半導体膜と導電性膜の積層は、ＰＮダイオードに対して、好適に適用可能である。
従来、ｐ型ＧａＮにはＮｉ／Ａｕ積層膜、ｎ型ＧａＮにはＴｉ／Ａｕ積層膜がオーミック電極として使用されてきた。しかし、本発明の自己整合型のＥｐｉ－ｎ＋＋ＧａＮ層と導電性膜６との積層の電極を使用することで、両導電型のＧａＮ層に対して同時にオーミックコンタクトを実現できる。ダイオード特性が改善（例えば、順方向の電流値の増大）される。 (Embodiment 3)
The stacking of a self-aligned GaN semiconductor film and a conductive film that can be formed by the present invention is suitably applicable to a PN diode.
Conventionally, a Ni / Au laminated film has been used for p-type GaN, and a Ti / Au laminated film has been used for n-type GaN as an ohmic electrode. However, by using the electrode in which the self-aligned Epi-n ++ GaN layer of the present invention and the
図４にＧａＮ系半導体を用いたダーオードの例を示す。Ｓｉ、サファイヤ、ＳｉＣ、ＧａＮ等の基板２１上に、例えばＡｌＮ等のバッファ層２２を有し、さらに、バッファ層２２上にｉ－ＧａＮ層２３１とｉ－ＡｌＧａＮ層２３２との周期積層２４が形成されている。さらに周期積層２４上にｐ＋ＡｌＧａＮ層２５が形成されている。また、ｐ＋ＡｌＧａＮ層２５は周期積層２４をエッチングされた側面に形成された形状であっても良い。
周期積層２４の一部はエッチング除去され、最下層のｉ－ＧａＮ層２３が露出している。 FIG. 4 shows an example of a darode using a GaN-based semiconductor. Abuffer layer 22 such as AlN is provided on a substrate 21 such as Si, sapphire, SiC, or GaN, and a periodic stack 24 of an i-GaN layer 231 and an i-AlGaN layer 232 is further formed on the buffer layer 22. Has been done. Further, a p + AlGaN layer 25 is formed on the periodic stack 24. Further, the p + AlGaN layer 25 may have a shape formed on the side surface where the periodic stacking 24 is etched.
A part of the periodic stacking 24 is removed by etching, and the lowermost i-GaN layer 23 is exposed.
周期積層２４の一部はエッチング除去され、最下層のｉ－ＧａＮ層２３が露出している。 FIG. 4 shows an example of a darode using a GaN-based semiconductor. A
A part of the periodic stacking 24 is removed by etching, and the lowermost i-
なお、周期積層２４の側壁断面をテーパー形状としてもよい。この場合、周期積層２４をフォトレジストをエッチングマスクとしてウェットエッチングするか、又はエッチングマスクであるフォトレジストの側面が後退するエッチング条件でドライエッチングすればよい。
The side wall cross section of the periodic stacking 24 may have a tapered shape. In this case, the periodic lamination 24 may be wet-etched using the photoresist as an etching mask, or may be dry-etched under etching conditions in which the side surface of the photoresist, which is an etching mask, recedes.
図４に示すように、ｐ＋ＡｌＧａＮ層２５上に実施形態１又は２により、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層からなる電極が形成されており、さらに周期積層２４と露出したｉ－ＧａＮ層２３に接するようにＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６（例えばＴｉＮ又はＮｉ／Ａｕ）との積層からなる電極が形成されている。
As shown in FIG. 4, an electrode composed of a laminate of the Epi-n ++ GaN layer 51 and the conductive film 6 is formed on the p ++ AlGaN layer 25 according to the first or second embodiment, and further, the periodic stack 24 and the electrode are formed. An electrode made of a laminate of the Epi-n ++ GaN layer 51 and the conductive film 6 (for example, TiN or Ni / Au) is formed so as to be in contact with the exposed i-GaN layer 23.
ｐ＋ＡｌＧａＮ層２５上に形成されたＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層は、ｐｎ接合を形成する。
ＧａＮやＡｌＧａＮのドーパントとしてＭｇが用いられた場合のアクセプタイオン化エネルギーはＧａＮ層の場合１５０［ｍｅＶ］であるが、Ａｌ０．４Ｇａ０．６Ｎの場合４５０［ｍｅＶ］と、Ａｌ混晶比が高くなるほど大きくなる（図１０参照）。この結果、Ａｌ混晶比が高いものほど、電気的なコンタクトを取ることが困難になる。
しかし、ｐ＋ＡｌＧａＮ層２５とＥｐｉ－ｎ＋＋ＧａＮ層５１との間においては、以下に説明するようにトンネル接合により、オーミック接触が可能となる。 The lamination of the Epi-n ++ GaN layer 51 formed on the p ++ AlGaN layer 25 and theconductive film 6 forms a pn junction.
When Mg is used as a dopant for GaN or AlGaN, the acceptor ionization energy is 150 [meV] for the GaN layer, but 450 [meV] for Al 0.4 Ga 0.6 N, which is an Al mixed crystal ratio. The higher the value, the larger the value (see FIG. 10). As a result, the higher the Al mixed crystal ratio, the more difficult it is to make electrical contact.
However, ohmic contact is possible between the p ++AlGaN layer 25 and the Epi-n ++ GaN layer 51 by tunnel junction as described below.
ＧａＮやＡｌＧａＮのドーパントとしてＭｇが用いられた場合のアクセプタイオン化エネルギーはＧａＮ層の場合１５０［ｍｅＶ］であるが、Ａｌ０．４Ｇａ０．６Ｎの場合４５０［ｍｅＶ］と、Ａｌ混晶比が高くなるほど大きくなる（図１０参照）。この結果、Ａｌ混晶比が高いものほど、電気的なコンタクトを取ることが困難になる。
しかし、ｐ＋ＡｌＧａＮ層２５とＥｐｉ－ｎ＋＋ＧａＮ層５１との間においては、以下に説明するようにトンネル接合により、オーミック接触が可能となる。 The lamination of the Epi-n ++ GaN layer 51 formed on the p ++ AlGaN layer 25 and the
When Mg is used as a dopant for GaN or AlGaN, the acceptor ionization energy is 150 [meV] for the GaN layer, but 450 [meV] for Al 0.4 Ga 0.6 N, which is an Al mixed crystal ratio. The higher the value, the larger the value (see FIG. 10). As a result, the higher the Al mixed crystal ratio, the more difficult it is to make electrical contact.
However, ohmic contact is possible between the p ++
ＧａＮ層のｎ型不純物濃度を増大させた際にＧａＮ材料固有の状態密度を越えると、フェルミレベルは伝導帯の中に入り、伝導体の底から電子が埋められて行く。この様子は解析的に求めることは難しいため、フルバンド数値計算を行った（図８参照）。
図９は、フェルミレベルが伝導帯の底からどの位高くなるかを上記計算で求めた結果に、カーブフィッティングされた経験式を重畳したものである。図９において、フルバンド計算により求めたキャリア濃度の理論値は図中◎で示し、その理論値をフィッティングした経験式を図中実線で示す。
経験式（フィッティング曲線）は、キャリア濃度をｎｅとし、エネルギーシフトをΔＥｇとすると以下の式１で表せる。
ｎｅ＝２×１０２０（ΔＥｇ）０．９ ［／ｃｍ３］ ・・・（式１） When the density of states inherent in the GaN material is exceeded when the n-type impurity concentration of the GaN layer is increased, the Fermi level enters the conduction band and electrons are buried from the bottom of the conductor. Since it is difficult to obtain this state analytically, a full-band numerical calculation was performed (see FIG. 8).
FIG. 9 shows a curve-fitted empirical formula superimposed on the result obtained by the above calculation as to how high the Fermi level is from the bottom of the conduction band. In FIG. 9, the theoretical value of the carrier concentration obtained by full-band calculation is shown by ⊚ in the figure, and the empirical formula fitting the theoretical value is shown by the solid line in the figure.
Empirical formula (fitting curve), the carrier concentration of n e, expressed the energy shift byFormula 1 below and a Delta] E g.
ne = 2 × 10 20 (ΔE g ) 0.9 [/ cm 3 ] ・ ・ ・ (Equation 1)
図９は、フェルミレベルが伝導帯の底からどの位高くなるかを上記計算で求めた結果に、カーブフィッティングされた経験式を重畳したものである。図９において、フルバンド計算により求めたキャリア濃度の理論値は図中◎で示し、その理論値をフィッティングした経験式を図中実線で示す。
経験式（フィッティング曲線）は、キャリア濃度をｎｅとし、エネルギーシフトをΔＥｇとすると以下の式１で表せる。
ｎｅ＝２×１０２０（ΔＥｇ）０．９ ［／ｃｍ３］ ・・・（式１） When the density of states inherent in the GaN material is exceeded when the n-type impurity concentration of the GaN layer is increased, the Fermi level enters the conduction band and electrons are buried from the bottom of the conductor. Since it is difficult to obtain this state analytically, a full-band numerical calculation was performed (see FIG. 8).
FIG. 9 shows a curve-fitted empirical formula superimposed on the result obtained by the above calculation as to how high the Fermi level is from the bottom of the conduction band. In FIG. 9, the theoretical value of the carrier concentration obtained by full-band calculation is shown by ⊚ in the figure, and the empirical formula fitting the theoretical value is shown by the solid line in the figure.
Empirical formula (fitting curve), the carrier concentration of n e, expressed the energy shift by
ne = 2 × 10 20 (ΔE g ) 0.9 [/ cm 3 ] ・ ・ ・ (Equation 1)
図７はｐ＋ＡｌＧａＮ上にｎ＋＋ＧａＮを成長した際の接合部のバンド図を示す。ｎ＋＋ＧａＮ層の濃度を高くして行くことで、フェルミレベルが伝導帯の底から上がる。トンネル接合によるオーミック接触は、電子のエネルギーとホールのエネルギーが一致することが必要条件である（図７（ｂ））。この必要条件を言い換えると、ｐ＋ＡｌＧａＮのアクセプタイオン化エネルギー（ＥＡ）とｎ＋＋ＧａＮの伝導帯とフェルミレベルの差ΔＥｇが等しくなることである。実際には電子とホール分布が重なることで電流を流すことができる。そのため、ΔＥｇとＥＡとの関係は、以下のようになる。
ΔＥｇ≧ＥＡ ・・・（式２）
従って、ｐ＋ＡｌＧａＮとｎ＋＋ＧａＮとがトンネル接合となるため、Ｅｐｉ－ｎ＋＋ＧａＮ層５１のキャリア（不純物）濃度は式３で定まるｎｅ以上となる。
ｎｅ＝２×１０２０（ＥＡ）０．９ ［／ｃｍ３］ ・・・（式３）
なお、キャリア濃度は固溶限以下であることは言うまでもない。 FIG. 7 shows a band diagram of a junction when n ++ GaN is grown on p + AlGaN. By increasing the concentration of the n ++ GaN layer, the Fermi level rises from the bottom of the conduction band. Ohmic contact by tunnel junction requires that the energy of the electron and the energy of the hole match (Fig. 7 (b)). In other words this requirement, p + AlGaN acceptor ionization energy (E A) and n ++ GaN difference Delta] E g of the conduction band and the Fermi level is that equal. In reality, an electric current can flow by overlapping the electron and hole distributions. Therefore, the relationship between Delta] E g and E A is as follows.
ΔE g ≧ E A ... (Equation 2)
Therefore, since the p + AlGaN and n ++ GaN becomes the tunnel junction, a carrier (impurity) concentration of Epi-n ++GaN layer 51 becomes higher n e determined by Equation 3.
n e = 2 × 10 20 ( E A) 0.9 [/ cm 3] ··· ( Equation 3)
Needless to say, the carrier concentration is below the solid solution limit.
ΔＥｇ≧ＥＡ ・・・（式２）
従って、ｐ＋ＡｌＧａＮとｎ＋＋ＧａＮとがトンネル接合となるため、Ｅｐｉ－ｎ＋＋ＧａＮ層５１のキャリア（不純物）濃度は式３で定まるｎｅ以上となる。
ｎｅ＝２×１０２０（ＥＡ）０．９ ［／ｃｍ３］ ・・・（式３）
なお、キャリア濃度は固溶限以下であることは言うまでもない。 FIG. 7 shows a band diagram of a junction when n ++ GaN is grown on p + AlGaN. By increasing the concentration of the n ++ GaN layer, the Fermi level rises from the bottom of the conduction band. Ohmic contact by tunnel junction requires that the energy of the electron and the energy of the hole match (Fig. 7 (b)). In other words this requirement, p + AlGaN acceptor ionization energy (E A) and n ++ GaN difference Delta] E g of the conduction band and the Fermi level is that equal. In reality, an electric current can flow by overlapping the electron and hole distributions. Therefore, the relationship between Delta] E g and E A is as follows.
ΔE g ≧ E A ... (Equation 2)
Therefore, since the p + AlGaN and n ++ GaN becomes the tunnel junction, a carrier (impurity) concentration of Epi-n ++
n e = 2 × 10 20 ( E A) 0.9 [/ cm 3] ··· ( Equation 3)
Needless to say, the carrier concentration is below the solid solution limit.
従って、本実施形態においては、ｐｎ接合を有するダイオードのカソード及びアノード領域に、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層からなる電極を使用できる。
従来は、それぞれの導電型に合わせて異なる材料からなる電極を、それぞれ別々の工程により形成する必要があった。
しかし、本実施形態によれば、異なる導電型のＧａＮ半導体上に、同時にＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層からなるコンタクト電極を形成できる。
そのため、リソグラフィー工程数を削減でき、製造工程の簡略化に寄与することができる。 Therefore, in the present embodiment, an electrode made of a laminate of the Epi-n ++GaN layer 51 and the conductive film 6 can be used in the cathode and anode regions of the diode having a pn junction.
Conventionally, it has been necessary to form electrodes made of different materials according to each conductive type by separate steps.
However, according to the present embodiment, a contact electrode made of a laminate of the Epi-n ++GaN layer 51 and the conductive film 6 can be formed on different conductive GaN semiconductors at the same time.
Therefore, the number of lithography steps can be reduced, which can contribute to the simplification of the manufacturing process.
従来は、それぞれの導電型に合わせて異なる材料からなる電極を、それぞれ別々の工程により形成する必要があった。
しかし、本実施形態によれば、異なる導電型のＧａＮ半導体上に、同時にＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層からなるコンタクト電極を形成できる。
そのため、リソグラフィー工程数を削減でき、製造工程の簡略化に寄与することができる。 Therefore, in the present embodiment, an electrode made of a laminate of the Epi-n ++
Conventionally, it has been necessary to form electrodes made of different materials according to each conductive type by separate steps.
However, according to the present embodiment, a contact electrode made of a laminate of the Epi-n ++
Therefore, the number of lithography steps can be reduced, which can contribute to the simplification of the manufacturing process.
なお、上記トンネル接合を得るための条件は、本実施形態に限定されず、他の実施形態においても適用されることは言うまでもない。式２、３のＥＡとしてＥｐｉ－ｎ＋＋ＧａＮ層５１が形成されている（接触している）下地層のアクセプタ活性化エネルギーを用いればよい。
Needless to say, the conditions for obtaining the tunnel junction are not limited to this embodiment, and are also applied to other embodiments. Epi-n ++ GaN layer 51 is formed as E A of formula 2 may be used acceptor activation energy (contact with that) underlayer.
（実施形態４）
ＧａＮ半導体を用いたＦＥＴ（電界効果トランジスタ）のソース、ドレイン電極として使用可能である。
図５（ａ）に示すように、例えば基板であるｉ－ＧａＮ３１上に、チャネル領域を構成するｉ－ＡｌＧａＮ３２が形成され、ゲート絶縁膜３３（例えばＳｉＮ、Ａｌ酸化物、Ａｌ窒化物、Ａｌ窒化酸化物等）を介して、ゲート電極３４（例えばＲｕ、ＷＮ、Ｎｉ／Ａｕ等）が形成されている。 (Embodiment 4)
It can be used as a source and drain electrode for FETs (field effect transistors) using GaN semiconductors.
As shown in FIG. 5A, for example, i-AlGaN 32 constituting a channel region is formed on i-GaN 31 which is a substrate, and a gate insulating film 33 (for example, SiN, Al oxide, Al nitride, Al nitride) is formed. A gate electrode 34 (for example, Ru, WN, Ni / Au, etc.) is formed via an oxide or the like.
ＧａＮ半導体を用いたＦＥＴ（電界効果トランジスタ）のソース、ドレイン電極として使用可能である。
図５（ａ）に示すように、例えば基板であるｉ－ＧａＮ３１上に、チャネル領域を構成するｉ－ＡｌＧａＮ３２が形成され、ゲート絶縁膜３３（例えばＳｉＮ、Ａｌ酸化物、Ａｌ窒化物、Ａｌ窒化酸化物等）を介して、ゲート電極３４（例えばＲｕ、ＷＮ、Ｎｉ／Ａｕ等）が形成されている。 (Embodiment 4)
It can be used as a source and drain electrode for FETs (field effect transistors) using GaN semiconductors.
As shown in FIG. 5A, for example, i-
図５（ｂ）に示されるように、ゲート電極３４をマスクにしてｉ－ＡｌＧａＮ３２をエッチングしたものに、実施形態１又は実施形態２に記載されたプロセスにより、ソース、ドレイン領域にＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層からなるコンタクト電極を形成することができる。
例えば、ゲート電極３４を形成（パターニング）後に、図１（ｂ）、（ｃ）、（ｄ）に示される工程と同様に、第１の無機膜３及び第２の無機膜７をパターニングした後、図２（ａ）、（ｂ）、（ｃ）に示される工程と同様に、ｎ＋＋ＧａＮ層５１と導電性膜６を成膜することで、ソース、ドレイン電極を形成する。なお、Ｒｕ等のゲート材料はフッ酸に対する耐性があるので、上記工程時に溶解することはない。
この場合、図５（ｃ）に示されるように、第１の無機膜３ａは、ゲート絶縁膜３３及びゲート電極３４を露出させるように形成すればよい。続いて、図５（ｄ）及び図５（ｅ）に示されるように、実施形態１又は実施形態２に記載されたプロセスにより、ゲート電極とソース、ドレイン領域が自己整合的に形成されるＦＥＴを製造することができる。
特に、ゲート電極３４として、少なくとも最上層にＲｕ、Ｒｅ又はＷＮ等の触媒作用のある金属（又は金属窒化膜）を用いることで、ゲート電極３４上にｐｏｌｙ－ＧａＮが形成されることなく導電性膜６が形成される。そのため、ゲート電極３４の抵抗の増大を防止できる。
なお、フッ酸によるリフトオフ法によりＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層を形成するため、ゲート絶縁膜３３及びゲート電極３４は、上記のようにフッ酸耐性のある材料を選択する。 As shown in FIG. 5B, i-AlGaN 32 is etched with the gate electrode 34 as a mask, and Epi-n ++ is applied to the source and drain regions by the process described in the first or second embodiment. A contact electrode made of a laminate of the GaN layer 51 and the conductive film 6 can be formed.
For example, after forming (patterning) thegate electrode 34, the first inorganic film 3 and the second inorganic film 7 are patterned in the same manner as in the steps shown in FIGS. 1 (b), (c), and (d). , The source and drain electrodes are formed by forming the n ++ GaN layer 51 and the conductive film 6 in the same manner as in the steps shown in FIGS. 2 (a), 2 (b) and 2 (c). Since the gate material such as Ru has resistance to hydrofluoric acid, it does not dissolve in the above step.
In this case, as shown in FIG. 5C, the firstinorganic film 3a may be formed so as to expose the gate insulating film 33 and the gate electrode 34. Subsequently, as shown in FIGS. 5 (d) and 5 (e), the FET in which the gate electrode, the source, and the drain region are formed in a self-aligned manner by the process described in the first embodiment or the second embodiment. Can be manufactured.
In particular, by using a catalytic metal (or metal nitride film) such as Ru, Re or WN in at least the uppermost layer of thegate electrode 34, the gate electrode 34 is conductive without forming poly-GaN. The film 6 is formed. Therefore, it is possible to prevent an increase in the resistance of the gate electrode 34.
In addition, in order to form a laminate of the Epi-n ++GaN layer 51 and the conductive film 6 by the lift-off method using hydrofluoric acid, the gate insulating film 33 and the gate electrode 34 are selected from materials having hydrofluoric acid resistance as described above. To do.
例えば、ゲート電極３４を形成（パターニング）後に、図１（ｂ）、（ｃ）、（ｄ）に示される工程と同様に、第１の無機膜３及び第２の無機膜７をパターニングした後、図２（ａ）、（ｂ）、（ｃ）に示される工程と同様に、ｎ＋＋ＧａＮ層５１と導電性膜６を成膜することで、ソース、ドレイン電極を形成する。なお、Ｒｕ等のゲート材料はフッ酸に対する耐性があるので、上記工程時に溶解することはない。
この場合、図５（ｃ）に示されるように、第１の無機膜３ａは、ゲート絶縁膜３３及びゲート電極３４を露出させるように形成すればよい。続いて、図５（ｄ）及び図５（ｅ）に示されるように、実施形態１又は実施形態２に記載されたプロセスにより、ゲート電極とソース、ドレイン領域が自己整合的に形成されるＦＥＴを製造することができる。
特に、ゲート電極３４として、少なくとも最上層にＲｕ、Ｒｅ又はＷＮ等の触媒作用のある金属（又は金属窒化膜）を用いることで、ゲート電極３４上にｐｏｌｙ－ＧａＮが形成されることなく導電性膜６が形成される。そのため、ゲート電極３４の抵抗の増大を防止できる。
なお、フッ酸によるリフトオフ法によりＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層を形成するため、ゲート絶縁膜３３及びゲート電極３４は、上記のようにフッ酸耐性のある材料を選択する。 As shown in FIG. 5B, i-
For example, after forming (patterning) the
In this case, as shown in FIG. 5C, the first
In particular, by using a catalytic metal (or metal nitride film) such as Ru, Re or WN in at least the uppermost layer of the
In addition, in order to form a laminate of the Epi-n ++
ゲート電極下のチャネル領域を間に挟むソース、ドレイン領域とＥｐｉ－ｎ＋＋ＧａＮ層５１とｉ－ＡｌＧａＮ３２とがオーミック接触するため、低抵抗なコンタクトを実現することができる。そのため、ＦＥＴの特性が改善（例えば駆動電流が増大）する。
また、自己整合的にコンタクト電極を形成するため、従来のようにアライメントエラーを考慮した距離だけ導電性膜６をＥｐｉ－ｎ＋＋ＧａＮ層５１より小さく設計する必要がない。その結果、従来よりソース・ドレイン電極の間隔が短縮され、オン抵抗を低減できる。 Since the source and drain regions sandwiching the channel region under the gate electrode and the Epi-n ++ GaN layer 51 and i-AlGaN 32 are in ohmic contact, low resistance contact can be realized. Therefore, the characteristics of the FET are improved (for example, the drive current is increased).
Further, since the contact electrodes are formed in a self-aligned manner, it is not necessary to design the conductive film 6 to be smaller than the Epi-n ++ GaN layer 51 by a distance in consideration of the alignment error as in the conventional case. As a result, the distance between the source and drain electrodes is shortened as compared with the conventional case, and the on-resistance can be reduced.
また、自己整合的にコンタクト電極を形成するため、従来のようにアライメントエラーを考慮した距離だけ導電性膜６をＥｐｉ－ｎ＋＋ＧａＮ層５１より小さく設計する必要がない。その結果、従来よりソース・ドレイン電極の間隔が短縮され、オン抵抗を低減できる。 Since the source and drain regions sandwiching the channel region under the gate electrode and the Epi-n ++ GaN layer 51 and i-
Further, since the contact electrodes are formed in a self-aligned manner, it is not necessary to design the conductive film 6 to be smaller than the Epi-n ++ GaN layer 51 by a distance in consideration of the alignment error as in the conventional case. As a result, the distance between the source and drain electrodes is shortened as compared with the conventional case, and the on-resistance can be reduced.
また、ゲート電極３４の側面に、ＳｉのＣＭＯＳ製造で標準的に用いられているサイドウォールを形成することで、ゲート電極とソース、ドレイン電極間隔を調整することもできる。
なお、この場合、ゲート絶縁膜３３がエッチング液に晒されることがなく、ゲート絶縁膜３３にフッ酸耐性がない材料を用いることを許容し、使用できる材料の選択肢を拡げることもできる。例えば、ゲート絶縁膜３３としてシリコン酸化膜を用いることも可能となる。 Further, by forming a sidewall that is standardly used in CMOS manufacturing of Si on the side surface of thegate electrode 34, the distance between the gate electrode and the source and drain electrodes can be adjusted.
In this case, thegate insulating film 33 is not exposed to the etching solution, and it is possible to allow the gate insulating film 33 to use a material having no hydrofluoric acid resistance, and to expand the options of the materials that can be used. For example, a silicon oxide film can be used as the gate insulating film 33.
なお、この場合、ゲート絶縁膜３３がエッチング液に晒されることがなく、ゲート絶縁膜３３にフッ酸耐性がない材料を用いることを許容し、使用できる材料の選択肢を拡げることもできる。例えば、ゲート絶縁膜３３としてシリコン酸化膜を用いることも可能となる。 Further, by forming a sidewall that is standardly used in CMOS manufacturing of Si on the side surface of the
In this case, the
なお、図５に示すＦＥＴはリセスエッチングを用いたＦＥＴの例を示したが、これに限定するものではない。イオン注入等によりｎ型、ｐ型の不純物を導入し、ソース、ドレイン領域を形成したＦＥＴに対しても、本発明の自己整合的積層電極を適用し、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層をソース、ドレイン電極として用いることができる。
The FET shown in FIG. 5 shows an example of a FET using recess etching, but the present invention is not limited to this. The self-aligned laminated electrode of the present invention is also applied to the FET in which the source and drain regions are formed by introducing n-type and p-type impurities by ion implantation or the like, and the Epi-n ++ GaN layer 51 and the conductivity The lamination with the film 6 can be used as a source and drain electrodes.
この場合、ｎ型のソース、ドレイン領域上でＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層がオーミック接触することは言うまでもない。
ｐ型のソース、ドレイン領域上においては、Ｅｐｉ－ｎ＋＋ＧａＮ層５１とｐ型のＧａＮ系半導体との間は、トンネル接合によってオーミックコンタクトを実現することができる。
従って、１つの基板上にｐ型ＦＥＴ及びｎ型ＦＥＴを形成する場合においても、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層を、両導電型のＦＥＴのソース、ドレイン電極として同時に形成することができ、製造工程の簡略化が可能となる。 In this case, it goes without saying that the laminate of the Epi-n ++GaN layer 51 and the conductive film 6 makes ohmic contact on the n-type source and drain regions.
On the p-type source and drain regions , ohmic contact can be realized by tunnel junction between the Epi-n ++ GaN layer 51 and the p-type GaN-based semiconductor.
Therefore, even when the p-type FET and the n-type FET are formed on one substrate , the stack of the Epi-n ++ GaN layer 51 and theconductive film 6 can be used as the source and drain electrodes of both conductive FETs at the same time. It can be formed and the manufacturing process can be simplified.
ｐ型のソース、ドレイン領域上においては、Ｅｐｉ－ｎ＋＋ＧａＮ層５１とｐ型のＧａＮ系半導体との間は、トンネル接合によってオーミックコンタクトを実現することができる。
従って、１つの基板上にｐ型ＦＥＴ及びｎ型ＦＥＴを形成する場合においても、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層を、両導電型のＦＥＴのソース、ドレイン電極として同時に形成することができ、製造工程の簡略化が可能となる。 In this case, it goes without saying that the laminate of the Epi-n ++
On the p-type source and drain regions , ohmic contact can be realized by tunnel junction between the Epi-n ++ GaN layer 51 and the p-type GaN-based semiconductor.
Therefore, even when the p-type FET and the n-type FET are formed on one substrate , the stack of the Epi-n ++ GaN layer 51 and the
また、同一の基板にｐ型ＦＥＴ及びｎ型ＦＥＴを形成しない場合でも、量産工場において、ｐ型ＦＥＴ及びｎ型ＦＥＴを生産する場合には、異なるコンタクトプロセスの管理が不要となるため、材料の在庫管理及び製造設備の管理等、製造管理の負担が軽減できる。
Further, even when the p-type FET and the n-type FET are not formed on the same substrate, when the p-type FET and the n-type FET are produced in the mass production factory, it is not necessary to manage different contact processes. The burden of manufacturing management such as inventory management and manufacturing equipment management can be reduced.
（実施形態５）
本実施形態によれば、自己整合的なＧａＮ半導体膜と導電性膜の積層は、ＬＥＤデバイスにも好適に使用できる。
図６（ａ）に示すように、ＬＥＤデバイスは、発光層である活性層４１（例えばＡｌＧａＮ及びＩｎＧａＮの多重量子井戸）を、ｎ型ＧａＮ層からなる第１のクラッド層４２及びｐ型ＧａＮ層からなる第２のクラッド層４３で挟み込む構成を用いている。
第１のクラッド層４２は、サファイヤ等の基板４４上に、ＧａＮのバッファー層４５を介して形成されている。 (Embodiment 5)
According to this embodiment, the self-aligned lamination of the GaN semiconductor film and the conductive film can be suitably used for the LED device.
As shown in FIG. 6A, in the LED device, the active layer 41 (for example, multiple quantum wells of AlGaN and InGaN), which is a light emitting layer, is provided with a first cladlayer 42 and a p-type GaN layer composed of an n-type GaN layer. A configuration is used in which the second clad layer 43 is sandwiched between the two clad layers 43.
The first cladlayer 42 is formed on a substrate 44 such as sapphire via a GaN buffer layer 45.
本実施形態によれば、自己整合的なＧａＮ半導体膜と導電性膜の積層は、ＬＥＤデバイスにも好適に使用できる。
図６（ａ）に示すように、ＬＥＤデバイスは、発光層である活性層４１（例えばＡｌＧａＮ及びＩｎＧａＮの多重量子井戸）を、ｎ型ＧａＮ層からなる第１のクラッド層４２及びｐ型ＧａＮ層からなる第２のクラッド層４３で挟み込む構成を用いている。
第１のクラッド層４２は、サファイヤ等の基板４４上に、ＧａＮのバッファー層４５を介して形成されている。 (Embodiment 5)
According to this embodiment, the self-aligned lamination of the GaN semiconductor film and the conductive film can be suitably used for the LED device.
As shown in FIG. 6A, in the LED device, the active layer 41 (for example, multiple quantum wells of AlGaN and InGaN), which is a light emitting layer, is provided with a first clad
The first clad
これらのクラッド層上にはオーミック電極を形成する必要がある。従来は、それぞれの導電型に対応させて、ワークファンクションが異なる金属を形成する必要がある。そのため、オーミック電極の成膜工程、リソグラフィー工程及びエッチング工程を、それぞれの導電型のクラッド層に対して行う必要がある。
しかし、本発明のＧａＮ半導体と導電性膜の積層により、それぞれのクラッド層に同一工程でオーミック電極を形成することができ、製造コストの削減又は工期の短縮に寄与できる。 Ohmic electrodes need to be formed on these clad layers. Conventionally, it is necessary to form a metal having a different work function corresponding to each conductive type. Therefore, it is necessary to perform the film forming process, the lithography process, and the etching process of the ohmic electrode on each conductive type clad layer.
However, by laminating the GaN semiconductor and the conductive film of the present invention, ohmic electrodes can be formed in each clad layer in the same process, which can contribute to reduction of manufacturing cost or shortening of construction period.
しかし、本発明のＧａＮ半導体と導電性膜の積層により、それぞれのクラッド層に同一工程でオーミック電極を形成することができ、製造コストの削減又は工期の短縮に寄与できる。 Ohmic electrodes need to be formed on these clad layers. Conventionally, it is necessary to form a metal having a different work function corresponding to each conductive type. Therefore, it is necessary to perform the film forming process, the lithography process, and the etching process of the ohmic electrode on each conductive type clad layer.
However, by laminating the GaN semiconductor and the conductive film of the present invention, ohmic electrodes can be formed in each clad layer in the same process, which can contribute to reduction of manufacturing cost or shortening of construction period.
具体的には、サファイヤ等の基板４４上に、ＧａＮ等のバッファー層４５、第１のクラッド層４２、活性層４１、第２のクラッド層４３を順に形成する。その後、リソグラフィー及びドライエッチングの組合わせにより、一部の第１のクラッド層４２表面を露出させる（図６（ａ））。
その後、実施形態１又は実施形態２に説明したように、第１の無機膜３及び第２の無機膜４を形成し、図１（ｃ）以降の工程又は図３（ｂ）以降の工程により、第１のクラッド層４２及び第２のクラッド層４３上に、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層を形成する（図６（ｂ））。 Specifically, abuffer layer 45 such as GaN, a first clad layer 42, an active layer 41, and a second clad layer 43 are formed in this order on a substrate 44 such as sapphire. Then, a part of the surface of the first clad layer 42 is exposed by a combination of lithography and dry etching (FIG. 6 (a)).
After that, as described in the first embodiment or the second embodiment, the firstinorganic film 3 and the second inorganic film 4 are formed, and the steps after FIG. 1 (c) or the steps after FIG. 3 (b) are performed. , The Epi-n ++ GaN layer 51 and the conductive film 6 are laminated on the first clad layer 42 and the second clad layer 43 (FIG. 6 (b)).
その後、実施形態１又は実施形態２に説明したように、第１の無機膜３及び第２の無機膜４を形成し、図１（ｃ）以降の工程又は図３（ｂ）以降の工程により、第１のクラッド層４２及び第２のクラッド層４３上に、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層を形成する（図６（ｂ））。 Specifically, a
After that, as described in the first embodiment or the second embodiment, the first
この場合、第１のクラッド層４２と第２のクラッド層４３との間には、少なくとも活性層４１に相当する段差が存在する。
しかし、指向性の高いＰＬＤ法によりＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６を形成するため、第１のクラッド層４２及び第２のクラッド層４３上でのＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の成膜特性の違いは、他のＰＶＤ法と比較し小さくなる。そのため、第１のクラッド層４２及び第２のクラッド層４３上に形成されたＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の構成は、実質的に（形状、結晶性及び電気特性的に）差異はない。 In this case, there is at least a step corresponding to theactive layer 41 between the first clad layer 42 and the second clad layer 43.
However, in order to form the Epi-n ++GaN layer 51 and the conductive film 6 by highly directional PLD method, Epi-n ++ GaN layer 51 and on the first cladding layer 42 and the second cladding layer 43 The difference in the film formation characteristics of the conductive film 6 is smaller than that of other PVD methods. Therefore, the configurations of the Epi-n ++ GaN layer 51 and the conductive film 6 formed on the first clad layer 42 and the second clad layer 43 are substantially (in terms of shape, crystallinity, and electrical characteristics). There is no difference.
しかし、指向性の高いＰＬＤ法によりＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６を形成するため、第１のクラッド層４２及び第２のクラッド層４３上でのＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の成膜特性の違いは、他のＰＶＤ法と比較し小さくなる。そのため、第１のクラッド層４２及び第２のクラッド層４３上に形成されたＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の構成は、実質的に（形状、結晶性及び電気特性的に）差異はない。 In this case, there is at least a step corresponding to the
However, in order to form the Epi-n ++
なお、第２の無機膜４のパターニングに使用するフォトレジスト膜の膜厚は、活性層４１の厚みと両クラッド層の厚みより厚く設定するか、又はレジスト塗布条件（例えば、レジストコーターの回転数）を最適化し、等方性の高い（コンフォーマルな塗布）条件とすればよい。また、スプレーコートによりフォトレジスト膜を塗布してもよい。
また、第１の無機膜３及び第２の無機膜４は、上記成膜方法以外に、第１のクラッド層４２、活性層４１及び第２のクラッド層４３の露出した側壁面を覆うことが出来れば他の成膜方法で形成してもよい。 The film thickness of the photoresist film used for patterning the secondinorganic film 4 is set to be thicker than the thickness of the active layer 41 and the thickness of both clad layers, or resist coating conditions (for example, the number of rotations of the resist coater). ) May be optimized to achieve highly isotropic (conformal coating) conditions. Further, the photoresist film may be applied by spray coating.
In addition to the above film forming method, the firstinorganic film 3 and the second inorganic film 4 may cover the exposed side wall surfaces of the first clad layer 42, the active layer 41, and the second clad layer 43. If possible, it may be formed by another film forming method.
また、第１の無機膜３及び第２の無機膜４は、上記成膜方法以外に、第１のクラッド層４２、活性層４１及び第２のクラッド層４３の露出した側壁面を覆うことが出来れば他の成膜方法で形成してもよい。 The film thickness of the photoresist film used for patterning the second
In addition to the above film forming method, the first
第２のクラッド層４３とＥｐｉ－ｎ＋＋ＧａＮ層５１との間においては、上記のようにトンネル接合により、オーミック接触が可能となる。従って、第２のクラッド層４３とＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６に対してオーミック接触が可能である。
なお、第１のクラッド層４２上のＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６に対してオーミック接触が可能であることは言うまでもない。 Ohmic contact is possible between the second cladlayer 43 and the Epi-n ++ GaN layer 51 by tunnel junction as described above. Therefore, ohmic contact is possible with the second clad layer 43, the Epi-n ++ GaN layer 51, and the conductive film 6.
Needless to say, ohmic contact is possible with the Epi-n ++GaN layer 51 and the conductive film 6 on the first clad layer 42.
なお、第１のクラッド層４２上のＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６に対してオーミック接触が可能であることは言うまでもない。 Ohmic contact is possible between the second clad
Needless to say, ohmic contact is possible with the Epi-n ++
このように、異なる導電型である第１のクラッド層４２及び第２のクラッド層４３上で、同一工程によってオーミック接触を両立できるコンタクト電極を形成することができる。その結果、ＬＥＤの製造工程の簡略化が可能であり、またＬＥＤの発光効率が向上する。
In this way, contact electrodes capable of achieving ohmic contact can be formed on the first clad layer 42 and the second clad layer 43, which are different conductive types, by the same process. As a result, the LED manufacturing process can be simplified and the luminous efficiency of the LED is improved.
（実施形態６）
実施形態５のＬＥＤデバイスの適用においては、さらに、紫外線ＬＥＤに対して本発明の自己整合型コンタクトは特別の効果を奏する。
紫外線ＬＥＤの場合、例えば活性層４１はＡｌＧａＮの量子井戸（例えばＡｌ０．６Ｇａ０．４ＮとＡｌ０．５Ｇａ０．５Ｎとの５層量子井戸）により構成され、第１のクラッド層４２はｎ型のＡｌＧａＮ（例えばｎ＋－Ａｌ０．６Ｇａ０．４Ｎ）により構成され、第２のクラッド層４３はｐ型のＡｌＧａＮ（例えばｐ＋－Ａｌ０．６Ｇａ０．４Ｎ）により構成されている。
なお、基板４４は、例えばサファイヤ又はＡｌ基板から構成でき、バッファー層４５例えばＡｌＮ層から構成できる。 (Embodiment 6)
In the application of the LED device of the fifth embodiment, the self-aligned contact of the present invention further exerts a special effect on the ultraviolet LED.
In the case of an ultraviolet LED, for example, theactive layer 41 is composed of an AlGaN quantum well (for example, a five-layer quantum well of Al 0.6 Ga 0.4 N and Al 0.5 Ga 0.5 N), and the first clad The layer 42 is composed of n-type AlGaN (for example, n + -Al 0.6 Ga 0.4 N), and the second clad layer 43 is p-type AlGaN (for example, p + -Al 0.6 Ga 0.4 N). It is composed of N).
Thesubstrate 44 can be composed of, for example, a sapphire or an Al substrate, and can be composed of a buffer layer 45, for example, an AlN layer.
実施形態５のＬＥＤデバイスの適用においては、さらに、紫外線ＬＥＤに対して本発明の自己整合型コンタクトは特別の効果を奏する。
紫外線ＬＥＤの場合、例えば活性層４１はＡｌＧａＮの量子井戸（例えばＡｌ０．６Ｇａ０．４ＮとＡｌ０．５Ｇａ０．５Ｎとの５層量子井戸）により構成され、第１のクラッド層４２はｎ型のＡｌＧａＮ（例えばｎ＋－Ａｌ０．６Ｇａ０．４Ｎ）により構成され、第２のクラッド層４３はｐ型のＡｌＧａＮ（例えばｐ＋－Ａｌ０．６Ｇａ０．４Ｎ）により構成されている。
なお、基板４４は、例えばサファイヤ又はＡｌ基板から構成でき、バッファー層４５例えばＡｌＮ層から構成できる。 (Embodiment 6)
In the application of the LED device of the fifth embodiment, the self-aligned contact of the present invention further exerts a special effect on the ultraviolet LED.
In the case of an ultraviolet LED, for example, the
The
紫外線ＬＥＤに使用するＡｌＧａＮは、バンドギャップがＧａＮより広い。そのため、特に第２のクラッド層４３（ｐ型ＡｌＧａＮ）と電極との間でオーミック接触を得ることが、さらに難しくなる。例えば、上述のようにＭｇドープのｐ型ＡｌＧａＮ層とＧａＮ層について、アクセプタイオン化（活性化）エネルギーは、ＧａＮ層の場合１５０［ｍｅＶ］であるのに対して、Ａｌ０．６Ｇａ０．４Ｎ層の場合４５０［ｍｅＶ］であることが知られている（図１０参照）。
そのため、従来、第１のクラッド層４２及び第２のクラッド層４３上には、それぞれの導電型に対応した電極を形成するが、ｐ型半導体である第２のクラッド層４３上で低抵抗なオーミック接触を実現することが特に困難となる。
コンタクト抵抗の増大によりオン電圧が大きくなることで発熱し、発光が低下するという問題が生じることになる。 AlGaN used for ultraviolet LEDs has a wider bandgap than GaN. Therefore, it becomes more difficult to obtain ohmic contact between the second clad layer 43 (p-type AlGaN) and the electrode. For example, as described above, for the Mg-doped p-type AlGaN layer and the GaN layer, the acceptor ionization (activation) energy is 150 [meV] in the case of the GaN layer, whereas Al 0.6 Ga 0.4. It is known that the N layer is 450 [meV] (see FIG. 10).
Therefore, conventionally, electrodes corresponding to the respective conductive types are formed on the first cladlayer 42 and the second clad layer 43, but the resistance is low on the second clad layer 43 which is a p-type semiconductor. Achieving ohmic contact is especially difficult.
As the on-voltage increases due to the increase in contact resistance, heat is generated, causing a problem that light emission is reduced.
そのため、従来、第１のクラッド層４２及び第２のクラッド層４３上には、それぞれの導電型に対応した電極を形成するが、ｐ型半導体である第２のクラッド層４３上で低抵抗なオーミック接触を実現することが特に困難となる。
コンタクト抵抗の増大によりオン電圧が大きくなることで発熱し、発光が低下するという問題が生じることになる。 AlGaN used for ultraviolet LEDs has a wider bandgap than GaN. Therefore, it becomes more difficult to obtain ohmic contact between the second clad layer 43 (p-type AlGaN) and the electrode. For example, as described above, for the Mg-doped p-type AlGaN layer and the GaN layer, the acceptor ionization (activation) energy is 150 [meV] in the case of the GaN layer, whereas Al 0.6 Ga 0.4. It is known that the N layer is 450 [meV] (see FIG. 10).
Therefore, conventionally, electrodes corresponding to the respective conductive types are formed on the first clad
As the on-voltage increases due to the increase in contact resistance, heat is generated, causing a problem that light emission is reduced.
さらに、コンタクトを低減するために第２のクラッド層４３上にバンドギャップが相対的に狭いｐ＋＋ＧａＮ層を形成すると、ｐ＋＋ＧａＮ層が紫外光を吸収し、発光効率が低下してしまうという問題がある。特に３６４［ｎｍ］以下の紫外光は、ＧａＮ材料の光吸収により、発光効率が低くなる。
Further, if a p ++ GaN layer having a relatively narrow bandgap is formed on the second clad layer 43 in order to reduce contacts , the p ++ GaN layer absorbs ultraviolet light and the luminous efficiency is lowered. There's a problem. In particular, the luminous efficiency of ultraviolet light of 364 [nm] or less is lowered due to the light absorption of the GaN material.
しかし、本実施形態のコンタクト電極によれば、これらの課題を解決し、紫外線ＬＥＤの発光効率を向上させることができる。さらに、第１のクラッド層４２及び第２のクラッド層４３上に同一構成のコンタクト電極を形成できるため、製造工程の簡略化が可能である。
However, according to the contact electrode of the present embodiment, these problems can be solved and the luminous efficiency of the ultraviolet LED can be improved. Further, since the contact electrodes having the same configuration can be formed on the first clad layer 42 and the second clad layer 43, the manufacturing process can be simplified.
まず、コンタクト抵抗を低減するため、第２のクラッド層４３（ｐ型ＡｌＧａＮ）上に直接Ｅｐｉ－ｎ＋＋ＧａＮ層５１をＰＬＤ法で形成し、上記のように異種の導電型の半導体において、トンネル接合によってオーミック接触が可能となる。
さらに、導電性膜６は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１とノンアロイコンタクトを実現し、ｐ型領域である第２のクラッド層４３とのコンタクト抵抗を従来より低減できる。
なお、ノンアロイコンタクトを実現できるため、合金化処理のための熱処理が不要、又は熱負荷の低減が可能となる。 First, in order to reduce the contact resistance, the Epi-n ++ GaN layer 51 is directly formed on the second clad layer 43 (p-type AlGaN) by the PLD method, and as described above, in a different type of conductive semiconductor, a tunnel is formed. Ohmic contact is possible by joining.
Further, theconductive film 6 realizes non-alloy contact with the Epi-n ++ GaN layer 51, and can reduce the contact resistance with the second clad layer 43, which is a p-type region, as compared with the conventional case.
Since non-alloy contact can be realized, heat treatment for alloying treatment is unnecessary, or the heat load can be reduced.
さらに、導電性膜６は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１とノンアロイコンタクトを実現し、ｐ型領域である第２のクラッド層４３とのコンタクト抵抗を従来より低減できる。
なお、ノンアロイコンタクトを実現できるため、合金化処理のための熱処理が不要、又は熱負荷の低減が可能となる。 First, in order to reduce the contact resistance, the Epi-n ++ GaN layer 51 is directly formed on the second clad layer 43 (p-type AlGaN) by the PLD method, and as described above, in a different type of conductive semiconductor, a tunnel is formed. Ohmic contact is possible by joining.
Further, the
Since non-alloy contact can be realized, heat treatment for alloying treatment is unnecessary, or the heat load can be reduced.
さらに、ＧａＮ材料の紫外光吸収の問題については、不純物を導入したｎ＋＋ＧａＮ層のバースタインモスシフト効果（Ｂｕｒｓｔｅｉｎ－Ｍｏｓｓ Ｓｈｉｆｔ）による光学的バンドギャップの増大効果を利用して、光吸収を低減することができる。
Furthermore, regarding the problem of ultraviolet light absorption of GaN materials, light absorption is reduced by utilizing the effect of increasing the optical bandgap due to the Burstein-Moss Shift effect of the n ++ GaN layer in which impurities are introduced. can do.
図７は、ＧａＮ層のｎ型不純物濃度を増大させたときの、ＧａＮ及びＡｌＧａＮのエネルギーバンドの変化を示す。
上述のように不純物濃度を増大させることにより、フェルミレベルが伝導帯側へと移動し、図７（ａ）に示す状態から図７（ｂ）に示す状態へと変化し、トンネル電流が流れ始める。このようにｎ＋＋ＧａＮ領域の伝導帯の電子とｐ＋ＡｌＧａＮ（クラッド）層の価電子帯のホールが同じエネルギーを持つことがトンネル効果を生じる必要条件である。 FIG. 7 shows changes in the energy bands of GaN and AlGaN when the concentration of n-type impurities in the GaN layer is increased.
By increasing the impurity concentration as described above, the Fermi level moves to the conduction band side, changes from the state shown in FIG. 7 (a) to the state shown in FIG. 7 (b), and the tunnel current starts to flow. .. As described above, it is a necessary condition for the tunnel effect to occur that the electrons in the conduction band in the n ++ GaN region and the holes in the valence band in the p + AlGaN (clad) layer have the same energy.
上述のように不純物濃度を増大させることにより、フェルミレベルが伝導帯側へと移動し、図７（ａ）に示す状態から図７（ｂ）に示す状態へと変化し、トンネル電流が流れ始める。このようにｎ＋＋ＧａＮ領域の伝導帯の電子とｐ＋ＡｌＧａＮ（クラッド）層の価電子帯のホールが同じエネルギーを持つことがトンネル効果を生じる必要条件である。 FIG. 7 shows changes in the energy bands of GaN and AlGaN when the concentration of n-type impurities in the GaN layer is increased.
By increasing the impurity concentration as described above, the Fermi level moves to the conduction band side, changes from the state shown in FIG. 7 (a) to the state shown in FIG. 7 (b), and the tunnel current starts to flow. .. As described above, it is a necessary condition for the tunnel effect to occur that the electrons in the conduction band in the n ++ GaN region and the holes in the valence band in the p + AlGaN (clad) layer have the same energy.
さらに不純物濃度を増大させると、図７（ｃ）に示すように、フェルミレベルがさらに上昇し、コンダクションバンド内において、電子がより高いエネルギー準位まで占有することになる。そうするとパウリ原理によって、光学的に検出されるＧａＮのバンドギャップ（光学的バンドギャップ）が、禁制帯幅と比較して増大する（バースタインモスシフト効果）。
すなわち、ＧａＮの紫外光吸収特性を、バースタインモスシフト効果を利用して制御し、紫外光吸収を低減することが可能となる。 Further increasing the impurity concentration causes the Fermi level to rise further and the electrons to occupy higher energy levels in the conduction band, as shown in FIG. 7 (c). Then, according to the Pauli principle, the bandgap (optical bandgap) of GaN detected optically increases as compared with the forbidden band width (Burstine moss shift effect).
That is, it is possible to control the ultraviolet light absorption characteristics of GaN by utilizing the Burstein Moss shift effect and reduce the ultraviolet light absorption.
すなわち、ＧａＮの紫外光吸収特性を、バースタインモスシフト効果を利用して制御し、紫外光吸収を低減することが可能となる。 Further increasing the impurity concentration causes the Fermi level to rise further and the electrons to occupy higher energy levels in the conduction band, as shown in FIG. 7 (c). Then, according to the Pauli principle, the bandgap (optical bandgap) of GaN detected optically increases as compared with the forbidden band width (Burstine moss shift effect).
That is, it is possible to control the ultraviolet light absorption characteristics of GaN by utilizing the Burstein Moss shift effect and reduce the ultraviolet light absorption.
上記式１について、紫外光の波長をλとすると、ＧａＮのエネルギーギャップが３．４［ｅＶ］であるため、光学吸収の生じないキャリア濃度は、以下の式４で求められるｎｅ以上であればよい。
ｎｅ＝２×１０２０（１２４０／λ－３．４）０．９ ・・・（式４）
例えば、
ＵＶ－Ａ（３５０［ｎｍ］）では、キャリア濃度３．５×１０１９［ｃｍ－３］
ＵＶ－Ｂ（３００［ｎｍ］）では、キャリア濃度１．５×１０２０［ｃｍ－３］
ＵＶ－Ｃ（２５０［ｎｍ］）では、キャリア濃度３．０×１０２０［ｃｍ－３］
となる。 For theabove equation 1, when the wavelength of the ultraviolet light lambda, the energy gap of GaN is 3.4 [eV], the carrier concentration causing no optical absorption, there in n e or more obtained by the equation 4 below Just do it.
ne = 2 × 10 20 (1240 / λ-3.4) 0.9 ... (Equation 4)
For example
For UV-A (350 [nm]), the carrier concentration is 3.5 × 10 19 [cm -3 ].
For UV-B (300 [nm]), the carrier concentration is 1.5 x 10 20 [cm -3 ].
For UV-C (250 [nm]), the carrier concentration is 3.0 × 10 20 [cm -3 ].
Will be.
ｎｅ＝２×１０２０（１２４０／λ－３．４）０．９ ・・・（式４）
例えば、
ＵＶ－Ａ（３５０［ｎｍ］）では、キャリア濃度３．５×１０１９［ｃｍ－３］
ＵＶ－Ｂ（３００［ｎｍ］）では、キャリア濃度１．５×１０２０［ｃｍ－３］
ＵＶ－Ｃ（２５０［ｎｍ］）では、キャリア濃度３．０×１０２０［ｃｍ－３］
となる。 For the
ne = 2 × 10 20 (1240 / λ-3.4) 0.9 ... (Equation 4)
For example
For UV-A (350 [nm]), the carrier concentration is 3.5 × 10 19 [cm -3 ].
For UV-B (300 [nm]), the carrier concentration is 1.5 x 10 20 [cm -3 ].
For UV-C (250 [nm]), the carrier concentration is 3.0 × 10 20 [cm -3 ].
Will be.
以上のようにＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層を形成し、式３、４により定まるキャリア濃度以上に設定することで、Ｅｐｉ－ｎ＋＋ＧａＮ層５１の紫外光吸収を抑制しつつ、トンネル接合により第１のクラッド層４２及び第２のクラッド層４３とオーミック接触が可能となる。その結果、従来の課題が解決でき、発光効率の良い紫外線ＬＥＤを提供することができる。
By forming a laminate of the Epi-n ++ GaN layer 51 and the conductive film 6 as described above and setting the carrier concentration to be equal to or higher than the carrier concentration determined by the formulas 3 and 4, the absorption of ultraviolet light of the Epi-n ++ GaN layer 51 is suppressed. However, the tunnel junction enables ohmic contact with the first clad layer 42 and the second clad layer 43. As a result, the conventional problems can be solved, and an ultraviolet LED having good luminous efficiency can be provided.
本発明によれば、Ｅｐｉ－ｎ＋＋ＧａＮ層と導電性膜との自己整合的積層により、ＧａＮ系半導体に対して、良好なコンタクト抵抗を実現することができる。本発明による自己整合的積層は、上記のように種々の半導体装置に適用することができ、産業上の利用可能性は高い。
According to the present invention, good contact resistance can be realized with respect to a GaN-based semiconductor by self-aligned lamination of an Epi-n ++ GaN layer and a conductive film. The self-aligned lamination according to the present invention can be applied to various semiconductor devices as described above, and has high industrial applicability.
１００ 基板
１ ＧａＮのエピ層
２ ｐ＋ＧａＮ層
３ 第１の無機膜
４ 第２の無機膜
３ａ パターニングされた第１の無機膜
４ａ パターニングされた第２の無機膜
５１ Ｅｐｉ－ｎ＋＋ＧａＮ層
５２ ｐｏｌｙ－ｎ＋＋ＧａＮ層
６ 導電性膜
７ 第３の無機膜
７ａ パターニングされた第３の無機膜
２１ 基板
２２ バッファ層
２３１ ｉ－ＧａＮ層
２３２ ｉ－ＡｌＧａＮ層
２４ 周期積層
２５ ｐ＋ＡｌＧａＮ層
３１ ｉ－ＧａＮ
３２ ｉ－ＡｌＧａＮ
３３ ゲート絶縁膜
３４ ゲート電極
４１ 活性層
４２ 第１のクラッド層
４３ 第２のクラッド層
４４ 基板
４５ バッファー層 100Substrate 1 GaN epi layer 2 p + GaN layer 3 First inorganic film 4 Second inorganic film 3a Patterned first inorganic film 4a Patterned second inorganic film 51 Epi-n ++ GaN layer 52 poly-n ++ GaN layer 6 Conductive film 7 Third inorganic film 7a Patterned third inorganic film 21 Substrate 22 Buffer layer 231 i-GaN layer 232 i-AlGaN layer 24 Periodic stacking 25 p + AlGaN layer 31 i-GaN
32 i-AlGaN
33Gate insulating film 34 Gate electrode 41 Active layer 42 First clad layer 43 Second clad layer 44 Substrate 45 Buffer layer
１ ＧａＮのエピ層
２ ｐ＋ＧａＮ層
３ 第１の無機膜
４ 第２の無機膜
３ａ パターニングされた第１の無機膜
４ａ パターニングされた第２の無機膜
５１ Ｅｐｉ－ｎ＋＋ＧａＮ層
５２ ｐｏｌｙ－ｎ＋＋ＧａＮ層
６ 導電性膜
７ 第３の無機膜
７ａ パターニングされた第３の無機膜
２１ 基板
２２ バッファ層
２３１ ｉ－ＧａＮ層
２３２ ｉ－ＡｌＧａＮ層
２４ 周期積層
２５ ｐ＋ＡｌＧａＮ層
３１ ｉ－ＧａＮ
３２ ｉ－ＡｌＧａＮ
３３ ゲート絶縁膜
３４ ゲート電極
４１ 活性層
４２ 第１のクラッド層
４３ 第２のクラッド層
４４ 基板
４５ バッファー層 100
32 i-AlGaN
33
Claims (15)
- ＩＩＩ族窒化物層上に第１の無機膜及び第２の無機膜をこの順に形成する第１の工程と、
前記第２の無機膜をパターニングする第２の工程と、
パターニングされた前記第２の無機膜をマスクに前記第１の無機膜を選択的に等方的にエッチングする第３の工程と、
ＰＬＤ法によりｎ型ＧａＮを成膜する第４の工程と、
ＰＬＤ法又は真空蒸着法により導電性膜を成膜する第５の工程と、
前記第１の無機膜及び第２の無機膜を除去する第６の工程とを含むことを特徴とする半導体装置の製造方法。 The first step of forming the first inorganic film and the second inorganic film on the Group III nitride layer in this order, and
The second step of patterning the second inorganic film and
A third step of selectively isotropically etching the first inorganic film using the patterned second inorganic film as a mask, and
The fourth step of forming n-type GaN by the PLD method and
The fifth step of forming a conductive film by the PLD method or the vacuum vapor deposition method, and
A method for manufacturing a semiconductor device, which comprises a sixth step of removing the first inorganic film and the second inorganic film. - 前記第１の無機膜が、酸化シリコンから構成され、
前記導電性膜がフッ酸耐性を有し、
前記第６の工程において前記第１の無機膜をフッ酸によりウェットエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。 The first inorganic film is composed of silicon oxide and is composed of silicon oxide.
The conductive film has hydrofluoric acid resistance and
The method for manufacturing a semiconductor device according to claim 1, wherein in the sixth step, the first inorganic film is wet-etched with hydrofluoric acid. - 前記第２の無機膜が、Ｓｉ、Ｇｅ又はこれらの混合から構成されていることを特徴とする請求項１又は２記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1 or 2, wherein the second inorganic film is composed of Si, Ge, or a mixture thereof.
- 前記第２の無機膜が、Ｒｕ、Ｒｅ又はＷＮから構成されていることを特徴とする請求項１又は２記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1 or 2, wherein the second inorganic film is composed of Ru, Re or WN.
- 前記導電性膜が、ＴｉＮ、ＷＮ又はＴａＮから構成されていることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to any one of claims 1 to 4, wherein the conductive film is composed of TiN, WN, or TaN.
- 前記ＩＩＩ族窒化物層は、前記ｎ型ＧａＮと接触するｐ型ＩＩＩ族窒化物層を少なくとも含み、
前記ｎ型ＧａＮのキャリア濃度が、前記ｐ型ＩＩＩ族窒化物層のアクセプタ活性化エネルギーをＥＡとして、以下の計算式
ｎｅ＝２×１０２０ＥＡ ０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする請求項１乃至５のいずれか１項記載の半導体装置の製造方法。 The group III nitride layer contains at least a p-type group III nitride layer in contact with the n-type GaN.
The carrier concentration of the n-type GaN is, the acceptor activation energy of the p-type Group III nitride layer as E A, the following equation n e = 2 × 10 20 E A 0.9 [/ cm 3]
The method for manufacturing a semiconductor device according to any one of claims 1 to 5, wherein the number is equal to or greater than ne determined in. - 前記ＩＩＩ族窒化物層が、ダイオードのカソード及びアノードであることを特徴とする請求項１乃至６のいずれか１項記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to any one of claims 1 to 6, wherein the group III nitride layer is a cathode and an anode of a diode.
- 前記ＩＩＩ族窒化物層が、ＦＥＴのソース及びドレインであることを特徴とする請求項１乃至６のいずれか１項記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to any one of claims 1 to 6, wherein the group III nitride layer is a source and a drain of an FET.
- 前記ＩＩＩ族窒化物層が、ＬＥＤのｎ型の導電型を有する第１のクラッド層及びｐ型の導電型を有する第２のクラッド層であることを特徴とする請求項１乃至６のいずれか１項記載の半導体装置の製造方法。 Any of claims 1 to 6, wherein the group III nitride layer is a first clad layer having an n-type conductive type of an LED and a second clad layer having a p-type conductive type. The method for manufacturing a semiconductor device according to item 1.
- 前記ＬＥＤが紫外光ＬＥＤであり、
前記第４の工程で成膜される前記ｎ型ＧａＮの光学的バンドギャップがバースタインモスシフト効果によって増大していることを特徴とする請求項９記載の半導体装置の製造方法。 The LED is an ultraviolet LED,
The method for manufacturing a semiconductor device according to claim 9, wherein the optical bandgap of the n-type GaN film formed in the fourth step is increased by the Burstein moss shift effect. - 前記第４の工程で成膜される前記ｎ型ＧａＮのキャリア濃度が、
前記ＬＥＤが放射する波長をλとして、以下の計算式
ｎｅ＝２×１０２０（１２４０／λ－３．４）０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする請求項１０記載の半導体装置の製造方法。 The carrier concentration of the n-type GaN formed in the fourth step is
Let the wavelength emitted by the LED be λ, and the following formula: ne = 2 × 10 20 (1240 / λ-3.4) 0.9 [/ cm 3 ]
The method for manufacturing a semiconductor device according to claim 10, wherein the number is equal to or greater than ne determined in. - ｐ型ＩＩＩ族窒化物層上にＥｐｉ－ｎ型ＧａＮ層と導電性膜との積層膜からなるパターンが形成された電極構造を具備する半導体装置であって、前記積層膜の界面の断面において、前記Ｅｐｉ－ｎ型ＧａＮ層の上面に対して前記導電性膜の下面が左右対称であることを特徴とする半導体装置。 A semiconductor device having an electrode structure in which a pattern consisting of a laminated film of an Epi-n type GaN layer and a conductive film is formed on a p-type group III nitride layer, and in a cross section of an interface of the laminated film. A semiconductor device characterized in that the lower surface of the conductive film is bilaterally symmetrical with respect to the upper surface of the Epi-n type GaN layer.
- 前記導電性膜はフッ酸耐性を有する金属又は金属化合物であることを特徴とする請求項１２記載の半導体装置。 The semiconductor device according to claim 12, wherein the conductive film is a metal or a metal compound having hydrofluoric acid resistance.
- 前記Ｅｐｉ－ｎ型ＧａＮのキャリア濃度が、前記ｐ型ＩＩＩ族窒化物のアクセプタ活性化エネルギーをＥＡとして、以下の計算式
ｎｅ＝２×１０２０ＥＡ ０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする請求項１２又は１３記載の半導体装置。 The carrier concentration of the Epi-n-type GaN is, the acceptor activation energy of the p-type group III nitride as a E A, the following equation n e = 2 × 10 20 E A 0.9 [/ cm 3]
The semiconductor device according to claim 12 or 13, wherein the semiconductor device is equal to or greater than ne determined in. - 前記Ｅｐｉ－ｎ型ＧａＮ層は、バースタインモスシフト効果によって光学的バンドギャップが増大していることを特徴とする請求項１２乃至１４のいずれか１項記載の半導体装置。 The semiconductor device according to any one of claims 12 to 14, wherein the Epi-n type GaN layer has an increased optical bandgap due to the Burstein moss shift effect.
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2021054321A1 true WO2021054321A1 (en) | 2021-03-25 |
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|---|---|---|---|
| PCT/JP2020/034906 WO2021054321A1 (en) | 2019-09-18 | 2020-09-15 | Semiconductor device and method for manufacturing same |
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| WO (1) | WO2021054321A1 (en) |
Citations (4)
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2019
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