WO2021025514A2 - Light source module, display panel, patterns of display panel, display device, and method for manufacturing same - Google Patents

Light source module, display panel, patterns of display panel, display device, and method for manufacturing same Download PDF

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    • H01L33/40—Materials therefor

Definitions

  • Embodiments of the invention relate to a light source module, a display panel, and a display device having a micro LED.
  • An embodiment of the present invention relates to a display panel having a thin film transistor and a method of manufacturing the same.
  • An embodiment of the invention relates to a display panel and a method of forming a pattern thereof.
  • An embodiment of the present invention relates to a method for forming a planar and three-dimensional (3D) pattern of a wafer or substrate having a thin film transistor.
  • Conventional display devices are mainly composed of a display panel composed of a liquid crystal display (LCD) and a backlight, but recently, a semiconductor device such as a light emitting diode (LED) is used as one pixel as it is. Display devices using such LEDs are being developed in a form that does not require a separate backlight. In addition, a display device using such an LED can be compact, and a high-brightness display having excellent light efficiency compared to conventional LCDs can be implemented. In addition, since the aspect ratio of the display screen can be freely changed and implemented in a large area, various types of large displays can be provided.
  • LCD liquid crystal display
  • LED light emitting diode
  • LEDs are used as a display means for large screens. This is because it is easier to increase in size, consumes less electrical energy, and has a long life with low maintenance cost compared to a conventional display means using a liquid crystal light emitting panel.
  • large-sized display means using LEDs are used in various places such as TVs, monitors, electronic billboards for stadiums, outdoor advertisements, indoor advertisements, public signs, and information display boards, and the construction method thereof is also various.
  • An embodiment of the present invention may provide a light source module, a display panel, and a display device capable of reducing a surface resistance of a junction portion between a light emitting diode chip and a pad of a circuit board.
  • An embodiment of the present invention can provide a light source module, a display panel, and a display device capable of reducing a surface resistance with an electrode of a light emitting diode chip and improving electrical connection by a metal layer disposed on a pad of a circuit board.
  • a bonding layer may be attached or fused to electrodes of a plurality of LED chips and then bonded to a pad of a circuit board.
  • a bonding layer coated on an auxiliary substrate is attached to an electrode of the LED chip, and then bonded to a pad of the circuit board.
  • An embodiment of the invention is a light source module, a display panel, and a display device in which a bonding layer is attached or fused to the electrodes of light emitting diode chips and then bonded to the pad without applying a separate bonding layer on the pad of the circuit board in advance. Can provide.
  • An embodiment of the present invention may provide a connection pattern connecting an upper surface and a lower surface at an outer portion (or edge) of a wafer or a circuit board.
  • An embodiment of the present invention may provide a connection pattern for connecting upper and lower pads to each other in an outer portion of a wafer or circuit board having a plurality of light emitting diode chips.
  • An embodiment of the present invention may provide a pattern manufacturing method in which a pattern connecting upper and lower pads of a wafer having a plurality of light emitting diode chips or a circuit board to each other is formed by irradiating a laser beam to metal powder.
  • An embodiment of the present invention may provide a display panel having a connection pattern between upper/lower pads on the edge side of a wafer or circuit board having a plurality of LED chips and a thin film transistor, and a method of manufacturing the pattern.
  • An embodiment of the present invention may provide a connection pattern vertically penetrating the upper and lower pads at an outer portion (or edge) of a wafer or a circuit board.
  • An embodiment of the present invention may provide a connection pattern formed of metal powder in a through hole penetrating through pads on the front and rear surfaces of a wafer having a plurality of light emitting diode chips or a circuit board.
  • An exemplary embodiment of the present invention may provide a display panel provided as a wiring portion having a connection pattern between upper/lower pads on the edge side of a wafer or circuit board having a plurality of LED chips and a thin film transistor portion, and a method of forming the pattern.
  • An embodiment of the present invention may provide a method for cutting a unit panel using laser etching at a low temperature.
  • An embodiment of the present invention may provide a pattern for connecting pads of the upper surface and the lower surface of the outer portion (upper surface, lower surface or side surface) of a wafer or a circuit board.
  • a concave wiring region ie, an opening
  • a metal powder is applied to the wiring region. It can be fused to provide a pattern.
  • An embodiment of the invention provides a display panel in which a wiring portion having a connection pattern between upper/lower pads on the edge side of a wafer or circuit board having a plurality of LED chips and a thin film transistor portion and a passivation layer is formed, and a method for manufacturing the pattern thereof. I can.
  • a display panel includes: a circuit board having a transparent support member and a thin film transistor portion on the support member; A plurality of first pads and a plurality of second pads disposed on an upper surface of the circuit board and electrically connected to the thin film transistor unit; And a plurality of LED chips having a first electrode on the first pad and a second electrode on the second pad, and including a light emitting structure, wherein each of the plurality of LED chips is individually driven by the thin film transistor unit.
  • a sub-pixel is formed, and the plurality of first and second pads include a plurality of metal layers disposed on the circuit board, and an uppermost layer of the plurality of metal layers is a metal material and is bonded to the first and second electrodes. Can be.
  • the uppermost layers of the first and second pads may include at least one of Ag, Au, and Cu.
  • the uppermost layers of the first and second pads may have a surface resistance of 100 m ⁇ or less.
  • the uppermost layers of the first and second pads may have a surface resistance of 50 m ⁇ or less.
  • Each of the first and second pads is bonded to the first and second electrodes of the LED chip as a bonding layer, and the bonding layer is based on Au, Ag, Cu, Pb, SnAg, SnAu, SnCu, SnPb, and It may be the same metal composite.
  • each of the first and second pads includes a first metal layer, a second metal layer on the first metal layer, a third metal layer on the second metal layer, and a fourth metal layer on the third metal layer
  • the first metal layer may be at least one of Ti or MO
  • the second metal layer may be Al
  • the third metal layer may be at least one of Ti or MO
  • the fourth metal layer may be an uppermost layer of the first and second pads.
  • the thickness of the fourth metal layer may be in the range of 10 nm to 2 ⁇ m or 50 nm to 100 nm.
  • a first insulating layer covering the thin film transistor may be disposed around the first and second pads on which the plurality of LED chips are respectively disposed.
  • a method of manufacturing a display panel includes a first step of picking up a plurality of LED chips on a lower surface of a conductive carrier; A second step of placing the conductive carrier on a bonding layer disposed on an auxiliary substrate, and stamping electrodes disposed under the LED chip on the bonding layer; And a third step of placing a conductive carrier on pads on a circuit board having a thin film transistor part and disposing the LED chips when the bonding layer is stamped on the electrode of the LED chip, the third step, The bonding layer formed on each of the electrodes of the LED chips may be attached to each of the pads of the circuit board.
  • a conductive elastic member is disposed under the conductive carrier, and the conductive carrier having the conductive elastic member picks up the LED chips when power is supplied, and when power is cut off, the LED chip is removed. Can be separated on the circuit board.
  • the plurality of LED chips includes LED chips for each color that emit red, green, or blue light, and the LED chips for each color may be sequentially attached to the circuit board.
  • the plurality of pads include a plurality of metal layers disposed on the circuit board, and an uppermost layer of the plurality of metal layers may be bonded to the electrode by a bonding layer made of a metal material.
  • the conductive carrier may be separated from the LED chip and may include mounting the LED chips on the circuit board through a reflow or baking process.
  • the uppermost layer of the pad includes at least one of Ag, Au, Cu, and Ni, and the bonding layer disposed between the pad and the electrode may have a predetermined thickness.
  • an upper surface area of the bonding layer formed on each electrode of the LED chip may be the same as a lower surface area of each electrode.
  • the bonding layer may be SnAg, AgCu, SnPb, or SnAu.
  • a defective LED chip when a defective LED chip is generated among a plurality of LED chips disposed on the circuit board, irradiating a laser to the defective LED chip to dissolve the bonding layer; And picking up the defective LED chip with the conductive carrier.
  • a first insulating layer covering the thin film transistor may be disposed around the first and second pads on which the plurality of LED chips are respectively disposed.
  • a conductive carrier includes a support plate; A conductive elastic member under the support plate; A dielectric layer between the support plate and the conductive elastic member; An electrode layer is included between the dielectric layer and the conductive elastic member, and the conductive elastic member includes a filler made of a conductive metal material in rubber or an elastic polymer, and when power is supplied to the electrode layer, the dielectric layer and the lower portion of the conductive elastic member When an object and an electrostatic attraction are generated and power is cut off, residual degradation can be discharged through the conductive elastic member.
  • the conductive elastic member may provide elasticity to a lower surface of the conductive carrier.
  • a display panel includes: a circuit board having a transparent support member and a thin film transistor portion on the transparent support member; A plurality of first pads and a plurality of second pads disposed on an upper surface of the circuit board and electrically connected to the thin film transistor unit; And a plurality of LED chips having a first electrode on the first pad and a second electrode on the second pad, wherein each of the plurality of LED chips is individually driven by the thin film transistor unit and forms a subpixel,
  • the circuit board includes a plurality of upper pads electrically connected to the LED chip on an outer side of an upper surface, a plurality of lower pads on an outer side of a lower surface, and a plurality of wiring parts connecting each of the upper pads and each of the lower pads, and the The wiring part includes an upper pattern extending from the upper pad to the upper side of the side surface of the support member, a lower pattern extending from the lower pad to the lower side of the side surface of the support member, and a planar and three-dimensional shape formed from the side surface
  • the upper pattern is formed of the same multilayer structure and the same material as the upper pad
  • the lower pattern is formed of the same multilayer structure and the same material as the lower pad
  • the connection pattern is a single layer structure.
  • the connection pattern may be formed of a single or composite metal different from the upper and lower pads.
  • the connection pattern may include at least one of a first part extending to an upper surface of the upper pattern and a second part extending to a lower surface of the lower pattern.
  • the support member includes at least one of a first step portion outside an upper surface and a second step portion outside a lower surface, and the connection pattern is on at least one of the first and second step portions. Can be formed.
  • the width of the connection pattern is formed to be less than the width of the upper pattern and the lower pattern, and the thickness of the connection pattern may be formed in a range of 1 ⁇ m to 30 ⁇ m from the side of the support member.
  • a method of forming a pattern of a display panel according to an exemplary embodiment of the present invention includes: emitting a metal powder activated through a metal powder supply unit to a side of a circuit board; And irradiating a laser beam with a laser module toward the metal powder disposed on the side of the circuit board, wherein the metal powder irradiated with the laser beam is dissolved and fused to the side of the circuit board to form a connection pattern.
  • the connection pattern may be adhered to side surfaces of the support member and surfaces of the upper and lower patterns.
  • a display panel includes: a circuit board having a transparent support member and a thin film transistor portion on the transparent support member; A plurality of first pads and a plurality of second pads disposed on an upper surface of the circuit board and electrically connected to the thin film transistor unit; And a plurality of LED chips having a first electrode on the first pad and a second electrode on the second pad, wherein each of the plurality of LED chips is individually driven by the thin film transistor unit and forms a subpixel,
  • the circuit board may include a plurality of upper pads electrically connected to the LED chip on an outer side of an upper surface, a plurality of lower pads on an outer side of a lower surface, and a plurality of through holes penetrating from an upper surface of the upper pad to a lower surface of the lower pad; And a plurality of wiring portions fused to the surfaces of each of the through holes and connecting each of the upper pads and each of the lower pads, wherein the wiring portion extends to a connection pattern disposed in the through hole and an upper surface of
  • the upper and lower pads may be formed with the same multilayer structure, and the wiring part may be formed as a single layer.
  • the wiring part may be formed of a single metal or a composite metal.
  • the size of the first part may be smaller than the size of the upper pad
  • the size of the second part may be smaller than the size of the lower pad
  • the width of the connection pattern may be the same as the width of the through hole. have.
  • a first step portion and a second step portion may be formed at an upper portion of the through hole, and the first and second portions may be formed on the first and second step portions.
  • the first portion and the second portion may have a thickness in a range of 1 ⁇ m to 10 ⁇ m.
  • a method for manufacturing a pattern of a display panel comprising: forming a plurality of through holes penetrating from an upper pad to a lower pad in an outer portion of a circuit board; Emitting the metal powder activated through the metal powder supply unit into the through hole of the circuit board; And forming a wiring portion by irradiating a laser beam with a laser module toward the metal powder disposed in the through hole of the circuit board, wherein the forming of the wiring portion includes: the metal powder irradiated with the laser beam is dissolved and the The steps of forming a connection pattern by fusion bonding the surface of a through hole of a circuit board, and forming a wiring part by forming a first part and a second part using the metal powder and a laser beam on the surfaces of the upper and lower pads.
  • a method of manufacturing a display panel according to an embodiment of the present invention is a display panel having a transparent support member, a thin film transistor unit on an upper portion of the transparent support member, and a plurality of LED chips, the upper portion formed in the edge region of the upper surface of the support member.
  • the step of forming the wiring part may be formed in a single process, and the upper pad and the lower pad may be connected to each other.
  • the wiring portion may include forming a passivation layer to protect the wiring portion and prevent oxidation.
  • a display panel manufacturing method in a display panel having a transparent support member, a thin film transistor unit on an upper portion of the transparent support member, and a plurality of LED chips, edge regions and side surfaces of the upper and lower surfaces of the support member Forming an opening in at least one of the; And forming a wiring portion in the opening to connect an upper pad and a lower pad of the support member, wherein the wiring portion is formed by fusing the activated gas and the conductive metal powder with a laser beam. Can be formed.
  • the wiring unit may be implemented as a three-dimensional or three-dimensional wiring.
  • the formation of the wiring part may include a process of directly fusion bonding the metal powder to the surface of the panel.
  • conductive or metal powder is fused to the surface (top, side, or bottom) of a glass or support member or a surface of a pad by using a laser beam in a direct manner according to a three-dimensional design to form a wiring pattern.
  • a drain portion or a concave opening is formed on the surface of the support member with a primary laser beam before forming the wiring pattern, and then conductive or metal powder is applied to the drain portion or opening.
  • the laser beam can be directly fused according to a three-dimensional design to form a wiring pattern.
  • the present invention includes the step of cutting a plurality of display panels on the support member in unit size, wherein the cutting step is cut using plasma generated by a laser beam and a gas activated in a low temperature vacuum chamber. can do.
  • a plurality of openings penetrating from the upper pad of the support member to the lower pad may be formed, and the forming of the wiring portion may include from the upper pad to the lower pad of the support member.
  • a plurality of concave openings are formed in at least one of an upper pad and a lower pad of the support member, and the forming of the wiring portion comprises: forming activated metal powder in the opening. Exiting; And forming a wiring part by dissolving the metal powder by irradiating a laser beam toward the metal powder distributed on the opening.
  • the display panel in the display panel having a transparent support member, a thin film transistor unit on an upper portion of the transparent support member, and a plurality of LED chips, an upper pad formed on an edge region of an upper surface of the support member, and a lower surface thereof.
  • a lower pad formed in the edge region of the; And a plurality of openings formed in at least one of the surfaces (upper, lower, or side surfaces) of the support member. And a wiring part formed along the opening to connect the upper pad and the lower pad, wherein the metal dissolved by a laser beam may be fused to the surface of the support member.
  • the wiring portion may be formed of a metal different from the material of the upper pad and the lower pad, and the width of the wiring portion may be narrower than that of the upper pad.
  • the opening may include a region in which the upper or lower pad is partially etched, and a concave region inside the surface of the support member through the upper and lower pads.
  • activated metal powder may be three-dimensionally fused to the surface of a support member having a planar or three-dimensional shape (3D), or to an opening of a support member that has been concave or penetrating for wiring .
  • the wiring may include forming a passivation layer to protect the wiring and prevent oxidation.
  • the electrode of the LED chip and the pad of the circuit board are metal-bonded, the surface resistance of the pad on which the LED chip is mounted can be reduced and the heat generation problem can be reduced.
  • the electrical efficiency between the pads has a technical effect that can be improved.
  • the electrode of the LED chip and the pad of the circuit board are metal-bonded, there is a technical effect of connecting the electrode of the LED chip and the pad of the circuit board by solder bonding without bumps.
  • a bonding layer may be previously attached or fused to electrodes of a plurality of light emitting diode chips through a stamping process and then bonded to a circuit board. Accordingly, the manufacturing process of the display panel can be simplified, and there is a technical effect of uniformly providing the thickness of the bonding layer.
  • An embodiment of the present invention has a technical effect that the bonding process on the circuit board is eliminated by attaching the bonding layer to the electrodes of the LED chip through a stamping process.
  • a plurality of LED chips having a bonding layer formed thereon may be bonded to a circuit board through an elastic conductive carrier. Accordingly, there is a technical effect that can protect the LED chips.
  • a laser and a metal or metallic powder may be used to connect the upper and lower pads of a wafer or circuit board to each other in a connection pattern. Accordingly, the width of the connection pattern can be minimized.
  • a metal or metallic powder by reacting a metal or metallic powder with a laser to form a connection pattern on the surface of a wafer or substrate, the heat treatment process of the pattern can be reduced, and the wiring on the surface is clearer and the adhesion to the circuit board is It can provide an improved connection pattern.
  • an additional cleaning process may not be required due to the manufacturing process of the connection pattern, and various metal raw materials may be used.
  • connection pattern which is a wiring formed on a substrate or a wafer, may be transparently deposited.
  • a pattern with improved tolerance may be provided by forming a connection pattern using metal or metallic powder.
  • a metal or metallic powder by reacting a metal or metallic powder with a laser to form a connection pattern in the through hole of the wafer or substrate or on the surface of the substrate, the heat treatment process can be reduced, and adhesion with the inner surface of the hole of the circuit board Sex can be improved.
  • various metal raw materials may be used for metal or metallic powder.
  • a substrate by cutting a substrate into a unit size using plasma generated by a laser beam in a low-temperature vacuum, it is possible to improve the reliability of the cut portion of the panel. In addition, it is possible to minimize the thermal shock transmitted to the parts or pads caused by cutting, the chambering (chamfering) is unnecessary and it is possible to reduce the concern of chipping or particles.
  • a laser by using a laser to process the wiring formation region or the pattern formation region of the panel, it is possible to work easily and simply on the substrate.
  • a wiring or pattern forming process may be performed after a substrate cutting process using a laser beam in a low-temperature vacuum, so that the process may be simplified.
  • pads on the upper and lower surfaces of a wafer or a circuit board may be connected to each other in a connection pattern using a laser beam and a conductive powder.
  • An embodiment of the invention may provide a pattern with improved tolerance by forming a connection pattern using metal powder or conductive powder.
  • a metal or conductive powder is reacted with a laser to form a pattern on the side of the wafer or substrate or inside the through hole or/and on the surface of the substrate, thereby reducing a heat treatment process.
  • a nano-sized conductive powder activated in a room temperature and atmospheric pressure environment is fused to the surface of a substrate with a laser beam, thereby providing a high-purity, high-contact, and low-resistance connection wiring.
  • the wiring width can be adjusted as a beam spot.
  • various metal raw materials may be used by reacting metal or conductive powder with a laser to form a wiring pattern on the side, inner surface, or surface of a wafer or circuit board.
  • the process can be simplified.
  • the reliability of the display panel may be improved by forming the above-described connection pattern on a substrate or wafer having a plurality of LED chips and a thin film transistor.
  • FIG. 1 is a diagram illustrating a display device in which a display panel having a plurality of LED chips is combined according to a first embodiment of the present invention.
  • FIG. 2 is a front view showing an example of a light source module according to the first embodiment of the present invention.
  • FIG. 3 is a view showing an example of a side cross-section of the light source module of FIG. 2.
  • FIG. 4 is a view for explaining an example of a TFT of an LED chip and a circuit board in FIG. 3.
  • FIG. 5 is a view showing an example of a rear surface of the circuit board of the light source module of FIG. 2.
  • FIG. 6 is an example of LED chips arranged in each pixel on the circuit board of FIG. 2.
  • FIG. 7 is another example of LED chips arranged in each pixel on the circuit board of FIG. 2.
  • FIG. 8 is a detailed configuration diagram of an electrode of an LED chip and a pad of a circuit board in FIG. 6 or 7.
  • FIG. 9 is a diagram illustrating an example of bonding an electrode of an LED chip and a pad of a circuit board in FIG. 8.
  • FIG. 10 is another example of metal layers of a pad of a circuit board in FIG. 8.
  • FIG. 11 is an example of a light source module in which a plurality of LED chips according to the first embodiment of the present invention are mounted on a circuit board.
  • FIG. 12 is another example of an LED chip in each pixel of FIG. 11.
  • FIG. 13 is a diagram illustrating an example in which the LED chips of FIG. 12 are mounted on a circuit board.
  • FIG. 14 and 15 are views showing another example of LED chips of each pixel of the display panel according to the first embodiment of the present invention.
  • FIG. 16 is a diagram illustrating an example in which an ITO layer is discolored or peeled off a pad of a conventional circuit board.
  • 17 to 20 are views illustrating a process of picking up a plurality of LED chips into a conductive carrier according to a second embodiment of the present invention.
  • 21 is a view showing a process of coating a bonding layer on an auxiliary substrate according to a second embodiment of the present invention.
  • 22 to 24 are examples illustrating a process of bonding a plurality of LED chips on a circuit board according to a second embodiment of the present invention.
  • 25 and 26 are plan and side cross-sectional views illustrating a bonding layer on an electrode of each LED chip according to a second embodiment of the present invention.
  • FIG. 27 is a detailed configuration diagram of a conductive carrier according to a second embodiment of the present invention, illustrating an example in which LED chips picked up in the conductive carrier are bonded to a circuit board.
  • 28A and 28B are diagrams for explaining a pickup process of the electrostatic chuck of a comparative example.
  • 29 is a diagram illustrating an example of an LED chip and a TFT of a circuit board in a display panel according to a second embodiment of the present invention.
  • FIG. 30 is a detailed configuration diagram of electrodes of an LED chip and pads of a circuit board in a display panel according to a second embodiment of the present invention.
  • FIG. 31 is a diagram illustrating an example of bonding an electrode of an LED chip and a pad of a circuit board in FIG. 30.
  • FIG. 32 is another example of metal layers of a pad of the circuit board in FIG. 30.
  • 33 and 34 are examples showing an example of separating and fixing error chips among a plurality of LED chips according to the second embodiment of the present invention.
  • 35 is a diagram illustrating an example of a side cross-section of a display panel according to a third embodiment of the present invention.
  • FIG. 36 is an example of a partial plan view of the display panel of FIG. 35 before cutting.
  • FIG. 37 is a diagram illustrating an example of LED chips and an upper pad of the display panel of FIG. 35.
  • 38A and 38B are examples of upper pads and connection patterns of the display panel of FIG. 37 and a cross-sectional side view thereof.
  • 39A, 39B, and 39C are views illustrating a process of forming a connection pattern of a wafer or circuit board according to a third embodiment of the present invention.
  • FIGS. 37 and 39 are diagram illustrating an example in which an insulating layer is formed on a connection pattern on an edge portion of a circuit board in FIGS. 37 and 39.
  • 41A and 41B are side cross-sectional and plan views illustrating a first modified example of a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
  • FIG. 42 is a side cross-sectional view and a plan view showing a second modified example of a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
  • 43A and 43B are plan and side cross-sectional views illustrating a third modified example of a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
  • FIG 44 is a plan view showing a fourth modified example of a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
  • 45 is a plan view showing a fifth modified example of a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
  • 46 is a view for explaining a process of forming a connection pattern on the surface of a wafer or circuit board according to a third embodiment of the present invention.
  • 47 is a view for explaining a process of spraying metal powder when forming a connection pattern on the surface of a wafer or circuit board according to a third embodiment of the present invention.
  • FIG. 48 is a diagram illustrating a process of forming a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
  • 49 is a view showing a form of pure graphene extraction through microwave activation in a third embodiment of the present invention.
  • 50 is a diagram illustrating an example of a side cross-section of a display panel according to a fourth embodiment of the present invention.
  • FIG. 51 is an example of a partial plan view of the display panel of FIG. 50.
  • FIG. 52 is a side cross-sectional view showing an example of a wiring portion in the circuit board of FIG. 51;
  • FIG. 53 is a diagram illustrating an example of a process of forming a wiring part of FIG. 52.
  • FIG. 54 is a first modified example of the wiring portion of FIG. 52.
  • FIG. 55 is a diagram for describing a process of supplying powder and irradiating a laser beam in the process of forming the wiring part of FIG. 52.
  • 56 is a diagram illustrating a process of forming a connection pattern of a wafer or a circuit board according to a fourth embodiment of the present invention.
  • 57 and 58 are views showing an example of cutting a display panel having a plurality of LED chips according to a fifth embodiment of the present invention.
  • 59A to 59C are a first example showing a process of forming a pattern on an upper or lower surface of a circuit board or a support member in the fifth embodiment of the present invention.
  • 60A to 60C are a second example showing a process of forming a pattern on the upper or lower surface of a circuit board or a support member in the fifth embodiment of the present invention.
  • 61A to 61D are a third example showing a process of forming a pattern on an upper or lower surface of a circuit board or a support member in the fifth embodiment of the present invention.
  • 62A to 62D are other examples shown on a plan view showing a process of forming a wiring part on a circuit board or a support member according to a fifth embodiment of the present invention.
  • 63A to 63D are perspective views illustrating a process of forming the wiring part of FIG. 62.
  • 64A and 64B are another example of forming the wiring portion of FIG. 62.
  • 65A to 65D are views showing a fourth example of forming a pattern on a substrate in the fifth embodiment of the present invention.
  • FIG. 66 is a side cross-sectional view of a display panel according to a fifth embodiment of the present invention and an arrangement thereof.
  • 67A and 67B are side cross-sectional views of a display panel according to a comparative example and an arrangement thereof in the fifth embodiment of the present invention.
  • 68 is a cross-sectional view showing an example of forming a pattern on an inclined surface of a circuit board or a support member in the fifth embodiment of the present invention.
  • 69 is a cross-sectional view illustrating an example of forming a pattern through a curved surface of a circuit board or a support member in the fifth embodiment of the present invention.
  • FIG. 70 is a cross-sectional view showing an example of wiring through the inclined upper and lower surfaces of a circuit board or a support member in the fifth embodiment of the present invention.
  • 71 is a diagram illustrating a process of cutting a substrate and forming a pattern according to the fifth embodiment of the present invention.
  • FIG. 72 is a diagram of a system for explaining a wiring formation region of a substrate in FIG. 71;
  • FIG. 73 is a diagram of a system for forming a pattern of a substrate in FIG. 71;
  • 74 is a diagram for describing a process of forming a pattern of a substrate in a fifth embodiment of the present invention.
  • FIG. 75 to 77 are diagrams illustrating a heat affected zone (HAZ) area and a metal pattern burning area according to cutting of circuit boards of a comparative example in the fifth embodiment of the present invention.
  • HZ heat affected zone
  • 78 and 79 are views illustrating a burning area around a cutting line according to laser cutting in the circuit board or support member of the comparative example in the fifth embodiment of the present invention.
  • temporal relationship for example, when a temporal predecessor relationship is described as'after','following','after','before', etc.,'right' or'direct' It may also include cases that are not continuous unless this is used.
  • First, second, etc. are used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be a second component within the technical idea of the present invention.
  • FIG. 1 is a view showing a display device in which a display panel having a plurality of LED chips according to a first embodiment of the invention is combined
  • FIG. 2 is a front view showing an example of a light source module according to the first embodiment of the invention
  • 3 is a view showing an example of a side cross-section of the light source module of FIG. 2
  • FIG. 4 is a view illustrating an example of the LED chip and the TFT of the circuit board in FIG. 3
  • FIG. 5 is It is a diagram showing a rear example
  • FIG. 6 is an example of LED chips arranged in each pixel on the circuit board of FIG. 2
  • FIG. 7 is another example of LED chips arranged in each pixel on the circuit board of FIG. 2
  • 8 is a detailed configuration diagram of an electrode of an LED chip and a pad of a circuit board in FIG. 6 or 7
  • FIG. 9 is a view showing an example of bonding an electrode of an LED chip and a pad of a circuit board in FIG. 8.
  • the display device may include one or more display panels 11, 12, 13, and 14.
  • the display panels 11, 12, 13 and 14 may be arranged on the same plane, and at least one of the panels 11, 12, 13, and 14 may be arranged or tilted on another plane.
  • unit pixels having a plurality of LED chips 2A, 2B, 2C may be arranged in a matrix form.
  • Each of the sub-pixels of the unit pixels may include LED chips 2A, 2B, and 2C, respectively.
  • the unit pixel may be implemented with LED chips 2A, 2B, and 2C emitting different colors, for example, at least three colors, or a combination of an LED chip emitting the same color and a phosphor layer.
  • the unit pixel may emit red, green, and blue light, for example, the LED chips 2A, 2B, and 2C may include red (R), green (G), and blue (B) LED chips.
  • the size (X3 ⁇ Y3) of each of the display panels 11, 12, 13, 14 is a size suitable for various applications such as a wrist watch, a mobile phone terminal, or a tiling type monitor or TV, or a large TV, a single panel of an advertisement board. Can be implemented as For example, the size (X3 ⁇ Y3) of each of the display panels 11, 12, 13, and 14 may be 2 inches or more, but is not limited thereto.
  • the LED chips 2A, 2B, 2C are chips having a micro size for sub-pixels, and for example, the length of one side may be in the range of 1 ⁇ m to 100 ⁇ m or 1 ⁇ m to 50 ⁇ m.
  • the size of the LED chips 2A, 2B, 2C may be in the range of a side having a fine size ( ⁇ 1 ⁇ m, 10 ⁇ m, etc.) according to the microfabrication technology of the LED chip.
  • the size of the LED chips 2A, 2B, 2C may range from 1 ⁇ m to 50 ⁇ m ⁇ 1 ⁇ m to 50 ⁇ m, but is not limited thereto.
  • the boundary portions to which the display panels 11, 12, 13, and 14 are coupled may be closely coupled so that they are not distinguished from the outside. That is, the display panels 2A, 2B, and 2C may have an arrangement structure or a combination structure in which dark lines do not occur at the boundary.
  • the size of the display device including the display panels 11, 12, 13, and 14 may vary depending on the number of combinations of the display panels 11, 12, 13, and 14 and the size of each panel. In addition, in the display device, each panel can be combined, separated or removed.
  • the circuit board 20 of the display panel uses a TFT array board capable of driving a plurality of LED chips 2A, 2B, and 2C. That is, the circuit board 20 is formed with a thin film transistor (TFT) unit 50 for driving a plurality of LED chips (2A, 2B, 2C) and various wires. When the thin film transistor is turned on, The driving signal input from the outside is applied to the LED chips 2A, 2B, and 2C, and each LED chip emits light to realize an image.
  • the circuit board 20 may include a circuit, such as a thin film transistor, configured to independently drive subpixels, such as LED chips 2A, 2B, and 2C, disposed in each pixel region 2.
  • Each pixel area 2 of the circuit board 20 includes at least three LED chips 2A, 2B, and 2C that emit red, green, and blue monochromatic light, and LEDs are provided by a signal applied from the outside. Red, green, and blue colored light is emitted from the chip to display an image.
  • the plurality of LED chips 2A, 2B, 2C may be mounted in a process separate from the TFT array process of the circuit board 20. That is, the thin film transistor and various wirings disposed on the circuit board 20 are formed by a photo process, but the LED chips 2A, 2B, and 2C may be mounted through a separate bonding process or a reflow process.
  • the configuration of the circuit board 20 having the thin film transistor and the plurality of LED chips 2A, 2B and 2C disposed on the circuit board 20 may be defined as a light source module.
  • the circuit board 20 may include a thin film transistor unit 50 connected to the LED chips 2A, 2B, and 2C.
  • the circuit board 20 may be formed of a transparent support member 1 such as glass, and the thin film transistor part 50 may be disposed on the front surface of the support member 1.
  • the LED chips 2A, 2B, 2C may include a light emitting structure (102-104 of FIG. 8) that generates light, and first and second electrodes K1 and K2.
  • a light-transmitting cover 7 may be disposed on the circuit board 20 on which the LED chips 2A, 2B, 2C are disposed, and the light-transmitting cover 7 includes the LED chip 2A, The light emitted from 2B, 2C) can be emitted.
  • the transparent cover 7 may be made of a glass material or a soft or rigid plastic material, and may be a protective layer or a protective cover.
  • a transparent layer 7A may be disposed between the LED chips 2A, 2B, 2C and the translucent cover 7, and the transparent layer 7A may be formed of a transparent resin material such as silicone or epoxy, or It can be a gap.
  • the thin film transistor unit 50 includes a gate electrode 51, a semiconductor layer 53, a source electrode 55, and a drain electrode 57.
  • the gate electrode 51 is formed on the circuit board 20
  • the gate insulating layer 49 is formed over the entire area of the circuit board 110 to cover the gate electrode 51
  • the semiconductor layer 53 is a gate It is formed on the insulating layer 49
  • the source electrode 55 and the drain electrode 57 are formed on the semiconductor layer 53.
  • the gate electrode 51 may be formed of a metal such as Cr, Mo, Ta, Cu, Ti, Al, or an Al alloy, or an alloy thereof, and the gate insulating layer 49 is formed of an inorganic insulating material such as SiOx or SiNx. It may be made of a single layer made of or a plurality of layers made of SiOx and SiNx.
  • the semiconductor layer 53 may be composed of an amorphous semiconductor such as amorphous silicon, or may be composed of an oxide semiconductor such as Indium Gallium Zinc Oxide (IGZO), TiO2, ZnO, WO 3 , and SnO 2 .
  • IGZO Indium Gallium Zinc Oxide
  • the semiconductor layer 53 is formed of an oxide semiconductor
  • the size of the thin film transistor (TFT) can be reduced, driving power can be reduced, and electric mobility can be improved.
  • the semiconductor layer of the thin film transistor is not limited to a specific material, and all kinds of semiconductor materials currently used in the thin film transistor may be used.
  • the source electrode 55 and the drain electrode 57 may be made of a metal such as Cr, Mo, Ta, Cu, Ti, Al, or an Al alloy, or an alloy thereof. At this time, the drain electrode 57 may be used as a first connection electrode for applying a signal to the LED chips 2A, 2B, and 2C.
  • the thin film transistor unit 50 is a bottom gate type thin film transistor, but the present invention is not limited to such a specific structure thin film transistor, but has various structures such as a top gate type thin film transistor. Thin film transistors could be applied.
  • a second connection electrode 59 is formed on the first insulating layer 41 in the display area A1.
  • the second connection electrode 59 may be formed of a metal such as Cr, Mo, Ta, Cu, Ti, Al, or an Al alloy, or an alloy thereof, and the second connection electrode 59 (ie, a thin film transistor ( TFT) can be formed by the same process as the drain electrode 57).
  • the first insulating layer 41 is formed on the circuit board 20 on which the thin film transistor unit 50 is formed, and the LED chips 2A, 2B and 2C are disposed on the first insulating layer 41 in the display area. In this case, in the drawing, a part of the first insulating layer 114 is removed, and the LED chips 2A, 2B, 2C may be arranged on the removed region.
  • the first insulating layer 41 may be composed of an organic layer such as a polyimide (PI) film or photoacrylic, or may be composed of a multilayer structure such as an inorganic layer/organic layer or an inorganic layer/organic layer/inorganic layer.
  • First and second pads 61 and 63 may be disposed in an area in which the first insulating layer 41 is opened.
  • the first pad 61 may be disposed on the first connection electrode 57 or may be a part of the first connection electrode 57.
  • the second pad 63 may be disposed on the second connection electrode 59 or may be a part of the second connection electrode 59.
  • a driver IC 19 and a lower pad connected thereto may be disposed on the rear surface of the circuit board 20.
  • An edge pattern 31 is disposed in an edge area or a non-display area A2 on the front and rear surfaces of the circuit board 20 to connect wirings such as an upper pad on the front and a lower pad on the lower surface to each other.
  • the edge pattern 31 may be protected by a protective layer 33.
  • the upper pad and the lower pad are connected to each other through an edge pattern 31 made of a conductive material around the outer periphery of the circuit board 20, so that holes passing through the circuit board 20 do not need to be formed.
  • the first electrode K1 of the LED chips 2A, 2B, 2C is disposed on the first pad 61 of the circuit board, and the second electrode K2 is disposed on the second pad 63 Can be.
  • the first and second pads 61 and 63 are electrically connected to the thin film transistor through the first and second connection electrodes 57 and 59, and the first and second pads of the LED chips 2A, 2B and 2C It may be electrically connected to the second electrodes K1 and K2.
  • the first and second pads 61 and 63 may not include a non-metallic material.
  • the first and second pads 61 and 63 may include at least two or more of Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, and Au.
  • the first and second pads 61 and 63 may be formed in multiple layers.
  • respective LED chips 2A, 2B, and 2C may be disposed on the first and second pads 61 and 63, respectively.
  • the LED chips 2A, 2B, 2C constituting the pixel area 2 may be arranged in a triangular shape, for example, a right triangle shape or a regular triangle shape.
  • each of the first pads 61 may be electrically connected to the common electrode 69 through the connection pattern 65.
  • the first and second pads 61 and 63 are provided in a size larger than the size of the first and second electrodes K1 and K2 of each of the LED chips 2A, 2B and 2C, so that LED chips can be easily Can be mounted.
  • respective LED chips 2A, 2B, and 2C may be arranged in a row or column direction.
  • second pads 63A, 63B and 63C and a first pad 61 are respectively disposed, and the first pad 61 is a plurality of second pads.
  • a single dog may be disposed in the area facing the pads 63A, 63B, and 63C.
  • the first pad 61 may function as a common electrode.
  • the material of the pads 61 and 63 electrically connected to the LED chips 2A, 2B, 2C under the LED chips 2A, 2B, 2C is a metal material or a material having a low surface resistance. It can be provided as a material.
  • the material of the pads 61 and 63 bonded to the respective electrodes K1 and K2 of the LED chips 2A, 2B, 2C provides metal bonding, so that in the layer connected to the LED chips 2A, 2B, 2C The surface resistance value of is lowered, and the heat generation problem can be improved.
  • a circuit board has a transparent glass material such as glass, and a transparent conductive layer such as ITO is used for each pad of the circuit board.
  • a circuit board has a function of transmitting light emitted through a backlight unit in the same configuration as a liquid crystal display device.
  • the pad or transparent conductive layer disposed on the circuit board is used as an electrode for opening and closing the liquid crystal.
  • Conventional transparent conductive layers have been used as electrodes for light transmission and opening and closing of liquid crystals rather than lowering surface resistance or reducing heat generation.
  • the surface resistance may be high in the range of 150 ⁇ or more, for example, 200 ⁇ to 300 ⁇ , and may cause heat generation of the LED chip.
  • the LED chip is damaged or the wiring is opened due to heat generation of the LED chip.
  • a problem in that the ITO layer is partially discolored or oxidized (TiOx) to the lower metal layer may occur.
  • an anisotropic conductive film is used between the LED chip and the circuit board for adhesion and power.
  • the anisotropic conductive film is attached by thermal compression on the pad, and may connect the LED chip and the pad.
  • the anisotropic conductive layer is attached by heat, a problem of melting a solder ball for connecting an LED chip may occur.
  • a problem in that the transparent conductive layer disposed on the circuit board and the anisotropic conductive film are separated may occur, and the lower metal layer (Ti) of the pad may also be peeled off together with the film (Fig. (A) see).
  • the anisotropic conductive film is attached, it may be difficult to repair the LED chip.
  • it may cause defects in many LED chips due to the generation of static electricity by ACF and ITO.
  • the pads 61 and 63 of the circuit board 20 may be provided with a metal material as the uppermost layer bonded to the LED chips 2A, 2B and 2C.
  • the uppermost layer of the metal material may bond the pads 61 and 63 to the respective electrodes K1 and K2 of the LED chips 2A, 2B and 2C. Accordingly, the surface resistance of the bonding surface between the pad and the electrode connected to the LED chips 2A, 2B, 2C can be lowered, and electrical conduction and thermal conduction may be improved.
  • the uppermost layer of the metal material may perform a wiring function compared to ITO.
  • the uppermost layer of the metal material may be connected to the LED chips 2A, 2B, and 2C through a soldering process without bumps.
  • the anisotropic conductive film can be removed.
  • the metal layer may be separated to separate or remove the LED chips 2A, 2B, 2C.
  • the first and second pads 61 and 63 of the circuit board 20 may have at least two or three or more layers.
  • the first and second pads 61 and 63 of the circuit board 20 include a first metal layer L1 on the support member 1, a second metal layer L2 on the first metal layer L1, and A third metal layer (L3) on the second metal layer (L2) and a fourth metal layer (L4) on the third metal layer (L3) may be included.
  • the first metal layer L1 is an adhesive layer adhered to the surface of the support member 1, and may include at least one of Ti, Ni, TiN, Mo, and Pt, or an alloy having the metal.
  • the second metal layer (L2) is disposed between the first metal layer (L1) and the third metal layer (L3) and may be formed of a material for heat conduction and electrical conduction, for example, at least one of Al, Cu, W Or it may be formed of an alloy having a selected metal.
  • the third metal layer L3 may be a layer for bonding the second metal layer L2 and the fourth metal layer L4 to each other.
  • the third metal layer L3 may be formed of the same material as the first metal layer L1 or at least one of Ti, Ni, TiN, Mo, and Pt.
  • the fourth metal layer L4 is a bonding layer, and may be a bonding material, for example, a material bonded with solder.
  • the fourth metal layer L4 may be selected from at least one of Ag, Au, or an alloy having the metal.
  • the fourth metal layer L4 may be a layer for preventing oxidation.
  • the fourth metal layer L4 is a layer bonded to the first electrode K1 and the second electrode K2 of the LED chips 2A, 2B, and 2C, and the sheet resistance can be lowered by a metal material, It can improve the thermal conductivity.
  • the surface resistance value of the fourth metal layer L4 is 1 ⁇ or less, and may be 50 m ⁇ or less, or in the range of 10 m ⁇ to 30 m ⁇ . That is, the fourth metal layer L4 is bonded to each electrode of the LED chips 2A, 2B, and 2C, and has a lower surface resistance compared to the existing ITO layer and can provide high thermal and electrical conduction characteristics. .
  • the thickness of the fourth metal layer L4 may range from 10 nm to 2 ⁇ m.
  • the thickness of the fourth metal layer L4 may be provided in a range of 50 nm or more, for example, 50 to 100 nm. When the thickness of the fourth metal layer L4 is lower than the above range, heat conduction and electrical conduction characteristics may be low.
  • the pads 61 and 63 having the fourth metal layer L4 may function as wiring compared to the low electrical conduction of the ITO layer.
  • the first to fourth metal layers L1-L4 may be deposited by a sputtering method.
  • a first insulating layer 41 may be disposed outside the first to fourth metal layers L1-L4. That is, pads 61 and 63 each having the first to fourth metal layers L1 to L4 may be disposed in the open area of the first insulating layer 41.
  • the electrodes K1 and K2 of the LED chips 2A, 2B, and 2C and the pads 61 and 63 may be bonded to each other by bonding layers B1 and B2.
  • the first electrode K1 and the first pad 61 may be bonded to each other by a first bonding layer B1.
  • the second electrode K2 and the second pad 63 may be bonded to each other by a second bonding layer B2.
  • the first and second bonding layers B1 and B2 may include Sn, and may include, for example, an intermetallic compound having SnAg, SnPb, SnCu, or SnAu.
  • the first to fourth metal layers L1-L4 may be pads disposed separately from the connection electrode, or may be a layer included in the connection electrode.
  • the first to third metal layers L1 to L3 have a larger area or a longer length than that of the fourth metal layer L4. It may be a connection electrode having, and the fourth metal layer L4 may be a pad layer.
  • the first insulating layer 41 may be disposed on the upper surface of the third metal layer L3 and may be disposed outside the fourth metal layer L4.
  • the first to third metal layers L1 to L3 are lower pads and may be the connection electrodes.
  • the LED chips 2A, 2B, 2C may include a light-transmitting substrate 101 on the light emitting structures 102-104.
  • the light-transmitting substrate 101 may be a growth substrate or a transparent layer, and may be formed of an insulating material or a semiconductor material.
  • the light-transmitting substrate 101 may be selected from, for example, a sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge.
  • the light emitting structures 102-104 may be formed of a compound semiconductor.
  • the light emitting structure 102-104 may be provided as a group 2-6 or 3-5 compound semiconductor, for example.
  • the light emitting structures 102-104 include at least two or more elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). Can be provided.
  • the light emitting structure 102-104 includes a first conductivity type semiconductor layer 102 connected to the first electrode K1, an active layer 103, and a second conductivity type semiconductor layer 104 connected to the second electrode K2.
  • Can include.
  • the first and second conductivity-type semiconductor layers 102 and 104 may be implemented with at least one of a group 3-5 or a group 2-6 compound semiconductor.
  • the first and second conductivity type semiconductor layers 102 and 104 include at least one selected from the group including, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, etc. can do.
  • the first conductivity-type semiconductor layer 102 may be an n-type semiconductor layer doped with an n-type dopant such as Si, Ge, Sn, Se, and Te.
  • the second conductivity-type semiconductor layer 104 may be a p-type semiconductor layer doped with a p-type dopant such as Mg, Zn, Ca, Sr, and Ba.
  • the first and second conductive semiconductor layers 102 and 104 may be p-type and n-type semiconductor layers.
  • the active layer 103 may be implemented as a compound semiconductor.
  • the active layer 103 may be implemented as at least one of a group 3-5 or a group 2-6 compound semiconductor.
  • the active layer 103 may include a plurality of well layers and a plurality of barrier layers alternately disposed, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN , InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs.
  • a layer of a reflective material (not shown) for reflecting light may be disposed under the light emitting structures 102-104.
  • the reflective material layer may be formed of a metal or non-metal material, and may include a single layer or multiple layers.
  • the first and second electrodes K1 and K2 of the LED chips 2A, 2B and 2C are disposed under the LED chips 2A, 2B and 2C, opposite to each other, or disposed horizontally to each other. Can be.
  • the LED chips 2A, 2B, 2C may be provided as flip chips, vertical chips, or horizontal chips depending on the positions of the first and second electrodes K1 and K2.
  • the first and second electrodes K1 and K2 are Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, It includes at least one or two or more of Ru and Rh, and may be formed as a single layer or multiple layers.
  • the light-transmitting substrate 101 may be removed or separated from the top of the LED chips 2A, 2B, 2C.
  • a layer or film having a wavelength conversion material such as a phosphor may be disposed on each of the LED chips 2A, 2B, and 2C.
  • the phosphor disposed on the layer or film disposed on each of the LED chips 2A, 2B, 2C may include at least one of yellow, green, red, and blue.
  • the phosphor may wavelength convert light emitted from the LED chips 2A, 2B, 2C into red, green, yellow, and blue light.
  • each of the first to third LED chips 2A, 2B, and 2C disposed in the unit pixel area may be defined as an individual light emitting unit.
  • the first to third LED chips 2A, 2B, 2C are on the first conductive type semiconductor layer 102, the active layer 103 and the second conductive type semiconductor layer 104, and the first conductive type semiconductor layer 102. It may include a connected first electrode K1 and a second electrode K2 connected to the second conductive semiconductor layer 104.
  • the insulating layer 107 electrically insulates between the first electrode K1, the second electrode K2, the first conductive semiconductor layer 102, the active layer 103, and the second conductive semiconductor layer 104 I can do it.
  • a light-transmitting substrate 101 is disposed on each of the LED chips 2A, 2B, and 2C, and a wavelength converter 150 emitting a different color may be disposed on each of the light-transmitting substrates 101, respectively. have.
  • a first wavelength conversion unit 150a on the first LED chip 2A a second wavelength conversion unit 150b on the second LED chip 2B, and a third wavelength conversion unit 150c on the third LED chip 2c.
  • the LED chips 2A, 2B, 2C may be ultraviolet light or blue light.
  • Light emitted through the first to third wavelength converters 150a, 150b, and 150c may be red, green, or blue.
  • the third wavelength converter 150c may be removed or may be a transparent layer or may emit blue wavelengths having different peak wavelengths.
  • the first to third LED chips 2A, 2B, and 2C are spaced apart from each other, and two adjacent LED chips may have the same distance from each other in one pixel area.
  • the LED chip 110 is divided into a plurality of light emitting structures 102-104 and may be disposed under a single light-transmitting substrate 101.
  • the plurality of light emitting structures 102 to 104 may emit the same blue light or ultraviolet light.
  • the wavelength converter may be selectively disposed on the light-transmitting substrate 101 to emit light for the sub-pixel.
  • the light emitting structures of the LED chip 110 may be separated from each other by the separation unit 108.
  • each of the electrodes K1 and K2 of the LED chip 110 may be metal bonded to each of the pads 61 and 63 in the pixel region of the circuit board 20.
  • a wavelength conversion unit 150 having first to third wavelength conversion units 150a, 150b, 150c is formed on each light emitting structure 102-104.
  • the light blocking portion Pb may be disposed on the separating portion 108.
  • the first to third wavelength converters 150a, 150b, and 150c may emit red, green, and blue light.
  • the light blocking part Pb may prevent the light emitted through different light emitting structures from being mixed.
  • the light blocking part Pb may be formed separately, and may be a resin layer to which impurities such as TiO 2 and Sio 2 are added.
  • a light blocking part 120 is disposed in the separating part 108 to support adjacent light emitting structures.
  • the light blocking part 120 may prevent mixing of light emitted through different light emitting structures, and may be a resin layer to which impurities such as TiO 2 and Sio 2 are added.
  • the same configuration as the first embodiment may be selectively included, and the overlapping configuration will be referred to the description of the first embodiment.
  • FIG. 17 to 20 are views illustrating a process of picking up a plurality of LED chips on a conductive carrier according to a second embodiment of the present invention
  • FIG. 21 is a diagram illustrating a bonding layer coated on an auxiliary substrate according to the second embodiment of the present invention.
  • 22 to 24 are diagrams illustrating a process of bonding a plurality of LED chips on a circuit board 1 according to a second embodiment of the present invention
  • FIGS. 25 and 26 are a second embodiment of the invention.
  • FIG. 27 is a detailed configuration diagram of a conductive carrier according to an embodiment of the present invention, in which LED chips picked up in the conductive carrier are bonded to a circuit board It is a diagram showing an example.
  • the second embodiment of the present invention prepares blocks D1, D2, and D3 having previously provided LED chips 2A, 2B and 2C.
  • Each of the blocks D1, D2, and D3 may include 10 or more or 100 or more LED chips arranged at predetermined intervals.
  • the preset interval may be an interval for mounting LED chips on the display panel.
  • Each of the blocks D1, D2, D3 is, for example, a first block D1 in which first LED chips 2A are arranged, a second block D2 in which second LED chips 2B are arranged, and a third It may include a third block (D3) in which the LED chips (2C) are arranged.
  • the first LED chips 2A emit red light
  • the second LED chips 2B emit green light
  • the third LED chips 2C emit blue light.
  • a plurality of first to third LED chips 2A, 2B and 2C may be arranged at predetermined intervals in the horizontal and vertical directions.
  • Each of the first to third LED chips 2A, 2B, 2C may be a sub-pixel, and the minimum area in which at least one first to third LED chips 2A, 2B, 2C are disposed is defined as a unit pixel. can do.
  • the unit pixel may implement a pixel area by using three types of LED chips 2A, 2B, and 2C emitting different colors, or by combining a blue LED chip and a phosphor layer.
  • the blocks are arranged as elements emitting red, green, and blue light in blocks for each color, or elements emitting red, green, and blue light in one block Can be arranged as.
  • Each of the LED chips 2A, 2B and 2C is a chip having a micro size for a sub-pixel, and, for example, the length of one side may range from 10 ⁇ m to 100 ⁇ m.
  • the size of the LED chips 2A, 2B, 2C may be in the range of a fine size ( ⁇ 1 ⁇ m or 10 ⁇ m, etc.) of one side according to the microfabrication technology of the LED chip.
  • the size of the LED chips 2A, 2B, 2C may range from (1 ⁇ m to 50 ⁇ m) ⁇ (1 ⁇ m to 50 ⁇ m), but is not limited thereto.
  • the first LED chips 2A may be attached to the conductive carrier 210, and the The conductive carrier 210 to which the first block D1 is attached may be moved in a vertical upward direction or the support body 310 may be moved in a different direction.
  • the lower portion of the conductive carrier 210 has elasticity, when the conductive carrier 210 is moved in a vertical downward direction, the influence transmitted to the first LED chip 2A can be reduced. It is possible to protect the LED chip 2A or other LED chips.
  • the electrodes K1 and K2 are exposed under the first LED chips 2A attached to the conductive carrier 210, and the electrodes K1 and K2 may include at least two electrodes.
  • the electrodes K1 and K2 may be pads of the first LED chip 2A.
  • the conductive carrier 210 to which the first LED chips 2A are attached corresponds to or faces the auxiliary substrate 353.
  • the auxiliary substrate 353 is disposed on the upper body 351 rotated by the rotation shaft 350 and may be rotated together with the upper body 351.
  • Bonding layers B0: B1 and B2 may be formed on the surface or upper surface of the auxiliary substrate 353.
  • the bonding layers B0: B1, B2 may include a conductive paste or a conductive compound.
  • the bonding layer B0: B1, B2 may include, for example, at least one of lead (Pb) or tin (Sn) and a flux.
  • the bonding layer B0 disposed on the auxiliary substrate may be formed of a liquid or semi-liquid material.
  • the bonding layer (B0: B1, B2) may have a thickness of 5 micrometers or less, for example, in a range of 3 to 5 micrometers.
  • the bonding layers B0: B1 and B2 may be provided with a uniform thickness over the entire area on the auxiliary substrate 353.
  • the bonding layer (B0: B1, B2) is SnPb
  • the content of Sn may be 63% and the content of Pb may be 37%, and may have a content relationship of Sn> Pb.
  • the number of particles per unit area of this material may be increased, unit sheet resistance may be low, and bonding strength may be improved.
  • the conductive carrier 210 is moved in a vertical downward direction or in the direction of the auxiliary substrate 353, and the first LED chip 2A is brought into contact with the auxiliary substrate 353. After that, it moves in the vertical upward direction.
  • the bonding layers B1 and B2 may be attached or fused to the electrodes K1 and K2 of the first LED chip 2A in the form of a stamp. That is, the bonding layers B1 and B2 may be formed on the electrodes K1 and K2 of the first LED chip 2A through a stamping process of the first LED chip 2A (see FIG. 20 ).
  • the electrodes K1 and K2 disposed under the first LED chip 2A may have bonding layers B1 and B2 having a uniform thickness.
  • the bonding layers B1 and B2 disposed on the lower surfaces of the electrodes K1 and K2 may be provided with a thickness of 5 micrometers or less.
  • the bonding layers B1 and B2 may include a first bonding layer B1 disposed on the lower surface of the first electrode K1 and a second bonding layer B2 disposed on the lower surface of the second electrode K2. I can.
  • a liquid bonding layer B0 may be dispensed on the auxiliary substrate 353 and then formed in a spin coating form. At this time, since the auxiliary substrate 353 rotates, the thickness of the bonding layer B0 may be provided with a uniform thickness.
  • the conventional bonding layer may be formed relatively thick since it is not uniform depending on the area applied on the circuit board, and may be applied to a thickness of, for example, 6 micrometers or more. That is, in the related art, since a material such as a bonding layer, for example, a solder paste, has a non-uniform thickness, a problem of affecting the surface of the LED chip or peeling may occur.
  • the auxiliary substrate 353 may be made of glass or plastic.
  • the liquid bonding layer B0 may be deposited on the auxiliary substrate 353 by a spray method, or may be formed by dipping, slit, roll coating, or printing.
  • the bonding layer B0 is coated on the auxiliary substrate 353, the first block D1 disposed under the conductive carrier 210 in the stamping area A5 disposed on the auxiliary substrate 353 ) Can be matched.
  • the first LED chip 2A in which the bonding layers B1 and B2 are disposed under the conductive carrier 210 can be matched or faced to each other on the circuit board 20. have.
  • a position in which the plurality of first LED chips 2A are to be mounted on the circuit board 20 is preset, so that the conductive carrier 210 from which the first LED chip 2A is picked up is transferred to the circuit board 20 ) Can be aligned on the position.
  • a first insulating layer 41 and a plurality of pads 61 and 63 exposed through the first insulating layer 41 may be arranged on the circuit board 20.
  • the first insulating layer 41 may be composed of an organic layer such as a polyimide (PI) film or photoacrylic, or may be composed of a multilayer structure such as an inorganic layer/organic layer or an inorganic layer/organic layer/inorganic layer.
  • First and second pads 61 and 63 may be disposed in an area in which the first insulating layer 41 is opened.
  • the plurality of pads 61 and 63 are first insulated so that the plurality of first LED chips 2A, the plurality of second LED chips 2B, and the plurality of third LED chips 2C are mounted. It may be exposed on the surface of the layer 41.
  • the plurality of pads 61 and 63 may include a first pad 61 and a second pad 63, and may be alternately repeated.
  • the first LED chips 2A attached to the conductive carrier 210 are transferred to the first LED chips 2A attached to the conductive carrier 210 in a state where the conductive carrier 210 is moved vertically downward and positioned on the circuit board 20. It can be disposed or attached to each pad 61 and 63. Accordingly, first LED chips 2A may be arranged on the circuit board 20 as shown in FIG. 23.
  • the bonding layers B1 and B2 may be disposed between the pads 61 and 63 of the circuit board 20 and the electrodes K1 and K2 of the first LED chip 2A, respectively.
  • the invention may not perform a process of forming a separate solder on the pads 61 and 63 of the circuit board 20.
  • the invention does not form a separate solder on the pad, it is possible to solve the problem that the thickness of the bonding layer is not uniform.
  • the LED chip is disposed on the circuit board in a natural unloading method rather than a pressurization method, there is no damage to the LED chip and the bonding layer is cured by heat treatment after loading, thereby simplifying the process. have.
  • it is metal-friendly in terms of the physical properties of the flux, so it does not flow to the outside and tends to migrate to the Ag of the pad or the Au of the electrode, thereby improving the prevention of short circuits and reinforcing adhesion. , It can improve the uniformity.
  • the second LED chip 2B of each second block D2 disclosed in FIG. 17 and the third LED chip 2C of the third block D3 Each can be further aligned on the circuit board 20.
  • the process of the bonding layers B1 and B2 disposed on the electrodes K1 and K2 of the first LED chip 2A may be performed by the same process for the second LED chip 2B and the third LED chip 2C. .
  • the electrodes K1 and K2 of the first to third LED chips 2A, 2B and 2C disposed on the circuit board 20 are disposed.
  • the bonding layers B1 and B2 may be used to bond between the electrodes K1 and K2 and the pads 61 and 63.
  • Each of the LED chips 2A, 2B and 2C can be mounted on the circuit board 20 through such a heat treatment process.
  • the heat treatment process may be performed at 100 to 300°C.
  • the thickness of the bonding layers B1 and B2 is constant, so that a problem affecting the LED chip can be suppressed, and between the pads 61 and 63 and the electrodes K1 and K2 It can prevent adhesion degradation.
  • the height difference between the entire bonding layer (B1, B2) can be provided to less than 2 micrometers, it is possible to increase the reliability of the LED chip in terms of flatness.
  • the height difference may be a difference between upper surface heights of each bonding layer.
  • At least one or all of the LED chips 2A, 2B, 2C may include a light-transmitting substrate 101 on the light-emitting structures 102, 103 and 104 and the light-emitting structures 102, 103 and 104.
  • the light-transmitting substrate 101 may be a growth substrate or a transparent layer, and may be formed of an insulating material or a semiconductor material.
  • the light-transmitting substrate 101 may be selected from, for example, a sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and removed.
  • the light emitting structures 1021, 103, and 104 may be formed of a compound semiconductor.
  • the light emitting structures 102, 103, and 104 may be provided as, for example, a group 2-6 or a group 3-5 compound semiconductor.
  • the light emitting structures 1021, 103, 104 include at least two or more elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). Can be provided.
  • the light emitting structures 102, 103, and 104 include a first conductivity type semiconductor layer 102 connected to the first electrode K1, a second conductivity type semiconductor layer 104 connected to the second electrode K2, and the first and second electrodes. It may include an active layer 103 disposed between the two conductive semiconductor layers 102 and 104.
  • the first and second conductivity-type semiconductor layers 102 and 104 may be implemented with at least one of a group 3-5 or a group 2-6 compound semiconductor.
  • the first and second conductivity type semiconductor layers 102 and 104 include at least one selected from the group including, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, etc. can do.
  • the first conductivity-type semiconductor layer 102 may be an n-type semiconductor layer doped with an n-type dopant such as Si, Ge, Sn, Se, and Te.
  • the second conductivity-type semiconductor layer 104 may be a p-type semiconductor layer doped with a p-type dopant such as Mg, Zn, Ca, Sr, and Ba.
  • the first and second conductive semiconductor layers 102 and 104 may be p-type and n-type semiconductor layers.
  • the active layer 103 may be implemented as a compound semiconductor.
  • the active layer 103 may be implemented as at least one of a group 3-5 or a group 2-6 compound semiconductor.
  • the active layer 103 may include a plurality of well layers and a plurality of barrier layers alternately disposed, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN , InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs. It may include at least one selected from the group consisting of.
  • a reflective material layer (not shown) for reflecting light may be disposed under the light emitting structures 102, 103, and 104.
  • the reflective material layer may be formed of a metal or non-metal material, and may include a single layer or multiple layers.
  • the first and second electrodes K1, K2 may be disposed under the LED chips 2A, 2B, 2C, and as another example, the two electrodes are each LED They may be disposed on opposite sides of the chip, or may be disposed in a horizontal position.
  • the LED chips 2A, 2B, 2C may be provided as flip chips, vertical chips, or horizontal chips depending on the positions of the first and second electrodes K1 and K2.
  • the first and second electrodes K1 and K2 are Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, It includes at least one or two or more of Ru and Rh, and may be formed as a single layer or multiple layers.
  • the first and second electrodes K1 and K2 include a stacked structure of Ti/Ag, so that the Ag layer may be applied to prevent oxidation of Ti, and adhesion according to a thermal process may be increased.
  • a protective layer (109 in FIG. 25) or an insulating layer may be further disposed in a region between the first and second electrodes K1 and K2 or on the surface of the light emitting structure, but the embodiment is not limited thereto.
  • the light-transmitting substrate 101 may be removed or separated from the top of the LED chips 2A, 2B, 2C.
  • a layer or film having a wavelength conversion material such as a phosphor may be disposed on an upper portion of at least one or two of the LED chips 2A, 2B, and 2C.
  • the phosphor disposed on the layer or film disposed on each of the LED chips 2A, 2B, 2C may include at least one of yellow, green, red, and blue.
  • the phosphor may convert light emitted from the LED chips 2A, 2B, 2C into red, green, yellow, and blue light.
  • the first bonding layer B1 disposed on the lower surface of the first electrode K1 and the second bonding layer B2 disposed on the lower surface of the second electrode K2 may have the same thickness.
  • the first and second bonding layers B1 and B2 are the electrodes K1 and K2.
  • the first and second bonding layers B1 and B2 may include Sn or/and Pb, and may include an intermetallic compound having at least one of SnPb, SnAg, SnAu, SnCu, and SnAgCu.
  • the first and second bonding layers B1 and B2 may include an intermetallic compound for a conductive paste, but are not limited to the above materials.
  • the first bonding layer B1 may be the same as the lower surface area of the first electrode K1 or may range from 100% to 120% of the lower surface area of the first electrode K1.
  • the second bonding layer B2 may be the same as the lower surface area of the second electrode K2 or may range from 100% to 120% of the lower surface area of the second electrode K2. That is, the first and second bonding layers B1 and B2 are formed on each of the first and second electrodes K1 and K2 through a stamping process, so that substantially the lower surface area of each electrode K1 and K2 is It may have the same top surface area as.
  • the conductive carrier 210 may include a support plate 211, a conductive elastic member 212, a dielectric layer 214 and an electrode layer 213 between the support plate 211 and the conductive elastic member 212.
  • the support plate 211 may have the dielectric layer 214 formed thereon, and support the dielectric layer 214.
  • the support plate 211 may be a metallic material or a non-metallic material, or, for example, may include an aluminum material.
  • the dielectric layer 214 may include at least one of a non-metallic material such as polyimide, polyester, ceramic, tantalum, and silicon film.
  • the ceramic material is amorphous ceramic material such as Al 2 O 3 , Y 2 O 3 , ZrO 2 , AlC, TiN, AlN, TiC, MgO, CaO, CeO 2 , TiO 2 , BxCy, BN, SiO 2 , SiC, YAG, In the group consisting of AlF 3 , 1 type or 2 or more types are each mixed and used.
  • the dielectric layer 214 may have a thickness of 1 mm or less, for example, in a range of 0.1 to 1 mm.
  • the electrode layer 213 may be disposed between the dielectric layer 214 and the conductive elastic member 212.
  • An adhesive layer 216 is disposed around the electrode layer 231 to bond between the dielectric layer 214 and the elastic member 212.
  • the adhesive layer 216 may be a material of the dielectric layer 214 or a material such as silicon or epoxy.
  • the electrode layer 213 may be supplied with power through the electrode line 218 and may include at least one or two or more of a conductive metal such as tungsten, molybdenum, titanium, silver, and copper.
  • a conductive metal such as tungsten, molybdenum, titanium, silver, and copper.
  • electrode patterns in a mesh shape are arranged and may be uniformly distributed over the entire area.
  • the thickness of the electrode layer 213 may be 50 micrometers or less, for example, in a range of 15 to 50 micrometers.
  • the electrode layer 213 may be formed as a single layer or multiple layers.
  • the conductive elastic member 212 may include a conductive material having elasticity, and may be a polymer having viscosity and elasticity.
  • the conductive elastic member 212 may be a rubber, a thermoplastic polymer, or a thermosetting polymer.
  • the conductive elastic member 212 may include a metal such as Ni, Cu, Ag, or Al, or a metal oxide powder or a filler such as carbon black, and thus may function as an electrically conductive polymer.
  • the LED chips 2A, 2B, 2C may be picked up on the lower surface of the conductive carrier 210 or the lower surface of the conductive elastic member 212, and the conductive elastic member 212 is an LED chip ( It can lower or buffer the pressure applied to 2A, 2B, 2C).
  • a pick-up process may be performed in the process of FIG. 17, and a process of stamping the bonding layers B1 and B2 to each of the LED chips 2A, 2B and 2C after being picked up may be performed.
  • the power source should be a DC voltage.
  • the LED chips 2A, 2B, 2C are placed on the pads 61 and 63 of the circuit board 20, and then the power supply Cut off the supply of At this time, the bonding layers B1 and B2 are bonded between the pads 61 and 63 and the electrodes K1 and K2 by a predetermined pressure, thereby suppressing the flow of LED chips.
  • 0V may be charged to the conductive elastic member 212. That is, when the same voltage is applied and then blocked, a voltage of 0V is applied due to the conductive material of the conductive elastic member 212, so that the LED chips can be separated from the conductive carrier 210. This is because the conductive elastic member 212 facilitates discharging of the residual charge, so when a voltage is applied, the adsorption force can be increased, and when the power is turned off, the charged amount can be discharged without affecting the LED chip.
  • the pickup or separation method using the electrostatic carrier 210A is a device that accumulates electric charges in a similar principle to that of a capacitor, and two parallel metal plates 210B, Electrodes 1,2 When voltage is applied while facing each other, the electrode plate on which the + electrode is applied takes on positive charge, and the electrode plate on which the-electrode is applied takes on-charge. At this time, a force due to electric charges is generated between the two parallel plates charged. This is called electrostatic force, and the electrostatic carrier 210A is a place where the substrate is placed inside the vacuum chamber, and the substrate is lowered by using the force of static electricity.
  • the conductive elastic member 212 is disposed under the conductive carrier to protect the LED chip, while preventing the problem of residual electric charge affecting the LED chip.
  • a light-transmitting cover 7 may be disposed on the circuit board 20 on which the LED chips 2A, 2B, 2C are disposed, and the light-transmitting cover 7 is the LED chip 2A. ,2B,2C) can be emitted.
  • the transparent cover 7 may be made of a glass material or a soft or rigid plastic material, and may be a protective layer or a protective cover.
  • a transparent layer 7A may be disposed between the LED chips 2A, 2B, 2C and the translucent cover 7, and the transparent layer 7A may be formed of a transparent resin material such as silicone or epoxy, or It can be a gap.
  • the first electrode K1 and the first bonding layer B1 of each of the LED chips 2A, 2B, 2C are disposed on the first pad 61 of the circuit board 20,
  • the second electrode K2 and the second bonding layer B2 may be disposed on the second pad 63.
  • the first and second pads 61 and 63 are electrically connected to the thin film transistor through the first and second connection electrodes 57 and 59, and the first and second pads of the LED chips 2A, 2B and 2C
  • the second electrodes K1 and K2 may be electrically connected through the bonding layers B1 and B2.
  • the first and second pads 61 and 63 may not include a non-metallic material.
  • the first and second pads 61 and 63 may include at least two or more of Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, and Au.
  • the first and second pads 61 and 63 may be formed in multiple layers.
  • a cleaning process may be performed, and an abnormal part such as a flux may be removed through the cleaning process.
  • the pads 61 and 63 of the circuit board 20 may be provided with a metal material as an uppermost layer bonded to the LED chips 2A, 2B and 2C.
  • the uppermost layer of the metal material may be bonded to the pads 61 and 63 through the respective electrodes K1 and K2 of the LED chips 2A, 2B and 2C and bonding layers B1 and B2. Accordingly, the surface resistance of the bonding surface between the pad and the electrode connected to the LED chips 2A, 2B, 2C can be lowered, and electrical conduction and thermal conduction may be improved.
  • the uppermost layer of the metal material may perform a wiring function compared to ITO.
  • the uppermost layer of the metal material may be connected to the LED chips 2A, 2B, 2C through a bonding process/reflow process without bumps.
  • the anisotropic conductive film can be removed.
  • the bonding layers B1 and B2 may be separated to separate or remove the LED chips 2A, 2B and 2C.
  • the first and second pads 61 and 63 of the circuit board 20 may have at least two or three or more layers.
  • the first and second pads 61 and 63 of the circuit board 20 include a first metal layer L1 on the support member 1, a second metal layer L2 on the first metal layer L1, and A third metal layer (L3) on the second metal layer (L2) and a fourth metal layer (L4) on the third metal layer (L3) may be included.
  • the first metal layer L1 is an adhesive layer adhered to the surface of the support member 1, and may include at least one of Ti, Ni, TiN, Mo, and Pt, or an alloy having the metal.
  • the second metal layer (L2) is disposed between the first metal layer (L1) and the third metal layer (L3) and may be formed of a material for heat conduction and electrical conduction, for example, at least one of Al, Cu, W Or it may be formed of an alloy having a selected metal.
  • the third metal layer L3 may be a layer for bonding the second metal layer L2 and the fourth metal layer L4 to each other.
  • the third metal layer L3 may be formed of the same material as the first metal layer L1 or at least one of Ti, Ni, TiN, Mo, and Pt.
  • the fourth metal layer L4 is a bonding layer, and may be a bonding material, for example, a material bonded to the bonding layers B1 and B2.
  • the fourth metal layer L4 may be selected from at least one of Ag, Au, or an alloy having the metal.
  • the fourth metal layer L4 may be a layer for preventing oxidation.
  • the fourth metal layer (L4) is a layer bonded to the first electrode (K1) and the second electrode (K2) of the LED chip (2A, 2B, 2C) or bonded to the bonding layer (B1, B2), a metal material
  • the surface resistance can be lowered and the electrical and thermal conductivity can be improved.
  • the surface resistance value of the fourth metal layer L4 is 1 ⁇ or less, and may be 50 m ⁇ or less, or in the range of 10 m ⁇ to 30 m ⁇ . That is, the fourth metal layer L4 is bonded to each electrode of the LED chips 2A, 2B, and 2C, and has a lower surface resistance compared to the existing ITO layer and can provide high thermal and electrical conduction characteristics. .
  • the thickness of the fourth metal layer L4 may range from 10 nm to 2 ⁇ m.
  • the thickness of the fourth metal layer L4 may be provided in a range of 50 nm or more, for example, 50 to 100 nm.
  • heat conduction and electrical conduction characteristics may be low.
  • the pads 61 and 63 having the fourth metal layer L4 may function as wiring compared to the low electrical conduction of the ITO layer.
  • the first to fourth metal layers L1, L2, L3, and L4 may be deposited by a sputtering method.
  • a first insulating layer 41 may be disposed outside the first to fourth metal layers L1, L2, L3, and L4. That is, pads 61 and 63 having the first to fourth metal layers L1, L2, L3, and L4 may be disposed in the open area of the first insulating layer 41, respectively.
  • the electrodes K1 and K2 of the LED chips 2A, 2B, and 2C and the pads 61 and 63 may be bonded by bonding layers B1 and B2.
  • the first electrode K1 and the first pad 61 may be bonded to each other by a first bonding layer B1.
  • the second electrode K2 and the second pad 63 may be bonded to each other by a second bonding layer B2.
  • the first and second bonding layers B1 and B2 may include Sn, and may include, for example, an intermetallic compound having SnAg, SnPb, or SnAu.
  • the first to fourth metal layers L1-L4 may be pads disposed separately from the connection electrode, or may be a layer included in the connection electrode.
  • the first to third metal layers L1 to L3 have a larger area or longer length than the fourth metal layer L4. It may be a connection electrode having, and the fourth metal layer L4 may be a pad layer.
  • the first insulating layer 41 may be disposed on the upper surface of the third metal layer L3 and may be disposed outside the fourth metal layer L4.
  • the first to third metal layers L1 to L3 are lower pads and may be the connection electrodes.
  • FIG. 33 and 34 are views for explaining an example of separating a defective LED chip from among LED chips disposed on a display panel in a second embodiment of the present invention.
  • the bonding layers (B1, B2) melt or dissolve in a liquid state, and at this time, after placing the conductive carrier 210 on the display panel, When power is supplied, the fourth LED chip whose bonding strength is weakened may be adhered to the conductive carrier 210. Through this process, the defective fourth LED chip can be separated and replaced. Since the conductive carrier 210 has a position recognition means disposed, it can be identified according to the arrangement position of each LED chip, and the position of the defective LED chip can be detected and replaced with a new LED chip.
  • some of the bonding layers B1 and B2 may remain on the electrode and the pad of the fourth LED chip.
  • it may be performed through the above stamping process.
  • one or a plurality of display panels may be combined.
  • the boundary portions to which the display panels 11, 12, 13, and 14 of FIG. 1 are coupled may be closely coupled so that they are not distinguished from the outside.
  • a light blocking unit may be disposed between adjacent LED chips, or a wavelength conversion layer may be disposed on a substrate of some LED chips.
  • the display panel can perform a TFT function by integrally installing a switching element in a pixel having a plurality of LED chips, and it can reduce the surface resistance in the bonding layer bonded to the LED chip and improve electrical conduction and heat conduction. .
  • the same configuration as the first and second embodiments may be selectively included, and descriptions of the first and second embodiments will be referred to.
  • a driver IC 19 and a lower pad 32 connected thereto may be disposed on the lower surface of the circuit board 20.
  • the circuit board 20 includes a wiring part 30 in an edge area or non-display area A2 and A3 of the upper and lower surfaces, and the wiring part 30 is electrically connected from the upper surface to the lower surface of the circuit board 20. You can connect with The wiring part 30 may be arranged along at least one side (Sc) of the circuit board 20 or the support member 1 or adjacent regions of two different side surfaces.
  • the wiring unit 30 may vary depending on the number of pixels, and several hundred or more wirings may be arranged, for example, at least 100 or 200 or more may be arranged on each side Sc.
  • the wiring part 30 may connect the upper pad 31 disposed on the upper surface Sa of the circuit board 20 and the lower pad 32 disposed on the lower surface of the circuit board 20.
  • the upper pads 31 may be electrically connected through a plurality of LED chips 2A, 2B, 2C and a wire La, or may be disposed at an end of the wire La. have.
  • the lower pad 32 may be disposed at a position corresponding to the upper pad 31 on the lower surface Sb of the circuit board 20.
  • These upper pads 31 and lower pads 32 may be respectively connected to a plurality of wiring units 30.
  • the upper pad 31 and the lower pad 32 may be single-layered or multi-layered, and in the case of a multi-layered layer, at least two or three or more layers may be used.
  • the upper pad 31 and the lower pad 32 may include at least two of Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, and Au.
  • An edge region of the circuit board 20 on which the wiring part 30 is disposed may be protected by a protective layer 33.
  • the protective layer 33 is formed on the surface of the wiring part 30 and may block interference between adjacent connection parts, an electrical short problem, or moisture penetration.
  • the protective layer 33 may be formed up to the surfaces of the upper and lower pads 31 and 32 to protect edge regions of the upper and lower surfaces Sa and Sb.
  • the protective layer 33 may include at least one of TiO 2 , SiO 2 , SiON, and Al 2 O 3 , or may be formed of an oxide layer, a nitride layer, or a dielectric constant layer.
  • some patterns of the upper pad 31 and the lower pad 32 may extend to an edge on the upper surface Sa and the lower surface Sb of the circuit board 20. Some of the patterns may extend outwardly than the cutting line C1. By extending some of these patterns to the outside of the panel, when cutting through the cutting line C1, they may be exposed to the edge of the circuit board 20 or the support member 1. In this case, a member capable of connecting the upper pad 31 and the lower pad 32 to each other is required for the unit panel cut by the cutting line C1.
  • the invention may include a wiring part 30 having a partial pattern and a side pattern of the upper pad 31 and the lower pad 32 on the support member 1 or the circuit board 20.
  • the wiring part 30 includes an upper pattern P1 disposed on the outer periphery of the upper surface of the support member 1, a lower pattern P2 disposed on the outer periphery of the lower surface, the upper pattern P1 and the lower pattern P2. It may include a connection pattern (P3) for connecting.
  • the pattern may be a wiring made of a conductive material having a predetermined width.
  • the fine pattern in order to secure the gap between adjacent side patterns, is required to have a pattern width of 100 ⁇ m or less, for example, 20 ⁇ m to 60 ⁇ m, but it is difficult to secure the fine pattern width through the dispensing process, and the tolerance of the pattern is controlled This can be difficult.
  • the circuit board 20 may include a wiring part 30 in at least one or two or more of a plurality of edge regions.
  • the wiring part 30 may include an upper pattern P1, a lower pattern P2, and a connection pattern P3.
  • the upper pattern P1 may be a part of the upper pad 31 or may extend from the upper pad 31 to an upper side.
  • the lower pattern P2 may be a part of the lower pad 32 or may extend from the lower pad 32 to a lower side.
  • the connection pattern P3 may be disposed on the circuit board 20 or the side surface Sc of the support member 1.
  • the connection pattern P3 may connect outer ends of the upper pad 31 and the lower pad 32 facing each other.
  • the connection pattern P3 may be connected to the upper pattern P1 and the lower pattern P2.
  • the connection pattern P3 may connect the upper pattern P1 and the lower pattern P2 to each other.
  • the upper pattern P1 and the lower pattern P2 may be formed of the same material as the upper pad 31 and the lower pad 32.
  • the materials of the upper pad 31 and the lower pad 32 may be the same or different from each other.
  • the lowermost first layer is an adhesive layer, and may include at least one of Ti, Ni, TiN, Mo, and Pt, or an alloy having the metal.
  • the second layer disposed on the first layer may be formed of a material for heat conduction and electrical conduction, and may be formed of, for example, at least one of Al, Cu, and W, or an alloy having a selected metal.
  • the third layer disposed on the second layer may be the same material as the first layer, or may be formed of at least one of Ti, Ni, TiN, Mo, and Pt.
  • the fourth layer disposed on the third layer may be a transparent layer or a metal bonding layer, and may be selected from, for example, at least one of ITO, Ag, or Au, or an alloy having the metal.
  • the fourth layer may be a layer for preventing oxidation.
  • the upper pattern P1 and the lower pattern P2 of the wiring part 30 may be formed in the same multilayer structure as the upper and lower pads 31 and 32.
  • the connection pattern P3 may be formed from the upper pattern P1 to the lower pattern P2, and may be formed of a conductive material.
  • the connection pattern P3 has a layer structure different from that of the upper pattern P1 and the lower pattern P2, and may be formed of a single metal or a composite metal (eg, an alloy).
  • the connection pattern P3 may include a flat pattern and a three-dimensional (3D) pattern.
  • the connection pattern P3 may be formed in a single layer structure.
  • the connection pattern P3 may be formed of a material different from that of the upper and lower pads 31 and 32.
  • the connection pattern P3 may have a thickness Ta different from that of the lower pad 32 and the lower pad 32.
  • the thickness Ta of the upper and lower patterns P1 and P2 may be formed to be 1 ⁇ m or more, for example, in a range of 1 ⁇ m to 100 ⁇ m.
  • the thickness Tb of the connection pattern P3 is a distance from the side surface Sc to the outer surface, and may be formed in a range of 1 ⁇ m or more, eg, 1 ⁇ m to 40 ⁇ m or 1 ⁇ m to 30 ⁇ m.
  • the thickness Tb of the connection pattern P3 may vary depending on the surface resistance value and the size of the metal powder.
  • connection pattern P3 by irradiating the metal powder using a laser, metal in the form of a flat pattern or/and a three-dimensional pattern may be fused or deposited on a surface on which the metal powder is distributed.
  • the metal to be deposited or fused is formed by dissolving the metal powder with a laser, so that the oxygen component contained in the metal powder improves adhesion to the surface of the support member 1 or the circuit board 20 when the metal powder is dissolved. I can do it.
  • the surface on which the metal pattern is formed may be the surface of the support member 1 of the circuit board 20 or/and the surface of the pad.
  • connection pattern P3 may be formed of a conductive material or metal, for example, Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, Gr, CNT, Cr, Mg, Mo, Zn, It may include at least one of Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN, or at least one of two or more alloy materials thereof.
  • the metal of the connection pattern P3 may be Cu or CuGr having high thermal conductivity and electrical conductivity, but is not limited thereto.
  • the height T2 of the connection pattern P3 may be greater than or equal to the thickness T1 of the support member 1.
  • the height T2 of the connection pattern P3 may be a minimum height, and may be the same as a distance between the upper surface Sa and the lower surface Sb.
  • the minimum height of the connection pattern P3 may be the same as a distance between the upper pattern P1 and the lower pattern P2.
  • the width W2 of the connection pattern P3 is a fine line width, and may be greater than the thickness Tb of the connection pattern P3.
  • the width W2 of the connection pattern P3 may be 150 ⁇ m or less, for example, 5 ⁇ m to 150 ⁇ m, or 20 ⁇ m to 60 ⁇ m.
  • the width W2 of the connection pattern P3 may vary depending on the size of the terminal, which is the upper pad 31 connected to the LED chip, or the size of the terminal connected to the driver, below.
  • the width W2 of the connection pattern P3 may be formed to have a constant width from the top to the bottom of the circuit board 20.
  • the width W2 of the connection pattern P3 may be formed in a shape having a wide upper portion and a narrow lower portion, or formed in a shape having a narrow upper portion and a wide lower portion. That is, a plurality of connection patterns P3 may be arranged with the same width from the side surface Sc of the support member 1 to the lower end thereof, or may be arranged with different widths between the upper and lower widths.
  • the width W2 of the connection pattern P3 may be equal to or smaller than the width W1 of the upper pattern P1.
  • the width W2 of the connection pattern P3 may be equal to or smaller than the width of the lower pattern P2.
  • the width W2 of the connection pattern P3 is larger than the widths of the lower pattern P2 and the lower pattern P2, interference with another adjacent connection pattern P3 may occur, so that the upper And a width W1 or less of the lower pattern P2.
  • connection pattern P3 is in contact with the side surface of the upper pattern P1 and the side surface of the lower pattern P2, is spaced apart from the upper surface of the upper pattern P1, and separated from the lower surface of the lower pattern P2.
  • I can.
  • An alloy of two different metals may be formed at a contact portion between the connection pattern P3 and the side surface of the upper pattern P1.
  • An alloy of two different metals may be formed at a contact portion of the side surface of the connection pattern P3 and the lower pattern P2.
  • a plating process or a dispensing process is performed by forming the connection pattern P3 of the side surface of the panel, the circuit board 20 or the side surface Sc of the support member 1 using metal powder. Without doing so, the upper pad 31 and the lower pad 32 may be electrically connected.
  • the connection pattern P3 having a thin width W2 and a thin thickness Tb, the surface resistance may be lowered, so that electrical efficiency may be improved.
  • the adjustment of the line width of the connection pattern P3 may vary depending on the number of times that the laser passes and the powder size, it is possible to easily adjust the tolerance between the connection patterns P3.
  • connection pattern P3 The process of forming the connection pattern P3 is as follows.
  • the side surface of the upper pattern P1 After aligning the side surface Sc of the support member 1 of the circuit board 20 to correspond to the laser module 203, the side surface of the upper pattern P1
  • the activated metal powder Pm is emitted through the powder supply unit 201 along the side surface Sc of the support member 1.
  • the side (Sc) of the support member (1) is a part of the region where the connection pattern (P3) is formed, and the metal powder (Pm) is the side surface of the upper pattern (P1) and the side (Sc) of the support member (1). Can be applied accordingly.
  • the laser beam L1 is irradiated onto the metal powder Pm.
  • the metal powder (Pm) Since the laser is irradiated with the metal powder (Pm) at a temperature of tens of thousands (>10000°C) or more, the metal powder (Pm) is dissolved and can be deposited or fused to the side (Sc) of the support member (1). have.
  • the metal powder (Pm) using a laser beam (L1), when the oxygen component contained in the metal powder (Pm) is dissolved, the adhesion between the side surface (Sc) of the support member (1) and the metal Can improve.
  • (B) (C) of FIG. 39 by moving the circuit board 20 when performing the above-described process, the emission of the metal powder Pm and the irradiation process of the laser beam L1 are sequentially performed. I can.
  • connection pattern P3 may be formed on the side surface Sc, and the connection pattern P3 may be connected to the upper pattern P1 and the lower pattern P2.
  • a connection pattern P3 may be formed, so that the metal powder Pm from the upper pattern P1 to the lower pattern P2
  • the connection pattern P3 may be formed.
  • the laser module 203 and the powder supply unit 201 may be moved in one direction or the circuit board 20 may be moved in the other direction.
  • the width of one laser beam L1 may be 150 ⁇ m or less.
  • connection pattern P3 may be formed on the upper surface Sa, the side surface Sc, or the lower surface Sb of the support member 1, and the upper pad ( 31) or/and may be formed on the upper pattern P1, or may be formed on the lower pad 32 or/and the lower pattern P2. Accordingly, the connection pattern P3 may be formed on the upper surface of the upper pattern P1 or/and the lower surface of the lower pattern P2 by using the metal powder.
  • connection pattern P3 when the upper pattern (P1) or/and the lower pattern (P2) does not extend to the side surface (Sc) of the support member 1 and is spaced apart from the side edge, the connection pattern P3 is It may be formed from the upper surface Sa of the support member 1 to the upper pattern P1 or/and from the upper surface of the upper pad 31 to the lower surface of the lower pad 32 or/and the lower pattern P2. Accordingly, the connection pattern P3 may be formed on a region in which a pattern or pad is formed on the upper surface Sa of the support member 1, or may be formed on a region in which the pattern is not formed. The connection pattern P3 may be formed under a region in which a pattern or a pad is formed on the lower surface Sb of the support member 1, or may be formed under a region in which no pattern is formed.
  • a protective layer 33 may be formed on the surface of the connection pattern P3 and the surfaces of the upper and lower patterns P2.
  • the protective layer 33 may protect the surface of the wiring part 30 and may extend to an area capable of covering the upper and lower pads 31 and 32 as needed.
  • the connection pattern P3 may include at least one or both of the first portion P3a and the second portion P3b.
  • the first part P3a may extend above the upper surface of the upper pattern P1, and the second part P3b may extend below the lower surface of the lower pattern P2.
  • the first part P3a of the connection pattern P3 is spaced apart from the upper pad 31 (refer to FIG. 37) and may cover a part of the upper pattern P1.
  • the width of the first part P3a of the connection pattern P3 is smaller than the width of the upper pattern P1, the first part P3a and the upper pattern P1 of the connection pattern P3 are partially vertical. Can be overlapped in directions.
  • at least a portion of the first part P3a may be in contact with the upper surface Sa of the support member 1.
  • the second part P3b of the connection pattern P3 is spaced apart from the upper pad 31 and may cover a part of the lower pattern P2.
  • the width of the second part P3b of the connection pattern P3 is smaller than the width of the lower pattern P2
  • the second part P3b and the lower pattern P2 of the connection pattern P3 are partially vertical. Can be overlapped in directions.
  • at least a portion of the second part P3b may be in contact with the lower surface Sb of the support member 1.
  • the upper pattern P1 of the circuit board 20 is spaced apart from the side surface Sc of the circuit board 20 by a predetermined distance, for example, 10 ⁇ m or more.
  • the lower pattern P2 of the circuit board 20 may be spaced apart from the side surface Sc of the circuit board 20 by a predetermined distance, for example, 10 ⁇ m or more.
  • the first portion P3a of the connection pattern P3 extends from the side surface Sc of the support member 1 to the upper surface Sa, and may contact the side surface of the upper pattern P1.
  • the first part P3a may further extend from the side surface Sc of the support member 1 to an upper surface Sa and an upper surface of the upper pattern P1.
  • the second portion P3b of the connection pattern P3 extends from the side surface Sc of the support member 1 to the lower surface Sb, and may contact the side surface of the upper pattern P1. Alternatively, the second portion P3b may further extend from the side surface Sc of the support member 1 to a lower surface Sb and a lower surface of the lower pattern P2. Even if the upper pattern P1 or/and the lower pattern P2 is spaced apart from the side surface Sc of the circuit board 20, the connection pattern P3 is formed with the upper pattern P1 and the lower pattern P2. It can be connected through a fusion process using metal powder.
  • a fusing process of the first part P3a and the second part P3b on the upper surface Sa or the lower surface Sb is performed. Can be performed, and the process order can be changed.
  • first stepped portions ST1 may be formed on the upper edge of the circuit board 20, or/and the lower edge may be at least one or plural.
  • the second stepped portion ST2 of may be formed.
  • Each of the first and second stepped portions ST1 and ST2 may be formed to be concave in a direction extending to each of the upper and lower pads.
  • the depths of the first and second stepped portions ST1 and ST2 may be 20 times or less, for example, 0.5 to 5 times or less of the thickness of the upper and lower patterns P2.
  • the first and second stepped portions ST1 and ST2 may have a step shape or an inclined surface.
  • the upper pattern P1 may extend to the first stepped portion ST1
  • the lower pattern P2 may extend to the second stepped portion ST2.
  • the connection pattern P3 may be formed from the side surface of the upper pattern P1 to the side surface of the lower pattern P2.
  • the first portion P3a of the connection pattern P3 may extend to an upper surface of the upper pattern P1 and overlap the first stepped portion ST1 in a vertical direction.
  • connection pattern P3 may extend to a lower surface of the lower pattern P2 and overlap the second stepped portion ST2 in a vertical direction.
  • connection pattern P3 may be formed on at least one of the first and second stepped portions ST1 and ST2, adhesion of the connection pattern P3 may be improved.
  • connection patterns P3 may be disposed on the side surface Sc of the circuit board 20 to be connected to the upper pattern P1 and the lower pattern P2. Electrical reliability may be improved by connecting the upper patterns P1 and the lower patterns P2 to each side of each side with a plurality of connection patterns P3.
  • a plurality of connection patterns P3 may be disposed on the side surface Sc and the upper surface Sa of the circuit board 20 to be connected to the upper pattern P1 and the lower pattern P2.
  • the plurality of connection patterns P3 may be two or more.
  • the connection pattern P3 may have a single pattern connected to the upper pattern P1, and a plurality of patterns connected to the lower pattern P2 may be formed.
  • the connection pattern P3 may be a plurality of patterns connected to the upper pattern P1, and a single pattern connected to the lower pattern P2.
  • the side surface Sc of the circuit board 20 has a plurality of recesses that are concave inwardly than the side surface Sc, and the connection pattern P3 is formed in the plurality of recesses.
  • the connection pattern P3 may be formed in at least one of the structures described above.
  • an activated material having a metal powder Pm is supplied to the surface of the circuit board 20 through the powder supply unit 201, and the activated material may be emitted along a preset path or area. have.
  • a laser beam L1 from the laser module 203 may be irradiated toward the activated material.
  • the activated material is dissolved by the laser, and may be fused or deposited on the surface of the circuit board 20.
  • This process can be carried out in chemical vapor deposition (CVD) equipment, such as atmospheric pressure chemical vapor deposition (AP-CVD) equipment.
  • CVD chemical vapor deposition
  • AP-CVD atmospheric pressure chemical vapor deposition
  • connection pattern P3 By forming the connection pattern P3 on the circuit board 20 through this fusion process, the heat treatment process may be omitted and may be formed with a minimum line width equal to the size of the laser beam L1. At this time, the width of the connection pattern P3 may be increased by 1 or more times, for example, 1 to 3 times the size of the laser beam by repeating the fusing process using a laser beam.
  • the activated metal powder Pm As the activated metal powder Pm is fused, pure metal may be deposited, so that the surface resistance may be lowered to 50 m ⁇ or less. P3) can be provided transparently.
  • the laser module 203 may be a module that irradiates a laser beam in three dimensions.
  • FIGS. 47 and 48 An apparatus and method for forming a pattern according to a third embodiment of the present invention will be described with reference to FIGS. 47 and 48.
  • the metal powder is supplied from the gas synthesis unit 211 and the conductive material powder from the metal powder supply unit 213 (S11).
  • gas and metal powder may be stored in the material storage tank 215.
  • the gas may include at least one or both of an inert gas and a fluorine gas, for example N 2 , Ar, He, CF 4 , SF 6 , NH 3 , CF 4 /H 2 , CHF 3 , C 2 F 6 , At least one of H 2 , C 2 H 4 , and CH 4 and O 2 may be included.
  • the oxygen content in the gas may be provided in a range of 0.1% or more, for example, 0.1% to 10%.
  • the selection or content of gas in the gas synthesis unit 211 may be adjusted.
  • the conductive material powder is a metallic material, such as Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf , Pt, Ru, Rh, TiN, TaN may be provided as a mixture of at least one or two or more.
  • the size of the powder may be nano-sized, such as 1 nm or more, in the range of 1 nm to 5000 nm, in the range of 1 nm to 2000 nm, or in the range of 100 nm to 500 nm, and may vary depending on the size of the metal particles.
  • the metallic powder may be a pulverized product of a metal oxide, a pulverized product of a metal carbide or a metal nitride, a pulverized product of a metal, or a pulverized product of a mixture having a metal oxide and other additives.
  • pulverized water can be pulverized by a mechanical pulverization method.
  • the amount of powder or the injection material may be adjusted.
  • the material storage tank 215 stores the gas and the metal powder, and supplies a material having the metal powder to the activation unit 216 (S12).
  • the activator 216 may receive and store the material having the powder in the activation tank 217, and activate the material having the stored metal powder by the microwave device 218.
  • the activated metal material may be supplied through the powder supply unit 201 (S13).
  • the powder supply unit 201 may radiate onto a predetermined surface of the circuit board 20, and the laser module 203, when the activated metal powder Pm is emitted, a laser beam L1 to a corresponding area. It is investigated (S14).
  • the metal powder Pm may be formed as a connection pattern P3 having a predetermined length and width through continuous irradiation of the laser beam L1.
  • the activated metal is provided in the form of a powder, dissolved by a laser beam, and fused to the surface of the circuit board 20, so that in the case of a pure metal material, that is, oxide, nitride, or carbide, materials other than the metal are removed.
  • Metal particles can be dissolved and deposited. That is, the activation part 216 may remove an oxide film, a carbonized film, or a nitride film included in the metal powder. Accordingly, the purity of the metal powder may be improved. For example, in the case of tungsten material, when the oxide is removed, adhesion to the substrate surface may be higher.
  • graphene oxide or copper oxide material when the oxide is removed, graphene or copper material may be fused.
  • a material such as graphene oxide (A) may be provided as graphene (B) reduced within a few seconds (1 to 2 seconds) using a microwave.
  • the connection pattern P3 of the metal material deposited on the substrate surface has a low surface resistance of 50 m ⁇ or less, and surface adhesion may be increased by deposition using a laser.
  • the moving speed of the laser beam proceeds at a high temperature (10000 degrees or more) at a speed of 1 meter or more per second, it is possible to form a fine connection pattern by minimizing the raw material particles and minimizing the laser beam width.
  • the edge portion of the wiring is formed in a powder pattern by a laser beam, it becomes clear, and straightness and fixability can be improved.
  • the powder that is not fused may be adsorbed by adsorbing it using an adsorption equipment, so that a cleaning process may not be separately performed.
  • a separate heat treatment process is not required.
  • gas and metal materials can be diversified, allowing wider choice of materials. It may be easy to control the thickness or height of the connection pattern P3. In addition, it may be easy to adjust the tolerance of the fine connection pattern. In addition, since it does not use a coating ink or a liquid paste, the process can be quickly simplified.
  • the circuit board 20 includes a wiring portion 30A in edge regions or non-display regions A2 and A3 of the upper and lower surfaces, and the wiring portion 30A includes the circuit board 20 ) Can be electrically connected from the top to the bottom.
  • the wiring part 30A may be arranged along at least one side surface of the circuit board 20 or the support member 1 or along an inner region of the other two side surfaces.
  • the wiring unit 30A may vary depending on the number of pixels, and several hundred or more wirings may be arranged, and for example, at least 100 or 200 or more may be arranged in an inner region than each side.
  • the wiring part 30A may connect the upper pad 31 disposed on the upper surface of the circuit board 20 and the lower pad 32 disposed on the lower surface of the circuit board 20.
  • the upper pads 31 may be electrically connected through a plurality of LED chips 2A, 2B, 2C and a wiring La, or may be disposed at an end of the wiring La. have.
  • the lower pad 32 may be disposed at a position corresponding to the upper pad 31 on the lower surface Sb of the circuit board 20. These upper pads 31 and lower pads 32 may be respectively connected to a plurality of wiring portions 30A.
  • each of the upper pads 31 and the lower pads 32 By connecting each of the upper pads 31 and the lower pads 32 to each other through a wiring part 30A made of a conductive material on the outer periphery of the circuit board 20, separate through the side surface of the circuit board 20 May not form a pattern of. That is, since the outer side of the circuit board 20 may be provided as a cut surface, it may be difficult to form a separate pattern.
  • the edge region of the circuit board 20 on which the wiring part 30A is disposed may be protected by the protective layers 33 and 34.
  • the protective layers 33 and 34 may protect surfaces of the upper pad 31 and the lower pad 32.
  • the protective layers 33 and 34 may be formed on the upper and lower surfaces of the wiring part 30A, and may be connected to each other or separated into upper and lower portions.
  • the protective layers 33 and 34 are formed on the surface of the wiring portion 30A, and may block interference between adjacent wiring portions, an electrical short problem, or moisture penetration.
  • the protective layers 33 and 34 are formed up to the surfaces of the upper and lower pads 31 and 32 to protect edge regions of the upper and lower surfaces Sa and Sb.
  • the upper pad 31 and the lower pad 32 are disposed on the upper surface Sa and the lower surface Sb of the outer portion of the circuit board 20.
  • the upper pad 31 and the lower pad 32 may be power terminals or signal terminals.
  • the upper and lower pads 31 and 32 may have outer sides disposed on the cut side surfaces, or may be disposed further inside the side surfaces.
  • the upper and lower pads 31 and 32 are arranged on the outer edge of the circuit board 20 or the support member 1, so that the unit panel is a member capable of connecting the upper pad 31 and the lower pad 32 to each other. Is required.
  • the upper and lower pads 31 and 32 may face each other in a vertical direction.
  • Each of the wiring portions 30A may electrically connect the upper pads 31 and the lower pads 32 facing each other.
  • the support member 1 or the circuit board 20 includes a plurality of through holes P10 at an outer periphery, and the plurality of through holes P10 are the upper pad 31 and the lower pad ( 32) can be overlapped in a vertical direction.
  • a wiring portion 30A is formed in the through hole P10, and the wiring portion 30A may connect the upper pad 31 and the lower pad 32, respectively.
  • the wiring part 30A may include a connection pattern P11 disposed in the through hole P10.
  • the connection pattern P11 may be formed to have a height greater than the thickness T5 of the support member 1.
  • the connection pattern P11 may be connected to or in contact with the inner peripheral surface of the upper pad 31.
  • the connection pattern P11 may be connected to or in contact with the inner peripheral surface of the lower pad 32.
  • connection pattern P11 includes a first part P12 and a second part P13, and the first part P12 extends from the connection pattern P11 to the upper surface of the upper pad 31. It may be, and may be overlapped with the upper pad 31 in a vertical direction.
  • the second part P13 may extend from the connection pattern P11 to a lower surface of the lower pad 32 and may overlap the lower pad 32 in a vertical direction.
  • a through hole is formed in the circuit board 20 and then a paste is filled in each through hole through a dispensing process. That is, when connecting the upper pad 31 and the lower pad 32, a pattern is formed using a dispensing process.
  • a pattern is formed using a dispensing process.
  • electrical damage may occur during the plating process, and thus the plating process cannot be used. Therefore, conventionally, when a pattern is formed in the inner hole of the circuit board 20 or the support member 1 by using a dispensing process, there is a problem that the hole size increases depending on the dispensing process or the paste material.
  • a plurality of through holes P10 are formed on the outer periphery of the circuit board 20 in a size such that a laser beam is irradiated or a metal powder can be inserted, and a metal in the through hole P10 After the powder is injected, a laser beam is irradiated to the metal powder to form a pattern. At this time, the metal powder is melted under the hole P10 and fused to the inner surface of the through hole, so that a pattern may be formed from the lower part of the hole toward the upper part.
  • metal powder may be emitted to the surface of the upper pad 32 or/and a portion of the surface of the lower pad, and a laser beam may be irradiated to form upper and lower patterns of the through holes. Through this process, the wiring part 30A may be formed.
  • the minimum width of the wiring part 30A is the same as the width W5 of the through hole P10, and the maximum width W6 may be smaller than the width of the upper pad.
  • the width W6 of the through hole P10 may be at least 10 ⁇ m or more, for example, 10 ⁇ m to 40 ⁇ m or 20 ⁇ m to 40 ⁇ m.
  • the through hole P10 may include at least one of a circular shape, an elliptical shape, or a polygonal shape.
  • the depth of the through hole P10 is greater than or equal to the thickness of the support member 1 and may be formed in a range of 5 ⁇ m to 2000 ⁇ m.
  • the through hole P10 may be formed in a size corresponding to the size of the upper and lower pads 31 and 32 or a size according to terminal characteristics. That is, in the case of the power terminal, the through hole P10 may be provided larger than other signal terminals, but is not limited thereto.
  • the sizes of the upper pad 31 and the lower pad 32 may be larger than the areas of the first part P12 and the second part P13, for example, in the range of 40 ⁇ 120 ⁇ m to 100 ⁇ 150 ⁇ m.
  • the upper width W6 of the wiring part 30A is a horizontal length or a vertical length, and may be formed in a range of 5 ⁇ m or more, for example, 5 ⁇ m to 150 ⁇ m. That is, the upper width W6 may have the same horizontal and vertical length, or one of them may be longer.
  • the upper width may be the width of the first part P12
  • the lower width may be the width of the second part P13.
  • the lower width may be equal to or greater than the upper width.
  • the first part P12 may have a line shape, a circle shape, an oval shape, or a polygon shape having an upper shape having a predetermined width.
  • the second part P13 may have a line shape, a circle shape, an oval shape, or a polygon shape having a predetermined width in a lower shape.
  • the first and second portions P12 and P13 may be formed in a three-dimensional pattern.
  • the thickness T7 of the first portion P12 or the second portion P13 of the wiring portion 30A may be formed to be equal to or thinner than the thickness T6 of the upper pad 31.
  • the thickness T7 may be 1 ⁇ m or more, for example, in a range of 1 ⁇ m to 10 ⁇ m.
  • the thickness T6 of the upper pad 31 may be 1 ⁇ m or more, for example, in a range of 1 ⁇ m to 100 ⁇ m.
  • the wiring part 30A may be formed from an inner surface of the upper pad 31 to an inner surface of the lower pad 32, and may be formed of a conductive material.
  • the wiring part 30A has a layer structure different from that of the upper pad 31 and the lower pad 32, and may be formed of a single or composite metal (eg, an alloy), that is, a single layer structure. have.
  • the wiring part 30A may be formed of a material different from the upper pad 31 and the lower pad 32.
  • the maximum height of the wiring part 30A may be thicker than the thickness T5 of the support member 1.
  • the width and height of the wiring part 30A may vary depending on the surface resistance value and the size of the metal powder.
  • metal may be fused or deposited on the inner surface of the hole in which the metal powder is distributed.
  • the metal to be deposited or fused is formed by dissolving the metal powder with a laser, so that when the metal powder is dissolved, the oxygen component contained in the metal powder improves adhesion to the inner surface of the hole of the support member 1 or the circuit board 20. It can be improved.
  • the inner surface of the hole in which the metal is formed may be a through hole of the support member 1 of the circuit board 20.
  • the wiring part 30A may be formed of a conductive material or metal, for example, Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, Gr, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN, may include at least one of two or more alloy materials thereof.
  • the metal when the metal is Cu, it may include CuGr, but is not limited thereto.
  • the width (eg, W5) of the wiring portion 30A may be constant within the through hole P10 of the circuit board 20 or may be formed to have a different width depending on an area.
  • the width W5 of the through hole P10 may be formed in a shape having a wide upper portion and a narrow lower portion, or formed in a shape having a narrow upper portion and a wide lower portion.
  • An alloy of two different metals may be formed in a contact portion between the wiring part 30A and the surface of the upper pad 31.
  • An alloy of two different metals may be formed in a contact portion between the wiring part 30A and the surface of the lower pad 32.
  • the wiring part 30A by forming the wiring part 30A in each of the through holes P10 of the circuit board 20 or the support member 1 by using metal powder, the upper part without performing a plating process or a dispensing process
  • the pad 31 and the lower pad 32 may be electrically connected.
  • the wiring part 30A by forming the wiring part 30A with a metal powder activated with a single metal, the surface resistance may be lowered, so that electrical efficiency may be improved.
  • the area of the wiring portion 30A may vary depending on the number of times the laser passes and the powder size, it is possible to easily adjust the tolerance between the wiring portions 30A.
  • the process of forming the wiring part 30A is as follows.
  • the through hole P10 penetrates the outer portion of the support member 1 of the circuit board 20 through the upper and lower pads 31 and 32. .
  • the activated metal powder Pm is emitted through the powder supply unit 201 in the through hole P10. .
  • the metal powder Pm1 FIG. 55
  • the laser beam L1 is irradiated onto the metal powder Pm1.
  • the metal powder (Pm1) Since the laser is irradiated with the metal powder (Pm1) at a temperature of tens of thousands (>10000°C) or more, the metal powder (Pm1) is dissolved and deposited on the surface of the through hole (P10) of the support member (1) or Can be fused. At this time, by repeatedly forming the metal powder Pm1 using the laser beam L1, the connection pattern P11 may be formed in the through hole P10. In addition, by continuously performing the above process on the upper pad 31, the first part P12 of the wiring part 30A can be formed, and by continuing the above process on the lower pad 32, the wiring part The second part P13 of 30A may be formed.
  • the circuit board 20 may be moved or tilted in a vertical direction.
  • the wiring part 30A may be connected to the upper pad 31 and the lower pad 32. By irradiating the laser beam L1 to the area where the metal powder Pm1 is emitted, the wiring part 30A may be formed, and the metal powder Pm1 from the upper pad 31 to the lower pad 32 By providing, it is possible to form the wiring portion 30A.
  • the laser module 203, the powder supply unit 201, and the circuit board 20 may be designed in various ways with respect to the moving direction.
  • the wiring portion 30A may be formed in the through hole P10 of the support member 1, and the upper pad 31 or/and the upper pad 31 It can be further formed on the surface of. Accordingly, the wiring portion 30A may be formed on the upper surface of the upper pad 31 or/and the lower surface of the lower pad 32 by using the metal powder. Accordingly, the wiring part 30A may be formed in a region in which a pattern or pad is formed on the upper surface of the support member 1 or in a peripheral region in which the pattern or pad is not formed. The wiring part 30A may be formed on a lower surface of the support member 1 in a region in which a pattern or pad is formed, or around a pattern or pad in which no pattern or pad is formed.
  • the side surfaces of the first part P12 and the second part P13 of the wiring part 30A may be angled or may include a curved surface.
  • the upper surface of the first part P12 and the lower surface of the second part P13 of the wiring part 30A may be flat or may include a convex curved surface.
  • the surface shapes of the first and second portions P12 and P13 may be changed or adjusted according to the power of the laser beam.
  • the through hole P10 may perform the process in an upper direction with respect to the center and perform the process in a lower direction with respect to the center. That is, the pattern may be formed from the center of the through hole P10 to the top, and then formed again to the bottom of the center.
  • the laser beam may effectively irradiate the metal powder in the through holes.
  • the first part P12 is formed on the upper pad 31, and at least a part of the connection pattern P12 is formed or A second part P13 may be formed on the pad 32.
  • protective layers 33 and 34 may be formed on the surface of the wiring part 30A and the surfaces of the upper and lower pads 31 and 32.
  • the protective layers 33 and 34 may protect the surface of the wiring part 30A and may extend to a region capable of covering the upper and lower pads 31 and 32 as needed.
  • first stepped portions ST1 may be formed on the upper surface of the outer portion of the circuit board 20, and/and the lower surface of the outer portion is at least one or a plurality of second stepped portions. (ST2) can be formed.
  • Each of the first and second stepped portions ST1 and ST2 may have a concave region in which each of the upper pads 31 and the lower pads 32 are formed. That is, the first and second stepped portions ST1 and ST2 may be formed in the upper/lower regions where the through holes P10 are formed.
  • the depth of the first and second stepped portions ST1 and ST2 may be 20 times or less, for example, 0.5 to 5 times or less of the thickness of the upper and lower pads 32.
  • the first and second stepped portions ST1 and ST2 may have a step shape or an inclined surface.
  • the upper pad 31 may extend to the first stepped portion ST1, and the lower pad 32 may extend to the second stepped portion ST2.
  • the wiring part 30A may be formed from an inner surface of the upper pad 31 to an inner surface of the lower pad 32.
  • the first part P12 of the wiring part 30A may extend to an upper surface of the upper pad 31 and may overlap the first stepped part ST1 in a vertical direction.
  • the second part P13 of the wiring part 30A may extend to a lower surface of the lower pad 32 and may overlap the second stepped part ST2 in a vertical direction.
  • adhesion of the wiring portion 30A may be improved.
  • a plurality of through holes P10 may be formed in each of one upper or/and lower pads 31 and 32, and a wiring portion 30A may be formed in each of the plurality of through holes P10, Can be connected to each other.
  • the activated material having the metal powder Pm1 is supplied to the through hole P10 of the circuit board 20 through the powder supply unit 201, and the activated material passes through a preset path or area. It can be displayed accordingly.
  • a laser beam L1 from the laser module 203 may be irradiated toward the activated material.
  • the activated material is dissolved by the laser, and may be fused or deposited on the surface of the through hole P10 of the circuit board 20.
  • This process can be carried out in chemical vapor deposition (CVD) equipment, such as atmospheric pressure chemical vapor deposition (AP-CVD) equipment.
  • CVD chemical vapor deposition
  • AP-CVD atmospheric pressure chemical vapor deposition
  • the heat treatment process may be omitted and may be formed with a minimum line width equal to the size of the laser beam L1.
  • the upper or lower width of the wiring part 30A may be increased by 1 or more times, for example, 1 to 3 times the size of the laser beam by repeating the fusion process using a laser beam.
  • pure metal may be deposited, so that the sheet resistance may be lowered to 50 m ⁇ or less.
  • the laser module 203 may be a module that irradiates a laser beam in three dimensions.
  • the conductive material powder is a metallic material, such as Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, At least one or two or more of Pt, Ru, Rh, TiN, and TaN may be provided as a mixed material.
  • the size of the powder may be nano-sized, such as 1 nm or more, in the range of 1 nm to 5000 nm, in the range of 1 nm to 2000 nm, or in the range of 100 nm to 500 nm, and may vary depending on the size of the metal particles.
  • the metallic powder may be a pulverized product of a metal oxide, a pulverized product of a metal carbide or a metal nitride, a pulverized product of a metal, or a pulverized product of a mixture having a metal oxide and other additives.
  • pulverized water can be pulverized by a mechanical pulverization method.
  • the amount of powder or the injection material may be adjusted.
  • the material storage tank 215 stores the gas and the metal powder, and supplies a material having the metal powder to the activation unit 216 (S12).
  • the activator 216 may receive and store the material having the powder in the activation tank 217, and activate the material having the stored metal powder by the microwave device 218.
  • the activated metal material may be supplied through the powder supply unit 201 (S23).
  • the powder supply unit 201 may radiate to the inside or the surface of the through hole P10 of the predetermined circuit board 20, and the laser module 203, when the activated metal powder Pm1 is emitted, the corresponding area As a result, the laser beam L1 is irradiated (S24).
  • the metal powder Pm1 may be formed as a wiring portion 30A having a predetermined depth and width through continuous irradiation of the laser beam L1.
  • the activated metal when the activated metal is provided in the form of a powder, dissolved by a laser beam and fused to the inside or/and the surface of the through hole P10 of the circuit board 20, it is a pure metal material, that is, an oxide, a nitride, or a carbide.
  • Metal particles from which materials other than the metal are removed may be dissolved and deposited. That is, the activation part 216 may remove an oxide film, a carbonized film, or a nitride film included in the metal powder. Accordingly, the purity of the metal powder may be improved. For example, in the case of tungsten material, when the oxide is removed, adhesion to the substrate surface may be higher.
  • graphene oxide or copper oxide material when the oxide is removed, graphene or copper material may be fused.
  • a material such as graphene oxide (A) may be provided as graphene (B) reduced by using a microwave.
  • the wiring portion 30A of the metal material deposited in the substrate or on the pad surface has a low surface resistance of 50 m ⁇ or less, and the surface adhesion may be increased by deposition using a laser.
  • the moving speed of the laser beam is at least 1 meter per second and proceeds at a high temperature (10000 degrees or more), it is possible to form a connection pattern with a uniform distribution by minimizing the raw material particles and minimizing the laser beam width.
  • the powder that is not fused may be adsorbed by adsorbing it using an adsorption equipment, so that a cleaning process may not be separately performed.
  • a separate heat treatment process is not required.
  • gas and metal materials can be diversified, allowing wider choice of materials.
  • the thickness or height of the wiring portion 30A can be easily controlled.
  • the process can be quickly simplified.
  • the same configuration as the first to fourth embodiments may be selectively included, and the descriptions of the first to fourth embodiments will be referred to.
  • a thin film transistor (TFT) and LED chips are mounted in an individual display area A1 on one surface (or upper surface) of the support member 1, and a wiring pattern for driving them is formed,
  • a driver IC or various components for driving the LED chip or TFT may be mounted on the other surface (or rear surface) of the support member 1.
  • the support member 1 is cut into unit sized display panels 11, 12, 13, and 14 through cutting lines C1 and C2.
  • the support member 1 is a support layer of each display panel 11, 12, 13, 14 or a support layer of a circuit board, and may include at least one of a plastic material, a glass material, a ceramic material, or a metal.
  • the support member 1 may be formed of an insulating film made of a transparent or non-transparent material.
  • the support member 1 may be a flexible substrate having a pattern formed on the upper/lower portion thereof or a non-flexible substrate.
  • the boundary between adjacent display panels 11, 12, 13, 14 is a portion in which the support member 1 is cut in individual panel sizes, and when the cutting process is performed with a laser beam at room temperature as in the past, the laser beam There is a problem in that a thermal shock is applied or destroyed to an element or a component due to the high heat emitted from the device, and there may be a problem that various wirings adjacent to the cutting line are deteriorated.
  • a laser beam is used to cut along the cutting lines C1 and C2 in a low temperature vacuum chamber. Accordingly, thermal shock to the edge regions A2 and A3 of the individual support members 1 can be minimized, and deterioration of TFTs, LED chips, and various parts or wiring can be reduced. In addition, damage to the side of the cut support member 1 can be minimized, and the gap between the pad and the side can be reduced.
  • the low-temperature vacuum chamber is a chamber in an environment ranging from 0 degrees to -50 degrees, and when gas is injected, the laser beam is irradiated. At this time, plasma is generated locally, and the cutting line C1 of the support member 1 It will cut along C2).
  • the gas supplied from the low temperature vacuum chamber may be selected and controlled, and may include at least one or both of an inert gas and a fluorine gas.
  • the gas is, for example, N 2 , Ar, He, CF 4 , SF 6 , NH 3 , CF 4 /H 2 , CHF 3 , C 2 F 6 , H 2 , C 2 H 4 , At least one of CH 4 and O It may contain 2 .
  • the oxygen content in the gas may be provided in a range of 0.1% or more, for example, 0.1% to 10%.
  • the gas type can be selected through the synthesis unit and its content can be adjusted.
  • the cut display panel 11 may be divided into a central display area A1 and non-display areas A2 and A3. Pads may be disposed on an upper surface and a lower surface of the edge region.
  • the display panel 11 electrically connects the upper pad 31 and the lower pad to supply power or perform various controls. To this end, a pattern or wiring connecting the upper pad 31 and the lower pad is formed.
  • the deposition power is low and the hardening process is performed after deposition. It can go on and get complicated.
  • conventionally there is a complicated problem of forming vias by processing via holes for each of several hundred pads in each edge region, and dispensing and curing a metal material in each of the via holes.
  • the circuit board of the display panel 11 uses a TFT array board capable of driving a plurality of LED chips. Before or after the panel is cut, the plurality of LED chips may be mounted in a process separate from the TFT array process of the circuit board 20. That is, the thin film transistor and various wirings disposed on the circuit board are formed by a photo process, but the LED chips may be mounted through a separate bonding process or a reflow process.
  • the wiring part 30B may electrically connect pads from an upper surface to a lower surface of the circuit board.
  • the wiring part 30B may extend along at least one side or two different side surfaces of the circuit board or the support member 1, or may penetrate the inside of the support member 1.
  • the wiring unit 30B may directly wire activated metal powder on a display substrate having a two-dimensional or three-dimensional structure in a single process. This is because the conventional 3D wiring uses two or more processes to form a wiring pattern, so that a process or time may be increased.
  • the wiring unit 30B may vary depending on the number of pixels, and several hundred or more wirings may be arranged, for example, at least 100 or 200 or more may be arranged in each edge region. As the number of such pixels increases, wiring with higher precision or a panel with higher reliability is required. When using an existing process, there is a limit to a wiring pattern for connection.
  • the wiring part 30B of the present invention may connect the upper pad 31 disposed on the upper surface of the circuit board and the lower pad disposed on the lower surface of the circuit board by irradiating a laser beam onto the metal powder.
  • the process of forming the pattern of the wiring portion 30B will be described with reference to the examples of FIGS. 59 to 70.
  • the description is made based on the upper pad 31 of the support member 1, and the wiring part 30B may be formed through the same process as the upper pad 31.
  • a wiring portion 30B is formed on the upper pad 31 or/and the lower pad of the support member 1.
  • the surface of the pad on which the wiring portion 30B is to be formed may be separately etched without a laser beam, or an etching process for adjusting the size of the pad may be performed.
  • the etching process may be concavely etched using a plasma generated by an activated gas and a laser beam in the low temperature vacuum chamber.
  • the low temperature vacuum chamber is operated in the range of 0 degrees or less, for example, 0 degrees to -50 degrees, and the pressure in the chamber may be adjusted or changed according to etching conditions.
  • the gas is, for example, N 2 , Ar, He, CF 4 , SF 6 , NH 3 , CF 4 /H 2 , CHF 3 , C 2 F 6 , H 2 , C 2 H 4 , At least one of CH 4 and O 2 It may include.
  • the oxygen content in the gas may be provided in a range of 0.1% or more, for example, 0.1% to 10%.
  • the gas type can be selected through the synthesis unit and its content can be adjusted. Since etching is performed by a laser beam in such a low-temperature environment in the vacuum chamber, damage to the surrounding metal lines and pads is reduced, and phenomena such as burning (color discoloration) may not occur, thereby preventing deterioration. In addition, plasma is generated locally by the laser beam, so that the processing surface is smooth and the etching rate can be improved.
  • the wiring part 30B may be formed on the upper pad 31.
  • the wiring part 30B may be formed to have a width smaller than that of the upper pad 31, and thus interference between adjacent pads may be reduced.
  • the wiring part 30B may be formed of the same or different metal material as the upper pad 31.
  • the thickness of the wiring part 30B may be different from the thickness of the upper pad 31, and may be formed in a range of 1 ⁇ m or more, for example, 1 ⁇ m to 40 ⁇ m or 1 ⁇ m to 30 ⁇ m.
  • the thickness of the upper pad 31 may be 1 ⁇ m or more, and may be formed in a range of 1 ⁇ m to 100 ⁇ m, for example.
  • Such a wiring part 30B is disposed on the upper pad 31 and extends from the upper pad 31 to the surface of the support member, or through the side surface of the support member 1, the lower surface of the support member 1 and It can be extended to the lower pad.
  • the wiring part 30B supplies activated metal powder on the upper pad 31 and then irradiates it using a laser beam, thereby forming a flat pattern or/and a three-dimensional pattern on the upper pad 31 where the metal powder is distributed.
  • the metal of can be directly fused or deposited. This process may be performed in a chamber at room temperature and atmospheric pressure.
  • the metal powder may be supplied to the pattern formation region through the upper, lower, and side surfaces of the support member 1 in advance, and thus may be directly fused to the support member 1 through a laser beam.
  • the metal to be deposited or fused is formed by dissolving the metal powder with a laser, so that when the metal powder is dissolved, the oxygen component contained in the metal powder can improve the adhesion with the support member 1 or the surface of the circuit board. have.
  • the surface on which the metal pattern is formed may be a surface of a support member 1 of a circuit board or/and a surface of a pad.
  • the wiring part 30B may extend to the upper surface Sa, the lower surface Sb, and the side surfaces of the support member 1.
  • the wiring part 30B may be formed of a conductive material or metal, for example, Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, Gr, CNT, Cr, Mg, Mo, Zn, It may include at least one of Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN, or at least one of two or more alloy materials thereof.
  • the metal of the wiring part 30B may be Cu or CuGr having high thermal conductivity and electrical conductivity, but is not limited thereto.
  • the size of the powder may be nano-sized, such as 1 nm or more, in the range of 1 nm to 5000 nm, in the range of 1 nm to 2000 nm, or in the range of 100 nm to 500 nm, and may vary according to the size of the metal particles.
  • the conductive powder may be a pulverized product of a metal oxide, a pulverized product of a metal carbide or a metal nitride, a pulverized product of a metal, or a pulverized product of a mixture having a metal oxide and other additives.
  • Such pulverized water can be pulverized by a mechanical pulverization method.
  • the width of the wiring part 30B may be 150 ⁇ m or less, for example, 5 ⁇ m to 150 ⁇ m, or 20 ⁇ m to 60 ⁇ m.
  • the width of the wiring part 30B may vary depending on the size of the terminal, which is the upper pad 31 connected to the LED chip, or the size of the terminal connected to the driver at the bottom.
  • An alloy of two different metals may be formed at the boundary between the upper pad 31 and the wiring part 30B.
  • an alloy of two different metals may be formed.
  • the wiring part 30B by forming the wiring part 30B using metal powder on the surface of the panel, the upper surface, the lower surface, or the side of the circuit board or the support member 1, the upper part without performing a plating process or a dispensing process
  • the pad 31 and the lower pad 32 may be electrically connected.
  • the wiring portion 30B having a thin width and a thin thickness of a high-purity metal, the surface resistance may be lowered, and thus electrical efficiency may be improved.
  • the adjustment of the line width of the wiring portion 30B may vary depending on the number of times the laser passes and the size of the powder, it is possible to easily adjust the tolerance between the wiring portions 30B.
  • a passivation layer 33 may be formed on the surface of the wiring part 30B.
  • the passivation layer 33 may be formed by dispensing or deposition fixing.
  • the passivation layer 33 may protect the surface of the wiring portion 30B and the upper pad 31 disposed in the edge region of the support member 1.
  • the wiring part 30B and the passivation layer 33 may be disposed along an upper surface, a lower surface, or/and a side surface of the support member 1.
  • the passivation layer 33 is formed on the surface of the wiring portion 30B, and may block interference between adjacent wiring portions, an electrical short problem, or moisture penetration.
  • the passivation layer 33 is formed up to the surfaces of the upper and lower pads 31 and may protect edge regions of the upper and lower surfaces Sa and Sb.
  • the passivation layer 33 may include at least one of TiO 2 , SiO 2 , SiON, and Al 2 O 3 , or may be formed of an oxide film, a nitride film, or a dielectric constant film.
  • an opening Pf1 which is a wiring formation region is formed in the upper pad 31 or/and the lower pad of the support member 1.
  • the wiring formation region may be etched using a gas activated in a low temperature vacuum chamber and a plasma generated by a laser beam.
  • the wiring formation region may be formed as an opening Pf1 penetrating from an upper surface to a lower surface of the upper pad 31.
  • the depth of the opening Pf1 is the thickness of the upper pad 31, and when it is made deeper or thinner, it can be adjusted by the intensity of the laser beam and the irradiation time.
  • One or more openings Pf1 may be in each pad, and a top view may be a circular shape or a polygonal shape.
  • the bottom of the opening Pf1 may expose an upper surface Sa of the support member 1.
  • the depth of the opening Pf1 may be 1 ⁇ m or more, for example, in the range of 1 ⁇ m to 100 ⁇ m, and the width of the opening Pf1 may be smaller than the width of the pad in which the opening Pf1 is formed.
  • a wiring portion 30B is formed in the opening Pf1.
  • the wiring part 30B supplies metal powder into the opening Pf1 and then irradiates it with a laser beam, so that the metal in the form of a flat pattern or/and a three-dimensional pattern is fused to the opening Pf1 where the metal powder is distributed. Can be deposited. This process may be performed in a chamber at room temperature and atmospheric pressure.
  • the wiring part 30B may be formed by the process disclosed above. In this case, the wiring part 30B may be adhered to the upper surface of the support member 1 and the inner surface of the pad through the opening Pf1. The wiring part 30B may also extend on the upper surface of the upper pad 31.
  • a passivation layer 33 is formed on the surfaces of the wiring portion 30B and the upper pad 31.
  • the passivation layer 33 may be provided to cover the upper pad 31, and thus may contact the upper surface Sa of the support member 1.
  • the wiring part 30B and the passivation layer 33 may be formed on an upper surface, a lower surface, or/and a side surface of the support member 1.
  • the upper pad 31 or/and the lower pad of the support member 1 have openings Pf2 formed therein.
  • the opening Pf2 may be further recessed into a concave portion in the upper surface or/and the lower surface of the support member 1.
  • the depth of the opening (Pf2) may be greater than the thickness of the upper pad (31), 1 ⁇ m or more from the upper surface (Sa) or / and the lower surface of the support member 1, or in the range of 1 ⁇ m to 50 ⁇ m Can be formed in depth.
  • the lower shape of the opening Pf2 may be a hemispherical shape or a polygonal shape.
  • the opening Pf2 may be etched from the upper pad 31 to the upper portion of the support member 1 by using a gas activated in a low temperature vacuum chamber and a plasma generated by a laser beam.
  • openings Pf2 are formed along the upper pad 31, and are formed in the upper part of the edge region without the upper pad 31, the side surface of the support member 1, the lower edge region of the support member 1, and the lower pad. Can be extended to
  • a wiring portion 30B is formed in the opening Pf2.
  • the wiring part 30B supplies metal powder into the opening Pf2 and then irradiates it with a laser beam, so that the metal in the form of a flat pattern or/and a three-dimensional pattern is fused to the opening Pf2 where the metal powder is distributed. Can be deposited. This process may be performed in a chamber at room temperature and atmospheric pressure.
  • the wiring part 30B may extend through the opening Pf2 to connect the upper pad 31 and the lower pad 32.
  • a passivation layer 33 may be formed on the wiring part 30B and the pad 31.
  • the wiring part 30B, the opening Pf2, and the passivation layer 33 may be formed on an upper surface, a lower surface, or/and a side surface of the support member 1.
  • an opening Pfa is formed at a predetermined depth using a laser beam and gas in a low-temperature vacuum chamber.
  • the opening Pfa may be formed in an inward direction from the side surface Sc and from an upper side to a lower side.
  • the depth of the opening Pfa may be the same as the sum of the thickness of the passivation layer and the thickness of the wiring portion to be formed later, or a depth having an error of 0.1 mm or less from the sum.
  • a wiring portion 30B is formed.
  • the wiring part 30B may fuse the metal material and gas activated in the low temperature vacuum chamber using plasma generated by a laser beam.
  • the area where the wiring is fused may be formed on an upper surface of the pad 31, an upper surface of the support member 1, and an inner surface of the opening Pfa.
  • the pattern P31 of the wiring part 30B formed on the inner surface of the opening Pfa may be formed so as not to protrude outward from the side surface Sc.
  • the area where the wires are fused may be formed on the surface of the lower pad and the lower surface of the support member 1, and may be connected to the wiring part formed in the opening Pfa. As shown in FIGS.
  • a passivation layer 33 is formed to form a surface of the wiring portion 30B and the pad 31. Can protect.
  • the passivation layer 33 formed in the opening Pfa may be formed so as not to protrude outward from the side surface Sc. Accordingly, the outer side surface of the passivation layer 33 formed in the opening Pfa may be the same plane as the side surface Sc, or may be disposed within the error (ie, 0.1 mm or less).
  • the width of the passivation layer 33 formed in the opening Pfa may be the same as that of the pattern P31 of the wiring part 30B, and may be smaller than the width formed on the upper and lower surfaces of the support member 1.
  • the opening Pfa may be formed equal to or smaller than the width of the passivation layer 33 formed on the upper surface or/and the lower surface of the support member 1. Accordingly, the passivation layer 33 may cover the surfaces of the wiring portion 30B and the pattern P31, and may not protrude further outward than the side surface Sc of the support member 1. In this case, when two adjacent display panels are in close contact, the gap due to the close contact can be removed or minimized.
  • the pattern P31 of the wiring part 30B is disposed further inside the side surface Sc of the support member 1, it is possible to protect the pattern P31, and also to remove the impact when in close contact with the adjacent panel.
  • One or more, for example, two or more of the pattern P31 and the opening Pfa are arranged on each of the pads to be connected to improve the reliability of the pattern.
  • the opening Pfa may have a polygonal shape, a hemispherical shape or a semi-elliptical shape, or a shape in which a corner portion is chamfered.
  • An upper portion of the opening Pfa may be concavely extended to a side surface of the upper pad 31, or/and a lower portion may be concavely extended to a side surface of the lower pad.
  • the opening pfb formed in the side surface Sc of the support member 1 may be formed in a step structure having a wide outer side and a narrow inner side.
  • a pattern of the wiring part 30B may be formed inside the opening Pfb, and a passivation layer 33 may be formed outside the opening Pfb.
  • the passivation layer 33 may be equal to or wider than the outer width of the opening Pfb, and may protect the pattern of the wiring part 30B with a wider width on the opening Pfb.
  • the upper pad 31 and the lower pad 32 of the support member 1 and an opening Pf3 are formed therein.
  • the opening Pf3 may penetrate vertically or obliquely from an upper surface of the upper pad 31 to a lower surface of the lower pad 32.
  • the height of the through opening Pf3 may be greater than the thickness of the support member 1.
  • the top view shape of the opening Pf may be a circular shape, an oval shape, or a polygonal shape.
  • the opening Pf3 may be etched from the upper pad 31 to the lower surface of the lower pad using a gas activated in a low temperature vacuum chamber and a plasma generated by a laser beam.
  • the opening Pf3 may connect the upper pad 31 and the lower pad 32 in a vertical direction.
  • a wiring portion 30B is formed in the opening Pf3.
  • the wiring part 30B supplies metal powder into the opening Pf3 and then irradiates it using a laser beam, so that the metal in the form of a flat pattern or/and a three-dimensional pattern is fused to the opening Pf3 in which the metal powder is distributed. Can be deposited. This process may be performed in a chamber at room temperature and atmospheric pressure.
  • the wiring part 30B may connect the upper pad 31 and the lower pad 32 through the opening Pf3.
  • the wiring part 30B may contact the inner surface of the support member 1 and may be bonded to the upper pad 31 and the lower pad 32.
  • the wiring part 30B may protrude through the upper surface Sa of the support member 1 and may protrude through the lower surface Sb. As shown in FIG. 65D, passivation layers 33 and 34 may be formed on the wiring part 30B, the upper pad 31 and the lower pad 32, respectively.
  • the invention is provided in a form in which the passivation layer 33 and the wiring part 30B do not protrude from the side surface Sc of the support member 1, as shown in FIG. 66A, and at this time, a vertical straight line V1 ) And the side surface (Sc) and the outer surface of the passivation layer 33 may be disposed on the same line.
  • the side surfaces Sc of the support member 1 may be in close contact with each other.
  • the wiring portion 30B and the passivation layer 33 are formed on the outside of the side surface Sc of the support member 1, as shown in FIG.
  • a vertical straight line V1 Alternatively, it is provided in a form protruding outward from the side (Sc). Accordingly, as shown in (B) of FIG. 67, when two adjacent display panels B11 and B12 are in close contact with each other in the comparative example, there is a problem that the gap between the panels or the gap between the display regions is separated by a predetermined gap G2. Can be.
  • the gap G2 may be an interval corresponding to a sum of twice the thickness of the wiring part and twice the thickness of the passivation layer. Reliability of the micro-display device may be deteriorated due to the gap G2.
  • the laser beam may be irradiated toward a surface Sa1 in which the surface of the support member 1 is inclined, or a stepped surface in one or multiple stages.
  • the pad formed on the inclined surface Sa1 of the support member 1 may be irradiated to form an opening Pf2, and a wiring portion on the surface of the support member 1 and/or the opening Pf2 ( 30B) can be formed.
  • the surface of the support member 1 may be a flat surface, an inclined surface, or a three-dimensional surface, and an opening is directly formed with a laser beam along this surface, or a metal powder is directly fused with a laser beam. Can give.
  • the laser beam may be irradiated with a curved surface Se, for example, a convex curved surface or a concave curved surface of the support member 1.
  • the pad formed on the curved surface Se of the support member 1 may be irradiated to form an opening Pf2, and a wiring portion 30B on the surface of the opening Pf2 or/and the support member 1 Can be formed.
  • the laser beam may be irradiated to the inclined upper surface (Sa1) and lower surface (Sb1) of the support member 1 or toward the pad formed on the inclined upper surface (Sa1) and the lower surface (Sb1).
  • the inclined pad of the support member (1) it is possible to form an opening (Pf3) vertically penetrating, the opening (Pf3) or/and the wiring portion (30B) on the inclined surface of the support member (1) Can be formed.
  • the TFT cells formed on the support member 1 are cut into a unit panel size (S31).
  • the cutting process of the unit panel size is performed by cutting along the cutting line of the unit panel using a gas activated in a low temperature vacuum chamber and plasma generated by a laser beam.
  • a wiring formation region is formed using a gas and a laser beam activated in the low temperature vacuum chamber (S33). The process at this time may be performed in the same chamber as the cutting process, and as shown in FIGS. 59 to 70, the wiring formation region may include a process of forming the openings Pf1, Pf2, Pf3, Pfa, and Pfb. .
  • a lead pattern may be formed by supplying a nano-sized metal powder activated in a room temperature atmospheric pressure environment and dissolving the metal powder with heat of a laser beam.
  • a high-purity metal in a deoxidated state may be fused, so that the support member 1 or/and the surface of the pad may be closely adhered to, and a low-resistance wiring may be formed.
  • the wiring width can be adjusted by the size of the beam spot, and the undissolved metal powder can be sucked through a suction process to form a high-precision pattern.
  • the passivation layer may be formed to prevent and protect the wiring portion from oxidation.
  • the gas activation unit 214 of the chamber 210 stores the gas supplied through the gas synthesis unit 212 and activates and supplies the gas through a microwave.
  • the gas supplied from the gas synthesis unit 212 may include at least one or both of an inert gas and a fluorine gas, for example N 2 , Ar, He, CF 4 , SF 6 , NH 3 , CF 4 /H 2 , CHF 3 , C 2 F 6 , H 2 , C 2 H 4 , It may include at least one of CH 4 and O 2 .
  • the oxygen content in the gas may be provided in a range of 0.1% or more, for example, 0.1% to 10%.
  • the selection or content of gas in the gas synthesis unit 212 may be adjusted.
  • the low-temperature vacuum chamber 220 includes a gas injector 202 and a laser module 204, and the gas injector 202 feeds the activation gas G1 supplied from the gas activation unit 214 through an injection port.
  • It is provided as a wiring formation region on the top, and when the laser beam L0 of the laser module 204 is irradiated, the wiring formation region is etched by plasma generated by the laser beam L0. Can be formed.
  • the etching process may include a cutting process, a process of forming the concave opening Pf2, or a process of forming the penetrating opening Pf2.
  • the chamber 201A may include a gas synthesis unit 211, a metal powder supply unit 213, a material storage tank 215, and an active unit 217.
  • the gas supplied from the gas synthesis unit 211 and the powder of a conductive material are supplied from the metal powder supply unit 213 (S11). These gases and metal powders may be stored in the material storage tank 215.
  • the gas may include at least one or both of an inert gas and a fluorine gas, for example N 2 , Ar, He, CF 4 , SF 6 , NH 3 , CF 4 /H 2 , CHF 3 , C 2 F 6 , At least one of H 2 , C 2 H 4 , and CH 4 and O 2 may be included.
  • the oxygen content in the gas may be provided in a range of 0.1% or more, for example, 0.1% to 10%.
  • the selection or content of gas in the gas synthesis unit 211 may be adjusted.
  • the conductive material powder is a metallic material, such as Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf , Pt, Ru, Rh, TiN, TaN may be provided as a mixture of at least one or two or more.
  • the size of the powder may be nano-sized, such as 1 nm or more, in the range of 1 nm to 5000 nm, in the range of 1 nm to 2000 nm, or in the range of 100 nm to 500 nm, and may vary according to the size of the metal particles.
  • the conductive powder may be a pulverized product of a metal oxide, a pulverized product of a metal carbide or a metal nitride, a pulverized product of a metal, or a pulverized product of a mixture having a metal oxide and other additives.
  • pulverized water can be pulverized by a mechanical pulverization method.
  • the amount of powder or the injection material may be adjusted.
  • the material storage tank 215 stores the gas and metal powder, and supplies a material having metal powder to the activation unit 216 (S12).
  • the activation unit 216 may receive and store the material having the powder in the activation tank 217, and activate the material having the stored metal powder by the microwave device 218. By activating the metal powder using the microwave device 218, the activated metal material may be supplied through the powder supply unit 201 (S33).
  • the chamber 220A is a room temperature atmospheric pressure chamber and may include a powder supply unit 201 and a laser module 203.
  • the powder supply unit 201 may radiate to the inside of the opening Pf3 of the predetermined circuit board 20 or on the surface of the support member 1, and the laser module 203 is the activated metal powder Pm.
  • the laser beam L1 is irradiated to the corresponding region (S34).
  • the metal powder Pm may be formed as a wiring portion 30B having a predetermined thickness and width through continuous irradiation of the laser beam L1.
  • the activated metal is provided with gas in the form of powder, dissolved by a laser beam, and fused to the inside or/and the surface of the opening (Pf2) of the circuit board 20, so that a pure metal material, that is, oxide, nitride, carbide
  • a pure metal material that is, oxide, nitride, carbide
  • metal particles from which materials other than the metal are removed may be dissolved and deposited. That is, the activation part 216 may remove an oxide film, a carbonized film, or a nitride film included in the metal powder. Accordingly, the purity of the metal powder may be improved. For example, in the case of tungsten material, when the oxide is removed, adhesion to the substrate surface may be higher. In addition, in the case of graphene oxide or copper oxide material, when the oxide is removed, graphene or copper material may be fused. For example, a material such as graphene oxide may be provided as graphene reduced using microwaves.
  • the fifth embodiment of the present invention since it is emitted from the inside of the support member or/and the surface of the pad in the form of powder, it can be dispersed in a wider area and cost reduction effect. Accordingly, the surface of the support member or/and the surface of the pad, the wiring portion 30B of the metal material deposited on the opening has a low surface resistance of 50 m ⁇ or less, and surface adhesion may be increased by deposition using a laser.
  • the moving speed of the laser beam is at least 1 meter per second and proceeds at a high temperature (10000 degrees or more), it is possible to form a connection pattern with a uniform distribution by minimizing the raw material particles and minimizing the laser beam width.
  • the powder that is not fused may be adsorbed by adsorbing it using an adsorption device, so that a cleaning process may not be separately performed.
  • a separate heat treatment process is not required.
  • gas and metal materials can be diversified, allowing wider choice of materials.
  • the thickness or height of the wiring portion 30B can be easily controlled.
  • the process can be quickly simplified.
  • the wiring part 30B may be electrically connected from the upper surface to the lower surface of the circuit board.
  • the wiring part 30B may be arranged along at least one side Sc of the circuit board or the support member 1 or adjacent regions of two different side surfaces.
  • the wiring part 30B may connect the upper pad 31 disposed on the upper surface Sa of the circuit board and the lower pad disposed on the lower surface of the circuit board.
  • the edge region of the circuit board on which the wiring part 30B is disposed may be protected by a passivation layer.
  • the upper pads and the lower pads are connected to each other through the wiring part 30B made of a conductive material around the outer periphery of the circuit board, so that there is no need to form holes penetrating the circuit board.
  • a pattern is formed on the side surface Sc of the circuit board, and when connecting the upper pad and the lower pad, the pattern is formed using a dispensing process.
  • the side pattern is formed using a plating method, electrical damage may occur during the plating process, and thus the plating process cannot be used. Therefore, conventionally, when forming a side pattern of a circuit board or a support member using a dispensing process, it is difficult to form a fine pattern.
  • the fine pattern in order to secure the gap between adjacent side patterns, is required to have a pattern width of 100 ⁇ m or less, for example, 20 ⁇ m to 60 ⁇ m, but it is difficult to secure the fine pattern width through the dispensing process, and the tolerance of the pattern is controlled This can be difficult.
  • FIG. 75 to 77 are diagrams showing problems caused by cutting of a conventional laser beam, and as shown in FIG. 75, a metal burr is provided in the cutting line between the wiring areas 1 and 2 of two adjacent substrates or panels B1 and B2. Since the region is formed, a process of removing it may be added, and there is a problem that the HAZ region is formed to the edge region.
  • the metal bur area is formed to have a width of about 18 ⁇ m (R1, R2, R4) based on the cutting line, and damages the edge area, and the HAZ area (R3) is formed up to 50 ⁇ m based on the cutting line. There is a problem affecting the wiring part. As shown in FIG.
  • the HAZ region of the cut substrate or panel B3 affects the region R5 of about 86 ⁇ m from the cutting line, thereby causing a problem of deteriorating the pad.
  • the HAZ area extends to an area R6 of 300 ⁇ m or more based on the cutting line, and affects the display area beyond the edge area or the pad area. There is a problem with giving.
  • the laser cutting area R7 may be formed to be about 40 ⁇ m or more.
  • the width (Wb) of the HAZ region is affected to around 61.3 ⁇ m by the conventional laser beam cutting, and the cutting width (Wa) is 24.2 ⁇ m.
  • the cutting width (Wa) is 24.2 ⁇ m.
  • a discoloration problem may occur around the cutting line, such as an orange color different from the display area.
  • the support member when cutting with a laser beam in a low-temperature vacuum chamber, is provided with an inherent material, for example, a surface that maintains a crystal structure inherent in glass, and may not significantly damage other wiring regions or edge regions.

Abstract

A display panel disclosed in an embodiment of the present invention may comprise: a circuit board having a transparent support member and a thin film transistor part above the transparent support member; a plurality of first pads and a plurality of second pads, which are disposed on the top surface of the circuit board and electrically connected to the thin film transistor part; and a plurality of LED chips having first electrodes on the first pads and second electrodes on the second pads. Each of the plurality of LED chips is individually driven by the thin film transistor part and forms a sub pixel. The circuit board may include: a plurality of upper pads outside the top surface thereof, the upper pads being electrically connected to the LED chips; a plurality of lower pads outside the lower surface thereof; and a plurality of wire parts for connecting the upper pads with the lower pads, respectively. The wire parts may include: upper patterns which are disposed at the outer upper end of the support member from the upper pads; lower patterns which are disposed at the outer lower end of the support member from the lower pads; and 2D and 3D connection patterns extending from the upper patterns to the lower patterns.

Description

광원 모듈, 디스플레이 패널, 디스플레이 패널의 패턴, 디스플레이 장치 및 이의 제조 방법Light source module, display panel, pattern of display panel, display device, and manufacturing method thereof
발명의 실시 예는 마이크로 LED를 갖는 광원 모듈, 디스플레이 패널 및 디스플레이 장치에 관한 것이다. 발명의 실시 예는 박막트랜지스부를 갖는 디스플레이 패널 및 그 제조방법에 관한 것이다. Embodiments of the invention relate to a light source module, a display panel, and a display device having a micro LED. An embodiment of the present invention relates to a display panel having a thin film transistor and a method of manufacturing the same.
발명의 실시 예는 디스플레이 패널 및 이의 패턴 형성 방법에 관한 것이다. An embodiment of the invention relates to a display panel and a method of forming a pattern thereof.
발명의 실시 예는 박막트랜지스터부를 갖는 웨이퍼 또는 기판의 평면 및 입체(3D)패턴 형성 방법에 관한 것이다.An embodiment of the present invention relates to a method for forming a planar and three-dimensional (3D) pattern of a wafer or substrate having a thin film transistor.
종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 발광 다이오드(LED)와 같은 반도체 소자를 그대로 하나의 픽셀로서 사용하고 있다. 이러한 LED를 사용한 디스플레이 장치는 백라이트가 별도로 요구되지 않는 형태로 개발되고 있다. 또한 이러한 LED를 사용한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이를 구현될 수 있다. 또한, 디스플레이 화면의 종횡비를 자유롭게 바꾸고 대면적으로 구현할 수 있으므로 다양한 형태의 대형 디스플레이로 제공할 수 있다.Conventional display devices are mainly composed of a display panel composed of a liquid crystal display (LCD) and a backlight, but recently, a semiconductor device such as a light emitting diode (LED) is used as one pixel as it is. Display devices using such LEDs are being developed in a form that does not require a separate backlight. In addition, a display device using such an LED can be compact, and a high-brightness display having excellent light efficiency compared to conventional LCDs can be implemented. In addition, since the aspect ratio of the display screen can be freely changed and implemented in a large area, various types of large displays can be provided.
공공장소의 광고나, 화면표시에 있어서, 대형화면의 수요가 점점 늘고 있으며, 대형화면의 표시수단으로 LED를 사용하고 있다. 이는 종래의 액정 발광 패널을 이용한 표시수단에 비해 대형화가 용이하고, 전기 에너지의 소모가 적으며, 적은 유지보수비용으로 긴 수명을 가지기 때문이다. 최근 LED를 이용한 대형 표시수단은 TV, 모니터, 경기장용 전광판, 옥외광고, 옥내광고, 공공표지판, 및 정보표시판 등의 여러 곳에 사용되고 있으며, 그 구성방법 또한 다양하다.In advertising and screen display in public places, the demand for large screens is increasing, and LEDs are used as a display means for large screens. This is because it is easier to increase in size, consumes less electrical energy, and has a long life with low maintenance cost compared to a conventional display means using a liquid crystal light emitting panel. Recently, large-sized display means using LEDs are used in various places such as TVs, monitors, electronic billboards for stadiums, outdoor advertisements, indoor advertisements, public signs, and information display boards, and the construction method thereof is also various.
발명의 실시 예는 발광다이오드 칩과 회로기판의 패드 간의 접합 부분의 면 저항을 줄여줄 수 있는 광원 모듈, 디스플레이 패널 및 디스플레이 장치를 제공할 수 있다. 발명의 실시 예는 회로기판의 패드 상부에 배치된 금속층에 의해 발광 다이오드 칩의 전극과의 면 저항을 낮추고 전기적인 연결을 개선시켜 줄 수 있는 광원 모듈, 디스플레이 패널 및 디스플레이 장치를 제공할 수 있다.An embodiment of the present invention may provide a light source module, a display panel, and a display device capable of reducing a surface resistance of a junction portion between a light emitting diode chip and a pad of a circuit board. An embodiment of the present invention can provide a light source module, a display panel, and a display device capable of reducing a surface resistance with an electrode of a light emitting diode chip and improving electrical connection by a metal layer disposed on a pad of a circuit board.
발명의 실시 예는 복수의 발광다이오드 칩의 전극들에 접합층을 부착 또는 융착시킨 후 회로기판의 패드에 접합시킬 수 있다. 발명의 실시 예는 도전성 캐리어 상에 복수의 발광다이오드 칩을 픽업한 후, 상기 발광다이오드 칩의 전극에 보조기판에 코팅된 접합층을 부착시킨 후 상기 회로기판의 패드에 접합시켜 줄 수 있다. 발명의 실시 예는 회로기판의 패드 상부에 별도의 접합층을 미리 도포하지 않고, 발광다이오드 칩들의 전극들에 접합층을 부착 또는 융착시킨 후 상기 패드에 접합되도록 한 광원 모듈, 디스플레이 패널 및 디스플레이 장치를 제공할 수 있다.According to an exemplary embodiment of the present invention, a bonding layer may be attached or fused to electrodes of a plurality of LED chips and then bonded to a pad of a circuit board. According to an exemplary embodiment of the present invention, after picking up a plurality of LED chips on a conductive carrier, a bonding layer coated on an auxiliary substrate is attached to an electrode of the LED chip, and then bonded to a pad of the circuit board. An embodiment of the invention is a light source module, a display panel, and a display device in which a bonding layer is attached or fused to the electrodes of light emitting diode chips and then bonded to the pad without applying a separate bonding layer on the pad of the circuit board in advance. Can provide.
발명의 실시 예는 웨이퍼 또는 회로기판의 외곽부(또는 에지)에서 상면과 하면을 연결하는 연결 패턴을 제공할 수 있다. 발명의 실시 예는 복수의 발광 다이오드 칩을 갖는 웨이퍼 또는 회로기판의 외곽부에서 상면과 하면의 패드들을 서로 연결해 주는 연결 패턴을 제공할 수 있다. 발명의 실시 예는 복수의 발광 다이오드 칩을 갖는 웨이퍼 또는 회로기판의 외곽부에서 상면과 하면의 패드들을 서로 연결해 주는 패턴을 금속 파우더에 레이저 빔을 조사하여 형성하는 패턴 제조 방법을 제공할 수 있다. 발명의 실시 예는 복수의 발광다이오드 칩과 박막트랜지스터부를 갖는 웨이퍼 또는 회로기판에서 에지측 상/하부 패드 간의 연결 패턴을 갖는 디스플레이 패널 및 그 패턴 제조 방법을 제공할 수 있다.An embodiment of the present invention may provide a connection pattern connecting an upper surface and a lower surface at an outer portion (or edge) of a wafer or a circuit board. An embodiment of the present invention may provide a connection pattern for connecting upper and lower pads to each other in an outer portion of a wafer or circuit board having a plurality of light emitting diode chips. An embodiment of the present invention may provide a pattern manufacturing method in which a pattern connecting upper and lower pads of a wafer having a plurality of light emitting diode chips or a circuit board to each other is formed by irradiating a laser beam to metal powder. An embodiment of the present invention may provide a display panel having a connection pattern between upper/lower pads on the edge side of a wafer or circuit board having a plurality of LED chips and a thin film transistor, and a method of manufacturing the pattern.
발명의 실시 예는 웨이퍼 또는 회로기판의 외곽부(또는 에지)에서 상면과 하면의 패드들을 수직하게 관통된 연결 패턴을 제공할 수 있다. 발명의 실시 예는 복수의 발광 다이오드 칩을 갖는 웨이퍼 또는 회로기판의 외곽부에서 전면과 후면의 패드들에 관통된 관통홀 내에 금속 파우더로 형성한 연결 패턴을 제공할 수 있다. 발명의 실시 예는 복수의 발광다이오드 칩과 박막트랜지스터부를 갖는 웨이퍼 또는 회로기판에서 에지측 상/하부 패드 간의 연결 패턴을 갖는 배선부로 제공한 디스플레이 패널 및 그 패턴 형성 방법을 제공할 수 있다.An embodiment of the present invention may provide a connection pattern vertically penetrating the upper and lower pads at an outer portion (or edge) of a wafer or a circuit board. An embodiment of the present invention may provide a connection pattern formed of metal powder in a through hole penetrating through pads on the front and rear surfaces of a wafer having a plurality of light emitting diode chips or a circuit board. An exemplary embodiment of the present invention may provide a display panel provided as a wiring portion having a connection pattern between upper/lower pads on the edge side of a wafer or circuit board having a plurality of LED chips and a thin film transistor portion, and a method of forming the pattern.
발명의 실시 예는 저온에서 레이저 에칭을 이용한 단위 패널의 커팅 방법을 제공할 수 있다. 발명의 실시 예는 웨이퍼 또는 회로기판의 외곽부(상면, 하면 또는 측면)에서 상면과 하면의 패드들을 연결하는 패턴을 제공할 수 있다. 발명의 실시 예는 복수의 발광 다이오드 칩을 갖는 웨이퍼 또는 회로기판의 외곽부 측면에 상면과 하면의 패드를 연결하기 위해 오목한 배선 영역(즉, 개구부)을 형성하고, 상기 배선 영역에 금속 분말을 레이저로 융착시켜 패턴을 제공할 수 있다. 발명의 실시 예는 복수의 발광다이오드 칩과 박막트랜지스터부를 갖는 웨이퍼 또는 회로기판에서 에지측 상/하부 패드 간의 연결 패턴을 갖는 배선부 및 페시베이션층을 형성한 디스플레이 패널 및 그 패턴 제조 방법을 제공할 수 있다.An embodiment of the present invention may provide a method for cutting a unit panel using laser etching at a low temperature. An embodiment of the present invention may provide a pattern for connecting pads of the upper surface and the lower surface of the outer portion (upper surface, lower surface or side surface) of a wafer or a circuit board. According to an embodiment of the present invention, a concave wiring region (ie, an opening) is formed on the outer side of a wafer or circuit board having a plurality of light emitting diode chips to connect the pads of the upper and lower surfaces, and a metal powder is applied to the wiring region. It can be fused to provide a pattern. An embodiment of the invention provides a display panel in which a wiring portion having a connection pattern between upper/lower pads on the edge side of a wafer or circuit board having a plurality of LED chips and a thin film transistor portion and a passivation layer is formed, and a method for manufacturing the pattern thereof. I can.
발명의 실시 예에 따른 디스플레이 패널은, 투명한 지지부재 및 상기 지지부재의 상부에 박막트랜지스터부를 갖는 회로기판; 상기 회로기판의 상면에 배치되고 상기 박막트랜지스터부에 전기적으로 연결된 복수의 제1패드 및 복수의 제2패드; 및 상기 제1패드 위에 제1전극 및 상기 제2패드 위에 제2전극을 갖고, 발광 구조물을 포함하는 복수의 LED칩을 포함하며, 상기 복수의 LED칩 각각은 상기 박막트랜지스터부에 의해 개별 구동되고 서브픽셀을 형성하며, 상기 복수의 제1 및 제2패드는 상기 회로기판 상에 배치된 복수의 금속층을 포함하며, 상기 복수의 금속층 중 최 상층은 금속 재질로 상기 제1 및 제2전극과 접합될 수 있다.A display panel according to an embodiment of the present invention includes: a circuit board having a transparent support member and a thin film transistor portion on the support member; A plurality of first pads and a plurality of second pads disposed on an upper surface of the circuit board and electrically connected to the thin film transistor unit; And a plurality of LED chips having a first electrode on the first pad and a second electrode on the second pad, and including a light emitting structure, wherein each of the plurality of LED chips is individually driven by the thin film transistor unit. A sub-pixel is formed, and the plurality of first and second pads include a plurality of metal layers disposed on the circuit board, and an uppermost layer of the plurality of metal layers is a metal material and is bonded to the first and second electrodes. Can be.
발명의 실시 예에 의하면, 상기 제1 및 제2패드의 최상층은 Ag 또는 Au, Cu 중 적어도 하나를 포함할 수 있다. 상기 제1 및 제2패드의 최 상층은 100mΩ이하의 면 저항을 가질 수 있다. 상기 제1 및 제2패드의 최 상층은 50mΩ이하의 면 저항을 가질 수 있다. 상기 제1 및 제2패드의 각각은 상기 LED칩의 제1 및 제2전극과 접합층으로 접합되며, 상기 접합층은 Au, Ag, Cu, Pb를 기반으로 한 SnAg, SnAu, SnCu, SnPb과 같은 금속 복합체일 수 있다. 발명의 실시 예에 의하면, 상기 제1 및 제2패드 각각은 제1금속층, 상기 제1금속층 위에 제2금속층, 상기 제2금속층 위에 제3금속층 및 상기 제3금속층 위에 제4금속층을 포함하며, 상기 제1금속층은 Ti 또는 MO 중 적어도 하나이며, 상기 제2금속층은 Al이며, 상기 제3금속층은 Ti 또는 MO 중 적어도 하나이며, 상기 제4금속층은 상기 제1 및제2패드의 최 상층일 수 있다. 발명의 실시 예에 의하면, 상기 제4금속층의 두께는 10nm 내지 2㎛ 범위 또는 50nm 내지 100nm의 범위일 수 있다. 상기 복수의 LED 칩이 각각 배치되는 상기 제1 및 제2패드의 둘레에는 상기 박막트랜지스터부를 덮는 제1절연층이 배치될 수 있다.According to an embodiment of the present invention, the uppermost layers of the first and second pads may include at least one of Ag, Au, and Cu. The uppermost layers of the first and second pads may have a surface resistance of 100 mΩ or less. The uppermost layers of the first and second pads may have a surface resistance of 50 mΩ or less. Each of the first and second pads is bonded to the first and second electrodes of the LED chip as a bonding layer, and the bonding layer is based on Au, Ag, Cu, Pb, SnAg, SnAu, SnCu, SnPb, and It may be the same metal composite. According to an embodiment of the present invention, each of the first and second pads includes a first metal layer, a second metal layer on the first metal layer, a third metal layer on the second metal layer, and a fourth metal layer on the third metal layer, The first metal layer may be at least one of Ti or MO, the second metal layer may be Al, the third metal layer may be at least one of Ti or MO, and the fourth metal layer may be an uppermost layer of the first and second pads. have. According to an embodiment of the present invention, the thickness of the fourth metal layer may be in the range of 10 nm to 2 μm or 50 nm to 100 nm. A first insulating layer covering the thin film transistor may be disposed around the first and second pads on which the plurality of LED chips are respectively disposed.
발명의 실시 예에 따른 디스플레이 패널의 제조방법은, 도전성 캐리어의 하면에 복수의 LED칩을 픽업하는 제1단계; 상기 도전성 캐리어를 보조기판 상에 배치된 접합층 상에 위치시키고, 상기 접합층에 상기 LED칩의 하부에 배치된 전극들을 스템핑하는 제2단계; 및 상기 LED 칩의 전극에 상기 접합층이 스템핑되면, 박막트랜지스터부를 갖는 회로기판 상의 패드들 상에 도전성 캐리어를 위치시키고 상기 LED 칩들을 배치시키는 제3단계를 포함하며, 상기 제3단계는, 상기 LED 칩들의 전극들 각각에 형성된 상기 접합층을 상기 회로기판의 패드들 각각에 부착시킬 수 있다. A method of manufacturing a display panel according to an embodiment of the present invention includes a first step of picking up a plurality of LED chips on a lower surface of a conductive carrier; A second step of placing the conductive carrier on a bonding layer disposed on an auxiliary substrate, and stamping electrodes disposed under the LED chip on the bonding layer; And a third step of placing a conductive carrier on pads on a circuit board having a thin film transistor part and disposing the LED chips when the bonding layer is stamped on the electrode of the LED chip, the third step, The bonding layer formed on each of the electrodes of the LED chips may be attached to each of the pads of the circuit board.
발명의 실시 예에 의하면, 상기 도전성 캐리어는 하부에 전도성 탄성부재가 배치되며, 상기 전도성 탄성부재를 갖는 도전성 캐리어는 전원이 공급되면, 상기 LED 칩들을 픽업하고, 전원이 차단되면, 상기 LED 칩을 회로기판 상에서 분리시킬 수 있다. 발명의 실시 예에 의하면, 상기 복수의 LED 칩은 적색, 녹색, 또는 청색 광을 발광하는 컬러별 LED 칩들을 포함하며, 컬러별 LED 칩들이 상기 회로기판 상에 순차적으로 부착될 수 있다. 발명의 실시 예에 의하면, 상기 복수의 패드는 상기 회로기판 상에 배치된 복수의 금속층을 포함하며, 상기 복수의 금속층 중 최 상층은 금속 재질로 상기 전극과 접합층으로 접합될 수 있다. 발명의 실시 예에 의하면, 상기 도전성 캐리어가 LED 칩으로부터 분리되고, 리플로우 또는 베이킹 공정을 통해 상기 LED 칩들을 상기 회로기판에 실장하는 단계를 포함할 수 있다. 발명의 실시 예에 의하면, 상기 패드의 최상층은 Ag 또는 Au, Cu, Ni 중 적어도 하나를 포함하며, 상기 패드와 상기 전극 사이에 배치된 상기 접합층은 일정한 두께를 가질 수 있다. 발명의 실시 예에 의하면, 상기 LED 칩의 각 전극에 형성된 상기 접합층의 상면 면적은 상기 각 전극의 하면 면적과 동일할 수 있다. 발명의 실시 예에 의하면, 상기 접합층은 SnAg, AgCu, SnPb 또는 SnAu일 수 있다.According to an embodiment of the present invention, a conductive elastic member is disposed under the conductive carrier, and the conductive carrier having the conductive elastic member picks up the LED chips when power is supplied, and when power is cut off, the LED chip is removed. Can be separated on the circuit board. According to an embodiment of the present invention, the plurality of LED chips includes LED chips for each color that emit red, green, or blue light, and the LED chips for each color may be sequentially attached to the circuit board. According to an embodiment of the present invention, the plurality of pads include a plurality of metal layers disposed on the circuit board, and an uppermost layer of the plurality of metal layers may be bonded to the electrode by a bonding layer made of a metal material. According to an embodiment of the present invention, the conductive carrier may be separated from the LED chip and may include mounting the LED chips on the circuit board through a reflow or baking process. According to an embodiment of the present invention, the uppermost layer of the pad includes at least one of Ag, Au, Cu, and Ni, and the bonding layer disposed between the pad and the electrode may have a predetermined thickness. According to an exemplary embodiment of the present invention, an upper surface area of the bonding layer formed on each electrode of the LED chip may be the same as a lower surface area of each electrode. According to an embodiment of the invention, the bonding layer may be SnAg, AgCu, SnPb, or SnAu.
발명의 실시 예에 의하면, 상기 회로기판 상에 배치된 복수의 LED 칩 중에서 불량 LED 칩이 발생되면, 상기 불량 LED 칩에 레이저를 조사하여, 상기 접합층을 용해시키는 단계; 및 상기 도전성 캐리어로 상기 불량 LED 칩을 픽업하는 단계를 포함할 수 있다. 발명의 실시 예에 의하면, 상기 복수의 LED 칩이 각각 배치되는 상기 제1 및 제2패드의 둘레에는 상기 박막트랜지스터부를 덮는 제1절연층이 배치될 수 있다.According to an embodiment of the present invention, when a defective LED chip is generated among a plurality of LED chips disposed on the circuit board, irradiating a laser to the defective LED chip to dissolve the bonding layer; And picking up the defective LED chip with the conductive carrier. According to an embodiment of the present invention, a first insulating layer covering the thin film transistor may be disposed around the first and second pads on which the plurality of LED chips are respectively disposed.
발명의 실시 예에 따른 도전성 캐리어는, 지지 플레이트; 상기 지지 플레이트의 하부에 전도성 탄성부재; 상기 지지 플레이트와 상기 전도성 탄성부재 사이에 유전체층; 상기 유전체층과 상기 전도성 탄성부재 사이에 전극층을 포함하며, 상기 전도성 탄성부재는 고무 또는 탄성 중합체 내부에 전도성 금속 재질의 충전제를 포함하며, 상기 전극층에 전원이 공급되면, 상기 유전체층과 전도성 탄성부재의 하부 대상물과 정전기적 인력이 발생되고, 전원이 차단되면, 상기 전도성 탄성부재를 통해 잔류 저하를 방전시킬 수 있다. 발명의 실시 예에 의하면, 상기 전도성 탄성부재는 상기 도전성 캐리어의 하면에 탄성을 제공할 수 있다.A conductive carrier according to an embodiment of the present invention includes a support plate; A conductive elastic member under the support plate; A dielectric layer between the support plate and the conductive elastic member; An electrode layer is included between the dielectric layer and the conductive elastic member, and the conductive elastic member includes a filler made of a conductive metal material in rubber or an elastic polymer, and when power is supplied to the electrode layer, the dielectric layer and the lower portion of the conductive elastic member When an object and an electrostatic attraction are generated and power is cut off, residual degradation can be discharged through the conductive elastic member. According to an embodiment of the present invention, the conductive elastic member may provide elasticity to a lower surface of the conductive carrier.
발명의 실시 예에 따른 디스플레이 패널은, 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부를 갖는 회로기판; 상기 회로기판의 상면에 배치되고 상기 박막트랜지스터부에 전기적으로 연결된 복수의 제1패드 및 복수의 제2패드; 및 상기 제1패드 위에 제1전극 및 상기 제2패드 위에 제2전극을 갖는 복수의 LED칩을 포함하며, 상기 복수의 LED칩 각각은 상기 박막트랜지스터부에 의해 개별 구동되고 서브픽셀을 형성하며, 상기 회로 기판은 상면 외측에 상기 LED 칩과 전기적으로 연결되는 복수의 상부 패드, 하면 외측에 복수의 하부 패드, 및 상기 상부 패드들 각각과 상기 하부 패드 각각을 연결해 주는 복수의 배선부를 포함하며, 상기 배선부는 상기 상부 패드로부터 상기 지지부재의 측면 상단으로 연장된 상부 패턴, 상기 하부 패드로부터 상기 지지 부재의 측면 하단으로 연장된 하부 패턴, 상기 상부 패턴의 측면에서 하부 패턴의 측면까지 형성된 평면 및 입체(3D) 연결 패턴을 포함할 수 있다. A display panel according to an embodiment of the present invention includes: a circuit board having a transparent support member and a thin film transistor portion on the transparent support member; A plurality of first pads and a plurality of second pads disposed on an upper surface of the circuit board and electrically connected to the thin film transistor unit; And a plurality of LED chips having a first electrode on the first pad and a second electrode on the second pad, wherein each of the plurality of LED chips is individually driven by the thin film transistor unit and forms a subpixel, The circuit board includes a plurality of upper pads electrically connected to the LED chip on an outer side of an upper surface, a plurality of lower pads on an outer side of a lower surface, and a plurality of wiring parts connecting each of the upper pads and each of the lower pads, and the The wiring part includes an upper pattern extending from the upper pad to the upper side of the side surface of the support member, a lower pattern extending from the lower pad to the lower side of the side surface of the support member, and a planar and three-dimensional shape formed from the side surface of the upper pattern to the side surface of the lower pattern ( 3D) may include a connection pattern.
발명의 실시 예에 의하면, 상기 상부 패턴은 상기 상부 패드와 동일한 다층 구조와 동일한 물질로 형성되며, 상기 하부 패턴은 상기 하부 패드와 동일한 다층 구조와 동일한 물질로 형성되며, 상기 연결 패턴은 단일 층 구조로 형성될 수 있다. 발명의 실시 예에 의하면, 상기 연결 패턴은 상부 및 하부 패드와 다른 단일 또는 복합 금속으로 형성될 수 있다. 발명의 실시 예에 의하면, 상기 연결 패턴은 상기 상부 패턴의 상면으로 연장된 제1부 및 상기 하부 패턴의 하면으로 연장된 제2부 중 적어도 하나를 포함할 수 있다. 발명의 실시 예에 의하면, 상기 지지 부재의 상면 외측에 제1단차부 및 하면 외측에 제2단차부 중 적어도 하나를 포함하며, 상기 연결 패턴은 상기 제1 및 제2단차부 중 적어도 하나의 위에 형성될 수 있다. According to an embodiment of the present invention, the upper pattern is formed of the same multilayer structure and the same material as the upper pad, the lower pattern is formed of the same multilayer structure and the same material as the lower pad, and the connection pattern is a single layer structure. Can be formed as According to an embodiment of the present invention, the connection pattern may be formed of a single or composite metal different from the upper and lower pads. According to an embodiment of the present invention, the connection pattern may include at least one of a first part extending to an upper surface of the upper pattern and a second part extending to a lower surface of the lower pattern. According to an embodiment of the present invention, the support member includes at least one of a first step portion outside an upper surface and a second step portion outside a lower surface, and the connection pattern is on at least one of the first and second step portions. Can be formed.
발명의 실시 예에 의하면, 상기 연결 패턴의 폭은 상기 상부 패턴 및 하부 패턴의 폭 이하로 형성되며, 상기 연결 패턴의 두께는 상기 지지 부재의 측면에서 1㎛ 내지 30㎛의 범위로 형성될 수 있다. 발명의 실시 예에 따른 디스플레이 패널의 패턴 형성 방법은, 디스플레이 패널의 패턴 형성 방법에 있어서, 금속 파우더 공급부를 통해 활성화된 금속 파우더를 회로기판의 측면으로 출사하는 단계; 및 상기 회로기판의 측면에 배치된 금속 파우더를 향해 레이저 모듈로 레이저 빔을 조사하는 단계를 포함하며, 상기 레이저 빔이 조사된 금속 파우더는 용해되고 상기 회로기판의 측면에 융착되어 연결 패턴으로 형성되며, 상기 연결 패턴은 지지 부재의 측면, 상기 상부 패턴 및 하부 패턴의 표면에 접착될 수 있다.According to an embodiment of the present invention, the width of the connection pattern is formed to be less than the width of the upper pattern and the lower pattern, and the thickness of the connection pattern may be formed in a range of 1 μm to 30 μm from the side of the support member. . A method of forming a pattern of a display panel according to an exemplary embodiment of the present invention includes: emitting a metal powder activated through a metal powder supply unit to a side of a circuit board; And irradiating a laser beam with a laser module toward the metal powder disposed on the side of the circuit board, wherein the metal powder irradiated with the laser beam is dissolved and fused to the side of the circuit board to form a connection pattern. , The connection pattern may be adhered to side surfaces of the support member and surfaces of the upper and lower patterns.
발명의 실시 예에 따른 디스플레이 패널은, 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부를 갖는 회로기판; 상기 회로기판의 상면에 배치되고 상기 박막트랜지스터부에 전기적으로 연결된 복수의 제1패드 및 복수의 제2패드; 및 상기 제1패드 위에 제1전극 및 상기 제2패드 위에 제2전극을 갖는 복수의 LED칩을 포함하며, 상기 복수의 LED칩 각각은 상기 박막트랜지스터부에 의해 개별 구동되고 서브픽셀을 형성하며, 상기 회로 기판은 상면 외측에 상기 LED 칩과 전기적으로 연결되는 복수의 상부 패드, 하면 외측에 복수의 하부 패드, 상기 상부 패드의 상면에서 하부 패드의 하면까지 관통되는 복수의 관통 홀; 및 상기 관통 홀들 각각의 표면에 융착되고 상기 상부 패드들 각각과 상기 하부 패드 각각을 연결해 주는 복수의 배선부를 포함하며, 상기 배선부는 상기 관통 홀에 배치된 연결 패턴, 및 상기 상부 패드의 상면에 연장된 제1부, 및 상기 하부 패드의 하면에 연장된 제2부를 포함할 수 있다. A display panel according to an embodiment of the present invention includes: a circuit board having a transparent support member and a thin film transistor portion on the transparent support member; A plurality of first pads and a plurality of second pads disposed on an upper surface of the circuit board and electrically connected to the thin film transistor unit; And a plurality of LED chips having a first electrode on the first pad and a second electrode on the second pad, wherein each of the plurality of LED chips is individually driven by the thin film transistor unit and forms a subpixel, The circuit board may include a plurality of upper pads electrically connected to the LED chip on an outer side of an upper surface, a plurality of lower pads on an outer side of a lower surface, and a plurality of through holes penetrating from an upper surface of the upper pad to a lower surface of the lower pad; And a plurality of wiring portions fused to the surfaces of each of the through holes and connecting each of the upper pads and each of the lower pads, wherein the wiring portion extends to a connection pattern disposed in the through hole and an upper surface of the upper pad. And a second portion extending on a lower surface of the lower pad.
발명의 실시 예에 의하면, 상기 상부 및 하부 패드는 동일한 다층 구조와 형성되며, 상기 배선부는 단일 층으로 형성될 수 있다. 발명의 실시 예에 의하면, 상기 배선부는 단일 또는 복합 금속으로 형성될 수 있다. 발명의 실시 예에 의하면, 상기 제1부의 사이즈는 상기 상부 패드의 사이즈보다 작고, 상기 제2부의 사이즈는 상기 하부 패드의 사이즈보다 작으며, 상기 연결 패턴의 폭은 상기 관통 홀의 폭과 동일할 수 있다. 발명의 실시 예에 의하면, 상기 관통 홀의 상부에 제1단차부 및 하부에 제2단차부를 포함하며, 상기 제1 및 제2부는 상기 제1 및 제2단차부 위에 형성될 수 있다. 상기 제1부 및 제2부의 두께는 1㎛ 내지 10㎛의 범위로 형성될 수 있다.According to an embodiment of the present invention, the upper and lower pads may be formed with the same multilayer structure, and the wiring part may be formed as a single layer. According to an embodiment of the present invention, the wiring part may be formed of a single metal or a composite metal. According to an embodiment of the present invention, the size of the first part may be smaller than the size of the upper pad, the size of the second part may be smaller than the size of the lower pad, and the width of the connection pattern may be the same as the width of the through hole. have. According to an exemplary embodiment of the present invention, a first step portion and a second step portion may be formed at an upper portion of the through hole, and the first and second portions may be formed on the first and second step portions. The first portion and the second portion may have a thickness in a range of 1 μm to 10 μm.
발명의 실시 예에 따른 디스플레이 패널의 패턴 제조 방법에 있어서, 회로 기판의 외곽부에 상부 패드에서 하부 패드까지 관통되는 복수의 관통 홀을 형성하는 단계; 금속 파우더 공급부를 통해 활성화된 금속 파우더를 회로기판의 관통 홀 내부로 출사하는 단계; 및 상기 회로기판의 관통 홀 내에 배치된 금속 파우더를 향해 레이저 모듈로 레이저 빔을 조사하여 배선부를 형성하는 단계를 포함하며, 상기 배선부의 형성 단계는, 상기 레이저 빔이 조사된 금속 파우더가 용해되고 상기 회로기판의 관통 홀의 표면 융착되어 연결 패턴으로 형성되는 단계 및, 상기 상부 패드 및 하부 패드의 표면에 상기 금속 파우더와 레이저 빔을 이용하여 제1부 및 제2부로 형성되어, 배선부를 형성하는 단계를 포함할 수 있다.A method for manufacturing a pattern of a display panel according to an embodiment of the present invention, comprising: forming a plurality of through holes penetrating from an upper pad to a lower pad in an outer portion of a circuit board; Emitting the metal powder activated through the metal powder supply unit into the through hole of the circuit board; And forming a wiring portion by irradiating a laser beam with a laser module toward the metal powder disposed in the through hole of the circuit board, wherein the forming of the wiring portion includes: the metal powder irradiated with the laser beam is dissolved and the The steps of forming a connection pattern by fusion bonding the surface of a through hole of a circuit board, and forming a wiring part by forming a first part and a second part using the metal powder and a laser beam on the surfaces of the upper and lower pads. Can include.
발명의 실시 예에 따른 디스플레이 패널의 제조방법은, 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부 및 복수의 LED 칩을 갖는 디스플레이 패널에 있어서, 상기 지지부재의 상면의 에지 영역에 형성된 상부 패드 및 하면의 에지 영역에 형성된 하부 패드 중 적어도 하나에 연결되는 배선부를 형성하는 단계를 포함하며, 상기 배선부를 형성하는 단계는, 활성화된 금속재료와 가스를 레이저 빔에 의해 발생되는 플라즈마를 이용하여 배선할 수 있다.A method of manufacturing a display panel according to an embodiment of the present invention is a display panel having a transparent support member, a thin film transistor unit on an upper portion of the transparent support member, and a plurality of LED chips, the upper portion formed in the edge region of the upper surface of the support member. Forming a wiring portion connected to at least one of the pad and the lower pad formed in the edge region of the lower surface thereof, wherein the forming of the wiring portion includes an activated metal material and a gas using plasma generated by a laser beam. Can be wired.
발명에 의하면, 상기 배선부를 형성하는 단계는 한 번의 공정으로 형성되고 상부 패드와 하부 패드를 서로 연결시켜 줄 수 있다. 상기 배선부가 형성되면, 상기 배선부의 보호 및 산화 방지를 위해 페시베이션층을 형성하는 단계를 포함할 수 있다. 발명의 실시 예에 따른 디스플레이 패널 제조방법은, 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부 및 복수의 LED 칩을 갖는 디스플레이 패널에 있어서, 상기 지지부재의 상면 및 하면의 에지 영역 및 측면 중 적어도 하나에 개구부를 형성하는 단계; 및 상기 개구부에 배선부를 형성하여, 상기 지지부재의 상부 패드와 하부 패드를 연결하는 단계를 포함하며, 상기 배선부의 형성은 활성화된 가스와 전도성 금속분말을 레이저 빔에 의해 융착하는 과정을 통해 배선을 형성할 수 있다. According to the invention, the step of forming the wiring part may be formed in a single process, and the upper pad and the lower pad may be connected to each other. When the wiring portion is formed, it may include forming a passivation layer to protect the wiring portion and prevent oxidation. In the display panel manufacturing method according to an embodiment of the present invention, in a display panel having a transparent support member, a thin film transistor unit on an upper portion of the transparent support member, and a plurality of LED chips, edge regions and side surfaces of the upper and lower surfaces of the support member Forming an opening in at least one of the; And forming a wiring portion in the opening to connect an upper pad and a lower pad of the support member, wherein the wiring portion is formed by fusing the activated gas and the conductive metal powder with a laser beam. Can be formed.
상기 배선부는 3차원 또는 입체적인 배선으로 구현될 수 있다. 상기 배선부의 형성은 금속분말을 패널의 표면에 직접(Direct) 융착하는 과정을 포함할 수 있다. 발명의 실시 예는 전도성 또는 금속 분말을 글라스 또는 지지부재의 표면(상면, 측면 또는 하면) 또는 패드의 표면에 3차원 설계에 따라 다이렉트(Direct)로 레이저 빔을 이용하여 융착하여, 배선패턴으로 형성해 줄 수 있다. 또한 발명의 실시 예는 배선패턴을 형성하기 전에 지지부재의 표면에 드레인(Drain)부 또는 오목한 개구부를 1차의 레이저 빔으로 형성한 다음, 상기 드레인부 또는 개구부에 전도성 또는 금속 분말을 2차의 레이저 빔으로 3차원 설계에 따라 다이렉트(Direct) 융착하여, 배선패턴으로 형성해 줄 수 있다.The wiring unit may be implemented as a three-dimensional or three-dimensional wiring. The formation of the wiring part may include a process of directly fusion bonding the metal powder to the surface of the panel. In an embodiment of the present invention, conductive or metal powder is fused to the surface (top, side, or bottom) of a glass or support member or a surface of a pad by using a laser beam in a direct manner according to a three-dimensional design to form a wiring pattern. Can give. In addition, in an embodiment of the present invention, a drain portion or a concave opening is formed on the surface of the support member with a primary laser beam before forming the wiring pattern, and then conductive or metal powder is applied to the drain portion or opening. The laser beam can be directly fused according to a three-dimensional design to form a wiring pattern.
발명의 실시 예에 의하면, 상기 지지 부재 상에 복수의 디스플레이 패널을 단위 크기로 커팅하는 단계를 포함하며, 상기 커팅 단계는 저온진공챔버에서 활성화된 가스와 레이저 빔에 의해 발생되는 플라즈마를 이용하여 커팅할 수 있다. 발명의 실시 예에 의하면, 상기 배선영역 형성 단계는, 상기 지지부재의 상부 패드에서 하부 패드까지 관통되는 복수의 개구부를 형성하며, 상기 배선부 형성 단계는, 상기 지지부재의 상부 패드에서 하부 패드까지 관통되는 복수의 개구부에 활성화된 금속 분말을 출사하는 단계; 및 상기 개구부 상에 분포된 금속 분말을 향해 레이저 모듈로 레이저 빔을 조사하여 상기 금속 분말을 상기 지지부재의 표면에 융착시켜 배선부를 형성하는 단계를 포함할 수 있다. 발명의 실시 예에 의하면, 상기 배선 영역 형성 단계는, 상기 지지부재의 상부 패드 및 하부 패드 중 적어도 하나에 오목한 복수의 개구부를 형성하며, 상기 배선부 형성 단계는, 상기 개구부에 활성화된 금속 분말을 출사하는 단계; 및 상기 개구부 상에 분포된 금속 분말을 향해 레이저 빔을 조사하여 상기 금속 분말을 용해시켜 배선부를 형성하는 단계를 포함할 수 있다. 발명의 실시 예에 따른 디스플레이 패널은, 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부 및 복수의 LED 칩을 갖는 디스플레이 패널에 있어서, 상기 지지부재의 상면의 에지 영역에 형성된 상부 패드, 하면의 에지 영역에 형성된 하부 패드; 및 지지 부재의 표면(상면, 하면, 또는 측면) 중 적어도 하나에 형성된 복수의 개구부; 및 상기 개구부에 따라 형성되어 상기 상부 패드와 상기 하부 패드를 연결해 주는 배선부를 포함하며, 상기 배선부는 레이저 빔에 의해 용해된 금속이 상기 지지 부재의 표면에 융착될 수 있다.According to an embodiment of the present invention, it includes the step of cutting a plurality of display panels on the support member in unit size, wherein the cutting step is cut using plasma generated by a laser beam and a gas activated in a low temperature vacuum chamber. can do. According to an embodiment of the present invention, in the forming of the wiring region, a plurality of openings penetrating from the upper pad of the support member to the lower pad may be formed, and the forming of the wiring portion may include from the upper pad to the lower pad of the support member. Emitting the activated metal powder to the plurality of openings passing through; And forming a wiring part by irradiating a laser beam with a laser module toward the metal powder distributed on the opening to fuse the metal powder to the surface of the support member. According to an embodiment of the present invention, in the forming of the wiring region, a plurality of concave openings are formed in at least one of an upper pad and a lower pad of the support member, and the forming of the wiring portion comprises: forming activated metal powder in the opening. Exiting; And forming a wiring part by dissolving the metal powder by irradiating a laser beam toward the metal powder distributed on the opening. In the display panel according to an embodiment of the present invention, in the display panel having a transparent support member, a thin film transistor unit on an upper portion of the transparent support member, and a plurality of LED chips, an upper pad formed on an edge region of an upper surface of the support member, and a lower surface thereof. A lower pad formed in the edge region of the; And a plurality of openings formed in at least one of the surfaces (upper, lower, or side surfaces) of the support member. And a wiring part formed along the opening to connect the upper pad and the lower pad, wherein the metal dissolved by a laser beam may be fused to the surface of the support member.
발명의 실시 예에 의하면, 상기 배선부는 상기 상부 패드와 상기 하부 패드의 재질과 다른 금속으로 형성되며, 상기 배선부의 폭은 상기 상부 패드의 폭보다 좁을 수 있다. 발명의 실시 예에 의하면, 상기 개구부는 상기 상부 패드 또는 하부 패드가 부분적으로 에칭된 영역, 상기 상부 및 하부 패드를 통해 상기 지지부재의 표면 내부에 오목한 영역을 포함할 수 있다. 발명의 실시 예에 따른 디스플레이 패널의 제조방법은, 평면이나 입체형상(3D)의 지지부재의 표면, 또는 오목하거나 관통 처리된 지지부재의 개구부에 활성화된 금속분말을 입체적으로 융착하여 배선할 수 있다. 상기 배선이 형성되면, 상기 배선의 보호 및 산화 방지를 위해 페시베이션층을 형성하는 단계를 포함할 수 있다.According to an embodiment of the present invention, the wiring portion may be formed of a metal different from the material of the upper pad and the lower pad, and the width of the wiring portion may be narrower than that of the upper pad. According to an embodiment of the present invention, the opening may include a region in which the upper or lower pad is partially etched, and a concave region inside the surface of the support member through the upper and lower pads. In the method of manufacturing a display panel according to an embodiment of the present invention, activated metal powder may be three-dimensionally fused to the surface of a support member having a planar or three-dimensional shape (3D), or to an opening of a support member that has been concave or penetrating for wiring . When the wiring is formed, it may include forming a passivation layer to protect the wiring and prevent oxidation.
발명의 실시 예에서 발광다이오드 칩의 전극과 회로기판의 패드가 금속 접합함으로써, 회로기판 상에 배치된 ITO 층과 이방성 도전막을 제거할 수 있는 기술적 효과가 있다. 또한 ITO층과 이방성 도전막을 제거해 줌으로써, 발광다이오드 칩의 수리 또는 교체가 용이한 기술적 효과가 있다. In an embodiment of the present invention, there is a technical effect of removing the ITO layer and the anisotropic conductive film disposed on the circuit board by metal bonding between the electrode of the LED chip and the pad of the circuit board. In addition, by removing the ITO layer and the anisotropic conductive film, there is a technical effect that it is easy to repair or replace a light emitting diode chip.
발명의 실시 예에서 발광다이오드 칩의 전극과 회로기판의 패드가 금속 접합함으로써, 발광 다이오드 칩이 탑재된 패드에서의 면 저항은 낮추고 발열 문제는 줄여줄 수 있고, 발광 다이오드 칩의 전극과 회로 기판의 패드 간의 전기적인 효율은 개선될 수 있는 기술적 효과가 있다. In an embodiment of the present invention, since the electrode of the LED chip and the pad of the circuit board are metal-bonded, the surface resistance of the pad on which the LED chip is mounted can be reduced and the heat generation problem can be reduced. The electrical efficiency between the pads has a technical effect that can be improved.
발명의 실시 예에서 발광다이오드 칩의 전극과 회로기판의 패드가 금속 접합함으로써, 발광 다이오드 칩의 전극과 회로 기판의 패드를 범프(Bump) 없이 솔더 접합으로 연결시켜 줄 수 있는 기술적 효과가 있다. In an embodiment of the present invention, since the electrode of the LED chip and the pad of the circuit board are metal-bonded, there is a technical effect of connecting the electrode of the LED chip and the pad of the circuit board by solder bonding without bumps.
발명의 실시 예는 복수의 발광다이오드 칩의 전극들에 접합층을 미리 스템핑 공정을 통해 부착 또는 융착한 후 회로기판에 접합시켜 줄 수 있다. 이에 따라, 디스플레이 패널의 제조 공정이 간단해질 수 있으며, 접합층의 두께를 균일하게 제공할 수 있는 기술적 효과가 있다. 발명의 실시 예는 스템핑 공정을 통해 발광다이오드 칩의 전극들에 접합층을 부착해 줌으로써, 회로기판 상에서의 접합 공정이 제거되는 기술적 효과가 있다. 발명의 실시 예는 탄성을 갖는 도전성 캐리어를 통해 접합층이 형성된 복수의 발광다이오드 칩들을 회로기판에 접합시켜 줄 수 있다. 이에 따라 발광다이오드 칩들을 보호할 수 있는 기술적 효과가 있다. 발명의 실시 예는 복수의 발광다이오드 칩들을 블록별 또는 컬러별로 회로기판에 접합시켜 줄 수 있는 기술적 효과가 있다. 발명의 실시 예는 회로기판에 접합된 복수의 발광다이오드 칩들 중 에러있는 칩을 선택하여 교체할 수 있는 기술적 효과가 있다. 발명의 실시 예는 복수의 발광다이오드 칩을 갖는 광원 모듈 또는 디스플레이 패널의 공정 수율이 개선될 수 있는 기술적 효과가 있다. According to an exemplary embodiment of the present invention, a bonding layer may be previously attached or fused to electrodes of a plurality of light emitting diode chips through a stamping process and then bonded to a circuit board. Accordingly, the manufacturing process of the display panel can be simplified, and there is a technical effect of uniformly providing the thickness of the bonding layer. An embodiment of the present invention has a technical effect that the bonding process on the circuit board is eliminated by attaching the bonding layer to the electrodes of the LED chip through a stamping process. According to an exemplary embodiment of the present invention, a plurality of LED chips having a bonding layer formed thereon may be bonded to a circuit board through an elastic conductive carrier. Accordingly, there is a technical effect that can protect the LED chips. According to an embodiment of the present invention, there is a technical effect of bonding a plurality of LED chips to a circuit board for each block or color. According to an exemplary embodiment of the present invention, there is a technical effect of selecting and replacing an erroneous chip from among a plurality of LED chips bonded to a circuit board. According to an exemplary embodiment of the present invention, there is a technical effect that the process yield of a light source module or display panel having a plurality of LED chips can be improved.
발명의 실시 예는 레이저와 금속 또는 금속성 파우더를 이용하여 연결 패턴으로 웨이퍼 또는 회로기판의 상면 및 하면의 패드들을 서로 연결해 줄 수 있다. 이에 따라 연결 패턴의 폭을 최소화할 수 있다. 발명의 실시 예는 금속 또는 금속성 파우더를 레이저로 반응시켜 웨이퍼 또는 기판의 표면에 연결 패턴을 형성시켜 줌으로써, 패턴의 열 처리 공정은 줄일 수 있고, 표면의 배선 보다 선명하고 회로기판과의 접착성이 개선된 연결 패턴을 제공할 수 있다. 또한 연결 패턴의 제조 공정에 의해 추가적인 클리닝 공정이 필요하지 않을 수 있으며, 다양한 금속 원료를 사용할 수 있다. According to an embodiment of the present invention, a laser and a metal or metallic powder may be used to connect the upper and lower pads of a wafer or circuit board to each other in a connection pattern. Accordingly, the width of the connection pattern can be minimized. In an embodiment of the invention, by reacting a metal or metallic powder with a laser to form a connection pattern on the surface of a wafer or substrate, the heat treatment process of the pattern can be reduced, and the wiring on the surface is clearer and the adhesion to the circuit board is It can provide an improved connection pattern. In addition, an additional cleaning process may not be required due to the manufacturing process of the connection pattern, and various metal raw materials may be used.
또한 발명의 실시 예는 금속 또는 금속성 파우더를 캐리어 가스와 혼합시켜 제공해 줌으로써, 연결 패턴의 두께 조절과 공정 시간의 제어가 가능한 효과가 있다. 또한 발명의 실시 예는 연결 패턴의 미세 선폭의 공차 조절이 용이하고, 건조한(dry) 원료를 사용하므로, 공정을 단순화시켜 줄 수 있다. 또한 발명의 실시 예는 금속 파우더를 이용함으로써, 연결 패턴에 있는 산화막을 제거할 수 있으며 금속 순도를 향상시켜 줄 수 있다. 또한 금속 순도에 따른 면저항 수치를 개선시켜 줄 수 있으며, 연결 패턴의 형성시 파우더에 의한 분산 효과가 있으며, 금속 간의 결정화되는 것을 방지할 수 있다. 또한 발명의 실시 예는 기판이나 웨이퍼에 형성되는 배선인 연결 패턴을 투명하게 증착시켜 줄 수 있다. In addition, according to an embodiment of the present invention, by providing a metal or metallic powder mixed with a carrier gas, it is possible to control the thickness of the connection pattern and control the process time. In addition, according to the exemplary embodiment of the present invention, since it is easy to control the tolerance of the fine line width of the connection pattern and use dry raw materials, the process can be simplified. In addition, according to an embodiment of the present invention, by using the metal powder, the oxide layer in the connection pattern can be removed and the purity of the metal can be improved. In addition, it is possible to improve the sheet resistance value according to the purity of the metal, there is a dispersion effect by the powder when forming the connection pattern, it is possible to prevent crystallization between metals. In addition, according to an embodiment of the present invention, a connection pattern, which is a wiring formed on a substrate or a wafer, may be transparently deposited.
발명의 실시 예는 금속 또는 금속성 파우더를 이용하여 연결 패턴을 형성해 줌으로써, 공차가 개선된 패턴을 제공할 수 있다. 발명의 실시 예는 금속 또는 금속성 파우더를 레이저로 반응시켜 웨이퍼 또는 기판의 관통홀 내부 또는/및 기판 표면에 연결 패턴을 형성시켜 줌으로써, 열 처리 공정을 줄일 수 있고, 회로기판의 홀 내면과의 접착성이 개선될 수 있다. 또한 금속 또는 금속성 파우더를 다양한 금속 원료를 사용할 수 있다. According to an exemplary embodiment of the present invention, a pattern with improved tolerance may be provided by forming a connection pattern using metal or metallic powder. In an embodiment of the present invention, by reacting a metal or metallic powder with a laser to form a connection pattern in the through hole of the wafer or substrate or on the surface of the substrate, the heat treatment process can be reduced, and adhesion with the inner surface of the hole of the circuit board Sex can be improved. In addition, various metal raw materials may be used for metal or metallic powder.
발명의 실시 예는 저온진공에서 레이저 빔에 의해 발생된 플라즈마를 이용하여 기판을 단위 크기로 커팅하여, 패널의 커팅 부분에 대한 신뢰성을 개선시킬 수 있다. 또한 커팅에 따른 부품이나 패드에 전달되는 열 충격을 최소화할 수 있으며, 챔버링(chamfering)이 불필요하고 칩핑(chipping)이나 파티클(particle)의 우려를 줄일 수 있다. 발명의 실시 예는 레이저를 이용하여 패널의 배선형성 영역 또는 패턴형성 영역을 가공함으로써, 기판 상에서 용이하고 간단하게 작업할 수 있다. 발명의 실시 예는 저온진공에서 레이저 빔을 이용한 기판 커팅 공정 후 배선이나 패턴 형성 공정을 수행할 수 있어, 공정이 간단해질 수 있다. 발명의 실시 예는 레이저 빔과 전도성 분말을 이용하여 연결 패턴으로 웨이퍼 또는 회로기판의 상면 및 하면의 패드들을 서로 연결해 줄 수 있다. According to an exemplary embodiment of the present invention, by cutting a substrate into a unit size using plasma generated by a laser beam in a low-temperature vacuum, it is possible to improve the reliability of the cut portion of the panel. In addition, it is possible to minimize the thermal shock transmitted to the parts or pads caused by cutting, the chambering (chamfering) is unnecessary and it is possible to reduce the concern of chipping or particles. According to an exemplary embodiment of the present invention, by using a laser to process the wiring formation region or the pattern formation region of the panel, it is possible to work easily and simply on the substrate. According to an exemplary embodiment of the present invention, a wiring or pattern forming process may be performed after a substrate cutting process using a laser beam in a low-temperature vacuum, so that the process may be simplified. According to an embodiment of the present invention, pads on the upper and lower surfaces of a wafer or a circuit board may be connected to each other in a connection pattern using a laser beam and a conductive powder.
발명의 실시 예는 금속 분말 또는 전도성 분말을 이용하여 연결 패턴을 형성해 줌으로써, 공차가 개선된 패턴을 제공할 수 있다. 발명의 실시 예는 금속 또는 전도성 분말을 레이저로 반응시켜 웨이퍼 또는 기판의 측면 또는 관통홀 내부 또는/및 기판 표면에 패턴을 형성시켜 줌으로써, 열 처리 공정을 줄일 수 있다. 발명의 실시 예는 상온 대기압 환경에서 활성화시킨 나노 사이즈의 전도성 분말을 레이저 빔으로 기판 표면에 융착해 줌으로써, 고순도, 고밀착, 저 저항의 연결 배선으로 제공할 수 있다. 또한 배선 폭을 빔 스팟으로 조절할 수 있는 효과가 있다. 또한 발명의 실시 예는 금속 또는 전도성 분말을 레이저로 반응시켜 웨이퍼 또는 회로기판의 측면, 내면 또는 표면에 배선 패턴을 형성시켜 줌으로써, 다양한 금속 원료를 사용할 수 있다. 또한 발명의 실시 예는 연결 패턴의 공차 조절이 용이하고, 건조한(dry) 원료를 사용하므로, 공정을 단순화시켜 줄 수 있다. An embodiment of the invention may provide a pattern with improved tolerance by forming a connection pattern using metal powder or conductive powder. According to an exemplary embodiment of the present invention, a metal or conductive powder is reacted with a laser to form a pattern on the side of the wafer or substrate or inside the through hole or/and on the surface of the substrate, thereby reducing a heat treatment process. According to an embodiment of the present invention, a nano-sized conductive powder activated in a room temperature and atmospheric pressure environment is fused to the surface of a substrate with a laser beam, thereby providing a high-purity, high-contact, and low-resistance connection wiring. In addition, there is an effect that the wiring width can be adjusted as a beam spot. In addition, in an embodiment of the present invention, various metal raw materials may be used by reacting metal or conductive powder with a laser to form a wiring pattern on the side, inner surface, or surface of a wafer or circuit board. In addition, in the embodiment of the present invention, since it is easy to adjust the tolerance of the connection pattern and use a dry raw material, the process can be simplified.
발명의 실시 예는 복수의 발광다이오드 칩과 박막트랜지스터부를 갖는 기판 또는 웨이퍼에 상기와 같은 연결 패턴을 형성해 줌으로서, 디스플레이 패널의 신뢰성이 개선될 수 있다.According to an exemplary embodiment of the present invention, the reliability of the display panel may be improved by forming the above-described connection pattern on a substrate or wafer having a plurality of LED chips and a thin film transistor.
도 1은 발명의 제1실시 예에 따른 복수의 LED칩을 갖는 디스플레이 패널이 결합된 디스플레이 장치를 나타낸 도면이다.1 is a diagram illustrating a display device in which a display panel having a plurality of LED chips is combined according to a first embodiment of the present invention.
도 2는 발명의 제1실시 예에 따른 광원모듈의 일 예를 나타낸 정면도이다.2 is a front view showing an example of a light source module according to the first embodiment of the present invention.
도 3은 도 2의 광원모듈의 측 단면의 예를 나타낸 도면이다.3 is a view showing an example of a side cross-section of the light source module of FIG. 2.
도 4는 도 3에서 LED칩과 회로기판의 TFT의 예를 설명한 도면이다.4 is a view for explaining an example of a TFT of an LED chip and a circuit board in FIG. 3.
도 5는 도 2의 광원모듈의 회로기판의 배면 예를 나타낸 도면이다.5 is a view showing an example of a rear surface of the circuit board of the light source module of FIG. 2.
도 6은 도 2의 회로기판 상에 각 픽셀에 배열된 LED칩들의 예이다.6 is an example of LED chips arranged in each pixel on the circuit board of FIG. 2.
도 7은 도 2의 회로기판 상에 각 픽셀에 배열된 LED칩들의 다른 예이다.7 is another example of LED chips arranged in each pixel on the circuit board of FIG. 2.
도 8은 도 6 또는 도 7에서 LED칩의 전극과 회로기판의 패드의 상세 구성도이다.8 is a detailed configuration diagram of an electrode of an LED chip and a pad of a circuit board in FIG. 6 or 7.
도 9는 도 8에서 LED칩의 전극과 회로기판의 패드의 접합 예를 나타낸 도면이다.9 is a diagram illustrating an example of bonding an electrode of an LED chip and a pad of a circuit board in FIG. 8.
도 10은 도 8에서 회로기판의 패드의 금속층들의 다른 예이다.10 is another example of metal layers of a pad of a circuit board in FIG. 8.
도 11은 발명의 제1실시 예에 따른 복수의 LED칩이 회로기판에 탑재된 광원모듈의 일 예이다.11 is an example of a light source module in which a plurality of LED chips according to the first embodiment of the present invention are mounted on a circuit board.
도 12는 도 11의 각 픽셀에 LED칩의 다른 예이다.12 is another example of an LED chip in each pixel of FIG. 11.
도 13은 도 12의 LED칩들이 회로기판에 탑재된 예를 나타낸 도면이다.13 is a diagram illustrating an example in which the LED chips of FIG. 12 are mounted on a circuit board.
도 14 및 도 15는 발명의 제1실시 예에 따른 디스플레이 패널의 각 픽셀의 LED칩들의 다른 예를 나타낸 도면이다.14 and 15 are views showing another example of LED chips of each pixel of the display panel according to the first embodiment of the present invention.
도 16은 기존의 회로기판의 패드에서의 ITO 층이 변색되거나 박리되는 예를 나타낸 도면이다.16 is a diagram illustrating an example in which an ITO layer is discolored or peeled off a pad of a conventional circuit board.
도 17 내지 도 20은 발명의 제2실시 예에 따른 복수의 LED칩을 도전성 캐리어에 픽업하는 과정을 설명한 도면이다. 17 to 20 are views illustrating a process of picking up a plurality of LED chips into a conductive carrier according to a second embodiment of the present invention.
도 21은 발명의 제2실시 예에 따른 보조기판 상에 접합층이 코팅되는 과정을 나타낸 도면이다.21 is a view showing a process of coating a bonding layer on an auxiliary substrate according to a second embodiment of the present invention.
도 22 내지 도 24는 발명의 제2실시 예에 따른 복수의 LED칩을 회로기판 상에 접합시키는 공정을 설명한 예이다.22 to 24 are examples illustrating a process of bonding a plurality of LED chips on a circuit board according to a second embodiment of the present invention.
도 25 및 도 26은 발명의 제2실시 예에 따른 각 LED칩의 전극에 접합층을 나타낸 평면도 및 측 단면도이다.25 and 26 are plan and side cross-sectional views illustrating a bonding layer on an electrode of each LED chip according to a second embodiment of the present invention.
도 27은 발명의 제2실시 예에 따른 도전성 캐리어의 상세 구성도로서, 도전성 캐리어에 픽업된 LED칩들을 회로기판에 접합시킨 예를 나타낸 도면이다.27 is a detailed configuration diagram of a conductive carrier according to a second embodiment of the present invention, illustrating an example in which LED chips picked up in the conductive carrier are bonded to a circuit board.
도 28의 (A)(B)는 비교 예의 정전척의 픽업 과정을 설명하기 위한 도면이다.28A and 28B are diagrams for explaining a pickup process of the electrostatic chuck of a comparative example.
도 29는 발명의 제2실시 예의 디스플레이 패널에서 LED칩과 회로기판의 TFT의 예를 설명한 도면이다.29 is a diagram illustrating an example of an LED chip and a TFT of a circuit board in a display panel according to a second embodiment of the present invention.
도 30은 발명의 제2실시 예의 디스플레이 패널에서 LED칩의 전극과 회로기판의 패드의 상세 구성도이다.30 is a detailed configuration diagram of electrodes of an LED chip and pads of a circuit board in a display panel according to a second embodiment of the present invention.
도 31은 도 30에서 LED칩의 전극과 회로기판의 패드의 접합 예를 나타낸 도면이다.31 is a diagram illustrating an example of bonding an electrode of an LED chip and a pad of a circuit board in FIG. 30.
도 32는 도 30에서 회로기판의 패드의 금속층들의 다른 예이다.32 is another example of metal layers of a pad of the circuit board in FIG. 30.
도 33 및 34는 발명의 제2실시 예에 따른 복수의 LED칩 중 에러 칩들을 분리한 고정을 나타낸 예이다. 33 and 34 are examples showing an example of separating and fixing error chips among a plurality of LED chips according to the second embodiment of the present invention.
도 35는 발명의 제3실시 예에 따른 디스플레이 패널의 측 단면의 예를 나타낸 도면이다.35 is a diagram illustrating an example of a side cross-section of a display panel according to a third embodiment of the present invention.
도 36은 도 35의 디스플레이 패널을 커팅하기 전의 일부 평면도의 일 예이다.36 is an example of a partial plan view of the display panel of FIG. 35 before cutting.
도 37은 도 35의 디스플레이 패널의 LED 칩들과 상부 패드의 예를 나타낸 도면이다.37 is a diagram illustrating an example of LED chips and an upper pad of the display panel of FIG. 35.
도 38의 (A)(B)은 도 37의 디스플레이 패널의 상부 패드와 연결 패턴 및 그 측 단면도의 예이다.38A and 38B are examples of upper pads and connection patterns of the display panel of FIG. 37 and a cross-sectional side view thereof.
도 39의 (A)(B)(C)는 발명의 제3실시 예에 따른 웨이퍼 또는 회로기판의 연결패턴의 형성 과정을 설명한 도면이다.39A, 39B, and 39C are views illustrating a process of forming a connection pattern of a wafer or circuit board according to a third embodiment of the present invention.
도 40은 도 37 및 도 39에서 회로기판의 에지 부분에 연결패턴 상에 절연층을 형성한 예를 나타낸 도면이다.40 is a diagram illustrating an example in which an insulating layer is formed on a connection pattern on an edge portion of a circuit board in FIGS. 37 and 39.
도 41의 (A)(B)는 발명의 제3실시 예에 따른 웨이퍼 또는 회로기판의 연결패턴의 제1변형 예를 나타낸 측 단면도 및 평면도이다.41A and 41B are side cross-sectional and plan views illustrating a first modified example of a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
도 42는 발명의 제3실시 예에 따른 웨이퍼 또는 회로기판의 연결패턴의 제2변형 예를 나타낸 측 단면도 및 평면도이다.42 is a side cross-sectional view and a plan view showing a second modified example of a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
도 43의 (A)(B)는 발명의 제3실시 예에 따른 웨이퍼 또는 회로기판의 연결패턴의 제3변형 예를 나타낸 평면도 및 측 단면도이다.43A and 43B are plan and side cross-sectional views illustrating a third modified example of a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
도 44는 발명의 제3실시 예에 따른 웨이퍼 또는 회로기판의 연결패턴의 제4변형 예를 나타낸 평면도이다.44 is a plan view showing a fourth modified example of a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
도 45는 발명의 제3실시 예에 따른 웨이퍼 또는 회로기판의 연결패턴의 제5변형 예를 나타낸 평면도이다.45 is a plan view showing a fifth modified example of a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
도 46은 발명의 제3실시 예에 따른 웨이퍼 또는 회로기판의 표면에 연결 패턴을 형성하는 과정을 설명한 도면이다.46 is a view for explaining a process of forming a connection pattern on the surface of a wafer or circuit board according to a third embodiment of the present invention.
도 47은 발명의 제3실시 예에 따른 웨이퍼 또는 회로기판의 표면에 연결 패턴의 형성할 때, 금속 파우더를 분사하는 과정을 설명한 도면이다.47 is a view for explaining a process of spraying metal powder when forming a connection pattern on the surface of a wafer or circuit board according to a third embodiment of the present invention.
도 48은 발명의 제3실시 예에 따른 웨이퍼 또는 회로기판의 연결 패턴의 형성 과정을 설명한 도면이다. 48 is a diagram illustrating a process of forming a connection pattern of a wafer or a circuit board according to a third embodiment of the present invention.
도 49는 발명의 제3실시 예에서 마이크로 웨이브의 활성화를 통한 순수 그래핀 추출 형태를 보여준 도면이다.49 is a view showing a form of pure graphene extraction through microwave activation in a third embodiment of the present invention.
도 50은 발명의 제4실시 예에 따른 디스플레이 패널의 측 단면의 예를 나타낸 도면이다.50 is a diagram illustrating an example of a side cross-section of a display panel according to a fourth embodiment of the present invention.
도 51은 도 50의 디스플레이 패널을 일부 평면도의 일 예이다.51 is an example of a partial plan view of the display panel of FIG. 50.
도 52는 도 51의 회로기판에 있어서, 배선부의 예를 나타낸 측 단면도이다.52 is a side cross-sectional view showing an example of a wiring portion in the circuit board of FIG. 51;
도 53은 도 52의 배선부의 형성 과정의 예를 나타낸 도면이다.53 is a diagram illustrating an example of a process of forming a wiring part of FIG. 52.
도 54는 도 52의 배선부의 제1변형 예이다.54 is a first modified example of the wiring portion of FIG. 52.
도 55는 도 52의 배선부의 형성 과정에서 파우더 공급 및 레이저 빔의 조사되는 과정을 설명하기 위한 도면이다.FIG. 55 is a diagram for describing a process of supplying powder and irradiating a laser beam in the process of forming the wiring part of FIG. 52.
도 56은 발명의 제4실시 예에 따른 웨이퍼 또는 회로기판의 연결 패턴의 형성 과정을 설명한 도면이다. 56 is a diagram illustrating a process of forming a connection pattern of a wafer or a circuit board according to a fourth embodiment of the present invention.
도 57 및 도 58은 발명의 제5실시 예에 따른 복수의 LED칩을 갖는 디스플레이 패널의 커팅 예를 나타낸 도면이다.57 and 58 are views showing an example of cutting a display panel having a plurality of LED chips according to a fifth embodiment of the present invention.
도 59의 (A)-(C)는 발명의 제5실시 예에서 회로기판 또는 지지부재의 상면 또는 하면에 패턴을 형성하는 과정을 나타낸 제1예이다.59A to 59C are a first example showing a process of forming a pattern on an upper or lower surface of a circuit board or a support member in the fifth embodiment of the present invention.
도 60의 (A)-(C)는 발명의 제5실시 예에서 회로기판 또는 지지부재의 상면 또는 하면에 패턴을 형성하는 과정을 나타낸 제2예이다.60A to 60C are a second example showing a process of forming a pattern on the upper or lower surface of a circuit board or a support member in the fifth embodiment of the present invention.
도 61의 (A)-(D)는 발명의 제5실시 예에서 회로기판 또는 지지부재의 상면 또는 하면에 패턴을 형성하는 과정을 나타낸 제3예이다.61A to 61D are a third example showing a process of forming a pattern on an upper or lower surface of a circuit board or a support member in the fifth embodiment of the present invention.
도 62의 (A)-(D)는 발명의 제5실시 예의 회로기판 또는 지지부재에 배선부를 형성하는 과정을 나타낸 평면도 상에서 나타낸 다른 예이다.62A to 62D are other examples shown on a plan view showing a process of forming a wiring part on a circuit board or a support member according to a fifth embodiment of the present invention.
도 63의 (A)-(D)는 도 62의 배선부를 형성하는 과정을 나타낸 사시도를 나타낸 도면이다.63A to 63D are perspective views illustrating a process of forming the wiring part of FIG. 62.
도 64의 (A)(B)는 도 62의 배선부를 형성하는 다른 예이다.64A and 64B are another example of forming the wiring portion of FIG. 62.
도 65의 (A)-(D)는 발명의 제5실시 예에서 기판에 패턴을 형성하는 제4예를 나타낸 도면이다.65A to 65D are views showing a fourth example of forming a pattern on a substrate in the fifth embodiment of the present invention.
도 66의 (A)(B)은 발명의 제5실시 예에 따른 디스플레이 패널의 측 단면도 및 이들의 배열 형태를 나타낸 도면이다.(A) (B) of FIG. 66 is a side cross-sectional view of a display panel according to a fifth embodiment of the present invention and an arrangement thereof.
도 67의 (A)(B)은 발명의 제5실시 예에서 비교 예에 따른 디스플레이 패널의 측 단면도 및 이들의 배열 형태를 나타낸 도면이다.67A and 67B are side cross-sectional views of a display panel according to a comparative example and an arrangement thereof in the fifth embodiment of the present invention.
도 68은 발명의 제5실시 예에서 회로기판 또는 지지부재의 경사진 표면에 패턴을 형성하는 예를 나타낸 단면도이다.68 is a cross-sectional view showing an example of forming a pattern on an inclined surface of a circuit board or a support member in the fifth embodiment of the present invention.
도 69는 발명의 제5실시 예에서 회로기판 또는 지지부재의 곡면을 통해 패턴을 형성하는 예를 나타낸 단면도이다.69 is a cross-sectional view illustrating an example of forming a pattern through a curved surface of a circuit board or a support member in the fifth embodiment of the present invention.
도 70은 발명의 제5실시 예에서 회로기판 또는 지지부재의 경사진 상면 및 하면을 통해 관통된 배선의 예를 나타낸 단면도이다.FIG. 70 is a cross-sectional view showing an example of wiring through the inclined upper and lower surfaces of a circuit board or a support member in the fifth embodiment of the present invention.
도 71은 발명의 제5실시 예에서 기판의 커팅과 패턴 형성 과정을 나타낸 도면이다.71 is a diagram illustrating a process of cutting a substrate and forming a pattern according to the fifth embodiment of the present invention.
도 72는 도 71에서 기판의 배선 형성 영역을 설명하는 시스템의 도면이다.FIG. 72 is a diagram of a system for explaining a wiring formation region of a substrate in FIG. 71;
도 73는 도 71에서 기판의 패턴을 형성하는 시스템의 도면이다.73 is a diagram of a system for forming a pattern of a substrate in FIG. 71;
도 74는 발명의 제5실시 예에서 기판의 패턴 형성 과정을 설명하기 위한 도면이다.74 is a diagram for describing a process of forming a pattern of a substrate in a fifth embodiment of the present invention.
도 75 내지 도 77은 발명의 제5실시 예에서 비교 예의 회로기판들의 커팅에 따른 HAZ(Heat affected zone) 영역과 이로 인한 금속배선 버닝(metal pattern burning) 영역을 나타낸 도면이다. 75 to 77 are diagrams illustrating a heat affected zone (HAZ) area and a metal pattern burning area according to cutting of circuit boards of a comparative example in the fifth embodiment of the present invention.
도 78 및 도 79는 발명의 제5실시 예에서 비교 예의 회로기판 또는 지지부재에서 레이저 커팅에 따른 커팅 라인 주변의 버닝 영역을 나타낸 도면이다.78 and 79 are views illustrating a burning area around a cutting line according to laser cutting in the circuit board or support member of the comparative example in the fifth embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms. It is provided to completely inform the scope of the invention to those who have it, and the invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, and the present invention is not limited to the illustrated matters. The same reference numerals refer to the same components throughout the specification. In addition, in describing the present invention, when it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When'include','have','consists of' and the like mentioned in the present specification are used, other parts may be added unless'only' is used. In the case of expressing the constituent elements in the singular, it includes the case of including the plural unless specifically stated otherwise. In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description. In the case of a description of the positional relationship, for example, if the positional relationship of two parts is described as'upper','upper of','lower of','next to','right' Or, unless'direct' is used, one or more other parts may be located between the two parts.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다. 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.In the case of a description of a temporal relationship, for example, when a temporal predecessor relationship is described as'after','following','after','before', etc.,'right' or'direct' It may also include cases that are not continuous unless this is used. First, second, etc. are used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be a second component within the technical idea of the present invention.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다. 이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.Each of the features of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments can be implemented independently of each other or can be implemented together in a related relationship. May be. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
<제1실시 예><First embodiment>
도 1은 발명의 제1실시 예에 따른 복수의 LED칩을 갖는 디스플레이 패널이 결합된 디스플레이 장치를 나타낸 도면이며, 도 2는 발명의 제1실시 예에 따른 광원모듈의 일 예를 나타낸 정면도이고, 도 3은 도 2의 광원모듈의 측 단면의 예를 나타낸 도면이며, 도 4는 도 3에서 LED칩과 회로기판의 TFT의 예를 설명한 도면이고, 도 5는 도 2의 광원모듈의 회로기판의 배면 예를 나타낸 도면이며, 도 6은 도 2의 회로기판 상에 각 픽셀에 배열된 LED칩들의 예이고, 도 7은 도 2의 회로기판 상에 각 픽셀에 배열된 LED칩들의 다른 예이며, 도 8은 도 6 또는 도 7에서 LED칩의 전극과 회로기판의 패드의 상세 구성도이고, 도 9는 도 8에서 LED칩의 전극과 회로기판의 패드의 접합 예를 나타낸 도면이다.1 is a view showing a display device in which a display panel having a plurality of LED chips according to a first embodiment of the invention is combined, and FIG. 2 is a front view showing an example of a light source module according to the first embodiment of the invention, 3 is a view showing an example of a side cross-section of the light source module of FIG. 2, FIG. 4 is a view illustrating an example of the LED chip and the TFT of the circuit board in FIG. 3, and FIG. 5 is It is a diagram showing a rear example, FIG. 6 is an example of LED chips arranged in each pixel on the circuit board of FIG. 2, and FIG. 7 is another example of LED chips arranged in each pixel on the circuit board of FIG. 2, 8 is a detailed configuration diagram of an electrode of an LED chip and a pad of a circuit board in FIG. 6 or 7, and FIG. 9 is a view showing an example of bonding an electrode of an LED chip and a pad of a circuit board in FIG. 8.
도 1 내지 도 3을 참조하면, 디스플레이 장치는 하나 또는 복수의 디스플레이 패널(11,12,13,14)을 포함할 수 있다. 상기 디스플레이 패널(11,12,13,14)은 동일 평면 상에 배열될 수 있으며, 상기 패널(11,12,13,14)들 중 적어도 하나는 다른 평면 상에 배치되거나 틸트될 수 있다. 상기 디스플레이 패널(11,12,13,14)은 복수의 LED칩(2A,2B,2C)을 갖는 단위 픽셀들이 매트릭스 형태로 배열될 수 있다. 상기 단위 픽셀들의 각 서브 픽셀은 LED칩(2A,2B,2C)이 각각 배치될 수 있다. 상기 단위 픽셀은 서로 다른 컬러 예컨대, 적어도 삼색 컬러를 발광하는 LED칩(2A,2B,2C)들로 구현되거나, 서로 동일한 컬러를 발광하는 LED칩과 형광체층의 조합으로 구현될 수 있다. 상기 단위 픽셀은 적색, 녹색 및 청색의 광을 발광할 수 있으며, 예컨대 LED칩(2A,2B,2C)들은 적색(R), 녹색(G) 및 청색(B)의 LED칩을 포함할 수 있다. 상기 각 디스플레이 패널(11,12,13,14)의 사이즈(X3×Y3)는 손목시계, 휴대폰 단말기, 혹은 타일링 방식의 모니터나 TV, 혹은 대형 TV, 광고판의 단일패널 등 다양한 응용분야에 맞는 사이즈로 구현될 수 있다. 예를 들어, 상기 각 디스플레이 패널(11,12,13,14)의 사이즈(X3×Y3)는 2inch 이상일 수 있으나 이에 한정되는 것은 아니다. 상기 LED칩(2A,2B,2C)은 서브 픽셀을 위해 마이크로 사이즈를 갖는 칩이며, 예컨대, 한 변의 길이는 1㎛ 내지 100㎛ 또는 1㎛ 내지 50㎛의 범위일 수 있다. 상기 LED칩(2A,2B,2C)의 사이즈는 LED칩의 미세제조 기술에 따라 한 변의 길이가 미세크기(≤1㎛, 10㎛ 등)의 범위일 수도 있다. 예를 들어, 상기 LED칩(2A,2B,2C)의 사이즈는 1㎛ 내지 50㎛ × 1㎛ 내지 50㎛의 범위일 수 있으나 이에 한정되는 것은 아니다.1 to 3, the display device may include one or more display panels 11, 12, 13, and 14. The display panels 11, 12, 13 and 14 may be arranged on the same plane, and at least one of the panels 11, 12, 13, and 14 may be arranged or tilted on another plane. In the display panels 11, 12, 13, and 14, unit pixels having a plurality of LED chips 2A, 2B, 2C may be arranged in a matrix form. Each of the sub-pixels of the unit pixels may include LED chips 2A, 2B, and 2C, respectively. The unit pixel may be implemented with LED chips 2A, 2B, and 2C emitting different colors, for example, at least three colors, or a combination of an LED chip emitting the same color and a phosphor layer. The unit pixel may emit red, green, and blue light, for example, the LED chips 2A, 2B, and 2C may include red (R), green (G), and blue (B) LED chips. . The size (X3×Y3) of each of the display panels 11, 12, 13, 14 is a size suitable for various applications such as a wrist watch, a mobile phone terminal, or a tiling type monitor or TV, or a large TV, a single panel of an advertisement board. Can be implemented as For example, the size (X3×Y3) of each of the display panels 11, 12, 13, and 14 may be 2 inches or more, but is not limited thereto. The LED chips 2A, 2B, 2C are chips having a micro size for sub-pixels, and for example, the length of one side may be in the range of 1 μm to 100 μm or 1 μm to 50 μm. The size of the LED chips 2A, 2B, 2C may be in the range of a side having a fine size (≦1 μm, 10 μm, etc.) according to the microfabrication technology of the LED chip. For example, the size of the LED chips 2A, 2B, 2C may range from 1 μm to 50 μm × 1 μm to 50 μm, but is not limited thereto.
상기 디스플레이 패널(11,12,13,14)들이 결합되는 경계 부분은 외부에서 구분되지 않도록 밀착 결합될 수 있다. 즉, 디스플레이 패널(2A,2B,2C)들은 경계 부분에서의 암선이 발생되지 않는 배치 구조 또는 결합 구조를 가질 수 있다. 상기 디스플레이 패널(11,12,13,14)들을 갖는 디스플레이 장치의 사이즈는 상기 디스플레이 패널(11,12,13,14)의 결합 개수와 각 패널의 사이즈에 따라 달라질 수 있다. 또한 디스플레이 장치에서 각 패널들은 결합, 분리 또는 제거가 가능한 구조이다.The boundary portions to which the display panels 11, 12, 13, and 14 are coupled may be closely coupled so that they are not distinguished from the outside. That is, the display panels 2A, 2B, and 2C may have an arrangement structure or a combination structure in which dark lines do not occur at the boundary. The size of the display device including the display panels 11, 12, 13, and 14 may vary depending on the number of combinations of the display panels 11, 12, 13, and 14 and the size of each panel. In addition, in the display device, each panel can be combined, separated or removed.
도 2 및 도 3과 같이, 디스플레이 패널의 회로기판(20)은 복수의 LED칩(2A,2B,2C)을 구동할 수 있는 TFT 어레이 기판을 사용하게 된다. 즉, 회로기판(20)은 복수의 LED칩(2A,2B,2C)을 구동하기 위한 박막트랜지스터(TFT)부(50)와 각종 배선들이 형성되어 있으며, 상기 박막트랜지스터가 턴온되면, 배선을 통해 외부로부터 입력된 구동신호가 LED칩(2A,2B,2C)에 인가되고 각 LED칩이 발광하게 되어 화상을 구현하게 된다. 상기 회로기판(20)은 각 픽셀 영역(2)에 배치된 서브 픽셀 예컨대, LED칩(2A,2B,2C)들이 각각 독립적으로 구동되도록 구성된 회로 예컨대, 박막 트랜지스터를 포함할 수 있다.2 and 3, the circuit board 20 of the display panel uses a TFT array board capable of driving a plurality of LED chips 2A, 2B, and 2C. That is, the circuit board 20 is formed with a thin film transistor (TFT) unit 50 for driving a plurality of LED chips (2A, 2B, 2C) and various wires. When the thin film transistor is turned on, The driving signal input from the outside is applied to the LED chips 2A, 2B, and 2C, and each LED chip emits light to realize an image. The circuit board 20 may include a circuit, such as a thin film transistor, configured to independently drive subpixels, such as LED chips 2A, 2B, and 2C, disposed in each pixel region 2.
상기 회로기판(20)의 각각의 픽셀 영역(2)은 적색, 녹색 및 청색의 단색 광을 발광하는 적어도 3개의 LED칩(2A,2B,2C)들이 배열되며, 외부로부터 인가되는 신호에 의해 LED칩으로부터 적색, 녹색 및 청색 컬러의 광이 발광되어 화상을 표시할 수 있게 된다. 복수의 LED칩(2A,2B,2C)은 회로기판(20)의 TFT 어레이 공정과는 별도의 공정으로 탑재될 수 있다. 즉, 회로기판(20) 상에 배치되는 박막트랜지스터와 각종 배선은 포토 공정에 의해 형성되지만, LED칩(2A,2B,2C)들은 별도의 본딩 공정이나 리플로우 공정을 통해 탑재될 수 있다. Each pixel area 2 of the circuit board 20 includes at least three LED chips 2A, 2B, and 2C that emit red, green, and blue monochromatic light, and LEDs are provided by a signal applied from the outside. Red, green, and blue colored light is emitted from the chip to display an image. The plurality of LED chips 2A, 2B, 2C may be mounted in a process separate from the TFT array process of the circuit board 20. That is, the thin film transistor and various wirings disposed on the circuit board 20 are formed by a photo process, but the LED chips 2A, 2B, and 2C may be mounted through a separate bonding process or a reflow process.
여기서, 박막트랜지스터를 갖는 회로기판(20)과 상기 회로기판(20) 상에 배치된 복수의 LED칩(2A,2B,2C)의 구성은 광원 모듈로 정의될 수 있다. 상기 회로기판(20)은 상기 LED칩(2A,2B,2C)과 연결되는 박막트랜지스터부(50)를 포함할 수 있다. 상기 회로기판(20)은 유리와 같은 투명한 지지부재(1)로 형성될 수 있으며, 상기 박막트랜지스터부(50)는 상기 지지부재(1)의 전면에 배치될 수 있다. 상기 LED칩(2A,2B,2C)은 광을 발생하는 발광 구조물(도 8의 102-104), 및 제1 및 제2전극(K1,K2)을 포함할 수 있다. Here, the configuration of the circuit board 20 having the thin film transistor and the plurality of LED chips 2A, 2B and 2C disposed on the circuit board 20 may be defined as a light source module. The circuit board 20 may include a thin film transistor unit 50 connected to the LED chips 2A, 2B, and 2C. The circuit board 20 may be formed of a transparent support member 1 such as glass, and the thin film transistor part 50 may be disposed on the front surface of the support member 1. The LED chips 2A, 2B, 2C may include a light emitting structure (102-104 of FIG. 8) that generates light, and first and second electrodes K1 and K2.
도 4와 같이, 상기 LED칩(2A,2B,2C)이 배치된 회로 기판(20)의 상부에는 투광성 커버(7)가 배치될 수 있으며, 상기 투광성 커버(7)는 상기 LED칩(2A,2B,2C)으로부터 방출된 광이 방출될 수 있다. 상기 투과성 커버(7)는 글라스 재질 또는 연성 혹은 강성의 플라스틱 재질일 수 있으며, 보호층 또는 보호 커버일 수 있다. 상기 LED칩(2A,2B,2C)과 상기 투광성 커버(7) 사이에는 투명한 층(7A)이 배치될 수 있으며, 상기 투명한 층(7A)은 실리콘 또는 에폭시와 같은 투명한 수지 재질이 배치되거나, 에어 갭일 수 있다.As shown in FIG. 4, a light-transmitting cover 7 may be disposed on the circuit board 20 on which the LED chips 2A, 2B, 2C are disposed, and the light-transmitting cover 7 includes the LED chip 2A, The light emitted from 2B, 2C) can be emitted. The transparent cover 7 may be made of a glass material or a soft or rigid plastic material, and may be a protective layer or a protective cover. A transparent layer 7A may be disposed between the LED chips 2A, 2B, 2C and the translucent cover 7, and the transparent layer 7A may be formed of a transparent resin material such as silicone or epoxy, or It can be a gap.
상기 회로 기판(20)에서 상기 박막트랜지스터부(50)는 게이트 전극(51), 반도체층(53), 소스 전극(55) 및 드레인 전극(57)으로 구성된다. 회로기판(20) 상에 게이트 전극(51)이 형성되고, 게이트 절연층(49)이 회로기판(110)의 전체 영역에 걸쳐 형성되어 게이트 전극(51)을 덮고, 반도체층(53)이 게이트 절연층(49) 위에 형성되며, 소스 전극(55) 및 드레인 전극(57)이 반도체층(53) 위에 형성된다. In the circuit board 20, the thin film transistor unit 50 includes a gate electrode 51, a semiconductor layer 53, a source electrode 55, and a drain electrode 57. The gate electrode 51 is formed on the circuit board 20, the gate insulating layer 49 is formed over the entire area of the circuit board 110 to cover the gate electrode 51, and the semiconductor layer 53 is a gate It is formed on the insulating layer 49, and the source electrode 55 and the drain electrode 57 are formed on the semiconductor layer 53.
상기 게이트 전극(51)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 게이트 절연층(49)은 SiOx 또는 SiNx와 같은 무기 절연물질로 이루어진 단일층 또는 SiOx 및 SiNx으로 이루어진 복수의 층으로 이루어질 수 있다. 반도체층(53)은 비정질 실리콘과 같은 비정질 반도체로 구성될 수도 있고, IGZO(Indium Gallium Zinc Oxide), TiO2, ZnO, WO 3, SnO 2와 같은 산화물 반도체로 구성될 수 있다. 산화물 반도체로 반도체층(53)을 형성하는 경우, 박막트랜지스터(TFT)의 크기를 감소시킬 수 있고 구동 전력을 감소시킬 수 있고 전기 이동도를 향상시킬 수 있게 된다. 물론, 본 발명에서는 박막트랜지스터의 반도체층이 특정 물질에 한정되는 것이 아니라, 현재 박막트랜지스터에 사용되는 모든 종류의 반도체물질을 사용할 수 있을 것이다.The gate electrode 51 may be formed of a metal such as Cr, Mo, Ta, Cu, Ti, Al, or an Al alloy, or an alloy thereof, and the gate insulating layer 49 is formed of an inorganic insulating material such as SiOx or SiNx. It may be made of a single layer made of or a plurality of layers made of SiOx and SiNx. The semiconductor layer 53 may be composed of an amorphous semiconductor such as amorphous silicon, or may be composed of an oxide semiconductor such as Indium Gallium Zinc Oxide (IGZO), TiO2, ZnO, WO 3 , and SnO 2 . When the semiconductor layer 53 is formed of an oxide semiconductor, the size of the thin film transistor (TFT) can be reduced, driving power can be reduced, and electric mobility can be improved. Of course, in the present invention, the semiconductor layer of the thin film transistor is not limited to a specific material, and all kinds of semiconductor materials currently used in the thin film transistor may be used.
소스 전극(55) 및 드레인 전극(57)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다. 이때, 드레인 전극(57)은 LED칩(2A,2B,2C)에 신호를 인가하는 제1 연결전극으로 활용될 수 있다. 한편, 도면에서는 박막트랜지스터부(50)가 바텀 게이트(bottom gate)방식 박막트랜지스터지만, 본 발명이 이러한 특정 구조의 박막트랜지스터에 한정되는 것이 아니라 탑 게이트(top gate)방식 박막트랜지스터와 같이 다양한 구조의 박막트랜지터가 적용될 수 있을 것이다.The source electrode 55 and the drain electrode 57 may be made of a metal such as Cr, Mo, Ta, Cu, Ti, Al, or an Al alloy, or an alloy thereof. At this time, the drain electrode 57 may be used as a first connection electrode for applying a signal to the LED chips 2A, 2B, and 2C. On the other hand, in the drawing, the thin film transistor unit 50 is a bottom gate type thin film transistor, but the present invention is not limited to such a specific structure thin film transistor, but has various structures such as a top gate type thin film transistor. Thin film transistors could be applied.
도 4와 같이, 표시영역(A1)의 제1절연층(41) 위에는 제2연결 전극(59)이 형성된다. 이때, 제2연결전극(59)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 제2 연결전극(59)(즉, 박막트랜지스터(TFT)의 드레인 전극(57))과 동일한 공정에 의해 형성될 수 있다. As shown in FIG. 4, a second connection electrode 59 is formed on the first insulating layer 41 in the display area A1. At this time, the second connection electrode 59 may be formed of a metal such as Cr, Mo, Ta, Cu, Ti, Al, or an Al alloy, or an alloy thereof, and the second connection electrode 59 (ie, a thin film transistor ( TFT) can be formed by the same process as the drain electrode 57).
박막트랜지스터부(50)가 형성된 회로기판(20) 위에는 제1 절연층(41)이 형성되며, 표시영역의 제1 절연층(41) 위에 LED칩(2A,2B,2C)이 배치된다. 이때, 도면에서는 제1 절연층(114)의 일부가 제거되고 제거된 영역 상에 LED칩(2A,2B,2C)들이 배열될 수 있다. 상기 제1 절연층(41)은 폴리 이미드(PI) 필름, 포토아크릴과 같은 유기층으로 구성될 수도 있고, 무기층/유기층 또는 무기층/유기층/무기층 등의 복층 구조로 구성될 수도 있다.The first insulating layer 41 is formed on the circuit board 20 on which the thin film transistor unit 50 is formed, and the LED chips 2A, 2B and 2C are disposed on the first insulating layer 41 in the display area. In this case, in the drawing, a part of the first insulating layer 114 is removed, and the LED chips 2A, 2B, 2C may be arranged on the removed region. The first insulating layer 41 may be composed of an organic layer such as a polyimide (PI) film or photoacrylic, or may be composed of a multilayer structure such as an inorganic layer/organic layer or an inorganic layer/organic layer/inorganic layer.
상기 제1절연층(41)이 오픈된 영역에는 제1 및 제2패드(61,63)가 배치될 수 있다. 상기 제1패드(61)는 상기 제1연결 전극(57) 상에 배치되거나, 상기 제1연결 전극(57)의 일부 물질일 수 있다. 상기 제2패드(63)는 상기 제2연결 전극(59) 상에 배치되거나, 상기 제2연결 전극(59)의 일부 물질일 수 있다. First and second pads 61 and 63 may be disposed in an area in which the first insulating layer 41 is opened. The first pad 61 may be disposed on the first connection electrode 57 or may be a part of the first connection electrode 57. The second pad 63 may be disposed on the second connection electrode 59 or may be a part of the second connection electrode 59.
도 3 및 도 5와 같이, 상기 회로기판(20)의 배면에는 드라이버 IC(19) 및 이에 연결된 하부 패드 등이 배치될 수 있다. 상기 회로기판(20)의 전면과 배면은 에지 영역 또는 비표시 영역(A2)에 에지 패턴(31)이 배치되어, 전면의 상부 패드와 하면의 하부 패드와 같은 배선을 서로 연결해 줄 수 있다. 상기 에지 패턴(31)은 보호층(33)에 의해 보호될 수 있다. 상기 회로기판(20)의 외측 둘레에 도전성 재질의 에지 패턴(31)을 통해 상부 패드와 하부 패드를 서로 연결시켜 줌으로써, 회로기판(20)을 관통하는 홀들을 형성하지 않아도 된다. As shown in FIGS. 3 and 5, a driver IC 19 and a lower pad connected thereto may be disposed on the rear surface of the circuit board 20. An edge pattern 31 is disposed in an edge area or a non-display area A2 on the front and rear surfaces of the circuit board 20 to connect wirings such as an upper pad on the front and a lower pad on the lower surface to each other. The edge pattern 31 may be protected by a protective layer 33. The upper pad and the lower pad are connected to each other through an edge pattern 31 made of a conductive material around the outer periphery of the circuit board 20, so that holes passing through the circuit board 20 do not need to be formed.
상기 LED칩(2A,2B,2C)의 제1전극(K1)은 상기 회로 기판의 제1패드(61) 상에 배치되며, 제2전극(K2)은 상기 제2패드(63) 상에 배치될 수 있다. 상기 제1 및 제2패드(61,63)는 상기 제1 및 제2연결 전극(57,59)을 통해 박막트랜지스터와 전기적으로 연결되며, 상기 LED칩(2A,2B,2C)의 제1 및 제2전극(K1,K2)에 전기적으로 연결될 수 있다. 여기서, 상기 제1 및 제2패드(61,63)는 비 금속 물질을 포함하지 않을 수 있다. 상기 제1 및 제2패드(61,63)는 Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, Au 중 적어도 둘 이상을 포함할 수 있다. 상기 제1 및 제2패드(61,63)는 다층으로 형성될 수 있다. The first electrode K1 of the LED chips 2A, 2B, 2C is disposed on the first pad 61 of the circuit board, and the second electrode K2 is disposed on the second pad 63 Can be. The first and second pads 61 and 63 are electrically connected to the thin film transistor through the first and second connection electrodes 57 and 59, and the first and second pads of the LED chips 2A, 2B and 2C It may be electrically connected to the second electrodes K1 and K2. Here, the first and second pads 61 and 63 may not include a non-metallic material. The first and second pads 61 and 63 may include at least two or more of Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, and Au. The first and second pads 61 and 63 may be formed in multiple layers.
도 6과 같이, 픽셀 영역(2)은 각각의 LED칩(2A,2B,2C)들이 제 1및 제2패드(61,63) 각각의 위에 배치될 수 있다. 상기 픽셀 영역(2)을 구성하는 LED칩(2A,2B,2C)들은 삼각형 형상 예컨대, 직각 삼각형 형상 또는 정 삼각형 형상으로 배치될 수 있다. 이때 각 제1패드(61)들은 연결 패턴(65)을 통해 공통 전극(69)과 전기적으로 연결될 수 있다. 상기 제1 및 제2패드(61,63)는 상기 각 LED칩(2A,2B,2C)의 제1 및 제2전극(K1,K2)의 사이즈보다 큰 사이즈로 제공되어, LED칩들이 용이하게 탑재될 수 있다. As shown in FIG. 6, in the pixel area 2, respective LED chips 2A, 2B, and 2C may be disposed on the first and second pads 61 and 63, respectively. The LED chips 2A, 2B, 2C constituting the pixel area 2 may be arranged in a triangular shape, for example, a right triangle shape or a regular triangle shape. At this time, each of the first pads 61 may be electrically connected to the common electrode 69 through the connection pattern 65. The first and second pads 61 and 63 are provided in a size larger than the size of the first and second electrodes K1 and K2 of each of the LED chips 2A, 2B and 2C, so that LED chips can be easily Can be mounted.
도 7과 같이, 픽셀 영역(2)은 각각의 LED칩(2A,2B,2C)들이 행 또는 열 방향으로 배열될 수 있다. 상기 LED칩(2A,2B,2C)들이 배열되는 방향에는 제2패드(63A,63B,63C)들과 제1패드(61)이 각각 배치되고, 상기 제1패드(61)는 복수의 제2패드(63A,63B,63C)와 대면하는 영역에 단일 개가 배치될 수 있다. 상기 제1패드(61)는 공통 전극으로 기능할 수 있다.As shown in FIG. 7, in the pixel area 2, respective LED chips 2A, 2B, and 2C may be arranged in a row or column direction. In the direction in which the LED chips 2A, 2B and 2C are arranged, second pads 63A, 63B and 63C and a first pad 61 are respectively disposed, and the first pad 61 is a plurality of second pads. A single dog may be disposed in the area facing the pads 63A, 63B, and 63C. The first pad 61 may function as a common electrode.
발명의 제1실시 예는 LED칩(2A,2B,2C)의 하부에서 상기 LED칩(2A,2B,2C)과 전기적으로 연결되는 패드(61,63)의 물질을 금속 물질 또는 면 저항이 낮은 물질로 제공할 수 있다. 상기 LED칩(2A,2B,2C)의 각 전극(K1,K2)에 접합된 패드(61,63)의 물질이 금속 접합을 제공함으로써, LED칩(2A,2B,2C)과 연결되는 층에서의 면 저항 값이 낮추고, 발열 문제를 개선시켜 줄 수 있다.In the first embodiment of the invention, the material of the pads 61 and 63 electrically connected to the LED chips 2A, 2B, 2C under the LED chips 2A, 2B, 2C is a metal material or a material having a low surface resistance. It can be provided as a material. The material of the pads 61 and 63 bonded to the respective electrodes K1 and K2 of the LED chips 2A, 2B, 2C provides metal bonding, so that in the layer connected to the LED chips 2A, 2B, 2C The surface resistance value of is lowered, and the heat generation problem can be improved.
기존에는 회로기판이 유리와 같은 투명한 유리 재질을 갖고, 상기 회로 기판의 각 패드에는 ITO와 같은 투명 도전층을 사용하게 된다. 이러한 회로기판은 액정표시장치와 같은 구성에서 백라이트 유닛을 통해 방출된 광을 투과시켜 주는 기능을 갖고 있다. 상기 회로기판에 배치된 패드 또는 투명한 도전층은 액정의 개폐를 위한 전극으로 사용하게 된다. 기존의 투명 도전층은 면 저항을 낮추거나 발열의 저감보다는 광의 투과와 액정의 개폐를 위한 전극으로 사용되었다. 이러한 회로기판의 투명 도전층이 패드 상에 배치되고 LED칩과 접합될 경우, 투명 도전층의 면 저항 값은 증가하게 되고, LED칩으로부터 전도된 열을 방열하는 데 한계가 있다. 즉, 투명 도전층을 사용하는 경우, 면 저항은 150Ω이상 예컨대, 200Ω내지 300Ω의 범위로 높은 문제와, LED칩의 발열을 증가시키는 원인이 될 수 있다. 이로 인해 LED칩의 발열로 인해 LED칩이 손상되거나 배선이 오픈되는 문제가 발생될 수 있다. 또한 도 16의 (B)와 같이, ITO층이 그 하부 금속층으로 부분 변색되거나 산화(TiOx)되는 문제가 발생될 수 있다.Conventionally, a circuit board has a transparent glass material such as glass, and a transparent conductive layer such as ITO is used for each pad of the circuit board. Such a circuit board has a function of transmitting light emitted through a backlight unit in the same configuration as a liquid crystal display device. The pad or transparent conductive layer disposed on the circuit board is used as an electrode for opening and closing the liquid crystal. Conventional transparent conductive layers have been used as electrodes for light transmission and opening and closing of liquid crystals rather than lowering surface resistance or reducing heat generation. When the transparent conductive layer of the circuit board is disposed on the pad and bonded to the LED chip, the surface resistance value of the transparent conductive layer increases, and there is a limit in dissipating heat conducted from the LED chip. That is, in the case of using the transparent conductive layer, the surface resistance may be high in the range of 150Ω or more, for example, 200Ω to 300Ω, and may cause heat generation of the LED chip. As a result, there may be a problem that the LED chip is damaged or the wiring is opened due to heat generation of the LED chip. In addition, as shown in (B) of FIG. 16, a problem in that the ITO layer is partially discolored or oxidized (TiOx) to the lower metal layer may occur.
또한 기존에는 LED칩과 회로기판 사이에는 접착 및 통전을 위해 이방성 도전 필름(ACF: Anisotropic conductive film)을 사용하게 된다. 이때 상기 이방성 도전막이 상기 패드 상에 열로 압착하여 부착하게 되며, LED칩과 패드 사이를 연결해 줄 수 있다. 그러나, 상기 이방성 도전막을 열로 부착할 때, LED칩을 연결하기 위한 솔더 볼(Solder ball)이 녹는 문제가 발생될 수 있다. 또한 장시간 사용할 때, 회로기판 상에 배치된 투명 도전층과 이방성 도전 필름이 분리되는 문제가 발생될 수 있고, 상기 패드의 하부 금속층(Ti)도 상기 필름과 함께 박리가 될 수 있다(도 16의 (A) 참조). 상기 이방성 도전 필름을 부착할 경우, LED칩의 리페어 공정이 어려울 수 있다. 또한 패널을 제조하는 공정 상에서 ACF와 ITO에 의한 정전기의 발생으로 인해 다수의 LED칩의 불량의 원인이 될 수 있다.In addition, an anisotropic conductive film (ACF) is used between the LED chip and the circuit board for adhesion and power. At this time, the anisotropic conductive film is attached by thermal compression on the pad, and may connect the LED chip and the pad. However, when the anisotropic conductive layer is attached by heat, a problem of melting a solder ball for connecting an LED chip may occur. In addition, when used for a long time, a problem in that the transparent conductive layer disposed on the circuit board and the anisotropic conductive film are separated may occur, and the lower metal layer (Ti) of the pad may also be peeled off together with the film (Fig. (A) see). When the anisotropic conductive film is attached, it may be difficult to repair the LED chip. In addition, in the process of manufacturing a panel, it may cause defects in many LED chips due to the generation of static electricity by ACF and ITO.
따라서, 발명의 제1실시 예에서 회로기판(20)의 패드(61,63)는 LED칩(2A,2B,2C)과 본딩되는 최상 층이 금속 재질으로 제공될 수 있다. 상기 금속 재질의 최 상층은 상기 패드(61,63)를 상기 LED칩(2A,2B,2C)의 각 전극(K1,K2)과 접합될 수 있다. 이에 따라 LED칩(2A,2B,2C)과 연결되는 패드와 전극 사이의 접합 면의 면 저항은 낮출 수 있고, 전기 전도 및 열 전도는 개선시켜 줄 수 있다. 또한 상기 금속 재질의 최상층은 ITO에 비해 배선 기능을 수행할 수 있다. 또한 상기 금속 재질의 최상층은 범프 없이 솔더링 공정을 통해 LED칩(2A,2B,2C)과 연결될 수 있다. 상기 금속 재질의 최상층을 구비함으로써, 이방성 도전막을 제거할 수 있다. 또한 LED칩(2A,2B,2C)을 리페어할 때, 금속 재질의 층을 분리시켜 LED칩(2A,2B,2C)을 분리하거나 제거할 수 있다. Accordingly, in the first embodiment of the present invention, the pads 61 and 63 of the circuit board 20 may be provided with a metal material as the uppermost layer bonded to the LED chips 2A, 2B and 2C. The uppermost layer of the metal material may bond the pads 61 and 63 to the respective electrodes K1 and K2 of the LED chips 2A, 2B and 2C. Accordingly, the surface resistance of the bonding surface between the pad and the electrode connected to the LED chips 2A, 2B, 2C can be lowered, and electrical conduction and thermal conduction may be improved. In addition, the uppermost layer of the metal material may perform a wiring function compared to ITO. In addition, the uppermost layer of the metal material may be connected to the LED chips 2A, 2B, and 2C through a soldering process without bumps. By providing the uppermost layer of the metal material, the anisotropic conductive film can be removed. In addition, when repairing the LED chips 2A, 2B, 2C, the metal layer may be separated to separate or remove the LED chips 2A, 2B, 2C.
상기 회로기판(20)의 제1 및 제2패드(61,63)는 적어도 2층 이상 또는 3층이상일 수 있다. 상기 회로기판(20)의 제1 및 제2패드(61,63)는 지지부재(1) 상에 제1금속층(L1), 상기 제1금속층(L1) 상에 제2금속층(L2), 상기 제2금속층(L2) 상에 제3금속층(L3) 및 상기 제3금속층(L3) 상에 제4금속층(L4)을 포함할 수 있다. 상기 제1금속층(L1)은 상기 지지부재(1)의 표면에 접착된 접착층이며, Ti, Ni, TiN, Mo, Pt 중 적어도 하나 또는 상기 금속을 갖는 합금을 포함할 수 있다. 상기 제2금속층(L2)은 상기 제1금속층(L1)과 상기 제3금속층(L3) 사이에 배치되며 열 전도 및 전기 전도를 위한 재질로 형성될 수 있으며, 예컨대 Al, Cu, W 중에서 적어도 하나 또는 선택된 금속을 갖는 합금으로 형성될 수 있다. 상기 제3금속층(L3)은 상기 제2금속층(L2)과 상기 제4금속층(L4)을 접합시켜 주기 위한 층일 수 있다. 상기 제3금속층(L3)은 상기 제1금속층(L1)과 동일한 재질이거나 Ti, Ni, TiN, Mo, Pt 중에서 적어도 하나로 형성될 수 있다. The first and second pads 61 and 63 of the circuit board 20 may have at least two or three or more layers. The first and second pads 61 and 63 of the circuit board 20 include a first metal layer L1 on the support member 1, a second metal layer L2 on the first metal layer L1, and A third metal layer (L3) on the second metal layer (L2) and a fourth metal layer (L4) on the third metal layer (L3) may be included. The first metal layer L1 is an adhesive layer adhered to the surface of the support member 1, and may include at least one of Ti, Ni, TiN, Mo, and Pt, or an alloy having the metal. The second metal layer (L2) is disposed between the first metal layer (L1) and the third metal layer (L3) and may be formed of a material for heat conduction and electrical conduction, for example, at least one of Al, Cu, W Or it may be formed of an alloy having a selected metal. The third metal layer L3 may be a layer for bonding the second metal layer L2 and the fourth metal layer L4 to each other. The third metal layer L3 may be formed of the same material as the first metal layer L1 or at least one of Ti, Ni, TiN, Mo, and Pt.
상기 제4금속층(L4)은 본딩 층으로서, 본딩 물질 예컨대, 솔더와 본딩되는 재질일 수 있다. 상기 제4금속층(L4)은 Ag, 또는 Au 중 적어도 하나 또는 상기 금속을 갖는 합금 중에서 선택될 수 있다. 상기 제4금속층(L4)은 산화 방지를 위한 층일 수 있다.The fourth metal layer L4 is a bonding layer, and may be a bonding material, for example, a material bonded with solder. The fourth metal layer L4 may be selected from at least one of Ag, Au, or an alloy having the metal. The fourth metal layer L4 may be a layer for preventing oxidation.
상기 제4금속층(L4)은 상기 LED칩(2A,2B,2C)의 제1전극(K1) 및 제2전극(K2)과 접합되는 층이며, 금속 재질에 의해 면 저항을 낮출 수 있고 전기 및 열 전도율을 개선시켜 줄 수 있다. 상기 제4금속층(L4)의 면 저항 값은 1Ω이하로서, 50mΩ이하이거나 10mΩ내지 30mΩ의 범위일 수 있다. 즉, 상기 제4금속층(L4)은 LED칩(2A,2B,2C)의 각 전극과 접합되며, 기존 ITO층에 비해 적은 면 저항을 값을 갖고 높은 열 전도 및 전기 전도 특성을 제공할 수 있다. 상기 제4금속층(L4)의 두께는 10nm 내지 2㎛ 범위일 수 있다. 예를 들어, 상기 제4금속층(L4)의 두께는 50nm 이상 예컨대, 50 내지 100nm의 범위로 제공될 수 있다. 상기 제4금속층(L4)의 두께가 상기 범위보다 낮은 경우, 열 전도 및 전기 전도 특성이 낮을 수 있다. 상기 제4금속층(L4)을 갖는 패드(61,63)는 ITO층의 낮은 전기 전도에 비해 배선으로서 기능을 수행할 수 있다. 또한 상기 제1 내지 제4금속층(L1-L4)은 스퍼터 방식으로 증착될 수 있다. The fourth metal layer L4 is a layer bonded to the first electrode K1 and the second electrode K2 of the LED chips 2A, 2B, and 2C, and the sheet resistance can be lowered by a metal material, It can improve the thermal conductivity. The surface resistance value of the fourth metal layer L4 is 1 Ω or less, and may be 50 mΩ or less, or in the range of 10 mΩ to 30 mΩ. That is, the fourth metal layer L4 is bonded to each electrode of the LED chips 2A, 2B, and 2C, and has a lower surface resistance compared to the existing ITO layer and can provide high thermal and electrical conduction characteristics. . The thickness of the fourth metal layer L4 may range from 10 nm to 2 μm. For example, the thickness of the fourth metal layer L4 may be provided in a range of 50 nm or more, for example, 50 to 100 nm. When the thickness of the fourth metal layer L4 is lower than the above range, heat conduction and electrical conduction characteristics may be low. The pads 61 and 63 having the fourth metal layer L4 may function as wiring compared to the low electrical conduction of the ITO layer. In addition, the first to fourth metal layers L1-L4 may be deposited by a sputtering method.
상기 제1 내지 제4금속층(L1-L4)의 외측에는 제1절연층(41)이 배치될 수 있다. 즉, 제1절연층(41)의 오픈 영역에는 상기 제1 내지 제4금속층(L1-L4)을 갖는 패드(61,63)들이 각각 배치될 수 있다.A first insulating layer 41 may be disposed outside the first to fourth metal layers L1-L4. That is, pads 61 and 63 each having the first to fourth metal layers L1 to L4 may be disposed in the open area of the first insulating layer 41.
도 9와 같이, 상기 LED칩(2A,2B,2C)의 각 전극(K1,K2)과 각 패드(61,63)은 접합층(B1,B2)에 의해 접합될 수 있다. 상기 제1전극(K1)과 상기 제1패드(61)는 제1접합층(B1)에 의해 접합될 수 있다. 상기 제2전극(K2)과 제2패드(63)는 제2접합층(B2)에 의해 접합될 수 있다. 상기 제1 및 제2접합층(B1,B2)은 Sn을 포함할 수 있으며, 예컨대 SnAg, SnPb, SnCu 또는 SnAu를 갖는 금속간 화합물을 포함할 수 있다.As shown in FIG. 9, the electrodes K1 and K2 of the LED chips 2A, 2B, and 2C and the pads 61 and 63 may be bonded to each other by bonding layers B1 and B2. The first electrode K1 and the first pad 61 may be bonded to each other by a first bonding layer B1. The second electrode K2 and the second pad 63 may be bonded to each other by a second bonding layer B2. The first and second bonding layers B1 and B2 may include Sn, and may include, for example, an intermetallic compound having SnAg, SnPb, SnCu, or SnAu.
상기 제1 내지 제4금속층(L1-L4)은 상기 연결 전극과 별도로 배치된 패드이거나, 상기 연결 전극에 포함된 층일 수 있다. 다른 예로서, 도 10과 같이, 상기 제1 내지 제4금속층(L1-L4) 중에서 제1 내지 제3금속층(L1-L3)은 상기 제4금속층(L4)의 면적보다 큰 면적 또는 더 긴 길이를 갖는 연결 전극일 수 있으며, 상기 제4금속층(L4)은 패드 층일 수 있다. 도10과 같이 제1절연층(41)은 상기 제3금속층(L3)의 상면에 배치되고 제4금속층(L4)의 외측에 배치될 수 있다. 상기 제1 내지 제3금속층(L1-L3)은 하부 패드로서, 상기 연결 전극일 수 있다. The first to fourth metal layers L1-L4 may be pads disposed separately from the connection electrode, or may be a layer included in the connection electrode. As another example, as shown in FIG. 10, of the first to fourth metal layers L1 to L4, the first to third metal layers L1 to L3 have a larger area or a longer length than that of the fourth metal layer L4. It may be a connection electrode having, and the fourth metal layer L4 may be a pad layer. As shown in FIG. 10, the first insulating layer 41 may be disposed on the upper surface of the third metal layer L3 and may be disposed outside the fourth metal layer L4. The first to third metal layers L1 to L3 are lower pads and may be the connection electrodes.
도 8 및 도 10과 같이, 상기 LED칩(2A,2B,2C)은 상기 발광 구조물(102-104) 상에 투광성 기판(101)을 포함할 수 있다. 상기 투광성 기판(101)은 성장 기판이거나 투명한 층으로서, 절연성 재질 또는 반도체 재질로 형성될 수 있다. 상기 투광성 기판(101)은 예컨대, 사파이어 기판(Al 2O 3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 상기 발광 구조물(102-104)은 화합물 반도체로 제공될 수 있다. 상기 발광 구조물(102-104)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광 구조물(102-104)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.8 and 10, the LED chips 2A, 2B, 2C may include a light-transmitting substrate 101 on the light emitting structures 102-104. The light-transmitting substrate 101 may be a growth substrate or a transparent layer, and may be formed of an insulating material or a semiconductor material. The light-transmitting substrate 101 may be selected from, for example, a sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge. The light emitting structures 102-104 may be formed of a compound semiconductor. The light emitting structure 102-104 may be provided as a group 2-6 or 3-5 compound semiconductor, for example. For example, the light emitting structures 102-104 include at least two or more elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). Can be provided.
상기 발광 구조물(102-104)은 제1전극(K1)에 연결된 제1 도전형 반도체층(102), 활성층(103), 제2전극(K2)에 연결된 제2 도전형 반도체층(104)을 포함할 수 있다. 상기 제1 및 제2 도전형 반도체층(102,104)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제1 및 제2 도전형 반도체층(102,104)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 도전형 반도체층(102)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 상기 제2 도전형 반도체층(104)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다. 다른 예로서, 상기 제1 및 제2도전형 반도체층(102,104)은 p형 및 n형 반도체층일 수 있다.The light emitting structure 102-104 includes a first conductivity type semiconductor layer 102 connected to the first electrode K1, an active layer 103, and a second conductivity type semiconductor layer 104 connected to the second electrode K2. Can include. The first and second conductivity-type semiconductor layers 102 and 104 may be implemented with at least one of a group 3-5 or a group 2-6 compound semiconductor. The first and second conductivity type semiconductor layers 102 and 104 include at least one selected from the group including, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, etc. can do. The first conductivity-type semiconductor layer 102 may be an n-type semiconductor layer doped with an n-type dopant such as Si, Ge, Sn, Se, and Te. The second conductivity-type semiconductor layer 104 may be a p-type semiconductor layer doped with a p-type dopant such as Mg, Zn, Ca, Sr, and Ba. As another example, the first and second conductive semiconductor layers 102 and 104 may be p-type and n-type semiconductor layers.
상기 활성층(103)은 화합물 반도체로 구현될 수 있다. 상기 활성층(103)은 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(103)이 다중 우물 구조로 구현된 경우, 상기 활성층(103)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있고, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 발광 구조물(102-104)의 하부에는 광을 반사하기 위한 반사 재질의 층(미도시)이 배치될 수 있다. 상기 반사 재질의 층은 금속 또는 비 금속 재질로 형성될 수 있으며, 단층 또는 다층을 포함할 수 있다.The active layer 103 may be implemented as a compound semiconductor. The active layer 103 may be implemented as at least one of a group 3-5 or a group 2-6 compound semiconductor. When the active layer 103 is implemented in a multi-well structure, the active layer 103 may include a plurality of well layers and a plurality of barrier layers alternately disposed, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN , InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs. It may include at least one selected from the group consisting of. A layer of a reflective material (not shown) for reflecting light may be disposed under the light emitting structures 102-104. The reflective material layer may be formed of a metal or non-metal material, and may include a single layer or multiple layers.
상기 LED칩(2A,2B,2C)의 제1 및 제2전극(K1,K2)은 LED칩(2A,2B,2C)의 하부에 배치되거나, 서로 반대측에 배치되거나, 서로 수평한 위치에 배치될 수 있다. 상기 LED칩(2A,2B,2C)은 상기 제1 및 제2전극(K1,K2)의 위치에 따라 플립 칩, 수직형 칩, 또는 수평형 칩으로 제공될 수 있다. 상기 제1 및 제2전극(K1,K2)은 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh 중 적어도 하나 또는 둘 이상을 포함하며, 단층 또는 다층으로 형성될 수 있다.The first and second electrodes K1 and K2 of the LED chips 2A, 2B and 2C are disposed under the LED chips 2A, 2B and 2C, opposite to each other, or disposed horizontally to each other. Can be. The LED chips 2A, 2B, 2C may be provided as flip chips, vertical chips, or horizontal chips depending on the positions of the first and second electrodes K1 and K2. The first and second electrodes K1 and K2 are Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, It includes at least one or two or more of Ru and Rh, and may be formed as a single layer or multiple layers.
상기 LED칩(2A,2B,2C)의 상부에서 상기 투광성 기판(101)은 제거되거나 분리될 수 있다. 상기 LED칩(2A,2B,2C)의 각각의 상부는 형광체와 같은 파장변환 물질을 갖는 층이나 필름이 배치될 수 있다. 상기 각 LED칩(2A,2B,2C) 위에 배치된 층 또는 필름에 배치된 형광체는 황색, 녹색, 적색 또는 청색 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 형광체는 상기 LED칩(2A,2B,2C)에서 방출된 광을 적색, 녹색, 황색, 청색의 광으로 파장 변환할 수 있다.The light-transmitting substrate 101 may be removed or separated from the top of the LED chips 2A, 2B, 2C. A layer or film having a wavelength conversion material such as a phosphor may be disposed on each of the LED chips 2A, 2B, and 2C. The phosphor disposed on the layer or film disposed on each of the LED chips 2A, 2B, 2C may include at least one of yellow, green, red, and blue. For example, the phosphor may wavelength convert light emitted from the LED chips 2A, 2B, 2C into red, green, yellow, and blue light.
도 11을 참조하면, 단위 픽셀 영역에 배치된 제1 내지 제3LED칩(2A,2B,2C) 각각은 개별 발광부로 정의될 수 있다. 상기 제1 내지 제3LED칩(2A,2B,2C)은 제1도전형 반도체층(102), 활성층(103) 및 제2도전형 반도체층(104), 제1도전형 반도체층(102)에 연결된 제1전극(K1), 제2도전형 반도체층(104)에 연결된 제2전극(K2)을 포함할 수 있다. 절연층(107)은 제1전극(K1), 제2전극(K2), 제1도전형 반도체층(102), 활성층(103) 및 제2도전형 반도체층(104)들 사이를 전기적으로 절연시켜 줄 수 있다. Referring to FIG. 11, each of the first to third LED chips 2A, 2B, and 2C disposed in the unit pixel area may be defined as an individual light emitting unit. The first to third LED chips 2A, 2B, 2C are on the first conductive type semiconductor layer 102, the active layer 103 and the second conductive type semiconductor layer 104, and the first conductive type semiconductor layer 102. It may include a connected first electrode K1 and a second electrode K2 connected to the second conductive semiconductor layer 104. The insulating layer 107 electrically insulates between the first electrode K1, the second electrode K2, the first conductive semiconductor layer 102, the active layer 103, and the second conductive semiconductor layer 104 I can do it.
상기 각 LED칩(2A,2B,2C)의 상부에는 투광성 기판(101)이 각각 배치되고, 상기 투광성 기판(101) 각각의 위에는 서로 다른 컬러를 발광하는 파장 변환부(150)가 각각 배치될 수 있다. 예컨대, 제1LED칩(2A)위에는 제1파장 변환부(150a), 제2LED칩(2B) 위에는 제2파장 변환부(150b), 및 제3LED칩(2c) 위에는 제3파장 변환부(150c)가 배치될 수 있다. 상기 LED칩(2A,2B,2C)은 자외선 광이거나 청색 광일 수 있다. 상기 제 1내지 제3파장 변환부(150a,150b,150c)를 통해 방출된 광은 적색, 녹색 또는 청색일 수 있다. 상기 제3파장 변환부(150c)는 제3LED칩(2C)이 청색 광을 발광하는 경우, 제거되거나 투명한 층이거나 피크 파장이 다른 청색 파장을 발광할 수 있다. 상기 제1 내지 제3LED칩(2A,2B,2C)은 서로 이격되며, 인접한 두 LED칩은 하나의 픽셀 영역에서 서로 동일한 간격을 가질 수 있다.A light-transmitting substrate 101 is disposed on each of the LED chips 2A, 2B, and 2C, and a wavelength converter 150 emitting a different color may be disposed on each of the light-transmitting substrates 101, respectively. have. For example, a first wavelength conversion unit 150a on the first LED chip 2A, a second wavelength conversion unit 150b on the second LED chip 2B, and a third wavelength conversion unit 150c on the third LED chip 2c. Can be placed. The LED chips 2A, 2B, 2C may be ultraviolet light or blue light. Light emitted through the first to third wavelength converters 150a, 150b, and 150c may be red, green, or blue. When the third LED chip 2C emits blue light, the third wavelength converter 150c may be removed or may be a transparent layer or may emit blue wavelengths having different peak wavelengths. The first to third LED chips 2A, 2B, and 2C are spaced apart from each other, and two adjacent LED chips may have the same distance from each other in one pixel area.
도 12와 같이, LED칩(110)은 복수의 발광 구조물(102-104)로 분리되며, 단일의 투광성 기판(101) 아래에 배치될 수 있다. 이 경우, 복수의 발광 구조물(102-104)은 서로 동일한 청색 광이나 자외선 광을 발광할 수 있다. 이때 파장 변환부를 투광성 기판(101) 상에 선택적으로 배치하여, 서브 픽셀을 위한 광을 발광할 수 있다. 상기 LED칩(110)의 발광 구조물은 분리부(108)에 의해 서로 분리될 수 있다. 도 13과 같이, 상기 LED칩(110)의 각 전극(K1,K2)은 회로기판(20)의 픽셀 영역 내의 각 패드(61,63)와 금속 접합될 수 있다. As shown in FIG. 12, the LED chip 110 is divided into a plurality of light emitting structures 102-104 and may be disposed under a single light-transmitting substrate 101. In this case, the plurality of light emitting structures 102 to 104 may emit the same blue light or ultraviolet light. In this case, the wavelength converter may be selectively disposed on the light-transmitting substrate 101 to emit light for the sub-pixel. The light emitting structures of the LED chip 110 may be separated from each other by the separation unit 108. As shown in FIG. 13, each of the electrodes K1 and K2 of the LED chip 110 may be metal bonded to each of the pads 61 and 63 in the pixel region of the circuit board 20.
도 14와 같이, LED칩(110)의 투광성 기판(101) 상에는 제1 내지 제3파장 변환부(150a,150b,150c)를 갖는 파장변환부(150)이 각 발광 구조물(102-104) 상에 배치되며, 분리부(108) 상에는 광 차단부(Pb)가 배치될 수 있다. 이러한 제1 내지 제3파장 변환부(150a,150b,150c)는 적색, 녹색 및 청색 광을 발광할 수 있다. 상기 광 차단부(Pb)는 서로 다른 발광구조물을 통해 발광된 광들이 혼색되는 것을 방지할 수 있다. 상기 광 차단부(Pb)는 별도로 형성될 수 있으며, TiO 2, Sio 2와 같은 불순물이 첨가된 수지층일 수 있다.As shown in FIG. 14, on the light-transmitting substrate 101 of the LED chip 110, a wavelength conversion unit 150 having first to third wavelength conversion units 150a, 150b, 150c is formed on each light emitting structure 102-104. And the light blocking portion Pb may be disposed on the separating portion 108. The first to third wavelength converters 150a, 150b, and 150c may emit red, green, and blue light. The light blocking part Pb may prevent the light emitted through different light emitting structures from being mixed. The light blocking part Pb may be formed separately, and may be a resin layer to which impurities such as TiO 2 and Sio 2 are added.
도 15와 같이, 상기 분리부(108)에는 광 차단부(120)가 배치되어, 인접한 발광 구조물을 지지할 수 있다. 상기 광 차단부(120)는 서로 다른 발광구조물을 통해 발광된 광들이 혼색되는 것을 방지할 수 있으며, TiO 2, Sio 2와 같은 불순물이 첨가된 수지층일 수 있다. As shown in FIG. 15, a light blocking part 120 is disposed in the separating part 108 to support adjacent light emitting structures. The light blocking part 120 may prevent mixing of light emitted through different light emitting structures, and may be a resin layer to which impurities such as TiO 2 and Sio 2 are added.
따라서 복수의 LED칩을 갖는 픽셀에 스위칭 소자를 일체형으로 설치하여 TFT 기능을 수행할 수 있으며, LED칩과 접합되는 본딩 층에서의 면 저항을 낮추고 전기 전도 및 열 전도를 개선시켜 줄 수 있다.Therefore, it is possible to perform a TFT function by integrally installing a switching element in a pixel having a plurality of LED chips, and it is possible to reduce the surface resistance in the bonding layer bonded to the LED chip and improve electrical conduction and heat conduction.
<제2실시 예> <Second Example>
제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 구성은 선택적으로 포함할 수 있으며, 중복된 구성은 제1실시 예의 설명을 참조하기로 한다.In describing the second embodiment, the same configuration as the first embodiment may be selectively included, and the overlapping configuration will be referred to the description of the first embodiment.
도 17 내지 도 20은 발명의 제2실시 예에 따른 복수의 LED칩을 도전성 캐리어에 픽업하는 과정을 설명한 도면이며, 도 21는 발명의 제2실시 예에 따른 보조기판 상에 접합층이 코팅되는 과정을 나타낸 도면이고, 도 22 내지 도 24는 발명의 제2실시 예에 따른 복수의 LED칩을 회로기판(1) 상에 접합시키는 공정을 설명한 예이며, 도 25 및 도 26은 발명의 제2실시 예에 따른 각 LED칩의 전극에 접합층을 나타낸 평면도 및 측 단면도이고, 도 27은 발명의 실시 예에 따른 도전성 캐리어의 상세 구성도로서, 도전성 캐리어에 픽업된 LED칩들을 회로기판에 접합시킨 예를 나타낸 도면이다.17 to 20 are views illustrating a process of picking up a plurality of LED chips on a conductive carrier according to a second embodiment of the present invention, and FIG. 21 is a diagram illustrating a bonding layer coated on an auxiliary substrate according to the second embodiment of the present invention. 22 to 24 are diagrams illustrating a process of bonding a plurality of LED chips on a circuit board 1 according to a second embodiment of the present invention, and FIGS. 25 and 26 are a second embodiment of the invention. A plan view and a side sectional view showing a bonding layer on an electrode of each LED chip according to an embodiment, and FIG. 27 is a detailed configuration diagram of a conductive carrier according to an embodiment of the present invention, in which LED chips picked up in the conductive carrier are bonded to a circuit board It is a diagram showing an example.
도 17 내지 도 27을 참조하면, 발명의 제2실시 예는 미리 제공된 LED칩들(2A,2B,2C)을 갖는 블록(D1,D2,D3)을 준비하게 된다. 상기 블록들(D1,D2,D3) 각각은 10개 이상 또는 100개 이상의 LED 칩들이 미리 설정된 간격으로 배열될 수 있다. 여기서, 미리 설정된 간격은 디스플레이 패널에 LED칩들이 탑재되기 위한 간격일 수 있다. 17 to 27, the second embodiment of the present invention prepares blocks D1, D2, and D3 having previously provided LED chips 2A, 2B and 2C. Each of the blocks D1, D2, and D3 may include 10 or more or 100 or more LED chips arranged at predetermined intervals. Here, the preset interval may be an interval for mounting LED chips on the display panel.
상기 블록들(D1,D2,D3) 각각은 예컨대, 제1 LED칩(2A)들이 배열된 제1블록(D1), 제2 LED칩(2B)들이 배열된 제2블록(D2), 제3 LED칩(2C)들이 배열된 제3블록(D3)을 포함할 수 있다. 상기 제1 LED칩(2A)들은 적색 광을 발광하며, 제2 LED칩(2B)들은 녹색 광을 발광하며, 제3 LED칩(2C)들은 청색 광을 발광할 수 있다. 상기 제1 내지 제3블록(D1,D2,D3) 각각에는 복수의 제1 내지 제3 LED칩(2A,2B,2C)들이 가로 및 세로 방향으로 미리 설정된 간격으로 배열될 수 있다. 상기 제1 내지 제3 LED칩(2A,2B,2C) 각각은 서브 픽셀일 수 있고, 적어도 하나의 제1 내지 제3 LED칩(2A,2B,2C)이 배치된 최소 영역은 단위 픽셀이라고 정의할 수 있다. 여기서, 상기 단위 픽셀은 서로 다른 컬러를 발광하는 3종류의 LED 칩(2A,2B,2C)을 이용하거나, 청색 LED 칩과 형광체층과 조합하여 픽셀 영역을 구현할 수 있다. Each of the blocks D1, D2, D3 is, for example, a first block D1 in which first LED chips 2A are arranged, a second block D2 in which second LED chips 2B are arranged, and a third It may include a third block (D3) in which the LED chips (2C) are arranged. The first LED chips 2A emit red light, the second LED chips 2B emit green light, and the third LED chips 2C emit blue light. In each of the first to third blocks D1, D2, and D3, a plurality of first to third LED chips 2A, 2B and 2C may be arranged at predetermined intervals in the horizontal and vertical directions. Each of the first to third LED chips 2A, 2B, 2C may be a sub-pixel, and the minimum area in which at least one first to third LED chips 2A, 2B, 2C are disposed is defined as a unit pixel. can do. Here, the unit pixel may implement a pixel area by using three types of LED chips 2A, 2B, and 2C emitting different colors, or by combining a blue LED chip and a phosphor layer.
만약, 동일한 LED 칩으로 단위 픽셀을 구성할 경우, 상기 블록은 컬러별 블록에 적색, 녹색, 청색 광을 발광하는 소자들로 배열되거나, 하나의 블록 내에 적색, 녹색, 청색 광을 발광하는 소자들로 배열될 수 있다.If a unit pixel is composed of the same LED chip, the blocks are arranged as elements emitting red, green, and blue light in blocks for each color, or elements emitting red, green, and blue light in one block Can be arranged as.
상기 LED칩(2A,2B,2C) 각각은 서브 픽셀을 위해 마이크로 사이즈를 갖는 칩이며, 예컨대, 한 변의 길이는 10㎛ 내지 100㎛의 범위일 수 있다. 상기 LED칩(2A,2B,2C)의 사이즈는 LED칩의 미세제조 기술에 따라 한변의 길이가 미세크기(≤1㎛ 또는 10㎛ 등)의 범위일 수도 있다. 예를 들어, 상기 LED칩(2A,2B,2C)의 사이즈는 (1㎛ 내지 50㎛) × (1㎛ 내지 50㎛)의 범위일 수 있으나 이에 한정되는 것은 아니다.Each of the LED chips 2A, 2B and 2C is a chip having a micro size for a sub-pixel, and, for example, the length of one side may range from 10 μm to 100 μm. The size of the LED chips 2A, 2B, 2C may be in the range of a fine size (≤1 μm or 10 μm, etc.) of one side according to the microfabrication technology of the LED chip. For example, the size of the LED chips 2A, 2B, 2C may range from (1 μm to 50 μm) × (1 μm to 50 μm), but is not limited thereto.
도 17 및 도 18과 같이, 제1 LED칩(2A)들이 지지몸체(310)의 지지 프레임(312) 상에 배열되어 제1블록(D1)을 형성하면, 캐리어 몸체(250)의 지지 축(230)에 연결된 도전성 캐리어(210)를 상기 제1블록(D1) 상에 위치 정렬하게 된다. 여기서, 상기 제1 LED칩(2A)들의 하부에는 전극(K1,K2)들이 상기 지지 프레임(312) 상에 놓여진 상태이며, 상부에는 광을 방출하는 부재 또는 시트가 배치될 수 있다.17 and 18, when the first LED chips 2A are arranged on the support frame 312 of the support body 310 to form the first block D1, the support shaft of the carrier body 250 ( The conductive carriers 210 connected to 230 are positioned on the first block D1. Here, electrodes K1 and K2 are placed on the support frame 312 under the first LED chips 2A, and a member or sheet emitting light may be disposed on the upper part.
상기 도전성 캐리어(210)의 하면을 상기 제1블록(D1)의 상면에 수직 하 방향으로 이동시켜 위치시키면, 상기 도전성 캐리어(210)에 상기 제1 LED칩(2A)들이 부착될 수 있으며, 상기 제1블록(D1)이 부착된 상기 도전성 캐리어(210)를 수직 상 방향으로 이동시키거나 지지 몸체(310)를 다른 방향으로 이동시킬 수 있다. 여기서, 상기 도전성 캐리어(210)의 하부는 탄성을 갖고 있어, 상기 도전성 캐리어(210)가 수직 하 방향으로 이동될 때, 제1 LED칩(2A)에 전달되는 영향을 줄여줄 수 있어, 제1 LED칩(2A) 또는 다른 LED 칩들을 보호할 수 있다.When the lower surface of the conductive carrier 210 is moved vertically downward to the upper surface of the first block D1 and positioned, the first LED chips 2A may be attached to the conductive carrier 210, and the The conductive carrier 210 to which the first block D1 is attached may be moved in a vertical upward direction or the support body 310 may be moved in a different direction. Here, since the lower portion of the conductive carrier 210 has elasticity, when the conductive carrier 210 is moved in a vertical downward direction, the influence transmitted to the first LED chip 2A can be reduced. It is possible to protect the LED chip 2A or other LED chips.
상기 도전성 캐리어(210)에 부착된 제1 LED칩(2A)들은 하부에 전극(K1,K2)들이 노출되며, 상기 전극(K1,K2)들은 적어도 2개의 전극을 포함할 수 있다. 상기 전극(K1,K2)들은 제1 LED칩(2A)의 패드일 수 있다.The electrodes K1 and K2 are exposed under the first LED chips 2A attached to the conductive carrier 210, and the electrodes K1 and K2 may include at least two electrodes. The electrodes K1 and K2 may be pads of the first LED chip 2A.
도 18 및 도 19을 참조하면, 상기 제1 LED칩(2A)들이 부착된 상기 도전성 캐리어(210)는 보조기판(353) 상에 대응하거나 대면하게 된다. 여기서, 상기 보조기판(353)은 회전 축(350)에 의해 회전되는 상부 몸체(351) 상에 배치되며, 상기 상부 몸체(351)와 함께 회전될 수 있다. 18 and 19, the conductive carrier 210 to which the first LED chips 2A are attached corresponds to or faces the auxiliary substrate 353. Here, the auxiliary substrate 353 is disposed on the upper body 351 rotated by the rotation shaft 350 and may be rotated together with the upper body 351.
상기 보조기판(353)의 표면 또는 상면에는 접합층(B0: B1,B2)이 형성될 수 있다. 상기 접합층(B0: B1,B2)은 도전성 페이스트 또는 도전성 화합물을 포함할 수 있다. 상기 접합층(B0: B1,B2)은 예컨대, 납(Pb) 또는 주석(Sn) 중 적어도 하나와 플럭스를 포함할 수 있다. 상기 보조기판 상에 배치된 접합층(B0)은 액상 또는 반액상의 재질로 제공될 수 있다. 상기 접합층(B0: B1,B2)의 두께는 5 마이크로 미터 이하 예컨대, 3 내지 5 마이크로 미터의 범위로 제공될 수 있다. 상기 접합층(B0: B1,B2)은 보조기판(353) 상의 전 영역에서 균일한 두께로 제공될 수 있다. 상기 접합층(B0: B1,B2)이 SnPb인 경우, 예컨대 Sn 63%의 함량, Pb는 37%의 함량일 수 있으며, Sn > Pb의 함량 관계를 가질 수 있다. 이러한 재질은 단위 면적당 입자수가 증가될 수 있고, 단위 면저항이 낮고 접합력도 개선될 수 있다. Bonding layers B0: B1 and B2 may be formed on the surface or upper surface of the auxiliary substrate 353. The bonding layers B0: B1, B2 may include a conductive paste or a conductive compound. The bonding layer B0: B1, B2 may include, for example, at least one of lead (Pb) or tin (Sn) and a flux. The bonding layer B0 disposed on the auxiliary substrate may be formed of a liquid or semi-liquid material. The bonding layer (B0: B1, B2) may have a thickness of 5 micrometers or less, for example, in a range of 3 to 5 micrometers. The bonding layers B0: B1 and B2 may be provided with a uniform thickness over the entire area on the auxiliary substrate 353. When the bonding layer (B0: B1, B2) is SnPb, for example, the content of Sn may be 63% and the content of Pb may be 37%, and may have a content relationship of Sn> Pb. The number of particles per unit area of this material may be increased, unit sheet resistance may be low, and bonding strength may be improved.
도 19 및 도 20을 참조하면, 상기 도전성 캐리어(210)는 수직 하 방향 또는 상기 보조기판(353) 방향으로 이동되고, 상기 제1 LED칩(2A)을 상기 보조기판(353) 상에 접촉시킨 후, 수직 상 방향으로 이동하게 된다. 이때 상기 제1 LED칩(2A)의 전극(K1,K2)들에는 상기 접합층(B1,B2)이 스템프 형태로 부착 또는 융착될 수 있다. 즉, 제1 LED칩(2A)을 스템핑 공정을 통해 상기 접합층(B1,B2)을 제1 LED칩(2A)의 전극(K1,K2)들에 형성해 줄 수 있다(도 20 참조). 19 and 20, the conductive carrier 210 is moved in a vertical downward direction or in the direction of the auxiliary substrate 353, and the first LED chip 2A is brought into contact with the auxiliary substrate 353. After that, it moves in the vertical upward direction. At this time, the bonding layers B1 and B2 may be attached or fused to the electrodes K1 and K2 of the first LED chip 2A in the form of a stamp. That is, the bonding layers B1 and B2 may be formed on the electrodes K1 and K2 of the first LED chip 2A through a stamping process of the first LED chip 2A (see FIG. 20 ).
이때 상기 제1 LED칩(2A)의 하부에 배치된 전극(K1,K2)들은 접합층(B1,B2)이 균일한 두께로 형성될 수 있다. 상기 전극(K1,K2)들의 각 하면에 배치된 접합층(B1,B2)은 5마이크로 미터 이하의 두께로 제공될 수 있다. 또한 접합층(B1,B2)은 제1전극(K1)의 하면에 배치된 제1접합층(B1), 및 제2전극(K2)의 하면에 배치된 제2접합층(B2)을 포함할 수 있다.At this time, the electrodes K1 and K2 disposed under the first LED chip 2A may have bonding layers B1 and B2 having a uniform thickness. The bonding layers B1 and B2 disposed on the lower surfaces of the electrodes K1 and K2 may be provided with a thickness of 5 micrometers or less. In addition, the bonding layers B1 and B2 may include a first bonding layer B1 disposed on the lower surface of the first electrode K1 and a second bonding layer B2 disposed on the lower surface of the second electrode K2. I can.
여기서, 도 21을 참조하면, 보조기판(353) 상에 액상의 접합층(B0)을 디스펜싱한 다음, 스핀 코팅 형태로 형성해 줄 수 있다. 이때 상기 보조기판(353)이 회전하게 되므로, 상기 접합층(B0)의 두께는 균일한 두께로 제공될 수 있다. 종래의 접합층은 회로기판 상에 도포된 영역에 따라 균일하지 않아 상대적으로 두껍게 형성될 수 있으며, 예컨대 6 마이크로 미터 이상의 두께로 도포될 수 있다. 즉, 종래에는 접합층 예컨대, 솔더 페이스트와 같은 재질이 불균일한 두께를 갖고 있어, LED 칩의 표면에 영향을 주거나 박리되는 문제가 발생될 수 있다. 상기 보조기판(353)의 재질은 유리 또는 플라스틱 재질일 수 있다. 상기 액상의 접합층(B0)은 보조기판(353) 상에 스프레이 방식으로 증착되거나, 디핑(Dipping), 슬릿(slit), 롤 코팅(roll coating), 또는 프린트 방식으로 형성될 수 있다.Here, referring to FIG. 21, a liquid bonding layer B0 may be dispensed on the auxiliary substrate 353 and then formed in a spin coating form. At this time, since the auxiliary substrate 353 rotates, the thickness of the bonding layer B0 may be provided with a uniform thickness. The conventional bonding layer may be formed relatively thick since it is not uniform depending on the area applied on the circuit board, and may be applied to a thickness of, for example, 6 micrometers or more. That is, in the related art, since a material such as a bonding layer, for example, a solder paste, has a non-uniform thickness, a problem of affecting the surface of the LED chip or peeling may occur. The auxiliary substrate 353 may be made of glass or plastic. The liquid bonding layer B0 may be deposited on the auxiliary substrate 353 by a spray method, or may be formed by dipping, slit, roll coating, or printing.
상기 접합층(B0)가 보조기판(353) 상에 코팅되면, 상기 보조기판(353) 상에 배치된 스템핑 영역(A5)에 상기 도전성 캐리어(210)의 하부에 배치된 제1블록(D1)을 대응시켜 줄 수 있다.When the bonding layer B0 is coated on the auxiliary substrate 353, the first block D1 disposed under the conductive carrier 210 in the stamping area A5 disposed on the auxiliary substrate 353 ) Can be matched.
도 22 및 도 23을 참조하면, 상기 도전성 캐리어(210)의 하부에 접합층(B1,B2)이 배치된 제1 LED칩(2A)을 회로기판(20) 상에 대응시키거나 대면시켜 줄 수 있다. 이때 상기 회로기판(20) 상에서 상기 복수의 제1 LED칩(2A)들이 탑재될 위치가 미리 설정되어 있어, 상기 제1 LED칩(2A)이 픽업된 도전성 캐리어(210)를 상기 회로기판(20) 상에 위치 정렬시켜 줄 수 있다.Referring to FIGS. 22 and 23, the first LED chip 2A in which the bonding layers B1 and B2 are disposed under the conductive carrier 210 can be matched or faced to each other on the circuit board 20. have. At this time, a position in which the plurality of first LED chips 2A are to be mounted on the circuit board 20 is preset, so that the conductive carrier 210 from which the first LED chip 2A is picked up is transferred to the circuit board 20 ) Can be aligned on the position.
상기 회로기판(20)은 상부에 제1절연층(41) 및 상기 제1절연층(41)을 통해 노출되는 복수의 패드(61,63)들이 배열될 수 있다. 상기 제1 절연층(41)은 폴리 이미드(PI) 필름, 포토아크릴과 같은 유기층으로 구성될 수도 있고, 무기층/유기층 또는 무기층/유기층/무기층 등의 복층 구조로 구성될 수도 있다. 상기 제1절연층(41)이 오픈된 영역에는 제1 및 제2패드(61,63)가 배치될 수 있다. 상기 복수의 패드(61,63)들은 상기 복수의 제1 LED칩(2A)과, 복수의 제2 LED칩(2B), 및 복수의 제3 LED칩(2C)이 탑재될 수 있도록 제1절연층(41)의 표면에 노출될 수 있다. 상기 복수의 패드(61,63)는 제1패드(61) 및 제2패드(63)를 포함할 수 있으며, 교대로 반복될 수 있다. A first insulating layer 41 and a plurality of pads 61 and 63 exposed through the first insulating layer 41 may be arranged on the circuit board 20. The first insulating layer 41 may be composed of an organic layer such as a polyimide (PI) film or photoacrylic, or may be composed of a multilayer structure such as an inorganic layer/organic layer or an inorganic layer/organic layer/inorganic layer. First and second pads 61 and 63 may be disposed in an area in which the first insulating layer 41 is opened. The plurality of pads 61 and 63 are first insulated so that the plurality of first LED chips 2A, the plurality of second LED chips 2B, and the plurality of third LED chips 2C are mounted. It may be exposed on the surface of the layer 41. The plurality of pads 61 and 63 may include a first pad 61 and a second pad 63, and may be alternately repeated.
상기 도전성 캐리어(210)를 수직 하 방향으로 이동시켜 상기 회로기판(20) 상에 위치시킨 상태에서, 상기 도전성 캐리어(210)에 부착된 제1 LED칩(2A)들을 상기 회로기판(20)의 각 패드(61,63) 상에 배치(Release) 또는 부착시켜 줄 수 있다. 이에 따라 도 23과 같이 회로기판(20) 상에 제1 LED칩(2A)들이 배열될 수 있다. 상기 회로기판(20)의 패드(61,63)와 상기 제1 LED칩(2A)의 전극(K1,K2) 사이 각각에는 상기 접합층(B1,B2)이 각각 배치될 수 있다. 여기서, 발명은 회로기판(20)의 패드(61,63) 상에 별도의 솔더를 형성하는 공정을 수행하지 않을 수 있다. 또한 발명은 별도의 솔더를 패드 상에 형성하지 않게 되므로, 접합층 두께가 균일하지 않는 문제를 해결할 수 있다. The first LED chips 2A attached to the conductive carrier 210 are transferred to the first LED chips 2A attached to the conductive carrier 210 in a state where the conductive carrier 210 is moved vertically downward and positioned on the circuit board 20. It can be disposed or attached to each pad 61 and 63. Accordingly, first LED chips 2A may be arranged on the circuit board 20 as shown in FIG. 23. The bonding layers B1 and B2 may be disposed between the pads 61 and 63 of the circuit board 20 and the electrodes K1 and K2 of the first LED chip 2A, respectively. Here, the invention may not perform a process of forming a separate solder on the pads 61 and 63 of the circuit board 20. In addition, since the invention does not form a separate solder on the pad, it is possible to solve the problem that the thickness of the bonding layer is not uniform.
여기서, 상기 LED 칩은 가압 방식이 아닌 자연적인 언로딩(Natural unloading) 방식으로 회로기판 상에 배치하게 되므로, LED 칩의 손해가 없고 로딩 후 열처리로 접합층을 경화시켜 주어, 공정이 단순화될 수 있다. 또한 패드와 접합층 간의 얼라인이 다소 차이가 발생되더라도, 플럭스의 물성 상 메탈 친화적이므로, 외부로 흘러 나가지 않고 패드의 Ag 또는 전극의 Au로 이동하는 경향이 있어, 쇼트 방지 및 접착력 강화를 개선시키고, 균일도를 향상시켜 줄 수 있다. Here, since the LED chip is disposed on the circuit board in a natural unloading method rather than a pressurization method, there is no damage to the LED chip and the bonding layer is cured by heat treatment after loading, thereby simplifying the process. have. In addition, even if there is a slight difference in the alignment between the pad and the bonding layer, it is metal-friendly in terms of the physical properties of the flux, so it does not flow to the outside and tends to migrate to the Ag of the pad or the Au of the electrode, thereby improving the prevention of short circuits and reinforcing adhesion. , It can improve the uniformity.
도 24와 같이, 상기한 공정을 반복적으로 수행하여, 도 17에 개시된 각 제2블록(D2)의 제2 LED칩(2B), 및 제3블록(D3)의 제3 LED칩(2C)을 각각 회로기판(20) 상에 더 정렬시켜 줄 수 있다. 상기 제1 LED칩(2A)의 전극(K1,K2)에 배치된 접합층(B1,B2)의 공정은 제2 LED칩(2B) 및 제3 LED칩(2C)에도 동일한 공정으로 이루어질 수 있다.24, by repeatedly performing the above-described process, the second LED chip 2B of each second block D2 disclosed in FIG. 17 and the third LED chip 2C of the third block D3 Each can be further aligned on the circuit board 20. The process of the bonding layers B1 and B2 disposed on the electrodes K1 and K2 of the first LED chip 2A may be performed by the same process for the second LED chip 2B and the third LED chip 2C. .
이후, 리플로우(reflow) 공정 또는 베이킹(Baking) 공정을 통해 상기 회로기판(20) 상에 배치된 제1 내지 제3 LED칩(2A,2B,2C)의 전극(K1,K2)에 배치된 접합층(B1,B2)을 이용하여, 상기 전극(K1,K2)과 상기 패드(61,63) 사이를 접합시켜 줄 수 있다. 이러한 열 처리 공정을 통해 회로기판(20) 상에 각 LED 칩(2A,2B,2C)들을 탑재시켜 줄 수 있다. 상기 열 처리 공정은 100 내지 300℃에서 진행될 수 있다. 상기 리플로우 또는 베이킹 공정을 수행하더라도, 접합층(B1,B2)의 두께가 일정하여, LED 칩에 영향을 주는 문제가 억제될 수 있고, 패드(61,63)와 전극(K1,K2) 간의 접착력 저하를 방지할 수 있다. 또한 전체 접합층(B1,B2) 간의 높이 편차는 2마이크로 미터 이하로 제공할 수 있어, 평탄도 측면에서 LED 칩의 신뢰성을 높여줄 수 있다. 상기 높이 편차는 각 접합층들의 상면 높이들 간의 차이일 수 있다.Then, through a reflow process or a baking process, the electrodes K1 and K2 of the first to third LED chips 2A, 2B and 2C disposed on the circuit board 20 are disposed. The bonding layers B1 and B2 may be used to bond between the electrodes K1 and K2 and the pads 61 and 63. Each of the LED chips 2A, 2B and 2C can be mounted on the circuit board 20 through such a heat treatment process. The heat treatment process may be performed at 100 to 300°C. Even if the reflow or baking process is performed, the thickness of the bonding layers B1 and B2 is constant, so that a problem affecting the LED chip can be suppressed, and between the pads 61 and 63 and the electrodes K1 and K2 It can prevent adhesion degradation. In addition, the height difference between the entire bonding layer (B1, B2) can be provided to less than 2 micrometers, it is possible to increase the reliability of the LED chip in terms of flatness. The height difference may be a difference between upper surface heights of each bonding layer.
도 25 및 도 26을 참조하면, LED 칩(2A,2B,2C) 중 적어도 하나 또는 모두는 상기 발광 구조물(102,103,104), 상기 발광 구조물(102,103,104) 상에 투광성 기판(101)을 포함할 수 있다. 상기 투광성 기판(101)은 성장 기판이거나 투명한 층으로서, 절연성 재질 또는 반도체 재질로 형성될 수 있다. 상기 투광성 기판(101)은 예컨대, 사파이어 기판(Al 2O 3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있으며, 제거될 수 있다.Referring to FIGS. 25 and 26, at least one or all of the LED chips 2A, 2B, 2C may include a light-transmitting substrate 101 on the light-emitting structures 102, 103 and 104 and the light-emitting structures 102, 103 and 104. The light-transmitting substrate 101 may be a growth substrate or a transparent layer, and may be formed of an insulating material or a semiconductor material. The light-transmitting substrate 101 may be selected from, for example, a sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and removed.
상기 발광 구조물(1021,103,104)은 화합물 반도체로 제공될 수 있다. 상기 발광 구조물(102,103,104)은, 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광 구조물(1021,103,104)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.The light emitting structures 1021, 103, and 104 may be formed of a compound semiconductor. The light emitting structures 102, 103, and 104 may be provided as, for example, a group 2-6 or a group 3-5 compound semiconductor. For example, the light emitting structures 1021, 103, 104 include at least two or more elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). Can be provided.
상기 발광 구조물(102,103,104)은 제1전극(K1)에 연결된 제1 도전형 반도체층(102)과, 상기 제2전극(K2)에 연결된 제2 도전형 반도체층(104), 상기 제1 및 제2도전형 반도체층(102,104) 사이에 배치된 활성층(103)을 포함할 수 있다. 상기 제1 및 제2 도전형 반도체층(102,104)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제1 및 제2 도전형 반도체층(102,104)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 도전형 반도체층(102)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 상기 제2 도전형 반도체층(104)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다. 다른 예로서, 상기 제1 및 제2도전형 반도체층(102,104)은 p형 및 n형 반도체층일 수 있다.The light emitting structures 102, 103, and 104 include a first conductivity type semiconductor layer 102 connected to the first electrode K1, a second conductivity type semiconductor layer 104 connected to the second electrode K2, and the first and second electrodes. It may include an active layer 103 disposed between the two conductive semiconductor layers 102 and 104. The first and second conductivity-type semiconductor layers 102 and 104 may be implemented with at least one of a group 3-5 or a group 2-6 compound semiconductor. The first and second conductivity type semiconductor layers 102 and 104 include at least one selected from the group including, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, etc. can do. The first conductivity-type semiconductor layer 102 may be an n-type semiconductor layer doped with an n-type dopant such as Si, Ge, Sn, Se, and Te. The second conductivity-type semiconductor layer 104 may be a p-type semiconductor layer doped with a p-type dopant such as Mg, Zn, Ca, Sr, and Ba. As another example, the first and second conductive semiconductor layers 102 and 104 may be p-type and n-type semiconductor layers.
상기 활성층(103)은 화합물 반도체로 구현될 수 있다. 상기 활성층(103)은 예로서, 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(103)이 다중 우물 구조로 구현된 경우, 상기 활성층(103)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있고, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.The active layer 103 may be implemented as a compound semiconductor. The active layer 103 may be implemented as at least one of a group 3-5 or a group 2-6 compound semiconductor. When the active layer 103 is implemented in a multi-well structure, the active layer 103 may include a plurality of well layers and a plurality of barrier layers alternately disposed, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN , InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs. It may include at least one selected from the group consisting of.
상기 발광 구조물(102,103,104)의 하부에는 광을 반사하기 위한 반사 재질의 층(미도시)이 배치될 수 있다. 상기 반사 재질의 층은 금속 또는 비 금속 재질로 형성될 수 있으며, 단층 또는 다층을 포함할 수 있다. A reflective material layer (not shown) for reflecting light may be disposed under the light emitting structures 102, 103, and 104. The reflective material layer may be formed of a metal or non-metal material, and may include a single layer or multiple layers.
상기 LED칩(2A,2B,2C) 각각은 상기 제1 및 제2전극(K1,K2)이 LED칩(2A,2B,2C)의 하부에 배치될 수 있으며, 다른 예로서 두 전극이 각 LED 칩의 서로 반대측에 배치되거나, 서로 수평한 위치에 배치될 수 있다. 상기 LED칩(2A,2B,2C)은 상기 제1 및 제2전극(K1,K2)의 위치에 따라 플립 칩, 수직형 칩, 또는 수평형 칩으로 제공될 수 있다. 상기 제1 및 제2전극(K1,K2)은 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh 중 적어도 하나 또는 둘 이상을 포함하며, 단층 또는 다층으로 형성될 수 있다. 상기 제1 및 제2전극(K1,K2)은 Ti/Ag의 적층 구조를 포함하여, 상기 Ag층은 Ti의 산화 방지를 위해 도포될 수 있으며, 열 공정에 따른 접착력이 증대될 수 있다. In each of the LED chips 2A, 2B, 2C, the first and second electrodes K1, K2 may be disposed under the LED chips 2A, 2B, 2C, and as another example, the two electrodes are each LED They may be disposed on opposite sides of the chip, or may be disposed in a horizontal position. The LED chips 2A, 2B, 2C may be provided as flip chips, vertical chips, or horizontal chips depending on the positions of the first and second electrodes K1 and K2. The first and second electrodes K1 and K2 are Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, It includes at least one or two or more of Ru and Rh, and may be formed as a single layer or multiple layers. The first and second electrodes K1 and K2 include a stacked structure of Ti/Ag, so that the Ag layer may be applied to prevent oxidation of Ti, and adhesion according to a thermal process may be increased.
상기 제1 및 제2전극(K1,K2) 사이의 영역 또는 발광 구조물의 표면에는 보호층(도 25의 109)이나 절연층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.A protective layer (109 in FIG. 25) or an insulating layer may be further disposed in a region between the first and second electrodes K1 and K2 or on the surface of the light emitting structure, but the embodiment is not limited thereto.
상기 LED칩(2A,2B,2C)의 상부에서 상기 투광성 기판(101)은 제거되거나 분리될 수 있다. 상기 LED칩(2A,2B,2C) 중 적어도 하나 또는 둘의 상부는 형광체와 같은 파장변환 물질을 갖는 층이나 필름이 배치될 수 있다. 상기 각 LED칩(2A,2B,2C) 위에 배치된 층 또는 필름에 배치된 형광체는 황색, 녹색, 적색 또는 청색 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 형광체는 상기 LED칩(2A,2B,2C)에서 방출된 광을 적색, 녹색, 황색, 청색의 광으로 파장 변환할 수 있다.The light-transmitting substrate 101 may be removed or separated from the top of the LED chips 2A, 2B, 2C. A layer or film having a wavelength conversion material such as a phosphor may be disposed on an upper portion of at least one or two of the LED chips 2A, 2B, and 2C. The phosphor disposed on the layer or film disposed on each of the LED chips 2A, 2B, 2C may include at least one of yellow, green, red, and blue. For example, the phosphor may convert light emitted from the LED chips 2A, 2B, 2C into red, green, yellow, and blue light.
상기 제1전극(K1)의 하면에 배치된 제1접합층(B1), 및 상기 제2전극(K2)의 하면에 배치된 제2접합층(B2)은 서로 동일한 두께로 제공될 수 있다. 이 경우, 상기 제1 및 제2전극(K1,K2)의 하면 위치가 같은 높이인 경우이며, 서로 다른 높이인 경우, 제1 및 제2접합층(B1,B2)은 상기 전극(K1,K2)들의 높이 차이를 보상하는 두께 차이를 가질 수 있다. 상기 제1 및 제2접합층(B1,B2)은 Sn 또는/및 Pb을 포함할 수 있으며, 예컨대 SnPb, SnAg, SnAu, SnCu, SnAgCu 중 적어도 하나를 갖는 금속간 화합물을 포함할 수 있다. 상기 제1 및 제2접합층(B1,B2)은 도전성 페이스트를 위한 금속간 화합물을 포함할 수 있으며, 상기의 물질로 한정하지는 않는다.The first bonding layer B1 disposed on the lower surface of the first electrode K1 and the second bonding layer B2 disposed on the lower surface of the second electrode K2 may have the same thickness. In this case, when the lower surfaces of the first and second electrodes K1 and K2 have the same height, and when they are at different heights, the first and second bonding layers B1 and B2 are the electrodes K1 and K2. ) Can have a thickness difference that compensates for the height difference. The first and second bonding layers B1 and B2 may include Sn or/and Pb, and may include an intermetallic compound having at least one of SnPb, SnAg, SnAu, SnCu, and SnAgCu. The first and second bonding layers B1 and B2 may include an intermetallic compound for a conductive paste, but are not limited to the above materials.
상기 제1접합층(B1)은 상기 제1전극(K1)의 하면 면적과 같거나 상기 제1전극(K1)의 하면 면적의 100% 내지 120%의 범위일 수 있다. 상기 제2접합층(B2)은 상기 제2전극(K2)의 하면 면적과 같거나 상기 제2전극(K2)의 하면 면적의 100% 내지 120%의 범위일 수 있다. 즉, 상기 제1 및 제2접합층(B1,B2)은 스템핑 공정을 통해 상기 제1 및 제2전극(K1,K2) 각각에 형성됨으로써, 실질적으로 각 전극(K1,K2)의 하면 면적과 동일한 상면 면적을 가질 수 있다.The first bonding layer B1 may be the same as the lower surface area of the first electrode K1 or may range from 100% to 120% of the lower surface area of the first electrode K1. The second bonding layer B2 may be the same as the lower surface area of the second electrode K2 or may range from 100% to 120% of the lower surface area of the second electrode K2. That is, the first and second bonding layers B1 and B2 are formed on each of the first and second electrodes K1 and K2 through a stamping process, so that substantially the lower surface area of each electrode K1 and K2 is It may have the same top surface area as.
도 27을 참조하여, 발명에서 도전성 캐리어를 이용한 LED 칩의 픽업 또는 분리시키는 공정에 대해 설명하기로 한다.Referring to FIG. 27, a process of picking up or separating an LED chip using a conductive carrier in the present invention will be described.
상기 도전성 캐리어(210)는 지지 플레이트(211), 전도성 탄성부재(212), 상기 지지 플레이트(211)과 전도성 탄성부재(212) 사이에 유전체층(214) 및 전극층(213)을 포함할 수 있다. 상기 지지 플레이트(211)는 상기 유전체층(214)이 형성되며, 상기 유전체층(214)을 지지할 수 있다. 상기 지지 플레이트(211)는 금속 재질 또는 비 금속 재질이거나, 예컨대, 알루미늄 재질을 포함할 수 있다. 상기 유전체층(214)은 비금속 물질 예컨대, 폴리이미드, 폴리에스테르, 세라믹, 탄탈리움, 실리콘 필름 중 적어도 하나를 포함할 수 있다. 상기 세라믹 재질은 비정질상의 세라믹재인 Al 2O 3, Y 2O 3, ZrO 2, AlC, TiN, AlN, TiC, MgO, CaO, CeO 2, TiO 2, BxCy, BN, SiO 2, SiC, YAG, AlF 3로 이루어진 군에서 1종 또는 2종 이상이 각각 혼합되어 사용되는 것이다. 상기 유전체층(214)의 두께는 1mm 이하 예컨대, 0.1 내지 1mm의 범위에 배치될 수 있다. The conductive carrier 210 may include a support plate 211, a conductive elastic member 212, a dielectric layer 214 and an electrode layer 213 between the support plate 211 and the conductive elastic member 212. The support plate 211 may have the dielectric layer 214 formed thereon, and support the dielectric layer 214. The support plate 211 may be a metallic material or a non-metallic material, or, for example, may include an aluminum material. The dielectric layer 214 may include at least one of a non-metallic material such as polyimide, polyester, ceramic, tantalum, and silicon film. The ceramic material is amorphous ceramic material such as Al 2 O 3 , Y 2 O 3 , ZrO 2 , AlC, TiN, AlN, TiC, MgO, CaO, CeO 2 , TiO 2 , BxCy, BN, SiO 2 , SiC, YAG, In the group consisting of AlF 3 , 1 type or 2 or more types are each mixed and used. The dielectric layer 214 may have a thickness of 1 mm or less, for example, in a range of 0.1 to 1 mm.
상기 전극층(213)은 상기 유전체층(214)과 상기 전도성 탄성부재(212) 사이에 배치될 수 있다. 상기 전극층(231)의 둘레에는 접착층(216)이 배치되어, 상기 유전체층(214)과 상기 탄성부재(212) 사이를 접착시켜 줄 수 있다. 상기 접착층(216)은 상기 유전체층(214)의 재질이거나 실리콘 또는 에폭시와 같은 재질일 수 있다. The electrode layer 213 may be disposed between the dielectric layer 214 and the conductive elastic member 212. An adhesive layer 216 is disposed around the electrode layer 231 to bond between the dielectric layer 214 and the elastic member 212. The adhesive layer 216 may be a material of the dielectric layer 214 or a material such as silicon or epoxy.
상기 전극층(213)은 전극 라인(218)을 통해 전원을 공급받을 수 있으며, 도전성 금속 예컨대, 텅스텐, 몰리브덴, 타이타늄, 은 및 구리 중 적어도 하나 또는 둘 이상을 포함할 수 있다. 상기 전극층(213)은 메쉬 형태의 전극 패턴들이 배열되어 있으며, 전 영역에 균일한 분포로 배치될 수 있다. 상기 전극층(213)의 두께는 50 마이크로 미터 이하 예컨대, 15 내지 50 마이크로 미터의 범위로 제공될 수 있다. 상기 전극층(213)은 단층 또는 다층으로 형성될 수 있다.The electrode layer 213 may be supplied with power through the electrode line 218 and may include at least one or two or more of a conductive metal such as tungsten, molybdenum, titanium, silver, and copper. In the electrode layer 213, electrode patterns in a mesh shape are arranged and may be uniformly distributed over the entire area. The thickness of the electrode layer 213 may be 50 micrometers or less, for example, in a range of 15 to 50 micrometers. The electrode layer 213 may be formed as a single layer or multiple layers.
상기 전도성 탄성부재(212)는 탄성을 갖는 전도성 재질을 포함할 수 있으며, 점성과 탄성을 갖는 중합체일 수 있다. 상기 전도성 탄성부재(212)는 고무, 열 가소성 중합체이거나 열 경화성 중합체일 수 있다. 상기 전도성 탄성부재(212)는 내부에 Ni, Cu, Ag, Al과 같은 금속 또는 금속 산화물 분말이나 카본 블랙와 같은 충전제를 포함할 수 있어, 전기 전도성 중합체로 기능할 수 있다. The conductive elastic member 212 may include a conductive material having elasticity, and may be a polymer having viscosity and elasticity. The conductive elastic member 212 may be a rubber, a thermoplastic polymer, or a thermosetting polymer. The conductive elastic member 212 may include a metal such as Ni, Cu, Ag, or Al, or a metal oxide powder or a filler such as carbon black, and thus may function as an electrically conductive polymer.
상기 도전성 캐리어(210)를 LED 칩(2A,2B,2C) 상에 접촉시킨 후, 전극 라인(218)을 통해 전원을 공급하게 된다. 상기 전극층(213)에 전원이 공급되면, 상기 유전체층(214)과 상기 LED 칩(2A,2B,2C) 또는 전도성 탄성부재(212) 사이에는 정전기적 인력이 발생되고, 시간이 경화함에 따라 전하량은 각각에 누적될 수 있다. 이에 따라 상기 도전성 캐리어(210)의 하면 또는 전도성 탄성부재(212)의 하면에는 LED 칩(2A,2B,2C)이 픽업될 수 있고, 상기 픽업 과정에서 상기 전도성 탄성부재(212)는 LED 칩(2A,2B,2C)에 가해지는 압력을 낮추거나 완충시켜 줄 수 있다. 이러한 과정을 통해 도 17의 공정에서 픽업 공정을 수행할 수 있고, 픽업된 후 접합층(B1,B2)을 각 LED 칩(2A,2B,2C)에 스템핑하는 공정을 수행할 수 있다. 상기 전원은 직류전압이어야 한다. After contacting the conductive carrier 210 on the LED chips 2A, 2B and 2C, power is supplied through the electrode line 218. When power is supplied to the electrode layer 213, an electrostatic attraction is generated between the dielectric layer 214 and the LED chips 2A, 2B, 2C or the conductive elastic member 212, and the amount of charge increases as time cures. Can be accumulated in each. Accordingly, the LED chips 2A, 2B, 2C may be picked up on the lower surface of the conductive carrier 210 or the lower surface of the conductive elastic member 212, and the conductive elastic member 212 is an LED chip ( It can lower or buffer the pressure applied to 2A, 2B, 2C). Through this process, a pick-up process may be performed in the process of FIG. 17, and a process of stamping the bonding layers B1 and B2 to each of the LED chips 2A, 2B and 2C after being picked up may be performed. The power source should be a DC voltage.
이후, 도전성 캐리어(210)를 상기 회로기판(20) 상에 위치시킨 후 상기 LED 칩(2A,2B,2C)들을 회로기판(20)의 패드(61,63) 상에 배치한 다음, 상기 전원의 공급을 차단하게 된다. 이때 소정의 압력에 의해 상기 접합층(B1,B2)은 상기 패드(61,63)와 전극(K1,K2) 사이에 접착되어, LED 칩들의 유동을 억제시켜 줄 수 있다. 상기 전원의 공급이 차단되면, 상기 전도성 탄성부재(212)에는 0V가 충전될 수 있다. 즉, 같은 전압을 인가한 후 차단할 경우, 전도성 탄성부재(212)의 전도성 재질로 인해 0V의 전압이 걸리게 되므로, 상기 LED 칩들은 상기 도전성 캐리어(210)로부터 분리될 수 있다. 이는 전도성 탄성부재(212)에 의해 잔류 전하의 방전이 용이하게 이루어지므로, 전압을 인가하면 흡착력이 증가될 수 있고 전원을 차단시키면 충전된 전하량이 LED 칩에 영향을 주지 않고 방전될 수 있다. Thereafter, after placing the conductive carrier 210 on the circuit board 20, the LED chips 2A, 2B, 2C are placed on the pads 61 and 63 of the circuit board 20, and then the power supply Cut off the supply of At this time, the bonding layers B1 and B2 are bonded between the pads 61 and 63 and the electrodes K1 and K2 by a predetermined pressure, thereby suppressing the flow of LED chips. When the supply of the power is cut off, 0V may be charged to the conductive elastic member 212. That is, when the same voltage is applied and then blocked, a voltage of 0V is applied due to the conductive material of the conductive elastic member 212, so that the LED chips can be separated from the conductive carrier 210. This is because the conductive elastic member 212 facilitates discharging of the residual charge, so when a voltage is applied, the adsorption force can be increased, and when the power is turned off, the charged amount can be discharged without affecting the LED chip.
이와는 다르게, 도 28의 비교 예와 같이, 정전 캐리어(210A)를 이용한 픽업 또는 분리 방식은, 콘덴서와 원리가 유사하게 전하를 축적하는 장치로서, 평행한 두 금속판(210B, Electrode 1,2)을 마주보게 한 상태에서 전압을 가하게 되면 +전극이 걸린 전극 판은 +전하를 띠게 되고, -전극이 걸린 전극 판은 -전하를 띠게 된다. 이때 대전된 두 평행판 사이에는 전하에 의한 힘이 발생하는데 이를 정전력(Electrostatic Force)이라 하며, 정전 캐리어(210A)는 진공챔버 내부에 기판이 놓이는 곳으로, 정전기의 힘을 사용하여 기판을 하부전극(Electrode1, Electrode2)에 고정시켜주는 기능을 하게 되며, + 또는 - 전기를 인가시키면 대상물(101A)에는 반대의 전위가 대전되고, 대전된 전위에 의하여 서로 끌어당기는 힘이 발생하는 원리를 이용하게 된다. 하지만, LED 칩을 갖는 대상물(101A)과의 접촉면 전체에 걸친 고른 정전기 힘의 작용에 의해 대상물(101A)을 고착시키는 구조이다. 하지만, 전원을 차단할 경우, 두 유전체층에 걸리는 전하가 천천히 방전하게 되고, 방전 면적이 큰 이유로 LED 칩들에 영향을 주는 문제가 있다. 발명의 실시 예는 전도성 탄성부재(212)를 도전성 캐리어의 하부에 배치시켜, LED 칩을 보호하는 한편, 상기 LED 칩에 영향을 주는 잔류 전하의 문제를 차단할 수 있다.On the contrary, as in the comparative example of FIG. 28, the pickup or separation method using the electrostatic carrier 210A is a device that accumulates electric charges in a similar principle to that of a capacitor, and two parallel metal plates 210B, Electrodes 1,2 When voltage is applied while facing each other, the electrode plate on which the + electrode is applied takes on positive charge, and the electrode plate on which the-electrode is applied takes on-charge. At this time, a force due to electric charges is generated between the two parallel plates charged. This is called electrostatic force, and the electrostatic carrier 210A is a place where the substrate is placed inside the vacuum chamber, and the substrate is lowered by using the force of static electricity. It functions to fix the electrodes (Electrode1, Electrode2), and when + or-electricity is applied, the opposite potential is charged to the object 101A, and a force that attracts each other is generated by the charged potential. do. However, it is a structure in which the object 101A is fixed by the action of an even electrostatic force over the entire contact surface with the object 101A having the LED chip. However, when the power is turned off, charges applied to the two dielectric layers are slowly discharged, and there is a problem that affects the LED chips due to the large discharge area. According to an exemplary embodiment of the present invention, the conductive elastic member 212 is disposed under the conductive carrier to protect the LED chip, while preventing the problem of residual electric charge affecting the LED chip.
상기 회로기판(20)의 각각의 픽셀 영역 및 박막트랜지수부의 구성 및 설명은 제1실시 예의 설명을 참조하기로 한다. The configuration and description of each pixel region and thin film transistor of the circuit board 20 will be described with reference to the description of the first embodiment.
도 29를 참조하면, 상기 LED칩(2A,2B,2C)이 배치된 회로기판(20)의 상부에는 투광성 커버(7)가 배치될 수 있으며, 상기 투광성 커버(7)는 상기 LED칩(2A,2B,2C)으로부터 방출된 광이 방출될 수 있다. 상기 투과성 커버(7)는 글라스 재질 또는 연성 혹은 강성의 플라스틱 재질일 수 있으며, 보호층 또는 보호 커버일 수 있다. 상기 LED칩(2A,2B,2C)과 상기 투광성 커버(7) 사이에는 투명한 층(7A)이 배치될 수 있으며, 상기 투명한 층(7A)은 실리콘 또는 에폭시와 같은 투명한 수지 재질이 배치되거나, 에어 갭일 수 있다.Referring to FIG. 29, a light-transmitting cover 7 may be disposed on the circuit board 20 on which the LED chips 2A, 2B, 2C are disposed, and the light-transmitting cover 7 is the LED chip 2A. ,2B,2C) can be emitted. The transparent cover 7 may be made of a glass material or a soft or rigid plastic material, and may be a protective layer or a protective cover. A transparent layer 7A may be disposed between the LED chips 2A, 2B, 2C and the translucent cover 7, and the transparent layer 7A may be formed of a transparent resin material such as silicone or epoxy, or It can be a gap.
도 29와 같이, 상기 LED칩(2A,2B,2C) 각각의 제1전극(K1) 및 제1접합층(B1)은 상기 회로기판(20)의 제1패드(61) 상에 배치되며, 제2전극(K2) 및 제2접합층(B2)은 상기 제2패드(63) 상에 배치될 수 있다. 상기 제1 및 제2패드(61,63)는 상기 제1 및 제2연결 전극(57,59)을 통해 박막트랜지스터와 전기적으로 연결되며, 상기 LED칩(2A,2B,2C)의 제1 및 제2전극(K1,K2)과 접합층(B1,B2)을 통해 전기적으로 연결될 수 있다. 여기서, 상기 제1 및 제2패드(61,63)는 비 금속 물질을 포함하지 않을 수 있다. 상기 제1 및 제2패드(61,63)는 Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, Au 중 적어도 둘 이상을 포함할 수 있다. 상기 제1 및 제2패드(61,63)는 다층으로 형성될 수 있다. As shown in FIG. 29, the first electrode K1 and the first bonding layer B1 of each of the LED chips 2A, 2B, 2C are disposed on the first pad 61 of the circuit board 20, The second electrode K2 and the second bonding layer B2 may be disposed on the second pad 63. The first and second pads 61 and 63 are electrically connected to the thin film transistor through the first and second connection electrodes 57 and 59, and the first and second pads of the LED chips 2A, 2B and 2C The second electrodes K1 and K2 may be electrically connected through the bonding layers B1 and B2. Here, the first and second pads 61 and 63 may not include a non-metallic material. The first and second pads 61 and 63 may include at least two or more of Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, and Au. The first and second pads 61 and 63 may be formed in multiple layers.
이후, 디스플레이 패널 상에 각 컬러별 LED 칩들이 실장되면, 클리닝 공정을 수행할 수 있으며, 상기 클리닝 공정을 통해 플럭스와 같은 비정상적인 부분을 제거할 수 있다. Thereafter, when LED chips for each color are mounted on the display panel, a cleaning process may be performed, and an abnormal part such as a flux may be removed through the cleaning process.
따라서, 발명의 제2실시 예에서 회로기판(20)의 패드(61,63)는 LED칩(2A,2B,2C)과 본딩되는 최상 층이 금속 재질으로 제공될 수 있다. 상기 금속 재질의 최 상층은 상기 패드(61,63)를 상기 LED칩(2A,2B,2C)의 각 전극(K1,K2)과 접합층(B1,B2)을 통해 접합될 수 있다. 이에 따라 LED칩(2A,2B,2C)과 연결되는 패드와 전극 사이의 접합 면의 면 저항은 낮출 수 있고, 전기 전도 및 열 전도는 개선시켜 줄 수 있다. 또한 상기 금속 재질의 최상층은 ITO에 비해 배선 기능을 수행할 수 있다. 또한 상기 금속 재질의 최상층은 범프 없이 접합 공정/리플로우 공정을 통해 LED칩(2A,2B,2C)과 연결될 수 있다. 상기 금속 재질의 최상층을 구비함으로써, 이방성 도전막을 제거할 수 있다. 또한 LED칩(2A,2B,2C)을 리페어할 때, 상기 접합층(B1,B2)을 분리시켜 LED칩(2A,2B,2C)을 분리하거나 제거할 수 있다. Accordingly, in the second embodiment of the present invention, the pads 61 and 63 of the circuit board 20 may be provided with a metal material as an uppermost layer bonded to the LED chips 2A, 2B and 2C. The uppermost layer of the metal material may be bonded to the pads 61 and 63 through the respective electrodes K1 and K2 of the LED chips 2A, 2B and 2C and bonding layers B1 and B2. Accordingly, the surface resistance of the bonding surface between the pad and the electrode connected to the LED chips 2A, 2B, 2C can be lowered, and electrical conduction and thermal conduction may be improved. In addition, the uppermost layer of the metal material may perform a wiring function compared to ITO. In addition, the uppermost layer of the metal material may be connected to the LED chips 2A, 2B, 2C through a bonding process/reflow process without bumps. By providing the uppermost layer of the metal material, the anisotropic conductive film can be removed. In addition, when the LED chips 2A, 2B, 2C are repaired, the bonding layers B1 and B2 may be separated to separate or remove the LED chips 2A, 2B and 2C.
한편, 도 30 내지 도 31과 같이, 상기 회로기판(20)의 제1 및 제2패드(61,63)는 적어도 2층 이상 또는 3층이상일 수 있다. 상기 회로기판(20)의 제1 및 제2패드(61,63)는 지지부재(1) 상에 제1금속층(L1), 상기 제1금속층(L1) 상에 제2금속층(L2), 상기 제2금속층(L2) 상에 제3금속층(L3) 및 상기 제3금속층(L3) 상에 제4금속층(L4)을 포함할 수 있다. 상기 제1금속층(L1)은 상기 지지부재(1)의 표면에 접착된 접착층이며, Ti, Ni, TiN, Mo, Pt 중 적어도 하나 또는 상기 금속을 갖는 합금을 포함할 수 있다. 상기 제2금속층(L2)은 상기 제1금속층(L1)과 상기 제3금속층(L3) 사이에 배치되며 열 전도 및 전기 전도를 위한 재질로 형성될 수 있으며, 예컨대 Al, Cu, W 중에서 적어도 하나 또는 선택된 금속을 갖는 합금으로 형성될 수 있다. 상기 제3금속층(L3)은 상기 제2금속층(L2)과 상기 제4금속층(L4)을 접합시켜 주기 위한 층일 수 있다. 상기 제3금속층(L3)은 상기 제1금속층(L1)과 동일한 재질이거나 Ti, Ni, TiN, Mo, Pt 중에서 적어도 하나로 형성될 수 있다. Meanwhile, as shown in FIGS. 30 to 31, the first and second pads 61 and 63 of the circuit board 20 may have at least two or three or more layers. The first and second pads 61 and 63 of the circuit board 20 include a first metal layer L1 on the support member 1, a second metal layer L2 on the first metal layer L1, and A third metal layer (L3) on the second metal layer (L2) and a fourth metal layer (L4) on the third metal layer (L3) may be included. The first metal layer L1 is an adhesive layer adhered to the surface of the support member 1, and may include at least one of Ti, Ni, TiN, Mo, and Pt, or an alloy having the metal. The second metal layer (L2) is disposed between the first metal layer (L1) and the third metal layer (L3) and may be formed of a material for heat conduction and electrical conduction, for example, at least one of Al, Cu, W Or it may be formed of an alloy having a selected metal. The third metal layer L3 may be a layer for bonding the second metal layer L2 and the fourth metal layer L4 to each other. The third metal layer L3 may be formed of the same material as the first metal layer L1 or at least one of Ti, Ni, TiN, Mo, and Pt.
상기 제4금속층(L4)은 본딩 층으로서, 본딩 물질 예컨대, 접합층(B1,B2)와 본딩되는 재질일 수 있다. 상기 제4금속층(L4)은 Ag, 또는 Au 중 적어도 하나 또는 상기 금속을 갖는 합금 중에서 선택될 수 있다. 상기 제4금속층(L4)은 산화 방지를 위한 층일 수 있다.The fourth metal layer L4 is a bonding layer, and may be a bonding material, for example, a material bonded to the bonding layers B1 and B2. The fourth metal layer L4 may be selected from at least one of Ag, Au, or an alloy having the metal. The fourth metal layer L4 may be a layer for preventing oxidation.
상기 제4금속층(L4)은 상기 LED칩(2A,2B,2C)의 제1전극(K1) 및 제2전극(K2)과 접합되거나 접합층(B1,B2)과 접합되는 층이며, 금속 재질에 의해 면 저항을 낮출 수 있고 전기 및 열 전도율을 개선시켜 줄 수 있다. 상기 제4금속층(L4)의 면 저항 값은 1Ω이하로서, 50mΩ이하이거나 10mΩ내지 30mΩ의 범위일 수 있다. 즉, 상기 제4금속층(L4)은 LED칩(2A,2B,2C)의 각 전극과 접합되며, 기존 ITO층에 비해 적은 면 저항을 값을 갖고 높은 열 전도 및 전기 전도 특성을 제공할 수 있다. 상기 제4금속층(L4)의 두께는 10nm 내지 2㎛ 범위일 수 있다. 예를 들어, 상기 제4금속층(L4)의 두께는 50nm 이상 예컨대, 50 내지 100nm의 범위로 제공될 수 있다. 상기 제4금속층(L4)의 두께가 상기 범위보다 낮은 경우, 열 전도 및 전기 전도 특성이 낮을 수 있다. 상기 제4금속층(L4)을 갖는 패드(61,63)는 ITO층의 낮은 전기 전도에 비해 배선으로서 기능을 수행할 수 있다. 또한 상기 제1 내지 제4금속층(L1,L2,L3,L4)은 스퍼터 방식으로 증착될 수 있다. The fourth metal layer (L4) is a layer bonded to the first electrode (K1) and the second electrode (K2) of the LED chip (2A, 2B, 2C) or bonded to the bonding layer (B1, B2), a metal material The surface resistance can be lowered and the electrical and thermal conductivity can be improved. The surface resistance value of the fourth metal layer L4 is 1 Ω or less, and may be 50 mΩ or less, or in the range of 10 mΩ to 30 mΩ. That is, the fourth metal layer L4 is bonded to each electrode of the LED chips 2A, 2B, and 2C, and has a lower surface resistance compared to the existing ITO layer and can provide high thermal and electrical conduction characteristics. . The thickness of the fourth metal layer L4 may range from 10 nm to 2 μm. For example, the thickness of the fourth metal layer L4 may be provided in a range of 50 nm or more, for example, 50 to 100 nm. When the thickness of the fourth metal layer L4 is lower than the above range, heat conduction and electrical conduction characteristics may be low. The pads 61 and 63 having the fourth metal layer L4 may function as wiring compared to the low electrical conduction of the ITO layer. In addition, the first to fourth metal layers L1, L2, L3, and L4 may be deposited by a sputtering method.
상기 제1 내지 제4금속층(L1,L2,L3,L4)의 외측에는 제1절연층(41)이 배치될 수 있다. 즉, 제1절연층(41)의 오픈 영역에는 상기 제1 내지 제4금속층(L1,L2,L3,L4)을 갖는 패드(61,63)들이 각각 배치될 수 있다.A first insulating layer 41 may be disposed outside the first to fourth metal layers L1, L2, L3, and L4. That is, pads 61 and 63 having the first to fourth metal layers L1, L2, L3, and L4 may be disposed in the open area of the first insulating layer 41, respectively.
도 31과 같이, 상기 LED칩(2A,2B,2C)의 각 전극(K1,K2)과 각 패드(61,63)은 접합층(B1,B2)에 의해 접합될 수 있다. 상기 제1전극(K1)과 상기 제1패드(61)는 제1접합층(B1)에 의해 접합될 수 있다. 상기 제2전극(K2)과 제2패드(63)는 제2접합층(B2)에 의해 접합될 수 있다. 상기 제1 및 제2접합층(B1,B2)은 Sn을 포함할 수 있으며, 예컨대 SnAg, SnPb 또는 SnAu를 갖는 금속간 화합물을 포함할 수 있다.As shown in FIG. 31, the electrodes K1 and K2 of the LED chips 2A, 2B, and 2C and the pads 61 and 63 may be bonded by bonding layers B1 and B2. The first electrode K1 and the first pad 61 may be bonded to each other by a first bonding layer B1. The second electrode K2 and the second pad 63 may be bonded to each other by a second bonding layer B2. The first and second bonding layers B1 and B2 may include Sn, and may include, for example, an intermetallic compound having SnAg, SnPb, or SnAu.
상기 제1 내지 제4금속층(L1-L4)은 상기 연결 전극과 별도로 배치된 패드이거나, 상기 연결 전극에 포함된 층일 수 있다. 다른 예로서, 도 32와 같이, 상기 제1 내지 제4금속층(L1-L4) 중에서 제1 내지 제3금속층(L1-L3)은 상기 제4금속층(L4)의 면적보다 큰 면적 또는 더 긴 길이를 갖는 연결 전극일 수 있으며, 상기 제4금속층(L4)은 패드 층일 수 있다. 도 32와 같이 제1절연층(41)은 상기 제3금속층(L3)의 상면에 배치되고 제4금속층(L4)의 외측에 배치될 수 있다. 상기 제1 내지 제3금속층(L1-L3)은 하부 패드로서, 상기 연결 전극일 수 있다. The first to fourth metal layers L1-L4 may be pads disposed separately from the connection electrode, or may be a layer included in the connection electrode. As another example, as shown in FIG. 32, among the first to fourth metal layers L1 to L4, the first to third metal layers L1 to L3 have a larger area or longer length than the fourth metal layer L4. It may be a connection electrode having, and the fourth metal layer L4 may be a pad layer. As shown in FIG. 32, the first insulating layer 41 may be disposed on the upper surface of the third metal layer L3 and may be disposed outside the fourth metal layer L4. The first to third metal layers L1 to L3 are lower pads and may be the connection electrodes.
도 33 및 도 34는 발명의 제2실시 예에서 디스플레이 패널 상에 배치된 LED 칩 중에서 불량 LED 칩을 분리하는 예를 설명한 도면이다. 불량 LED 칩(이하, 제4LED 칩)에 대해 레이저를 조사할 경우, 접합층(B1,B2)이 액상으로 녹거나 용해되며, 이때 상기 도전성 캐리어(210)를 상기 디스플레이 패널 상에 위치시킨 후, 전원을 공급하게 되면, 접합력이 약해진 제4LED 칩은 상기 도전성 캐리어(210)에 접착될 수 있다. 이러한 공정을 통해 불량인 제4LED칩을 분리시키고, 교체할 수 있다. 상기 도전성 캐리어(210)에는 위치 인식 수단이 배치되어 있어, 각 LED칩의 배열 위치에 따라 파악할 수 있고, 불량 LED 칩의 위치를 검출하고 새로운 LED 칩으로 교체할 수 있다.33 and 34 are views for explaining an example of separating a defective LED chip from among LED chips disposed on a display panel in a second embodiment of the present invention. When irradiating a laser to a defective LED chip (hereinafter, the fourth LED chip), the bonding layers (B1, B2) melt or dissolve in a liquid state, and at this time, after placing the conductive carrier 210 on the display panel, When power is supplied, the fourth LED chip whose bonding strength is weakened may be adhered to the conductive carrier 210. Through this process, the defective fourth LED chip can be separated and replaced. Since the conductive carrier 210 has a position recognition means disposed, it can be identified according to the arrangement position of each LED chip, and the position of the defective LED chip can be detected and replaced with a new LED chip.
여기서, 상기 제4LED 칩의 전극과 상기 패드에는 접합층(B1,B2)의 일부가 남아있을 수 있다. 상기 새로운 LED 칩을 하나 또는 2개 이상을 교체할 경우, 상기의 스템핑 공정을 통해 진행될 수 있다.Here, some of the bonding layers B1 and B2 may remain on the electrode and the pad of the fourth LED chip. When one or two or more of the new LED chips are replaced, it may be performed through the above stamping process.
발명의 실시 예에 따른 디스플레이 장치는 하나 또는 복수의 디스플레이 패널이 결합될 수 있다. 예를 들면, 도 1의 디스플레이 패널(11,12,13,14)들이 결합되는 경계 부분은 외부에서 구분되지 않도록 밀착 결합될 수 있다. 또한 인접한 LED 칩들 사이에는 광 차단부가 배치되거나, 일부 LED칩의 기판 상부에 파장 변환층이 배치될 수 있다. 디스플레이 패널은 복수의 LED칩을 갖는 픽셀에 스위칭 소자를 일체형으로 설치하여 TFT 기능을 수행할 수 있으며, LED칩과 접합되는 본딩 층에서의 면 저항을 낮추고 전기 전도 및 열 전도를 개선시켜 줄 수 있다.In the display device according to an exemplary embodiment, one or a plurality of display panels may be combined. For example, the boundary portions to which the display panels 11, 12, 13, and 14 of FIG. 1 are coupled may be closely coupled so that they are not distinguished from the outside. In addition, a light blocking unit may be disposed between adjacent LED chips, or a wavelength conversion layer may be disposed on a substrate of some LED chips. The display panel can perform a TFT function by integrally installing a switching element in a pixel having a plurality of LED chips, and it can reduce the surface resistance in the bonding layer bonded to the LED chip and improve electrical conduction and heat conduction. .
<제3실시 예><Third Example>
제3실시 예를 설명함에 있어서, 제1,2실시 예와 동일한 구성은 선택적으로 포함할 수 있으며, 제1 및 제2실시 예의 설명을 참조하기로 한다.In describing the third embodiment, the same configuration as the first and second embodiments may be selectively included, and descriptions of the first and second embodiments will be referred to.
도 34와 같이, 회로기판(20)의 하면에는 드라이버 IC(19) 및 이에 연결된 하부 패드(32) 등이 배치될 수 있다. 상기 회로기판(20)은 상면과 하면의 에지 영역 또는 비표시 영역(A2,A3)에 배선부(30)를 포함하며, 상기 배선부(30)는 회로기판(20)의 상면에서 하면까지 전기적으로 연결해 줄 수 있다. 상기 배선부(30)는 상기 회로기판(20) 또는 지지부재(1)의 적어도 한 측면(Sc) 또는 서로 다른 두 측면의 인접 영역을 따라 배열될 수 있다. 상기 배선부(30)는 픽셀의 개수에 따라 달라질 수 있으며, 수 백개 이상 배선들이 배열될 수 있으며, 예컨대 각 측면(Sc)에 적어도 100개 이상 또는 200개 이상이 배열될 수 있다. 상기 배선부(30)는 회로기판(20)의 상면(Sa)에 배치된 상부 패드(31)와 하면에 배치된 하부 패드(32)를 서로 연결시켜 줄 수 있다. 도 36 및 도 37과 같이, 상기 상부 패드들(31)은 복수의 LED 칩(2A,2B,2C)와 배선(La)을 통해 전기적으로 연결되거나, 상기 배선(La)의 단부에 배치될 수 있다. 상기 하부 패드(32)는 상기 회로기판(20)의 하면(Sb)에서 상기 상부 패드(31)와 대응되는 위치에 배치될 수 있다. 이러한 상부 패드(31)들과 하부 패드(32)들은 각각 복수의 배선부(30)에 각각 연결될 수 있다. 이러한 상부 패드(31)와 상기 하부 패드(32)는 단층 또는 다층일 수 있으며, 다층인 경우 적어도 2층 이상 또는 3층이상일 수 있다. 상부 패드(31)와 상기 하부 패드(32)는 Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, Au 중 적어도 둘 이상을 포함할 수 있다.As shown in FIG. 34, a driver IC 19 and a lower pad 32 connected thereto may be disposed on the lower surface of the circuit board 20. The circuit board 20 includes a wiring part 30 in an edge area or non-display area A2 and A3 of the upper and lower surfaces, and the wiring part 30 is electrically connected from the upper surface to the lower surface of the circuit board 20. You can connect with The wiring part 30 may be arranged along at least one side (Sc) of the circuit board 20 or the support member 1 or adjacent regions of two different side surfaces. The wiring unit 30 may vary depending on the number of pixels, and several hundred or more wirings may be arranged, for example, at least 100 or 200 or more may be arranged on each side Sc. The wiring part 30 may connect the upper pad 31 disposed on the upper surface Sa of the circuit board 20 and the lower pad 32 disposed on the lower surface of the circuit board 20. 36 and 37, the upper pads 31 may be electrically connected through a plurality of LED chips 2A, 2B, 2C and a wire La, or may be disposed at an end of the wire La. have. The lower pad 32 may be disposed at a position corresponding to the upper pad 31 on the lower surface Sb of the circuit board 20. These upper pads 31 and lower pads 32 may be respectively connected to a plurality of wiring units 30. The upper pad 31 and the lower pad 32 may be single-layered or multi-layered, and in the case of a multi-layered layer, at least two or three or more layers may be used. The upper pad 31 and the lower pad 32 may include at least two of Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, and Au.
상기 배선부(30)가 배치된 회로기판(20)의 에지 영역에는 보호층(33)에 의해 보호될 수 있다. 상기 회로기판(20)의 외측 둘레에 도전성 재질의 배선부(30)를 통해 상부 패드(31)들 및 하부 패드(32)들 각각을 서로 연결시켜 줌으로써, 회로기판(20)을 관통하는 홀들을 형성하지 않아도 된다. 상기 보호층(33)은 상기 배선부(30)의 표면에 형성되고, 인접한 연결부 간의 간섭이나 전기적인 쇼트 문제나, 습기 침투를 차단할 수 있다. 상기 보호층(33)는 상기 상부 패드(31) 및 하부 패드(32)의 표면까지 형성되어, 상면(Sa) 및 하면(Sb)의 에지 영역을 보호할 수 있다. 상기 보호층(33)은 TiO 2, SiO 2, SiON, Al 2O 3 중 적어도 하나를 포함하거나, 산화막, 질화물 또는 유전율 막으로 형성될 수 있다.An edge region of the circuit board 20 on which the wiring part 30 is disposed may be protected by a protective layer 33. By connecting each of the upper pads 31 and the lower pads 32 to each other through a wiring portion 30 made of a conductive material around the outer periphery of the circuit board 20, holes penetrating the circuit board 20 You do not need to form it. The protective layer 33 is formed on the surface of the wiring part 30 and may block interference between adjacent connection parts, an electrical short problem, or moisture penetration. The protective layer 33 may be formed up to the surfaces of the upper and lower pads 31 and 32 to protect edge regions of the upper and lower surfaces Sa and Sb. The protective layer 33 may include at least one of TiO 2 , SiO 2 , SiON, and Al 2 O 3 , or may be formed of an oxide layer, a nitride layer, or a dielectric constant layer.
도 36 및 도 34와 같이, 상기 회로기판(20)의 상면(Sa) 및 하면(Sb)에는 상기 상부 패드(31) 및 하부 패드(32)의 일부 패턴이 에지까지 연장될 수 있다. 상기 일부 패턴을 커팅 라인(C1)보다 더 외측으로 연장될 수 있다. 이러한 일부 패턴을 패널 외측으로 연장시켜 줌으로써, 커팅 라인(C1)을 통해 커팅할 때, 상기 회로기판(20) 또는 지지부재(1)의 에지에 노출될 수 있다. 이때 상기 커팅 라인(C1)에 의해 커팅된 단위 패널은 상부 패드(31)와 하부 패드(32)를 서로 연결해 줄 수 있는 부재가 요구되고 있다. 발명은 지지부재(1) 또는 회로기판(20)에 상부 패드(31)와 하부 패드(32)의 일부 패턴과 측면 패턴을 갖는 배선부(30)를 포함할 수 있다. 즉, 커팅된 회로기판(20)의 측면(Sc)에 별도의 패턴들을 각각 형성해 주어, 복수의 상부 패드(31)와 복수의 하부 패드(32) 각각을 서로 연결해 줄 수 있다. 상기 상부 패드(31) 및 하부 패드(32)는 전원 단자이거나 시그널 단자일 수 있다. 상기 배선부(30)은 지지부재(1)의 상면 외곽부에 배치된 상부 패턴(P1), 하면 외곽부에 배치된 하부 패턴(P2), 상기 상부 패턴(P1)과 상기 하부 패턴(P2)를 연결해 주는 연결 패턴(P3)을 포함할 수 있다. 여기서, 상기 패턴은 소정 폭을 갖는 전도성 재질의 배선일 수 있다. As shown in FIGS. 36 and 34, some patterns of the upper pad 31 and the lower pad 32 may extend to an edge on the upper surface Sa and the lower surface Sb of the circuit board 20. Some of the patterns may extend outwardly than the cutting line C1. By extending some of these patterns to the outside of the panel, when cutting through the cutting line C1, they may be exposed to the edge of the circuit board 20 or the support member 1. In this case, a member capable of connecting the upper pad 31 and the lower pad 32 to each other is required for the unit panel cut by the cutting line C1. The invention may include a wiring part 30 having a partial pattern and a side pattern of the upper pad 31 and the lower pad 32 on the support member 1 or the circuit board 20. That is, by forming separate patterns on the side surfaces Sc of the cut circuit board 20, each of the plurality of upper pads 31 and the plurality of lower pads 32 may be connected to each other. The upper pad 31 and the lower pad 32 may be power terminals or signal terminals. The wiring part 30 includes an upper pattern P1 disposed on the outer periphery of the upper surface of the support member 1, a lower pattern P2 disposed on the outer periphery of the lower surface, the upper pattern P1 and the lower pattern P2. It may include a connection pattern (P3) for connecting. Here, the pattern may be a wiring made of a conductive material having a predetermined width.
기존에는 상기 회로기판(20)의 측면(Sc)에 패턴을 형성하여, 상부 패드(31)와 하부 패드(32)를 연결할 때, 디스펜싱 공정을 이용하여 패턴을 형성하게 된다. 또한 박막트랜지스터부를 갖는 패널에서는 도금 방식을 이용하여 측면 패턴을 형성할 경우, 도금 공정 시 박막트랜지스터부가 전기적인 손해가 발생될 수 있어, 도금 공정을 이용할 수 없는 문제가 있다. 따라서, 기존에는 디스펜싱 공정을 이용하여 회로기판(20) 또는 지지부재(1)의 측면 패턴을 형성할 경우, 미세 패턴을 형성하는 데 어려움이 있다. 즉, 인접한 측면 패턴 간의 간격 확보를 위해, 미세 패턴은 100㎛ 이하 예컨대, 20㎛ 내지 60㎛의 패턴 폭이 요구되고 있으나, 디스펜싱 공정을 통해 상기한 미세 패턴 폭의 확보는 어렵고 패턴의 공차 조절이 어려울 수 있다.Conventionally, when a pattern is formed on the side surface Sc of the circuit board 20 to connect the upper pad 31 and the lower pad 32, a pattern is formed using a dispensing process. In addition, in a panel having a thin film transistor, when the side pattern is formed using a plating method, electrical damage may occur during the plating process, and thus the plating process cannot be used. Therefore, conventionally, when a side pattern of the circuit board 20 or the support member 1 is formed using a dispensing process, it is difficult to form a fine pattern. That is, in order to secure the gap between adjacent side patterns, the fine pattern is required to have a pattern width of 100 µm or less, for example, 20 µm to 60 µm, but it is difficult to secure the fine pattern width through the dispensing process, and the tolerance of the pattern is controlled This can be difficult.
또한 기존에는 디스펜싱 공정에 의한 측면 패턴을 형성해 줌으로써, 패턴 물질의 순도가 낮고 면 저항 값이 높아지는 문제가 있다. 또한 디스펜싱에 의해 측면 패턴을 회로기판(20) 또는 지지부재(1)의 측면(Sc)에 증착시켜 줄 때, 접착력이 낮고, 증착 후 경화 공정을 진행할 수 있다. In addition, conventionally, by forming the side pattern by the dispensing process, there is a problem that the purity of the pattern material is low and the surface resistance value is increased. In addition, when the side pattern is deposited on the side surface Sc of the circuit board 20 or the support member 1 by dispensing, the adhesion is low, and a curing process can be performed after the deposition.
도 37 및 도 38과 같이, 회로기판(20)은 복수의 에지 영역 중 적어도 하나 또는 둘 이상의 영역에 배선부(30)를 포함할 수 있다. 상기 배선부(30)는 상부 패턴(P1), 하부 패턴(P2) 및 연결 패턴(P3)을 포함할 수 있다. 상기 상부 패턴(P1)은 상부 패드(31)의 일부이거나 상부 패드(31)로부터 측면 상단으로 연장될 수 있다. 상기 하부 패턴(P2)은 하부 패드(32)의 일부이거나 하부 패드(32)로부터 측면 하단으로 연장될 수 있다. 상기 연결 패턴(P3)은 상기 회로기판(20) 또는 지지부재(1)의 측면(Sc)에 배치될 수 있다. 상기 연결 패턴(P3)은 서로 대면하는 상기 상부 패드(31)와 하부 패드(32)의 외측 단부를 서로 연결시켜 줄 수 있다. 예컨대, 상기 연결 패턴(P3)은 상기 상부 패턴(P1)과 상기 하부 패턴(P2)에 연결될 수 있다. 상기 연결 패턴(P3)은 상기 상부 패턴(P1)과 하부 패턴(P2)을 서로 연결시켜 줄 수 있다. 여기서, 상기 상부 패턴(P1) 및 상기 하부 패턴(P2)은 상기 상부 패드(31) 및 하부 패드(32)와 동일한 물질로 형성될 수 있다. 37 and 38, the circuit board 20 may include a wiring part 30 in at least one or two or more of a plurality of edge regions. The wiring part 30 may include an upper pattern P1, a lower pattern P2, and a connection pattern P3. The upper pattern P1 may be a part of the upper pad 31 or may extend from the upper pad 31 to an upper side. The lower pattern P2 may be a part of the lower pad 32 or may extend from the lower pad 32 to a lower side. The connection pattern P3 may be disposed on the circuit board 20 or the side surface Sc of the support member 1. The connection pattern P3 may connect outer ends of the upper pad 31 and the lower pad 32 facing each other. For example, the connection pattern P3 may be connected to the upper pattern P1 and the lower pattern P2. The connection pattern P3 may connect the upper pattern P1 and the lower pattern P2 to each other. Here, the upper pattern P1 and the lower pattern P2 may be formed of the same material as the upper pad 31 and the lower pad 32.
여기서, 상기 상부 패드(31)와 하부 패드(32)의 물질은 서로 동일하거나 다를 수 있다. 상기 상부 및 하부 패드(31,32)가 다층인 경우, 최하층인 제1층은 접착층이며, Ti, Ni, TiN, Mo, Pt 중 적어도 하나 또는 상기 금속을 갖는 합금을 포함할 수 있다. 상기 제1층 위에 배치된 제2층은 열 전도 및 전기 전도를 위한 재질로 형성될 수 있으며, 예컨대 Al, Cu, W 중에서 적어도 하나 또는 선택된 금속을 갖는 합금으로 형성될 수 있다. 상기 제2층 위에 배치된 제3층은 제1층과 동일한 재질이거나 Ti, Ni, TiN, Mo, Pt 중에서 적어도 하나로 형성될 수 있다. 상기 제3층 위에 배치된 제4층은 투명한 층이거나 금속 본딩층으로 형성될 수 있으며, 예컨대 ITO, Ag, 또는 Au 중 적어도 하나 또는 상기 금속을 갖는 합금 중에서 선택될 수 있다. 상기 제4층은 산화 방지를 위한 층일 수 있다.Here, the materials of the upper pad 31 and the lower pad 32 may be the same or different from each other. When the upper and lower pads 31 and 32 are multilayers, the lowermost first layer is an adhesive layer, and may include at least one of Ti, Ni, TiN, Mo, and Pt, or an alloy having the metal. The second layer disposed on the first layer may be formed of a material for heat conduction and electrical conduction, and may be formed of, for example, at least one of Al, Cu, and W, or an alloy having a selected metal. The third layer disposed on the second layer may be the same material as the first layer, or may be formed of at least one of Ti, Ni, TiN, Mo, and Pt. The fourth layer disposed on the third layer may be a transparent layer or a metal bonding layer, and may be selected from, for example, at least one of ITO, Ag, or Au, or an alloy having the metal. The fourth layer may be a layer for preventing oxidation.
상기 배선부(30)의 상부 패턴(P1)과 하부 패턴(P2)은 상기 상부 및 하부 패드(31,32)와 동일한 다층 구조로 형성될 수 있다. 상기 연결 패턴(P3)은 상기 상부 패턴(P1)에서 하부 패턴(P2)까지 형성될 수 있으며, 전도성 재질로 형성될 수 있다. 상기 연결 패턴(P3)은 상기 상부 패턴(P1)과 하부 패턴(P2)과 다른 층 구조를 갖고, 단일 금속 또는 복합 금속(예, 합금)으로 형성될 수 있다. 상기 연결 패턴(P3)은 평면 패턴 및 입체(3D) 패턴을 포함할 수 있다. 상기 연결 패턴(P3)은 단층 구조로 형성될 수 있다. 상기 연결 패턴(P3)은 상기 상부 패드(31) 및 하부 패드(32)와 다른 물질로 형성될 수 있다. 상기 연결 패턴(P3)은 상기 하부 패드(32)와 상기 하부 패드(32)의 두께와 다른 두께(Ta)를 가질 수 있다. 상기 상부 및 하부 패턴(P1,P2)의 두께(Ta)는 1㎛ 이상으로 형성될 수 있으며, 예컨대 1㎛ 내지 100㎛의 범위로 형성될 수 있다. 상기 연결 패턴(P3)의 두께(Tb)는 측면(Sc)에서 외측 표면까지의 거리로서, 1㎛ 이상 예컨대, 1㎛ 내지 40㎛의 범위 또는 1㎛ 내지 30㎛의 범위로 형성될 수 있다. 이러한 연결 패턴(P3)의 두께(Tb)는 면 저항 값과 금속 파우더의 사이즈에 따라 달라질 수 있다.The upper pattern P1 and the lower pattern P2 of the wiring part 30 may be formed in the same multilayer structure as the upper and lower pads 31 and 32. The connection pattern P3 may be formed from the upper pattern P1 to the lower pattern P2, and may be formed of a conductive material. The connection pattern P3 has a layer structure different from that of the upper pattern P1 and the lower pattern P2, and may be formed of a single metal or a composite metal (eg, an alloy). The connection pattern P3 may include a flat pattern and a three-dimensional (3D) pattern. The connection pattern P3 may be formed in a single layer structure. The connection pattern P3 may be formed of a material different from that of the upper and lower pads 31 and 32. The connection pattern P3 may have a thickness Ta different from that of the lower pad 32 and the lower pad 32. The thickness Ta of the upper and lower patterns P1 and P2 may be formed to be 1 μm or more, for example, in a range of 1 μm to 100 μm. The thickness Tb of the connection pattern P3 is a distance from the side surface Sc to the outer surface, and may be formed in a range of 1 μm or more, eg, 1 μm to 40 μm or 1 μm to 30 μm. The thickness Tb of the connection pattern P3 may vary depending on the surface resistance value and the size of the metal powder.
상기 연결 패턴(P3)은 하기에 설명한 바와 같이, 금속 파우더를 레이저를 이용하여 조사함으로써, 금속 파우더가 분포되는 표면에 평면 패턴 또는/및 입체 패턴 형태의 금속이 융착 또는 증착될 수 있다. 이때 증착 또는 융착되는 금속은 금속 파우더를 레이저로 용해시켜 형성됨으로써, 금속 파우더에 포함되는 산소 성분이 금속 파우더가 용해될 때, 지지부재(1) 또는 회로기판(20)의 표면과의 접착력을 향상시켜 줄 수 있다. 상기 금속 패턴이 형성되는 표면은 회로기판(20)이 갖는 지지부재(1)의 표면 또는/및 패드의 표면일 수 있다. In the connection pattern P3, as described below, by irradiating the metal powder using a laser, metal in the form of a flat pattern or/and a three-dimensional pattern may be fused or deposited on a surface on which the metal powder is distributed. At this time, the metal to be deposited or fused is formed by dissolving the metal powder with a laser, so that the oxygen component contained in the metal powder improves adhesion to the surface of the support member 1 or the circuit board 20 when the metal powder is dissolved. I can do it. The surface on which the metal pattern is formed may be the surface of the support member 1 of the circuit board 20 or/and the surface of the pad.
상기 연결 패턴(P3)은 전도성 재질 또는 금속으로 형성될 수 있으며, 예를 들면 Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, Gr, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN 중 적어도 하나 또는 이들의 둘 이상의 합금물질 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 연결 패턴(P3)의 금속은 열 전도성 및 전기 전도성이 높은 Cu이거나 CuGr을 포함할 수 있으며, 이에 대해 한정하지는 않는다.The connection pattern P3 may be formed of a conductive material or metal, for example, Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, Gr, CNT, Cr, Mg, Mo, Zn, It may include at least one of Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN, or at least one of two or more alloy materials thereof. For example, the metal of the connection pattern P3 may be Cu or CuGr having high thermal conductivity and electrical conductivity, but is not limited thereto.
상기 연결 패턴(P3)의 높이(T2)는 상기 지지부재(1)의 두께(T1) 이상일 수 있다. 상기 연결 패턴(P3)의 높이(T2)는 최소 높이일 수 있으며, 상기 상면(Sa)와 하면(Sb) 사이의 거리와 같을 수 있다. 상기 연결 패턴(P3)의 최소 높이는 상기 상부 패턴(P1)과 하부 패턴(P2) 사이의 거리와 같을 수 있다. The height T2 of the connection pattern P3 may be greater than or equal to the thickness T1 of the support member 1. The height T2 of the connection pattern P3 may be a minimum height, and may be the same as a distance between the upper surface Sa and the lower surface Sb. The minimum height of the connection pattern P3 may be the same as a distance between the upper pattern P1 and the lower pattern P2.
상기 연결 패턴(P3)의 폭(W2)은 미세 선 폭으로서, 상기 연결 패턴(P3)의 두께(Tb)보다 클 수 있다. 상기 연결 패턴(P3)의 폭(W2)은 150㎛ 이하 예컨대, 5㎛ 내지 150㎛의 범위이거나 20㎛ 내지 60㎛의 범위일 수 있다. 이러한 연결 패턴(P3)의 폭(W2)은 LED 칩에 연결된 상부 패드(31)인 단자 크기나 하부에 드라이버에 연결된 단자 크기에 따라 달라질 수 있다. The width W2 of the connection pattern P3 is a fine line width, and may be greater than the thickness Tb of the connection pattern P3. The width W2 of the connection pattern P3 may be 150 μm or less, for example, 5 μm to 150 μm, or 20 μm to 60 μm. The width W2 of the connection pattern P3 may vary depending on the size of the terminal, which is the upper pad 31 connected to the LED chip, or the size of the terminal connected to the driver, below.
상기 연결 패턴(P3)의 폭(W2)은 회로기판(20)의 상단에서 하단까지 일정한 폭으로 형성될 수 있다. 다른 예로서, 상기 연결 패턴(P3)의 폭(W2)은 상부가 넓고 하부가 좁은 형상으로 형성되거나, 상부가 좁고 하부가 넓은 형태로 형성될 수 있다. 즉, 복수의 연결 패턴(P3)들이 상기 지지부재(1)의 측면(Sc)에서 하단가지 동일한 폭으로 배열되거나, 상부 폭과 하부 폭이 다른 폭을 갖고 배열될 수 있다. The width W2 of the connection pattern P3 may be formed to have a constant width from the top to the bottom of the circuit board 20. As another example, the width W2 of the connection pattern P3 may be formed in a shape having a wide upper portion and a narrow lower portion, or formed in a shape having a narrow upper portion and a wide lower portion. That is, a plurality of connection patterns P3 may be arranged with the same width from the side surface Sc of the support member 1 to the lower end thereof, or may be arranged with different widths between the upper and lower widths.
상기 연결 패턴(P3)의 폭(W2)은 상기 상부 패턴(P1)의 폭(W1)과 같거나 작을 수 있다. 상기 연결 패턴(P3)의 폭(W2)은 하부 패턴(P2)의 폭과 같거나 작을 수 있다. 여기서, 상기 연결 패턴(P3)의 폭(W2)이 상기 하부 패턴(P2) 및 하부 패턴(P2)의 폭보다 큰 경우, 인접한 다른 연결 패턴(P3)과의 간섭이 발생될 수 있어, 상기 상부 및 하부 패턴(P2)의 폭(W1) 이하로 형성될 수 있다. The width W2 of the connection pattern P3 may be equal to or smaller than the width W1 of the upper pattern P1. The width W2 of the connection pattern P3 may be equal to or smaller than the width of the lower pattern P2. Here, when the width W2 of the connection pattern P3 is larger than the widths of the lower pattern P2 and the lower pattern P2, interference with another adjacent connection pattern P3 may occur, so that the upper And a width W1 or less of the lower pattern P2.
상기 연결 패턴(P3)은 상기 상부 패턴(P1)의 측면과 상기 하부 패턴(P2)의 측면에 접촉되며, 상기 상부 패턴(P1)의 상면으로부터 이격되며, 하부 패턴(P2)의 하면으로부터 이격될 수 있다. 상기 연결 패턴(P3)과 상기 상부 패턴(P1)의 측면의 접촉 부분은 서로 다른 두 금속의 합금이 형성될 수 있다. 상기 연결 패턴(P3)과 상기 하부 패턴(P2)의 측면의 접촉 부분은 서로 다른 두 금속의 합금이 형성될 수 있다. The connection pattern P3 is in contact with the side surface of the upper pattern P1 and the side surface of the lower pattern P2, is spaced apart from the upper surface of the upper pattern P1, and separated from the lower surface of the lower pattern P2. I can. An alloy of two different metals may be formed at a contact portion between the connection pattern P3 and the side surface of the upper pattern P1. An alloy of two different metals may be formed at a contact portion of the side surface of the connection pattern P3 and the lower pattern P2.
발명의 제3실시 예는 패널의 측면, 회로기판(20) 또는 지지부재(1)의 측면(Sc)의 연결 패턴(P3)을 금속 파우더를 이용하여 형성해 줌으로써, 도금 공정이나 디스펜싱 공정을 수행하지 않고 상부 패드(31)와 하부 패드(32)를 전기적으로 연결시켜 줄 수 있다. 또한 얇은 폭(W2) 및 얇은 두께(Tb)를 갖는 연결 패턴(P3)을 형성해 줌으로써, 면 저항이 낮아질 수 있어, 전기적 효율이 개선될 수 있다. 또한 연결 패턴(P3)의 선 폭의 조절이 레이저를 지나는 회수와 파우더 사이즈에 따라 달라질 수 있으므로, 각 연결 패턴(P3) 간의 공차 조절이 용이할 수 있다.In a third embodiment of the invention, a plating process or a dispensing process is performed by forming the connection pattern P3 of the side surface of the panel, the circuit board 20 or the side surface Sc of the support member 1 using metal powder. Without doing so, the upper pad 31 and the lower pad 32 may be electrically connected. In addition, by forming the connection pattern P3 having a thin width W2 and a thin thickness Tb, the surface resistance may be lowered, so that electrical efficiency may be improved. In addition, since the adjustment of the line width of the connection pattern P3 may vary depending on the number of times that the laser passes and the powder size, it is possible to easily adjust the tolerance between the connection patterns P3.
이러한 연결 패턴(P3)의 형성 과정을 보면 다음과 같다. The process of forming the connection pattern P3 is as follows.
도 39의 (A)(B)와 같이, 회로기판(20)의 지지부재(1)의 측면(Sc)을 레이저 모듈(203)과 대응되도록 정렬시킨 후, 상기 상부 패턴(P1)의 측면과 지지부재(1)의 측면(Sc)을 따라 파우더 공급부(201)를 통해 활성화된 금속 파우더(Pm)를 출사하게 된다. 이때 상기 지지부재(1)의 측면(Sc)은 연결 패턴(P3)이 형성된 영역 일부이며, 상기 금속 파우더(Pm)는 상부 패턴(P1)의 측면과 지지부재(1)의 측면(Sc)을 따라 도포될 수 있다. 이때 상기 금속 파우더(Pm)가 도포됨과 함께 레이저 빔(L1)을 상기 금속 파우더(Pm)에 조사하게 된다. 상기 레이저는 수 만(>10000℃) 이상의 온도로 상기 금속 파우더(Pm)로 조사되므로, 상기 금속 파우더(Pm)는 용해가 되고, 지지부재(1)의 측면(Sc)에 증착 또는 융착될 수 있다. 이때 금속 파우더(Pm)를 레이저 빔(L1)를 이용하여 형성해 줌으로써, 금속 파우더(Pm)에 포함되는 산소 성분이 금속 파우더가 용해될 때, 지지부재(1)의 측면(Sc)과 금속 간의 접착력을 향상시켜 줄 수 있다. 도 39의 (B)(C)와 같이, 상기한 공정을 수행할 때, 회로기판(20)을 이동시켜 줌으로써, 금속 파우더(Pm)의 출사와 레이저 빔(L1)의 조사 공정이 순차적으로 이루어질 수 있다. 상기 측면(Sc)에는 연결 패턴(P3)이 형성될 수 있고, 상기 연결 패턴(P3)은 상기 상부 패턴(P1)과 하부 패턴(P2)에 연결될 수 있다. 상기 금속 파우더(Pm)가 출사되는 영역에 레이저 빔(L1)가 조사됨에 의해, 연결 패턴(P3)이 형성될 수 있어, 상부 패턴(P1)에서 하부 패턴(P2)까지 상기 금속 파우더(Pm)를 제공하여, 연결 패턴(P3)을 형성할 수 있다. 상기 패턴 형성 과정에서, 레이저 모듈(203)과 파우더 공급부(201)가 일 방향으로 이동되거나, 회로기판(20)이 타 방향으로 이동될 수 있다. 하나의 레이저 빔(L1)의 폭은 150㎛ 이하일 수 있다.39(A)(B), after aligning the side surface Sc of the support member 1 of the circuit board 20 to correspond to the laser module 203, the side surface of the upper pattern P1 The activated metal powder Pm is emitted through the powder supply unit 201 along the side surface Sc of the support member 1. At this time, the side (Sc) of the support member (1) is a part of the region where the connection pattern (P3) is formed, and the metal powder (Pm) is the side surface of the upper pattern (P1) and the side (Sc) of the support member (1). Can be applied accordingly. At this time, while the metal powder Pm is applied, the laser beam L1 is irradiated onto the metal powder Pm. Since the laser is irradiated with the metal powder (Pm) at a temperature of tens of thousands (>10000°C) or more, the metal powder (Pm) is dissolved and can be deposited or fused to the side (Sc) of the support member (1). have. At this time, by forming the metal powder (Pm) using a laser beam (L1), when the oxygen component contained in the metal powder (Pm) is dissolved, the adhesion between the side surface (Sc) of the support member (1) and the metal Can improve. As shown in (B) (C) of FIG. 39, by moving the circuit board 20 when performing the above-described process, the emission of the metal powder Pm and the irradiation process of the laser beam L1 are sequentially performed. I can. A connection pattern P3 may be formed on the side surface Sc, and the connection pattern P3 may be connected to the upper pattern P1 and the lower pattern P2. By irradiating the laser beam L1 in the area where the metal powder Pm is emitted, a connection pattern P3 may be formed, so that the metal powder Pm from the upper pattern P1 to the lower pattern P2 By providing the connection pattern P3 may be formed. In the process of forming the pattern, the laser module 203 and the powder supply unit 201 may be moved in one direction or the circuit board 20 may be moved in the other direction. The width of one laser beam L1 may be 150 μm or less.
상기한 연결 패턴(P3)의 형성 방법에 의해, 상기 연결 패턴(P3)은 지지부재(1)의 상면(Sa), 측면(Sc), 또는 하면(Sb)에 형성될 수 있고, 상부 패드(31) 또는/및 상부 패턴(P1)에 형성될 수 있으며, 또는 하부 패드(32) 또는/및 하부 패턴(P2)에 형성될 수 있다. 이에 따라 상기 상부 패턴(P1)의 상면 또는/및 하부 패턴(P2)의 하면에 상기 금속 파우더를 이용하여 연결 패턴(P3)을 형성해 줄 수 있다. 또는 다른 예로서, 상기 상부 패턴(P1) 또는/및 하부 패턴(P2)이 상기 지지부재(1)의 측면(Sc)까지 연장되지 않고, 측면 에지로부터 이격된 경우, 상기 연결 패턴(P3)은 상기 지지부재(1)의 상면(Sa)에서 상부 패턴(P1) 또는/및 상부 패드(31)의 상면에서 하부 패드(32) 또는/및 하부 패턴(P2)의 하면까지 형성될 수 있다. 따라서, 상기 연결 패턴(P3)은 지지부재(1)의 상면(Sa)에서 패턴이나 패드가 형성된 영역 위에 형성되거나, 패턴이 형성되지 않는 영역 위에 형성될 수 있다. 상기 연결 패턴(P3)은 지지부재(1)의 하면(Sb)에서 패턴이나 패드가 형성된 영역 아래에 형성되거나, 패턴이 형성되지 않는 영역 아래에 형성될 수 있다. By the method of forming the connection pattern P3, the connection pattern P3 may be formed on the upper surface Sa, the side surface Sc, or the lower surface Sb of the support member 1, and the upper pad ( 31) or/and may be formed on the upper pattern P1, or may be formed on the lower pad 32 or/and the lower pattern P2. Accordingly, the connection pattern P3 may be formed on the upper surface of the upper pattern P1 or/and the lower surface of the lower pattern P2 by using the metal powder. Or as another example, when the upper pattern (P1) or/and the lower pattern (P2) does not extend to the side surface (Sc) of the support member 1 and is spaced apart from the side edge, the connection pattern P3 is It may be formed from the upper surface Sa of the support member 1 to the upper pattern P1 or/and from the upper surface of the upper pad 31 to the lower surface of the lower pad 32 or/and the lower pattern P2. Accordingly, the connection pattern P3 may be formed on a region in which a pattern or pad is formed on the upper surface Sa of the support member 1, or may be formed on a region in which the pattern is not formed. The connection pattern P3 may be formed under a region in which a pattern or a pad is formed on the lower surface Sb of the support member 1, or may be formed under a region in which no pattern is formed.
도 40 및 도 41의 (A)와 같이, 상기 연결 패턴(P3)의 표면, 상부 및 하부 패턴(P2)의 표면에는 보호층(33)이 형성될 수 있다. 상기 보호층(33)은 상기 배선부(30)의 표면을 보호할 수 있고 필요에 따라 상부 및 하부 패드(31,32)를 커버할 수 있는 영역으로 연장될 수 있다.As shown in FIGS. 40 and 41A, a protective layer 33 may be formed on the surface of the connection pattern P3 and the surfaces of the upper and lower patterns P2. The protective layer 33 may protect the surface of the wiring part 30 and may extend to an area capable of covering the upper and lower pads 31 and 32 as needed.
도 41의 (A)(B)와 같이, 상기 연결 패턴(P3)은 제1부(P3a) 및 제2부(P3b) 중 적어도 하나 또는 모두를 포함할 수 있다. 상기 제1부(P3a)는 상기 상부 패턴(P1)의 상면 위까지 연장될 수 있으며, 상기 제2부(P3b)는 하부 패턴(P2)의 하면 아래까지 연장될 수 있다. 상기 연결 패턴(P3)의 제1부(P3a)는 상부 패드(31, 도 37 참조)로부터 이격되며 상기 상부 패턴(P1)의 일부를 덮을 수 있다. 상기 연결 패턴(P3)의 제1부(P3a)의 폭이 상기 상부 패턴(P1)의 폭보다 작은 경우, 부분적으로 연결 패턴(P3)의 제1부(P3a)와 상부 패턴(P1)은 수직 방향으로 중첩될 수 있다. 여기서, 상기 제1부(P3a)는 적어도 일부가 상기 지지부재(1)의 상면(Sa)에 접촉될 수 있다.As shown in FIGS. 41A and 41B, the connection pattern P3 may include at least one or both of the first portion P3a and the second portion P3b. The first part P3a may extend above the upper surface of the upper pattern P1, and the second part P3b may extend below the lower surface of the lower pattern P2. The first part P3a of the connection pattern P3 is spaced apart from the upper pad 31 (refer to FIG. 37) and may cover a part of the upper pattern P1. When the width of the first part P3a of the connection pattern P3 is smaller than the width of the upper pattern P1, the first part P3a and the upper pattern P1 of the connection pattern P3 are partially vertical. Can be overlapped in directions. Here, at least a portion of the first part P3a may be in contact with the upper surface Sa of the support member 1.
상기 연결 패턴(P3)의 제2부(P3b)는 상부 패드(31)로부터 이격되며 상기 하부 패턴(P2)의 일부를 덮을 수 있다. 상기 연결 패턴(P3)의 제2부(P3b)의 폭이 상기 하부 패턴(P2)의 폭보다 작은 경우, 부분적으로 연결 패턴(P3)의 제2부(P3b)와 하부 패턴(P2)은 수직 방향으로 중첩될 수 있다. 여기서, 상기 제2부(P3b)는 적어도 일부가 상기 지지부재(1)의 하면(Sb)에 접촉될 수 있다. The second part P3b of the connection pattern P3 is spaced apart from the upper pad 31 and may cover a part of the lower pattern P2. When the width of the second part P3b of the connection pattern P3 is smaller than the width of the lower pattern P2, the second part P3b and the lower pattern P2 of the connection pattern P3 are partially vertical. Can be overlapped in directions. Here, at least a portion of the second part P3b may be in contact with the lower surface Sb of the support member 1.
도 42를 참조하면, 회로기판(20)의 상부 패턴(P1)은 회로기판(20)의 측면(Sc)과 소정 거리로 이격되며, 예컨대 10㎛ 이상 이격될 수 있다. 회로기판(20)의 하부 패턴(P2)은 회로기판(20)의 측면(Sc)과 소정 거리로 이격되며, 예컨대 10㎛ 이상 이격될 수 있다. 이러한 구조에서 연결 패턴(P3)의 제1부(P3a)는 상기 지지부재(1)의 측면(Sc) 상에서 상면(Sa)까지 연장되며, 상기 상부 패턴(P1)의 측면과 접촉될 수 있다. 또는 상기 제1부(P3a)는 상기 지지부재(1)의 측면(Sc) 상에서 상면(Sa), 및 상기 상부 패턴(P1)의 상면까지 더 연장될 수 있다. 상기 연결 패턴(P3)의 제2부(P3b)는 상기 지지부재(1)의 측면(Sc) 상에서 하면(Sb)까지 연장되며, 상기 상부 패턴(P1)의 측면과 접촉될 수 있다. 또는 상기 제2부(P3b)는 상기 지지부재(1)의 측면(Sc) 상에서 하면(Sb) 및 상기 하부 패턴(P2)의 하면까지 더 연장될 수 있다. 이러한 상부 패턴(P1) 또는/및 하부 패턴(P2)이 회로기판(20)의 측면(Sc)에서 이격되더라도, 상기 연결 패턴(P3)이 상기 상부 패턴(P1) 및 하부 패턴(P2)과 상기 금속 파우더를 이용한 융착 공정을 통해 연결될 수 있다. Referring to FIG. 42, the upper pattern P1 of the circuit board 20 is spaced apart from the side surface Sc of the circuit board 20 by a predetermined distance, for example, 10 μm or more. The lower pattern P2 of the circuit board 20 may be spaced apart from the side surface Sc of the circuit board 20 by a predetermined distance, for example, 10 μm or more. In this structure, the first portion P3a of the connection pattern P3 extends from the side surface Sc of the support member 1 to the upper surface Sa, and may contact the side surface of the upper pattern P1. Alternatively, the first part P3a may further extend from the side surface Sc of the support member 1 to an upper surface Sa and an upper surface of the upper pattern P1. The second portion P3b of the connection pattern P3 extends from the side surface Sc of the support member 1 to the lower surface Sb, and may contact the side surface of the upper pattern P1. Alternatively, the second portion P3b may further extend from the side surface Sc of the support member 1 to a lower surface Sb and a lower surface of the lower pattern P2. Even if the upper pattern P1 or/and the lower pattern P2 is spaced apart from the side surface Sc of the circuit board 20, the connection pattern P3 is formed with the upper pattern P1 and the lower pattern P2. It can be connected through a fusion process using metal powder.
이때 상기 회로기판(20)의 측면(Sc)에 연결 패턴(P3)을 융착시킨 후, 상면(Sa) 또는 하면(Sb)에 제1부(P3a) 및 제2부(P3b)의 융착 공정을 수행할 수 있으며, 상기 공정 순서는 변경될 수 있다. At this time, after fusing the connection pattern P3 to the side surface Sc of the circuit board 20, a fusing process of the first part P3a and the second part P3b on the upper surface Sa or the lower surface Sb is performed. Can be performed, and the process order can be changed.
도 43의 (A)(B)를 참조하면, 회로기판(20)의 상면 에지는 적어도 하나 또는 복수의 제1단차부(ST1)가 형성될 수 있으며, 또는/및 하면 에지는 적어도 하나 또는 복수의 제2단차부(ST2)가 형성될 수 있다. 상기 제1 및 제2단차부(ST1,ST2)들 각각은 상부 패드 및 하부 패드들 각각에 연장되는 방향에 오목하게 형성될 수 있다.Referring to (A) (B) of FIG. 43, at least one or a plurality of first stepped portions ST1 may be formed on the upper edge of the circuit board 20, or/and the lower edge may be at least one or plural. The second stepped portion ST2 of may be formed. Each of the first and second stepped portions ST1 and ST2 may be formed to be concave in a direction extending to each of the upper and lower pads.
상기 제1 및 제2단차부(ST1,ST2)의 깊이는 상부 및 하부 패턴(P2)의 두께의 20배 이하 예컨대, 0.5배 내지 5배 이하일 수 있다. 상기 제1 및 제2단차부(ST1,ST2)는 계단 형상 또는 경사진 면으로 형성될 수 있다. 이러한 제1단차부(ST1)에는 상부 패턴(P1)이 연장될 수 있고, 상기 제2단차부(ST2)에는 하부 패턴(P2)이 연장될 수 있다. 연결 패턴(P3)은 상기 상부 패턴(P1)의 측면에서 하부 패턴(P2)의 측면까지 형성될 수 있다. 또는 상기 연결 패턴(P3)의 제1부(P3a)는 상기 상부 패턴(P1)의 상면까지 연장되고 상기 제1단차부(ST1)와 수직 방향으로 중첩될 수 있다. 또는 상기 연결 패턴(P3)의 제2부(P3b)는 상기 하부 패턴(P2)의 하면까지 연장되고 상기 제2단차부(ST2)와 수직 방향으로 중첩될 수 있다. 이러한 제1 및 제2단차부(ST1,ST2) 중 적어도 하나에 연결 패턴(P3)을 형성해 줌으로써, 연결 패턴(P3)의 접착력이 개선될 수 있다. The depths of the first and second stepped portions ST1 and ST2 may be 20 times or less, for example, 0.5 to 5 times or less of the thickness of the upper and lower patterns P2. The first and second stepped portions ST1 and ST2 may have a step shape or an inclined surface. The upper pattern P1 may extend to the first stepped portion ST1, and the lower pattern P2 may extend to the second stepped portion ST2. The connection pattern P3 may be formed from the side surface of the upper pattern P1 to the side surface of the lower pattern P2. Alternatively, the first portion P3a of the connection pattern P3 may extend to an upper surface of the upper pattern P1 and overlap the first stepped portion ST1 in a vertical direction. Alternatively, the second portion P3b of the connection pattern P3 may extend to a lower surface of the lower pattern P2 and overlap the second stepped portion ST2 in a vertical direction. By forming the connection pattern P3 on at least one of the first and second stepped portions ST1 and ST2, adhesion of the connection pattern P3 may be improved.
도 44와 같이, 연결 패턴(P3)은 복수개가 회로기판(20)의 측면(Sc)에 배치되어, 상부 패턴(P1) 및 하부 패턴(P2)과 연결될 수 있다. 상부 패턴(P1)들 및 하부 패턴(P2)들 각각의 측면에 복수의 연결 패턴(P3)으로 연결시켜 줌으로써, 전기적인 신뢰성을 개선시켜 줄 수 있다.As shown in FIG. 44, a plurality of connection patterns P3 may be disposed on the side surface Sc of the circuit board 20 to be connected to the upper pattern P1 and the lower pattern P2. Electrical reliability may be improved by connecting the upper patterns P1 and the lower patterns P2 to each side of each side with a plurality of connection patterns P3.
도 45와 같이, 연결 패턴(P3)은 복수개가 회로기판(20)의 측면(Sc) 및 상면(Sa)에 배치되어, 상부 패턴(P1) 및 하부 패턴(P2)과 연결될 수 있다. 상부 패턴(P1) 및 하부 패턴(P2)들 각각의 측면과 상면에 복수의 연결 패턴(P3)으로 연결시켜 줌으로써, 패턴 간의 접착력 및 전기적인 신뢰성을 개선시켜 줄 수 있다. 여기서, 복수개의 연결 패턴(P3)은 2개 이상일 수 있다. 다른 예로서, 상기 연결 패턴(P3)은 상부 패턴(P1)에 연결된 패턴은 단일 개이며, 하부 패턴(P2)에 연결된 패턴은 복수로 형성될 수 있다. 다른 예로서, 상기 연결 패턴(P3)은 상부 패턴(P1)에 연결된 패턴은 복수 개이며, 하부 패턴(P2)에 연결된 패턴은 단일 개일 수 있다. As shown in FIG. 45, a plurality of connection patterns P3 may be disposed on the side surface Sc and the upper surface Sa of the circuit board 20 to be connected to the upper pattern P1 and the lower pattern P2. By connecting the upper and lower patterns P1 and P2 to the side surfaces and upper surfaces of each of the plurality of connection patterns P3, adhesion between the patterns and electrical reliability may be improved. Here, the plurality of connection patterns P3 may be two or more. As another example, the connection pattern P3 may have a single pattern connected to the upper pattern P1, and a plurality of patterns connected to the lower pattern P2 may be formed. As another example, the connection pattern P3 may be a plurality of patterns connected to the upper pattern P1, and a single pattern connected to the lower pattern P2.
발명의 다른 예로서, 상기 회로기판(20)의 측면(Sc)은 상기 측면(Sc)보다 내측 방향으로 오목한 복수의 리세스가 배치되며, 상기 복수의 리세스에는 상기 연결 패턴(P3)이 형성될 수 있다. 이는 커팅 라인에 비아 홀을 형성한 다음, 커팅할 경우, 상기의 리세스가 제공될 수 있고, 상기의 리세스에 연결 패턴(P3)을 상기에 설명된 구조 중 적어도 하나로 형성해 줄 수 있다.As another example of the invention, the side surface Sc of the circuit board 20 has a plurality of recesses that are concave inwardly than the side surface Sc, and the connection pattern P3 is formed in the plurality of recesses. Can be. In this case, when the via hole is formed in the cutting line and then cut, the recess may be provided, and the connection pattern P3 may be formed in at least one of the structures described above.
도 46과 같이, 파우더 공급부(201)를 통해 회로기판(20)의 표면에 금속 파우더(Pm)를 갖는 활성화된 물질을 공급해 주며, 이때 상기 활성화된 물질은 미리 설정된 경로 또는 영역을 따라 출사될 수 있다. 상기 활성화된 물질이 상기 회로기판(20)의 표면에 출사될 때, 레이저 모듈(203)로부터 레이저 빔(L1)이 상기 활성화된 물질을 향해 조사될 수 있다. 이때 활성화된 물질은 상기 레이저에 의해 용해되고, 회로기판(20)의 표면에 융착되거나 증착될 수 있다. 이러한 공정은 화학기상증착(CVD) 장비 예컨대, 대기압 화학기상증착(AP-CVD) 장비 내에서 진행될 수 있다. 이러한 융착 공정을 통해 회로기판(20) 상에 연결 패턴(P3)을 형성해 줌으로써, 열 처리 공정이 생략될 수 있고, 레이저 빔(L1)의 크기와 같은 최소 선 폭으로 형성될 수 있다. 이때 상기 연결 패턴(P3)의 폭은 레이저 빔을 이용한 융착 공정을 반복함으로써, 상기 레이저의 빔 크기에 대해 1배 이상 예컨대 1 내지 3배 정도까지 증가될 수 있다. 또한 활성화된 금속 파우더(Pm)가 융착됨으로써, 순수 금속이 증착될 수 있어, 50mΩ이하로 면 저항이 낮아질 수 있으며, 연결 패턴(P3)이 형성되는 1㎛ 정도로 두께를 얇게 할 경우, 연결 패턴(P3)을 투명하게 제공할 수 있다. 상기 레이저 모듈(203)은 3차원으로 레이저 빔을 조사하는 모듈일 수 있다.As shown in FIG. 46, an activated material having a metal powder Pm is supplied to the surface of the circuit board 20 through the powder supply unit 201, and the activated material may be emitted along a preset path or area. have. When the activated material is emitted to the surface of the circuit board 20, a laser beam L1 from the laser module 203 may be irradiated toward the activated material. At this time, the activated material is dissolved by the laser, and may be fused or deposited on the surface of the circuit board 20. This process can be carried out in chemical vapor deposition (CVD) equipment, such as atmospheric pressure chemical vapor deposition (AP-CVD) equipment. By forming the connection pattern P3 on the circuit board 20 through this fusion process, the heat treatment process may be omitted and may be formed with a minimum line width equal to the size of the laser beam L1. At this time, the width of the connection pattern P3 may be increased by 1 or more times, for example, 1 to 3 times the size of the laser beam by repeating the fusing process using a laser beam. In addition, as the activated metal powder Pm is fused, pure metal may be deposited, so that the surface resistance may be lowered to 50 mΩ or less. P3) can be provided transparently. The laser module 203 may be a module that irradiates a laser beam in three dimensions.
도 47 및 도 48을 참조하여, 발명의 제3실시 예에 따른 패턴의 형성 장치 및 그 방법에 대해 설명하기로 한다. An apparatus and method for forming a pattern according to a third embodiment of the present invention will be described with reference to FIGS. 47 and 48.
도 47 및 도 48을 참조하면, 금속 파우더의 공급은 가스 합성부(211)로부터 공급된 가스와 금속 파우더 공급부(213)로부터 전도성 재질의 파우더를 공급하게 된다(S11). 이러한 가스와 금속 파우더는 물질 저장탱크(215)에 저장될 수 있다. 상기 가스는 불활성 가스 및 불소 가스 중 적어도 하나 또는 모두를 포함할 수 있으며, 예컨대 N 2, Ar, He, CF 4, SF 6, NH 3, CF 4/H 2, CHF 3, C 2F 6, H 2, C 2H 4, CH 4 중 적어도 하나와 O 2를 포함할 수 있다. 여기서, 상기 가스에서 산소의 함유량은 0.1% 이상 예컨대, 0.1% 내지 10%의 범위로 제공될 수 있다. 또한 상기 가스 합성부(211) 내에서 가스의 선택 또는 함량은 조절될 수 있다.Referring to FIGS. 47 and 48, the metal powder is supplied from the gas synthesis unit 211 and the conductive material powder from the metal powder supply unit 213 (S11). Such gas and metal powder may be stored in the material storage tank 215. The gas may include at least one or both of an inert gas and a fluorine gas, for example N 2 , Ar, He, CF 4 , SF 6 , NH 3 , CF 4 /H 2 , CHF 3 , C 2 F 6 , At least one of H 2 , C 2 H 4 , and CH 4 and O 2 may be included. Here, the oxygen content in the gas may be provided in a range of 0.1% or more, for example, 0.1% to 10%. In addition, the selection or content of gas in the gas synthesis unit 211 may be adjusted.
상기 전도성 재질의 파우더는 금속성 재질이며, 예컨대 Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN 중 적어도 하나 또는 둘 이상이 혼합된 물질로 제공될 수 있다. 상기 파우더의 사이즈는 나노 크기 예컨대 1nm 이상이거나 1nm 내지 5000nm의 범위, 1nm 내지 2000nm의 범위 또는 100nm 내지 500nm일 수 있으며, 금속 입자의 사이즈에 따라 다를 수 있다. 상기 금속성 파우더는 금속 산화물의 분쇄 물이거나, 금속 탄화물, 금속 질화물의 분쇄 물이거나, 금속의 분쇄 물이거나, 금속 산화물과 다른 첨가물을 갖는 혼합물의 분쇄 물일 수 있다. 이러한 분쇄 물은 기계적 분쇄 방법으로 분쇄될 수 있다. 상기 금속 파우더 공급부(213) 내에서 파우더의 함량이나 주입 물질은 조절될 수 있다.The conductive material powder is a metallic material, such as Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf , Pt, Ru, Rh, TiN, TaN may be provided as a mixture of at least one or two or more. The size of the powder may be nano-sized, such as 1 nm or more, in the range of 1 nm to 5000 nm, in the range of 1 nm to 2000 nm, or in the range of 100 nm to 500 nm, and may vary depending on the size of the metal particles. The metallic powder may be a pulverized product of a metal oxide, a pulverized product of a metal carbide or a metal nitride, a pulverized product of a metal, or a pulverized product of a mixture having a metal oxide and other additives. Such pulverized water can be pulverized by a mechanical pulverization method. In the metal powder supply unit 213, the amount of powder or the injection material may be adjusted.
상기 물질 저장 탱크(215)는 상기 가스와 금속 파우더가 저장되며, 금속 파우더를 갖는 물질을 활성화부(216)로 공급하게 된다(S12). 상기 활성화부(216)는 상기 파우더를 갖는 물질을 활성화 탱크(217)에 공급받아 저장하며, 마이크로 웨이브 장치(218)에 의해 상기 저장된 금속 파우더를 갖는 물질을 활성화시켜 줄 수 있다. 이러한 마이크로 웨이브 장치(218)를 이용하여 상기 금속 파우더를 활성화시켜 줌으로써, 활성화된 금속 물질이 파우더 공급부(201)를 통해 공급될 수 있다(S13). 상기 파우더 공급부(201)는 미리 정해진 회로기판(20)의 표면 상에 출사시켜 줄 수 있으며, 레이저 모듈(203)은 상기 활성화된 금속 파우더(Pm)가 출사되면, 해당 영역으로 레이저 빔(L1)을 조사하게 된다(S14). 이때 금속 파우더(Pm)는 레이저 빔(L1)의 연속적인 조사를 통해 소정 길이 및 폭을 갖는 연결 패턴(P3)으로 형성될 수 있다. The material storage tank 215 stores the gas and the metal powder, and supplies a material having the metal powder to the activation unit 216 (S12). The activator 216 may receive and store the material having the powder in the activation tank 217, and activate the material having the stored metal powder by the microwave device 218. By activating the metal powder using the microwave device 218, the activated metal material may be supplied through the powder supply unit 201 (S13). The powder supply unit 201 may radiate onto a predetermined surface of the circuit board 20, and the laser module 203, when the activated metal powder Pm is emitted, a laser beam L1 to a corresponding area. It is investigated (S14). In this case, the metal powder Pm may be formed as a connection pattern P3 having a predetermined length and width through continuous irradiation of the laser beam L1.
이때 상기 활성화된 금속이 파우더 형태로 제공되고 레이저 빔에 의해 용해되고 회로기판(20)의 표면에 융착됨으로써, 순수한 금속 물질 즉, 산화물이나, 질화물, 탄화물인 경우, 상기 금속 이외의 물질이 제거된 금속 입자가 용해 및 증착될 수 있다. 즉, 상기 활성화부(216)는 금속 파우더에 포함된 산화막, 탄화막, 또는 질화막을 제거할 수 있다. 이에 따라 금속 파우더의 순도가 향상될 수 있다. 예컨대, 텅스텐 재질인 경우, 산화물이 제거되면, 기판 표면에 부착성이 더 높을 수 있다. 또한 산화 그래핀 또는 산화 구리 재질의 경우, 산화물이 제거된 경우, 그래핀 또는 구리 재질이 융착될 수 있다. 예컨대, 도 49와 같이, 산화 그래핀(A)과 같은 물질을 마이크로 웨이브를 이용하여 수초(1~2 second) 이내에 환원된 그래핀(B)으로 제공될 수 있다.At this time, the activated metal is provided in the form of a powder, dissolved by a laser beam, and fused to the surface of the circuit board 20, so that in the case of a pure metal material, that is, oxide, nitride, or carbide, materials other than the metal are removed. Metal particles can be dissolved and deposited. That is, the activation part 216 may remove an oxide film, a carbonized film, or a nitride film included in the metal powder. Accordingly, the purity of the metal powder may be improved. For example, in the case of tungsten material, when the oxide is removed, adhesion to the substrate surface may be higher. In addition, in the case of graphene oxide or copper oxide material, when the oxide is removed, graphene or copper material may be fused. For example, as shown in FIG. 49, a material such as graphene oxide (A) may be provided as graphene (B) reduced within a few seconds (1 to 2 seconds) using a microwave.
발명의 제3실시 예는 파우더 형태로 기판 표면에 출사되므로, 더 넓은 영역으로 분산시켜 줄 수 있고 원가 절감 효과가 있다. 따라서, 기판 표면에 증착된 금속 물질의 연결 패턴(P3)은 50mΩ이하로 면 저항이 낮고 레이저를 이용한 증착에 의해 표면 접착력이 증가될 수 있다. 또한 레이저 빔의 이동 속도는 초당 1미터 이상으로 속도로 높은 온도(10000도 이상)으로 진행되므로, 원료 입자를 최소화하고 레이저 빔 폭을 최소화하여, 미세한 연결패턴으로 형성할 수 있다. 또한 배선의 에지 부분이 레이저 빔에 의한 파우더의 패턴으로 형성됨으로써, 선명해지고, 직진성 및 고정성이 개선될 수 있다. 또한 상기 금속 파우더를 출사하고 레이저 빔을 조사할 때, 흡착 장비를 이용하여 흡착시켜 줌으로써, 융착되지 않는 파우더는 흡착될 수 있어, 클리닝 공정을 별도로 진행하지 않을 수 있다. 또한 레이저를 이용하여 건조한 파우더를 융착시켜 줌으로써, 별도의 열 처리 공정을 필요하지 않게 된다. 또한 가스와 금속 재료를 다양화할 수 있어, 재료 선택의 폭이 넓어질 수 있다. 연결 패턴(P3)의 두께나 높이 제어가 용이할 수 있다. 또한 미세 연결패턴의 공차 조절이 용이할 수 있다. 또한 도포성 잉크나 액상의 페이스트를 사용하지 않고 되므로, 공정이 빠르게 단순해질 수 있다.In the third embodiment of the present invention, since it is emitted on the surface of the substrate in the form of a powder, it can be dispersed in a wider area and cost reduction effect. Accordingly, the connection pattern P3 of the metal material deposited on the substrate surface has a low surface resistance of 50 mΩ or less, and surface adhesion may be increased by deposition using a laser. In addition, since the moving speed of the laser beam proceeds at a high temperature (10000 degrees or more) at a speed of 1 meter or more per second, it is possible to form a fine connection pattern by minimizing the raw material particles and minimizing the laser beam width. In addition, since the edge portion of the wiring is formed in a powder pattern by a laser beam, it becomes clear, and straightness and fixability can be improved. In addition, when the metal powder is emitted and the laser beam is irradiated, the powder that is not fused may be adsorbed by adsorbing it using an adsorption equipment, so that a cleaning process may not be separately performed. In addition, by fusing the dry powder using a laser, a separate heat treatment process is not required. In addition, gas and metal materials can be diversified, allowing wider choice of materials. It may be easy to control the thickness or height of the connection pattern P3. In addition, it may be easy to adjust the tolerance of the fine connection pattern. In addition, since it does not use a coating ink or a liquid paste, the process can be quickly simplified.
<제4실시 예><Fourth embodiment>
제4실시 예를 설명함에 있어서, 제1 내지 제3실시 예와 동일한 구성은 선택적으로 포함할 수 있으며, 제1 내지 제3실시 예의 설명을 참조하기로 한다.In describing the fourth embodiment, the same configuration as the first to third embodiments may be selectively included, and descriptions of the first to third embodiments will be referred to.
도 50 및 도 51과 같이, 회로기판(20)은 상면과 하면의 에지 영역 또는 비표시 영역(A2,A3)에 배선부(30A)를 포함하며, 상기 배선부(30A)는 회로기판(20)의 상면에서 하면까지 전기적으로 연결해 줄 수 있다. 상기 배선부(30A)는 상기 회로기판(20) 또는 지지부재(1)의 적어도 한 측면 또는 서로 다른 두 측면보다 안쪽 영역을 따라 배열될 수 있다. 상기 배선부(30A)는 픽셀의 개수에 따라 달라질 수 있으며, 수 백개 이상 배선들이 배열될 수 있으며, 예컨대 각 측면보다 내부 영역에 적어도 100개 또는 200개 이상이 배열될 수 있다. 상기 배선부(30A)는 회로기판(20)의 상면에 배치된 상부 패드(31)와 하면에 배치된 하부 패드(32)를 서로 연결시켜 줄 수 있다. 도 51 및 도 52와 같이, 상기 상부 패드들(31)은 복수의 LED 칩(2A,2B,2C)와 배선(La)을 통해 전기적으로 연결되거나, 상기 배선(La)의 단부에 배치될 수 있다. 상기 하부 패드(32)는 상기 회로기판(20)의 하면(Sb)에서 상기 상부 패드(31)와 대응되는 위치에 배치될 수 있다. 이러한 상부 패드(31)들과 하부 패드(32)들은 각각 복수의 배선부(30A)에 각각 연결될 수 있다. 50 and 51, the circuit board 20 includes a wiring portion 30A in edge regions or non-display regions A2 and A3 of the upper and lower surfaces, and the wiring portion 30A includes the circuit board 20 ) Can be electrically connected from the top to the bottom. The wiring part 30A may be arranged along at least one side surface of the circuit board 20 or the support member 1 or along an inner region of the other two side surfaces. The wiring unit 30A may vary depending on the number of pixels, and several hundred or more wirings may be arranged, and for example, at least 100 or 200 or more may be arranged in an inner region than each side. The wiring part 30A may connect the upper pad 31 disposed on the upper surface of the circuit board 20 and the lower pad 32 disposed on the lower surface of the circuit board 20. 51 and 52, the upper pads 31 may be electrically connected through a plurality of LED chips 2A, 2B, 2C and a wiring La, or may be disposed at an end of the wiring La. have. The lower pad 32 may be disposed at a position corresponding to the upper pad 31 on the lower surface Sb of the circuit board 20. These upper pads 31 and lower pads 32 may be respectively connected to a plurality of wiring portions 30A.
상기 회로기판(20)의 외곽부에 도전성 재질의 배선부(30A)를 통해 상부 패드(31)들 및 하부 패드(32)들 각각을 서로 연결시켜 줌으로써, 회로기판(20)의 측면을 통해 별도의 패턴을 형성하지 않을 수 있다. 즉, 회로기판(20)의 외 측면은 커팅된 면으로 제공될 수 있어, 별도의 패턴을 형성하는 데 어려움이 있을 수 있다. By connecting each of the upper pads 31 and the lower pads 32 to each other through a wiring part 30A made of a conductive material on the outer periphery of the circuit board 20, separate through the side surface of the circuit board 20 May not form a pattern of. That is, since the outer side of the circuit board 20 may be provided as a cut surface, it may be difficult to form a separate pattern.
상기 배선부(30A)가 배치된 회로기판(20)의 에지 영역에는 보호층(33,34)에 의해 보호될 수 있다. 상기 보호층(33,34)은 상기 상부 패드(31)과 하부 패드(32)의 표면을 보호할 수 있다. 상기 보호층(33,34)은 배선부(30A)의 상부 표면과 하부 표면에 형성될 수 있으며, 서로 연결되거나 상부 및 하부로 분리될 수 있다. 상기 보호층(33,34)은 상기 배선부(30A)의 표면에 형성되고, 인접한 배선부 간의 간섭이나 전기적인 쇼트 문제나, 습기 침투를 차단할 수 있다. 상기 보호층(33,34)는 상기 상부 패드(31) 및 하부 패드(32)의 표면까지 형성되어, 상면(Sa) 및 하면(Sb)의 에지 영역을 보호할 수 있다. The edge region of the circuit board 20 on which the wiring part 30A is disposed may be protected by the protective layers 33 and 34. The protective layers 33 and 34 may protect surfaces of the upper pad 31 and the lower pad 32. The protective layers 33 and 34 may be formed on the upper and lower surfaces of the wiring part 30A, and may be connected to each other or separated into upper and lower portions. The protective layers 33 and 34 are formed on the surface of the wiring portion 30A, and may block interference between adjacent wiring portions, an electrical short problem, or moisture penetration. The protective layers 33 and 34 are formed up to the surfaces of the upper and lower pads 31 and 32 to protect edge regions of the upper and lower surfaces Sa and Sb.
도 51 및 도 50과 같이, 상기 회로기판(20)의 외곽부의 상면(Sa) 및 하면(Sb)에는 상기 상부 패드(31) 및 하부 패드(32)들이 배치된다. 상기 상부 패드(31) 및 하부 패드(32)는 전원 단자이거나 시그널 단자일 수 있다. 여기서, 상기 회로기판(20)의 측면이 커팅될 때, 상기 상부 및 하부 패드(31,32)는 외 측면이 상기 커팅된 측면에 배치되거나, 상기 측면보다 더 내측에 배치될 수 있다. 51 and 50, the upper pad 31 and the lower pad 32 are disposed on the upper surface Sa and the lower surface Sb of the outer portion of the circuit board 20. The upper pad 31 and the lower pad 32 may be power terminals or signal terminals. Here, when the side surfaces of the circuit board 20 are cut, the upper and lower pads 31 and 32 may have outer sides disposed on the cut side surfaces, or may be disposed further inside the side surfaces.
상기 상부 및 하부 패드(31,32)들이 회로기판(20) 또는 지지부재(1)의 외곽부에 배열됨으로써, 단위 패널은 상부 패드(31)와 하부 패드(32)를 서로 연결해 줄 수 있는 부재가 요구되고 있다. 상기 상부 및 하부 패드(31,32)들은 수직 방향으로 서로 대향될 수 있다. 배선부(30A)들 각각은 서로 대향되는 상기 상부 패드(31)들 및 하부 패드(32)들 각각을 전기적으로 연결시켜 줄 수 있다. The upper and lower pads 31 and 32 are arranged on the outer edge of the circuit board 20 or the support member 1, so that the unit panel is a member capable of connecting the upper pad 31 and the lower pad 32 to each other. Is required. The upper and lower pads 31 and 32 may face each other in a vertical direction. Each of the wiring portions 30A may electrically connect the upper pads 31 and the lower pads 32 facing each other.
도 52와 같이, 지지부재(1) 또는 회로기판(20)는 외곽부에 복수의 관통 홀(P10)을 포함하며, 상기 복수의 관통홀(P10)은 상기 상부 패드(31)와 하부 패드(32)의 영역과 수직 방향으로 중첩될 수 있다. 상기 관통 홀(P10)에는 배선부(30A)가 형성되며, 상기 배선부(30A)는 상기 상부 패드(31)와 하부 패드(32)를 각각 연결시켜 줄 수 있다. 상기 배선부(30A)는 관통 홀(P10)에 배치된 연결 패턴(P11)을 포함할 수 있다. 상기 연결 패턴(P11)은 상기 지지부재(1)의 두께(T5)보다 큰 높이로 형성될 수 있다. 상기 연결 패턴(P11)은 상기 상부 패드(31)의 내주면과 연결되거나 접촉될 수 있다. 상기 연결 패턴(P11)는 상기 하부 패드(32)의 내주면과 연결되거나 접촉될 수 있다. 상기 연결 패턴(P11)은 제1부(P12)와 제2부(P13)을 포함하며, 상기 제1부(P12)는 상기 연결 패턴(P11)으로부터 상기 상부 패드(31)의 상면으로 연장될 수 있으며, 상기 상부 패드(31)와 수직 방향으로 중첩될 수 있다. 상기 제2부(P13)는 상기 연결 패턴(P11)으로부터 상기 하부 패드(32)의 하면으로 연장될 수 있으며, 상기 하부 패드(32)와 수직 방향으로 중첩될 수 있다. 52, the support member 1 or the circuit board 20 includes a plurality of through holes P10 at an outer periphery, and the plurality of through holes P10 are the upper pad 31 and the lower pad ( 32) can be overlapped in a vertical direction. A wiring portion 30A is formed in the through hole P10, and the wiring portion 30A may connect the upper pad 31 and the lower pad 32, respectively. The wiring part 30A may include a connection pattern P11 disposed in the through hole P10. The connection pattern P11 may be formed to have a height greater than the thickness T5 of the support member 1. The connection pattern P11 may be connected to or in contact with the inner peripheral surface of the upper pad 31. The connection pattern P11 may be connected to or in contact with the inner peripheral surface of the lower pad 32. The connection pattern P11 includes a first part P12 and a second part P13, and the first part P12 extends from the connection pattern P11 to the upper surface of the upper pad 31. It may be, and may be overlapped with the upper pad 31 in a vertical direction. The second part P13 may extend from the connection pattern P11 to a lower surface of the lower pad 32 and may overlap the lower pad 32 in a vertical direction.
기존에는 상기 회로기판(20)에 관통홀을 형성한 다음, 디스펜싱 공정을 통해 각 관통홀에 페이스트를 채워 형성하게 된다. 즉, 상부 패드(31)와 하부 패드(32)를 연결할 때, 디스펜싱 공정을 이용하여 패턴을 형성하게 된다. 또한 박막트랜지스터부를 갖는 패널에서는 도금 방식을 이용하여 측면 패턴을 형성할 경우, 도금 공정 시 박막트랜지스터부가 전기적인 손해가 발생될 수 있어, 도금 공정을 이용할 수 없는 문제가 있다. 따라서, 기존에는 디스펜싱 공정을 이용하여 회로기판(20) 또는 지지부재(1)의 내부 홀에 패턴을 형성할 경우, 홀 사이즈가 디스펜싱 공정이나 페이스트 재질에 따라 커지는 문제가 있다. 즉, 인접한 홀 간의 간격 확보가 어려운 문제가 있으며, 공차 조절이 어려울 수 있다. 또한 기존에는 디스펜싱 공정에 의한 홀 패턴을 형성해 줌으로써, 패턴 물질의 순도가 낮고 면 저항 값이 높아지는 문제가 있다. 또한 디스펜싱에 의해 홀 패턴을 회로기판(20) 또는 지지부재(1)의 내부에 증착시켜 줄 때, 접착력이 낮고, 증착 후 경화 공정을 진행하여 복잡해질 수 있다. 발명은 회로기판(20)의 외곽부에 복수의 관통 홀(P10)을 레이저 빔이 조사되는 정도의 크기 또는 금속 파우더가 삽입될 수 있는 정도의 크기로 형성해 주고, 상기 관통 홀(P10)에 금속 파우더를 주입한 다음 상기 금속 파우더에 레이저 빔을 조사하여, 패턴을 형성할 수 있다. 이때 금속 파우더가 홀(P10) 하부에서 용해되고 관통 홀 내면에 융착됨으로써, 홀 하부에서 상부를 향해 패턴이 형성될 수 있다. 또한 상부 패드(32)의 표면 또는/및 하부 패드의 표면 일부에 대해 금속 파우더를 출사하고, 레이저 빔을 조사하여, 관통 홀의 상부 및 하부 패턴을 형성해 줄 수 있다. 이러한 공정을 통해 배선부(30A)이 형성될 수 있다.Conventionally, a through hole is formed in the circuit board 20 and then a paste is filled in each through hole through a dispensing process. That is, when connecting the upper pad 31 and the lower pad 32, a pattern is formed using a dispensing process. In addition, in a panel having a thin film transistor, when the side pattern is formed using a plating method, electrical damage may occur during the plating process, and thus the plating process cannot be used. Therefore, conventionally, when a pattern is formed in the inner hole of the circuit board 20 or the support member 1 by using a dispensing process, there is a problem that the hole size increases depending on the dispensing process or the paste material. That is, there is a problem in that it is difficult to secure a gap between adjacent holes, and it may be difficult to adjust a tolerance. In addition, conventionally, by forming a hole pattern by a dispensing process, there is a problem that the purity of the pattern material is low and the surface resistance value is increased. In addition, when the hole pattern is deposited on the inside of the circuit board 20 or the support member 1 by dispensing, the adhesive strength is low, and the curing process may be performed after the deposition, which may be complicated. In the present invention, a plurality of through holes P10 are formed on the outer periphery of the circuit board 20 in a size such that a laser beam is irradiated or a metal powder can be inserted, and a metal in the through hole P10 After the powder is injected, a laser beam is irradiated to the metal powder to form a pattern. At this time, the metal powder is melted under the hole P10 and fused to the inner surface of the through hole, so that a pattern may be formed from the lower part of the hole toward the upper part. In addition, metal powder may be emitted to the surface of the upper pad 32 or/and a portion of the surface of the lower pad, and a laser beam may be irradiated to form upper and lower patterns of the through holes. Through this process, the wiring part 30A may be formed.
도 52와 같이, 상기 배선부(30A)의 최소 폭은 상기 관통홀(P10)의 폭(W5)과 동일하며, 최대 폭(W6)은 상기 상부 패드의 폭보다 작을 수 있다. 상기 관통홀(P10)의 폭(W6)은 최소 10㎛ 이상 예컨대, 10㎛ 내지 40㎛의 범위 또는 20㎛ 내지 40㎛의 범위로 형성될 수 있다. 상기 관통홀(P10)은 상부에서 볼 때, 원 형상, 타원 형상, 또는 다각형 형상 중 적어도 하나를 포함할 수 있다. 예컨대, 관통홀(P10)의 깊이는 지지부재(1)의 두께 이상으로서, 5㎛ 내지 2000㎛의 범위로 형성될 수 있다. 여기서, 상기 관통홀(P10)는 상기 상부 및 하부 패드(31,32)의 사이즈 또는 단자 특성에 따른 사이즈에 대응되는 크기로 형성될 수 있다. 즉, 관통홀(P10)은 전원 단자인 경우, 다른 시그널 단자보다 더 크게 제공될 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 상기 상부 패드(31)와 하부 패드(32)의 사이즈는 상기 제1부(P12)와 제2부(P13)의 면적보다 클 수 있으며, 예컨대 40×120㎛ 내지 100×150㎛의 범위일 수 있다.52, the minimum width of the wiring part 30A is the same as the width W5 of the through hole P10, and the maximum width W6 may be smaller than the width of the upper pad. The width W6 of the through hole P10 may be at least 10 μm or more, for example, 10 μm to 40 μm or 20 μm to 40 μm. When viewed from above, the through hole P10 may include at least one of a circular shape, an elliptical shape, or a polygonal shape. For example, the depth of the through hole P10 is greater than or equal to the thickness of the support member 1 and may be formed in a range of 5 μm to 2000 μm. Here, the through hole P10 may be formed in a size corresponding to the size of the upper and lower pads 31 and 32 or a size according to terminal characteristics. That is, in the case of the power terminal, the through hole P10 may be provided larger than other signal terminals, but is not limited thereto. Here, the sizes of the upper pad 31 and the lower pad 32 may be larger than the areas of the first part P12 and the second part P13, for example, in the range of 40×120 μm to 100×150 μm. Can be
상기 배선부(30A)의 상부 폭(W6)은 가로 길이 또는 세로 길이이며, 5㎛ 이상 예컨대, 5㎛ 내지 150㎛의 범위로 형성될 수 있다. 즉, 상부 폭(W6)는 가로와 세로 길이가 서로 동일하거나 어느 하나가 더 길 수 있다. 상기 상부 폭은 제1부(P12)의 폭이며, 하부 폭은 제2부(P13)의 폭일 수 있다. 상기 하부 폭은 상부 폭과 동일하거나 더 클 수 있다. 상기 제1부(P12)는 상부 형상이 소정 폭을 갖는 라인 형상, 원 형상이거나, 타원 형상, 또는 다각형 형상일 수 있다. 상기 제2부(P13)는 하부 형상이 소정 폭을 갖는 라인 형상, 원 형상이거나, 타원 형상, 또는 다각형 형상일 수 있다. 상기 제1 및 제2부(P12,P13)은 입체 패턴으로 형성될 수 있다.The upper width W6 of the wiring part 30A is a horizontal length or a vertical length, and may be formed in a range of 5 μm or more, for example, 5 μm to 150 μm. That is, the upper width W6 may have the same horizontal and vertical length, or one of them may be longer. The upper width may be the width of the first part P12, and the lower width may be the width of the second part P13. The lower width may be equal to or greater than the upper width. The first part P12 may have a line shape, a circle shape, an oval shape, or a polygon shape having an upper shape having a predetermined width. The second part P13 may have a line shape, a circle shape, an oval shape, or a polygon shape having a predetermined width in a lower shape. The first and second portions P12 and P13 may be formed in a three-dimensional pattern.
상기 배선부(30A)의 제1부(P12) 또는 제2부(P13)의 두께(T7)는 상기 상부 패드(31)의 두께(T6)와 같거나 얇게 형성될 수 있다. 상기 두께(T7)는 1㎛ 이상 예컨대, 1㎛ 내지 10㎛의 범위로 형성될 수 있다. 상기 상부 패드(31)의 두께(T6)는 1㎛ 이상 예컨대, 1㎛ 내지 100㎛의 범위로 형성될 수 있다.The thickness T7 of the first portion P12 or the second portion P13 of the wiring portion 30A may be formed to be equal to or thinner than the thickness T6 of the upper pad 31. The thickness T7 may be 1 μm or more, for example, in a range of 1 μm to 10 μm. The thickness T6 of the upper pad 31 may be 1 μm or more, for example, in a range of 1 μm to 100 μm.
상기 배선부(30A)는 상기 상부 패드(31)의 내면에서 하부 패드(32)의 내면까지 형성될 수 있으며, 전도성 재질로 형성될 수 있다. 상기 배선부(30A)는 상기 상부 패드(31) 및 하부 패드(32)와 다른 층 구조를 갖고, 단일 또는 복합 금속(예, 합금)으로 형성될 수 있으며, 즉, 단일 층 구조로 형성될 수 있다. 상기 배선부(30A)는 상기 상부 패드(31) 및 하부 패드(32)와 다른 물질로 형성될 수 있다. The wiring part 30A may be formed from an inner surface of the upper pad 31 to an inner surface of the lower pad 32, and may be formed of a conductive material. The wiring part 30A has a layer structure different from that of the upper pad 31 and the lower pad 32, and may be formed of a single or composite metal (eg, an alloy), that is, a single layer structure. have. The wiring part 30A may be formed of a material different from the upper pad 31 and the lower pad 32.
상기 배선부(30A)의 최대 높이는 지지 부재(1)의 두께(T5)보다 더 두꺼울 수 있다. 이러한 배선부(30A)의 폭 및 높이는 면 저항 값과 금속 파우더의 사이즈에 따라 달라질 수 있다.The maximum height of the wiring part 30A may be thicker than the thickness T5 of the support member 1. The width and height of the wiring part 30A may vary depending on the surface resistance value and the size of the metal powder.
상기 배선부(30A)은 하기에 설명한 바와 같이, 금속 파우더를 레이저를 이용하여 조사함으로써, 금속 파우더가 분포되는 홀 내면에 금속이 융착 또는 증착될 수 있다. 이때 증착 또는 융착되는 금속은 금속 파우더를 레이저로 용해시켜 형성됨으로써, 금속 파우더에 포함되는 산소 성분이 금속 파우더가 용해될 때, 지지부재(1) 또는 회로기판(20)의 홀 내면과의 접착력을 향상시켜 줄 수 있다. 상기 금속이 형성되는 홀 내면은 회로기판(20)이 갖는 지지부재(1)의 관통 홀일 수 있다. As described below, in the wiring part 30A, by irradiating metal powder with a laser, metal may be fused or deposited on the inner surface of the hole in which the metal powder is distributed. At this time, the metal to be deposited or fused is formed by dissolving the metal powder with a laser, so that when the metal powder is dissolved, the oxygen component contained in the metal powder improves adhesion to the inner surface of the hole of the support member 1 or the circuit board 20. It can be improved. The inner surface of the hole in which the metal is formed may be a through hole of the support member 1 of the circuit board 20.
상기 배선부(30A)는 전도성 재질 또는 금속으로 형성될 수 있으며, 예를 들면 Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, Gr, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN, 이들의 둘 이상의 합금물질 중 적어도 하나를 포함할 수 있다. 예컨대, 금속은 Cu인 경우, CuGr를 포함할 수 있으며, 이에 대해 한정하지는 않는다.The wiring part 30A may be formed of a conductive material or metal, for example, Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, Gr, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN, may include at least one of two or more alloy materials thereof. For example, when the metal is Cu, it may include CuGr, but is not limited thereto.
다른 예로서, 상기 배선부(30A)의 폭(예, W5)은 회로기판(20)의 관통 홀(P10) 내에서 일정하거나, 영역에 따라 다른 폭으로 형성될 수 있다. 예컨대, 상기 관통 홀(P10)의 폭(W5)은 상부가 넓고 하부가 좁은 형상으로 형성되거나, 상부가 좁고 하부가 넓은 형태로 형성될 수 있다. As another example, the width (eg, W5) of the wiring portion 30A may be constant within the through hole P10 of the circuit board 20 or may be formed to have a different width depending on an area. For example, the width W5 of the through hole P10 may be formed in a shape having a wide upper portion and a narrow lower portion, or formed in a shape having a narrow upper portion and a wide lower portion.
상기 배선부(30A)와 상기 상부 패드(31)의 표면의 접촉 부분은 서로 다른 두 금속의 합금이 형성될 수 있다. 상기 배선부(30A)와 상기 하부 패드(32)의 표면의 접촉 부분은 서로 다른 두 금속의 합금이 형성될 수 있다. An alloy of two different metals may be formed in a contact portion between the wiring part 30A and the surface of the upper pad 31. An alloy of two different metals may be formed in a contact portion between the wiring part 30A and the surface of the lower pad 32.
발명의 실시 예는 회로기판(20) 또는 지지부재(1)의 관통 홀(P10)들 각각에 배선부(30A)을 금속 파우더를 이용하여 형성해 줌으로써, 도금 공정이나 디스펜싱 공정을 수행하지 않고 상부 패드(31)와 하부 패드(32)를 전기적으로 연결시켜 줄 수 있다. 또한 단일 금속으로 활성화된 금속 파우더로 배선부(30A)을 형성해 줌으로써, 면 저항이 낮아질 수 있어, 전기적 효율이 개선될 수 있다. 또한 배선부(30A)의 영역은 레이저를 지나는 회수와 파우더 사이즈에 따라 달라질 수 있으므로, 각 배선부(30A) 간의 공차 조절이 용이할 수 있다.According to an embodiment of the present invention, by forming the wiring part 30A in each of the through holes P10 of the circuit board 20 or the support member 1 by using metal powder, the upper part without performing a plating process or a dispensing process The pad 31 and the lower pad 32 may be electrically connected. In addition, by forming the wiring part 30A with a metal powder activated with a single metal, the surface resistance may be lowered, so that electrical efficiency may be improved. In addition, since the area of the wiring portion 30A may vary depending on the number of times the laser passes and the powder size, it is possible to easily adjust the tolerance between the wiring portions 30A.
이러한 배선부(30A)의 형성 과정을 보면 다음과 같다. The process of forming the wiring part 30A is as follows.
도 53의 (A)(B)(C)와 같이, 관통 홀(P10)은 회로기판(20)의 지지부재(1)의 외곽부에 상부 및 하부 패드(31,32)를 통해 관통시켜 준다. 상기 관통 홀(P10)들 중 적어도 하나를 레이저 모듈(203)과 대응되도록 정렬시킨 후, 상기 관통 홀(P10)의 내부에 파우더 공급부(201)를 통해 활성화된 금속 파우더(Pm)를 출사하게 된다. 이때 상기 금속 파우더(Pm1, 도 55)가 관통 홀(P0)의 하부에 도포될 때, 레이저 빔(L1)을 상기 금속 파우더(Pm1)에 조사하게 된다. 상기 레이저는 수 만(>10000℃) 이상의 온도로 상기 금속 파우더(Pm1)로 조사되므로, 상기 금속 파우더(Pm1)는 용해가 되고, 지지부재(1)의 관통 홀(P10)의 표면에 증착 또는 융착될 수 있다. 이때 금속 파우더(Pm1)를 레이저 빔(L1)를 이용하여 반복적으로 형성해 줌으로써, 상기 관통 홀(P10)에 연결 패턴(P11)이 형성될 수 있다. 또한 상부 패드(31) 상에서 상기의 과정을 계속 수행함으로써, 배선부(30A)의 제1부(P12)를 형성해 줄 수 있고, 하부 패드(32) 상으로 상기의 과정을 계속 수행함으로써, 배선부(30A)의 제2부(P13)를 형성해 줄 수 있다. As shown in (A) (B) (C) of FIG. 53, the through hole P10 penetrates the outer portion of the support member 1 of the circuit board 20 through the upper and lower pads 31 and 32. . After aligning at least one of the through holes P10 to correspond to the laser module 203, the activated metal powder Pm is emitted through the powder supply unit 201 in the through hole P10. . At this time, when the metal powder Pm1 (FIG. 55) is applied to the lower portion of the through hole P0, the laser beam L1 is irradiated onto the metal powder Pm1. Since the laser is irradiated with the metal powder (Pm1) at a temperature of tens of thousands (>10000°C) or more, the metal powder (Pm1) is dissolved and deposited on the surface of the through hole (P10) of the support member (1) or Can be fused. At this time, by repeatedly forming the metal powder Pm1 using the laser beam L1, the connection pattern P11 may be formed in the through hole P10. In addition, by continuously performing the above process on the upper pad 31, the first part P12 of the wiring part 30A can be formed, and by continuing the above process on the lower pad 32, the wiring part The second part P13 of 30A may be formed.
이때 금속 파우더(Pm1)를 레이저 빔(L1)를 이용하여 형성해 줌으로써, 금속 파우더(Pm1)에 포함되는 산소 성분이 금속 파우더가 용해될 때, 지지부재(1)의 내면과 금속 간의 접착력을 향상시켜 줄 수 있다. 상기한 공정을 수행할 때, 회로기판(20)을 수직 방향으로 이동시켜 주거나 틸트시켜 줄 수 있다. At this time, by forming the metal powder (Pm1) using the laser beam (L1), when the oxygen component contained in the metal powder (Pm1) dissolves the metal powder, the adhesion between the inner surface of the support member 1 and the metal is improved. Can give. When performing the above process, the circuit board 20 may be moved or tilted in a vertical direction.
상기 배선부(30A)는 상기 상부 패드(31)와 하부 패드(32)에 연결될 수 있다. 상기 금속 파우더(Pm1)가 출사되는 영역에 레이저 빔(L1)이 조사됨에 의해, 배선부(30A)가 형성될 수 있고, 상부 패드(31)에서 하부 패드(32)까지 상기 금속 파우더(Pm1)를 제공하여, 배선부(30A)을 형성할 수 있다. 상기 패턴 형성 과정에서, 레이저 모듈(203)과 파우더 공급부(201), 회로기판(20)이 이동 방향에 대해, 다양하게 설계할 수 있다.The wiring part 30A may be connected to the upper pad 31 and the lower pad 32. By irradiating the laser beam L1 to the area where the metal powder Pm1 is emitted, the wiring part 30A may be formed, and the metal powder Pm1 from the upper pad 31 to the lower pad 32 By providing, it is possible to form the wiring portion 30A. In the process of forming the pattern, the laser module 203, the powder supply unit 201, and the circuit board 20 may be designed in various ways with respect to the moving direction.
상기한 배선부(30A)의 형성 방법에 의해, 상기 배선부(30A)는 지지부재(1)의 관통 홀(P10)에 형성될 수 있고, 상부 패드(31) 또는/및 상부 패드(31)의 표면에 더 형성될 수 있다. 이에 따라 상기 상부 패드(31)의 상면 또는/및 하부 패드(32)의 하면에 상기 금속 파우더를 이용하여 배선부(30A)을 형성해 줄 수 있다. 따라서, 상기 배선부(30A)는 지지부재(1)의 상면에서 패턴이나 패드가 형성된 영역에 형성되거나, 패턴이나 패드가 형성되지 않는 주변 영역에 형성될 수 있다. 상기 배선부(30A)는 지지부재(1)의 하면에서 패턴이나 패드가 형성된 영역이나 패턴이나 패드가 형성되지 않는 주변에 형성될 수 있다. By the above-described method of forming the wiring portion 30A, the wiring portion 30A may be formed in the through hole P10 of the support member 1, and the upper pad 31 or/and the upper pad 31 It can be further formed on the surface of. Accordingly, the wiring portion 30A may be formed on the upper surface of the upper pad 31 or/and the lower surface of the lower pad 32 by using the metal powder. Accordingly, the wiring part 30A may be formed in a region in which a pattern or pad is formed on the upper surface of the support member 1 or in a peripheral region in which the pattern or pad is not formed. The wiring part 30A may be formed on a lower surface of the support member 1 in a region in which a pattern or pad is formed, or around a pattern or pad in which no pattern or pad is formed.
상기 배선부(30A)의 제1부(P12) 및 제2부(P13)의 측면은 각진 면이거나, 곡면을 포함할 수 있다. 상기 배선부(30A)의 제1부(P12)의 상면 및 제2부(P13)의 하면은 평면이거나, 볼록한 곡면을 포함할 수 있다. 이러한 제1,2부(P12,P13)의 표면 형상은 레이저 빔의 파워에 따라 달라지거나 조절될 수 있다.The side surfaces of the first part P12 and the second part P13 of the wiring part 30A may be angled or may include a curved surface. The upper surface of the first part P12 and the lower surface of the second part P13 of the wiring part 30A may be flat or may include a convex curved surface. The surface shapes of the first and second portions P12 and P13 may be changed or adjusted according to the power of the laser beam.
여기서, 상기 관통 홀(P10)은 센터를 기준으로 상부 방향으로 상기 공정을 진행하고, 센터를 기준으로 하부 방향으로 상기 공정을 수행할 수 있다. 즉, 관통 홀(P10)의 센터부터 상부로 패턴을 형성한 다음, 센터 하부로 다시 형성할 수 있다. 또는 관통 홀(P10)들의 하부에 반사 또는 지지 필름을 배치하여, 레이저 빔이 관통 홀 내에서 금속 파우더를 효과적으로 조사될 수 있다. Here, the through hole P10 may perform the process in an upper direction with respect to the center and perform the process in a lower direction with respect to the center. That is, the pattern may be formed from the center of the through hole P10 to the top, and then formed again to the bottom of the center. Alternatively, by arranging a reflective or supporting film under the through holes P10, the laser beam may effectively irradiate the metal powder in the through holes.
따라서, 배선부(30A)의 연결 패턴(P11)의 적어도 일부를 형성한 다음 상부 패드(31) 상으로 제1부(P12)를 형성하고, 연결 패턴(P12)의 적어도 나머지 일부를 형성하거나 하부 패드(32) 상으로 제2부(P13)를 형성할 수 있다. Accordingly, after forming at least a part of the connection pattern P11 of the wiring part 30A, the first part P12 is formed on the upper pad 31, and at least a part of the connection pattern P12 is formed or A second part P13 may be formed on the pad 32.
도 53의 (D)와 같이, 상기 배선부(30A)의 표면, 상부 및 하부 패드(31,32)의 표면에는 보호층(33,34)이 형성될 수 있다. 상기 보호층(33,34)은 상기 배선부(30A)의 표면을 보호할 수 있고 필요에 따라 상부 및 하부 패드(31,32)를 커버할 수 있는 영역으로 연장될 수 있다.As shown in FIG. 53D, protective layers 33 and 34 may be formed on the surface of the wiring part 30A and the surfaces of the upper and lower pads 31 and 32. The protective layers 33 and 34 may protect the surface of the wiring part 30A and may extend to a region capable of covering the upper and lower pads 31 and 32 as needed.
도 54를 참조하면, 회로기판(20)의 외곽부 상면은 적어도 하나 또는 복수의 제1단차부(ST1)가 형성될 수 있으며, 또는/및 외곽부 하면은 적어도 하나 또는 복수의 제2단차부(ST2)가 형성될 수 있다. 상기 제1 및 제2단차부(ST1,ST2)들 각각은 상부 패드(31) 및 하부 패드(32)들 각각이 형성되는 영역이 오목하게 형성될 수 있다. 즉, 관통 홀(P10)이 형성된 상부/하부 영역에 제1 및 제2단차부(ST1,ST2)가 형성될 수 잇다.Referring to FIG. 54, at least one or a plurality of first stepped portions ST1 may be formed on the upper surface of the outer portion of the circuit board 20, and/and the lower surface of the outer portion is at least one or a plurality of second stepped portions. (ST2) can be formed. Each of the first and second stepped portions ST1 and ST2 may have a concave region in which each of the upper pads 31 and the lower pads 32 are formed. That is, the first and second stepped portions ST1 and ST2 may be formed in the upper/lower regions where the through holes P10 are formed.
상기 제1 및 제2단차부(ST1,ST2)의 깊이는 상부 및 하부 패드(32)의 두께의 20배 이하 예컨대, 0.5 내지 5배 이하일 수 있다. 상기 제1 및 제2단차부(ST1,ST2)는 계단 형상 또는 경사진 면으로 형성될 수 있다. 이러한 제1단차부(ST1)에는 상부 패드(31)가 연장될 수 있고, 상기 제2단차부(ST2)에는 하부 패드(32)가 연장될 수 있다. 배선부(30A)는 상기 상부 패드(31)의 내면에서 하부 패드(32)의 내면까지 형성될 수 있다. 또는 상기 배선부(30A)의 제1부(P12)는 상기 상부 패드(31)의 상면까지 연장되고 상기 제1단차부(ST1)와 수직 방향으로 중첩될 수 있다. 또는 상기 배선부(30A)의 제2부(P13)는 상기 하부 패드(32)의 하면까지 연장되고 상기 제2단차부(ST2)와 수직 방향으로 중첩될 수 있다. 이러한 제1 및 제2단차부(ST1,ST2) 중 적어도 하나에 배선부(30A)을 형성해 줌으로써, 배선부(30A)의 접착력이 개선될 수 있다. The depth of the first and second stepped portions ST1 and ST2 may be 20 times or less, for example, 0.5 to 5 times or less of the thickness of the upper and lower pads 32. The first and second stepped portions ST1 and ST2 may have a step shape or an inclined surface. The upper pad 31 may extend to the first stepped portion ST1, and the lower pad 32 may extend to the second stepped portion ST2. The wiring part 30A may be formed from an inner surface of the upper pad 31 to an inner surface of the lower pad 32. Alternatively, the first part P12 of the wiring part 30A may extend to an upper surface of the upper pad 31 and may overlap the first stepped part ST1 in a vertical direction. Alternatively, the second part P13 of the wiring part 30A may extend to a lower surface of the lower pad 32 and may overlap the second stepped part ST2 in a vertical direction. By forming the wiring portion 30A on at least one of the first and second stepped portions ST1 and ST2, adhesion of the wiring portion 30A may be improved.
다른 예로서, 하나의 상부 또는/및 하부 패드(31,32) 각각에 복수의 관통 홀(P10)이 형성될 수 있고, 상기 복수의 관통홀(P10) 각각에 배선부(30A)이 형성되고 서로 연결될 수 있다.As another example, a plurality of through holes P10 may be formed in each of one upper or/and lower pads 31 and 32, and a wiring portion 30A may be formed in each of the plurality of through holes P10, Can be connected to each other.
도 55와 같이, 파우더 공급부(201)를 통해 회로기판(20)의 관통 홀(P10)에 금속 파우더(Pm1)를 갖는 활성화된 물질을 공급해 주며, 이때 상기 활성화된 물질은 미리 설정된 경로 또는 영역을 따라 출사될 수 있다. 상기 활성화된 물질이 상기 회로기판(20)의 관통 홀(P10)에 출사될 때, 레이저 모듈(203)로부터 레이저 빔(L1)이 상기 활성화된 물질을 향해 조사될 수 있다. 이때 활성화된 물질은 상기 레이저에 의해 용해되고, 회로기판(20)의 관통 홀(P10)의 표면에 융착되거나 증착될 수 있다. 이러한 공정은 화학기상증착(CVD) 장비 예컨대, 대기압 화학기상증착(AP-CVD) 장비 내에서 진행될 수 있다. 이러한 융착 공정을 통해 회로기판(20) 상에 배선부(30A)를 형성해 줌으로써, 열 처리 공정이 생략될 수 있으며, 레이저 빔(L1)의 크기와 같은 최소 선 폭으로 형성될 수 있다. 상기 배선부(30A)의 상부 또는 하부 폭은 레이저 빔을 이용한 융착 공정을 반복함으로써, 상기 레이저의 빔 크기에 대해 1배 이상 예컨대 1 내지 3배 정도까지 증가될 수 있다. 또한 활성화된 금속 파우더(Pm1)가 융착됨으로써, 순수 금속이 증착될 수 있어, 50mΩ이하로 면 저항이 낮아질 수 있다. 상기 레이저 모듈(203)은 3차원으로 레이저 빔을 조사하는 모듈일 수 있다.As shown in FIG. 55, the activated material having the metal powder Pm1 is supplied to the through hole P10 of the circuit board 20 through the powder supply unit 201, and the activated material passes through a preset path or area. It can be displayed accordingly. When the activated material is emitted through the through hole P10 of the circuit board 20, a laser beam L1 from the laser module 203 may be irradiated toward the activated material. At this time, the activated material is dissolved by the laser, and may be fused or deposited on the surface of the through hole P10 of the circuit board 20. This process can be carried out in chemical vapor deposition (CVD) equipment, such as atmospheric pressure chemical vapor deposition (AP-CVD) equipment. By forming the wiring part 30A on the circuit board 20 through this fusion process, the heat treatment process may be omitted and may be formed with a minimum line width equal to the size of the laser beam L1. The upper or lower width of the wiring part 30A may be increased by 1 or more times, for example, 1 to 3 times the size of the laser beam by repeating the fusion process using a laser beam. In addition, as the activated metal powder Pm1 is fused, pure metal may be deposited, so that the sheet resistance may be lowered to 50 mΩ or less. The laser module 203 may be a module that irradiates a laser beam in three dimensions.
도 56을 참조하면, 금속 파우더의 공급 과정은 제2실시 예의 설명을 참조하기로 한다. Referring to FIG. 56, a process of supplying the metal powder will be described with reference to the description of the second embodiment.
전도성 재질의 파우더는 금속성 재질이며, 예컨대 Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN 중 적어도 하나 또는 둘 이상이 혼합된 물질로 제공될 수 있다. 상기 파우더의 사이즈는 나노 크기 예컨대 1nm 이상이거나 1nm 내지 5000nm의 범위, 1nm 내지 2000nm의 범위 또는 100nm 내지 500nm일 수 있으며, 금속 입자의 사이즈에 따라 다를 수 있다. 상기 금속성 파우더는 금속 산화물의 분쇄 물이거나, 금속 탄화물, 금속 질화물의 분쇄 물이거나, 금속의 분쇄 물이거나, 금속 산화물과 다른 첨가물을 갖는 혼합물의 분쇄 물일 수 있다. 이러한 분쇄 물은 기계적 분쇄 방법으로 분쇄될 수 있다. 상기 금속 파우더 공급부(213) 내에서 파우더의 함량이나 주입 물질은 조절될 수 있다.The conductive material powder is a metallic material, such as Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, At least one or two or more of Pt, Ru, Rh, TiN, and TaN may be provided as a mixed material. The size of the powder may be nano-sized, such as 1 nm or more, in the range of 1 nm to 5000 nm, in the range of 1 nm to 2000 nm, or in the range of 100 nm to 500 nm, and may vary depending on the size of the metal particles. The metallic powder may be a pulverized product of a metal oxide, a pulverized product of a metal carbide or a metal nitride, a pulverized product of a metal, or a pulverized product of a mixture having a metal oxide and other additives. Such pulverized water can be pulverized by a mechanical pulverization method. In the metal powder supply unit 213, the amount of powder or the injection material may be adjusted.
상기 물질 저장 탱크(215)는 상기 가스와 금속 파우더가 저장되며, 금속 파우더를 갖는 물질을 활성화부(216)로 공급하게 된다(S12). 상기 활성화부(216)는 상기 파우더를 갖는 물질을 활성화 탱크(217)에 공급받아 저장하며, 마이크로 웨이브 장치(218)에 의해 상기 저장된 금속 파우더를 갖는 물질을 활성화시켜 줄 수 있다. 이러한 마이크로 웨이브 장치(218)를 이용하여 상기 금속 파우더를 활성화시켜 줌으로써, 활성화된 금속 물질이 파우더 공급부(201)를 통해 공급될 수 있다(S23). 상기 파우더 공급부(201)는 미리 정해진 회로기판(20)의 관통 홀(P1O) 내부 또는 표면에 출사시켜 줄 수 있으며, 레이저 모듈(203)은 상기 활성화된 금속 파우더(Pm1)가 출사되면, 해당 영역으로 레이저 빔(L1)을 조사하게 된다(S24). 이때 금속 파우더(Pm1)는 레이저 빔(L1)의 연속적인 조사를 통해 소정 깊이 및 폭을 갖는 배선부(30A)로 형성될 수 있다. The material storage tank 215 stores the gas and the metal powder, and supplies a material having the metal powder to the activation unit 216 (S12). The activator 216 may receive and store the material having the powder in the activation tank 217, and activate the material having the stored metal powder by the microwave device 218. By activating the metal powder using the microwave device 218, the activated metal material may be supplied through the powder supply unit 201 (S23). The powder supply unit 201 may radiate to the inside or the surface of the through hole P10 of the predetermined circuit board 20, and the laser module 203, when the activated metal powder Pm1 is emitted, the corresponding area As a result, the laser beam L1 is irradiated (S24). In this case, the metal powder Pm1 may be formed as a wiring portion 30A having a predetermined depth and width through continuous irradiation of the laser beam L1.
이때 상기 활성화된 금속이 파우더 형태로 제공되고 레이저 빔에 의해 용해되고 회로기판(20)의 관통 홀(P10) 내부 또는/및 표면에 융착됨으로써, 순수한 금속 물질 즉, 산화물이나, 질화물, 탄화물인 경우, 상기 금속 이외의 물질이 제거된 금속 입자가 용해 및 증착될 수 있다. 즉, 상기 활성화부(216)는 금속 파우더에 포함된 산화막, 탄화막, 또는 질화막을 제거할 수 있다. 이에 따라 금속 파우더의 순도가 향상될 수 있다. 예컨대, 텅스텐 재질인 경우, 산화물이 제거되면, 기판 표면에 부착성이 더 높을 수 있다. 또한 산화 그래핀 또는 산화 구리 재질의 경우, 산화물이 제거된 경우, 그래핀 또는 구리 재질이 융착될 수 있다. 예컨대, 도 49와 같이, 산화 그래핀(A)과 같은 물질을 마이크로 웨이브를 이용하여 환원된 그래핀(B)으로 제공될 수 있다.At this time, when the activated metal is provided in the form of a powder, dissolved by a laser beam and fused to the inside or/and the surface of the through hole P10 of the circuit board 20, it is a pure metal material, that is, an oxide, a nitride, or a carbide. , Metal particles from which materials other than the metal are removed may be dissolved and deposited. That is, the activation part 216 may remove an oxide film, a carbonized film, or a nitride film included in the metal powder. Accordingly, the purity of the metal powder may be improved. For example, in the case of tungsten material, when the oxide is removed, adhesion to the substrate surface may be higher. In addition, in the case of graphene oxide or copper oxide material, when the oxide is removed, graphene or copper material may be fused. For example, as shown in FIG. 49, a material such as graphene oxide (A) may be provided as graphene (B) reduced by using a microwave.
발명의 제4실시 예는 파우더 형태로 기판 내부 또는/및 패드 표면에 출사되므로, 더 넓은 영역으로 분산시켜 줄 수 있고 원가 절감 효과가 있다. 따라서, 기판 내부 또는/및 패드 표면에 증착된 금속 물질의 배선부(30A)는 50mΩ이하로 면 저항이 낮고 레이저를 이용한 증착에 의해 표면 접착력이 증가될 수 있다. 또한 레이저 빔의 이동 속도는 초당 1미터 이상으로 속도와 높은 온도(10000도 이상)으로 진행되므로, 원료 입자를 최소화하고 레이저 빔 폭을 최소화하여, 균일한 분포의 연결패턴으로 형성할 수 있다. 또한 상기 금속 파우더를 출사하고 레이저 빔을 조사할 때, 흡착 장비를 이용하여 흡착시켜 줌으로써, 융착되지 않는 파우더는 흡착될 수 있어, 클리닝 공정을 별도로 진행하지 않을 수 있다. 또한 레이저를 이용하여 건조한 파우더를 융착시켜 줌으로써, 별도의 열 처리 공정을 필요하지 않게 된다. 또한 가스와 금속 재료를 다양화할 수 있어, 재료 선택의 폭이 넓어질 수 있다. 배선부(30A)의 두께나 높이 제어가 용이할 수 있다. 또한 패드 표면에 형성되는 패턴의 공차 조절이 용이할 수 있다. 또한 도포성 잉크나 액상의 페이스트를 사용하지 않고 되므로, 공정이 빠르게 단순해질 수 있다.In the fourth embodiment of the present invention, since it is emitted from the inside of the substrate or/and the surface of the pad in the form of a powder, it can be dispersed in a wider area, and there is a cost reduction effect. Accordingly, the wiring portion 30A of the metal material deposited in the substrate or on the pad surface has a low surface resistance of 50 mΩ or less, and the surface adhesion may be increased by deposition using a laser. In addition, since the moving speed of the laser beam is at least 1 meter per second and proceeds at a high temperature (10000 degrees or more), it is possible to form a connection pattern with a uniform distribution by minimizing the raw material particles and minimizing the laser beam width. In addition, when the metal powder is emitted and the laser beam is irradiated, the powder that is not fused may be adsorbed by adsorbing it using an adsorption equipment, so that a cleaning process may not be separately performed. In addition, by fusing the dry powder using a laser, a separate heat treatment process is not required. In addition, gas and metal materials can be diversified, allowing wider choice of materials. The thickness or height of the wiring portion 30A can be easily controlled. In addition, it is possible to easily adjust the tolerance of the pattern formed on the pad surface. In addition, since it does not use a coating ink or a liquid paste, the process can be quickly simplified.
<제5실시 예><Fifth Example>
제5실시 예를 설명함에 있어서, 제1 내지 제4실시 예와 동일한 구성은 선택적으로 포함할 수 있으며, 제1 내지 제4실시 예의 설명을 참조하기로 한다.In describing the fifth embodiment, the same configuration as the first to fourth embodiments may be selectively included, and the descriptions of the first to fourth embodiments will be referred to.
도 57 및 도 58을 참조하면, 지지부재(1)의 일면(또는 상면)에는 개별 표시 영역(A1)에 박막트랜지스터(TFT)와 LED 칩들을 탑재하고 이들의 구동을 위한 배선 패턴을 형성하며, 지지부재(1)의 타면(또는 배면)에는 상기 LED 칩이나 TFT를 구동하기 위한 드라이버 IC나 각종 부품이 탑재될 수 있다. 이러한 지지부재(1)는 커팅 라인(C1,C2)을 통해 단위 크기의 디스플레이 패널(11,12,13,14)로 커팅하게 된다. 57 and 58, a thin film transistor (TFT) and LED chips are mounted in an individual display area A1 on one surface (or upper surface) of the support member 1, and a wiring pattern for driving them is formed, A driver IC or various components for driving the LED chip or TFT may be mounted on the other surface (or rear surface) of the support member 1. The support member 1 is cut into unit sized display panels 11, 12, 13, and 14 through cutting lines C1 and C2.
상기 지지부재(1)는 각 디스플레이 패널(11,12,13,14)의 지지층 또는 회로기판의 지지 층으로서, 플라스틱 재질, 글라스 재질, 세라믹 재질 또는 금속 중 적어도 하나를 포함할 수 있다. 상기 지지부재(1)는 투명 또는 비 투명 재질의 절연 필름으로 형성될 수 있다. 상기 지지부재(1)는 상부/하부에 패턴이 형성된 연성 기판이거나 비 연성의 기판일 수 있다.The support member 1 is a support layer of each display panel 11, 12, 13, 14 or a support layer of a circuit board, and may include at least one of a plastic material, a glass material, a ceramic material, or a metal. The support member 1 may be formed of an insulating film made of a transparent or non-transparent material. The support member 1 may be a flexible substrate having a pattern formed on the upper/lower portion thereof or a non-flexible substrate.
여기서, 인접한 디스플레이 패널(11,12,13,14) 사이의 경계 부분은 지지부재(1)가 개별 패널 크기로 커팅되는 부분으로서, 기존과 같이 상온에서 레이저 빔으로 커팅 공정을 진행할 경우, 레이저 빔에서 나오는 고열에 의해 소자나 부품에 열 충격이 가해지거나 파괴되는 문제가 있으며, 또한 커팅 라인에 인접한 각종 배선이 열화되는 문제가 발생될 수 있다. Here, the boundary between adjacent display panels 11, 12, 13, 14 is a portion in which the support member 1 is cut in individual panel sizes, and when the cutting process is performed with a laser beam at room temperature as in the past, the laser beam There is a problem in that a thermal shock is applied or destroyed to an element or a component due to the high heat emitted from the device, and there may be a problem that various wirings adjacent to the cutting line are deteriorated.
발명의 제5실시 예는 저온진공챔버에서 레이저 빔에 의해 상기 커팅 라인(C1,C2)을 따라 커팅하게 된다. 이에 따라 개별 지지부재(1)의 에지 영역(A2,A3)에 열 충격이 최소화되고 TFT와 LED칩, 각종 부품이나 배선의 열화를 줄여줄 수 있다. 또한 커팅된 지지부재(1)의 측면 손상을 최소화시켜 줄 수 있으며, 패드와 측면 간의 간격을 줄여줄 수 있다. 여기서, 상기 저온진공챔버는 0도 내지 -50도의 범위의 환경의 챔버이며, 가스가 주입되면 레이저 빔을 조사하게 되며, 이때 국부적으로 플라즈마가 발생하여, 지지부재(1)의 커팅 라인(C1,C2)을 따라 커팅하게 된다. 이때 저온진공챔버 내에서 커팅 공정을 진행하게 되므로, 대기중의 산소와 같은 가스와의 반응으로 인한 문제를 줄여줄 수 있다. 상기 저온진공챔버에서 공급되는 가스는 선택되고 조절될 수 있으며, 불활성 가스 및 불소 가스 중 적어도 하나 또는 모두를 포함할 수 있다. 상기 가스는, 예컨대 N 2, Ar, He, CF 4, SF 6, NH 3, CF 4/H 2, CHF 3, C 2F 6, H 2, C 2H 4, CH 4 중 적어도 하나와 O 2를 포함할 수 있다. 여기서, 상기 가스에서 산소의 함유량은 0.1% 이상 예컨대, 0.1% 내지 10%의 범위로 제공될 수 있다. 또한 상기 가스는 합성부를 통해 가스 종류를 선택할 수 있고 그 함량도 조절할 수 있다.According to the fifth embodiment of the present invention, a laser beam is used to cut along the cutting lines C1 and C2 in a low temperature vacuum chamber. Accordingly, thermal shock to the edge regions A2 and A3 of the individual support members 1 can be minimized, and deterioration of TFTs, LED chips, and various parts or wiring can be reduced. In addition, damage to the side of the cut support member 1 can be minimized, and the gap between the pad and the side can be reduced. Here, the low-temperature vacuum chamber is a chamber in an environment ranging from 0 degrees to -50 degrees, and when gas is injected, the laser beam is irradiated. At this time, plasma is generated locally, and the cutting line C1 of the support member 1 It will cut along C2). At this time, since the cutting process is performed in the low-temperature vacuum chamber, problems caused by reaction with gases such as oxygen in the atmosphere can be reduced. The gas supplied from the low temperature vacuum chamber may be selected and controlled, and may include at least one or both of an inert gas and a fluorine gas. The gas is, for example, N 2 , Ar, He, CF 4 , SF 6 , NH 3 , CF 4 /H 2 , CHF 3 , C 2 F 6 , H 2 , C 2 H 4 , At least one of CH 4 and O It may contain 2 . Here, the oxygen content in the gas may be provided in a range of 0.1% or more, for example, 0.1% to 10%. In addition, the gas type can be selected through the synthesis unit and its content can be adjusted.
이때 저온진공챔버 내의 환경에서 레이저 빔으로 플라즈마를 발생시켜 커팅하게 되므로, 지지부재(1)의 커팅에 따른 부품, 소자, 패드, 배선 등에 열화를 줄일 수 있다. 또한 커팅 시 고온으로 인한 주변의 열 손해(HAZ)를 최소화시켜 줄 수 있고, 상기 열 손해 영역을 커팅 라인(C1,C2)으로부터 20㎛ 이하의 영역으로 줄여줄 수 있다. 따라서, 디스플레이 패널이나 기판에 대해 열에 대한 신뢰성을 개선시켜 줄 수 있다. 또한 저온에서 공정을 진행하게 되므로, 가공속도를 높여줄 수 있다. 또한 기판에 열에 의한 손해가 줄어들어, 크랙이나 칩핑, 습도에 의한 결로 발생을 줄여줄 수 있다. 이에 따라 저온진공챔버에서 기판들을 정밀하게 커팅하게 되므로, 패널 간의 간격을 줄여줄 수 있고, 가공 공차를 최소화할 수 있다.At this time, since plasma is generated and cut with a laser beam in an environment in a low-temperature vacuum chamber, deterioration of parts, devices, pads, wiring, etc. due to cutting of the support member 1 can be reduced. In addition, it is possible to minimize heat damage (HAZ) in the surrounding area due to high temperature during cutting, and reduce the heat damage area from the cutting lines C1 and C2 to an area of 20 μm or less. Accordingly, it is possible to improve the reliability of heat for the display panel or substrate. In addition, since the process is performed at a low temperature, the processing speed can be increased. In addition, damage caused by heat to the substrate is reduced, and condensation due to cracking, chipping, and humidity can be reduced. Accordingly, since the substrates are precisely cut in the low temperature vacuum chamber, the gap between panels can be reduced, and processing tolerances can be minimized.
도 58의 (A)(B)와 같이, 커팅된 디스플레이 패널(11)은 중앙의 표시 영역(A1)과 비 표시 영역인 에지 영역(A2,A3)으로 구분될 수 있다. 상기 에지 영역은 상면과 하면에 패드들이 배치될 수 있다. 이러한 디스플레이 패널(11)은 상부 패드(31)와 하부 패드를 전기적으로 연결해 주어 전원 공급이나 각종 제어를 수행할 수 있다. 이를 위해, 상부 패드(31)와 하부 패드를 연결하는 패턴이나 배선을 형성하게 되는데, 기존과 같이 단순하게 지지부재(1)의 표면에 금속을 증착할 경우, 증착력이 낮고 증착 후 경화 공정을 진행하여 복잡해질 수 있다. 또는 기존에는 각 에지 영역에서 수 백 개 이상의 패드마다 비아 홀을 가공하고, 그 비아 홀들 각각에 금속 물질을 디스펜싱하고 경화하여, 비아를 형성하는 복잡한 문제가 있다.As shown in FIGS. 58A and 58B, the cut display panel 11 may be divided into a central display area A1 and non-display areas A2 and A3. Pads may be disposed on an upper surface and a lower surface of the edge region. The display panel 11 electrically connects the upper pad 31 and the lower pad to supply power or perform various controls. To this end, a pattern or wiring connecting the upper pad 31 and the lower pad is formed. In the case of simply depositing metal on the surface of the support member 1 as in the past, the deposition power is low and the hardening process is performed after deposition. It can go on and get complicated. Alternatively, conventionally, there is a complicated problem of forming vias by processing via holes for each of several hundred pads in each edge region, and dispensing and curing a metal material in each of the via holes.
디스플레이 패널(11)의 회로기판은 복수의 LED칩을 구동할 수 있는 TFT 어레이 기판을 사용하게 된다. 패널의 커팅 전 또는 후에 복수의 LED칩은 회로기판(20)의 TFT 어레이 공정과는 별도의 공정으로 탑재될 수 있다. 즉, 회로기판 상에 배치되는 박막트랜지스터와 각종 배선은 포토 공정에 의해 형성되지만, LED칩들은 별도의 본딩 공정이나 리플로우 공정을 통해 탑재될 수 있다. The circuit board of the display panel 11 uses a TFT array board capable of driving a plurality of LED chips. Before or after the panel is cut, the plurality of LED chips may be mounted in a process separate from the TFT array process of the circuit board 20. That is, the thin film transistor and various wirings disposed on the circuit board are formed by a photo process, but the LED chips may be mounted through a separate bonding process or a reflow process.
상기 배선부(30B)는 회로기판의 상면에서 하면까지 패드들을 전기적으로 연결해 줄 수 있다. 상기 배선부(30B)는 상기 회로기판 또는 지지부재(1)의 적어도 한 측면 또는 서로 다른 두 측면을 따라 연장되거나, 상기 지지부재(1) 내부를 관통될 수 있다. 상기 배선부(30B)는 2차원 또는 3차원 구조의 디스플레이 기판에 활성된 금속 분말을 다이렉트로 한 번의 공정으로 배선할 수 있다. 이는 기존에 3차원 배선은 2번 이상의 공정을 이용하여 배선 패턴을 형성하여, 공정이나 시간이 증가될 수 있다. The wiring part 30B may electrically connect pads from an upper surface to a lower surface of the circuit board. The wiring part 30B may extend along at least one side or two different side surfaces of the circuit board or the support member 1, or may penetrate the inside of the support member 1. The wiring unit 30B may directly wire activated metal powder on a display substrate having a two-dimensional or three-dimensional structure in a single process. This is because the conventional 3D wiring uses two or more processes to form a wiring pattern, so that a process or time may be increased.
상기 배선부(30B)는 픽셀의 개수에 따라 달라질 수 있으며, 수 백개 이상 배선들이 배열될 수 있으며, 예컨대 각 에지 영역에 적어도 100개 또는 200개 이상이 배열될 수 있다. 이러한 픽셀들의 개수가 증가함에 따라 보다 정밀도가 높은 배선이나 보다 신뢰성이 높은 패널이 요구되고 있어, 기존의 공정을 이용할 경우 연결을 위한 배선 패턴에 한계가 있다. 발명의 상기 배선부(30B)는 레이저 빔을 금속 분말에 조사하여 회로기판의 상면에 배치된 상부 패드(31)와 하면에 배치된 하부 패드를 서로 연결시켜 줄 수 있다.The wiring unit 30B may vary depending on the number of pixels, and several hundred or more wirings may be arranged, for example, at least 100 or 200 or more may be arranged in each edge region. As the number of such pixels increases, wiring with higher precision or a panel with higher reliability is required. When using an existing process, there is a limit to a wiring pattern for connection. The wiring part 30B of the present invention may connect the upper pad 31 disposed on the upper surface of the circuit board and the lower pad disposed on the lower surface of the circuit board by irradiating a laser beam onto the metal powder.
이러한 배선부(30B)의 패턴 형성 과정은 도 59 내지 도 70의 예를 참조하여 설명하기로 한다. 이하 설명의 편의를 위해, 지지부재(1)의 상부 패드(31)를 기준으로 설명하며 하부 패드도 상부 패드(31)와 동일한 공정을 통해 배선부(30B)가 형성될 수 있다. The process of forming the pattern of the wiring portion 30B will be described with reference to the examples of FIGS. 59 to 70. For convenience of description, the description is made based on the upper pad 31 of the support member 1, and the wiring part 30B may be formed through the same process as the upper pad 31.
도 59의 (A)-(C)와 같이, 지지부재(1)의 상부 패드(31) 또는/및 하부 패드 상에 배선부(30B)를 형성하게 된다. 상기 배선부(30B)가 형성될 패드의 표면에 별도로 레이저 빔에 의한 에칭없이 되거나, 패드의 크기를 조절하기 위한 에칭공정이 진행될 수 있다. As shown in (A)-(C) of FIG. 59, a wiring portion 30B is formed on the upper pad 31 or/and the lower pad of the support member 1. The surface of the pad on which the wiring portion 30B is to be formed may be separately etched without a laser beam, or an etching process for adjusting the size of the pad may be performed.
이때, 배선부가 형성될 영역이 에칭될 경우, 그 에칭 공정은 저온진공챔버 내에서 활성화된 가스와 레이저 빔에 의해 발생되는 플라즈마를 이용하여 오목하게 에칭될 수 있다. 상기 저온진공챔버는 0도 이하 예컨대, 0도 내지 -50도의 범위에서 진행되며, 챔버 내의 압력은 에칭 조건에 따라 조절되거나 변경될 수 있다. 상기 가스는 예컨대 N 2, Ar, He, CF 4, SF 6, NH 3, CF 4/H 2, CHF 3, C 2F 6, H 2, C 2H 4, CH 4 중 적어도 하나와 O 2를 포함할 수 있다. 여기서, 상기 가스에서 산소의 함유량은 0.1% 이상 예컨대, 0.1% 내지 10%의 범위로 제공될 수 있다. 또한 상기 가스는 합성부를 통해 가스 종류를 선택할 수 있고 그 함량도 조절할 수 있다. 이러한 진공챔버내에서의 저온 환경에서 레이저 빔에 의해 에칭하게 되므로, 주변 메탈라인과 패드의 손상이 줄어들고, 버닝(컬러 변색) 등의 현상이 발생되지 않을 수 있어, 열화를 방지할 수 있다. 또한 레이저 빔에 의해 국부적으로 플라즈마가 발생하여 가공면이 매끄럽게 에칭 레이트가 향상될 수 있다.In this case, when the region where the wiring portion is to be formed is etched, the etching process may be concavely etched using a plasma generated by an activated gas and a laser beam in the low temperature vacuum chamber. The low temperature vacuum chamber is operated in the range of 0 degrees or less, for example, 0 degrees to -50 degrees, and the pressure in the chamber may be adjusted or changed according to etching conditions. The gas is, for example, N 2 , Ar, He, CF 4 , SF 6 , NH 3 , CF 4 /H 2 , CHF 3 , C 2 F 6 , H 2 , C 2 H 4 , At least one of CH 4 and O 2 It may include. Here, the oxygen content in the gas may be provided in a range of 0.1% or more, for example, 0.1% to 10%. In addition, the gas type can be selected through the synthesis unit and its content can be adjusted. Since etching is performed by a laser beam in such a low-temperature environment in the vacuum chamber, damage to the surrounding metal lines and pads is reduced, and phenomena such as burning (color discoloration) may not occur, thereby preventing deterioration. In addition, plasma is generated locally by the laser beam, so that the processing surface is smooth and the etching rate can be improved.
상기 배선부(30B)는 상기 상부 패드(31) 상에 형성될 수 있다. 상기 배선부(30B)는 상기 상부 패드(31)의 폭보다는 작은 폭을 갖고 형성될 수 있어, 인접한 패드들 간의 간섭을 줄여줄 수 있다. 상기 배선부(30B)는 상기 상부 패드(31)와 동일하거나 다른 금속 물질로 형성될 수 있다. 상기 배선부(30B)의 두께는 상기 상부 패드(31)의 두께와 다른 두께일 수 있으며, 1㎛ 이상 예컨대, 1㎛ 내지 40㎛의 범위 또는 1㎛ 내지 30㎛의 범위로 형성될 수 있다. 여기서, 상기 상부 패드(31)의 두께는 1㎛ 이상으로 형성될 수 있으며, 예컨대 1㎛ 내지 100㎛의 범위로 형성될 수 있다.The wiring part 30B may be formed on the upper pad 31. The wiring part 30B may be formed to have a width smaller than that of the upper pad 31, and thus interference between adjacent pads may be reduced. The wiring part 30B may be formed of the same or different metal material as the upper pad 31. The thickness of the wiring part 30B may be different from the thickness of the upper pad 31, and may be formed in a range of 1 μm or more, for example, 1 μm to 40 μm or 1 μm to 30 μm. Here, the thickness of the upper pad 31 may be 1 μm or more, and may be formed in a range of 1 μm to 100 μm, for example.
이러한 배선부(30B)는 상기 상부 패드(31) 상에 배치되고, 상기 상부 패드(31)에서 지지 부재의 표면으로 연장되거나, 지지부재(1)의 측면을 통해 지지부재(1)의 하면 및 하부 패드로 연장될 수 있다. Such a wiring part 30B is disposed on the upper pad 31 and extends from the upper pad 31 to the surface of the support member, or through the side surface of the support member 1, the lower surface of the support member 1 and It can be extended to the lower pad.
상기 배선부(30B)는 상기 상부 패드(31) 상에 활성화된 금속 분말을 공급한 후 레이저 빔을 이용하여 조사함으로써, 금속 분말이 분포되는 상부 패드(31)에 평면 패턴 또는/및 입체 패턴 형태의 금속이 다이렉트 융착 또는 증착될 수 있다. 이러한 공정은 상온대기압의 챔버 내에서 수행될 수 있다. The wiring part 30B supplies activated metal powder on the upper pad 31 and then irradiates it using a laser beam, thereby forming a flat pattern or/and a three-dimensional pattern on the upper pad 31 where the metal powder is distributed. The metal of can be directly fused or deposited. This process may be performed in a chamber at room temperature and atmospheric pressure.
이때 상기 금속 분말은 지지부재(1)의 상면, 하면, 측면을 통해 미리 패턴 형성 영역에 공급될 수 있어, 레이저 빔을 통해 상기와 같이 지지부재(1)에 다이렉트로 융착시켜 줄 수 있다. 이때 증착 또는 융착되는 금속은 금속 분말을 레이저로 용해시켜 형성됨으로써, 금속 분말에 포함되는 산소 성분이 금속 분말이 용해될 때, 지지부재(1) 또는 회로기판의 표면과의 접착력을 향상시켜 줄 수 있다. 상기 금속 패턴이 형성되는 표면은 회로기판이 갖는 지지부재(1)의 표면 또는/및 패드의 표면일 수 있다. 상기 배선부(30B)는 지지부재(1)의 상면(Sa)와 하면(Sb), 측면에도 연장될 수 있다. At this time, the metal powder may be supplied to the pattern formation region through the upper, lower, and side surfaces of the support member 1 in advance, and thus may be directly fused to the support member 1 through a laser beam. At this time, the metal to be deposited or fused is formed by dissolving the metal powder with a laser, so that when the metal powder is dissolved, the oxygen component contained in the metal powder can improve the adhesion with the support member 1 or the surface of the circuit board. have. The surface on which the metal pattern is formed may be a surface of a support member 1 of a circuit board or/and a surface of a pad. The wiring part 30B may extend to the upper surface Sa, the lower surface Sb, and the side surfaces of the support member 1.
상기 배선부(30B)는 전도성 재질 또는 금속으로 형성될 수 있으며, 예를 들면 Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, Gr, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN 중 적어도 하나 또는 이들의 둘 이상의 합금물질 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 배선부(30B)의 금속은 열 전도성 및 전기 전도성이 높은 Cu이거나 CuGr을 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 분말의 사이즈는 나노 크기 예컨대 1nm 이상이거나 1nm 내지 5000nm의 범위, 1nm 내지 2000nm의 범위 또는 100nm 내지 500nm일 수 있으며, 금속 입자의 사이즈에 따라 다를 수 있다. 상기 전도성 분말은 금속 산화물의 분쇄 물이거나, 금속 탄화물, 금속 질화물의 분쇄 물이거나, 금속의 분쇄 물이거나, 금속 산화물과 다른 첨가물을 갖는 혼합물의 분쇄 물일 수 있다. 이러한 분쇄 물은 기계적 분쇄 방법으로 분쇄될 수 있다.The wiring part 30B may be formed of a conductive material or metal, for example, Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, Gr, CNT, Cr, Mg, Mo, Zn, It may include at least one of Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN, or at least one of two or more alloy materials thereof. For example, the metal of the wiring part 30B may be Cu or CuGr having high thermal conductivity and electrical conductivity, but is not limited thereto. The size of the powder may be nano-sized, such as 1 nm or more, in the range of 1 nm to 5000 nm, in the range of 1 nm to 2000 nm, or in the range of 100 nm to 500 nm, and may vary according to the size of the metal particles. The conductive powder may be a pulverized product of a metal oxide, a pulverized product of a metal carbide or a metal nitride, a pulverized product of a metal, or a pulverized product of a mixture having a metal oxide and other additives. Such pulverized water can be pulverized by a mechanical pulverization method.
상기 배선부(30B)의 폭은 150㎛ 이하 예컨대, 5㎛ 내지 150㎛의 범위이거나 20㎛ 내지 60㎛의 범위일 수 있다. 이러한 배선부(30B)의 폭은 LED 칩에 연결된 상부 패드(31)인 단자 크기 또는 하부에 드라이버에 연결된 단자 크기에 따라 달라질 수 있다. The width of the wiring part 30B may be 150 μm or less, for example, 5 μm to 150 μm, or 20 μm to 60 μm. The width of the wiring part 30B may vary depending on the size of the terminal, which is the upper pad 31 connected to the LED chip, or the size of the terminal connected to the driver at the bottom.
상기 상부 패드(31)와 배선부(30B)의 경계부는 서로 다른 두 금속의 합금이 형성될 수 있다. 상기 배선부(30B)는 하부 패드(32)와 접합시 서로 다른 두 금속의 합금이 형성될 수 있다. An alloy of two different metals may be formed at the boundary between the upper pad 31 and the wiring part 30B. When the wiring part 30B is bonded to the lower pad 32, an alloy of two different metals may be formed.
발명의 실시 예는 패널의 표면이나, 회로기판 또는 지지부재(1)의 상면, 하면 또는 측면에 금속 분말을 이용하여 배선부(30B)를 형성해 줌으로써, 도금 공정이나 디스펜싱 공정을 수행하지 않고 상부 패드(31)와 하부 패드(32)를 전기적으로 연결시켜 줄 수 있다. 또한 얇은 폭 및 얇은 두께를 갖는 배선부(30B)를 높은 순도의 금속으로 형성해 줌으로써, 면 저항이 낮아질 수 있어, 전기적 효율이 개선될 수 있다. 또한 배선부(30B)의 선 폭의 조절이 레이저를 지나는 회수와 분말 사이즈에 따라 달라질 수 있으므로, 각 배선부(30B) 간의 공차 조절이 용이할 수 있다.In an embodiment of the present invention, by forming the wiring part 30B using metal powder on the surface of the panel, the upper surface, the lower surface, or the side of the circuit board or the support member 1, the upper part without performing a plating process or a dispensing process The pad 31 and the lower pad 32 may be electrically connected. In addition, by forming the wiring portion 30B having a thin width and a thin thickness of a high-purity metal, the surface resistance may be lowered, and thus electrical efficiency may be improved. In addition, since the adjustment of the line width of the wiring portion 30B may vary depending on the number of times the laser passes and the size of the powder, it is possible to easily adjust the tolerance between the wiring portions 30B.
도 59의 (C)와 같이, 상기 배선부(30B)의 표면에는 페시베이션층(33)이 형성될 수 있다. 상기 페시베이션층(33)은 디스펜싱 또는 증착 고정에 의해 형성될 수 있다. 상기 페시베이션층(33)은 상기 지지부재(1)의 에지 영역에 배치된 배선부(30B)와 상부 패드(31)의 표면을 보호할 수 있다. 상기 배선부(30B) 및 페시베이션층(33)은 상기 지지부재(1)의 상면, 하면, 또는/및 측면을 따라 배치될 수 있다. 상기 페시베이션층(33)은 상기 배선부(30B)의 표면에 형성되고, 인접한 배선부 간의 간섭이나 전기적인 쇼트 문제나, 습기 침투를 차단할 수 있다. 상기 페시베이션층(33)는 상기 상부 패드(31) 및 하부 패드의 표면까지 형성되어, 상면(Sa) 및 하면(Sb)의 에지 영역을 보호할 수 있다. 상기 페시베이션층(33)은 TiO 2, SiO 2, SiON, Al 2O 3 중 적어도 하나를 포함하거나, 산화막, 질화물 또는 유전율 막으로 형성될 수 있다.As shown in (C) of FIG. 59, a passivation layer 33 may be formed on the surface of the wiring part 30B. The passivation layer 33 may be formed by dispensing or deposition fixing. The passivation layer 33 may protect the surface of the wiring portion 30B and the upper pad 31 disposed in the edge region of the support member 1. The wiring part 30B and the passivation layer 33 may be disposed along an upper surface, a lower surface, or/and a side surface of the support member 1. The passivation layer 33 is formed on the surface of the wiring portion 30B, and may block interference between adjacent wiring portions, an electrical short problem, or moisture penetration. The passivation layer 33 is formed up to the surfaces of the upper and lower pads 31 and may protect edge regions of the upper and lower surfaces Sa and Sb. The passivation layer 33 may include at least one of TiO 2 , SiO 2 , SiON, and Al 2 O 3 , or may be formed of an oxide film, a nitride film, or a dielectric constant film.
도 60의 (A)-(C)와 같이, 지지부재(1)의 상부 패드(31) 또는/및 하부 패드에 배선 형성 영역인 개구부(Pf1)을 형성하게 된다. 이때의 배선 형성 영역은 저온진공챔버에서 활성화된 가스와 레이저 빔에 의해 발생되는 플라즈마를 이용하여 에칭할 수 있다. 상기 배선 형성 영역은 상기 상부 패드(31)의 상면에서 하면까지 관통되는 개구부(Pf1)로 형성될 수 있다. 상기 개구부(Pf1)의 깊이는 상기 상부 패드(31)의 두께이며, 더 깊거나 얇게 할 경우, 레이저 빔의 세기와 조사 시간으로 조절할 수 있다. 상기 개구부(Pf1)는 각 패드에 하나 또는 복수일 수 있으며, 탑뷰 형상이 원 형상 또는 다각형 형상일 수 있다. 상기 개구부(Pf1)의 바닥은 상기 지지부재(1)의 상면(Sa)이 노출될 수 있다. 상기 개구부(Pf1)의 깊이는 1㎛ 이상 예컨대, 1㎛ 내지 100㎛의 범위일 수 있으며, 상기 개구부(Pf1)의 폭은 상기 개구부(Pf1)가 형성된 패드의 폭보다는 작을 수 있다.As shown in FIGS. 60A-C, an opening Pf1 which is a wiring formation region is formed in the upper pad 31 or/and the lower pad of the support member 1. In this case, the wiring formation region may be etched using a gas activated in a low temperature vacuum chamber and a plasma generated by a laser beam. The wiring formation region may be formed as an opening Pf1 penetrating from an upper surface to a lower surface of the upper pad 31. The depth of the opening Pf1 is the thickness of the upper pad 31, and when it is made deeper or thinner, it can be adjusted by the intensity of the laser beam and the irradiation time. One or more openings Pf1 may be in each pad, and a top view may be a circular shape or a polygonal shape. The bottom of the opening Pf1 may expose an upper surface Sa of the support member 1. The depth of the opening Pf1 may be 1 μm or more, for example, in the range of 1 μm to 100 μm, and the width of the opening Pf1 may be smaller than the width of the pad in which the opening Pf1 is formed.
도 60의 (B)와 같이, 상기 개구부(Pf1)에는 배선부(30B)가 형성된다. 상기 배선부(30B)는 상기 개구부(Pf1) 내에 금속 분말을 공급한 후 레이저 빔을 이용하여 조사함으로써, 금속 분말이 분포되는 개구부(Pf1)에 평면 패턴 또는/및 입체 패턴 형태의 금속이 융착 또는 증착될 수 있다. 이러한 공정은 상온대기압의 챔버 내에서 수행될 수 있다. 상기 배선부(30B)는 상기에 개시된 공정으로 형성될 수 있다. 이때 상기 배선부(30B)는 상기 개구부(Pf1)를 통해 지지부재(1)의 상면, 상기 패드의 내면에 접착될 수 있다. 상기 배선부(30B)는 상기 상부 패드(31)의 상면에도 연장될 수 있다. As shown in FIG. 60B, a wiring portion 30B is formed in the opening Pf1. The wiring part 30B supplies metal powder into the opening Pf1 and then irradiates it with a laser beam, so that the metal in the form of a flat pattern or/and a three-dimensional pattern is fused to the opening Pf1 where the metal powder is distributed. Can be deposited. This process may be performed in a chamber at room temperature and atmospheric pressure. The wiring part 30B may be formed by the process disclosed above. In this case, the wiring part 30B may be adhered to the upper surface of the support member 1 and the inner surface of the pad through the opening Pf1. The wiring part 30B may also extend on the upper surface of the upper pad 31.
도 60의 (C)와 같이, 상기 배선부(30B) 및 상부 패드(31)의 표면에 페시베이션층(33)을 형성하게 된다. 상기 페시베이션층(33)은 상기 상부 패드(31)를 덮는 형태로 제공될 수 있어, 지지부재(1)의 상면(Sa)에 접촉될 수 있다. 상기 배선부(30B) 및 페시베이션층(33)은 지지부재(1)의 상면, 하면 또는/및 측면에 형성될 수 있다.As shown in FIG. 60C, a passivation layer 33 is formed on the surfaces of the wiring portion 30B and the upper pad 31. The passivation layer 33 may be provided to cover the upper pad 31, and thus may contact the upper surface Sa of the support member 1. The wiring part 30B and the passivation layer 33 may be formed on an upper surface, a lower surface, or/and a side surface of the support member 1.
도 61의 (A)-(D)를 참조하면, 상기 지지부재(1)의 상부 패드(31) 또는/및 하부 패드는 개구부(Pf2)가 형성된다. 상기 개구부(Pf2)는 상기 지지부재(1)의 상면 또는/및 하면에 오목한 오목부로 더 함몰될 수 있다. 상기 개구부(Pf2)의 깊이는 상기 상부 패드(31)의 두께보다 더 클 수 있으며, 지지부재(1)의 상면(Sa) 또는/및 하면에서 1㎛ 이상이거나, 1㎛ 내지 50㎛의 범위의 깊이로 형성될 수 있다. 상기 개구부(Pf2)의 하부 형상은 반구형 형상이거나, 다각형 형상일 수 있다. 상기 개구부(Pf2)는 저온진공챔버에서 활성화된 가스와 레이저 빔에 의해 발생되는 플라즈마를 이용하여 상기 상부 패드(31)에서 지지부재(1)의 상부까지 에칭할 수 있다.Referring to FIGS. 61A-D, the upper pad 31 or/and the lower pad of the support member 1 have openings Pf2 formed therein. The opening Pf2 may be further recessed into a concave portion in the upper surface or/and the lower surface of the support member 1. The depth of the opening (Pf2) may be greater than the thickness of the upper pad (31), 1㎛ or more from the upper surface (Sa) or / and the lower surface of the support member 1, or in the range of 1㎛ to 50㎛ Can be formed in depth. The lower shape of the opening Pf2 may be a hemispherical shape or a polygonal shape. The opening Pf2 may be etched from the upper pad 31 to the upper portion of the support member 1 by using a gas activated in a low temperature vacuum chamber and a plasma generated by a laser beam.
이러한 개구부(Pf2)는 상기 상부 패드(31)를 따라 형성되며, 상기 상부 패드(31)가 없는 에지 영역의 상부, 지지부재(1)의 측면, 지지부재(1)의 하부 에지 영역, 하부 패드로 연장될 수 있다. These openings Pf2 are formed along the upper pad 31, and are formed in the upper part of the edge region without the upper pad 31, the side surface of the support member 1, the lower edge region of the support member 1, and the lower pad. Can be extended to
도 61의 (C)와 같이, 상기 개구부(Pf2)에는 배선부(30B)가 형성된다. 상기 배선부(30B)는 상기 개구부(Pf2) 내에 금속 분말을 공급한 후 레이저 빔을 이용하여 조사함으로써, 금속 분말이 분포되는 개구부(Pf2)에 평면 패턴 또는/및 입체 패턴 형태의 금속이 융착 또는 증착될 수 있다. 이러한 공정은 상온대기압의 챔버 내에서 수행될 수 있다. 이러한 배선부(30B)는 상부 패드(31)와 하부 패드(32)를 연결할 수 있도록 상기 개구부(Pf2)를 통해 연장될 수 있다. As shown in (C) of FIG. 61, a wiring portion 30B is formed in the opening Pf2. The wiring part 30B supplies metal powder into the opening Pf2 and then irradiates it with a laser beam, so that the metal in the form of a flat pattern or/and a three-dimensional pattern is fused to the opening Pf2 where the metal powder is distributed. Can be deposited. This process may be performed in a chamber at room temperature and atmospheric pressure. The wiring part 30B may extend through the opening Pf2 to connect the upper pad 31 and the lower pad 32.
도 61의 (D)와 같이, 상기 배선부(30B) 및 패드(31) 상에는 페시베이션층(33)이 형성될 수 있다. 상기 배선부(30B), 개구부(Pf2) 및 페시베이션층(33)은 지지부재(1)의 상면, 하면, 또는/및 측면에 형성될 수 있다.As shown in (D) of FIG. 61, a passivation layer 33 may be formed on the wiring part 30B and the pad 31. The wiring part 30B, the opening Pf2, and the passivation layer 33 may be formed on an upper surface, a lower surface, or/and a side surface of the support member 1.
도 62 및 도 63를 참조하면, 도 62의 (A)(B) 및 도 63의 (A)(B)와 같이, 지지부재(1)의 상면(Sa)(또는 하면)에 제공된 패드(31)는 측면(Sc)으로부터 이격되며, 상기 측면(Sc)는 저온지공챔버에서 커팅된 면이거나, 재 가공된 면일 수 있다. 상기 측면(Sc)에는 저온진공챔버에서 레이저 빔과 가스를 이용하여 소정 깊이로 개구부(Pfa)를 형성하게 된다. 상기 개구부(Pfa)는 상기 측면(Sc)에서 내측 방향으로, 측면 상단에서 하단까지 형성될 수 있다. 상기 개구부(Pfa)의 깊이는 이후 형성될 배선부의 두께와 페시베이션층의 두께 합과 같거나 그 합과 0.1mm 이하의 오차를 가지는 깊이일 수 있다. 62 and 63, as shown in (A) (B) and (A) (B) of FIG. 62, the pad 31 provided on the upper surface (Sa) (or lower surface) of the support member 1 ) Is spaced apart from the side (Sc), and the side (Sc) may be a surface cut in a low-temperature hole chamber or a re-processed surface. On the side surface Sc, an opening Pfa is formed at a predetermined depth using a laser beam and gas in a low-temperature vacuum chamber. The opening Pfa may be formed in an inward direction from the side surface Sc and from an upper side to a lower side. The depth of the opening Pfa may be the same as the sum of the thickness of the passivation layer and the thickness of the wiring portion to be formed later, or a depth having an error of 0.1 mm or less from the sum.
도 62의 (C) 및 도 63의 (C)와 같이, 배선부(30B)를 형성하게 된다. 상기 배선부(30B)는 저온진공챔버에서 활성화된 금속재료와 가스를 레이저 빔에 의해 발생되는 플라즈마를 이용하여 융착시켜 줄 수 있다. 상기 배선이 융착되는 영역은 상기 패드(31)의 상면, 지지부재(1)의 상면 및 상기 개구부(Pfa)의 내면에 형성될 수 있다. 상기 개구부(Pfa)의 내면에 형성된 상기 배선부(30B)의 패턴(P31)은 측면(Sc)보다 외측 방향으로 돌출되지 않도록 형성될 수 있다. 상기 배선이 융착되는 영역은 하부 패드의 표면, 지지부재(1)의 하면에 형성되어, 상기 개구부(Pfa)에 형성된 배선부와 연결될 수 있다. 도 62의 (D) 및 도 63의 (D)와 같이, 상기 배선부(30B)가 형성되면, 페시베이션층(33)을 형성하여, 상기 배선부(30B)과 패드(31)의 표면을 보호할 수 있다. 이때 상기 개구부(Pfa)에 형성된 페시베이션층(33)은 측면(Sc)보다 외측으로 돌출되지 않도록 형성될 수 있다. 이에 따라 상기 개구부(Pfa)에 형성된 페시베이션층(33)의 외 측면은 상기 측면(Sc)와 같은 평면이거나, 상기 오차(즉, 0.1mm 이하) 범위로 배치될 수 있다. 상기 개구부(Pfa)에 형성된 페시베이션층(33)의 폭은 상기 배선부(30B)의 패턴(P31)과 같은 폭일 수 있으며, 지지부재(1)의 상면 및 하면에 형성된 폭보다 작을 수 있다. 다른 예로서, 상기 개구부(Pfa)는 상기 지지부재(1)의 상면 또는/및 하면에 형성된 페시베이션층(33)의 폭과 같거나 작게 형성될 수 있다. 이에 따라 상기 페시베이션층(33)은 상기 배선부(30B) 및 패턴(P31)의 표면을 커버하고, 상기 지지부재(1)의 측면(Sc)보다 더 외측으로 돌출되지 않을 수 있다. 이 경우, 인접한 두 디스플레이 패널을 밀착할 때, 밀착에 따른 갭을 제거하거나 최소화시켜 줄 수 있다. As shown in Figs. 62C and 63C, a wiring portion 30B is formed. The wiring part 30B may fuse the metal material and gas activated in the low temperature vacuum chamber using plasma generated by a laser beam. The area where the wiring is fused may be formed on an upper surface of the pad 31, an upper surface of the support member 1, and an inner surface of the opening Pfa. The pattern P31 of the wiring part 30B formed on the inner surface of the opening Pfa may be formed so as not to protrude outward from the side surface Sc. The area where the wires are fused may be formed on the surface of the lower pad and the lower surface of the support member 1, and may be connected to the wiring part formed in the opening Pfa. As shown in FIGS. 62D and 63D, when the wiring portion 30B is formed, a passivation layer 33 is formed to form a surface of the wiring portion 30B and the pad 31. Can protect. At this time, the passivation layer 33 formed in the opening Pfa may be formed so as not to protrude outward from the side surface Sc. Accordingly, the outer side surface of the passivation layer 33 formed in the opening Pfa may be the same plane as the side surface Sc, or may be disposed within the error (ie, 0.1 mm or less). The width of the passivation layer 33 formed in the opening Pfa may be the same as that of the pattern P31 of the wiring part 30B, and may be smaller than the width formed on the upper and lower surfaces of the support member 1. As another example, the opening Pfa may be formed equal to or smaller than the width of the passivation layer 33 formed on the upper surface or/and the lower surface of the support member 1. Accordingly, the passivation layer 33 may cover the surfaces of the wiring portion 30B and the pattern P31, and may not protrude further outward than the side surface Sc of the support member 1. In this case, when two adjacent display panels are in close contact, the gap due to the close contact can be removed or minimized.
상기 배선부(30B)의 패턴(P31)이 지지부재(1)의 측면(Sc)보다 더 내측에 배치됨으로써, 패턴(P31)을 보호할 수 있고, 또한 인접한 패널과의 밀착 시 충격을 제거할 수 있다. 상기 패턴(P31) 및 개구부(Pfa)는 연결하고자 하는 패드들 각각에 하나 이상 예컨대, 2개 또는 그 이상으로 배열되어, 패턴의 신뢰성을 개선시켜 줄 수 있다. 상기 개구부(Pfa)는 측 단면이 다각형 형상이거나, 반구형 형성 또는 반 타원 형상이거나, 모서리 부분이 모따기 처리된 형상일 수 있다. 상기 개구부(Pfa)의 상부는 상기 상부 패드(31)의 측면까지 오목하게 연장될 수 있으며, 또는/및 하부는 하부 패드의 측면까지 오목하게 연장될 수 있다. Since the pattern P31 of the wiring part 30B is disposed further inside the side surface Sc of the support member 1, it is possible to protect the pattern P31, and also to remove the impact when in close contact with the adjacent panel. I can. One or more, for example, two or more of the pattern P31 and the opening Pfa are arranged on each of the pads to be connected to improve the reliability of the pattern. The opening Pfa may have a polygonal shape, a hemispherical shape or a semi-elliptical shape, or a shape in which a corner portion is chamfered. An upper portion of the opening Pfa may be concavely extended to a side surface of the upper pad 31, or/and a lower portion may be concavely extended to a side surface of the lower pad.
도 64의 (A) 및 (B)와 같이, 지지부재(1)의 측면(Sc)에 형성된 개구부(pfb)는 외측이 넓고 내측이 좁은 스텝 구조로 형성될 수 있다. 이러한 개구부(Pfb)의 내측에는 배선부(30B)의 패턴이 형성되며, 외측에는 페시베이션층(33)이 형성될 수 있다. 상기 페시베이션층(33)은 상기 개구부(Pfb)의 외측 폭과 같거나 더 넓을 수 있고, 개구부(Pfb) 상에서 더 넓은 폭으로 배선부(30B)의 패턴을 보호할 수 있다. As shown in FIGS. 64A and 64B, the opening pfb formed in the side surface Sc of the support member 1 may be formed in a step structure having a wide outer side and a narrow inner side. A pattern of the wiring part 30B may be formed inside the opening Pfb, and a passivation layer 33 may be formed outside the opening Pfb. The passivation layer 33 may be equal to or wider than the outer width of the opening Pfb, and may protect the pattern of the wiring part 30B with a wider width on the opening Pfb.
도 65의 (A)-(D)를 참조하면, 상기 지지부재(1)의 상부 패드(31), 하부 패드(32) 및 내부에는 개구부(Pf3)가 형성된다. 상기 개구부(Pf3)는 상기 상부 패드(31)의 상면에서 하부 패드(32)의 하면까지 수직하거나 또는 경사지게 관통될 수 있다. 상기 관통되는 개구부(Pf3) 높이는 상기 지지부재(1)의 두께보다 클 수 있다. 상기 개구부(Pf)의 탑뷰 형상은 원 형상이거나, 타원 형상 또는 다각형 형상일 수 있다. 상기 개구부(Pf3)는 저온진공챔버에서 활성화된 가스와 레이저 빔에 의해 발생되는 플라즈마를 이용하여 상기 상부 패드(31)에서 하부패드의 하면까지 에칭할 수 있다. 이러한 개구부(Pf3)는 수직한 방향으로 상부 패드(31)와 하부 패드(32)를 연결시켜 줄 수 있다. Referring to FIGS. 65A-D, the upper pad 31 and the lower pad 32 of the support member 1 and an opening Pf3 are formed therein. The opening Pf3 may penetrate vertically or obliquely from an upper surface of the upper pad 31 to a lower surface of the lower pad 32. The height of the through opening Pf3 may be greater than the thickness of the support member 1. The top view shape of the opening Pf may be a circular shape, an oval shape, or a polygonal shape. The opening Pf3 may be etched from the upper pad 31 to the lower surface of the lower pad using a gas activated in a low temperature vacuum chamber and a plasma generated by a laser beam. The opening Pf3 may connect the upper pad 31 and the lower pad 32 in a vertical direction.
도 65의 (C)와 같이, 상기 개구부(Pf3)에는 배선부(30B)가 형성된다. 상기 배선부(30B)는 상기 개구부(Pf3) 내에 금속 분말을 공급한 후 레이저 빔을 이용하여 조사함으로써, 금속 분말이 분포되는 개구부(Pf3)에 평면 패턴 또는/및 입체 패턴 형태의 금속이 융착 또는 증착될 수 있다. 이러한 공정은 상온대기압의 챔버 내에서 수행될 수 있다. 이러한 배선부(30B)는 상기 개구부(Pf3)를 통해 상부 패드(31)와 하부 패드(32)를 연결할 수 있다. 상기 배선부(30B)는 상기 지지부재(1)의 내면에 접촉되고, 상부 패드(31) 및 하부 패드(32)에 접합될 수 있다. 상기 배선부(30B)는 지지부재(1)의 상면(Sa)을 통해 돌출되고 하면(Sb)을 통해 돌출될 수 있다. 도 65의 (D)와 같이, 상기 배선부(30B) 및 상부 패드(31)와 하부 패드(32) 상에는 페시베이션층(33,34)이 각각 형성될 수 있다. As shown in (C) of FIG. 65, a wiring portion 30B is formed in the opening Pf3. The wiring part 30B supplies metal powder into the opening Pf3 and then irradiates it using a laser beam, so that the metal in the form of a flat pattern or/and a three-dimensional pattern is fused to the opening Pf3 in which the metal powder is distributed. Can be deposited. This process may be performed in a chamber at room temperature and atmospheric pressure. The wiring part 30B may connect the upper pad 31 and the lower pad 32 through the opening Pf3. The wiring part 30B may contact the inner surface of the support member 1 and may be bonded to the upper pad 31 and the lower pad 32. The wiring part 30B may protrude through the upper surface Sa of the support member 1 and may protrude through the lower surface Sb. As shown in FIG. 65D, passivation layers 33 and 34 may be formed on the wiring part 30B, the upper pad 31 and the lower pad 32, respectively.
발명은 도 66의 (A)와 같이, 지지부재(1)의 측면(Sc)에 상기 페시베이션층(33) 및 배선부(30B)가 돌출되지 않는 형태로 제공되며, 이때 수직한 직선(V1)과 측면(Sc) 및 페시베이션층(33)의 외측면이 같은 선상에 배치될 수 있다. 도 66의 (B)와 같이 인접한 두 디스플레이 패널(B11,B12)를 밀착할 때, 지지부재(1)의 측면(Sc)은 서로 밀착될 수 있다. 이에 반해, 비교 예는 도 67의 (A)와 같이, 지지부재(1)의 측면(Sc)의 외측에 배선부(30B)와 페시베이션층(33)이 형성되므로, 수직한 직선(V1) 또는 측면(Sc)의 외측으로 돌출된 형태로 제공된다. 이에 따라 도 67의 (B)와 같이, 비교 예에서 인접한 두 디스플레이 패널(B11,B12)를 밀착할 때, 소정의 갭(G2)에 의해 패널 간의 간격 또는 표시 영역 간의 간격이 이격되는 문제가 발생될 수 있다. 상기 갭(G2)은 배선부의 두께의 2배 및 페시베이션층의 두께의 2배의 합들에 해당하는 간격일 수 있다. 이러한 갭(G2)에 의해 마이크로 디스플레이 장치의 신뢰성이 저하될 수 있다. The invention is provided in a form in which the passivation layer 33 and the wiring part 30B do not protrude from the side surface Sc of the support member 1, as shown in FIG. 66A, and at this time, a vertical straight line V1 ) And the side surface (Sc) and the outer surface of the passivation layer 33 may be disposed on the same line. When the two adjacent display panels B11 and B12 are in close contact with each other as shown in FIG. 66B, the side surfaces Sc of the support member 1 may be in close contact with each other. In contrast, in the comparative example, since the wiring portion 30B and the passivation layer 33 are formed on the outside of the side surface Sc of the support member 1, as shown in FIG. 67A, a vertical straight line V1 Alternatively, it is provided in a form protruding outward from the side (Sc). Accordingly, as shown in (B) of FIG. 67, when two adjacent display panels B11 and B12 are in close contact with each other in the comparative example, there is a problem that the gap between the panels or the gap between the display regions is separated by a predetermined gap G2. Can be. The gap G2 may be an interval corresponding to a sum of twice the thickness of the wiring part and twice the thickness of the passivation layer. Reliability of the micro-display device may be deteriorated due to the gap G2.
도 68과 같이, 레이저 빔은 지지부재(1)의 표면이 경사진 면(Sa1)이나, 1단 또는 다단으로 단차진 면을 향해 조사될 수 있다. 또한 상기 지지부재(1)의 경사진 면(Sa1)에 형성된 패드에 대해 조사되어, 개구부(Pf2)를 형성할 수 있고, 개구부(Pf2) 또는/및 지지부재(1)의 표면에 배선부(30B)를 형성할 수 있다. 다른 예로서, 상기 지지부재(1)의 표면은 평면, 경사진 면, 또는 입체 형상의 면일 수 있으며, 이러한 표면을 따라 레이저 빔으로 직접 개구부를 형성하거나, 또는 금속 분말을 레이저 빔으로 직접 융착시켜 줄 수 있다. As shown in FIG. 68, the laser beam may be irradiated toward a surface Sa1 in which the surface of the support member 1 is inclined, or a stepped surface in one or multiple stages. In addition, the pad formed on the inclined surface Sa1 of the support member 1 may be irradiated to form an opening Pf2, and a wiring portion on the surface of the support member 1 and/or the opening Pf2 ( 30B) can be formed. As another example, the surface of the support member 1 may be a flat surface, an inclined surface, or a three-dimensional surface, and an opening is directly formed with a laser beam along this surface, or a metal powder is directly fused with a laser beam. Can give.
도 69와 같이, 레이저 빔은 지지부재(1)의 표면이 곡면(Se) 예컨대, 볼록한 곡면이거나 오목한 곡면으로 조사될 수 있다. 또한 상기 지지부재(1)의 곡면(Se)에 형성된 패드에 대해 조사되어, 개구부(Pf2)를 형성할 수 있고, 개구부(Pf2) 또는/및 지지부재(1)의 표면에 배선부(30B)를 형성할 수 있다.As shown in FIG. 69, the laser beam may be irradiated with a curved surface Se, for example, a convex curved surface or a concave curved surface of the support member 1. In addition, the pad formed on the curved surface Se of the support member 1 may be irradiated to form an opening Pf2, and a wiring portion 30B on the surface of the opening Pf2 or/and the support member 1 Can be formed.
도 70와 같이, 레이저 빔은 지지부재(1)의 경사진 상면(Sa1) 및 하면(Sb1)에 조사되거나 상기 경사진 상면(Sa1) 및 하면(Sb1)에 형성된 패드를 향해 조사될 수 있다. 또한 상기 지지부재(1)의 경사진 패드에 대해 조사되어, 수직하게 관통되는 개구부(Pf3)를 형성할 수 있고, 개구부(Pf3) 또는/및 지지부재(1)의 경사면에 배선부(30B)를 형성할 수 있다.As shown in FIG. 70, the laser beam may be irradiated to the inclined upper surface (Sa1) and lower surface (Sb1) of the support member 1 or toward the pad formed on the inclined upper surface (Sa1) and the lower surface (Sb1). In addition, by irradiating the inclined pad of the support member (1), it is possible to form an opening (Pf3) vertically penetrating, the opening (Pf3) or/and the wiring portion (30B) on the inclined surface of the support member (1) Can be formed.
도 71과 같이, 지지부재(1) 상에 형성되는 TFT 셀을 단위 패널 크기로 커팅하게 된다(S31). 이때 단위 패널 크기의 커팅 공정은 저온진공챔버에서 활성화된 가스와 레이저 빔에 의해 발생되는 플라즈마를 이용하여 단위 패널의 커팅 라인을 따라 커팅하게 된다. 이후, 저온진공챔버에서 활성화된 가스와 레이저 빔을 이용하여 배선 형성 영역을 형성하게 된다(S33). 이때의 공정은 상기 커팅 공정과 같은 챔버 내에서 진행될 수 있으며, 도 59 내지 도 70와 같이 상기 배선 형성 영역은 상기 개구부(Pf1,Pf2,Pf3,Pfa,Pfb)를 형성하는 공정을 포함할 수 있다.As shown in FIG. 71, the TFT cells formed on the support member 1 are cut into a unit panel size (S31). In this case, the cutting process of the unit panel size is performed by cutting along the cutting line of the unit panel using a gas activated in a low temperature vacuum chamber and plasma generated by a laser beam. Thereafter, a wiring formation region is formed using a gas and a laser beam activated in the low temperature vacuum chamber (S33). The process at this time may be performed in the same chamber as the cutting process, and as shown in FIGS. 59 to 70, the wiring formation region may include a process of forming the openings Pf1, Pf2, Pf3, Pfa, and Pfb. .
그리고, 상기 배선 영역에 금속 분말과 레이저 빔을 조사하여, 배선부(30B)를 형성하게 된다(S35). 이때의 배선부(30B)를 형성하는 공정은 상온 대기압환경에서 활성화시킨 나노 크기의 금속 분말을 공급하고 레이저 빔의 열로 상기 금속 분말을 용해시켜 리드 패턴을 형성해 줄 수 있다. 이러한 공정은 탈산화(Deoxidation)된 상태의 고순도 금속이 융착될 수 있어, 지지부재(1) 또는/및 패드의 표면에 고밀착될 수 있고, 저저항의 배선 형성이 가능할 수 있다. 이때의 빔 스팟의 크기로 배선 폭은 조절할 수 있으며, 흡입 공정을 통해 용해되지 않은 상기 금속 분말을 흡입하여 고정밀 패턴을 형성할 수 있다.Then, the metal powder and the laser beam are irradiated to the wiring region to form the wiring portion 30B (S35). In the process of forming the wiring part 30B, a lead pattern may be formed by supplying a nano-sized metal powder activated in a room temperature atmospheric pressure environment and dissolving the metal powder with heat of a laser beam. In such a process, a high-purity metal in a deoxidated state may be fused, so that the support member 1 or/and the surface of the pad may be closely adhered to, and a low-resistance wiring may be formed. At this time, the wiring width can be adjusted by the size of the beam spot, and the undissolved metal powder can be sucked through a suction process to form a high-precision pattern.
이후, 상기 배선부(30B)와 패드 상에 페시베이션층을 형성하는 공정을 수행하게 된다(S37). 상기 페시베이션층은 배선부의 산화 방지 및 보호를 위해 형성될 수 있다. Thereafter, a process of forming a passivation layer on the wiring part 30B and the pad is performed (S37). The passivation layer may be formed to prevent and protect the wiring portion from oxidation.
도 72를 참조하면, 챔버(210)의 가스 활성화부(214)는 가스 합성부(212)를 통해 공급된 가스를 저장하고 마이크로 웨이브를 통해 활성화시켜 공급하게 된다. 상기 가스 합성부(212)에서 공급되는 가스는 불활성 가스 및 불소 가스 중 적어도 하나 또는 모두를 포함할 수 있으며, 예컨대 N 2, Ar, He, CF 4, SF 6, NH 3, CF 4/H 2, CHF 3, C 2F 6, H 2, C 2H 4, CH 4 중 적어도 하나와 O 2를 포함할 수 있다. 여기서, 상기 가스에서 산소의 함유량은 0.1% 이상 예컨대, 0.1% 내지 10%의 범위로 제공될 수 있다. 또한 상기 가스 합성부(212) 내에서 가스의 선택 또는 함량은 조절될 수 있다.Referring to FIG. 72, the gas activation unit 214 of the chamber 210 stores the gas supplied through the gas synthesis unit 212 and activates and supplies the gas through a microwave. The gas supplied from the gas synthesis unit 212 may include at least one or both of an inert gas and a fluorine gas, for example N 2 , Ar, He, CF 4 , SF 6 , NH 3 , CF 4 /H 2 , CHF 3 , C 2 F 6 , H 2 , C 2 H 4 , It may include at least one of CH 4 and O 2 . Here, the oxygen content in the gas may be provided in a range of 0.1% or more, for example, 0.1% to 10%. In addition, the selection or content of gas in the gas synthesis unit 212 may be adjusted.
저온진공챔버(220)는 가스 주입기(202)와 레이저 모듈(204)을 포함하며, 상기 가스 주입기(202)는 상기 가스 활성화부(214)로부터 공급된 활성화 가스(G1)를 주입구를 통해 지지부재(1) 상의 배선 형성 영역으로 제공하며, 이때 상기 레이저 모듈(204)의 레이저 빔(L0)이 조사되면, 상기 레이저 빔(L0)에 의해 발생되는 플라즈마에 의해 에칭되는 공정을 통해 배선 형성 영역이 형성될 수 있다. 이러한 에칭 공정은 커팅 공정, 오목한 개구부(Pf2)의 형성 공정 또는 관통되는 개구부(Pf2)의 형성 공정을 포함할 수 있다. The low-temperature vacuum chamber 220 includes a gas injector 202 and a laser module 204, and the gas injector 202 feeds the activation gas G1 supplied from the gas activation unit 214 through an injection port. (1) It is provided as a wiring formation region on the top, and when the laser beam L0 of the laser module 204 is irradiated, the wiring formation region is etched by plasma generated by the laser beam L0. Can be formed. The etching process may include a cutting process, a process of forming the concave opening Pf2, or a process of forming the penetrating opening Pf2.
도 73 및 도 74를 참조하면, 챔버(201A)에는 가스 합성부(211), 금속 분말 공급부(213), 물질 저장탱크(215) 및 활성부(217)를 포함할 수 있다. 이러한 챔버(201A)에서 금속 분말의 공급은 가스 합성부(211)로부터 공급된 가스와 금속 분말 공급부(213)로부터 전도성 재질의 분말을 공급하게 된다(S11). 이러한 가스와 금속 분말은 물질 저장탱크(215)에 저장될 수 있다. 상기 가스는 불활성 가스 및 불소 가스 중 적어도 하나 또는 모두를 포함할 수 있으며, 예컨대 N 2, Ar, He, CF 4, SF 6, NH 3, CF 4/H 2, CHF 3, C 2F 6, H 2, C 2H 4, CH 4 중 적어도 하나와 O 2를 포함할 수 있다. 여기서, 상기 가스에서 산소의 함유량은 0.1% 이상 예컨대, 0.1% 내지 10%의 범위로 제공될 수 있다. 또한 상기 가스 합성부(211) 내에서 가스의 선택 또는 함량은 조절될 수 있다.73 and 74, the chamber 201A may include a gas synthesis unit 211, a metal powder supply unit 213, a material storage tank 215, and an active unit 217. In the supply of the metal powder in the chamber 201A, the gas supplied from the gas synthesis unit 211 and the powder of a conductive material are supplied from the metal powder supply unit 213 (S11). These gases and metal powders may be stored in the material storage tank 215. The gas may include at least one or both of an inert gas and a fluorine gas, for example N 2 , Ar, He, CF 4 , SF 6 , NH 3 , CF 4 /H 2 , CHF 3 , C 2 F 6 , At least one of H 2 , C 2 H 4 , and CH 4 and O 2 may be included. Here, the oxygen content in the gas may be provided in a range of 0.1% or more, for example, 0.1% to 10%. In addition, the selection or content of gas in the gas synthesis unit 211 may be adjusted.
상기 전도성 재질의 분말은 금속성 재질이며, 예컨대 Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN 중 적어도 하나 또는 둘 이상이 혼합된 물질로 제공될 수 있다. 상기 분말의 사이즈는 나노 크기 예컨대 1nm 이상이거나 1nm 내지 5000nm의 범위, 1nm 내지 2000nm의 범위 또는 100nm 내지 500nm일 수 있으며, 금속 입자의 사이즈에 따라 다를 수 있다. 상기 전도성 분말은 금속 산화물의 분쇄 물이거나, 금속 탄화물, 금속 질화물의 분쇄 물이거나, 금속의 분쇄 물이거나, 금속 산화물과 다른 첨가물을 갖는 혼합물의 분쇄 물일 수 있다. 이러한 분쇄 물은 기계적 분쇄 방법으로 분쇄될 수 있다. 상기 금속 분말 공급부(213) 내에서 분말의 함량이나 주입 물질은 조절될 수 있다.The conductive material powder is a metallic material, such as Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf , Pt, Ru, Rh, TiN, TaN may be provided as a mixture of at least one or two or more. The size of the powder may be nano-sized, such as 1 nm or more, in the range of 1 nm to 5000 nm, in the range of 1 nm to 2000 nm, or in the range of 100 nm to 500 nm, and may vary according to the size of the metal particles. The conductive powder may be a pulverized product of a metal oxide, a pulverized product of a metal carbide or a metal nitride, a pulverized product of a metal, or a pulverized product of a mixture having a metal oxide and other additives. Such pulverized water can be pulverized by a mechanical pulverization method. In the metal powder supply unit 213, the amount of powder or the injection material may be adjusted.
상기 물질 저장 탱크(215)는 상기 가스와 금속 분말이 저장되며, 금속 분말을 갖는 물질을 활성화부(216)로 공급하게 된다(S12). 상기 활성화부(216)는 상기 분말을 갖는 물질을 활성화 탱크(217)에 공급받아 저장하며, 마이크로 웨이브 장치(218)에 의해 상기 저장된 금속 분말을 갖는 물질을 활성화시켜 줄 수 있다. 이러한 마이크로 웨이브 장치(218)를 이용하여 상기 금속 분말을 활성화시켜 줌으로써, 활성화된 금속 물질이 분말 공급부(201)를 통해 공급될 수 있다(S33). The material storage tank 215 stores the gas and metal powder, and supplies a material having metal powder to the activation unit 216 (S12). The activation unit 216 may receive and store the material having the powder in the activation tank 217, and activate the material having the stored metal powder by the microwave device 218. By activating the metal powder using the microwave device 218, the activated metal material may be supplied through the powder supply unit 201 (S33).
챔버(220A)는 상온 대기압 챔버로서, 분말 공급부(201) 및 레이저 모듈(203)을 포함할 수 있다. 상기 분말 공급부(201)는 미리 정해진 회로기판(20)의 개구부(Pf3)의 내부 또는 지지부재(1)의 표면에 출사시켜 줄 수 있으며, 레이저 모듈(203)은 상기 활성화된 금속 분말(Pm)과 가스가 출사되면, 해당 영역으로 레이저 빔(L1)을 조사하게 된다(S34). 이때 금속 분말(Pm)는 레이저 빔(L1)의 연속적인 조사를 통해 소정 두께 및 폭을 갖는 배선부(30B)로 형성될 수 있다. The chamber 220A is a room temperature atmospheric pressure chamber and may include a powder supply unit 201 and a laser module 203. The powder supply unit 201 may radiate to the inside of the opening Pf3 of the predetermined circuit board 20 or on the surface of the support member 1, and the laser module 203 is the activated metal powder Pm. When the over-gas is emitted, the laser beam L1 is irradiated to the corresponding region (S34). At this time, the metal powder Pm may be formed as a wiring portion 30B having a predetermined thickness and width through continuous irradiation of the laser beam L1.
이때 상기 활성화된 금속이 분말 형태로 가스와 함께 제공되고 레이저 빔에 의해 용해되고 회로기판(20)의 개구부(Pf2) 내부 또는/및 표면에 융착됨으로써, 순수한 금속 물질 즉, 산화물이나, 질화물, 탄화물인 경우, 상기 금속 이외의 물질이 제거된 금속 입자가 용해 및 증착될 수 있다. 즉, 상기 활성화부(216)는 금속 분말에 포함된 산화막, 탄화막, 또는 질화막을 제거할 수 있다. 이에 따라 금속 분말의 순도가 향상될 수 있다. 예컨대, 텅스텐 재질인 경우, 산화물이 제거되면, 기판 표면에 부착성이 더 높을 수 있다. 또한 산화 그래핀 또는 산화 구리 재질의 경우, 산화물이 제거된 경우, 그래핀 또는 구리 재질이 융착될 수 있다. 예컨대, 산화 그래핀과 같은 물질은 마이크로 웨이브를 이용하여 환원된 그래핀으로 제공될 수 있다.At this time, the activated metal is provided with gas in the form of powder, dissolved by a laser beam, and fused to the inside or/and the surface of the opening (Pf2) of the circuit board 20, so that a pure metal material, that is, oxide, nitride, carbide In the case of, metal particles from which materials other than the metal are removed may be dissolved and deposited. That is, the activation part 216 may remove an oxide film, a carbonized film, or a nitride film included in the metal powder. Accordingly, the purity of the metal powder may be improved. For example, in the case of tungsten material, when the oxide is removed, adhesion to the substrate surface may be higher. In addition, in the case of graphene oxide or copper oxide material, when the oxide is removed, graphene or copper material may be fused. For example, a material such as graphene oxide may be provided as graphene reduced using microwaves.
발명의 제5실시 예는 분말 형태로 지지부재의 내부 또는/및 패드 표면에 출사되므로, 더 넓은 영역으로 분산시켜 줄 수 있고 원가 절감 효과가 있다. 따라서, 지지부재의 표면 또는/및 패드 표면, 개구부에 증착된 금속 물질의 배선부(30B)는 50mΩ이하로 면 저항이 낮고 레이저를 이용한 증착에 의해 표면 접착력이 증가될 수 있다. 또한 레이저 빔의 이동 속도는 초당 1미터 이상으로 속도와 높은 온도(10000도 이상)으로 진행되므로, 원료 입자를 최소화하고 레이저 빔 폭을 최소화하여, 균일한 분포의 연결패턴으로 형성할 수 있다. 또한 상기 금속 분말을 출사하고 레이저 빔을 조사할 때, 흡착 장비를 이용하여 흡착시켜 줌으로써, 융착되지 않는 분말은 흡착될 수 있어, 클리닝 공정을 별도로 진행하지 않을 수 있다. 또한 레이저를 이용하여 건조한 분말을 융착시켜 줌으로써, 별도의 열 처리 공정을 필요하지 않게 된다. 또한 가스와 금속 재료를 다양화할 수 있어, 재료 선택의 폭이 넓어질 수 있다. 배선부(30B)의 두께나 높이 제어가 용이할 수 있다. 또한 패드 표면에 형성되는 패턴의 공차 조절이 용이할 수 있다. 또한 도포성 잉크나 액상의 페이스트를 사용하지 않고 되므로, 공정이 빠르게 단순해 질 수 있다. In the fifth embodiment of the present invention, since it is emitted from the inside of the support member or/and the surface of the pad in the form of powder, it can be dispersed in a wider area and cost reduction effect. Accordingly, the surface of the support member or/and the surface of the pad, the wiring portion 30B of the metal material deposited on the opening has a low surface resistance of 50 mΩ or less, and surface adhesion may be increased by deposition using a laser. In addition, since the moving speed of the laser beam is at least 1 meter per second and proceeds at a high temperature (10000 degrees or more), it is possible to form a connection pattern with a uniform distribution by minimizing the raw material particles and minimizing the laser beam width. In addition, when the metal powder is emitted and the laser beam is irradiated, the powder that is not fused may be adsorbed by adsorbing it using an adsorption device, so that a cleaning process may not be separately performed. In addition, by fusing the dried powder using a laser, a separate heat treatment process is not required. In addition, gas and metal materials can be diversified, allowing wider choice of materials. The thickness or height of the wiring portion 30B can be easily controlled. In addition, it is possible to easily adjust the tolerance of the pattern formed on the pad surface. In addition, since the application ink or liquid paste is not used, the process can be quickly simplified.
발명의 제5실시 예에서 배선부(30B)는 회로기판의 상면에서 하면까지 전기적으로 연결해 줄 수 있다. 상기 배선부(30B)는 상기 회로기판 또는 지지부재(1)의 적어도 한 측면(Sc) 또는 서로 다른 두 측면의 인접 영역을 따라 배열될 수 있다. 상기 배선부(30B)는 회로기판의 상면(Sa)에 배치된 상부 패드(31)와 하면에 배치된 하부 패드를 서로 연결시켜 줄 수 있다. 상기 배선부(30B)가 배치된 회로기판의 에지 영역에는 페시베이션층에 의해 보호될 수 있다. 상기 회로기판의 외측 둘레에 도전성 재질의 배선부(30B)를 통해 상부 패드들 및 하부 패드들 각각을 서로 연결시켜 줌으로써, 회로기판을 관통하는 홀들을 형성하지 않아도 된다. In the fifth embodiment of the present invention, the wiring part 30B may be electrically connected from the upper surface to the lower surface of the circuit board. The wiring part 30B may be arranged along at least one side Sc of the circuit board or the support member 1 or adjacent regions of two different side surfaces. The wiring part 30B may connect the upper pad 31 disposed on the upper surface Sa of the circuit board and the lower pad disposed on the lower surface of the circuit board. The edge region of the circuit board on which the wiring part 30B is disposed may be protected by a passivation layer. The upper pads and the lower pads are connected to each other through the wiring part 30B made of a conductive material around the outer periphery of the circuit board, so that there is no need to form holes penetrating the circuit board.
기존에는 상기 회로기판의 측면(Sc)에 패턴을 형성하여, 상부 패드와 하부 패드를 연결할 때, 디스펜싱 공정을 이용하여 패턴을 형성하게 된다. 또한 박막트랜지스터부를 갖는 패널에서는 도금 방식을 이용하여 측면 패턴을 형성할 경우, 도금 공정 시 박막트랜지스터부가 전기적인 손해가 발생될 수 있어, 도금 공정을 이용할 수 없는 문제가 있다. 따라서, 기존에는 디스펜싱 공정을 이용하여 회로기판 또는 지지부재의 측면 패턴을 형성할 경우, 미세 패턴을 형성하는 데 어려움이 있다. 즉, 인접한 측면 패턴 간의 간격 확보를 위해, 미세 패턴은 100㎛ 이하 예컨대, 20㎛ 내지 60㎛의 패턴 폭이 요구되고 있으나, 디스펜싱 공정을 통해 상기한 미세 패턴 폭의 확보는 어렵고 패턴의 공차 조절이 어려울 수 있다.Conventionally, a pattern is formed on the side surface Sc of the circuit board, and when connecting the upper pad and the lower pad, the pattern is formed using a dispensing process. In addition, in a panel having a thin film transistor, when the side pattern is formed using a plating method, electrical damage may occur during the plating process, and thus the plating process cannot be used. Therefore, conventionally, when forming a side pattern of a circuit board or a support member using a dispensing process, it is difficult to form a fine pattern. That is, in order to secure the gap between adjacent side patterns, the fine pattern is required to have a pattern width of 100 µm or less, for example, 20 µm to 60 µm, but it is difficult to secure the fine pattern width through the dispensing process, and the tolerance of the pattern is controlled This can be difficult.
또한 기존에는 디스펜싱 공정에 의한 측면 패턴을 형성해 줌으로써, 패턴 물질의 순도가 낮고 면 저항 값이 높아지는 문제가 있다. 또한 디스펜싱에 의해 측면 패턴을 회로기판 또는 지지부재의 측면에 증착시켜 줄 때, 접착력이 낮고, 증착 후 경화 공정을 진행할 수 있다. In addition, conventionally, by forming the side pattern by the dispensing process, there is a problem that the purity of the pattern material is low and the surface resistance value is increased. In addition, when the side pattern is deposited on the side of the circuit board or the support member by dispensing, the adhesion is low, and the curing process can be performed after the deposition.
도 75 내지 도 77는 기존의 레이저 빔의 커팅에 따른 문제를 나타낸 도면으로서, 도 75과 같이 인접한 두 기판이나 패널(B1,B2)의 배선 영역1,2 사이의 커팅 라인에는 금속 버(Burr) 영역이 형성되어 이를 제거하는 공정이 추가될 수 있고, HAZ 영역이 에지 영역까지 형성되는 문제가 있다. 상기 금속 버 영역은 커팅 라인을 기준으로 18㎛ 정도의 폭(R1,R2,R4)으로 형성되어, 에지 영역을 손상시키게 되며, HAZ 영역(R3)은 커팅 라인을 기준으로 50㎛까지 형성되어 패드나 배선부에 영향을 주는 문제가 있다. 도 76와 같이, 커팅된 기판이나 패널(B3)에서 HAZ 영역은 커팅 라인으로부터 86㎛ 정도의 영역(R5)까지 영향을 주어, 패드를 열화시키는 문제를 줄 수 있다. 도 77과 같이, 커팅된 기판이나 패널(B4)에서 HAZ 영역은 커팅 라인을 기준으로 최대 300㎛ 이상의 영역(R6)까지 연장되어, 에지 영역을 넘어 표시 영역까지 영향을 주거나, 패드 영역까지 영향을 주는 문제가 있다. 또한 레이저 커팅 영역(R7)은 약 40㎛ 이상으로 형성될 수 있다.75 to 77 are diagrams showing problems caused by cutting of a conventional laser beam, and as shown in FIG. 75, a metal burr is provided in the cutting line between the wiring areas 1 and 2 of two adjacent substrates or panels B1 and B2. Since the region is formed, a process of removing it may be added, and there is a problem that the HAZ region is formed to the edge region. The metal bur area is formed to have a width of about 18 μm (R1, R2, R4) based on the cutting line, and damages the edge area, and the HAZ area (R3) is formed up to 50 μm based on the cutting line. There is a problem affecting the wiring part. As shown in FIG. 76, the HAZ region of the cut substrate or panel B3 affects the region R5 of about 86 μm from the cutting line, thereby causing a problem of deteriorating the pad. As shown in FIG. 77, in the cut substrate or panel B4, the HAZ area extends to an area R6 of 300 μm or more based on the cutting line, and affects the display area beyond the edge area or the pad area. There is a problem with giving. In addition, the laser cutting area R7 may be formed to be about 40 μm or more.
또한 도 78의 (A)(B)과 같이, 실리콘 웨이퍼를 사용할 경우, 기존 레이저 빔 커팅에 의해, HAZ 영역의 폭(Wb)은 61.3㎛ 주변까지 영향을 주어, 커팅 폭(Wa)인 24.2㎛를 넘어 커팅 주변 소자 또는 주변 영역까지 버닝 영향을 주는 문제가 있다. 도 79와 같이, CIS 웨이퍼를 사용하더라도, 기존 레이저 빔의 공정을 사용할 경우, 커팅 라인의 주변에 표시 영역과 다른 오렌지색 컬러와 같이 변색 문제가 발생될 수 있다. 발명은 저온진공챔버에서 레이저 빔에 의해 커팅할 경우, 지지부재의 고유의 재질 예컨대, 글라스 고유의 결정 구조를 유지하는 면으로 제공되고, 다른 배선 영역이나 에지 영역에 크게 손해를 주지 않을 수 있다. In addition, as shown in (A) (B) of FIG. 78, when a silicon wafer is used, the width (Wb) of the HAZ region is affected to around 61.3 µm by the conventional laser beam cutting, and the cutting width (Wa) is 24.2 µm. There is a problem that affects burning to the surrounding element or the surrounding area beyond the cutting. As shown in FIG. 79, even if a CIS wafer is used, when a conventional laser beam process is used, a discoloration problem may occur around the cutting line, such as an orange color different from the display area. In the present invention, when cutting with a laser beam in a low-temperature vacuum chamber, the support member is provided with an inherent material, for example, a surface that maintains a crystal structure inherent in glass, and may not significantly damage other wiring regions or edge regions.
상기와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, the present invention has been described with reference to preferred embodiments of the present invention, but those skilled in the art can variously modify and change the present invention within the scope not departing from the spirit and scope of the present invention described in the following claims. You will understand that you can do it.
또한, 본 발명의 특허청구범위에 기재된 도면번호는 설명의 명료성과 편의를 위해 기재한 것일 뿐 이에 한정되는 것은 아니며, 실시예를 설명하는 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있으며, 상술된 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있으므로, 이러한 용어들에 대한 해석은 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, reference numerals in the claims of the present invention are provided for clarity and convenience of description, and are not limited thereto. In the process of describing the embodiments, the thickness of the lines shown in the drawings, the size of components, etc. May be exaggerated for clarity and convenience of description, and the above-described terms are terms defined in consideration of functions in the present invention and may vary according to the intention or custom of users and operators. Is to be made based on the contents throughout this specification.

Claims (24)

  1. 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부를 갖는 회로기판;A circuit board having a transparent support member and a thin film transistor portion on the transparent support member;
    상기 회로기판의 상면에 배치되고 상기 박막트랜지스터부에 전기적으로 연결된 복수의 제1패드 및 복수의 제2패드; 및A plurality of first pads and a plurality of second pads disposed on an upper surface of the circuit board and electrically connected to the thin film transistor unit; And
    상기 제1패드 위에 제1전극 및 상기 제2패드 위에 제2전극을 갖고, 발광 구조물을 포함하는 복수의 LED칩을 포함하며,And a plurality of LED chips including a light emitting structure, having a first electrode on the first pad and a second electrode on the second pad,
    상기 복수의 LED칩 각각은 상기 박막트랜지스터부에 의해 개별 구동되고 서브픽셀을 형성하며,Each of the plurality of LED chips is individually driven by the thin film transistor unit and forms a subpixel,
    상기 복수의 제1 및 제2패드는 상기 회로기판 상에 배치된 복수의 금속층을 포함하며, 상기 복수의 금속층 중 최 상층은 상기 제1 및 제2전극과 접합되는 디스플레이 패널.The plurality of first and second pads include a plurality of metal layers disposed on the circuit board, and an uppermost layer of the plurality of metal layers is bonded to the first and second electrodes.
  2. 제1항에 있어서, The method of claim 1,
    상기 제1 및 제2패드의 최상층은 Ag 또는 Au, Cu, Ni 중 적어도 하나를 포함하며,The top layers of the first and second pads include at least one of Ag or Au, Cu, and Ni,
    상기 제1 및 제2패드의 최 상층은 100mΩ이하의 면 저항을 갖는 디스플레이 패널.The uppermost layer of the first and second pads has a surface resistance of 100 mΩ or less.
  3. 제1항에 있어서,The method of claim 1,
    상기 제1 및 제2패드의 각각은 상기 LED칩의 제1 및 제2전극과 접합층으로 접합되며,Each of the first and second pads is bonded to the first and second electrodes of the LED chip by a bonding layer,
    상기 접합층은 SnAg, SnPb, 또는 SnAu인 디스플레이 패널.The bonding layer is a display panel of SnAg, SnPb, or SnAu.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3,
    상기 제1 및 제2패드 각각은 제1금속층, 상기 제1금속층 위에 제2금속층, 상기 제2금속층 위에 제3금속층 및 상기 제3금속층 위에 제4금속층을 포함하며,Each of the first and second pads includes a first metal layer, a second metal layer on the first metal layer, a third metal layer on the second metal layer, and a fourth metal layer on the third metal layer,
    상기 제1금속층은 Ti 또는 MO 중 적어도 하나이며,The first metal layer is at least one of Ti or MO,
    상기 제2금속층은 Al이며,The second metal layer is Al,
    상기 제3금속층은 Ti 또는 MO 중 적어도 하나이며,The third metal layer is at least one of Ti or MO,
    상기 제4금속층은 상기 제1 및 제2패드의 최상층인 디스플레이 패널.The fourth metal layer is an uppermost layer of the first and second pads.
  5. 제4항에 있어서,The method of claim 4,
    상기 제4금속층의 두께는 10nm 내지 2㎛의 범위이며, The thickness of the fourth metal layer is in the range of 10 nm to 2 μm,
    상기 복수의 LED 칩이 각각 배치되는 상기 제1 및 제2패드의 둘레에는 상기 박막트랜지스터부를 덮는 제1절연층이 배치되는 디스플레이 패널.A display panel in which a first insulating layer covering the thin film transistor is disposed around the first and second pads on which the plurality of LED chips are respectively disposed.
  6. 도전성 캐리어의 하면에 복수의 LED칩을 픽업하는 제1단계;A first step of picking up a plurality of LED chips on the lower surface of the conductive carrier;
    상기 도전성 캐리어를 보조기판 상에 배치된 접합층 상에 위치시키고, 상기 접합층에 상기 LED칩의 하부에 배치된 전극들을 스템핑하는 제2단계; 및A second step of placing the conductive carrier on a bonding layer disposed on an auxiliary substrate, and stamping electrodes disposed under the LED chip on the bonding layer; And
    상기 LED 칩의 전극에 상기 접합층이 스템핑되면, 박막트랜지스터부를 갖는 회로기판 상의 패드들 상에 도전성 캐리어를 위치시키고 상기 LED 칩들을 배치시키는 제3단계를 포함하며,When the bonding layer is stamped on the electrode of the LED chip, a third step of placing a conductive carrier on pads on a circuit board having a thin film transistor and disposing the LED chips,
    상기 제3단계는, 상기 LED 칩들의 전극들 각각에 형성된 상기 접합층을 상기 회로기판의 패드들 각각에 부착시키는, 디스플레이 패널의 제조방법.In the third step, the bonding layer formed on each of the electrodes of the LED chips is attached to each of the pads of the circuit board.
  7. 제6항에 있어서, The method of claim 6,
    상기 도전성 캐리어는 하부에 전도성 탄성부재가 배치되며,A conductive elastic member is disposed under the conductive carrier,
    상기 전도성 탄성부재를 갖는 도전성 캐리어는 전원이 공급되면, 상기 LED 칩들을 픽업하고, 전원이 차단되면, 상기 LED 칩을 회로기판 상에서 분리시키는, 디스플레이 패널의 제조방법.The conductive carrier having the conductive elastic member picks up the LED chips when power is supplied, and separates the LED chips on a circuit board when power is cut off.
  8. 제6항 또는 제7항에 있어서, The method according to claim 6 or 7,
    상기 복수의 LED 칩은 적색, 녹색, 또는 청색 광을 발광하는 컬러별 LED 칩들을 포함하며, 컬러별 LED 칩들이 상기 회로기판 상에 순차적으로 부착되는, 디스플레이 패널의 제조방법.The plurality of LED chips includes LED chips for each color that emit red, green, or blue light, and the LED chips for each color are sequentially attached to the circuit board.
  9. 제6항 또는 제7항에 있어서, The method according to claim 6 or 7,
    상기 도전성 캐리어가 LED 칩으로부터 분리되고, 리플로우 또는 베이킹 공정을 통해 상기 LED 칩들을 상기 회로기판에 실장하는 단계를 포함하는, 디스플레이 패널의 제조방법.The conductive carrier is separated from the LED chip, and a method of manufacturing a display panel comprising the step of mounting the LED chips on the circuit board through a reflow or baking process.
  10. 제6항 또는 제7항에 있어서, The method according to claim 6 or 7,
    상기 패드의 최상층은 Ag 또는 Au, Cu, Ni 중 적어도 하나를 포함하며,The top layer of the pad includes at least one of Ag or Au, Cu, and Ni,
    상기 패드와 상기 전극 사이에 배치된 상기 접합층은 일정한 두께를 가지며, The bonding layer disposed between the pad and the electrode has a constant thickness,
    상기 LED 칩의 각 전극에 형성된 상기 접합층의 상면 면적은 상기 각 전극의 하면 면적과 동일하며, The upper surface area of the bonding layer formed on each electrode of the LED chip is the same as the lower surface area of each electrode,
    상기 접합층은 SnAg, SnPb, 또는 SnAu인, 디스플레이 패널의 제조방법.The bonding layer is SnAg, SnPb, or SnAu, a method of manufacturing a display panel.
  11. 제6항 또는 제7항에 있어서, The method according to claim 6 or 7,
    상기 회로기판 상에 배치된 복수의 LED 칩 중에서 불량 LED 칩이 발생되면,When a defective LED chip is generated among a plurality of LED chips disposed on the circuit board,
    상기 불량 LED 칩에 레이저를 조사하여, 상기 접합층을 용해시키는 단계; 및Irradiating a laser to the defective LED chip to dissolve the bonding layer; And
    상기 도전성 캐리어로 상기 불량 LED 칩을 픽업하는 단계를 포함하는, 디스플레이 패널의 제조방법.And picking up the defective LED chip with the conductive carrier.
  12. 제6항 또는 제7항에 있어서, The method according to claim 6 or 7,
    상기 도전성 캐리어는, The conductive carrier,
    지지 플레이트;Support plate;
    상기 지지 플레이트의 하부에 전도성 탄성부재; A conductive elastic member under the support plate;
    상기 지지 플레이트와 상기 전도성 탄성부재 사이에 유전체층;A dielectric layer between the support plate and the conductive elastic member;
    상기 유전체층과 상기 전도성 탄성부재 사이에 전극층을 포함하며,Comprising an electrode layer between the dielectric layer and the conductive elastic member,
    상기 전도성 탄성부재는 고무 또는 탄성 중합체 내부에 전도성 금속 재질의 충전제를 포함하며,The conductive elastic member includes a filler made of a conductive metal material inside a rubber or an elastic polymer,
    상기 전극층에 전원이 공급되면, 상기 유전체층과 전도성 탄성부재의 하부 대상물과 정전기적 인력이 발생되고, 전원이 차단되면, 상기 전도성 탄성부재를 통해 잔류 저하를 방전시키며,When power is supplied to the electrode layer, an electrostatic attraction is generated with an object under the dielectric layer and the conductive elastic member, and when power is cut off, the residual deterioration is discharged through the conductive elastic member,
    상기 전도성 탄성부재는 상기 도전성 캐리어의 하면에 탄성을 제공하는, 디스플레이 패널의 제조방법.The conductive elastic member provides elasticity to a lower surface of the conductive carrier.
  13. 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부를 갖는 회로기판;A circuit board having a transparent support member and a thin film transistor portion on the transparent support member;
    상기 회로기판의 상면에 배치되고 상기 박막트랜지스터부에 전기적으로 연결된 복수의 제1패드 및 복수의 제2패드; 및A plurality of first pads and a plurality of second pads disposed on an upper surface of the circuit board and electrically connected to the thin film transistor unit; And
    상기 제1패드 위에 제1전극 및 상기 제2패드 위에 제2전극을 갖는 복수의 LED칩을 포함하며,And a plurality of LED chips having a first electrode on the first pad and a second electrode on the second pad,
    상기 복수의 LED칩 각각은 상기 박막트랜지스터부에 의해 개별 구동되고 서브픽셀을 형성하며,Each of the plurality of LED chips is individually driven by the thin film transistor unit and forms a subpixel,
    상기 회로 기판은 상면 외측에 상기 LED 칩과 전기적으로 연결되는 복수의 상부 패드, 하면 외측에 복수의 하부 패드, 및 상기 상부 패드들 각각과 상기 하부 패드 각각을 연결해 주는 복수의 배선부를 포함하며,The circuit board includes a plurality of upper pads electrically connected to the LED chip on an outer side of an upper surface, a plurality of lower pads on an outer side of a lower surface, and a plurality of wiring portions connecting each of the upper pads and each of the lower pads,
    상기 배선부는 상기 상부 패드로부터 상기 지지부재의 외측 상단에 배치된 상부 패턴, 상기 하부 패드로부터 상기 지지 부재의 외측 하단에 배치된 하부 패턴, 상기 상부 패턴에서 하부 패턴까지 연장된 평면 및 입체(3D) 연결 패턴을 포함하는 디스플레이 패널.The wiring part includes an upper pattern disposed at an outer upper end of the support member from the upper pad, a lower pattern disposed at an outer lower end of the support member from the lower pad, and a planar and three-dimensional (3D) extending from the upper pattern to the lower pattern. A display panel including a connection pattern.
  14. 제13항에 있어서, The method of claim 13,
    상기 상부 패턴은 상기 상부 패드와 동일한 다층 구조와 동일한 물질로 형성되며,The upper pattern is formed of the same multilayer structure and the same material as the upper pad,
    상기 하부 패턴은 상기 하부 패드와 동일한 다층 구조와 동일한 물질로 형성되며, The lower pattern is formed of the same multilayer structure and the same material as the lower pad,
    상기 연결 패턴은 단일 금속을 갖고 단일 층으로 형성되는 디스플레이 패널.The connection pattern has a single metal and is formed as a single layer.
  15. 제13항 또는 제14항에 있어서,The method of claim 13 or 14,
    상기 연결 패턴은 상기 상부 패턴의 상면으로 연장된 제1부 및 상기 하부 패턴의 하면으로 연장된 제2부 중 적어도 하나를 포함하는 디스플레이 패널.The connection pattern includes at least one of a first portion extending to an upper surface of the upper pattern and a second portion extending to a lower surface of the lower pattern.
  16. 제13항 또는 제14항에 있어서,The method of claim 13 or 14,
    상기 지지 부재의 상면 외측에 제1단차부 및 하면 외측에 제2단차부 중 적어도 하나를 포함하며,At least one of a first step portion outside the upper surface and a second step portion outside the lower surface of the support member,
    상기 연결 패턴은 상기 제1 및 제2단차부 중 적어도 하나의 위에 형성되는 디스플레이 패널.The connection pattern is formed on at least one of the first and second stepped portions.
  17. 제13항 또는 제14항에 있어서,The method of claim 13 or 14,
    상기 연결 패턴의 폭은 상기 상부 패턴 및 하부 패턴의 폭 이하로 형성되며,The width of the connection pattern is formed to be less than the width of the upper pattern and the lower pattern,
    상기 연결 패턴의 두께는 상기 지지 부재의 측면에서 1㎛ 내지 30㎛의 범위로 형성되는 디스플레이 패널.A display panel having a thickness of the connection pattern in a range of 1 μm to 30 μm from a side surface of the support member.
  18. 제13항에 있어서,The method of claim 13,
    상기 배선부는 상기 지지부재를 관통하는 관통 홀에 배치된 연결 패턴, 및 상기 상부 패드의 상면에 연장된 제1부, 및 상기 하부 패드의 하면에 연장된 제2부를 포함하는 디스플레이 패널.The wiring part includes a connection pattern disposed in a through hole penetrating the support member, a first part extending on an upper surface of the upper pad, and a second part extending on a lower surface of the lower pad.
  19. 제18항에 있어서,The method of claim 18,
    상기 제1부의 사이즈는 상기 상부 패드의 사이즈보다 작고,The size of the first part is smaller than the size of the upper pad,
    상기 제2부의 사이즈는 상기 하부 패드의 사이즈보다 작으며,The size of the second part is smaller than the size of the lower pad,
    상기 연결 패턴의 폭은 상기 관통 홀의 폭과 동일한 디스플레이 패널.The width of the connection pattern is the same as the width of the through hole.
  20. 제19항에 있어서,The method of claim 19,
    상기 제1부 및 제2부의 두께는 1㎛ 내지 10㎛의 범위로 형성되는 디스플레이 패널.A display panel having a thickness of the first part and the second part in a range of 1 μm to 10 μm.
  21. 디스플레이 패널의 패턴 형성 방법에 있어서,In the method of forming a pattern of a display panel,
    금속 파우더 공급부를 통해 활성화된 금속 파우더를 회로기판의 측면으로 출사하는 단계; 및Emitting the metal powder activated through the metal powder supply unit to the side of the circuit board; And
    상기 회로기판의 측면 또는 내부 관통홀에 배치된 금속 파우더를 향해 레이저 모듈로 레이저 빔을 조사하는 단계를 포함하며,Including the step of irradiating a laser beam with a laser module toward the metal powder disposed in the side or inner through hole of the circuit board,
    상기 레이저 빔이 조사된 금속 파우더는 용해되고 상기 회로기판의 측면 또는 관통홀에 융착되어 연결 패턴으로 형성되며,The metal powder irradiated with the laser beam is dissolved and fused to the side surface or through hole of the circuit board to form a connection pattern,
    상기 연결 패턴은 지지 부재의 상부 패드와 하부 패드를 서로 연결해 주는 디스플레이 패널의 제조방법.The connection pattern is a method of manufacturing a display panel that connects an upper pad and a lower pad of a support member to each other.
  22. 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부 및 복수의 LED 칩을 갖는 디스플레이 패널에 있어서, A display panel having a transparent support member and a thin film transistor unit and a plurality of LED chips on an upper portion of the transparent support member,
    상기 지지부재의 상면의 에지 영역에 형성된 상부 패드 및 하면의 에지 영역에 형성된 하부 패드 중 적어도 하나에 연결되는 배선부를 형성하는 단계를 포함하며,Forming a wiring part connected to at least one of an upper pad formed in an edge region of an upper surface of the support member and a lower pad formed in an edge region of a lower surface of the support member,
    상기 배선부를 형성하는 단계는, 활성화된 금속재료와 가스를 레이저 빔에 의해 발생되는 플라즈마를 이용하여 배선하는, 디스플레이 패널의 제조 방법. In the forming of the wiring part, the activated metal material and gas are wired using plasma generated by a laser beam.
  23. 제22항에 있어서, The method of claim 22,
    상기 배선부를 형성하는 단계는 한 번의 공정으로 형성되고 상부 패드와 하부 패드를 서로 연결시켜 주며, The step of forming the wiring part is formed in a single process and connects the upper pad and the lower pad to each other,
    상기 배선부가 형성되면, 상기 배선부의 보호 및 산화 방지를 위해 페시베이션층을 형성하는 단계를 포함하는, 디스플레이 패널의 제조 방법.When the wiring portion is formed, forming a passivation layer to protect and prevent oxidation of the wiring portion, a method of manufacturing a display panel.
  24. 평면이나 입체형상(3D)의 지지부재의 표면, 또는 오목하거나 관통 처리된 지지부재의 개구부에 활성화된 금속분말을 입체적으로 융착하여 배선한 디스플레이 패널의 제조방법.A method of manufacturing a display panel in which activated metal powder is three-dimensionally fused to a surface of a support member having a planar or three-dimensional shape (3D), or an opening of a concave or through-treated support member.
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