WO2020202292A1

WO2020202292A1 - 表示装置

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Publication number: WO2020202292A1
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Inventors: 上野　哲也
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Filing date: 2019-03-29
Publication date: 2020-10-08
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Abstract

本願は、回路の増大をできるだけ回避しつつ、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑制できる電流駆動型表示装置を開示する。有機ＥＬ表示装置において、ハイレベル電源線ＥＬＶＤＤは、主配線ＥＬＶ０と、主配線ＥＬＶ０から分岐して列方向に延びる幹配線ＥＬＶ１～ＥＬＶＭと、走査信号線Ｇ１～ＧＮに沿って行方向に延びる枝配線ＥＬＶＨ１～ＥＬＶＨＮ０とを含む。幹配線と枝配線とは絶縁層を介して互いに異なる層にそれぞれ形成されており、各枝配線は少なくとも１つの幹配線とコンタクトホールにより電気的に導通接続され、かつ、各幹配線は１つの枝配線のみとコンタクトホールにより電気的に導通接続されている。各画素回路はそのデータ書込期間に電流が流れないように構成されており、当該書込期間では対応枝配線および対応枝配線に接続された幹配線において電圧降下が生じない。

Description

表示装置

　本発明は表示装置に関し、より詳しくは、有機ＥＬ（Electro Luminescence）表示装置等の電流で駆動される表示素子を備えた電流駆動型の表示装置に関する。

　近年、有機ＥＬ素子（有機発光ダイオード（Organic Light Emitting Diode: ＯＬＥＤ）とも呼ばれる）を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ表示装置の画素回路は、有機ＥＬ素子に加えて、駆動トランジスタや、書込制御トランジスタ、保持キャパシタ等を含んでいる。駆動トランジスタや書込制御トランジスタには、薄膜トランジスタ（Thin Film Transistor）が使用され、駆動トランジスタの制御端子としてのゲート端子に保持キャパシタが接続され、この保持キャパシタには、駆動回路からデータ信号線を介して、表示すべき画像を表す映像信号に応じた電圧（より詳しくは当該画素回路で形成すべき画素の階調値を示す電圧であり、以下「データ電圧」という）が与えられる。有機ＥＬ素子は、それに流れる電流に応じた輝度で発光する自発光型表示素子である。駆動トランジスタは、有機ＥＬ素子と直列に設けられ、保持キャパシタに保持される電圧にしたがって、有機ＥＬ素子に流れる電流を制御する。

　有機ＥＬ表示装置の表示部には、複数の画素回路がマトリクス状に配置されており、各画素回路における有機ＥＬ素子に電流を供給するために電源線が配設されている。電源線は配線抵抗を有しているので、それに接続された画素回路内の有機ＥＬ素子に供給される電流により当該電源線において電圧降下が生じ、各画素回路の保持キャパシタに保持される電圧はその電圧降下の影響を受ける。このため、各画素回路に同じデータ電圧を与えても、保持キャパシタに保持される電圧が若干相違し、表示部における位置によって表示輝度が多少異なる。これは表示画像における輝度傾斜として視認されることがあり、このような輝度傾斜が現れる現象は「シェーディング現象」とも呼ばれる。

　これに対し特許文献１には、画素回路内の容量素子（保持キャパシタ）へのデータ電圧の書込期間において当該画素回路に電流が流れ込まず、複数の電源線が複数のデータ線に交差し複数の走査線に沿って配置されるように構成された発光装置が開示されている（段落［００２８］、［００２９］、［００３３］）。この構成によれば、電源線に流れる電流による電圧降下で画素回路内の容量素子（保持キャパシタ）への書込電圧が影響されるという現象が抑えられる（段落［００３３］～［００３４］）。また特許文献２には、マトリクス状に配置された画素毎に電流駆動型の自発光素子を備えたアクティブマトリクス型表示装置において、画素へのデータ書き込みの際の電圧降下を最低限に抑制するために、書込対象の行に沿った水平ＰＶＤＤライン（水平電源ライン）に電源を供給する垂直ＰＶＤＤライン（垂直電源ライン）と、他の行の水平ＰＶＤＤラインに電源を供給する垂直ＰＶＤＤラインとが異なるようにした構成が開示されている（段落［００３１］～［００３４］等）。

日本国特開２００６－３００９８０号公報日本国特開２００９－２５８３０１号公報

　しかし、特許文献１に開示された上記構成では、複数の走査線に沿って配置された複数の電源線に電源回路から電源電圧を供給するために配置された主電源線において電圧降下が生じ、それにより画素回路の保持キャパシタへの書込電圧が影響を受ける。また、特許文献２に開示された上記構成では、選択されるゲートライン（走査信号線）の切替に応じて、水平ＰＤＶＶラインが接続される垂直ＰＶＤＤラインを切り替えるための回路が別途、必要となる（段落［００３３］～［００３４］）。また特許文献２には、水平ＰＤＶＶラインでの電圧降下の書込電圧への影響を抑えるための構成についての具体的な記載が見られない。

　そこで、有機ＥＬ表示装置のような電流駆動型表示装置において、回路の増大をできるだけ回避しつつ、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑えることが望まれる。

　本発明の幾つかの実施形態に係る表示装置は、
　行方向に延びる複数の走査信号線と、列方向に延び前記複数の走査信号線に交差する複数のデータ信号線と、前記複数の走査信号線および前記複数のデータ信号線に沿ってマトリクス状に配置された複数の画素回路とが設けられた表示部を有する表示装置であって、
　第１および第２電源電圧線を含む電源線と、
　前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備え、
　前記第１電源電圧線は、
　　前記表示部に隣接する額縁領域に設けられ行方向に延びる主配線と、
　　前記主配線から分岐して列方向に延びる複数の幹配線と、
　　前記複数の走査信号線にそれぞれ沿って配設される複数の枝配線とを含み、
　各画素回路は、
　　前記複数の走査信号線のいずれか１つに対応し、かつ、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の枝配線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、前記表示素子の駆動電流を制御するためのデータ電圧を保持する保持キャパシタと、前記保持キャパシタに保持されたデータ電圧に応じて前記表示素子の駆動電流を制御する駆動トランジスタとを含み、
　各画素回路において、前記駆動トランジスタの第１導通端子は当該画素回路に対応する枝配線に接続され、前記駆動トランジスタの第２導通端子は前記表示素子を介して前記第２電源電圧線に接続され、前記駆動トランジスタの制御端子は前記保持キャパシタを介して前記対応する枝配線に接続されており、
　前記表示部は、
　　前記複数の枝配線が形成された配線層と、
　　前記複数の幹配線が形成された配線層と、
　　前記複数の枝配線と前記複数の幹配線とに挟まれた絶縁層と、
　　前記複数の枝配線のそれぞれが前記複数の幹配線のうち少なくとも１つの幹配線と電気的に導通接続されるとともに前記複数の幹配線のそれぞれが前記複数の枝配線のうち一部の枝配線のみと電気的に導通接続されるように、前記絶縁層に設けられたコンタクトホールとを含む。

　本発明の上記幾つかの実施形態では、第１電源電圧線は、表示部に隣接する額縁領域に設けられ行方向（走査信号線の延伸方向）に延びる主配線と、当該主配線から分岐して列方向（データ信号線の延伸方向）に延びる複数の幹配線と、当該複数の走査信号線にそれぞれ沿って配設される複数の枝配線とを含み、当該複数の枝配線のそれぞれが当該複数の幹配線のうち少なくとも１つの幹配線と電気的に導通接続されるとともに当該複数の幹配線のそれぞれが当該複数の枝配線のうち一部の枝配線のみと電気的に導通接続されるように構成されている。このため、各画素回路をそのデータ電圧の書込期間において電流が流れない構成とすることにより、データ電圧を書き込むべき画素回路に接続される枝配線に電流が流れないだけでなく、当該枝配線に接続される幹配線においても電流が流れないか、電流が流れても従来に比べ当該電流の量は大きく削減される。その結果、各画素回路にデータ電圧を書き込むときに当該画素回路に第１電源電圧線によって供給される電源電圧の低下を従来よりも大きく抑制することができる。したがって、本発明の上記幾つかの実施形態によれば、回路の増大をできるだけ回避しつつ、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑えることができる。

第１の実施形態の第１構成例による表示装置の全体構成を示すブロック図である。上記第１の実施形態における画素回路の構成を示す回路図である。上記第１の実施形態に係る表示装置の駆動を説明するための信号波形図である。上記第１の実施形態の第２構成例による表示装置の全体構成を示すブロック図である。上記第１の実施形態の第３構成例による表示装置の全体構成を示すブロック図である。上記第１の実施形態の第４構成例による表示装置の全体構成を示すブロック図である。上記第１の実施形態における電源線の好適な幾つかの構成例を模式的に示す図（Ａ～Ｆ）である。上記第１の実施形態における画素回路のレイアウトパターンの第１例を示す図である。上記第１の実施形態における表示部のレイアウトパターンの第１例を説明するための図である。図９のＸ－Ｘ線における断面図である。図９のＹ－Ｙ線における断面図である。上記第１の実施形態における画素回路のレイアウトパターンの第２例を示す図である。上記第１の実施形態における表示部のレイアウトパターンの第２例を説明するための図である。第２の実施形態に係る表示装置の全体構成の一例を示すブロック図である。上記第２の実施形態に係る表示装置のレイアウト構成を示す図である。上記第２の実施形態に係る表示装置の駆動を説明するための信号波形図である。

　以下、添付図面を参照しながら各実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、各実施形態におけるトランジスタはすべてＰチャネル型であるものとして説明するが、本発明はこれに限定されない。さらに、各実施形態におけるトランジスタは例えば薄膜トランジスタであるが、本発明はこれに限定されない。さらにまた、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、例えばトランジスタ等の他の素子を介した間接的な接続を意味する場合も含むものとする。

＜１．第１の実施形態＞
＜１．１　全体構成＞
　図１は、第１の実施形態の第１構成例による有機ＥＬ表示装置１０ａの全体構成を示すブロック図である。この表示装置１０ａは、内部補償を行う有機ＥＬ表示装置である（詳細は後述）。

　図１に示すように、この表示装置１０ａは、表示部１１、表示制御回路２０、データ側駆動回路３０、走査側駆動回路４０、および、電源回路５０を備えている。データ側駆動回路はデータ信号線駆動回路（「データドライバ」とも呼ばれる）として機能する。走査側駆動回路４０は、走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）および発光制御回路（「エミッションドライバ」とも呼ばれる）として機能する。図１に示す構成ではこれら２つの駆動回路が１つの走査側駆動回路４０として実現されているが、これら２つの駆動回路が適宜分離された構成であってもよく、また、これら２つの駆動回路が表示部１１の一方側と他方側に分離されて配置される構成であってもよい。また、走査側駆動回路およびデータ側駆動回路の少なくとも一部が表示部１１と一体的に形成されていてもよい。これらの点は、後述の他の構成例や、他の実施形態、それらの変形例においても同様である。電源回路５０は、表示部１１に供給すべき後述のハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉと、表示制御回路２０、データ側駆動回路３０、および走査側駆動回路４０に供給すべき電源電圧（不図示）とを生成する。

　表示部１１には、Ｍ本（Ｍは２以上の整数）のデータ信号線Ｄ１～ＤＭと、これらに交差するＮ＋１本（Ｎは２以上の整数）の走査信号線Ｇ０～ＧＮとが配設されており、Ｎ本の走査信号線Ｇ１～ＧＮにそれぞれ沿ってＮ本の発光制御線（「エミッションライン」とも呼ばれる）Ｅ１～ＥＮが配設されている。また図１に示すように、表示部１１にはＭ×Ｎ個の画素回路１５が設けられており、これらＭ×Ｎ個の画素回路１５は、Ｍ本のデータ信号線Ｄ１～ＤＭおよびＮ本の走査信号線Ｇ１～ＧＮに沿ってマトリクス状に配置されており、各画素回路１５は、Ｍ本のデータ信号線Ｄ１～ＤＭのいずれか１つに対応するとともにＮ本の走査信号線Ｇ１～ＧＮのいずれか１つに対応する（以下、各画素回路１５を区別する場合には、ｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路を「第ｉ行第ｊ列の画素回路」といい、符号“Ｐｉｘ（ｉ，ｊ）”で示すものとする）。Ｎ本の発光制御線Ｅ１～ＥＮはＮ本の走査信号線Ｇ１～ＧＮにそれぞれ対応する。したがって各画素回路１５は、Ｎ本の発光制御線Ｅ１～ＥＮのいずれか１つにも対応する。なお以下では、走査信号線Ｇｉの延伸方向を「行方向」といい、データ信号線の延伸方向を「列方向」というものとする。

　また表示部１１には、各画素回路１５に共通の電源線が配設されている。すなわち、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給するための電源線（以下「ハイレベル電源線」または「第１電源電圧線」といい、ハイレベル電源電圧と同じく符号“ＥＬＶＤＤ”で示す）、および、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給するための図示しない電源線（以下「ローレベル電源線」または「第２電源電圧線」といい、ローレベル電源電圧と同じく符号“ＥＬＶＳＳ”で示す）が配設されている。

　図１に示すようにハイレベル電源線ＥＬＶＤＤは、行方向に延びる１本の主配線ＥＬＶ０と、主配線ＥＬＶ０から分岐して列方向（データ信号線の延伸方向）に延びるＭ本の幹配線ＥＬＶ１～ＥＬＶＭと、走査信号線Ｇ１～ＧＮにそれぞれ沿って配設されるＮ本の枝配線ＥＬＶＨ１～ＥＬＶＨＮとを含む。このハイレベル電源線ＥＬＶＤＤは、各枝配線ＥＬＶＨｉに１本以上の幹配線ＥＬＶｊが電気的に導通接続され、かつ、各幹配線ＥＬＶｊに１本の枝配線ＥＬＶＨｉのみが電気的に導通接続されるように構成されている（ｉ＝１～Ｎ，ｊ＝１～Ｍ，Ｍ＞Ｎ）。なお、図１に示す例では、幹配線ＥＬＶ１～ＥＬＶＮと枝配線ＥＬＶＨ１～ＥＬＶＨＮとが１対１に対応しているが、幹配線の本数を枝配線の本数よりも多くし、各枝配線ＥＬＶＨｉに１本以上の幹配線ＥＬＶｊが電気的に導通接続されるようにしてもよい。また以下では、幹配線ＥＬＶｊと枝配線ＥＬＶＨｉとの接続とは、特に断らない限り、電気的な導通接続を意味するものとする（他の実施形態においても同様）。ここで、「電気的な導通接続」とは、電圧降下を無視できる程度の導体による電気的接続をいい、例えば、コンタクトホールを介して異なる配線層が接触して電気的に接続する場合や、同じ配線層の配線が分岐する場合、すなわち、幹配線から幹配線と同じ配線層で枝配線に分岐し、幹配線と枝配線が電気的に接続する場合を含む。後述のように、本実施形態および他の実施形態において、幹配線ＥＬＶｊと枝配線ＥＬＶＨｉとは絶縁層を介して互いに異なる配線層にそれぞれ形成されており、幹配線ＥＬＶｊと枝配線ＥＬＶＨｉとの接続（電気的な導通接続）は、当該絶縁層に設けられるコンタクトホールＣＨｉにより実現される（図１０、図１１参照）。

　本構成例では、電源回路５０から電源線の主配線ＥＬＶ０における一方の端部にハイレベル電源電圧ＥＬＶＤＤが供給される。より詳しくは、主配線ＥＬＶ０において電源回路５０からハイレベル電源電圧ＥＬＶＤＤが供給される位置（以下「給電点」という）ＰＳは、図１に示すように、主配線ＥＬＶ０から１番目の幹配線ＥＬＶ１が分岐する位置またはその近傍である。本構成例では、主配線ＥＬＶ０から各走査信号線までの距離は、１番目の走査信号線Ｇ１からＮ番目の走査信号線ＧＮに向かって順に長くなっているので、主配線ＥＬＶ０の給電点ＰＳに近い幹配線ＥＬＶｊほど、主配線ＥＬＶ０から当該幹配線ＥＬＶｊと枝配線ＥＬＶＨｉとの接続点ＣＮｉまでの距離（すなわち当該幹配線ＥＬＶｊの長さ）が長くなっている。これにより、電源回路５０から各画素回路１５までの電源線の経路長の画素回路間での相違が抑制される。なお、枝配線ＥＬＶＨ１～ＥＬＶＨＮおよび幹配線ＥＬＶ１～ＥＬＶＭは表示部１１に形成され、主配線ＥＬＶ０は、（表示部１１を含む）表示パネルにおいて上記Ｍ×Ｎ個の画素回路１５が配置される表示領域としての表示部１１に隣接する額縁領域において行方向に延びる配線として形成されている（他の実施形態においても同様）。

　各画素回路１５は、Ｎ本の枝配線ＥＬＶＨ１～ＥＬＶＨＮのいずれか１つに対応する。表示部１１には、層構造により既述の各種の信号線および電源線ならびに薄膜トランジスタ（ＴＦＴ）が形成されている（後述の図１０、図１１参照）。さらに表示部１１には、各画素回路１５の初期化（詳細は後述）のためのリセット動作に使用する初期化電圧Ｖｉｎｉを供給するための図示しない初期化電圧供給線（初期化電圧と同じく符号“Ｖｉｎｉ”で示す）も配設されている。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および、初期化電圧Ｖｉｎｉは、電源回路５０から供給される。

　表示制御回路２０は、表示すべき画像を表す画像情報および画像表示のためのタイミング制御情報を含む入力信号Ｓｉｎを表示装置１０ａの外部から受け取り、この入力信号Ｓｉｎに基づきデータ側制御信号Ｓｃｄおよび走査側制御信号Ｓｃｓを生成し、データ側制御信号Ｓｃｄをデータ側駆動回路（データ信号線駆動回路）３０に、走査側制御信号Ｓｃｓを走査側駆動回路（走査信号線駆動／発光制御回路）４０にそれぞれ出力する。

　データ側駆動回路３０は、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づきデータ信号線Ｄ１～ＤＭを駆動する。すなわちデータ側駆動回路３０は、データ側制御信号Ｓｃｄに基づき、表示すべき画像を表すＭ個のデータ信号Ｄ（１）～Ｄ（Ｍ）を並列に出力してデータ信号線Ｄ１～ＤＭにそれぞれ印加する。

　走査側駆動回路４０は、表示制御回路２０からの走査側制御信号Ｓｃｓに基づき、走査信号線Ｇ０～ＧＮを駆動する走査信号線駆動回路、および、発光制御線Ｅ１～ＥＮを駆動する発光制御回路として機能する。より詳細には、走査側駆動回路４０は、走査信号線駆動回路として、走査側制御信号Ｓｃｓに基づき、各フレーム期間において走査信号線Ｇ０～ＧＭを順次に選択し、選択した走査信号線Ｇｋに対してアクティブな信号（ローレベル電圧）を印加し、かつ、非選択の走査信号線には非アクティブな信号（ハイレベル電圧）を印加する。これにより、選択された走査信号線Ｇｎ（１≦ｎ≦Ｎ）に対応したＭ個の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）が一括して選択される。その結果、当該走査信号線Ｇｎの選択期間（以下「第ｎ走査選択期間」という）において、データ側駆動回路３０からデータ信号線Ｄ１～ＤＭに印加されたＭ個のデータ信号Ｄ（１）～Ｄ（Ｍ）の電圧（以下では、これらの電圧を区別せずに単に「データ電圧」と呼ぶことがある）が画素データとして、画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）にそれぞれ書き込まれる。なお以下の説明では、走査信号線Ｇ０～ＧＮは昇順に選択されるものとする。

　また走査側駆動回路４０は、発光制御回路として、走査側制御信号Ｓｃｓに基づき、ｉ番目の発光制御線Ｅｉに対し、少なくとも第ｉ－１水平期間および第ｉ水平期間では非発光を示す発光制御信号（ハイレベル電圧）を印加し、それ以外の期間では発光を示す発光制御信号（ローレベル電圧）を印加する。ｉ番目の走査信号線Ｇｉに対応する画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）内の有機ＥＬ素子は、発光制御線Ｅｉの電圧がローレベルである間すなわち発光制御線Ｅｉが活性状態である間、これらの画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）にそれぞれ書き込まれたデータ電圧に応じた輝度で発光する。

＜１．２　画素回路の構成および動作＞
　図２は、本実施形態における画素回路１５の構成を示す回路図である。図２では、ｉ番目の走査信号線Ｇｉおよび１番目のデータ信号線Ｄ１に対応する画素回路１５すなわち第ｉ行第１列の画素回路Ｐｉｘ（ｉ，１）の構成が示されている（１≦ｉ≦Ｎ）。他の画素回路１５も同様の構成を有している。以下では、第ｉ行第１列の画素回路Ｐｉｘ（ｉ，１）を例に取って、本実施形態における画素回路１５の構成を説明する。なお以下では、ｉ番目の走査信号線Ｇｉに対応するＭ個の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）を「第ｉ行の画素回路」または「ｉ番目の画素回路行」という。ｉ番目の画素回路行を構成する画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）はいずれもｉ番目の枝配線ＥＬＶＨｉに接続されている。

　図２に示すように画素回路１５は、表示素子としての有機ＥＬ素子ＯＬ、駆動トランジスタＭ１、書込制御トランジスタＭ２、閾値補償トランジスタＭ３、第１初期化トランジスタＭ４、第１発光制御トランジスタＭ５、第２発光制御トランジスタＭ６、第２初期化トランジスタＭ７、および、保持キャパシタＣ１を含んでいる。この画素回路１５において、駆動トランジスタＭ１以外のトランジスタＭ２～Ｍ７はスイッチング素子として機能する。

　画素回路１５には、それに対応する走査信号線（以下、画素回路に注目した説明において「対応走査信号線」ともいう）Ｇｉ、対応走査信号線Ｇｉの直前の走査信号線（走査信号線Ｇ１～ＧＮの走査順における直前の走査信号線であり、以下、画素回路に注目した説明において「先行走査信号線」ともいう）Ｇｉ－１、それに対応する発光制御線（以下、画素回路に注目した説明において「対応発光制御線」ともいう）Ｅｉ、それに対応するデータ信号線（以下、画素回路に注目した説明において「対応データ信号線」ともいう）Ｄｊ、初期化電圧供給線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されている。ここで、画素回路１５に接続されているハイレベル電源線ＥＬＶＤＤは、より詳しくは、ハイレベル電源線ＥＬＶＤＤに含まれるＮ本の枝配線ＥＬＶＨ１～ＥＬＶＨＮのうち当該画素回路１５に対応する枝配線（以下、画素回路に注目した説明において「対応枝配線」ともいう）ＥＬＶＨｉ、すなわちｉ番目の枝配線（「第ｉ行の枝配線」ともいう）ＥＬＶＨｉである。また既述のように、ｉ番目の枝配線ＥＬＶＨｉは、主配線ＥＬＶ０から分岐する幹配線ＥＬＶ１～ＥＬＶＮのうちの少なくとも１つの幹配線ＥＬＶｊに接続されている。したがって、各画素回路１５には、電源回路５０から主配線ＥＬＶ０、幹配線ＥＬＶｊ、および対応枝配線ＥＬＶＨｉを順に介してハイレベル電源電圧ＥＬＶＤＤが供給される

　図２に示すように、画素回路１５では、駆動トランジスタＭ１の第１導通端子としてのソース端子は、書込制御トランジスタＭ２を介して対応データ信号線Ｄｊに接続されるとともに、第１発光制御トランジスタＭ５を介してハイレベル電源線ＥＬＶＤＤ（より詳しくは対応する枝配線ＥＬＶＨｉ）に接続されている。駆動トランジスタＭ１の第２導通端子としてのドレイン端子は、第２発光制御トランジスタＭ６を介して有機ＥＬ素子ＯＬのアノード電極に接続され、有機ＥＬ素子ＯＬを介してローレベル電源線ＥＬＶＳＳに接続されている。駆動トランジスタＭ１の制御端子としてのゲート端子は、保持キャパシタＣ１を介してハイレベル電源線ＥＬＶＤＤ（対応する枝配線ＥＬＶＨｉ）に接続され、かつ、閾値補償トランジスタＭ３を介して当該駆動トランジスタＭ１の第２導通端子としてのドレイン端子に接続され、かつ、第１初期化トランジスタＭ４を介して初期化電圧供給線Ｖｉｎｉに接続されている。有機ＥＬ素子ＯＬのアノード電極は第２初期化トランジスタＭ７を介して初期化電圧供給線Ｖｉｎｉに接続され、有機ＥＬ素子ＯＬのカソード電極はローレベル電源線ＥＬＶＳＳに接続されている。また、書込制御トランジスタＭ２、閾値補償トランジスタＭ３、および第２初期化トランジスタＭ７のゲート端子は対応走査信号線Ｇｉに接続され、第１および第２発光制御トランジスタＭ５，Ｍ６のゲート端子は対応発光制御線Ｅｉに接続され、第１初期化トランジスタＭ４のゲート端子は先行走査信号線Ｇｉ－１に接続されている。

　駆動トランジスタＭ１は飽和領域で動作し、発光期間において有機ＥＬ素子ＯＬに流れる駆動電流Ｉｄは次式（１）で与えられる。式（１）に含まれる駆動トランジスタＭ１のゲインβは、次式（２）で与えられる。
　　Ｉｄ＝（β／２）（｜Ｖｇｓ｜－｜Ｖｔｈ｜）²
　　　　＝（β／２）（｜Ｖｇ－ＥＬＶＤＤ｜－｜Ｖｔｈ｜）²　…（１）
　　β＝μ×（Ｗ／Ｌ）×Ｃｏｘ　…（２）
ただし、上記の式（１）および式（２）において、Ｖｔｈ、μ、Ｗ、Ｌ、Ｃｏｘは、それぞれ、駆動トランジスタＭ１の閾値電圧、移動度、ゲート幅、ゲート長、および、単位面積あたりのゲート絶縁膜容量を表す。

　図３は、本実施形態に係る表示装置の駆動を説明するための信号波形図であり、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作、データ書込動作、および点灯動作における各信号線（対応発光制御線Ｅｉ、先行走査信号線Ｇｉ－１、対応走査信号線Ｇｉ、対応データ信号線Ｄｊ）の電圧、駆動トランジスタＭ１のゲート端子の電圧（以下「ゲート電圧」という）Ｖｇ、および、有機ＥＬ素子ＯＬのアノード電極の電圧（以下「アノード電圧」という）Ｖａの変化を示している。図３において、時刻ｔ１～ｔ６の期間は、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）の非発光期間である。時刻ｔ２～ｔ４の期間は第ｉ－１水平期間であり、時刻ｔ２～ｔ３の期間はｉ－１番目の走査信号線（先行走査信号線）Ｇｉ－１の選択期間（以下「第ｉ－１走査選択期間」という）である。この第ｉ－１走査選択期間は、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）のリセット期間に相当する。時刻ｔ４～ｔ６の期間は第ｉ水平期間であり、時刻ｔ４～ｔ５の期間はｉ番目の走査信号線（対応走査信号線）Ｇｉの選択期間（以下「第ｉ走査選択期間」という）である。この第ｉ走査選択期間は、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）のデータ書込期間に相当する。

　第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）では、図３に示すように時刻ｔ１において発光制御線Ｅｉの電圧がローレベルからハイレベルに変化すると、第１および第２発光制御トランジスタＭ５，Ｍ６はオン状態からオフ状態に変化し、有機ＥＬ素子ＯＬは非発光状態となる。この時刻ｔ１から第ｉ－１走査選択期間の開始時点ｔ２までの間に、データ側駆動回路３０により、第ｉ－１行第ｊ列の画素のデータ電圧としてのデータ信号Ｄ（ｊ）のデータ信号線Ｄｊへの印加が開始されるが、画素回路Ｐｉｘ（ｉ，ｊ）では、データ信号線Ｄｊに接続された書込制御トランジスタＭ２はオフ状態である。

　時刻ｔ２において、先行走査信号線Ｇｉ－１の電圧がハイレベルからローレベルに変化することで先行走査信号線Ｇｉ－１が選択状態となる。このため、第１初期化トランジスタＭ４がオン状態に変化する。これにより、駆動トランジスタＭ１のゲート端子の電圧すなわちゲート電圧Ｖｇが初期化電圧Ｖｉｎｉに初期化される。初期化電圧Ｖｉｎｉは、画素回路Ｐｉｘ（ｉ，ｊ）へのデータ電圧の書き込み時に、駆動トランジスタＭ１をオン状態に維持できる程度の電圧である。より詳細には、初期化電圧Ｖｉｎｉは、次式（３）を満たす。
　　｜Ｖｉｎｉ－Ｖｄａｔａ｜＞｜Ｖｔｈ｜　…（３）
ここで、Ｖｄａｔａはデータ電圧（対応データ信号線Ｄｊの電圧）であり、Ｖｔｈは駆動トランジスタＭ１の閾値電圧である。また、本実施形態における駆動トランジスタＭ１はＰチャネル型であるので、
　　Ｖｉｎｉ＜Ｖｄａｔａ　…（４）
である。このような初期化電圧Ｖｉｎｉでゲート電圧Ｖｇを初期化することにより、画素回路Ｐｉｘ（ｉ，ｊ）へのデータ電圧の書き込みを確実に行うことができる。なお、ゲート電圧Ｖｇの初期化は保持キャパシタＣ１の保持電圧の初期化でもある。

　時刻ｔ２～ｔ３の期間は、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）におけるリセット期間であり、画素回路Ｐｉｘ（ｉ，ｊ）では、このリセット期間において上記のように第１初期化トランジスタＭ４がオン状態であることによりゲート電圧Ｖｇが初期化される。図３に、このときの画素回路Ｐｉｘ（ｉ，ｊ）におけるゲート電圧Ｖｇ（ｉ，ｊ）の変化が示されている。なお、画素回路Ｐｉｘ（ｉ，ｊ）におけるゲート電圧Ｖｇを他の画素回路におけるゲート電圧Ｖｇと区別する場合に符号“Ｖｇ（ｉ，ｊ）”を使用するものとする（以下においても同様）。

　時刻ｔ３において、先行走査信号線Ｇｉ－１の電圧がハイレベルに変化することで先行走査信号線Ｇｉ－１が非選択状態となる。このため、第１初期化トランジスタＭ４がオフ状態に変化する。この時刻ｔ３から第ｉ走査選択期間の開始時点ｔ４までの間に、データ側駆動回路３０により、第ｉ行第ｊ列の画素のデータ電圧としてのデータ信号Ｄ（ｊ）のデータ信号線Ｄｊへの印加が開始され、少なくとも第ｉ走査選択期間の終了時点ｔ５まで当該データ信号Ｄ（ｊ）の印加が継続する。

　時刻ｔ４において、対応走査信号線Ｇｉの電圧がハイレベルからローレベルに変化することで対応走査信号線Ｇｉが選択状態となる。このため、書込制御トランジスタＭ２がオン状態に変化する。また、閾値補償トランジスタＭ３もオン状態に変化するので、駆動トランジスタＭ１は、そのゲート端子とドレイン端子とが接続された状態すなわちダイオード接続状態となる。これにより、対応データ信号線Ｄｊの電圧すなわちデータ信号Ｄ（ｊ）の電圧がデータ電圧Ｖｄａｔａとして、ダイオード接続状態の駆動トランジスタＭ１を介して保持キャパシタＣ１に与えられる。その結果、図３に示すように、ゲート電圧Ｖｇ（ｉ，ｊ）は、次式（５）で与えられる値に向かって変化する。
　　Ｖｇ（ｉ，ｊ）＝Ｖｄａｔａ－｜Ｖｔｈ｜　…（５）
また、時刻ｔ４において、対応走査信号線Ｇｉの電圧がハイレベルからローレベルに変化することにより第２初期化トランジスタＭ７もオン状態に変化する。その結果、有機ＥＬ素子ＯＬの寄生容量における蓄積電荷が放電されて有機ＥＬ素子ＯＬのアノード電圧Ｖａが初期化電圧Ｖｉｎｉに初期化される（図３参照）。なお、画素回路Ｐｉｘ（ｉ，ｊ）におけるアノード電圧Ｖａを他の画素回路におけるアノード電圧Ｖａと区別する場合に符号“Ｖａ（ｉ，ｊ）”を使用するものとする（以下においても同様）。

　時刻ｔ４～ｔ５の期間は、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）におけるデータ書込期間であり、画素回路Ｐｉｘ（ｉ，ｊ）では、このデータ書込期間において、上記のように閾値補償の施されたデータ電圧が保持キャパシタＣ１に書き込まれ、ゲート電圧Ｖｇ（ｉ，ｊ）は上記式（５）で与えられる値となる。

　その後、時刻ｔ６において、発光制御線Ｅｉの電圧がローレベルに変化する。これに伴い、第１および第２発光制御トランジスタＭ５，Ｍ６がオン状態に変化する。このため時刻ｔ６以降、ハイレベル電源線ＥＬＶＤＤの対応枝配線ＥＬＶＨｉから第１発光制御トランジスタＭ５、駆動トランジスタＭ１、第２発光制御トランジスタＭ６、および、有機ＥＬ素子ＯＬを経由してローレベル電源線ＥＬＶＳＳに電流Ｉｄが流れる。この電流Ｉｄは上記式（１）で与えられる。駆動トランジスタＭ１がＰチャネル型であってＥＬＶＤＤ＞Ｖｇであることを考慮すると、上記式（１）および（５）より、この電流Ｉｄは次式で与えられる。
　　Ｉｄ＝（β／２）（ＥＬＶＤＤ－Ｖｇ－｜Ｖｔｈ｜）²
　　　　＝（β／２）（ＥＬＶＤＤ－Ｖｄａｔａ）²　…（６）
上記より、時刻ｔ６以降、有機ＥＬ素子ＯＬは、駆動トランジスタＭ１の閾値電圧Ｖｔｈに拘わらず、第ｉ選択走査期間における対応データ信号線Ｄｊの電圧であるデータ電圧Ｖｄａｔａに応じた輝度で発光する。

＜１．３　第１構成例の効果＞
　図２に示すように本実施形態における画素回路１５では、駆動トランジスタＭ１のゲート端子は保持キャパシタＣ１を介してハイレベル電源線ＥＬＶＤＤの対応枝配線ＥＬＶＨｉに接続され、かつ、駆動トランジスタＭ１のソース端子は第１発光制御トランジスタＭ５を介してハイレベル電源線ＥＬＶＤＤの対応枝配線ＥＬＶＨｉに接続されており、発光期間において第１発光制御トランジスタＭ５はオン状態である。このような画素回路１５では、非発光期間の第ｉ走査選択期間において対応データ信号線Ｄｊから保持キャパシタＣ１の一端に与えられる電圧と保持キャパシタＣ１の他端に接続されている対応枝配線ＥＬＶＨｉの電圧との差に応じた電流Ｉｄが、発光期間において有機ＥＬ素子ＯＬに流れる。上記では、この電流Ｉｄが式（６）で与えられることを述べた。この式（６）では、データ書込期間すなわち非発光期間の第ｉ走査選択期間における保持キャパシタＣ１の他端の電圧すなわち対応枝配線ＥＬＶＨｉの電圧がハイレベル電源電圧ＥＬＶＤＤに等しいことが前提となっている。しかし、ｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに接続された画素回路１５すなわち第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のデータ書込期間である第ｉ走査選択期間において、電源回路５０から当該画素回路Ｐｉｘ（ｉ，ｊ）に至るまでの電源線の経路において電流が流れると、その電流による電圧降下により、対応枝配線ＥＬＶＨｉの電圧は、実際にはハイレベル電源電圧ＶＤＤよりも低い値となる。

　図３に示すように、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のデータ書込期間である第ｉ選択走査期間では、ｉ番目の発光制御線Ｅｉが発光制御回路によりハイレベル（非活性化状態）とされているので、対応枝配線ＥＬＶＨｉに接続される画素回路１５すなわち第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）は非発光状態である。第ｉ＋１行の画素回路Ｐｉｘ（ｉ＋１，１）～Ｐｉｘ（ｉ＋１，Ｍ）も、第ｉ選択走査期間がそれらのリセット期間に相当するので、非発光状態である。これら以外の行の画素回路Ｐｉｘ（ｐ，１）～Ｐｉｘ（ｐ，Ｍ）（１≦ｐ≦Ｎかつｐ≠ｉかつｐ≠ｉ＋１）は発光状態である。このため、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のデータ書込期間では、これに対応する第ｉ行の枝配線ＥＬＶＨｉには電流が流れないが、発光状態の画素回路Ｐｉｘ（ｐ，１）～Ｐｉｘ（ｐ，Ｍ）（１≦ｐ≦Ｎかつｐ≠ｉかつｐ≠ｉ＋１）のそれぞれに流れる電流に応じてそれらの対応枝配線ＥＬＶＨｐに電流が流れる。

　しかし、図１に示す本構成例では、各幹配線ＥＬＶｊ（ｊ＝１～Ｍ）には１本の枝配線ＥＬＶＨｉのみが接続されている。このため、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）に接続される第ｉ行の枝配線（対応枝配線）ＥＬＶＨｉに接続される幹配線ＥＬＶｋには、他の枝配線は接続されていない。したがって、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のデータ書込期間（第ｉ選択走査期間）では、これに対応する第ｉ行の枝配線ＥＬＶＨｉに電流が流れないだけでなく、当該第ｉ行の枝配線ＥＬＶＨｉに接続される幹配線ＥＬＶｋにおいても電流が流れず、これらの枝配線ＥＬＶＨｉおよび幹配線ＥＬＶｋでは電圧降下が生じない。その結果、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のデータ書込期間における対応枝配線ＥＬＶＨｉでの電圧低下（ハイレベル電源電圧ＥＬＶＤＤからの電圧低下）は、電源線のうち主配線ＥＬＶ０および電源回路５０から主配線ＥＬＶ０へ至る経路での電圧降下によるもののみとなる。この主配線ＥＬＶ０および当該経路は、表示部１１に配設される枝配線ＥＬＶＨ１～ＥＬＶＨＮおよび幹配線ＥＬＶ１～ＥＬＶＭに比べ、配置スペースの観点から十分に配線抵抗の低い配線として形成することができる。したがって、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）に対しデータ書込期間において対応枝配線ＥＬＶＨｉから実質的に電圧低下のないハイレベル電源電圧ＥＬＶＤＤを供給することができる。このことは、他の画素回路Ｐｉｘ（ｐ，ｑ）（１≦ｐ≦Ｎかつｐ≠ｉ；１≦ｑ≦Ｍかつｑ≠ｊ）においても同様であり、他の画素回路Ｐｉｘ（ｐ，ｑ）に対してもそのデータ書込期間において対応枝配線ＥＬＶＨｐから実質的に電圧低下のないハイレベル電源電圧ＥＬＶＤＤを供給することができる。

　上記のように本構成例によれば、各画素回路１５に対しそのデータ書込期間において対応枝配線から実質的に電圧低下のないハイレベル電源電圧ＥＬＶＤＤを供給できる。また本構成例では、幹配線等の電源線における電流による電圧降下を補償するための回路や画像データの補正処理等も不要である。したがって、回路等の増大をできるだけ回避しつつ、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑えることができる。

＜１．４　他の構成例＞
　以下、図４～図７を参照して本実施形態の他の構成例（第２構成例～第４構成例）による有機ＥＬ表示装置について説明する。

＜１．４．１　第２構成例＞
　図４は、上記第１の実施形態の第２構成例による有機ＥＬ表示装置１０ｂの全体構成を示すブロック図である。この表示装置１０ｂは、電源配線の構成につき上記第１構成例による表示装置１０ａと相違するが（図１）、その他の点については上記第１構成例による表示装置１０ａと同様である（図２、図３参照）。以下では、本構成例による表示装置１０ｂのうち上記第１構成例による表示装置１０ａと同一または対応する部分に同一の参照符号を付すものとし、詳しい説明を省略する。

　図１に示すように上記第１構成例では、電源回路５０から主配線ＥＬＶ０へのハイレベル電源電圧ＥＬＶＤＤの給電点ＰＳは、１番目の幹配線ＥＬＶ１が主配線ＥＬＶ０から分岐する位置またはその近傍にあり、主配線ＥＬＶ０から幹配線と枝配線との接続点ＣＮｉまでの距離は、１番目の幹配線ＥＬＶ１からＮ番目の幹配線ＥＬＶＮに向かって順に長くなっている。すなわち、給電点ＰＳに近い幹配線ＥＬＶｋ（１≦ｋ≦Ｍ）ほど遠くの枝配線ＥＬＶＨｉに接続されるように幹配線ＥＬＶｋと枝配線ＥＬＶＨｉとの接続点ＣＮｉが設けられている。

　これに対し本構成例では、図４に示すように、電源線における主配線ＥＬＶ０の両端に電源回路５０からハイレベル電源電圧ＥＬＶＤＤが供給される。すなわち、電源回路５０から主配線ＥＬＶ０における２つの給電点ＰＳ１，ＰＳ２にハイレベル電源電圧ＥＬＶＤＤが供給され、このうち第１の給電点ＰＳ１は、主配線ＥＬＶ０から１番目の幹配線ＥＬＶ１が分岐する位置またはその近傍であり、第２の給電点ＰＳ２は、主配線ＥＬＶ０からＮ番目の幹配線ＥＬＶＮ（１番目の幹配線の位置する端部とは反対側の端部に位置する幹配線）が分岐する位置またはその近傍である。これに応じて、主配線ＥＬＶ０から幹配線と枝配線との接続点ＣＮｉまでの距離は、両端の幹配線ＥＬＶ１，ＥＬＶＭから行方向の中央に向かって順に短くなっている。このような本構成例における電源線の構成は、給電点（ＰＳ１またはＰＳ２）に近い幹配線ＥＬＶｋほど遠くの枝配線ＥＬＶＨｉに接続されるように幹配線ＥＬＶｋと枝配線ＥＬＶＨｉとの接続点ＣＮｉが設けられているという点では、上記第１構成例と同様と言える。なお本構成例では、図４に示すように、幹配線の本数は枝配線の本数Ｎに等しく、各枝配線ＥＬＶＨｉには１本の幹配線ＥＬＶｊのみが接続されている。しかし、上記第１構成例（図１）のように幹配線の本数Ｍを枝配線の本数Ｎよりも多くし（Ｍ＞Ｎ）、各枝配線ＥＬＶＨｉに１本以上の幹配線ＥＬＶｊが接続されるようにしてもよい。

　このように本構成例においても、各枝配線ＥＬＶＨｉには１本またはそれ以上の幹配線ＥＬＶｊが接続されていることを前提として、各幹配線ＥＬＶｋ（ｋ＝１～Ｎ）には１本の枝配線ＥＬＶＨｉのみが接続されている。このことから、各画素回路１５に対しそのデータ書込期間において対応枝配線から実質的に電圧低下のないハイレベル電源電圧ＥＬＶＤＤを供給することができ、上記第１構成例と同様の効果が得られる。すなわち本構成例においても、回路等の増大をできるだけ回避しつつ、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑えることができる。

＜１．４．２　第３構成例＞
　図５は、上記第１の実施形態の第３構成例による有機ＥＬ表示装置１０ｃの全体構成を示すブロック図である。この表示装置１０ｃは、電源配線の構成につき上記第１構成例による表示装置１０ａと相違するが（図１）、その他の点については上記第１構成例による表示装置１０ａと同様である（図２、図３参照）。以下では、本構成例による表示装置１０ｃのうち上記第１構成例による表示装置１０ａと同一または対応する部分には同一の参照符号を付すものとし、詳しい説明を省略する。

　図５に示すように本構成例では、電源線における主配線ＥＬＶ０の中央位置の給電点ＰＳｍに電源回路５０からハイレベル電源電圧ＥＬＶＤＤが供給される。この給電点ＰＳｍは、Ｍ本の幹配線ＥＬＶ１～ＥＬＶＭのうち中央の幹配線ＥＬＶｍ（中央の幹配線が２つの場合もあり得る）が主配線ＥＬＶ０から分岐する位置またはその近傍である。これに応じて、主配線ＥＬＶ０から幹配線と枝配線との接続点ＣＮｉまでの距離は、中央の幹配線ＥＬＶｍから両端の幹配線に向かって短くなっている。このような本構成例における電源線の構成は、給電点（ＰＳｍ）に近い幹配線ほど遠くの枝配線に接続されるように幹配線と枝配線との接続点ＣＮｉが設けられているという点では、上記第１構成例と同様と言える。なお本構成例においても、図５に示すように、各枝配線ＥＬＶＨｉには１本以上の幹配線ＥＬＶｊが接続されている。

　このように本構成例においても、各枝配線ＥＬＶＨｉに１本の幹配線ＥＬＶｊが接続されていることを前提として、各幹配線ＥＬＶｋ（ｋ＝１～Ｎ）には１本の枝配線ＥＬＶＨｉのみが接続されている。このことから、各画素回路１５に対しそのデータ書込期間において対応枝配線から実質的に電圧低下のないハイレベル電源電圧ＥＬＶＤＤを供給することができ、上記第１構成例と同様の効果が得られる。すなわち本構成例においても、回路等の増大をできるだけ回避しつつ、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑えることができる。

＜１．４．３　第４構成例＞
　図６は、上記第１の実施形態の第４構成例による有機ＥＬ表示装置１０ｄの全体構成を示すブロック図である。この表示装置１０ｄは、電源配線の構成につき上記第１構成例による表示装置１０ａと相違するが（図１）、その他の点については上記第１構成例による表示装置１０ａと同様である（図２、図３参照）。以下では、本構成例による表示装置１０ｄのうち上記第１構成例による表示装置１０ａと同一または対応する部分には同一の参照符号を付すものとし、詳しい説明を省略する。

　図６に示すように本構成例では、上記第１構成例と同様、電源線における主配線ＥＬＶ０の一方の端部に位置する給電点ＰＳ１に電源回路５０からハイレベル電源電圧ＥＬＶＤＤが供給される。すなわち、本構成例における給電点ＰＳ１は、主配線ＥＬＶ０から１番目の幹配線ＥＬＶ１が分岐する位置またはその近傍である。これに応じて、上記第１構成例と同様、主配線ＥＬＶ０から幹配線と枝配線との接続点ＣＮｉまでの距離は、１番目の幹配線ＥＬＶ１からＭ番目の幹配線ＥＬＶＭに向かって順に長くなっている。

　しかし本構成例では、幹配線ＥＬＶ１～ＥＬＶＭは、いずれも主配線ＥＬＶ０からＮ番目の走査信号線ＧＮ（主配線から最も遠い走査信号線）の位置まで列方向に延びていて全ての走査信号線Ｇ１～ＧＮと交差し、全て同じ長さを有している。この点で本構成例は、各幹配線ＥＬＶｊが主配線ＥＬＶ０から枝配線ＥＬＶＨｉとの接続点ＣＮｉまで列方向に延びていて１番目の幹配線ＥＬＶ１からＭ番目の幹配線ＥＬＶＭに向かって順に短くなっている（給電点ＰＳに近い幹配線ＥＬＶｊほど長くなっている）上記第１構成例と相違する（図１および図６参照）。

　このような本構成例においても、各枝配線ＥＬＶＨｉには１本またはそれ以上の幹配線ＥＬＶｊが接続されていることを前提として、各幹配線ＥＬＶｋ（ｋ＝１～Ｍ）には１本の枝配線ＥＬＶＨｉのみが接続されている。このことから、各画素回路１５に対しそのデータ書込期間において対応枝配線から実質的に電圧低下のないハイレベル電源電圧ＥＬＶＤＤを供給することができ、上記第１構成例と同様の効果が得られる。すなわち本構成例においても、回路等の増大をできるだけ回避しつつ、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑えることができる。

　これに加え本構成例によれば、幹配線ＥＬＶ１～ＥＬＶＭは全て同じ長さを有しているので、走査信号線Ｇｉと幹配線ＥＬＶｊとの交差によって各走査信号線Ｇｉに付加される寄生容量は、いずれの走査信号線Ｇｉについても同じ値となる。すなわち本構成例では、上記第１構成例に比べ、走査信号線Ｇ１～ＧＮにおける配線容量が均一化され、これにより、幹配線ＥＬＶ１～ＥＬＶＭの配設による走査信号線の配線容量の増加に起因する表示品位の低下を抑えることができる。

＜１．４．４　電源線の好適な構成例＞
　以下、本実施形態に係る表示装置につき上記で説明された電源線の構成を含めて本実施形態における電源線の好適な幾つかの構成を例示的に述べる。図７は、本実施形態における電源線の好適な幾つかの構成例を模式的に示す図である。

　図７（Ａ）は、図４に示した上記第２構成例による表示装置１０ｂにおける電源線の構成、より詳しくは、当該表示装置１０ｂ内の表示パネル（表示部１１を含む）１００におけるハイレベル電源線の構成を模式的に示している。表示パネル１００は、表示部１１の他に端子部１３を含み、ハイレベル電源電圧ＥＬＶＤＤは電源回路５０から端子部１３を介して主配線ＥＬＶ０に供給される（この点は、図７（Ｂ）～図７（Ｆ）に示す他の構成例においても同様）。図７（Ａ）の例では、ハイレベル電源電圧ＥＬＶＤＤが端子部１３を介して主配線ＥＬＶ０の両端（の給電点ＰＳ１，ＰＳ２）に供給される。表示部１１において、各枝配線（行方向に延びる電源線）は、いずれか１つの幹配線（列方向に延びる電源線）に接続されるとともに、各幹配線は、いずれか１つの枝配線に接続されている。これにより、各行の画素回路のデータ書込期間では、当該行の画素回路に接続される枝配線のみならず当該枝配線に接続される幹配線においても電流が流れず電圧降下が生じない。また、主配線ＥＬＶ０から幹配線と枝配線との接続点ＣＮｉまでの距離は、両端の幹配線から行方向の中央に向かって順に短くなっている。これにより、電源回路５０から各画素回路までの電源線の経路長の画素回路間での相違が抑制される。なお、各幹配線は、主配線ＥＬＶ０から分岐して枝配線との接続点まで延びていることから、各幹配線は、両端の幹配線から行方向の中央に向かって順に短くなっている。

　図７（Ｂ）に示す電源線の構成例は、図７（Ａ）に示した電源線の構成例と基本的に同様であるが、各幹配線（列方向に延びる電源線）が、互いに隣接する２本の枝配線（列方向に延びる電源線）に接続されており、この点で本構成例は、図７（Ａ）に示した電源線の構成例と相違する。しかし、図３に示した駆動方式に代えて、各幹配線に接続された２本の枝配線に対応する２行の画素回路を単位として発光を制御する駆動方式、すなわち、当該２行の画素回路の初期化動作およびデータ書込動作が終了してから当該２行の画素回路に対応する発光制御線をローレベル（アクティブ状態）とする駆動方式を採用することにより、図７（Ａ）の構成例と同様の効果が得られる。すなわち、当該２行のうちいずれの行の画素回路のデータ書込期間においても、当該２行の画素回路に対応する２本の枝配線に電流が流れないので、当該２本の枝配線に接続される幹配線にも電流が流れず電圧降下が生じない。また本構成例においても、図７（Ａ）の構成例と同様、主配線ＥＬＶ０から幹配線と枝配線との接続点ＣＮｉまでの距離は、両端の幹配線から行方向の中央に向かって順に短くなっており、これにより、電源回路５０から各画素回路までの電源線の経路長の画素回路間での相違が抑制される。なお、本構成例において図３の駆動方式が採用される場合には、各行の画素回路のデータ書込期間において、当該行の画素回路に対応する枝配線に接続される幹配線に、他の枝配線に供給すべき電流が流れることがある。しかし、この場合であっても、当該電流は１本の枝配線に供給される電流であって当該電流による電圧降下は小さい。

　図７（Ｃ）に示す電源線の構成例は、図７（Ｂ）に示した電源線の構成例と基本的に同様であるが、各幹配線（列方向に延びる電源線）は１本おきに隣接する２本の枝配線（行方向に延びる電源線）に接続されており、この点で本構成例は、図７（Ｂ）に示した電源線の構成例と相違する。しかし、本構成例においても、図３に示した駆動方式に代えて、本構成例に適した駆動方式、例えば各幹配線に接続された１本おきに隣接する２本の枝配線に対応する２行の画素回路を単位として発光を制御する駆動方式を採用することにより、図７（Ａ）の構成例と同様の効果が得られる。すなわち、当該２行のうちいずれの行の画素回路のデータ書込期間においても、当該２行の画素回路に対応する２本の枝配線に電流が流れないので、当該２本の枝配線に接続される幹配線にも電流が流れず電圧降下が生じない。また本構成例においても、図７（Ａ）および図７（Ｂ）の構成例と同様、主配線ＥＬＶ０から幹配線と枝配線との接続点ＣＮｉまでの距離は、両端の幹配線から行方向の中央に向かって順に短くなっており、これにより、電源回路５０から各画素回路までの電源線の経路長の画素回路間での相違が抑制される。なお、本構成例において図３の駆動方式が採用される場合には、各行の画素回路のデータ書込期間において、当該行の画素回路に対応する枝配線に接続される幹配線に、他の枝配線に供給すべき電流が流れることがある。しかし、この場合であっても、当該電流は１本の枝配線に供給される電流であって当該電流による電圧降下は小さい。

　図７（Ｄ）に示す電源線の構成例は、幹配線と枝配線との接続点の配置が図７（Ａ）に示した電源線の構成例と同様であるが、全ての幹配線は、いずれの走査信号線とも交差するように（またいずれの枝配線とも交差するように）列方向に延びており、同一の長さを有している。このため、走査信号線と幹配線との交差によって各走査信号線に付加される寄生容量は、いずれの走査信号線についても同じ値となる。すなわち本構成例では、図７（Ａ）の構成例に比べ、走査信号線における配線容量が均一化される。なお、本構成例においても、図７（Ａ）の構成例と同様、各行の画素回路のデータ書込期間では、当該行の画素回路に接続される枝配線のみならず当該枝配線に接続される幹配線においても、電流が流れず電圧降下が生じない。

　図７（Ｅ）は、図５に示した上記第３構成例による表示装置１０ｃ内の表示パネル（表示部１１を含む）における電源線（ハイレベル電源線）の構成を模式的に示している。図７（Ｅ）の例では、ハイレベル電源電圧ＥＬＶＤＤが端子部１３を介して主配線ＥＬＶ０の中央に供給される。表示部１１において、各枝配線（行方向に延びる電源線）は、いずれか１つの幹配線（列方向に延びる電源線）に接続されるとともに、各幹配線は、いずれか１つの枝配線に接続されている。これにより、各行の画素回路のデータ書込期間では、当該行の画素回路に接続される枝配線のみならず当該枝配線に接続される幹配線においても電流が流れず電圧降下が生じない。また、主配線ＥＬＶ０から幹配線と枝配線との接続点ＣＮｉまでの距離は、両端の幹配線から行方向の中央に向かって順に長くなっている。これにより、電源回路５０から各画素回路までの電源線の経路長の画素回路間での相違が抑制される。なお、各幹配線は、主配線ＥＬＶ０から分岐して枝配線との接続点まで延びていることから、各幹配線は、両端の幹配線から行方向の中央に向かって順に長くなっている。

　図７（Ｆ）は、幹配線の本数Ｍが枝配線の本数Ｎよりも多い場合の構成例を示している。本構成例では、図７（Ａ）に示した構成例と同様、ハイレベル電源電圧ＥＬＶＤＤが端子部１３を介して主配線ＥＬＶ０の両端に供給される。しかし本構成例では、図７（Ａ）の構成例と異なり、幹配線の本数Ｍが枝配線の本数Ｎよりも多いことから、上部の枝配線（主配線ＥＬＶ０から遠い枝配線）は、中央の幹配線を中心として左右対称的に配置された２本の幹配線と接続され、下部の枝配線（主配線ＥＬＶ０に近い枝配線）は、中央付近に配置された１本の幹配線と接続されている。このようにして各枝配線は１本または２本の幹配線に接続されるとともに、各幹配線はいずれか１つの枝配線のみに接続されている。これにより、図７（Ａ）の構成例と同様、各行の画素回路のデータ書込期間では、当該行の画素回路に接続される枝配線のみならず当該枝配線に接続される幹配線においても電流が流れず電圧降下が生じない。また、主配線ＥＬＶ０から幹配線と枝配線との接続点ＣＮｉまでの距離は、両端の幹配線から行方向の中央に向かって順に短くなっている。これにより、電源回路５０から各画素回路までの電源線の経路長の画素回路間での相違が抑制される。なお、主配線ＥＬＶ０から中央付近の幹配線が接続すべき枝配線までの距離は短いので、当該枝配線に接続される幹配線が１本のみであっても電圧降下が問題になることはない。

　以上からわかるように、図７（Ａ）～（Ｆ）に示すいずれの構成例によっても、当該構成例に応じた駆動方法を採用することにより、各画素回路のデータ書込期間において、当該画素回路に接続される枝配線（対応枝配線）において電流が流れず電圧降下が生じないのみならず、当該枝配線に接続される幹配線においても電流が流れず電圧降下が生じないようにすることができる。また既述のように、電源線のうち主配線ＥＬＶ０および電源回路５０から端子部１３を介して主配線ＥＬＶ０へ至る経路は、表示部１１に配設される枝配線および幹配線に比べ、配置スペースの観点から十分に配線抵抗の低い配線として形成することができる。これにより、各画素回路に対しデータ書込期間において対応枝配線から実質的に電圧低下のないハイレベル電源電圧ＥＬＶＤＤを供給することができる。したがって、回路等の増大をできるだけ回避しつつ、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑えることができる。また、図７（Ａ）～（Ｆ）に示すいずれの構成例においても、電源回路５０から端子部１３を介してハイレベル電源電圧ＥＬＶＤＤが主配線ＥＬＶ０に供給される位置である給電点から近い幹配線ほど遠くの枝配線に接続されるように幹配線と枝配線との接続点が設けられている。これにより、電源回路５０から各画素回路までの電源線の経路長の画素回路間での相違が抑制され、輝度傾斜等による表示品質の低下が更に抑えられる。さらにまた図７（Ｄ）に示す構成例によれば、他の構成例に比べ、走査信号線の配線容量が均一化されるので、幹配線の配設による走査信号線の配線容量の増加に起因する表示品位の低下を抑えることができる。

＜１．５　レイアウトパターン＞
　以下、本実施形態における画素回路１５（図２）を実現するためのレイアウトパターン（以下「画素回路のレイアウトパターン」という）および表示部１１に形成すべき回路すなわちマトリクス状に配置された画素回路および電源線等からなる回路を実現するためのレイアウトパターン（以下「表示部のレイアウトパターン」という）を説明する。

＜１．５．１　レイアウトパターンの第１例＞
　図８は、本実施形態における第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のレイアウトパターンの第１例を示す図である（図２参照）。図８において、列方向（図の上下方向）に延び斜線のハッチングの付されたパターンは、或る層において金属材料で形成された配線パターンを示し、行方向（図の左右方向）に延び斜線のハッチングの付されたパターンは、他の層において金属材料で形成された配線パターンを示し、行方向に延び格子のハッチングの付されたパターンは、更に他の層において金属材料で形成された配線パターン（走査信号線としてのゲートラインの配線パターン）を示し、ドットのハッチングの付されたパターンは、更に他の層において半導体材料で形成された配線パターンを示している（後述の図１０、図１１参照）。また、互いに異なるハッチングの付された２つの半円からなる円はコンタクトホールを示しており、当該２つの半円にそれぞれ付されたハッチングは、一方の半円のハッチングで示される配線パターンと他方の半円のハッチングで示される配線パターンとが、当該コンタクトホールにより電気的に導通接続されていることを示している。

　図９は、図８に示した画素回路Ｐｉｘ（ｉ，ｊ）のレイアウトパターンを用いた表示部のレイアウトパターンの第１例を示す図である。この表示部のレイアウトパターンは、図１に示される電源線の構成に対応しており、Ｍ本のデータ信号線Ｄ１～ＤＭにそれぞれ沿ってＭ本の幹配線ＥＬＶ１～ＥＬＶＭが配設されており、各幹配線ＥＬＶｊには１本の枝配線ＥＬＶＨｉのみが接続される。ただし、幹配線ＥＬＶ１～ＥＬＶＭの本数Ｍ（これはデータ信号線の本数に等しい）は枝配線ＥＬＶＨ１～ＥＬＶＨＮの本数Ｎ（これは走査信号線Ｇ１～ＧＮの本数および発光制御線Ｅ１～ＥＮの本数に等しい）よりも多いので（Ｍ＞Ｎ）、１本の枝配線ＥＬＶＨｉに２本以上の幹配線ＥＬＶj1，ＥＬＶj2，…が接続される箇所（不図示）もある。

　図１０は、図９のＸ－Ｘ線における断面図であり、図１１は、図９のＹ－Ｙ線における断面図である。図１０および図１１からわかるように、幹配線ＥＬＶｊと枝配線ＥＬＶＨｉとは、絶縁層を介して互いに異なる配線層にそれぞれ形成されており、幹配線ＥＬＶｊと枝配線ＥＬＶＨｉとの接続（電気的な導通接続）は、当該絶縁層に設けられるコンタクトホールＣＨｉにより実現されている。すなわち、図１、図２等に示す幹配線ＥＬＶｊと枝配線ＥＬＶＨｉとの接続点ＣＮｉは、図８～図１１に示すコンタクトホールＣＨｉにより実現される。

　上記のように、図１に示すような構成の電源線（幹配線および枝配線）を含む表示部１１の回路は、図８～図１１に示すような構造のデバイスとして実現することができる。また、図８～図１１（特に図１０および図１１に示す断面図）から明らかなように、図４～図７に示す他の構成の電源線を含む表示部１１の回路も、同様の構造のデバイスとして実現することができる。

＜１．５．２　レイアウトパターンの第２例＞
　図１２は、本実施形態における第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のレイアウトパターンの第２例を示す図であり（図２参照）、図１３は、図１２に示した画素回路Ｐｉｘ（ｉ，ｊ）のレイアウトパターンを用いた表示部のレイアウトパターンの第２例を示す図である。この表示部のレイアウトパターンも、図１に示される電源線の構成に対応している。

　図１３に示す表示部のレイアウトパターンでは、図１に示す構成における１本の枝配線ＥＬＶＨｉが２つの配線パターンＥＬＶＨａｉとＥＬＶＨｂｉとにより実現されており、これに対応して、幹配線ＥＬＶｊと枝配線ＥＬＶＨｉとの接続点ＣＮｉが２つのコンタクトホールＣＨａｉとＣＨｂｉにより実現されている。しかし、このような第２例によるレイアウトパターンによっても、図１に示す電源線の構成を含む表示部１１の回路を実現することができる。また、図１２および図１３とともに既述の図１０および図１１を参照すれば明らかなように、図４～図７に示す他の構成の電源線を含む表示部１１の回路も、第２例によるレイアウトパターンと同様のレイアウトパターンを用いて実現することができる。

＜２．第２の実施形態＞
　上記第１の実施形態では、表示部１１におけるデータ信号線Ｄ１～ＤＭはデータ側駆動回路３０に直接に接続されているが、これに代えて、データ側駆動回路とデータ信号線Ｄ１～ＤＭとの間にデマルチプレクス回路を設け、データ側駆動回路で生成された各データ信号Ｄ（ｊ）（ｊ＝１～Ｍ）を逆多重化して表示部１１における２以上のデータ信号線（ソースライン）に与える駆動方式（以下「ＳＳＤ（Source Shared Driving）方式」と呼ぶ）を採用してもよい。以下、このようなＳＳＤ方式を採用した有機ＥＬ表示装置の一例を第２の実施形態として説明する。

＜２．１　構成＞
　図１４は、本実施形態に係る表示装置１０ｅの全体構成を示すブロック図である。この表示装置１０ｅは、上記第１の実施形態と同様、内部補償を行う有機ＥＬ表示装置であるが、多重度が３のＳＳＤ方式が採用されている点で上記第１の実施形態と相違する。この表示装置１０ｅは、赤、緑、および青の３原色によるカラー表示を行い、当該３原色に対応する３本のデータ信号線を１組として各組における３本のデータ信号線を時分割的に駆動するＳＳＤ方式が採用されている。本実施形態の構成のうちこれらの点に関する構成以外は、上記第１の実施形態と同様であるので、同一または対応する部分に同一の参照符号を付して詳しい説明を省略する。

　図１４に示すように、本実施形態に係る表示装置１０ｅは、表示部１１、表示制御回路２０、データ信号線駆動回路３０、走査信号線駆動および発光制御回路として機能する走査側駆動回路４０、および、電源回路５０を備えている。

　表示部１１には、３原色を構成する赤、緑、青にそれぞれ対応するＲデータ信号線Ｄｒｊ、Ｇデータ信号線Ｄｇｊ、Ｂデータ信号線Ｄｂｊからなる３本のデータ信号線を１組とするＭ組（３Ｍ本）のデータ信号線Ｄｒ１，Ｄｇ１，Ｄｂ１～ＤｒＭ，ＤｇＭ，ＤｂＭと、これらに交差するＮ＋１本の走査信号線Ｇ０～ＧＮとが配設されている。また上記第１の実施形態と同様、Ｎ本の走査信号線Ｇ１～ＧＮに沿ってＮ本の発光制御線Ｅ１～ＥＮがそれぞれ配設されている。

　また図１４に示すように、表示部１１には３Ｍ×Ｎ個の画素回路１５が３Ｍ本のデータ信号線Ｄｘ１～ＤｘＭ（ｘ＝ｒ，ｇ，ｂ）およびＮ本の走査信号線Ｇ１～ＧＮに沿ってマトリクス状に配置されており、各画素回路１５は、３Ｍ本のデータ信号線Ｄｘ１～ＤｘＭ（ｘ＝ｒ，ｇ，ｂ）のいずれか１つに対応するとともに、Ｎ本の走査信号線Ｇ１～ＧＮのいずれか１つに対応する。以下において各画素回路１５を区別する場合には、ｉ番目の走査信号線Ｇｉおよびｊ組目のＲデータ信号線Ｄｒｊに対応する画素回路を「ｉ行ｊ組目のＲ画素回路」といい、符号“Ｐｒ（ｉ，ｊ）”で示し、ｉ番目の走査信号線Ｇｉおよびｊ組目のＧデータ信号線Ｄｇｊに対応する画素回路を「ｉ行ｊ組目のＧ画素回路」といい、符号“Ｐｇ（ｉ，ｊ）”で示し、ｉ番目の走査信号線Ｇｉおよびｊ組目のＢデータ信号線Ｄｂｊに対応する画素回路を「ｉ行ｊ組目のＢ画素回路」といい、符号“Ｐｂ（ｉ，ｊ）”で示すものとする。なお、各画素回路Ｐｘ（ｉ，ｊ）は、Ｎ本の発光制御線Ｅ１～ＥＮのいずれか１つにも対応する（ｘ＝ｒ，ｇ，ｂ）。本実施形態における各画素回路１５（Ｐｘ（ｉ，ｊ））の構成は上記第１の実施形態における画素回路１５の構成と同様であるので、同一部分には同一の参照符号を付して説明を省略する（図２参照）。

　３Ｍ本のデータ信号線Ｄｘ１～ＤｘＭ（ｘ＝ｒ，ｇ，ｂ）は、データ信号線駆動回路３０内の後述のデマルチプレクス回路３０ｂに接続され、Ｎ＋１本の走査信号線Ｇ０～ＧＮおよびＮ本の発光制御線Ｅ１～ＥＮは、上記第１の実施形態と同様、走査側駆動回路（走査信号線駆動／発光制御回路）４０に接続されている。

　また表示部１１には、上記第１の実施形態と同様、各画素回路１５に共通の電源線として、ハイレベル電源電圧ＥＬＶＤＤを供給するためのハイレベル電源線（ハイレベル電源電圧と同じく符号ＥＬＶＤＤで表す。）およびローレベル電源電圧ＥＬＶＳＳを供給するための電源線（ローレベル電源電圧と同じく符号ＥＬＶＳＳで表す。）が配設されている。本実施形態における電源線は、図４に示す上記第１の実施形態における第２構成例と同様に構成されている。すなわち、図１４に示すように、ハイレベル電源線ＥＬＶＤＤは、行方向に延びる１本の主配線ＥＬＶ０と、主配線ＥＬＶ０から分岐して列方向に延びるＮ本の幹配線ＥＬＶ１～ＥＬＶＮ、走査信号線Ｇ１～ＧＮにそれぞれ沿って配設されるＮ本の枝配線ＥＬＶＨ１～ＥＬＶＨＮとを含む。このハイレベル電源線ＥＬＶＤＤは、各枝配線ＥＬＶＨｉに１本の幹配線ＥＬＶｊが接続されるとともに各幹配線ＥＬＶｊに１本の枝配線ＥＬＶＨｉのみが接続されるように構成されている（ｉ＝１～Ｎ，ｊ＝１～Ｎ）。なお、図１４に示す構成では、幹配線の本数は枝配線の本数に等しいが、枝配線の本数よりも多い本数の幹配線（例えば３×Ｍ本の幹配線）を設けてもよい。この場合、２本またはそれ以上の幹配線が１本の枝配線に接続される構成を含むことになる（図７（Ｆ）参照）。

　図１４に示す構成では、電源線の主配線ＥＬＶ０の両端に位置する給電点ＰＳ１，ＰＳ２に電源回路５０からハイレベル電源電圧ＥＬＶＤＤが供給される。これらの給電点ＰＳ１，ＰＳ２のうち第１の給電点ＰＳ１は、主配線ＥＬＶ０から１番目の幹配線ＥＬＶ１が分岐する位置またはその近傍であり、第２の給電点ＰＳ２は、主配線ＥＬＶ０からＮ番目の幹配線ＥＬＶＮが分岐する位置またはその近傍である。これに応じて、主配線ＥＬＶ０から幹配線と枝配線との接続点ＣＮｉまでの距離は、両端の幹配線ＥＬＶ１，ＥＬＶＭから行方向の中央に向かって順に短くなっている。すなわち、給電点（ＰＳ１またはＰＳ２）に近い幹配線ＥＬＶｋほど遠くの枝配線ＥＬＶＨｉに接続されるように幹配線ＥＬＶｊと枝配線ＥＬＶＨｉとの接続点ＣＮｉが設けられている。

　表示制御回路２０は、上記第１の実施形態と同様、入力信号Ｓｉｎを表示装置１０ｅの外部から受け取り、この入力信号Ｓｉｎに基づきデータ側制御信号Ｓｃｄおよび走査側制御信号Ｓｃｓを生成し、データ側制御信号Ｓｃｄをデータ信号線駆動回路３０内のデータ側駆動回路３０ａに、走査側制御信号Ｓｃｓを走査側駆動回路４０にそれぞれ出力する。これに加えて表示制御回路２０は、データ信号線駆動回路３０内のデマルチプレクス回路３０ｂにＲ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂを出力する。

　図１４に示すように、データ信号線駆動回路３０は、データ側駆動回路３０ａおよびデマルチプレクス回路３０ｂを含んでいる。このデータ信号線駆動回路３０は、データ信号線Ｄｘ１～Ｄｘｍを駆動するためのデータ信号Ｄｘ（１）～Ｄｘ（Ｍ）を生成する駆動用信号生成回路として機能する（ｘ＝ｒ，ｇ，ｂ）。

　データ側駆動回路３０ａは、上記第１の実施形態におけるデータ側駆動回路３０と同様の構成を有しており、Ｍ個の出力端子Ｔａ１～ＴａＭを有している。ただし、本実施形態では既述のように多重度が３のＳＳＤ方式が採用されていることから、このデータ側駆動回路３０ａは、時分割データ信号生成回路として機能する。すなわち、このデータ側駆動回路３０ａは、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づき、各水平期間において、Ｒデータ信号線Ｄｒｊに印加すべきＲデータ信号Ｄｒ（ｊ）、Ｇデータ信号線Ｄｇｊに印加すべきＧデータ信号Ｄｇ（ｊ）、Ｂデータ信号線Ｄｂｊに印加すべきＢデータ信号Ｄｂ（ｊ）を時分割的にデータ信号Ｄ（ｊ）としてｊ番目の出力端子Ｔａｊから出力する（ｊ＝１～Ｍ）。より詳しくは、各水平期間は第１から第３期間からなる３つの期間を含み、第１期間にＲデータ信号Ｄｒ（ｊ）が出力され、第２期間にＧデータ信号Ｄｇ（ｊ）が出力され、第３期間にＢデータ信号Ｄｂ（ｊ）が出力される。なお、第ｉ水平期間において、Ｒデータ信号Ｄｒ（ｊ）はｉ行ｊ組目のＲ画素回路Ｐｒ（ｉ，ｊ）に書き込むべき画素データを含み、Ｇデータ信号Ｄｇ（ｊ）はｉ行ｊ組目のＧ画素回路Ｐｇ（ｉ，ｊ）に書き込むべき画素データを含み、Ｂデータ信号Ｄｂ（ｊ）はｉ行ｊ組目のＢ画素回路Ｐｂ（ｉ，ｊ）に書き込むべき画素データを含んでいる（ｉ＝１～Ｎ，ｊ＝１～Ｍ）。

　デマルチプレクス回路３０ｂは、第１から第Ｍデマルチプレクサ３１～３Ｍからなる３×Ｍ個のデマルチプレクサを有している。各デマルチプレクサ３ｊ（ｊ＝１～Ｍ）は同一の構成を有しており、データ側駆動回路３０ａから出力されるデータ信号Ｄ（ｊ）を逆多重化する。表示制御回路２０から出力されるＲ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂは、全てのデマルチプレクサ３１～３Ｍに与えられる。第ｊデマルチプレクサ３ｊの入力側はデータ側駆動回路３０ａにおけるｊ番目の出力端子Ｔａｊに接続され、出力側はｊ組目の３本のデータ信号線Ｄｒｊ，Ｄｇｊ，Ｄｂｊに接続されている。したがって各デマルチプレクサ３ｊは、データ信号Ｄ（ｊ）の入力される端子すなわちデータ側駆動回路３０ａにおける出力端子Ｔａｊに接続された入力端子（以下「入力端子ＴＩｊ」という）と、データ信号線Ｄｘｊに接続された端子（以下「出力端子ＴＯｘｊ」という）とを備えている（ｘ＝ｒ，ｇ，ｂ）。第ｊデマルチプレクサ３ｊは、択一的にアクティブとなる３つの選択制御信号ＳＳＤｘ（ｘ＝ｒ，ｇ，ｂ）を受け取り、選択制御信号ＳＳＤｘがローレベル（アクティブ）のときに出力端子ＴＯｘｊが入力端子ＴＩｊに電気的に接続され、選択制御信号ＳＳＤｘがハイレベル（非アクティブ）のときに出力端子ＴＯｘｊが入力端子ＴＩｊから電気的に切り離されて高インピーダンス状態となるように構成されている。

＜２．２　レイアウト構成＞
　図１５は、ＳＳＤ方式を採用した本実施形態におけるレイアウト構成を説明するための図である。本実施形態においても、表示パネルは、画素回路がマトリクス状に配置された表示部１１および外部から信号や電源電圧を受け取るための端子部１３を含み、これに加えて、表示部１１の辺のうち端子部１３に最も近い辺に沿った表示部周辺にＳＳＤ領域Ｒ１４が設けられている。このＳＳＤ領域Ｒ１４には、表示部１１における画素回路等と同じ工程で一体的に上記デマルチプレクス回路３０ｂが形成される。また、このＳＳＤ領域Ｒ１４と端子部１３の間にはＳＳＤ領域Ｒ１４に沿って電源線における主配線ＥＬＶ０が形成されており、外部の電源回路５０から端子部１３を介して主配線にハイレベル電源電圧ＥＬＶＤＤが供給される。図１５に示す例では、主配線ＥＬＶ０の両端にハイレベル電源電圧ＥＬＶＤＤが供給される。

　表示部１１の辺のうちＳＳＤ領域Ｒ１４に沿った辺とそれに対向する辺以外の対向する２辺に沿って、表示部１１の周辺部に走査信号線駆動回路のための領域Ｒ４１が設けられ、その外側において当該領域Ｒ４１に接して表示部１１の３辺を囲むようにトレンチＲＴが形成されている。そして、トレンチＲＴの外側においてトレンチＲＴに接しかつ領域Ｒ４１に沿って発光制御回路のための領域Ｒ４２が設けられている。さらに、当該領域Ｒ４２の外側において当該領域Ｒ４２に接しかつ表示部１１の３辺を囲むように制御回路のためのバンク領域Ｒ５０が設けられており、このバンク領域Ｒ５０は、端子部１３に繋げるための領域を含んでいる。

　図１５に示す上記レイアウト構成において、ハイレベル電源電圧ＥＬＶＤＤは、外部の電源回路５０から端子部１３を介して主配線ＥＬＶ０に供給され、さらに図１４に示すように、上記の通り、主配線ＥＬＶ０から分岐する各幹配線ＥＬＶｊおよび各幹配線ＥＬＶｊに接続される枝配線ＥＬＶＨｉを介して各画素回路に供給される（図１５では不図示）。

＜２．３　駆動方法＞
　以下、本実施形態に係る表示装置１０ｂの駆動方法につき、ｉ行ｊ組目の３個の画素回路Ｐｒ（ｉ，ｊ），Ｐｇ（ｉ，ｊ），Ｐｂ（ｉ，ｊ）に着目し図２および図１６を参照して説明する。

　図１６は、本実施形態に係る表示装置１０ｅの駆動を説明するための信号波形図であり、ｉ行ｊ組目の３個の画素回路Ｐｒ（ｉ，ｊ），Ｐｇ（ｉ，ｊ），Ｐｂ（ｉ，ｊ）における初期化および画素データ書込における各信号の変化を示している。図１６において、時刻ｔ１～ｔ１３の期間は、ｉ行目の画素回路Ｐｘ（ｉ，１）～Ｐｘ（ｉ，Ｍ）（ｘ＝ｒ，ｇ，ｂ）の非発光期間である。時刻ｔ１～ｔ７の期間は第ｉ－１水平期間であり、時刻ｔ５～ｔ６の期間はｉ－１番目の走査信号線Ｇｉ－１の選択期間すなわち第ｉ－１走査選択期間である。この走査選択期間（ｔ５～ｔ６）は、ｉ行目の画素回路Ｐｘ（ｉ，１）～Ｐｘ（ｉ，Ｍ）（ｘ＝ｒ，ｇ，ｂ）のリセット期間に相当し、ｉ－１行目の画素回路Ｐｘ（ｉ－１，１）～Ｐｘ（ｉ－１，Ｍ）（ｘ＝ｒ，ｇ，ｂ）のデータ書込期間に相当する。時刻ｔ７～ｔ１３の期間は第ｉ水平期間であり、時刻ｔ１１～ｔ１２の期間はｉ番目の走査信号線Ｇｉの選択期間すなわち第ｉ走査選択期間である。この走査選択期間（ｔ１１～ｔ１２）は、ｉ行目の画素回路Ｐｘ（ｉ，１）～Ｐｘ（ｉ，Ｍ）（ｘ＝ｒ，ｇ，ｂ）のデータ書込期間に相当し、ｉ＋１行目の画素回路Ｐｘ（ｉ＋１，１）～Ｐｘ（ｉ＋１，Ｍ）（ｘ＝ｒ，ｇ，ｂ）のリセット期間にも相当する。

　本実施形態では、図１６に示すように各水平期間において、その走査選択期間の開始時点よりも前の期間（以下「選択前期間」という）に、Ｒ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂが所定期間ずつ順次ローレベル（アクティブ）となることにより、各デマルチプレクサ３ｊにおいて、入力端子ＴＩｊに電気的に接続される出力端子が３つの出力端子ＴＯｒｊ，ＴＯｇｊ，ＴＯｂｊの間で順次に切り替わる（ｊ＝１～Ｍ）。

　一方、データ側駆動回路３０ａの出力端子Ｔａｊからは、第ｉ－１水平期間内の選択前期間（ｔ１～ｔ５）において、図１６に示すように、Ｒ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂに連動してＲデータ信号ｄｒ（ｉ－１，ｊ）、Ｇデータ信号ｄｇ（ｉ－１，ｊ）、およびＢデータ信号ｄｂ（ｉ－１，ｊ）が順次に出力される。これら順次に出力されるＲデータ信号ｄｒ（ｉ－１，ｊ）、Ｇデータ信号ｄｇ（ｉ－１，ｊ）、およびＢデータ信号ｄｂ（ｉ－１，ｊ）の電圧は、上記デマルチプレクサ３ｊによってデータ信号線Ｄｒｊ，Ｄｇｊ，Ｄｂｊにそれぞれ供給され、それらのデータ信号線Ｄｒｊ，Ｄｇｊ，Ｄｂｊの配線容量にそれぞれ保持される（以下、各データ信号線Ｄｘｊ（ｘ＝ｒ，ｇ，ｂ）に形成される配線容量を「データライン容量Ｃｄｘｊ」という）。すなわち選択前期間（ｔ１～ｔ５）のうち、Ｒ選択制御信号ＳＳＤｒがローレベルの期間（以下「Ｒライン充電期間」という）ではＲデータ信号ｄｒ（ｉ－１，ｊ）の電圧でＲデータ信号線Ｄｒｊの配線容量であるデータライン容量Ｃｄｒｊが充電され、Ｇ選択制御信号ＳＳＤｇがローレベルの期間（以下「Ｇライン充電期間」という）ではＧデータ信号ｄｇ（ｉ－１，ｊ）の電圧でＧデータ信号線Ｄｇｊの配線容量であるデータライン容量Ｃｄｇｊが充電され、Ｂ選択制御信号ＳＳＤｂがローレベルの期間（以下「Ｂライン充電期間」という）ではＢデータ信号ｄｂ（ｉ－１，ｉ）の電圧でＢデータ信号線Ｄｂｊの配線容量であるデータライン容量Ｃｄｂｊが充電される。図１６に示すように、Ｒライン充電期間の終了時のＲデータ信号線Ｄｒｊの電圧、Ｇライン充電期間の終了時のＧデータ信号線Ｄｇｊの電圧、および、Ｂライン充電期間の終了時のＢデータ信号線Ｄｂｊの電圧は、少なくとも当該水平期間内の走査選択期間（ｔ５～ｔ６）の間は保持される。

　その後、走査選択期間（ｔ５～ｔ６）の開始時点で走査信号線Ｇｉ－１の電圧がローレベル（アクティブ）に変化し、この走査選択期間（ｔ５～ｔ６）の間、当該電圧はローレベルに維持される。しかし、ｉ行ｊ組目の各画素回路Ｐｘ（ｉ，ｊ）（ｘ＝ｒ，ｇ，ｂ）では、対応する走査信号線Ｇｉの電圧がハイレベル（非アクティブ）であるので、データ信号線Ｄｘｊ（ｘ＝ｒ，ｇ，ｂ）に接続された書込制御トランジスタＭ２はオフ状態に維持される。一方、ｉ行ｊ組目の各画素回路Ｐｘ（ｉ，ｊ）（ｘ＝ｒ，ｇ，ｂ）における第１初期化トランジスタＭ４は、この走査選択期間（ｔ５～ｔ６）の間、オン状態である（図２参照）。これにより、駆動トランジスタＭ１のゲート端子の電圧Ｖｇが初期化電圧Ｖｉｎｉに初期化される。

　次の水平期間である第ｉ水平期間（ｔ７～ｔ１３）内の選択前期間（ｔ７～ｔ１１）においても、Ｒ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂが所定期間ずつ順次ローレベル（アクティブ）となることにより、各デマルチプレクサ３ｊにおいて、入力端子ＴＩｊに電気的に接続される出力端子が３つの出力端子ＴＯｒｊ，ＴＯｇｊ，ＴＯｂｊの間で順次に切り替わる（ｊ＝１～Ｍ）。

　この第ｉ水平期間内の選択前期間（ｔ７～ｔ１１）において、データ側駆動回路３０ａの出力端子Ｔａｊから、図１６に示すようにＲ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂに連動してＲデータ信号ｄｒ（ｉ，ｊ）、Ｇデータ信号ｄｇ（ｉ，ｊ）、およびＢデータ信号ｄｂ（ｉ，ｊ）が順次に出力される。これら順次に出力されるＲデータ信号ｄｒ（ｉ，ｊ）、Ｇデータ信号ｄｇ（ｉ，ｊ）、およびＢデータ信号ｄｂ（ｉ，ｊ）の電圧は、上記デマルチプレクサ３ｊによってデータ信号線Ｄｒｊ，Ｄｇｊ，Ｄｂｊにそれぞれ供給され、それらのデータ信号線Ｄｒｊ，Ｄｇｊ，Ｄｂｊの配線容量にそれぞれ保持される。すなわち、この選択前期間（ｔ７～ｔ１１）のうち、Ｒライン充電期間ではＲデータ信号ｄｒ（ｉ，ｊ）の電圧でＲデータ信号線Ｄｒｊの配線容量であるデータライン容量Ｃｄｒｊが充電され、Ｇライン充電期間ではＧデータ信号ｄｇ（ｉ，ｊ）の電圧でＧデータ信号線Ｄｇｊの配線容量であるデータライン容量Ｃｄｇｊが充電され、Ｂライン充電期間ではＢデータ信号ｄｂ（ｉ，ｊ）の電圧でＢデータ信号線Ｄｂｊの配線容量であるデータライン容量Ｃｄｂｊが充電される。Ｒライン充電期間の終了時のＲデータ信号線Ｄｒｊの電圧、Ｇライン充電期間の終了時のＧデータ信号線Ｄｇｊの電圧、および、Ｂライン充電期間の終了時のＢデータ信号線Ｄｂｊの電圧は、少なくとも当該水平期間内の走査選択期間（ｔ１１～ｔ１２）の間は保持される。

　その後、この走査選択期間（ｔ１１～ｔ１２）の開始時点で走査信号線Ｇｉの電圧がローレベル（アクティブ）に変化し、この走査選択期間（ｔ１１～ｔ１２）の間、当該電圧はローレベルに維持される。このため、この走査選択期間（ｔ１１～ｔ１２）の間、ｉ行ｊ組目の各画素回路Ｐｘ（ｉ，ｊ）（ｘ＝ｒ，ｇ，ｂ）における書込制御トランジスタＭ２および閾値補償トランジスタＭ３はオン状態である（図２参照）。

　したがって、この走査選択期間（ｔ１１～ｔ１２）において、Ｒデータ信号線Ｄｒｊの電圧、すなわちデータライン容量Ｃｄｒｊに保持されたＲデータ信号ｄｒ（ｉ，ｊ）の電圧が、ｉ行ｊ組目のＲ画素回路Ｐｒ（ｉ，ｊ）に画素データとして書き込まれ、Ｇデータ信号線Ｄｇｊの電圧すなわちデータライン容量Ｃｄｇｊに保持されたＧデータ信号ｄｇ（ｉ，ｊ）の電圧が、ｉ行ｊ組目のＧ画素回路Ｐｇ（ｉ，ｊ）に画素データとして書き込まれ、Ｂデータ信号線Ｄｂｊの電圧すなわちデータライン容量Ｃｄｂｊに保持されたＢデータ信号ｄｂ（ｉ，ｊ）の電圧が、ｉ行ｊ組目のＢ画素回路Ｐｂ（ｉ，ｊ）に画素データとして書き込まれる。

　図１６に示す上記のような駆動により、ｉ行ｊ組目の各画素回路Ｐｘ（ｉ，ｊ）（ｘ＝ｒ，ｇ，ｂ）については、リセット期間に相当する第ｉ－１走査選択期間（ｔ５～ｔ６）では、駆動トランジスタＭ１のゲート端子の電圧Ｖｇの初期化が行われ、データ書込期間に相当する第ｉ走査選択期間（ｔ１１～ｔ１２）では、閾値補償の施されたデータ電圧が保持キャパシタＣ１に書き込まれる（図２参照）。各画素回路Ｐｘ（ｉ，ｊ）（ｘ＝ｒ，ｇ，ｂ）のリセット期間およびデータ書込期間における具体的な動作は、上記第１の実施形態における第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のリセット期間およびデータ書込期間における動作と実質的に同じであるので、説明を省略する。

＜２．４　効果＞
　上記のようなＳＳＤ方式が採用された本実施形態においても、電源線につき上記第１の実施形態と同様の構成を備えることにより（図１４）、上記第１の実施形態と同様の効果が得られる。すなわち、電源線において、各幹配線ＥＬＶｊは、１本の枝配線ＥＬＶＨｉのみと接続されており、これにより、各行の画素回路のデータ書込期間では、当該行の画素回路に接続される枝配線のみならず当該枝配線に接続される幹配線においても、電流が流れず電圧降下が生じない。また、上記第１の実施形態と同様、電源線のうち主配線ＥＬＶ０および電源回路５０から端子部１３を介して主配線ＥＬＶ０へ至る経路は、表示部１１に配設される枝配線および幹配線に比べ、配置スペースの観点から十分に配線抵抗の低い配線として形成することができる。これにより、各画素回路に対しデータ書込期間において対応枝配線から実質的に電圧低下のないハイレベル電源電圧ＥＬＶＤＤを供給することができる。したがって、回路等の増大をできるだけ回避しつつ、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑えることができる。なお、本実施形態において、図１４に示す電源線の構成に代えて上記第１の実施形態において説明した他の構成の電源線（図４～図７参照）を備える場合であっても、当該他の構成の電源線を備える上記第１の実施形態と同様の効果が得られる。

＜３．変形例＞
　本発明は上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいてさらに種々の変形を施すことができる。

　例えば、上記第１の実施形態における第１および第４構成例（図１、図６）では、幹配線の本数はデータ信号線の本数Ｍに等しくて枝配線の本数Ｎよりも大きく（Ｍ＞Ｎ）、上記第１の実施形態における第２および第３構成例（図４、図５）では、幹配線の本数は枝配線の本数Ｎに等しいが、これらに限定されない。すなわち、上記第１から第４構成例のいずれにおいても、幹配線の本数が枝配線の本数以上であればよい。このようにすれば、各枝配線に少なくとも１本の幹配線が接続されるとともに各幹配線に１本の枝配線のみが接続されるようにすることができる。なお、図７（Ｂ）～（Ｄ）に示すように、各幹配線に２本の枝配線が接続される構成では、幹配線の本数が枝配線の本数の１／２以上であればよい。

　また上記第１および第２の実施形態では、電源線（ハイレベル電源線）は各幹配線が１本または２本の枝配線と接続されるように構成されているが、各幹配線が表示部１１におけるＮ本の枝配線の一部のみと接続される構成であればよい。このような構成であれば、各画素回路へのデータ電圧の書込期間において、当該画素回路に接続される枝配線（対応枝配線）に接続される幹配線における電圧降下が従来よりも低減されるので、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑える点で効果がある。

　また上記第１および第２の実施形態では、電源線における主配線ＥＬＶ０は、表示部１１周辺の額縁領域に設けられ行方向に延びる１本の配線であるが、主配線ＥＬＶ０として、当該額縁領域において行方向に延びる２本以上の電源配線を形成してもよい。また、主配線ＥＬＶ０は、そこから分岐する上記複数の幹配線ＥＬＶ１～ＥＬＶＭ（またはＥＬＶ１～ＥＬＶＮ）と同一の層において同一の金属材料で形成されるのが好ましい。

　また上記第１および第２の実施形態では、内部補償方式に対応した図２に示すような画素回路が使用されているが、画素回路の構成はこれに限定されない。保持キャパシタＣ１の一端が駆動トランジスタＭ１のゲート端子に接続されるとともに保持キャパシタＣ１の他端および駆動トランジスタＭ１のソース端子が対応枝配線ＥＬＶｉに接続されデータ書込期間において有機ＥＬ素子に電流が流れないように構成された画素回路であれば、他の構成の画素回路を使用してもよい。

　また上記第２の実施形態では、図１４に示すように多重度が３のＳＳＤ方式が採用されているが、ＳＳＤ方式の多重度はこれに限定されず、多重度が２または４以上のＳＳＤ方式を採用する表示装置においても本発明を適用することができる。

　以上においては、有機ＥＬ表示装置を例に挙げて実施形態およびその変形例が説明されたが、本発明は、有機ＥＬ表示装置に限定されるものではなく、電流で駆動される表示素子を用いた表示装置であれば適用可能である。ここで使用可能な表示素子は、電流によって輝度または透過率等が制御される表示素子であり、例えば、有機ＥＬ素子すなわち有機発光ダイオード（Organic Light Emitting Diode（ＯＬＥＤ））の他、無機発光ダイオードや量子ドット発光ダイオード（Quantum dot Light Emitting Diode（ＱＬＥＤ））等が使用可能である。

１０ａ～１０ｅ　…有機ＥＬ表示装置
１１　　　　　　…表示部
１３　　　　　　…端子部
１５　　　　　　…画素回路
１００　　　　　…表示パネル
Ｐｉｘ（ｉ，ｊ）…画素回路（ｉ＝１～Ｎ、ｊ＝１～Ｍ）
Ｐｒ（ｉ，ｊ）　…Ｒ画素回路（ｉ＝１～Ｎ、ｊ＝１～Ｍ）
Ｐｇ（ｉ，ｊ）　…Ｇ画素回路（ｉ＝１～Ｎ、ｊ＝１～Ｍ）
Ｐｂ（ｉ，ｊ）　…Ｂ画素回路（ｉ＝１～Ｎ、ｊ＝１～Ｍ）
２０　　　　…表示制御回路
３０　　　　…データ側駆動回路（データ信号線駆動回路）
４０　　　　…走査側駆動回路（走査信号線駆動／発光制御回路）
５０　　　　…電源回路
Ｇｉ　　　　…走査信号線（ｉ＝１～Ｎ）
Ｅｉ　　　　…発光制御線（ｉ＝１～Ｎ）
Ｄｊ　　　　…データ信号線（ｊ＝１～Ｍ）
ＥＬＶＤＤ　…ハイレベル電源線（第１電源電圧線）、ハイレベル電源電圧
ＥＬＶ０　　…（ハイレベル電源線の）主配線
ＥＬＶｊ　　…（ハイレベル電源線の）幹配線（ｊ＝１～Ｍまたはｊ＝１～Ｎ）
ＥＬＶＨｉ　…（ハイレベル電源線の）枝配線（ｉ＝１～Ｎ）
ＥＬＶＳＳ　…ローレベル電源線（第２電源電圧線）、ローレベル電源電圧
ＰＳ，ＰＳ１，ＰＳ２，ＰＳｍ　…給電点
ＣＮｉ…（幹配線と枝配線との）接続点（ｉ＝１～Ｎ）
ＣＨｉ…（幹配線と枝配線との）コンタクトホール（ｉ＝１～Ｎ）
ＯＬ　…有機ＥＬ素子
Ｃ１　…保持キャパシタ
Ｍ１　…駆動トランジスタ
Ｍ２　…書込制御トランジスタ（書込制御スイッチング素子）
Ｍ３　…閾値補償トランジスタ（閾値補償スイッチング素子）
Ｍ４　…第１初期化トランジスタ（第１初期化スイッチング素子）
Ｍ５　…第１発光制御トランジスタ（第１発光制御スイッチング素子）
Ｍ６　…第２発光制御トランジスタ（第２発光制御スイッチング素子）
Ｍ７　…第２初期化トランジスタ（第２初期化スイッチング素子）

Claims

　行方向に延びる複数の走査信号線と、列方向に延び前記複数の走査信号線に交差する複数のデータ信号線と、前記複数の走査信号線および前記複数のデータ信号線に沿ってマトリクス状に配置された複数の画素回路とが設けられた表示部を有する表示装置であって、
　第１および第２電源電圧線を含む電源線と、
　前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備え、
　前記第１電源電圧線は、
　　前記表示部に隣接する額縁領域に設けられ行方向に延びる主配線と、
　　前記主配線から分岐して列方向に延びる複数の幹配線と、
　　前記複数の走査信号線にそれぞれ沿って配設される複数の枝配線とを含み、
　各画素回路は、
　　前記複数の走査信号線のいずれか１つに対応し、かつ、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の枝配線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、前記表示素子の駆動電流を制御するためのデータ電圧を保持する保持キャパシタと、前記保持キャパシタに保持されたデータ電圧に応じて前記表示素子の駆動電流を制御する駆動トランジスタとを含み、
　各画素回路において、前記駆動トランジスタの第１導通端子は当該画素回路に対応する枝配線に接続され、前記駆動トランジスタの第２導通端子は前記表示素子を介して前記第２電源電圧線に接続され、前記駆動トランジスタの制御端子は前記保持キャパシタを介して前記対応する枝配線に接続されており、
　前記表示部は、
　　前記複数の枝配線が形成された配線層と、
　　前記複数の幹配線が形成された配線層と、
　　前記複数の枝配線と前記複数の幹配線とに挟まれた絶縁層と、
　　前記複数の枝配線のそれぞれが前記複数の幹配線のうち少なくとも１つの幹配線と電気的に導通接続されるとともに前記複数の幹配線のそれぞれが前記複数の枝配線のうち一部の枝配線のみと電気的に導通接続されるように、前記絶縁層に設けられた複数のコンタクトホールとを含む、表示装置。
　前記複数の枝配線のそれぞれは、当該枝配線が前記複数の幹配線のうち前記電気的に導通接続する幹配線の他の幹配線とは、前記絶縁層を介して重畳するとともに、
　前記複数の幹配線のそれぞれは、当該幹配線が前記複数の枝配線のうち前記電気的に導通接続する枝配線の他の枝配線とは、前記絶縁層を介して重畳する、請求項１に記載の表示装置。
　前記複数の画素回路はＮ行Ｍ列（Ｎ，Ｍは２以上の整数）の画素回路であり、
　前記枝配線の本数はＮであり
　前記幹配線の本数はＭであり
　前記複数の枝配線のそれぞれは、当該枝配線に沿って配置されたＭ個の画素回路に接続されており
　前記複数の幹配線のそれぞれが前記複数の枝配線のうちＮ－１本以下の枝配線と電気的に導通接続されるように、前記複数のコンタクトホールが前記絶縁層に設けられている、請求項１に記載の表示装置。
　前記複数の幹配線のそれぞれが前記複数の枝配線のうち１つの枝配線のみと電気的に導通接続されるように、前記複数のコンタクトホールが前記絶縁層に設けられている、請求項１に記載の表示装置。
　前記複数の幹配線のそれぞれが前記複数の枝配線のうち１つの枝配線のみと電気的に導通接続され、かつ、前記１つの枝配線が更に他の１つの幹配線と電気的に導通接続されるように、前記複数のコンタクトホールが前記絶縁層に設けられている、請求項１に記載の表示装置。
　前記複数の幹配線のそれぞれが前記複数の枝配線のうち少なくとも２つの枝配線と電気的に導通接続されるように、前記複数のコンタクトホールが前記絶縁層に設けられている、請求項１に記載の表示装置。
　前記少なくとも２つの枝配線は互いに隣接している、請求項６に記載の表示装置。
　前記複数の枝配線は、前記少なくとも２つの枝配線の間に配置された枝配線であって、前記少なくとも２つの枝配線が電気的に導通接続される幹配線とは異なる幹配線に電気的に導通接続された枝配線を含む、請求項６に記載の表示装置。
　各画素回路は、前記少なくとも２つの枝配線のうち１つの枝配線に対応する画素回路に対応する走査信号線が選択されているときに、前記少なくとも２つの枝配線のうち他の枝配線に対応する画素回路も非発光状態となるように構成されている、請求項６に記載の表示装置。
　前記複数の幹配線のそれぞれは、前記複数の走査信号線のいずれとも交差するように列方向に延びている、請求項１から６のいずれか１項に記載の表示装置。
　前記複数の幹配線が交差する走査信号線の数は互いに同一である、請求項１０に記載の表示装置。
　前記複数の幹配線のうち前記第１電源電圧線によって供給すべき第１電源電圧が前記主配線に供給される位置である給電点に近い幹配線ほど前記主配線から遠い枝配線に電気的に導通接続されるように、前記複数のコンタクトホールが前記絶縁層に設けられている、請求項１から６のいずれか１項に記載の表示装置。
　前記複数の幹配線は、行方向の中央位置に近い幹配線ほど短くなるように構成されている、請求項１から６のいずれか１項に記載の表示装置。
　前記複数の幹配線は、行方向の中央位置に近い幹配線ほど長くなるように構成されている、請求項１から６のいずれか１項に記載の表示装置。
　前記複数の幹配線の一端は、前記主配線に電気的に導通接続されており、
　前記複数の幹配線のそれぞれの他端が、対応する前記一部の枝配線に電気的に導通接続されるように、前記複数のコンタクトホールが前記絶縁層に設けられている、請求項１３または１４に記載の表示装置。
　前記複数の枝配線のうち前記主配線に近い枝配線ほど行方向の中央位置に近い幹配線に電気的に導通接続されるように、前記複数のコンタクトホールが前記絶縁層に設けられている、請求項１０または１３に記載の表示装置。
　前記複数の枝配線に含まれる第１および第２枝配線からなる２つの枝配線につき、前記第１枝配線が前記第２枝配線よりも前記主配線に近く、かつ、前記第１および第２枝配線が共に行方向における中央位置の一方側に配置された幹配線にそれぞれ電気的に導通接続されており、かつ、前記複数の枝配線が前記第１枝配線と前記第２枝配線との間に１つ以上の枝配線を含む場合に、当該１つ以上の枝配線は、行方向における前記中央位置の他方側に配置された幹配線に電気的に導通接続された第３枝配線を含む、請求項１６に記載の表示装置。
　前記複数の枝配線のうち前記主配線から遠い枝配線ほど行方向の中央位置に近い幹配線に電気的に導通接続されるように、前記複数のコンタクトホールが前記絶縁層に設けられている、請求項１０または１４に記載の表示装置。
　前記複数の枝配線に含まれる第１および第２枝配線からなる２つの枝配線につき、前記第１枝配線が前記第２枝配線よりも前記主配線に近く、かつ、前記第１および第２枝配線が共に行方向における中央位置の一方側に配置された幹配線にそれぞれ電気的に導通接続されており、かつ、前記複数の枝配線が前記第１枝配線と前記第２枝配線との間に配設された１つ以上の枝配線を含む場合に、当該１つ以上の枝配線は、行方向における前記中央位置の他方側に配置された幹配線に電気的に導通接続された第３枝配線を含む、請求項１８に記載の表示装置。
　前記表示部は、
　　前記第１電源電圧線によって供給すべき第１電源電圧を受け取る端子部と、
　　前記端子部に与えられる前記第１電源電圧を前記主配線の両端に供給するための電源配線とを更に備える、請求項１３または１６に記載の表示装置。
　前記表示部は、
　　前記第１電源電圧線によって供給すべき第１電源電圧を受け取る端子部と、
　　前記端子部に与えられる前記第１電源電圧を前記主配線の中央部に供給するための電源配線とを更に備える、請求項１４または１８に記載の表示装置。
　前記主配線と前記複数の幹配線とは、互いに同一の層において互いに同一の金属材料で形成されている、請求項１から２１のいずれか１項に記載の表示装置。
　前記データ信号線駆動回路は、
　　２つ以上のデータ信号線を１組として前記複数のデータ信号線をグループ化することにより得られる複数組のデータ信号線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、前記複数のデータ信号線に印加すべくデータ信号のうち当該出力端子に対応する組の２つ以上のデータ信号線にそれぞれ印加すべき２つ以上のデータ信号を時分割的に出力するデータ側駆動回路と、
　　前記複数の出力端子にそれぞれ接続され、前記複数組のデータ信号線群にそれぞれ対応する複数のデマルチプレクサとを含み、
　各デマルチプレクサは、それに接続された出力端子から時分割的に出力される前記２つ以上のデータ信号を対応する組の前記２つ以上のデータ信号線にそれぞれ与え、
　前記主配線は、前記表示部に隣接する額縁領域において行方向に延びる配線として形成され、
　前記複数のデマルチプレクサは、前記主配線と前記表示部との間に配置されている、請求項１から２１のいずれか１項に記載の表示装置。
　前記複数の走査信号線にそれぞれ対応する複数の発光制御線と、
　前記複数の発光制御線を駆動する発光制御回路と
を更に備え、
　各画素回路は、前記第１電源電圧線から前記表示素子を介して前記第２電源電圧線に至る経路中に前記表示素子と直列に設けられた発光制御スイッチング素子を含み、
　各発光制御線は、対応する走査信号線に対応する画素回路における前記発光制御スイッチング素子の制御端子に接続されている、請求項１から２１のいずれか１項に記載の表示装置。
　各画素回路は、当該画素回路に対応する走査信号線が選択されているときに当該画素回路に前記電源線から電流が供給されないように構成されている、請求項１から２１のいずれか１項に記載の表示装置。