WO2020201860A1 - 単極性トランジスタを用いて構成された論理回路、および、半導体装置 - Google Patents

単極性トランジスタを用いて構成された論理回路、および、半導体装置 Download PDF

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上妻宗広
青木健
深井修次
赤澤史佳
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Definitions

  • One embodiment of the present invention relates to a logic circuit configured by using a unipolar transistor.
  • the semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip having an integrated circuit, an electronic component in which the chip is housed in a package, and an electronic device having an integrated circuit are examples of semiconductor devices.
  • One form of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, machine, manufacture, or composition (composition of matter).
  • CMOS also referred to as a digital circuit or logic circuit
  • a circuit also referred to as a digital circuit or logic circuit
  • Complementary Metal Oxide Digital Circuit circuits are widely used.
  • CMOS circuits are supplied with high and low power potentials, high levels are represented using high power potentials and low levels are represented using low power potentials.
  • the CMOS circuit is configured by using, for example, an n-channel transistor and a p-channel transistor formed on a single crystal silicon substrate.
  • the CMOS circuit has a circuit configuration in which an n-channel transistor and a p-channel transistor are connected in series between a high power potential and a low power potential, and when the n-channel transistor is in a conductive state, the p-channel transistor is When the n-channel transistor is in the non-conducting state and the n-channel transistor is in the non-conducting state, the p-channel transistor is in the non-conducting state. That is, after the high level or the low level is determined, the through current does not flow from the high power supply potential to the low power supply potential (excluding the off current of the transistor).
  • a logic circuit may be configured by using a unipolar transistor or a unichannel transistor).
  • Patent Document 1 and Patent Document 2 disclose examples of a drive circuit of a semiconductor device or a display device configured by using a unipolar transistor.
  • two unipolar transistors are connected in series between the high power supply potential and the low power supply potential, and the logic (high level or low level) of the first signal and the first signal is inverted.
  • the second signal is input to the gate of each transistor, and has a circuit configuration in which a through current does not flow from a high power supply potential to a low power supply potential.
  • the method of using the first signal and the second signal in which the logic of the first signal is inverted may be called dual rail.
  • Patent Document 1 and Patent Document 2 the problem that one of the high level and the low level of the output signal does not reach the high power supply potential or the low power supply potential is caused by the capacitance between the output terminal and the gate of one transistor. It is solved by providing.
  • the method of providing a capacitance between the output terminal and the gate of one of the transistors is sometimes called a bootstrap.
  • transistors having metal oxides in the channel formation region have been attracting attention in recent years.
  • an OS transistor an n-channel transistor has been put into practical use. It is a thin film transistor that has a very small off-current, can apply a high voltage between the source and drain (also called a high withstand voltage), and is laminated. It has features such as being able to be provided. Further, the OS transistor has a feature that the off-current does not easily increase even in a high-temperature environment and the ratio of the on-current to the off-current is large even in a high-temperature environment, and the semiconductor device configured by using the OS transistor is reliable. Is high.
  • Patent Document 3 describes a semiconductor device having a plurality of memory cells using OS transistors on a semiconductor substrate on which peripheral circuits such as a drive circuit and a control circuit are formed, and a memory of a DRAM (Dynamic Random Access Memory).
  • an OS transistor is used in a cell.
  • a peripheral circuit can be configured by using a Si transistor formed on a single crystal silicon substrate, and a memory cell using an OS transistor can be laminated and provided above the peripheral circuit.
  • the chip area can be reduced.
  • the off current of the OS transistor is very small, the stored data can be retained for a long time.
  • JP-A-9-246936 Japanese Unexamined Patent Publication No. 2002-328634 Japanese Unexamined Patent Publication No. 2012-256820
  • Patent Document 1 and Patent Document 2 dual rails and boot straps are adopted, and although it is a logic circuit configured by using a unipolar transistor, it is high after a high level or a low level is determined as in a CMOS circuit. It has a feature that a through current does not flow from a power supply potential to a low power supply potential (also called a steady current does not flow), and a high power supply potential can be used to represent a high level and a low power supply potential can be used to represent a low level. , The circuit is disclosed.
  • the voltage Vgs of the gate with respect to the source of the transistor is sufficiently secured in the transistor in which the capacitance is provided between the source and the gate. If the gate voltage Vgs with respect to the source of the transistor is not sufficiently secured, the high level may not rise to the high power supply potential, or the low level may not fall to the low power supply potential.
  • the source of the transistor is electrically connected to the output terminal, and a capacitance is provided between the source of the transistor and the gate.
  • a capacitive load is connected to the output terminal, the potential of the output terminal may not rise to the high power potential at high level, or may not fall to the low power potential at low level. It was.
  • One embodiment of the present invention is a logic circuit configured by using a unipolar transistor, and when a steady current does not flow and the output is high level, the potential of the output terminal rises to a high power supply potential and the output is low level. At this time, one of the problems is to provide a logic circuit in which the potential of the output terminal is lowered to the low power supply potential.
  • one embodiment of the present invention is a semiconductor device configured by using a unipolar transistor, and when a steady current does not flow and the output is at a high level, the potential of the output terminal rises to a high power supply potential and the output becomes high.
  • One of the problems is to provide a semiconductor device in which the potential of the output terminal drops to a low power supply potential at a low level.
  • one embodiment of the present invention does not necessarily have to solve all of the above problems, but may solve at least one problem. Moreover, the description of the above-mentioned problem does not prevent the existence of other problem. Issues other than these are self-evident from the description of the description, claims, drawings, etc., and it is possible to extract issues other than these from the description of the specification, claims, drawings, etc. It is possible.
  • the first to eighth transistors, the first and second capacitive elements, the first and second wirings, the first and second input terminals, and the first and second output terminals are provided. It is a semiconductor device that has. One of the source or drain of the first transistor is electrically connected to the first wiring, and the other of the source or drain of the first transistor is one of the source or drain of the second transistor, one terminal of the first capacitance element. , And the other of the source or drain of the second transistor is electrically connected to the second wiring.
  • the gate of the first transistor includes the gate of the fourth transistor, one of the source or drain of the eighth transistor, one of the source or drain of the seventh transistor, one terminal of the second capacitive element, and the gate of the sixth transistor.
  • the gate of the second transistor is the other terminal of the first capacitive element, one of the source or drain of the fourth transistor, one of the source or drain of the third transistor, the gate of the eighth transistor, and It is electrically connected to the gate of the fifth transistor.
  • the other of the source or drain of the fourth transistor is electrically connected to the first wiring
  • the other of the source or drain of the third transistor is electrically connected to the second wiring
  • the gate of the third transistor is the third.
  • Electrically connected to the 2 input terminal, the other of the source or drain of the 8th transistor is electrically connected to the 1st wiring, and the other of the source or drain of the 7th transistor is electrically connected to the 2nd wiring.
  • the gate of the 7th transistor is electrically connected to the 1st input terminal.
  • One of the source or drain of the fifth transistor is electrically connected to the first wiring, and the other of the source or drain of the fifth transistor is one of the source or drain of the sixth transistor, the other terminal of the second capacitive element.
  • the second output terminal is electrically connected, and the other of the source or drain of the sixth transistor is electrically connected to the second wiring.
  • the first to eighth transistors are n-channel type.
  • the first to eighth transistors have a metal oxide in the channel forming region.
  • one embodiment of the present invention includes first to sixth transistors, first and second capacitive elements, first and second wirings, first and second input terminals, and first and second output terminals. It is a semiconductor device having and. One of the source or drain of the first transistor is electrically connected to the first wiring, and the other of the source or drain of the first transistor is one of the source or drain of the second transistor, the gate of the fourth transistor, the first. It is electrically connected to one terminal of the capacitive element and the first output terminal, and the other of the source or drain of the second transistor is electrically connected to the second wiring.
  • the gate of the first transistor is electrically connected to one of the source or drain of the fourth transistor, one of the source or drain of the fifth transistor, one terminal of the second capacitive element, and the second output terminal.
  • the gate of the two transistors is electrically connected to one of the source or drain of the third transistor and the other terminal of the first capacitive element, and the gate of the third transistor is electrically connected to the second wiring.
  • the other of the source or drain of the third transistor is electrically connected to the second input terminal.
  • the other of the source or drain of the fourth transistor is electrically connected to the first wiring
  • the other of the source or drain of the fifth transistor is electrically connected to the second wiring
  • the gate of the fifth transistor is the third.
  • the gate of the 6th transistor is electrically connected to the 2nd wiring and the source or drain of the 6th transistor.
  • the other is electrically connected to the first input terminal.
  • the first to sixth transistors are n-channel type.
  • the first to sixth transistors have a metal oxide in the channel forming region.
  • one embodiment of the present invention includes first to tenth transistors, first and second capacitive elements, first and second wirings, first to fourth input terminals, and first and second output terminals. It is a semiconductor device having and. One of the source or drain of the first transistor is electrically connected to the first wiring, and the other of the source or drain of the first transistor is one of the source or drain of the second transistor, one terminal of the first capacitance element. , And the other of the source or drain of the second transistor is electrically connected to the second wiring.
  • the gate of the first transistor includes the gate of the fifth transistor, one of the source or drain of the tenth transistor, one of the source or drain of the ninth transistor, one terminal of the second capacitance element, and the gate of the seventh transistor.
  • the gate of the second transistor is the other terminal of the first capacitive element, one of the source or drain of the fourth transistor, one of the source or drain of the third transistor, the source or drain of the fifth transistor.
  • it is electrically connected to the gate of the 10th transistor and the gate of the 6th transistor.
  • the other of the source or drain of the fifth transistor is electrically connected to the first wiring, and the other of the source or drain of the fourth transistor is electrically connected to the second wiring of the source or drain of the third transistor.
  • the other is electrically connected to the second wiring, the gate of the fourth transistor is electrically connected to the fourth input terminal, and the gate of the third transistor is electrically connected to the second input terminal.
  • the other of the source or drain of the tenth transistor is electrically connected to the first wiring
  • the other of the source or drain of the ninth transistor is electrically connected to one of the source or drain of the eighth transistor
  • the eighth The other of the transistor source or drain is electrically connected to the second wiring
  • the gate of the ninth transistor is electrically connected to the third input terminal
  • the gate of the eighth transistor is electrically connected to the first input terminal.
  • One of the source or drain of the sixth transistor is electrically connected to the first wiring
  • the other of the source or drain of the sixth transistor is one of the source or drain of the seventh transistor, the other terminal of the second capacitive element.
  • the second output terminal is electrically connected, and the other of the source or drain of the seventh transistor is electrically connected to the second wiring.
  • the first to tenth transistors are n-channel type.
  • the first to tenth transistors have a metal oxide in the channel forming region.
  • one embodiment of the present invention includes first to tenth transistors, first and second capacitive elements, first and second wirings, first to fourth input terminals, and first and second output terminals. It is a semiconductor device having and. One of the source or drain of the first transistor is electrically connected to the first wiring, and the other of the source or drain of the first transistor is one of the source or drain of the second transistor, one terminal of the first capacitance element. , And the other of the source or drain of the second transistor is electrically connected to the second wiring.
  • the gate of the first transistor is the gate of the fifth transistor, one of the source or drain of the tenth transistor, one of the source or drain of the eighth transistor, one of the source or drain of the ninth transistor, and one of the second capacitive elements.
  • the gate of the 2nd transistor is the other terminal of the 1st capacitive element, one of the source or drain of the 4th transistor, and the source or drain of the 5th transistor.
  • it is electrically connected to the gate of the 10th transistor and the gate of the 6th transistor.
  • the other of the source or drain of the fifth transistor is electrically connected to the first wiring
  • the other of the source or drain of the fourth transistor is electrically connected to one of the source or drain of the third transistor
  • the third The other of the transistor source or drain is electrically connected to the second wiring
  • the gate of the fourth transistor is electrically connected to the fourth input terminal
  • the gate of the third transistor is electrically connected to the second input terminal.
  • the other of the source or drain of the tenth transistor is electrically connected to the first wiring
  • the other of the source or drain of the eighth transistor is electrically connected to the second wiring of the source or drain of the ninth transistor.
  • the other is electrically connected to the second wiring
  • the gate of the eighth transistor is electrically connected to the first input terminal
  • the gate of the ninth transistor is electrically connected to the third input terminal.
  • One of the source or drain of the sixth transistor is electrically connected to the first wiring
  • the other of the source or drain of the sixth transistor is one of the source or drain of the seventh transistor, the other terminal of the second capacitive element.
  • the second output terminal is electrically connected, and the other of the source or drain of the seventh transistor is electrically connected to the second wiring.
  • the first to tenth transistors are n-channel type.
  • the first to tenth transistors have a metal oxide in the channel forming region.
  • the first to eighth transistors, the first and second capacitive elements, the first and second wirings, the first and second input terminals, and the first and second output terminals are provided. It is a semiconductor device that has. One of the source or drain of the first transistor is electrically connected to the first wiring, and the other of the source or drain of the first transistor is one of the source or drain of the second transistor, one terminal of the first capacitance element. , And the other of the source or drain of the second transistor is electrically connected to the second wiring.
  • the gate of the first transistor includes the gate of the fourth transistor, one of the source or drain of the eighth transistor, one of the source or drain of the seventh transistor, one terminal of the second capacitive element, and the gate of the sixth transistor.
  • the gate of the second transistor is the other terminal of the first capacitive element, one of the source or drain of the fourth transistor, one of the source or drain of the third transistor, the gate of the eighth transistor, and It is electrically connected to the gate of the fifth transistor.
  • the other of the source or drain of the fourth transistor is electrically connected to the first wiring
  • the other of the source or drain of the third transistor is electrically connected to the second wiring
  • the gate of the third transistor is the third.
  • Electrically connected to the 2 input terminal, the other of the source or drain of the 8th transistor is electrically connected to the 1st wiring, and the other of the source or drain of the 7th transistor is electrically connected to the 2nd wiring.
  • the gate of the 7th transistor is electrically connected to the 1st input terminal.
  • One of the source or drain of the fifth transistor is electrically connected to the first wiring, and the other of the source or drain of the fifth transistor is one of the source or drain of the sixth transistor, the other terminal of the second capacitive element.
  • the second output terminal is electrically connected, and the other of the source or drain of the sixth transistor is electrically connected to the second wiring.
  • the first potential is supplied to the first wiring
  • the second potential is supplied to the second wiring
  • the second potential is a potential higher than the first potential
  • the first signal is input to the first input terminal.
  • the second signal is input to the second input terminal, and the second signal is a signal in which the logic of the first signal is inverted.
  • the first to eighth transistors are n-channel type.
  • the first to eighth transistors have a metal oxide in the channel forming region.
  • one embodiment of the present invention includes first to sixth transistors, first and second capacitive elements, first and second wirings, first and second input terminals, and first and second output terminals. It is a semiconductor device having and. One of the source or drain of the first transistor is electrically connected to the first wiring, and the other of the source or drain of the first transistor is one of the source or drain of the second transistor, the gate of the fourth transistor, the first. It is electrically connected to one terminal of the capacitive element and the first output terminal, and the other of the source or drain of the second transistor is electrically connected to the second wiring.
  • the gate of the first transistor is electrically connected to one of the source or drain of the fourth transistor, one of the source or drain of the fifth transistor, one terminal of the second capacitive element, and the second output terminal.
  • the gate of the two transistors is electrically connected to one of the source or drain of the third transistor and the other terminal of the first capacitive element, and the gate of the third transistor is electrically connected to the second wiring.
  • the other of the source or drain of the third transistor is electrically connected to the second input terminal.
  • the other of the source or drain of the fourth transistor is electrically connected to the first wiring
  • the other of the source or drain of the fifth transistor is electrically connected to the second wiring
  • the gate of the fifth transistor is the third.
  • the gate of the 6th transistor is electrically connected to the 2nd wiring and the source or drain of the 6th transistor.
  • the other is electrically connected to the first input terminal.
  • the first potential is supplied to the first wiring
  • the second potential is supplied to the second wiring
  • the second potential is a potential higher than the first potential
  • the first signal is input to the first input terminal.
  • the second signal is input to the second input terminal, and the second signal is a signal in which the logic of the first signal is inverted.
  • the first to sixth transistors are n-channel type.
  • the first to sixth transistors have a metal oxide in the channel forming region.
  • one embodiment of the present invention includes first to tenth transistors, first and second capacitive elements, first and second wirings, first to fourth input terminals, and first and second output terminals. It is a semiconductor device having and. One of the source or drain of the first transistor is electrically connected to the first wiring, and the other of the source or drain of the first transistor is one of the source or drain of the second transistor, one terminal of the first capacitance element. , And the other of the source or drain of the second transistor is electrically connected to the second wiring.
  • the gate of the first transistor includes the gate of the fifth transistor, one of the source or drain of the tenth transistor, one of the source or drain of the ninth transistor, one terminal of the second capacitance element, and the gate of the seventh transistor.
  • the gate of the second transistor is the other terminal of the first capacitive element, one of the source or drain of the fourth transistor, one of the source or drain of the third transistor, the source or drain of the fifth transistor.
  • it is electrically connected to the gate of the 10th transistor and the gate of the 6th transistor.
  • the other of the source or drain of the fifth transistor is electrically connected to the first wiring, and the other of the source or drain of the fourth transistor is electrically connected to the second wiring of the source or drain of the third transistor.
  • the other is electrically connected to the second wiring, the gate of the fourth transistor is electrically connected to the fourth input terminal, and the gate of the third transistor is electrically connected to the second input terminal.
  • the other of the source or drain of the tenth transistor is electrically connected to the first wiring
  • the other of the source or drain of the ninth transistor is electrically connected to one of the source or drain of the eighth transistor
  • the eighth The other of the transistor source or drain is electrically connected to the second wiring
  • the gate of the ninth transistor is electrically connected to the third input terminal
  • the gate of the eighth transistor is electrically connected to the first input terminal.
  • One of the source or drain of the sixth transistor is electrically connected to the first wiring
  • the other of the source or drain of the sixth transistor is one of the source or drain of the seventh transistor, the other terminal of the second capacitive element.
  • the second output terminal is electrically connected, and the other of the source or drain of the seventh transistor is electrically connected to the second wiring.
  • a first potential is supplied to the first wiring
  • a second potential is supplied to the second wiring
  • the second potential is a potential higher than the first potential
  • the first signal is input to the first input terminal.
  • the second signal is input to the second input terminal
  • the third signal is input to the third input terminal
  • the fourth signal is input to the fourth input terminal
  • the second signal is the logic of the first signal. Is an inverted signal
  • the fourth signal is a signal in which the logic of the third signal is inverted.
  • the first to tenth transistors are n-channel type.
  • the first to tenth transistors have a metal oxide in the channel forming region.
  • one embodiment of the present invention includes first to tenth transistors, first and second capacitive elements, first and second wirings, first to fourth input terminals, and first and second output terminals. It is a semiconductor device having and. One of the source or drain of the first transistor is electrically connected to the first wiring, and the other of the source or drain of the first transistor is one of the source or drain of the second transistor, one terminal of the first capacitance element. , And the other of the source or drain of the second transistor is electrically connected to the second wiring.
  • the gate of the first transistor is the gate of the fifth transistor, one of the source or drain of the tenth transistor, one of the source or drain of the eighth transistor, one of the source or drain of the ninth transistor, and one of the second capacitive elements.
  • the gate of the 2nd transistor is the other terminal of the 1st capacitive element, one of the source or drain of the 4th transistor, and the source or drain of the 5th transistor.
  • it is electrically connected to the gate of the 10th transistor and the gate of the 6th transistor.
  • the other of the source or drain of the fifth transistor is electrically connected to the first wiring
  • the other of the source or drain of the fourth transistor is electrically connected to one of the source or drain of the third transistor
  • the third The other of the transistor source or drain is electrically connected to the second wiring
  • the gate of the fourth transistor is electrically connected to the fourth input terminal
  • the gate of the third transistor is electrically connected to the second input terminal.
  • the other of the source or drain of the tenth transistor is electrically connected to the first wiring
  • the other of the source or drain of the eighth transistor is electrically connected to the second wiring of the source or drain of the ninth transistor.
  • the other is electrically connected to the second wiring
  • the gate of the eighth transistor is electrically connected to the first input terminal
  • the gate of the ninth transistor is electrically connected to the third input terminal.
  • One of the source or drain of the sixth transistor is electrically connected to the first wiring
  • the other of the source or drain of the sixth transistor is one of the source or drain of the seventh transistor, the other terminal of the second capacitive element.
  • the second output terminal is electrically connected, and the other of the source or drain of the seventh transistor is electrically connected to the second wiring.
  • a first potential is supplied to the first wiring
  • a second potential is supplied to the second wiring
  • the second potential is a potential higher than the first potential
  • the first signal is input to the first input terminal.
  • the second signal is input to the second input terminal
  • the third signal is input to the third input terminal
  • the fourth signal is input to the fourth input terminal
  • the second signal is the logic of the first signal. Is an inverted signal
  • the fourth signal is a signal in which the logic of the third signal is inverted.
  • the first to tenth transistors are n-channel type.
  • the first to tenth transistors have a metal oxide in the channel forming region.
  • the logic circuit is configured by using a unipolar transistor, when the steady current does not flow and the output is high level, the potential of the output terminal rises to the high power supply potential and the output is low level. At this time, it is possible to provide a logic circuit in which the potential of the output terminal drops to a low power supply potential.
  • the semiconductor device is configured by using a unipolar transistor, when the steady current does not flow and the output is at a high level, the potential of the output terminal rises to a high power supply potential and the output becomes high. It is possible to provide a semiconductor device in which the potential of the output terminal drops to a low power supply potential at a low level.
  • FIG. 1 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 2 is a timing chart.
  • FIG. 3 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 4 is a timing chart.
  • 5A and 5B are diagrams showing circuit diagram symbols of transistors.
  • 5C and 5D are circuit diagrams showing a configuration example of a semiconductor device.
  • FIG. 6 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 7 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 8 is a timing chart.
  • FIG. 9 is a cross-sectional view showing a configuration example of the semiconductor device.
  • 10A, 10B, and 10C are cross-sectional views showing a structural example of the transistor.
  • FIG. 11A is a top view showing a structural example of the transistor.
  • 11B and 11C are cross-sectional views showing a structural example of the transistor.
  • FIG. 12A is a top view showing a structural example of the transistor.
  • 12B and 12C are cross-sectional views showing a structural example of the transistor.
  • FIG. 13A is a top view showing a structural example of the transistor.
  • 13B and 13C are cross-sectional views showing a structural example of the transistor.
  • FIG. 14A is a top view showing a structural example of the transistor.
  • 14B and 14C are cross-sectional views showing a structural example of the transistor.
  • FIG. 15A is a top view showing a structural example of the transistor.
  • 15B and 15C are cross-sectional views showing a structural example of the transistor.
  • FIG. 15A is a top view showing a structural example of the transistor.
  • 15B and 15C are cross-sectional views showing a structural example of the transistor.
  • 16A is a top view showing a structural example of the transistor.
  • 16B and 16C are cross-sectional views showing a structural example of the transistor.
  • 17A and 17B are cross-sectional views showing a structural example of the transistor.
  • FIG. 18 is a cross-sectional view showing a configuration example of the semiconductor device.
  • 19A and 19B are cross-sectional views showing a structural example of the transistor.
  • FIG. 20A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 20B is a diagram illustrating an XRD spectrum of quartz glass.
  • FIG. 20C is a diagram illustrating an XRD spectrum of crystalline IGZO.
  • FIG. 20D is a diagram illustrating a microelectron diffraction pattern of crystalline IGZO.
  • membrane and the term “layer” can be interchanged with each other.
  • conductive layer to the term “conductive layer”.
  • insulating film to the term “insulating layer”.
  • gate electrode on the gate insulating layer does not exclude those containing other components between the gate insulating layer and the gate electrode.
  • the code when the same code is used for a plurality of elements, and when it is particularly necessary to distinguish them, the code may be "_1", “_2", “[n]", “[m,”. It may be described with an identification code such as "n]".
  • the second wiring GL is described as wiring GL [2].
  • “electrically connected” includes a case where they are connected via "something having some kind of electrical action".
  • the "thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets.
  • “things having some kind of electrical action” include electrodes, wirings, switching elements such as transistors, resistance elements, inductors, capacitive elements, and other elements having various functions. Further, even when it is expressed as “electrically connected”, there is a case where there is no physical connection part in the actual circuit and only the wiring is extended.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the "terminal" in the electric circuit means a portion where current or potential input (or output) and signal reception (or transmission) are performed. Therefore, a part of the wiring or the electrode may function as a terminal.
  • the “capacity” has a configuration in which two electrodes face each other via an insulator (dielectric).
  • the “capacitive element” includes the above-mentioned “capacity”. That is, in the present specification and the like, the “capacitive element” has a structure in which two electrodes face each other via an insulator, a structure in which two wires face each other via an insulator, or a structure in which two wires face each other through an insulator. This includes the case where the two wires are arranged via an insulator.
  • the “voltage” often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential). Therefore, the voltage and the potential difference can be rephrased.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. Then, a channel forming region is provided between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and the source and drain are passed through the channel forming region. It is possible to pass a current between and.
  • the channel forming region means a region in which a current mainly flows.
  • the functions of the source and the drain may be interchanged when transistors having different polarities are adopted or when the direction of the current changes in the circuit operation. Therefore, in the present specification and the like, the terms source and drain can be used interchangeably.
  • the off current means a drain current when the transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • the off state means that the gate voltage Vgs with respect to the source is lower than the threshold voltage Vth in the n-channel transistor, and the gate voltage Vgs with respect to the source is the threshold voltage in the p-channel transistor.
  • drain may be read as source. That is, the off current may refer to the source current when the transistor is in the off state. In addition, it may be called a leak current in the same meaning as an off current. Further, in the present specification and the like, the off current may refer to the current flowing between the source and the drain when the transistor is in the off state.
  • the on-current may refer to the current flowing between the source and the drain when the transistor is in the on state (also referred to as the conduction state).
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors, and the like.
  • the metal oxide when a metal oxide is used in the channel forming region of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide has at least one of an amplification action, a rectifying action, and a switching action, the metal oxide can be referred to as a metal oxide semiconductor (metal oxide semiconductor). That is, a transistor having a metal oxide in the channel forming region can be called an "oxide semiconductor transistor" or an "OS transistor". Similarly, the above-mentioned "transistor using an oxide semiconductor” is also a transistor having a metal oxide in the channel forming region.
  • a metal oxide having nitrogen may also be referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride. Details of the metal oxide will be described later.
  • the semiconductor device according to one embodiment of the present invention is a logic circuit configured by using a unipolar transistor, in which a high power supply potential is used to represent a high level, and a low power supply potential is used to represent a low level.
  • n-channel type transistor is used for the semiconductor device described in the present specification and the like
  • p-channel type transistor can also be used.
  • the change from the n-channel transistor to the p-channel transistor is easily understood by those skilled in the art, and the description thereof will be omitted.
  • FIG. 1 is a circuit diagram showing a configuration example of the semiconductor device 10.
  • the semiconductor device 10 is a semiconductor device according to an embodiment of the present invention, and includes transistors 11 to 18, a capacitive element C11, and a capacitive element C12.
  • the transistor 11 to 18 is an n-channel type transistor.
  • the semiconductor device 10 provides wiring VSS_IN to which the low power potential VSS is supplied, wiring VDD_IN to which the high power potential VDD is supplied, input terminal SI_IN to which the signal SI is input, input terminal SIB_IN to which the signal SIB is input, and signal SO. It has an output terminal SO_OUT for output and an output terminal SOB_OUT for outputting a signal SOB.
  • the high power supply potential VDD is a potential higher than the low power supply potential VSS
  • the low power supply potential VSS may be used as a reference potential in the semiconductor device 10.
  • the signal SI and the signal SIB are digital signals, the potential representing the high level of the signal SI and the signal SIB can be the high power supply potential VDD, and the potential representing the low level can be the low power supply potential VSS. ..
  • the signal SIB is a signal in which the logic of the signal SI is inverted.
  • one of the source or drain of the transistor 11 is electrically connected to the wiring VSS_IN
  • the other of the source or drain of the transistor 11 is one of the source or drain of the transistor 12, and one terminal of the capacitive element C11.
  • the output terminal SO_OUT, and the other of the source or drain of the transistor 12 is electrically connected to the wiring VDD_IN.
  • the gate of the transistor 11 is electrically connected to the gate of the transistor 14, one of the source or drain of the transistor 18, one of the source or drain of the transistor 17, one terminal of the capacitive element C12, and the gate of the transistor 16. .. Further, the gate of the transistor 12 is electrically connected to the other terminal of the capacitive element C11, one of the source or drain of the transistor 14, one of the source or drain of the transistor 13, the gate of the transistor 18, and the gate of the transistor 15. Will be done.
  • the other of the source or drain of the transistor 14 is electrically connected to the wiring VSS_IN
  • the other of the source or drain of the transistor 13 is electrically connected to the wiring VDD_IN
  • the gate of the transistor 13 is electrically connected to the input terminal SIB_IN.
  • the other of the source or drain of the transistor 18 is electrically connected to the wiring VSS_IN
  • the other of the source or drain of the transistor 17 is electrically connected to the wiring VDD_IN
  • the gate of the transistor 17 is connected to the input terminal SI_IN. It is electrically connected.
  • One of the source or drain of the transistor 15 is electrically connected to the wiring VSS_IN, and the other of the source or drain of the transistor 15 is one of the source or drain of the transistor 16, the other terminal of the capacitive element C12, and the output terminal. It is electrically connected to SOB_OUT and the other of the source or drain of transistor 16 is electrically connected to wiring VDD_IN.
  • connection between the gate of the transistor 11 and the gate of the transistor 14, one of the source or drain of the transistor 18, one of the source or drain of the transistor 17, one terminal of the capacitive element C12, and the gate of the transistor 16. Is referred to as node N12.
  • connection between the gate of the transistor 12 and the other terminal of the capacitive element C11, one of the source or drain of the transistor 14, one of the source or drain of the transistor 13, the gate of the transistor 18, and the gate of the transistor 15 Called node N11.
  • FIG. 2 is a timing chart showing an operation example of the semiconductor device 10.
  • FIG. 2 shows the potentials of the signal SI, the signal SIB, the node N11, the node N12, the signal SO, and the signal SOB by dividing them into periods D11 to D14. It is assumed that the threshold voltage of the transistors 11 to 18 is the threshold voltage Vth.
  • the period D11 is a period in which the signal SI is at a high level and the signal SIB is at a low level.
  • a static state is considered as the initial state. Since the signal SI is at a high level, the transistor 17 is in a conductive state and the node N12 is at a high level. However, the potential of the node N12 in this period is lower than the high power supply potential VDD, and is a value obtained by subtracting the threshold voltage Vth from the high power supply potential VDD. Further, since the signal SIB is at a low level, the transistor 13 is in a non-conducting state.
  • the transistor 14, the transistor 11, and the transistor 16 are in a conductive state, and the node N11 is at a low level. Further, the transistor 18, the transistor 15, and the transistor 12 are in a non-conducting state.
  • the signal SO is at a low level. Further, since the transistor 16 is in the conductive state and the transistor 15 is in the non-conducting state, the signal SOB is at a high level. However, the potential of the signal SOB during this period is lower than the high power supply potential VDD, similar to the node N12.
  • the period D12 is a period in which the signal SI changes from high level to low level and the signal SIB changes from low level to high level (the period in which the signal changes from high level to low level is the falling period, and the period from low level to high level).
  • the period during which the signal SI changes to is also referred to as the rise period), and the signal SI is at the low level and the signal SIB is at the high level.
  • the transistor 17 changes from the conductive state to the non-conducting state, and the transistor 13 changes from the non-conducting state to the conducting state.
  • the node N11 becomes a high level.
  • the transistor 18 changes to the conductive state, and the node N12 becomes the low level.
  • the transistor 18, the transistor 15, and the transistor 12 become conductive. Further, when the node N12 becomes low level, the transistor 14, the transistor 11, and the transistor 16 are in a non-conducting state.
  • the signal SO becomes a high level. Further, since the transistor 16 is in the non-conducting state and the transistor 15 is in the conducting state, the signal SOB is at a low level.
  • the time from when the node N11 reaches the high level until the node N12 reaches the low level is defined as the delay time DT12. Even if the node N11 becomes high level and the transistor 12 becomes conductive, the transistor 11 remains conductive until the node N12 becomes low level. Therefore, the signal SO reaches the high level later than the timing when the node N11 becomes the high level.
  • the potential difference DV12 is also applied between one terminal of the capacitance element C11 and the other terminal of the capacitance element C11.
  • the signal SO changes from a low level to a high level, the potential of the node N11 rises due to the capacitive coupling by the capacitive element C11, and the potential of the node N11 can be made higher than the high power supply potential VDD.
  • the potential of the signal SO can be set to the high power supply potential VDD. Further, the potential of the node N11 higher than the high power supply potential VDD is obtained during the period when the signal SI is at a low level (when the signal SIB is at a high level) by using a transistor having a small off current, which will be described later, for the transistor 13 and the transistor 14. It can be retained even if it is long (for a certain period).
  • the period D13 is a period in which the signal SI changes from low level to high level and the signal SIB changes from high level to low level, and a period in which the signal SI is high level and the signal SIB is low level.
  • the transistor 17 changes from the non-conducting state to the conducting state, and the transistor 13 changes from the conducting state to the non-conducting state.
  • the node N12 becomes a high level.
  • the transistor 14 changes to a conductive state and the node N11 goes low.
  • the transistor 14 When the node N12 reaches a high level, the transistor 14, the transistor 11, and the transistor 16 become conductive. Further, when the node N11 becomes low level, the transistor 18, the transistor 15, and the transistor 12 are in a non-conducting state.
  • the signal SO is at a low level. Further, since the transistor 16 is in the conductive state and the transistor 15 is in the non-conducting state, the signal SOB becomes a high level.
  • the time from when the node N12 becomes the high level until the node N11 becomes the low level is defined as the delay time DT13. Even if the node N12 becomes high level and the transistor 16 becomes conductive, the transistor 15 remains conductive until the node N11 becomes low level. Therefore, the signal SOB reaches the high level later than the timing when the node N12 becomes the high level.
  • the signal SOB becomes high level after the timing when the node N12 becomes high level, a potential difference is generated between the output terminal SOB_OUT and the node N12. Assuming that the potential difference is the potential difference DV13, the potential difference DV13 is also applied between one terminal of the capacitance element C12 and the other terminal of the capacitance element C12.
  • the signal SOB changes from a low level to a high level, the potential of the node N12 rises due to the capacitive coupling by the capacitive element C12, and the potential of the node N12 can be made higher than the high power supply potential VDD.
  • the potential of the signal SOB can be set to the high power supply potential VDD. Further, the potential of the node N12, which is higher than the high power supply potential VDD, is the period during which the signal SI is at a high level (the signal SIB is at a low level) by using a transistor having a small off current, which will be described later, for the transistor 17 and the transistor 18. It can be retained even if it is long (for a certain period).
  • the period D14 is a period in which the signal SI changes from high level to low level and the signal SIB changes from low level to high level, and a period in which the signal SI is low level and the signal SIB is high level. Since the period D14 is the same as the period D12, the description thereof will be omitted.
  • the semiconductor device 10 is a logic circuit configured by using an n-channel transistor, and by securing a potential difference DV12 between the output terminal SO_OUT and the node N11 by the delay time DT12, Patent Document 1
  • the potential of the node N11 can be made higher than the high power supply potential VDD more reliably than the example disclosed in Patent Document 2.
  • the potential of the node N12 can be more reliably set to the higher power supply potential than the example disclosed in Patent Document 1 or Patent Document 2. It can be higher than VDD.
  • the potential of the node N11 rises to a high power supply potential VDD by making the potential higher than the high power supply potential VDD.
  • the signal SOB output from the output terminal SOB_OUT is at a high level
  • the potential of the node N12 rises to a high power supply potential VDD by making the potential higher than the high power supply potential VDD.
  • the signal SO and the signal SOB decrease to the low power potential VSS at the low level, and after the high level or the low level of the signal SO and the signal SOB is determined in the semiconductor device 10, the high power potential VDD is low. It has the characteristic that no through current flows through the power supply potential VSS.
  • FIG. 3 is a circuit diagram showing a configuration example of the semiconductor device 20.
  • the semiconductor device 20 is a semiconductor device according to an embodiment of the present invention, and is a configuration example different from the semiconductor device 10.
  • the semiconductor device 20 includes transistors 21 to 26, a capacitive element C21, and a capacitive element C22.
  • the transistor 21 to the transistor 26 are n-channel type transistors.
  • the semiconductor device 20 has a wiring VSS_IN to which a low power supply potential VSS is supplied, a wiring VDD_IN to which a high power supply potential VDD is supplied, an input terminal SI_IN to which a signal SI is input, and an input to which a signal SIB is input. It has a terminal SIB_IN, an output terminal SO_OUT that outputs a signal SO, and an output terminal SOB_OUT that outputs a signal SOB. Since the description will be repeated, the description of the potential and the signal will be omitted.
  • one of the source or drain of the transistor 21 is electrically connected to the wiring VSS_IN, and the other of the source or drain of the transistor 21 is one of the source or drain of the transistor 22, the gate of the transistor 24, and the capacitive element. It is electrically connected to one terminal of C21 and the output terminal SO_OUT, and the other of the source or drain of the transistor 22 is electrically connected to the wiring VDD_IN.
  • the gate of the transistor 21 is electrically connected to one of the source or drain of the transistor 24, one of the source or drain of the transistor 25, one terminal of the capacitive element C22, and the output terminal SOB_OUT, and the gate of the transistor 22 is connected to the gate of the transistor 22. It is electrically connected to one of the source or drain of the transistor 23 and the other terminal of the capacitive element C21. Further, the gate of the transistor 23 is electrically connected to the wiring VDD_IN, and the other of the source or drain of the transistor 23 is electrically connected to the input terminal SIB_IN.
  • the other of the source or drain of the transistor 24 is electrically connected to the wiring VSS_IN
  • the other of the source or drain of the transistor 25 is electrically connected to the wiring VDD_IN
  • the gate of the transistor 25 is the source or drain of the transistor 26. It is electrically connected to one terminal and the other terminal of the capacitive element C22. Further, the gate of the transistor 26 is electrically connected to the wiring VDD_IN, and the other of the source or drain of the transistor 26 is electrically connected to the input terminal SI_IN.
  • connection portion between the gate of the transistor 22 and one of the source or drain of the transistor 23 and the other terminal of the capacitive element C21 is referred to as a node N21
  • the connection portion between one of the drains and the other terminal of the capacitance element C22 is referred to as a node N22.
  • FIG. 4 is a timing chart showing an operation example of the semiconductor device 20.
  • FIG. 4 shows the potentials of the signal SI, the signal SIB, the node N21, the node N22, the signal SO, and the signal SOB by dividing them into periods D21 to D24. It is assumed that the threshold voltage of the transistors 21 to 26 is the threshold voltage Vth.
  • the period D21 is a period in which the signal SI is at a high level and the signal SIB is at a low level.
  • a static state is considered as the initial state.
  • the transistor 26 is in a conductive state, and the potential of the node N22 is at a high level like the signal SI. Further, the transistor 23 is in a conductive state, and the potential of the node N21 is at a low level like the signal SIB.
  • the potential of the node N22 in this period is lower than the high power supply potential VDD, and is a value obtained by subtracting the threshold voltage Vth from the high power supply potential VDD.
  • the transistor 25 Since the node N22 is at a high level, the transistor 25 is in a conductive state and the signal SOB is at a high level. However, the potential of the signal SOB during this period is lower than the high power supply potential VDD, similar to the node N22. Further, the transistor 21 is in a conductive state.
  • the transistor 22 Since the node N21 is at a low level, the transistor 22 is in a non-conducting state. Further, since the transistor 21 is in a conductive state, the signal SO is at a low level. Further, the transistor 24 is in a non-conducting state.
  • the period D22 is a period in which the signal SI changes from high level to low level and the signal SIB changes from low level to high level, and a period in which the signal SI is low level and the signal SIB is high level.
  • node N22 changes from high level to low level and transistor 25 changes from conductive to non-conductive. Further, the node N21 changes from a low level to a high level, and the transistor 22 changes from a non-conducting state to a conducting state.
  • the signal SO becomes high level.
  • the signal SOB does not immediately reach the low level.
  • the transistor 24 changes to the conductive state, and the signal SOB becomes low level. Further, when the signal SOB becomes low level, the transistor 21 is in a non-conducting state.
  • the transistor 21 is in a conductive state until the signal SOB becomes a low level. Therefore, the potential of the signal SO is lower than the high power supply potential VDD, and the potential of the signal SO rises again after the transistor 21 becomes non-conducting.
  • the potential difference DV22 is also applied between one terminal of the capacitance element C21 and the other terminal of the capacitance element C21, when the signal SO changes from a low level to a high level, the capacitance coupling by the capacitance element C21 causes the potential difference DV22.
  • the potential of the node N21 can be made higher than the high power supply potential VDD.
  • the potential of the signal SO can be set to the high power supply potential VDD. Further, the potential of the node N21 higher than the high power supply potential VDD is the period during which the signal SI is at a low level (the period during which the signal SIB is at a high level) by using a transistor having a small off current, which will be described later, for the transistor 23. Can be retained even if it is long.
  • the period D23 is a period in which the signal SI changes from low level to high level and the signal SIB changes from high level to low level, and a period in which the signal SI is high level and the signal SIB is low level.
  • the node N21 changes from high level to low level and the transistor 22 changes from a conductive state to a non-conducting state. Further, the node N22 changes from a low level to a high level, and the transistor 25 changes from a non-conducting state to a conducting state.
  • the signal SOB becomes high level.
  • the signal SO does not immediately reach the low level.
  • the transistor 21 changes to a conductive state and the signal SO goes low. Further, when the signal SO becomes low level, the transistor 24 is in a non-conducting state.
  • the transistor 24 is in a conductive state until the signal SO becomes a low level. Therefore, the potential of the signal SOB is lower than the high power supply potential VDD, and the potential of the signal SOB rises again after the transistor 24 is in the non-conducting state.
  • the potential difference DV23 is also applied between one terminal of the capacitance element C22 and the other terminal of the capacitance element C22, when the signal SOB changes from a low level to a high level, the capacitance coupling by the capacitance element C22 causes the potential difference DV23.
  • the potential of the node N22 can be made higher than the high power supply potential VDD.
  • the potential of the signal SOB can be set to the high power supply potential VDD. Further, the potential of the node N22, which is higher than the high power supply potential VDD, is the period during which the signal SI is at a high level (the period during which the signal SIB is at a low level) by using a transistor having a small off current, which will be described later, for the transistor 26. Can be retained even if it is long.
  • the period D24 is a period in which the signal SI changes from high level to low level and the signal SIB changes from low level to high level, and a period in which the signal SI is low level and the signal SIB is high level. Since the period D24 is the same as the period D22, the description thereof will be omitted.
  • the semiconductor device 20 is a logic circuit configured by using an n-channel transistor, and when a potential difference DV22 is generated between the output terminal SO_OUT and the node N21, Patent Document 1 or Patent Document 2
  • the potential of the node N21 can be made higher than the high power supply potential VDD more reliably than the example disclosed in.
  • the potential difference DV23 is generated between the output terminal SOB_OUT and the node N22, so that the potential of the node N22 is surely higher than the high power supply potential VDD as compared with the example disclosed in Patent Document 1 or Patent Document 2. be able to.
  • the potential of the node N21 rises to a high power supply potential VDD by making the potential higher than the high power supply potential VDD.
  • the signal SOB output from the output terminal SOB_OUT is at a high level
  • the potential of the node N22 rises to a high power supply potential VDD by making the potential higher than the high power supply potential VDD.
  • the signal SO and the signal SOB decrease to the low power potential VSS at the low level, and after the high level or the low level of the signal SO and the signal SOB is determined in the semiconductor device 20, the high power potential VDD is low. It has the characteristic that no through current flows through the power supply potential VSS.
  • Transistors that make up semiconductor devices Transistors (OS transistors) having a metal oxide in the channel forming region can be used for the transistors 11 to 18 constituting the semiconductor device 10 and the transistors 21 to 26 constituting the semiconductor device 20.
  • the OS transistor has features such as a very small off-current, a high voltage can be applied between the source and the drain, and the thin film transistor can be provided in a stacked manner.
  • the off current is the drain current when the transistor is in the off state, and the band gap of the oxide semiconductor is 2.5 eV or more, preferably 3.0 eV or more, so that the OS transistor is thermally excited. It has the characteristics that the leakage current is small and the off current is very small.
  • the OS transistor can have, for example, an off-current per channel width of 1 ⁇ m of 100 zA / ⁇ m or less, or 10 zA / ⁇ m or less, or 1 zA / ⁇ m or less, or 10 yA / ⁇ m or less.
  • the transistor 13 it is preferable to use a transistor having a small off current for the transistor 13, the transistor 14, the transistor 17, the transistor 18, the transistor 23, and the transistor 26.
  • the period D12 or the period D22 even if the period during which the signal SI is at a low level (the period during which the signal SIB is at a high level) is long, the potential of the node N11 or the node N21 that has risen beyond the high power supply potential VDD can be increased. , Can be held for a long time.
  • the potential of the node N12 or the node N22 that has risen beyond the high power supply potential VDD is applied for a long time. Can be retained.
  • the OS transistor is characterized in that the off-current does not easily increase even in a high-temperature environment, and the ratio of the on-current to the off-current is large even in a high-temperature environment.
  • the metal oxide used in the channel forming region of the OS transistor is preferably an oxide semiconductor containing at least one of indium (In) and zinc (Zn).
  • an oxide semiconductor In—M—Zn oxide (element M is, for example, Al, Ga, Y or Sn) is typical.
  • the oxide semiconductor can be made i-type (intrinsic) or substantially i-type.
  • Such an oxide semiconductor can be called a highly purified oxide semiconductor.
  • the OS transistor is a thin film transistor, it can be provided in a laminated manner.
  • an OS transistor can be provided on a circuit configured by using a Si transistor formed on a single crystal silicon substrate. Therefore, the chip area of the semiconductor device 10 or the semiconductor device 20 can be reduced.
  • transistors other than OS transistors may be used for the transistors 11 to 18 constituting the semiconductor device 10 and the transistors 21 to 26 constituting the semiconductor device 20.
  • a transistor having a semiconductor having a large bandgap in the channel formation region may be used.
  • the semiconductor having a large bandgap may refer to a semiconductor having a bandgap of 2.2 eV or more, and examples thereof include silicon carbide, gallium nitride, and diamond.
  • a transistor having a back gate may be used for the transistors 11 to 18 constituting the semiconductor device 10 and the transistors 21 to 26 constituting the semiconductor device 20.
  • FIG. 5A shows a circuit diagram symbol of the transistor 31.
  • the transistor 31 has four terminals called a gate (also referred to as a front gate), a drain, a source, and a back gate.
  • a gate also referred to as a front gate
  • a drain also referred to as a drain
  • a source also referred to as a source
  • a back gate In FIG. 5A, they are represented as G (gate), D (drain), S (source), and BG (back gate), respectively.
  • the back gate is electrically connected to the gate, the back gate is electrically connected to the source, a predetermined potential is applied to the back gate, or the back gate is electrically suspended (floating). It may be said).
  • the back gate is electrically connected to the gate, the on-current of the transistor 31 can be increased.
  • the threshold voltage of the transistor 31 can be changed by applying a predetermined potential to the back gate.
  • a transistor having a plurality of gates may be used for the transistors 11 to 18 constituting the semiconductor device 10 and the transistors 21 to 26 constituting the semiconductor device 20.
  • FIG. 5B shows a circuit diagram symbol of the transistor 32 having two gates (also referred to as a double gate).
  • the transistor 32 has four terminals (gate 1, gate 2, drain, source). In FIG. 5B, they are represented as G1 (gate 1), G2 (gate 2), D (drain), and S (source), respectively.
  • the gate 1 and the gate 2 may be electrically connected, or a predetermined potential may be applied to the gate 1 or the gate 2.
  • a predetermined potential may be applied to the gate 1 or the gate 2.
  • the off-current of the transistor 32 may be reduced by electrically connecting the gate 1 and the gate 2.
  • the transistor 32 may be made into a transistor having a high withstand voltage.
  • FIG. 5C an example in which a transistor 31 having a back gate is used for the transistor 11 and the transistor 15 constituting the semiconductor device 10 is shown in FIG. 5C (in FIG. 5C, the transistor 31_1 and the transistor 31_2 are shown, respectively).
  • the back gate of the transistor 31 is electrically connected to the gate of the transistor 31.
  • FIG. 5D an example in which a transistor 32 having two gates is used for the transistor 11 and the transistor 15 constituting the semiconductor device 10 is shown in FIG. 5D (in FIG. 5D, the transistor 32_1 and the transistor 32_2 are shown, respectively).
  • the gate 1 of the transistor 32 is electrically connected to the gate 2 of the transistor 32.
  • Embodiment 2 In this embodiment, an example of forming a general-purpose logic circuit by applying the semiconductor device 10 described in the above embodiment will be described.
  • the semiconductor device 10 described in the above embodiment can be used as a NOT circuit that inverts the logic or a buffer circuit that does not invert the logic.
  • the semiconductor device 10 receives a signal SI and a signal SIB, and outputs a signal SO and a signal SOB. Since the signal SIB is a signal in which the logic of the signal SI is inverted and the signal SOB is a signal in which the logic of the signal SO is inverted, the output terminal of the semiconductor device 10 is electrically connected to the input terminal of another semiconductor device 10. It is possible to connect to.
  • FIG. 6 is a circuit diagram showing a configuration example of the semiconductor device 40.
  • the semiconductor device 40 is a semiconductor device to which the semiconductor device 10 is applied, and has a function as a NAND circuit.
  • the semiconductor device 40 includes transistors 41 to 50, a capacitive element C41, and a capacitive element C42.
  • the transistor 41 to the transistor 50 are n-channel type transistors.
  • the wiring VSS_IN to which the low power potential VSS is supplied, the wiring VDD_IN to which the high power potential VDD is supplied, the input terminal SI1_IN to which the signal SI1 is input, the input terminal SI2_IN to which the signal SI2 is input, and the signal SI1B are It has an input input terminal SI1B_IN, an input terminal SI2B_IN into which a signal SI2B is input, an output terminal SO1_OUT for outputting a signal SO1, and an output terminal SO1B_OUT for outputting a signal SO1B.
  • the high power supply potential VDD is a potential higher than the low power supply potential VSS
  • the low power supply potential VSS may be used as a reference potential in the semiconductor device 40.
  • the signal SI1, the signal SI2, the signal SI1B, and the signal SI2B are digital signals, and the potential representing the high level of the signal SI1, the signal SI2, the signal SI1B, and the signal SI2B can be a high power supply potential VDD.
  • the potential representing the low level can be a low power supply potential VSS.
  • the signal SI1B is a signal in which the logic of the signal SI1 is inverted
  • the signal SI2B is a signal in which the logic of the signal SI2 is inverted.
  • one of the source or drain of the transistor 41 is electrically connected to the wiring VSS_IN, and the other of the source or drain of the transistor 41 is one of the source or drain of the transistor 42 and one terminal of the capacitive element C41.
  • the output terminal SO1_OUT, and the other of the source or drain of the transistor 42 is electrically connected to the wiring VDD_IN.
  • the gate of the transistor 41 is electrically connected to the gate of the transistor 45, one of the source or drain of the transistor 50, one of the source or drain of the transistor 49, one terminal of the capacitive element C42, and the gate of the transistor 47. Further, the gate of the transistor 42 is the other terminal of the capacitive element C41, one of the source or drain of the transistor 44, one of the source or drain of the transistor 43, one of the source or drain of the transistor 45, the gate of the transistor 50, and It is electrically connected to the gate of the transistor 46.
  • the other of the source or drain of the transistor 45 is electrically connected to the wiring VSS_IN
  • the other of the source or drain of the transistor 44 is electrically connected to the wiring VDD_IN
  • the other of the source or drain of the transistor 43 is the wiring VDD_IN.
  • the gate of the transistor 44 is electrically connected to the input terminal SI2B_IN
  • the gate of the transistor 43 is electrically connected to the input terminal SI1B_IN.
  • the other of the source or drain of transistor 50 is electrically connected to the wiring VSS_IN
  • the other of the source or drain of transistor 49 is electrically connected to one of the source or drain of transistor 48
  • the source or drain of transistor 48 is electrically connected to the input terminal SI1_IN.
  • One of the source or drain of the transistor 46 is electrically connected to the wiring VSS_IN, and the other of the source or drain of the transistor 46 is one of the source or drain of the transistor 47, the other terminal of the capacitive element C42, and the output terminal. It is electrically connected to SO1B_OUT and the other of the source or drain of the transistor 47 is electrically connected to the wiring VDD_IN.
  • connection between the gate of the transistor 41 and the gate of the transistor 45, one of the source or drain of the transistor 50, one of the source or drain of the transistor 49, one terminal of the capacitive element C42, and the gate of the transistor 47. Is referred to as a node N42.
  • the gate of the transistor 42 and the other terminal of the capacitive element C41, one of the source or drain of the transistor 45, one of the source or drain of the transistor 44, one of the source or drain of the transistor 43, the gate of the transistor 50, and The connection portion of the transistor 46 with the gate is referred to as a node N41.
  • An operation example of the semiconductor device 40 will be described later.
  • FIG. 7 is a circuit diagram showing a configuration example of the semiconductor device 60.
  • the semiconductor device 60 is a semiconductor device to which the semiconductor device 10 is applied, and has a function as a NOR circuit.
  • the semiconductor device 60 includes transistors 61 to 70, a capacitive element C61, and a capacitive element C62.
  • the transistor 61 to the transistor 70 are n-channel type transistors.
  • the semiconductor device 60 has a wiring VSS_IN to which a low power supply potential VSS is supplied, a wiring VDD_IN to which a high power supply potential VDD is supplied, an input terminal SI1_IN to which a signal SI1 is input, and an input to which a signal SI2 is input. It has a terminal SI2_IN, an input terminal SI1B_IN to which the signal SI1B is input, an input terminal SI2B_IN to which the signal SI2B is input, an output terminal SO2_OUT to output the signal SO2, and an output terminal SO2B_OUT to output the signal SO2B. Since the description will be repeated, the description of the potential and the signal will be omitted.
  • one of the source or drain of the transistor 61 is electrically connected to the wiring VSS_IN
  • the other of the source or drain of the transistor 61 is one of the source or drain of the transistor 62
  • one terminal of the capacitive element C61 is one of the input terminal of the transistor 62
  • the output terminal SO2_OUT, and the other of the source or drain of the transistor 62 is electrically connected to the wiring VDD_IN.
  • the gate of the transistor 61 is the gate of the transistor 65, one of the source or drain of the transistor 70, one of the source or drain of the transistor 68, one of the source or drain of the transistor 69, one terminal of the capacitive element C62, and the transistor 67. It is electrically connected to the gate of. Further, the gate of the transistor 62 is electrically connected to the other terminal of the capacitive element C61, one of the source or drain of the transistor 64, one of the source or drain of the transistor 65, the gate of the transistor 70, and the gate of the transistor 66. Will be done.
  • the other of the source or drain of the transistor 65 is electrically connected to the wiring VSS_IN, the other of the source or drain of the transistor 64 is electrically connected to one of the source or drain of the transistor 63, and the source or drain of the transistor 63.
  • the other is electrically connected to the wiring VDD_IN, the gate of the transistor 64 is electrically connected to the input terminal SI2B_IN, and the gate of the transistor 63 is electrically connected to the input terminal SI1B_IN.
  • the other of the source or drain of the transistor 70 is electrically connected to the wiring VSS_IN
  • the other of the source or drain of the transistor 68 is electrically connected to the wiring VDD_IN
  • the other of the source or drain of the transistor 69 is the wiring VDD_IN.
  • the gate of the transistor 68 is electrically connected to the input terminal SI1_IN
  • the gate of the transistor 69 is electrically connected to the input terminal SI2_IN.
  • One of the source or drain of the transistor 66 is electrically connected to the wiring VSS_IN, and the other of the source or drain of the transistor 66 is one of the source or drain of the transistor 67, the other terminal of the capacitive element C62, and the output terminal. It is electrically connected to SO2B_OUT and the other of the source or drain of transistor 67 is electrically connected to wiring VDD_IN.
  • the gate of the transistor 61, the gate of the transistor 65, one of the source or drain of the transistor 70, one of the source or drain of the transistor 68, one of the source or drain of the transistor 69, one terminal of the capacitive element C62, and The connection portion of the transistor 67 with the gate is referred to as a node N62.
  • the connection between the gate of the transistor 62 and the other terminal of the capacitive element C61, one of the source or drain of the transistor 64, one of the source or drain of the transistor 65, the gate of the transistor 70, and the gate of the transistor 66 Called node N61.
  • FIG. 8 is a timing chart showing an operation example of the semiconductor device 40 and the semiconductor device 60.
  • FIG. 8 shows the potentials of the signal SI1, the signal SI2, the signal SO1, the signal SO1B, the signal SO2, and the signal SO2B by dividing them into periods D41 to D45.
  • the period D41 is a period in which the signal SI1 and the signal SI2 change from a high level to a low level, and a period in which the signal SI1 and the signal SI2 are at a low level. Since the signal SI1B is a signal in which the logic of the signal SI1 is inverted and the signal SI2B is a signal in which the logic of the signal SI2 is inverted, the description thereof will be omitted (not shown).
  • the transistor 48 and the transistor 49 change from the conductive state to the non-conducting state, and the transistor 43 and the transistor 44 change from the non-conducting state to the conductive state.
  • the node N41 becomes a high level.
  • the transistor 48 and the transistor 49 change to the non-conducting state
  • the node N42 does not immediately reach the low level.
  • the transistor 50 changes to the conductive state, and the node N42 becomes the low level.
  • the transistor 50, the transistor 46, and the transistor 42 become conductive. Further, when the node N42 becomes low level, the transistor 45, the transistor 41, and the transistor 47 are in a non-conducting state. Since the transistor 42 is in the conductive state and the transistor 41 is in the non-conducting state, the signal SO1 becomes a high level. Further, since the transistor 47 is in the non-conducting state and the transistor 46 is in the conducting state, the signal SO1B is at a low level.
  • the transistor 41 is in a conductive state until the node N42 becomes a low level, so that the signal SO1 becomes a high level of the node N41. It becomes a high level later than the timing. Therefore, a potential difference is generated between the output terminal SO1_OUT and the node N41, and the potential difference is also applied between one terminal of the capacitance element C41 and the other terminal of the capacitance element C41.
  • the signal SO1 changes from a low level to a high level while a potential difference is applied between one terminal of the capacitive element C41 and the other terminal of the capacitive element C41, the node N41 due to capacitive coupling by the capacitive element C41.
  • the potential of the node N41 can be increased to be higher than the high power supply potential VDD.
  • the potential of the signal SO1 can be set to the high power supply potential VDD.
  • the potential of the node N41 which is higher than the high power supply potential VDD, is the period during which the signal SO1 is at a high level (the signal SO1B is high) by using the above-mentioned transistor having a small off current for the transistor 43, the transistor 44, and the transistor 45. It can be retained even if the low level period) is long.
  • the transistor 68 and the transistor 69 change from the conductive state to the non-conducting state, and the transistor 63 and the transistor 64 change from the non-conducting state to the conductive state.
  • the node N61 becomes a high level.
  • the transistor 68 and the transistor 69 change to the non-conducting state
  • the node N62 does not immediately reach the low level.
  • the transistor 70 changes to the conductive state, and the node N62 becomes the low level.
  • the transistor 70, the transistor 66, and the transistor 62 become conductive. Further, when the node N62 becomes low level, the transistor 65, the transistor 61, and the transistor 67 are in a non-conducting state. Since the transistor 62 is in the conductive state and the transistor 61 is in the non-conducting state, the signal SO2 becomes a high level. Further, since the transistor 67 is in the non-conducting state and the transistor 66 is in the conducting state, the signal SO2B is at a low level.
  • the transistor 61 is in a conductive state until the node N62 becomes a low level, so that the signal SO2 becomes a high level of the node N61. It becomes a high level later than the timing. Therefore, a potential difference is generated between the output terminal SO2_OUT and the node N61, and the potential difference is also applied between one terminal of the capacitance element C61 and the other terminal of the capacitance element C61.
  • the signal SO2 changes from low level to high level while a potential difference is applied between one terminal of the capacitive element C61 and the other terminal of the capacitive element C61, the node N61 due to capacitive coupling by the capacitive element C61.
  • the potential of the node N61 rises, and the potential of the node N61 can be made higher than the high power supply potential VDD.
  • the potential of the signal SO2 can be set to the high power supply potential VDD.
  • the potential of the node N61 which is higher than the high power supply potential VDD, is the period during which the signal SO2 is at a high level (the signal SO2B is high) by using the above-mentioned transistor having a small off current for the transistor 63, the transistor 64, and the transistor 65. It can be retained even if the low level period) is long.
  • the period D42 is a period in which the signal SI1 changes from a low level to a high level, and a period in which the signal SI1 is at a high level and the signal SI2 is at a low level.
  • the transistor 48 changes from the non-conducting state to the conducting state, and the transistor 43 changes from the conducting state to the non-conducting state.
  • the transistor 49 does not change from the non-conducting state, and the transistor 44 does not change from the conducting state. Therefore, node N41 remains at high level and node N42 remains at low level.
  • the transistor 50, the transistor 46, and the transistor 42 are in a conductive state. Further, since the node N42 is at a low level, the transistor 45, the transistor 41, and the transistor 47 are in a non-conducting state. Since the transistor 42 is in the conductive state and the transistor 41 is in the non-conducting state, the signal SO1 remains at a high level. Further, since the transistor 47 is in the non-conducting state and the transistor 46 is in the conducting state, the signal SO1B remains at a low level. That is, the semiconductor device 40 in the period D42 holds the state of the period D41.
  • the transistor 69 changes from the non-conducting state and the transistor 64 does not change from the conducting state, but the transistor 68 changes from the non-conducting state to the conducting state, and the transistor 63 changes from the conducting state to the non-conducting state.
  • the transistor 68 changes to the conductive state
  • the node N62 becomes a high level.
  • the transistor 65 changes to the conductive state, and the node N61 becomes the low level.
  • the transistor 70, the transistor 66, and the transistor 62 are in a non-conducting state. Further, when the node N62 reaches a high level, the transistor 65, the transistor 61, and the transistor 67 are in a conductive state. Since the transistor 62 is in the non-conducting state and the transistor 61 is in the conducting state, the signal SO2 is at a low level. Further, since the transistor 67 is in the conductive state and the transistor 66 is in the non-conducting state, the signal SO2B becomes a high level.
  • the transistor 66 is in a conductive state until the node N61 becomes a low level, so that the signal SO2B has a high level at the node N62. It becomes a high level later than the timing. Therefore, a potential difference is generated between the output terminal SO2B_OUT and the node N62, and the potential difference is also applied between one terminal of the capacitance element C62 and the other terminal of the capacitance element C62.
  • the signal SO2B changes from a low level to a high level while a potential difference is applied between one terminal of the capacitive element C62 and the other terminal of the capacitive element C62, the node N62 due to capacitive coupling by the capacitive element C62.
  • the potential of the node N62 can be increased to be higher than the high power supply potential VDD.
  • the potential of the signal SO2B can be set to the high power supply potential VDD.
  • the potential of the node N62 which is higher than the high power supply potential VDD, is the period during which the signal SO2B is at a high level (the signal SO2 is high) by using the above-mentioned transistor having a small off current for the transistor 68, the transistor 69, and the transistor 70. It can be retained even if the low level period) is long.
  • the period D43 is a period in which the signal SI1 changes from high level to low level and the signal SI2 changes from low level to high level, and a period in which signal SI1 is low level and signal SI2 is high level.
  • node N41 remains at high level and node N42 remains at low level.
  • the transistor 50, the transistor 46, and the transistor 42 are in a conductive state. Further, since the node N42 is at a low level, the transistor 45, the transistor 41, and the transistor 47 are in a non-conducting state. Since the transistor 42 is in the conductive state and the transistor 41 is in the non-conducting state, the signal SO1 remains at a high level. Further, since the transistor 47 is in the non-conducting state and the transistor 46 is in the conducting state, the signal SO1B remains at a low level. That is, the semiconductor device 40 in the period D43 holds the state of the period D42.
  • the transistor 68 and the transistor 64 change from the conductive state to the non-conducting state, and the transistor 69 and the transistor 63 change from the non-conducting state to the conductive state. Therefore, node N61 remains at low level and node N62 remains at high level.
  • the transistor 70, the transistor 66, and the transistor 62 are in a non-conducting state. Further, since the node N62 is at a high level, the transistor 65, the transistor 61, and the transistor 67 are in a conductive state. Since the transistor 62 is in the non-conducting state and the transistor 61 is in the conducting state, the signal SO2 remains at a low level. Further, since the transistor 67 is in the conductive state and the transistor 66 is in the non-conducting state, the signal SO2B remains at a high level. That is, the semiconductor device 60 in the period D43 holds the state of the period D42.
  • the period D44 is a period during which the signal SI1 changes from a low level to a high level, and a period during which the signal SI1 and the signal SI2 are at a high level.
  • the transistor 49 changes from the conductive state and the transistor 44 does not change from the non-conducting state, but the transistor 48 changes from the non-conducting state to the conductive state, and the transistor 43 changes from the conductive state to the non-conducting state.
  • the transistor 48 changes to the conductive state
  • the node N42 becomes a high level.
  • the transistor 45 changes to the conductive state, and the node N41 becomes the low level.
  • the transistor 50, the transistor 46, and the transistor 42 become non-conducting. Further, when the node N42 reaches a high level, the transistor 45, the transistor 41, and the transistor 47 become conductive. Since the transistor 42 is in the non-conducting state and the transistor 41 is in the conducting state, the signal SO1 is at a low level. Further, since the transistor 47 is in the conductive state and the transistor 46 is in the non-conducting state, the signal SO1B becomes a high level.
  • the transistor 46 is in a conductive state until the node N41 becomes a low level, so that the signal SO1B causes the node N42 to become a high level. It becomes a high level later than the timing. Therefore, a potential difference is generated between the output terminal SO1B_OUT and the node N42, and the potential difference is also applied between one terminal of the capacitance element C42 and the other terminal of the capacitance element C42.
  • the signal SO1B changes from a low level to a high level while a potential difference is applied between one terminal of the capacitive element C42 and the other terminal of the capacitive element C42, the node N42 due to capacitive coupling by the capacitive element C42.
  • the potential of the node N42 rises, and the potential of the node N42 can be made higher than the high power supply potential VDD.
  • the potential of the signal SO1B can be set to the high power supply potential VDD.
  • the potential of the node N42 which is higher than the high power supply potential VDD, is the period during which the signal SO1B is at a high level (the signal SO1 is high) by using the above-mentioned transistor having a small off current for the transistor 48, the transistor 49, and the transistor 50. It can be retained even if the low level period) is long.
  • the transistor 68 changes from the non-conducting state to the conducting state, and the transistor 63 changes from the conducting state to the non-conducting state.
  • the transistor 64 does not change from the non-conducting state, and the transistor 69 does not change from the conducting state. Therefore, node N61 remains at low level and node N62 remains at high level.
  • the transistor 70, the transistor 66, and the transistor 62 are in a non-conducting state. Further, since the node N62 is at a high level, the transistor 65, the transistor 61, and the transistor 67 are in a conductive state. Since the transistor 62 is in the non-conducting state and the transistor 61 is in the conducting state, the signal SO2 remains at a low level. Further, since the transistor 67 is in the conductive state and the transistor 66 is in the non-conducting state, the signal SO2B remains at a high level. That is, the semiconductor device 60 in the period D44 holds the state of the period D43.
  • Period D45 is a period during which the signal SI1 and the signal SI2 change from a high level to a low level, and a period during which the signal SI1 and the signal SI2 are at a low level. Since the period D45 is the same as the period D41, the description thereof will be omitted.
  • the signal SI1, the signal SI2, the signal SI1B, and the signal SI2B are input to the semiconductor device 40, and the semiconductor device 40 outputs the signal SO1 and the signal SO1B. That is, the semiconductor device 40 has a function as a NAND circuit. Further, the signal SI1, the signal SI2, the signal SI1B, and the signal SI2B are input to the semiconductor device 60, and the semiconductor device 60 outputs the signal SO2 and the signal SO2B. That is, the semiconductor device 60 has a function as a NOR circuit.
  • the semiconductor device 10 having a function as a NOT circuit or a buffer circuit and a function as a NAND circuit.
  • the semiconductor device 40 and the semiconductor device 60 having a function as a NOR circuit can be electrically connected to each other. That is, a general-purpose logic circuit can be configured by using the semiconductor device 10, the semiconductor device 40, and the semiconductor device 60.
  • the transistor that constitutes the semiconductor device 10 it is used for the transistor that constitutes the semiconductor device 10, the transistor that constitutes the semiconductor device 20, the transistor that constitutes the semiconductor device 40, and the transistor that constitutes the semiconductor device 60 described in the above embodiment.
  • An example of the configuration of the OS transistor that can be used will be described. Since the OS transistor is a thin film transistor and can be provided in a laminated manner, in the present embodiment, a configuration example of a semiconductor device in which the OS transistor is provided above the Si transistor formed on the single crystal silicon substrate will be described. To do.
  • the semiconductor device shown in FIG. 9 includes a transistor 300, a transistor 500, and a capacitance element 600.
  • 10A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 10B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 10C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region.
  • the transistor 500 has the characteristics that a high voltage can be applied between the source and the drain, the off-current does not easily increase even in a high-temperature environment, and the ratio of the on-current to the off-current is large even in a high-temperature environment.
  • the semiconductor device 20 the semiconductor device 40, and the semiconductor device 60, the semiconductor device can be made into a highly reliable semiconductor device.
  • the semiconductor device described in this embodiment includes a transistor 300, a transistor 500, and a capacitive element 600.
  • the transistor 500 is provided above the transistor 300
  • the capacitive element 600 is provided above the transistor 300 and the transistor 500.
  • the transistor 300 is provided on the substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 composed of a part of the substrate 311 and a low resistance region 314a and a low resistance region 314b that function as a source region or a drain region.
  • a conductor 316 an insulator 315
  • a semiconductor region 313 composed of a part of the substrate 311 and a low resistance region 314a and a low resistance region 314b that function as a source region or a drain region.
  • the transistor 300 has a top surface of the semiconductor region 313 and a side surface in the channel width direction covered with a conductor 316 via an insulator 315.
  • the on-characteristics of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor is included in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like. It preferably contains crystalline silicon. Alternatively, it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like. A configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low resistance region 314a and the low resistance region 314b impart n-type conductivity-imparting elements such as arsenic and phosphorus, or p-type conductivity such as boron, in addition to the semiconductor material applied to the semiconductor region 313. Contains elements that
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the Vth of the transistor can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum laminated on the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 shown in FIG. 9 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, etc. are used. Just do it.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 500 is provided from the substrate 311 or the transistor 300.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a thermal desorption gas analysis (TDS analysis: Thermal Desoption Spectroscopy) method or the like.
  • TDS analysis Thermal Desoption Spectroscopy
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • a capacitance element 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like are embedded.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring.
  • a conductor having a function as a plug or a wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. Can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. Can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or wiring.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • the insulator 370, the insulator 372, and the insulator 374 are laminated in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or wiring.
  • the conductor 376 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 370 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • the insulator 380, the insulator 382, and the insulator 384 are laminated in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or wiring.
  • the conductor 386 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 380 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 386 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 380 having a barrier property against hydrogen.
  • the semiconductor device according to the present embodiment has been described. It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are laminated in this order.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • the insulator 510 and the insulator 514 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 500 is provided from the region where the substrate 311 or the transistor 300 is provided. .. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the film having a barrier property against hydrogen for example, it is preferable to use metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, the release of oxygen from the oxides constituting the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as that of the insulator 320 can be used for the insulator 512 and the insulator 516.
  • a material having a relatively low dielectric constant as an interlayer film it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are embedded with the conductor 518 and the conductors (conductor 503 (see FIG. 10A)) constituting the transistor 500. ..
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitance element 600 or the transistor 300.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 in the region in contact with the insulator 510 and the insulator 514 is preferably a conductor having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator 520 arranged on the insulator 516 and the insulator 503. And on the insulator 522 placed on the insulator 520, the insulator 524 placed on the insulator 522, the oxide 530a placed on the insulator 524, and the oxide 530a.
  • the arranged oxide 530b, the conductor 542a and the conductor 542b arranged apart from each other on the oxide 530b, and the conductor 542a and the conductor 542b arranged on the conductor 542a and the conductor 542b.
  • An insulator 580 having an opening formed by superimposing between them, a conductor 560 arranged in the opening, an oxide 530b, a conductor 542a, a conductor 542b, an insulator 580, and a conductor 560. It has an insulator 550 arranged between the insulators 550, an oxide 530b, a conductor 542a, a conductor 542b, and an insulator 580, and an oxide 530c arranged between the insulator 550.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b and the insulator 580.
  • the conductor 560 preferably has a conductor 560a provided inside the insulator 550 and a conductor 560b provided so as to be embedded inside the conductor 560a.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 550.
  • the oxide 530a, the oxide 530b, and the oxide 530c may be collectively referred to as the oxide 530.
  • the conductor 542a and the conductor 542b may be collectively referred to as the conductor 542.
  • the transistor 500 a configuration in which three layers of oxide 530a, oxide 530b, and oxide 530c are laminated is shown in a region where a channel is formed and in the vicinity thereof, but the present invention is limited to this. It's not a thing.
  • a single layer of oxide 530b, a two-layer structure of oxide 530b and oxide 530a, a two-layer structure of oxide 530b and oxide 530c, or a laminated structure of four or more layers may be provided.
  • the conductor 560 is shown as a two-layer laminated structure, but the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 9, 10A, and 10B is an example, and the transistor 500 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and a high frequency characteristic can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode. In that case, the Vth of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, it is possible to make the Vth of the transistor 500 larger than 0V and reduce the off-current. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel forming region formed in the oxide 530. Can be done.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the first gate electrode and the second gate electrode is called a slurried channel (S-channel) structure.
  • the side surface and the periphery of the oxide 530 in contact with the conductor 542a and the conductor 542b functioning as the source electrode and the drain electrode are said to be type I as in the channel formation region. It has characteristics. Further, since the side surface and the periphery of the oxide 530 in contact with the conductor 542a and the conductor 542b are in contact with the insulator 544, it can be type I as in the channel forming region. In addition, in this specification and the like, type I can be treated as the same as high-purity authenticity described later. Further, the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure. By adopting the S-channel structure, it is possible to increase the resistance to the short-channel effect, in other words, to make a transistor in which the short-channel effect is unlikely to occur.
  • the conductor 503 has the same structure as the conductor 518, and the conductor 503a is formed in contact with the inner walls of the openings of the insulator 514 and the insulator 516, and the conductor 503b is further formed inside.
  • the insulator 520, the insulator 522, the insulator 524, and the insulator 550 have a function as a gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition. That is, it is preferable that the insulator 524 is formed with an excess oxygen region. By providing such an insulator containing excess oxygen in contact with the oxide 530, oxygen deficiency in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • an oxide material in which a part of oxygen is desorbed by heating is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 in TDS analysis. It is an oxide film having atoms / cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atom, oxygen molecule, etc.
  • the insulator 522 has a function of suppressing the diffusion of oxygen and impurities, the oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, it is possible to suppress the conductor 503 from reacting with the oxygen contained in the insulator 524 and the oxide 530.
  • the insulator 522 includes, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) and the like. It is preferable to use the body in a single layer or in a laminated manner. As the miniaturization and high integration of transistors progress, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • an insulator containing an oxide of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the above-mentioned oxygen is difficult to permeate).
  • an insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 522 is formed by using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide or silicon nitride may be laminated on the above insulator.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon oxide nitride are suitable because they are thermally stable.
  • by combining the insulator of the high-k material with silicon oxide or silicon oxide nitride it is possible to obtain an insulator 520 having a laminated structure that is thermally stable and has a high relative permittivity.
  • the insulator 520, the insulator 522, and the insulator 524 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • oxide 530 a metal oxide that functions as an oxide semiconductor for the oxide 530 containing the channel forming region.
  • oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium).
  • Hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • a metal oxide having a low carrier density for the transistor 500.
  • the impurity concentration in the metal oxide may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the metal oxide. If the channel forming region in the metal oxide contains oxygen deficiency, the transistor may have a normally-on characteristic.
  • a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • Defects containing hydrogen in oxygen deficiencies can function as donors for metal oxides. However, it is difficult to quantitatively evaluate the defect. Therefore, in the case of metal oxides, the carrier density may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as the parameter of the metal oxide, the carrier density assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier density" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the carrier density of the metal oxide in the channel formation region is preferably 1 ⁇ 10 18 cm -3 or less, and preferably less than 1 ⁇ 10 17 cm -3. Is more preferably less than 1 ⁇ 10 16 cm -3 , even more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier density of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the oxygen in the oxide 530 diffuses to the conductor 542 when the conductor 542 (conductor 542a and the conductor 542b) and the oxide 530 come into contact with each other.
  • the conductor 542 may oxidize. It is highly probable that the conductivity of the conductor 542 will decrease due to the oxidation of the conductor 542.
  • the diffusion of oxygen in the oxide 530 into the conductor 542 can be rephrased as the conductor 542 absorbing the oxygen in the oxide 530.
  • oxygen in the oxide 530 diffuses into the conductor 542 (conductor 542a and the conductor 542b), so that the oxygen in the oxide 530 diffuses between the conductor 542a and the oxide 530b, and the conductor 542b and the oxide 530b.
  • Different layers may be formed between them. Since the different layer contains more oxygen than the conductor 542, it is presumed that the different layer has an insulating property.
  • the three-layer structure of the conductor 542, the different layer, and the oxide 530b can be regarded as a three-layer structure composed of a metal, an insulator, and a semiconductor, and can be regarded as a MIS (Metal-Insulator-Semiconductor) structure. It may be called, or it may be called a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542 and the oxide 530b.
  • the different layer is formed between the conductor 542 and the oxide 530c, or when the different layer is conductive. It may be formed between the body 542 and the oxide 530b, and between the conductor 542 and the oxide 530c.
  • a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more, which functions as a channel forming region in the oxide 530 it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more, which functions as a channel forming region in the oxide 530. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • the semiconductor material that can be used for the oxide 530 is not limited to the above-mentioned metal oxide.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, or the like) that functions as a semiconductor as a semiconductor material.
  • a layered substance also referred to as an atomic layer substance, a two-dimensional material, or the like
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Layered materials include graphene, silicene, chalcogenides and the like.
  • a chalcogenide is a compound containing a chalcogen.
  • chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • oxide 530 for example, it is preferable to use a transition metal chalcogenide that functions as a semiconductor.
  • transition metal chalcogenides applicable as oxide 530 specifically, molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • Tungsten selenium typically WSe 2
  • Tungsten tellurium typically WTe 2
  • Hafnium sulfide typically HfS 2
  • Hafnium serene typically HfS 2
  • Typical examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • the oxide 530 can suppress the diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b. Further, by having the oxide 530c on the oxide 530b, it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 preferably has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom. Specifically, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable. Further, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542 (conductor 542a and conductor 542b) that functions as a source electrode and a drain electrode is provided on the oxide 530b.
  • the conductors 542 include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, and strontium. It is preferable to use a metal element selected from lanterns, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a region 543 may be formed as a low resistance region in the interface of the oxide 530 with the conductor 542 and its vicinity thereof.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543 may be reduced.
  • a metal compound layer containing the metal contained in the conductor 542 and the component of the oxide 530 may be formed in the region 543. In such a case, the carrier density of the region 543 increases, and the region 543 becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542 and suppresses the oxidation of the conductor 542. At this time, the insulator 544 may be provided so as to cover the side surface of the oxide 530 and come into contact with the insulator 524.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used. it can.
  • the insulator 544 it is preferable to use aluminum or an oxide containing one or both oxides of hafnium, such as aluminum oxide, hafnium oxide, and an oxide containing aluminum and hafnium (hafnium aluminate).
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the insulator 544 is not an indispensable configuration when the conductor 542 is a material having oxidation resistance or the conductivity does not significantly decrease even if oxygen is absorbed. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 550 functions as a gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (upper surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed by using an insulator that releases oxygen by heating.
  • the amount of oxygen desorbed in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 atoms / cm 3 or more, and more preferably 2.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower.
  • silicon oxide with excess oxygen silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and vacancies.
  • Silicon oxide can be used.
  • silicon oxide and silicon oxide nitride are preferable because they are stable against heat.
  • oxygen can be effectively applied from the insulator 550 through the oxide 530c to the channel forming region of the oxide 530b. Can be supplied. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 550 is reduced.
  • the film thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of excess oxygen supplied to the oxide 530.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the conductor 560 functioning as the first gate electrode is shown as a two-layer structure in FIGS. 10A and 10B, it may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 560a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 to reduce the conductivity. As the conductive material having a function of suppressing the diffusion of oxygen, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542 via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having pores , Or a resin or the like is preferable.
  • silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, the oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. It is preferable that the concentration of impurities such as water and hydrogen in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 may have a shape having a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580.
  • oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • the aluminum oxide film formed by the sputtering method can have a function as a barrier film for impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 540a and the conductor 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided so as to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as the conductor 546 and the conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, the release of oxygen from the oxides constituting the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used.
  • a material having a relatively low dielectric constant as an interlayer film it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546 and the conductor 548. Is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring for connecting to the capacitive element 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • the capacitive element 600 has a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug or wiring for connecting to the transistor 500.
  • the conductor 610 has a function as an electrode of the capacitive element 600.
  • the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 are shown as a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the conductor 620 is provided so as to overlap the conductor 610 via the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • tungsten When it is formed at the same time as another structure such as a conductor, Cu (copper), Al (aluminum), or the like, which are low resistance metal materials, may be used.
  • An insulator 650 is provided on the conductor 620 and the insulator 630.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650.
  • a transistor having an oxide semiconductor By using this structure, in a semiconductor device using a transistor having an oxide semiconductor, fluctuations in electrical characteristics can be suppressed and reliability can be improved. Alternatively, a transistor having an oxide semiconductor having a large on-current can be provided. Alternatively, a transistor having an oxide semiconductor having a small off-current can be provided. Alternatively, it is possible to provide a semiconductor device with reduced power consumption. Alternatively, in a semiconductor device using a transistor having an oxide semiconductor, miniaturization or high integration can be achieved.
  • the transistor 500 of the semiconductor device shown in this embodiment is not limited to the above structure.
  • structural examples that can be used for the transistor 500 will be described.
  • FIG. 11A is a top view of the transistor 510A.
  • FIG. 11B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 11A.
  • FIG. 11C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 11A.
  • some elements are omitted for the sake of clarity.
  • 11A, 11B and 11C show the transistor 510A and the insulator 511, insulator 512, insulator 514, insulator 516, insulator 580, insulator 582, and insulator 584 that function as interlayer films. There is. Further, a conductor 546 (conductor 546a and a conductor 546b) that is electrically connected to the transistor 510A and functions as a contact plug, and a conductor 503 that functions as wiring are shown.
  • the transistor 510A includes a conductor 560 (conductor 560a and a conductor 560b) that functions as a first gate electrode, a conductor 505 that functions as a second gate electrode (conductor 505a, and a conductor 505b), and a conductor 505b.
  • An insulator 550 that functions as a first gate insulating film, an insulator 521 that functions as a second gate insulating film, an insulator 522, and an insulator 524, and an oxide 530 (oxidation) having a region in which a channel is formed.
  • It has a material 530a, an oxide 530b, and an oxide 530c), a conductor 542a that functions as one of the source or drain, a conductor 542b that functions as the other of the source or drain, and an insulator 574.
  • the oxide 530c, the insulator 550, and the conductor 560 are arranged in the opening provided in the insulator 580 via the insulator 574. .. Further, the oxide 530c, the insulator 550, and the conductor 560 are arranged between the conductor 542a and the conductor 542b.
  • the insulator 511 and the insulator 512 function as an interlayer film.
  • silicon oxide, silicon nitride nitride, silicon oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) Insulators such as TiO 3 (BST) can be used in single layers or in layers.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 511 preferably functions as a barrier film that suppresses impurities such as water and hydrogen from being mixed into the transistor 510A from the substrate side. Therefore, it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate) for the insulator 511. Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule) (the oxygen is difficult to permeate). Further, for example, aluminum oxide, silicon nitride, or the like may be used as the insulator 511. With this configuration, it is possible to prevent impurities such as hydrogen and water from diffusing from the substrate side to the transistor 510A side of the insulator 511.
  • the insulator 512 preferably has a lower dielectric constant than the insulator 511.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 503 is formed so as to be embedded in the insulator 512.
  • the height of the upper surface of the conductor 503 and the height of the upper surface of the insulator 512 can be made about the same.
  • the conductor 503 is shown to have a single layer structure, the present invention is not limited to this.
  • the conductor 503 may have a multilayer structure of two or more layers.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 505 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 510A can be controlled by changing the potential applied to the conductor 505 independently without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 505, the threshold voltage of the transistor 510A can be made larger than 0V, and the off-current can be reduced. Therefore, when a negative potential is applied to the conductor 505, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the electric field generated from the conductor 560 and the electric field generated from the conductor 505 are generated. Can cover the channel-forming region formed in the oxide 530.
  • the channel forming region can be electrically surrounded by the electric field of the conductor 560 having the function of the first gate electrode and the electric field of the conductor 505 having the function of the second gate electrode. That is, it has a surroundd channel (S-channel) structure, similar to the transistor 500 described above.
  • the insulator 514 and the insulator 516 function as an interlayer film in the same manner as the insulator 511 or the insulator 512.
  • the insulator 514 preferably functions as a barrier film that suppresses impurities such as water and hydrogen from being mixed into the transistor 510A from the substrate side. With this configuration, it is possible to prevent impurities such as hydrogen and water from diffusing from the substrate side to the transistor 510A side of the insulator 514.
  • the insulator 516 preferably has a lower dielectric constant than the insulator 514. By using a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 505 that functions as the second gate
  • the conductor 505a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 505b is further formed inside.
  • the height of the upper surface of the conductor 505a and the conductor 505b and the height of the upper surface of the insulator 516 can be made about the same.
  • the transistor 510A shows a configuration in which the conductor 505a and the conductor 505b are laminated
  • the present invention is not limited to this.
  • the conductor 505 may have a single layer or a laminated structure of three or more layers.
  • the conductor 505a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule (the oxygen is difficult to permeate).
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above impurities or the above oxygen.
  • the conductor 505a since the conductor 505a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 505b from being oxidized and the conductivity from being lowered.
  • the conductor 505 also functions as a wiring
  • a highly conductive conductive material containing tungsten, copper, or aluminum as a main component for the conductor 505b.
  • the conductor 503 does not necessarily have to be provided.
  • the conductor 505b is shown as a single layer, it may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the insulator 521, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 522 preferably has a barrier property. Since the insulator 522 has a barrier property, it functions as a layer for suppressing the mixing of impurities such as hydrogen from the peripheral portion of the transistor 510A into the transistor 510A.
  • the insulator 522 may be, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ) or ( It is preferable to use an insulator containing Ba, Sr) TiO 3 (BST) or the like in a single layer or in a laminated manner. As the miniaturization and high integration of transistors progress, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 521 is preferably thermally stable.
  • silicon oxide and silicon oxide nitride are suitable because they are thermally stable.
  • an insulator 521 having a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • FIGS. 11B and 11C show a three-layer laminated structure as the second gate insulating film, a laminated structure of two or less layers or four or more layers may be used. In that case, the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 530 having a region functioning as a channel forming region has an oxide 530a, an oxide 530b on the oxide 530a, and an oxide 530c on the oxide 530b.
  • the oxide 530a under the oxide 530b it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed below the oxide 530a.
  • the oxide 530c on the oxide 530b it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 an oxide semiconductor which is a kind of the above-mentioned metal oxide can be used.
  • the oxide 530c is preferably provided in the opening provided in the insulator 580 via the insulator 574.
  • the insulator 574 has a barrier property, it is possible to prevent impurities from the insulator 580 from diffusing into the oxide 530.
  • One of the conductors 542 (conductor 542a and conductor 542b) functions as a source electrode and the other functions as a drain electrode.
  • a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the same as a main component can be used. ..
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and has high oxidation resistance.
  • the conductor 542a and the conductor 542b show a single-layer structure, but a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a tungsten film. It may have a two-layer structure in which copper films are laminated.
  • a molybdenum nitride film and an aluminum film or a copper film are laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is further formed on the aluminum film or the copper film.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a barrier layer may be provided on the conductor 542.
  • the barrier layer it is preferable to use a substance having a barrier property against oxygen or hydrogen. With this configuration, it is possible to suppress the oxidation of the conductor 542 when the insulator 574 is formed.
  • a metal oxide can be used for the barrier layer.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide, hafnium oxide, and gallium oxide.
  • silicon nitride formed by the CVD method may be used.
  • the range of material selection of the conductor 542 can be expanded.
  • a material having low oxidation resistance but high conductivity such as tungsten or aluminum, can be used.
  • a conductor that is easy to form a film or process can be used.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably provided in the opening provided in the insulator 580 via the oxide 530c and the insulator 574.
  • the insulator 550 may have a laminated structure as in the case of the second gate insulating film.
  • an insulator that functions as a gate insulating film in a laminated structure of a high-k material and a thermally stable material, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. It becomes.
  • a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • the conductor 560 functioning as the first gate electrode has a conductor 560a and a conductor 560b on the conductor 560a.
  • the conductor 560a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms, similarly to the conductor 505a.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.
  • the conductor 560a has a function of suppressing the diffusion of oxygen, the range of material selection for the conductor 560b can be expanded. That is, by having the conductor 560a, it is possible to suppress the oxidation of the conductor 560b and prevent the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b into a film by a sputtering method, the electric resistance value of the conductor 560a can be reduced to form a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • Insulator 574 is placed between the insulator 580 and the transistor 510A.
  • the insulator 574 it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen.
  • impurities such as water and hydrogen and oxygen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride or silicon nitride can be used.
  • the insulator 574 By having the insulator 574, it is possible to prevent impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b via the oxide 530c and the insulator 550. Further, it is possible to suppress the oxidation of the conductor 560 due to the excess oxygen contained in the insulator 580.
  • the insulator 580, the insulator 582, and the insulator 584 function as an interlayer film.
  • the insulator 582 preferably functions as a barrier insulating film that prevents impurities such as water and hydrogen from being mixed into the transistor 510A from the outside.
  • the insulator 580 and the insulator 584 like the insulator 516, preferably have a lower dielectric constant than the insulator 582.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the transistor 510A may be electrically connected to another structure via a plug or wiring such as an insulator 580, an insulator 582, and a conductor 546 embedded in the insulator 584.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material can be used as a single layer or laminated. ..
  • a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • tantalum nitride which is a conductor having a barrier property against hydrogen and oxygen, and tungsten having high conductivity as the conductor 546, the conductivity as a wiring is maintained. , It is possible to suppress the diffusion of impurities from the outside.
  • FIG. 12A is a top view of the transistor 510B.
  • FIG. 12B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 12A.
  • FIG. 12C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 12A.
  • some elements are omitted for the sake of clarity.
  • Transistor 510B is a modification of transistor 510A. Therefore, in order to prevent repetition of the description, the points different from the transistor 510A will be mainly described.
  • the transistor 510B has a region in which the conductor 542 (conductor 542a and conductor 542b) and the oxide 530c, the insulator 550, and the conductor 560 overlap. With this structure, it is possible to provide a transistor having a high on-current. Further, it is possible to provide a transistor having high controllability.
  • the conductor 560 functioning as the first gate electrode has a conductor 560a and a conductor 560b on the conductor 560a.
  • the conductor 560a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms, similarly to the conductor 505a.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.
  • the conductor 560a has a function of suppressing the diffusion of oxygen, the width of the conductor 560b can be widened. That is, by having the conductor 560a, it is possible to suppress the oxidation of the conductor 560b and prevent the conductivity from being lowered.
  • the insulator 574 it is preferable to provide the insulator 574 so as to cover the upper surface and the side surface of the conductor 560, the side surface of the insulator 550, and the side surface of the oxide 530c.
  • the insulator 574 it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen.
  • impurities such as water and hydrogen and oxygen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride or silicon nitride can be used.
  • oxidation of the conductor 560 can be suppressed. Further, by having the insulator 574, it is possible to suppress the diffusion of impurities such as water and hydrogen contained in the insulator 580 to the transistor 510B.
  • an insulator 576 having a barrier property may be arranged between the conductor 546 and the insulator 580.
  • insulator 576a and insulator 576b may be arranged between the conductor 546 and the insulator 580.
  • the insulator 576 having a barrier property it is possible to widen the range of material selection of the conductor used for the plug and the wiring.
  • a metal material having a property of absorbing oxygen and having high conductivity in the conductor 546 it is possible to provide a semiconductor device having low power consumption.
  • a material such as tungsten or aluminum, which has low oxidation resistance but high conductivity, can be used.
  • a conductor that is easy to form a film or process can be used.
  • FIG. 13A is a top view of the transistor 510C.
  • FIG. 13B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 13A.
  • FIG. 13C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 13A.
  • some elements are omitted for the sake of clarity.
  • Transistor 510C is a modification of transistor 510A. Therefore, in order to prevent repetition of the description, the points different from the transistor 510A will be mainly described.
  • the conductor 547a is arranged between the conductor 542a and the oxide 530b, and the conductor 547b is arranged between the conductor 542b and the oxide 530b.
  • the conductor 542a extends beyond the upper surface of the conductor 547a (conductor 547b) and the side surface on the conductor 560 side, and has a region in contact with the upper surface of the oxide 530b.
  • the conductor 547 a conductor that can be used for the conductor 542 may be used.
  • the film thickness of the conductor 547 is preferably at least thicker than that of the conductor 542.
  • the transistor 510C shown in FIGS. 13A, 13B and 13C can bring the conductor 542 closer to the conductor 560 than the transistor 510A.
  • the conductor 560 can be overlapped with the end of the conductor 542a and the end of the conductor 542b.
  • the substantial channel length of the transistor 510C can be shortened, and the on-current and frequency characteristics can be improved.
  • the conductor 547a (conductor 547b) is provided so as to overlap with the conductor 542a (conductor 542b).
  • the conductor 547a (conductor 547b) functions as a stopper and the oxide 530b is overetched. Can be prevented.
  • the transistor 510C shown in FIGS. 13A, 13B and 13C may be configured such that the insulator 545 is arranged in contact with the insulator 544.
  • the insulator 544 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen and excess oxygen from being mixed into the transistor 510C from the insulator 580 side.
  • an insulator that can be used for the insulator 544 can be used.
  • a nitride insulator such as aluminum nitride, titanium nitride, titanium nitride, silicon nitride, or silicon nitride may be used.
  • the transistor 510C shown in FIGS. 13A, 13B and 13C may be provided with the conductor 505 in a single layer structure.
  • an insulating film to be an insulator 516 is formed on the patterned conductor 505, and the upper portion of the insulating film is removed by a CMP method or the like until the upper surface of the conductor 505 is exposed. Good.
  • the average surface roughness (Ra) of the upper surface of the conductor 505 may be 1 nm or less, preferably 0.5 nm or less, and more preferably 0.3 nm or less.
  • the flatness of the insulating layer formed on the conductor 505 can be improved, and the crystallinity of the oxides 530b and 530c can be improved.
  • FIG. 14A is a top view of the transistor 510D.
  • FIG. 14B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 14A.
  • 14C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 14A.
  • some elements are omitted for the sake of clarity.
  • the transistor 510D is a modification of the above transistor. Therefore, in order to prevent repetition of the description, the points different from the above-mentioned transistor will be mainly described.
  • the conductor 503 which has a function as a second gate, is also used as wiring without providing the conductor 503. Further, it has an insulator 550 on the oxide 530c and a metal oxide 552 on the insulator 550. Further, the conductor 560 is provided on the metal oxide 552, and the insulator 570 is provided on the conductor 560. Further, the insulator 571 is provided on the insulator 570.
  • the metal oxide 552 preferably has a function of suppressing oxygen diffusion.
  • the metal oxide 552 that suppresses the diffusion of oxygen between the insulator 550 and the conductor 560 the diffusion of oxygen into the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 530.
  • the oxidation of the conductor 560 by oxygen can be suppressed.
  • the metal oxide 552 may have a function as a part of the first gate.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the metal oxide 552.
  • the conductor 560 by forming the conductor 560 into a film by a sputtering method, the electric resistance value of the metal oxide 552 can be lowered to form a conductive layer. This can be called an OC (Oxide Conductor) electrode.
  • the metal oxide 552 may have a function as a part of the gate insulating film. Therefore, when silicon oxide, silicon oxide nitride, or the like is used for the insulator 550, it is preferable to use a metal oxide which is a high-k material having a high relative permittivity as the metal oxide 552.
  • a metal oxide which is a high-k material having a high relative permittivity as the metal oxide 552.
  • the laminated structure it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness.
  • the equivalent oxide film thickness (EOT) of the insulating layer that functions as the gate insulating film can be thinned.
  • the metal oxide 552 is shown as a single layer, but a laminated structure of two or more layers may be used.
  • a metal oxide that functions as a part of the gate electrode and a metal oxide that functions as a part of the gate insulating film may be laminated and provided.
  • the on-current of the transistor 510D can be improved without weakening the influence of the electric field from the conductor 560.
  • the physical thickness of the insulator 550 and the metal oxide 552 keeps the distance between the conductor 560 and the oxide 530, so that the conductor 560 and the conductor 560 are separated from each other. The leakage current with the oxide 530 can be suppressed. Therefore, by providing the laminated structure of the insulator 550 and the metal oxide 552, the physical distance between the conductor 560 and the oxide 530 and the electric field strength applied from the conductor 560 to the oxide 530 can be determined. It can be easily adjusted as appropriate.
  • the metal oxide 552 it can be used as the metal oxide 552 by lowering the resistance of the oxide semiconductor that can be used for the oxide 530.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used.
  • hafnium oxide an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulating layer containing one or both oxides of aluminum or hafnium.
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the metal oxide 552 is not an essential configuration. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 570 it is preferable to use an insulating material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen.
  • an insulating material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen For example, it is preferable to use aluminum oxide or hafnium oxide. As a result, it is possible to suppress the oxidation of the conductor 560 by oxygen from above the insulator 570. Further, it is possible to prevent impurities such as water or hydrogen from above the insulator 570 from being mixed into the oxide 530 via the conductor 560 and the insulator 550.
  • the insulator 571 functions as a hard mask. By providing the insulator 571, when the conductor 560 is processed, the side surface of the conductor 560 is approximately vertical, specifically, the angle formed by the side surface of the conductor 560 and the surface of the substrate is 75 degrees or more and 100 degrees or less. It can be preferably 80 degrees or more and 95 degrees or less.
  • the insulator may also function as a barrier layer. In that case, the insulator 570 does not have to be provided.
  • the insulator 571 As a hard mask and selectively removing a part of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c, these sides are made to substantially match. Moreover, a part of the surface of the oxide 530b can be exposed.
  • the transistor 510D has a region 531a and a region 531b on a part of the surface of the exposed oxide 530b.
  • One of the regions 531a or 531b functions as a source region and the other functions as a drain region.
  • regions 531a and 531b introduces impurity elements such as phosphorus or boron into the exposed oxide 530b surface using, for example, ion implantation, ion doping, plasma implantation ion implantation, or plasma treatment. It can be realized by.
  • the “impurity element” refers to an element other than the main component element.
  • a metal film is formed after exposing a part of the surface of the oxide 530b, and then heat treatment is performed to diffuse the elements contained in the metal film into the oxide 530b to form a region 531a and a region 531b. You can also do it.
  • the region 531a and the region 531b may be referred to as an "impurity region” or a "low resistance region”.
  • the region 531a and the region 531b can be formed in a self-alignment manner. Therefore, the region 531a and / or the region 531b and the conductor 560 do not overlap, and the parasitic capacitance can be reduced. Further, an offset region is not formed between the channel forming region and the source / drain region (region 531a or region 531b). By forming the region 531a and the region 531b in a self-alignment manner, it is possible to increase the on-current, reduce the threshold voltage, improve the operating frequency, and the like.
  • An offset region may be provided between the channel formation region and the source / drain region in order to further reduce the off current.
  • the offset region is a region having a high electrical resistivity and is a region in which the above-mentioned impurity elements are not introduced.
  • the formation of the offset region can be realized by introducing the above-mentioned impurity element after the formation of the insulator 575.
  • the insulator 575 also functions as a mask in the same manner as the insulator 571 and the like. Therefore, the impurity element is not introduced into the region of the oxide 530b that overlaps with the insulator 575, and the electrical resistivity of the region can be kept high.
  • the transistor 510D has an insulator 570, a conductor 560, a metal oxide 552, an insulator 550, and an insulator 575 on the side surface of the oxide 530c.
  • the insulator 575 is preferably an insulator having a low relative permittivity. For example, with silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon, silicon oxide with carbon and nitrogen, silicon oxide with pores, or resin. It is preferable to have.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, or silicon oxide having pores in the insulator 575 because an excess oxygen region can be easily formed in the insulator 575 in a later step.
  • silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • the insulator 575 preferably has a function of diffusing oxygen.
  • the transistor 510D has an insulator 574 on the insulator 575 and the oxide 530.
  • the insulator 574 is preferably formed by a sputtering method. By using the sputtering method, an insulator having few impurities such as water or hydrogen can be formed. For example, aluminum oxide may be used as the insulator 574.
  • the oxide film using the sputtering method may extract hydrogen from the structure to be filmed. Therefore, the insulator 574 absorbs hydrogen and water from the oxide 530 and the insulator 575, so that the hydrogen concentration of the oxide 530 and the insulator 575 can be reduced.
  • FIG. 15A is a top view of the transistor 510E.
  • FIG. 15B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 15A.
  • FIG. 15C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 15A.
  • some elements are omitted for the sake of clarity.
  • the transistor 510E is a modification of the above transistor. Therefore, in order to prevent repetition of the description, the points different from the above-mentioned transistor will be mainly described.
  • a region 531a and a region 531b are provided on a part of the surface of the exposed oxide 530b without providing the conductor 542.
  • One of the regions 531a or 531b functions as a source region and the other functions as a drain region.
  • an insulator 573 is provided between the oxide 530b and the insulator 574.
  • the region 531 (region 531a and region 531b) shown in FIG. 15B is a region in which the following elements are added to the oxide 530b.
  • Region 531 can be formed, for example, by using a dummy gate.
  • the dummy gate on the oxide 530b, use the dummy gate as a mask, and add an element that lowers the resistance of the oxide 530b. That is, the element is added to the region where the oxide 530 does not overlap with the dummy gate, and the region 531 is formed.
  • the method for adding the element include an ion implantation method in which ionized raw material gas is mass-separated and added, an ion doping method in which ionized raw material gas is added without mass separation, and a plasma imaging ion implantation method. Can be used.
  • Typical examples of the element that lowers the resistance of the oxide 530 include boron and phosphorus. Further, hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, rare gas and the like may be used. Typical examples of rare gases include helium, neon, argon, krypton, xenon and the like. The concentration of the element may be measured using SIMS or the like.
  • boron and phosphorus are preferable because, for example, equipment on a low-temperature polysilicon production line can be used. Existing equipment can be diverted and capital investment can be suppressed.
  • an insulating film to be an insulator 573 and an insulating film to be an insulator 574 may be formed on the oxide 530b and the dummy gate.
  • one of the insulating films that becomes the insulator 580 by providing an insulating film that becomes the insulator 580 on the insulating film that becomes the insulator 574 and then performing CMP treatment on the insulating film that becomes the insulator 580. Remove the part and expose the dummy gate. Subsequently, when removing the dummy gate, it is preferable to remove a part of the insulator 573 in contact with the dummy gate. Therefore, the insulator 574 and the insulator 573 are exposed on the side surface of the opening provided in the insulator 580, and a part of the region 531 provided in the oxide 530b is exposed on the bottom surface of the opening. To do.
  • an oxide film to be an oxide 530c, an insulating film to be an insulator 550, and a conductive film to be a conductor 560 are sequentially formed in the opening, and then CMP treatment or the like is performed until the insulator 580 is exposed.
  • the transistor shown in FIGS. 15A to 15C can be formed by removing a part of the oxide film to be the oxide 530c, the insulating film to be the insulator 550, and the conductive film to be the conductor 560.
  • the insulator 573 and the insulator 574 are not essential configurations. It may be appropriately designed according to the desired transistor characteristics.
  • the existing device can be diverted, and further, since the conductor 542 is not provided, the cost can be reduced.
  • FIG. 16A is a top view of the transistor 510F.
  • FIG. 16B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 16A.
  • 16C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 16A.
  • some elements are omitted for the sake of clarity.
  • the transistor 510F is a modified example of the transistor 510A. Therefore, in order to prevent repetition of the description, the points different from the above-mentioned transistor will be mainly described.
  • a part of the insulator 574 is provided in the opening provided in the insulator 580 and is provided so as to cover the side surface of the conductor 560.
  • an opening is formed by removing a part of the insulator 580 and the insulator 574.
  • an insulator 576 having a barrier property may be arranged between the conductor 546 and the insulator 580.
  • insulator 576a and insulator 576b may be arranged between the conductor 546 and the insulator 580.
  • the oxide 530 When an oxide semiconductor is used as the oxide 530, it is preferable to have a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom. Specifically, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable. Further, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the oxides 530a, 530b, and 530c are preferably crystalline, and it is particularly preferable to use CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 530b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 530b even if heat treatment is performed, so that the transistor 510F is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • oxide 530a and oxide 530c may be omitted.
  • Oxide 530 may be a single layer of oxide 530b.
  • the oxide 530 is a laminate of the oxide 530a, the oxide 530b, and the oxide 530c
  • the energy of the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy of the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530c.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the oxide 530c may have a laminated structure.
  • a laminated structure with gallium oxide can be used.
  • a laminated structure of an In-Ga-Zn oxide and an oxide containing no In may be used as the oxide 530c.
  • the oxide 530c has a laminated structure
  • the main path of the carrier is oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 510F can obtain high on-current and high frequency characteristics.
  • the oxide 530c has a laminated structure, in addition to the effect of lowering the defect level density at the interface between the oxide 530b and the oxide 530c, the constituent elements of the oxide 530c are on the insulator 550 side. It is expected to suppress the spread to.
  • the oxide 530c has a laminated structure and the oxide containing no In is positioned above the laminated structure, In that can be diffused to the insulator 550 side can be suppressed. Since the insulator 550 functions as a gate insulator, if In is diffused, the characteristics of the transistor become poor. Therefore, by forming the oxide 530c in a laminated structure, it is possible to provide a highly reliable semiconductor device.
  • the oxide 530 it is preferable to use a metal oxide that functions as an oxide semiconductor.
  • the metal oxide serving as the channel forming region of the oxide 530 it is preferable to use an oxide having a band gap of 2 eV or more, preferably 2.5 eV or more.
  • the off-current of the transistor can be reduced.
  • a semiconductor device having low power consumption can be provided.
  • Transistor structure example 7 A structural example of the transistor 510G will be described with reference to FIGS. 17A and 17B.
  • the transistor 510G is a modification of the transistor 500. Therefore, in order to prevent repetition of the description, the points different from the above-mentioned transistor will be mainly described.
  • the configurations shown in FIGS. 17A and 17B can also be applied to other transistors included in the semiconductor device of one embodiment of the present invention, such as the transistor 300.
  • FIG. 17A is a cross-sectional view of the transistor 510G in the channel length direction
  • FIG. 17B is a cross-sectional view of the transistor 510G in the channel width direction.
  • the transistor 510G shown in FIGS. 17A and 17B differs from the transistor 500 shown in FIGS. 10A and 10B in that it has an insulator 402 and an insulator 404. Further, it is different from the transistor 500 shown in FIGS. 10A and 10B in that the insulator 551 is provided in contact with the side surface of the conductor 540a and the insulator 551 is provided in contact with the side surface of the conductor 540b. Further, it differs from the transistor 500 shown in FIGS. 10A and 10B in that it does not have the insulator 520.
  • an insulator 402 is provided on the insulator 512. Further, the insulator 404 is provided on the insulator 574 and on the insulator 402.
  • the insulator 514, the insulator 516, the insulator 522, the insulator 524, the insulator 544, the insulator 580, and the insulator 574 are patterned, and the insulator 404 is these. It has a structure that covers. That is, the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 524, a side surface of the insulator 522, a side surface of the insulator 516, and an insulator. It is in contact with the side surface of the body 514 and the upper surface of the insulator 402, respectively. As a result, the oxide 530 and the like are separated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 402 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • the insulator 551 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 551 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 551.
  • the insulator 551 By using a material having a high hydrogen barrier property as the insulator 551, it is possible to prevent impurities such as water and hydrogen from diffusing from the insulator 580 and the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to suppress the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the semiconductor device of one embodiment of the present invention can be enhanced.
  • FIG. 18 is a cross-sectional view showing a configuration example of a semiconductor device when the transistor 500 and the transistor 300 have the configurations shown in FIGS. 17A and 17B.
  • An insulator 551 is provided on the side surface of the conductor 546.
  • FIGS. 19A and 19B are modified examples of the transistors shown in FIGS. 17A and 17B.
  • FIG. 19A is a cross-sectional view of the transistor in the channel length direction
  • FIG. 19B is a cross-sectional view of the transistor in the channel width direction.
  • the transistors shown in FIGS. 19A and 19B differ from the transistors shown in FIGS. 17A and 17B in that the oxide 530c has a two-layer structure of an oxide 530c1 and an oxide 530c2.
  • the oxide 530c1 is in contact with the upper surface of the insulator 524, the side surface of the oxide 530a, the upper surface and the side surface of the oxide 530b, the side surface of the conductor 542a and the conductor 542b, the side surface of the insulator 544, and the side surface of the insulator 580.
  • the oxide 530c2 is in contact with the insulator 550.
  • the oxide 530c1 for example, In—Zn oxide can be used.
  • the oxide 530c2 the same material as the material that can be used for the oxide 530c when the oxide 530c has a one-layer structure can be used.
  • Metal oxides can be used.
  • the oxide 530c By forming the oxide 530c into a two-layer structure of the oxide 530c1 and the oxide 530c2, the on-current of the transistor can be increased as compared with the case where the oxide 530c has a one-layer structure. Therefore, the transistor can be, for example, a power MOS transistor.
  • the oxide 530c of the transistors shown in FIGS. 10A and 10B can also have a two-layer structure of oxide 530c1 and oxide 530c2.
  • the transistors shown in FIGS. 19A and 19B can be applied to, for example, the transistor 500, the transistor 300, or both.
  • CAC-OS Cloud-Aligned Composite Oxide Semiconductor
  • CAAC-OS c-axis Aligned Semiconductor Oxide Semiconductor
  • the CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material.
  • the conductive function is the function of flowing electrons (or holes) that serve as carriers
  • the insulating function is the function of flowing electrons (or holes) that serve as carriers. It is a function that does not shed.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level. Further, the conductive region and the insulating region may be unevenly distributed in the material. In addition, the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • CAC-OS or CAC-metal oxide when the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to an insulating region and a component having a narrow gap due to a conductive region.
  • the carriers when the carriers flow, the carriers mainly flow in the components having a narrow gap.
  • the component having a narrow gap acts complementarily to the component having a wide gap, and the carrier flows to the component having a wide gap in conjunction with the component having a narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a large on-current and a high field effect mobility can be obtained in the ON state of the transistor.
  • CAC-OS or CAC-metal oxid can also be referred to as a matrix composite material (matrix composite) or a metal matrix composite material (metal matrix composite).
  • Oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), and the like. There are amorphous oxide semiconductors and the like.
  • FIG. 20A is a diagram illustrating the classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • IGZO is roughly classified into Amorphous (amorphous), Crystalline (crystallinity), and Crystal (crystal).
  • Amorphous includes complete amorphous.
  • the Crystalline includes CAAC (c-axis aligned crystalline), nc (nanocrystalline), and CAC (Cloud-Aligned Composite).
  • CAAC c-axis aligned crystalline
  • nc nanocrystalline
  • CAC Cloud-Aligned Composite
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of Crystal line.
  • Crystal includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 20A is an intermediate state between Amorphous (amorphous) and Crystal (crystal), and belongs to a new boundary region (New crystal line phase).
  • the structure is in the boundary region between Amorphous and Crystal. That is, the structure can be rephrased as a structure completely different from the energetically unstable Amorphous (amorphous) and Crystal (crystal).
  • the crystal structure of the film or substrate can be evaluated by using an X-ray diffraction (XRD: X-Ray Diffraction) image.
  • XRD X-ray diffraction
  • FIGS. 20B and 20C the XRD spectra of quartz glass and IGZO (also referred to as crystalline IGZO) having a crystal structure classified into Crystalline are shown in FIGS. 20B and 20C.
  • FIG. 20B is a quartz glass
  • FIG. 20C is an XRD spectrum of crystalline IGZO.
  • the thickness of the crystalline IGZO shown in FIG. 20C is 500 nm.
  • the peak shape of the XRD spectrum (denoted as “Intensity” in FIGS. 20B and 20C) of the quartz glass is substantially symmetrical.
  • the crystalline IGZO has asymmetrical peak shapes in the XRD spectrum.
  • the asymmetrical shape of the peaks in the XRD spectrum clearly indicates the existence of crystals. In other words, if the shape of the peak of the XRD spectrum is not symmetrical, it cannot be said that it is amorphous.
  • the crystal structure of the film can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • a diffraction pattern also referred to as a microelectron diffraction pattern
  • the diffraction pattern of the IGZO film formed with the substrate temperature at room temperature is shown in FIG. 20D.
  • CAAC-OS has a c-axis orientation and has a distorted crystal structure in which a plurality of nanocrystals are connected in the ab plane direction.
  • the strain refers to a region in which a plurality of nanocrystals are connected, in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another lattice arrangement is aligned.
  • nanocrystals are basically hexagonal, they are not limited to regular hexagons and may have non-regular hexagons. Further, in the strain, it may have a lattice arrangement such as a pentagon and a heptagon.
  • a clear grain boundary also referred to as grain boundary
  • CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal elements. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is a layered crystal in which a layer having indium and oxygen (hereinafter, In layer) and a layer having elements M, zinc, and oxygen (hereinafter, (M, Zn) layer) are laminated. It tends to have a structure (also called a layered structure). Indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as the (In, M, Zn) layer. Further, when the indium of the In layer is replaced with the element M, it can be expressed as the (In, M) layer.
  • CAAC-OS is a highly crystalline oxide semiconductor.
  • CAAC-OS since a clear crystal grain boundary cannot be confirmed, it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • the nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, nc-OS may be indistinguishable from a-like OS and amorphous oxide semiconductors depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention may have two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, nc-OS, and CAAC-OS.
  • the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • an oxide semiconductor having a low carrier density for the transistor it is preferable to use an oxide semiconductor having a low carrier density for the transistor.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are set to 2. ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and further. It is preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .

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Abstract

単極性トランジスタを用いて構成され、定常電流が流れず、高電源電位および低電源電位を用いてハイレベルまたはローレベルを表すことができる、半導体装置を提供する。 半導体装置は、複数の単極性トランジスタと、容量素子と、第１および第２入力端子と、出力端子とを有し、第２入力端子には、第１入力端子に入力される信号とは論理が反転された信号が入力される。高電源電位と低電源電位との間に単極性トランジスタ２個が直列接続され、出力端子と一方のトランジスタのゲートとの間に容量が設けられたブートストラップと呼ばれる回路構成であるが、前記トランジスタのゲートと出力端子から出力される信号に遅延を生じさせることで、確実なブートストラップを行うことができる。

Description

単極性トランジスタを用いて構成された論理回路、および、半導体装置
本発明の一形態は、単極性トランジスタを用いて構成された論理回路に関する。
また、本発明の一形態は、半導体装置に関する。本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、集積回路を備えた電子機器は、半導体装置の一例である。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
ハイレベルまたはローレベル（ＨｉｇｈまたはＬｏｗ、ＨまたはＬ、１または０、等と表される場合がある）で表されるデジタル信号を扱う回路（デジタル回路、論理回路、ともいう）として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が広く使われている。
多くの場合、論理回路には高電源電位と低電源電位が供給され、ハイレベルは高電源電位を用いて表され、ローレベルは低電源電位を用いて表される。また、ＣＭＯＳ回路は、例えば、単結晶シリコン基板に形成された、ｎチャネル型トランジスタとｐチャネル型トランジスタを用いて構成される。
ＣＭＯＳ回路は、高電源電位と低電源電位との間に、ｎチャネル型トランジスタとｐチャネル型トランジスタが直列接続された回路構成を有し、ｎチャネル型トランジスタが導通状態のときｐチャネル型トランジスタは非導通状態であり、ｎチャネル型トランジスタが非導通状態のときｐチャネル型トランジスタは導通状態である。すなわち、ハイレベルまたはローレベルが決定した後は、高電源電位から低電源電位に貫通電流が流れない（トランジスタのオフ電流等を除く）特徴を有する。
ここで、ｎチャネル型トランジスタとｐチャネル型トランジスタの双方を作製できない場合、または、コスト削減などのためにトランジスタ作製工程を削減したい場合等において、ｎチャネル型トランジスタまたはｐチャネル型トランジスタの一方のみ（単極性トランジスタ、単チャネルトランジスタ、ともいう）を用いて、論理回路が構成される場合がある。
例えば、特許文献１および特許文献２には、単極性トランジスタを用いて構成された半導体装置や表示装置の駆動回路、の例が開示されている。特許文献１および特許文献２では、高電源電位と低電源電位との間に単極性トランジスタ２個を直列接続し、第１信号と、第１信号の論理（ハイレベルまたはローレベル）が反転された第２信号が、それぞれトランジスタのゲートに入力され、高電源電位から低電源電位に貫通電流が流れない回路構成を有している。第１信号と、第１信号の論理が反転された第２信号を用いる方法は、デュアルレール（ｄｕａｌ　ｒａｉｌ）と呼ばれる場合がある。
また、特許文献１および特許文献２では、出力信号のハイレベルまたはローレベルの一方が、高電源電位または低電源電位に達しない問題を、出力端子と一方のトランジスタのゲートとの間に、容量を設けることで解決している。出力端子と一方のトランジスタのゲートとの間に容量を設ける方法は、ブートストラップ（ｂｏｏｔｓｔｒａｐ）と呼ばれる場合がある。
一方、チャネル形成領域に金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、ＯＳトランジスタ、ともいう）が近年注目されている。ＯＳトランジスタとしては、ｎチャネル型トランジスタが実用化されており、オフ電流が非常に小さい、ソースとドレインとの間に高い電圧を印加できる（耐圧が高い、ともいう）、薄膜トランジスタであり積層して設けることができる、等の特徴を有する。また、ＯＳトランジスタは、高温環境下でもオフ電流が増加しにくい、高温環境下でもオン電流とオフ電流の比が大きい、という特徴を有し、ＯＳトランジスタを用いて構成された半導体装置は信頼性が高い。
例えば、特許文献３には、駆動回路や制御回路などの周辺回路を形成した半導体基板上に、ＯＳトランジスタを用いた複数のメモリセルを有する半導体装置、および、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルにＯＳトランジスタを用いた例が、開示されている。例えば、単結晶シリコン基板に形成されたＳｉトランジスタを用いて周辺回路を構成し、その上方に、ＯＳトランジスタを用いたメモリセルを積層して設けることができる。ＯＳトランジスタを用いたメモリセルを、周辺回路を形成した単結晶シリコン基板上に設けることで、チップ面積が削減できる。また、ＯＳトランジスタのオフ電流は非常に小さいため、記憶したデータを長時間保持できる。
特開平９−２４６９３６号公報 特開２００２−３２８６４３号公報 特開２０１２−２５６８２０号公報
特許文献１および特許文献２には、デュアルレールおよびブートストラップを採用し、単極性トランジスタを用いて構成された論理回路でありながらＣＭＯＳ回路と同様に、ハイレベルまたはローレベルが決定した後は高電源電位から低電源電位に貫通電流が流れない（定常電流が流れない、ともいう）特徴を有し、高電源電位を用いてハイレベルを、低電源電位を用いてローレベルを表すことができる、回路が開示されている。
ここで、ブートストラップは、ソースとゲートとの間に容量が設けられたトランジスタにおいて、トランジスタのソースに対するゲートの電圧Ｖｇｓが十分に確保されていることが好ましい。トランジスタのソースに対するゲートの電圧Ｖｇｓが十分に確保されていないと、ハイレベルが高電源電位まで上がりきらない、または、ローレベルが低電源電位まで下がりきらない場合があった。
特許文献１および特許文献２では、トランジスタのソースが出力端子と電気的に接続され、トランジスタのソースとゲートとの間に容量が設けられている。例えば、出力端子に容量性負荷が接続されている場合など、出力端子の電位が、ハイレベルのとき高電源電位まで上がりきらない、または、ローレベルのとき低電源電位まで下がりきらない場合があった。
本発明の一形態は、単極性トランジスタを用いて構成された論理回路であって、定常電流が流れず、出力がハイレベルのとき、出力端子の電位が高電源電位まで上がり、出力がローレベルのとき、出力端子の電位が低電源電位まで下がる、論理回路を提供することを課題の一つとする。または、本発明の一形態は、単極性トランジスタを用いて構成された半導体装置であって、定常電流が流れず、出力がハイレベルのとき、出力端子の電位が高電源電位まで上がり、出力がローレベルのとき、出力端子の電位が低電源電位まで下がる、半導体装置を提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、第１乃至第８トランジスタと、第１および第２容量素子と、第１および第２配線と、第１および第２入力端子と、第１および第２出力端子とを有する半導体装置である。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方、第１容量素子の一方の端子、および、第１出力端子と電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１トランジスタのゲートは、第４トランジスタのゲート、第８トランジスタのソースまたはドレインの一方、第７トランジスタのソースまたはドレインの一方、第２容量素子の一方の端子、および、第６トランジスタのゲートと電気的に接続され、第２トランジスタのゲートは、第１容量素子の他方の端子、第４トランジスタのソースまたはドレインの一方、第３トランジスタのソースまたはドレインの一方、第８トランジスタのゲート、および、第５トランジスタのゲートと電気的に接続される。第４トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第３トランジスタのゲートは、第２入力端子と電気的に接続され、第８トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第７トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第７トランジスタのゲートは、第１入力端子と電気的に接続される。第５トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第５トランジスタのソースまたはドレインの他方は、第６トランジスタのソースまたはドレインの一方、第２容量素子の他方の端子、および、第２出力端子と電気的に接続され、第６トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。
また、上記形態において、第１乃至第８トランジスタは、ｎチャネル型である。
また、上記形態において、第１乃至第８トランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、第１乃至第６トランジスタと、第１および第２容量素子と、第１および第２配線と、第１および第２入力端子と、第１および第２出力端子とを有する半導体装置である。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方、第４トランジスタのゲート、第１容量素子の一方の端子、および、第１出力端子と電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１トランジスタのゲートは、第４トランジスタのソースまたはドレインの一方、第５トランジスタのソースまたはドレインの一方、第２容量素子の一方の端子、および、第２出力端子と電気的に接続され、第２トランジスタのゲートは、第３トランジスタのソースまたはドレインの一方、および、第１容量素子の他方の端子と電気的に接続され、第３トランジスタのゲートは、第２配線と電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第２入力端子と電気的に接続される。第４トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第５トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第５トランジスタのゲートは、第６トランジスタのソースまたはドレインの一方、および、第２容量素子の他方の端子と電気的に接続され、第６トランジスタのゲートは、第２配線と電気的に接続され、第６トランジスタのソースまたはドレインの他方は、第１入力端子と電気的に接続される。
また、上記形態において、第１乃至第６トランジスタは、ｎチャネル型である。
また、上記形態において、第１乃至第６トランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、第１乃至第１０トランジスタと、第１および第２容量素子と、第１および第２配線と、第１乃至第４入力端子と、第１および第２出力端子とを有する半導体装置である。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方、第１容量素子の一方の端子、および、第１出力端子と電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１トランジスタのゲートは、第５トランジスタのゲート、第１０トランジスタのソースまたはドレインの一方、第９トランジスタのソースまたはドレインの一方、第２容量素子の一方の端子、および、第７トランジスタのゲートと電気的に接続され、第２トランジスタのゲートは、第１容量素子の他方の端子、第４トランジスタのソースまたはドレインの一方、第３トランジスタのソースまたはドレインの一方、第５トランジスタのソースまたはドレインの一方、第１０トランジスタのゲート、および、第６トランジスタのゲートと電気的に接続される。第５トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第４トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第４トランジスタのゲートは、第４入力端子と電気的に接続され、第３トランジスタのゲートは、第２入力端子と電気的に接続される。第１０トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第９トランジスタのソースまたはドレインの他方は、第８トランジスタのソースまたはドレインの一方と電気的に接続され、第８トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第９トランジスタのゲートは、第３入力端子と電気的に接続され、第８トランジスタのゲートは、第１入力端子と電気的に接続される。第６トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第６トランジスタのソースまたはドレインの他方は、第７トランジスタのソースまたはドレインの一方、第２容量素子の他方の端子、および、第２出力端子と電気的に接続され、第７トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。
また、上記形態において、第１乃至第１０トランジスタは、ｎチャネル型である。
また、上記形態において、第１乃至第１０トランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、第１乃至第１０トランジスタと、第１および第２容量素子と、第１および第２配線と、第１乃至第４入力端子と、第１および第２出力端子とを有する半導体装置である。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方、第１容量素子の一方の端子、および、第１出力端子と電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１トランジスタのゲートは、第５トランジスタのゲート、第１０トランジスタのソースまたはドレインの一方、第８トランジスタのソースまたはドレインの一方、第９トランジスタのソースまたはドレインの一方、第２容量素子の一方の端子、および、第７トランジスタのゲートと電気的に接続され、第２トランジスタのゲートは、第１容量素子の他方の端子、第４トランジスタのソースまたはドレインの一方、第５トランジスタのソースまたはドレインの一方、第１０トランジスタのゲート、および、第６トランジスタのゲートと電気的に接続される。第５トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第４トランジスタのソースまたはドレインの他方は、第３トランジスタのソースまたはドレインの一方と電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第４トランジスタのゲートは、第４入力端子と電気的に接続され、第３トランジスタのゲートは、第２入力端子と電気的に接続される。第１０トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第８トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第９トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第８トランジスタのゲートは、第１入力端子と電気的に接続され、第９トランジスタのゲートは、第３入力端子と電気的に接続される。第６トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第６トランジスタのソースまたはドレインの他方は、第７トランジスタのソースまたはドレインの一方、第２容量素子の他方の端子、および、第２出力端子と電気的に接続され、第７トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。
また、上記形態において、第１乃至第１０トランジスタは、ｎチャネル型である。
また、上記形態において、第１乃至第１０トランジスタは、チャネル形成領域に金属酸化物を有する。
本発明の一形態は、第１乃至第８トランジスタと、第１および第２容量素子と、第１および第２配線と、第１および第２入力端子と、第１および第２出力端子とを有する半導体装置である。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方、第１容量素子の一方の端子、および、第１出力端子と電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１トランジスタのゲートは、第４トランジスタのゲート、第８トランジスタのソースまたはドレインの一方、第７トランジスタのソースまたはドレインの一方、第２容量素子の一方の端子、および、第６トランジスタのゲートと電気的に接続され、第２トランジスタのゲートは、第１容量素子の他方の端子、第４トランジスタのソースまたはドレインの一方、第３トランジスタのソースまたはドレインの一方、第８トランジスタのゲート、および、第５トランジスタのゲートと電気的に接続される。第４トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第３トランジスタのゲートは、第２入力端子と電気的に接続され、第８トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第７トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第７トランジスタのゲートは、第１入力端子と電気的に接続される。第５トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第５トランジスタのソースまたはドレインの他方は、第６トランジスタのソースまたはドレインの一方、第２容量素子の他方の端子、および、第２出力端子と電気的に接続され、第６トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１配線には第１電位が供給され、第２配線には第２電位が供給され、第２電位は、第１電位より高い電位であり、第１入力端子には第１信号が入力され、第２入力端子には第２信号が入力され、第２信号は、第１信号の論理が反転された信号である。
また、上記形態において、第１乃至第８トランジスタは、ｎチャネル型である。
また、上記形態において、第１乃至第８トランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、第１乃至第６トランジスタと、第１および第２容量素子と、第１および第２配線と、第１および第２入力端子と、第１および第２出力端子とを有する半導体装置である。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方、第４トランジスタのゲート、第１容量素子の一方の端子、および、第１出力端子と電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１トランジスタのゲートは、第４トランジスタのソースまたはドレインの一方、第５トランジスタのソースまたはドレインの一方、第２容量素子の一方の端子、および、第２出力端子と電気的に接続され、第２トランジスタのゲートは、第３トランジスタのソースまたはドレインの一方、および、第１容量素子の他方の端子と電気的に接続され、第３トランジスタのゲートは、第２配線と電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第２入力端子と電気的に接続される。第４トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第５トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第５トランジスタのゲートは、第６トランジスタのソースまたはドレインの一方、および、第２容量素子の他方の端子と電気的に接続され、第６トランジスタのゲートは、第２配線と電気的に接続され、第６トランジスタのソースまたはドレインの他方は、第１入力端子と電気的に接続される。第１配線には第１電位が供給され、第２配線には第２電位が供給され、第２電位は、第１電位より高い電位であり、第１入力端子には第１信号が入力され、第２入力端子には第２信号が入力され、第２信号は、第１信号の論理が反転された信号である。
また、上記形態において、第１乃至第６トランジスタは、ｎチャネル型である。
また、上記形態において、第１乃至第６トランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、第１乃至第１０トランジスタと、第１および第２容量素子と、第１および第２配線と、第１乃至第４入力端子と、第１および第２出力端子とを有する半導体装置である。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方、第１容量素子の一方の端子、および、第１出力端子と電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１トランジスタのゲートは、第５トランジスタのゲート、第１０トランジスタのソースまたはドレインの一方、第９トランジスタのソースまたはドレインの一方、第２容量素子の一方の端子、および、第７トランジスタのゲートと電気的に接続され、第２トランジスタのゲートは、第１容量素子の他方の端子、第４トランジスタのソースまたはドレインの一方、第３トランジスタのソースまたはドレインの一方、第５トランジスタのソースまたはドレインの一方、第１０トランジスタのゲート、および、第６トランジスタのゲートと電気的に接続される。第５トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第４トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第４トランジスタのゲートは、第４入力端子と電気的に接続され、第３トランジスタのゲートは、第２入力端子と電気的に接続される。第１０トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第９トランジスタのソースまたはドレインの他方は、第８トランジスタのソースまたはドレインの一方と電気的に接続され、第８トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第９トランジスタのゲートは、第３入力端子と電気的に接続され、第８トランジスタのゲートは、第１入力端子と電気的に接続される。第６トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第６トランジスタのソースまたはドレインの他方は、第７トランジスタのソースまたはドレインの一方、第２容量素子の他方の端子、および、第２出力端子と電気的に接続され、第７トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１配線には第１電位が供給され、第２配線には第２電位が供給され、第２電位は、第１電位より高い電位であり、第１入力端子には第１信号が入力され、第２入力端子には第２信号が入力され、第３入力端子には第３信号が入力され、第４入力端子には第４信号が入力され、第２信号は、第１信号の論理が反転された信号であり、第４信号は、第３信号の論理が反転された信号である。
また、上記形態において、第１乃至第１０トランジスタは、ｎチャネル型である。
また、上記形態において、第１乃至第１０トランジスタは、チャネル形成領域に金属酸化物を有する。
また、本発明の一形態は、第１乃至第１０トランジスタと、第１および第２容量素子と、第１および第２配線と、第１乃至第４入力端子と、第１および第２出力端子とを有する半導体装置である。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方、第１容量素子の一方の端子、および、第１出力端子と電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１トランジスタのゲートは、第５トランジスタのゲート、第１０トランジスタのソースまたはドレインの一方、第８トランジスタのソースまたはドレインの一方、第９トランジスタのソースまたはドレインの一方、第２容量素子の一方の端子、および、第７トランジスタのゲートと電気的に接続され、第２トランジスタのゲートは、第１容量素子の他方の端子、第４トランジスタのソースまたはドレインの一方、第５トランジスタのソースまたはドレインの一方、第１０トランジスタのゲート、および、第６トランジスタのゲートと電気的に接続される。第５トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第４トランジスタのソースまたはドレインの他方は、第３トランジスタのソースまたはドレインの一方と電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第４トランジスタのゲートは、第４入力端子と電気的に接続され、第３トランジスタのゲートは、第２入力端子と電気的に接続される。第１０トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第８トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第９トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、第８トランジスタのゲートは、第１入力端子と電気的に接続され、第９トランジスタのゲートは、第３入力端子と電気的に接続される。第６トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、第６トランジスタのソースまたはドレインの他方は、第７トランジスタのソースまたはドレインの一方、第２容量素子の他方の端子、および、第２出力端子と電気的に接続され、第７トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続される。第１配線には第１電位が供給され、第２配線には第２電位が供給され、第２電位は、第１電位より高い電位であり、第１入力端子には第１信号が入力され、第２入力端子には第２信号が入力され、第３入力端子には第３信号が入力され、第４入力端子には第４信号が入力され、第２信号は、第１信号の論理が反転された信号であり、第４信号は、第３信号の論理が反転された信号である。
また、上記形態において、第１乃至第１０トランジスタは、ｎチャネル型である。
また、上記形態において、第１乃至第１０トランジスタは、チャネル形成領域に金属酸化物を有する。
本発明の一形態により、単極性トランジスタを用いて構成された論理回路でありながら、定常電流が流れず、出力がハイレベルのとき、出力端子の電位が高電源電位まで上がり、出力がローレベルのとき、出力端子の電位が低電源電位まで下がる、論理回路を提供することができる。または、本発明の一形態により、単極性トランジスタを用いて構成された半導体装置でありながら、定常電流が流れず、出力がハイレベルのとき、出力端子の電位が高電源電位まで上がり、出力がローレベルのとき、出力端子の電位が低電源電位まで下がる、半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
図１は、半導体装置の構成例を示す回路図である。
図２は、タイミングチャートである。
図３は、半導体装置の構成例を示す回路図である。
図４は、タイミングチャートである。
図５Ａ、図５Ｂは、トランジスタの回路図記号を示す図である。図５Ｃ、図５Ｄは、半導体装置の構成例を示す回路図である。
図６は、半導体装置の構成例を示す回路図である。
図７は、半導体装置の構成例を示す回路図である。
図８は、タイミングチャートである。
図９は、半導体装置の構成例を示す断面図である。
図１０Ａ、図１０Ｂ、図１０Ｃは、トランジスタの構造例を示す断面図である。
図１１Ａは、トランジスタの構造例を示す上面図である。図１１Ｂ、図１１Ｃは、トランジスタの構造例を示す断面図である。
図１２Ａは、トランジスタの構造例を示す上面図である。図１２Ｂ、図１２Ｃは、トランジスタの構造例を示す断面図である。
図１３Ａは、トランジスタの構造例を示す上面図である。図１３Ｂ、図１３Ｃは、トランジスタの構造例を示す断面図である。
図１４Ａは、トランジスタの構造例を示す上面図である。図１４Ｂ、図１４Ｃは、トランジスタの構造例を示す断面図である。
図１５Ａは、トランジスタの構造例を示す上面図である。図１５Ｂ、図１５Ｃは、トランジスタの構造例を示す断面図である。
図１６Ａは、トランジスタの構造例を示す上面図である。図１６Ｂ、図１６Ｃは、トランジスタの構造例を示す断面図である。
図１７Ａ、図１７Ｂは、トランジスタの構造例を示す断面図である。
図１８は、半導体装置の構成例を示す断面図である。
図１９Ａ、図１９Ｂは、トランジスタの構造例を示す断面図である。
図２０Ａは、ＩＧＺＯの結晶構造の分類を説明する図である。図２０Ｂは、石英ガラスのＸＲＤスペクトルを説明する図である。図２０Ｃは、結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。図２０Ｄは、結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「＿１」、「＿２」、「［ｎ］」、「［ｍ，ｎ］」等、識別用の符号を付して記載する場合がある。例えば、２番目の配線ＧＬを、配線ＧＬ［２］と記載する。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。また、「電気的に接続」と表現される場合であっても、実際の回路において、物理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書等において、「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆も同様である。
また、本明細書等において、電気回路における「端子」とは、電流または電位の入力（または、出力）や、信号の受信（または、送信）が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
また、一般に、「容量」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。本明細書等において、「容量素子」とは、前述の「容量」である場合が含まれる。すなわち、本明細書等において、「容量素子」とは、２つの電極が絶縁体を介して向かい合う構成を有したもの、２本の配線が絶縁体を介して向かい合う構成を有したもの、または、２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、または、ドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型トランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、オン電流とは、トランジスタがオン状態（導通状態、ともいう）にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体、を含む）、酸化物半導体などに分類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、上述した、「酸化物半導体を用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
本実施の形態では、本発明の一形態に係わる半導体装置の構成例について説明する。本発明の一形態に係わる半導体装置は、単極性トランジスタを用いて構成され、高電源電位を用いてハイレベルが表され、低電源電位を用いてローレベルが表される、論理回路である。
また、本明細書等で説明する半導体装置について、ｎチャネル型トランジスタを用いた例を示すが、ｐチャネル型トランジスタを用いることもできる。ｎチャネル型トランジスタからｐチャネル型トランジスタへの変更は、当業者であれば容易に理解されるため、その説明は省略する。
＜半導体装置の構成例１＞
図１は、半導体装置１０の構成例を示す回路図である。半導体装置１０は、本発明の一形態に係わる半導体装置であり、トランジスタ１１乃至トランジスタ１８、容量素子Ｃ１１、および、容量素子Ｃ１２を有する。トランジスタ１１乃至トランジスタ１８は、ｎチャネル型のトランジスタである。
半導体装置１０は、低電源電位ＶＳＳが供給される配線ＶＳＳ＿ＩＮ、高電源電位ＶＤＤが供給される配線ＶＤＤ＿ＩＮ、信号ＳＩが入力される入力端子ＳＩ＿ＩＮ、信号ＳＩＢが入力される入力端子ＳＩＢ＿ＩＮ、信号ＳＯを出力する出力端子ＳＯ＿ＯＵＴ、および、信号ＳＯＢを出力する出力端子ＳＯＢ＿ＯＵＴを有する。
ここで、高電源電位ＶＤＤは、低電源電位ＶＳＳよりも高い電位であり、低電源電位ＶＳＳは、半導体装置１０において基準の電位としてもよい。また、信号ＳＩおよび信号ＳＩＢはデジタル信号であり、信号ＳＩおよび信号ＳＩＢのハイレベルを表す電位は高電源電位ＶＤＤとすることができ、ローレベルを表す電位は低電源電位ＶＳＳとすることができる。また、信号ＳＩＢは、信号ＳＩの論理が反転された信号である。
半導体装置１０において、トランジスタ１１のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１１のソースまたはドレインの他方は、トランジスタ１２のソースまたはドレインの一方、容量素子Ｃ１１の一方の端子、および、出力端子ＳＯ＿ＯＵＴと電気的に接続され、トランジスタ１２のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続される。
トランジスタ１１のゲートは、トランジスタ１４のゲート、トランジスタ１８のソースまたはドレインの一方、トランジスタ１７のソースまたはドレインの一方、容量素子Ｃ１２の一方の端子、および、トランジスタ１６のゲートと電気的に接続される。また、トランジスタ１２のゲートは、容量素子Ｃ１１の他方の端子、トランジスタ１４のソースまたはドレインの一方、トランジスタ１３のソースまたはドレインの一方、トランジスタ１８のゲート、および、トランジスタ１５のゲートと電気的に接続される。
トランジスタ１４のソースまたはドレインの他方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１３のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ１３のゲートは、入力端子ＳＩＢ＿ＩＮと電気的に接続される。また、トランジスタ１８のソースまたはドレインの他方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１７のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ１７のゲートは、入力端子ＳＩ＿ＩＮと電気的に接続される。
トランジスタ１５のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１５のソースまたはドレインの他方は、トランジスタ１６のソースまたはドレインの一方、容量素子Ｃ１２の他方の端子、および、出力端子ＳＯＢ＿ＯＵＴと電気的に接続され、トランジスタ１６のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続される。
ここで、トランジスタ１１のゲートと、トランジスタ１４のゲート、トランジスタ１８のソースまたはドレインの一方、トランジスタ１７のソースまたはドレインの一方、容量素子Ｃ１２の一方の端子、および、トランジスタ１６のゲートとの接続部を、ノードＮ１２と呼称する。また、トランジスタ１２のゲートと、容量素子Ｃ１１の他方の端子、トランジスタ１４のソースまたはドレインの一方、トランジスタ１３のソースまたはドレインの一方、トランジスタ１８のゲート、および、トランジスタ１５のゲートとの接続部を、ノードＮ１１と呼称する。
＜半導体装置の動作例１＞
図２は、半導体装置１０の動作例を示すタイミングチャートである。図２は、信号ＳＩ、信号ＳＩＢ、ノードＮ１１、ノードＮ１２、信号ＳＯ、および、信号ＳＯＢの電位を、期間Ｄ１１乃至期間Ｄ１４に分けて示している。なお、トランジスタ１１乃至トランジスタ１８のしきい値電圧は、しきい値電圧Ｖｔｈであるとする。
期間Ｄ１１は、信号ＳＩがハイレベル、信号ＳＩＢがローレベルの期間である。なお、期間Ｄ１１については、初期状態として、静的な状態を考える。信号ＳＩがハイレベルであるため、トランジスタ１７は導通状態であり、ノードＮ１２はハイレベルである。ただし、この期間におけるノードＮ１２の電位は、高電源電位ＶＤＤより低く、およそ高電源電位ＶＤＤからしきい値電圧Ｖｔｈを引いた値である。また、信号ＳＩＢがローレベルであるため、トランジスタ１３は非導通状態である。
ノードＮ１２がハイレベルであるため、トランジスタ１４、トランジスタ１１、および、トランジスタ１６は導通状態であり、ノードＮ１１はローレベルである。また、トランジスタ１８、トランジスタ１５、および、トランジスタ１２は非導通状態である。
トランジスタ１２が非導通状態であることと、トランジスタ１１が導通状態であることから、信号ＳＯはローレベルである。また、トランジスタ１６が導通状態であることと、トランジスタ１５が非導通状態であることから、信号ＳＯＢはハイレベルである。ただし、この期間における信号ＳＯＢの電位は、ノードＮ１２と同様、高電源電位ＶＤＤより低い電位である。
期間Ｄ１２は、信号ＳＩがハイレベルからローレベルへ変化し、信号ＳＩＢがローレベルからハイレベルへ変化する期間（信号がハイレベルからローレベルへ変化する期間を立下り期間、ローレベルからハイレベルへ変化する期間を立上り期間、ともいう）、および、信号ＳＩがローレベル、信号ＳＩＢがハイレベルの期間である。
期間Ｄ１２において、トランジスタ１７は導通状態から非導通状態へ変化し、トランジスタ１３は非導通状態から導通状態へ変化する。トランジスタ１３が導通状態へ変化すると、ノードＮ１１はハイレベルとなる。一方、トランジスタ１７が非導通状態へ変化しても、ノードＮ１２はすぐにはローレベルとならない。ノードＮ１１がハイレベルとなった後、トランジスタ１８が導通状態へ変化し、ノードＮ１２はローレベルとなる。
ノードＮ１１がハイレベルになると、トランジスタ１８、トランジスタ１５、および、トランジスタ１２は導通状態となる。また、ノードＮ１２がローレベルになると、トランジスタ１４、トランジスタ１１、および、トランジスタ１６は非導通状態となる。
トランジスタ１２が導通状態であることと、トランジスタ１１が非導通状態であることから、信号ＳＯはハイレベルとなる。また、トランジスタ１６が非導通状態であることと、トランジスタ１５が導通状態であることから、信号ＳＯＢはローレベルとなる。
ここで、ノードＮ１１がハイレベルとなった後、ノードＮ１２がローレベルとなるまでの時間を、遅延時間ＤＴ１２とする。ノードＮ１１がハイレベルとなり、トランジスタ１２が導通状態となっても、ノードＮ１２がローレベルとなるまでは、トランジスタ１１は導通状態である。そのため、信号ＳＯは、ノードＮ１１がハイレベルとなるタイミングから遅れて、ハイレベルとなる。
ノードＮ１１がハイレベルとなるタイミングから遅れて、信号ＳＯがハイレベルとなるため、出力端子ＳＯ＿ＯＵＴとノードＮ１１との間には、電位差が発生する。前記電位差を電位差ＤＶ１２とすると、電位差ＤＶ１２は、容量素子Ｃ１１の一方の端子と、容量素子Ｃ１１の他方の端子との間にも印加される。信号ＳＯがローレベルからハイレベルへ変化すると、容量素子Ｃ１１による容量結合のため、ノードＮ１１の電位は上昇し、ノードＮ１１の電位を高電源電位ＶＤＤより高くすることができる。
ノードＮ１１の電位が高電源電位ＶＤＤより高くなることで、信号ＳＯの電位を高電源電位ＶＤＤとすることができる。また、高電源電位ＶＤＤより高くなったノードＮ１１の電位は、トランジスタ１３およびトランジスタ１４に、後述するオフ電流が小さいトランジスタを用いることで、信号ＳＩがローレベルである期間（信号ＳＩＢがハイレベルである期間）が長くても保持することができる。
期間Ｄ１３は、信号ＳＩがローレベルからハイレベルへ変化し、信号ＳＩＢがハイレベルからローレベルへ変化する期間、および、信号ＳＩがハイレベル、信号ＳＩＢがローレベルの期間である。
期間Ｄ１３において、トランジスタ１７は非導通状態から導通状態へ変化し、トランジスタ１３は導通状態から非導通状態へ変化する。トランジスタ１７が導通状態へ変化すると、ノードＮ１２はハイレベルとなる。一方、トランジスタ１３が非導通状態へ変化しても、ノードＮ１１はすぐにはローレベルとならない。ノードＮ１２がハイレベルとなった後、トランジスタ１４が導通状態へ変化し、ノードＮ１１はローレベルとなる。
ノードＮ１２がハイレベルになると、トランジスタ１４、トランジスタ１１、および、トランジスタ１６は導通状態となる。また、ノードＮ１１がローレベルになると、トランジスタ１８、トランジスタ１５、および、トランジスタ１２は非導通状態となる。
トランジスタ１２が非導通状態であることと、トランジスタ１１が導通状態であることから、信号ＳＯはローレベルとなる。また、トランジスタ１６が導通状態であることと、トランジスタ１５が非導通状態であることから、信号ＳＯＢはハイレベルとなる。
ここで、ノードＮ１２がハイレベルとなった後、ノードＮ１１がローレベルとなるまでの時間を、遅延時間ＤＴ１３とする。ノードＮ１２がハイレベルとなり、トランジスタ１６が導通状態となっても、ノードＮ１１がローレベルとなるまでは、トランジスタ１５は導通状態である。そのため、信号ＳＯＢは、ノードＮ１２がハイレベルとなるタイミングから遅れて、ハイレベルとなる。
ノードＮ１２がハイレベルとなるタイミングから遅れて、信号ＳＯＢがハイレベルとなるため、出力端子ＳＯＢ＿ＯＵＴとノードＮ１２との間には、電位差が発生する。前記電位差を電位差ＤＶ１３とすると、電位差ＤＶ１３は、容量素子Ｃ１２の一方の端子と、容量素子Ｃ１２の他方の端子との間にも印加される。信号ＳＯＢがローレベルからハイレベルへ変化すると、容量素子Ｃ１２による容量結合のため、ノードＮ１２の電位は上昇し、ノードＮ１２の電位を高電源電位ＶＤＤより高くすることができる。
ノードＮ１２の電位が高電源電位ＶＤＤより高くなることで、信号ＳＯＢの電位を高電源電位ＶＤＤとすることができる。また、高電源電位ＶＤＤより高くなったノードＮ１２の電位は、トランジスタ１７およびトランジスタ１８に、後述するオフ電流が小さいトランジスタを用いることで、信号ＳＩがハイレベルである期間（信号ＳＩＢがローレベルである期間）が長くても保持することができる。
期間Ｄ１４は、信号ＳＩがハイレベルからローレベルへ変化し、信号ＳＩＢがローレベルからハイレベルへ変化する期間、および、信号ＳＩがローレベル、信号ＳＩＢがハイレベルの期間である。なお、期間Ｄ１４は、期間Ｄ１２と同様であるため、説明を省略する。
上述のように、半導体装置１０は、ｎチャネル型トランジスタを用いて構成された論理回路であり、遅延時間ＤＴ１２によって出力端子ＳＯ＿ＯＵＴとノードＮ１１との間に電位差ＤＶ１２を確保することで、特許文献１または特許文献２で開示されている例よりも確実に、ノードＮ１１の電位を高電源電位ＶＤＤより高くすることができる。または、遅延時間ＤＴ１３によって出力端子ＳＯＢ＿ＯＵＴとノードＮ１２との間に電位差ＤＶ１３を確保することで、特許文献１または特許文献２で開示されている例よりも確実に、ノードＮ１２の電位を高電源電位ＶＤＤより高くすることができる。
出力端子ＳＯ＿ＯＵＴから出力される信号ＳＯは、ハイレベルのとき、ノードＮ１１の電位を高電源電位ＶＤＤより高くすることで、高電源電位ＶＤＤまで上昇する。出力端子ＳＯＢ＿ＯＵＴから出力される信号ＳＯＢは、ハイレベルのとき、ノードＮ１２の電位を高電源電位ＶＤＤより高くすることで、高電源電位ＶＤＤまで上昇する。また、信号ＳＯおよび信号ＳＯＢは、ローレベルのとき、低電源電位ＶＳＳまで低下し、半導体装置１０において、信号ＳＯおよび信号ＳＯＢのハイレベルまたはローレベルが決定した後は、高電源電位ＶＤＤから低電源電位ＶＳＳに貫通電流が流れない特徴を有する。
＜半導体装置の構成例２＞
図３は、半導体装置２０の構成例を示す回路図である。半導体装置２０は、本発明の一形態に係わる半導体装置であり、半導体装置１０とは異なる構成例である。半導体装置２０は、トランジスタ２１乃至トランジスタ２６、容量素子Ｃ２１、および、容量素子Ｃ２２を有する。トランジスタ２１乃至トランジスタ２６は、ｎチャネル型のトランジスタである。
半導体装置２０は、半導体装置１０と同様、低電源電位ＶＳＳが供給される配線ＶＳＳ＿ＩＮ、高電源電位ＶＤＤが供給される配線ＶＤＤ＿ＩＮ、信号ＳＩが入力される入力端子ＳＩ＿ＩＮ、信号ＳＩＢが入力される入力端子ＳＩＢ＿ＩＮ、信号ＳＯを出力する出力端子ＳＯ＿ＯＵＴ、および、信号ＳＯＢを出力する出力端子ＳＯＢ＿ＯＵＴを有する。なお、繰り返しの説明となるため、電位および信号の説明は省略する。
半導体装置２０において、トランジスタ２１のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ２１のソースまたはドレインの他方は、トランジスタ２２のソースまたはドレインの一方、トランジスタ２４のゲート、容量素子Ｃ２１の一方の端子、および、出力端子ＳＯ＿ＯＵＴと電気的に接続され、トランジスタ２２のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続される。
トランジスタ２１のゲートは、トランジスタ２４のソースまたはドレインの一方、トランジスタ２５のソースまたはドレインの一方、容量素子Ｃ２２の一方の端子、および、出力端子ＳＯＢ＿ＯＵＴと電気的に接続され、トランジスタ２２のゲートは、トランジスタ２３のソースまたはドレインの一方、および、容量素子Ｃ２１の他方の端子と電気的に接続される。また、トランジスタ２３のゲートは、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ２３のソースまたはドレインの他方は、入力端子ＳＩＢ＿ＩＮと電気的に接続される。
トランジスタ２４のソースまたはドレインの他方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ２５のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ２５のゲートは、トランジスタ２６のソースまたはドレインの一方、および、容量素子Ｃ２２の他方の端子と電気的に接続される。また、トランジスタ２６のゲートは、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ２６のソースまたはドレインの他方は、入力端子ＳＩ＿ＩＮと電気的に接続される。
ここで、トランジスタ２２のゲートと、トランジスタ２３のソースまたはドレインの一方、および、容量素子Ｃ２１の他方の端子との接続部を、ノードＮ２１と呼称し、トランジスタ２５のゲートと、トランジスタ２６のソースまたはドレインの一方、および、容量素子Ｃ２２の他方の端子との接続部を、ノードＮ２２と呼称する。
＜半導体装置の動作例２＞
図４は、半導体装置２０の動作例を示すタイミングチャートである。図４は、信号ＳＩ、信号ＳＩＢ、ノードＮ２１、ノードＮ２２、信号ＳＯ、および、信号ＳＯＢの電位を、期間Ｄ２１乃至期間Ｄ２４に分けて示している。なお、トランジスタ２１乃至トランジスタ２６のしきい値電圧は、しきい値電圧Ｖｔｈであるとする。
期間Ｄ２１は、信号ＳＩがハイレベル、信号ＳＩＢがローレベルの期間である。なお、期間Ｄ２１については、初期状態として、静的な状態を考える。トランジスタ２６は導通状態であり、ノードＮ２２の電位は、信号ＳＩと同じくハイレベルである。また、トランジスタ２３は導通状態であり、ノードＮ２１の電位は、信号ＳＩＢと同じくローレベルである。ただし、この期間におけるノードＮ２２の電位は、高電源電位ＶＤＤより低く、およそ高電源電位ＶＤＤからしきい値電圧Ｖｔｈを引いた値である。
ノードＮ２２がハイレベルであるため、トランジスタ２５は導通状態であり、信号ＳＯＢはハイレベルである。ただし、この期間における信号ＳＯＢの電位は、ノードＮ２２と同様、高電源電位ＶＤＤより低い電位である。また、トランジスタ２１は導通状態である。
ノードＮ２１がローレベルであるため、トランジスタ２２は非導通状態である。さらに、トランジスタ２１が導通状態であるため、信号ＳＯはローレベルである。また、トランジスタ２４は非導通状態である。
期間Ｄ２２は、信号ＳＩがハイレベルからローレベルへ変化し、信号ＳＩＢがローレベルからハイレベルへ変化する期間、および、信号ＳＩがローレベル、信号ＳＩＢがハイレベルの期間である。
期間Ｄ２２において、ノードＮ２２はハイレベルからローレベルへ変化し、トランジスタ２５は導通状態から非導通状態へ変化する。また、ノードＮ２１はローレベルからハイレベルへ変化し、トランジスタ２２は非導通状態から導通状態へ変化する。
トランジスタ２２が導通状態へ変化すると、信号ＳＯはハイレベルとなる。一方、トランジスタ２５が非導通状態へ変化しても、信号ＳＯＢはすぐにはローレベルとならない。信号ＳＯがハイレベルとなった後、トランジスタ２４が導通状態へ変化し、信号ＳＯＢはローレベルとなる。また、信号ＳＯＢがローレベルとなると、トランジスタ２１は非導通状態となる。
ここで、信号ＳＯがハイレベルとなっても、信号ＳＯＢがローレベルとなるまでは、トランジスタ２１は導通状態である。そのため、信号ＳＯの電位は、高電源電位ＶＤＤより低い電位であり、トランジスタ２１が非導通状態となった後、信号ＳＯの電位は再び上昇する。
一方、ノードＮ２１がローレベルからハイレベルへ変化した後、信号ＳＯがハイレベルとなり、信号ＳＯＢがローレベルへ変化した後、信号ＳＯの電位が再び上昇するため、信号ＳＯを出力する出力端子ＳＯ＿ＯＵＴとノードＮ２１との間には、電位差ＤＶ２２（図示しない）が発生する。
電位差ＤＶ２２は、容量素子Ｃ２１の一方の端子と、容量素子Ｃ２１の他方の端子との間にも印加されるため、信号ＳＯがローレベルからハイレベルへ変化すると、容量素子Ｃ２１による容量結合により、ノードＮ２１の電位を高電源電位ＶＤＤより高くすることができる。
ノードＮ２１の電位が高電源電位ＶＤＤより高くなることで、信号ＳＯの電位を高電源電位ＶＤＤとすることができる。また、高電源電位ＶＤＤより高くなったノードＮ２１の電位は、トランジスタ２３に、後述するオフ電流が小さいトランジスタを用いることで、信号ＳＩがローレベルである期間（信号ＳＩＢがハイレベルである期間）が長くても保持することができる。
期間Ｄ２３は、信号ＳＩがローレベルからハイレベルへ変化し、信号ＳＩＢがハイレベルからローレベルへ変化する期間、および、信号ＳＩがハイレベル、信号ＳＩＢがローレベルの期間である。
期間Ｄ２３において、ノードＮ２１はハイレベルからローレベルへ変化し、トランジスタ２２は導通状態から非導通状態へ変化する。また、ノードＮ２２はローレベルからハイレベルへ変化し、トランジスタ２５は非導通状態から導通状態へ変化する。
トランジスタ２５が導通状態へ変化すると、信号ＳＯＢはハイレベルとなる。一方、トランジスタ２２が非導通状態へ変化しても、信号ＳＯはすぐにはローレベルとならない。信号ＳＯＢがハイレベルとなった後、トランジスタ２１が導通状態へ変化し、信号ＳＯはローレベルとなる。また、信号ＳＯがローレベルとなると、トランジスタ２４は非導通状態となる。
ここで、信号ＳＯＢがハイレベルとなっても、信号ＳＯがローレベルとなるまでは、トランジスタ２４は導通状態である。そのため、信号ＳＯＢの電位は、高電源電位ＶＤＤより低い電位であり、トランジスタ２４が非導通状態となった後、信号ＳＯＢの電位は再び上昇する。
一方、ノードＮ２２がローレベルからハイレベルへ変化した後、信号ＳＯＢがハイレベルとなり、信号ＳＯがローレベルへ変化した後、信号ＳＯＢの電位が再び上昇するため、信号ＳＯＢを出力する出力端子ＳＯＢ＿ＯＵＴとノードＮ２２との間には、電位差ＤＶ２３（図示しない）が発生する。
電位差ＤＶ２３は、容量素子Ｃ２２の一方の端子と、容量素子Ｃ２２の他方の端子との間にも印加されるため、信号ＳＯＢがローレベルからハイレベルへ変化すると、容量素子Ｃ２２による容量結合により、ノードＮ２２の電位を高電源電位ＶＤＤより高くすることができる。
ノードＮ２２の電位が高電源電位ＶＤＤより高くなることで、信号ＳＯＢの電位を高電源電位ＶＤＤとすることができる。また、高電源電位ＶＤＤより高くなったノードＮ２２の電位は、トランジスタ２６に、後述するオフ電流が小さいトランジスタを用いることで、信号ＳＩがハイレベルである期間（信号ＳＩＢがローレベルである期間）が長くても保持することができる。
期間Ｄ２４は、信号ＳＩがハイレベルからローレベルへ変化し、信号ＳＩＢがローレベルからハイレベルへ変化する期間、および、信号ＳＩがローレベル、信号ＳＩＢがハイレベルの期間である。なお、期間Ｄ２４は、期間Ｄ２２と同様であるため、説明を省略する。
上述のように、半導体装置２０は、ｎチャネル型トランジスタを用いて構成された論理回路であり、出力端子ＳＯ＿ＯＵＴとノードＮ２１との間に電位差ＤＶ２２が発生することで、特許文献１または特許文献２で開示されている例よりも確実に、ノードＮ２１の電位を高電源電位ＶＤＤより高くすることができる。または、出力端子ＳＯＢ＿ＯＵＴとノードＮ２２との間に電位差ＤＶ２３が発生することで、特許文献１または特許文献２で開示されている例よりも確実に、ノードＮ２２の電位を高電源電位ＶＤＤより高くすることができる。
出力端子ＳＯ＿ＯＵＴから出力される信号ＳＯは、ハイレベルのとき、ノードＮ２１の電位を高電源電位ＶＤＤより高くすることで、高電源電位ＶＤＤまで上昇する。出力端子ＳＯＢ＿ＯＵＴから出力される信号ＳＯＢは、ハイレベルのとき、ノードＮ２２の電位を高電源電位ＶＤＤより高くすることで、高電源電位ＶＤＤまで上昇する。また、信号ＳＯおよび信号ＳＯＢは、ローレベルのとき、低電源電位ＶＳＳまで低下し、半導体装置２０において、信号ＳＯおよび信号ＳＯＢのハイレベルまたはローレベルが決定した後は、高電源電位ＶＤＤから低電源電位ＶＳＳに貫通電流が流れない特徴を有する。
＜半導体装置を構成するトランジスタ＞
半導体装置１０を構成するトランジスタ１１乃至トランジスタ１８、および、半導体装置２０を構成するトランジスタ２１乃至トランジスタ２６には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。
ＯＳトランジスタは、オフ電流が非常に小さい、ソースとドレインとの間に高い電圧を印加できる、薄膜トランジスタであり積層して設けることができる、などの特徴を有する。ここで、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流のことであり、酸化物半導体のバンドギャップは２．５ｅＶ以上、好ましくは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、オフ電流が非常に小さい特徴を有する。ＯＳトランジスタは、例えば、チャネル幅１μｍあたりのオフ電流を１００ｚＡ／μｍ以下、または１０ｚＡ／μｍ以下、または１ｚＡ／μｍ以下、または１０ｙＡ／μｍ以下とすることができる。
特に、トランジスタ１３、トランジスタ１４、トランジスタ１７、トランジスタ１８、トランジスタ２３、および、トランジスタ２６には、オフ電流が小さいトランジスタを用いることが好ましい。これにより、期間Ｄ１２または期間Ｄ２２において、信号ＳＩがローレベルである期間（信号ＳＩＢがハイレベルである期間）が長くても、高電源電位ＶＤＤを超えて上昇したノードＮ１１またはノードＮ２１の電位を、長時間保持することができる。期間Ｄ１３または期間Ｄ２３において、信号ＳＩがハイレベルである期間（信号ＳＩＢがローレベルである期間）が長くても、高電源電位ＶＤＤを超えて上昇したノードＮ１２またはノードＮ２２の電位を、長時間保持することができる。
また、ＯＳトランジスタは、高温環境下でもオフ電流が増加しにくい、高温環境下でもオン電流とオフ電流の比が大きいという特徴を有する。ＯＳトランジスタを用いて半導体装置１０または半導体装置２０を構成することで、当該半導体装置の信頼性を高めることができる。
ＯＳトランジスタのチャネル形成領域に用いられる金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分、水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性）、または実質的にｉ型にすることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。なお、ＯＳトランジスタの詳細については、実施の形態３および実施の形態４で説明する。
また、ＯＳトランジスタは薄膜トランジスタであるため、積層して設けることができる。例えば、単結晶シリコン基板に形成されたＳｉトランジスタを用いて構成された回路上などに、ＯＳトランジスタを設けることができる。そのため、半導体装置１０または半導体装置２０のチップ面積を縮小することができる。
もしくは、半導体装置１０を構成するトランジスタ１１乃至トランジスタ１８、および、半導体装置２０を構成するトランジスタ２１乃至トランジスタ２６に、ＯＳトランジスタ以外のトランジスタを用いてもよい。例えば、チャネル形成領域にバンドギャップが大きい半導体を有するトランジスタを用いてもよい。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合があり、例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
また、半導体装置１０を構成するトランジスタ１１乃至トランジスタ１８、および、半導体装置２０を構成するトランジスタ２１乃至トランジスタ２６に、バックゲートを有するトランジスタを用いてもよい。
バックゲートを有するトランジスタの例として、図５Ａに、トランジスタ３１の回路図記号を示す。トランジスタ３１は、ゲート（フロントゲート、ともいう）、ドレイン、ソース、および、バックゲートと呼ばれる、四つの端子を有する。図５Ａでは、それぞれ、Ｇ（ゲート）、Ｄ（ドレイン）、Ｓ（ソース）、ＢＧ（バックゲート）と表す。
トランジスタ３１の使用例として、バックゲートをゲートと電気的に接続、バックゲートをソースと電気的に接続、バックゲートに所定の電位を印加、または、バックゲートを電気的に浮遊状態（フローティング、ともいう）としてもよい。例えば、バックゲートをゲートと電気的に接続することで、トランジスタ３１のオン電流を大きくすることができる。また、バックゲートに所定の電位を印加することで、トランジスタ３１のしきい値電圧を変化させることができる。バックゲートを有するトランジスタの断面構成例は、実施の形態３で説明する。
また、半導体装置１０を構成するトランジスタ１１乃至トランジスタ１８、および、半導体装置２０を構成するトランジスタ２１乃至トランジスタ２６に、複数のゲート（マルチゲート、ともいう）を有するトランジスタを用いてもよい。
複数のゲートを有するトランジスタの例として、図５Ｂに、２つのゲート（ダブルゲート、ともいう）を有するトランジスタ３２の回路図記号を示す。トランジスタ３２は、四つの端子（ゲート１、ゲート２、ドレイン、ソース）を有する。図５Ｂでは、それぞれ、Ｇ１（ゲート１）、Ｇ２（ゲート２）、Ｄ（ドレイン）、Ｓ（ソース）と表す。
トランジスタ３２の使用例として、ゲート１とゲート２を電気的に接続、または、ゲート１またはゲート２に所定の電位を印加してもよい。例えば、ゲート１とゲート２を電気的に接続することで、トランジスタ３２のオフ電流を小さくすることができる場合がある。また、ゲート１またはゲート２に所定の電位を印加することで、トランジスタ３２を耐圧が高いトランジスタとすることができる場合がある。
例えば、半導体装置１０を構成するトランジスタ１１およびトランジスタ１５に、バックゲートを有するトランジスタ３１を用いた例を、図５Ｃに示す（図５Ｃでは、それぞれ、トランジスタ３１＿１およびトランジスタ３１＿２として示す）。図５Ｃにおいて、トランジスタ３１のバックゲートは、トランジスタ３１のゲートと電気的に接続されている。
例えば、半導体装置１０を構成するトランジスタ１１およびトランジスタ１５に、２つのゲートを有するトランジスタ３２を用いた例を、図５Ｄに示す（図５Ｄでは、それぞれ、トランジスタ３２＿１およびトランジスタ３２＿２として示す）。図５Ｄにおいて、トランジスタ３２のゲート１は、トランジスタ３２のゲート２と電気的に接続されている。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置１０を応用して、汎用的な論理回路を構成する例について説明する。なお、上記実施の形態で説明した半導体装置１０は、論理を反転するＮＯＴ回路、または、論理を反転しないバッファ回路として用いることができる。
半導体装置１０は、信号ＳＩおよび信号ＳＩＢが入力され、信号ＳＯおよび信号ＳＯＢを出力する。信号ＳＩＢは信号ＳＩの論理が反転された信号であり、信号ＳＯＢは信号ＳＯの論理が反転された信号であるため、半導体装置１０の出力端子を、別の半導体装置１０の入力端子と電気的に接続することが可能である。
＜ＮＡＮＤ回路＞
図６は、半導体装置４０の構成例を示す回路図である。半導体装置４０は、半導体装置１０を応用した半導体装置であり、ＮＡＮＤ回路としての機能を有する。半導体装置４０は、トランジスタ４１乃至トランジスタ５０、容量素子Ｃ４１および容量素子Ｃ４２を有する。トランジスタ４１乃至トランジスタ５０は、ｎチャネル型のトランジスタである。
半導体装置４０は、低電源電位ＶＳＳが供給される配線ＶＳＳ＿ＩＮ、高電源電位ＶＤＤが供給される配線ＶＤＤ＿ＩＮ、信号ＳＩ１が入力される入力端子ＳＩ１＿ＩＮ、信号ＳＩ２が入力される入力端子ＳＩ２＿ＩＮ、信号ＳＩ１Ｂが入力される入力端子ＳＩ１Ｂ＿ＩＮ、信号ＳＩ２Ｂが入力される入力端子ＳＩ２Ｂ＿ＩＮ、信号ＳＯ１を出力する出力端子ＳＯ１＿ＯＵＴ、および、信号ＳＯ１Ｂを出力する出力端子ＳＯ１Ｂ＿ＯＵＴを有する。
ここで、高電源電位ＶＤＤは、低電源電位ＶＳＳよりも高い電位であり、低電源電位ＶＳＳは、半導体装置４０において基準の電位としてもよい。また、信号ＳＩ１、信号ＳＩ２、信号ＳＩ１Ｂ、および、信号ＳＩ２Ｂはデジタル信号であり、信号ＳＩ１、信号ＳＩ２、信号ＳＩ１Ｂ、および、信号ＳＩ２Ｂのハイレベルを表す電位は高電源電位ＶＤＤとすることができ、ローレベルを表す電位は低電源電位ＶＳＳとすることができる。また、信号ＳＩ１Ｂは、信号ＳＩ１の論理が反転された信号であり、信号ＳＩ２Ｂは、信号ＳＩ２の論理が反転された信号である。
半導体装置４０において、トランジスタ４１のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ４１のソースまたはドレインの他方は、トランジスタ４２のソースまたはドレインの一方、容量素子Ｃ４１の一方の端子、および、出力端子ＳＯ１＿ＯＵＴと電気的に接続され、トランジスタ４２のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続される。
トランジスタ４１のゲートは、トランジスタ４５ゲート、トランジスタ５０のソースまたはドレインの一方、トランジスタ４９のソースまたはドレインの一方、容量素子Ｃ４２の一方の端子、および、トランジスタ４７のゲートと電気的に接続される。また、トランジスタ４２のゲートは、容量素子Ｃ４１の他方の端子、トランジスタ４４のソースまたはドレインの一方、トランジスタ４３のソースまたはドレインの一方、トランジスタ４５のソースまたはドレインの一方、トランジスタ５０のゲート、および、トランジスタ４６のゲートと電気的に接続される。
トランジスタ４５のソースまたはドレインの他方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ４４のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ４３のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ４４のゲートは、入力端子ＳＩ２Ｂ＿ＩＮと電気的に接続され、トランジスタ４３のゲートは、入力端子ＳＩ１Ｂ＿ＩＮと電気的に接続される。
トランジスタ５０のソースまたはドレインの他方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ４９のソースまたはドレインの他方は、トランジスタ４８のソースまたはドレインの一方と電気的に接続され、トランジスタ４８のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ４９のゲートは、入力端子ＳＩ２＿ＩＮと電気的に接続され、トランジスタ４８のゲートは、入力端子ＳＩ１＿ＩＮと電気的に接続される。
トランジスタ４６のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ４６のソースまたはドレインの他方は、トランジスタ４７のソースまたはドレインの一方、容量素子Ｃ４２の他方の端子、および、出力端子ＳＯ１Ｂ＿ＯＵＴと電気的に接続され、トランジスタ４７のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続される。
ここで、トランジスタ４１のゲートと、トランジスタ４５のゲート、トランジスタ５０のソースまたはドレインの一方、トランジスタ４９のソースまたはドレインの一方、容量素子Ｃ４２の一方の端子、および、トランジスタ４７のゲートとの接続部を、ノードＮ４２と呼称する。また、トランジスタ４２のゲートと、容量素子Ｃ４１の他方の端子、トランジスタ４５のソースまたはドレインの一方、トランジスタ４４のソースまたはドレインの一方、トランジスタ４３のソースまたはドレインの一方、トランジスタ５０のゲート、および、トランジスタ４６のゲートとの接続部を、ノードＮ４１と呼称する。なお、半導体装置４０の動作例については後述する。
＜ＮＯＲ回路＞
図７は、半導体装置６０の構成例を示す回路図である。半導体装置６０は、半導体装置１０を応用した半導体装置であり、ＮＯＲ回路としての機能を有する。半導体装置６０は、トランジスタ６１乃至トランジスタ７０、容量素子Ｃ６１および容量素子Ｃ６２を有する。トランジスタ６１乃至トランジスタ７０は、ｎチャネル型のトランジスタである。
半導体装置６０は、半導体装置４０と同様、低電源電位ＶＳＳが供給される配線ＶＳＳ＿ＩＮ、高電源電位ＶＤＤが供給される配線ＶＤＤ＿ＩＮ、信号ＳＩ１が入力される入力端子ＳＩ１＿ＩＮ、信号ＳＩ２が入力される入力端子ＳＩ２＿ＩＮ、信号ＳＩ１Ｂが入力される入力端子ＳＩ１Ｂ＿ＩＮ、信号ＳＩ２Ｂが入力される入力端子ＳＩ２Ｂ＿ＩＮ、信号ＳＯ２を出力する出力端子ＳＯ２＿ＯＵＴ、および、信号ＳＯ２Ｂを出力する出力端子ＳＯ２Ｂ＿ＯＵＴを有する。なお、繰り返しの説明となるため、電位および信号の説明は省略する。
半導体装置６０において、トランジスタ６１のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ６１のソースまたはドレインの他方は、トランジスタ６２のソースまたはドレインの一方、容量素子Ｃ６１の一方の端子、および、出力端子ＳＯ２＿ＯＵＴと電気的に接続され、トランジスタ６２のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続される。
トランジスタ６１のゲートは、トランジスタ６５のゲート、トランジスタ７０のソースまたはドレインの一方、トランジスタ６８のソースまたはドレインの一方、トランジスタ６９のソースまたはドレインの一方、容量素子Ｃ６２の一方の端子、および、トランジスタ６７のゲートと電気的に接続される。また、トランジスタ６２のゲートは、容量素子Ｃ６１の他方の端子、トランジスタ６４のソースまたはドレインの一方、トランジスタ６５のソースまたはドレインの一方、トランジスタ７０のゲート、および、トランジスタ６６のゲートと電気的に接続される。
トランジスタ６５のソースまたはドレインの他方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ６４のソースまたはドレインの他方は、トランジスタ６３のソースまたはドレインの一方と電気的に接続され、トランジスタ６３のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ６４のゲートは、入力端子ＳＩ２Ｂ＿ＩＮと電気的に接続され、トランジスタ６３のゲートは、入力端子ＳＩ１Ｂ＿ＩＮと電気的に接続される。
トランジスタ７０のソースまたはドレインの他方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ６８のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ６９のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続され、トランジスタ６８のゲートは、入力端子ＳＩ１＿ＩＮと電気的に接続され、トランジスタ６９のゲートは、入力端子ＳＩ２＿ＩＮと電気的に接続される。
トランジスタ６６のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ６６のソースまたはドレインの他方は、トランジスタ６７のソースまたはドレインの一方、容量素子Ｃ６２の他方の端子、および、出力端子ＳＯ２Ｂ＿ＯＵＴと電気的に接続され、トランジスタ６７のソースまたはドレインの他方は、配線ＶＤＤ＿ＩＮと電気的に接続される。
ここで、トランジスタ６１のゲートと、トランジスタ６５のゲート、トランジスタ７０のソースまたはドレインの一方、トランジスタ６８のソースまたはドレインの一方、トランジスタ６９のソースまたはドレインの一方、容量素子Ｃ６２の一方の端子、および、トランジスタ６７のゲートとの接続部を、ノードＮ６２と呼称する。また、トランジスタ６２のゲートと、容量素子Ｃ６１の他方の端子、トランジスタ６４のソースまたはドレインの一方、トランジスタ６５のソースまたはドレインの一方、トランジスタ７０のゲート、および、トランジスタ６６のゲートとの接続部を、ノードＮ６１と呼称する。
＜半導体装置の動作例＞
図８は、半導体装置４０および半導体装置６０の動作例を示すタイミングチャートである。図８は、信号ＳＩ１、信号ＳＩ２、信号ＳＯ１、信号ＳＯ１Ｂ、信号ＳＯ２、および、信号ＳＯ２Ｂの電位を、期間Ｄ４１乃至期間Ｄ４５に分けて示している。
［期間Ｄ４１］
期間Ｄ４１は、信号ＳＩ１、信号ＳＩ２がハイレベルからローレベルへ変化する期間、および、信号ＳＩ１、信号ＳＩ２がローレベルの期間である。なお、信号ＳＩ１Ｂは、信号ＳＩ１の論理が反転された信号であり、信号ＳＩ２Ｂは、信号ＳＩ２の論理が反転された信号であるため、説明を省略する（図示しない）。
期間Ｄ４１の半導体装置４０においては、トランジスタ４８およびトランジスタ４９は導通状態から非導通状態へ変化し、トランジスタ４３およびトランジスタ４４は非導通状態から導通状態へ変化する。トランジスタ４３およびトランジスタ４４が導通状態へ変化すると、ノードＮ４１はハイレベルとなる。一方、トランジスタ４８およびトランジスタ４９が非導通状態へ変化しても、ノードＮ４２はすぐにはローレベルとならない。ノードＮ４１がハイレベルとなった後、トランジスタ５０が導通状態へ変化し、ノードＮ４２はローレベルとなる。
ノードＮ４１がハイレベルになると、トランジスタ５０、トランジスタ４６、および、トランジスタ４２は導通状態となる。また、ノードＮ４２がローレベルになると、トランジスタ４５、トランジスタ４１、および、トランジスタ４７は非導通状態となる。トランジスタ４２が導通状態であることと、トランジスタ４１が非導通状態であることから、信号ＳＯ１はハイレベルとなる。また、トランジスタ４７が非導通状態であることと、トランジスタ４６が導通状態であることから、信号ＳＯ１Ｂはローレベルとなる。
ここで、ノードＮ４１がハイレベルとなり、トランジスタ４２が導通状態となっても、ノードＮ４２がローレベルとなるまでは、トランジスタ４１は導通状態であるため、信号ＳＯ１は、ノードＮ４１がハイレベルとなるタイミングから遅れてハイレベルとなる。そのため、出力端子ＳＯ１＿ＯＵＴとノードＮ４１との間には電位差が発生し、前記電位差は、容量素子Ｃ４１の一方の端子と、容量素子Ｃ４１の他方の端子との間にも印加される。
容量素子Ｃ４１の一方の端子と容量素子Ｃ４１の他方の端子との間に電位差が印加された状態で、信号ＳＯ１がローレベルからハイレベルへ変化すると、容量素子Ｃ４１による容量結合のため、ノードＮ４１の電位は上昇し、ノードＮ４１の電位を高電源電位ＶＤＤより高くすることができる。ノードＮ４１の電位が高電源電位ＶＤＤより高くなることで、信号ＳＯ１の電位を高電源電位ＶＤＤとすることができる。また、高電源電位ＶＤＤより高くなったノードＮ４１の電位は、トランジスタ４３、トランジスタ４４およびトランジスタ４５に、前述したオフ電流が小さいトランジスタを用いることで、信号ＳＯ１がハイレベルである期間（信号ＳＯ１Ｂがローレベルである期間）が長くても保持することができる。
期間Ｄ４１の半導体装置６０においては、トランジスタ６８およびトランジスタ６９は導通状態から非導通状態へ変化し、トランジスタ６３およびトランジスタ６４は非導通状態から導通状態へ変化する。トランジスタ６３およびトランジスタ６４が導通状態へ変化すると、ノードＮ６１はハイレベルとなる。一方、トランジスタ６８およびトランジスタ６９が非導通状態へ変化しても、ノードＮ６２はすぐにはローレベルとならない。ノードＮ６１がハイレベルとなった後、トランジスタ７０が導通状態へ変化し、ノードＮ６２はローレベルとなる。
ノードＮ６１がハイレベルになると、トランジスタ７０、トランジスタ６６、および、トランジスタ６２は導通状態となる。また、ノードＮ６２がローレベルになると、トランジスタ６５、トランジスタ６１、および、トランジスタ６７は非導通状態となる。トランジスタ６２が導通状態であることと、トランジスタ６１が非導通状態であることから、信号ＳＯ２はハイレベルとなる。また、トランジスタ６７が非導通状態であることと、トランジスタ６６が導通状態であることから、信号ＳＯ２Ｂはローレベルとなる。
ここで、ノードＮ６１がハイレベルとなり、トランジスタ６２が導通状態となっても、ノードＮ６２がローレベルとなるまでは、トランジスタ６１は導通状態であるため、信号ＳＯ２は、ノードＮ６１がハイレベルとなるタイミングから遅れてハイレベルとなる。そのため、出力端子ＳＯ２＿ＯＵＴとノードＮ６１との間には電位差が発生し、前記電位差は、容量素子Ｃ６１の一方の端子と、容量素子Ｃ６１の他方の端子との間にも印加される。
容量素子Ｃ６１の一方の端子と容量素子Ｃ６１の他方の端子との間に電位差が印加された状態で、信号ＳＯ２がローレベルからハイレベルへ変化すると、容量素子Ｃ６１による容量結合のため、ノードＮ６１の電位は上昇し、ノードＮ６１の電位を高電源電位ＶＤＤより高くすることができる。ノードＮ６１の電位が高電源電位ＶＤＤより高くなることで、信号ＳＯ２の電位を高電源電位ＶＤＤとすることができる。また、高電源電位ＶＤＤより高くなったノードＮ６１の電位は、トランジスタ６３、トランジスタ６４およびトランジスタ６５に、前述したオフ電流が小さいトランジスタを用いることで、信号ＳＯ２がハイレベルである期間（信号ＳＯ２Ｂがローレベルである期間）が長くても保持することができる。
［期間Ｄ４２］
期間Ｄ４２は、信号ＳＩ１がローレベルからハイレベルへ変化する期間、および、信号ＳＩ１がハイレベル、信号ＳＩ２がローレベルの期間である。
期間Ｄ４２の半導体装置４０においては、トランジスタ４８は非導通状態から導通状態へ変化し、トランジスタ４３は導通状態から非導通状態へ変化する。トランジスタ４９は非導通状態、トランジスタ４４は導通状態から変化しない。そのため、ノードＮ４１はハイレベル、ノードＮ４２はローレベルのままである。
ノードＮ４１がハイレベルであるため、トランジスタ５０、トランジスタ４６、および、トランジスタ４２は導通状態である。また、ノードＮ４２がローレベルであるため、トランジスタ４５、トランジスタ４１、および、トランジスタ４７は非導通状態である。トランジスタ４２が導通状態、トランジスタ４１が非導通状態であることから、信号ＳＯ１はハイレベルのままである。また、トランジスタ４７が非導通状態、トランジスタ４６が導通状態であることから、信号ＳＯ１Ｂはローレベルのままである。すなわち、期間Ｄ４２における半導体装置４０は、期間Ｄ４１の状態を保持している。
期間Ｄ４２の半導体装置６０においては、トランジスタ６９は非導通状態、トランジスタ６４は導通状態から変化しないが、トランジスタ６８は非導通状態から導通状態へ変化し、トランジスタ６３は導通状態から非導通状態へ変化する。トランジスタ６８が導通状態へ変化すると、ノードＮ６２はハイレベルとなる。一方、トランジスタ６３が非導通状態へ変化しても、ノードＮ６１はすぐにはローレベルとならない。ノードＮ６２がハイレベルとなった後、トランジスタ６５が導通状態へ変化し、ノードＮ６１はローレベルとなる。
ノードＮ６１がローレベルになると、トランジスタ７０、トランジスタ６６、および、トランジスタ６２は非導通状態となる。また、ノードＮ６２がハイレベルになると、トランジスタ６５、トランジスタ６１、および、トランジスタ６７は導通状態となる。トランジスタ６２が非導通状態であることと、トランジスタ６１が導通状態であることから、信号ＳＯ２はローレベルとなる。また、トランジスタ６７が導通状態であることと、トランジスタ６６が非導通状態であることから、信号ＳＯ２Ｂはハイレベルとなる。
ここで、ノードＮ６２がハイレベルとなり、トランジスタ６７が導通状態となっても、ノードＮ６１がローレベルとなるまでは、トランジスタ６６は導通状態であるため、信号ＳＯ２Ｂは、ノードＮ６２がハイレベルとなるタイミングから遅れてハイレベルとなる。そのため、出力端子ＳＯ２Ｂ＿ＯＵＴとノードＮ６２との間には電位差が発生し、前記電位差は、容量素子Ｃ６２の一方の端子と、容量素子Ｃ６２の他方の端子との間にも印加される。
容量素子Ｃ６２の一方の端子と容量素子Ｃ６２の他方の端子との間に電位差が印加された状態で、信号ＳＯ２Ｂがローレベルからハイレベルへ変化すると、容量素子Ｃ６２による容量結合のため、ノードＮ６２の電位は上昇し、ノードＮ６２の電位を高電源電位ＶＤＤより高くすることができる。ノードＮ６２の電位が高電源電位ＶＤＤより高くなることで、信号ＳＯ２Ｂの電位を高電源電位ＶＤＤとすることができる。また、高電源電位ＶＤＤより高くなったノードＮ６２の電位は、トランジスタ６８、トランジスタ６９およびトランジスタ７０に、前述したオフ電流が小さいトランジスタを用いることで、信号ＳＯ２Ｂがハイレベルである期間（信号ＳＯ２がローレベルである期間）が長くても保持することができる。
［期間Ｄ４３］
期間Ｄ４３は、信号ＳＩ１がハイレベルからローレベルへ変化し、信号ＳＩ２がローレベルからハイレベルへ変化する期間、および、信号ＳＩ１がローレベル、信号ＳＩ２がハイレベルの期間である。
期間Ｄ４３の半導体装置４０においては、トランジスタ４８およびトランジスタ４４は導通状態から非導通状態へ変化し、トランジスタ４９およびトランジスタ４３は非導通状態から導通状態へ変化する。そのため、ノードＮ４１はハイレベル、ノードＮ４２はローレベルのままである。
ノードＮ４１がハイレベルであるため、トランジスタ５０、トランジスタ４６、および、トランジスタ４２は導通状態である。また、ノードＮ４２がローレベルであるため、トランジスタ４５、トランジスタ４１、および、トランジスタ４７は非導通状態である。トランジスタ４２が導通状態、トランジスタ４１が非導通状態であることから、信号ＳＯ１はハイレベルのままである。また、トランジスタ４７が非導通状態、トランジスタ４６が導通状態であることから、信号ＳＯ１Ｂはローレベルのままである。すなわち、期間Ｄ４３における半導体装置４０は、期間Ｄ４２の状態を保持している。
期間Ｄ４３の半導体装置６０においては、トランジスタ６８およびトランジスタ６４は導通状態から非導通状態へ変化し、トランジスタ６９およびトランジスタ６３は非導通状態から導通状態へ変化する。そのため、ノードＮ６１はローレベル、ノードＮ６２はハイレベルのままである。
ノードＮ６１がローレベルであるため、トランジスタ７０、トランジスタ６６、および、トランジスタ６２は非導通状態である。また、ノードＮ６２がハイレベルであるため、トランジスタ６５、トランジスタ６１、および、トランジスタ６７は導通状態である。トランジスタ６２が非導通状態、トランジスタ６１が導通状態であることから、信号ＳＯ２はローレベルのままである。また、トランジスタ６７が導通状態、トランジスタ６６が非導通状態であることから、信号ＳＯ２Ｂはハイレベルのままである。すなわち、期間Ｄ４３における半導体装置６０は、期間Ｄ４２の状態を保持している。
［期間Ｄ４４］
期間Ｄ４４は、信号ＳＩ１がローレベルからハイレベルへ変化する期間、および、信号ＳＩ１、信号ＳＩ２がハイレベルの期間である。
期間Ｄ４４の半導体装置４０においては、トランジスタ４９は導通状態、トランジスタ４４は非導通状態から変化しないが、トランジスタ４８は非導通状態から導通状態へ変化し、トランジスタ４３は導通状態から非導通状態へ変化する。トランジスタ４８が導通状態へ変化すると、ノードＮ４２はハイレベルとなる。一方、トランジスタ４３が非導通状態へ変化しても、ノードＮ４１はすぐにはローレベルとならない。ノードＮ４２がハイレベルとなった後、トランジスタ４５が導通状態へ変化し、ノードＮ４１はローレベルとなる。
ノードＮ４１がローレベルになると、トランジスタ５０、トランジスタ４６、および、トランジスタ４２は非導通状態となる。また、ノードＮ４２がハイレベルになると、トランジスタ４５、トランジスタ４１、および、トランジスタ４７は導通状態となる。トランジスタ４２が非導通状態であることと、トランジスタ４１が導通状態であることから、信号ＳＯ１はローレベルとなる。また、トランジスタ４７が導通状態であることと、トランジスタ４６が非導通状態であることから、信号ＳＯ１Ｂはハイレベルとなる。
ここで、ノードＮ４２がハイレベルとなり、トランジスタ４７が導通状態となっても、ノードＮ４１がローレベルとなるまでは、トランジスタ４６は導通状態であるため、信号ＳＯ１Ｂは、ノードＮ４２がハイレベルとなるタイミングから遅れてハイレベルとなる。そのため、出力端子ＳＯ１Ｂ＿ＯＵＴとノードＮ４２との間には電位差が発生し、前記電位差は、容量素子Ｃ４２の一方の端子と、容量素子Ｃ４２の他方の端子との間にも印加される。
容量素子Ｃ４２の一方の端子と容量素子Ｃ４２の他方の端子との間に電位差が印加された状態で、信号ＳＯ１Ｂがローレベルからハイレベルへ変化すると、容量素子Ｃ４２による容量結合のため、ノードＮ４２の電位は上昇し、ノードＮ４２の電位を高電源電位ＶＤＤより高くすることができる。ノードＮ４２の電位が高電源電位ＶＤＤより高くなることで、信号ＳＯ１Ｂの電位を高電源電位ＶＤＤとすることができる。また、高電源電位ＶＤＤより高くなったノードＮ４２の電位は、トランジスタ４８、トランジスタ４９およびトランジスタ５０に、前述したオフ電流が小さいトランジスタを用いることで、信号ＳＯ１Ｂがハイレベルである期間（信号ＳＯ１がローレベルである期間）が長くても保持することができる。
期間Ｄ４４の半導体装置６０においては、トランジスタ６８は非導通状態から導通状態へ変化し、トランジスタ６３は導通状態から非導通状態へ変化する。トランジスタ６４は非導通状態、トランジスタ６９は導通状態から変化しない。そのため、ノードＮ６１はローレベル、ノードＮ６２はハイレベルのままである。
ノードＮ６１がローレベルであるため、トランジスタ７０、トランジスタ６６、および、トランジスタ６２は非導通状態である。また、ノードＮ６２がハイレベルであるため、トランジスタ６５、トランジスタ６１、および、トランジスタ６７は導通状態である。トランジスタ６２が非導通状態、トランジスタ６１が導通状態であることから、信号ＳＯ２はローレベルのままである。また、トランジスタ６７が導通状態、トランジスタ６６が非導通状態であることから、信号ＳＯ２Ｂはハイレベルのままである。すなわち、期間Ｄ４４における半導体装置６０は、期間Ｄ４３の状態を保持している。
［期間Ｄ４５］
期間Ｄ４５は、信号ＳＩ１、信号ＳＩ２がハイレベルからローレベルへ変化する期間、および、信号ＳＩ１、信号ＳＩ２がローレベルの期間である。なお、期間Ｄ４５は、期間Ｄ４１と同様であるため、説明を省略する。
上述のように、半導体装置４０には、信号ＳＩ１、信号ＳＩ２、信号ＳＩ１Ｂ、信号ＳＩ２Ｂが入力され、半導体装置４０は、信号ＳＯ１および信号ＳＯ１Ｂを出力する。すなわち、半導体装置４０は、ＮＡＮＤ回路としての機能を有する。また、半導体装置６０には、信号ＳＩ１、信号ＳＩ２、信号ＳＩ１Ｂ、信号ＳＩ２Ｂが入力され、半導体装置６０は、信号ＳＯ２および信号ＳＯ２Ｂを出力する。すなわち、半導体装置６０は、ＮＯＲ回路としての機能を有する。
信号ＳＯ１Ｂは信号ＳＯ１の論理が反転された信号であり、信号ＳＯ２Ｂは信号ＳＯ２の論理が反転された信号であるため、ＮＯＴ回路またはバッファ回路としての機能を有する半導体装置１０、ＮＡＮＤ回路としての機能を有する半導体装置４０、および、ＮＯＲ回路としての機能を有する半導体装置６０は、互いに、電気的に接続することが可能である。すなわち、半導体装置１０、半導体装置４０、半導体装置６０を用いることで、汎用的な論理回路を構成することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した、半導体装置１０を構成するトランジスタ、半導体装置２０を構成するトランジスタ、半導体装置４０を構成するトランジスタ、および、半導体装置６０を構成するトランジスタに用いることができる、ＯＳトランジスタの構成例について説明する。なお、ＯＳトランジスタは薄膜トランジスタであり、積層して設けることができるため、本実施の形態では、単結晶シリコン基板に形成されたＳｉトランジスタの上方に、ＯＳトランジスタを設けた半導体装置の構成例について説明する。
＜半導体装置の構成例＞
図９に示す半導体装置は、トランジスタ３００と、トランジスタ５００、および容量素子６００を有している。図１０Ａはトランジスタ５００のチャネル長方向の断面図であり、図１０Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１０Ｃはトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、ソースとドレインとの間に高い電圧を印加できる、高温環境下でもオフ電流が増加しにくい、高温環境下でもオン電流とオフ電流の比が大きいという特徴を有するため、上記実施の形態では、これを半導体装置１０、半導体装置２０、半導体装置４０、および、半導体装置６０に用いることにより、当該半導体装置を信頼性の高い半導体装置とすることができる。
本実施の形態で説明する半導体装置は、図９に示すように、トランジスタ３００、トランジスタ５００、および容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００は、トランジスタ３００およびトランジスタ５００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図１０Ｃに示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析（ＴＤＳ分析：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図９において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図９において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図９において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図９において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（導電体５０３（図１０Ａ、参照））等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１０Ａおよび図１０Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６と導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された酸化物５３０ｃと、を有する。
また、図１０Ａおよび図１０Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、絶縁体５８０、導電体５６０、および絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまとめて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図９、図１０Ａ、および図１０Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲート、ともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲート、ともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５００のＶｔｈを制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造は、ソース電極およびドレイン電極として機能する導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有する。また、導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺は、絶縁体５４４と接しているため、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは後述する、高純度真性と同様として扱うことができる。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。
絶縁体５２０、絶縁体５２２、絶縁体５２４、および絶縁体５５０は、ゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、絶縁体５２０、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
また、トランジスタ５００には、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア密度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア密度を用いる場合がある。つまり、本明細書等に記載の「キャリア密度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、チャネル形成領域の金属酸化物のキャリア密度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア密度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２へ拡散し、導電体５４２が酸化する場合がある。導電体５４２が酸化することで、導電体５４２の導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２へ拡散することを、導電体５４２が酸化物５３０中の酸素を吸収する、と言い換えることができる。
また、酸化物５３０中の酸素が導電体５４２（導電体５４２ａ、および導電体５４２ｂ）へ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２と、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体５４２と酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２と酸化物５３０ｃとの間に形成される場合や、導電体５４２と酸化物５３０ｂとの間、および導電体５４２と酸化物５３０ｃとの間に形成される場合がある。
また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
その他、酸化物５３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物５３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
酸化物５３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物５３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図１０Ａに示すように、酸化物５３０の、導電体５４２との界面とその近傍には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３のキャリア密度が増加し、領域５４３は、低抵抗領域となる。
絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面および側面）に接して配置することが好ましい。絶縁体５５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
第１のゲート電極として機能する導電体５６０は、図１０Ａおよび図１０Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａおよび導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６および導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
導電体５４６、および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図９では、導電体６１２、および導電体６１０は単層構造として示しているが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
＜トランジスタの構造例＞
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。
＜トランジスタの構造例１＞
図１１Ａ、図１１Ｂおよび図１１Ｃを用いてトランジスタ５１０Ａの構造例を説明する。図１１Ａはトランジスタ５１０Ａの上面図である。図１１Ｂは、図１１Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１１Ｃは、図１１Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１１Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１１Ａ、図１１Ｂおよび図１１Ｃでは、トランジスタ５１０Ａと、層間膜として機能する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体５８２、および絶縁体５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電体５４６（導電体５４６ａ、および導電体５４６ｂ）と、配線として機能する導電体５０３と、を示している。
トランジスタ５１０Ａは、第１のゲート電極として機能する導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、第２のゲート電極として機能する導電体５０５（導電体５０５ａ、および導電体５０５ｂ）と、第１のゲート絶縁膜として機能する絶縁体５５０と、第２のゲート絶縁膜として機能する絶縁体５２１、絶縁体５２２、および絶縁体５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまたはドレインの他方として機能する導電体５４２ｂと、絶縁体５７４とを有する。
また、図１１Ａ、図１１Ｂおよび図１１Ｃに示すトランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁体５５０、および導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、および導電体５６０は、導電体５４２ａ、および導電体５４２ｂとの間に配置される。
絶縁体５１１、および絶縁体５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁体５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電体５０３は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０３の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお導電体５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３を２層以上の多層膜構造としてもよい。なお、導電体５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５１０Ａにおいて、導電体５６０は、第１のゲート（トップゲート、ともいう）電極として機能する場合がある。また、導電体５０５は、第２のゲート（ボトムゲート、ともいう）電極として機能する場合がある。その場合、導電体５０５に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５１０Ａのしきい値電圧を制御することができる。特に、導電体５０５に負の電位を印加することにより、トランジスタ５１０Ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０５に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電体５０５と、導電体５６０とを重畳して設けることで、導電体５６０、および導電体５０５に電位を印加した場合、導電体５６０から生じる電界と、導電体５０５から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体５６０の電界と、第２のゲート電極としての機能を有する導電体５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。すなわち、先に記載のトランジスタ５００と同様に、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造である。
絶縁体５１４、および絶縁体５１６は、絶縁体５１１または絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電体５０５は、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０５ａが形成され、さらに内側に導電体５０５ｂが形成されている。ここで、導電体５０５ａおよび導電体５０５ｂの上面の高さと、絶縁体５１６の上面の高さは同程度にできる。なお、トランジスタ５１０Ａでは、導電体５０５ａおよび導電体５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５は、単層、または３層以上の積層構造としてもよい。
ここで、導電体５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一つ、または、すべての拡散を抑制する機能とする。
例えば、導電体５０５ａが酸素の拡散を抑制する機能を持つことにより、導電体５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０５が配線の機能を兼ねる場合、導電体５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３は、必ずしも設けなくともよい。なお、導電体５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２１、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
また、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
なお、図１１Ｂおよび図１１Ｃには、第２のゲート絶縁膜として、３層の積層構造を示したが、２層以下、または４層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上述した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して設けられることが好ましい。絶縁体５７４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電体５４２（導電体５４２ａ、および導電体５４２ｂ）は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体５４２ａと、導電体５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１１Ｂでは導電体５４２ａと、導電体５４２ｂとして単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５７４を成膜する際に、導電体５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁体５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択の幅を広げることができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０と、トランジスタ５１０Ａとの間に絶縁体５７４を配置する。絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５８０、絶縁体５８２、および絶縁体５８４は、層間膜として機能する。
絶縁体５８２は、絶縁体５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁体５８０、および絶縁体５８４は、絶縁体５１６と同様に、絶縁体５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５８２、および絶縁体５８４に埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電体５４６の材料としては、導電体５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電体５４６として、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを用いた半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを用いた半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
図１２Ａ、図１２Ｂおよび図１２Ｃを用いてトランジスタ５１０Ｂの構造例を説明する。図１２Ａはトランジスタ５１０Ｂの上面図である。図１２Ｂは、図１２Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１２Ｃは、図１２Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１２Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
トランジスタ５１０Ｂは、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と、酸化物５３０ｃ、絶縁体５５０、および導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの幅を広げることができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電体５６０の上面および側面、絶縁体５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁体５７４を設けることが好ましい。なお、絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５１０Ｂへ拡散することを抑制することができる。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁体５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
＜トランジスタの構造例３＞
図１３Ａ、図１３Ｂおよび図１３Ｃを用いてトランジスタ５１０Ｃの構造例を説明する。図１３Ａはトランジスタ５１０Ｃの上面図である。図１３Ｂは、図１３Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１３Ｃは、図１３Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１３Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｃはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
図１３Ａ、図１３Ｂおよび図１３Ｃに示すトランジスタ５１０Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面および導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７は、導電体５４２に用いることができる導電体を用いればよい。さらに、導電体５４７の膜厚は、少なくとも導電体５４２より厚いことが好ましい。
図１３Ａ、図１３Ｂおよび図１３Ｃに示すトランジスタ５１０Ｃは、上記のような構成を有することにより、トランジスタ５１０Ａよりも、導電体５４２を導電体５６０に近づけることができる。または、導電体５４２ａの端部および導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５１０Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４６ａ（導電体５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図１３Ａ、図１３Ｂおよび図１３Ｃに示すトランジスタ５１０Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成にしてもよい。絶縁体５４４としては、水または水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５１０Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
また、図１３Ａ、図１３Ｂおよび図１３Ｃに示すトランジスタ５１０Ｃは、図１１Ａ、図１１Ｂおよび図１１Ｃに示すトランジスタ５１０Ａと異なり、導電体５０５を単層構造で設けてもよい。この場合、パターン形成された導電体５０５の上に絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体５０５の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電体５０５の上面の平坦性を良好にすることが好ましい。例えば、導電体５０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体５０５の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂおよび酸化物５３０ｃの結晶性の向上を図ることができる。
＜トランジスタの構造例４＞
図１４Ａ、図１４Ｂおよび図１４Ｃを用いてトランジスタ５１０Ｄの構造例を説明する。図１４Ａはトランジスタ５１０Ｄの上面図である。図１４Ｂは、図１４Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１４Ｃは、図１４Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１４Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１４Ａ乃至図１４Ｃでは、導電体５０３を設けずに、第２のゲートとしての機能を有する導電体５０５を配線としても機能させている。また、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ５１０Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５１０Ｄのオン電流の向上を図ることができる。または、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、および金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、および導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、金属酸化物５５２として、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水または水素などの不純物が、導電体５６０および絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁体５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５１０Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
絶縁体５７１および／または導電体５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
また、トランジスタ５１０Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ５１０Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５７４を有する。絶縁体５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５７４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５７４が酸化物５３０および絶縁体５７５から水素および水を吸収することで、酸化物５３０および絶縁体５７５の水素濃度を低減することができる。
＜トランジスタの構造例５＞
図１５Ａ、図１５Ｂ、および図１５Ｃを用いてトランジスタ５１０Ｅの構造例を説明する。図１５Ａはトランジスタ５１０Ｅの上面図である。図１５Ｂは、図１５Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１５Ｃは、図１５Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１５Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１５Ａ乃至図１５Ｃでは、導電体５４２を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５７４の間に、絶縁体５７３を有する。
図１５Ｂに示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、ＳＩＭＳなどを用いて測定すればよい。
特に、ホウ素、及びリンは、例えば低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁体５５０とが重畳する領域を設けることができる。
具体的には、絶縁体５７４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５７４、および絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜の一部を除去することで、図１５Ａ乃至図１５Ｃに示すトランジスタを形成することができる。
なお、絶縁体５７３、および絶縁体５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図１５Ａ乃至図１５Ｃに示すトランジスタは、既存の装置を転用することができ、さらに、導電体５４２を設けないため、コストの低減を図ることができる。
＜トランジスタの構造例６＞
図１６Ａ、図１６Ｂ、および図１６Ｃを用いてトランジスタ５１０Ｆの構造例を説明する。図１６Ａはトランジスタ５１０Ｆの上面図である。図１６Ｂは、図１６Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１６Ｃは、図１６Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１６Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｆはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
トランジスタ５１０Ａでは、絶縁体５７４の一部が絶縁体５８０に設けられた開口部内に設けられ、導電体５６０の側面を覆うように設けられている。一方で、トランジスタ５１０Ｆでは絶縁体５８０と絶縁体５７４の一部を除去して開口が形成されている。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
なお、酸化物５３０として酸化物半導体を用いる場合は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を用いることができる。
酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃは、結晶性を有することが好ましく、特に、ＣＡＡＣ−ＯＳを用いることが好ましい。ＣＡＡＣ−ＯＳ等の結晶性を有する酸化物は、不純物や欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５１０Ｆは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
なお、酸化物５３０ａおよび酸化物５３０ｃの一方または双方を省略してもよい。酸化物５３０を酸化物５３０ｂの単層としてもよい。酸化物５３０を、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの積層とする場合は、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物５３０ｃは、酸化物５３０ａに用いることができる金属酸化物を用いることが好ましい。具体的には、酸化物５３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウム等を用いてもよい。また、酸化物５３０ｃを積層構造としてもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上のＧａ−Ｚｎ酸化物との積層構造、またはＩｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、酸化物５３０ｃとして用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造等が挙げられる。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５１０Ｆは高いオン電流、および高い周波数特性を得ることができる。なお、酸化物５３０ｃを積層構造とした場合、上述の酸化物５３０ｂと、酸化物５３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物５３０ｃが有する構成元素が、絶縁体５５０側に拡散するのを抑制することが期待される。より具体的には、酸化物５３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁体５５０側に拡散しうるＩｎを抑制することができる。絶縁体５５０は、ゲート絶縁体として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、酸化物５３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
酸化物５３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０のチャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
＜トランジスタの構造例７＞
図１７Ａおよび図１７Ｂを用いてトランジスタ５１０Ｇの構造例を説明する。トランジスタ５１０Ｇはトランジスタ５００の変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。なお、図１７Ａおよび図１７Ｂに示す構成は、トランジスタ３００等、本発明の一形態の半導体装置が有する他のトランジスタにも適用することができる。
図１７Ａは、トランジスタ５１０Ｇのチャネル長方向の断面図であり、図１７Ｂは、トランジスタ５１０Ｇのチャネル幅方向の断面図である。図１７Ａおよび図１７Ｂに示すトランジスタ５１０Ｇは、絶縁体４０２及び絶縁体４０４を有する点が、図１０Ａおよび図１０Ｂに示すトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５１が設けられ、導電体５４０ｂの側面に接して絶縁体５５１が設けられる点が、図１０Ａおよび図１０Ｂに示すトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図１０Ａおよび図１０Ｂに示すトランジスタ５００と異なる。
図１７Ａおよび図１７Ｂに示すトランジスタ５１０Ｇは、絶縁体５１２上に絶縁体４０２が設けられる。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられる。
図１７Ａおよび図１７Ｂに示すトランジスタ５１０Ｇでは、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４がパターニングされており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一つ）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５１０Ｇの特性が低下することを抑制することができる。よって、本発明の一形態の半導体装置の信頼性を高めることができる。
絶縁体５５１は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５１は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５１として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５１として用いると好適である。絶縁体５５１として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一形態の半導体装置の信頼性を高めることができる。
図１８は、トランジスタ５００及びトランジスタ３００を、図１７Ａおよび図１７Ｂに示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５１が設けられている。
図１９Ａおよび図１９Ｂは、図１７Ａおよび図１７Ｂに示すトランジスタの変形例である。図１９Ａはトランジスタのチャネル長方向の断面図であり、図１９Ｂはトランジスタのチャネル幅方向の断面図である。図１９Ａおよび図１９Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点が、図１７Ａおよび図１７Ｂに示すトランジスタと異なる。
酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
酸化物５３０ｃ１として、例えば、Ｉｎ−Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。よって、トランジスタを、例えば、パワーＭＯＳトランジスタとすることができる。なお、図１０Ａおよび図１０Ｂに示すトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
図１９Ａおよび図１９Ｂに示すトランジスタは、例えば、トランジスタ５００、トランジスタ３００、または、その双方に適用することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）について説明する。
＜金属酸化物の構成＞
ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図２０Ａを用いて説明を行う。図２０Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２０Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓ（無定形）と、Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）と、Ｃｒｙｓｔａｌ（結晶）と、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、Ｃｒｙｓｔａｌｌｉｎｅの分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図２０Ａに示す太枠内の構造は、Ａｍｏｒｐｈｏｕｓ（無定形）と、Ｃｒｙｓｔａｌ（結晶）との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、当該構造は、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓ（無定形）や、Ｃｒｙｓｔａｌ（結晶）とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、及びＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう）のＸＲＤスペクトルを図２０Ｂおよび図２０Ｃに示す。また、図２０Ｂが石英ガラス、図２０Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図２０Ｃに示す結晶性ＩＧＺＯの組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２０Ｃに示す結晶性ＩＧＺＯの厚さは、５００ｎｍである。
図２０Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトル（図２０Ｂおよび図２０Ｃでは、「Ｉｎｔｅｎｓｉｔｙ」と表記）のピークの形状がほぼ左右対称である。一方で、図２０Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークの形状が左右非対称である。ＸＲＤスペクトルのピークの形状が左右非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークの形状で左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。なお、図２０Ｃには、２θ＝３１°、またはその近傍に結晶相（ＩＧＺＯ　ｃｒｙｓｔａｌ　ｐｈａｓｅ）を明記してある。ＸＲＤスペクトルのピークにおいて、形状が左右非対称となる由来は当該結晶相（微結晶）に起因すると推定される。
具体的には、図２０Ｃに示す、結晶性ＩＧＺＯのＸＲＤスペクトルにおいて、２θ＝３４°またはその近傍にピークを有する。また、微結晶は、２θ＝３１°またはその近傍にピークを有する。酸化物半導体膜をＸ線回折像を用いて評価する場合、図２０Ｃに示すように、２θ＝３４°またはその近傍のピークよりも低角度側のスペクトルの幅が広くなる。これは、酸化物半導体膜中に、２θ＝３１°またはその近傍にピークを有する微結晶が内在することを示唆している。
また、膜の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう）にて評価することができる。基板温度を室温として成膜したＩＧＺＯ膜の回折パターンを図２０Ｄに示す。なお、図２０Ｄに示すＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である酸化物ターゲットを用いて、スパッタリング法によって成膜される。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われた。
図２０Ｄに示すように、室温成膜したＩＧＺＯ膜の回折パターンでは、ハローではなく、スポット状のパターンが観察される。このため、室温成膜したＩＧＺＯ膜は、結晶状態でもなく、非晶質状態でもない、中間状態であり、非晶質状態であると結論することはできないと推定される。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界（グレインバウンダリー）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
Ｃ１１：容量素子、Ｃ１２：容量素子、Ｃ２１：容量素子、Ｃ２２：容量素子、Ｃ４１：容量素子、Ｃ４２：容量素子、Ｃ６１：容量素子、Ｃ６２：容量素子、ＤＶ１２：電位差、ＤＶ１３：電位差、ＤＶ２２：電位差、ＤＶ２３：電位差、Ｎ１１：ノード、Ｎ１２：ノード、Ｎ２１：ノード、Ｎ２２：ノード、Ｎ４１：ノード、Ｎ４２：ノード、Ｎ６１：ノード、Ｎ６２：ノード、ＳＩ１：信号、ＳＩ１＿ＩＮ：入力端子、ＳＩ１Ｂ：信号、ＳＩ１Ｂ＿ＩＮ：入力端子、ＳＩ２：信号、ＳＩ２＿ＩＮ：入力端子、ＳＩ２Ｂ：信号、ＳＩ２Ｂ＿ＩＮ：入力端子、ＳＯ１：信号、ＳＯ１＿ＯＵＴ：出力端子、ＳＯ１Ｂ：信号、ＳＯ１Ｂ＿ＯＵＴ：出力端子、ＳＯ２：信号、ＳＯ２＿ＯＵＴ：出力端子、ＳＯ２Ｂ：信号、ＳＯ２Ｂ＿ＯＵＴ：出力端子、１０：半導体装置、１１：トランジスタ、１２：トランジスタ、１３：トランジスタ、１４：トランジスタ、１５：トランジスタ、１６：トランジスタ、１７：トランジスタ、１８：トランジスタ、２０：半導体装置、２１：トランジスタ、２２：トランジスタ、２３：トランジスタ、２４：トランジスタ、２５：トランジスタ、２６：トランジスタ、３１：トランジスタ、３１＿１：トランジスタ、３１＿２：トランジスタ、３２：トランジスタ、３２＿１：トランジスタ、３２＿２：トランジスタ、４０：半導体装置、４１：トランジスタ、４２：トランジスタ、４３：トランジスタ、４４：トランジスタ、４５：トランジスタ、４６：トランジスタ、４７：トランジスタ、４８：トランジスタ、４９：トランジスタ、５０：トランジスタ、６０：半導体装置、６１：トランジスタ、６２：トランジスタ、６３：トランジスタ、６４：トランジスタ、６５：トランジスタ、６６：トランジスタ、６７：トランジスタ、６８：トランジスタ、６９：トランジスタ、７０：トランジスタ、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５０５ａ：導電体、５０５ｂ：導電体、５１０：絶縁体、５１０Ａ：トランジスタ、５１０Ｂ：トランジスタ、５１０Ｃ：トランジスタ、５１０Ｄ：トランジスタ、５１０Ｅ：トランジスタ、５１０Ｆ：トランジスタ、５１０Ｇ：トランジスタ、５１１：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２１：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５３１：領域、５３１ａ：領域、５３１ｂ：領域、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３：領域、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４６ａ：導電体、５４６ｂ：導電体、５４７：導電体、５４７ａ：導電体、５４７ｂ：導電体、５４８：導電体、５５０：絶縁体、５５１：絶縁体、５５２：金属酸化物、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７０：絶縁体、５７１：絶縁体、５７３：絶縁体、５７４：絶縁体、５７５：絶縁体、５７６：絶縁体、５７６ａ：絶縁体、５７６ｂ：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８４：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６５０：絶縁体

Claims (16)

  1. 　第１乃至第８トランジスタと、
    　第１および第２容量素子と、
    　第１および第２配線と、
    　第１および第２入力端子と、
    　第１および第２出力端子と、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの一方、前記第１容量素子の一方の端子、および、前記第１出力端子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１トランジスタのゲートは、前記第４トランジスタのゲート、前記第８トランジスタのソースまたはドレインの一方、前記第７トランジスタのソースまたはドレインの一方、前記第２容量素子の一方の端子、および、前記第６トランジスタのゲートと電気的に接続され、
    　前記第２トランジスタのゲートは、前記第１容量素子の他方の端子、前記第４トランジスタのソースまたはドレインの一方、前記第３トランジスタのソースまたはドレインの一方、前記第８トランジスタのゲート、および、前記第５トランジスタのゲートと電気的に接続され、
    　前記第４トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第３トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第２入力端子と電気的に接続され、
    　前記第８トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第７トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第７トランジスタのゲートは、前記第１入力端子と電気的に接続され、
    　前記第５トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第５トランジスタのソースまたはドレインの他方は、前記第６トランジスタのソースまたはドレインの一方、前記第２容量素子の他方の端子、および、前記第２出力端子と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続される、半導体装置。
  2. 　第１乃至第６トランジスタと、
    　第１および第２容量素子と、
    　第１および第２配線と、
    　第１および第２入力端子と、
    　第１および第２出力端子と、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの一方、前記第４トランジスタのゲート、前記第１容量素子の一方の端子、および、前記第１出力端子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１トランジスタのゲートは、前記第４トランジスタのソースまたはドレインの一方、前記第５トランジスタのソースまたはドレインの一方、前記第２容量素子の一方の端子、および、前記第２出力端子と電気的に接続され、
    　前記第２トランジスタのゲートは、前記第３トランジスタのソースまたはドレインの一方、および、前記第１容量素子の他方の端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第２配線と電気的に接続され、
    　前記第３トランジスタのソースまたはドレインの他方は、前記第２入力端子と電気的に接続され、
    　前記第４トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第５トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第５トランジスタのゲートは、前記第６トランジスタのソースまたはドレインの一方、および、前記第２容量素子の他方の端子と電気的に接続され、
    　前記第６トランジスタのゲートは、前記第２配線と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの他方は、前記第１入力端子と電気的に接続される、半導体装置。
  3. 　第１乃至第１０トランジスタと、
    　第１および第２容量素子と、
    　第１および第２配線と、
    　第１乃至第４入力端子と、
    　第１および第２出力端子と、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの一方、前記第１容量素子の一方の端子、および、前記第１出力端子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１トランジスタのゲートは、前記第５トランジスタのゲート、前記第１０トランジスタのソースまたはドレインの一方、前記第９トランジスタのソースまたはドレインの一方、前記第２容量素子の一方の端子、および、前記第７トランジスタのゲートと電気的に接続され、
    　前記第２トランジスタのゲートは、前記第１容量素子の他方の端子、前記第４トランジスタのソースまたはドレインの一方、前記第３トランジスタのソースまたはドレインの一方、前記第５トランジスタのソースまたはドレインの一方、前記第１０トランジスタのゲート、および、前記第６トランジスタのゲートと電気的に接続され、
    　前記第５トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第４トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第３トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第４トランジスタのゲートは、前記第４入力端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第２入力端子と電気的に接続され、
    　前記第１０トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第９トランジスタのソースまたはドレインの他方は、前記第８トランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第８トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第９トランジスタのゲートは、前記第３入力端子と電気的に接続され、
    　前記第８トランジスタのゲートは、前記第１入力端子と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの他方は、前記第７トランジスタのソースまたはドレインの一方、前記第２容量素子の他方の端子、および、前記第２出力端子と電気的に接続され、
    　前記第７トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続される、半導体装置。
  4. 　第１乃至第１０トランジスタと、
    　第１および第２容量素子と、
    　第１および第２配線と、
    　第１乃至第４入力端子と、
    　第１および第２出力端子と、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの一方、前記第１容量素子の一方の端子、および、前記第１出力端子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１トランジスタのゲートは、前記第５トランジスタのゲート、前記第１０トランジスタのソースまたはドレインの一方、前記第８トランジスタのソースまたはドレインの一方、前記第９トランジスタのソースまたはドレインの一方、前記第２容量素子の一方の端子、および、前記第７トランジスタのゲートと電気的に接続され、
    　前記第２トランジスタのゲートは、前記第１容量素子の他方の端子、前記第４トランジスタのソースまたはドレインの一方、前記第５トランジスタのソースまたはドレインの一方、前記第１０トランジスタのゲート、および、前記第６トランジスタのゲートと電気的に接続され、
    　前記第５トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第４トランジスタのソースまたはドレインの他方は、前記第３トランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第３トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第４トランジスタのゲートは、前記第４入力端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第２入力端子と電気的に接続され、
    　前記第１０トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第８トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第９トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第８トランジスタのゲートは、前記第１入力端子と電気的に接続され、
    　前記第９トランジスタのゲートは、前記第３入力端子と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの他方は、前記第７トランジスタのソースまたはドレインの一方、前記第２容量素子の他方の端子、および、前記第２出力端子と電気的に接続され、
    　前記第７トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続される、半導体装置。
  5. 　第１乃至第８トランジスタと、
    　第１および第２容量素子と、
    　第１および第２配線と、
    　第１および第２入力端子と、
    　第１および第２出力端子と、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの一方、前記第１容量素子の一方の端子、および、前記第１出力端子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１トランジスタのゲートは、前記第４トランジスタのゲート、前記第８トランジスタのソースまたはドレインの一方、前記第７トランジスタのソースまたはドレインの一方、前記第２容量素子の一方の端子、および、前記第６トランジスタのゲートと電気的に接続され、
    　前記第２トランジスタのゲートは、前記第１容量素子の他方の端子、前記第４トランジスタのソースまたはドレインの一方、前記第３トランジスタのソースまたはドレインの一方、前記第８トランジスタのゲート、および、前記第５トランジスタのゲートと電気的に接続され、
    　前記第４トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第３トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第２入力端子と電気的に接続され、
    　前記第８トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第７トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第７トランジスタのゲートは、前記第１入力端子と電気的に接続され、
    　前記第５トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第５トランジスタのソースまたはドレインの他方は、前記第６トランジスタのソースまたはドレインの一方、前記第２容量素子の他方の端子、および、前記第２出力端子と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１配線には、第１電位が供給され、
    　前記第２配線には、第２電位が供給され、
    　前記第２電位は、前記第１電位より高い電位であり、
    　前記第１入力端子には、第１信号が入力され、
    　前記第２入力端子には、第２信号が入力され、
    　前記第２信号は、前記第１信号の論理が反転された信号である、半導体装置。
  6. 　第１乃至第６トランジスタと、
    　第１および第２容量素子と、
    　第１および第２配線と、
    　第１および第２入力端子と、
    　第１および第２出力端子と、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの一方、前記第４トランジスタのゲート、前記第１容量素子の一方の端子、および、前記第１出力端子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１トランジスタのゲートは、前記第４トランジスタのソースまたはドレインの一方、前記第５トランジスタのソースまたはドレインの一方、前記第２容量素子の一方の端子、および、前記第２出力端子と電気的に接続され、
    　前記第２トランジスタのゲートは、前記第３トランジスタのソースまたはドレインの一方、および、前記第１容量素子の他方の端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第２配線と電気的に接続され、
    　前記第３トランジスタのソースまたはドレインの他方は、前記第２入力端子と電気的に接続され、
    　前記第４トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第５トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第５トランジスタのゲートは、前記第６トランジスタのソースまたはドレインの一方、および、前記第２容量素子の他方の端子と電気的に接続され、
    　前記第６トランジスタのゲートは、前記第２配線と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの他方は、前記第１入力端子と電気的に接続され、
    　前記第１配線には、第１電位が供給され、
    　前記第２配線には、第２電位が供給され、
    　前記第２電位は、前記第１電位より高い電位であり、
    　前記第１入力端子には、第１信号が入力され、
    　前記第２入力端子には、第２信号が入力され、
    　前記第２信号は、前記第１信号の論理が反転された信号である、半導体装置。
  7. 　第１乃至第１０トランジスタと、
    　第１および第２容量素子と、
    　第１および第２配線と、
    　第１乃至第４入力端子と、
    　第１および第２出力端子と、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの一方、前記第１容量素子の一方の端子、および、前記第１出力端子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１トランジスタのゲートは、前記第５トランジスタのゲート、前記第１０トランジスタのソースまたはドレインの一方、前記第９トランジスタのソースまたはドレインの一方、前記第２容量素子の一方の端子、および、前記第７トランジスタのゲートと電気的に接続され、
    　前記第２トランジスタのゲートは、前記第１容量素子の他方の端子、前記第４トランジスタのソースまたはドレインの一方、前記第３トランジスタのソースまたはドレインの一方、前記第５トランジスタのソースまたはドレインの一方、前記第１０トランジスタのゲート、および、前記第６トランジスタのゲートと電気的に接続され、
    　前記第５トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第４トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第３トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第４トランジスタのゲートは、前記第４入力端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第２入力端子と電気的に接続され、
    　前記第１０トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第９トランジスタのソースまたはドレインの他方は、前記第８トランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第８トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第９トランジスタのゲートは、前記第３入力端子と電気的に接続され、
    　前記第８トランジスタのゲートは、前記第１入力端子と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの他方は、前記第７トランジスタのソースまたはドレインの一方、前記第２容量素子の他方の端子、および、前記第２出力端子と電気的に接続され、
    　前記第７トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１配線には、第１電位が供給され、
    　前記第２配線には、第２電位が供給され、
    　前記第２電位は、前記第１電位より高い電位であり、
    　前記第１入力端子には、第１信号が入力され、
    　前記第２入力端子には、第２信号が入力され、
    　前記第３入力端子には、第３信号が入力され、
    　前記第４入力端子には、第４信号が入力され、
    　前記第２信号は、前記第１信号の論理が反転された信号であり、
    　前記第４信号は、前記第３信号の論理が反転された信号である、半導体装置。
  8. 　第１乃至第１０トランジスタと、
    　第１および第２容量素子と、
    　第１および第２配線と、
    　第１乃至第４入力端子と、
    　第１および第２出力端子と、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの一方、前記第１容量素子の一方の端子、および、前記第１出力端子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１トランジスタのゲートは、前記第５トランジスタのゲート、前記第１０トランジスタのソースまたはドレインの一方、前記第８トランジスタのソースまたはドレインの一方、前記第９トランジスタのソースまたはドレインの一方、前記第２容量素子の一方の端子、および、前記第７トランジスタのゲートと電気的に接続され、
    　前記第２トランジスタのゲートは、前記第１容量素子の他方の端子、前記第４トランジスタのソースまたはドレインの一方、前記第５トランジスタのソースまたはドレインの一方、前記第１０トランジスタのゲート、および、前記第６トランジスタのゲートと電気的に接続され、
    　前記第５トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第４トランジスタのソースまたはドレインの他方は、前記第３トランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第３トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第４トランジスタのゲートは、前記第４入力端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第２入力端子と電気的に接続され、
    　前記第１０トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    　前記第８トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第９トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第８トランジスタのゲートは、前記第１入力端子と電気的に接続され、
    　前記第９トランジスタのゲートは、前記第３入力端子と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第６トランジスタのソースまたはドレインの他方は、前記第７トランジスタのソースまたはドレインの一方、前記第２容量素子の他方の端子、および、前記第２出力端子と電気的に接続され、
    　前記第７トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    　前記第１配線には、第１電位が供給され、
    　前記第２配線には、第２電位が供給され、
    　前記第２電位は、前記第１電位より高い電位であり、
    　前記第１入力端子には、第１信号が入力され、
    　前記第２入力端子には、第２信号が入力され、
    　前記第３入力端子には、第３信号が入力され、
    　前記第４入力端子には、第４信号が入力され、
    　前記第２信号は、前記第１信号の論理が反転された信号であり、
    　前記第４信号は、前記第３信号の論理が反転された信号である、半導体装置。
  9. 　請求項１または請求項５において、
    　前記第１乃至第８トランジスタは、ｎチャネル型である、半導体装置。
  10. 　請求項１または請求項５において、
    　前記第１乃至第８トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
  11. 　請求項２または請求項６において、
    　前記第１乃至第６トランジスタは、ｎチャネル型である、半導体装置。
  12. 　請求項２または請求項６において、
    　前記第１乃至第６トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
  13. 　請求項３または請求項７において、
    　前記第１乃至第１０トランジスタは、ｎチャネル型である、半導体装置。
  14. 　請求項３または請求項７において、
    　前記第１乃至第１０トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
  15. 　請求項４または請求項８において、
    　前記第１乃至第１０トランジスタは、ｎチャネル型である、半導体装置。
  16. 　請求項４または請求項８において、
    　前記第１乃至第１０トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
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